DE102014013485B4 - Device for regulating the power load of a MOS power transistor using a polycrystalline NPN or PNP transistor - Google Patents

Device for regulating the power load of a MOS power transistor using a polycrystalline NPN or PNP transistor Download PDF

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Abstract

Vorrichtung zur Regelung der Temperatur eines MOS-Transistors (TR), insbesondere eines DMOS-Transistors,• wobei der MOS-Transistor (TR) zusammen mit mindestens einer Temperaturmessvorrichtung (Poly_D) monolithisch auf einem Substrat (Sub) untergebracht ist und• wobei der MOS-Transistor (TR) aus einem oder mehreren Teiltransitoren (TR1, TR2, TR3) besteht und• wobei bipolare Bauteile im Sinne dieses Anspruchs aus PN-Übergängen zusammengesetzt werden und für die Temperaturmessung genutzt werden und PN-Dioden umfassen und• wobei die Temperaturmessvorrichtung eine Poly-Silizium-PN-Diode (Poly_D) aufweist und• wobei eine Temperaturmessvorrichtung (Poly_D) in polykristallinem Silizium (PSD) gefertigt ist, das elektrisch von den Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) und insbesondere von der Gate-Elektrode (G) des MOS-Transistors (TR) durch eine elektrische Isolation (GOX, ONO, twd) isoliert ist und• wobei ein elektrischer Parameter der Temperaturmessvorrichtung (Poly_D,) erfasst wird, der als Messwert dient oder aus dem ein solcher Messwert abgeleitet wird und• wobei die Temperaturmessvorrichtung (Poly_D) in einer thermischen Verbindung zu diesem MOS-Transistor oder zu einem Teil (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) dieses MOS-Transistors (TR) steht, die dadurch gekennzeichnet ist, dass der besagte elektrische Parameter der Temperaturmessvorrichtung (Poly_D) von der Temperatur zumindest eines Teils (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) und/oder eines Teiltransistors (TR1, TR2, TR3) des MOS-Transistors (TR) abhängt und• wobei das bipolare elektronisches Bauelement (Poly_D) in einem CMOS-Prozess in polykristallinem Silizium gefertigt ist und• das bipolare elektronisches Bauelement (Poly_D) zumindest einen n-dotierten Bereich (n_poly_a, n_poly_b) aufweist und• das bipolare elektronisches Bauelement (Poly_D) zumindest einen p-dotierten Bereich (p_poly_a, p_poly_b) aufweist und• wobei ein Stromfluss bei Anlegen einer Spannung von dem p-dotierten Bereich (p_ploy_a, p_poly_b) in den n-dotierten Bereich (n_poly_a, n_poly_b) möglich ist und• wobei das bipolare elektronische Bauelement (Poly_D) bei Nichtberücksichtigung seiner Verdrahtung ohne diese elektrisch isoliert gegenüber anderen Bauelementen ist und• wobei es sich bei dem bipolaren elektronischen Bauelement (Poly_D) um eine Poly-Silizium-PIN-Diode (Poly_D) handelt und• wobei das bipolare elektronisches Bauelement (Poly_D) über elektrisch leitfähiges silizidiertes Silizium angeschlossen ist und• wobei die Temperaturmessvorrichtung (Poly_D)• ein zusätzliches Poly-Silizium-Gate (PSD) des MOS-Transistors (TR) oder eines Teiltransistors (TR1, TR2, TR3) ist und• wobei das zusätzliche Poly-Silizium-Gate (PSD) von der Gate-Elektrode (G) des Transistors und anderen Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) elektrisch isoliert ist und• wobei die Gate-Elektrode (G) des MOS-Transistors (TR) so ausgeformt ist, dass es den Kanal (chn) des MOS-Transistors (TR) gegenüber dem elektrischen Feld des zusätzlichen Poly-Silizium-Gates (PSD) abschirmt und• wobei die Ansteuerung des zweiten Poly-Silizium-Gates (PSD) so langsam erfolgt, dass ein kapazitives Übersprechen zwischen dem zusätzlichen Poly-Silizium-Gate (PSD) und der Gate-Elektrode (G) des MOS-Transistors (TR) eine Drain- und/oder Source-Stromänderung des MOS-Transistors (TR) von nicht mehr als 5% und oder nicht mehr als 2,5% und/oder nicht mehr als 1% zur Folge hat.Device for controlling the temperature of a MOS transistor (TR), in particular a DMOS transistor,• wherein the MOS transistor (TR) is monolithically housed together with at least one temperature measuring device (Poly_D) on a substrate (Sub) and• wherein the MOS -Transistor (TR) consists of one or more sub-transitors (TR1, TR2, TR3) and• wherein bipolar components within the meaning of this claim are composed of PN junctions and are used for temperature measurement and include PN diodes and• wherein the temperature measuring device has a poly silicon PN diode (Poly_D) and• wherein a temperature sensing device (Poly_D) is fabricated in polycrystalline silicon (PSD) electrically separated from the parts (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) of the MOS transistor (TR) and in particular from the gate electrode (G) of the MOS transistor (TR) by electrical insulation (GOX, ONO, twd) and• where an electrical parameter of temp temperature measuring device (Poly_D,) is detected, which serves as a measured value or from which such a measured value is derived and• wherein the temperature measuring device (Poly_D) is thermally connected to this MOS transistor or to a part (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) of this MOS transistor (TR), characterized in that said electrical parameter of the temperature measuring device (Poly_D) depends on the temperature of at least one part (TR1 , TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) of the MOS transistor (TR) and/or a sub-transistor (TR1, TR2, TR3) of the MOS transistor (TR ) and• wherein the bipolar electronic component (Poly_D) is manufactured in a CMOS process in polycrystalline silicon and• the bipolar electronic component (Poly_D) has at least one n-doped region (n_poly_a, n_poly_b) and• the bipolar electronic component ( Poly_D) at least one p-doped region (p_poly_a, p _poly_b) and• wherein a current flow when a voltage is applied from the p-doped area (p_ploy_a, p_poly_b) to the n-doped area (n_poly_a, n_poly_b) is possible and• wherein the bipolar electronic component (poly_D) disregards its wiring is electrically isolated from other components without this and• wherein the bipolar electronic component (Poly_D) is a polysilicon PIN diode (Poly_D) and• wherein the bipolar electronic component (Poly_D) is connected via electrically conductive silicided silicon and• wherein the temperature measuring device (Poly_D)• is an additional poly-silicon gate (PSD) of the MOS transistor (TR) or a sub-transistor (TR1, TR2, TR3) and• wherein the additional poly-silicon gate (PSD ) electrically isolated from the gate electrode (G) of the transistor and other parts (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) of the MOS transistor (TR). is and• where the Gate electrode (G) of the MOS transistor (TR) is shaped in such a way that it shields the channel (chn) of the MOS transistor (TR) from the electric field of the additional polysilicon gate (PSD) and• wherein the The second polysilicon gate (PSD) is driven so slowly that capacitive crosstalk between the additional polysilicon gate (PSD) and the gate electrode (G) of the MOS transistor (TR) causes a drain and/or or source current change of the MOS transistor (TR) of not more than 5% and/or not more than 2.5% and/or not more than 1%.

Description

Einleitung und Stand der TechnikIntroduction and prior art

In vielen integrierten Schaltungen sind für die Ansteuerung von Lasten Treibertransistoren notwendig, die beispielsweise Aktoren wie z.B. Motoren oder ohmsche Lasten mit elektrischer Energie versorgen können. Hierbei spielt die notwendige Chipfläche eine entscheidende Rolle, um solche Schaltungen wirtschaftlich fertigen zu können. Der typischerweise bei integrierten MOS-Smart-Power-Schaltkreisen wesentliche, die Kompaktheit und die Verkleinerung solcher Leistungstreiber begrenzende Faktor ist die Temperatur, die die MOS-Leistungstreiber beim spezifikationsgemäßen Betrieb erreichen können. Ein wesentliches Problem wird dabei dadurch verursacht, dass die Stromdichteverteilung und der Gradient des elektrischen Potenzials über den MOS-Leistungstransistor nicht homogen verteilt sind und durch Fertigungsschwankungen, layoutstrukturbedingte Fluktuationen und auch lokale Aufheizung signifikanten Schwankungen unterliegen können. Hierdurch kann es zu einer lokal extrem nach oben abweichenden Aufheizung kommen Solche Abweichungen werden gemeinhin als Hotspots bezeichnet. Auch die Montagetechnik kann durch inhomogene Kleber zwischen Die-Paddle und integriertem Schaltkreis zu solchen lokalen Aufheizungen beitragen. Beispielsweise kann eine unterschiedliche Metallbedeckung des integrierten Schaltkreises oder die Aufbau- und Verbindungstechnik zu einer unterschiedlichen Dynamik in der Wärmeabfuhr führen, wodurch sich die eine Stelle schneller als die andere aufheizen kann. Infolgedessen müssen solche Leistungstreiber größer ausgelegt werden, um den kritischen Temperaturbereich beim spezifikationskonformen Betrieb sicher ausschließen zu können. Die Erfindung wird im Folgenden anhand von N-Kanal-DMOS-Transistoren als beispielhafte Leistungstransistoren erläutert. Die Erfindung ist natürlich auch auf andere und P-Kanal-Transistoren analog anwendbar.In many integrated circuits, driver transistors are required to control loads, which can supply actuators such as motors or resistive loads with electrical energy. The necessary chip area plays a decisive role here in order to be able to manufacture such circuits economically. Typically, in MOS smart power integrated circuits, the major limiting factor in the compactness and miniaturization of such power drivers is the temperature that the MOS power drivers can reach when operating within specifications. A significant problem is caused by the fact that the current density distribution and the gradient of the electrical potential are not distributed homogeneously over the MOS power transistor and can be subject to significant fluctuations due to manufacturing fluctuations, fluctuations caused by the layout structure and also local heating. This can lead to locally extreme heating that deviates upwards. Such deviations are commonly referred to as hotspots. The assembly technology can also contribute to such local heating due to inhomogeneous adhesive between the die paddle and the integrated circuit. For example, a different metal covering of the integrated circuit or the construction and connection technology can lead to different dynamics in the heat dissipation, as a result of which one point can heat up faster than the other. As a result, such power drivers have to be designed larger in order to be able to safely exclude the critical temperature range during specification-compliant operation. The invention is explained below using N-channel DMOS transistors as exemplary power transistors. The invention can of course also be applied analogously to other and p-channel transistors.

1 zeigt beispielhaft einen typischen N-Kanal-DMOS Transistor, wie er dem Stand der Technik entspricht, im Querschnitt. In das Halbleitersubstrat, bei dem es sich typischerweise um ein niedrig p-dotiertes Silizium-Substrat (Sub) handelt, ist eine niedrig n--dotierte Wanne (NWELL) eingetrieben. Die entsprechenden Verfahren und Strukturen sind aus dem Stand der Technik hinlänglich bekannt und werden daher hier nur im unbedingt nötigen Umfang erläutert. In diese N-Wanne (NWELL) ist ein hoch n-dotiertes Drain-Kontakt-Gebiet, das Drain (D), und beabstandet davon ein hoch n-dotiertes Source-Kontaktgebiet, die Source (S), eingebracht. Um die Source (S) herum ist zusätzlich eine relativ hoch p+-dotierte Gegendotierung eingebracht (body), die durch ein zweites sehr hoch p++-dotiertes Gebiet, den Body-Kontakt (BC), der typischerweise auf der dem Drain (D) abgewandten Seite der Source (S) liegt, kontaktiert und die mit einem ersten Anschluss (A1) der Source (S) elektrisch verbunden ist. Diese Strecke zwischen der Source (S) und dem Drain (D) teilt sich in eine ersten Teil auf, der von einem dünnen elektrisch isolierenden Gate-Oxid (GOX) bedeckt ist, und einen zweiten Teil, der in diesem Beispiel mit einem dickeren elektrisch isolierenden Feldoxid (FOX) bedeckt ist. Diese Bereiche sind mit einem Gate (G), das typischerweise aus polykristallinem Silizium gefertigt ist, bedeckt, wobei die source-seitige Kante des Gates (G) aufgrund der Herstellung in einem selbstjustierenden Verfahren mit der drain-seitigen Kante des Source-Kontaktgebietes, der Source (S), fluchtet. Auf der anderen Seite ist die drain-seitige Kante des Gates (G) von dem Drain (D) beabstandet. Das Drain ist über einen zweiten Anschluss (A2) und eine Durchkontaktierung durch den, den Transistor bedeckenden, Zwischenoxidstapel (ZOX) hindurch elektrisch leitend angeschlossen. Der elektrisch isolierende Zwischenoxidstapel (ZOX) hat die Aufgabe, den Transistor elektrisch von der Außenwelt zu isolieren und ist nur für den ersten und zweiten Anschluss (A1, A2), sowie für den nicht gezeichneten Gate-Kontakt durchbrochen. 1 shows an example of a typical N-channel DMOS transistor, as corresponds to the prior art, in cross section. A low n - doped well (NWELL) is driven into the semiconductor substrate, which is typically a low p-doped silicon substrate (sub). The corresponding methods and structures are well known from the prior art and are therefore only explained here to the extent that is absolutely necessary. A highly n-doped drain contact region, the drain (D), and a highly n-doped source contact region, the source (S), are introduced into this N-well (NWELL). Around the source (S) there is also a relatively highly p + -doped counter-doping (body) which is covered by a second very highly p ++ -doped region, the body contact (BC), which is typically located on the drain ( D) opposite side of the source (S) is contacted and with a first terminal (A1) of the source (S) is electrically connected. This distance between the source (S) and the drain (D) is divided into a first part covered by a thin electrically insulating gate oxide (GOX) and a second part, covered in this example with a thicker electrically insulating field oxide (FOX). These areas are covered with a gate (G), which is typically made of polycrystalline silicon, the source-side edge of the gate (G) being in a self-aligning process with the drain-side edge of the source contact region, the Source (S), aligned. On the other hand, the drain-side edge of the gate (G) is spaced from the drain (D). The drain is electrically connected via a second terminal (A2) and a via through the intermediate oxide stack (ZOX) covering the transistor. The electrically insulating intermediate oxide stack (ZOX) has the task of electrically isolating the transistor from the outside world and is broken through only for the first and second connection (A1, A2) and for the gate contact (not shown).

2 zeigt die wesentlichen Layout-Elemente eines einfachen DMOS- Teiltransistors entsprechend dem Stand der Technik in der Aufsicht. Die Drain-Kontakte (D) liegen in Gebieten. Diese Aktiv-Gebiete (Act_D, Act_S) stellen mit Gate-Oxid (GOX) bedeckte Gebiete dar. Bei der Implantation der n+-Kontakte stoppen die Ionen nicht im dickeren Feldoxid (FOX) sondern durchdringen das dünnere Gate-Oxid (GOX) und formen so die Kontaktbereiche (S, D, BC) aus, wenn das Gate-Oxid (GOX) nicht durch eine polykristalline Silizium-Platte, wie z.B. das Gate (G), vor den Implantations-Ionen abgeschirmt wird. Die Gate-Platte (G) verfügt in diesem Beispiel über einen Schlitz (SL). In diesem wird der n+-Source-Kontakt der Source (S) im Überlappungsbereich von Schlitz (SL) und Source-Aktiv-Gebiet (Act_S) gefertigt. 2 shows the essential layout elements of a simple DMOS sub-transistor according to the prior art in plan view. The drain contacts (D) are in areas. These active areas (Act_D, Act_S) represent areas covered with gate oxide (GOX). When implanting the n + -contacts, the ions do not stop in the thicker field oxide (FOX) but penetrate the thinner gate oxide (GOX) and form the contact areas (S, D, BC) if the gate oxide (GOX) is not shielded from the implantation ions by a polycrystalline silicon plate, such as the gate (G). The gate plate (G) has a slot (SL) in this example. In this, the n + -source contact of the source (S) is produced in the overlapping area of the slot (SL) and the source-active area (Act_S).

Die beiden Überlappbereiche zwischen Source-Aktiv-Gebiet (Act_S) und Gate-Platte (G) bilden den eigentlichen Kanal des beispielhaften MOS-Transistors. Zwischen der drain-seitigen Kannte des Source-Aktiv-Gebiets (Act_S) und dem Drain-Aktiv-Gebiet bildet sich das Feldoxid (FOX) aus.The two overlapping areas between the source-active region (Act_S) and the gate plate (G) form the actual channel of the exemplary MOS transistor. The field oxide (FOX) forms between the drain-side edge of the source active region (Act_S) and the drain active region.

3 zeigt nun einen typischen beispielhaften Transistor aus dem Stand der Technik auf Basis mehrerer Teiltransistoren entsprechend dem einzelnen Teiltransistoren der 2. Zur Vereinfachung sind in den 1 und 2 keine Metallisierungen gezeichnet. Alle Figuren enthalten grundsätzlich in dieser Offenbarung nur die unmittelbar notwendigen Elemente, die einem Fachmann die Orientierung und das Verständnis ermöglichen. Insofern handelt es sich durchweg nur um Schemata. 3 FIG. 12 now shows a typical exemplary prior art transistor based on multiple sub-transistors corresponding to the single sub-transistor of FIG 2 . For simplification are in the 1 and 2 no metallization drawn. In principle, all figures in this disclosure contain only the elements that are immediately necessary and that provide orientation and orientation for a person skilled in the art enable understanding. In this respect, it is consistently only a matter of schemes.

Neben einer geeigneten FEM-Modellierung der thermisch-elektrischen Dynamik in solchen Leistungstransistoren zur optimalen Auslegung der Transistoren, wie sie beispielsweise in dem Vortrag „Predicting and Extending the Thermal Limits of DMOS Driver Stages for Automotive Power Applications“ von Martin Pfost vom 22. 06. 2011 erläutert wird, kommt eine Regelung der Leistungsabgabe durch die Transistoren in Frage.In addition to a suitable FEM modeling of the thermal-electrical dynamics in such power transistors for the optimal design of the transistors, as presented, for example, in the lecture "Predicting and Extending the Thermal Limits of DMOS Driver Stages for Automotive Power Applications" by Martin Pfost from June 22nd. 2011, regulation of the power output by the transistors comes into question.

Aus der Patent- und Nichtpatentliteratur sind daher bereits verschiedene Schriften und Veröffentlichungen bekannt, die sich der effizienten Messung der Temperatur solcher Treibertransistoren widmen.Various documents and publications are therefore already known from the patent and non-patent literature which are dedicated to the efficient measurement of the temperature of such driver transistors.

In der Schrift „Small embedded sensors for accurate temperature measurements in DMOS power transistors“ von M. Pfost et. Al (Microelectronic Test Structures (ICMTS), Proceedings of the IEEE International Conference on Microelectronic Test Structures, March 22-25, 2010, Hiroshima, Japan.2010, Page(s): 3 - 7) wird eine Methode zur Messung der Temperatur eines VDMOS-Transistors offenbart. Hierbei wird die Temperatur der VDMOS-Transistoren als Ganzes oder in Teilen mittels der Basis-Emitter-PN-Diode eines im Substrat vorhandenen parasitären Bipolartransistors erfasst und die VDMOS-Transistoren nachgeregelt. Vorzugsweise werden dabei die zu regelnden VDMOS-Leistungstransistoren in kleinere Segmente, sprich VDMOS-Teiltransistoren, zerlegt, die einzeln nachgeregelt werden.In the publication "Small embedded sensors for accurate temperature measurements in DMOS power transistors" by M. Pfost et. Al (Microelectronic Test Structures (ICMTS), Proceedings of the IEEE International Conference on Microelectronic Test Structures, March 22-25, 2010, Hiroshima, Japan.2010, Page(s): 3 - 7) describes a method for measuring the temperature of a VDMOS transistor disclosed. In this case, the temperature of the VDMOS transistors is recorded as a whole or in parts using the base-emitter PN diode of a parasitic bipolar transistor present in the substrate, and the VDMOS transistors are readjusted. In this case, the VDMOS power transistors to be regulated are preferably broken down into smaller segments, ie VDMOS partial transistors, which are readjusted individually.

4 erläutert die nicht beanspruchte Methode von M. Pfost. Nach links hin ist der Source-Teil eines DMOS-Transistors entsprechend dem Stand der Technik angerissen. Nach rechts hin befindet sich die spezielle, nicht beanspruchte Struktur, die M. Pfost verwendet. In die p-dotierte Gegendotierung (body) wird ein weiterer n+-Kontakt (E) eingebracht. Dieser bildet den Emitter (E) eines parasitären PNP-Transistors, wobei die Basis (B) des parasitären Transistors durch den sehr hoch p++-dotierten Kontakt (BC) der Gegendotierung (body) und der Kollektor durch die N-Wanne (NWELL) gebildet wird. Wird nun eine positive Basis-Emitter-Spannung (VBE) in Flussrichtung der Basis-Emitter-Diode angelegt, so beginnt ein Emitter-Strom (lE) zu fließen. Dabei öffnet allerdings mit einer niedrigen Stromverstärkung auch der parasitäre Bipolartransistor, weshalb auch ein von Null verschiedener Kollektorstrom zu fließen beginnt. Daher zeigen auch die 4 und 5 der Schrift „Small embedded sensors for accurate temperature measurements in DMOS power transistors“ von M. Pfost et. Al (MicroelectronicTest Structures (ICMTS), Proceedings of the IEEE International Conference on Microelectronic Test Structures, March 22-25, 2010 , Hiroshima, Japan.2010, Page(s): 3 - 7) zum einen eine Leckstromerhöhung im Bereich kleiner Drain-Source-Spannungen (siehe 4 der besagten Schrift von M. Pfost) und eine verringerte Spannungsfestigkeit (siehe 5 der besagten Schrift von M. Pfost). Die durch den Basis-Kontakt (B) injizierten Ladungsträger beeinflussen eben nicht nur den parasitären Transistor, der als Temperatursensor (TS) dient (siehe 4 der besagten Schrift von M. Pfost), sondern auch den daneben liegenden DMOS-Transistor (DMOS) mit seinem Kanal (chn). 4 explains the unclaimed method of M. Pfost. The source part of a DMOS transistor according to the prior art is cracked to the left. To the right is the specific unclaimed structure that M. Pfost uses. Another n + -contact (E) is introduced into the p-doped counter-doping (body). This forms the emitter (E) of a parasitic PNP transistor, with the base (B) of the parasitic transistor being covered by the very highly p ++ -doped contact (BC) of the counter-doping (body) and the collector being covered by the N-well (NWELL ) is formed. If a positive base-emitter voltage (V BE ) is now applied in the flow direction of the base-emitter diode, an emitter current (l E ) begins to flow. However, the parasitic bipolar transistor also opens with a low current amplification, which is why a non-zero collector current begins to flow. That's why they show 4 and 5 the publication "Small embedded sensors for accurate temperature measurements in DMOS power transistors" by M. Pfost et. Al (Microelectronic Test Structures (ICMTS), Proceedings of the IEEE International Conference on Microelectronic Test Structures, March 22-25, 2010, Hiroshima, Japan.2010, Page(s): 3 - 7) on the one hand, an increase in leakage current in the area of small drain Source voltages (see 4 the said writing by M. Pfost) and a reduced dielectric strength (see 5 the said writing by M. Pfost). The charge carriers injected through the base contact (B) not only affect the parasitic transistor, which serves as a temperature sensor (TS) (see 4 the aforementioned writing by M. Pfost), but also the adjacent DMOS transistor (DMOS) with its channel (chn).

Dieses Problem wurde auch von anderen Autoren bereits erkannt. So offenbart beispielsweise die DE102008023216A1 ein Verfahren zur Messung der Betriebstemperatur von MOS-gesteuerten Halbleiterleistungsbauelementen, wobei unter Nutzung des bekannten Temperaturkoeffizienten des elektrischen Widerstands des Gate-Elektrodenmaterials, typischerweise polykristallines Silizium, der elektrische Widerstand dieses Materials während des Betriebs des Bauelements überwacht wird. Hierzu wird dieser elektrische Widerstand zwischen zwei Kontaktpunkten auf der Gate-Elektrode eines MOS-Transistors durch eine der Gate-Spannung überlagerte Messspannung oder einen überlagerten Messstrom gemessen. Dies bietet somit die Möglichkeit, die Temperatur des betreffenden MOS-Leistungstransistors während des Betriebs zu messen. Durch eine Mehrzahl von Kontaktpunktpaaren kann die Temperaturmessung begrenzt ortsaufgelöst erfolgen. Da die Temperaturmessung unmittelbar in einer Komponente des Transistors erfolgt, ist sie praktisch verzögerungsfrei, was eine unmittelbare Nachregelung der Leistung durch Änderung der Gate-Spannung des Transistors erlaubt.This problem has also been recognized by other authors. For example, the DE102008023216A1 describe a method for measuring the operating temperature of MOS-controlled semiconductor power devices, using the known temperature coefficient of the electrical resistance of the gate electrode material, typically polycrystalline silicon, to monitor the electrical resistance of this material during operation of the device. For this purpose, this electrical resistance is measured between two contact points on the gate electrode of a MOS transistor using a measurement voltage superimposed on the gate voltage or a superimposed measurement current. This therefore offers the possibility of measuring the temperature of the relevant MOS power transistor during operation. A plurality of pairs of contact points allows the temperature measurement to be carried out with limited spatial resolution. Because the temperature measurement is instantaneous in a component of the transistor, it is virtually instantaneous, allowing instantaneous power adjustment by changing the gate voltage of the transistor.

Ein Nachteil dieser Technik aus dem Stand der Technik ist, dass die Änderung des Widerstands des Gate-Elektrodenmaterials z.T. relativ klein gegenüber der zu erfassenden minimalen Temperaturänderung ist. Des Weiteren wird die Wirksamkeit dieser Art der Temperaturmessung begrenzt durch die Verwendung von Salizidierungsprozessen, die zweckmäßigerweise im Stand der Technik zur Absenkung von parasitären Widerständen in aus polykristallinem Silizium bestehende Gate-Elektroden eingebracht werden. Darüber hinaus führt die Bestromung der Gate-Elektrode zu einer Veränderung des Gate-Potenzials längs des Stromflusses und damit zu einer parasitären Ansteuerung des Leistungstransistors. Des Weiteren sind die schaltungstechnischen Möglichkeiten für eine geeignete Ansteuerung begrenzt und erfordern komplexe Schaltungen. Beispielsweise besteht ein direkter Zusammenhang zwischen Stromhöhe und Spannungsabfall, wodurch bei Gate-Elektroden, die in Folge der im Stand der Technik üblichen Silizidierung niederohmig sind, vergleichsweise viel Strom benötigt wird.A disadvantage of this prior art technique is that the change in the resistance of the gate electrode material is sometimes relatively small compared to the minimum temperature change to be detected. Furthermore, the effectiveness of this type of temperature measurement is limited by the use of salicide processes, which are expediently introduced in the prior art to lower parasitic resistances in gate electrodes made of polycrystalline silicon. In addition, the energization of the gate electrode leads to a change in the gate potential along the current flow and thus to parasitic activation of the power transistor. Furthermore, the circuitry options for suitable control are limited and require complex circuits. For example, there is a direct relationship between the level of current and the voltage drop, as a result of which, in the case of gate electrodes, the result of the silicidation that is customary in the prior art are low-impedance, a comparatively large amount of current is required.

Aus dem Gebrauchsmuster DE 20 2004 021424 U1 ist beispielsweise eine komplexe Halbleitertechnologie bekannt in der auch Temperaturmessstrukturen in Form von Poly-Silizium Dioden realisiert sind. (Vergl. 62A der DE 20 2004 021 424 U1 ) Bei der dort offenbarten technischen Lehre Sind die Poly-Silizium Dioden über ein Bor-Phosphor-Silikat-Glas mit dem Substrat des dort beschriebenen IGBT-Transistors thermisch leitend verbunden und gleichzeitig elektrisch von diesem isoliert. In vielen Fällen, beispielsweise bei Air-Bag-Zündschaltungen ist aber eine extrem schnelle Regelung der Transistor-Temperatur notwendig, die höchsten Temperaturbelastungen standhalten muss, da die Transistoren in sehr kurzer Zeit sehr hohe Temperaturen erreichen, die bei einer Technik wie sie in der DE 20 2004 021 424 U1 offenbart ist, typischerweise nicht erreicht werden. Die Lebensdauer solcher Air-Bag-Zündtransistoren ist daher auch vergleichsweise sehr kurz, jedoch für den Zweck, dem Zünden eines Airbags, ausreichend. Trotzdem darf eine wohldefinierte Temperaturverlaufskennlinie nicht verlassen werden. Das in der DE 20 2004 021 424 U1 in deren 62a offenbarte Verfahren zur Erfassung der Temperatur eines zu regelnden Transistors weist zwei signifikante Nachteile gegenüber dem in dieser Offenbarung offengelegten Verfahren auf. Zu ersten sind die Temperaturmessstrecken über ein Zwischenoxid, das Bor-Phosphor-Silikat-Glas (Bezugszeichen BPSG der DE 20 2004 021 424 U1 ) mit dem Substrat über eine sehr lange thermische Strecke gekoppelt. Bei der Realisierung eines solchen Transistors, für den Zweck einer Air-Bag-Zündung entsprechend einer Vorrichtung der DE 20 2014 021 424 U1 hat sich jedoch überraschender Weise gezeigt, dass eine solche Temperaturmessvorrichtung durch diese Kopplung über das Zwischenoxid zu langsam ist, um den erheblichen Anforderungen zu genügen. Insbesondere bei der Zündung von Airbags erreichen die Treibertransistoren in extrem kurzer Zeit Temperaturen von deutlich über 300°C, die zur Zerstörung der Transistoren führen. Die kurze Zeit bis zur Zerstörung ist jedoch bei richtiger Temperasturführung ausreichend um den Airbag zuverlässig zu zünden. Für eine weitere Verkleinerung der Transistoren ist eine exakte, schnelle Temperaturregelung daher unerlässlich. Diese wird durch eine Konstruktion der DE 20 2014 021 424 U1 eben nicht gewährleistet. Zum zweiten sind die parasitären Dioden der Serienschaltung von Bipolardioden durch ein Kurzschlussmetall kurzgeschlossen. Dieses Metall weist einen erheblich höheren thermischen Ausdehnungskoeffizienten auf als das polykristalline Silizium der eigentlichen PN-Diodenstrecke. Bei den Belastungen bei der Zündung eines Air-Bags kann ein erfindungsgemäßer Transistor durchaus lokal 300°C und mehr erreichen, wodurch es zu einem Delaminieren dieser Kurzschlüsse kommen könnte. Eine solche Messtechnik erfüllt daher für diesen extremen Anwendungszeck nicht die automobilen Anforderungen.From the utility model DE 20 2004 021424 U1 For example, a complex semiconductor technology is known in which temperature measuring structures in the form of polysilicon diodes are also implemented. (cf. 62A the DE 20 2004 021 424 U1 ) In the technical teaching disclosed there, the polysilicon diodes are thermally conductively connected to the substrate of the IGBT transistor described there via a boron-phosphorus-silicate glass and at the same time electrically insulated from it. In many cases, for example with air bag ignition circuits, the transistor temperature needs to be regulated extremely quickly, which must withstand the highest temperature loads, since the transistors reach very high temperatures in a very short time, which with a technology such as that in the DE 20 2004 021 424 U1 is disclosed, typically cannot be achieved. The service life of such airbag ignition transistors is therefore also comparatively very short, but sufficient for the purpose of igniting an airbag. Nevertheless, a well-defined temperature curve must not be left. That in the DE 20 2004 021 424 U1 in their 62a The method disclosed for sensing the temperature of a transistor to be controlled has two significant disadvantages over the method disclosed in this disclosure. First, the temperature measurement sections are via an intermediate oxide, the boron-phosphorus-silicate glass (reference BPSG of the DE 20 2004 021 424 U1 ) coupled to the substrate over a very long thermal path. In the realization of such a transistor, for the purpose of an air bag ignition according to a device of DE 20 2014 021 424 U1 However, it has surprisingly been shown that such a temperature measuring device is too slow to meet the significant requirements due to this coupling via the intermediate oxide. In particular when airbags are ignited, the driver transistors reach temperatures of well over 300°C in an extremely short time, which leads to the destruction of the transistors. However, the short time until destruction is sufficient to reliably ignite the airbag if the temperature is controlled correctly. Precise, fast temperature control is therefore essential for further miniaturization of the transistors. This is through a construction of DE 20 2014 021 424 U1 just not guaranteed. Second, the parasitic diodes of the series circuit of bipolar diodes are shorted by a shorting metal. This metal has a significantly higher coefficient of thermal expansion than the polycrystalline silicon of the actual PN diode path. With the loads during the ignition of an air bag, a transistor according to the invention can definitely reach 300° C. and more locally, as a result of which these short circuits could delaminate. Such a measurement technique therefore does not meet the automotive requirements for this extreme application.

Aus der DE 10 2005 016 830 A1 ist eine polykristalline PN-Diode auf einem Deckoxid (Bezugszeichen 20b der DE 10 2005 016 830 A1 ) offenbart. (Siehe auch 13B der DE 10 2005 016 830 A1 ) Der Nachteil solcher polykristallinen bipolaren Bauelemente ist ein relativ hoher Leckstrom im sperrenden Zustand.From the DE 10 2005 016 830 A1 is a polycrystalline PN diode on a cap oxide (reference numeral 20b of DE 10 2005 016 830 A1 ) disclosed. (See also 13B the DE 10 2005 016 830 A1 ) The disadvantage of such polycrystalline bipolar components is a relatively high leakage current in the off state.

Aus der US 6 948 847 B2 ist ein Temperatursensor für eine MOS-Schaltungskonfiguration nekannt, der einen MOS-Transistor mit einer Gate-Vorrichtung mit einem Gate-Eingang und einem Gate-Ausgang, die eine Bestimmung eines Spannungsabfalls zwischen dem Gate-Eingang und dem Gate-Ausgang ermöglicht Der der MOS-Transistor der US 6 948 847 B2 ist aus einer Vielzahl von Zellen aufgebaut. Die Gate-Vorrichtung der US 6 948 847 B2 ist mit einer Vielzahl von einzelnen Gates ausgebildet, die nur teilweise elektrisch zwischen dem Gate-Eingang und dem Gate-Ausgang verbunden sind. Nur einzelne Zellen der US 6 948 847 B2 sind mit einzelnen Gate-Vorrichtungen versehen, die zur Temperaturmessung dienen. Die einzelnen Gate-Vorrichtungen der US 6 948 847 B2 , die zur Temperaturmessung dienen, sind als Widerstände ausgeführt. Die Temperaturempfindlichkeit von Widerständen ist in vielen Anwendungsfällen nicht ausreichend.From the U.S. 6,948,847 B2 discloses a temperature sensor for a MOS circuit configuration that includes a MOS transistor having a gate device with a gate input and a gate output that enables a determination of a voltage drop between the gate input and the gate output of the MOS -Transistor of U.S. 6,948,847 B2 is made up of a large number of cells. The gate device of the U.S. 6,948,847 B2 is formed with a plurality of individual gates that are only partially electrically connected between the gate input and the gate output. Only individual cells of the U.S. 6,948,847 B2 are provided with individual gate devices used for temperature measurement. The individual gate devices of the U.S. 6,948,847 B2 , which are used for temperature measurement, are designed as resistors. The temperature sensitivity of resistors is not sufficient in many applications.

Aus der DE 10 2008 023 216 A1 ist ein Verfahren zur Messung der Betriebstemperatur von MOS-gesteuerten Halbleiterleistungsbauelementen angegeben. In der DE 10 2008 023 216 A1 wird bei bekanntem Temperaturkoeffizienten des elektrischen Widerstandes des Gate-Elektrodenmaterials der elektrische Widerstand des Gate-Elektrodenmaterials während des Betriebes des Bauelementes zwischen zwei Kontaktpunkten auf der Gate-Elektrode durch eine der Gate-Spannung überlagerte Messspannung und dadurch die Temperatur gemessen. Die Temperaturmessung gemäß der DE 10 2008 023 216 A1 kann bei einer Mehrzahl von Kontaktpunktpaaren, die voneinander elektrisch isolierte Mess- und Steuerstrecken begrenzen ortsaufgelöst erfolgen. Die Temperaturmessung ist It der DE 10 2008 023 216 A1 genau und erfolgt quasi verzögerungsfrei. Die DE 10 2008 023 216 A1 beschreibt eine Durchführung des Messverfahrens mittels mit zusätzlichen Kontakten versehenen MOS-Bauelementen. Die Temperaturempfindlichkeit von Widerständen ist in vielen Anwendungsfällen nicht ausreichend.From the DE 10 2008 023 216 A1 a method for measuring the operating temperature of MOS-controlled semiconductor power components is specified. In the DE 10 2008 023 216 A1 If the temperature coefficient of the electrical resistance of the gate electrode material is known, the electrical resistance of the gate electrode material is measured during operation of the component between two contact points on the gate electrode by a measurement voltage superimposed on the gate voltage, and the temperature is thereby measured. The temperature measurement according to the DE 10 2008 023 216 A1 can take place in a spatially resolved manner in the case of a plurality of pairs of contact points which delimit measuring and control sections which are electrically insulated from one another. The temperature measurement is It der DE 10 2008 023 216 A1 accurate and almost instantaneous. The DE 10 2008 023 216 A1 describes an implementation of the measurement method using MOS components provided with additional contacts. The temperature sensitivity of resistors is not sufficient in many applications.

Aus der DE 10 2005 016 830 A1 ist eine elektrische Vorrichtung bekannt, die ein erstes elektrisches Element und ein zweites elektrisches Element aufweist. Das zweite elektrische Element ist It. Der DE 10 2005 016 830 A1 in der Lage, einen hohen Strom zu führen, so dass in dem zweiten elektrischen Element Wärme erzeugt wird. Die elektrische Vorrichtung der DE 10 2005 016 830 A1 umfasst eine Wärmesenke und eine erste Verdrahtungskarte und eine zweite Verdrahtungskarte, welche auf einer Seite der Wärmesenke angeordnet sind. Der hohe Strom in dem zweiten elektrischen Element der DE 10 2005 016 830 A1 ist größer als einer in dem ersten elektrischen Element der DE 10 2005 016 830 A1 . Die erste Verdrahtungskarte der DE 10 2005 016 830 A1 und die zweite Verdrahtungskarte der DE 10 2005 016 830 A1 sind getrennt voneinander. Das erste elektrische Element der DE 10 2005 016 830 A1 ist auf der ersten Verdrahtungskarte der DE 10 2005 016 830 A1 und das zweite elektrische Element der DE 10 2005 016 830 A1 ist auf der zweiten Verdrahtungskarte der DE 10 2005 016 830 A1 angeordnet. Dies ist vorteilhaft hinsichtlich des Wärmeübergangsverhaltens zwischen den beiden elektrischen Elementen. Die technische Lehre der DE 10 2005 016 830 A1 beschreibt eine Temperaturerfassungsdiode in dem Leistungs-MOS-Element, die eine Polysiliziumdiode ist, welche auf dem Oxidfilm dieser Vorrichtung ausgebildet ist und aus Polysilizium des P-Typs und aus Polysilizium des N-Typs gebildet ist. (Abschnitt [0283] der DE 10 2005 016 830 A1 ) Die Schrift löst aber nicht das Problem von Rückwirkungen einer Rückwirkung der Felder des Temperatursensors auf den Kanal des Transistors.From the DE 10 2005 016 830 A1 an electrical device is known which has a first elec ric element and a second electrical element. The second electrical element is It. The DE 10 2005 016 830 A1 able to carry a high current so that heat is generated in the second electrical element. The electrical device DE 10 2005 016 830 A1 comprises a heat sink and a first wiring board and a second wiring board arranged on one side of the heat sink. The high current in the second electrical element of the DE 10 2005 016 830 A1 is greater than one in the first electrical element of DE 10 2005 016 830 A1 . The first wiring map of the DE 10 2005 016 830 A1 and the second wiring board of DE 10 2005 016 830 A1 are separate from each other. The first electrical element of the DE 10 2005 016 830 A1 is on the first wiring board the DE 10 2005 016 830 A1 and the second electrical element DE 10 2005 016 830 A1 is on the second wiring board the DE 10 2005 016 830 A1 arranged. This is advantageous with regard to the heat transfer behavior between the two electrical elements. The technical teaching of DE 10 2005 016 830 A1 describes a temperature detecting diode in the power MOS element, which is a polysilicon diode formed on the oxide film of this device and made of P-type polysilicon and N-type polysilicon. (Section [0283] of the DE 10 2005 016 830 A1 ) However, the document does not solve the problem of repercussions of a repercussion of the fields of the temperature sensor on the channel of the transistor.

Eine hierzu ähnliche Lösung ist aus der DD 284 565 A5 bekannt.A solution similar to this is from DD 284 565 A5 known.

Aus der Schrift DE 20 2004 021 424 U1 ist eine Halbleitervorrichtung mit einer Mehrzahl von aktiven Gräben, die eine aktive Fläche definieren, einen Randbereich, der außerhalb der aktiven Fläche angeordnet ist, bekannt. Die Mehrzahl von aktiven Gräben der DE 20 2004 021 424 U1 weist ein unteres Abschirm-Poly, ein oberes Gate-Poly, eine erste Oxidschicht und eine zweite Oxidschicht auf Die erste Oxidschicht der DE 20 2004 021424 U1 trennt das untere Abschirm-Poly von dem oberen Gate-Poly trennt. Die zweite Oxidschicht bedeckt das obere Gate-Poly. Das untere Abschirm-Poly, das obere Gate-Poly, die erste Oxidschicht und die zweite Oxidschicht der DE 20 2004 021424 U1 folgender Form des aktiven Grabens und erstrecken sich aus dem aktiven Graben auf eine Oberfläche des Randbereichs. Der Randbereich der DE 20 2004 021424 U1 weist eine erste Öffnung, die sich durch die erste Oxidschicht zu dem unteren Abschirm-Poly erstreckt, und eine zweite Öffnung auf, die sich durch die zweite Oxidschicht zu dem oberen Gate-Poly erstreckt. Die erste Öffnung (3012) ist It. Der DE 20 2004 021 424 U1 mit einem leitfähigen Material gefüllt, das in elektrischem Kontakt mit dem unteren Abschirm-Poly steht. Lt. Der DE 20 2004 021 424 U1 ist die zweite Öffnung mit einem leitfähigen Material gefüllt ist, das in elektrischem Kontakt mit dem oberen Gate-Poly steht. Lt. Der DE 20 2004 021424 U1 ist das untere Abschirm-Poly gegenüber einem Substrat elektrisch isoliert. Die zweite Oxidschicht befindet sich It der DE 20 2004 021424 U1 direkt über dem oberen Gate-Poly und das obere Gate-Poly (3020) direkt über der ersten Oxidschicht (3030) und die erste Oxidschicht direkt über dem unteren Abschirm-Poly. Die erste Öffnung ist It. der DE 20 2004 021 424 U1 niedriger angeordnet als die zweite Öffnung.From Scripture DE 20 2004 021 424 U1 a semiconductor device having a plurality of active trenches defining an active area, a peripheral region located outside the active area is known. The majority of active trenches of DE 20 2004 021 424 U1 has a bottom shield poly, a top gate poly, a first oxide layer, and a second oxide layer DE 20 2004 021424 U1 separates the lower shield poly from the upper gate poly. The second layer of oxide covers the top gate poly. The bottom shield poly, the top gate poly, the first oxide layer, and the second oxide layer of the DE 20 2004 021424 U1 the following shape of the active trench and extend from the active trench onto a surface of the edge region. The edge of the DE 20 2004 021424 U1 has a first opening extending through the first oxide layer to the bottom shield poly and a second opening extending through the second oxide layer to the top gate poly. The first opening (3012) is It. Der DE 20 2004 021 424 U1 filled with a conductive material that makes electrical contact with the bottom shield poly. Lt. The DE 20 2004 021 424 U1 the second opening is filled with a conductive material that is in electrical contact with the top gate poly. Lt. The DE 20 2004 021424 U1 the bottom shield poly is electrically isolated from a substrate. The second oxide layer is located in the DE 20 2004 021424 U1 directly over the top gate poly and the top gate poly (3020) directly over the first oxide layer (3030) and the first oxide layer directly over the bottom shield poly. The first opening is It. the DE 20 2004 021 424 U1 located lower than the second opening.

Aufgabe der Erfindungobject of the invention

Es ist daher die Aufgabe der Erfindung eine Vorrichtung anzugeben, die über eine größere Temperaturempfindlichkeit verfügt und das Gate-Potenzial nicht verändert und somit das elektrische Feld im Kanal des zu vermessenden Leistungstransistors nicht verändert. Diese Aufgabe wird gelöst mit einer Vorrichtung gemäß Anspruch 1.It is therefore the object of the invention to specify a device that has greater temperature sensitivity and does not change the gate potential and thus does not change the electric field in the channel of the power transistor to be measured. This object is achieved with a device according to claim 1.

Beschreibung der grundlegenden ErfindungDescription of the Basic Invention

Die Grundidee der Erfindung ist es, statt des ohmschen Widerstands der Gate-Elektrode einen oder mehrere PN-Übergänge innerhalb einer weiteren elektrisch isolierten und thermisch leitend an den MOS-Transistor angebundenen zusätzlichen in polykristallinem Silizium gefertigten-Elektrode (zusätzliche Elektrode) zu erzeugen und die Thermospannung dieser PN-Übergänge bzw. die Änderung der elektrischen Parameter von bipolaren Bauteilen, die aus diesen PN-Übergängen zusammengesetzt werden, für die Temperaturmessung zu nutzen. Solche Bauelemente können einfache PN-Dioden, Ketten von PN-Dioden, aber auch Bipolartransistoren und komplexere Bauteile, wie Vierschichtdioden, also Thyristoren etc. sein. Die Thermospannung einer beispielhaften, einzelnen solchen PN-Diode kann dann beispielsweise differentiell mit einem einzelnen Referenz-PN-Übergang, vorzugsweise an dem PN-Übergang in der zusätzlichen Elektrode eines „kalten“ oder auf einer vorbestimmte oder vorbestimmt beschränkten Referenztemperatur befindlichen, vorzugsweise baugleichen und matchenden zweiten MOS-Transistors, durch eine Differenzstufe verglichen werden. Ein solcher zweiter Transistor wird im Folgenden auch als Referenztransistor bezeichnet. Als matchend werden in dieser Offenbarung solche elektronischen monolithischen Bauelemente bezeichnet, die bei gleichem Layout gleich ausgerichtet platziert sind. Vorzugsweise werden solche Bauteile aus mehreren kleinen sich gleichenden Sub-Bauteilen zusammengesetzt, wodurch auch ein Matching bei einer unterschiedlichen Anzahl von Subbauteilen erreicht wird. Diese Lösung der Messung unter Zuhilfenahme eines matchenden Referenz-PN-Übergangs in einer zusätzlichen Elektrode unterbindet aber noch nicht die Beeinflussung der lokalen Gate-Substrat-Spannung des Leistungstransistors und damit des Drain-Stroms durch den Messstrom (Im) in der zusätzlichen Elektrode und den damit verbundenen Spannungsabfall in der zusätzlichen Elektrode längs des Stromflusses des Messstroms (Im). Daher ist es sinnvoll, eine solche Temperaturmessvorrichtung auf Basis einer PN-Diode, die in polykristallinem Silizium gefertigt ist (Poly-Silizium-PN-Diode), in unmittelbarer Nähe, aber elektrisch isoliert vom Transistor und von dessen Gate-Elektrode (G) zu platzieren.The basic idea of the invention is to generate one or more PN junctions within a further electrically insulated and thermally conductively connected to the MOS transistor additional electrode made of polycrystalline silicon (additional electrode) instead of the ohmic resistance of the gate electrode To use thermal voltage of these PN transitions or the change in the electrical parameters of bipolar components that are composed of these PN transitions for temperature measurement. Such components can be simple PN diodes, chains of PN diodes, but also bipolar transistors and more complex components such as four-layer diodes, ie thyristors, etc. The thermal voltage of an exemplary, individual such PN diode can then, for example, be differential with an individual reference PN junction, preferably at the PN junction in the additional electrode of a "cold" or at a predetermined or predetermined limited reference temperature, preferably of the same construction and matching second MOS transistor, are compared by a differential stage. Such a second transistor is also referred to below as a reference transistor. In this disclosure, electronic monolithic components that are placed in the same orientation with the same layout are referred to as matching. Preferably, such components are composed of several small sub-components that are similar, which also allows matching with a different number of subcomponents is achieved. However, this solution of the measurement with the help of a matching reference PN junction in an additional electrode does not prevent the local gate-substrate voltage of the power transistor and thus the drain current from being influenced by the measurement current (I m ) in the additional electrode and the associated voltage drop in the additional electrode along the current flow of the measurement current (I m ). Therefore, it makes sense to install such a temperature measuring device based on a PN diode made of polycrystalline silicon (poly-silicon PN diode) in close proximity to, but electrically insulated from, the transistor and its gate electrode (G). place.

Im Gegensatz zu den zuvor genannten Schriften wird somit eine vom ursprünglichen MOS-Gate dielektrisch isolierte Poly-Silizium-PN-Diode, die in der besagten zusätzlichen Elektrode gefertigt ist, benutzt, um über deren Durchlassspannung und/oder Temperaturspannung die Temperaturänderung mit hoher örtlicher und zeitlicher Auflösung zu bestimmen. Diese wird erfindungsgemäß entkoppelt vom ursprünglichen Gate-Netzwerk von Leistungstransistoren betrieben, um eine Beeinflussung der lokalen Gate-Substrat-Spannung des MOS-Leitungstransistors auszuschließen. In Kombination mit einer Kalibrierung, beispielsweise in Kombination mit einer „kalten“ oder auf Referenztemperatur befindlichen Referenz-PN-Diode, sind, wie bereits erwähnt, eine differenzielle oder sogar absolute Temperaturangabe und damit eine präzise Regelung möglich.In contrast to the documents mentioned above, a polysilicon PN diode, which is dielectrically isolated from the original MOS gate and is manufactured in the said additional electrode, is used in order to use its forward voltage and/or temperature voltage to compensate for the temperature change with high local and determine temporal resolution. According to the invention, this is operated decoupled from the original gate network of power transistors in order to prevent the local gate-substrate voltage of the MOS power transistor from being influenced. As already mentioned, in combination with a calibration, for example in combination with a “cold” reference PN diode or one that is at the reference temperature, a differential or even absolute temperature specification and thus precise control are possible.

3 zeigte bereits das beispielhafte, vereinfacht schematische Layout eines konventionellen DMOS-Transistors. Hierbei bezeichnete (G) das Gate, (S) die Source, und (D) das Drain des Transistors. In dem besagten Beispiel aus dem Stand der Technik bestand der Transistor aus vier Drain-Kontakt-Fingern (D) zwischen denen sich drei geschlitzte Poly-Silizium-Platten, die Gate-Platten (G), befanden, die das Gate (G) des Transistors bildeten und typischerweise in einer weiteren nicht gezeigten Verdrahtung elektrisch verbunden waren. Die Gate-Poly-Platten (G) überlappten nur zum Teil das Gebiet (ACTI) in dem nur ein Gate-Oxid (GOX) den Halbleiter, typischerweise Silizium, bedeckte. Ein gewisser Teil befand sich über dem dickeren Feldoxid (FOX) und bildete eine Feldplatte. Der Source-Kontakt (S) befindet sich in dem Schlitz (SL) der Poly-Silizium-Platte, die das Gate (G) bildet. 3 already showed the exemplary, simplified schematic layout of a conventional DMOS transistor. Here (G) denotes the gate, (S) the source, and (D) the drain of the transistor. In said prior art example, the transistor consisted of four drain contact fingers (D) between which were three slotted poly-silicon plates, the gate plates (G), which connected the gate (G) of the Transistors formed and were typically electrically connected in a further wiring, not shown. The gate poly sheets (G) only partially overlapped the area (ACTI) where only a gate oxide (GOX) covered the semiconductor, typically silicon. Some portion was above the thicker field oxide (FOX) and formed a field plate. The source contact (S) is in the slot (SL) of the poly-silicon plate that forms the gate (G).

Ein solcher Transistor ist beispielsweise in der DE4322548A1 beschrieben.Such a transistor is for example in the DE4322548A1 described.

Figur 5figure 5

Erfindungsgemäß wird nun in einer Ausprägung der Erfindung ein zentraler Streifen des DMOS-Transistors aufgetrennt. (5) In diesen wird vorzugsweise die besagte PN-Diode (Poly_D) oder eine andere Temperaturmessvorrichtung (TS) eingebracht. Es ist besonders vorteilhaft, wenn die Temperaturmessvorrichtungen (TS) gleichmäßig über die Fläche des zu regelnden MOS-Transistors verteilt sind. In dem beispielhaften Fall wird nur eine Poly-Silizium-PN-Diode (Poly_D) als Temperaturmessvorrichtung (TS) eingebracht, die mittels mehrerer Poly-Silizium-Anschlüsse (Cont_A, Cont_K) kontaktiert wird. Wie der 5 zu entnehmen ist, ist es besonders vorteilhaft, wenn der MOS-Transistor bezogen auf alle Teiltransistoren und Teiltransistoren eine annähernd quadratische Form hat. Die Form eines Oktogons oder eine kreisrunde Form sind ebenfalls vorteilhaft, wenn auch nicht in den beigefügten Figuren gezeichnet. Hierdurch wird jeweils eine besonders hohe Symmetrie erzielt. Die beispielhaften Symmetrielinien (Sym1) sind gestrichelt einzeichnet. Es hat sich im Rahmen der Erarbeitung der Erfindung gezeigt, dass auch eine elektrisch isolierte Temperaturmessvorrichtung (TS) die thermischen Eigenschaften eines solchen MOS-Transistors und damit auch seine elektrischen Eigenschaften stören kann. Die rein elektrische Isolation der Temperaturmessvorrichtung (TS, Poly_D) reicht daher typischerweise nicht aus. Eine asymmetrische Platzierung einer solchen Temperaturmessvorrichtung (TS, Poly_D) innerhalb des MOS-Transistors kann daher zu einer inhomogenen Stromdichteverteilung in einem solchen Leistungs-MOS-Transistor und damit zu einer Reduktion dessen maximaler Belastbarkeit führen. Nur eine solche symmetrische Platzierung führt zu einer minimalen Beeinflussung des Leistungs-MOS-Transistors durch die Temperaturmessvorrichtung (TS, Poly_D), also beispielsweise die besagte Poly-Silizium-PN-Diode (Poly_D). Ein wesentlicher Vorteil der erfindungsgemäßen Vorrichtung ist die Trennung der Vorrichtung gegenüber dem Gate-Potenzial der Gate-Elektrode (G) des MOS-Transistors sowie die geringere Störung im Transistoraufbau, die typischerweise durch Strukturen im aktiven Bereich der Leistungsbaulemente zu erwarten ist. Bei der DE102008023216A1 kommt es, wie erwähnt, durch den Stromfluss des Messstromes zu einem Spannungsabfall auf dem Gate (G) und damit zu unterschiedlichen Gate-Source-Spannungen im Transistorkanal (chn) des MOS-Transistors. Eine solche Modifikation der Stromdichteverteilung durch den Messstrom führt zu komplexen Wechselwirkungen, die sich nur schwer überblicken lassen. According to the invention, a central strip of the DMOS transistor is now separated in one embodiment of the invention. ( 5 ) In this preferably said PN diode (Poly_D) or another temperature measuring device (TS) is introduced. It is particularly advantageous if the temperature measuring devices (TS) are evenly distributed over the area of the MOS transistor to be controlled. In the exemplary case, only one polysilicon PN diode (Poly_D) is introduced as a temperature measurement device (TS), which is contacted by means of multiple polysilicon connections (Cont_A, Cont_K). Again 5 can be seen, it is particularly advantageous if the MOS transistor has an approximately square shape in relation to all sub-transistors and sub-transistors. The shape of an octagon or a circular shape are also advantageous, although not shown in the attached figures. As a result, a particularly high level of symmetry is achieved in each case. The exemplary lines of symmetry (Sym1) are drawn in as dashed lines. During the development of the invention, it has been shown that an electrically isolated temperature measuring device (TS) can also disrupt the thermal properties of such a MOS transistor and thus also its electrical properties. The purely electrical insulation of the temperature measuring device (TS, Poly_D) is therefore typically not sufficient. An asymmetrical placement of such a temperature measuring device (TS, Poly_D) within the MOS transistor can therefore lead to an inhomogeneous current density distribution in such a power MOS transistor and thus to a reduction in its maximum load capacity. Only such a symmetrical placement leads to a minimal influence on the power MOS transistor by the temperature measuring device (TS, Poly_D), ie for example the said polysilicon PN diode (Poly_D). An essential advantage of the device according to the invention is the isolation of the device from the gate potential of the gate electrode (G) of the MOS transistor and the reduced interference in the transistor structure that is typically to be expected from structures in the active area of the power components. In the DE102008023216A1 As mentioned, the current flow of the measuring current causes a voltage drop on the gate (G) and thus different gate-source voltages in the transistor channel (chn) of the MOS transistor. Such a modification of the current density distribution by the measurement current leads to complex interactions that are difficult to survey.

Eine elektrische Entkopplung bei gleichzeitig guter thermischer Kopplung ist daher gefordert, wie sie die erfindungsgemäße Vorrichtung bietet. Werden die Zuleitungen der Temperaturmessvorrichtung (TS) symmetrisch ausgeführt, so ist auch die Wärmeabfuhr über diese symmetrisch bezogen auf das Layout des MOS-Transistors und stört die Temperaturdichteverteilung in allen Teiltransistoren des MOS-Transistors in gleicher Weise.Electrical decoupling coupled with good thermal coupling is therefore required, as is offered by the device according to the invention. Who Since the leads of the temperature measuring device (TS) are symmetrical, the heat dissipation via them is also symmetrical in relation to the layout of the MOS transistor and disturbs the temperature density distribution in all sub-transistors of the MOS transistor in the same way.

Es hat sich gezeigt, dass die Öffnung eines Gate-Oxid-Fensters (Act_D, twd) unterhalb der Poly-Silizium-PN-Diode (Poly_D), die hier im Beispiel der 5 als Temperaturmessvorrichtung (TS) dient, zu einer sehr schnellen temperaturmäßigen Ankoppelung der Poly-Silizium-PN-Diode (Poly_D) an das Substrat (Sub) bzw. eine andere im Substrat (Sub) gefertigte Komponente des MOS-Transistors, beispielsweise die N-Wanne (NWELL), führt, sodass thermische Zeitkonstanten kleiner 100ns beobachtet werden konnten. Diese thermisch leitende und elektrisch isolierende Ankopplung der Temperaturmessvorrichtung (TS) und hier insbesondere beispielhaft der Poly-Silizium-PN-Diode (Poly_D) über ein dünnes Gate-Oxid (GOX), das typischerweise eine Dicke (d) von weniger als 200nm, besser weniger als 100nm, besser weniger als 50nm, besser weniger als 20nm, besser weniger als 10nm hat, ist somit ein wesentlicher Teil der kennzeichnenden Merkmale einer möglichen Ausprägung der Erfindung. Sofern die erfindungsgemäße Poly-Silizium-PN-Diode (Poly_D) jedoch direkt über dem Kanal (chn) des erfindungsgemäßen MOS-Transistors (TR) platziert wird, ist darauf zu achten, dass der kapazitive Spannungsteiler aus Dioden-Gate-Kapazität zwischen der Poly-Silizium-PN-Diode (Poly_D), und der Gate-Elektrode (G) des MOS-Transistors (TR) und der Gate-Kanal-Kapazität zwischen der Gate-Elektrode (G) des MOS-transistors (TR) und dem Kanal (chn) des MOS-Transistors (TR) so ausgelegt wird, dass dynamische Ansteuerungen der Poly-Silizium-PN-Diode (Poly_D) in der jeweiligen Anwendung nicht zu einer Fluktuation des Drains- oder Source-Stroms des MOS-Transistors (TR) über ein in der jeweiligen Anwendung tolerierbares Maß führen. Der Fachmann wird ggf. entsprechende Simulationen und Berechnungen vorab durchführen und/oder eine Ansteuerung der Poly-Silizium-PN-Diode (Poly_D) mit Signalen oberhalb einer realisierungsspezifischen Grenzfrequenz möglichst ganz vermeiden. Mittels der erfindungsgemäßen Methode kann typischerweise eine hohe lokale Auflösung bei der Messung verschiedener Teile des MOS-Transistors mit mehreren Temperaturmessvorrichtungen (TS) in der sinnvollen Größenordnung von ca. 20µm2 erreicht werden.It has been shown that opening a gate oxide window (Act_D, twd) below the poly silicon PN diode (Poly_D) shown here in the example of the 5 serves as a temperature measuring device (TS), for a very fast temperature-related coupling of the polysilicon PN diode (Poly_D) to the substrate (Sub) or another component of the MOS transistor manufactured in the substrate (Sub), for example the N- trough (NWELL), so that thermal time constants of less than 100ns could be observed. This thermally conductive and electrically insulating coupling of the temperature measuring device (TS) and here in particular the polysilicon PN diode (Poly_D) via a thin gate oxide (GOX), which typically has a thickness (d) of less than 200 nm, is better less than 100 nm, better less than 50 nm, better less than 20 nm, better less than 10 nm is thus an essential part of the characterizing features of a possible embodiment of the invention. However, if the polysilicon PN diode (Poly_D) according to the invention is placed directly above the channel (chn) of the MOS transistor (TR) according to the invention, care must be taken that the capacitive voltage divider from the diode gate capacitance between the poly - Silicon PN diode (Poly_D), and the gate electrode (G) of the MOS transistor (TR) and the gate channel capacitance between the gate electrode (G) of the MOS transistor (TR) and the channel (chn) of the MOS transistor (TR) is designed in such a way that dynamic activation of the polysilicon PN diode (Poly_D) in the respective application does not lead to a fluctuation in the drain or source current of the MOS transistor (TR) exceed a level that can be tolerated in the respective application. If necessary, a person skilled in the art will carry out corresponding simulations and calculations in advance and/or if possible completely avoid driving the polysilicon PN diode (poly_D) with signals above an implementation-specific limit frequency. Using the method according to the invention, a high local resolution can typically be achieved when measuring different parts of the MOS transistor with a number of temperature measuring devices (TS) in the sensible order of magnitude of approximately 20 μm 2 .

Durch die Verwendung von Multiplexern kann die Temperatur beispielsweise an mehreren kritischen Orten mittels mehrerer solcher Poly-Silizium-PN-Dioden (Poly_D) bzw. Temperaturmessvorrichtungen (TS) aufgenommen werden und ausgewertet werden. Wie bereits erwähnt, kann dann dabei jeder der Teiltransistoren entsprechend 1 einzeln nachgeregelt werden.By using multiplexers, the temperature can be recorded and evaluated, for example, at a number of critical locations using a number of such polysilicon PN diodes (Poly_D) or temperature measuring devices (TS). As already mentioned, each of the sub-transistors can then 1 be adjusted individually.

Figur 6figure 6

6 zeigt ein detaillierteres Bild der erfindungsgemäßen Poly-Silizium-PN-Diode (Poly_D). Diese wird in diesem Ausführungsbeispiel zwischen die beiden Hälften eines aufgetrennten Teiltransistors so platziert, dass die Symmetrie der beiden Hälften oder Teile vorzugsweise nach Möglichkeit nicht gestört wird. Die 6 zeigt links das Gate (G1) und die Source (S1) des linken Teiltransistors. Die 6 zeigt rechts das Gate (G2) und die Source (S2) des rechten Teiltransistors. Die beiden Aktiv-Gebiete (Act1, Act2) sind ebenfalls eingezeichnet. Die linke Teiltransistorhälfte wird durch eine erste Channel-Stopper-Implantation (PIMP1) mit einem p-dotierten Gebiet nach rechts zur Poly-Silizium-PN-Diode (Poly_D) hin elektrisch definiert abgeschlossen. Die rechte Teiltransistorhälfte wird durch eine zweite Channel-Stopper-Implantation (PIMP2) mit einem p-dotierten Gebiet nach links zur Poly-Silizium-PN-Diode (Poly_D) hin ebenfalls elektrisch definiert abgeschlossen. In der Mitte zwischen den beabstandeten linken und rechten Teiltransistorhälften befindet sich die Poly-Silizium-PN-Diode (Poly_D), die von beiden Teiltransistorhälften ebenfalls jeweils beabstandet ist. In diesem Beispiel wird die Poly-Silizium-PN-Diode (Poly_D) in der polykristallinen SiliziumSchicht durch Ätzung als Poly-Substrat (PSD) aus besagtem polykristallinem Silizium erzeugt, in der in dem gleichen Arbeitsgang auch die Gate-Elektroden (G) aus dem gleichen polykristallinen Siliziummaterial gefertigt werden. Von Ihrer mechanischen Struktur her handelt es sich also bei der Poly-Silizium-PN-Diode (Poly_D) um eine Gate-Elektrode. Allerdings weist der so gebildete „Transistor“ der Poly-Silizium-PN-Diode (Poly_D) keine Drain- und Source-Kontakte auf (siehe 7). Erfindungsgemäß ist jedoch ein Aktiv-Gebiet (ACTI_D) im Zentrum der Poly-Silizium-PN-Diode (Poly_D) vorgesehen, um ein temperaturleitfähiges Fenster (twd) im Feldoxid (FOX) zu erzeugen. Dieses Gate-Oxid-Fenster (twd) im umgebenden dickeren Feld-Oxid (FOX), dient, wie gesagt, der wärmekapazitätsarmen Ankopplung des polykristallinen Siliziummaterials der Poly-Silizium-PN-Diode (Poly_D) an das Substrat (Sub) des umgebenden Transistors. In diesem polykristallinen Silizium des Poly-Substrats (PSD) der Poly-Silizium-PN-Diode (Poly_D) werden nun ein elektronisches Bauelement und/oder ein anderer Halbleitersensor insbesondere durch Implantation und/oder Silizidierung gefertigt. In der beispielhaften Ausführung der 6 ist dies die besagte Poly-Silizium-PN-Diode (Poly_D). 6 Figure 12 shows a more detailed picture of the poly silicon PN diode (Poly_D) according to the invention. In this exemplary embodiment, this is placed between the two halves of a separated partial transistor in such a way that the symmetry of the two halves or parts is preferably not disturbed as far as possible. The 6 shows on the left the gate (G1) and the source (S1) of the left sub-transistor. The 6 shows the gate (G2) and the source (S2) of the right part transistor on the right. The two active areas (Act1, Act2) are also marked. The left-hand half of the transistor is terminated in an electrically defined manner by a first channel stopper implantation (PIMP1) with a p-doped region to the right toward the polysilicon PN diode (Poly_D). The right half of the transistor is also terminated in an electrically defined manner by a second channel stopper implantation (PIMP2) with a p-doped region to the left toward the polysilicon PN diode (Poly_D). In the middle between the spaced left and right sub-transistor halves is the poly silicon PN diode (Poly_D), which is also spaced apart from both sub-transistor halves. In this example, the polysilicon PN diode (Poly_D) is produced in the polycrystalline silicon layer by etching as a poly substrate (PSD) from said polycrystalline silicon, in which the gate electrodes (G) are also made from the same polycrystalline silicon material. In terms of its mechanical structure, the poly silicon PN diode (poly_D) is therefore a gate electrode. However, the polysilicon PN diode (Poly_D) “transistor” formed in this way has no drain and source contacts (see Fig 7 ). According to the invention, however, an active region (ACTI_D) is provided in the center of the polysilicon PN diode (Poly_D) in order to create a thermally conductive window (twd) in the field oxide (FOX). This gate oxide window (twd) in the surrounding thicker field oxide (FOX) is used, as mentioned, for the low heat capacity coupling of the polycrystalline silicon material of the polysilicon PN diode (Poly_D) to the substrate (Sub) of the surrounding transistor . An electronic component and/or another semiconductor sensor are then produced in this polycrystalline silicon of the poly substrate (PSD) of the poly silicon PN diode (poly_D), in particular by implantation and/or silicidation. In the exemplary embodiment of 6 this is the said poly silicon PN diode (poly_D).

In dem Beispiel befinden sich auf der Anodenseite zwei Kontakte (Cont_A). Diese sind von einem P-Implantationsgebiet (PIMP) umgeben, mit dem der p-leitende Teil der erfindungsgemäßen Poly-Silizium-PN-Diode (Poly_D) gefertigt wird. Im Herstellungsprozessverlauf wird eine Silizidierung (SBLO) durch Bildung von elektrisch leitfähigem Titansilizid im Bereich der Kontakte (Cont_A) derart vorgenommen, dass nur ein schmaler Streifen des P-Implantationsgebiets (PIMP) in Richtung der Kathoden-Kontakte (Cont_K) nicht silizidiert wird. Die N-Dotierung wird mit einer N-Implantation (NM) im Bereich der Kathodenkontakte (Cont_K) durchgeführt. Auf der Kathodenseite wird die Poly-Silizium-PN-Diode (Poly_D) über diese zwei Kathodenkontakte (Cont_K) angeschlossen. Auch im Bereich der Kathodenkontakte (Cont_K) wird eine Silizidierung (SBLO) zur Verbesserung der Leitfähigkeit vorgenommen, wobei auch dieses Mal ein schmaler n-dotierter Streifen in Richtung auf die Anodenkontakte nicht elektrisch leitend mit Titansilizid silizidiert wird. Zwischen dem n- und p-dotierten Bereich befindet sich vorzugsweise ein intrinsisches oder typischerweise schwach n--dotiertes Polysiliziumgebiet. Es hat sich gezeigt, dass dieses „i-Gebiet“ den Leckstrom der Silizium-PN-Diode (Poly_D) senkt. Die Verwendung eines solchen i-Gebietes ist daher eine vorzugsweise Ausprägung einer erfindungsgemäßen Poly-Silizium-PN-Diode (Poly_D).In the example there are two contacts (Cont_A) on the anode side. These are surrounded by a P-implant region (PIMP), with which the p-conducting part of the polysilicon PN diode according to the invention (Poly_D) is manufactured. In the course of the manufacturing process, a silicidation (SBLO) is performed by forming electrically conductive titanium silicide in the area of the contacts (Cont_A) in such a way that only a narrow strip of the P-implantation region (PIMP) in the direction of the cathode contacts (Cont_K) is not silicided. The N-doping is carried out with an N-implantation (NM) in the area of the cathode contacts (Cont_K). On the cathode side, the poly silicon PN diode (Poly_D) is connected across these two cathode contacts (Cont_K). Also in the area of the cathode contacts (Cont_K) a silicidation (SBLO) is carried out to improve the conductivity. This time, too, a narrow n-doped strip towards the anode contacts is silicided with titanium silicide in a non-electrically conductive manner. An intrinsic or typically weakly n − doped polysilicon region is preferably located between the n- and p-doped region. This "i-region" has been shown to lower the leakage current of the silicon PN diode (poly_D). The use of such an i-region is therefore a preferred embodiment of a polysilicon PN diode (poly_D) according to the invention.

Vorzugsweise werden die Anschlüsse der Poly-Silizium-PN-Diode (Poly_D) in der 5 längs der senkrechten Symmetrielinie (Sym1) aus dem MOS-Transistor beispielsweise in Metall herausgeführt. Die so in der Mitte des zu regelnden Leistungstransistors platzierte Poly-Silizium-PN-Diode (Poly_D) kann somit als Temperaturmessvorrichtung (TS) arbeiten, ohne, wie die Vorrichtungen aus dem Stand der Technik, die Verteilung der elektrostatischen Felder, die den Drain-Strom durch die Transistorkanäle steuern und/oder die Symmetrie der Temperaturverteilung zu stören.Preferably, the terminals of the poly silicon PN diode (Poly_D) in the 5 led out of the MOS transistor, for example in metal, along the vertical line of symmetry (Sym1). The polysilicon PN diode (Poly_D) thus placed in the middle of the power transistor to be regulated can thus work as a temperature measuring device (TS) without, as in the devices of the prior art, the distribution of the electrostatic fields affecting the drain Control current through the transistor channels and/or disturb the symmetry of the temperature distribution.

Figur 7figure 7

7 zeigt einen vereinfachten Querschnitt durch die erfindungsgemäße Silizium-PN-Diode (Poly_D). Genaugenommen handelt es sich in dem hier dargestellten Beispiel infolge des verwendeten „i-Gebiets“ und eine Silizium-PIN-Diode (Poly_D). In der Folge wird jedoch nur von einer Silizium-PN-Diode (Poly_D) gesprochen, wobei solche Silizium-PIN-Dioden (Poly_D) typischerweise in die Beschreibung mit eingeschlossen sind. Oberhalb des Querschnitts ist noch einmal die Struktur aus 6 ohne Bezugszeichen in Aufsicht zur besseren Orientierung wiederholt. Links und rechts des durch das Gate-Oxid (GOX) gebildeten thermischen Fensters (twd), mit dem die Silizium-PN-Diode (Poly_D) an das Substrat oder eine andere Transistorkomponenten, wie hier die N-Wanne (NWELL), thermisch leitend angebunden wird, befindet sich das dickere und damit thermisch stärker isolierende Feld-Oxid (FOX), wie es typischerweise beispielsweise in einem LOCOS-Prozess vorkommt. Die Struktur kann aber in ähnlicher Form auch in anderen CMOS-Prozessen, beispielsweise einem Shallow-Trench-Prozess realisiert werden. Auf das Gate-Oxid (GOX) und das Feldoxid (FOX) ist er polykristalline Siliziumstreifen der Silizium-PN-Diode (Poly_D) aufgebracht. Dieser ist hier beispielhaft durch eine p-Implantation und eine n-Implantation sowie durch die lokale Silizidierung beispielsweise mit Titansilizid elektrisch strukturiert. In dem Beispiel weist er die besagte erste elektrisch leitende Silizidierung (sil_b) im Bereich des Kathodenkontakts (Cont_K) auf, der über eine dritte Leitung (A3) elektrisch angeschlossen ist. Darüber hinaus weist er die besagte zweite elektrisch leitende Silizidierung (sil_a) auch im Bereich des Anodenkontakts (Cont_A) auf, der über eine vierte Leitung (A4) elektrisch angeschlossen ist. Die erste elektrisch leitende Silizidierung (sil_b) kontaktiert den n-dotierten Bereich (n_poly) innerhalb des polykristallinen Siliziummaterials der Poly-Silizium-PN-Diode (Poly_D). Die zweite elektrisch leitende Silizidierung (sil_a) kontaktiert analog den p-dotierten Bereich (p_poly) innerhalb des polykristallinen Siliziummaterials der Poly-Silizium-PN-Diode (Poly_D). Zwischen diesen beiden Poly-Siliziumbereichen (n_poly, p_poly) befindet sich im polykristallinen Siliziummaterial der Poly-Silizium-PN-Diode (Poly_D) ein intrinsischer oder typischerweise schwach dotierter, beispielsweise schwach n-dotierter Bereich (i_poly), der wie bereits erläutert, die Funktion hat, den Leckstrom der Poly-Silizium-PN-Diode (Poly_D) zu minimieren. 7 shows a simplified cross section through the silicon PN diode (poly_D) according to the invention. Strictly speaking, the example shown here is due to the "i-region" used and a silicon PIN diode (poly_D). In the following, however, only a silicon PN diode (poly_D) is spoken of, such silicon PIN diodes (poly_D) typically being included in the description. Above the cross section, the structure is off again 6 Repeated without reference number in supervision for better orientation. Left and right of the thermal window (twd) formed by the gate oxide (GOX), with which the silicon PN diode (Poly_D) is thermally conductive to the substrate or another transistor component, such as the N-well (NWELL) here is connected, the thicker and thus more thermally insulating field oxide (FOX) is located, as is typically the case in a LOCOS process, for example. However, the structure can also be implemented in a similar form in other CMOS processes, for example a shallow trench process. The polycrystalline silicon strip of the silicon PN diode (Poly_D) is applied to the gate oxide (GOX) and the field oxide (FOX). This is electrically structured here, for example, by a p-implantation and an n-implantation as well as by the local silicidation, for example with titanium silicide. In the example, it has said first electrically conductive silicidation (sil_b) in the region of the cathode contact (Cont_K), which is electrically connected via a third line (A3). In addition, it also has said second electrically conductive silicidation (sil_a) in the area of the anode contact (Cont_A), which is electrically connected via a fourth line (A4). The first electrically conductive silicidation (sil_b) contacts the n-doped region (n_poly) within the polycrystalline silicon material of the poly silicon PN diode (poly_D). The second electrically conductive silicidation (sil_a) analogously contacts the p-doped region (p_poly) within the polycrystalline silicon material of the poly silicon PN diode (Poly_D). Between these two poly-silicon regions (n_poly, p_poly) is in the polycrystalline silicon material of the poly-silicon PN diode (Poly_D) an intrinsic or typically weakly doped, for example weakly n-doped region (i_poly), which, as already explained, the Function to minimize the leakage current of the poly silicon PN diode (Poly_D).

Figur 8figure 8

Durch eine einfache Serienschaltung der Poly-Silizium-PN-Diode (Poly_D) insbesondere auch innerhalb eines gemeinsamen polykristallinen Siliziumstreifens kann nun die Amplitude des ursprünglichen Messsignals, dessen Spannung typischerweise zwischen 300mV und 700mV beträgt und der temperaturabhängige Signalanteil von typischerweise nur 2mV/K° vervielfacht werden. 8 zeigt das beispielhafte Layout eines solchen Elements mit zwei Poly-Silizium-PN-Dioden (Poly_Da, Poly_Db). in der Aufsicht. Die beiden p+-Implantationen sind nun zu einer p+-Implantation (PIMP) verbunden, die gleichzeitig die p+-dotierte Anode der zweiten Poly-Silizium-PN-Diode (Poly_Db) erzeugt. In der Fertigung ergeben sich hierdurch jedoch drei isolierte p-Bereiche. Die abschattende Wirkung des Poly-Substrats (PSD) und des Fels-Oxids (FOX) führt dazu, dass die beiden p+-Implantationen (PIMP1 und PIMP2) weiterhin elektrisch getrennt sind.The amplitude of the original measurement signal, the voltage of which is typically between 300mV and 700mV and the temperature-dependent signal component of typically only 2mV/K°, can now be multiplied by simply connecting the polysilicon PN diode (Poly_D) in series, particularly within a common polycrystalline silicon strip become. 8th shows the exemplary layout of such an element with two poly silicon PN diodes (Poly_Da, Poly_Db). in supervision. The two p + implants are now connected to form a p + implant (PIMP), which simultaneously creates the p + doped anode of the second polysilicon PN diode (Poly_Db). In production, however, this results in three isolated p-regions. The shadowing effect of the poly substrate (PSD) and the fels oxide (FOX) means that the two p + -implantations (PIMP1 and PIMP2) are still electrically isolated.

Das über dem Feldoxid liegende Poly-Substrat (PSD) wird hierdurch ebenfalls p+-dotiert und bildet das p+-Implantationsgebiet (PIMPb) für die zweite Poly-Silizium-PN-Diode (Poly_Db). Dieses p+-Implantationsgebiet (PIMPb) ist jedoch nicht separat eingezeichnet. Dieses p+-Implantationsgebiet (PIMPb), ist aber durch das Feldoxid (FOX) bzw. das Gate-Oxid (GOX) von dem Substrat (Sub) und damit von dem Leistungstransistor und dessen Teiltransistoren elektrisch getrennt. Die Masken der N-Dotierungen (NMa, NMb) und die Silizidierungsmaske (SBLOa, SBLOb) sind nun jeweils für die beiden Poly-Silizium-PN-Dioden (Poly_Da, Poly_Db) getrennt vorhanden. Zusätzlich findet eine sehr wichtige Silizidierung des polykristallinen Siliziummaterials oberhalb des dritten sich ergebenden PN-Übergangs statt, wodurch dieser elektrisch überbrückt und kurzgeschlossen wird. Ohne diese Maßnahme würde immer mindestens ein PN-Übergang sperren. Natürlich weist die erste Poly-Silizium-PN-Diode (Poly_Da) ein eigenes p+-Implantationsgebiet (PIMPa) auf. Durch diese Serienschaltung der ersten Poly-Silizium-PN-Diode (Poly_Da) und zweiten Poly-Silizium-PN-Diode (Poly_Db) wird der Temperatureffekt auf die Temperaturspannung bzw. die Durchlassspannung bzw. den Durchlassstrom der erfindungsgemäßen Poly-Silizium-PN-Diodenstruktur (Poly_Da, Poly_Db) verdoppelt. Selbstverständlich können auch mehr als die zwei beispielhaften Dioden oder auch nur eine Diode vorgesehen werden. Beispielsweise ist im Extremfall eine Aufteilung aller Teiltransistoren längs der Symmetrieachse der 5 wie bei dem mittleren Teiltransistor der 5 und eine Serienschaltung sehr vieler solcher Poly-Silizium-PN-Dioden (Poly_Da, Poly_Db) in der vorgestellten Art und Weise möglich.The poly substrate (PSD) lying above the field oxide is thereby likewise p + -doped and forms the p + -implantation region (PIMPb) for the second poly silicon PN diode (Poly_Db). However, this p + -implantation region (PIMPb) is not drawn separately. However, this p + -implantation region (PIMPb) is electrically isolated from the substrate (Sub) and thus from the power transistor and its sub-transistors by the field oxide (FOX) or the gate oxide (GOX). The masks of the N-type doping (NMa, NMb) and the silicidation mask (SBLOa, SBLOb) are now available separately for the two polysilicon PN diodes (Poly_Da, Poly_Db). In addition, a very important silicidation of the polycrystalline silicon material takes place above the third resulting PN junction, electrically bypassing and shorting it. Without this measure, at least one PN junction would always block. Of course, the first poly silicon PN diode (Poly_Da) has its own p + -implant region (PIMPa). This series connection of the first polysilicon PN diode (Poly_Da) and the second polysilicon PN diode (Poly_Db) causes the temperature effect on the temperature voltage or the forward voltage or the forward current of the polysilicon PN diode structure according to the invention (Poly_Da, Poly_Db) doubled. Of course, more than the two exemplary diodes or just one diode can also be provided. For example, in the extreme case, a division of all sub-transistors along the axis of symmetry 5 as with the middle part of the transistor 5 and a series connection of a large number of such polysilicon PN diodes (Poly_Da, Poly_Db) is possible in the manner presented.

Auch ist es möglich, die Teiltransistoren an mehr als zwei Stellen zu trennen und mehrere solcher Ketten und/oder Messorte an verschiedenen Stellen in einem solchen, aus mehreren Teiltransistoren bestehenden Transistor vorzusehen.It is also possible to separate the sub-transistors at more than two points and to provide several such chains and/or measurement points at different points in such a transistor consisting of several sub-transistors.

Figur 9figure 9

9 zeigt einen vereinfachten Querschnitt durch die erfindungsgemäße Serienschaltung zweier Silizium-PN-Dioden (Poly_Da, Poly_Db). Oberhalb ist noch einmal die Struktur aus 8 ohne Bezugszeichen in Aufsicht zur besseren Orientierung wiederholt. Links und rechts des durch das Gate-Oxid (GOX) gebildeten thermischen Fensters (twd), mit dem die Silizium-PN-Dioden (Poly_Da, Poly_Db) an das Substrat (Sub) oder eine andere Transistorkomponenten, wie hier die N-Wanne (NWELL), angebunden wird, befindet sich wieder das dickere und damit thermisch stärker isolierende Feld-Oxid (FOX). Auf das Gate-Oxid (GOX) und das Feldoxid (FOX) ist das polykristalline Siliziumsubstrat (PSD) der Silizium-PN-Diode (Poly_D) aufgebracht. Dieses ist hier wieder beispielhaft, nun aber in anderer Weise durch eine p-Implantation und eine n-Implantation sowie durch die lokale Silizidierung beispielsweise mit Titan-Silizid elektrisch strukturiert. In dem Beispiel weist es wieder die besagte erste elektrisch leitende Silizidierung (sil_b) im Bereich des Kathodenkontakts (Cont_K) auf, die über eine dritte Leitung (A3) elektrisch angeschlossen ist. Darüber hinaus weist es die besagte zweite elektrisch leitende Silizidierung (sil_a) auch im Bereich des Anodenkontakts (Cont_A) auf, die wieder über eine vierte Leitung (A4) elektrisch angeschlossen ist. Im Gegensatz zu dem vorhergehenden Beispiel der 7 weist es nun aber einen dritten silizidierten Bereich (sil_m) auf, der den dritten parasitären PN-Übergang kurzschließt. Die erste elektrisch leitende Silizidierung (sil_b) kontaktiert den n-dotierten Bereich (n_poly_b) der zweiten Poly-Silizium-PN-Diode (Poly_Db) innerhalb des polykristallinen Siliziummaterials (PSD) der zweiten Poly-Silizium-PN-Diode (Poly_Db). Die zweite elektrisch leitende Silizidierung (sil_a) kontaktiert analog den p-dotierten Bereich (p_poly_a) der ersten Poly-Silizium-PN-Diode (Poly_Da) innerhalb des polykristallinen Siliziummaterials (PSD) der ersten Poly-Silizium-PN-Diode (Poly_Da). Zwischen diesen beiden Poly-Siliziumbereichen (n_poly_b, p_poly_a) befindet sich im polykristallinen Siliziummaterial der Poly-Silizium-PN-Diode (Poly_D) der p-dotierte Poly-Siliziumbereich (p_poly_b) der zweiten Poly-Silizium-PN-Diode (Poly_Db) und der n-dotierte Poly-Siliziumbereich (n_poly_a) der ersten Poly-Silizium-PN-Diode (Poly_Da). Diese stoßen direkt aneinander und würden normalerweise sperren, wenn die anderen beiden PN-Übergänge in Flussrichtung gepolt sind. Um dies zu verhindern, ist das polykristalline Silizium in diesem Bereich so elektrisch leitend silizidiert, dass diese beiden Poly-Silizium-Bereiche (p_poly_b, n_poly_a) miteinander elektrisch leitend verbunden sind und vorzugsweise gleichzeitig noch n- und p-Bereiche nicht silizidiert sind. 9 shows a simplified cross section through the series circuit according to the invention of two silicon PN diodes (Poly_Da, Poly_Db). Above is once again the structure 8th Repeated without reference number in supervision for better orientation. Left and right of the thermal window (twd) formed by the gate oxide (GOX) with which the silicon PN diodes (Poly_Da, Poly_Db) are connected to the substrate (Sub) or other transistor components, such as the N-well ( NWELL) is connected, there is again the thicker and thus more thermally insulating field oxide (FOX). The polycrystalline silicon substrate (PSD) of the silicon PN diode (Poly_D) is applied to the gate oxide (GOX) and the field oxide (FOX). This is again an example here, but now electrically structured in a different way by a p-implantation and an n-implantation as well as by the local silicidation, for example with titanium silicide. In the example, it again has said first electrically conductive silicidation (sil_b) in the area of the cathode contact (Cont_K), which is electrically connected via a third line (A3). In addition, it also has the said second electrically conductive silicidation (sil_a) in the area of the anode contact (Cont_A), which is again electrically connected via a fourth line (A4). In contrast to the previous example 7 however, it now has a third silicided region (sil_m) shorting the third parasitic PN junction. The first electrically conductive silicidation (sil_b) contacts the n-doped region (n_poly_b) of the second poly silicon PN diode (Poly_Db) within the polycrystalline silicon material (PSD) of the second poly silicon PN diode (Poly_Db). The second electrically conductive silicidation (sil_a) analogously contacts the p-doped region (p_poly_a) of the first polysilicon PN diode (Poly_Da) within the polycrystalline silicon material (PSD) of the first polysilicon PN diode (Poly_Da). Between these two polysilicon regions (n_poly_b, p_poly_a) is the p-doped polysilicon region (p_poly_b) of the second polysilicon PN diode (Poly_Db) and the n-doped poly silicon region (n_poly_a) of the first poly silicon PN diode (Poly_Da). These abut each other directly and would normally block if the other two PN junctions are forward-biased. In order to prevent this, the polycrystalline silicon in this area is silicided in such an electrically conductive manner that these two polysilicon areas (p_poly_b, n_poly_a) are electrically conductively connected to one another and preferably at the same time n and p areas are not silicided.

Wie zuvor befinden sich zwischen diesen p- und n-Bereichen nun zwei intrinsische oder zumindest schwach dotierte, vorzugsweise schwach n-dotierte, Bereiche (i_poly_b, i_poly_a), die wieder die Funktion haben, die Leckströme der beiden Dioden zu minimieren.As before, between these p and n regions there are now two intrinsic or at least lightly doped, preferably lightly n-doped, regions (i_poly_b, i_poly_a), which again have the function of minimizing the leakage currents of the two diodes.

Figur 10figure 10

Bis zu diesem Zeitpunkt wurde die erfindungsgemäße Temperaturmessvorrichtung ausschließlich neben dem zu regelnden Transistor platziert.Up to this point in time, the temperature measuring device according to the invention was only placed next to the transistor to be controlled.

Sofern die integrierte Schaltung jedoch in einem Prozess gefertigt wird, der mehrere übereinander liegende polykristalline Siliziumschichten vorsieht, ist es jedoch sinnvoll, eine zweite darüber liegende polykristalline Schicht für die Fertigung einer erfindungsgemäßen Poly-Silizium-PN-Diode (Poly_D) oberhalb des zu regelnden Transistors zu nutzen.However, if the integrated circuit is manufactured in a process that provides for several superimposed polycrystalline silicon layers, it makes sense to place a second polycrystalline layer above it for the production of a polysilicon PN diode (Poly_D) according to the invention above the transistor to be regulated to use.

10 zeigt einen solchen Transistor im Querschnitt. Ein weiteres Element des erfindungsgemäßen MOS-Transistors der 10 ist eine zweites polykristalline Silizium Elektrode (Poly_D), wie es beispielsweise in Flash-CMOS-Prozessen typischerweise zur Verfügung steht. 10 zeigt einen MOS-Transistor aus dem Stand der Technik entsprechend 1 ergänzt um die erfindungsgemäße Poly-Silizium-PN-Diode (Poly_D) im Querschnitt. Er weist den Source-Kontakt (S), das Gate (G) und den Drain-Kontakt (D) auf. Ein dickeres Feld-Oxid (FOX) und ein dünnes Gate-Oxid (GOX) isolieren die Gate-Elektrode (G) gegenüber dem Kanal (chn). Die Source (S) ist über eine Source-Anschlussleitung (A1) und das Drain (D) über eine Drain-Anschlussleitung (A2) angeschlossen. Zusätzlich zu dem schon vorhandenen Gate (G) befindet sich durch einen ONO-Stapel (ONO) von diesem elektrisch isoliert, eine zweite Elektrode (PSD) oberhalb der Gate-Elektrode (G). Unter ONO-Stapel wird hierbei eine vertikal in Richtung auf die Transistoroberfläche zu aufeinander folgende Abfolge verschiedener dielektrischer Isolierender Schichten verstanden, die darauf ausgelegt sind, eine gute elektrische Isolation zu erzielen. Im Sinne dieser Offenbarung kann aber der besagte ONO-Stapel auch nur aus einer einzigen Schicht bestehen. Typischerweise jedoch wird eine Abfolge von SiO2 und Si3N4-Schichten gewählt, die eine Durchschlagfestigkeit größer als die Maximalbetriebsspannung (maximale Drain-Source-Spannung) des zu regelnden Transistors ergibt, wodurch eine zuverlässige Isolation der Temperaturmessvorrichtung, der Poly-Silizium-PN-Diode (Poly_D), gegenüber dem Gate (G) des MOS-Transistors erzielt wird. Die Dicke (d) dieser Schicht beträgt typischerweise weniger als 800nm, besser weniger als 400nm, besser weniger als 200nm, besser weniger als 100nm, besser weniger als 50nm, besser weniger als 20nm, besser weniger als 10nm. Dem Fachmann ist offensichtlich, dass hier ein spezielles thermisches Fenster (twd) und die zugehörige Fototechnik zu dessen Realisierung nicht extra erforderlich ist. Durch den geringen räumlichen Abstand ist die Poly-Silizium-PN-Diode (Poly_D, Poly_D) sehr gut an das Gate (G) thermisch angekoppelt und damit auch an den Kanal (chn) und das Substrat des MOS-Transistors angekoppelt. Wird nun ein Messstrom in diese Poly-Silizium-PN-Diode (Poly_D) eingespeist, so kommt es zwar zu einem Spannungsabfall und damit zu der Ausprägung eines elektrischen Feldes entlang der Poly-Silizium-PN-Diode (Poly_D), dieses elektrische Feld kann jedoch nicht auf den Kanal des MOS-Transistors einwirken, weil das elektrostatische Feld der Poly-Silizium-PN-Diode (Poly_D) durch die elektrisch leitende Gate-Elektrode (G) des MOS-Transistors gegenüber dem Kanal (chn) des MOS-Transistors abgeschirmt wird. Es ist also ein wesentlicher Schritt, zwischen der Poly-Silizium-PN-Diode (Poly_D) und dem Kanal des MOS-Transistors eine Schirmung zu platzieren, sodass die elektrostatische Wirkung des Messstromes nicht mehr auf den Stromfluss im Kanal des MOS-Transistors einwirken kann. Die Gate-Elektrode (G) des MOS-Transistors (TR) schirmt somit das elektrische Feld der Poly-Silizium-PN-Diode (Poly_D) vorzugsweise so ab, dass bei dem bestimmungsgemäßen Gebrauch der Poly-Silizium-PN-Diode (Poly_D) der Drain- oder Source-Strom des MOS-Transistors (TR) sich um nicht mehr als 5% und oder nicht mehr als 2,5% und/oder nicht mehr als 1% ändert. Dem Fachmann ist natürlich offensichtlich, dass es bei dieser Anordnung nicht zwingend einer Poly-Silizium-PN-Diode (Poly_D) zur Temperaturmessung bedarf. Vielmehr kann natürlich auch hier bereits die Änderung des elektrischen Widerstands einer derartig angeordneten zweiten zusätzlichen, elektrisch inaktiven Elektrode ausgewertet werden, weshalb die Anordnung der Temperaturmessvorrichtung (Ts) in dieser Art bereits ein gesondertes Merkmal dieser Erfindung ist. Der Vorteil dieser Messmethode mittels eines elektrisch isolierten und thermisch leitend verbundenen elektrischen Widerstands gegenüber der Methode der Messung mit einer Poly-Silizium-PN-Diode (Poly_D) ist vor allem die Linearität der Widerstände. Im Rahmen der Erfindung wurde festgestellt, dass eine Fertigung als metallischer Widerstand aus dem besagten Titansilizid mit ca. 20hm/Quadrat hier sehr vorteilhaft ist. Eine Ausführung als Poly-Widerstand ist jedoch vorzuziehen, da dann der aufzuwendende Strom wesentlich geringer ist. Die Wahl des Widerstands wird also von der konkreten Anwendung und der Verfügbarkeit elektrischer Energie abhängen. 10 shows such a transistor in cross section. Another element of the MOS transistor according to the invention 10 is a second polycrystalline silicon electrode (Poly_D), such as is typically available in flash CMOS processes. 10 FIG. 1 shows a prior art MOS transistor accordingly 1 supplemented by the polysilicon PN diode (Poly_D) according to the invention in cross section. It has the source contact (S), the gate (G) and the drain contact (D). A thick field oxide (FOX) and a thin gate oxide (GOX) insulate the gate electrode (G) from the channel (chn). The source (S) is connected via a source lead (A1) and the drain (D) via a drain lead (A2). In addition to the existing gate (G), electrically insulated from this by an ONO stack (ONO), a second electrode (PSD) is located above the gate electrode (G). The ONO stack is understood to mean a sequence of different dielectric insulating layers which follow one another vertically in the direction of the transistor surface and are designed to achieve good electrical insulation. However, within the meaning of this disclosure, said ONO stack can also consist of only a single layer. Typically, however, a sequence of SiO 2 and Si 3 N 4 layers is chosen that gives a dielectric strength greater than the maximum operating voltage (maximum drain-source voltage) of the transistor to be controlled, thereby providing reliable isolation of the temperature sensing device, the polysilicon PN diode (Poly_D) opposite the gate (G) of the MOS transistor. The thickness (d) of this layer is typically less than 800 nm, better less than 400 nm, better less than 200 nm, better less than 100 nm, better less than 50 nm, better less than 20 nm, better less than 10 nm. It is obvious to a person skilled in the art that a special thermal window (twd) and the associated photographic technology for its realization are not required here. Due to the small spatial distance, the poly silicon PN diode (Poly_D, Poly_D) is very well thermally coupled to the gate (G) and thus also to the channel (chn) and the substrate of the MOS transistor. If a measuring current is now fed into this polysilicon PN diode (poly_D), there is a voltage drop and thus an electric field is formed along the polysilicon PN diode (poly_D), this electric field can however, do not act on the channel of the MOS transistor because the electrostatic field of the poly silicon PN diode (Poly_D) through the electrically conductive gate electrode (G) of the MOS transistor opposite to the channel (chn) of the MOS transistor is shielded. It is therefore an essential step to place a shield between the poly silicon PN diode (Poly_D) and the channel of the MOS transistor so that the electrostatic effect of the measurement current can no longer affect the current flow in the channel of the MOS transistor . The gate electrode (G) of the MOS transistor (TR) thus shields the electrical field of the poly silicon PN diode (Poly_D) preferably in such a way that when the poly silicon PN diode (Poly_D) is used as intended the drain or source current of the MOS transistor (TR) changes by no more than 5% and/or no more than 2.5% and/or no more than 1%. Of course, it is obvious to a person skilled in the art that a polysilicon PN diode (poly_D) is not absolutely necessary for temperature measurement in this arrangement. Rather, the change in the electrical resistance of a second additional, electrically inactive electrode arranged in this way can of course also be evaluated here, which is why the arrangement of the temperature measuring device (T s ) in this way is already a separate feature of this invention. The advantage of this measurement method using an electrically isolated and thermally conductively connected electrical resistance compared to the method of measurement with a polysilicon PN diode (poly_D) is above all the linearity of the resistances. Within the scope of the invention, it was found that production as a metallic resistor from said titanium silicide with approx. 20 ohms/square is very advantageous here. A design as a poly resistor is preferable, however, because then the current to be used is much lower. The choice of resistor will therefore depend on the specific application and the availability of electrical energy.

Es ist rückblickend auf das Gesagte ein weiterer wesentlicher erfinderischer Schritt in das Gate eines Transistors ein oder mehrere bipolare Bauelemente, hier die besagte Poly-Silizium-PN-Diode (Poly_D) in einen MOS-Leistungstransistor in Form einer 3D-Integration zu integrieren und diese für die Steuerung des MOS-Transistors selbst zu nutzen.Looking back on what has been said, it is another essential inventive step to integrate one or more bipolar components into the gate of a transistor, here the said polysilicon PN diode (Poly_D) in a MOS power transistor in the form of a 3D integration and these for controlling the MOS transistor itself.

Auch kann die Methode der Widerstandsmessung mittels der zusätzlichen Elektrode aus polykristallinem Silizium analog zum Querschnitt der 10 mit der Messung mittels einer Poly-Silizium-PN-Diode (Poly_D) kombiniert werden, wobei diese entsprechend der Anordnung der 10 und/oder 5 und 6 platziert werden kann. Somit ist eine Kombination dieser Messungen möglich.The method of measuring the resistance using the additional electrode made of polycrystalline silicon can also be used analogously to the cross section of the 10 be combined with the measurement using a poly-silicon PN diode (Poly_D), these according to the arrangement of the 10 and/or 5 and 6 can be placed. A combination of these measurements is thus possible.

Figur 11figure 11

11 zeigt den Querschnitt durch einen erfindungsgemäßen MOS-Transistor mit der erfindungsgemäßen Temperaturmessvorrichtung (TS), wobei der Querschnitt durch den erfindungsgemäßen MOS-Transistor nun senkrecht im Vergleich zu dem MOS-Transistor der 10 liegt. Der Stromfluss innerhalb des MOS-Transistors erfolgt also senkrecht zur Blattebene, während der Stromfluss in dem MOS-Transistor in 10 quer zur Blattebene erfolgte. Die 11 zeigt das Gate-Oxid (GOX) des MOS-Transistors und durch dieses elektrisch gegen das Substrat (Sub) bzw. die N-Wanne (NWELL) isoliert, darüber dessen Gate-Elektrode (G), die gleichzeitig durch das Gate-Oxid (G) thermisch an den Kanal (chn) des MOS-Transistors angebunden ist. Die Gate-Elektrode (G) ist durch den besagten ONO-Stapel (ONO) nach oben hin elektrisch isoliert. Darauf befindet sich das polykristalline Siliziumsubstrat (PSD) der Temperaturmessvorrichtung (TS). In diesem polykristallinen Siliziumsubstrat (PSD) ist die PN-Dioden-Kette der 9 mit ihren Elementen gefertigt. Die entsprechende Beschreibung der 9 trifft hier entsprechend zu. Durch den geringen Abstand (d) dieser ONO-Schicht (ONO) von typischerweise weniger als 800nm, besser weniger als 400nm, besser weniger als 200nm, besser weniger als 100nm, besser weniger als 50nm, besser weniger als 20nm, besser weniger als 10nm von der Gate-Elektrode (G) wird eine sehr gute thermische Anbindung der Temperaturmessvorrichtung (TS, PSD), also der Kette aus erster Poly-Silizium-PN-Diode (Poly_Da) und zweiter Poly-Silizium-PN-Diode (Poly_Db), an die Temperatur der Gate-Elektrode (G) und damit an die Temperatur im Kanal (chn) des MOS-Transistors gewährleistet. Natürlich kann auch nur eine PN-Diode oder mehr als zwei PN-Dioden auf diese Weise in der Nähe des MOS-Transistors und damit an diesen thermisch angebunden gefertigt werden. 11 shows the cross section through a MOS transistor according to the invention with the temperature measuring device (TS) according to the invention, the cross section through the MOS transistor according to the invention now being perpendicular in comparison to the MOS transistor in FIG 10 lies. The current flow within the MOS transistor is thus perpendicular to the sheet plane, while the current flow in the MOS transistor in 10 transverse to the plane of the sheet. The 11 shows the gate oxide (GOX) of the MOS transistor and is electrically insulated by this from the substrate (Sub) or the N-well (NWELL), above which its gate electrode (G), which is simultaneously insulated by the gate oxide ( G) is thermally connected to the channel (chn) of the MOS transistor. The gate electrode (G) is electrically isolated from above by said ONO stack (ONO). On top of this is the polycrystalline silicon substrate (PSD) of the temperature measuring device (TS). In this polycrystalline silicon substrate (PSD), the PN diode chain is the 9 made with their elements. The corresponding description of 9 applies here accordingly. Due to the small distance (d) of this ONO layer (ONO) of typically less than 800 nm, better less than 400 nm, better less than 200 nm, better less than 100 nm, better less than 50 nm, better less than 20 nm, better less than 10 nm from The gate electrode (G) has a very good thermal connection to the temperature measuring device (TS, PSD), i.e. the chain made up of the first polysilicon PN diode (Poly_Da) and the second polysilicon PN diode (Poly_Db). the temperature of the gate electrode (G) and therefore the temperature in the channel (chn) of the MOS transistor. Of course, only one PN diode or more than two PN diodes can be manufactured in this way in the vicinity of the MOS transistor and thus thermally connected to it.

Figur 12figure 12

12 zeigt eine weitere beispielhafte Alternative für die Ausbildung des erfindungsgemäßen Temperatursensors (TS). In dem in der 12 dargestellten Fall handelt es sich um einen PNP-Transistor, der wie zuvor die Poly-Silizium-PN-Diode (Poly_D) als Poly-Silizium-PNP-Transistor (Poly_T) in dem polykristallinen Siliziumsubstrat (PSD) gefertigt wird. 12 shows a further exemplary alternative for the design of the temperature sensor (TS) according to the invention. In the in the 12 The case shown is a PNP transistor which, like the polysilicon PN diode (Poly_D) before, is manufactured as a polysilicon PNP transistor (Poly_T) in the polycrystalline silicon substrate (PSD).

Der Poly-Silizium-PNP-Transistor (Poly_T) verfügt über die beiden schon bei der Poly-Silizium-PN-Diode (Poly_D) benutzten Doppelkontakte (Cont_E, Cont_c). Ein erster Doppelkontakt (Cont_E) dient als Emitter-Kontakt. Der zweite Doppelkontakt (Cont_C) dient als Collektor-Kontakt. Beide Kontakte kontaktieren je ein p-dotiertes Gebiet (PIMPa, PIMPb) Die Basis ist als seitliche Abzweigung des polykristallinen Silizium-Substrates (PSD) ausgeführt. Diese seitliche Abzweigung dient als Zuleitung der Basis vom zusätzlichen Basis-Kontakt (Cont_B) her. In dem Beispiel ist die gesamte Abzweigung n-dotiert ausgeführt. Es ist aber auch denkbar Teile dieser Zuführung zu silizidierten und damit elektrisch leitfähiger zu gestalten. Die n-dotierte Basis (NM) ist zwecks einer guten Stromverstärkung möglichst schmal im Bereich der Querung des Strompfades vom Emitter zum Kollektor ausgeführt. Wie zuvor die Poly-Silizium-PN-Diode (Poly_D), so verfügt auch dieser Poly-Silizium-PNP-Transistor (Poly_T) über ein thermisches Fenster zur thermischen Anbindung an das Substrat. Als temperaturabhänge Parameter des Poly-Silizium-PNP-Transistors (Poly_T) lassen sich beispielsweise die Stromverstärkung, der Durchlasswiderstand etc. dieses Poly-Silizium-PNP-Transistor (Poly_T) verwenden. Natürlich sind auch Poly-Silizium-NPN-Transistoren und komplexere bipolare Bauelemente auf dieser Basis möglich. Es ist offensichtlich, dass insbesondere durch silizidierte polykristalline Verbindungen komplexere Schaltungen aus solchen Bauelementen auf polykristalliner Basis möglich sind, wobei einzelne Widerstände aus polykristallinem Silizium Teil solcher Schaltungen sein können. Diese Schaltungen, können dann oberhalb der Gates von Leistungstransistoren angeordnet werden. Es ist beispielsweise denkbar, solche Schaltungen als Sensoren, beispielsweise für Licht etc. zu verwenden.The polysilicon PNP transistor (Poly_T) has the two double contacts (Cont_E, Cont_c) already used in the polysilicon PN diode (Poly_D). A first double contact (Cont_E) serves as an emitter contact. The second double contact (Cont_C) serves as a collector contact. Both contacts make contact with a p-doped area (PIMPa, PIMPb) The base is designed as a side branch of the polycrystalline silicon substrate (PSD). This side branch serves as a feed line to the base from the additional base contact (Cont_B). In the example, the entire junction is n-doped. However, it is also conceivable to silicide parts of this lead and thus make them more electrically conductive. For the purpose of good current amplification, the n-doped base (NM) is designed to be as narrow as possible in the area where the current path crosses from the emitter to the collector. Like the poly silicon PN diode (poly_D) before it, this poly silicon pnp transistor (poly_t) also has a thermal window for thermal connection to the substrate. For example, the current amplification, the on-resistance, etc. of this polysilicon PNP transistor (poly_T) can be used as temperature-dependent parameters of the polysilicon PNP transistor (poly_T). Of course, polysilicon NPN transistors and more complex bipolar components are also possible on this basis. It is obvious that more complex circuits from such components on a polycrystalline basis are possible, in particular by means of silicided polycrystalline connections, it being possible for individual resistors made from polycrystalline silicon to be part of such circuits. These circuits can then be placed above the gates of power transistors. It is conceivable, for example, to use such circuits as sensors, for example for light, etc.

Figur 13figure 13

13 zeigt den beispielhaften Poly-Silizium-PNP-Transistor (Poly_T) aus 12 im Querschnitt. Die beiden p-dotierten Bereiche (p_poly_b, p_poly_a) sind jeweils wieder über eine Silizidierung (sil_a, sil_b) mit der jeweiligen Leitung (A3, A4) verbunden. In diesem Beispiel sind diese p-dotierten Bereiche (p_poly_b, p_poly_a) nicht bis ganz an den n-dotierten Bereich (n_poly_a) der Basis herangeführt. In diesem Beispiel befinden sich jeweils ein niedrig oder undotiertes Gebiet (i_poly_, i_poly_b) links und rechts des Basisgebietes (n_poly_a). Je nach Anwendung können diese undotierten Gebiete größer oder kleiner gewählt werden oder ganz entfallen. 13 Figure 1 shows the example poly silicon PNP transistor (Poly_T). 12 in cross section. The two p-doped regions (p_poly_b, p_poly_a) are each connected to the respective line (A3, A4) via a silicidation (sil_a, sil_b). In this example, these p-doped areas (p_poly_b, p_poly_a) are not brought all the way to the n-doped area (n_poly_a) of the base. In this example, there is a low or undoped region (i_poly_, i_poly_b) to the left and right of the base region (n_poly_a). Depending on the application, these undoped areas can be selected to be larger or smaller, or omitted entirely.

Figur 14figure 14

Für die Auswertung der Messwerte einer solchen Struktur können einfache Schaltungen angegeben werden.Simple circuits can be specified for evaluating the measured values of such a structure.

14 zeigt ein einfaches Beispiel. Beispielhaft wird angenommen, dass der zu vermessende Transistor ein P-Kanaltransistor ist. Diese und die folgenden Schaltungen können durch einen Fachmann jedoch leicht in die korrespondierenden Schaltungen für einen N-Kanal-MOS-Transistor geändert werden. 14 shows a simple example. For example, it is assumed that the transistor to be measured is a p-channel transistor. However, this and the following circuits can easily be changed to the corresponding circuits for an N-channel MOS transistor by a person skilled in the art.

Der erfindungsgemäße Transistor (TR) weise eine erfindungsgemäße Temperaturmessvorrichtung (TS), also den erfindungsgemäßen Widerstand und/oder eine erfindungsgemäße Poly-Silizium-PN-Diode (Poly_D), auf. Natürlich kann eine Temperaturmessvorrichtung auch ein erfindungsgemäßer Bipolartransistor sein.The transistor (TR) according to the invention has a temperature measuring device (TS) according to the invention, ie the resistor according to the invention and/or a polysilicon PN diode (Poly_D) according to the invention. Of course, a temperature measuring device can also be a bipolar transistor according to the invention.

Sofern es sich um eine erfindungsgemäße Poly-Silizium-PN-Diode (Poly_D) handelt, kann diese so wie in 5 innerhalb des MOS-Transistors zwischen den Teiltransistoren und/oder Transistorteilen platziert sein oder wie in 10 oberhalb von Teilen des MOS-Transistors typischerweise innerhalb des Oxidstapels. In jedem Fall ist die gute thermische Kopplung, wie insbesondere durch den ONO-Stapel (ONO) oder das thermische Fenster (twd), erforderlich. In dem Beispiel der 14 wird die Temperaturmessvorrichtung, hier die Poly-Silizium-PN-Diode (Poly_D), mit einem Messstrom (Im) beaufschlagt und die sich ergebende Messspannung zwei beispielhaften Komparatoren (Cmp1, Cmp2) zugeführt, die jeweils diese Spannung mit einer ersten Referenzspannung (Vref1) bzw. einer zweiten Referenzspannung (Vref2) vergleichen und so beispielsweise zwei Temperatursignalisierungen (T1, T2) für unterschiedliche Temperaturen erzeugen, die dann beispielsweise innerhalb und außerhalb der zugehörigen integrierten Schaltung weiter verwendet werden können.If it is a polysilicon PN diode (Poly_D) according to the invention, it can be used as in 5 be placed within the MOS transistor between the sub-transistors and/or transistor parts or as in 10 above parts of the MOS transistor typically within the oxide stack. In any case, the good thermal coupling, as in particular through the ONO stack (ONO) or the thermal window (twd), is required. In the example of 14 the temperature measuring device, here the polysilicon PN diode (Poly_D), is supplied with a measuring current (I m ) and the resulting measuring voltage is fed to two exemplary comparators (Cmp 1 , Cmp 2 ), which each compare this voltage with a first reference voltage (V ref1) or a second reference voltage (V ref2 ) and thus generate, for example, two temperature signals (T 1 , T 2 ) for different temperatures, which can then be used, for example, inside and outside the associated integrated circuit.

Figur 15figure 15

15 zeigt ein mögliches, einfaches Regelungssystem für einen beispielhaften MOS-Transistor, der aus mehreren, hier beispielhaft drei, Teiltransistoren (TR1, TR2, TR3) besteht. 15 shows a possible, simple control system for an exemplary MOS transistor, which consists of several, here by way of example three, sub-transistors (TR 1 , TR 2 , TR 3 ).

Typischerweise werden solche Teiltransistoren TR1, TR2, TR3) matchend ausgeführt. Jedem der beispielhaften drei Teiltransistoren (TR1, TR2, TR3), die beispielsweise hier auch drei Teiltransistoren sein können, ist in diesem Beispiel ein Komparator (Cmp3_1, Cmp3_2, Cmp3_3) zugeordnet, von denen jedoch in der 15 nur der erste Komparator (Cmp3_1) zur besseren Übersichtlichkeit eingezeichnet ist. Zunächst wird daher nur die Struktur des den ersten Komparator (Cmp3_1) der 15 betreffenden Teils der Regelung besprochen. Für die anderen beiden Komparatoren (Cmp3_2, Cmp3_3) und deren Beschaltung gilt dann das Gesagte analog.Typically, such sub-transistors TR 1 , TR 2 , TR 3 ) are designed to match. In this example, a comparator (Cmp 3_1 , Cmp 3_2 , Cmp 3_3 ) is assigned to each of the exemplary three sub-transistors (TR 1 , TR 2 , TR 3 ), which, for example, can also be three sub-transistors here 15 only the first comparator (Cmp 3_1 ) is drawn in for the sake of clarity. First, therefore, only the structure of the first comparator (Cmp 3_1 ) of 15 relevant part of the regulation is discussed. What was said then applies analogously to the other two comparators (Cmp 3_2 , Cmp 3_3 ) and their wiring.

Die erste Temperaturmessvorrichtung (D1) des ersten Teiltransistors (TR1), beispielsweise eine Poly-Silizium-PN-Diode (Poly_D), wird durch eine dieser Temperaturmessvorrichtung (D1) zugeordnete erste Stromquelle mit einem ersten Messstrom (Im_1) bestromt. Die dabei auftretende Spannung wird durch den ersten
Komparator (Cmp3_1) der 15 mit der Referenzspannung (Vref), die typischerweise für alle Teiltransistoren (TR1, TR2, TR3), gleich ist, verglichen. Das zugehörige erste Temperatursignal (Ta1) des ersten Teiltransistors (TR1) wird der Regelung (CTR) zugeführt, die die Gates der beispielhaften drei Teiltransistoren (TR1, TR2, TR3) in Abhängigkeit von diesem Signal nachregelt. Dies kann beispielsweise durch Änderungen in der Steuerspannungsamplitude oder durch zeitweise Auslassung der Ansteuerung im betroffenen Bereich des Transistors erfolgen.The first temperature measuring device (D 1 ) of the first sub-transistor (TR 1 ), for example a polysilicon PN diode (Poly_D), is supplied with a first measuring current (I m_1 ) by a first current source assigned to this temperature measuring device (D 1 ). The resulting tension is caused by the first
Comparator (Cmp 3_1 ) of 15 compared to the reference voltage (V ref ), which is typically the same for all sub-transistors (TR 1 , TR 2 , TR 3 ). The associated first temperature signal (T a1 ) of the first sub-transistor (TR 1 ) is fed to the controller (CTR), which readjusts the gates of the exemplary three sub-transistors (TR 1 , TR 2 , TR 3 ) as a function of this signal. This can be done, for example, by changing the control voltage amplitude or by temporarily omitting the control in the affected area of the transistor.

In erster Näherung wird der Widerstand des ersten Teiltransistors (TR1) durch die Regelung (CTR) erhöht, wenn die Leistungsaufnahme des ersten Teiltransistors (TR1) zu hoch ist und der erste Teiltransistor (TR1) sich in einer Umgebung mit einer eingeprägten Drain-Source-Spannung befindet. Ebenso in erster Näherung wird der Widerstand des ersten Teiltransistors (TR1) erniedrigt, wenn die Leistungsaufnahme des ersten Teiltransistors (TR1) zu hoch ist und der erste Teiltransistor (TR1) sich in einer Umgebung mit eingeprägtem Drain- oder Source-Strom befindet. Dazwischen gibt es Mischformen, die einer komplizierteren Regelung bedürfen, die hier nicht weiter behandelt wird.In a first approximation, the resistance of the first sub-transistor (TR 1 ) is increased by the control (CTR) if the power consumption of the first sub-transistor (TR 1 ) is too high and the first sub-transistor (TR 1 ) is in an environment with an impressed drain -Source voltage is located. Likewise, in a first approximation, the resistance of the first sub-transistor (TR 1 ) is reduced when the power consumption of the first sub-transistor (TR 1 ) is too high and the first sub-transistor (TR 1 ) is in an environment with an impressed drain or source current . In between there are mixed forms that require more complicated regulation, which will not be discussed further here.

Auf diese Weise wird nicht nur der erste Teiltransistor (TR1) geregelt, sondern auch die anderen Teiltransistoren (TR2, TR3), die jeder für sich in diesem Beispiel einen Komparator (Cmp3_2, Cmp3_3), eine Stromquelle für den zugehörigen Messstrom (Im_1, Im_2) etc. aufweisen, sodass typischerweise zu jedem zu dieser Teiltransistoren (TR1, TR2, TR3) jeweils ein Temperatursignal (Ta1, Ta2, Ta3) des entsprechenden Teiltransistors (TR1, TR2, TR3) dem Regler durch den jeweiligen Komparator (Cmp1, Cmp2, Cmp3) zur Verfügung gestellt wird. Diese Regelkreise für den zweiten und dritten Teiltransistor (TR2, TR3) sind in dem Beispiel der 15, wie bereits erwähnt, zur besseren Übersichtlichkeit nicht eingezeichnet. Diese beiden Teiltransistoren (TR2, TR3) werden in dem Beispiel der 15 natürlich auch von dem Regler (CTR) gesteuert. Der Regler erhält in dem Beispiel Ein Soll-Signal, was dem Gate-Signal eines Transistors aus dem Stand der Technik in seiner Wirkung und Funktion entspricht als externes Signal (soll). Des Weiteren kann die in 15 gezeigte Struktur dazu genutzt werden, um in Verbindung mit einem mit einer Hysterese behafteten Komparator (Cmp1, Cmp2, Cmp3) den MOS-Transistor (TR) vor lokaler Überhitzung zu schützen. In diesem einfachen Anwendungsfall würde der entsprechende Teiltransistor (TR1, TR2, TR3) oberhalb einer Temperaturschwelle proportional zu einer Referenzsspannung (Vref) zuzüglich Hysterese abgeschaltet und bei Abkühlung unter eine zweite Temperaturschwelle proportional zu der Referenzspannung (Vref) abzüglich besagter Hysterese wieder aktiviert.In this way, not only the first sub-transistor (TR 1 ) is regulated, but also the other sub-transistors (TR 2 , TR 3 ), each of which in this example has a comparator (Cmp 3_2 , Cmp 3_3 ), a current source for the associated Measuring current (I m_1 , I m_2 ) etc., so that each of these sub-transistors (TR 1 , TR 2 , TR 3 ) typically has a temperature signal (T a1 , T a2 , T a3 ) of the corresponding sub-transistor (TR 1 , TR 2 , TR 3 ) is made available to the controller by the respective comparator (Cmp 1 , Cmp 2 , Cmp 3 ). These control circuits for the second and third sub-transistor (TR 2 , TR 3 ) are in the example 15 , as already mentioned, not shown for the sake of clarity. These two sub-transistors (TR 2 , TR 3 ) are in the example of 15 of course also controlled by the controller (CTR). In the example, the controller receives a target signal, which corresponds to the gate signal of a transistor from the prior art in terms of its effect and function, as an external signal (target). Furthermore, the in 15 The structure shown can be used to protect the MOS transistor (TR) from local overheating in conjunction with a comparator (Cmp 1 , Cmp 2 , Cmp 3 ) that is subject to hysteresis. In this simple application, the corresponding sub-transistor (TR 1 , TR 2 , TR 3 ) would be switched off above a temperature threshold proportional to a reference voltage (V ref ) plus hysteresis and when cooling below a second temperature threshold proportional to the reference voltage (V ref ) minus said hysteresis activated again.

Figur 16figure 16

16 zeigt eine sehr einfache Möglichkeit der Realisierung einer Regelstufe. Das Sollsignal wird hier als Regelspannung (Vctr) einer spannungsgesteuerten Stromquelle, also beispielsweise innerhalb eines Stromspiegels, zugeführt. Die Stromquelle bestromt hier die Temperaturmessvorrichtung (D1), in diesem Beispiel wieder eine Poly-Silizium-Diode wie oben beschrieben, mit einem Messstrom (Im). Die Temperaturmessvorrichtung ist dabei nun direkt mit der Source (S) des beispielhaften p-Kanal-MOS-Transistors (TR1) verbunden. Ein optionaler verstärkender Widerstand (Rs) ist in Serie zu der Temperaturmessvorrichtung (D1) geschaltet. 16 shows a very simple way of realizing a control stage. The setpoint signal is fed here as a control voltage (V ctr ) to a voltage-controlled current source, for example within a current mirror. The power source energizes the temperature measuring device here (D 1 ), in this example again a polysilicon diode as described above, with a measuring current (I m ). The temperature measuring device is now directly connected to the source (S) of the exemplary p-channel MOS transistor (TR 1 ). An optional amplifying resistor (R s ) is connected in series with the temperature measuring device (D 1 ).

Das Gate-Potenzial des MOS-Transistors (TR1) wird zwischen Stromquelle und Widerstand (Rs) bzw. Temperaturmessvorrichtung (D1) abgenommen. Damit wird die Gate-Source-Spannung und damit der Leitfähigkeitszustand des MOS-Transistors (TR1) typischerweise im Wesentlichen durch den Strom (Im) der Stromquelle und damit durch die Regelspannung (Vctr) auf der einen Seite und den Leitfähigkeitszustand der Temperaturmessvorrichtung (D1) auf der anderen Seite bestimmt. Wir nehmen nun an, dass es sich bei der Temperaturmessvorrichtung um die besagte Poly-Silizium-PN-Diode (Poly_D) handelt. Wird der MOS-Transistor (TR1) zu heiß, so steigt die Leitfähigkeit der Poly-Silizium-PN-Diode (Poly_D) und die Gate-Source-Spannung wird kleiner. Damit steigt der Widerstand des MOS-Transistors (TR1) an. Sofern der MOS-Transistor (TR1) in einer Umgebung eingesetzt wird, in der die Spannung über den MOS-Transistor (TR1) eingeprägt ist, sinkt der Drain-Source-Strom und damit die im MOS-Transistor (TR1) umgesetzte elektrische Leistung.The gate potential of the MOS transistor (TR 1 ) is taken between the current source and the resistor (R s ) or the temperature measuring device (D 1 ). Thus, the gate-source voltage and thus the conductivity state of the MOS transistor (TR 1 ) is typically essentially determined by the current (I m ) of the current source and thus by the control voltage (V ctr ) on the one hand and the conductivity state of the temperature measuring device (D 1 ) determined on the other side. We now assume that the temperature measuring device is said poly silicon PN diode (Poly_D). If the MOS transistor (TR 1 ) becomes too hot, the conductivity of the polysilicon PN diode (Poly_D) increases and the gate-source voltage decreases. This increases the resistance of the MOS transistor (TR 1 ). If the MOS transistor (TR 1 ) is used in an environment in which the voltage across the MOS transistor (TR 1 ) is impressed, the drain-source current and thus the current in the MOS transistor (TR 1 ) decreases electrical power.

Im umgekehrten Fall eines eingeprägten Drain-Source-Stromes des Transistors (TR1), würde der Widerstand des MOS-Transistor (TR1) steigen.. Durch die Proportionalität von Leistung zu Widerstand und zum Quadrat des fließenden Stromes ist die Schaltung im Verbund mit weiteren gleichartigen, parallel angeordneten Strukturen geeignet, eine Leistungsverteilung vorzunehmen.In the opposite case of an impressed drain-source current of the transistor (TR 1 ), the resistance of the MOS transistor (TR1) would increase. Due to the proportionality of power to resistance and to the square of the current flowing, the circuit is connected to others similar, parallel structures suitable to make a power distribution.

Vorteilhafterweise kann die Art der Steuerung aus 16 dazu genutzt werden, um in integrierten Spannungsreglern den Strom, und damit die Leistung, innerhalb des treibenden MOS-Transistors (TR) zu verteilen. Die Regelspannung (Vctr) ist in diesem Fall der Ausgang eines Reglers, der über diese Regelspannung (Vctr) mehrere parallele Strukturen wie in 16 gleichartig ansteuert (Siehe auch 17). Die einzelnen MOS-Transistoren oder Teiltransistor (TR1, TR2, TR3) regeln sich in diesem Fall inherent selbst, ohne dass der übergeordnete Regler dies zur Vorgabe der Regelspannung (Vctr) dies berücksichtigen muss. Die Grenzen der sogenannten Safe Operating Area (SAO) können damit symmetrisiert eingehalten werden.Advantageously, the type of control 16 used to distribute the current, and thus the power, within the driving MOS transistor (TR) in integrated voltage regulators. In this case, the control voltage (V ctr ) is the output of a controller that uses this control voltage (V ctr ) to generate several parallel structures as in 16 controlled in the same way (see also 17 ). In this case, the individual MOS transistors or sub-transistors (TR 1 , TR 2 , TR 3 ) inherently regulate themselves without the higher-level controller having to take this into account when specifying the control voltage (V ctr ). The limits of the so-called Safe Operating Area (SAO) can thus be complied with symmetrically.

Figur 17figure 17

Für alle diese Methoden der Temperaturmessung kommt stets eine Kalibrierung und eine Eichung an einer gleichenden „kalten“ matchenden Struktur oder zumindest einer kalten matchenden Temperaturmessvorrichtung in Frage. Dies ist in 17 schematisch dargestellt. Die Struktur der 17 ähnelt der der 15 mit dem Unterschied, dass nun die Referenzspannung (Vref) an der besagten „kühlen“, matchenden Struktur mit Index „k“ erzeugt wird. Das Messsignal der kühlen Struktur ist also die Referenzspannung (Vref). Es ist natürlich sinnvoll, größere MOS-Transistoren (TR) aus kleineren Teiltransistoren (TR1, TR2, TR3) zusammenzusetzen und die Referenzspannung (Vref) mit Hilfe eines einzelnen „kalten“ Teiltransistors (TRk), der mit den anderen Teiltransistoren (TR1, TR2, TR3) matched, zu gewinnen.For all of these methods of temperature measurement, a calibration and calibration on a similar “cold” matching structure or at least a cold matching temperature measuring device is always an option. this is in 17 shown schematically. The structure of 17 resembles the the 15 with the difference that now the reference voltage (V ref ) is generated at the said “cool”, matching structure with index “k”. The measurement signal of the cool structure is therefore the reference voltage (V ref ). Of course, it makes sense to assemble larger MOS transistors (TR) from smaller sub-transistors (TR 1 , TR 2 , TR 3 ) and the reference voltage (V ref ) using a single "cold" sub-transistor (TR k ) connected to the others Sub-transistors (TR 1 , TR 2 , TR 3 ) matched to win.

Alternativ kann die durch den Komparator (Cmp4) in 17 gewonnene Information (Tsig) dazu verwendet werden, zu entscheiden, welcher der Teiltransistoren (TR1, TR2, TR3) die geringere Temperatur aufweist. Auf dieser Basis kann dann im Weiteren durch eine geeignete Steuerung über eine Leistungsaufteilung zwischen den Teiltransistoren (TR1, TR2, TR3) entschieden werden.Alternatively, the signal generated by the comparator (Cmp 4 ) in 17 Information (T sig ) obtained can be used to decide which of the sub-transistors (TR 1 , TR 2 , TR 3 ) has the lower temperature. On this basis, a decision can then be made on power distribution between the sub-transistors (TR 1 , TR 2 , TR 3 ) by suitable control.

Vorteile der Erfindung gegenüber dem Stand der TechnikAdvantages of the invention over the prior art

Die erfindungsgemäße Vorrichtung kann ohne eine zusätzliche Maske in einem typischen Standard-CMOS-Prozess gefertigt werden und verursacht somit keine Zusatzkosten. Sie ermöglicht eine ortsaufgelöste schnelle Messung des Temperaturverlaufs von MOS Leistungstransistoren und damit eine engere Führung derselben an ihrer jeweiligen Leistungsgrenze, was die Verkleinerung der IC-Fläche für diese Transistoren und/oder eine Steigerung der zulässigen Maximalleistung erlaubt.The device according to the invention can be manufactured in a typical standard CMOS process without an additional mask and therefore does not cause any additional costs. It enables a spatially resolved, rapid measurement of the temperature profile of MOS power transistors and thus a closer guidance of the same to their respective power limit, which allows the IC area for these transistors to be reduced and/or the permissible maximum power to be increased.

Zusammenfassung der offenbarten MerkmaleSummary of Disclosed Features

Im Folgenden werden die Merkmale der Erfindung noch einmal zusammengefasst. Der hier beanspruchte Umfang ergibt sich aus dem auf diesen Abschnitt folgenden Abschnitt „Ansprüche“.The features of the invention are summarized again below. The scope claimed herein is set forth in the Claims section that follows this section.

Merkmal 1feature 1

Verfahren zur Regelung der Temperatur eines MOS-Transistors (TR), insbesondere eines DMOS-Transistors,

  • - wobei der MOS-Transistor (TR) zusammen mit mindestens einer Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) monolithisch auf einem Substrat (Sub) untergebracht ist und
  • - wobei der MOS-Transistor (TR) aus einem oder mehreren Teiltransistoren (TR1, TR2, TR3), insbesondere Transistorfingern, besteht und
gekennzeichnet dadurch,
  • - dass das Messsignal (Vist) mindestens einer Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) des MOS-Transistors (TR) mit dem Messsignal (Vref) einer korrespondierenden Temperaturmessvorrichtung (Dk) eines matchenden Transistors (TRk) oder matchenden Transistorteils oder matchenden Teiltransistoren durch Differenzbildung der beiden besagten Messsignale in einer Differenzbildungsvorrichtung, insbesondere in einem Komparator (Cmp4), verglichen wird, wobei ein Differenzsignal (Tsig) erzeugt wird, und
  • - dass das Differenzsignal (Tsig) zur Regelung des Drain- oder Source-Stromes durch diesen MOS-Transistor (TR) oder einen Teil des MOS-Transistors oder einen Teiltransistoren (TR1, TR2, TR3) des MOS-Transistors (TR) und/oder des Spannungsabfalls über diesen MOS-Transistor (TR) oder einen Teil des MOS-Transistors oder einen Teiltransistoren (TR1, TR2, TR3) des MOS-Transistors (TR) benutzt wird.
Method for controlling the temperature of a MOS transistor (TR), in particular a DMOS transistor,
  • - wherein the MOS transistor (TR) is housed monolithically on a substrate (Sub) together with at least one temperature measuring device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) and
  • - Wherein the MOS transistor (TR) consists of one or more sub-transistors (TR 1 , TR 2 , TR 3 ), in particular transistor fingers, and
characterized by
  • - that the measurement signal (V ist ) of at least one temperature measurement device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) of the MOS transistor (TR) matches the measurement signal (V ref ) of a corresponding temperature measurement device (D k ) of a Transistor (TR k ) or matching transistor part or matching sub-transistors by forming the difference between the two said measurement signals in a difference-forming device, in particular in a comparator (Cmp 4 ), is compared, with a difference signal (T sig ) being generated, and
  • - That the differential signal (T sig ) for controlling the drain or source current through this MOS transistor (TR) or a part of the MOS transistor or a sub-transistors (TR 1 , TR 2 , TR 3 ) of the MOS transistor ( TR) and/or the voltage drop across this MOS transistor (TR) or a part of the MOS transistor or a sub-transistors (TR 1 , TR 2 , TR 3 ) of the MOS transistor (TR) is used.

Merkmal 2feature 2

Verfahren entsprechend Merkmal 1 dadurch gekennzeichnet,

  • - dass das Differenzsignal (Tsig) eine Hysterese aufweist.
Method according to feature 1 characterized
  • - That the difference signal (T sig ) has a hysteresis.

Merkmal 3feature 3

Verfahren entsprechend Merkmal 1 oder 2 dadurch gekennzeichnet,

  • - dass die Regelungskennlinie der elektrischen Verlustleistung (VDS*ID) des MOS-Transistors (TR) und/oder eines Teiltransistors (TR1, TR2, TR3) in Abhängigkeit von der Temperatur seiner Gate-Elektrode (G) und/oder seines Kanals (chn) bezüglich einer steigenden Temperaturrampe gefolgt von einer fallenden Temperaturrampe eine Hysterese aufweist.
Method according to feature 1 or 2, characterized in that
  • - that the regulation characteristic of the electrical power loss (V DS *I D ) of the MOS transistor (TR) and/or a partial transistor (TR 1 , TR 2 , TR 3 ) as a function of the temperature of its gate electrode (G) and/ or its channel (chn) exhibits hysteresis with respect to a rising temperature ramp followed by a falling temperature ramp.

Merkmal 4feature 4

Verfahren entsprechend einem oder mehreren der Merkmale 1 bis 3 dadurch gekennzeichnet,

  • - dass die Temperaturmessvorrichtungen (TS, Poly_D, Poly_T, D1, D2, D3) gleichmäßig und symmetrisch über den MOS-Transistor (TR) und/oder eine Anordnung von Teiltransistoren (TR1, TR2, TR3) verteilt sind und
  • - dass der MOS-Transistor (TR) und/oder eine Anordnung von Teiltransistoren (TR1, TR2, TR3) ohne Verdrahtung mindestens eine Spiegelsymmetrieachse (Sym1) aufweist und
  • - dass die Temperaturmessvorrichtungen (TS, Poly_D, Poly_T, D1, D2, D3) spiegelsymmetrisch bezüglich zumindest dieser einen Spiegelsymmetrieachse (Sym1) oder auf dieser Symmetrieachse (Sym1) angeordnet sind.
Method according to one or more of features 1 to 3, characterized in that
  • - that the temperature measuring devices (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) are evenly and symmetrically distributed over the MOS transistor (TR) and/or an array of sub-transistors (TR 1 , TR 2 , TR 3 ). and
  • - That the MOS transistor (TR) and/or an arrangement of partial transistors (TR 1 , TR 2 , TR 3 ) has at least one mirror symmetry axis (Sym1) without wiring and
  • - that the temperature measuring devices (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) are arranged mirror-symmetrically with respect to at least this one mirror symmetry axis (Sym 1 ) or on this symmetry axis (Sym1).

Merkmal 5feature 5

Verfahren entsprechend einem oder mehreren der Merkmale 1 bis 4 dadurch gekennzeichnet,

  • - dass die Temperaturmessvorrichtung (TS) eine PN-Diode (Poly_D) insbesondere als temperaturempfindliches elektronisches Bauelement enthält.
Method according to one or more of features 1 to 4, characterized in that
  • - That the temperature measuring device (TS) contains a PN diode (Poly_D), in particular as a temperature-sensitive electronic component.

Merkmal 6feature 6

Verfahren entsprechend Merkmal 5 dadurch gekennzeichnet,

  • - dass die PN-Diode (Poly_D) bezüglich der elektrischen Leitfähigkeit und der Beeinflussung von Teilen des MOS-Transistors (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) durch eine elektrische Isolation (ONO, GOX, twd) von diesen Teilen zum einen elektrisch isoliert ist und zum anderen thermisch leitend an mindestens eines dieser Teile (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) angebunden ist.
Method according to feature 5 characterized
  • - that the PN diode (Poly_D) with regard to electrical conductivity and the influence of parts of the MOS transistor (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) is electrically insulated from these parts by electrical insulation (ONO, GOX, twd) and is thermally conductive to at least one of these parts (TR 1 , TR 2 , TR 3 , S, D, G, BC , Sub, NWELL, A 1 , A 2 , chn, body) of the MOS transistor (TR) is connected.

Merkmal 7feature 7

Verfahren entsprechend einem oder mehreren der Merkmale 1 bis 4 dadurch gekennzeichnet,

  • - dass die Temperaturmessvorrichtung (TS) mindestens einen Poly-Silizium-NPN-Bipolartransistor oder mindestens einen Poly-Silizium-PNO-Bipolartransistor (Poly_T) insbesondere als temperaturempfindliches elektronisches Bauelement enthält.
Method according to one or more of features 1 to 4, characterized in that
  • - That the temperature measuring device (TS) contains at least one polysilicon NPN bipolar transistor or at least one polysilicon PNO bipolar transistor (Poly_T), in particular as a temperature-sensitive electronic component.

Merkmal 8feature 8

Verfahren entsprechend Merkmal 7 dadurch gekennzeichnet,

  • - dass der Bipolartransistor (Poly_T) bezüglich der elektrischen Leitfähigkeit und der Beeinflussung von Teilen des MOS-Transistors (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) durch eine elektrische Isolation (GOX, ONO, twd) von diesen Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) zum einen elektrisch isoliert ist und zum anderen thermisch leitend an mindestens eines dieser Teile (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) angebunden ist.
Method according to feature 7 characterized
  • - that the bipolar transistor (Poly_T) with regard to the electrical conductivity and the influence of parts of the MOS transistor (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) by electrical isolation (GOX, ONO, twd) from these parts (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A1, A2, chn, body) of the MOS transistor (TR) is electrically isolated and thermally conductive to at least one of these parts (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) of the MOS transistor (TR) is connected.

Merkmal 9feature 9

Verfahren entsprechend einem oder mehreren der Merkmale 1 bis 5 dadurch gekennzeichnet,

  • - dass die Temperaturmessvorrichtung (TS) einen halbleitenden Widerstand als temperaturempfindliches Element enthält, der bezüglich der elektrischen Leitfähigkeit und der Beeinflussung von Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) durch eine elektrische Isolation (twd, GOX, ONO) von diesen Teilen zum einen elektrisch isoliert ist und zum anderen thermisch leitend an mindestens eines dieser Teile des MOS-Transistors (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) angebunden ist.
Method according to one or more of features 1 to 5, characterized in that
  • - That the temperature measuring device (TS) contains a semiconducting resistor as a temperature-sensitive element, which is related to the electrical conductivity and the influence of parts (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) of the MOS transistor (TR) is electrically insulated from these parts by electrical insulation (twd, GOX, ONO) and is thermally conductive to at least one of these parts of the MOS transistor (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) is connected.

Merkmal 10feature 10

Verfahren entsprechend einem oder mehreren der Merkmale 1 bis 9 dadurch gekennzeichnet,

  • - dass der Abstand zwischen mindestens einem Teil (PSD) der Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) und mindestens einem Teil (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) weniger als 800nm oder weniger als 400nm oder weniger als 200nm oder weniger als 100nm oder weniger als 50nm oder weniger als 20nm oder weniger als 10nm beträgt und
  • - dass insbesondere der zugehörige Abstandsbereich mit einem elektrisch isolierenden und thermisch leitenden Dielektrikum, insbesondere SiO2 und/oder Si3N4gefüllt ist und insbesondere alternierenden Schichten dieser beiden gefüllt ist.
Method according to one or more of features 1 to 9, characterized in that
  • - that the distance between at least one part (PSD) of the temperature measuring device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) and at least one part (TR 1 , TR 2 , TR 3 , S, D, G, BC , Sub, NWELL, A 1 , A 2 , chn, body) of the MOS transistor (TR) is less than 800nm or less than 400nm or less than 200nm or less than 100nm or less than 50nm or less than 20nm or less than 10nm and
  • - That in particular the associated spacer area is filled with an electrically insulating and thermally conductive dielectric, in particular SiO 2 and/or Si 3 N 4 , and in particular alternating layers of these two are filled.

Merkmal 11feature 11

Verfahren zur Regelung der Temperatur eines MOS-Transistors (TR), insbesondere eines DMOS-Transistors,

  • - wobei der MOS-Transistor (TR) zusammen mit mindestens einer Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) monolithisch auf einem Substrat (Sub) untergebracht ist und
  • - wobei der MOS-Transistor (TR) aus einem oder mehreren Teiltransistoren (TR1, TR2, TR3) besteht.
dadurch gekennzeichnet,
  • - dass eine Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) in polykristallinem Silizium (PSD) gefertigt ist, das elektrisch von den Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) und insbesondere von der Gate-Elektrode (G) des MOS-Transistors (TR) durch eine elektrische Isolation (GOX, ONO, twd) isoliert ist und
  • - dass ein elektrischer Parameter (insbesondere Stromdurchfluss, Spannungsabfall, Kapazität, elektrischer komplexer und/oder realer Widerstand und Leitwert) der Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) erfasst wird, der als Messwert dient oder aus dem ein solcher Messwert abgeleitet wird und
  • - dass die Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) in einer thermischen Verbindung zu diesem MOS-Transistor (TR) oder zu einem Teil (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) dieses MOS-Transistors (TR) steht, die dadurch gekennzeichnet ist, dass der besagte elektrische Parameter der Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3) von der Temperatur zumindest eines Teils (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) und/oder eines Teiltransistors (TR1, TR2, TR3) des MOS-Transistors (TR) abhängt.
Method for controlling the temperature of a MOS transistor (TR), in particular a DMOS transistor,
  • - wherein the MOS transistor (TR) is housed monolithically on a substrate (Sub) together with at least one temperature measuring device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) and
  • - Wherein the MOS transistor (TR) consists of one or more sub-transistors (TR 1 , TR 2 , TR 3 ).
characterized,
  • - that a temperature measuring device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) is made in polycrystalline silicon (PSD) electrically separated from the parts (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) of the MOS transistor (TR) and in particular from the gate electrode (G) of the MOS transistor (TR) by electrical insulation (GOX, ONO, twd ) is isolated and
  • - that an electrical parameter (in particular current flow, voltage drop, capacitance, electrical complex and/or real resistance and conductance) of the temperature measuring device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) is recorded, which serves as a measured value or from from which such a measured value is derived and
  • - that the temperature measuring device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) is in thermal connection to this MOS transistor (TR) or to a part (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) of this MOS transistor (TR), characterized in that said electrical parameter of the temperature measuring device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) from the temperature of at least a part (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) of the MOS transistor (TR) and/or a sub-transistor (TR 1 , TR 2 , TR 3 ) of the MOS transistor (TR).

Merkmal 12feature 12

Verfahren entsprechend Merkmal 11 dadurch gekennzeichnet,

  • - dass die Temperaturmessvorrichtungen (TS, Poly_D, Poly_T, D1, D2, D3) gleichmäßig und symmetrisch über den MOS-Transistor (TR) verteilt sind und
  • - dass der MOS-Transistor (TR) ohne Verdrahtung mindestens eine Spiegelsymmetrieachse (Sym1) aufweist und
  • - dass die Temperaturmessvorrichtungen (TS, Poly_D, Poly_T, D1, D2, D3) spiegelsymmetrisch bezüglich zumindest dieser einen Spiegelsymmetrieachse (Sym1) oder auf dieser Symmetrieachse (Sym1) angeordnet sind.
Method according to feature 11 characterized
  • - that the temperature measuring devices (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) are evenly and symmetrically distributed over the MOS transistor (TR) and
  • - that the MOS transistor (TR) without wiring has at least one axis of mirror symmetry (Sym1) and
  • - that the temperature measuring devices (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 ) are arranged mirror-symmetrically with respect to at least this one mirror symmetry axis (Sym1) or on this symmetry axis (Sym1).

Merkmal 13feature 13

Verfahren entsprechend einem oder mehreren der Merkmale 11 bis 12 dadurch gekennzeichnet,

  • - dass die Temperaturmessvorrichtung (TS, Poly_D, Poly_T, D1, D2, D3)
  • - eine zusätzliche Poly-Silizium-Elektrode (PSD) des MOS-Transistors (TR) oder eines Teiltransistors (TR1, TR2, TR3) ist und
  • - dass die zusätzliche Poly-Silizium-Elektrode (PSD) von der Gate-Elektrode (G) des Transistors und anderen Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) elektrisch isoliert ist.
Method according to one or more of features 11 to 12, characterized in that
  • - that the temperature measuring device (TS, Poly_D, Poly_T, D 1 , D 2 , D 3 )
  • - An additional polysilicon electrode (PSD) of the MOS transistor (TR) or a sub-transistor (TR 1 , TR 2 , TR 3 ) and
  • - that the additional poly-silicon electrode (PSD) from the gate electrode (G) of the transistor and other parts (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) of the MOS transistor (TR) is electrically isolated.

Merkmal 14feature 14

Verfahren entsprechend Merkmal 13 dadurch gekennzeichnet,

  • - dass der differentielle oder absolute elektrische Widerstand und oder die differentielle oder absolute Leitfähigkeit der zusätzlichen Poly-Silizium-Elektrode (PSD) oder eine von einem von diesen Größen abhängige Größe durch einen Messstrom (Im) oder eine Messspannung zumindest zeitweise während des Betriebs des MOS-Transistors (TR) erfasst wird.
Method according to feature 13 characterized
  • - that the differential or absolute electrical resistance and/or the differential or absolute conductivity of the additional polysilicon electrode (PSD) or a variable dependent on one of these variables by a measuring current (Im) or a measuring voltage at least temporarily during operation of the MOS -Transistor (TR) is detected.

Merkmal 15feature 15

Verfahren entsprechend Merkmal 13 oder 14 dadurch gekennzeichnet,

  • - dass die Gate-Elektrode (G) des MOS-Transistors (TR) so ausgeformt ist, dass es den Kanal (chn) des MOS-Transistors (TR) gegenüberdem elektrischen Feld der zusätzlichen Poly-Silizium-Elektrode (PSD) abschirmt und
  • - dass die Ansteuerung der zusätzlichen Poly-Silizium-Elektrode (PSD) so langsam erfolgt, dass ein kapazitives Übersprechen zwischen der zusätzlichen Poly-Silizium-Elektrode (PSD) und der Gate-Elektrode (G) des MOS-Transistors (TR) eine Drain- und/oder Source-Stromänderung des MOS-Transistors (TR) von nicht mehr als 5% und oder nicht mehr als 2,5% und/oder nicht mehr als 1% zur Folge hat.
Method according to feature 13 or 14, characterized in that
  • - that the gate electrode (G) of the MOS transistor (TR) is shaped in such a way as to shield the channel (chn) of the MOS transistor (TR) from the electric field of the additional polysilicon electrode (PSD), and
  • - That the additional polysilicon electrode (PSD) is driven so slowly that capacitive crosstalk between the additional polysilicon electrode (PSD) and the gate electrode (G) of the MOS transistor (TR) causes a drain - and/or source current change of the MOS transistor (TR) of no more than 5% and/or no more than 2.5% and/or no more than 1%.

Merkmal 16feature 16

Verfahren nach einem oder mehreren der Merkmale 11 bis 12 dadurch gekennzeichnet,

  • - dass eine Temperaturmessvorrichtung (TS, D1, D2, D3) eine aus polykristallinem Silizium gefertigte Poly-Silizium-PN-Diode (Poly_D) oder Poly-Silizium-PIN-Diode (Poly_D) ist.
Method according to one or more of the features 11 to 12, characterized in that
  • - that a temperature measuring device (TS, D 1 , D 2 , D 3 ) is a polysilicon PN diode (Poly_D) or polysilicon PIN diode (Poly_D) made of polycrystalline silicon.

Merkmal 17feature 17

Verfahren entsprechend Merkmal 16 dadurch gekennzeichnet,

  • - dass die Poly-Silizium-PN-Diode (Poly_D) oder Poly-Silizium-PIN-Diode (Poly_D) von der Gate-Elektrode (G) des MOS-Transistors (TR) und anderen Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) elektrisch isoliert ist.
Method according to feature 16 characterized
  • - that the poly silicon PN diode (Poly_D) or poly silicon PIN diode (Poly_D) is separated from the gate electrode (G) of the MOS transistor (TR) and other parts (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) of the MOS transistor (TR) is electrically isolated.

Merkmal 18feature 18

1Verfahren entsprechend Merkmal 16 oder 17 dadurch gekennzeichnet,

  • - dass die Poly-Silizium-PN-Diode (Poly_D) oder Poly-Silizium-PIN-Diode (Poly_D) von den elektrischen Komponenten (S, D, G, BC, Sub, NWELL, chn, body) des MOS-Transistors (TR), die im Substratmaterial (Sub) - insbesondere im Wafer-Material -, aus dem der MOS-Transistor (TR) gefertigt ist, selbst oder isoliert davon ausgebildet sind, insbesondere von den Source- (S) und Drain-(D) Kontakten und dem Kanal (chn) des MOS-Transistors (TR) und der p+-Implantation (body) (bei einem PNP-DMOS-Transistor eine n+-Implantation (body)) und der N-Wanne (NWELL) (bei einem PNP-DMOS-Transistor eine p-Wanne oder ein p-Substrat) und dem p++-Wannenkontakt (BC) (bei einem PNP-DMOS-Transistor ein n++-Wannenkontakt), abgesehen von der eigenen Verdrahtung innerhalb einer Verschaltung (16) elektrisch isoliert ist.
1Method according to feature 16 or 17, characterized in that
  • - that the poly silicon PN diode (Poly_D) or poly silicon PIN diode (Poly_D) from the electrical components (S, D, G, BC, Sub, NWELL, chn, body) of the MOS transistor ( TR) formed in the substrate material (Sub) - in particular in the wafer material - from which the MOS transistor (TR) is made, itself or isolated from it, in particular from the source (S) and drain (D) Contacts and the channel (chn) of the MOS transistor (TR) and the p + implantation (body) (in the case of a PNP DMOS transistor an n + implantation (body)) and the N well (NWELL) (in a PNP DMOS transistor a p well or a p substrate) and the p ++ well contact (BC) (in the case of a PNP DMOS transistor an n ++ well contact), apart from its own wiring within a circuit ( 16 ) is electrically isolated.

Merkmal 19feature 19

Verfahren entsprechend einem oder mehreren der Merkmale 16 bis 18 dadurch gekennzeichnet,

  • - dass der elektrische differentielle oder absolute Leitwert oder Widerstand oder eine diesen entsprechende physikalische Größe der Poly-Silizium-PN-Diode (Poly_D) oder Poly-Silizium-PIN-Diode (Poly_D) durch einen Messstrom (Im) oder eine Messspannung als elektrischer Parameter erfasst wird.
Method according to one or more of the features 16 to 18, characterized in that
  • - That the electrical differential or absolute conductance or resistance or a physical variable corresponding to this of the polysilicon PN diode (Poly_D) or polysilicon PIN diode (Poly_D) is determined by a measurement current (Im) or a measurement voltage as an electrical parameter is detected.

Merkmal 20feature 20

Verfahren entsprechend einem oder mehreren der Merkmale 16 bis 18 dadurch gekennzeichnet,

  • - dass zumindest ein Teil der Gate-Elektrode (G) des MOS-Transistors (TR) so ausgeformt ist, dass sie den Kanal (chn) des MOS-Transistors (TR) gegenüber dem elektrischen Feld der Poly-Silizium-PN-Diode (Poly_D) bzw. Poly-Silizium-PIN-Diode (Poly_D) abschirmt und
  • - dass die Ansteuerung der Poly-Silizium-PN-Diode (Poly_D) oder Poly-Silizium-PIN-Diode (Poly_D) so langsam erfolgt, dass ein kapazitives Übersprechen zwischen der Poly-Silizium-PN-Diode (Poly_D) (bzw. Poly-Silizium-PIN-Diode (Poly_D)) und der Gate-Elektrode (G) des MOS-Transistors (TR) eine Drain- oder Source-Stromänderung des MOS-Transistors (TR) von nicht mehr als 5% und oder nicht mehr als 2,5% und/oder nicht mehr als 1% zur Folge hat.
Method according to one or more of the features 16 to 18, characterized in that
  • - that at least a part of the gate electrode (G) of the MOS transistor (TR) is shaped in such a way that it protects the channel (chn) of the MOS transistor (TR) from the electric field of the polysilicon PN diode ( Poly_D) or poly silicon PIN diode (Poly_D) shields and
  • - that the polysilicon PN diode (poly_D) or polysilicon PIN diode (poly_D) is driven so slowly that capacitive crosstalk between the polysilicon PN diode (poly_D) (or poly -Silicon PIN diode (Poly_D)) and the gate electrode (G) of the MOS transistor (TR) a drain or source current change of the MOS transistor (TR) of no more than 5% and or no more than 2.5% and/or no more than 1%.

Merkmal 21feature 21

Verfahren nach einem oder mehreren der Merkmale 11 bis 12 dadurch gekennzeichnet,

  • - dass eine Temperaturmessvorrichtung (TS, D1, D2, D3) eine aus polykristallinem Silizium gefertigter Poly-Silizium-PNP-Transistor oder Poly-Silizium-NPN-Transistor (Poly_T) ist.
Method according to one or more of the features 11 to 12, characterized in that
  • - that a temperature measuring device (TS, D 1 , D 2 , D 3 ) is a polysilicon PNP transistor or polysilicon NPN transistor (Poly_T) made of polycrystalline silicon.

Merkmal 22feature 22

Verfahren entsprechend Merkmal 21 dadurch gekennzeichnet,

  • - dass der Poly-Silizium-PNP-Transistor oder Poly-Silizium-NPN-Transistor (Poly_T) von der Gate-Elektrode (G) des MOS-Transistors (TR) und anderen Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) elektrisch isoliert ist.
Method according to feature 21 characterized
  • - that the poly silicon PNP transistor or poly silicon NPN transistor (Poly_T) is separated from the gate electrode (G) of the MOS transistor (TR) and other parts (TR 1 , TR 2 , TR 3 , S , D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) of the MOS transistor (TR) is electrically isolated.

Merkmal 23feature 23

Verfahren entsprechend Merkmal 21 oder 22 dadurch gekennzeichnet,

  • - dass der Poly-Silizium-PNP-Transistor oder Poly-Silizium-NPN-Transistor (Poly_T) von den elektrischen Komponenten (S, D, G, BC, Sub, NWELL, chn, body) des MOS-Transistors (TR), die im Substratmaterial (Sub) - insbesondere im Wafer-Material -, aus dem der MOS-Transistor (TR) gefertigt ist, selbst oder isoliert davon ausgebildet sind, insbesondere von den Source- (S) und Drain-(D) Kontakten und dem Kanal (chn) des MOS-Transistors (TR) und der p+-Implantation (body) (bei einem PNP-DMOS-Transistor eine n+-Implantation (body)) und der N-Wanne (NWELL) (bei einem PNP-DMOS-Transistor eine p-Wanne oder ein p-Substrat) und dem p++-Wannenkontakt (BC) (bei einem PNP-DMOS-Transistor ein n++-Wannenkontakt), abgesehen von der eigenen Verdrahtung innerhalb einer Verschaltung (16) elektrisch isoliert ist.
Method according to feature 21 or 22, characterized in that
  • - that the poly silicon PNP transistor or poly silicon NPN transistor (Poly_T) from the electrical components (S, D, G, BC, Sub, NWELL, chn, body) of the MOS transistor (TR), which are formed in the substrate material (Sub) - in particular in the wafer material - from which the MOS transistor (TR) is made, itself or insulated from it, in particular from the source (S) and drain (D) contacts and the Channel (chn) of the MOS transistor (TR) and the p + implantation (body) (in the case of a PNP DMOS transistor an n + implantation (body)) and the N well (NWELL) (in the case of a PNP DMOS transistor a p-well or a p-substrate) and the p ++ well contact (BC) (in the case of a PNP DMOS transistor an n ++ well contact), apart from its own wiring within a circuit ( 16 ) is electrically isolated.

Merkmal 24feature 24

Verfahren entsprechend einem oder mehreren der Merkmale 21 bis 23 dadurch gekennzeichnet,

  • - dass der elektrische differentielle oder absolute Leitwert oder Widerstand oder eine diesen entsprechende physikalische Größe des Poly-Silizium-PNP-Transistor oder Poly-Silizium-NPN-Transistor (Poly_T) durch einen Messstrom (Im) oder eine Messspannung in einem oder mehreren Arbeitspunkten des Poly-Silizium-PNP-Transistors oder Poly-Silizium-NPN-Transistors (Poly_T) als elektrischer Parameter erfasst wird.
Method according to one or more of the features 21 to 23, characterized in that
  • - That the electrical differential or absolute conductance or resistance or a physical variable corresponding to this of the polysilicon PNP transistor or polysilicon NPN transistor (Poly_T) is determined by a measurement current (I m ) or a measurement voltage in one or more operating points of the poly silicon PNP transistor or poly silicon NPN transistor (Poly_T) is detected as an electrical parameter.

Merkmal 25feature 25

Verfahren entsprechend einem oder mehreren der Merkmale 21 bis 24 dadurch gekennzeichnet,

  • - dass zumindest ein Teil der Gate-Elektrode (G) des MOS-Transistors (TR) so ausgeformt ist, dass sie den Kanal (chn) des MOS-Transistors (TR) gegenüber dem elektrischen Feld de Poly-Silizium-PNP-Transistors oder Poly-Silizium-NPN-Transistors (Poly_T) abschirmt, und
  • - dass die Ansteuerung des Poly-Silizium-PNP-Transistors oder Poly-Silizium-NPN-Transistors (Poly_T) so langsam erfolgt, dass ein kapazitives Übersprechen zwischen dem Poly-Silizium-PNP-Transistor oder Poly-Silizium-NPN-Transistor (Poly_T)auf der einen Seite und der Gate-Elektrode (G) des MOS-Transistors (TR) auf der anderen Seite eine Drain- oder Source-Stromänderung des MOS-Transistors (TR) von nicht mehr als 5% und oder nicht mehr als 2,5% und/oder nicht mehr als 1% zur Folge hat.
Method according to one or more of the features 21 to 24, characterized in that
  • - That at least a part of the gate electrode (G) of the MOS transistor (TR) is shaped so that it the channel (chn) of the MOS transistor (TR) with respect to the electric field de polysilicon PNP transistor or Poly silicon NPN transistor (Poly_T) shields, and
  • - that the polysilicon PNP transistor or polysilicon NPN transistor (Poly_T) is driven so slowly that capacitive crosstalk between the polysilicon PNP transistor or polysilicon NPN transistor (Poly_T )on one side and the gate electrode (G) of the MOS transistor (TR) on the other side, a drain or source current variation of the MOS transistor (TR) of not more than 5% and or not more than 2 .5% and/or no more than 1%.

Merkmal 26feature 26

MOS-Transistor (TR) insbesondere für eine integrierte Schaltung mit

  • - einem oder mehreren, insbesondere parallel oder quadratisch zueinander angeordneten Teiltransistoren (TR1, TR2, TR3) und
  • - mindestens einer Symmetrieachse (Sym1)
gekennzeichnet dadurch,
  • - dass zumindest einer der besagten Teiltransistoren (TR1) durch die Temperaturmessvorrichtung (TS) unterbrochen oder gekürzt gegenüber mindestens einem anderen Teiltransistor(TR2, TR3) ist und
  • - dass die Temperaturmessvorrichtung (TS) gegenüber den elektrischen Komponenten des MOS-Transistors (S, D, G, BC, Sub, NWELL, chn, body), die im Substratmaterial (Sub)
    • - insbesondere im Wafer-Material -, aus dem der MOS-Transistor (TR) gefertigt ist, selbst oder isoliert davon ausgebildet sind, insbesondere von den Source- (S) und Drain- (D) Kontakten und dem Kanal (chn) des MOS-Transistors (TR) und der p+-Implantation (body) (bei einem PNP-DMOS-Transistor eine n+-Implantation (body)) und der N-Wanne (NWELL) (bei einem PNP-DMOS-Transistor eine p-Wanne oder ein p-Substrat) und dem p++-Wannenkontakt (BC) (bei einem PNP-DMOS-Transistor ein n++-Wannenkontakt), abgesehen von der eigenen Verdrahtung innerhalb einer Verschaltung (16) elektrisch isoliert ist und
  • - mit diesem MOS-Transistor (TR) oder Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) dieses MOS-Transistors (TR) thermisch leitend thermisch verbunden ist.
MOS transistor (TR) in particular for an integrated circuit with
  • - One or more sub-transistors (TR 1 , TR 2 , TR 3 ) arranged in particular parallel or square to one another and
  • - at least one axis of symmetry (Sym1)
characterized by
  • - that at least one of said sub-transistors (TR 1 ) is interrupted or shortened by the temperature measuring device (TS) compared to at least one other sub-transistor (TR 2 , TR 3 ) and
  • - that the temperature measuring device (TS) with respect to the electrical components of the MOS transistor (S, D, G, BC, Sub, NWELL, chn, body) contained in the substrate material (Sub)
    • - in particular in the wafer material - of which the MOS transistor (TR) is made, itself or isolated from it, in particular from the source (S) and drain (D) contacts and the channel (chn) of the MOS -transistor (TR) and the p + -implantation (body) (in a PNP DMOS transistor an n + -implantation (body)) and the N-well (NWELL) (in a PNP DMOS transistor a p- well or a p-substrate) and the p ++ well contact (BC) (in the case of a PNP DMOS transistor an n ++ well contact), apart from its own wiring within a circuit ( 16 ) is electrically isolated and
  • - with this MOS transistor (TR) or parts (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) of this MOS transistor (TR) is thermally conductive thermally connected.

Merkmal 26bFeature 26b

MOS-Transistor (TR) insbesondere für eine integrierte Schaltung nach Merkmal 26 Dadurch gekennzeichnet,

  • - dass symmetrisch zu der Symmetrieachse (Sym1) und/oder auf dieser sich zumindest eine Temperaturmessvorrichtung (TS) befindet.
MOS transistor (TR), in particular for an integrated circuit according to feature 26 Characterized in that
  • - That at least one temperature measuring device (TS) is located symmetrically to the axis of symmetry (Sym1) and/or on this.

Merkmal 27feature 27

Temperaturmessvorrichtung (TS) innerhalb einer integrierten Schaltung zur Verwendung in einem MOS-Transistor (TR) der integrierten Schaltung oder im thermischen Wirkzusammenhang mit diesen zur Erfassung der Temperatur eines oder mehrerer MOS-Transistoren (TR) im Betrieb, insbesondere nach einem der Merkmale 26 oder 26b, gekennzeichnet dadurch,

  • - dass die Temperaturmessvorrichtung (TS) eine Poly-Silizium-PN-Diode (Poly_D) oder eine Poly-Silizium-PIN-Diode (Poly_D) oder ein Poly-Silizium-PNP-Transistor (Poly_T) oder ein Poly-Silizium-NPN-Transistor ist und
  • - dass die Temperaturmessvorrichtung (TS) gegenüber den elektrischen Komponenten (S, D, G, BC, Sub, NWELL, chn, body) des MOS-Transistors (TR), die im Substratmaterial (Sub) - insbesondere im Wafer-Material -, aus dem der MOS-Transistor (TR) gefertigt ist, selbst oder isoliert davon ausgebildet sind, insbesondere von den Source- (S) und Drain-(D) Kontakten und dem Kanal (chn) des MOS-Transistors (TR) und der p+-Implantation (body) (bei einem PNP-DMOS-Transistor eine n+-Implantation (body)) und der N-Wanne (NWELL) (bei einem PNP-DMOS-Transistor eine p-Wanne oder ein p-Substrat) und dem p++-Wannenkontakt (BC) (bei einem PNP-DMOS-Transistor ein n++-Wannenkontakt), abgesehen von der eigenen Verdrahtung innerhalb einer Verschaltung (16) elektrisch isoliert ist und
  • - mit diesem MOS-Transistor (TR) oder Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) dieses MOS-Transistors (TR) thermisch leitend thermisch verbunden ist.
Temperature measuring device (TS) within an integrated circuit for use in a MOS transistor (TR) of the integrated circuit or in thermal connection with it for detecting the temperature of one or more MOS transistors (TR) during operation, in particular according to one of features 26 or 26b, characterized in that
  • - that the temperature measuring device (TS) is a poly silicon PN diode (Poly_D) or a poly silicon PIN diode (Poly_D) or a poly silicon PNP transistor (Poly_T) or a poly silicon NPN transistor is and
  • - that the temperature measuring device (TS) in relation to the electrical components (S, D, G, BC, Sub, NWELL, chn, body) of the MOS transistor (TR), which are in the substrate material (Sub) - in particular in the wafer material -, of which the MOS transistor (TR) is made, itself or formed insulated from it, in particular from the source (S) and drain (D) contacts and the channel (chn) of the MOS transistor (TR) and the p + implantation (body) (in the case of a PNP DMOS transistor, an n + implantation (body)) and the N well (NWELL) (in the case of a PNP DMOS transistor, a p well or a p substrate) and the p ++ well contact (BC) (in the case of a PNP DMOS transistor an n ++ well contact), apart from its own wiring within a circuit ( 16 ) is electrically isolated and
  • - with this MOS transistor (TR) or parts (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) of this MOS transistor (TR) is thermally conductive thermally connected.

Merkmal 28feature 28

Temperaturmessvorrichtung (TS) entsprechend Merkmal 27
dadurch gekennzeichnet,

  • - dass das polykristalline Silizium (PSD) der Temperaturmessvorrichtung (TS) bei der Fertigung der Temperaturmessvorrichtung (TS) zusammen mit dem polykristallinen Silizium einer Gate-Elektrode (G) des MOS-Transistors (TR) zu zumindest einem Zeitpunkt eine gemeinsame polykristalline Siliziumschicht bildete.
Temperature measurement device (TS) according to feature 27
characterized,
  • - That the polycrystalline silicon (PSD) of the temperature measuring device (TS) during the manufacture of the temperature measuring device (TS) together with the polycrystalline silicon of a gate electrode (G) of the MOS transistor (TR) formed a common polycrystalline silicon layer at least at one point in time.

Merkmal 29feature 29

Temperaturmessvorrichtung (TS) entsprechend Merkmal 27 oder 28
dadurch gekennzeichnet,

  • - dass der Abstand (d) des polykristallinen Siliziums (PSD) der Temperaturmessvorrichtung (TS) zu einem Teil (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) weniger als 200nm oder weniger als 100nm oder weniger als 50nm, oder weniger als 20nm oder weniger als 10nm beträgt.
Temperature measurement device (TS) according to feature 27 or 28
characterized,
  • - that the distance (d) of the polycrystalline silicon (PSD) of the temperature measuring device (TS) to a part (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn , body) of the MOS transistor (TR) is less than 200nm, or less than 100nm, or less than 50nm, or less than 20nm, or less than 10nm.

Merkmal 30 Temperaturmessvorrichtung (TS) entsprechend Merkmal 27 oder 28
dadurch gekennzeichnet,

  • - dass der Abstand (d) des polykristallinen Siliziums (PSD) der Temperaturmessvorrichtung (TS) zu dem Substratmaterial (Sub), insbesondere dem Wafer-Material, in dem die halbleitenden und einkristallinen Teile (S, D, G, BC, Sub, NWELL, chn, body) des MOS-Transistors (TR) gefertigt sind, insbesondere zu dem Substrat (Sub), weniger als 800nm oder weniger als 400nm oder weniger als 200nm oder weniger als 100nm oder weniger als 50nm oder weniger als 20nm oder weniger als 10nm beträgt.
Feature 30 Temperature measurement device (TS) according to feature 27 or 28
characterized,
  • - that the distance (d) of the polycrystalline silicon (PSD) of the temperature measuring device (TS) to the substrate material (Sub), in particular the wafer material, in which the semiconducting and monocrystalline parts (S, D, G, BC, Sub, NWELL , chn, body) of the MOS transistor (TR) are made, in particular to the substrate (Sub), less than 800nm or less than 400nm or less than 200nm or less than 100nm or less than 50nm or less than 20nm or less than 10nm amounts to.

Merkmal 31Feature 31

Temperaturmessvorrichtung (TS) entsprechend Merkmal 30
dadurch gekennzeichnet,

  • - dass das polykristalline Silizium (PSD) der Temperaturmessvorrichtung (TS) von dem Substratmaterial (Sub), insbesondere dem Wafer-Material, in dem die halbleitenden und einkristallinen Teile (S, D, G, BC, Sub, NWELL, chn, body) des MOS-Transistors (TR) gefertigt sind, insbesondere von dem Substrat (Sub),
  • - durch ein Gate-Oxid (GOX) elektrisch isoliert ist und/oder
  • - insbesondere durch ein Dielektrikum elektrisch isoliert ist, dessen Dicke weniger als 200nm oder weniger als 100nm oder weniger als 50nm oder weniger als 20nm oder weniger als 10nm beträgt.
Temperature measurement device (TS) according to feature 30
characterized,
  • - that the polycrystalline silicon (PSD) of the temperature measuring device (TS) from the substrate material (Sub), in particular the wafer material, in which the semiconducting and monocrystalline parts (S, D, G, BC, Sub, NWELL, chn, body) of the MOS transistor (TR) are manufactured, in particular from the substrate (Sub),
  • - is electrically isolated by a gate oxide (GOX) and/or
  • - is electrically insulated in particular by a dielectric whose thickness is less than 200 nm or less than 100 nm or less than 50 nm or less than 20 nm or less than 10 nm.

Merkmal 32Feature 32

MOS-Transistor (TR), insbesondere für eine integrierte Schaltung
gekennzeichnet dadurch,

  • - dass mindestens ein bipolares elektronisches Bauelement (Poly_D, Poly_T) in einem der Bauteile (TR1, TR2, TR3, G, BC, PSD, Sub, NWELL, A1, A2) des MOS-Transistors (TR),
    1. a. in unmittelbarer Nähe eines Bauteiles (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) oder
    2. b. insbesondere in der Nähe einer Gate-Elektrode (G) des MOS-Transistors (TR) oder
    3. c. insbesondere innerhalb des Materials einer der Gate-Elektroden (G) des MOS-Transistors (TR)
  • - aus polykristallinem Silizium (PSD) thermisch mit diesem MOS-Transistor (TR) verbunden gefertigt ist,
  • - wobei Nähe in den Fällen a) und b) einen Abstand (d) von weniger als 800nm oder weniger als 400nm oder weniger als 200nm oder weniger als 100nm oder weniger als 50nm oder weniger als 20nm oder weniger als 10nm zwischen dem bipolaren elektronischen Bauelement (Poly_D, Poly_T) und einem Bauteil (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) bedeutet.
MOS transistor (TR), particularly for an integrated circuit
characterized by
  • - that at least one bipolar electronic component (Poly_D, Poly_T) in one of the components (TR 1 , TR 2 , TR 3 , G, BC, PSD, Sub, NWELL, A 1 , A 2 ) of the MOS transistor (TR),
    1. a. in the immediate vicinity of a component (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A 1 , A 2 , chn, body) of the MOS transistor (TR) or
    2. b. in particular in the vicinity of a gate electrode (G) of the MOS transistor (TR) or
    3. c. in particular within the material of one of the gate electrodes (G) of the MOS transistor (TR)
  • - is made of polycrystalline silicon (PSD) thermally connected to this MOS transistor (TR),
  • - where proximity in cases a) and b) means a distance (d) of less than 800nm or less than 400nm or less than 200nm or less than 100nm or less than 50nm or less than 20nm or less than 10nm between the bipolar electronic component ( Poly_D, Poly_T) and a component (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) of the MOS transistor (TR).

Merkmal 33Feature 33

MOS-Transistor (TR) entsprechend Merkmal 32
gekennzeichnet dadurch,

  • - dass der MOS-Transistor (TR) in einem CMOS-Prozess mit zwei polykristallinen Siliziumlagen gefertigt ist und
  • - dass eine Gate-Elektrode (G) des MOS-Transistors (TR) in einer ersten polykristallinen Siliziumlage gefertigt ist und
  • - dass das bipolare elektronische Bauelement (Poly_D, Poly_T) in einer zweiten polykristallinen Siliziumlage gefertigt ist.
MOS transistor (TR) according to feature 32
characterized by
  • - that the MOS transistor (TR) is manufactured in a CMOS process with two polycrystalline silicon layers and
  • - That a gate electrode (G) of the MOS transistor (TR) is manufactured in a first polycrystalline silicon layer and
  • - That the bipolar electronic component (Poly_D, Poly_T) is manufactured in a second polycrystalline silicon layer.

Merkmal 34feature 34

34. MOS-Transistor (TR) entsprechend Merkmal 33
dadurch gekennzeichnet,

  • - dass das bipolare elektronisches Bauelement (Poly_D) in einem ersten positiven Abstand (a) von der source-seitigen Kante der Gate-Elektrode (G) des MOS-Transistors (TR) gefertigt ist und in einem positiven zweiten Abstand (c) von der drain-seitigen Kante der Gate-Elektrode (G) des MOS-Transistors (TR) gefertigt ist und
  • - dass die Gate-Elektrode (G) des MOS-Transistors (TR) das elektrische Feld des bipolaren elektronischen Bauelements (Poly_D, Poly_T) so abschirmt, dass bei dem bestimmungsgemäßen Gebrauch des bipolaren elektronischen Bauelements (Poly_D, Poly_T) der Drain- oder Source-Strom des MOS-Transistors (TR) sich um nicht mehr als 5% und oder nicht mehr als 2,5% und/oder nicht mehr als 1% ändert.
34. MOS transistor (TR) according to feature 33
characterized,
  • - That the bipolar electronic component (Poly_D) is manufactured at a first positive distance (a) from the source-side edge of the gate electrode (G) of the MOS transistor (TR) and at a positive second distance (c) from the drain-side edge of the gate electrode (G) of the MOS transistor (TR) is made and
  • - That the gate electrode (G) of the MOS transistor (TR) shields the electric field of the bipolar electronic component (Poly_D, Poly_T) in such a way that when the bipolar electronic component (Poly_D, Poly_T) is used as intended, the drain or source - The current of the MOS transistor (TR) does not change by more than 5% and/or no more than 2.5% and/or no more than 1%.

Merkmal 35feature 35

35. Bipolares elektronisches Bauelement (Poly_D, Poly_T)
dadurch gekennzeichnet,

  • - dass das bipolare elektronisches Bauelement (Poly_D) in einem CMOS-Prozess in polykristallinem Silizium gefertigt ist und
  • - dass es zumindest einen n-dotierten Bereich (n_poly_a, n_poly_b) aufweist und
  • - dass es zumindest einen p-dotierten Bereich (p_poly_a, p_poly_b) aufweist und
  • - dass ein Stromfluss bei Anlegen einer Spannung von dem p-dotierten Bereich (p_ploy_a, p_poly_b) in den n-dotierten Bereich (n_poly_a, n_poly_b) möglich ist und
  • - dass das Bauelement bei Nichtberücksichtigung seiner Verdrahtung ohne diese elektrisch isoliert gegenüber anderen Bauelementen ist.
35. Bipolar electronic component (Poly_D, Poly_T)
characterized,
  • - That the bipolar electronic component (Poly_D) is manufactured in a CMOS process in polycrystalline silicon and
  • - that it has at least one n-doped region (n_poly_a, n_poly_b) and
  • - that it has at least one p-doped region (p_poly_a, p_poly_b) and
  • - that a current flow is possible when a voltage is applied from the p-doped area (p_ploy_a, p_poly_b) to the n-doped area (n_poly_a, n_poly_b) and
  • - That the component is electrically isolated from other components without taking into account its wiring.

Merkmal 36feature 36

Bipolares elektronisches Bauelement (Poly_D, Poly_T) entsprechend Merkmal 35
dadurch gekennzeichnet,

  • - dass es zumindest einen schwach oder undotierten Bereich (i_poly_a, i_poly_b) aufweist, wobei schwach dotiert bedeutet, dass die Dotierung in diesem Bereich schwächer als in dem n-dotierten Bereich (n_poly_a, n_poly_b) oder dem p-dotierten Bereich (p_poly_a, p_poly_b) ist.
Bipolar electronic component (Poly_D, Poly_T) according to feature 35
characterized,
  • - that it has at least one weakly or undoped area (i_poly_a, i_poly_b), weakly doped meaning that the doping in this area is weaker than in the n-doped area (n_poly_a, n_poly_b) or the p-doped area (p_poly_a, p_poly_b ) is.

Merkmal 37feature 37

Bipolares elektronisches Bauelement (Poly_D, Poly_T) entsprechend einem oder mehreren der Merkmale 35 bis 36, dadurch gekennzeichnet,

  • - dass ein schwach oder undotierter Bereich (i_poly_a, i_poly_b) zwischen mindestens einem n-dotierten Bereich (n_poly_a, n_poly_b) und mindestens einem p-dotierten Bereich (p_poly_a, p_poly_b) angeordnet ist, wobei die Dotierung des n-dotierten Bereichs (n_poly_a, n_poly_b) oder des p-dotierten Bereichs (p_poly_a, p_poly_b) höher ist als die des schwach oder undotierter Bereichs (i_poly_a, i_poly_b).
Bipolar electronic component (Poly_D, Poly_T) according to one or more of the features 35 to 36, characterized in that
  • - that a weakly or undoped area (i_poly_a, i_poly_b) is arranged between at least one n-doped area (n_poly_a, n_poly_b) and at least one p-doped area (p_poly_a, p_poly_b), wherein the doping of the n-doped region (n_poly_a, n_poly_b) or the p-doped region (p_poly_a, p_poly_b) is higher than that of the lightly or undoped region (i_poly_a, i_poly_b).

Merkmal 38feature 38

Bipolares elektronisches Bauelement (Poly_D) entsprechend einem oder mehreren der Merkmale 35 bis 37
dadurch gekennzeichnet,

  • - dass es sich um eine Poly-Silizium-PN-Diode (Poly_D) handelt.
Bipolar electronic component (Poly_D) corresponding to one or more of features 35 to 37
characterized,
  • - that it is a poly silicon PN diode (poly_D).

Merkmal 39feature 39

Bipolares elektronisches Bauelement (Poly_D) entsprechend einem oder mehreren der Merkmale 35 bis 38
dadurch gekennzeichnet,

  • - dass es sich um eine Poly-Silizium-PIN-Diode (Poly_D) handelt.
Bipolar electronic component (Poly_D) corresponding to one or more of features 35 to 38
characterized,
  • - that it is a poly silicon PIN diode (poly_D).

Merkmal 40feature 40

Bipolares elektronisches Bauelement (Poly_T) entsprechend einem oder mehreren der Merkmale 35 bis 39
dadurch gekennzeichnet,

  • - dass es sich um einen Poly-Silizium-NPN-Transistor (einen NPN-Transistor) oder
  • - dass es sich um einen Poly-Silizium-PNP-Transistor (einen PNP-Transistor) (Poly_T) handelt.
Bipolar electronic component (Poly_T) corresponding to one or more of features 35 to 39
characterized,
  • - that it is a poly-silicon NPN transistor (an NPN transistor) or
  • - that it is a poly silicon PNP transistor (a PNP transistor) (Poly_T).

Merkmal 41Feature 41

Bipolares elektronisches Bauelement (Poly_D, Poly_T) entsprechend einem oder mehreren der Merkmale 35 bis 38
dadurch gekennzeichnet,

  • - dass es über - insbesondere mit Titansilizid - elektrisch leitfähiges silizidiertes Silizium angeschlossen ist.
Bipolar electronic component (Poly_D, Poly_T) corresponding to one or more of features 35 to 38
characterized,
  • - that it is connected via electrically conductive silicided silicon, in particular with titanium silicide.

Merkmal 42Feature 42

Bipolares elektronisches Bauelement (Poly_D, Poly_T) entsprechend einem oder mehreren der Merkmale 35 bis 41
dadurch gekennzeichnet,

  • - dass es über - insbesondere mit Titansilizid - elektrisch leitfähiges silizidiertes Silizium mit mindestens einem weiteren elektronischen Bauelement auf der Basis polykristallinen Siliziums verbunden ist.
Bipolar electronic component (Poly_D, Poly_T) corresponding to one or more of features 35 to 41
characterized,
  • - that it is connected to at least one further electronic component based on polycrystalline silicon via electrically conductive silicided silicon, in particular with titanium silicide.

Merkmal 43Feature 43

Bipolares elektronisches Bauelement (Poly_Da) entsprechend einem oder mehreren der Merkmale 35 bis 42
dadurch gekennzeichnet,

  • - dass es über - insbesondere mit Titansilizid - elektrisch leitfähiges silizidiertes Silizium mit mindestens einem weiteren bipolaren elektronischen Bauelement (Poly_Db) entsprechend einem oder mehreren der Merkmale 35 bis 42 elektrisch verbunden ist.
Bipolar electronic component (Poly_Da) corresponding to one or more of features 35 to 42
characterized,
  • - that it is electrically connected to at least one further bipolar electronic component (Poly_Db) according to one or more of the features 35 to 42 via electrically conductive silicided silicon, in particular with titanium silicide.

Merkmal 44Feature 44

Bipolares elektronisches Bauelement (Poly_D, Poly_T, D1, D2, D3) entsprechend einem oder mehreren der Merkmale 35 bis 43
dadurch gekennzeichnet,

  • - dass es über ein thermisches Fenster (twd) thermisch mit dem Substrat (Sub) eines MOS-Transistors (TR) oder einem in einem solchen Substrat (Sub) gefertigten Teil eines solchen MOS-Transistors (TR) (S, D, G, BC, NWELL, chn, body) verbunden ist und
  • - dass das thermische Fenster (twd)
    • ◯ durch ein Gate-Oxid (GOX) elektrisch isolierend gebildet wird und/oder
    • ◯ durch ein Dielektrikum gebildet wird, dass das elektrisch isolierend ist und dessen Dicke weniger als 200nm oder weniger als 100nm oder weniger als 50nm oder weniger als 20nm oder weniger als 10nm beträgt.
Bipolar electronic component (Poly_D, Poly_T, D1, D2, D3) corresponding to one or more of features 35 to 43
characterized,
  • - that it is thermally connected via a thermal window (twd) to the substrate (Sub) of a MOS transistor (TR) or a part of such a MOS transistor (TR) (S, D, G, BC, NWELL, chn, body) is connected and
  • - that the thermal window (twd)
    • ◯ is formed electrically insulating by a gate oxide (GOX) and/or
    • ◯ is formed by a dielectric that is electrically insulating and whose thickness is less than 200 nm or less than 100 nm or less than 50 nm or less than 20 nm or less than 10 nm.

Merkmal 45feature 45

Bipolares elektronisches Bauelement (Poly_Da) entsprechend einem oder mehreren der Merkmale 35 bis 44
dadurch gekennzeichnet,

  • - dass das bipolare elektronische Bauelement (Poly_Da) oberhalb der Gate-Elektrode (G) eines MOS-Transistors (TR) gefertigt ist, wenn das Substrat (Sub) unten angeordnet wird oder ist.
Bipolar electronic component (Poly_Da) corresponding to one or more of features 35 to 44
characterized,
  • - That the bipolar electronic component (Poly_Da) above the gate electrode (G) of a MOS transistor (TR) is manufactured when the substrate (Sub) is or is arranged below.

Merkmal 46Feature 46

Elektronischer Schaltkreis, gefertigt in einem CMOS-Prozess,
dadurch gekennzeichnet,

  • - Dass der Schaltkreis aus zumindest zwei elektronischen Bauelementen besteht, von denen mindestens eines ein Bipolares elektronisches Bauelement (Poly_Da) entsprechend einem oder mehreren der Merkmale 35 bis 45 ist und
  • - dass diese beiden elektronischen Bauelemente durch mindestens eine elektrische Leitung aus -insbesondere mittels Titansilizid - elektrisch leitend slizidiertem Silizium elektrisch verbunden sind.
Electronic circuit, manufactured in a CMOS process,
characterized,
  • - That the circuit consists of at least two electronic components, at least one of which is a bipolar electronic component (Poly_Da) corresponding to one or more of the features 35 to 45 and
  • - that these two electronic components are electrically connected by at least one electrical line made of electrically conductive silicided silicon, in particular by means of titanium silicide.

Merkmal 47Feature 47

Elektronischer Schaltkreis, gefertigt in einem CMOS-Prozess, entsprechend Merkmal 46
dadurch gekennzeichnet,

  • - dass der Schaltkreis aus einer gemeinsamen polykristallinen Siliziumschicht gefertigt ist.
Electronic circuit manufactured in a CMOS process according to feature 46
characterized,
  • - that the circuit is made of a common polycrystalline silicon layer.

Merkmal 48feature 48

Elektronischer Schaltkreis, gefertigt in einem CMOS-Prozess, entsprechend einem oder mehreren der Merkmale 46 bis 47
dadurch gekennzeichnet,

  • - dass das zweite elektronische Bauteil ein elektrischer Widerstand ist, der in dem CMOS-Prozess in polykristallinem Silizium gefertigt ist und
  • - dass es einen n-dotierten oder p-dotierten Bereich (n_poly_a, n_poly_b) aufweist
  • - dass dieses zweite elektronische Bauelement bei Nichtberücksichtigung seiner Verdrahtung ohne diese elektrisch isoliert gegenüber anderen Bauelementen ist.
Electronic circuit manufactured in a CMOS process, corresponding to one or more of features 46 to 47
characterized,
  • - that the second electronic component is an electrical resistor made in polycrystalline silicon using the CMOS process and
  • - that it has an n-doped or p-doped region (n_poly_a, n_poly_b).
  • - That this second electronic component is electrically isolated from other components without considering its wiring without this.

Merkmal 49feature 49

Elektronischer Schaltkreis, gefertigt in einem CMOS-Prozess, entsprechend einem oder mehreren der Merkmale 46 bis 48
dadurch gekennzeichnet,

  • - dass das zweite elektronische Bauteil ein bipolares Bauelement entsprechend einem oder mehreren der Merkmale 35 bis 45 ist.
•Electronic circuit manufactured in a CMOS process, corresponding to one or more of features 46 to 48
characterized,
  • - that the second electronic component is a bipolar component according to one or more of the features 35 to 45.
•

Claims (3)

Vorrichtung zur Regelung der Temperatur eines MOS-Transistors (TR), insbesondere eines DMOS-Transistors, • wobei der MOS-Transistor (TR) zusammen mit mindestens einer Temperaturmessvorrichtung (Poly_D) monolithisch auf einem Substrat (Sub) untergebracht ist und • wobei der MOS-Transistor (TR) aus einem oder mehreren Teiltransitoren (TR1, TR2, TR3) besteht und • wobei bipolare Bauteile im Sinne dieses Anspruchs aus PN-Übergängen zusammengesetzt werden und für die Temperaturmessung genutzt werden und PN-Dioden umfassen und • wobei die Temperaturmessvorrichtung eine Poly-Silizium-PN-Diode (Poly_D) aufweist und • wobei eine Temperaturmessvorrichtung (Poly_D) in polykristallinem Silizium (PSD) gefertigt ist, das elektrisch von den Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) und insbesondere von der Gate-Elektrode (G) des MOS-Transistors (TR) durch eine elektrische Isolation (GOX, ONO, twd) isoliert ist und • wobei ein elektrischer Parameter der Temperaturmessvorrichtung (Poly_D,) erfasst wird, der als Messwert dient oder aus dem ein solcher Messwert abgeleitet wird und • wobei die Temperaturmessvorrichtung (Poly_D) in einer thermischen Verbindung zu diesem MOS-Transistor oder zu einem Teil (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) dieses MOS-Transistors (TR) steht, die dadurch gekennzeichnet ist, dass der besagte elektrische Parameter der Temperaturmessvorrichtung (Poly_D) von der Temperatur zumindest eines Teils (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) und/oder eines Teiltransistors (TR1, TR2, TR3) des MOS-Transistors (TR) abhängt und • wobei das bipolare elektronisches Bauelement (Poly_D) in einem CMOS-Prozess in polykristallinem Silizium gefertigt ist und • das bipolare elektronisches Bauelement (Poly_D) zumindest einen n-dotierten Bereich (n_poly_a, n_poly_b) aufweist und • das bipolare elektronisches Bauelement (Poly_D) zumindest einen p-dotierten Bereich (p_poly_a, p_poly_b) aufweist und • wobei ein Stromfluss bei Anlegen einer Spannung von dem p-dotierten Bereich (p_ploy_a, p_poly_b) in den n-dotierten Bereich (n_poly_a, n_poly_b) möglich ist und • wobei das bipolare elektronische Bauelement (Poly_D) bei Nichtberücksichtigung seiner Verdrahtung ohne diese elektrisch isoliert gegenüber anderen Bauelementen ist und • wobei es sich bei dem bipolaren elektronischen Bauelement (Poly_D) um eine Poly-Silizium-PIN-Diode (Poly_D) handelt und • wobei das bipolare elektronisches Bauelement (Poly_D) über elektrisch leitfähiges silizidiertes Silizium angeschlossen ist und • wobei die Temperaturmessvorrichtung (Poly_D) • ein zusätzliches Poly-Silizium-Gate (PSD) des MOS-Transistors (TR) oder eines Teiltransistors (TR1, TR2, TR3) ist und • wobei das zusätzliche Poly-Silizium-Gate (PSD) von der Gate-Elektrode (G) des Transistors und anderen Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS-Transistors (TR) elektrisch isoliert ist und • wobei die Gate-Elektrode (G) des MOS-Transistors (TR) so ausgeformt ist, dass es den Kanal (chn) des MOS-Transistors (TR) gegenüber dem elektrischen Feld des zusätzlichen Poly-Silizium-Gates (PSD) abschirmt und • wobei die Ansteuerung des zweiten Poly-Silizium-Gates (PSD) so langsam erfolgt, dass ein kapazitives Übersprechen zwischen dem zusätzlichen Poly-Silizium-Gate (PSD) und der Gate-Elektrode (G) des MOS-Transistors (TR) eine Drain- und/oder Source-Stromänderung des MOS-Transistors (TR) von nicht mehr als 5% und oder nicht mehr als 2,5% und/oder nicht mehr als 1% zur Folge hat.Device for controlling the temperature of a MOS transistor (TR), in particular a DMOS transistor, • wherein the MOS transistor (TR) is monolithically housed together with at least one temperature measuring device (Poly_D) on a substrate (Sub) and • wherein the MOS -Transistor (TR) consists of one or more partial transistors (TR 1 , TR 2 , TR 3 ) and • wherein bipolar components within the meaning of this claim are composed of PN junctions and are used for temperature measurement and include PN diodes and • wherein the temperature sensing device comprises a poly silicon PN diode (Poly_D) and • wherein a temperature sensing device (Poly_D) is fabricated in polycrystalline silicon (PSD) electrically separated from the parts (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A1, A2, chn, body) of the MOS transistor (TR) and in particular from the gate electrode (G) of the MOS transistor (TR) by electrical insulation (GOX, ONO, twd ) is insulated and • being an electric Parameter of the temperature measuring device (Poly_D,) is detected, which serves as a measured value or from which such a measured value is derived and • wherein the temperature measuring device (Poly_D) in a thermal connection to this MOS transistor or to a part (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A1, A2, chn, body) of this MOS transistor (TR), characterized in that said electrical parameter of the temperature measuring device (Poly_D) depends on the temperature at least a part (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A1, A2, chn, body) of the MOS transistor (TR) and/or a partial transistor (TR 1 , TR 2 , TR 3 ) of the MOS transistor (TR) and • wherein the bipolar electronic component (Poly_D) is manufactured in a CMOS process in polycrystalline silicon and • the bipolar electronic component (Poly_D) has at least one n-doped region (n_poly_a , n_poly_b) and • the bipolar electronic component (Poly_D) at least t has a p-doped region (p_poly_a, p_poly_b) and • wherein a current flow when a voltage is applied from the p-doped region (p_ploy_a, p_poly_b) to the n-doped region (n_poly_a, n_poly_b) is possible and • the bipolar electronic component (Poly_D) is electrically isolated from other components without considering its wiring and • the bipolar electronic component (Poly_D) is a polysilicon PIN diode (Poly_D) and • the bipolar electronic component (Poly_D) is connected via electrically conductive silicided silicon and • wherein the temperature measuring device (Poly_D) • is an additional poly silicon gate (PSD) of the MOS transistor (TR) or a sub-transistor (TR 1 , TR 2 , TR 3 ). and • wherein the additional poly-silicon gate (PSD) is separated from the gate electrode (G) of the transistor and other parts (TR 1 , TR 2 , TR 3 , S, D, G, BC, Sub, NWELL, A1, A2, chn, body) des MOS transistor (TR) is electrically isolated and • wherein the gate electrode (G) of the MOS Transis tors (TR) is shaped in such a way that it shields the channel (chn) of the MOS transistor (TR) from the electric field of the additional polysilicon gate (PSD) and • the control of the second polysilicon gate ( PSD) occurs so slowly that capacitive crosstalk between the additional polysilicon gate (PSD) and the gate electrode (G) of the MOS transistor (TR) causes a drain and/or source current change of the MOS transistor ( TR) of no more than 5% and/or no more than 2.5% and/or no more than 1%. Vorrichtung nach Anspruch 1 dadurch gekennzeichnet, • wobei die Temperaturmessvorrichtungen (Poly_D) gleichmäßig und symmetrisch über den MOS-Transistor (TR) verteilt sind und • wobei der MOS-Transistor (TR) ohne Verdrahtung mindestens eine Spiegelsymmetrieachse (Sym1) aufweist und • wobei die Temperaturmessvorrichtungen (Poly_D) spiegelsymmetrisch bezüglich zumindest dieser einen Spiegelsymmetrieachse (Sym1) oder auf dieser Symmetrieachse (Sym1) angeordnet sind.device after claim 1 characterized in that • the temperature measuring devices (Poly_D) are distributed uniformly and symmetrically over the MOS transistor (TR) and • the MOS transistor (TR) has at least one axis of mirror symmetry (Sym1) without wiring and • the temperature measuring devices (Poly_D) are arranged mirror-symmetrically with respect to at least this one mirror symmetry axis (Sym1) or on this symmetry axis (Sym1). Vorrichtung nach einem oder mehreren der Ansprüche 1 bis 2 dadurch gekennzeichnet, • wobei der differentielle oder absolute elektrische Widerstand und oder die differentielle oder absolute Leitfähigkeit des zusätzlichen Poly-Silizium-Gates (PSD) oder eine von einem von diesen Größen abhängige Größe durch einen Messstrom (Im) oder eine Messspannung zumindest zeitweise während des Betriebs des MOS-Transistors (TR) erfasst wird.Device according to one or more of Claims 1 until 2 characterized in that • the differential or absolute electrical resistance and/or the differential or absolute conductivity of the additional polysilicon gate (PSD) or a variable dependent on one of these variables by a measuring current (I m ) or a measuring voltage at least temporarily during of the operation of the MOS transistor (TR) is detected.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DD284565A5 (en) 1989-06-01 1990-11-14 Veb Halbleiterwerk,Dd TEMPERATURE PROTECTION FOR INTEGRATED CIRCUIT
DE4322548A1 (en) 1993-07-07 1995-01-12 Basf Ag Process for the disposal of solid residues of toluylene diisocyanate preparation
US6948847B2 (en) 2002-05-08 2005-09-27 Infineon Technologies Ag Temperature sensor for a MOS circuit configuration
DE102005016830A1 (en) 2004-04-14 2005-11-03 Denso Corp., Kariya Semiconductor device and method for its production
DE202004021424U1 (en) 2003-12-30 2008-01-03 Fairchild Semiconductor Corp. Power semiconductor devices
DE102008023216A1 (en) 2008-05-19 2009-12-03 Friedrich-Alexander-Universität Erlangen-Nürnberg MOS-semiconductor power component e.g. MOS power transistor, operating temperature measuring method, involves measuring electrical resistance of gate electrode, and determining temperature of power component from resistance

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DD284565A5 (en) 1989-06-01 1990-11-14 Veb Halbleiterwerk,Dd TEMPERATURE PROTECTION FOR INTEGRATED CIRCUIT
DE4322548A1 (en) 1993-07-07 1995-01-12 Basf Ag Process for the disposal of solid residues of toluylene diisocyanate preparation
US6948847B2 (en) 2002-05-08 2005-09-27 Infineon Technologies Ag Temperature sensor for a MOS circuit configuration
DE202004021424U1 (en) 2003-12-30 2008-01-03 Fairchild Semiconductor Corp. Power semiconductor devices
DE102005016830A1 (en) 2004-04-14 2005-11-03 Denso Corp., Kariya Semiconductor device and method for its production
DE102008023216A1 (en) 2008-05-19 2009-12-03 Friedrich-Alexander-Universität Erlangen-Nürnberg MOS-semiconductor power component e.g. MOS power transistor, operating temperature measuring method, involves measuring electrical resistance of gate electrode, and determining temperature of power component from resistance

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
"Small embedded sensors for accurate temperature measurements in DMOS power transistors" von M. Pfost et. Al (Microelectronic Test Structures (ICMTS)), Proceedings of the IEEE International Conference on Microelectronic Test Structures, March 22-25, 2010, Hiroshima, Japan 2010, Page(s): 3 - 7

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