DE19916599A1

DE19916599A1 - Ferroelektrischer SWL-Speicher und Schaltung zum Ansteuern desselben

Info

Publication number: DE19916599A1
Application number: DE19916599A
Authority: DE
Inventors: Hee Bok Kang
Original assignee: LG Semicon Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1998-04-22
Filing date: 1999-04-13
Publication date: 1999-11-04
Anticipated expiration: 2019-04-14
Also published as: JPH11306764A; DE19916599B4; KR19990080863A; DE19964457B4; KR100268908B1; JP3847975B2

Abstract

Es werden ein ferroelektrischer SWL(Split Word Line = unterteilte Wortleitung)-Speicher ohne Plattenleitung und eine Schaltung zum Ansteuern desselben offenbart. Der Speicher beinhaltet eine Vielzahl unterteilter Wortleitungen (SWL), die in einer Richtung mit festem Intervall angeordnet sind; eine Vielzahl von Bitleitungen, die in einer Richtung rechtwinklig zu den SWLs mit festem Intervall angeordnet sind; und eine ferroelektrische Einheitsspeicherzelle, die in jedem Paar benachbarter zweier SWLs und benachbarter zweier Bitleitungen angeordnet ist. Die Schaltung ist mit Folgendem versehen: einem X-Nachdecodierer (21) zum Empfangen und Decodieren von Adressen X und Z zum aktivierenden Ansteuern eines Zellenarrayblocks (23); einem Globalsteuerungsimpuls-Generator (16) zum Liefern eines Steuerungsimpulses, wie er zum Schreiben oder Lesen von Daten erforderlich ist, auf ein von außen empfangenes Signal CSBpad hin; einem Lokalsteuerungsimpuls-Generator (20) zum Empfangen des Steuerungsimpulses vom Globalsteuerungsimpuls-Generator und zum Liefern eines Steuerungssignals, wie es zum Schreiben und Lesen von Daten erforderlich ist; einem SWL-Zellenarrayblock zum Speichern von Daten; einem SWL-Treiber (22) zum Ansteuern des SWL-Zellenarrayblocks auf Steuerungssignale vom X-Nachdecodierer und vom Lokalsteuerungsimpuls-Generator hin; einem Y-Adressendecodierer (18) zum Decodieren eines von außen empfangenen Signals für Adressen Y; einer Spaltensteuerungseinheit zum Steuern von ...

Description

Die Erfindung betrifft nichtflüchtige ferroelektrische Spei cher, spezieller einen ferroelektrischen SWL(Split Word Line = unterteilte Wortleitung)-Speicher mit Plattenleitungen, und sie betrifft eine Schaltung zum Ansteuern desselben.

FRAMs (ferroelektrische RAMs) mit Datengeschwindigkeiten, die so hoch wie die von DRAMs sind, wie sie allgemein als Halbleiterspeicher verwendet werden, speichern Daten selbst im Zustand mit abgeschalteter Spannung, und sie ziehen Auf merksamkeit als Speicher der nächsten Generation auf sich. Wie DRAMs nutzen auch FRAMs Kondensatoren als Speicherzel len, jedoch mit einer ferroelektrischen Substanz zum Ausnut zen der hohen Restpolarisation der ferroelektrischen Sub stanz, so dass Daten selbst nach dem Wegnehmen eines zuvor angelegten elektrischen Felds nicht gelöscht werden.

Fig. 1 zeigt eine allgemeine Hystereseschleife einer ferro elektrischen Substanz, und Fig. 1b veranschaulicht den Auf bau eines Einheitskondensators bei einem bekannten ferro elektrischen Speicher.

Aus der in Fig. 1a dargestellten Hystereseschleife ist es erkennbar, dass die durch ein elektrisches Feld induzierte Polarisation selbst nach dem Wegnehmen eines elektrischen Felds nicht verschwindet, sondern auf einem bestimmten Wert verbleibt (Zustand d oder a), was auf spontaner Polarisation besteht. Diese Zustände d und a können den Werten 1 und 0 zugewiesen werden, um eine Speicherzelle zu realisieren. An ders gesagt, ist in Fig. 1b der Zustand, in dem eine positi ve Spannung an einen Knoten 1 angelegt wird, ein Zustand c in Fig. 1a, während der Zustand, in dem keine Spannung an den Knoten 1 angelegt ist, der Zustand d ist. Hierzu entge gengesetzt geht der Zustand von d auf f über, wenn eine ne gative Spannung an den Knoten 1 angelegt wird. Wenn keine Spannung an den Knoten 1 angelegt wird, geht der Zustand in den Zustand a über, und wenn erneut eine positive Spannung angelegt wird, geht der Zustand über b nach c über. Schließ lich kann selbst dann, wenn keine Spannung an den beiden En den des Kondensators anliegt, ein Datenwert in einem der zwei stabilen Zustände a oder b gespeichert werden. Auf der Hystereseschleife ist der Zustand c-d der Zustand logisch 1, und der a-f ist der Zustand logisch 0.

Beim Auslesen eines Datenwerts aus dem Kondensator wird der Zustand d gelöscht. Beim Stand der Technik wird ein Lesever stärker dazu verwendet, einen Datenwert unter Verwendung einer in einem Bezugsspannungsgenerator erzeugten Spannung und einer in einem Hauptzellenarray erzeugten Spannung zu lesen. In einer ferroelektrischen Bezugszelle werden zwei Modi mit der Polarität 1 und der Polarität 0 dazu verwendet, eine Bezugsspannung auf einer Bezugsbitlinie zu erzeugen. Demgemäß vergleicht der Leseverstärker eine Bitleitungsspan nung einer Hauptzelle und eine Bezugsbitleitungsspannung ei ner Bezugszelle, um Information in der Hauptzelle zu lesen. Durch Neueinschreiben des gelesenen Datenwerts innerhalb desselben Zyklus kann der gelöschte Datenwert wiedergewonnen werden.

Nun wird unter Bezugnahme auf die beigefügten Fig. 2 bis 6 ein bekannter FRAM erläutert. Es existieren 1T/1C-FRAMs mit einem Transistor und einem Kondensator in einer Einheitszel le sowie 2T/2C-FRAMS mit zwei Transistoren und zwei Konden satoren. Fig. 2 veranschaulicht ein bekanntes 1T/1C-FRAM-Zellenarray.

Gemäß Fig. 2 ist das bekannte 1T/1C-FRAM-Zellenarray mit einer Vielzahl von Wortleitungen W/L, die in einer Richtung mit festen Intervallen voneinander beabstandet angeordnet sind, einer Vielzahl von Plattenleitungen P/L, die zwischen Wortleitungen parallel zu diesen angeordnet sind, und einer Vielzahl von Bitleitungen B1, . . ., Bn versehen, die mit fes tem Intervall in der Richtung rechtwinklig zu jeder der Wortleitungen W/L und der Plattenleitungen P/L angeordnet sind. Jeder der Transistoren in einer Einheitsspeicherzelle verfügt über eine mit den Wortleitungen W/L verbundene Gate elektrode, eine mit einer benachbarten Bitleitung B/L ver bundene Sourceelektrode und eine mit einer ersten Elektrode des Kondensators verbundene Drainelektrode, wobei die zweite Elektrode des Kondensators mit einer benachbarten Platten leitung P/L verbunden ist.

Nun werden eine Ansteuerungsschaltung und der Betrieb des oben angegebenen bekannten 1T/1C-FRAM erläutert. Die Fig. 3a und 3b veranschaulichen gemeinsam eine Schaltung zum Ansteu ern des bekannten 1T/1C-FRAM, Fig. 4a veranschaulicht die zeitliche Lage von Signalen, um das Einschreiben in eine be kannte 1T/1C-FRAM-Zelle zu erläutern, und Fig. 4b veran schaulicht die zeitliche Lage von Signalen, um das Lesen aus einer bekannten 1T/1C-FRAM-Zelle zu erläutern.

Die bekannte Schaltung zum Ansteuern eines 1T/1C-FRAM ist mit Folgendem versehen: einem Bezugsspannungs-Erzeugungsteil 1 zum Erzeugen einer Bezugsspannung; einem Bezugsspannungs- Stabilisierteil 2 mit mehreren Transistoren Q1-Q4 und ei nem Kondensator C1 zum Stabilisieren einer Bezugsspannung auf zwei benachbarten Bitleitungen B1 und B2, da die Bezugs spannung vom Bezugsspannungs-Erzeugungsteil 1 nicht unmit telbar an einen. Leseverstärker geliefert werden kann; einen ersten Bezugsspannungs-Speicherteil 3 mit mehreren Transis toren Q6 und Q7 sowie Kondensatoren C2 und C3 zum Speichern des logischen Werts 1 und des logischen Werts 0 auf benach barten Bitleitungen; einen ersten Ausgleichsteil 4 mit einem Transistor Q5 zum Ausgleichen zweier benachbarter Bitleitun gen; einen ersten Hauptzellenarrayteil 5 mit mehreren Tran sistoren Q8, Q9, . . . sowie ferroelektrischen Kondensatoren C5, C6, . . ., die mit Wortleitungen W/L und Plattenleitungen P/L verbunden sind, um Daten zu speichern, einen ersten Le severstärkerteil 6 mit mehreren Transistoren Q10-Q15 und P-Leseverstärkern PSA zum Erfassen des Datenwerts in einer durch eine Wortleitung aus der Vielzahl von Zellen im Haupt zellenarrayteil 5 ausgewählten Zelle; einen zweiten Haupt zellenarrayteil 7 mit mehreren Transistoren Q26, Q27, . . . und Kondensatoren C7, C8, . . ., die mit voneinander verschie denen Wortleitungen und Plattenleitungen verbunden sind, um Daten zu speichern; einen zweiten Bezugsspannungs-Speicher teil 8 mit mehreren Transistoren Q28 und Q29 sowie Kondensa toren C9 und C10 zum Speichern des logischen Werts 1 und des logischen Werts 0 in benachbarten Bitleitungen; und einen zweiten Leseverstärkerteil 9 mit mehreren Transistoren Q16-Q25 und N-Leseverstärkern NSA zum Erfassen von Daten im zweiten Hauptzellenarrayteil 7.

Nun wird die Funktion dieses bekannten 1T/1C-FRAM erläutert. Dabei werden ein Schreib- und ein Lesemodus gesondert erläu tert.

Gemäß Fig. 4a werden zum Starten des Schreibmodus nach dem Aktivieren eines Signals CSBpad ein Chipsignal extern von Hoch nach Niedrig überführt, und ein Schreibmodus-Freigabe signal WEBpad ebenfalls von Hoch nach Niedrig überführt. Außerdem wird die Adressendecodierung gestartet, wobei auf einer ausgewählten Leitung ein Übergang von Niedrig nach Hoch ausgeführt wird, um eine Zelle auszuwählen. Während die Wortleitung auf Hoch gehalten wird, wird während eines In tervalls ein hohes Signal und während eines folgenden Inter valls ein niedriges Signal an eine entsprechende Plattenlei tung P/L angelegt. Zum Schreiben von logisch 1 oder 0 in die ausgewählte Zelle wird ein hohes oder niedriges Signal an eine entsprechende Bitleitung synchron mit dem Schreibfrei gabesignal angelegt. D. h., dass dann, wenn ein hohes Signal an die Bitleitung angelegt wird, um den logischen Wert 1 zu schreiben, derselbe innerhalb desjenigen Intervalls in den ferroelektrischen Kondensator eingeschrieben wird, in dem sich die Wortleitung auf Hoch befindet, während sich das Plattenleitungssignal auf Niedrig befindet, und um den logi schen Wert 0 einzuschreiben, wenn ein niedriges Signal an die Bitleitung angelegt wird, während das Plattenleitungs signal hoch ist. So wird entweder logisch 1 oder logisch 0 geschrieben.

Ein Lesevorgang wird wie folgt ausgeführt.

Gemäß Fig. 4b werden, wenn ein Signal CSBpad, ein Chipfrei gabesignal, extern von Hoch nach Niedrig aktiviert wird, bevor eine entsprechende Wortleitung ausgewählt wird, alle Bitleitungen durch ein Ausgleichersignal auf Niedrig ausge glichen. D. h., dass in Fig. 3 dann, wenn ein hohes Signal an den Ausgleichsteil 4 angelegt wird und ein hohes Signal an Transistoren Q19 und Q20 angelegt wird, um die Bitleitun gen über diese Transistoren zu erden, die Bitleitungen auf Niedrig ausgeglichen werden. Die Transistoren Q5, Q19 und Q20 werden abgeschaltet, was die entsprechenden Bitleitungen deaktiviert, und es wird eine Adresse decodiert, um eine entsprechende Wortleitung von Niedrig auf Hoch zu bringen, um eine entsprechende Zelle auszuwählen. Dann wird ein hohes Signal an die Plattenleitung der ausgewählten Zelle ange legt, um einen in den FRAM eingespeicherten Datenwert, der logisch 1 entspricht, zu löschen. Wenn der FRAM den logi schen Wert 0 speichert, wird der entsprechende Datenwert nicht gelöscht. Eine Zelle mit einem gelöschten Datenwert und eine Zelle ohne gelöschten Datenwert liefern entspre chend dem oben genannten Hystereseschleifenprinzip voneinan der verschiedene Signale. Der über die Bitleitung gelieferte Datenwert wird durch den Leseverstärker als logischer Wert 1 oder 0 erfasst. D. h., dass gemäß Fig. 1, da der Fall eines gelöschten Datenwerts der Fall ist, in dem sich der Zustand von d auf f ändert, und der Fall eines nicht gelöschten Da tenwerts der Fall ist, in dem sich der Zustand von a nach f ändert, dann, wenn der Leseverstärker nach einer bestimmten Zeit aktiviert wird, im Fall eines gelöschten Datenwerts derselbe verstärkt wird, um logisch 1 zu ergeben, während im Fall eines nicht gelöschten Datenwerts derselbe verstärkt wird, um logisch 0 zu liefern. Nachdem der Leseverstärker ein Signal verstärkt und geliefert hat, wird die Plattenlei tung von Hoch auf Niedrig deaktiviert, da in der Zelle der ursprüngliche Datenwert wiederhergestellt werden sollte, während ein hohes Signal an eine entsprechende Leitung ange legt wird.

Jedoch wird im Fall eines bekannten 1T/1C-FRAM, bei dem eine Referenzzelle mehr arbeitet als eine Hauptspeicherzelle, die Referenzzelle schnell beeinträchtigt, was eine instabile Be zugsspannung liefert. Außerdem ist auch das Einregeln der Bezugsspannung unter Verwendung einer Spannungsregelungs schaltung nicht stabil, da Einflüsse durch externe Span nungseigenschaften und Störsignale bestehen. Diese Probleme bei einem 1T/1C-FRAM sollten bei einem 2T/2C-FRAM nicht be stehen, bei dem alle praktisch anwendbaren Lösungen (Ent wicklungsstand hinsichtlich Elektrodenersatzmaterialien, Bauteile-Packungsdichte, Stabilität eines ferroelektrischen Dünnfilms, Betriebszuverlässigkeit usw.) berücksichtigt sind.

Fig. 5 veranschaulicht eine Anordnung bekannter 2T/2C-FPAM- Zellen, Fig. 6a veranschaulicht den zeitlichen Verlauf ver schiedener Signale für einen Schreibvorgang betreffend eine bekannte 2T/2C-FRAM-Zelle, und Fig. 6b veranschaulicht den zeitlichen Verlauf verschiedener Signale für einen Lesevor gang betreffend eine bekannte 2T/2C-FRAM-Zelle.

Gemäß Fig. 5 ist das Array der bekannten 2T/2C-FRAM-Zellen mit Folgendem versehen: einer Vielzahl von Wortleitungen W/L, die in einer Richtung voneinander beabstandet angeord net sind; einer Vielzahl von Plattenleitungen P/L, die par allel zu den Wortleitungen zwischen diesen angeordnet sind; und eine Vielzahl von Bitleitungen und Bitschienenleitungen B1, BB1, B2, BB2, die aufeinanderfolgend in der Richtung rechtwinklig zu den Wortleitungen W/L und den Plattenleitun gen P/L mit festem Intervall angeordnet sind. Außerdem sind Gateelektroden der zwei Transistoren in einer Einheitsspei cherzelle gemeinsam mit einer benachbarten Wortleitung W/L verbunden, die Sourceelektroden der Transistoren sind mit einer benachbarten Bitleitung B bzw. Bitschienenleitung BB verbunden, und die Drainelektroden der Transistoren sind je weils mit ersten Elektroden an zwei Kondensatoren verbunden, während die zweiten Elektroden der Kondensatoren gemeinsam mit einer benachbarten Plattenleitung P/L verbunden sind.

Nun werden eine Ansteuerungsschaltung und der Betrieb des Arrays der bekannten 2T/2C-FRAM-Zellen erläutert.

Beim Array bekannter 2T/2C-FRAM-Zellen werden logische Werte 1 oder 0 auf andere Art als bei den bekannten 1T/1C-FRAM- Zellen geschrieben und gelesen. D. h., dass gemäß Fig. 6a in einem Schreibmodus, wenn ein Signal CSBpad, ein Chipfreiga besignal, extern von Hoch nach Niedrig gebracht wird, das Array aktiviert wird, während gleichzeitig ein Schreibmodus- Freigabesignal WEBpad ebenfalls einen Übergang von Hoch nach Niedrig ausführt, um Signale Hoch und Niedrig oder Niedrig und Hoch abhängig vom logischen Wert, der geschrieben werden soll, an die Bitleitung und die Bitschienenleitung zu legen. Dann wird eine Adressendecodierung gestartet, um an einer Wortleitung einer ausgewählten Zelle einen Übergang von Niedrig auf Hoch auszuführen, um die Zelle auszuwählen. In nerhalb eines Intervalls, in dem die Wortleitung auf Hoch gehalten wird, wird eine entsprechende Plattenleitung P/L für ein festes Intervall auf Hoch und anschließend für ein festes Intervall auf Niedrig gehalten. D. h., dass zum Schreiben von logisch 1 ein hohes Signal an eine Bitleitung B-n und ein niedriges Signal an eine Bitleitung BB-n ange legt wird, und um logisch 0 zu schreiben, ein niedriges Si gnal an eine Bitleitung B-n und ein hohes Signal an eine Bitschienenleitung BB-n angelegt wird. So wird entweder lo gisch 1 oder logisch 0 geschrieben.

Nun wird der Lesevorgang für einen Datenwert aus einer Zelle erläutert.

Gemäß Fig. 6b wird ein Lesemodus dadurch aktiviert, dass ein Signal CSBpad, ein Chipfreigabesignal, extern von Hoch nach Niedrig gebracht wird. D. h., dass ein Schreibmodus-Freiga besignal WEBpad von Niedrig nach Hoch gebracht wird, um den Schreibmodus zu beenden und einen Lesemodus zu aktivieren. Bevor eine erforderliche Wortleitung ausgewählt wird, werden alle Bitleitungen durch ein Ausgleichersignal auf Niedrig ausgeglichen, was mit dem in Fig. 3b veranschaulichten 1T/1C-FRAM-Betrieb identisch ist. Nach Abschluss des Aus gleichs auf Niedrig wird eine Adresse decodiert, um ein Sig nal auf der erforderlichen Wortleitung von Niedrig nach Hoch zu bringen, wodurch die gewünschte Zelle ausgewählt wird. Außerdem wird ein hohes Signal an eine Plattenleitung der ausgewählten Zelle angelegt, um einen Datenwert auf der Bit leitung oder der Bitschienenleitung zu löschen. D. h., dass dann, wenn logisch 0 eingeschrieben ist, der Datenwert im mit der Bitleitung verbundenen Kondensator gelöscht wird, während dann, wenn logisch 0 eingeschrieben ist, der Daten wert im mit der Bitschienenleitung verbundenen Kondensator gelöscht wird. So wird abhängig vom auf der Bitleitung oder der Bitschienenleitung gelöschten Datenwert entsprechend dem Hystereseschleifenprinzip ein anderer Wert geliefert. Wenn der über die Bitleitung oder die Bitschienenleitung gelie ferte Datenwert durch den Leseverstärker erfasst wird, ist der Datenwert entweder logisch 1 oder logisch 0. Nachdem der Leseverstärker den Datenwert verstärkt und geliefert hat, wird die Plattenleitung von Hoch auf Niedrig deaktiviert, da in der Zelle der Datenwert wiederhergestellt werden sollte, während die erforderliche Wortleitung auf Hoch gelegt ist.

Bei den bekannten FRAMs und den Schaltungen zum Ansteuern derselben bestehen die folgenden Probleme.

Erstens besteht bei einem FRAM zwar der Vorteil, dass Daten selbst nach dem Abschalten der Spannung aufrechterhalten bleiben, jedoch bewirkt die Zellenplattenleitung ein kompli ziertes Layout und einen komplizierten Herstellungsprozess, was für Massenherstellung von Nachteil ist.

Zweitens beeinträchtigt das Bereitstellen eines Steuerungs signals an die Plattenleitung zum Lesen und Schreiben von Daten den Wirkungsgrad des Speichers.

Drittens kann bei einem bekannten FRAM das Integrationsprob lem nicht überwunden werden, wenn nicht neue Elektroden- und neue Sperrschichtmaterialien entwickelt werden.

Viertens existiert hinsichtlich der Integration ein weiteres Problem dahingehend, dass es nicht möglich ist, einen Kon densator unmittelbar auf einem Substrat aus Silizium oder Polysilizium herzustellen, was von bisher unangemessener Entwicklung der Technik zum Herstellen eines ferroelektri schen Films unmittelbar auf einer Siliziumoberfläche her rührt, was dazu führt, dass ein FRAM eine größere Fläche als ein DRAM mit demselben Speichervermögen aufweist.

Fünftens erfährt insbesondere bei einem bekannten 1T/1C-FRAM die Bezugszelle eine schnelle Beeinträchtigung ihrer ferro elektrischen Eigenschaften, was zu instabiler Bezugsspannung führt, da die Referenzzelle für einige hundert Hauptspeicher zur Verwendung bei Lesevorgängen vorhanden ist, so dass sie viel mehr betrieben wird, während die Funktion ihrer ferro elektrischen Substanz nicht vollständig gewährleistet ist.

Der Erfindung liegt die Aufgabe zugrunde, einen ferroelek trischen SWL-Speicher und eine Schaltung zum Ansteuern des selben ohne Zellenplattenleitung zu schaffen.

Diese Aufgabe ist hinsichtlich des Speichers durch die Lehre von Anspruch 1 und hinsichtlich der Schaltung durch die Leh ren der unabhängigen Ansprüche 11, 16, 20 und 35 gelöst.

Zusätzliche Vorteile, Aufgaben und andere Merkmale der Er findung werden teilweise in der folgenden Beschreibung dar gelegt, und teilweise werden sie dem Fachmann bei der Unter suchung des Folgenden oder beim Ausüben der Erfindung er kennbar. Die Aufgaben und Vorteile der Erfindung werden spe ziell durch die Maßnahmen erzielt, wie sie in den beigefüg ten Ansprüchen dargelegt sind.

Die Erfindung wird aus der nachfolgenden detaillierten Be schreibung und den beigefügten Zeichnungen, die nur zur Ver anschaulichung dienen und demgemäß für die Erfindung nicht beschränkende sind, vollständiger zu verstehen sein.

Fig. 1a veranschaulicht eine allgemeine Hystereseschleife einer ferroelektrischen Substanz;

Fig. 1b veranschaulicht den Aufbau eines Einheitskondensa tors bei einem bekannten ferroelektrischen Speicher;

Fig. 2 veranschaulicht ein bekanntes 1T/1C-FRAM-Zellenarray;

Fig. 3a und 3b veranschaulichen gemeinsam eine Schaltung zum Ansteuern des bekannten 1T/1C-FRAM;

Fig. 4a veranschaulicht zeitliche Verläufe von Signalen, um einen Schreibvorgang für eine bekannte 1T/1C-FRAM-Zelle zu erläutern;

Fig. 4b veranschaulicht zeitliche Verläufe von Signalen, um einen Lesevorgang für eine bekannte 1T/1C-FRAM-Zelle zu er läutern;

Fig. 5 veranschaulicht ein Array bekannter 2T/2C-FRAM-Zel len;

Fig. 6a veranschaulicht zeitliche Verläufe von Signalen, um einen Schreibvorgang für eine bekannte 2T/2C-FRAM-Zelle zu erläutern;

Fig. 6b veranschaulicht zeitliche Verläufe von Signalen, um einen Lesevorgang für eine bekannte 2T/2C-FRAM-Zelle zu er läutern;

Fig. 7 veranschaulicht ein Array ferroelektrischer SWL-Spei cherzellen gemäß einem bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 8 veranschaulicht eine Schaltung eines Arrays von fer roelektrischen SWL-Speicherzellen gemäß einem ersten Ausfüh rungsbeispiel der Erfindung;

Fig. 9 veranschaulicht eine Schaltung eines Arrays von fer roelektrischen SWL-Speicherzellen gemäß einem zweiten Aus führungsbeispiel der Erfindung;

Fig. 10 veranschaulicht eine Schaltung eines Arrays von fer roelektrischen SWL-Speicherzellen gemäß einem dritten Aus führungsbeispiel der Erfindung;

Fig. 11 veranschaulicht ein Blockdiagramm einer Schaltung zum Ansteuern eines erfindungsgemäßen SWL-Speichers;

Fig. 12 veranschaulicht ein Blockdiagramm eines Globalsteue rungsimpuls-Generators gemäß einem ersten bevorzugten Aus führungsbeispiel der Erfindung;

Fig. 13 veranschaulicht ein Blockdiagramm eines Globalsteue rungsimpuls-Generators gemäß einem zweiten bevorzugten Aus führungsbeispiel der Erfindung;

Fig. 14 veranschaulicht ein Blockdiagramm eines Empfangspuf fers gemäß einem ersten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 15 veranschaulicht ein Blockdiagramm eines Empfangspuf fers gemäß einem zweiten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 16 veranschaulicht ein Blockdiagramm eines Empfangspuf fers gemäß einem dritten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 17 veranschaulicht ein Blockdiagramm eines Empfangspuf fers gemäß einem vierten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 18 veranschaulicht ein Schaltbild eines Spannungsein schaltdetektors gemäß einem ersten bevorzugten Ausführungs beispiels der Erfindung;

Fig. 19 veranschaulicht ein Schaltbild einer Niederspan nungsbetrieb- und Störsignalbeseitigungseinrichtung gemäß einem ersten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 20 veranschaulicht ein Schaltbild einer Niederspan nungsbetrieb- und Störsignalbeseitigungseinrichtung gemäß einem Zweiten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 21 veranschaulicht ein Schaltbild einer Niederspan nungsbetrieb- und Störsignalbeseitigungseinrichtung gemäß einem dritten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 22 veranschaulicht ein Schaltbild einer Niederspan nungsbetrieb- und Störsignalbeseitigungseinrichtung gemäß einem vierten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 23 veranschaulicht ein Schaltbild einer ersten Steue rungseinheit gemäß einem ersten bevorzugten Ausführungsbei spiel der Erfindung;

Fig. 24 veranschaulicht ein Schaltbild einer zweiten Steue rungseinheit gemäß einem ersten bevorzugten Ausführungsbei spiel der Erfindung;

Fig. 25 veranschaulicht ein Schaltbild einer dritten Steue rungseinheit gemäß einem ersten bevorzugten Ausführungsbei spiel der Erfindung;

Fig. 26 veranschaulicht ein Schaltbild einer dritten Steue rungseinheit gemäß einem zweiten bevorzugten Ausführungsbei spiel der Erfindung;

Fig. 27 veranschaulicht ein Schaltbild einer dritten Steue rungseinheit gemäß einem dritten bevorzugten Ausführungsbei spiel der Erfindung;

Fig. 28 veranschaulicht ein Schaltbild einer vierten Steue rungseinheit gemäß einem ersten bevorzugten Ausführungsbei spiel der Erfindung;

Fig. 29 veranschaulicht ein Schaltbild einer vierten Steue rungseinheit gemäß einem zweiten bevorzugten Ausführungsbei spiel der Erfindung;

Fig. 30 veranschaulicht Funktionszeitpunkte des Spannungs einschaltdetektors bei der Erfindung;

Fig. 31 veranschaulicht Funktionszeitpunkte des Globalsteue rungsimpuls-Generators beim ersten Ausführungsbeispiel der Erfindung;

Fig. 32 veranschaulicht Funktionszeitpunkte des Globalsteue rungsimpuls-Generators beim zweiten Ausführungsbeispiel der Erfindung;

Fig. 33 veranschaulicht Funktionszeitpunkte des Globalsteue rungsimpuls-Generators beim dritten Ausführungsbeispiel der Erfindung; und

Fig. 34 veranschaulicht Funktionszeitpunkte des Globalsteue rungsimpuls-Generators beim vierten Ausführungsbeispiel der Erfindung.

Nun werden bevorzugte Ausführungsbeispiele der Erfindung un ter Bezugnahme auf die beigefügten Zeichnungen näher erläu tert.

Gemäß Fig. 7 beinhaltet der ferroelektrische Speicherchip gemäß dem ersten Ausführungsbeispiel der Erfindung im We sentlichen SWL-Treiber, jeweils zum Ansteuern unterteilter Wortleitungen, Zellenarrays zum Speichern von Daten sowie Kerne, die einen Leseverstärkerblock zum Erfassen von Daten und einen Bitleitungssteuerungsblock zum Steuern von Bitlei tungen enthalten. Die Zellenarrays sind links und rechts von einem SWL-Treiber angeordnet, und die Kerne sind nach oben und unten zwischen Zellenarrays angeordnet.

Nun wird ein Zellenarray im Einzelnen erläutert. Fig. 8 zeigt eine Schaltung eines Unterblockarrays ferroelektri scher SWL-Speicherzellen gemäß einem ersten Ausführungsbei spiel der Erfindung.

Gemäß Fig. 8 enthält ein ferroelektrisches SWL-Speicherzel lenarray eine Vielzahl unterteilter Wortleitungen (nachfol gend als SWL bezeichnet) SWL1-n, SWL2-n, . . . SWL2-n+3, die in einer Richtung mit festem Intervall angeordnet sind, und eine Vielzahl von Bitleitungen Bit-n, Bit-n+1, . . . RBit-n, RBit-n+1, die in einer Richtung rechtwinklig zu den SWLs mit festem Intervall angeordnet sind. Für jedes Paar zweier be nachbarter SWLs und zweier benachbarter Bitleitungen ist eine Einheitszelle ausgebildet. Eine Einheitszelle enthält einen ersten Transistor, dessen Gateelektrode mit einer ers ten SWL des Paars SWLs verbunden ist, und eine Sourceelek trode, die mit einer ersten Bitleitung des Paars Bitleitun gen verbunden ist, einen zweiten Transistor mit einer Gate elektrode, die mit der zweiten SWL des Paars SWLs verbunden ist, und eine Sourceelektrode, die mit der zweiten Bitlei tung des Paars Bitleitungen verbunden ist, einen ersten Kon densator mit einer ersten Elektrode, die mit der Drainelek trode des ersten Transistors verbunden ist, und einer zwei ten Elektrode, die mit der zweiten SWL verbunden ist, und einen zweiten Kondensator mit einer ersten Elektrode, die mit der Drainelektrode des zweiten Transistors verbunden ist, und einer zweiten Elektrode, die mit der ersten SWL verbunden ist. Das Zellenarray enthält tatsächlich einen Hauptzellenbereich zum Schreiben von Daten sowie einen Be zugszellenbereich zum Speichern eines Bezugswerts zum Lesen von Daten. So bilden Hauptzellen und eine Vielzahl von Bit leitungen für die Hauptzellen einen Hauptzellenunterblock, und ein Paar Bezugszellenbitleitungen RBit-n und RBit-n+1 für jeden Hauptzellenunterblock bilden einen Bezugszellenun terblock, und eine Vielzahl von Hauptzellenblöcken und eine Vielzahl von Bezugszellenunterblöcken bilden ein Zellenar ray.

Fig. 9 veranschaulicht eine Schaltung eines Unterblockarrays ferroelektrischer SWL-Speicherzellen gemäß einem zweiten Ausführungsbeispiel der Erfindung. Das System des ferroelek trischen SWL-Speicherzellenarrays gemäß dem zweiten Ausfüh rungsbeispiel der Erfindung ist dasselbe wie das gemäß dem ersten Ausführungsbeispiel, mit der Ausnahme, dass der Hauptzellenunterblock über acht Spalten verfügt, wobei der Bezugszellenunterblock über zwei Spalten verfügt. Darüber hinaus kann der Hauptzellenunterblock 2n Spalten (n ist eine ganze Zahl über 2) aufweisen, wobei der Bezugszellenblock zwei Spalten aufweist.

Fig. 19 veranschaulicht eine Schaltung eines ferroelektri schen SWL-Speicherzellenarrays gemäß einem dritten Ausfüh rungsbeispiel der Erfindung.

Gemäß Fig. 19 beinhaltet dieses ferroelektrische SWL-Spei cherzellenarray eine Vielzahl unterteilter Wortleitungen (nachfolgend als SWL bezeichnet) SWL1-n, SWL2-n, . . ., SWL2-n+3, die in einer Richtung mit festem Intervall angeordnet sind, und eine Vielzahl von Bitleitungen B-n, B-n+1 und Bit schienenleitungen BB-n, BB-n+1, die abwechselnd in einer Richtung rechtwinklig zu den SWLs mit festem Intervall ange ordnet sind. Für jedes Paar zweier benachbarter SWLs und ein Paar aus einer Bitleitung B und einer Bitschienenleitung BB, die einander benachbart sind, ist eine Einheitszelle ausge bildet. D. h., dass die Einheitszelle Folgendes aufweist: einen ersten Transistor, dessen Gateelektrode mit einer ers ten SWL des Paars SWLs verbunden ist, und einer Sourceelek trode, die mit der Bitleitung B verbunden ist; einen zweiten Transistor, dessen Gateelektrode mit der zweiten SWL des Paars SWLs verbunden ist, und einer Sourceelektrode, die mit der Bitschienenleitung BB verbunden ist; einen ersten Kon densator mit einer ersten Elektrode, die mit der Drainelek trode des ersten Transistors verbunden ist, und einer zwei ten Elektrode, die mit der zweiten SWL verbunden ist; und einen zweiten Kondensator mit einer ersten Elektrode, die mit der Drainelektrode des zweiten Transistors verbunden ist, und einer zweiten Elektrode, die mit der ersten SWL verbunden ist. Das ferroelektrische SWL-Speicherzellenarray gemäß dem dritten Ausführungsbeispiel der Erfindung ist den ferroelektrischen SWL-Speicherzellenarrays gemäß dem ersten und zweiten Ausführungsbeispiel mit der Ausnahme ähnlich, dass die geradzahligen Bitleitungen B beim ersten und zwei ten Ausführungsbeispiel durch die Bitschienenleitungen BB ersetzt sind und alle Bezugszellenunterblöcke beim ersten und zweiten Ausführungsbeispiel durch Hauptzellen ersetzt sind.

Nun wird eine Schaltung zum Ansteuern eines erfindungsgemä ßen ferroelektrischen Speichers erläutert. Fig. 11 veran schaulicht ein Blockdiagramm einer Schaltung zum Ansteuern eines solchen Speichers. Die Schaltung ist so ausgebildet, dass sie den Speicher gemäß dem ersten, zweiten oder dritten Ausführungsbeispiel ansteuert.

Gemäß Fig. 11 beinhaltet diese Schaltung Folgendes: einen X-Puffer 11 zum Puffern einer Adresse X, Y und Z; einen X- Vordecodierer 12 zum Vordecodieren des Signals vom X-Puffer 11; einen Z-Puffer 13 zum Puffern einer Adresse Z unter den Adressen X, Y und Z; einen Z-Vordecodierer 14 zum Vordeco dieren des Signals vom Z-Puffer 13; einen (X, Z-ATD)-Genera tor 15 zum Erfassen von Adressenübergangspunkten der Signale für die Adressen X und Z vom X-Puffer 11 bzw. vom Z-Puffer 13; einen Globalsteuerungsimpuls-Generator 16 zum Empfangen des Signals vom (X, Z-ATD)-Generator 15 und eines externen Signals CSBpad, um selbst ein Spannungseinschalt-Erfassungs signal zu erzeugen und um einen Grundimpuls zur Speicher steuerung entsprechend dem (X, Z-ATD)-Signal, dem Signal CSBpad und dem Spannungseinschalt-Erfassungssignal zu lie fern; einen Y-Puffer 17 zum Puffern der Adresse Y unter den von außen empfangenen Adressen X, Y und Z; einen Y-Vordeco dierer 18 zum Vordecodieren des Signals vom Y-Puffer 17; ei nen Y-ATD-Generator 19 zum Erfassen eines Adressenübergangs punkts im Signal der Adresse Y vom Y-Puffer 17; einen Lokal steuerungsimpuls-Generator 20 zum Verbinden eines Signals vom Globalsteuerungsimpuls-Generator 16, des Z-Vordecodier signals vom Z-Vordecodierer 14 und des Signals von Y-ATD-Generator 19 zu einem in jedem Speicherblock erforderlichen Impuls; einen X-Nachdecodierer 21 zum Zusammensetzen des X-Vordecodiersignals und des Z-Vordecodiersignals vom X-Vorde codierer 12 bzw. vom Z-Vordecodierer 14 zum Auswählen eines Zellenblocks; einen SWL-Treiber 22 zum Zusammensetzen von Signalen vom X-Nachdecodierer 21 und vom Lokalsteuerungsim puls-Generator 20 zum Ansteuern unterteilter Wortleitungen in jedem von SWL-Zellenblöcken 23; eine Spaltensteuerungs einheit 24 zum Zusammensetzen von Signalen vom Y-Vordecodie rer 18 und vom Lokalsteuerungsimpuls-Generator 20 zum Aus wählen einer Bitleitung (oder einer Bitschienenleitung); ei nen Leseverstärker mit I/O-Steuerungseinheit 25 zum Zusam mensetzen eines Signals vom Lokalsteuerungsimpuls-Generator 20 und eines Signals von der Spaltensteuerungseinheit 24 zum Steuern des Betriebs des Leseverstärkers und der Eingabe/Aus gabe (I/O); und eine I/O-Bussteuerungseinheit 26 zur Schnittstellenbildung zwischen einem externen Datenbus und dem Leseverstärker mit I/O-Steuerungseinheit 25.

Nun wird der Globalsteuerungsimpuls-Generator detaillierter erläutert. Fig. 12 zeigt ein Blockdiagramm desselben gemäß dem ersten bevorzugten Ausführungsbeispiel der Erfindung.

Gemäß Fig. 12 beinhaltet dieser Globalsteuerungsimpuls-Gene rator das Folgende: einen Empfangspuffer 31 zum Empfangen eines Signals, das zumindest das Signal CSBpad, das (X, Z-ATD)-Signal vom (X, Z-ATD)-Generator 15 und das Span nungseinhalt-Erfassungssignal enthält, um ein erstes und ein zweites Synchronisiersignal zu liefern; eine Niederspan nungsbetrieb- und Störsignalbeseitigungseinrichtung 32 zum Liefern eines Niederspannungs-Erfassungssignals zum Anhalten des Betriebs bei niedriger Spannung, eines Störungslöschsi gnals zum Filtern eines Störsignals im ersten Synchronisier signal, eines Voraktivierungsimpulses zum Vorabladen der Bitleitungen und dergleichen auf das erste Synchronisiersi gnal vom Empfangspuffer 31 hin sowie eines Rückkopplungssi gnals (viertes Steuerungssignal von einer zweiten Steue rungseinheit); eine erste Steuerungseinheit 33, die, wenn von der Niederspannungsbetrieb- und Störsignalbeseitigungs einrichtung 32 eine normale Versorgungsspannung geliefert wird, ein Signal empfängt, aus der die Störung beseitigt ist, und die ein erstes Steuerungssignal zum Steuern eines Aktivierungszeitpunkts für den Leseverstärker, ein zweites Steuerungssignal zum Steuern eines Spaltenauswählaktivie rungszeitpunkts und eines Bitleitungshochziehzeitpunkts für eine Bezugszelle sowie ein drittes Steuerungssignal zum Erz eugen eines Signals für den SWL-Treiber sowie andere Steue rungssignale erzeugt; eine zweite Steuerungseinheit 34 zum Empfangen des dritten Steuerungssignals von der ersten Steuerungseinheit 33, um ein Grundsignalverlauf-Erzeugungs signal S1 für die SWL1 und ein Grundsignalverlauf-Erzeu gungssignal S2 für die SWL2 in einem Paar SWLs für den SWL- Treiber, ein viertes Steuerungssignal, das ein Grundimpuls signal zum Steuern von Freigabezeitperioden der Signale S1 und S2 ist, und ein Impulssignal P2 mit einem Ansteuerungs vermögen, das gegenüber dem des vierten Steuerungssignals verbessert ist, zu erzeugen, und um das vierte Steuerungssi gnal als Rückkopplungssignal an die Niederspannungsbetrieb- und Störsignalbeseitigungseinrichtung 32 zu liefern und das Impulssignal P2 an den Lokalsteuerungsimpuls-Generator 20 zu liefern; eine dritte Steuerungseinheit 35 zum Empfangen des ersten und zweiten Synchronisiersignals vom Empfangspuffer 31 sowie des vierten Steuerungssignals von der zweiten Steuerungseinheit 34 und zum Liefern eines fünften Steue rungssignals zum Steuern von Synchronität mit dem Signal CSBpad, wenn alle Signale mit Ausnahme des Grundsignalver lauf-Erzeugungssignals S1 für die SWL1 und des Grundsignal verlauf-Erzeugungssignals S2 für die SWL2 deaktiviert sind, und eines sechsten Steuerungssignals zum Unterbrechen eines deaktivierten Zustands des Signals CSBpad, wenn dieses in einem Zustand deaktiviert ist, in dem das Grundsignalver lauf-Erzeugungssignal S1 für die SWL1 sowie das Grundsignal verlauf-Erzeugungssignal S2 für die SWL2 aktiviert sind, und um den aktivierten Zustand beizubehalten, bis die normalen Betriebsabläufe für das Grundsignalverlauf-Erzeugungssignal S1 für die SWL1 und das Grundsignalverlauf-Erzeugungssignal S2 für die SWL2 abgeschlossen sind und eine vierte Steue rungseinheit 36 zum Empfangen des fünften und sechsten Steuerungssignals von der dritten Steuerungseinheit 35, des ersten, zweiten und dritten Steuerungssignals von der ersten Steuerungseinheit 33 sowie des Voraktivierungsimpulses von der Niederspannungsbetrieb- und Störsignalbeseitigungsein richtung 32 und zum Liefern eines Freigabesignals SAN für ein NMOS-Bauteil sowie eines Freigabesignals SAP für ein PMOS-Bauteil im Leseverstärker, eines Steuerungssignals C1 zum Anschließen einer Bitleitung an einem Hauptzellenblock und eines ersten I/O-Knotens am Leseverstärker miteinander, eines Steuerungssignals C2 zum Verbinden einer Bitleitung an einem Bezugszellenblock und einem zweiten I/O-Knoten des Leseverstärkers miteinander, eines Steuerungssignals C3 zum Steuern von Niederspannungsvorabladevorgängen einer Bitlei tung an einer Hauptzelle, einer Bitleitung an einer Bezugs zelle und einem Knoten am Leseverstärker, und eines Steue rungssignals C4 zum Steuern des Aktivierungszeitpunkts eines Spaltenauswählvorgangs und eines Bitleitungs-Hochziehvor gangs für eine Bezugszelle.

Indessen kann dann, wenn die von außen zugeführten Signale (das Signal CSBpad, das (A, Z-ATD)-Signal und das Spannungs einschalt-Erfassungssignal) für den Globalsteuerungsimpuls- Generator beim ersten Ausführungsbeispiel konstant sind, die Niederspannungsbetrieb- und Störsignalbeseitigungseinrich tung weggelassen werden, was unter Bezugnahme auf ein zwei tes Ausführungsbeispiel erläutert wird. Fig. 13 veranschau licht ein Blockdiagramm eines Globalsteuerungsimpuls-Genera tors gemäß einem zweiten bevorzugten Ausführungsbeispiel der Erfindung.

Gemäß Fig. 13 beinhaltet dieser Globalsteuerungsimpuls-Gene rator das Folgende: einen Empfangspuffer 31 zum Empfangen eines Signals, das zumindest das Signal CSBpad, das (X, Z-ATD)-Signal vom (X, Z-ATD)-Generator 15 und das Spannungs einschalt-Erfassungssignal enthält, und um ein erstes und ein zweites Synchronisiersignal zu liefern; eine erste Steuerungseinheit 33 zum Empfangen des ersten Synchronisier signals vom Empfangspuffer 31 und zum Liefern eines ersten Steuerungssignals zum Steuern des Aktivierungszeitpunkts des Leseverstärkers, eines zweiten Steuerungssignals zum Steuern eines Spaltenauswähl-Freigabezeitpunkts und eines Bitlei tungs-Hochzieh-Zeitpunkts für eine Bezugszelle sowie eines dritten Steuerungssignals zum Liefern eines Signals für den SWL-Treiber sowie anderer Steuerungssignale; eine zweite Steuerungseinheit 34 zum Empfangen des dritten Steuerungssi gnals von der ersten Steuerungseinheit 33, zum Erzeugen ei nes Grundsignalverlauf-Erzeugungssignals S1 für die SWL1 und eines Grundsignalverlauf-Erzeugungssignals S2 für die SWL2 in einem Paar SWLs für den SWL-Treiber, eines vierten Steue rungssignal, das ein Grundimpulssignal zum Steuern von Akti vierungszeitperioden für die Signale S1 und S2 ist, und ei nes Impulssignals P2 mit einem Ansteuerunsvermögen, das ge genüber dem des vierten Steuerungssignals verbessert ist, und zum Liefern des Impulssignals P2 an den Lokalsteuerungs impuls-Generator 20; eine dritte Steuerungseinheit 35 zum Empfangen des ersten und zweiten Synchronisiersignals vom Empfangspuffer 31 und des vierten Steuerungssignals von der zweiten Steuerungseinheit 34 und zum Liefern eines fünften Steuerungssignals zum Steuern von Synchronität mit dem Si gnal CSBpad, wenn alle Signale mit Ausnahme des Grundsignal verlauf-Erzeugungssignals S1 für die SWL1 und des Grundsi gnalverlauf-Erzeugungssignals S2 für die SWL2 deaktiviert sind, und eines sechsten Steuerungssignals zum Unterbrechen des deaktivierten Zustands des Signals CSBpad, wenn dieses im Zustand deaktiviert ist, in dem das Grundsignalverlauf- Erzeugungssignal S1 für die SWL1 und das Grundsignalverlauf- Erzeugungssignal S2 für die SWL2 aktiviert sind, und um den aktivierten Zustand beizubehalten, bis die normalen Be triebsabläufe des Grundsignalverlauf-Erzeugungssignals S1 für die SWL1 und des Grundsignalverlauf-Erzeugungssignals S2 für die SWL2 abgeschlossen sind; und eine vierte Steuerungs einheit 36 zum Empfangen des fünften und sechsten Steue rungssignals von der dritten Steuerungseinheit 35, des ers ten, zweiten und dritten Steuerungssignals von der ersten Steuerungseinheit 33 und des Synchronisiersignals vom Emp fangspuffer 31 und zum Liefern eines Freigabesignals SAN für ein NMOS-Bauteil und eines Freigabesignals SAP für ein PMOS- Bauteil im Leseverstärker, eines Steuerungssignals C1 zum Verbinden einer Bitleitung an einem Hauptzellenblock und eines ersten I/O-Knotens am Leseverstärker miteinander, ei nes Steuerungssignals C2 zum Verbinden einer Bitleitung an einem Bezugszellenblock und eines zweiten I/O-Knotens am Leseverstärkers miteinander, eines St 46110 00070 552 001000280000000200012000285914599900040 0002019916599 00004 45991euerungssignals C3 zum Steuern eines Niederspannungsvorabladevorgangs einer Bitlei tung an einer Hauptzelle, einer Bitleitung an einer Bezugs zelle und eines Knotens am Leseverstärker, sowie eines Steuerungssignals C4 zum Steuern des Freigabezeitpunkts ei nes Spaltenauswählvorgangs und eines Bitleitungs-Hochzieh vorgangs einer Bezugszelle.

Indessen kann, was jedoch nicht dargestellt ist, die Nieder spannungsbetrieb- und Störsignalbeseitigungseinrichtung im Globalsteuerungsimpuls-Generator des ersten Ausführungsbei spiels eine Niederspannungsbetrieb-Beseitigungseinrichtung sein, die Betrieb bei niedriger Spannung verhindert, oder eine Störsignal-Beseitigungseinrichtung, die die Funktion der Störsignalbeseitigung hat.

Nun werden verschiedene Teile des oben genannten Global steuerungsimpuls-Generators bei der Erfindung detaillierter erläutert. Die Fig. 14 bis 17 zeigen Schaltbilder von Emp fangspuffern gemäß einem ersten bis vierten bevorzugten Aus führungsbeispiel der Erfindung.

Der in Fig. 14 dargestellte Empfangspuffer gemäß dem ersten bevorzugten Ausführungsbeispiel, der so ausgebildet ist, dass er nur das von außen zugeführte Signal CSBpad verwen det, beinhaltet Folgendes: drei in Reihe geschaltete Inver ter 41, 42 und 43 zum Invertieren des Signals CSBpad zum Liefern eines ersten Synchronisiersignals vom Inverter 43 und eines zweiten Synchronisiersignals vom Inverter 42. Wie es in Fig. 15 dargestellt ist, beinhaltet der Empfangspuffer gemäß dem zweiten bevorzugten Ausführungsbeispiel, der so ausgebildet ist, dass er das von außen zugeführte Signal CSBpad und ein Spannungseinschalt-Erfassungssignal empfängt, einen Spannungseinschaltdetektor 44 zum Liefern eines hohen Signals, bis die Spannung stabilisiert ist, wenn ein niedri ges Signal zum Stabilisieren des Schaltungsbetriebs gelie fert wird, ein NOR-Gatter 45 zum Unterziehen des von außen zugeführten Signals CSBpad und des Signals vom Spannungsein schaltdetektor 44 einer ODER-Operation und einer Invertie rung, einen Inverter 46 zum Invertieren des Signals vom NOR-Gatter zum Liefern eines zweiten Synchronisiersignals sowie einen Inverter 47 zum Invertieren des Signals vom Inverter 46 zum Liefern eines ersten Synchronisiersignals. Wie es in Fig. 16 dargestellt ist, beinhaltet der Empfangspuffer gemäß dem dritten bevorzugten Ausführungsbeispiel, der so ausge bildet ist, dass er das von außen zugeführte Signal CSBpad und das (X, Z-ATD)-Signal vom in Fig. 11. dargestellten (X, Z-ATD)-Generator 15 empfängt, ein System, das mit dem in Fig. 15 dargestellten identisch ist, mit Ausnahme, dass das NOR-Gatter 45 an seinem einen Eingangsanschluss das (X, Z-ATD)-Signal erhält. Wie es in Fig. 17 dargestellt ist, bein haltet der Empfangspuffer gemäß dem vierten bevorzugten Aus führungsbeispiel, der so ausgebildet ist, dass er das von außen zugeführte Signal CSBpad, das (X, Z-ATD)-Signal vom in Fig. 11 dargestellten (X, Z-ATD)-Generator 15 und das Span nungseinschalt-Erfassungssignal empfängt, ein System, das identisch mit dem in Fig. 15 dargestellten ist, mit der Aus nahme, dass anstelle des NOR-Gatters 45 ein NOR-Gatter 48 mit drei Empfangsanschlüssen verwendet ist, das das (X, Z-ATD)-Signal, das Signal CSBpad und das Spannungseinschalt- Erfassungssignal einer ODER-Operation und einer Invertierung unterzieht.

Nun wird eine Detailschaltung des Spannungseinschaltdetek tors erläutert. Fig. 18 zeigt ein Schaltbild eines solchen Detektors gemäß einem ersten bevorzugten Ausführungsbeispiel der Erfindung.

Gemäß Fig. 18 beinhaltet dieser Spannungsdetektor das Fol gende: einen Versorgungsspannungsanstiegsdetektor 233 mit PMOS-Transistoren 211-214 und NMOS-Transistoren 215-218 zum Erfassen eines Anstiegs der Versorgungsspannung; einen Verstärker 234 mit PMOS-Transistoren 219 und 220 und NMOS-Transistoren 221-224, um das Signal vom Versorgungsspan nungsanstiegsdetektor und die Versorgungsspannung einem Ver gleich und einer Verstärkung zu unterziehen; einen Rückkopp lungsteil 235 mit PMOS-Transistoren 225 und 229, einem NMOS-Tran sistor 230 sowie Invertern 226-228 zum Rückkoppeln eines Signals vom Verstärker 234 zum Liefern eines Signals, das Stabilität der Versorgungsspannung liefert; und eine Spannungseinschalt-Lieferungseinheit 236 mit Invertern 231 und 232 zum Verbessern des Steuerungsvermögens eines Signals vom Rückkopplungsteil 235 zur Verwendung im Globalsteue rungsimpuls-Generator.

Nun wird die Niederspannungsbetrieb- und Störsignalbeseiti gungseinrichtung bei der Erfindung erläutert. Fig. 19 und 20 veranschaulichen Schaltbilder derselben gemäß einem ersten bzw. einem zweiten bevorzugten Ausführungsbeispiel.

Diese Niederspannungsbetrieb- und Störsignalbeseitigungsein richtung verfügt über drei Funktionen:

- Erstens wird durch Erfassen einer niedrigen Spannung und durch Sperren eines Steuerungsimpulses bei niedriger Span nung ein Speicherzellen-Datenwert geschützt.
- Zweitens wird, durch Verzögern, die Impulsbreite eines Steuerungssignals C3 zur Verwendung beim Steuern eines Nie derspannungs-Vorabladevorgangs eines Leseverstärkers gesteu ert.
- Drittens werden Störsignale aus dem von außen zugeführten Signal (Signal CSBpad) beseitigt.

Demgemäß beinhaltet die Niederspannungsbetrieb- und Störsi gnalbeseitigungseinrichtung gemäß dem ersten bevorzugten Ausführungsbeispiel, wie es in Fig. 19 dargestellt ist, das Folgende: einen Niederspannungserfassungs- und Verzögerungs teil 68 zum Erfassen einer niedrigen Spannung zum Verzögern der Impulsbreite des Steuerungssignals C3 sowie einen Stör signal-Beseitigungsteil 69 zum Beseitigen von Störsignalen. Der Niederspannungserfassungs- und Verzögerungsteil 68 bein haltet eine erste Verzögerungseinheit 61 mit Invertern 79 und 80 zum Verzögern des ersten Synchronisiersignals vom Empfangspuffer 31 für eine vorgegebene Zeit; eine zweite Verzögerungseinheit 62 mit Invertern 76 und 78 zum Senken der Stromtreiberfähigkeiten eines PMOS-Transistor sowie In verter 75 und 77 zum Verbessern des Treibervermögens von PMOS-Transistoren und NMOS-Transistoren zum Verzögern der ansteigenden Flanke des ersten Synchronisiersignals zum Ver ringern der Breite eines hohen Impulses des ersten Synchro nisiersignals vom Empfangspuffer 31; Inverter 63 und 64 zum Invertieren der Signale von der ersten bzw. zweiten Verzöge rungseinheit 61 und 62; einen NMOS-Transistor 65 mit einer Gateelektrode und einer Sourceelektrode, die gemeinsam mit einem Spannungsversorgungsanschluss Vcc verbunden sind, und einer Drainelektrode, die mit dem Ausgangsanschluss des In verters 63 verbunden ist; einen NMOS-Transistor 67 mit einer Gateelektrode, die mit dem Ausgangsanschluss des Inverters 63 verbunden ist, einer Sourceelektrode, die mit dem Inver ter 64 verbunden ist, und einer Drainelektrode, die so aus gebildet ist, dass sie ein Signal weiterleitet; und einem PMOS-Transistor 66 mit einer geerdeten Gateelektrode und ei ner Source- und einer Drainelektrode, die mit dem Spannungs versorgungsanschluss bzw. der Drainelektrode des NMOS-Tran sistors 67 verbunden sind. Der Störsignal-Beseitigungsteil 69 beinhaltet einen Inverter 70 zum Invertieren des von der zweiten Steuerungseinheit 34 rückgelieferten vierten Steue rungssignals; ein NAND-Gatter 71 zum Unterziehen des Signals vom Niederspannungserfassungs- und Verzögerungsteil 68 und des Signals vom Inverter 70 einer UND-Operation und einer Invertierung; einen Inverter 72 zum Invertieren des Aus gangssignals des NAND-Gatters 71, ein NAND-Gatter 74, um das erste Synchronisiersignal vom Empfangspuffer 31 und das Aus gangssignal vom Inverter 72 einer UND-Operation und einer Invertierung zu unterziehen, um einen Voraktivierungsimpuls zum Steuern eines Vorabladevorgangs für den Leseverstärker zu liefern; und einen Inverter 73 zum Invertieren des Aus gangssignals des Inverters 72 zum Liefern eines Spannungser fassungs- und Störungsbeseitigungssignals.

Andererseits beinhaltet, wie es in Fig. 20 dargestellt ist, die Niederspannungsbetrieb- und Störsignalbeseitigungsein richtung gemäß dem zweiten bevorzugten Ausführungsbeispiel einen Störsignal-Beseitigungsteil zwischen dem Inverter 64 und dem NMOS-Transistor 67 im in Fig. 19 dargestellten Nie derspannungserfassungs- und Verzögerungsteil 68. D. h., dass der Störsignal-Beseitigungsteil 69 Folgendes beinhaltet: ei nen zwischen den Inverter 64 und den NMOS-Transistor 67 ge schalteten NMOS-Transistor 85; einen Inverter 86 zum Inver tieren des Rückkopplungssignals (des vierten Steuerungssig nals) von der zweiten Steuerungseinheit 34, um es an den NMOS-Transistor 85 zu liefern; und einen NMOS-Transistor 87 zum Verbinden des Ausgangs des NMOS-Transistor 67 mit Masse auf das Rückkopplungssignal hin. Außerdem kann ein System einer Niederspannungsbetrieb- und Störsignalbeseitigungsein richtung dadurch gebildet sein, dass Folgendes hinzugeführt wird: ein Inverter 81 zum Invertieren des Ausgangssignals des NMOS-Transistors 67; ein Inverter 82 zum Invertieren des Ausgangssignals des Inverters 81; ein NAND-Gatter 84, um das Ausgangssignal des Inverters 82 und das erste Synchronisier signal vom Empfangspuffer 31 einer UND-Operation und Inver tierung zu unterziehen, um einen Voraktivierungsimpuls zu liefern; und einen Inverter 83 zum Invertieren des Ausgangs signals des Inverters 82, um ein Niederspannungserfassungs- und Störungsbeseitigungssignal zu erzeugen. Außerdem können von der in den Fig. 19 oder 20 dargestellten Niederspan nungsbetrieb- und Störsignalbeseitigungseinrichtung der Nie derspannungserfassungs- und Verzögerungsteil 68 oder der Störsignal-Beseitigungsteil weggelassen werden. D. h., dass Fig. 21 einen Fall veranschaulicht, wenn nur ein Störsignal- Beseitigungsteil 69 vorhanden ist, ohne den Niederspannungs erfassungs-Verzögerungsteil in Fig. 19, während Fig. 22 ei nen Fall veranschaulicht, in dem der Niederspannungserfas sungs- und Verzögerungsteil 68 ohne den Störsignal-Beseiti gungsteil in Fig. 20 vorhanden ist.

In Fig. 23 ist ein detailliertes Schaltbild der ersten Steuerungseinheit im in Fig. 12 oder 13 dargestellten Glo balsteuerungsimpuls-Generator bei der Erfindung dargestellt.

Die erste Steuerungseinheit beinhaltet eine dritte Verzöge rungseinheit 104 mit Invertern 91-100 zum Verzögern des Niederspannungserfassungs- und Störungsbeseitigungssignals von der Niederspannungsbetrieb- und Störsignalbeseitigungs einrichtung oder des ersten Synchronisiersignals vom Emp fangspuffer 31 für eine bestimmte Zeitperiode zum Liefern eines ersten Steuerungssignals; einen Inverter 101 zum In vertieren des Signals von der dritten Verzögerungseinheit 104; ein NAND-Gatter 102, um das Niederspannungsbetrieb- und Störungsbeseitigungssignal von der Niederspannungsbetrieb- und Störsignalbeseitigungseinrichtung oder das erste Syn chronisiersignal vom Empfangspuffer 31 und ein Signal vom Inverter 101 einer UND-Operation und Invertierung zu unter ziehen, um ein zweites Steuerungssignal zu erzeugen; und einen Inverter 103 zum Invertieren des Ausgangssignals des NAND-Gatters 102 zum Liefern eines dritten Steuerungssi gnals.

Nun wird die zweite Steuerungseinheit bei der Erfindung er läutert. Fig. 24 veranschaulicht ein Schaltbild derselben gemäß einer ersten bevorzugten Ausführungsform.

Gemäß Fig. 24 beinhaltet diese zweite Steuerungseinheit eine dritte Verzögerungseinheit 148 mit mehreren Invertern 111, 113, 115, 117 und 119 zum Verringern der Stromtreiberfähig keiten eines PMOS-Transistors und zum Verbessern der Strom treiberfähigkeiten eines NMOS-Transistors im Leseverstärker sowie Inverter 112, 114, 116, 118 und 120 zum Verbessern der Stromtreiberfähigkeiten der PMOS-Transistoren und der NMOS-Transistoren zum Verzögern der fallenden Flanke des dritten Steuerungssignals von der ersten Steuerungseinheit 33 für eine vorbestimmte Zeitspanne; ein NOR-Gatter 121, um das Ausgangssignal der dritten Verzögerungseinheit 148 und das dritte Steuerungssignal einer ODER-Operation und Invertie rung zu unterziehen; eine vierte Verzögerungseinheit 149 mit mehreren Invertern 123, 125, 127, 129 und 131 zum Verringern der Stromtreiberfähigkeiten des PMOS-Transistors und zum Verbessern der Stromtreiberfähigkeiten des NMOS-Transistors im Leseverstärker sowie Inverter 122, 124, 126, 128 und 130 zum Verbessern der Stromtreiberfähigkeiten der PMOS-Transis toren und der NMOS-Transistoren zum Verzögern der steigenden Flanke des Signals vom NOR-Gatter 121 für eine vorbestimmte Zeitspanne; einen Inverter 132 zum Invertieren des dritten Steuerungssignals; ein NAND-Gatter 133, um die Ausgangssig nale des Inverters 132, des NOR-Gatters 121 und der vierten Verzögerungseinheit 149 einer UND-Operation und Invertierung zu unterziehen, um das vierte Steuerungssignal zu liefern; ein NAND-Gatter 134, um die Ausgangssignale des Inverters 132, der dritten Verzögerungseinheit 148 und des NAND-Gat ters 133 einer UND-Operation und Invertierung zu unterzie hen; eine fünfte Verzögerungseinheit 150 mit Invertern 135- 138 zum Verzögern der ansteigenden Flanke des Ausgangssig nals des NAND-Gatters 133 für eine vorbestimmte Zeitspanne; ein NAND-Gatter 141, um die Ausgangssignale des Inverters 113, des NAND-Gatters 134 und des NAND-Gatters 133 einer UND-Operation und Invertierung zu unterziehen; eine sechste Verzögerungseinheit 151 mit Invertern 142 und 143 zum Verzö gern der ansteigenden Flanke des Ausgangssignals des NAND-Gatters 141 um eine vorbestimmte Zeitspanne; eine Weiterlei teinheit 237 für das Signal S1 mit einem NAND-Gatter 139 und einem Inverter 140, um die Ausgangssignale der fünften Ver zögerungseinheit 150 und des NAND-Gatters 133 einer UND-Ope ration zu unterziehen, um das Grundsignalverlauf-Erzeugungs signal S1 für die SWL1 zu liefern; eine Weiterleiteinheit 238 für das Signal S2 mit einem NAND-Gatter 144 und einem Inverter 145, um die Ausgangssignale der sechsten Verzöge rungseinheit 151 und des NAND-Gatters 133 einer UND-Operati on zu unterziehen, um das Grundsignalverlauf-Erzeugungssi gnal S2 für die SWL2 zu erzeugen; und eine Impulssignal-Wei terleiteinheit 152 mit Invertern 146 und 147 zum Verbessern des Signaltreibervermögens des NAND-Gatters 133 zum Liefern eines Impulssignals P2.

Nun wird die dritte Steuerungseinheit bei der Erfindung er läutert. Fig. 25, 26 und 27 zeigen Schaltbilder der dritten Steuerungseinheit gemäß einem ersten, zweiten bzw. dritten bevorzugten Ausführungsbeispiel.

Gemäß Fig. 25 beinhaltet die dritte Steuerungseinheit gemäß dem ersten bevorzugten Ausführungsbeispiel eine Signalver längerungseinheit 172 mit einem Inverter 161 und NAND-Gat tern 162, 163 und 164 zum Empfangen des ersten Synchroni siersignals vom Empfangspuffer 31 und des vierten Steue rungssignals von der zweiten Steuerungseinheit 34 zum Ver längern des hohen Impulses des Impulssignals P2 von der zweiten Steuerungseinheit 34 bis zum Zeitpunkt, zu dem das Signal CSBpad auf Niedrig aktiviert gehalten wird; eine siebte Verzögerungseinheit 173 mit Invertern 165-168 zum Verzögern der ansteigenden Flanke eines Signals von der Sig nalverlängerungseinheit 172 um eine vorbestimmte Zeitspanne; ein NAND-Gatter 171, um das invertierte vierte Steuerungs signal und das zweite Synchronisiersignal vom Empfangspuffer 31 einer UND-Operation und Invertierung zu unterziehen, um das sechste Steuerungssignal zu liefern; eine Steuerungssig nal-Weiterleiteinheit 174 mit einem NAND-Gatter 169 und ei nem Inverter 170, um die Ausgangssignale der siebten Verzö gerungseinheit 173 und des NAND-Gatters 171 einer UND-Opera tion zu unterziehen, um das fünfte Steuerungssignal zu lie fern.

Gemäß Fig. 26 ist bei der dritten Steuerungseinheit gemäß dem zweiten bevorzugten Ausführungsbeispiel die Signalver längerungseinheit 172 aus dem System der in Fig. 25 darge stellten dritten Steuerungseinheit weggelassen, um das vier te Steuerungssignal unmittelbar an die siebte Verzögerungs einheit 173 zu liefern.

Gemäß Fig. 27 ist bei der dritten Steuerungseinheit gemäß dem dritten bevorzugten Ausführungsbeispiel die achte Verzö gerungseinheit 179 so ausgebildet, dass sie alle Teile (ein schließlich der ansteigenden und der fallenden Flanke) des Signals von der Signalverlängerungseinheit 172 verzögert, während in Fig. 25 die siebte Verzögerungseinheit 173 so ausgebildet ist, dass sie nur die ansteigende Flanke des Signals von der Signalverlängerungseinheit 172 verzögert.

Fig. 28 und 29 zeigen Schaltbilder eines ersten und eines zweiten Ausführungsbeispiels einer vierten Steuerungseinheit für den in Fig. 12 dargestellten Globalsteuerungsimpuls-Ge nerator gemäß einem ersten bevorzugten Ausführungsbeispiel.

Gemäß Fig. 28 beinhaltet die vierte Steuerungseinheit gemäß dem ersten bevorzugten Ausführungsbeispiel eine Leseverstär kersteuerungssignal-Weiterleiteinheit 199 mit Invertern 181, 183, 184 und 185 und einem NAND-Gatter 182, um das erste Steuerungssignal von der ersten Steuerungseinheit 33 und das fünfte Steuerungssignal von der dritten Steuerungseinheit 35 einer UND-Operation und Invertierung zu unterziehen, um ein Freigabesignal SAN für den NMOS-Transistor im Leseverstärker und ein Freigabesignal SAP für den PMOS-Transistor im Lese verstärker zu liefern; eine Bitleitungsschaltsignal-Weiter leiteinheit 200 mit einem NAND-Gatter 186 und Invertern 187- 191, um das dritte Steuerungssignal von der ersten Steue rungseinheit 33 und das fünfte Steuerungssignal von der dritten Steuerungseinheit 35 einer Logikoperation zu unter ziehen, um ein Steuerungssignal C1 zum Verbinden einer Bit leitung in einem Hauptzellenblock und eines ersten I/O-Kno tens am Leseverstärker sowie ein Steuerungssignal C2 zum Verbinden einer Bitleitung in einem Bezugszellenblock und eines zweiten I/O-Knotens am Leseverstärker zu erzeugen; eine Spaltensteuerungssignal-Weiterleiteinheit 201 mit einem NAND-Gatter 192 und Invertern 193, 194 und 195, um das zwei te Steuerungssignal von der ersten Steuerungseinheit 33 und das fünfte Steuerungssignal von der dritten Steuerungsein heit 35 einer Logikoperation zu unterziehen, um ein Steue rungssignal C4 zum Erzeugen eines Spaltensteuerungssignals zu liefern; und eine Vorabladesteuerungssignal-Weiterleite inheit 202 mit einem NAND-Gatter 196 und Invertern 197 und 198, um den Voraktivierungsimpuls von der Niederspannungsbe trieb- und Störsignalbeseitigungseinrichtung 32 und das sechste Steuerungssignal von der dritten Steuerungseinheit 35 einer Logikoperation zu unterziehen, um ein Vorablade steuerungssignal C3 zu erzeugen.

Gemäß Fig. 29 beinhaltet die vierte Steuerungseinheit gemäß dem zweiten bevorzugten Ausführungsbeispiel eine Lesever stärkersteuerungssignal-Weiterleiteinheit 199 mit Invertern 181, 183, 184 und 185 und einem NAND-Gatter 182, um das ers te Steuerungssignal von der ersten Steuerungseinheit 33 und das fünfte Steuerungssignal von der dritten Steuerungsein heit 35 einer UND-Operation und einer Invertierung zu unter ziehen, um ein Freigabesignal SAN für den NMOS-Transistor im Leseverstärker und ein Freigabesignal SAP für den PMOS-Tran sistor im Leseverstärker zu liefern; eine Bitleitungsum schaltsignal-Weiterleiteinheit 200 mit einem NAND-Gatter 186 und Invertern 187-191, um das dritte Steuerungssignal von der ersten Steuerungseinheit 33 und das fünfte Steuerungssi gnal von der dritten Steuerungseinheit 35 einer Logikopera tion zu unterziehen, um ein Steuerungssignal C1 zum An schließen einer Bitleitung in einem Hauptzellenblock und eines ersten I/O-Knotens am Leseverstärker sowie ein Steue rungssignal C2 zum Anschließen einer Bitleitung im Bezugs zellenblock und eines zweiten I/O-Knotens am Leseverstärker zu erzeugen; eine Spaltensteuerungssignal-Weiterleiteinheit 201 mit einem NAND-Gatter 192 und Invertern 193, 194 und 195, um das zweite Steuerungssignal von der ersten Steue rungseinheit 33 und das fünfte Steuerungssignal von der dritten Steuerungseinheit 35 einer Logikoperation zu unter ziehen, um ein Steuerungssignal C4 zum Erzeugen eines Spal tensteuerungssignals zu liefern; und eine Vorabladesteue rungssignal-Weiterleiteinheit 202 mit Invertern 197, 198 und 203, um das erste Synchronisiersignal vom Empfangspuffer 31 oder das sechste Steuerungssignal von der dritten Steue rungseinheit 35 einer Logikoperation zum Liefern eines Vor ablade-Steuerungssignals C3 zu liefern.

Nun wird ein Verfahren zum Ansteuern des oben genannten fer roelektrischen SWL-Speichers erläutert. Fig. 31 veranschau licht Signalverläufe in verschiedenen Teilen des Spannungs einschaltdetektors bei der Erfindung.

Für Fig. 31 ist angenommen, dass das Signal CSBpad, ein Chipfreigabesignal, auf der Massespannung fixiert ist, um den Chip in allen seinen Abschnitten beim Einschalten der Spannung in einen aktivierten Zustand zu überführen. Zu ei nem Zeitpunkt t1, wenn noch keine Spannung angelegt ist, be finden sich Knotensignale N1-N6 in geerdetem Zustand.

Intervall t1-t2

Die Spannung wird von der Massespannung auf Vcc angehoben. Das Signal am Knoten N1 steigt an, jedoch mit sanfter Stei gung, da der PMOS-Transistor 219 hochgezogen wird. Das Sig nal an einem Knoten N2 steigt aufgrund einer Verzögerung langsam an. Das Signal am Knoten N4 wird verstärkt, um zur Massespannung zu werden. Das Signal am Knoten N5 steigt in potentialungebundenem Zustand an, da sich der NMOS-Transis tor 230 im ausgeschalteten Zustand befindet, und das Signal am Knoten N6 steigt ebenfalls durch den Einfluss des Signals am Knoten N4 an.

Intervall t2-t3

Wenn der NMOS-Transistor 221 eingeschaltet wird, wenn die Signalspannung am Knoten N2 über eine Schwellenspannung Vtn ansteigt, wird der Verstärker in Funktion gebracht, so dass das Signal am Knoten N1 langsam fällt und das Signal am Kno ten N4 auf eine Spannung ansteigt, die nicht dazu ausreicht, das Ausgangssignal des Inverters 226 zu invertieren, um die Signale an den Knoten N5 und N6 auf Vcc zu halten.

Intervall jenseits von t3

Das Signal am Knoten N4 steigt weiter auf eine Spannung über einer Schwellenspannung Vt für den Inverter 226 an, wenn die Signale an den Knoten N5 und N6 von Hoch auf Niedrig inver tiert werden, um den NMOS-Transistor 224 auszuschalten, was den Verstärker 234 deaktiviert. Das Signal am Knoten N4 steigt durch den Strom vom PMOS-Transistor 225 auf Vcc an, und das Spannungseinschaltsignal wird in den niedrigen Zu stand gebracht. Daher wird, obwohl das Signal CSBpad auf Niedrig fixiert ist, das Spannungseinschaltsignal, das eines der empfangenen Signale ist, im Empfangspuffer 31 von Hoch, dem deaktivierten Zustand, auf Niedrig, den aktivierten Zu stand, geschaltet.

Nun werden Signalverläufe vom Globalsteuerungsimpuls-Genera tor bei der Erfindung unter Verwendung des Spannungsein schaltdetektors erläutert. Die Fig. 31 bis 34 veranschauli chen Funktionszeitpunkte beim ersten bis vierten Ausfüh rungsbeispiel eines Globalsteuerungsimpuls-Generators bei der Erfindung.

Die Funktionen von Globalsteuerungsimpuls-Generatoren bei der Erfindung differieren mehr oder weniger abhängig von Zellenarraysystemen, des Hin- und Herschaltens von Adressen X, Z oder des Hin- und Herschaltens von Adressen Y. Fig. 31 veranschaulicht die Funktion für den Fall, dass das Zellen array dergestalt ist, wie es in Fig. 8 oder 9 dargestellt ist, und die Adresse Y hin- und hergeschaltet wird. Da der Chip aktiviert ist, wenn sich das von außen zugeführte Chip freigabesignal CSBpad auf Niedrig befindet, wird der Chip in den aktivierten Zustand überführt, wenn das Signal CSBpad von Hoch auf Niedrig geschaltet wird. Daher ist ein deakti viertes Intervall im hohen Zustand erforderlich, um einen neuen Lese- oder Schreibvorgang auszuführen. Wie es in Fig. 31 dargestellt ist, ist ein kompletter Betriebszyklus in In tervalle von t1 bis t15 unterteilt, um eine zweckdienliche Erläuterung des Signalverhaltens zu ermöglichen. Als Erstes ist angenommen, dass das Signal CSBpad ab dem Startpunkt des Intervalls t1 bis zum Endpunkt des Intervalls t14 auf Nied rig aktiviert ist, während es ab dem Startpunkt des Inter valls t15 auf Hoch deaktiviert ist. Außerdem ist angenommen, dass kein Übergang in den Adressen X und Z existiert, und ein Übergang der Adresse Y am Startpunkt des Intervalls t7 und am Startpunkt des Intervalls t11 existiert, während sich das Signal CSBpad im aktivierten Zustand befindet. Eine Y-ATD-Einheit erfasst eine Änderung der Adresse Y zum Erzeu gen eines hohen Impulses von den Intervallen t7 auf t8 und von t11 auf t12. S1 und S2 sind Impulse zur Verwendung beim Erzeugen von Grundsignalverläufen für die Wortleitungen SWL1 und SWL2 für eine SWL-Zelle. Als Erstes erfährt das Signal CSBpad im Intervall t1 einen Übergang von Hoch auf Niedrig, um den Chip zu aktivieren, während die Adressen X, Y und Z in ihren Zuständen vor t1 gehalten werden. Das Signal Y-ATD erfährt von t7 auf t8 einen Übergang auf Hoch, wenn die Adresse Y zum Startzeitpunkt von t7 einen Übergang erfährt. Wenn die Adresse Y zu diesem Startzeitpunkt einen Übergang erfährt, erfährt das Signal Y-ATD in den Intervallen t11 bis t12 einen Übergang auf Hoch. Das Signal S1 wird bis zum In tervall t1 auf Niedrig gehalten, von den Intervallen t2 auf t3 auf Hoch, im Intervall t4 auf Niedrig, im Intervall t5 auf Hoch und von den Intervallen t6 bis t15 auf Niedrig. S2 wird von t3 auf t4 auf Hoch gehalten und ansonsten auf Nied rig gehalten. Das Signal C1, das das Grundsignal zum Steuern des Signalflusses zwischen einer Hauptzellenbitleitung und einem I/O-Anschluss am Leseverstärker ist, wird nur im In tervall t3 auf Niedrig gehalten und ansonsten auf Hoch ge halten, um den Signalfluss zwischen der Hauptzellenleitung und einem I/O-Anschluss am Leseverstärker nur im Intervall t3 zu unterbinden. Das Signal C2, das das Grundsignal zum Steuern des Signalflusses zwischen einer Bezugszellenbitlei tung und dem anderen I/O-Anschluss am Leseverstärker ist, liefert einen Impuls, der von t3 bis t14 auf Niedrig gehal ten wird, um den Signalfluss zwischen einer Bezugszellenbit leitung und dem anderen I/O-Anschluss am Leseverstärker von t3 bis t14 zu unterbinden. Das Signal C4, das den Signal übergang zwischen einer Hauptzellenbitleitung und einem ex ternen Datenbus und das Hochziehen einer Bezugszellenbitlei tung steuert, wird von t4 bis t14 auf Hoch gehalten, und es geht erneut zu einem Zeitpunkt auf Niedrig über, zu dem das Signal CSBpad deaktiviert wird (zum Endzeitpunkt des Inter valls t14), um eine Steuerung des Signalübergangs zwischen einer Hauptzellenbitleitung und dem externen Datenbus und dem Hochziehen einer Bezugszellenbitleitung nur von t4 bis t14 zuzulassen. Das Signal P2 wird von t2 bis t5 auf Hoch gehalten, in welchen Intervallen S1 und S2 auf Hoch gehalten sind, um diese Signale S1 und S2 vor einer Störung von außen zu schützen, und es geht erneut zum Startzeitpunkt von t6 auf Niedrig über. Das Signal C3, das eine niedrige Spannung vorab auf die Hauptzellenbitleitung und die Bezugszellenbit leitung lädt, bevor S1 und S2 aktiviert werden, erfährt, während es vor dem Intervall t1 bis zu diesem auf Hoch ge halten wird, zum Startzeitpunkt von t2 einen Übergang auf Niedrig, wo es bis zum Ende von t14 gehalten wird, um den Vorabladevorgang zu deaktivieren, und es erfährt erneut in anderen Intervallen als diesen (Zeitpunkt, zu dem das Signal CSBpad deaktiviert ist) einen Übergang auf Hoch. Das Signal SAN (Vorabsignal zum Erzeugen eines Signals SAN_C, das ein Signal zum Steuern von Transistoren mit NMOS-Transistoren zum Betreiben des Leseverstärkers im Leseverstärker mit I/O-Steuerungseinheit ist) wird wie zuvor auf Niedrig gehalten, und es geht zum Startpunkt von t3 auf Hoch und zu einem Zeitpunkt, zu dem das Signal CSBpad deaktiviert wird, auf Niedrig. Das Signal SAP (Vorabsignal eines Signals SAP_P, das Transistoren mit PMOS-Transistoren zum Betreiben des Le severstärkers im Leseverstärker mit I/O-Steuerungseinheit steuert) verhält sich entgegengesetzt zum Signal SAN; es wird bis zum Intervall t2, einem Vorabstadium, auf Hoch ge halten, geht zum Startpunkt von t3 auf Niedrig und geht zum Zeitpunkt, zu dem das Signal CSBpad deaktiviert wird, auf Hoch. So wird in einem Zustand, in dem das Signal CSBpad ak tiviert ist, wenn die Adresse Y einen Übergang erfährt, so dass Y-ATD auftritt, dann, wenn der Schreibmodus vorliegt, der Wert logisch 0 in Intervallen, in denen sowohl S1 als auch S2 hoch sind, in eine relevante Zelle eingeschrieben, d. h. vom Intervall t2 zum Intervall t3, und der Wert lo gisch 1 wird in Intervallen in die Zelle eingeschrieben, in denen nur eines der Signale S1 oder S2 hoch ist, d. h. vom Intervall t4 bis zum Intervall t5.

Der Betrieb des Globalsteuerungsimpuls-Generators ist derge stalt, wie es in Fig. 32 dargestellt ist, wobei es sich um das zweite Ausführungsbeispiel für den Fall handelt, dass das Zellenarraysystem dergestalt ist, wie es in Fig. 8 oder 9 dargestellt ist und die Adresse X, Z hin- und hergeschal tet wird. Ein vollständiger Betriebszyklus ist in Intervalle t1 bis t21 unterteilt, und die beiden Adressen X, Z erfahren einen Übergang zu den Startpunkten der Intervalle t7 und t14. Da die Funktion des Globalsteuerungsimpuls-Generators im Fall eines Hin- und Herschaltens der Adressen X, Z dem Betrieb des Globalsteuerungsimpuls-Generators im Fall des Hin-und Herschaltens der Adresse Y ähnlich ist, werden nur solche Funktionsabschnitte beschrieben, die verschieden sind. Während das Signal Y-ATD zum Zeitpunkt einen Übergang auf Hoch erfährt, zu dem die Adresse Y in Fig. 31 übergeht, werden, da beim zweiten Ausführungsbeispiel angenommen ist, dass beide Adressen X, Z an den Startpunkten der Intervalle t7 und t14 einen Übergang erfahren, die (X, Z-ATD)-Signale in den Intervallen t7 und t14 auf Hoch gehalten, während sie in den restlichen Intervallen auf Niedrig gehalten werden. Wenn die Adressen X, Z einen Übergang erfahren, setzt der Globalsteuerungsimpuls-Generator (X, Z-ATD)-Signale mit dem Signal CSBpad zusammen, wenn er diese verwendet. Daher er fasst der Globalsteuerungsimpuls-Generator, wenn die (X, Z-ATD)-Signale auf Hoch (t7 und t14) vorhanden sind, dass das Signal CSBpad im Intervall erneut aktiviert ist. Demgemäß liefert der Globalsteuerungsimpuls-Generator alle Signale erneut, um normalen Zugriff auf die Adressen X, Z zu ermög lichen. Beide Signale S1 und S2 starten erneut nach einem bestimmten Intervall (t1) ab dem Übergang des Signals CSBpad auf Niedrig, und sie starten auch nach einem bestimmten In tervall (t8 und t15) ab dem Zeitpunkt von Übergängen der (X, Z-ATD)-Signale auf Niedrig. D. h., dass das Signal S1 in den Intervallen t2 und t3, t5, t9 und t10, t16 und t17 sowie t19 auf Hoch gehalten wird, während es in den restlichen Intervallen auf Niedrig gehalten wird. Außerdem wird das Signal S2 in den Intervallen t2-t4, t9-t11 und t16-t18 auf Hoch gehalten, während es in den restlichen Intervallen auf Niedrig gehalten wird. Das Signal C1 erfährt für ein In tervall (t3, t10 und t17) der Intervalle, in denen sowohl S1 als auch S2 auf Hoch stehen (t1-t3, t9 und t10 sowie t16 und t17) einen Übergang auf Niedrig, wo es gehalten wird, und es erfährt erneut einen Übergang auf Hoch. Das Signal C2 erfährt zum Zeitpunkt, zu dem das Signal C1 auf Niedrig übergeht, einen Übergang von Hoch auf Niedrig, und es er fährt zum Zeitpunkt, zu dem das (X, Z-ATD)-Signal einen Übergang auf Hoch erfährt, einen Übergang von Niedrig auf Hoch. Das Signal C4 erfährt zu einem Zeitpunkt, zu dem das Signal C1 auf Hoch übergeht, einen Übergang von Hoch auf Niedrig, und zu einem Zeitpunkt, zu dem das (X, Z-ATD)-Si gnal auf Hoch übergeht, erfährt es einen Übergang von Hoch auf Niedrig. Das Signal P2 erfährt zu einem Zeitpunkt, zu dem beide Signale S1 und S2 auf Hoch übergehen, einen Über gang von Niedrig auf Hoch, und es erfährt zu einem Zeit punkt, zu dem die (X, Z-ATD)-Signale auf Hoch übergehen, einen Übergang von Niedrig auf Hoch. Die Signale SAN und SAP erfahren zum Zeitpunkt, zu dem das Signal C2 einen Übergang erfährt, einen Übergang auf entgegengesetzte Zustände. Dem gemäß wird der logische Wert 0 in Intervallen, in denen bei de Signale S1 und S2 auf Hoch stehen, d. h. in den Interval len t1-t3, t9 und t10 sowie t16 und t17 in eine relevante Zelle eingeschrieben, während der logische Wert 0 in solchen Intervallen, in denen nur eines der Signale S1 und S2 auf Hoch steht, d. h. in den Intervallen t4 und t5, t11 und t12 sowie t18 und t19 in eine relevante Zelle eingeschrieben wird.

Die Funktion des Globalsteuerungsimpuls-Generators im Fall, wenn das Zellenarray das in Fig. 10 dargestellte System ein nimmt und die Adresse Y hin- und hergeschaltet wird, ist dergestalt, wie es in Fig. 33 dargestellt ist. Ein vollstän diger Betriebszyklus ist in Intervalle t1 bis t15 unter teilt, um das Verhalten von Signalen zu erläutern. Das in Fig. 10 dargestellte Zellenarraysystem benötigt keine Signa le C1 und C2, da es über Bitleitungen und Bitschienenleitun gen, jedoch ohne Bezugszellen, verfügt. Es ist angenommen, dass das Signal CSBpad vom Startzeitpunkt des Intervalls t1 bis zum Endzeitpunkt des Intervalls t14 auf Niedrig deakti viert ist und ab dem Startzeitpunkt des Intervalls t15 auf Hoch deaktiviert wird, und dass, während dieses Signals CSBpad aktiviert ist, zwar die Adressen X, Z keinen Übergang erfahren, jedoch die Adresse Y zu den Startzeitpunkten der Intervalle t7 und t11 einen Übergang erfährt. Dann erfährt das Signal Y-ATD beim Erfassen eines Übergangs der Adresse Y, vom Intervall t7 bis zum Intervall t8 sowie vom Intervall t11 bis zum Intervall t12 einen Übergang auf Hoch, wo es ge halten wird. Signale S1 und S2, die dazu verwendet werden, Grundsignalverläufe für die unterteilten Wortleitungen SWL1 und SWL2 der SWL-Speicherzelle zu erzeugen, werden als Im pulse geliefert, und zwar S1 als Impulse, die in den Inter vallen t2 und t3 sowie t5 hoch sind, sowie S2 als Impulse, die in den Intervallen t2-t4 hoch sind. Das Signal C4, das ein Signal zum Steuern des Signalübergangs zwischen einer Hauptzellenleitung und einem externen Datenbus und zum Steu ern des Hochziehens der Hauptzellenbitleitung und -bitschie nenleitung ist, erfährt zum Startzeitpunkt des Intervalls t4 einen Übergang von Niedrig auf Hoch, und erneut einen Über gang auf Niedrig zum Zeitpunkt, zu dem das Signal CSBpad de aktiviert wird (vor dem Start von t15), was einen Signal übergang zwischen einer Hauptzellenbitleitung und einer Da tenleitung ermöglicht. Da das Signal P2 so ausgebildet ist, dass es in den Intervallen P2-P5 auf Hoch gehalten wird, in denen beide Signale S1 und S2 normale Impulse (auf Hoch) aufweisen, synchronisiert es die Signale S1 und S2, um zu verhindern, dass sie durch andere Signale gestört werden. D. h., dass das Signal P2 dadurch, dass es in den Interval len zwischen t2 bis t5, in denen die Signale S1 und S2 nor mal sind, diese normalen Signale S1 und S2 in diesen Inter vallen vor Störungen durch andere Signale schützt. Zum Deak tivieren des Vorabladevorgangs in den Intervallen t2-t4 und zum Ermöglichen eines Vorabladevorgangs in den restli chen Intervallen wird das Signal C3 bis zum Intervall t1 auf Hoch gehalten, es erfährt zum Startzeitpunkt von t2 einen Übergang auf Niedrig, und es geht erneut zum Zeitpunkt auf Hoch über, zu dem das Signal CSBpad deaktiviert wird. Das Signal SAN, das ein Vorabsignal zum Erzeugen eines Signals SAN_C ist, das ein Signal zum Steuern von NMOS-Transistoren zum Betreiben des Leseverstärkers im Leseverstärker mit I/O-Steuerungseinheit ist, wird auf Niedrig gehalten, und es er fährt zum Startzeitpunkt einen Übergang auf Hoch und zum Zeitpunkt, zu dem das Signal CSBpad deaktiviert wird, einen Übergang auf Niedrig. Das Signal SAP, ein Vorabsignal eines Signals SAP_P, das PMOS-Transistoren zum Betreiben des Lese verstärkers im Leseverstärker mit I/O-Steuerungseinheit steuert, verhält sich entgegengesetzt zum Signal SAN; es wird bis zum Intervall t2 auf Hoch gehalten, es erfährt zum Startzeitpunkt von t3 einen Übergang auf Niedrig, und es geht erneut zum Zeitpunkt, zu dem das Signal CSBpad deakti viert wird, auf Hoch über. Demgemäß wird in Intervallen, in denen beide Signale S1 und S2 hoch sind, der logische Wert 0 in eine relevante Zelle eingeschrieben, d. h. in den Inter vallen t2 und t3. Der logische Wert 1 wird in Intervallen, in denen nur eines der Signale S1 und S2 hoch ist, d. h. in den Intervallen t4 und t5, in eine relevante Zelle eingeschrie ben.

Der Betrieb des Globalsteuerungsimpuls-Generators im Fall, wenn das Zellenarray das in Fig. 10 dargestellte System auf weist und die Adressen X, Z hin- und hergeschaltet werden, ist in Fig. 34 dargestellt, die ein zweites Ausführungsbei spiel zeigt. Da der Betrieb des Globalsteuerungsimpuls-Gene rators beim Hin- und Herschalten der Adressen X, Z ähnlich dem Betrieb beim Hin- und Herschalten der Adresse Y ist, werden hier nur verschieden arbeitende Teile erläutert.

Während das Signal Y-ATD zum Zeitpunkt auf Hoch geht, zu dem die Adresse Y in Fig. 33 einen Übergang aufweist, gehen die (X, Z-ATD)-Signale dann auf Hoch, wenn die (X, Z-ATD)-Adres sen in Fig. 34 einen Übergang erfahren. Der Globalsteue rungsimpuls-Generator setzt die (X, Z-ATD)-Signale mit dem Signal CSBpad zusammen, wenn er sie bei einem Übergang der Adressen X, Z verwendet. Daher erfasst der Globalsteuerungs impuls-Generator, wenn die (X, Z-ATD)-Signale auf Hoch ste hen (t7 und t14), dass das Signal CSBpad im Intervall erneut aktiviert ist. Demgemäß erzeugt der Globalsteuerungsimpuls- Generator alle Signale erneut, um normale Zugriffe auf die Adressen X, Z zu ermöglichen. Die Signale S1 und S2 werden beide nach einem bestimmten Intervall (t1) ab dem Übergang des Signals CSBpad auf Niedrig gestartet, und sie werden auch nach einem bestimmten Intervall (t8 und t15) ab dem Zeitpunkt von Übergängen der (X, Z-ATD)-Signale auf Niedrig gestartet. Das Signal C4 geht zum Zeitpunkt von Hoch auf Niedrig über, zu dem das Signal S1 auf Niedrig übergeht und das Signal S2 auf Hoch gehalten wird, und es geht zum Zeit punkt von Hoch auf Niedrig über, zu dem die (X, Z-ATD)-Sig nale auf Hoch übergehen. Das Signal P2 geht zum Zeitpunkt, zu dem die beiden Signale S1 und S2 auf Hoch übergehen, von Niedrig auf Hoch über, und es geht zum Zeitpunkt, zu dem die Signale S1 und S2 auf Niedrig übergehen, von Hoch auf Nied rig über. Das Signal C3 geht zum Zeitpunkt, zu dem beide Signale S1 und S2 auf Hoch übergehen, von Hoch über Niedrig über, und es geht zum Zeitpunkt, zu dem die (X, Z-ATD)-Sig nale auf Hoch übergehen, von Niedrig auf Hoch über. Die Sig nale SAN und SAP werden nach einer vorbestimmten Verzögerung ab dem Zeitpunkt, zu dem beide Signale S1 und S2 hoch sind, einem Übergang unterzogen, und sie gehen zum Zeitpunkt, zu dem die (X, Z-ATD)-Signale auf Hoch übergehen, in die ent gegengesetzten Zustände über. Demgemäß wird in den Inter vallen, in denen beide Signale S1 und S2 hoch sind, der lo gische Wert 0 in eine relevante Zelle eingeschrieben, d. h. in den Intervallen t2 und t3, t9 und t10 sowie t16 und t17. Außerdem wird der logische Wert 1 in denjenigen Intervallen in eine relevante Zelle eingeschrieben, in denen nur eines der Signale S1 und S2 hoch ist, d. h. in den Intervallen t4 und t5, t11 und t12 sowie t18 und t19.

Der erfindungsgemäße ferroelektrische SWL-Speicher und die erfindungsgemäße Schaltung zum Ansteuern desselben zeigen die folgenden Vorteile.

Erstens erleichtert das Anbringen unterteilter Wortleitun gen, die die Funktion von Plattenleitungen übernehmen, so dass solche fehlen, Verbesserungen bei der Packungsdichte und den Wirkungsgrad als Speicher, da beim Lesen und Schrei ben kein gesondertes Plattenleitungs-Steuerungssignal mehr erforderlich ist.

Zweitens kann eine Beeinträchtigung der Bezugszellen verhin dert werden, da das Verhältnis von Bezugszellen zu zugehöri gen Hauptzellen bei der Erfindung deutlich geringer als im Stand der Technik ist. Zu dieser Beeinträchtigung kommt es in Stand der Technik, da hinsichtlich der ferroelektrischen Substanz Schwierigkeiten bestehen und eine Bezugszelle bei Lesevorgängen für einige hundert Hauptzellen verwendet wird, so dass jede Bezugszelle stark beansprucht wird, was zu ei ner schnellen Beeinträchtigung der ferroelektrischen Eigen schaften der in ihr vorhandenen ferroelektrischen Substanz führt.

Drittens erleichtert die Verwendung von Signalen X, Y, Z-ATD zusätzlich zum Signal CSBpad, das allgemein zum Aktivieren eines ferroelektrischen Speichers verwendet wird, die Chip funktion im Modus mit schnellem Spaltenzugriff, was eine Verbesserung der Chipzugriffsgeschwindigkeit ermöglicht, einhergehend mit wirkungsvoller Verwaltung des Speicherbe triebs. D. h., dass der Chip in Fällen betrieben werden kann, in denen im Wesentlichen nur die Adressen X, Z einen Übergang erfahren oder nur die Adresse Y einen Übergang er fährt, wobei der Chip im Betrieb hinsichtlich Wechselwirkun gen zwischen Adressen X, Y und Z geschützt ist, wenn der Chip durch das Signal CSBpad aktiviert ist. Außerdem kann, wenn nur die Adressen X, Z einen Übergang erfahren, derselbe Betrieb wie bei Aktivierung des Chips durch das Signal CSBpad unter Verwendung eines (X, Z-ATD)-Signals realisiert werden, da noch keine gültigen Daten im Leseverstärker ein gespeichert sind, und wenn nur die Adresse Y einen Übergang erfährt, kann ein bereits im Leseverstärker eingespeicherter Datenwert gelesen werden, da die unterteilten Wortleitungen SWL1 und SWL2 für die Zeilenadresse keinen Übergang erfah ren, und in einem Schreibmodus kann unter Verwendung des Signals Y-ATD ein normaler Schreibvorgang erfolgen.

Claims

1. Ferroelektrischer SWL-Speicher mit:

- SWL-Treibern zum Ansteuern unterteilter Wortleitungen (SWL);
- Zellenarrays zum Speichern von Daten und
- Kernen mit jeweils einem Leseverstärkerblock zum Lesen von Datenwerten und einem Bitleitungs-Steuerungsblock zum Steu ern von Bitleitungen, wobei jedes der Zellenarrays links und rechts von einem der SWL-Treiber zentrisch zu diesen ange ordnet ist und jeder der Kerne oberhalb und unterhalb einem jeweiligen Zellenarray zwischen denselben angeordnet ist (Fig. 7).

2. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass das Zellenarray tatsächlich Hauptzellenblöcke zum Schreiben von Daten und Bezugszellenblöcke aufweist, die Bezugswerte zum Lesen von Daten speichern.

3. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass ein Zellenarray eine Vielzahl von Hauptzellenunterblöcken und eine Vielzahl von Bezugszellenunterblöcken aufweist, wo bei jeder der Hauptzellenunterblöcke eine Vielzahl geradzah liger Spalteneinheiten aufweist und jeder der Bezugszellen unterblöcke zwei Spalteneinheiten aufweist.

4. Speicher nach Anspruch 3, dadurch gekennzeichnet, dass jeder der Hauptzellenunterblöcke vier Spalteneinheiten auf weist.

5. Speicher nach Anspruch 3, dadurch gekennzeichnet, dass jeder der Hauptzellenunterblöcke acht Spalteneinheiten auf weist.

6. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass jedes der Zellenarrays Folgendes aufweist:

- eine Vielzahl unterteilter Wortleitungen (SWL), die in ei ner Richtung mit festem Intervall angeordnet sind;
- eine Vielzahl von Bitleitungen, die in einer Richtung rechtwinklig zu den SWLs mit festen Intervallen angeordnet sind; und
- eine ferroelektrische Einheitsspeicherzelle, die in jedem Paar benachbarter zweier SWLs und benachbarter zweier Bit leitungen angeordnet ist.

7. Speicher nach Anspruch 6, dadurch gekennzeichnet, dass die ferroelektrische Einheitsspeicherzelle Folgendes auf weist:

- einen ersten Transistor, dessen Gateelektrode mit einer ersten SWL eines Paars SWLs verbunden ist und einer Source elektrode, die mit einer ersten Bitleitung eines Paars Bit leitungen verbunden ist;
- einen zweiten Transistor mit einer Gateelektrode, die mit der zweiten SWL des Paars SWLs verbunden ist, und einer Sourceelektrode, die mit der zweiten Bitleitung des Paars Bitleitungen verbunden ist;
- einen ersten Kondensator mit einer ersten Elektrode, die mit der Drainelektrode des ersten Transistors verbunden ist, und einer zweiten Elektrode, die mit der zweiten SWL verbun den ist; und
- einen zweiten Kondensator mit einer ersten Elektrode, die mit der Drainelektrode des zweiten Transistors verbunden ist, und einer zweiten Elektrode, die mit der ersten SWL verbunden ist.

8. Speicher nach Anspruch 6, dadurch gekennzeichnet, dass jede der Vielzahl von Bitleitungen eine Vielzahl von Unter blöcken beinhaltet, von denen jeder mehrere Spalten von Bit leitungen für Hauptzellen zur Datenspeicherung und zwei Spalten von Bitleitungen für Bezugszellen zum Liefern einer Bezugsspannung aufweist.

9. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass jedes der Zellenarrays Folgendes beinhaltet:

- eine Vielzahl unterteilter Wortleitungen (SWLs), die in einer Richtung mit festem Intervall angeordnet sind;
- eine Vielzahl von Bitleitungen und eine Vielzahl von Bit schienenleitungen, die beide abwechselnd rechtwinklig zu den SWLs mit festem Intervall angeordnet sind; und
- eine ferroelektrische Einheitsspeicherzelle, die in jedem Paar benachbarter Paare SWLs und in einem Paar aus einer Bitleitung und einer Bitschienenleitung, die benachbart sind, angeordnet ist.

10. Speicher nach Anspruch 9, dadurch gekennzeichnet, dass die ferroelektrische Einheitsspeicherzelle Folgendes auf weist:

- einen ersten Transistor, dessen Gateelektrode mit einer ersten SWL eines Paars SWLs verbunden ist und einer Source elektrode, die mit einer ersten Bitleitung verbunden ist;
- einen zweiten Transistor mit einer Gateelektrode, die mit der zweiten SWL des Paars SWLs verbunden ist, und einer Sourceelektrode, die mit einer Bitschienenleitung verbunden ist;
- einen ersten Kondensator mit einer ersten Elektrode, die mit der Drainelektrode des ersten Transistors verbunden ist, und einer zweiten Elektrode, die mit der zweiten SWL verbun den ist; und
- einen zweiten Kondensator mit einer ersten Elektrode, die mit der Drainelektrode des zweiten Transistors verbunden ist, und einer zweiten Elektrode, die mit der ersten SWL verbunden ist.

11. Schaltung zum Ansteuern eines ferroelektrischen SWL-Speichers, mit:

- einem X-Nachdecodierer (21) zum Empfangen und Decodieren von Adressen X und Z zum aktivierenden Ansteuern eines Zel lenarrayblocks (23);
- einem Globalsteuerungsimpuls-Generator (16) zum Liefern eines Steuerungsimpulses, wie er zum Schreiben oder Lesen von Daten erforderlich ist, auf ein von außen empfangenes Signal CSBpad hin;
- einem Lokalsteuerungsimpuls-Generator (20) zum Empfangen des Steuerungsimpulses vom Globalsteuerungsimpuls-Generator und zum Liefern eines Steuerungssignals, wie es zum Schrei ben und Lesen von Daten erforderlich ist;
- einem SWL-Zellenarrayblock zum Speichern von Daten;
- einem SWL-Treiber (22) zum Ansteuern des SWL-Zellenarray blocks auf Steuerungssignale vom X-Nachdecodierer und vom Lokalsteuerungsimpuls-Generator hin;
- einem Y-Adressendecodierer (18) zum Decodieren eines von außen empfangenen Signals für Adressen Y;
- einer Spaltensteuerungseinheit zum Steuern von Spalten auf das Steuerungssignal vom Lokalsteuerungsimpuls-Generator und ein decodiertes Signal vom Y-Adressendecodierer hin; und
- einem Leseverstärker mit I/O-Steuerungseinheit (25) zum Lesen/Aufzeichnen von Daten aus dem/im SWL-Zellenarrayblock.

12. Schaltung nach Anspruch 11, dadurch gekennzeichnet, dass der Globalsteuerungsimpuls-Generator Folgendes auf weist:

- einen Empfangspuffer zum Empfangen von Signalen ein schließlich eines externen Signals CSBpad und zum Liefern eines ersten und eines zweiten Synchronisiersignals;
- eine Niederspannungsbetrieb- und Störsignalbeseitigungs einrichtung zum Empfangen des ersten Synchronisiersignals vom Empfangspuffer und eines Rückkopplungssignals desselben und zum Liefern eines Niederspannungs-Erfassungssignals zum Verhindern des Betriebs bei niedriger Spannung sowie eines Störungsbeseitigungssignals zum Ausfiltern von Störsignalen aus dem ersten Synchronisiersignal;
- eine erste Steuerungseinheit zum Empfangen eines Signals mit auf diesem beseitigten Störsignalen und zum Liefern ei nes ersten Steuerungssignals zum Steuern des Aktivierungs zeitpunkts des Leseverstärkers, eines zweiten Steuerungssig nals zum Steuern des Aktivierungszeitpunkts für die Spalten auswahl und zum Steuern des Hochziehens einer Bezugszellen bitleitung, und eines dritten Steuerungssignals zum Liefern eines Signals für den SWL-Treiber sowie andere Steuersigna le, wenn die normale Versorgungsspannung von der Niederspan nungsbetrieb- und Störsignalbeseitigungseinrichtung gelie fert wird;
- eine zweite Steuerungseinheit zum Empfangen des dritten Steuerungssignals von der ersten Steuerungseinheit, zum Er zeugen eines Grundsignalverlauf-Erzeugungssignals S1 für eine SWL1 sowie eines Grundsignalverlauf-Erzeugungssignals S2 für eine SWL2 in einem Paar von SWLs für den SWL-Treiber, eines vierten Steuerungssignals, das ein Grundimpulssignal zum Steuern der Aktivierungszeitperioden der Signale S1 und S2 ist, und eines Impulssignals P2 mit einem Ansteuerungs vermögen, das gegenüber dem des vierten Steuerungssignals verbessert ist, und zum Liefern des vierten Steuerungssig nals an die Niederspannungsbetrieb- und Störsignalbeseiti gungseinrichtung als Rückkopplungssignal sowie des Impuls signals P2 an den Lokalsteuerungsimpuls-Generator;
- eine dritte Steuerungseinheit zum Empfangen des ersten und des zweiten Synchronisiersignals vom Empfangspuffer sowie des vierten Steuerungssignals von der zweiten Steuerungsein heit und zum Liefern eines fünften Steuerungssignals zum Steuern von Synchronität mit dem Signal CSBpad, wenn alle Signale mit Ausnahme des Grundsignalverlauf-Erzeugungssig nals S1 für die SWL1 und des Grundsignalverlauf-Erzeugungs signals S2 für die SWL2 deaktiviert sind, und eines sechsten Steuerungssignals zum Unterbrechen des deaktivierten Zu stands des Signals CSBpad, wenn dieses im Zustand deakti viert wurde, in dem das Grundsignalverlauf-Erzeugungssignal S1 für die SWL1 und das Grundsignalverlauf-Erzeugungssignal S2 für die SWL2 aktiviert sind, und zum Aufrechterhalten des aktivierten Zustands bis zum Abschluss der normalen Be triebsabläufe des Grundsignalverlauf-Erzeugungssignals S1 für die SWL1 und des Grundsignalverlauf-Erzeugungssignals S2 für die SWL2; und
- eine vierte Steuerungseinheit zum Empfangen des fünften und sechsten Steuerungssignals von der dritten Steuerungs einheit sowie des ersten, zweiten und dritten Steuerungssig nals von der ersten Steuerungseinheit und zum Liefern eines Freigabesignals SAN für ein NMOS-Bauteil sowie eines Freiga besignals SAP für ein PMOS-Bauteil im Leseverstärker, eines Steuerungssignals C1 zum Verbinden einer Bitleitung an einem Hauptzellenblock und eines ersten I/O-Knotens am Lesever stärker miteinander, eines Steuerungssignals C2 zum Verbin den einer Bitleitung an einem Bezugszellenblock und eines zweiten I/O-Knotens am Leseverstärker miteinander, eines Steuerungssignals C3 zum Steuern von Niederspannungs-Vorab ladevorgängen einer Bitleitung an einer Hauptzelle, einer Bitleitung an einer Bezugszelle und eines Knotens am Lese verstärker, und eines Steuerungssignals C4 zum Steuern des Aktivierungszeitpunkts für die Spaltenauswahl sowie des Hochziehens der Bitleitung einer Bezugszelle.

13. Schaltung nach Anspruch 11, dadurch gekennzeichnet, dass der Globalsteuerungsimpuls-Generator Folgendes liefert, wenn die Aktivierungsperiode des von außen empfangenen Sig nals CSBpad in Intervalle t1-t14 unterteilt wird:

- ein erstes Grundsignalverlauf-Erzeugungssignal S1 für eine SWL, das in den Intervallen t2 und t3 sowie im Intervall t5 auf Hoch gehalten wird, während es in den restlichen Inter vallen auf Niedrig gehalten wird;
- ein zweites Grundsignalverlauf-Erzeugungssignal S2 für ei ne SWL, das in den Intervallen t2-t4 auf Hoch gehalten wird, während es in den restlichen Intervallen auf Niedrig gehalten wird;
- ein Steuerungssignal C1, das im Intervall t3 auf Niedrig übergeht und in den restlichen Intervallen auf Hoch gehalten wird, um eine Bitleitung an einer Hauptzelle und einen ers ten Knoten am Leseverstärker zu verbinden;
- ein Steuerungssignal C2, das in den Intervallen t3-t14 auf Niedrig gehalten wird und in den restlichen Intervallen auf Hoch gehalten wird, um eine Bitleitung an einer Bezugs zelle und einen zweiten Knoten am Leseverstärker zu verbin den;
- ein Steuerungssignal C4, das in den Intervallen t4-t14 auf Hoch gehalten wird und in den restlichen Intervallen auf Niedrig gehalten wird, um den Aktivierungszeitpunkt für die Spaltenauswahl und das Hochziehen einer Bezugszellen-Bitlei tung zu steuern;
- ein Impulssignal P2, das in den Intervallen t2-t5 auf Hoch gehalten wird und in den restlichen Intervallen auf Niedrig gehalten wird, um Aktivierungszeitpunkte für das erste und zweite Grundsignalverlauf-Erzeugungssignal S1 bzw. S2 zu steuern;
- ein Steuerungssignal C3, das in den Intervallen t2-t14 auf Niedrig gehalten wird und in den restlichen Intervallen auf Hoch gehalten wird, um den Niederspannungs-Vorabladevor gang einer Hauptzellenbitleitung, einer Bezugszellenbitlei tung und eines Leseverstärkerknotens zu steuern;
- ein erstes Aktivierungssignal SAP für den Leseverstärker, das in den Intervallen t3-t14 auf Hoch und in den restli chen Intervallen auf Niedrig gehalten wird; und
- ein zweites Aktivierungssignal SAN für den Leseverstärker, das in den Intervallen t3-t14 auf Niedrig und in den rest lichen Intervallen auf Hoch gehalten wird.

14. Schaltung nach Anspruch 11, dadurch gekennzeichnet, dass der Globalsteuerungsimpuls-Generator dann, wenn die Ak tivierungsperiode des von außen empfangenen Signals CSBpad in Intervalle t1-t20 unterteilt ist und Adressensignale für X, Z zu den Startzeitpunkten der Intervalle t7 und t14 einen Übergang erfahren, Folgendes liefert:

- ein erstes Grundsignalverlauf-Erzeugungssignal S1 für eine SWL, das in den Intervallen t2 und t3, t5, t9 und t10, t12, t16 und t17 sowie t19 auf Hoch und in den restlichen Inter vallen auf Niedrig gehalten wird;
- ein zweites Grundsignalverlauf-Erzeugungssignal S2 für eine SWL, das in den Intervallen t2-t4, t9-t11 sowie t16 - t18 auf Hoch und in den restlichen Intervallen auf Niedrig gehalten wird;
- ein Steuerungssignal C1, das in den Intervallen t3, t10 und t17 auf Niedrig und in den restlichen Intervallen auf Hoch gehalten wird, um eine Bitleitung an einer Hauptzelle und einen ersten Knoten am Leseverstärker zu verbinden;
- ein Steuerungssignal C2, das zu den Endzeitpunkten der Intervalle t2, t10 und t17 von Hoch auf Niedrig übergeht und in den Startzeitpunkten Intervallen t7 und t14 von Niedrig auf Hoch übergeht, um eine Bitleitung an einer Bezugszelle und einen ersten Knoten am Leseverstärker zu verbinden;
- ein Steuerungssignal C4, das in den Intervallen t4-t6, t11-t13, sowie t18-t20 auf Hoch gehalten und in den restlichen Intervallen auf Hoch gehalten wird, um einen Ak tivierungszeitpunkt für die Spaltenauswahl und das Hochzie hen einer Bezugszellenbitleitung zu steuern;
- ein Impulssignal P2, das in den Intervallen t2-t5, t9-t12 sowie t16-t19 auf Hoch und in den restlichen Interval len auf Niedrig gehalten wird, um Aktivierungszeitperioden des ersten bzw. zweiten Grundsignalverlauf-Erzeugungssignals S1 bzw. S2 zu steuern;
- ein Steuerungssignal C3, das in den Intervallen t2-t6, t9-t13 sowie t16-t20 auf Niedrig und in den restlichen Intervallen auf Hoch gehalten wird, um einen Niederspan nungsvorabladevorgang einer Hauptzellenbitleitung, einer Be zugszellenbitleitung und eines Leseverstärkerknotens zu steuern;
- ein erstes Aktivierungssignal SAP für den Leseverstärker, das in den Intervallen t3-t6, t10-t13 sowie t17-t20 auf Hoch und in den restlichen Intervallen auf Niedrig gehalten wird; und
- ein zweites Aktivierungssignal SAN für den Leseverstärker, das in den Intervallen t3-t6, t10-t13 sowie t17-t20 auf Niedrig und in den restlichen Intervallen auf Hoch ge halten wird.

15. Schaltung nach Anspruch 11, dadurch gekennzeichnet, dass der Globalsteuerungsimpuls-Generator Folgendes auf weist:

- einen Empfangspuffer zum Empfangen von Signalen ein schließlich eines externen Signals CSBpad und zum Liefern eines ersten und eines zweiten Synchronisiersignals;
- eine erste Steuerungseinheit zum Empfangen des ersten Syn chronisiersignals vom Empfangspuffer und zum Liefern eines ersten Steuerungssignals zum Steuern eines Aktivierungszeit punkts des Leseverstärkers, eines zweiten Steuerungssignals zum Steuern eines Aktivierungszeitpunkts für die Spaltenaus wahl und zum Steuern des Hochziehens einer Bezugszellenbit leitung, und eines dritten Steuerungssignals zum Liefern eines Signals für den SWL-Treiber sowie anderer Steuerungs signale;
- eine zweite Steuerungseinheit zum Empfangen des dritten Steuerungssignals von der ersten Steuerungseinheit, zum Er zeugen eines Grundsignalverlauf-Erzeugungssignals S1 für ei ne SWL1 und eines Grundsignalverlauf-Erzeugungssignals S2 für eine SWL2 in einem Paar SWLs für den SWL-Treiber, eines vierten Steuerungssignals, das ein Grundimpulssignal zum Steuern der Aktivierungszeitperioden der Signale S1 und S2 ist, und eines Impulssignals P2 mit einem Ansteuerungsvermö gen, das gegenüber dem des vierten Steuerungssignals verbes sert ist, und zum Liefern des Impulssignals P2 an den Lokal steuerungsimpuls-Generator;
- eine dritte Steuerungseinheit zum Empfangen des ersten und des zweiten Synchronisiersignals vom Empfangspuffer und des vierten Steuerungssignals von der zweiten Steuerungseinheit und zum Liefern eines vierten Steuerungssignals zum Steuern von Synchronität mit dem Signal CSBpad, wenn alle Signale mit Ausnahme des Grundsignalverlauf-Erzeugungssignals S1 für die SWL1 und des Grundsignalverlauf-Erzeugungssignals S2 für die SWL2 deaktiviert sind, und eines sechsten Steuerungssig nals zum Unterbrechen eines deaktivierten Zustands des Sig nals CSBpad, wenn dieses im Zustand deaktiviert ist, in dem das Grundsignalverlauf-Erzeugungssignal S1 für die SWL1 und das Grundsignalverlauf-Erzeugungssignal S2 für die SWL2 ak tiviert sind, und zum Aufrechterhalten des aktivierten Zu stands bis zum Abschluss normaler Betriebsabläufe des Grund signalverlauf-Erzeugungssignals S1 für die SWL1 und des Grundsignalverlauf-Erzeugungssignal S2 für die SWL2; und
- eine vierte Steuerungseinheit zum Empfangen des fünften und sechsten Steuerungssignals von der dritten Steuerungs einheit, des ersten, zweiten und dritten Steuerungssignals von der ersten Steuerungseinheit sowie des ersten Synchroni siersignals vom Empfangspuffer und zum Liefern eines Akti vierungssignals SAN für ein NMOS-Bauteil sowie eines Akti vierungssignals SAP für ein PMOS-Bauteil im Leseverstärker, eines Steuerungssignals C1 zum Verbinden einer Bitleitung an einem Hauptzellenblock und eines ersten I/O-Knotens am Lese verstärker miteinander, eines Steuerungssignals C2 zum Ver binden einer Bitleitung an einem Bezugszellenblock und eines zweiten I/O-Knotens am Leseverstärker miteinander, eines Steuerungssignals C3 zum Steuern von Niederspannungs-Vorab ladevorgängen einer Bitleitung an einer Hauptzelle, einer Bitleitung an einer Bezugszelle und eines Knotens am Lese verstärker, und eines Steuerungssignals C4 zum Steuern des Aktivierungszeitpunkts für die Spaltenauswahl und zum Steu ern des Hochziehens der Bitleitung einer Bezugszelle.

16. Schaltung zum Ansteuern eines ferroelektrischen SWL- Speichers, mit:

- X-, Y-, Z-Puffern zum Puffern von jeweils von außen emp fangenen Signalen für Adressen X, Y und Z;
- X-, Y-, Z-Vordecodierern zum Vordecodieren jeweiliger Adressen X, Y, Z von den X-, Y-, Z-Puffern;
- einem X-Nachdecodierer zum Empfangen und Vordecodieren der Adressen X und Z von den X-, Y-, Z-Vordecodierern zum akti vierenden Ansteuern eines Zellenarrayblocks;
- einem Globalsteuerungsimpuls-Generator zum Liefern eines Steuerungsimpulses, wie er zum Schreiben oder Lesen von Da ten erforderlich ist, auf ein von außen empfangenes Signal CSBpad hin;
- einem Lokalsteuerungsimpuls-Generator zum Erzeugen eines Steuerungssignals auf den Steuerungsimpuls vom Globalsteue rungsimpuls-Generator hin;
- einem SWL-Zellenarrayblock zum Speichern von Daten; - einem SWL-Treiber zum Ansteuern des SWL-Zellenarrayblocks auf Steuerungssignale vom X-Nachdecodierer und vom Lokal steuerungsimpuls-Generator hin;
- einer Spaltensteuerungseinheit zum Steuern von Spalten auf das Steuerungssignal vom Lokalsteuerungsimpuls-Generator hin sowie eines Y-Vordecodierungssignals von den X-, Y-, Z-Vor decodierern hin; und
- einem Leseverstärker mit I/O-Steuerungseinheit zum Erfas sen/Aufzeichnen von Daten vom/im SWL-Zellenarrayblock auf das Steuerungssignal vom Lokalsteuerungsimpuls-Generator hin, unter Steuerung durch die Spaltensteuerungseinheit.

17. Schaltung nach Anspruch 16, dadurch gekennzeichnet, dass der Globalsteuerungsimpuls-Generator Folgendes auf weist:

18. Schaltung nach Anspruch 16, dadurch gekennzeichnet, dass der Globalsteuerungsimpuls-Generator Folgendes auf weist:

19. Schaltung nach Anspruch 16, dadurch gekennzeichnet, dass der Globalsteuerungsimpuls-Generator Folgendes liefert, wenn die Aktivierungsperiode des von außen empfangenen Sig nals CSBpad in Intervalle t1-t14 unterteilt wird:

20. Schaltung zum Ansteuern eines ferroelektrischen SWL-Speichers, mit:

- einem Empfangspuffer zum Empfangen von Signalen ein schließlich eines Signals CSBpad und zum Liefern eines ers ten und eines zweiten Synchronisiersignals;
- einer ersten Steuerungseinheit zum Empfangen des ersten Synchronisiersignals vom Empfangspuffer und zum Liefern ei nes ersten Steuerungssignals zum Steuern des Aktivierungs zeitpunkts des Leseverstärkers, eines zweiten Steuerungssig nals zum Steuern des Aktivierungszeitpunkts für die Spalten auswahl und zum Steuern des Hochziehens einer Bezugszellen bitleitung, und eines dritten Steuerungssignals zum Liefern eines Signals für den SWL-Treiber sowie anderer Steuerungs signale;
- einer zweiten Steuerungseinheit zum Empfangen des dritten Steuerungssignals von der ersten Steuerungseinheit zum Er zeugen eines Grundsignalverlauf-Erzeugungssignals S1 für ei ne SWL1 sowie eines Grundsignalverlauf-Erzeugungssignals S2 für eine SWL3 in einem Paar von SWLs für den SWL-Treiber, eines vierten Steuerungssignals, das ein Grundimpulssignal zum Steuern der Aktivierungszeitperioden der Signale S1 und S2 ist, und eines Impulssignals P2 mit einem Ansteuerungs vermögen, das gegenüber dem des vierten Steuerungssignals verbessert ist, und zum Liefern des Impulssignals P2 an den Lokalsteuerungsimpuls-Generator;
- einer dritten Steuerungseinheit zum Empfangen des ersten und zweiten Synchronisiersignals vom Empfangspuffer sowie des vierten Steuerungssignals von der zweiten Steuerungsein heit und zum Liefern eines fünften Steuerungssignals zum Steuern von Synchronität mit dem Signal CSBpad, wenn alle Signale mit Ausnahme des Grundsignalverlauf-Erzeugungssig nals S1 für die SWL1 und des Grundsignalverlauf-Erzeugungs signals S2 für die SWL2 deaktiviert sind, und eines sechsten Steuerungssignals zum Unterbrechen eines deaktivierten Zu stands des Signals CSBpad, wenn dieses im Zustand deakti viert ist, in dem das Grundsignalverlauf-Erzeugungssignal S1 für die SWL1 und das Grundsignalverlauf-Erzeugungssignal S2 für die SWL2 aktiviert sind, und zum Aufrechterhalten des aktivierten Zustands bis zum Abschluss normaler Betriebsab läufe des Grundsignalverlauf-Erzeugungssignals S1 für die SWL1 und des Grundsignalverlauf-Erzeugungssignals S2 für die SWL2; und
- einer vierten Steuerungseinheit zum Empfangen des fünften und sechsten Steuerungssignals von der dritten Steuerungs einheit, des ersten, zweiten und dritten Steuerungssignals von der ersten Steuerungseinheit sowie des ersten Synchroni siersignals vom Empfangspuffer und zum Liefern eines Akti vierungssignals SAN für ein NMOS-Bauteil sowie eines Akti vierungssignals SAP für ein PMOS-Bauteil im Leseverstärker, eines Steuerungssignals C1 zum Verbinden einer Bitleitung an einem Hauptzellenblock und eines ersten I/O-Knotens am Lese verstärker miteinander, eines Steuerungssignals C2 zum Ver binden einer Bitleitung an einem Bezugszellenblock und eines zweiten I/O-Knotens am Leseverstärker miteinander, eines Steuerungssignals C3 zum Steuern eines Niederspannungs-Vor abladevorgangs einer Bitleitung an einer Hauptzelle, einer Bitleitung an einer Bezugszelle und eines Knotens am Lese verstärker, und eines Steuerungssignals C4 zum Steuern des Aktivierungszeitpunkts für die Spaltenauswahl und des Hoch ziehens der Bitleitung einer Bezugszelle.

21. Schaltung nach Anspruch 20, dadurch gekennzeichnet, dass der Empfangspuffer das von außen empfangene Signal CSBpad einer Invertierung und einer Nichtinvertierung unter zieht, um das erste bzw. zweite Synchronisiersignal zu er zeugen.

22. Schaltung nach Anspruch 20, dadurch gekennzeichnet, dass der Empfangspuffer Folgendes beinhaltet:

- einen Spannungseinschaltdetektor zum Erfassen eines Span nungseinschaltsignals einer Spannungsversorgung;
- ein erstes NOR-Gatter, um das von außen empfangene Signal CSBpad und das Spannungseinschalt-Erfassungssignal einer Lo gikoperation zu unterziehen;
- einen ersten Inverter zum Invertieren des Ausgangssignals des ersten NOR-Gatters, um das zweite Synchronisiersignal zu erzeugen; und
- einen zweiten Inverter zum Invertieren des Ausgangssignals des ersten Inverters, um das erste Synchronisiersignal zu erzeugen.

23. Schaltung nach Anspruch 20, dadurch gekennzeichnet, dass der Empfangspuffer Folgendes beinhaltet:

- ein zweites NOR-Gatter, um das von außen empfangene Signal CSBpad und (X, Z-ATD)-Signale einer Logikoperation zu unter ziehen;
- einen dritten Inverter zum Invertieren des Ausgangssignals des zweiten NOR-Gatters, um das zweite Synchronisiersignal zu liefern; und
- einen vierten Inverter zum Invertieren des Ausgangssignals des dritten Inverters, um das erste Synchronisiersignal zu liefern.

24. Schaltung nach Anspruch 20, dadurch gekennzeichnet, dass der Empfangspuffer Folgendes beinhaltet:

- ein drittes NOR-Gatter, um (X, Z-ATD)-Signale, das Signal CSBpad und ein Spannungseinschalt-Erfassungssignal, die alle von außen empfangen werden, einer Logikoperation zu unter ziehen;
- einen fünften Inverter zum Invertieren des Ausgangssignals des dritten NOR-Gatters, um das zweite Synchronisiersignal zu liefern; und
- einen sechsten Inverter zum Invertieren des Ausgangssig nals des fünften Inverters, um das erste Synchronisiersignal zu liefern.

25. Schaltung nach Anspruch 20, dadurch gekennzeichnet, dass der Spannungseinschaltdetektor Folgendes beinhaltet:

- einen Versorgungsspannungsanstiegsdetektor zum Erfassen eines Anstiegs der Versorgungsspannung;
- einen Verstärker zum Vergleichen und Verstärken des Aus gangssignals vom Versorgungsspannungsanstiegsdetektor und der Versorgungsspannung;
- einen Rückkopplungsteil zum Rückkoppeln des Ausgangssig nals des Verstärkers zum Liefern eines Signals, das die Sta bilität der Versorgungsspannung repräsentiert; und
- eine Spannungseinschalt-Weiterleiteinrichtung zum Verbes sern des Ansteuerungsvermögens des Ausgangssignals des Rück kopplungsteils zur Lieferung an den Empfangspuffer.

26. Schaltung nach Anspruch 20, dadurch gekennzeichnet, dass die erste Steuerungseinheit Folgendes beinhaltet:

- eine erste Verzögerungseinheit zum Liefern eines ersten und eines zweiten Signals, die durch Teilen des ersten Syn chronisiersignals vom Empfangspuffer mit voneinander ver schiedenen Werten erhalten wurden, und zum Verzögern und Weiterleiten des ersten verzögerten Signals als erstes Steuerungssignal;
- einen siebten Inverter zum Invertieren des zweiten Verzö gerungssignals von der ersten Verzögerungseinheit;
- ein erstes NAND-Gatter, um das erste Synchronisiersignal vom Empfangspuffer und das Signal vom siebten Inverter einer Logikoperation zu unterziehen, um das zweite Steuerungssig nal zu liefern; und
- einen achten Inverter zum Invertieren des Ausgangssignals des ersten NAND-Gatters, um das dritte Steuerungssignal zu liefern.

27. Schaltung nach Anspruch 20, dadurch gekennzeichnet, dass die zweite Steuerungseinheit Folgendes beinhaltet:

- eine zweite Verzögerungseinheit zum Liefern eines dritten und eines vierten Verzögerungssignals, die das dritte Steue rungssignal von der ersten Steuerungseinheit bilden, dessen fallende Flanke durch verschiedene Werte geteilt und verzö gert wird;
- ein viertes NOP-Gatter, um das vierte Verzögerungssignal von der zweiten Verzögerungseinheit und das dritte Steue rungssignal von der ersten Steuerungseinheit einer Logikope ration zu unterziehen;
- eine dritte Verzögerungseinheit zum Verzögern der anstei genden Flanke des Signals vom vierten NOR-Gatter für eine vorgegebene Zeitperiode;
- einen neuen Inverter zum Invertieren des dritten Steue rungssignals;
- ein zweites NAND-Gatter, um die Ausgangssignale des neun ten Inverters, des vierten NOR-Gatters und der dritten Ver zögerungseinheit einer Logikoperation zu unterziehen, um ein viertes Steuerungssignal zu liefern;
- ein drittes NAND-Gatter, um das Ausgangssignal des neunten Inverters, das vierte Verzögerungssignal von der zweiten Verzögerungseinheit und das Ausgangssignal des zweiten NAND-Gatters einer Logikoperation zu unterziehen;
- eine vierte Verzögerungseinheit zum Verzögern der anstei genden Flanke des Ausgangssignals des dritten NAND-Gatters um eine vorgegebene Zeitperiode;
- ein viertes NAND-Gatter für das dritte Verzögerungssignal von der zweiten Verzögerungseinheit, das Ausgangssignal des dritten NAND-Gatters und das Ausgangssignal des zweiten NAND-Gatters;
- eine fünfte Verzögerungseinheit zum Verzögern der anstei genden Flanke des Ausgangssignals des vierten NAND-Gatters für eine vorgegebene Zeitperiode;
- eine Weiterleiteinheit für das Signal S1, um das Ausgangs signal der vierten Verzögerungseinheit und das Ausgangssi gnal des zweiten NAND-Gatters einer Logikoperation zu unter ziehen, um das Grundsignalverlauf-Erzeugungssignal S1 für die SWL1 weiterzuleiten;
- eine Weiterleiteinheit für das Signal S2, um das Ausgangs signal der fünften Verzögerungseinheit und das Ausgangssi gnal des zweiten NAND-Gatters einer Logikoperation zu unter ziehen, um das Grundsignalverlauf-Erzeugungssignal S2 für die SWL2 weiterzuleiten; und
- eine Impulssignal-Weiterleiteinheit zum Verbessern des Ansteuerungsvermögens des Signals vom zweiten NAND-Gatter zum Weiterleiten eines Impulssignals P2.

28. Schaltung nach Anspruch 27, dadurch gekennzeichnet, dass die zweite Verzögerungseinheit Folgendes beinhaltet:

- mehrere Inverter zum Verringern des Stromtreibervermögens eines PMOS-Transistors und zum Verbessern des Stromtreiber vermögens eines NMOS-Transistors im Leseverstärker und
- mehrere Inverter zum Verbessern des Stromtreibervermögens der PMOS- und NMOS-Transistoren.

29. Schaltung nach Anspruch 27, dadurch gekennzeichnet, dass die dritte Verzögerungseinheit Folgendes beinhaltet:

30. Schaltung nach Anspruch 20, dadurch gekennzeichnet, dass die dritte Steuerungseinheit Folgendes beinhaltet:

- eine Signalverlängerungseinheit zum Empfangen des ersten Synchronisiersignals vom Empfangspuffer und des vierten Steuerungssignals von der zweiten Steuerungseinheit und zum Verlängern des hohen Impulses des Impulssignals P2 von der zweiten Steuerungseinheit bis zu einem Zeitpunkt, zu dem das Signal CSBpad auf Niedrig aktiviert gehalten wird;
- eine dritte Verzögerungseinheit zum Verzögern der anstei genden Flanke des Signals von der Signalverlängerungseinheit um eine vorbestimmte Zeitperiode;
- ein fünftes NAND-Gatter, um das invertierte vierte Steue rungssignal von der zweiten Steuerungseinheit und das zweite Synchronisiersignal vom Empfangspuffer einer Logikoperation zu unterziehen, um das sechste Steuerungssignal zu liefern; und
- eine Steuerungssignal-Weiterleiteinheit, um die Ausgangs signale der sechsten Verzögerungseinheit und des fünften NAND-Gatters einer Logikoperation zu unterziehen, um das fünfte Steuerungssignal zu liefern.

31. Schaltung nach Anspruch 20, dadurch gekennzeichnet, dass die dritte Steuerungseinheit Folgendes beinhaltet:

- eine siebte Verzögerungseinheit zum Verzögern der anstei genden Flanke des vierten Steuerungssignals von der zweiten Steuerungseinheit für eine vorbestimmte Zeitperiode;
- ein sechstes NAND-Gatter, um das invertierte vierte Steue rungssignal von der zweiten Steuerungseinheit und das zweite Synchronisiersignal vom Empfangspuffer einer Logikoperation zu unterziehen, um das sechste Steuerungssignal zu liefern; und
- eine Steuerungssignal-Weiterleiteinheit, um die Ausgangs signale der siebten Verzögerungseinheit und des sechsten NAND-Gatters einer Logikoperation zu unterziehen, um das fünfte Steuerungssignal zu liefern.

32. Schaltung nach Anspruch 20, dadurch gekennzeichnet, dass die dritte Steuerungseinheit Folgendes beinhaltet:

- eine Signalverlängerungseinheit zum Empfangen des ersten Synchronisiersignals vom Empfangspuffer und des vierten Steuerungssignals von der zweiten Steuerungseinheit und zum Verlängern des hohen Impulses des Impulssignals P2 von der zweiten Steuerungseinheit bis zum Zeitpunkt, zu dem das Sig nal CSBpad auf Niedrig aktiviert gehalten wird;
- eine achte Verzögerungseinheit zum Verzögern der anstei genden Flanke und der fallenden Flanke des Signals von der Signalverlängerungseinheit um vorbestimmte Zeitperioden;
- ein siebtes NAND-Gatter, um das invertierte vierte Steue rungssignal von der zweiten Steuerungseinheit und das zweite Synchronisiersignal vom Empfangspuffer einer Logikoperation zu unterziehen, um das sechste Steuerungssignal zu liefern; und
- eine Steuerungssignal-Weiterleiteinheit, um die Ausgangs signale der achten Verzögerungseinheit und des fünften NAND-Gatters einer Logikoperation zu unterziehen, um das fünfte Steuerungssignal zu liefern.

33. Schaltung nach Anspruch 20, dadurch gekennzeichnet, dass die vierte Steuerungseinheit Folgendes aufweist:

- eine Leseverstärkersteuerungssignal-Weiterleiteinheit, um das erste Steuerungssignal von der ersten Steuerungseinheit und das fünfte Steuerungssignal von der dritten Steuerungs einheit einer Logikoperation zu unterziehen, um ein Aktivie rungssignal SAN für das NMOS-Bauteil im Leseverstärker sowie ein Aktivierungssignal SAP für das PMOS-Bauteil im Lesever stärker zu liefern;
- eine Bitleitungsschaltsignal-Weiterleiteinheit, um das dritte Steuerungssignal von der ersten Steuerungseinheit und das fünfte Steuerungssignal von der dritten Steuerungsein heit einer Logikoperation zu unterziehen, um ein Steuerungs signal C1 zum Verbinden einer Bitleitung in einem Hauptzel lenblock und eines ersten I/O-Knotens am Leseverstärker so wie ein Steuerungssignal C2 zum Verbinden einer Bitleitung in einem Bezugszellenblock und eines zweiten I/O-Knotens am Leseverstärker zu liefern;
- eine Spaltensteuerungssignal-Weiterleiteinheit, um das zweite Steuerungssignal von der ersten Steuerungseinheit und das fünfte Steuerungssignal von der dritten Steuerungsein heit einer Logikoperation zu unterziehen, um ein Signal C4 zu liefern, das ein Spaltensteuerungssignal ist; und
- eine Vorabladesteuerungssignal-Weiterleiteinheit, um das erste Synchronisiersignal vom Empfangspuffer oder das sechs te Steuerungssignal von der dritten Steuerungseinheit einer Logikoperation zu unterziehen, um ein Vorabladesteuerungs signal C3 zu liefern.

34. Schaltung nach Anspruch 33, dadurch gekennzeichnet, dass die Bitleitungsschaltsignal-Weiterleiteinheit das drit te Steuerungssignal von der ersten Steuerungseinheit und das fünfte Steuerungssignal von der dritten Steuerungseinheit einer Logikoperation unterzieht, um ein Steuerungssignal C1 zum Verbinden einer Bitleitung und eines ersten I/O-Knotens am Leseverstärker sowie ein Steuerungssignal C2 zum Verbin den einer Bitleitung und eines zweiten I/O-Knotens am Lese verstärker zu liefern.

35. Schaltung zum Ansteuern eines ferroelektrischen SWL-Speichers, mit:

- einem Empfangspuffer zum Empfangen von Signalen ein schließlich eines externen Signals CSBpad und zum Liefern eines ersten und eines zweiten Synchronisiersignals;
- einer Niederspannungsbetrieb- und Störsignalbeseitigungs einrichtung zum Empfangen des ersten Synchronisiersignals vom Empfangspuffer und eines Rückkopplungssignals desselben und zum Liefern eines Niederspannungs-Erfassungssignals zum Verhindern des Betriebs bei niedriger Spannung sowie eines Störungsbeseitigungssignals zum Ausfiltern von Störsignalen aus dem ersten Synchronisiersignal;
- einer ersten Steuerungseinheit zum Empfangen eines Sig nals, aus dem Störsignale beseitigt sind und zum Liefern eines ersten Steuerungssignals zum Steuern des Aktivierungs zeitpunkts des Leseverstärkers, eines zweiten Steuerungssig nals zum Steuern des Aktivierungszeitpunkts für die Spalten auswahl sowie des Hochziehens einer Bezugszellenbitleitung, und eines dritten Steuerungssignals zum Liefern eines Sig nals für den SWL-Treiber sowie anderer Steuerungssignale, wenn von der Niederspannungsbetrieb- und Störsignalbeseiti gungseinrichtung die normale Versorgungsspannung geliefert wird;
- einer zweiten Steuerungseinheit zum Empfangen des dritten Steuerungssignals von der ersten Steuerungseinheit, zum Er zeugen eines Grundsignalverlauf-Erzeugungssignals S1 für eine SWL1 sowie eines Grundsignalverlauf-Erzeugungssignals S2 für eine SWL2 in einem Paar SWLs des SWL-Treibers, eines vierten Steuerungssignals, das ein Grundimpulssignal zum Steuern der Aktivierungszeitperioden der Signale S1 und S2 ist, und eines Impulssignals P2 mit einem Treibervermögen, das gegenüber dem des vierten Steuerungssignals verbessert ist, und zum Liefern des vierten Steuerungssignals an die Niederspannungsbetrieb- und Störsignalbeseitigungseinrich tung als Rückkopplungssignal sowie des Impulssignals P2 an einen Lokalsteuerungsimpuls-Generator;
- einer dritten Steuerungseinheit zum Empfangen des ersten und zweiten Synchronisiersignals vom Empfangspuffer sowie des vierten Steuerungssignals von der zweiten Steuerungsein heit und zum Liefern eines fünften Steuerungssignals zum Steuern von Synchronität mit dem Signal CSBpad, wenn alle Signale mit Ausnahme des Grundsignalverlauf-Erzeugungssig nals S1 für die SWL1 und des Grundsignalverlauf-Erzeugungs signals S2 für die SWL2 deaktiviert sind, und eines sechsten Steuerungssignals zum Unterbrechen des deaktivierten Zu stands des Signals CSBpad, wenn dieses im Zustand deakti viert ist, in dem das Grundsignalverlauf-Erzeugungssignal S1 für die SWL1 und das Grundsignalverlauf-Erzeugungssignal S2 für die SWL2 aktiviert sind, und zum Aufrechterhalten des aktivierten Zustands bis zum Abschluss der normalen Be triebsabläufe des Grundsignalverlauf-Erzeugungssignals S1 für die SWL1 und des Grundsignalverlauf-Erzeugungssignals S2 für die SWL2; und
- einer vierten Steuerungseinheit zum Empfangen des fünften und sechsten Steuerungssignals von der dritten Steuerungs einheit sowie des ersten, zweiten und dritten Steuerungssig nals von der ersten Steuerungseinheit und zum Liefern eines Aktivierungssignals SAN für ein NMOS-Bauteil und eines Akti vierungssignals SAP für ein PMOS-Bauteil im Leseverstärker, eines Steuerungssignals C1 zum Verbinden einer Bitleitung an einem Hauptzellenblock und eines ersten I/O-Knotens am Lese verstärker miteinander, eines Steuerungssignals C2 zum Ver binden einer Bitleitung an einem Bezugszellenblock und eines zweiten I/O-Knotens am Leseverstärker miteinander, eines Steuerungssignals C3 zum Steuern von Niederspannungs-Vorab ladevorgängen einer Bitleitung an einer Hauptzelle, einer Bitleitung an einer Bezugszelle und eines Knotens am Lese verstärker sowie eines Steuerungssignals C4 zum Steuern des Aktivierungszeitpunkts eines Spaltenauswählvorgangs und des Hochziehens der Bitleitung einer Bezugszelle.

36. Schaltung nach Anspruch 35, dadurch gekennzeichnet, dass die Niederspannungsbetrieb- und Störsignalbeseitigungs einrichtung Folgendes beinhaltet:

- einen Niederspannungserfassungs- und Verzögerungsteil zum Empfangen des ersten Synchronisiersignals und zum Erfassen und Verzögern einer niedrigen Spannung einer Spannungsver sorgung und
- einen Störungsbeseitigungsteil zum Beseitigen von Störsig nalen vom Niederspannungserfassungs- und Verzögerungsteil.

37. Schaltung nach Anspruch 36, dadurch gekennzeichnet, dass der Niederspannungserfassungs-Verzögerungsteil Folgen des aufweist:

- eine neunte Verzögerungseinheit zum Verzögern des ersten Synchronisiersignals vom Empfangspuffer für eine vorgegebene Zeit;
- eine zehnte Verzögerungseinheit zum verzögern der anstei genden Flanke des ersten Synchronisiersignals;
- einen zehnten und einen elften Inverter zum Invertieren der Ausgangssignale der neunten bzw. zehnten Verzögerungs einheit;
- einen ersten NMOS-Transistor mit einer Gateelektrode und einer Sourceelektrode, die gemeinsam mit einem Spannungsver sorgungsanschluss Vcc verbunden sind, und einer Drainelek trode, die mit dem Ausgangsanschluss des zehnten Inverters verbunden ist;
- einen zweiten NMOS-Transistor mit einer Gateelektrode, die mit dem Ausgangsanschluss des zehnten Inverters verbunden ist, einer Sourceelektrode, die mit dem elften Inverter ver bunden ist, und einer Drainelektrode, die so ausgebildet ist, dass sie ein Signal weiterleitet, und
- einem ersten PMOS-Transistor mit einer geerdeten Gateelek trode, einer Sourceelektrode und einer Drainelektrode, die mit dem Spannungsversorgungsanschluss bzw. der Drainelektro de des zweiten NMOS-Transistors verbunden sind.

38. Schaltung nach Anspruch 36, dadurch gekennzeichnet, dass der Störungsbeseitigungsteil Folgendes beinhaltet:

- einen zwölften Inverter zum Invertieren des vierten, von der zweiten Steuerungseinheit rückgekoppelten Steuerungssig nals;
- ein achtes NAND-Gatter, um die Ausgangssignale des Nieder spannungserfassungs- und Verzögerungsteils und des zwölften Inverters einer Logikoperation zu unterziehen;
- einen dreizehnten Inverter zum Invertieren des Ausgangs signals des achten NAND-Gatters;
- ein neuntes NAND-Gatter, um das erste Synchronisiersignal vom Empfangspuffer und das Ausgangssignal des dreizehnten Inverters einer Logikoperation zu unterziehen, um einen Vor aktivierungsimpuls zum Steuern eines Vorabladevorgangs für den Leseverstärker zu liefern; und
- einen vierzehnten Inverter zum Invertieren des Ausgangs signals des dreizehnten Inverters, um ein Niederspannungser fassungs- und Störungsbeseitigungssignal zu liefern.

39. Schaltung nach Anspruch 37, dadurch gekennzeichnet, dass der Störungsbeseitigungsteil Folgendes beinhaltet:

- einen dritten NMOS-Transistor, der zwischen den elften In verter und den zweiten NMOS-Transistor geschaltet ist;
- einen fünfzehnten Inverter zum Invertieren eines von der zweiten Steuerungseinheit rückgekoppelten Signals und zum Liefern desselben an die Gateelektrode des dritten NMOS-Transistors; und
- einen vierten NMOS-Transistor zum Ein-/Ausschalten des Ausgangs des zweiten NMOS-Transistors hinsichtlich eines Masseanschlusses auf das Rückkopplungssignal hin.

40. Schaltung nach Anspruch 35, dadurch gekennzeichnet, dass die Niederspannungsbetrieb- und Störsignalbeseitigungs einrichtung durch einen Niederspannungserfassungsteil er setzt ist, der das erste Synchronisiersignal vom Empfangs puffer empfängt und niedrige Spannung der Spannungsversor gung erfasst, um Betrieb bei niedriger Spannung zu verhin dern.

41. Schaltung nach Anspruch 35, dadurch gekennzeichnet, dass die Niederspannungsbetrieb- und Störsignalbeseitigungs einrichtung durch einen Störungsbeseitigungsteil ersetzt ist, der Störsignale aus dem ersten Synchronisiersignal be seitigt.

42. Schaltung nach Anspruch 35, dadurch gekennzeichnet, dass die erste Steuerungseinheit Folgendes beinhaltet:

- eine elfte Verzögerungseinheit zum Verzögern des Nieder spannungserfassungs- und Störungsbeseitigungssignals von der Niederspannungsbetrieb- und Störsignalbeseitigungseinrich tung um voneinander verschiedene Zeitperioden, um ein erstes und ein zweites Verzögerungssignal, dabei das erste Verzöge rungssignal als erstes Steuerungssignal, zu liefern;
- einen sechzehnten Inverter zum Invertieren des zweiten Verzögerungssignals von der elften Verzögerungseinheit;
- ein zehntes NAND-Gatter, um das Niederspannungserfassungs- und Störungsbeseitigungssignal von der Niederspannungsbe trieb- und Störsignalbeseitigungseinrichtung sowie das Sig nal vom sechzehnten Inverter einer Logikoperation zu unter ziehen, um ein zweites Steuerungssignal zu liefern; und
- einen siebzehnten Inverter zum Invertieren des Ausgangs signals des zehnten NAND-Gatters, um das dritte Steuerungs signal zu liefern.

43. Schaltung nach Anspruch 35, dadurch gekennzeichnet, dass die vierte Steuerungseinheit Folgendes beinhaltet:

- eine Leseverstärkersteuerungssignal-Weiterleiteinheit, um das erste Steuerungssignal von der ersten Steuerungseinheit und das fünfte Steuerungssignal von der dritten Steuerungs einheit einer Logikoperation zu unterziehen, um ein Aktivie rungssignal SAN für das NMOS-Bauteil im Leseverstärker sowie ein Aktivierungssignal SAP für das PMOS-Bauteil im Lesever stärker zu liefern;
- eine Bitleitungsschaltsignal-Weiterleiteinheit, um das dritte Steuerungssignal von der ersten Steuerungseinheit und das fünfte Steuerungssignal von der dritten Steuerungsein heit einer Logikoperation zu unterziehen, um ein Steuerungs signal C1 zum Verbinden einer Bitleitung in einer Hauptzelle und eines ersten I/O-Knotens am Leseverstärker sowie ein Steuerungssignal C2 zum Verbinden einer Bitleitung in einem Bezugszellenblock und eines zweiten I/O-Knotens am Lesever stärker zu liefern;
- eine Spaltensteuerungssignal-Weiterleiteinheit, um das zweite Steuerungssignal von der ersten Steuerungseinheit und das fünfte Steuerungssignal von der dritten Steuerungsein heit einer Logikoperation zu unterziehen, um ein Steuerungs signal C4 zum Liefern eines Spaltensteuerungssignals zu lie fern; und
- eine vorabladesteuerungssignal-Weiterleiteinheit, um den Voraktivierungsimpuls von der Niederspannungsbetrieb- und Störsignalbeseitigungseinrichtung und das sechste Steue rungssignal von der dritten Steuerungseinheit einer Logik operation zu unterziehen, um ein Vorabladesteuerungssignal C3 zu liefern.

44. Schaltung nach Anspruch 43, dadurch gekennzeichnet, dass die Bitleitungsschaltsignal-Weiterleiteinheit das drit te Steuerungssignal von der ersten Steuerungseinheit und das fünfte Steuerungssignal von der dritten Steuerungseinheit einer Logikoperation unterzieht, um das Steuerungssignal C1 zum Verbinden einer Bitleitung und eines ersten I/O-Knotens am Leseverstärker sowie das Steuerungssignal C2 zum Verbin den einer Bitschienenleitung und eines zweiten I/O-Knotens am Leseverstärker zu liefern.