DE19904138A1 - Verfahren zur Herstellung von Kontakthügeln für die Chipeinbettung in Dünnfilmanordnungen - Google Patents

Verfahren zur Herstellung von Kontakthügeln für die Chipeinbettung in Dünnfilmanordnungen

Info

Publication number
DE19904138A1
DE19904138A1 DE19904138A DE19904138A DE19904138A1 DE 19904138 A1 DE19904138 A1 DE 19904138A1 DE 19904138 A DE19904138 A DE 19904138A DE 19904138 A DE19904138 A DE 19904138A DE 19904138 A1 DE19904138 A1 DE 19904138A1
Authority
DE
Germany
Prior art keywords
filling
chip
bumps
contact
self
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19904138A
Other languages
English (en)
Other versions
DE19904138B4 (de
Inventor
Wolf-Dieter Nohr
Gerhard Hanke
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Deutsche Telekom AG
Original Assignee
Deutsche Telekom AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Deutsche Telekom AG filed Critical Deutsche Telekom AG
Priority to DE19904138A priority Critical patent/DE19904138B4/de
Publication of DE19904138A1 publication Critical patent/DE19904138A1/de
Application granted granted Critical
Publication of DE19904138B4 publication Critical patent/DE19904138B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

Es wird ein Verfahren zur Herstellung von Kontakthügeln (6) für die Chipeinbettung in Dünnfilmanordnungen, insbesondere für resistente Materialien, wie sie in der Höchstfrequenztechnik bzw. der Technik für ultraschnelle Schaltungen als Substratmaterialien verwendet werden, angegeben. Zunächst wird an der Stelle, an der später der Chip in das Substrat (1) eingebracht werden soll, eine chipgroße Aussparung (2) erzeugt. Diese wird dann ihrerseits mit einer ätzbaren bzw. löslichen Füllung (3) geschlossen. In diese werden an den für die spätere Chipkontaktierung notwendigen Stellen kontakthügelgroße Vertiefungen (5) zum Beispiel durch Ätzen hergestellt. In nachfolgenden Strukturierungs-/Plattierungsschritten werden sie zu Kontakthügeln (6) ausgeformt und mit nachfolgender Strukturierung/Plattierung mit freitragenden Kontaktstegen (4) als Bestandteil der auf der Strukturseite (7) aufgebrachten Schaltungsstruktur verbunden. Nach Entfernung der Füllung (3) liegt dann die fertige Struktur mit Kontakthügeln (6) versehenen freitragenden Kontaktstegen (4) vor. Das Anwendungsgebiet ist hauptsächlich die Dünnfilmhybridtechnik, insbesondere für die Anwendung in ultraschnellen und höchstfrequenten Bereichen.

Description

Die Erfindung betrifft ein Verfahren zur Herstellung von Kontakthügeln für die Chipeinbettung in Dünnfilmanordnungen nach dem Oberbegriff des Patentanspruchs 1.
Verfahren zur Herstellung von Kontakthügeln (Englisch Bumps), die der Kontaktierung von Chipbauelementen, die in Dünnfilmanordnungen eingebettet und mit freitragenden Kontaktstegen (Englisch Leads), kontaktiert werden sollen, sind grundsätzlich in zwei Lösungsvarianten bekannt, nämlich
  • a) die Kontakthügel werden auf dem Chipbauelement selbst oder
  • b) auf den freitragenden Kontaktstegen erzeugt.
Diese Verfahren sind durch Kazuhito To, "Manufacture of Semiconductor Device", Patents Abstracts of Japan E-902, March 13, 1990 Vol. 14/No 133 und US Patent 3,984,620, October 5, 1976 bekannt.
Die Erzeugung oder auch die Deponierung von Kontakthügeln auf dem Chipbauelement selbst ist im allgemeinen kompliziert und teuer. Eine derartige Chipnachbehandlung kann für den Chip kritisch bzw. sogar beispielsweise im Falle höchstkomplizierter schneller Halbleiterchips nicht möglich sein.
Auch deshalb wurde bisher alternativ auf Methoden der Erzeugung von Kontakthügeln auf der Trägerschaltung zurückgegriffen. Diese Techniken sind jedoch zum Versehen von freitragenden Kontaktstegen mit Kontakthügeln der beschriebenen Art nicht anwendbar und zwar wegen der hierfür nicht ausreichenden Stabilität der freitragenden Kontaktstege und wegen einer überaus komplizierten Prozeßführung, insbesondere für die Erzeugung schweißbarer Kontakthügel (Englisch Hard-Bumps) und wenn diese speziell auf die Unterseite der freitragenden Kontaktstege gebracht werden sollen.
Diese Probleme werden zum Teil durch eine Technologie umgangen, wie sie in der US Patentschrift 3,984,620 beschrieben ist. Hiernach können bei ätzbaren bzw. auch löslichen Substraten an den Stellen, an denen die Kontakthügel oder wie in der genannten US Patentschrift die Meßspitzen auf der Rückseite der freitragenden Kontaktstege entstehen sollen, im ersten Schritt bumpförmige Gruben eingebracht werden, die sich dann nach den anschließenden Plattierungs- und Strukturierungsschritten zu Kontakthügeln ausformen. Nach der Herstellung einer Substratöffnung, zum Beispiel durch Ätzen, entstehen freitragende Kontaktstege mit unterseitigen Kontakthügeln, die in diese Substratöffnung hineinragen.
Diese bekannte Technologie ist jedoch nur für ätzbare bzw. lösliche Substrate anwendbar. Für resistente Substrat­ materialien, wie zum Beispiel Al2O3-Dünnfilmkeramiken - angewendet in der Höchstfrequenztechnik bzw. für ultraschnelle Hybridschaltungen - ist diese Technik nicht einsetzbar. Derartige Hybridschaltungen und ein Verfahren zur Herstellung derselben ist in der EP 0 747 955 A2 beschrieben.
Der Erfindung liegt deshalb die Aufgabe zugrunde, ein Verfahren zum Erzeugen von Kontakthügeln, insbesondere von schweißbaren Kontakthügeln, auf der Rückseite freitragender Kontaktstege für die Kontaktierung von Chips nach der Einbettungstechnik, geeignet für resistente Substrate, zu schaffen, das in die Dünnfilmtechnologie eingebunden ist und die beschriebenen Nachteile nicht mehr aufweist.
Die erfindungsgemäße Lösung der Aufgabe ist im Kennzeichen des Patentanspruchs 1 charakterisiert.
Weitere Lösungen sind in den Patentansprüchen 2 bis 10 charakterisiert.
Durch die Lösung wird das Problem, daß das resistente Substrat darstellt und weshalb dafür auch nicht die im Stand der Technik beschriebene Technik angewendet werden kann, partiell derart beseitigt, daß unter Nutzung der Lehre des genannten EP 0 747 955 A2 an die Stelle der späteren Chipeinbettung in das Substrat chipgroße Aussparungen eingebracht werden, die dann wieder mit einem ätzbaren bzw. löslichen Material gefüllt werden und in dieses Material an den gewünschten Stellen kontakthügelgroße Vertiefungen gebracht werden können. Diese werden dann bei nachfolgenden Strukturierungs- /Plattierungsschritten zu Kontakthügeln ausgeformt und somit entstehen nach dem Entfernen des ätzbaren bzw. löslichen Materials freitragende Strukturelemente, zum Beispiel freitragende Kontaktstege mit unterseitig aufgebrachten Kontakthügeln.
Dies hat gegenüber dem Stand der Technik den Vorteil, daß es nunmehr möglich ist, auch bei resistenten Substraten von Dünnfilmanordnungen die Herstellung der Kontakthügel mit dem Prozeß der Strukturerzeugung derart vorteilhaft miteinander zu verknüpfen, wie es bisher nur bei nicht- resistenten Substraten möglich war.
Weitere Vorteile, Merkmale und Anwendungsmöglichkeiten des erfindungsgemäßen Verfahrens, insbesondere für resistente Substrate für Dünnfilmanordnungen, ergeben sich aus der nachfolgenden Beschreibung in Verbindung mit den in der Zeichnung dargestellten Ausführungsbeispielen.
Die Erfindung wird im folgenden anhand von in der Zeichnung dargestellten Ausführungsbeispielen näher beschrieben. In der Beschreibung, in den Patentansprüchen, der Zusammenfassung und in der Zeichnung werden die in der hinten angeführten Liste der Bezugszeichen verwendeten Begriffe und zugeordneten Bezugszeichen verwendet.
In der Zeichnung bedeutet:
Fig. 1 eine Darstellung eines Substrates mit einer chipgroßen mit einer Füllung versehenen Substrataussparung, in die freitragende Kontaktstege mit unterseitigen Kontakthügeln ragen.
Zunächst wird anhand der Fig. 1 ein erstes Ausführungsbeispiel für das Verfahren zur Herstellung von Kontakthügeln für die Chipeinbettung in Dünnfilmanordnungen beschrieben.
In ein Substrat 1, das hier eine Aluminiumoxid- Dünnfilmkeramik mit einer Dicke von 254 µm ist, soll eine chipgroße Aussparung 2, in die später ein Chip eingebettet werden soll, eingebracht werden. In diese ragen zur Kontaktierung des Chips freitragende Kontaktstege 4 aus Gold, hier mit einer Dicke von 10 µm, und unterseitig angebrachten Kontakthügeln 6, die ebenfalls aus Gold bestehen und hier eine Höhe von 10 µm haben: Die Kontakthügel 6 sind in diesem Ausführungsbeispiel als sogenannte Hard-Bumps, das heißt als schweißbare Kontakthügel ausgeführt.
Zu diesem Zwecke wird zuerst in das Substrat 1 mit einem Laserschneidgerät, zum Beispiel mit einem Nd : YAG Laser, eine chipgroße Aussparung 2 in Form eines Durchgangsloches geschnitten. Nach entsprechenden Reinigungsschritten wird auf der Strukturseite 7 des Substrats 1 ein Basisschichtsystem, zum Beispiel Cr[10 nm]/Au[0,2 µm], mittels Vakuumabscheidung aufgebracht. Daran anschließend wird die chipgroße Aussparung 2 mit einer geeigneten Füllung verschlossen. Hierfür wird vorteilhafterweise ein leitfähiges Material benutzt, um ein strukturseitiges Leitfähigmachen der Füllung für anschließende Prozesse zu umgehen; hier zum Beispiel Indium. In die Füllung 3 werden durch Ätzen an den für die spätere Chipkontaktierung notwendigen Stellen kontakthügelgroße Vertiefungen 5, hier mit einer Tiefe von 10 µm, eingebracht. Dazu wird vorher eine entsprechende Fotolackhaftmaske hergestellt. Durch galvanische Abscheidung, zum Beispiel von Gold, werden die kontakthügelgroßen Vertiefungen 5, hier mit einer Tiefe von 10 µm, gefüllt, wodurch die Kontakthügel 6 entstehen.
Anschließend wird auf die Strukturseite 7 die Struktur, die auch die Kontaktstege 4 enthält, die ihrerseits dann mit den Kontakthügeln 6 verbunden werden, mittels Fotolitografie/galvanischer Abscheidung erzeugt. Hier wird dafür ebenfalls Gold mit einer Dicke von 10 µm aus dem galvanischen Bad abgeschieden. Nach Lösen der Füllung 3 liegt die gewünschte Anordnung vor.
Im nachfolgenden wird nun ein zweites Ausführungsbeispiel anhand der Fig. 1 beschrieben.
In Abwandlung des ersten Ausführungsbeispiels für das Herstellungsverfahren ist es auch möglich, nach dem Einbringen der Füllung 3 in die chipgroße Aussparung 2 unmittelbar anschließend die gewünschte Struktur, die auch die freitragenden Kontaktstege 4 enthält, mittels Photolitografie/galvanischer Abscheidung auf der Strukturseite 7 zu erzeugen und in einem zweiten Schritt mittels Photolitografie/galvanischer Abscheidung auf den freitragenden Kontaktstegen 4 an den für die spätere Chipkontaktierung notwendigen Stellen die Kontakthügel 6 zu erzeugen. Dadurch entsteht der Vorteil, daß a) das Einätzen der kontakthügelgroßen Vertiefungen 5 in die Füllung 3 entfällt bzw. eingespart wird und b) die galvanische Abscheidung vereinfacht wird. Die kontaktverbessernde Wirkung der Kontakthügel 6, die sich nun auf der Oberfläche der freitragenden Kontaktstege 4 befinden, ist bei Anwendung von Kontaktierungstechnologien, bei denen ein gewisser Druck ausgeübt wird, wie zum Beispiel Thermokompression, genauso gegeben, wie es im ersten Ausführungsbeispiel beschrieben worden ist.
Nachfolgend wird noch ein drittes Ausführungsbeispiel angegeben, das ebenfalls anhand der Fig. 1 beschrieben wird.
Diese weitere Möglichkeit der Abwandlung des ersten Ausführungsbeispiel besteht darin, gleich nach dem Herstellen der kontakthügelgroßen Vertiefungen 5 in der Füllung 3 auf der Strukturseite 7 die Struktur, die auch die freitragenden Kontaktstege 4 enthält, mittels Photolitografie/galvanischer Abscheidung zu erzeugen.
Hierdurch entstehen gewissermaßen hohle Kontakthügel, die aber auch die Funktion der kompakten Kontakthügel 6 erfüllen. Der Vorteil liegt hauptsächlich in der Einsparung eines galvanischen Schrittes.
Es soll noch erwähnt sein, daß das Anwendungsgebiet hauptsächlich die Dünnfilmhybridtechnik ist, insbesondere im ultraschnellen bzw. höchstfrequenten Bereich, jedoch nicht darauf beschränkt ist.
Liste der Bezugszeichen
1
Substrat
2
chipgroße Aussparung
3
Füllung
4
freitragende Kontaktstege (Leads)
5
kontakthügelgroße Vertiefungen
6
Kontakthügel (Bumps)
7
Strukturseite

Claims (10)

1. Verfahren zur Herstellung von Kontakthügeln für die Chipeinbettung in Dünnfilmanordnungen, dadurch gekennzeichnet,
daß in das Substrat (1) an der Stelle einer späteren Chipeinbettung eine chipgroße Aussparung (2) eingebracht wird,
daß danach die Aussparung (2) mit einer Füllung (3) geschlossen wird, in die an den für die spätere Chipkontaktierung notwendigen Stellen kontakthügelgroße Vertiefungen (5) eingebracht werden,
daß diese mittels nachfolgender Plattierung zu Kontakthügeln (6) ausgeformt, in einem nachfolgenden Plattierungs-/Strukturierungsschritt mit den mit Kontakthügeln (6) zu versehenden freitragenden Kontaktstegen (4) überdeckt und verbunden werden und
daß nach Entfernen der Füllung (3) auf der Strukturseite (7) der Dünnfilmanordnung im Bereich der chipgroßen Aussparung (2) freitragende, unterseitig mit Kontakthügeln (6) versehene freitragende Kontaktstege (4) als Fortführung einer Schichtstruktur gebildet bzw. angeordnet sind.
2. Verfahren nach Patentanspruch 1, dadurch gekennzeichnet, daß nach Einbringen der kontakthügelgroßen Vertiefungen (5) in die Füllung (3) gleich anschließend die Schichtstruktur mit den freitragenden Kontaktstegen (4) als Fortführung dieser und die kontakthügelgroßen Vertiefungen (5) überdeckend, erzeugt wird, wodurch hohle Kontakthügel (6) entstehen.
3. Verfahren nach einem der Patentansprüche 1 oder 2, dadurch gekennzeichnet, daß die Füllung (3) ätzbar ist.
4. Verfahren nach einem der Patentansprüche 1 oder 2, dadurch gekennzeichnet, daß die Füllung (3) löslich ist.
5. Verfahren nach einem der Patentansprüche 1 oder 2, dadurch gekennzeichnet, daß die Füllung (3) elektrisch gut leitfähig ist.
6. Verfahren nach einem der Patentansprüche 1 bis 5, dadurch gekennzeichnet, daß die Füllung (3) aus Indium besteht.
7. Verfahren nach einem der Patentansprüche 1 oder 2, dadurch gekennzeichnet, daß die kontakthügelgroßen Vertiefungen (5) durch Ätzen, Lösen oder mechanisch erzeugt werden.
8. Verfahren nach einem der Patentansprüche 1 bis 7, dadurch gekennzeichnet, daß in einem ersten Verfahrensschritt die Schichtstruktur mit den in deren Fortführung über die gefüllten chipgroßen Aussparungen (2) ausgebildeten freitragenden Kontaktstegen (4) erzeugt wird und daß danach in einem zweiten Herstellungsschritt auf den freitragenden Kontaktstegen (4) Kontakthügel (6) an den für die spätere Chipkontaktierung notwendigen Stellen hergestellt werden.
9. Verfahren nach einem der Patentansprüche 1 bis 8, dadurch gekennzeichnet,
daß nach dem Einbringen der Füllung (3) in die chipgroßen Aussparungen (2) unmittelbar danach die gewünschte Struktur, die auch die freitragenden Kontaktstege (4) enthält, mittels Photolitografie/galvanischer Abscheidung auf der Strukturseite (7) erzeugt wird und
daß in einem zweiten Schritt mittels Photolitografie/galvanischer Abscheidung auf den freitragenden Kontaktstegen (4) an den für die spätere Chipkontaktierung notwendigen Stellen die Kontakthügel (6) erzeugt werden.
10. Verfahren nach einem der Patentansprüche 1 bis 9, dadurch gekennzeichnet, daß als Füllung (3) Indium oder ein ähnliches Material verwendet wird.
DE19904138A 1999-02-03 1999-02-03 Verfahren zur Herstellung von Kontakthügeln für die Chipeinbettung in Dünnfilmanordnungen Expired - Fee Related DE19904138B4 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE19904138A DE19904138B4 (de) 1999-02-03 1999-02-03 Verfahren zur Herstellung von Kontakthügeln für die Chipeinbettung in Dünnfilmanordnungen

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19904138A DE19904138B4 (de) 1999-02-03 1999-02-03 Verfahren zur Herstellung von Kontakthügeln für die Chipeinbettung in Dünnfilmanordnungen

Publications (2)

Publication Number Publication Date
DE19904138A1 true DE19904138A1 (de) 2000-08-10
DE19904138B4 DE19904138B4 (de) 2008-10-16

Family

ID=7896170

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19904138A Expired - Fee Related DE19904138B4 (de) 1999-02-03 1999-02-03 Verfahren zur Herstellung von Kontakthügeln für die Chipeinbettung in Dünnfilmanordnungen

Country Status (1)

Country Link
DE (1) DE19904138B4 (de)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2625383C2 (de) * 1975-06-04 1985-02-21 Raytheon Co., Lexington, Mass. Verbindungsträger zur Bildung der elektrischen Verbindungen zwischen Anschlußleitern eines Packungsrahmens und Kontaktierungsstellen mindestens einer innerhalb des Packungsrahmens gelegenen integrierten Schaltung und Verfahren zur Herstellung eines solchen Verbindungsträgers
US5359222A (en) * 1992-01-31 1994-10-25 Kabushiki Kaisha Toshiba TCP type semiconductor device capable of preventing crosstalk
DE19520676A1 (de) * 1995-06-07 1996-12-12 Deutsche Telekom Ag Hybridschaltung und Verfahren zur Herstellung derselben

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH021961A (ja) * 1988-06-10 1990-01-08 Mitsubishi Electric Corp 半導体装置製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2625383C2 (de) * 1975-06-04 1985-02-21 Raytheon Co., Lexington, Mass. Verbindungsträger zur Bildung der elektrischen Verbindungen zwischen Anschlußleitern eines Packungsrahmens und Kontaktierungsstellen mindestens einer innerhalb des Packungsrahmens gelegenen integrierten Schaltung und Verfahren zur Herstellung eines solchen Verbindungsträgers
US5359222A (en) * 1992-01-31 1994-10-25 Kabushiki Kaisha Toshiba TCP type semiconductor device capable of preventing crosstalk
DE19520676A1 (de) * 1995-06-07 1996-12-12 Deutsche Telekom Ag Hybridschaltung und Verfahren zur Herstellung derselben

Also Published As

Publication number Publication date
DE19904138B4 (de) 2008-10-16

Similar Documents

Publication Publication Date Title
DE2729030C2 (de) Verfahren zum Herstellen eines mehrschichtigen Leiterzugsmusters für monolithisch integrierte Halbleiterschaltungen
DE2430692C2 (de) Verfahren zum Herstellen von Verbindungslöchern in Isolierschichten
DE4002352A1 (de) Verfahren zum herstellen von luftbruecken-metall-zwischenverbindern
DE2636971C2 (de) Verfahren zum Herstellen einer isolierenden Schicht mit ebener Oberfläche auf einer unebenen Oberfläche eines Substrats
WO1997019462A2 (de) Vertikal integriertes halbleiterbauelement und herstellungsverfahren dafür
DE2313219B2 (de) Verfahren zur Herstellung einer Halbleiteranordnung mit einer auf mehreren Niveaus liegenden Metallisierung
DE2723944A1 (de) Anordnung aus einer strukturierten schicht und einem muster festgelegter dicke und verfahren zu ihrer herstellung
DE4446509A1 (de) Verfahren zur Herstellung von Leiterbahnen auf einem Vertiefungen aufweisenden Substrat
EP0865081B1 (de) Verfahren zum Herstellen von elektronischen Elementen
EP1359593B1 (de) SPM-Sensor und Verfahren zur Herstellung desselben
DE10200869A1 (de) Verfahren zum Erzeugen einer Schutzabdeckung für ein Bauelement
DE19522338A1 (de) Verfahren zur Herstellung einer Durchkontaktierung sowie Chipträger und Chipträgeranordnung mit einer Durchkontaktierung
DE112017007356T5 (de) Hohle versiegelte Vorrichtung und Herstellungsverfahren dafür
DE19732250A1 (de) Verfahren zur Herstellung metallischer Mikrostrukturen
DE102020214925A1 (de) Verfahren zur Herstellung eines Polysilizium-SOI-Substrats mit einer Kavität
DE102007047162B4 (de) Verfahren zum Herstellen einer Mikrostruktur oder Nanostruktur und mit Mikrostruktur oder Nanostruktur versehenes Substrat
WO2003003444A2 (de) Verfahren zur herstellung einer substratanordnung
DE19904138B4 (de) Verfahren zur Herstellung von Kontakthügeln für die Chipeinbettung in Dünnfilmanordnungen
EP1405822A2 (de) Verfahren zum Herstellen eines Gehaeuses für einen Chip mit einer mikromechanischen Struktur
DE10156054A1 (de) Herstellungsverfahren für eine Leiterbahn auf einem Substrat
EP1359388A1 (de) SPM-Sensor und Verfahren zu dessen Herstellung
DE10216267A1 (de) Verfahren zum Herstellen eines Gehäuses für einen Chip mit einer mikromechanischen Struktur
DE10149688B4 (de) Verfahren zum Herstellen einer Mikrokontaktfeder auf einem Substrat
DE102008060275B4 (de) Verfahren zum Strukturieren eines gebondeten Wafers
WO2012163783A1 (de) Verfahren zur herstellung eines mos-transistors

Legal Events

Date Code Title Description
OM8 Search report available as to paragraph 43 lit. 1 sentence 1 patent law
8110 Request for examination paragraph 44
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee