DE19903600A1 - Ferroelektrischer Halbleiterspeicher vom wahlfreien Zugriffstyp (FRAM) und Verfahren zum Auslesen - Google Patents

Abstract

Die Erfindung betrifft einen ferroelektrischen Halbleiterspeicher vom wahlfreien Zugriffstyp (FRAM) (1) mit einer Vielzahl von Speicherzellen (3) mit einem ferroelektrischen Speichermedium, welche Speicherzellen in mehreren, räumlich und/oder organisatorisch zusammenhängenden Speicherzellenfeldern (2) angeordnet sind, denen jeweils über Bitleitungen (6) wenigstens eine Leseverstärkereinrichtung (4) mit mehreren einzelnen Leseverstärkern (5) zugeordnet ist. Dabei ist ein Leseverstärker (5) wenigstens zwei unterschiedlichen Speicherzellenfeldern (2A und 2B) zugeordnet, wobei wenigstens zwei Bitleitungen (6A und 6B), die Speicherzellen unterschiedlicher Speicherzellenfelder zugeordnet sind, gemeinsam an ihren dem Leseverstärker zugewandten Ende mit einem einzigen Leseverstärker (5) der Leseverstärkereinrichtung (4) gekoppelt sind. Die Erfindung bezieht sich ferner auf ein Verfahren zum Auslesen einer Speicherzelle eines solchen ferroelektrischen Halbleiterspeichers.

Description

Die Erfindung bezieht sich auf einen ferroelektrischen Halb­ leiterspeicher vom wahlfreien Zugriffstyp (FRAM) mit einer Vielzahl von Speicherzellen mit einem ferroelektrischen Spei­ chermedium, welche Speicherzellen in mehreren, räumlich und/oder organisatorisch zusammenhängenden Speicherzellenfel­ dern angeordnet sind, denen jeweils über Bitleitungen wenig­ stens eine Leseverstärkereinrichtung mit mehreren einzelnen Leseverstärkern zugeordnet ist. Die Erfindung bezieht sich ferner auf ein Verfahren zum Auslesen einer Speicherzelle ei­ nes solchen ferroelektrischen Halbleiterspeichers.

Bei dynamischen Halbleiterspeichern wird die Information in einem Kondensator gespeichert. Beim Auslesen dieser Informa­ tion über eine auf ein neutrales Niveau vorgeladenen Bitlei­ tung bestimmt das Verhältnis der Bitleitungskapazität zur Ka­ pazität des Speicherzellenkondensators die auf der Bitleitung erzeugte Signalhöhe. Dieses durch das Auf- oder Entladen der Bitleitung erreichte Signal muss nun vermittels eines Lese­ verstärkers verstärkt werden, um es weiterverarbeiten zu kön­ nen. Dieses Verstärken entspricht einer Aufladung bzw. Entla­ den der Bitleitung auf die volle logische Signalhöhe, die dann, je nach Speicherinhalt, logisch Eins oder Null ent­ spricht.

Bei ferroelektrischen Speicherzellen, deren Speicherkondensa­ tor über ein Ferroelektrikum verfügt, ist im Gegensatz zu konventionellen Speicherzellen, bei denen ein möglichst ge­ ringer Wert der Bitleitungskapazität von idealerweise Null angestrebt wird, ein wenn auch kleiner, so doch endlicher Wert der Kapazität erforderlich, da bei ferroelektrischen Speicherkondensatoren ein anfänglicher Spannungsimpuls vonnö­ ten ist, um den Speicherinhalt des Hysterese zeigenden Spei­ cherzellenkondensators zu bestimmen. Hierzu wird der Spei­ cherzellenkondensator beispielsweise auf beiden Platten auf einer bestimmten positiven Spannung gehalten und darauf ein Spannungsimpuls durch die mit einer vorbestimmten Ausleseka­ pazität behafteten, auf Nullniveau vorgeladenen Bitleitung erzeugt. Das sich danach entsprechend der durch den Speiche­ rinhalt bestimmten Zellkapazität einstellende Signal wird vermittels eines Leseverstärkers verstärkt. Damit der Span­ nungsimpuls dem richtigen Pegel entspricht, muss die Kapazi­ tät der Bitleitung mit der vorbestimmbaren Auslesekapazität übereinstimmen. Der Wert der vorbestimmten Auslesekapazität der Bitleitung lässt sich aus der Hysteresekurve der Spei­ cherzelle bestimmen.

Die voranschreitende technologische Entwicklung auf dem Ge­ biet der ferroelektrischen Halbleiterspeicher führt zu immer größeren Speichern mit immer größeren Speicherzellenfeldern. Da abgestimmte Längen der Bitleitungen für den Auslesevorgang der ferroelektrischen Speicherzellen notwendig sind, und die­ se also in ihrer Länge begrenzt sind, führt das zu einer er­ höhen Anzahl der benötigten Leseverstärkereinrichtungen, die die den Bitleitungen zugeordneten Leseverstärker beinhalten. Die somit mit der Anzahl der Speicherzellen steigende Anzahl an Leseverstärkereinrichtungen verbrauchen hierbei wertvolle Oberfläche des Halbleiters.

Weiterhin nachteilig bei den vorbekannten ferroelektrischen Speichern ist, dass die Bitleitungen für die Vorladung ihrer Auslesekapazität, und der sich daran anschließenden Aufladung auf das den Speicherinhalt entsprechende Niveau aufgrund der für die ferroelektrischen Speicherkondensatoren notwendigen Eigenkapazität der Bitleitungen übermässsig viel Leistung verbrauchen und wegen der zum Aufbau des Ladungsunterschiedes erforderlichen Zeitdauer vergleichsweise langsam sind.

Fig. 4 zeigt schematisch eine bisher verwendete Anordnung eines ferroelektrischen Speichers 1. Die Speicherzellen (es ist nur eine einzige Zelle 3 exemplarisch dargestellt) sind hierbei matrixförmig organisierten Speicherzellenfeldern 2 angeordnet, die über Bitleitungen 6 mit den Leseverstärkern 5 der Leseverstärkereinrichtung 4 verbunden sind. Die Bitlei­ tungen sind hierbei über ihre Länge so abgestimmt, dass sie die zum Auslesen der ferroelektrischen Speicherzellen notwen­ dige Eigenkapazität besitzen. Um beispielsweise die Speicher­ zelle 3 auszulesen, wird das Signal der Speicherzelle über die Bitleitung 6 einem Leseverstärker 5 der Leseverstärker­ einrichtung 4 zugeführt und ausgewertet.

Fig. 5 zeigt einen typischen Signalverlauf auf der Bitlei­ tung eines herkömmlichen dynamischen Halbleiterspeichers beim Auslesen einer Speicherzelle. Die auf einem neutralen Niveau Vp vorgeladene Bitleitung wird zum Zeitpunkt t_s mit dem Spei­ cherzellenkondensator elektrisch verbunden. Die Ladung des Speicherzellenkondensators verschiebt nun das Potential auf der Bitleitung V_BL entsprechend seines Speicherzustands zum positiven oder zum Null-Potential hin. Das verschobene Bit­ leitungspotential Vs, das in der Figur für beide logischen Speicherzustände als Vs ("1") und Vs ("0") dargestellt ist, wird durch den an die Bitleitung gekoppelten Leseverstärker verstärkt und bewertet. Dies ist gleichbedeutend mit einem Auf- oder Entladen der Bitleitung auf das dem logisch Eins oder Null entsprechenden Potential. Das Verhältnis der Bit­ leitungskapazität zur Speicherzellenkapazität bestimmt die beim Auslesen erzeugte Signalhöhe Vs. Der Betrag des Signal­ sprunges wird mit zunehmender Bitleitungskapazität verrin­ gert. Daher ist man hier bestrebt, die Kapazität der Bitlei­ tung möglichst gering zu halten, da der Signalsprung erhöht wird, und die Zeit und Leistung, die zur Auf- bzw. Entladung der Bitleitung auf das dem logischen Zustand entsprechende Niveau benötigt wird, minimiert wird.

Aufgabe der Erfindung ist es, einen ferroelektrischen Halb­ leiterspeicher und ein Verfahren für den Auslesevorgang des­ selben zur Verfügung zu stellen, bei der die Anzahl der benö­ tigten Schaltungskomponenten verringert und dadurch eine Ein­ sparung des auf dem Halbleiterchip erforderlichen Platzbe­ darfs ermöglicht wird, und darüber hinaus eine Verringerung der zum Auslesen benötigten elektrischen Leistung, bei gleichzeitiger Erhöhung der Lesegeschwindigkeit gewährleistet wird.

Die Lösung dieser Aufgabe erfolgt vorrichtungsmäßig mit den kennzeichnenden Merkmalen des Anspruchs 1, verfahrensmäßig mit den kennzeichnenden Merkmalen des Anspruchs 6.

Erfindungsgemäß ist vorgesehen, dass ein Leseverstärker we­ nigstens zwei unterschiedlichen Speicherzellenfeldern zuge­ ordnet ist, wobei wenigstens zwei Bitleitungen, die Speicher­ zellen unterschiedlicher Speicherzellenfelder zugeordnet sind, gemeinsam an ihren dem Leseverstärker zugewandten Ende mit einem einzigen Leseverstärker der Leseverstärkereinrich­ tung gekoppelt sind.

Die Erfindung schlägt vor, die Anzahl der Leseverstärkerein­ richtungen dadurch zu reduzieren, dass jeder Leseverstär­ kereinrichtung nicht nur ein Speicherzellenfeld über dessen Bitleitungen zugeordnet wird, sondern mehrere Speicherzellen­ felder. Hierzu sind die einzelnen Leseverstärker der Lesever­ stärkereinrichtung mit mindestens zwei Bitleitungen verbun­ den, die mit Speicherzellen aus verschiedenen Speicherzellen­ feldern gekoppelt sind. Hierdurch wird wertvoller Platz auf dem Halbleiterchip gewonnen.

In einer besonders bevorzugten Ausgestaltung der Erfindung ist die Gesamtkapazität der mit einem Leseverstärker gekop­ pelten Bitleitungen entsprechend dem Wert der vorbestimmten Auslesekapazität einer ferroelektrischen Speicherzelle einge­ stellt. Von Vorteil hierbei ist, dass die zum Auslesen einer Speicherzelle notwendige Kapazität erreicht wird.

In einer weiterhin bevorzugten Ausführung der Erfindung sind die Bitleitungen so ausgestaltet, dass deren Eigenkapazität durch deren Länge und Formcharakteristika einstellbar sind.

Gemäß einer bevorzugten Ausführung der Erfindung ist den Bit­ leitungen an ihrem dem Leseverstärker zugewandten Ende ein Bitleitungsschalter zugeordnet, vermittels welchem die Bit­ leitungen vom Leseverstärker trennbar sind. Der Vorteil die­ ser Anordnung liegt darin, dass nach Anlegen der zum Auslesen einer Speicherzelle notwendigen vorbestimmten Auslesekapazi­ tät das Signal nach dem Abschalten der Bitleitung die nicht mit der Auszulesenden Speicherzelle verbunden ist nur noch auf einer die Bitleitung verstärkt wird. Dies führt zu großen Leistungseinsparungen.

In einer bevorzugten Ausgestaltung der Erfindung ist eine Steuerschaltung vorgesehen, die die Bitleitungsschalter öff­ net oder schließt.

Das erfindungsgemäße Verfahren zum Auslesen der Speicherzel­ len des ferroelektrischen Halbleiterspeichers sieht vor, die Bitleitung der auszulesenden Speicherzelle auf den Lesever­ stärker durch Schließen des der Bitleitung zugeordneten Bit­ leitungsschalters aufzuschalten, der Bitleitungsschalter wird hierbei durch die Steuerschaltung betätigt. Danach wird/wer­ den die weitere(n) mit dem Leserverstärker verbundene(n) Bit­ leitung(en), die einem anderen Speicherzellenfeld zugeordnet ist/sind, vermittels des/der zugeordneten Bitleitungsschal­ ter(s) durch die Steuerschaltung aufgeschaltet. Hierdurch wird die zum Auslesen notwendige vorbestimmte Auslesekapazi­ tät erreicht. Im nächsten Verfahrensschritt erfolgt die De­ tektion des Signals der auszulesenden Speicherzelle durch den Leserverstärker, an das sich das Abschalten der zweiten/wei­ teren Bitleitung(en) durch Öffnen des/der der/den zwei­ ten/weiteren Bitleitung(en) zugeordneten Bitleitungsschal­ ter(s) vermittels der Steuerschaltung. Bei der folgenden Ver­ stärkung des Signals der auszulesenden Speicherzelle vermit­ tels des Leseverstärkers ist also nur die Bitleitung der Aus­ zulesenden Speicherzelle mit dem Leseverstärker verbunden. Somit wird eine Leistungsminimierung erreicht, da das Signal nur auf einer Teilkapazität verstärkt werden muss.

Weitere Vorteile, Besonderheiten und zweckmäßige Weiterbil­ dungen der Erfindung ergeben sich aus den Unteransprüchen.

Nachfolgend wird die Erfindung anhand der Zeichnungen weiter erläutert. Im Einzelnen zeigen die schematischen Darstellun­ gen in:

Fig. 1 eine schematische Darstellung eines bevorzugten Ausführungsbeispieles eines erfindungsgemäßen fer­ roelektrischen Speichers mit einer Leseverstär­ kereinrichtung für mehrere Speicherzellenfelder;

Fig. 2 eine schematische Darstellung der Anordnung der Bitleitungsschalter nach dem Ausführungsbeispiel;

Fig. 3 einen typischen Signalverlauf beim Auslesen eines erfindungsgemäßen ferroelektrischen Halbleiterspei­ chers nach dem Ausführungsbeispiel;

Fig. 4 eine schematische Darstellung eines bisher verwen­ deten ferroelektrischen Speichers mit einer Lese­ verstärkereinrichtung pro Speicherzellenfeld; und

Fig. 5 einen typischen Signalverlauf einer DRAM-Speicher­ zelle nach Fig. 4.

In Fig. 1 ist ein erfindungsgemäßer ferroelektrischer Halb­ leiterspeicher 1 dargestellt, bei dem die Speicherzellen in matrixförmig organisierten, jedoch paarweise einer Lesever­ stärkereinrichtung 4 zugeordneten Speicherzellenfeldern 2A und 2B angeordnet sind. Paare von aus verschiedenen Speicher­ zellenfeldern stammenden Bitleitungen 6A und 6B sind mit je­ weils einem Leseverstärker 5 der Leseverstärkereinrichtung 4 verbunden. Die den Speicherzellen zugeordneten Bitleitungen werden über ihre Länge so abgestimmt, dass zwei Bitleitungen zusammen die zum Auslesen einer Speicherzelle notwendige Ka­ pazität besitzen. Eine Bitleitung alleine besitzt also nur noch die halbe zum Auslesen notwendige Eigenkapazität. Durch die paarweise Zuordnung der Speicherzellenfelder 2A und 2B zu einer Leseverstärkereinrichtung 4 wird eine große Flächener­ sparnis auf der Halbleiteroberfläche des Speichers 1 erzielt.

Die erfindungsgemäße Verschaltung eines Leseverstärkers 5 mit den Bitleitungen 6A und 6B ist in Fig. 2 näher erläutert. Die Bitleitungen 6A und 6B, die verschiedenen Speicherzellen­ feldern 2A und 2B zugeordnet sind, sind über Bitleitungs­ schalter 7A und 7B von dem Leseverstärker 5 trennbar. Hierzu können die Bitleitungsschalter 7A und 7B durch Transistoren negativen Leitungstyps ausgebildet sein, die über ein Steuer­ signal BL_A bzw. BL_B, das an den Steuereingängen 8A bzw. 8B angelegt wird, die Bitleitung 6A bzw. 6B mit dem Leseverstär­ ker 5 verbinden. So werden, um beispielsweise die an der Bit­ leitung 6A befindliche Speicherzelle 3 auszulesen, vermittels der Steuersignale BL_A und BL_B beide Bitleitungen mit dem Lese­ verstärker 5 verbunden, um die für das Auslesen der ferro­ elektrischen Speicherzelle 3 notwendige Auslesekapazität über die Gesamtkapazität der beiden Bitleitungen 6A und 6B zu er­ reichen.

In Fig. 3 ist der typische Signalverlauf beim Auslesen einer Speicherzelle eines erfindungsgemäßen ferroelektrischen Halb­ leiterspeichers dargestellt. Die beiden Signalverläufe "1" und "0" stellen hierbei das beim Auslesen einer logischen Eins und einer logischen Null aus der Speicherzelle auf der Bitleitung 6A abgreifbare Signal V_BL dar. Das jeweilige Si­ gnal im Bereich ist hierbei vergleichbar mit dem verschobe­ nen Bitleitungspotential Vs aus Fig. 5.

Zunächst werden die beiden Bitleitungen 6A und 6B, die dem Leseverstärker 5 der auszulesenden Speicherzelle 3 zugeordnet sind, vermittels der Steuersignale BL_A und BL_B, die die Tran­ sistoren 7A und 7B durchschalten, mit dem Leseverstärker 5 und somit auch mit der auszulesenden Speicherzelle 3 verbun­ den. Der Zustand der beiden Steuersignale BL_A und BL_B ist in der Fig. 5 durch eine gestrichelte und eine punktierte Linie dargestellt. Durch das Aufschauten der beiden Bitleitungen 6A und 6B auf die Speicherzelle 3 wird diese mit einem Span­ nungsimpuls beaufschlagt, was den ferroelektrischen Kondensa­ tor zu seiner im Bereich dargestellten Signalantwort veran­ lasst. Ist die Signalentwicklung abgeschlossen wird der Tran­ sistor 7B über das Steuersignal BL_B geöffnet, und somit die zweite Bitleitung 6B abgeschaltet. Hierdurch wird die Signal­ höhe auf der ersten Bitleitung 6A nicht beeinträchtigt. Die durch diesen Schritt aber nun halbierte gesamte Bitleitungs­ kapazität macht sich in der sich an die Signalentwicklungs­ phase anschließenden Verstärkungsphase durch einen schnelleren Aufladevorgang der Bitleitung 6A auf das dem lo­ gischen Zustand Eins oder Null entsprechende Potential be­ merkbar. Es kommt zu einer wichtigen Einsparung an Zeit für den Auf- bzw. Entladevorgang und der dafür benötigten Lei­ stung. Somit können die Vorteile der Platzersparnis durch das Einsparen von Leseverstärkereinrichtungen 4 voll genutzt wer­ den.

Claims (8)

1. Ferroelektrischer Halbleiterspeicher vom wahlfreien Zu­ griffstyp (FRAM) (1) mit einer Vielzahl von Speicherzellen (3) mit einem ferroelektrischen Speichermedium, welche Spei­ cherzellen in mehreren, räumlich und/oder organisatorisch zu­ sammenhängenden Speicherzellenfeldern (2) angeordnet sind, denen jeweils über Bitleitungen (6) wenigstens eine Lesever­ stärkereinrichtung (4) mit mehreren einzelnen Leseverstärkern (5) zugeordnet ist, dadurch gekennzeichnet, dass ein Leseverstärker (5) wenigstens zwei unterschiedlichen Speicherzellenfeldern (2A und 2B) zugeordnet. ist wobei we­ nigstens zwei Bitleitungen (6A und 6B), die Speicherzellen (3) unterschiedlicher Speicherzellenfelder zugeordnet sind, gemeinsam an ihren dem Leseverstärker zugewandten Ende mit einem einzigen Leseverstärker (5) der Leseverstärkereinrich­ tung (4) gekoppelt sind.

2. Ferroelektrischer Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, dass die Gesamtkapazität der wenigstens zwei Bitleitungen (6A und 6B), welche Speicherzellen aus verschiedenen Speicherzel­ lenfeldern zugeordnet sind und mit dem gleichen Leseverstär­ ker (5) verbunden sind, entsprechend dem Wert der aus der Hy­ steresekurve der ferroelektrischen Speicherzelle (3) bestimm­ baren vorbestimmten Auslesekapazität eingestellt ist.

3. Ferroelektrischer Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Bitleitungen (6) derart angeordnet bzw. ausgebildet sind, dass deren Eigenkapazität durch die Länge und Formcha­ rakteristika einstellbar ist.

4. Ferroelektrischer Halbleiterspeicher nach einem der An­ sprüche 1 bis 3, dadurch gekennzeichnet, dass den Bitleitungen (6) an ihrem dem Leseverstärker (5) zu­ gewandten Ende ein Bitleitungsschalter zugeordnet ist, ver­ mittels welchem die Bitleitungen vom Leseverstärker trennbar sind.

5. Halbleiterspeicher nach Anspruch 4, dadurch gekennzeichnet, dass eine Steuerschaltung vorgesehen ist, die die Bitlei­ tungsschalter vermittels eines Steuersignals (BL_i) öffnet oder schließt.

6. Halbleiterspeicher nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass die Bitleitungsschalter (7A und 7 _B) durch Transistoren negativen Leitungstyps ausgebildet sind.

7. Verfahren zum Auslesen einer Speicherzelle eines ferro­ elektrischen Halbleiterspeichers vom wahlfreien Zugriffstyp (FRAM) mit einer Vielzahl von Speicherzellen mit einem ferro­ elektrischen Speichermedium, welche Speicherzellen (3) in mehreren, räumlich und/oder organisatorisch zusammenhängenden Speicherzellenfeldern (2) angeordnet sind, denen jeweils über Bitleitungen (6) wenigstens eine Leseverstärkereinrichtung (4) mit mehreren einzelnen Leseverstärkern (5) zugeordnet ist, gekennzeichnet durch die folgenden Ver­ fahrensschritte:

• 1. Aufschalten der Bitleitung (6A) der auszulesenden Speicher­ zelle (3) auf den ihr zugeordneten Leseverstärker (5) durch Schließen eines der Bitleitung zugeordneten Bitleitungsschal­ ters (7A),
• 2. Aufschalten einer zweiten dem Leseverstärker (5) zugeordne­ ten Bitleitung (6B), die einer Speicherzelle eines anderen Speicherzellenfeldes (2B) zugeordnet ist, auf den Lesever­ stärker (5) durch Schließen eines der zweiten Bitleitung (6B) zugeordneten Bitleitungsschalters (7B),
• 3. Detektieren des Signals der auszulesenden Speicherzelle auf der Bitleitung (6A) vermittels des Leseverstärkers (5),
• 4. Abschalten der zweiten Bitleitung (6B) durch Öffnen des der zweiten Bitleitung zugeordneten Bitleitungsschalters (7B),
• 5. Verstärken des Signals (Vs) der auszulesenden Speicherzelle (3) vermittels des Leseverstärkers (5).

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die den Bitleitungen (6) zugeordneten Bitleitungsschal­ ter vermittels einer Steuerschaltung, die das Steuersignal (BL_i) liefert, geöffnet oder geschlossen werden.