DE19844144C2

DE19844144C2 - Vorrichtung und Verfahren zum Durchführen einer komplexen Multiplikation eines Datenstroms mit zwei Scramblingcodes

Info

Publication number: DE19844144C2
Application number: DE1998144144
Authority: DE
Inventors: Andreas Falkenberg
Original assignee: Siemens AG
Current assignee: BenQ Corp
Priority date: 1998-09-25
Filing date: 1998-09-25
Publication date: 2002-04-25
Anticipated expiration: 2018-09-26
Also published as: DE19844144A1

Description

Die Erfindung bezieht sich auf eine Vorrichtung und ein Ver fahren zum Durchführen einer komplexen Multiplikation eines Datenstroms mit zwei Scramblingcodes und insbesondere auf ei ne Vorrichtung und ein Verfahren zum Durchführen einer kom plexen Multiplikation, bei der die Scramblingcodes eine spe zielle Wertemenge aufweisen.

Eine derartige komplexe Multiplikation wird beispielsweise zur Datenspreizung im Mobilfunkbereich bei einer "uplink"- Verbindung von einem mobilen Endgerät (Handy) zu einer Basis station (Feststation) durchgeführt.

Die Fig. 1 zeigt eine herkömmliche Vorrichtung zum Durch führen einer komplexen Multiplikation eines Datenstroms mit zwei Scramblingcodes. Hierbei wird in einem komplexen Multi plikator 1 ein jeweiliger Realteil d_r und Imaginärteil d_i ei nes komplexen Datenstroms mit einem ersten komplexen Scram blingcode bzw. primären Scramblingcode multipliziert. Der er ste Scramblingcode besitzt einen Realteil p_r und einen Imagi närteil p_i.

Zur Durchführung des primären Scrambling mit dem komplexen Multiplikator 1 benötigt man üblicherweise vier reale Multi plikatoren, einen Addierer und einen Subtrahierer. Auf diese Weise kann eine Multiplikation

(d_r+id_i)×(p_r+ip_i) = (p_rd_r-d_ip_i)+i(d_rp_i+d_ip_r)

durchgeführt werden.

Demgegenüber wird beim sekundären Scrambling ein aus der kom plexen Multiplikation resultierender Realteil (p_rd_r-d_ip_i) und Imaginärteil (d_rp_i+d_ip_r) unabhängig voneinander mit einem zweiten komplexen Scramblingcode bzw. sekundären Scrambling code multipliziert. Bei dieser Multiplikation handelt es sich um zwei reale Multiplikationen, die durch einen realen Multi plikator 2 für den Realteil des gescrambelten Datenstroms und den realen Multiplikator 3 für den Imaginärteil des gescram belten Datenstroms durchgeführt werden. Der zweite komplexe Scramblingcode besitzt einen Realteil q_r und einen Imaginär teil q_i. Da im Rahmen der Standardisierung eine komponenten weise Multiplikation verlangt wird, genügen für das zweite Scrambling zwei reale Multiplikationen.

Für den zweifach gescrambelten komplexen Datenstrom ergibt sich nach der Multiplikation:

q_r(p_rd_r-d_ip_i)+iq_i(d_rp_i+d_ip_r).

Nachteilig bei einer derartigen herkömmlichen Vorrichtung und einem Verfahren zum Durchführen einer komplexen Multiplika tion eines Datenstroms mit zwei Scramblingcodes ist jedoch der außerordentlich hohe Schaltungsaufwand sowie die geringe Geschwindigkeit der Schaltung. Genauer gesagt besteht die herkömmliche Multiplikationsschaltung aus sechs realen Multi plikatoren, einem Addierer und einem Subtrahierer, wobei im einfachsten Fall für die Realisierung einer Multiplikation ein Addierer und zwei Schieberegister sowie ein normales Re gister und ein Zähler zum Ansteuern des Schieberegisters be nötigt werden. Bei einer derartig aufwendigen Schaltung ist jedoch sowohl der Leistungs- als auch der Platzbedarf außer ordentlich hoch.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Vorrich tung und ein Verfahren zum Durchführen einer Multiplikation eines komplexen Datenstroms mit einem ersten und einem zwei ten komplexen Scramblingcode zu schaffen, die einen einfachen Schaltungsaufbau und eine hohe Geschwindigkeit besitzen.

Diese Aufgabe wird erfindungsgemäß hinsichtlich der Vorrich tung durch die Merkmale des Patentanspruchs 1 und hinsicht lich des Verfahrens durch die Maßnahmen des Patentanspruchs 9 gelöst.

Insbesondere besitzt die komplexe Multiplikationsvorrichtung eine erste und zweite Negierungsvorrichtung, mit der ein Realteil und Imaginärteil des komplexen Datenstroms negiert werden. Eine Steuersignal-Erzeugungsvorrichtung erzeugt in Abhängigkeit von einem Real- und Imaginärteil des ersten und zweiten Scramblingcodes Steuersignale, die einer steuerbaren Auswahlvorrichtung zum Auswählen von negierten oder nicht ne gierten Real- oder Imaginärteilen des komplexen Datenstroms zugeführt werden. Eine Addiervorrichtung bildet schließlich eine Summe aus den ausgewählten negierten oder nicht negier ten Real- oder Imaginärteilen des komplexen Datenstroms und gibt diese als Realteil und Imaginärteil eines komplexen Mul tiplikationsergebnisses aus. Der Hardwareaufwand für eine Vorrichtung zum Durchführen einer komplexen Multiplikation eines Datenstroms mit zwei Scramblingcodes wird daher stark vereinfacht.

Vorzugsweise besitzt die Steuersignal-Erzeugungsvorrichtung eine erste bis vierte Äquivalenzschaltung zum Erzeugen eines ersten bis vierten Steuersignals aus der Äquivalenz-Verknüp fung des Real- oder Imaginärteils des ersten Scramblingcodes und des Real- oder Imaginärteils des zweiten Scramblingcodes. Für eine spezielle Wertemenge des ersten und zweiten komple xen Scramblingcodes kann somit die in der herkömmlichen Vor richtung benötigte reale Multiplikation stark vereinfacht werden.

Die Steuersignal-Erzeugungsvorrichtung kann jedoch auch aus einem ersten bis vierten XOR-Gatter bestehen, um ein erstes bis viertes Steuersignal aus der Exklusiv-ODER-Verknüpfung des Imaginärteils des ersten Scramblincodes und des Real- und Imaginärteils des zweiten Scramblingcodes zu erzeugen.

Die Auswahlvorrichtung besitzt vorzugsweise vier Multiplexer, die in Abhängigkeit vom ersten bis vierten Steuersignal ent weder den negierten oder nicht negierten Realteil bzw. Imagi närteil des komplexen Datenstroms an die Addiervorrichtung durchschalten. Besteht die Addiervorrichtung darüber hinaus aus zwei Addierschaltungen zum Ausgeben des Realteils und des Imaginärteils des komplexen Multiplikationsergebnisses, so ergibt sich ein besonders einfacher Hardwareaufbau, der eine komplexe Multiplikation sehr schnell durchführt.

Die Negierungsvorrichtungen können beispielsweise aus Zweier komplementschaltungen bestehen. Die Vorrichtung ist dann ins besondere für die Realisierung in einer integrierten Schal tung geeignet.

Das Verfahren zum Durchführen einer Multiplikation eines kom plexen Datenstroms mit einem ersten und zweiten komplexen Scramblingcode aus der Wertemenge {(-1-i), (-1+i), (1-i), (1+i)} besitzt die Schritte: Negieren eines Realteils und ei nes Imaginärteils des komplexen Datenstroms, Erzeugen von Steuersignalen in Abhängigkeit von einem Real- und/oder Ima ginärteil des ersten und zweiten Scramblingcodes, Auswählen von negierten oder nicht negierten Real- oder Imaginärteilen des komplexen Datenstroms in Abhängigkeit von den Steuer signalen, Addieren der ausgewählten negierten oder nicht ne gierten Real- oder Imaginärteile des komplexen Datenstroms und Ausgeben der beim Addieren erzeugten Summen als Realteil und Imaginärteil eines komplexen Multiplikationsergebnisses. Zum Erzeugen der Steuersignale kann das Verfahren weitere Schritte zum Erzeugen eines ersten bis vierten Steuersignals aus der Äquivalenzverknüpfung der jeweiligen Real- und Imagi närteile des ersten und zweiten Scramblingcodes enthalten. Das Verfahren ermöglicht eine besonders schnelle Multiplika tion eines komplexen Datenstroms mit zwei komplexen Scram blingcodes und ist daher insbesondere für die Verwendung im Mobilfunkbereich geeignet.

Die Erfindung wird nachstehend anhand von Ausführungsbeispie len unter Bezugnahme auf die Zeichnung näher beschrieben.

Es zeigen

Fig. 1 eine schematische Darstellung einer Vorrichtung zum Durchführen einer Multiplikation eines komplexen Datenstroms mit zwei komplexen Scramblingcodes gemäß dem Stand der Tech nik;

Fig. 2 eine Blockdarstellung für eine in Fig. 1 dargestellte Vorrichtung zum Durchführen einer komplexen Multiplikation mit minimalem Hardwareaufwand gemäß einem ersten Ausführungs beispiel, und

Fig. 3 eine Blockdarstellung für eine in Fig. 1 dargestellte Vorrichtung zum Durchführen einer komplexen Multiplikation mit minimalem Hardwareaufwand gemäß einem zweiten Ausfüh rungsbeispiel.

Die vorliegende Erfindung bezieht sich insbesondere auf eine schaltungsminimierte Vorrichtung zum Durchführen einer Multi plikation eines komplexen Datenstroms mit einem ersten und zweiten komplexen Scramblingcode, die aus der speziellen Wer temenge: {(-1-i), (-1+i), (1-i), (1+i)} stammen. Diese Werte menge kann jeweils durch ein Hit für den Realteil und ein Bit für den Imaginärteil dargestellt werden. Der Grund für eine derart eingeschränkte Wertemenge ergibt sich aus einem be stimmten Modulationsverfahren, das beispielsweise in digita len Mobil- und Satellitenfunksystemen verwendet wird.

Dieses spezielle Modulationsverfahren, das als Quadratur- Phasenumtastung QPSK oder als Offset-Quadratur-Phasenumta stung OQPSK bekannt ist, besitzt ein bestimmtes Phasenzu standsdiagramm, welches in der komplexen Ebene die vorstehend genannte spezielle Wertemenge aufweist. Bei einer Vorrichtung zum Durchführen einer komplexen Multiplikation eines komple xen Datenstroms mit zwei Scramblingcodes in einem Mobilfunk gerät gemäß dem UMTS-Standard (Universal Mobile Telecommunic ation System) bestehen demnach ein erster Scramblingcode und ein zweiter Scramblingcode nur aus Werten der Wertemenge {(-1-i), (-1+i), (1-i), (1+i)}.

Aufgrund des speziell verwendeten Modulationsverfahrens, das eine spezielle Wertemenge für das primäre und sekundäre Scrambling im uplink, d. h. der Funkverbindung zwischen Mo bilfunkgerät und Feststation, benötigt, kann die nachfolgend beschriebene Schaltungsvereinfachung realisiert werden.

Gemäß der herkömmlichen Vorrichtung nach Fig. 1 besteht der Realteil eines komplexen Multiplikationsergebnisses, d. h. gescrambelten Datenstroms, aus (q_rp_rd_r-q_rp_id_i) und der Imagi närteil des komplexen Multiplikationsergebnisses aus (q_ip_id_r+q_ip_rd_i), wobei d_r und d_i der Real- und Imaginärteil des komplexen Datenstroms, p_r und p_i der Real- und Imaginärteil des ersten komplexen Scramblingcodes und q_r und q_i der Real- und Imaginärteil des zweiten komplexen Scramblingcodes ist.

Durch geschicktes Extrahieren können folgende vier Wertepaare zunächst getrennt berechnet werden:

t_rr = q_rp_r
t_ri = q_rp_i
t_ii = q_ip_i
t_ir = q_ip_r

Berücksichtigt man nunmehr das spezielle Datenformat des er sten Scramblingcodes und des zweiten Scramblingcodes aus der Wertemenge {(-1-i), (-1+i), (1-i), (1+i)}, so kann eine au ßerordentliche Vereinfachung für die vier vorstehend be schriebenen Multiplikationen durchgeführt werden. Genauer ge sagt kann jede Multiplikation der vorstehend beschriebenen Art mit Hilfe einer einfachen Äquivalenz-Verknüpfung durchgeführt werden, wenn die beiden Werte (+/-1 und +/-i) des Real- und Imaginärteils durch die logischen Pegel 1 und 0 in der digitalen Schaltung dargestellt werden. Folglich können die vier Multiplikationen der Real- und Imaginärteile des ersten und zweiten Scramblingcodes durch vier Äquivalenzgatter rea lisiert werden. Der Schaltungsaufwand ist bereits dadurch au ßerordentlich verringert.

Um das Ergebnis (q_rp_rd_r-q_rp_id_i)+i(q_ip_id_r+q_ip_rd_i) der komplexen Multiplikation zu erhalten, das den komplexen gescrambelten Datenstrom wiedergibt, müssen die vorstehend beschriebenen vier Multiplikationsergebnisse in geeigneter Weise mit dem Realteil d_r und dem Imaginärteil d_i des komplexen Datenstroms multipliziert werden.

Es bleiben somit die vier Multiplikationen

d_rt_rr
d_it_ri
d_rt_ii
d_it_ir

übrig. Da auch die Werte t_rr, t_ri, t_ii und t_ir lediglich die Werte +1 oder -1 annehmen können, d. h. die logischen Pegel 1 und 0, ergeben sich lediglich Multiplikationen des komplexen Datenstroms mit +1 oder -1. Berücksichtigt man ferner, daß eine Multiplikation mit -1 einer Zweierkomplementbildung ent spricht, so ergibt sich die in Fig. 2 dargestellte minimierte Schaltung gemäß einem ersten Ausführungsbeispiel.

In Fig. 2 bezeichnet d_r den Realteil des komplexen Daten stroms, der einer ersten Negierungsschaltung 4 über eine Vielzahl von Leitungen zugeführt wird. In gleicher Weise be zeichnet das Bezugszeichen d_i den Imaginärteil des komplexen Datenstroms, der über eine Vielzahl von Datenleitungen einer zweiten Negierungsschaltung 5 zugeführt wird. Die Anzahl der Leitungen bestimmen den Wertebereich des komplexen Datenstroms, wobei zur Darstellung eines n-Bit-Wertes jeweils n Leitungen für den Realteil d_r und Imaginärteil d_i verwendet werden. Gemäß Fig. 2 wird der Realteil d_r des komplexen Da tenstroms darüber hinaus einem jeweiligen "1"-Eingang eines ersten und zweiten Multiplexers 6 und 7 zugeführt, während einem jeweiligen "0"-Eingang des ersten und zweiten Multi plexers 6 und 7 der Ausgang der ersten Negierungsvorrichtung 4 zugeführt wird. Bei Anliegen eines logischen Pegels 0 am Steuereingang des ersten und zweiten Multiplexers 6 und 7 wird somit der negierte Realteil -d_r des komplexen Daten stroms zum Ausgang des ersten und zweiten Multiplexers 6 und 7 durchgeschaltet. Wenn andererseits der logische Pegel "1" am Steuereingang des ersten und zweiten Mutliplexers 6 und 7 anliegt, wird der nicht negierte Realteil d_r des komplexen Datenstroms zum Ausgang der Multiplexer 6 und 7 durchge schaltet, d. h. der Realteil d_r unverändert durchgeschaltet.

In gleicher Weise wird der Imaginärteil d_i des komplexen Da tenstroms einem "1"-Eingang eines dritten Multiplexers 8 und einem "0"-Eingang eines vierten Multiplexers 9 zugeführt. Der von der zweiten Negierungsvorrichtung 5 negierte Imaginärteil -d_i wird einem "0"-Eingang des dritten Multiplexers 8 und ei nem "1"-Eingang des vierten Multiplexers 9 zugeführt. Die an den jeweiligen Eingängen der Multiplexer 8 und 9 anliegenden Real- und Imaginärteile werden in gleicher Weise zum Ausgang des dritten Multiplexers 8 und des vierten Multiplexers 9 durchgeschaltet wie bei dem ersten und zweiten Multiplexer 6 und 7. Genauer gesagt wird beim Anliegen eines logischen Pe gels 0 am dritten Multiplexer 8 der negierte Imaginärteil -d_i des komplexen Datenstroms und beim Anliegen des logischen Pe gels 1 der nicht negierte Imaginärteil d_i zum Ausgang des dritten Multiplexers 8 durchgeschaltet. Entsprechend wird beim Anliegen eines logischen Pegels 0 am Steuereingang des vierten Multiplexers 9 der nicht negierte Imaginärteil d_i des komplexen Datenstroms zum Ausgang des vierten Multiplexers 9 durchgeschaltet, während beim Anliegen des logischen Pegels 1 der negierte Imaginärteil -d_i zum Ausgang des vierten Multi plexers durchgeschaltet wird.

Die Multiplexer 6, 7, 8 und 9 stellen somit eine steuerbare Auswahlvorrichtung zum Auswählen von negierten und nicht ne gierten Real- oder Imaginärteilen des komplexen Datenstroms dar.

Die Steuerung dieser Auswahlvorrichtung bzw. der Multiplexer 6, 7, 8 und 9 erfolgt hierbei in Abhängigkeit von einer Steu ersignal-Erzeugungsvorrichtung, die gemäß Fig. 2 vier Äquiva lenzgatter aufweist. Gemäß Fig. 2 bezeichnet p_r den Realteil des ersten komplexen Scramblingcodes bzw. primären Scram blingcodes, während p_i seinen Imaginärteil darstellt. Das Be zugszeichen q_r bezeichnet den Realteil des zweiten komplexen Scramblingcodes bzw. sekundären Scramblingcodes, während q_i seinen Imaginärteil darstellt.

Der Realteil p_r und der Imaginärteil p_i des ersten Scram blingcodes sowie der Realteil q_r und der Imaginärteil q_i des zweiten Scramblingcodes stammen aus der Wertemenge {(-1-i), (-1+i), (1-i), (1+i)}. In der logischen Schaltung wird ein Wert +1 oder +i mit dem logischen Pegel 1 und der Wert -1 bzw. -i mit dem logischen Pegel 0 realisiert. Folglich be sitzen die Real- und Imaginärteile des ersten und zweiten Scramblingcodes nur die logischen Pegel 0 und 1.

Gemäß Fig. 2 wird der Realteil p_r des ersten Scramblingcodes und der Realteil q_r des zweiten Scramblingcodes einem ersten Äquivalenzgatter 10 zugeführt, das daraus ein Steuersignal t_rr erzeugt, welches exakt der Multiplikation p_rq_r entspricht. In gleicher Weise wird der Imaginärteil p_i des ersten Scram blingcodes und der Realteil q_r des zweiten Scramblingcodes einem zweiten Äquivalenzgatter 11 zugeführt, das ein Steuer signal t_ri erzeugt. Das Steuersignal t_ri entspricht dem Pro dukt p_iq_r. Einem dritten Äquivalenzgatter 12 wird der Real teil p_r des ersten Scramblingcodes und der Imaginärteil q_i des zweiten Scramblingcodes zugeführt, wodurch das Steuer signal t_ir = q_ip_r erzeugt wird. Schließlich wird einem vierten Äquivalenzgatter 13 ein Imaginärteil p_i des ersten Scram blingcodes und ein Imaginärteil q_i des zweiten Scrambling codes zugeführt, wodurch ein Steuersignal t_ii erzeugt wird. Das Steuersignal t_ii entspricht dem Produkt p_iq_i.

Zur Realisierung der vielfachen Multiplikationen des komple xen Datenstroms mit dem jeweiligen ersten und zweiten Scram blingcode werden folglich Steuersignale t_rr, t_ri, t_ir und t_ii der Auswahlvorrichtung in besonderer Weise zugeführt. Genauer gesagt steuert das erste Steuersignal t_rr den ersten Multi plexer 6 und das vierte Steuersignal t_ii den zweiten Multi plexer 7. Der dritte Multiplexer 8 wird vom dritten Steuer signal t_ir gesteuert, während das zweite Steuersignal t_ri den vierten Multiplexer 9 steuert.

Auf diese Weise werden die Scramblingcodes in gewünschter Weise mit dem komplexen Datenstrom verknüpft. Es fehlt nun mehr lediglich eine abschließende Addition bzw. Subtraktion, wobei die Subtraktion durch eine Addition mit negativem Vor zeichen realisiert wird.

Eine aus einer ersten Addierschaltung 14 und einer zweiten Addierschaltung 15 bestehende Addiervorrichtung übernimmt diesen letzten Addier- bzw. Subtraktionsvorgang, wobei an der Addierschaltung 14 der Realteil und an der Addierschaltung 15 der Imaginärteil des komplexen gescrambelten Datenstroms aus gegeben wird. Der an der Addierschaltung 14 ausgegebene Real teil entspricht folglich dem Realteil des komplexen Multipli kationsergebnisses, während der an der zweiten Addierschal tung 15 ausgegebene Imaginärteil dem Imaginärteil des komple xen Multiplikationsergebnisses entspricht.

Die vier Multiplikationen zur Berechnung der Werte t_rr, t_ri, t_ii und t_ir werden somit durch die vier Äquivalenzgatter 10, 11, 12 und 13 realisiert. Die daran anschließende Multiplikation mit den Daten des komplexen Datenstroms, welche eine Wortbreite < 1 haben, reduziert sich folglich zu einer Wei terschaltung der Daten, falls mit +1 multipliziert wird, oder einer Zweierkomplementbildung, falls mit einer -1 multipli ziert wird.

Die Subtraktion wird gemäß Fig. 2 durch die zweite Addier schaltung 15 realisiert, wobei die Eingänge am vierten Multi plexer 9 im Vergleich zum dritten Multiplexer 8 vertauscht sind. Die Subtraktion kann jedoch auch durch einen Subtra hierer realisiert werden, wobei die zweite Addierschaltung 15 durch eine nicht dargestellte Subtrahierschaltung ersetzt wird und die jeweiligen Eingänge des vierten Multiplexers mit den gleichen Signalen versorgt werden wie die Eingänge des dritten Multiplexers, d. h. "0"-Eingang → -d_i, "1"-Eingang → d_i.

Die Fig. 3 zeigt eine Blockdarstellung einer Vorrichtung zum Durchführen einer komplexen Multiplikation gemäß einem zwei ten Ausführungsbeispiel. Die Schaltung nach Fig. 3 entspricht im wesentlichen der Schaltung nach Fig. 2, wobei jedoch die Steuersignal-Erzeugungsvorrichtung sowie die steuerbare Aus wahlvorrichtung modifiziert sind. Gleiche Bezugszeichen be zeichnen ferner gleiche oder ähnliche Bauteile wie in Fig. 2.

Im wesentlichen unterscheidet sich die Schaltung gemäß Fig. 3 von der Schaltung gemäß Fig. 2 dadurch, daß die Steuersignal- Erzeugungsvorrichtung nunmehr aus vier XOR-Gatter zum Erzeu gen einer Exklusiv-ODER-Verknüpfung der Real- oder Imaginär teile des ersten Scramblingcodes mit den Real- oder Imaginär teilen des zweiten Scramblingcodes.

Gemäß Fig. 3 wird der Realteil p_r des ersten Scramblingcodes und der Realteil q_r des zweiten Scramblingcodes einem ersten XOR-Gatter 10' zugeführt, das daraus ein Steuersignal t'_rr erzeugt, welches der Multiplikation -p_rq_r entspricht. In gleicher Weise wird der Imaginärteil d_i des ersten Scramblingcodes und der Realteil q_r des zweiten Scramblingcodes einem zweiten XOR-Gatter 11' zugeführt, das ein Steuersignal t'_ri erzeugt. Das Steuersignal t'_ri entspricht dem Produkt -p_iq_r. Einem dritten XOR-Gatter 12 wird der Realteil p_r des ersten Scramblingcodes und der Imaginärteil q_i des zweiten Scramblingcodes zugeführt, wodurch das Steuersignal t'_ir = -q_ip_r erzeugt wird. Schließlich wird einem vierten XOR-Gatter 13' ein Imaginärteil p_i des ersten Scramblingcodes und ein Imaginärteil q_i des zweiten Scramblingcodes zugeführt, wo durch ein Steuersignal t'_ii erzeugt wird. Das Steuersignal t'_ii entspricht dem Produkt -p_iq_i.

Da aufgrund der Exklusiv-ODER-Verknüpfung der XOR-Gatter 10 bis 13 jeweils negative Produkte als Steuersignale erzeugt werden, muß gemäß Fig. 3 die aus den Multiplexern bestehende Auswahlvorrichtung entsprechend modifiziert werden. Dies ge schieht in einfacher Weise durch Vertauschen der jeweiligen Eingänge an den Multiplexern, wodurch sich eine Multiplika tion mit -1 ergibt. Das den Addierschaltungen 14 und 15 zu geführte Multiplikationsergebnis ist somit wieder korrekt.

Gemäß Fig. 3 wird demzufolge der Realteil d_r des komplexen Da tenstroms einem jeweiligen "0"-Eingang eines ersten und zwei ten Multiplexers 6' und 7' zugeführt, während einem jeweili gen "1"-Eingang des ersten und zweiten Multiplexers 6' und 7' der Ausgang der ersten Negierungsvorrichtung 4 zugeführt wird. In gleicher Weise wird der Imaginärteil d_i des komple xen Datenstroms einem "0"-Eingang eines dritten Multiplexers 8' und einem "1"-Eingang eines vierten Multiplexers 9' zuge führt. Der von der zweiten Negierungsvorrichtung 5 negierte Imaginärteil -d_i wird einem "1"-Eingang des dritten Multiple xers 8' und einem "0"-Eingang des vierten Multiplexers 9' zu geführt. Die Schaltung gemäß dem zweiten Ausführungsbeispiel nach Fig. 3 erzeugt demzufolge in gleicher Weise das ge wünschte Ergebnis (q_rp_rd_r-q_rp_id_i)+i(q_ip_id_r+q_ip_rd_i) der komplexen Multiplikation. Die Steuersignale t'_rr, t'_ri, t'_ir, t'_ii entsprechen hierbei den negativen Steuersignalen der Äquivalenz gatter -t_rr, -t_ri, -t_ir und -t_ii.

Wie in Fig. 2 kann die Subtraktion ebenfalls durch einen Sub trahierer realisiert werden, wobei die zweite Addierschaltung 15 durch eine nicht dargestellte Subtrahierschaltung ersetzt wird und die jeweiligen Eingänge des vierten Multiplexers 9' mit den gleichen Signalen versorgt werden wie die Eingänge des dritten Multiplexers 8', d. h. "1"-Eingang → -d_i, "0"-Eingang → d_i.

Die Äquivalenzgatter 10, 11, 12 und 13 können beispielsweise aus einem Exklusiv-ODER-Gatter mit nachgeschaltetem Inverter bestehen. Die Negierungsvorrichtungen 4 und 5 können bei spielsweise aus Zweierkomplementschaltungen bestehen, die wiederum aus einer Einerkomplementschaltung mit nachgeschal teter Additionsschaltung für den Wert +1 bestehen können.

Erfindungsgemäß wird die Anzahl der benötigten Gatter stark reduziert und somit der Platzbedarf bei einer integrierten Lösung auf einem Chip verringert. Des weiteren wird der Lei stungsbedarf, der in direktem Zusammenhang mit der Anzahl der Gatter steht, reduziert. Da gerade in einem mobilen Kommuni kationsendgerät bzw. Handy der Leistungs- und Platzbedarf sehr gering sein sollte, wirkt sich der erfindungsgemäße Hardwareaufbau auf das Preis-/Leistungsverhältnis eines mobi len Kommunikationsendgerätes positiv aus. Die Schaltung wird hierbei sowohl im Senderteil als auch im Empfängerteil des Basisbandes benötigt. Erfindungsgemäß werden dadurch ca. 50% der üblicherweise benötigten Bauteile eingespart, wobei gleichzeitig eine Beschleunigung um den Faktor 2 erzielt wer den kann.

Die vorstehend beschriebene Erfindung wurde insbesondere für den Einsatz in Mobilfunkgeräten mit UMTS-Standard beschrie ben. Sie ist jedoch darauf nicht beschränkt und kann für alle weiteren Einsatzgebiete verwendet werden, bei denen eine komplexe Multiplikation mit zwei Scramblingcodes durchgeführt wird, wobei diese Scramblingcodes Werte aus der Menge {(-1-i), (-1+i), (1-i), (1+i)} aufweisen.

Claims

1. Vorrichtung zum Durchführen einer Multiplikation eines komplexen Datenstroms (d_r, d_i) mit einem ersten und zweiten komplexen Scramblingcode (p_r, p_i, q_r, q_i) mit:
einer ersten Negierungsvorrichtung (4) zum Negieren ei nes Realteils (d_r) des komplexen Datenstroms;
einer zweiten Negierungsvorrichtung (5) zum Negieren ei nes Imaginärteils (d_i) des komplexen Datenstroms;
einer Steuersignal-Erzeugungsvorrichtung (10, 11, 12, 13) zum Erzeugen von Steuersignalen (t_rr, t_ri, t_ir, t_ii) in Ab hängigkeit von einem Real- und Imaginärteil (p_r, p_i, q_r, q_i) des ersten und zweiten Scramblingcodes;
einer steuerbaren Auswahlvorrichtung (6, 7, 8, 9) zum Auswählen von negierten oder nicht negierten Real- oder Ima ginärteilen (d_r, d_i) des komplexen Datenstroms in Abhängig keit von den Steuersignalen (t_rr, t_ri, t_ir, t_ii); und
einer Additions-/Subtraktionsvorrichtung (14, 15) zum Addie ren/Subtrahieren der mittels der Auswahlvorrichtung (6, 7, 8, 9) ausgewählten negierten oder nicht negierten Real- oder Imaginärteile (d_r, d_i) des komplexen Datenstroms und zum Aus geben von jeweiligen Summen als Realteil (Re) und Imagi närteil (Im) eines komplexen Multiplikationsergebnisses.

2. Vorrichtung nach Patentanspruch 1, dadurch ge kennzeichnet, daß die Steuersignal-Erzeugungsvorrich tung
eine erste Äquivalenzschaltung (10) zum Erzeugen eines ersten Steuersignals (t_rr) aus der Äquivalenz-Verknüpfung des Realteils (p_r) des ersten Scramblingcodes mit dem Realteil (q_r) des zweiten Scramblingcodes,
eine zweite Äquivalenzschaltung (11) zum Erzeugen eines zweiten Steuersignals (t_ri) aus der Äquivalenz-Verknüpfung des Imaginärteils (p_i) des ersten Scramblingcodes mit dem Realteil (q_r) des zweiten Scramblingcodes,
eine dritte Äquivalenzschaltung (12) zum Erzeugen eines dritten Steuersignals (t_ir) aus der Äquivalenz-Verknüpfung des Realteils (p_r) des ersten Scramblingcodes mit dem Imagi närteil (q_i) des zweiten Scramblingcodes, und
eine vierte Äquivalenzschaltung (13) zum Erzeugen eines vierten Steuersignals (t_ii) aus der Äquivalenz-Verknüpfung des Imaginärteils (p_i) des ersten Scramblingcodes mit dem Imaginärteil (q_i) des zweiten Scramblingcodes aufweist.

3. Vorrichtung nach Patentanspruch 2, dadurch ge kennzeichnet, daß die Additions-/Subtraktionsvorrich tung eine erste Addierschaltung (14) zum Ausgeben des Real teils (Re) und eine zweite Addierschaltung (15) zum Ausgeben des Imaginärteils (Im) des komplexen Multiplikationsergebnis ses aufweist, und die Auswahlvorrichtung
einen ersten Multiplexer (6), der in Abhängigkeit vom ersten Steuersignal (t_rr = 0 oder 1) den negierten oder nicht negierten Realteil (d_r) des komplexen Datenstroms der ersten Addierschaltung (14) zuführt;
einen zweiten Multiplexer (7), der in Abhängigkeit vom vierten Steuersignal (t_ii = 0 oder 1) den negierten oder nicht negierten Realteil (d_r) des komplexen Datenstroms der zweiten Addierschaltung (15) zuführt;
einen dritten Multiplexer (8), der in Abhängigkeit vom dritten Steuersignal (t_ir = 0 oder 1) den negierten oder nicht negierten Imaginärteil (d_i) des komplexen Datenstroms der zweiten Addierschaltung (15) zuführt; und
einen vierten Multiplexer (9) aufweist, der in Abhängig keit vom zweiten Steuersignal (t_ri = 0 oder 1) den nicht ne gierten oder negierten Imaginärteil (d_i) des komplexen Daten stroms der ersten Addierschaltung (14) zuführt.

4. Vorrichtung nach Patentanspruch 2, dadurch ge kennzeichnet, daß die Additions-/Subtraktionsvorrich tung eine Addierschaltung zum Ausgeben des Realteils (Re) und eine Subtrahierschaltung zum Ausgeben des Imaginärteils (Im) des komplexen Multiplikationsergebnisses aufweist, und die Auswahlvorrichtung
einen ersten Multiplexer (6), der in Abhängigkeit vom ersten Steuersignal (t_rr = 0 oder 1) den negierten oder nicht negierten Realteil (d_r) des komplexen Datenstroms der ersten Addierschaltung (14) zuführt;
einen zweiten Multiplexer (7), der in Abhängigkeit vom vierten Steuersignal (t_ii = 0 oder 1) den negierten oder nicht negierten Realteil (d_r) des komplexen Datenstroms der zweiten Addierschaltung (15) zuführt;
einen dritten Multiplexer (8), der in Abhängigkeit vom dritten Steuersignal (t_ir) = 0 oder 1) den negierten oder nicht negierten Imaginärteil (d_i) des komplexen Datenstroms der zweiten Addierschaltung (15) zuführt; und
einen vierten Multiplexer (9) aufweist, der in Abhängig keit vom zweiten Steuersignal (t_ri = 0 oder 1) den negierten oder nicht negierten Imaginärteil (d_i) des komplexen Daten stroms der ersten Addierschaltung (14) zuführt.

5. Vorrichtung nach Patentanspruch 1, dadurch ge kennzeichnet, daß die Steuersignal-Erzeugungsvorrich tung
ein erstes XOR-Gatter (10') zum Erzeugen eines ersten Steuersignals (t'_rr) aus der Exklusiv-ODER-Verknüpfung des Realteils (p_r) des ersten Scramblingcodes mit dem Realteil (q_r) des zweiten Scramblingcodes,
ein zweites XOR-Gatter (11') zum Erzeugen eines zweiten Steuersignals (t'_ri) aus der Exklusiv-ODER-Verknüpfung des Imaginärteils (p_i) des ersten Scramblingcodes mit dem Real teil (q_r) des zweiten Scramblingcodes,
ein drittes XOR-Gatter (12') zum Erzeugen eines dritten Steuersignals (t'_ir) aus der Exklusiv-ODER-Verknüpfung des Realteils (p_r) des ersten Scramblingcodes mit dem Imaginär teil (q_i) des zweiten Scramblingcodes, und
ein viertes XOR-Gatter (13') zum Erzeugen eines vierten Steuersignals (t'_ii) aus der Äquivalenz-Verknüpfung des Ima ginärteils (p_i) des ersten Scramblingcodes mit dem Imaginär teil (q_i) des zweiten Scramblingcodes aufweist.

6. Vorrichtung nach Patentanspruch 5, dadurch ge kennzeichnet, daß die Additions-/Subtraktionsvorrich tung eine erste Addierschaltung (14) zum Ausgeben des Real teils (Re) und eine zweite Addierschaltung (15) zum Ausgeben des Imaginärteils (Im) des komplexen Multiplikationsergebnis ses aufweist, und die Auswahlvorrichtung
einen ersten Multiplexer (6'), der in Abhängigkeit vom ersten Steuersignal (t'_rr = 0 oder 1) den nicht negierten oder negierten Realteil (d_r) des komplexen Datenstroms der ersten Addierschaltung (14) zuführt;
einen zweiten Multiplexer (7'), der in Abhängigkeit vom vierten Steuersignal (t_ii = 0 oder 1) den nicht negierten oder negierten Realteil (d_r) des komplexen Datenstroms der zweiten Addierschaltung (15) zuführt;
einen dritten Multiplexer (8'), der in Abhängigkeit vom dritten Steuersignal (t_ir = 0 oder 1) den nicht negierten oder negierten Imaginärteil (d_i) des komplexen Datenstroms der zweiten Addierschaltung (15) zuführt; und
einen vierten Multiplexer (9') aufweist, der in Abhän gigkeit vom zweiten Steuersignal (t_ri = 0 oder 1) den negier ten oder nicht negierten Imaginärteil (d_i) des komplexen Da tenstroms der ersten Addierschaltung (14) zuführt.

7. Vorrichtung nach Patentanspruch 1 oder 2, dadurch gekennzeichnet, daß die Additions-/Subtraktionsvor richtung eine Addierschaltung zum Ausgeben des Realteils (Re) und eine Subtrahierschaltung zum Ausgeben des Imaginärteils (Im) des komplexen Multiplikationsergebnisses aufweist, und die Auswahlvorrichtung
einen ersten Multiplexer (6'), der in Abhängigkeit vom ersten Steuersignal (t'_rr = 0 oder 1) den nicht negierten oder negierten Realteil (d_r) des komplexen Datenstroms der ersten Addierschaltung (14) zuführt;
einen zweiten Multiplexer (7'), der in Abhängigkeit vom vierten Steuersignal (t'_ii = 0 oder 1) den nicht negierten oder negierten Realteil (d_r) des komplexen Datenstroms der zweiten Addierschaltung (15) zuführt;
einen dritten Multiplexer (8'), der in Abhängigkeit vom dritten Steuersignal (t'_ir = 0 oder 1) den nicht negierten oder negierten Imaginärteil (d_i) des komplexen Datenstroms der zweiten Addierschaltung (15) zuführt; und
einen vierten Multiplexer (9') aufweist, der in Abhän gigkeit vom zweiten Steuersignal (t'_ri = 0 oder 1) den nicht negierten oder negierten Imaginärteil (d_i) des komplexen Da tenstroms der ersten Addierschaltung (14) zuführt.

8. Vorrichtung nach einem der Patentansprüche 1 bis 7, dadurch gekennzeichnet, daß die erste und zweite Negierungsvorrichtung (4, 5) jeweils eine Zweierkomplement schaltung aufweist.

9. Vorrichtung nach einem der Patentansprüche 1 bis 8, dadurch gekennzeichnet, daß der erste und zweite komplexe Scramblingcode nur Werte aus der Menge {(-1-i), (-1+i), (1-i), (1+i)} aufweist.

10. Mobilfunkgerät für UMTS-Mobilfunkstandard mit einer Vor richtung nach einem der Patentansprüche 1 bis 9.

11. Verfahren zum Durchführen einer Multiplikation eines komplexen Datenstroms (d_r, d_i) mit einem ersten und zweiten komplexen Scramblingcode (p_r, p_i, q_r, q_i) mit den Schritten:
Negieren eines Realteils (d_r) des komplexen Datenstroms;
Negieren eines Imaginärteils (d_i) des komplexen Daten stroms;
Erzeugen von Steuersignalen (t_rr, t_ri, t_ir, t_ii) in Ab hängigkeit von einem Real- und/oder Imaginärteil (p_r, p_i, q_r, q_i) des ersten und zweiten Scramblingcodes;
Auswählen von negierten oder nicht negierten Real- oder Imaginärteilen (d_r, d_i) des komplexen Datenstroms in Abhän gigkeit von den Steuersignalen;
Addieren der ausgewählten negierten oder nicht negierten Real- oder Imaginärteile (d_r, d_i) des komplexen Datenstroms; und
Ausgeben der im Addierschritt erzeugten Summen als Real teil (Re) und Imaginärteil (Im) eines komplexen Multiplika tionsergebnisses.

12. Verfahren nach Patentanspruch 11, dadurch gekenn zeichnet, daß der Schritt zum Erzeugen der Steuersignale die weiteren Schritte:
Erzeugen eines ersten Steuersignals (t_rr) aus der Äqui valenz-Verknüpfung des Realteils (p_r) des ersten Scrambling codes mit dem Realteil (q_r) des zweiten Scramblingcodes,
Erzeugen eines zweiten Steuersignals (t_ri) aus der Äqui valenz-Verknüpfung des Imaginärteils (p_i) des ersten Scram blingcodes mit dem Realteil (q_r) des zweiten Scramblingcodes,
Erzeugen eines dritten Steuersignals (t_ir) aus der Äqui valenz-Verknüpfung des Realteils (p_r) des ersten Scrambling codes mit dem Imaginärteil (q_i) des zweiten Scramblingcodes, und
Erzeugen eines vierten Steuersignals (t_i) aus der Äqui valenz-Verknüpfung des Imaginärteils (p_i) des ersten Scram blingcodes mit dem Imaginärteil (q_i) des zweiten Scrambling codes aufweist.