DE19842420C1

DE19842420C1 - Elektronischer Schaltkreis

Info

Publication number: DE19842420C1
Application number: DE19842420A
Authority: DE
Inventors: Herbert Finck; Norbert Goetze
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1998-09-16
Filing date: 1998-09-16
Publication date: 2000-02-10
Anticipated expiration: 2018-09-17

Abstract

Die Erfindung bezieht sich auf einen Mikroprozessorschaltkreis, in dem ein Mikroprozessor und ein ASIC über einen gemeinsamen Adress- und Datenbus mit einer Speichereinrichtung kommunizieren. Der Mikroprozessorschaltkreis ist so ausgebildet, daß er eine Störung der internen Funktionsabläufe des ASICs durch zum ASIC-eigenen Takt asynchrone Signale (Wechsel) auf dem Adress- und Datenbus (Übersprechen) verhindert. Das Übersprechen wird gemäß der Erfindung dadurch verhindert, daß der ASIC jeweils über einen Bustreiber von dem Adress- und Datenbus entkoppelt ist, wobei die Bustreiber über eine Arbitrierungslogik freigeschaltet werden.

Description

Die Erfindung bezieht sich auf einen elektronischen Schalt kreis gemäß dem Oberbegriff des Patentanspruchs 1.

Herkömmlicher Weise sind derartige elektronische Schaltkreise mit 2 Bus-Mastern, wie in Fig. 2 gezeigt, aufgebaut, wobei ein Mikroprozessor 100 und ein Application Specific Integra ted Circuit ASIC 500 über einen gemeinsamen Adressbus 300 und einen gemeinsamen Datenbus 400 mit einem Random Access Memory RAM 200 kommunizieren. Dabei werden der Mikroprozessor 100 und der ASIC 500 von jeweils unabhängigen Takterzeugungsein richtungen 600, 650 getaktet. Weiterhin kann ein derartiger Mikroprozessorschaltkreis eine Arbitrierungslogik 700 vorse hen, die sowohl mit dem Mikroprozessor 100 wie auch mit dem ASIC 500 verbunden ist, um die Zugriffe dieser Komponenten auf die Busse zu steuern.

Bei dem beschriebenen Mikroprozessorschaltkreis können die internen Funktionsabläufe im ASIC durch Signale auf einem der von fremden Taktsystemen getriebenen Busse gestört werden.

Anders ausgedrückt, werden die Störungen in dem störungsemp findlichen ASIC durch ein Übersprechen verursacht, welches dann entsteht, wenn eine andere Schaltungskomponente, z. B. der Mikroprozessor, mit ihrem eigenen Takt, der zu dem Takt des ASICs asynchron ist, auf den gemeinsamen Bus zugreift.

Die Störungen werden also in der Regel durch Signale verur sacht, die nicht für den ASIC selber, sondern für andere, ebenfalls an den Bus angeschlossene, Schaltkreiskomponenten bestimmt sind.

Es ist die Aufgabe der Erfindung, in einem elektronischen Schaltkreis, der wenigstens zwei unabhängig voneinander ge taktete Schaltkreiskomponenten, von denen mindestens eine störungsempfindlich ist, umfaßt, ein Übersprechen auf die störungsempfindliche Schaltkreiskomponente wirkungsvoll zu verhindern.

Diese Aufgabe wird durch die in dem Vorrichtungsanspruch 1 beanspruchte Merkmalskombination gelöst. Weitere vorteilhafte Ausgestaltungen der Vorrichtung sind Gegenstand der Unteran sprüche.

Gemäß dem erfindungsgemäßen elektronischen Schaltkreis wird die Aufgabe dadurch gelöst, daß die störungsempfindliche Schaltkreiskomponente über jeweils einen Bustreiber an den Datenbus und/oder den Adressbus angeschlossen ist, wobei die beiden Bustreiber von einer Arbitrierungslogik gesteuert wer den.

Das Zwischenschalten der gesteuerten Bustreiber zwischen die störungsempfindliche Schaltkreiskomponente und den Adress- bzw. Datenbus bietet den Vorteil, daß eine Kommunikation der Schaltkreiskomponente über den Datenbus und den Adressbus nur dann freigegeben wird, wenn die Bustreiber über eine Steuer leitung ein entsprechendes Freigabesignal von der Arbitrie rungslogik empfangen haben. Auf diese Weise wird ein Über sprechen von dem Adress- und/oder dem Datenbus auf die stö rungsempfindliche Schaltkreiskomponente wirkungsvoll verhin dert. Die Verhinderung des Übersprechens ermöglicht einen störungsfreien Funktionsablauf im Inneren der von dem Adress- und Datenbus abgekoppelten Schaltkreiskomponente.

Gemäß einer vorteilhaften Ausgestaltung des elektronischen Schaltkreises ist wenigstens ein Bustreiber für eine unidi rektionale Kommunikation ausgebildet und einem unidirektiona len Bus zugeordnet. In einer Weiterbildung ist wenigstens ein Bustreiber für eine bidirektionale Kommunikation ausgebildet und einem bidirektionalen Bus zugeordnet. Die Anpassung der Bustreiber an die individuellen Anforderungen der ihnen zuge ordneten Busse bietet den Vorteil, daß im Einzelfall keine unnötig komplexen Bustreiber eingesetzt werden, was sich gün stig auf die Herstellungskosten des Schaltkreises auswirkt.

Weiterhin ist es von Vorteil, wenn die zweite Schaltkreiskom ponente als ein ASIC ausgebildet ist, weil sie dann individu ell an die spezifischen Anforderungen des Anwenders angepaßt werden kann.

Schließlich ist es vorteilhaft, wenn im Rahmen einer Übertra gung von Daten zwischen den zwei unterschiedlich getakteten Schaltkreiskomponenten die Daten mit dem Takt der empfangen den Komponente aufsynchronisiert werden, weil dadurch Fehler bei der Bearbeitung der Daten in der empfangenden Komponente vermieden werden.

Es folgt eine detaillierte Beschreibung eines bevorzugten Ausführungsbeispiels der vorliegenden Erfindung unter Bezug nahme auf die begleitenden Figuren.

Fig. 1 zeigt einen Mikroprozessorschaltkreis gemäß der vor liegenden Erfindung und

Fig. 2 zeigt einen herkömmlichen Mikroprozessorschaltkreis.

Gemäß dem in Fig. 1 gezeigten Ausführungsbeispiel der vorlie genden Erfindung ist ein Mikroprozessor 100 über einen Adressbus 300 und einen Datenbus 400 mit einem Random Access Memory RAM 200 und einem Application Specific Integrated Circuit ASIC 500 verbunden.

Der ASIC ist über einen unidirektionalen Bustreiber 800 an den Adressbus 300 und über einen bidirektionalen Bustreiber 900 an den Datenbus 400 angeschlossen.

Der Mikroprozessor 100 und der ASIC 500 werden jeweils über eine eigene Takterzeugungseinrichtung 600, 650 getaktet. Eine Arbitrierungslogik 700 ist über eine bidirektionale Steuerleitung an den Mikroprozessor 100 und den ASIC 500 an geschlossen. Darüber hinaus ist die Arbitrierungslogik 700 über eine Steuerleitung 750 an den unidirektionalen Bustrei ber 800 und den bidirektionalen Bustreiber 900 angeschlossen.

Im folgenden wird die Funktionsweise der Schaltung gemäß Fig. 1 näher erläutert.

Der Mikroprozessor 100 kommuniziert über den Adressbus 300 und den Datenbus 400 mit dem RAM 200. Zusätzlich hat der Mi kroprozessor über den bidirektionalen Bustreiber 900 (aufsynchronisierte Daten, siehe Punkt 11) Zugriff auf inter ne Datenstrukturen des ASICs. Weiterhin kommuniziert das ASIC über die unidirektionalen Treiber 800 und die bidirektionalen Treiber 900 mit dem RAM. Der Mikroprozessor 100 kommuniziert bidirektional in Form von handshake-Signalen mit der Arbi trierungslogik 700, die wiederum bidirektional in Form von handshake-Signalen mit dem ASIC 500 kommuniziert.

Um eine Störung des internen Funktionsablaufes des ASIC 500 durch Signale zu verhindern, die bei der Kommunikation des Mikroprozessors 100 mit dem RAM 200 über den Adressbus oder den Datenbus 400 aufgrund des oben definierten Übersprechens entstehen, kann der ASIC 500 mittels des unidirektionalen Bu streibers 800 vom Adressbus 300 und mittels des bidirektiona len Bustreibers 900 vom Datenbus 400 abgekoppelt werden.

Dies geschieht in der Weise, daß beide Bustreiber 800 und 900 eine Kommunikation des ASIC 500 über den Adressbus oder den Datenbus 400 nur dann gestatten, wenn sie über die Steuerlei tung 750 ein Freigabesignal von der Arbitrierungslogik 700 empfangen. Nur dann ist eine Kommunikation des ASIC 500 über den Adress- und Datenbus mit dem RAM 200 möglich.

Andernfalls, wenn die beiden Bustreiber kein Freigabesignal von der Arbitrierungslogik 700 erhalten haben, wird der ASIC 500 durch die beiden Bustreiber 800 und 900 von den beiden Bussen entkoppelt und auf diese Weise vor Störungen durch Übersprechen bewahrt.

Neben den bisher beschriebenen Zugriffen des störungsempfind lichen ASICs 500 oder des Mikroprozessors 100 auf das RAM 200 ist grundsätzlich auch eine Kommunikation des Mikroprozessors mit dem ASIC, z. B. zur Initialisierung desselben, möglich.

Dabei müssen jedoch, um eine Störung des internen Funktions ablaufes des ASIC 500 durch Signale zu verhindern, die bei Schreibzugriffen des Mikroprozessors 100 auf interne Daten strukturen des ASICs entstehen, die synchron zu dem Takt der Takterzeugungseinrichtung 600 erzeugten Daten mit dem durch die ASIC-eigene Takterzeugungseinrichtung 650 erzeugten Takt an den bidirektionalen Bustreibern 900 aufsynchronisiert wer den.

Claims

1. Elektronischer Schaltkreis mit:
wenigstens einer ersten (100) und einer zweiten (500) Schalt kreiskomponente, die jeweils an einen Daten-(400) und/oder einen Adressbus (300) angeschlossen sind und zum Empfangen oder Aussenden von Daten oder Adressen aktiv mit dem Bus (300, 400) kommunizieren;
einer Arbitrierungslogik (700) zum Koordinieren der Buszu griffe der Schaltkreiskomponenten (100, 500); und mit
wenigstens einer ersten (600) und einer zweiten (650) Takter zeugungseinrichtung zum Erzeugen von jeweils einem Takt für jede Schaltkreiskomponente, wobei die Takte unabhängig von einander erzeugt werden und
wobei wenigstens eine der Schaltkreiskomponenten (500) stö rungsempfindlich gegenüber asynchron zum eigenen Takt erfol genden Buszugriffen ist,
dadurch gekennzeichnet, daß
die störungsempfindliche Schaltkreiskomponente (500) über je weils einen Bustreiber (800, 900) an den Daten-(400) und/oder Adressbus (300) angeschlossen ist und daß
jeder Bustreiber (800, 900) über eine Steuerleitung (750) mit der Arbitrierungslogik (700) verbunden ist, und eine Kommuni kation der störungsempfindlichen Schaltkreiskomponente (500) mit dem Daten- (400) oder Adressbus (500) nur im Ansprechen auf ein Freigabesignal von der Arbitrierungslogik (700) frei gibt.

2. Schaltkreis nach Anspruch 1, dadurch gekennzeich net, daß wenigstens einer der Bustreiber (800) für eine unidirektionale Kommunikation ausgebildet und einem unidirek tionalen Bus zugeordnet ist.

3. Schaltkreis nach Anspruch 1, dadurch gekennzeich net, daß wenigstens einer der Bustreiber (900) für eine bi direktionale Kommunikation ausgebildet und einem bidirektio nalen Bus zugeordnet ist.

4. Schaltkreis nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die erste Schaltkreiskomponente (100) ein Mikroprozessor und die zweite störungsempfindliche Schaltkreiskomponente (500) ein ASIC ist.

5. Schaltkreis nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß im Rahmen einer Übertragung von Daten von der ersten (100) an die zweite (500) Schaltkreis komponente über den Bus, die synchron zum Takt der ersten Schaltkreiskomponente (100) erzeugten Daten vor ihrem Empfang durch die zweite Schaltkreiskomponente (500) von dem zwi schengeschalteten Bustreiber (800, 900) mit dem Takt der zweiten Schaltkreiskomponente aufsynchronisiert werden.