DE19802324A1 - Verfahren und Vorrichtung zur Bilddatenverarbeitung, Bewegtbilddecodierer und Systemdecodierer, der für denselben verwendet wird - Google Patents

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung betrifft ein Bilddatenverar­ beitungsverfahren und eine Bilddatenverarbeitungsvorrichtung zum Zugreifen auf Bilddaten in einem Speicher, und einen Bewegtbilddecodierer und einen Systemdecodierer, der für denselben verwendet wird.

Fig. 15 zeigt schematisch eine Struktur eines Bilddeco­ dierers nach Stand der Technik, der Videodaten DAT0 deco­ diert, die gemäß einem MPEG-Standard codiert sind, um Anzei­ gevideodaten zu erhalten.

Die codierten Videodaten DAT0 werden durch eine Deco­ dierschaltung mit variabler Länge 10 in einen Quantisie­ rungs-DCT-Koeffizienten konvertiert, durch eine inverse Quantisiererschaltung 11 in einen DCT-Koeffizienten konver­ tiert und durch eine inverse DCT-Schaltung 12 in Videodaten DAT1 konvertiert.

Falls die DAT1 von einem I-Bild (einem intracodierten Bild) sind, durchlaufen die DAT1 eine Addierschaltung 13, wie sie sind. Falls die DAT1 von einem P-Bild (einem prädik­ tiv codierten Bild) oder von einem B-Bild (einem bidirektio­ nal prädiktiv codierten Bild) sind, sind die DAT1 vorherge­ sagte Fehlerdaten, und sie werden in der Addierschaltung 13 zu vorhergesagten Videodaten DAT3 von der Speichersteuer- & Vorhersagebildgeneratorschaltung 15 addiert. Die Vorhersage­ bildgeneratorschaltung ist eine Schaltung zum Ausführen einer Bewegungskompensation und prädiktiven Decodierung. Eine Ausgabe von der Addierschaltung 13 wird in einem Rah­ menspeicher 14 als decodierte Videodaten DAT2 temporär gespeichert. Die Speichersteuer- & Vorhersagebildgenerator­ schaltung 15 liest decodierte Referenzvideodaten DAT4 aus dem Rahmenspeicher 14 und erzeugt die DAT3 auf der Basis eines Prädiktivmodus und eines Bewegungsvektors, die durch die Decodierschaltung mit variabler Länge 10 abgetrennt werden, und sieht die DAT3 für die Addierschaltung 13 vor.

Ein Referenzbild ist ein ehemaliges I-Bild oder P-Bild, wenn die DAT1 von einem P-Bild sind. Wenn die DAT1 von einem B-Bild sind, sind Referenzdaten von einem ehemaligen I-Bild oder P-Bild und von einem künftigen I-Bild oder P-Bild. Wie hier zum Ausdruck kommt, bezeichnen die Termini "ehemalig" und "künftig" die Reihenfolge von Originalbildern, die noch nicht codiert sind.

Der Rahmenspeicher 14 hat eine Speicherkapazität von drei Rahmen insgesamt, die zwei Rahmen für ein Referenzbild und einen Rahmen zum Puffern enthalten.

Fig. 16 zeigt Bildtypen von Videodaten DAT0, die zum Decodieren seriell vorgesehen werden, und Bildspeicherzu­ stände S1 bis S9 in dem Rahmenspeicher 14. In Fig. 16 be­ zeichnen I, P und B Bildtypen. Zahlen, die diesen Bildtypen zugeordnet sind, bezeichnen eine zeitliche Reihenfolge der Videodaten DAT0.

Die DAT0 werden in der Reihenfolge der Bilder I1, B2, B3, P4, B5, B6, . . . für die Decodierschaltung mit variabler Länge 10 vorgesehen, wodurch Videodaten DAT2 in derselben Reihenfolge in dem Rahmenspeicher 14 temporär gespeichert werden. Die temporär gespeicherten Bilder werden als Anzei­ gevideodaten DAT5 in der Reihenfolge von Originalbildern ausgelesen, die noch nicht codiert sind. Ein B-Bild wird als Anzeigevideodaten DAT5 ausgelesen, ohne als Referenz verwen­ det zu werden, während ein I-Bild oder ein P-Bild nach dem B-Bild reproduziert wird, bevor ein nächstes I- oder P-Bild reproduziert wird. Die Anzeigevideodaten DAT5 werden nämlich aus dem Rahmenspeicher 14 in der Reihenfolge der Bilder B2, B3, I1, B5, B6, P4, . . . ausgelesen, die in Fig. 16 in Klam­ mern gezeigt sind.

Obwohl der Rahmenspeicher 14 eine Speicherkapazität von drei Rahmen hat, wie zuvor beschrieben, ist es wünschens­ wert, die Kapazität so weit wie möglich zu reduzieren, um Herstellungskosten zu verringern. Zu diesem Zweck ist eine Bildverarbeitungsvorrichtung zum Ausführen der folgenden Prozeduren vorgeschlagen worden (Japanese Patent Application Laid-open Gazette No. 8-298666), bei der zwei Datenspeicher für ein I- oder P-Bild jeweils in 2N Slots geteilt sind. In Anbetracht der Tatsache, daß ein B-Bild als Anzeigevideo­ daten DAT5 ausgelesen wird, ohne als Referenz verwendet zu werden, wird bei der vorgeschlagenen Vorrichtung ein Daten­ speicher mit N+4 Slots für ein B-Bild und ein Slot-Verwal­ tungsspeicher zum Speichern von 2N+6 Slot-Nummern verwendet.

• 1) In N+4 Wörtern sind ab Beginn des Slot-Verwal­ tungsspeichers jeweilig Anfangswerte 0-N+3 gespeichert. Anfangswerte 0 und N+4 sind jeweilig bei dem Schreibzeiger WP und dem Lesezeiger RP gespeichert.
• 2) Der Slot-Verwaltungsspeicher wird mit dem Inhalt des Schreibzeigers WP adressiert, um eine Slot-Nummer zu lesen, während der Slot-Verwaltungsspeicher mit (dem Inhalt des Schreibzeigers WP)+1 adressiert wird, um eine Slot- Nummer zu lesen.
• 3) In dem Datenspeicher sind Daten in den Slots ge­ speichert, die die zwei Slot-Nummern haben, die ausgelesen wurden. Zusätzlich werden die zwei oben beschriebenen Slot- Nummern, die die Reihenfolge zum Lesen der Slots des Daten­ speichers vorhersagen, jeweilig an anderen Adressen des Slot-Verwaltungsspeichers gespeichert.
• 4) Der Schreibzeiger wird um 2 erhöht.
• 5) Der Slot-Verwaltungsspeicher wird mit dem Inhalt des Lesezeigers RP adressiert, um eine Slot-Nummer zu lesen, während der Slot-Verwaltungsspeicher mit (dem Inhalt des Lesezeigers RP)+1 adressiert wird, um eine Slot-Nummer zu lesen.
• 6) In dem Datenspeicher werden Daten aus den zwei Slot-Nummern gelesen, die ausgelesen wurden.
• 7) Der Lesezeiger wird um 2 erhöht. Diese Prozedur wird wiederholt.

Falls jedoch ein Bild zum Beispiel ein 480-Zeilen-Bild ist, muß der Slot-Verwaltungsspeicher in der Lage sein, 2N+6=66 Slot-Nummern zu speichern, da N=480/(8×2)=30 ist. Da es zusätzlich erforderlich ist, die Reihenfolge zum Lesen der Slots des Datenspeichers vorherzusagen, ist die Struktur der Vorrichtung komplex. Da ferner die zwei Datenspeicher für das I- oder P-Bild jeweils in 2N Slots geteilt sind, ist die Struktur sogar noch komplexer.

Wenn ein Bild mit einem Horizontal-zu-Vertikal-Verhält­ nis von 16 : 9 an eine normale CRT mit dem Verhältnis von 4 : 3 ohne Verzerrung des Bildes ausgegeben wird, wie in Fig. 17 gezeigt, ist es notwendig, an dem Bild 16 eine Briefkasten­ konvertierung (engl: letter box conversion) vorzunehmen, um das Bild 16 auf das Bild 17 zu verkleinern. Ein schraffier­ ter Abschnitt ab der Zeile 181 bis zu der Zeile 182 und ein schraffierter Abschnitt ab der Zeile 183 bis zu der Zeile 184 sind schwarze Anzeigeabschnitte auf der CRT.

Wenn in Fig. 15 ein Anzeigemodus ein Verkleinerungs­ modus ist, wird der Schaltkreis 19 auf die Seite der Brief­ kastenkonvertierungsschaltung 20 umgeschaltet, wodurch Anzeigevideodaten DAT5, die aus dem Rahmenspeicher 14 gele­ sen werden, durch die Briefkastenkonvertierungsschaltung 20 verkleinert werden, wie oben beschrieben, und nach Durchlau­ fen des Schaltkreises 19 als Anzeigevideodaten DAT6 ausgege­ ben werden. Wenn der Anzeigemodus ein normaler Modus ist, wird der Schaltkreis 19 auf die Ausgabeseite des Rahmenspei­ chers 14 umgeschaltet, wodurch Anzeigevideodaten DAT5 den Schaltkreis 19 durchlaufen und als Anzeigevideodaten DAT6 ausgegeben werden. Formatkonvertiert durch eine nicht ge­ zeigte Schaltung werden die Anzeigevideodaten DAT6 in einen analogen Wert konvertiert, und sie werden ein Videosignal, das zum Anzeigen verwendet wird.

Wenn der Anzeigemodus in Fig. 17 der normale Modus ist, reicht es aus, Anzeigevideodaten DAT5 von einem Bild während der Periode ab der Zeile 181 bis zu der Zeile 184 aus dem Rahmenspeicher 14 zu lesen. Wenn der Anzeigemodus jedoch der Verkleinerungsmodus ist, ist es erforderlich, während der Periode ab der Zeile 182 bis zu der Zeile 183, die kürzer als üblich ist, Anzeigevideodaten DAT5 von einem Bild aus dem Rahmenspeicher 14 zu lesen und die Briefkastenkonvertie­ rung der Anzeigevideodaten DAT5 auszuführen. Daher ist eine Verarbeitung mit einer höheren Geschwindigkeit als im norma­ len Modus erforderlich, wodurch die Herstellungskosten erhöht werden.

Fig. 18(A) zeigt eine Beziehung zwischen einer Reihe von codierten Bildern und einer Reihe von Anzeigebildern, die durch Decodieren und Umordnen der codierten Bilder erhalten werden. Sechs der codierten Bilder bilden eine GOP (Group of Pictures).

Nach Stand der Technik werden während der Schnellvor­ laufanzeige nur I-Bilder oder nur I- und P-Bilder von dem Pufferspeicher zu der Decodierschaltung übertragen, und ein B-Bild wird nicht angezeigt. In Fig. 18(A) werden, falls B- Bilder übersprungen werden, die Bilder I0, P2, P4, I6, . . . angezeigt, wodurch ein X2-Geschwindigkeitsmodus erreicht wird.

Ein Bewegtbild, in dem sich ein Objekt immer schnell bewegt, so daß ein Bewegungsvektor groß ist, wird zum Bei­ spiel nicht in B-Bilder codiert, und deshalb werden nur I- und P-Bilder verwendet, wie in Fig. 18(B) gezeigt. In diesem Fall ist es mit dem Verfahren nach Stand der Technik, bei dem B-Bilder übersprungen werden, nicht möglich, ein Be­ wegtbild in dem X2-Geschwindigkeitsmodus anzuzeigen. Obwohl es möglich ist, nur I-Bilder anzuzeigen, wird in dem in Fig. 18(B) gezeigten Fall ein Bewegtbild in dem X6-Geschwindig­ keitsmodus und nicht in dem X2-Geschwindigkeitsmodus ange­ zeigt.

Fig. 19 zeigt schematisch eine Struktur eines AV-Deco­ dierers gemäß dem MPEG-2-Standard.

Der Paketmultistrom BS wird für den Systemdecodierer 110 vorgesehen, und Steuersignale werden von ihm abgetrennt. Auf der Basis der Steuersignale werden Signale erzeugt, die später beschrieben werden, und der Multiplexer 111 wird geschaltet, um den codierten Videobitstrom VBS und den codierten Audiobitstrom ABS zu trennen.

Der VBS wird in einem Speicher innerhalb der Puffer­ schaltung 112 gespeichert. Als Reaktion auf den Lesestart­ impuls DSYNC von dem Systemdecodierer 110 wird das Lesen der codierten Videodaten DAT0 ab der Startadresse BR in diesem Speicher gestartet.

Die DAT0 werden für den Videodecodierer 113 vorgesehen und in ihm decodiert und in dem Rahmenspeicher 14 als Video­ daten DAT2 gespeichert. Als Reaktion auf den Lesestartimpuls ESYNC von dem Systemdecodierer 110 zum Starten eines Rahmen­ zyklus bewirkt der Videodecodierer 113, daß der Speicher 14 mit dem Auslesen von Anzeigevideodaten DAT5 an der Lese­ startadresse ADR beginnt.

Das Format der DAT5 wird konvertiert und durch die An­ zeigeschaltung 115 weiter in ein analoges Signal konvertiert und mit dem Vertikalsynchronisationsimpuls VSYNC syntheti­ siert, der von dem Systemdecodierer 110 vorgesehen wird, wodurch das Videosignal VS erzeugt wird.

Der Audiobitstrom ABS wird durch die Pufferschaltung 122 und den Audiodecodierer 123 für die Audioausgabeschal­ tung 125 vorgesehen. Die Signale AS entsprechen den Signalen VS.

Der Paketmultistrom BS von Fig. 20(B) bildet zum Bei­ spiel einen Pack, in dem ein Paketkopf jeweils am Anfang von n Paketen 1 bis n mit variabler Länge angeordnet ist. Zum Beispiel ist das Paket 1 ein Videopaket, ist das Paket 2 ein Audiopaket und ist das Paket n ein Videopaket. Ein Pack enthält Videodaten und Audiodaten von etwa derselben Zeit­ periode. Ein Packkopf enthält die Systemtaktreferenz SCR. Jedes Paket enthält den Strom ID, den Decodierzeitstempel DTS und den Darstellungszeitstempel PTS.

Fig. 20(A) zeigt eine Struktur eines Teils des System­ decodierers 110 von Fig. 19.

Die Subtrahierschaltung 131 berechnet eine Differenz zwischen der SCR und dem Systemzeittakt STC, der eine Aus­ gabe von dem Zähler 132 ist. Der D/A-Konverter 133 konver­ tiert die Differenz in ein analoges Signal, und das analoge Signal wird für den spannungsgesteuerten Oszillator 135 durch das Tiefpaßfilter 134 vorgesehen. Der Zähler 132 zählt den Taktimpuls CLK von dem spannungsgesteuerten Oszillator 135. Die erste SCR wird in den Zähler 132 geladen, zu wel­ cher Zeit eine Ausgabe von der Subtraktionsschaltung 131 0 ist und eine Frequenz des CLK freilaufend wird. Die Subtrak­ tionsschaltung 131, der D/A-Konverter 133, das Tiefpaßfilter 134, der spannungsgesteuerte Oszillator 135 und der Zähler 132 bilden einen PLL, der aus der SCR, die in jedem Pack vorhanden ist und diskontinuierlich ist, den kontinuierli­ chen STC erzeugt.

Der PTS, der die Lesestartzeit zum Lesen der DAT5 aus dem Rahmenspeicher 14 darstellt, wird für das PTS/ADR-Tabel­ lenregister 136 vorgesehen. Der PTS entspricht der Lese­ startadresse ADR zum Lesen von Videodaten in dem Rahmenspei­ cher 14. Die Steuerschaltung 137 gestattet das Speichern des PTS in dem PTS/ADR-Tabellenregister 136 auf solch eine Weise, daß der PTS der Lesestartadresse ADR entspricht, während sie das Lesen des nächsten PTS gestattet, der den nächsten DAT5 entspricht, die beim nächsten Mal aus dem Rahmenspeicher 14 zu lesen sind. Dieser PTS wird mit dem STC im Komparator 138 verglichen. Wenn der STC mit dem PTS koinzidiert, gibt der Komparator 138 ESYNC aus. Synchron mit ESYNC gestattet die Steuerschaltung 137 das Lesen des näch­ sten PTS aus dem PTS/ADR-Tabellenregister 136.

Wenn eine Komparatorschaltung (nicht gezeigt) detek­ tiert, daß der STC mit dem DTS koinzidiert, wird DSYNC ausgegeben.

Falls die DAT2 von einem B-Bild sind, ist es erforder­ lich, daß der Videodecodierer 113 die DAT2 in dem Rahmen­ speicher 14 speichert, während zwei Bilder als Referenz verwendet werden, die in dem Rahmenspeicher 14 gespeichert worden sind, und die DAT2 dieses B-Bildes als VDAT4 aus dem Rahmenspeicher 14 ausliest. Deshalb wurde üblicherweise der Rahmenspeicher 14 verwendet, der eine Speicherkapazität von wenigstens drei Rahmen hat. Da jedoch das B-Bild als DAT5 ausgelesen wird, während es als DAT2 in dem Rahmenspeicher 14 gespeichert ist, kann im Prinzip eine Pufferkapazität für das B-Bild innerhalb des Rahmenspeichers 14 kleiner als ein Rahmen sein. Durch Reduzieren der Kapazität ist es im Prin­ zip möglich, Herstellungskosten für einen Bewegtbilddecodie­ rer zu verringern.

Wenn jedoch die Kapazität des Rahmenspeichers 14 redu­ ziert wird, muß dann, da die Pufferkapazität reduziert ist, die Lesestartzeit für die Anzeigevideodaten DAT5 früher als der PTS sein, wodurch es wiederum unmöglich wird, den PTS zu verwenden, und wodurch die Zeitlage zum Auslesen der Anzei­ gevideodaten DAT5 aus dem Rahmenspeicher 14 von der Zeitlage des Vertikalsynchronisationsimpulses VSYNC abweicht. Als Resultat wird es unmöglich, die Kapazität des Rahinenspei­ chers 14 zu reduzieren.

ZUSAMMENFASSUNG DER ERFINDUNG

Daher ist es eine Aufgabe der vorliegenden Erfindung, ein Bilddatenverarbeitungsverfahren und eine Bilddatenverar­ beitungsvorrichtung vorzusehen, die eine Reduzierung von Herstellungskosten ermöglichen, indem eine Speicherkapazität mit einer einfacheren Struktur reduziert wird oder indem die Notwendigkeit des Erhöhens einer Operationsfrequenz zum Verkleinern eines Bildes eliminiert wird.

Es ist ein anderes Ziel der vorliegenden Erfindung, einen Bewegtbilddecodierer vorzusehen, der das Reproduzieren eines Bewegtbildes in einem X2-Geschwindigkeits-Schnellvor­ laufmodus auch bei Nichtvorhandensein eines B-Bildes ermög­ licht.

Es ist noch ein anderes Ziel der vorliegenden Erfin­ dung, einen Systemdecodierer vorzusehen, der es ermöglicht, die Kapazität eines Rahmenspeichers zu reduzieren, und einen Bewegtbilddecodierer, in dem solch ein Systemdecodierer verwendet wird.

Nach dem 1. Aspekt der vorliegenden Erfindung ist eine Bilddatenverarbeitungsvorrichtung vorgesehen, mit: einem Speicher mit einem Speicherbereich von p, 2 ≦ p ≦ m, Bänken zum Speichern von Bilddaten, wobei m = (eine Bilddatenmenge von einem Rahmen)/(eine Bilddatenmenge von einer Bank) ist und m und p ganzzahlig sind; einer ersten Steuerschaltung zum Vorsehen einer logischen Banknummer, so daß Bilddaten der logischen Banknummer in dem Speicher gespeichert werden oder Bilddaten der logischen Banknummer, die in dem Speicher gespeichert sind, ausgelesen werden, welche logische Bank­ nummer einer von Bänken zugeordnet ist, die erhalten werden, indem Bilddaten von einem Rahmen in m Bänke geteilt werden; einer Bankverwaltungsschaltung zum Zuordnen der logischen Banknummer zu einer von physikalischen Banknummern, die einen vakanten Zustand hat, welche physikalischen Banknum­ mern jeweilig den p Bänken zugeordnet sind, zum Freigeben der Zuordnung der logischen Banknummer, um eine physikali­ sche Banknummer mit einem vakanten Zustand zu haben, zu einer Zeit, zu der das Lesen von der entsprechenden physika­ lischen Bank vollendet worden ist, und zum Konvertieren der logischen Banknummer, die von der ersten Steuerschaltung vorgesehen wird, in die zugeordnete der physikalischen Banknummern; und einer Speichersteuerschaltung zum sequenti­ ellen Zugreifen auf Bilddaten der physikalischen Bank, beginnend bei einer Adresse, die der konvertierten physika­ lischen Banknummer entspricht.

Gemäß dem 1. Aspekt der vorliegenden Erfindung werden Bilddaten in die logischen Bänke geteilt, von denen eine einer von physikalischen Bänken zugeordnet wird, die inner­ halb des Speichers gesichert sind, und Bilddaten werden bankweise in dem Speicher gespeichert und aus ihm gelesen, so daß eine Speicherkapazität, die kleiner als ein Rahmen ist, als ein herkömmlicher Rahmen dient. Da ferner die Bankverwaltungsschaltung verwendet wird, die wie oben be­ schrieben strukturiert ist, ist es möglich, eine Speicher­ kapazität des Speichers durch eine einfache Struktur zu reduzieren, wodurch zu einer Verringerung von Herstellungs­ kosten einer Bilddatenverarbeitungsvorrichtung beigetragen wird.

Da zusätzlich die 1. Steuerschaltung nur eine logische Banknummer ausgeben muß, vereinfacht dies die Verarbeitung in der 1. Steuerschaltung und eine Struktur von ihr.

Nach dem 2. Aspekt der vorliegenden Erfindung ist eine Bilddatenverarbeitungsvorrichtung gemäß dem 1. Aspekt vorge­ sehen, bei der die Bankverwaltungsschaltung umfaßt: einen Konvertierungsteil für logische/physikalische Banknummern, zum Speichern einer Beziehung zwischen den physikalischen und logischen Banknummern, die vorgesehen wird, wenn ein Zuordnungssteuersignal aktiv ist, um das Zuordnen auszufüh­ ren, und zum Konvertieren der logischen Banknummer in die physikalische Banknummer auf der Basis der Zuordnung; einen Zuordnungszustandsspeicherteil zum Angeben, ob die jeweili­ gen physikalischen Banknummern in einem vakanten Zustand oder einem zugeordneten Zustand sind; und einen Detektions- /Zuordnungsteil vakanter physikalischer Bänke, zum Detektie­ ren des vakanten Zustandes unter Bezugnahme auf den Inhalt des Zuordnungszustandsspeicherteils als Reaktion auf eine Zuordnungsanforderung einer physikalischen Bank von der ersten Steuerschaltung, zum Verändern des detektierten vakanten Zustandes in den zugeordneten Zustand und zum Vorsehen der physikalischen Banknummer, die in den zugeord­ neten Zustand verändert wurde, und des aktivierten Zuord­ nungssteuersignals für den Konvertierungsteil für logische/physikalische Banknummern.

Gemäß dem 2. Aspekt der vorliegenden Erfindung kann eine logische Bank einer physikalischen Bank leicht zugeord­ net werden, da der Zuordnungszustandsspeicherteil und der Detektions-/Zuordnungsteil vakanter physikalischer Bänke vorgesehen sind, die beide eine einfache Struktur haben, und da die 1. Steuerschaltung nur die Zuordnungsanforderung einer physikalischen Bank und die logische Banknummer auszu­ geben braucht, um eine logische Bank einer physikalischen Bank zuzuordnen.

Nach dem 3. Aspekt der vorliegenden Erfindung ist eine Bilddatenverarbeitungsvorrichtung gemäß dem 2. Aspekt vorge­ sehen, bei der die Bankverwaltungsschaltung ferner einen Freigabeteil physikalischer Bänke umfaßt, zum Detektieren, daß die Speichersteuerschaltung das Zugreifen auf eine Bank vollendet hat, und bewirkt, daß der Zuordnungszustandsspei­ cherteil den zugeordneten Zustand, der der einen Bank ent­ spricht, auf die zugegriffen wurde, in den vakanten Zustand verändert.

Gemäß dem 3. Aspekt der vorliegenden Erfindung wird eine physikalische Bank unabhängig von der 1. Steuerschal­ tung freigegeben, und deshalb wird die Verarbeitung in der 1. Steuerschaltung vereinfacht.

Nach dem 4. Aspekt der vorliegenden Erfindung ist eine Bilddatenverarbeitungsvorrichtung gemäß dem 2. Aspekt vorge­ sehen, bei der der Detektions-/Zuordnungsteil vakanter physikalischer Bänke umfaßt: einen Detektionsteil vakanter physikalischer Bänke, zum Detektieren des vakanten Zustandes unter Bezugnahme auf den Inhalt des Zuordnungszustandsspei­ cherteils als Reaktion auf eine Suchanforderung einer physi­ kalischen Bank, zum Verändern des detektierten vakanten Zustandes in den zugeordneten Zustand und zum Vorsehen der physikalischen Banknummer, die dem veränderten zugeordneten Zustand entspricht, für den Konvertierungsteil für logi­ sche/physikalische Banknummern und zum Ausgeben einer Zuord­ nungsvollendungsbestätigung; und einen Zuordnungsteil physi­ kalischer Bänke, zum Vorsehen der Suchanforderung einer physikalischen Bank und zum Vorsehen des aktivierten Zuord­ nungssteuersignals für den Konvertierungsteil für logi­ sche/physikalische Banknummern, wenn die Zuordnungsanforde­ rung einer physikalischen Bank und die Zuordnungsvollen­ dungsbestätigung empfangen werden.

Gemäß dem 4. Aspekt der vorliegenden Erfindung ist es möglich, da die physikalische Banknummer mit dem vakanten Zustand als Reaktion auf die Suchanforderung einer physika­ lischen Bank erhalten wird, die vor der Zuordnungsanforde­ rung einer physikalischen Bank erfolgt, eine logische Bank einer physikalischen Bank mit hoher Geschwindigkeit als Reaktion auf die Zuordnungsanforderung einer physikalischen Bank zuzuordnen.

Nach dem 5. Aspekt der vorliegenden Erfindung ist eine Bilddatenverarbeitungsvorrichtung gemäß dem 1. Aspekt vorge­ sehen, bei der der Speicher einen Pufferspeicherbereich für codierte Bilddaten enthält, bei der die Speichersteuerschal­ tung codierte Bilddaten in dem Pufferspeicherbereich tempo­ rär speichert, um die codierten Bilddaten zu verzögern, und die codierten Bilddaten aus dem Pufferspeicherbereich liest, welche Bilddatenverarbeitungsvorrichtung ferner eine Deco­ dierschaltung umfaßt, zum Decodieren der codierten Bildda­ ten, die aus dem Pufferspeicherbereich gelesen werden, und Vorsehen ihrer decodierten Bilddaten für den Speicher, und bei der die erste Steuerschaltung als Reaktion auf eine Anforderung einer langsamen Reproduktion zum Reproduzieren mit einer Geschwindigkeit von 1/N bewirkt, daß die Speicher­ steuerschaltung das Lesen eines oberen Feldes und eines unteren Feldes von dem Pufferspeicherbereich des Speichers jeweils mit N-maliger Wiederholung ausführt und, entspre­ chend diesem Lesen, das Speichern und Lesen der decodierten Bilddaten in den und von den p Bänken ausführt.

Gemäß dem 5. Aspekt der vorliegenden Erfindung ist es mit der Bankstruktur möglich, selbst wenn die Speicherkapa­ zität für decodierte Bilddaten um einen Betrag von unter einem Rahmen reduziert ist, eine langsame Reproduktion mit einer Geschwindigkeit von 1/N auszuführen.

Nach dem 6. Aspekt der vorliegenden Erfindung ist eine Bilddatenverarbeitungsvorrichtung gemäß dem 5. Aspekt vorge­ sehen, bei der die erste Steuerschaltung als Reaktion auf eine Pausenreproduktionsanforderung dieselben Operationen wie jene, die sie als Reaktion auf die Anforderung einer langsamen Reproduktion ausführt, zum Reproduzieren mit einer Geschwindigkeit von 1/∞ ausführt.

Nach dem 7. Aspekt der vorliegenden Erfindung ist eine Bilddatenverarbeitungsvorrichtung gemäß dem 1. Aspekt vorge­ sehen, bei der die Bilddaten Bilddaten gemäß dem MPEG-Stan­ dard sind, und bei der die Speicherkapazität von jeder der physikalischen Bänke ein ganzzahliges Vielfaches von einer Makroblockzeile ist.

Gemäß dem 7. Aspekt der vorliegenden Erfindung wird eine komplexe Verarbeitung von Bilddaten auf Grund der Teilung in die Bänke vermieden.

Nach dem 8. Aspekt der vorliegenden Erfindung ist eine Bilddatenverarbeitungsvorrichtung gemäß dem 1. Aspekt vorge­ sehen, bei der die Bilddaten Bilddaten gemäß dem MPEG-Stan­ dard sind, und bei der die Speicherkapazität von jeder der physikalischen Bänke ein ungeradzahliges Vielfaches einer halben Makroblockzeile ist.

Gemäß dem 8. Aspekt der vorliegenden Erfindung wird im Falle der feldweisen Verarbeitung von Bilddaten eine kom­ plexe Verarbeitung der Bilddaten auf Grund der Teilung in die Bänke vermieden.

Nach dem 9. Aspekt der vorliegenden Erfindung ist ein Bilddatenverarbeitungsverfahren vorgesehen, mit den folgen­ den Schritten: Teilen von Bilddaten in in logische Bänke, wobei in = (eine Bilddatenmenge von einem Rahmen)/(eine Bilddateninenge von einer logischen Bank) ist und m ganzzah­ lig ist, Zuordnen von logischen Banknummern zu den logischen Bänken, Sichern eines Speicherbereiches von p physikalischen Bänken innerhalb eines Speichers zum Speichern von Bildda­ ten, wobei 2 ≦ p < m und p ganzzahlig ist, und Zuordnen von physikalischen Banknummern zu den physikalischen Bänken; Zuordnen einer der logischen Banknummern zu einer der physi­ kalischen Banknummern, die einen vakanten Zustand hat, Freigeben der zugeordneten physikalischen Banknummer, um einen vakanten Zustand zu haben, zu einer Zeit, zu der das Lesen von der entsprechenden physikalischen Bank vollendet worden ist, und Konvertieren der zugeordneten logischen Banknummer in die entsprechende physikalische Banknummer; und sequentielles Zugreifen auf Bilddaten einer physikali­ schen Bank, beginnend bei der Adresse, die der konvertierten physikalischen Nummer entspricht.

Nach dem 10. Aspekt der vorliegenden Erfindung ist ein Bilddatenverarbeitungsverfahren gemäß dem 9. Aspekt vorgese­ hen, ferner mit den folgenden Schritten: temporäres Spei­ chern von codierten Bilddaten in einem Pufferspeicherbereich innerhalb des Speichers, um die codierten Bilddaten zu verzögern; Ausführen, als Reaktion auf eine Anforderung einer langsamen Reproduktion zum Reproduzieren mit einer Geschwindigkeit von 1/N, des Lesens der codierten Bilddaten eines selben oberen Feldes und eines selben unteren Feldes jeweils mit N-maliger Wiederholung aus dem Pufferspeicher­ bereich; Decodieren der codierten Bilddaten, die aus dem Pufferspeicherbereich gelesen wurden; und Vorsehen der decodierten Bilddaten in den physikalischen Bänken.

Nach dem 11. Aspekt der vorliegenden Erfindung ist eine Bilddatenverarbeitungsvorrichtung vorgesehen, mit: einem Speicher; einer Speichersteuer- und Vorhersagebildgenerator­ schaltung zum Bewirken, daß der Speicher decodierte Bildda­ ten temporär speichert, zum Erzeugen von Vorhersagebilddaten unter Bezugnahme auf die decodierten Bilddaten in dem Spei­ cher und zum Lesen der decodierten Bilddaten aus dem Spei­ cher in einer Reihenfolge von Originalbildern vor dem Codie­ ren; einer Verkleinerungskonvertierungsschaltung zum Konver­ tieren der decodierten Bilddaten, so daß ein Bild blockweise verkleinert wird; und einem Schaltkreis zum Selektieren dessen, ob die decodierten Bilddaten die Verkleinerungskon­ vertierungsschaltung vor dem Speichern der decodierten Bilddaten in dem Speicher durchlaufen sollen, und zum Selek­ tieren dessen, ob die decodierten Bilddaten die Verkleine­ rungskonvertierungsschaltung durchlaufen sollen, nachdem die decodierten Bilddaten aus dem Speicher ausgelesen worden sind; bei der die Speichersteuer- und Vorhersagebildgenera­ torschaltung den Schaltkreis übereinstimmend damit steuert, ob die decodierten Bilddaten in dem Speicher gespeichert oder aus dem Speicher gelesen werden, ob ein Anzeigemodus ein Verkleinerungsmodus ist und ob die decodierten Bilddaten von einem Nichtreferenzbild sind.

Gemäß dem 11. Aspekt der vorliegenden Erfindung wird, wenn Anzeigebilddaten aus dem Speicher im Verkleinerungsan­ zeigemodus gelesen werden, eine kleinere Datenmenge als nach Stand der Technik gelesen, und deshalb ist es möglich, eine Videodatenverarbeitungsgeschwindigkeit mehr als nach Stand der Technik zu verlangsamen, wodurch zu einer Verringerung der Herstellungskosten der Bilddatenverarbeitungsvorrichtung beigetragen wird.

Nach dem 12. Aspekt der vorliegenden Erfindung ist eine Bilddatenverarbeitungsvorrichtung gemäß dem 11. Aspekt vorgesehen, bei der die Speichersteuer- und Vorhersagebild­ generatorschaltung während des Speicherns der decodierten Bilddaten in dem Speicher den Schaltkreis in einem ersten Fall, wenn der Anzeigemodus der Verkleinerungsmodus ist und die decodierten Bilddaten von einem Nichtreferenzbild sind, auf solch eine Weise steuert, daß die decodierten Bilddaten in dem Speicher durch die Verkleinerungskonvertierungsschal­ tung zum Verkleinern gespeichert werden, und in anderen Fällen, außer dem ersten Fall, die Steuerschaltung den Schaltkreis auf solch eine Weise steuert, daß die decodier­ ten Bilddaten in dem Speicher nicht durch die Verkleine­ rungskonvertierungsschaltung gespeichert werden, und während des Lesens der decodierten Bilddaten aus dem Speicher den Schaltkreis in dem ersten Fall oder in einem zweiten Fall, wenn der Anzeigemodus nicht der Verkleinerungsmodus ist, auf solch eine Weise steuert, daß die decodierten Bilddaten, die aus dem Speicher gelesen werden, die Verkleinerungskonver­ tierungsschaltung nicht durchlaufen, und in anderen Fällen, außer dem ersten Fall und dem zweiten Fall, die Steuerschal­ tung den Schaltkreis auf solch eine Weise steuert, daß die decodierten Bilddaten, die aus dem Speicher gelesen werden, die Verkleinerungskonvertierungsschaltung zum Verkleinern durchlaufen.

Nach dem 13. Aspekt der vorliegenden Erfindung ist eine Bilddatenverarbeitungsvorrichtung vorgesehen, mit: einem Speicher; einer Verkleinerungskonvertierungsschaltung zum Konvertieren von Bilddaten, so daß ein Bild blockweise verkleinert wird; einem Schaltkreis zum Selektieren dessen, ob die Bilddaten die Verkleinerungskonvertierungsschaltung vor dem Speichern der Bilddaten in dem Speicher durchlaufen sollen, und zum Selektieren dessen, ob die Bilddaten die Verkleinerungskonvertierungsschaltung durchlaufen sollen, nachdem die Bilddaten aus dem Speicher ausgelesen worden sind; und einer Steuerschaltung zum Steuern des Schaltkrei­ ses übereinstimmend damit, ob die Bilddaten in dem Speicher gespeichert oder aus dem Speicher gelesen werden, ob ein Anzeigemodus ein Verkleinerungsmodus ist und ob die deco­ dierten Bilddaten von einem Nichtreferenzbild sind.

Nach dem 14. Aspekt der vorliegenden Erfindung ist ein Bilddatenverarbeitungsverfahren vorgesehen, zum Decodieren von codierten Bilddaten, um decodierte Bilddaten zu erhal­ ten, mit einem Speicher zum temporären Speichern eines decodierten Bildes der decodierten Bilddaten und mit einer Verkleinerungskonvertierungsschaltung zum Verkleinern einer Größe des decodierten Bildes, welches Verfahren die folgen­ den Schritte umfaßt: während des Speicherns der decodierten Bilddaten in dem Speicher, Speichern der decodierten Bildda­ ten in dem Speicher durch die Verkleinerungskonvertierungs­ schaltung zum Verkleinern in einem ersten Fall, wenn ein Anzeigemodus ein Verkleinerungsmodus ist und die decodierten Bilddaten von einem Nichtreferenzbild sind, Speichern, nicht in dem ersten Fall, der decodierten Bilddaten in dem Spei­ cher, ohne daß die decodierten Bilddaten die Verkleinerungs­ konvertierungsschaltung durchlaufen; und während des Lesens der decodierten Bilddaten aus dem Speicher zum Anzeigen, Lesen der decodierten Bilddaten aus dem Speicher, ohne daß die decodierten Bilddaten die Verkleinerungskonvertierungs­ schaltung durchlaufen, in dem ersten Fall oder in einem zweiten Fall, wenn der Anzeigemodus nicht der Verkleine­ rungsmodus ist, und Lesen, nicht in dem ersten Fall und nicht in dem zweiten Fall, der decodierten Bilddaten aus dem Speicher durch die Verkleinerungskonvertierungsschaltung zum Verkleinern.

Nach dem 15. Aspekt der vorliegenden Erfindung ist eine Bewegtbilddecodiervorrichtung vorgesehen, mit: einem Rahmen­ speicher; einer Decodierschaltung zum Decodieren von codier­ ten Bilddaten, um decodierte Bilddaten zu erhalten, und Speichern der decodierten Bilddaten in dem Rahmenspeicher, zum Lesen von Referenzbilddaten aus dem Rahmenspeicher, um Vorhersagebilddaten zu erzeugen, und zum Lesen der decodier­ ten Bilddaten aus dem Rahmenspeicher als Anzeigebilddaten; und einer Steuerschaltung zum Bewirken, wenn ein Vorschub­ modus ein X2-Geschwindigkeitsreproduktionsmodus ist, daß die Decodierschaltung mit einer Durchschnittsgeschwindigkeit, die zweimal so schnell wie eine normale Geschwindigkeit ist, die codierten Bilddaten decodiert, die decodierten Bilddaten in dem Rahmenspeicher speichert und die Referenzbilddaten aus dem Rahmenspeicher liest, und zum Bewirken, daß die Decodierschaltung die decodierten Bilddaten von jedem zwei­ ten Bild aus dem Rahmenspeicher als Anzeigebilddaten mit der normalen Geschwindigkeit liest.

Gemäß dem 15. Aspekt der vorliegenden Erfindung ist es möglich, ein Bild in dem X2-Geschwindigkeits-Schnellvorlauf­ modus auch bei Nichtvorhandensein eines B-Bildes zu reprodu­ zieren.

Nach dem 16. Aspekt der vorliegenden Erfindung ist eine Bewegtbilddecodiervorrichtung gemäß dem 15. Aspekt vorgese­ hen, bei der die Steuerschaltung ein Decodiersynchronisati­ onssignal, das einen Impulszyklus hat, der einem Feldzyklus gleich ist, einen Bildcodiertyp und den Vorschubmodus emp­ fängt, die Steuerschaltung einen Impuls eines Decodierstart­ signals auf der Basis von jedem zweiten Impuls des Decodier­ synchronisationssignals erzeugt, wenn der Vorschubmodus ein X1-Geschwindigkeitsreproduktionsmodus ist, die Steuerschal­ tung einen Impuls des Decodierstartsignals auf der Basis von jedem Impuls des Synchronisationssignals erzeugt, wenn der Vorschubmodus ein X2-Geschwindigkeitsreproduktionsmodus ist, die Steuerschaltung einen Impuls eines Referenzbildlese­ startsignals erzeugt, der dem Impuls des Decodierstartsi­ gnals entspricht, außer wenn der Bildcodiertyp ein I-Bild bezeichnet, und die Steuerschaltung ein Anzeigebildlese­ startsignal erzeugt, das solch einem Signal entspricht und das erhalten wird, indem das Decodiersynchronisationssignal durch einen 1/2-Teiler für eine Verzögerungsschaltung vorge­ sehen wird, und bei der die Decodierschaltung das Decodieren synchron mit dem Decodierstartsignal startet, das Lesen der Referenzbilddaten synchron mit dem Referenzbildlesestart­ signal startet und das Lesen der Anzeigebilddaten synchron mit dem Anzeigebildlesestartsignal startet.

Gemäß dem 16. Aspekt der vorliegenden Erfindung braucht die Operationsgeschwindigkeit der Steuerschaltung nicht die X2-Geschwindigkeit zu sein.

Nach dem 17. Aspekt der vorliegenden Erfindung ist eine Bewegtbilddecodiervorrichtung gemäß dem 16. Aspekt vorgese­ hen, bei der die Steuerschaltung umfaßt ein erstes, ein zweites und ein drittes Register; und eine Registersteuer­ schaltung zum Bewirken, daß das erste Register eine Schreibstartadresse eines decodierten Bildes zu einer Zeit­ lage eines Impulses des Decodierstartsignals hält, zum Bewirken, daß das zweite Register eine Ausgabe des ersten Registers zu einer Zeitlage eines Impulses des Referenzbild­ lesestartsignals hält, und zum Bewirken, daß das dritte Register eine Ausgabe des zweiten Registers zu einer Zeit­ lage eines Impulses des Anzeigebildlesestartsignals hält; bei der die Decodierschaltung die Ausgabe des ersten Regi­ sters als Schreibstartadresse eines decodierten Bildes empfängt, die Ausgabe des zweiten Registers als Referenz­ bildlesestartadresse empfängt, und eine Ausgabe des dritten Registers als Anzeigebildlesestartadresse empfängt.

Gemäß dem 17. Aspekt der vorliegenden Erfindung werden Adressen während des Zugreifens auf den Rahmenspeicher leicht gesteuert.

Nach dem 18. Aspekt der vorliegenden Erfindung ist eine Bewegtbilddecodiervorrichtung gemäß dem 17. Aspekt vorgese­ hen, bei der die Registersteuerschaltung bewirkt, daß das erste Register eine von drei Startadressen zyklisch hält.

Gemäß dem 18. Aspekt der vorliegenden Erfindung ist die Zuordnung von Speicherbereichen in dem Rahmenspeicher leicht.

Nach dem 19. Aspekt der vorliegenden Erfindung ist eine Bewegtbilddecodiervorrichtung gemäß dem 17. Aspekt vorgese­ hen, bei der ein Datenausgang des ersten Registers mit einem Dateneingang des zweiten Registers verbunden ist und ein Datenausgang des zweiten Registers mit einem Dateneingang des dritten Registers verbunden ist.

Gemäß dem 19. Aspekt der vorliegenden Erfindung ist die Registersteuerung einfach.

Nach dem 20. Aspekt der vorliegenden Erfindung ist eine Bewegtbilddecodiervorrichtung gemäß dem 15. Aspekt vorgese­ hen, bei der die Steuerschaltung bewirkt, wenn der Vorschub­ modus der X2-Geschwindigkeitsreproduktionsmodus ist, daß die Decodierschaltung zweimal so schnell arbeitet und die Anzei­ gebilddaten aus dem Rahmenspeicher liest, wobei jedes zweite Bild übersprungen wird.

Nach dem 21. Aspekt der vorliegenden Erfindung ist eine Bewegtbilddecodiervorrichtung gemäß dem 20. Aspekt vorgese­ hen, bei der die Steuerschaltung zweimal so schnell arbei­ tet, so daß die Decodierschaltung zweimal so schnell arbei­ tet.

Nach dem 22. Aspekt der vorliegenden Erfindung ist ein Systemdecodierer vorgesehen, mit: einer Schaltung zum Erzeu­ gen von Taktimpulsen; einem Zähler zum Zählen der Taktim­ pulse und zum Vorsehen einer Zählung von ihm als Systemzeit­ takt; einer Synchronisationsimpulserzeugungsschaltung zum Erzeugen von Synchronisationsimpulsen eines Rahmenzyklus auf der Basis der Taktimpulse; einem Speichermittel zum temporä­ ren Speichern eines Darstellungszeitstempels, der vorgesehen wird; einer Komparatorschaltung zum Detektieren, daß der Systemzeittakt mit dem Darstellungszeitstempel koinzidiert, der aus dem Speichermittel gelesen wird; und einer Steuer­ schaltung zum Bewirken, daß das Speichermittel den Darstel­ lungszeitstempel entsprechend einer Reihenfolge des Reprodu­ zierens von Bildern synchron mit den Synchronisationsimpul­ sen liest, und zum Bewirken, daß der Zähler den Darstel­ lungszeitstempel lädt, der aus dem Speichermittel gelesen wird; bei dem die Synchronisationsimpulse oder Impulse, die jeweils erzeugt werden, wenn die Koinzidenz detektiert wird, als Anzeigebilddatenlesestartimpulse verwendet werden.

Gemäß dem 22. Aspekt der vorliegenden Erfindung wird, selbst wenn die Speicherkapazität des Rahmenspeichers gegen­ über jener nach Stand der Technik reduziert wird und dadurch die Lesestartzeit zum Lesen von Anzeigevideodaten aus dem Rahmenspeicher von dem herkömmlichen Darstellungszeitstempel verschoben wird, ein geeigneter Systemzeittakt gemäß der Verschiebung erzeugt. Daher ist es möglich, die Speicherka­ pazität des Rahmenspeichers zu reduzieren, wodurch zu einer Verringerung der Herstellungskosten des Bewegtbilddecodie­ rers beigetragen wird.

Nach dem 23. Aspekt der vorliegenden Erfindung ist ein Systemdecodierer gemäß dem 22. Aspekt vorgesehen, bei dem die Steuerschaltung bewirkt, daß der Zähler den Darstel­ lungszeitstempel lädt, wenn sowohl eine Zeit Δ ab Detektie­ ren der Koinzidenz bis zum Erzeugen des Synchronisationsim­ pulses als auch eine Zeit {(Rahmenzyklus T)-Δ} größer als ein Einstellwert sind.

Gemäß dem 23. Aspekt der vorliegenden Erfindung wird, selbst wenn die beiden Zeiten A und (T-Δ) auf Grund einer gewissen Ursache beträchtlich groß werden, die Verschie­ bungszeit automatisch eingestellt.

Nach dem 24. Aspekt der vorliegenden Erfindung ist ein Systemdecodierer gemäß dem 22. Aspekt vorgesehen, ferner mit einem Selektor zum Selektieren eines von einer Systemtakt­ referenz oder dem Darstellungszeitstempel, der aus dem Speichermittel gelesen wird, und zum Vorsehen des Selektier­ ten für den Zähler, bei dem die Steuerschaltung bewirkt, daß der Selektor die Systemtaktreferenz selektiert und danach den Darstellungszeitstempel selektiert, und bewirkt, daß der Zähler eine Ausgabe von dem Selektor synchron mit den Syn­ chronisationsimpulsen lädt.

Nach dem 25. Aspekt der vorliegenden Erfindung ist ein Systemdecodierer gemäß dem 24. Aspekt vorgesehen, bei dem die Steuerschaltung bewirkt, daß der Selektor die System­ taktreferenz selektiert, die zu einer ersten Zeit vorgesehen wird, und danach den Darstellungszeitstempel selektiert.

Gemäß dem 25. Aspekt der vorliegenden Erfindung erfolgt die Einstellung der Verschiebungszeit sofort nach dem Start der Decodierung.

Nach dem 26. Aspekt der vorliegenden Erfindung ist ein Systemdecodierer gemäß dem 22. Aspekt vorgesehen, bei dem die Schaltung zum Erzeugen der Taktimpulse eine PLL-Schal­ tung ist, die eine Rückführungssteuerung auf solch eine Weise ausführt, daß die Zählung der Systemtaktreferenz nahekommt, wenn die Systemtaktreferenz vorgesehen wird.

Nach dem 27. Aspekt der vorliegenden Erfindung ist ein Systemdecodierer gemäß dem 22. Aspekt vorgesehen, bei dem die Schaltung zum Erzeugen der Taktimpulse eine freilaufende Taktgeneratorschaltung ist.

Gemäß dem 27. Aspekt der vorliegenden Erfindung ist die Struktur des Systemdecodierers einfacher als jene gemäß dem 26. Aspekt, und der Zyklus des Taktimpulses ist genauer als bei der Rückführungssteuerung gemäß dem 26. Aspekt.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein schematisches Strukturdiagramm eines Bewegtbilddecodierers gemäß einer ersten Ausführungsform der vorliegenden Erfindung;

Fig. 2 ist ein schematisches Strukturdiagramm eines Bewegtbilddecodierers gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;

Fig. 3 ist ein Blockdiagramm, das ein Beispiel einer Struktur einer Bankverwaltungsschaltung von Fig. 2 zeigt;

Fig. 4 ist ein erläuterndes Diagramm einer Bilddecodie­ rung mit der Vorrichtung von Fig. 2;

Fig. 5(A) bis 5(G) sind erläuternde Diagramme zum Beschreiben einer Zuordnung von Bänken bei einem B-Bild;

Fig. 6 ist ein Zeitdiagramm, das Operationen der Schal­ tung von Fig. 3 zeigt;

Fig. 7(A) bis 7(C) sind erläuternde Diagramme zum Beschreiben einer langsamen Reproduktion von B-Bildern;

Fig. 8(A) ist ein Blockdiagramm, das eine schematische Struktur eines Bewegtbilddecodierers gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 8(B) ist ein Blockdiagramm eines Bankadressensteu­ erteils von Fig. 8(A);

Fig. 9 ist ein Zeitdiagramm, das Operationen des Bewegtbilddecodierers im X1-Geschwindigkeitsmodus zeigt;

Fig. 10 ist ein Zeitdiagramm, das Operationen des Bewegtbilddecodierers im X2-Geschwindigkeitsmodus zeigt;

Fig. 11 ist ein Blockdiagramm, das eine Struktur eines Teils eines Systemdecodierers gemäß einer vierten Ausfüh­ rungsform der vorliegenden Erfindung zeigt;

Fig. 12 ist ein erläuterndes Diagramm zum Beschreiben einer Einstelloperation eines Systemzeittaktes;

Fig. 13 ist ein Blockdiagramm, das eine Struktur eines Teils eines Systemdecodierers gemäß einer fünften Ausfüh­ rungsform der vorliegenden Erfindung zeigt;

Fig. 14 ist ein Blockdiagramm, das eine Struktur eines Teils eines Systemdecodierers gemäß einer sechsten Ausfüh­ rungsform der vorliegenden Erfindung zeigt;

Fig. 15 ist ein Blockdiagramm, das eine Struktur eines Teils eines Bilddecodierers nach Stand der Technik zeigt;

Fig. 16 ist ein erläuterndes Diagramm zum Beschreiben einer Bilddecodierung, die durch die Vorrichtung von Fig. 15 ausgeführt wird;

Fig. 17 ist ein erläuterndes Diagramm zum Beschreiben einer Briefkastenkonvertierung nach Stand der Technik;

Fig. 18(A) und 18(B) sind erläuternde Diagramme zum Beschreiben von Problemen bei einem Stand der Technik, wenn ein Bewegtbild in einem Schnellvorlaufmodus decodiert wird, das gemäß dem MPEG-Standard codiert ist;

Fig. 19 ist ein Blockdiagramm, das eine schematische Struktur eines AV-Decodierers nach Stand der Technik zeigt;

Fig. 20(A) ist ein Blockdiagramm, das eine Struktur eines Teils eines Bewegtbilddecodierers nach Stand der Technik zeigt; und

Fig. 20(B) ist ein Diagramm, das ein schematisches Format eines Paketmultistroms zeigt.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Unter Bezugnahme nun auf die Zeichnungen, in denen gleiche Bezugszeichen über mehrere Ansichten hinweg gleiche oder entsprechende Teile bezeichnen, werden unten bevorzugte Ausführungsformen der vorliegenden Erfindung beschrieben.

Erste Ausführungsform

Fig. 1 zeigt eine schematische Struktur eines Bewegt­ bilddecodierers gemäß einer ersten Ausführungsform der vorliegenden Erfindung, die Fig. 15 entspricht.

Diese Vorrichtung umfaßt die Schaltkreise 21 bis 24 anstelle des Schaltkreises 19 von Fig. 15, zum Selektieren dessen, ob Videodaten zu der Briefkastenkonvertierungsschal­ tung 20 vor oder nach dem Speichern der Videodaten in dem Rahmenspeicher 14A zu senden sind.

Während ein Bewegtbild in dem Rahmenspeicher 14A ge­ speichert wird, wenn ein Anzeigemodus ein Verkleinerungs­ modus ist und decodierte Videodaten DAT2 von einem B-Bild sind, das nicht als Referenz verwendet wird, bewirkt die Speichersteuer- & Vorhersagebildgeneratorschaltung 15A, daß der Schaltkreis 21 auf die Ausgabeseite der Addierschaltung 13 schaltet, der Schaltkreis 22 auf die Seite des Schalt­ kreises 23 schaltet und der Schaltkreis 23 auf die Seite des Schaltkreises 22 schaltet. Dies gestattet es, daß die Brief­ kastenkonvertierungsschaltung 20 die DAT2 auf die DAT2A verkleinert, die dann in dem Rahmenspeicher 14A temporär gespeichert werden. Die Briefkastenkonvertierungsschaltung 20 verkleinert 16×16 Pixels auf 16×12 Pixels.

Während ein Bewegtbild in dem Rahmenspeicher 14A ge­ speichert wird, wird in dem Fall, der nicht der oben be­ schriebene ist, der Schaltkreis 23 auf die Ausgabeseite der Addierschaltung 13 geschaltet. Dies gestattet es, die DAT2 in dem Rahmenspeicher 14A als DAT2A temporär zu speichern.

Während ein Bewegtbild aus dem Rahmenspeicher 14A aus­ gelesen wird, wenn der Anzeigemodus der Verkleinerungsmodus ist und Anzeigevideodaten DAT5 von einem B-Bild sind, oder wenn der Anzeigemodus nicht der Verkleinerungsmodus ist, wird der Schaltkreis 24 auf die Ausgabeseite des Rahmenspei­ chers 14A geschaltet. Dies gestattet die Ausgabe der Anzei­ gevideodaten DAT5 von dem Schaltkreis 24 als Anzeigevideo­ daten DAT6. Wenn daher die Anzeigevideodaten DAT5 von einem B-Bild aus dem Rahmenspeicher 14A zu lesen sind, wird die Menge an Auslesedaten auf 3/4 der Menge reduziert, die nach Stand der Technik auszulesen ist, und deshalb ist es nicht erforderlich, daß die Verarbeitung mit einer hohen Geschwin­ digkeit wie nach Stand der Technik erfolgt.

Während ein Bewegtbild aus dem Rahmenspeicher 14A aus­ gelesen wird, bewirkt in dem Fall, der nicht der oben be­ schriebene ist, das heißt, wenn der Anzeigemodus der Ver­ kleinerungsmodus ist und Anzeigevideodaten DAT5 nicht von einem B-Bild sind, die Speichersteuer- & Vorhersagebildgene­ ratorschaltung 15A, daß der Schaltkreis 21 auf die Ausgabe­ seite des Rahmenspeichers 14A schaltet, der Schaltkreis 22 auf die Seite des Schaltkreises 24 schaltet und der Schalt­ kreis 24 auf die Seite des Schaltkreises 22 schaltet. Dies gestattet es, daß die Briefkastenkonvertierungsschaltung 20 die Anzeigevideodaten DAT5 auf die Anzeigevideodaten DAT6 verkleinert, die dann von dem Schaltkreis 24 ausgegeben werden. Obwohl dies zu demselben Resultat wie nach Stand der Technik führt, ist es mit dem Speichern von Anzeigevideo­ daten DAT6 in einem Pufferspeicher (nicht gezeigt) möglich, daß eine Verarbeitungsgeschwindigkeit für ein verkleinertes Anzeigebild insgesamt langsamer als nach Stand der Technik sein kann.

Der Bewegtbilddecodierer von Fig. 1 ist sonst derselbe wie jener von Fig. 15.

Zweite Ausführungsform

Als nächstes erfolgt eine Beschreibung eines Bewegt­ bilddecodierers gemäß einer zweiten Ausführungsform, wodurch es möglich wird, die Speicherkapazität des Rahmenspeichers 14A zu reduzieren, ungeachtet dessen, ob der Anzeigemodus der Verkleinerungsmodus ist. In der folgenden Beschreibung kann die Briefkastenkonvertierung durch irgendeine der in Fig. 1 und 15 gezeigten Konfigurationen erreicht werden.

Zuerst werden Bänke, die es möglich machen, die Rahmen­ speicherkapazität zu reduzieren, und ein Verfahren zum Verwenden der Bänke allgemein beschrieben.

Bei dem Anzeigemodus mit der maximalen Anzahl von Pi­ xels wird die Speicherkapazität des Rahmenspeichers 14A mit 2,X Rahmen ausgedrückt. 0,X Rahmen sind für das B-Bild und gleich oder größer als zwei Bänke (eine Bank zum Speichern und eine Bank zum Lesen zur gleichen Zeit), wobei eine Bank eine Speicherkapazität von einem ganzzahligen Vielfachen einer Makroblockzeile hat, die zum Beispiel sechzehn Zeilen eines Bildes auf einem Anzeigeschirm entspricht. Denn die Verarbeitung erfolgt in Einheiten eines Makroblocks, der 16×16 Pixels enthält, in der Decodierschaltung mit variabler Länge 10, der inversen Quantisiererschaltung 11 und der inversen DCT-Schaltung 12, die in Fig. 1 gezeigt sind.

Unter Bezugnahme auf Fig. 5(A) wird das, was durch Tei­ len von Daten eines B-Bildes in Bänke erhalten wird, als logische Bänke bezeichnet, während das, was durch Teilen eines Speicherbereiches von 0,X Rahmen in dem Rahmenspeicher 14A in Bänke erhalten wird, als physikalische Bänke bezeich­ net wird. Fig. 5(A) zeigt einen Fall, bei dem die Kapazität eines B-Bildes vier Bänke beträgt und 0,X Rahmen zwei Bänke ausmachen.

Wenn die DAT2A von einem B-Bild sind, werden die logi­ schen Bänke 1 bis 4 eines B-Bildes verteilt und in physika­ lischen Bänken A und B des Rahmenspeichers 14A gespeichert, wie in Fig. 5(A) bis 5(G) gezeigt. Fig. 5(A) zeigt die Zuordnung der logischen Bänke zu den physikalischen Bänken, während Fig. 5(B) bis 5(G) die Zuordnung der physikalischen Bänke zu den logischen Bänken und das Anzeigen der logischen Bänke in einer zeitlichen Reihenfolge zeigen.

Zuerst sind die physikalischen Bänke A und B vakant, und der Inhalt der logischen Bank 1 wird in der physikali­ schen Bank A gespeichert (Fig. 5(B)). Als nächstes wird der Inhalt der logischen Bank 2 in der physikalischen Bank B gespeichert, und gleichzeitig wird der Inhalt der physikali­ schen Bank A als Anzeigevideodaten DAT5 gelesen (Fig. 5(C)). Das Speichern und das Lesen sind miteinander nicht synchron. Wenn das Lesen von der physikalischen Bank A vollendet ist, wird das Lesen von der physikalischen Bank B gestartet (Fig. 5(D)). Da die physikalische Bank A vakant ist, wird der Inhalt der logischen Bank 3 in der physikalischen Bank A gespeichert (Fig. 5(E)). Wenn das Lesen von der physikali­ schen Bank B vollendet ist, erfolgt als nächstes des Lesen von der physikalischen Bank A (Fig. 5(F)). Als nächstes wird der Inhalt der logischen Bank 4 in der physikalischen Bank B gespeichert. Wenn das Lesen von der physikalischen Bank A vollendet ist, wird das Lesen von der physikalischen Bank B gestartet (Fig. 5(G)).

Die physikalischen Bänke A und B sind innerhalb des Rahmenspeichers 14A verschiebbar, wie in Fig. 4 gezeigt. Fig. 4 entspricht Fig. 16 und zeigt Bildtypen von Videodaten DAT2A, die für den Rahmenspeicher 14A sequentiell vorgesehen werden, und Bildspeicherzustände ST1 bis ST9 innerhalb des Rahmenspeichers 14. In Fig. 4 sind mit I, P und B Bildtypen bezeichnet, und Nummern, die diesen Bildtypen zugeordnet sind, bezeichnen eine zeitliche Reihenfolge von codierten Videodaten DAT0 (DAT2A). Ferner bezeichnen Bezugszeichen in Klammern in Fig. 4 Bilder, die als Anzeigebild aus dem Rahmenspeicher 14A gelesen werden.

Als nächstes erfolgt eine allgemeine Beschreibung des Speicherns der DAT2A in dem Rahmenspeicher 14A und des Lesens der Anzeigevideodaten DAT5 aus dem Rahmenspeicher 14A.

(ST1) Das Bild I1 wird in dem Rahmenspeicher 14A ge­ speichert. Die nächste Schreibadresse ADR lautet ADR = (die letzte Adresse des gespeicherten Bildes I1) + 1.

(ST2) Physikalische Bänke sind ab der Adresse ADR gesi­ chert. Unter Verwendung des Bildes I1 als Referenzbild wird das prädiktive Bild {I1} von Bild B2 erzeugt und zu den Videodaten DAT1 des Bildes B2, die ein Fehlerbild sind, hinzugefügt, wodurch das Bild B2 decodiert und in physikali­ schen Bänken des Rahmenspeichers 14A gespeichert wird. Als nächstes wird das Bild B2 als Anzeigevideodaten DAT5 ausge­ lesen. Im folgenden werden diese Prozesse einfach bezeichnet als:

{I1} + B2 → B2, Anzeige B2

Da die Speicherzone des Bildes B2 freigegeben wird, wenn das Anzeigen des Bildes B2 vollendet ist, ist ADR = (letzte Adresse des gespeicherten Bildes I1) + 1.

Die n physikalischen Bänke, wobei zum Beispiel n = 2 ist, werden ab der Adresse ADR gesichert, bevor das Spei­ chern des B-Bildes gestartet wird.

(ST3) {I1} + B3 → B3, Anzeige B3

(ST4) {I1} + P4 → P4, Anzeige I1

Das Bild P4 wird gespeichert, wobei an derselben Posi­ tion wie bei der Startposition der freigegebenen Zone für das Bild B3 begonnen wird. Da das Bild I1 als Referenzbild verwendet wird, selbst nachdem das Anzeigen des Bildes I1 vollendet ist, ist
ADR = (letzte Adresse des gespeicherten Bildes P4) + 1.

(ST5) {I1 + P4} + B5 → B5, Anzeige B5

Da die Speicherzone des Bildes B5 freigegeben wird, wenn das Anzeigen des Bildes B5 vollendet ist, ist ADR = (letzte Adresse des gespeicherten Bildes P4) + 1.

(ST6) {I1 + P4} + B6 → B6, Anzeige B6

(ST7) {P4} + P7 → P7, Anzeige P4

Das Bild P7 wird beginnend an der Adresse ADR gespei­ chert und erreicht die letzte Adresse des Rahmenspeichers 14A, das Speichern kehrt zu der oberen Adresse des Rahmen­ speichers 14A zurück, so daß der verbleibende Abschnitt des Bildes P7 gespeichert wird. Das heißt, die Adressen des Rahmenspeichers 14A sind in der Form einer Schleife verbun­ den.

ADR = (letzte Adresse des gespeicherten Bildes P7) + 1.

(ST8) {P4 + P7} + B8 → B8, Anzeige B8

ST9) {P4 + P7} + B9 → B9, Anzeige B9

Auf diese Weise wird ein Anzeigebild in der Reihenfolge der Bilder B2, B3, I1, B5, B6, P4, B8, B9 und P7 erhalten, welche Reihenfolge dieselbe wie bei einem Originalbewegtbild vor dem Codieren ist.

Fig. 2 zeigt eine schematische Struktur eines Bewegt­ bilddecodierers gemäß einer zweiten Ausführungsform der vorliegenden Erfindung, bei der die Bänke und das Verfahren zur Verwendung der Bänke wie oben beschrieben verwendet werden.

In dieser Vorrichtung steuert die Pufferspeichersteuer­ schaltung 25 einen Lese-/Schreibzustand des Pufferspeichers 26, und sie adressiert den Pufferspeicher 26, so daß der Videobitstrom VBS, der von einem multiplexierten Bitstrom abgetrennt ist, mit hoher Geschwindigkeit in dem Pufferspei­ cher 26 temporär gespeichert wird und die gespeicherten Daten mit einer niedrigen Geschwindigkeit aus dem Puffer­ speicher 26 gelesen und als DAT0 für eine Decodierschaltung mit variabler Länge vorgesehen werden, die innerhalb der Decodierschaltung 27 angeordnet ist.

Die Decodierschaltung 27 umfaßt die Schaltungen von Fig. 15, und zwar die Decodierschaltung mit variabler Länge 10, die inverse Quantisiererschaltung 11 und die inverse DCT-Schaltung 12, die Addierschaltung 13 und einen Vorher­ sagebildgeneratorteil der Speichersteuer- & Vorhersagebild­ generatorschaltung 15. Decodierte Videodaten DAT4 zur Refe­ renz werden für die Decodierschaltung 27 von dem Rahmenspei­ cher 14A vorgesehen, so daß die Decodierschaltung 27 unter Verwendung der DAT4 eine prädiktive Decodierung ausführt und die DAT2 für den Rahmenspeicher 14A vorsieht.

Für die Decodier-/Anzeigesteuerschaltung 28 sind Steuerinformationen CI1 vorgesehen, die durch einen System­ decodierer (nicht gezeigt) während der Abtrennung des Video­ bitstroms VBS abgetrennt werden, wie z. B. die Systemtakt­ referenz SCR, der Decodierzeitstempel DTS und der Darstel­ lungszeitstempel PTS, Steuerinformationen CI2 wie z. B. ein Bildcodiertyp, eine Zeitreferenz, ein Bewegungsfaktor und eine Bildgröße, die in der Decodierschaltung mit variabler Länge innerhalb der Decodierschaltung 27 abgetrennt werden, und Steuerinformationen wie z. B. das Pausenreproduktions­ anforderungssignal PRQ, das Anforderungssignal einer langsa­ men Reproduktion SRQ und die Reproduktionsgeschwindigkeit 1/N, die auf der Basis von Operationen erzeugt werden, die durch einen Bediener ausgeführt werden. Gemäß solchen Infor­ mationen erzeugt die Decodier-/Anzeigesteuerschaltung 28 verschiedene Typen von Steuerdaten zum Decodieren und Anzei­ gen, und sie sieht die Steuerdaten für die Pufferspeicher­ steuerschaltung 25, die Decodierschaltung 27, die Rahmen­ speichersteuerschaltung 29, die Bankverwaltungsschaltung 30 und die Anzeigeschaltung 115 vor. Die Decodier-/Anzeige­ steuerschaltung 28 umfaßt die Startadressenregisterschaltung 281 mit Registern zum Halten der Pufferspeicherschreibstart­ adresse BW, der Pufferspeicherlesestartadresse BR, der Rahmenspeicherschreibstartadresse FW, der Rahmenspeicher­ referenzbildlesestartadressen FR1 und FR2 und der Rahmen­ speicherreferenzbildlesestartadresse ADR. Gemäß den oben beschriebenen Steuerinformationen setzt die Decodier- /Anzeigesteuerschaltung 28 den Inhalt dieser Register.

Beim Zurücksetzen wird die Pufferspeicherschreibstart­ adresse BW in den Adressenzähler 251 der Pufferspeichersteu­ erschaltung 25 geladen, und die Pufferspeichersteuerschal­ tung 25 versetzt den Pufferspeicher 26 in einen Schreibzu­ stand und führt eine Steuerung aus, um den Videobitstrom VBS in dem Pufferspeicher 26 zu speichern. Währenddessen wird der Adressenzähler 251 als Reaktion auf einen Takt inkrementiert, und wenn die Daten in der letzten Adresse innerhalb des Pufferspeichers 26 gespeichert werden, lädt die Pufferspeichersteuerschaltung 25 die Startadresse des Pufferspeichers 26 in den Adressenzähler 251, so daß das Speichern des Videobitstroms VBS fortgesetzt wird. Ein Decodierstartbefehl und die BR werden von der Decodier- /Anzeigesteuerschaltung 28 für die Pufferspeichersteuer­ schaltung 25 vorgesehen. Die BR wird in den Adressenzähler 251 geladen, und die Pufferspeichersteuerschaltung 25 ver­ setzt den Pufferspeicher 26 in einen Lesezustand. Der Adres­ senzähler 251 wird als Reaktion auf den Takt inkrementiert, und die DAT0 werden gelesen. Auf dieser Stufe werden Steuer­ informationen, die durch die Decodierschaltung mit variabler Länge innerhalb der Decodierschaltung 27 abgetrennt werden, für die Decodier-/Anzeigesteuerschaltung 28 vorgesehen.

Das Speichern in und das Lesen aus dem Pufferspeicher 26 werden durch die Pufferspeichersteuerschaltung 25 mit Zeitteilungsmultiverarbeitung ausgeführt. Wenn die Steuerung vom Speichern auf das Lesen oder umgekehrt verändert wird, wird der Inhalt des Adressenzählers 251 in einem Register (nicht gezeigt) gesichert, während der gesicherte Inhalt eines anderen Registers (nicht gezeigt) an den Adressenzäh­ ler 251 zurückgegeben wird.

Während Leseadressen gewöhnlich zusammenhängen und die Reihenfolge des Lesens haben, ist es während der langsamen Reproduktion, die später beschrieben wird, erforderlich, denselben Inhalt wiederholt zu lesen, und deshalb wird für die langsame Reproduktion die ihr entsprechende BR für die Pufferspeichersteuerschaltung 25 von der Decodier-/Anzeige­ steuerschaltung 28 vorgesehen und in den Adressenzähler 251 geladen.

Wenn der Zugriff auf den Rahmenspeicher 14A für ein Bild zu starten ist, wird ungeachtet der Bildtypen die folgende Verarbeitung ausgeführt.

Das heißt, wenn das Speichern der DAT2 in dem Rahmen­ speicher 14A zu starten ist, werden ein Schreibstartbefehl und die FW für die Rahmenspeichersteuerschaltung 29 von der Decodier-/Anzeigesteuerschaltung 28 vorgesehen, und diese FW wird in den Adressenzähler 291 geladen. Wenn die decodierten Anzeigevideodaten DAT5 aus dem Rahmenspeicher 14A zu lesen sind, werden ein Anzeigebildlesestartbefehl und die ADR für die Rahmenspeichersteuerschaltung 29 von der Decodier- /Anzeigesteuerschaltung 28 vorgesehen, und diese ADR wird in den Adressenzähler 291 geladen. Wenn das Lesen der DAT4 aus dem Rahmenspeicher 14A zu starten ist, werden ein Referenz­ bildlesestartbefehl und die FR1 für die Rahmenspeichersteu­ erschaltung 29 von der Decodier-/Anzeigesteuerschaltung 28 vorgesehen, und wenn ferner zwei Referenzbilder zu verwenden sind, wird des weiteren die FR2 vorgesehen, und die Rahmen­ speichersteuerschaltung 29 gestattet das zueinander zeitver­ setzte Laden der Startadressen FR1 und FR2 in den Adressen­ zähler 291. Wie im Fall der Pufferspeichersteuerschaltung 25, der oben beschrieben wurde, wird der Adressenzähler 291 als Reaktion auf den Takt inkrementiert, und das Lesen aus dem und das Speichern in den Rahmenspeicher 14A erfolgen durch die Rahmenspeichersteuerschaltung 29 mit Zeitteilungs­ multiverarbeitung.

Wenn auf logische Bänke eines B-Bildes in dem Rahmen­ speicher 14A zuzugreifen ist, wird ferner die folgende Verarbeitung ausgeführt.

Das heißt, die DAT2 in einer logischen Bank eines B- Bildes sind in dem Rahmenspeicher 14A zu speichern, die Zuordnungsanforderung einer physikalischen Bank RQ2 und die logische Banknummer zum Schreiben L1N werden für die Bank­ verwaltungsschaltung 30 von der Decodier-/Anzeigesteuer­ schaltung 28 vorgesehen. Wenn die RQ2 akzeptiert wird, konvertiert die Bankverwaltungsschaltung 30 die L1N in die physikalische Banknummer P1N, und die P1N wird für die Rahmenspeichersteuerschaltung 29 vorgesehen. Die Rahmenspei­ chersteuerschaltung 29 lädt FW+P1N.BNK in den Adressenzähler 291 und steuert das Speichern in den Rahmenspeicher 14A, wobei BNK eine vorbestimmte Speicherkapazität einer physika­ lischen Bank ist und von der Bankverwaltungsschaltung 30 vorgesehen wird. Beim ersten Mal ist bei jedem B-Bild P1N = 0.

Wenn die DAT5 einer logischen Bank in einem B-Bild aus dem Rahmenspeicher 14A zu lesen sind, sieht die Decodier- /Anzeigesteuerschaltung 28 die logische Banknummer zum Lesen L2N für die Bankverwaltungsschaltung 30 vor, und die Schal­ tung 30 konvertiert die L2N in die physikalische Banknummer P2N und sieht die physikalische Banknummer P2N für die Rahmenspeichersteuerschaltung 29 vor. Die Schaltung 29 lädt ADR+P2N.BNK in den Adressenzähler 291 und steuert das Lesen aus dem Rahmenspeicher 14A. Beim ersten Mal ist bei jedem B-Bild P2N = 0.

Die DAT5 werden für die Anzeigeschaltung 115 vorgese­ hen, und eine Formatkonvertierung und Analogkonvertierung werden ausgeführt, wodurch das Videosignal VS für eine Anzeigevorrichtung erzeugt wird.

Fig. 3 zeigt ein Beispiel einer Struktur einer Bankver­ waltungsschaltung 30. Die Schaltung 30 umfaßt die Elemente 32 bis 37.

Der Berechnungsteil der Anzahl der physikalischen Bänke 32 berechnet die Bankanzahl n in den vorher beschriebenen 0,X Rahmen gemäß der folgenden Formel:

n = [(ADRe - ADRs + 1 - 2FLM)/BNK],

wobei ADRs eine Startadresse des Rahmenspeichers 14A ist, ADRe eine Endadresse des Rahmenspeichers 14A ist, FLM eine Speicherkapazität eines Rahmens ist, die vom Anzeigemodus abhängt, und [] ein Symbol zum Abrunden auf eine ganze Zahl ist. Die Anzahl der physikalischen Bänke n wird für den Detektionsteil vakanter physikalischer Bänke 33 vorgesehen.

Das Zuordnungsregister physikalischer Bänke 34 enthält eine Anzahl von Bits, die dem Maximalwert N von n gleich ist. In Fig. 3 ist der Fall von N = 4 gezeigt. Die Bits in dem Zuordnungsregister physikalischer Bänke 34 entsprechen den jeweiligen physikalischen Bänken und werden als Zuord­ nungsflags physikalischer Bänke FA bis FD verwendet. Wenn das Flag "1" ist, gibt es an, daß eine logische Bank der entsprechenden physikalischen Bank zugeordnet ist. Wenn das Flag "0" ist, gibt es an, daß keine logische Bank der ent­ sprechenden physikalischen Bank zugeordnet ist.

Der Detektionsteil vakanter physikalischer Bänke 33 de­ tektiert ein erstes i-tes Bit "0" in den n Bits, die von einem Endbit bis zu dem n-ten Bit in dem Zuordnungsregister physikalischer Bänke 34 reichen, als Reaktion auf die Suchanforderung einer physikalischen Bank RQ1, die von dem Zuordnungsteil physikalischer Bänke 35 vorgesehen wird. Der Detektionsteil vakanter physikalischer Bänke 33 invertiert dann dieses Bit zu "1", sieht i als detektierte physikali­ sche Banknummer PDN für den Konvertierungsteil für logi­ sche/physikalische Banknummern 36 vor und sieht die Zuord­ nungsvollendungsbestätigung ACK1 für den Zuordnungsteil physikalischer Bänke 35 vor. Wenn alle n Bits "1" sind, wird diese Verarbeitung ausgeführt, nachdem irgendeines der n Bits auf "0" umgeändert wurde.

Die Decodier-/Anzeigesteuerschaltung 28 von Fig. 2 sieht die RQ2 für den Zuordnungsteil physikalischer Bänke 35 und die L1N der DAT1, die als nächste zu decodieren sind, für den Konvertierungsteil für logische/physikalische Bank­ nummern 36 gleichzeitig vor. Der Zuordnungsteil physikali­ scher Bänke 35 hat die Suchanforderung einer physikalischen Bank RQ1 für den Detektionsteil vakanter physikalischer Bänke 33 vorgesehen, bevor die RQ2 ausgegeben wurde. Wenn der Zuordnungsteil physikalischer Bänke 35 sowohl die ACK1 als auch die RQ2 empfangen hat, sieht der Zuordnungsteil physikalischer Bänke 35 das Zuordnungssteuersignal CNT1 für den Konvertierungsteil für logische/physikalische Banknum­ mern 36 vor, während er zur gleichen Zeit die Zuordnungsbe­ stätigung einer physikalischen Bank ACK2 für die Decodier- /Anzeigesteuerschaltung 28 von Fig. 2 vorsieht. Nach dem Ausgeben des Zuordnungssteuersignals CNT1 sieht der Zuord­ nungsteil physikalischer Bänke 35 eine Suchanforderung einer physikalischen Bank RQ1 für den Detektionsteil vakanter physikalischer Bänke 33 vor dem Empfang der nächsten RQ2 zum Zweck der Verarbeitung der nächsten logischen Bank vor.

Der Konvertierungsteil für logische/physikalische Bank­ nummern 36 umfaßt die Abbildungsregister MR1 bis MR4. Eines der MR1 bis MR4 wird mit der L1N adressiert, und die physi­ kalische Banknummer PDN wird in dem adressierten Register zu der Zeitlage des Zuordnungssteuersignals CNT1 gehalten.

Als Reaktion auf eine Anforderung von der Rahmenspei­ chersteuerschaltung 29 von Fig. 2 liest der Konvertierungs­ teil für logische/physikalische Banknummern 36 den Inhalt von MR1 bis MR4 in dieser Reihenfolge zyklisch aus und sieht dessen Inhalt als physikalische Banknummer P1N für die Rahmenspeichersteuerschaltung 29 vor. Die Schaltung 29 berechnet das oben beschriebene FW+P1N.BNK und lädt es in den Adressenzähler 291. Der Inhalt ADR des Adressenzählers 291 wird als Reaktion auf den Takt inkrementiert, und die DAT2A werden an der Adresse ADR sequentiell gespeichert.

Die Decodier-/Anzeigesteuerschaltung 28 von Fig. 2 sieht die logische Banknummer L2N, die als nächste anzuzei­ gen ist, für den Konvertierungsteil für logische/physika­ lische Banknummern 36 und den Freigabeteil physikalischer Bänke 37 vor. In dem Teil 36 wird eines von MR1 bis MR4 mit einer logischen Banknummer zum Lesen L2N adressiert, und der Teil 36 sieht seinen Inhalt als physikalische Banknummer P2N für die Rahmenspeichersteuerschaltung 29 von Fig. 2 vor. Die Schaltung 29 berechnet das oben beschriebene ADR+P2N.BNK, lädt es in den Adressenzähler 291 und steuert das Lesen aus dem Rahmenspeicher 14A. Dadurch werden die Anzeigevideodaten DAT5 aus dem Rahmenspeicher 14A sequentiell gelesen.

Wenn eine Koinzidenzdetektionsschaltung (nicht gezeigt) innerhalb des Freigabeteils physikalischer Bänke 37 detek­ tiert hat, daß der Inhalt ADR des Adressenzählers 291 mit ADR+(P2N+1).BNK - 1 koinzidiert, beurteilt der Teil 37, daß das Lesen der DAT4 für eine Bank vollendet ist, und er sieht die logische Banknummer L3N, die die im Teil 37 gehaltene L2N ist, und das Bankfreigabesteuersignal CNT2 für den Konvertierungsteil für logische/physikalische Banknummern 36 unmittelbar vor der Veränderung der L2N vor. Als Reaktion darauf adressiert der Teil 36 eines von MR1 bis MR4 mit L3N, so daß dessen Inhalt X ausgelesen wird, setzt er ein X-tes Bit des Zuordnungsregisters physikalischer Bänke 34 zurück und initialisiert er den Inhalt X des adressierten Regi­ sters.

Fig. 6 ist ein Zeitdiagramm, das Operationen der Schal­ tung von Fig. 3 zeigt.

(t01) Eine Suchanforderung einer physikalischen Bank RQ1 wird für den Detektionsteil vakanter physikalischer Bänke 33 vorgesehen.

(t02) Der Teil 33 gibt die Nummer der detektierten phy­ sikalischen Bank PDN aus (= 0, die Nummer der detektierten physikalischen Bank PDN, die die physikalische Bank B aus­ drückt, lautet 1), die die physikalische Bank A ausdrückt, und der Inhalt des Zuordnungsregisters physikalischer Bänke 34 lautet "1000".

(t03) Die Decodier-/Anzeigesteuerschaltung 28 gibt die L1N und RQ2 aus.

(t04) Der Zuordnungsteil physikalischer Bänke 35 sieht das Zuordnungssteuersignal CNT1 und die Zuordnungsbestäti­ gung der physikalischen Bank ACK2 für den Konvertierungsteil für logische/physikalische Banknummern 36 bzw. die Decodier- /Anzeigesteuerschaltung 28 vor.

(t05) Die Nummer der detektierten physikalischen Bank PDN, die der physikalischen Bank A entspricht, wird in MR1 gehalten. Schraffierte Bereiche in Fig. 6 sind da, wo der Inhalt initialisiert wird.

Die folgenden Zeiten t11 bis t15 sind dieselben wie die Zeiten t01 bis t05.

(t17) Die L2N wird für den Konvertierungsteil für logi­ sche/physikalische Banknummern 36 und den Freigabeteil physikalischer Bänke 37 vorgesehen, und P2N = 0 wird von dem Konvertierungsteil für logische/physikalische Banknummern 36 ausgegeben, und das Lesen des Inhaltes der logischen Bank 1 von der physikalischen Bank A wird gestartet.

(t21) Die Suchanforderung einer physikalischen Bank RQ1 wird für den Detektionsteil vakanter physikalischer Bänke 33 vorgesehen.

(t23) Die Decodier-/Anzeigesteuerschaltung 28 gibt die L1N und RQ2 aus.

(t27) Die L2N wird für den Konvertierungsteil für logi­ sche/physikalische Banknummern 36 und den Freigabeteil physikalischer Bänke 37 vorgesehen.

(t26) Der Konvertierungsteil für logische/physikalische Banknummern 36 löscht das höchstwertige Bit des Zuordnungs­ registers physikalischer Bänke 34 auf Null, und der Inhalt von MR1 wird gelöscht. Der Konvertierungsteil für logische/physikalische Banknummern 36 gibt P2N = 1 aus, und das Lesen des Inhaltes der logischen Bank 2 von der physikalischen Bank B wird gestartet.

(t22) Der Detektionsteil vakanter physikalischer Bänke 33 gibt die Nummer der detektierten physikalischen Bank PDN aus, die die physikalische Bank A ausdrückt, und der Inhalt des Zuordnungsregisters physikalischer Bänke 34 wird "1100".

(t24) Der Zuordnungsteil physikalischer Bänke 35 sieht das Zuordnungssteuersignal CNT1 und die Zuordnungsbestäti­ gung einer physikalischen Bank ACK2 für den Konvertierungs­ teil für logische/physikalische Banknummern 36 bzw. die Decodier-/Anzeigesteuerschaltung 28 vor.

(t25) Die Nummer der detektierten physikalischen Bank PDN = 0, die der physikalischen Bank A entspricht, wird in dem Abbildungsregister MR3 gehalten.

Die folgenden Zeiten t31 bis t37 sind den oben be­ schriebenen ähnlich und werden deshalb nicht beschrieben.

Da in der zweiten Ausführungsform das B-Bild verarbei­ tet wird, wie oben beschrieben, ist es möglich, die Spei­ cherkapazität des Rahmenspeichers 14A durch die Teilung in die Bänke zu reduzieren.

Als nächstes wird eine langsame Reproduktion beschrie­ ben.

Als Reaktion auf die SRQ für die Decodier-/Anzeigesteu­ erschaltung 28 von Fig. 2 wird das Decodieren und Anzeigen so gesteuert, daß eine Reproduktionsgeschwindigkeit auf der Basis der Reproduktionsgeschwindigkeit 1/N, die eingestellt ist, 1/N-mal langsamer als die normale Geschwindigkeit wird.

Bei einem I-Bild oder einem P-Bild kann jedes Feld eines Bewegtbildes mit N-maliger Wiederholung aus dem Rah­ menspeicher 14A auf dieselbe Weise wie nach Stand der Tech­ nik gelesen werden. In diesem Fall beträgt ein Durch­ schnittswert einer Datenübertragungsrate von dem Pufferspei­ cher 26 zu der Decodierschaltung 27 1/N von jenem bei der normalen Reproduktion.

Bei einem B-Bild wird, wenn das Lesen der decodierten Videodaten in einer logischen Bank vollendet ist, wie oben beschrieben, da die Daten durch Videodaten in der nächsten logischen Bank überspeichert werden, jedes Feld eines Be­ wegtbildes mit N-maliger Wiederholung aus dem Pufferspeicher < ;B 31749 00070 552 001000280000000200012000285913163800040 0002019802324 00004 31630OL<26 gelesen. In diesem Fall wird durch die Kombination der N- maligen Wiederholung und der Reproduktionsgeschwindigkeit 1/N ein Durchschnittswert der Datenübertragungsrate von dem Pufferspeicher 26 zu der Decodierschaltung 27 gleich jenem bei der normalen Reproduktion.

Fig. 7(A) zeigt die Reihenfolge von decodierten Bildern eines B-Bildes im langsamen Reproduktionsmodus von 1/2. Die Feldbilder 50 bis 53 werden in dieser Reihenfolge decodiert. Die Feldbilder 50 bis 53 sind von demselben Rahmen. Die Bilder 50 und 51 sind von demselben oberen Feld TF, während die Bilder 52 und 53 von demselben unteren Feld BF sind.

Unter erneuter Bezugnahme auf Fig. 2 wird jeder Zeit­ bildkopf CI2 des B-Bildes von der Decodierschaltung 27 für die Decodier-/Anzeigesteuerschaltung 28 vorgesehen, die Decodier-/Anzeigesteuerschaltung 28 sieht einen Decodier­ startbefehl und die BR für die Pufferspeichersteuerschaltung 25 vor, und die BR wird in den Adressenzähler 251 geladen. Im Hinblick auf das Vorsehen der BR für die Pufferspeicher­ steuerschaltung 25 wird derselbe Wert zweimal für jedes obere Feld TF und untere Feld BF desselben Rahmens auf solch eine Weise wiederholt, daß BR1, BR1, BR2, BR2 in dieser Reihenfolge vorgesehen werden, wie in Fig. 7(A) gezeigt. Die DAT0 eines oberen Feldes TF desselben Rahmens werden zweimal für die Decodierschaltung 27 von dem Pufferspeicher 26 vorgesehen, und die DAT0 eines unteren Feldes BF desselben Rahmens werden zweimal für die Decodierschaltung 27 von dem Pufferspeicher 26 vorgesehen. Bei einer Rahmenstruktur wird ein Feld gelesen, indem jede zweite Zeile während des Lesens von Zeilen aus dem Pufferspeicher 26 übersprungen wird, so daß dieselbe Verarbeitung wie bei einer Feldstruktur ausge­ führt wird.

Im Hinblick auf das B-Bild werden der Decodierbefehl DRQ, der die Bildcodiertypen enthält und von der Decodier- /Anzeigesteuerschaltung 28 für die Decodierschaltung 27 vorgesehen wird, und Steuerdaten, die von der Schaltung 28 für die Rahmenspeichersteuerschaltung 29 und die Bankverwal­ tungsschaltung 30 vorgesehen werden, gemäß dem oben be­ schriebenen zweimaligen Wiederholen der Steuerdaten für die Pufferspeichersteuerschaltung 25 von der Decodier-/Anzeige­ steuerschaltung 28 zweimal wiederholt, wodurch die Reihen­ folge der angezeigten Bilder dieselbe wie die Reihenfolge der decodierten Bilder ist.

In Fig. 7(C) stellen die Scanlinien, die als durchge­ hende Linien gezeigt sind, ein oberes Feldbild TFP auf einem Anzeigeschirm dar, während die Scanlinien, die als gestri­ chelte Linien gezeigt sind, ein unteres Feldbild BFP auf dem Anzeigeschirm darstellen.

Wenn die DAT5 5 von dem oberen Feldbild 51 von Fig. 7(A) sind, versieht die Decodier-/Anzeigesteuerschaltung 28 die Anzeigeschaltung 115 mit solchen Steuerdaten, die bewir­ ken, daß das obere Feld TF als unteres Feld angezeigt wird. Wenn die DAT5 von dem unteren Bild 52 sind, versieht die Decodier-/Anzeigesteuerschaltung 28 die Anzeigeschaltung 115 mit solchen Steuerdaten, die bewirken, daß das untere Feld BF als oberes Feld angezeigt wird. Dadurch wird ungeachtet der Bildtypen ein Pseudorahmenbild unter Verwendung von Daten eines Feldbildes realisiert.

Fig. 7(B) zeigt die Reihenfolge von decodierten Bildern eines B-Bildes im langsamen Reproduktionsmodus von 1/3. Die Feldbilder 60 bis 65 werden in dieser Reihenfolge decodiert. Die Feldbilder 60 bis 65 sind von demselben Rahmen. Die Bilder 60 bis 62 sind von demselben oberen Feld TF, während die Bilder 63 bis 65 von demselben unteren Feld BF sind. Die Steuerdaten, die von der Decodier-/Anzeigesteuerschaltung 28 ausgegeben werden, welche in dem oben beschriebenen Fall zweimal wiederholt werden, werden dreimal wiederholt. Bei einer Rahmenstruktur können die Feldbilder 62 und 63 als ein Rahmenbild decodiert werden.

Der langsame Reproduktionsmodus mit einer Geschwindig­ keit von 1/4 oder langsamer wird auf ähnliche Weise er­ reicht.

Die Operationen für die Pausenreproduktion als Reaktion auf die PRQ sind dieselben wie jene bei der langsamen Repro­ duktion mit einer Geschwindigkeit von 1/∞.

Bei der zweiten Ausführungsform ist es möglich, die langsame Reproduktion und die Pausenreproduktion auszufüh­ ren, indem die oben beschriebenen Operationen ausgeführt werden, selbst wenn die Speicherkapazität des Rahmenspei­ chers 14A durch die Bankstruktur unter drei Rahmen reduziert wird.

Dritte Ausführungsform

Fig. 8(A) zeigt eine schematische Struktur eines Be­ wegtbilddecodierers gemäß einer dritten Ausführungsform der vorliegenden Erfindung. Fig. 9 und 10 sind Übersichtszeit­ diagramme, die Operationen des Bewegtbilddecodierers zeigen. Fig. 9 zeigt einen Fall des X1-Geschwindigkeitsmodus, wäh­ rend Fig. 10 einen Fall des X2-Geschwindigkeitsmodus zeigt.

Die Pufferspeichersteuerschaltung 25 greift auf den Pufferspeicher 26 zu, wie zuvor beschrieben. Als Reaktion auf das Decodierstartsignal DS von der Systemsteuerschaltung 70 startet die Pufferspeichersteuerschaltung 25 das Lesen von einem Rahmen der codierten Videodaten DAT0 aus dem Pufferspeicher 26.

Für die Systemsteuerschaltung 70 werden der Bildcodier­ typ PCT, das Decodiervertikalsynchronisationssignal DSYNC und der Vorschubmodus MOD vorgesehen. Das DSYNC wird inner­ halb des Bewegtbilddecodierers auf der Basis eines Taktes erzeugt. MOD ist ein Signal, das erzeugt wird, wenn ein Bediener Zuführmodi umschaltet. Der Bildcodiertyp PCT wird auch für die Decodierschaltung 27A vorgesehen. Die Decodier­ schaltung 27A umfaßt die Decodierschaltung 27 und die Rah­ menspeichersteuerschaltung 29 von Fig. 2.

Die Systemsteuerschaltung 70 versieht die Decodier­ schaltung 27A mit dem DS, dem Anzeigebildlesestartsignal PS, der Schreibstartadresse des decodierten Bildes FW, der Referenzbildlesestartadresse FR, der Anzeigebildlesestart­ adresse ADR, dem DSYNC und dem Anzeigevertikalsynchronisati­ onssignal ESYNC.

Die Decodierschaltung 27A startet das Decodieren eines Rahmens der DAT0 als Reaktion auf DS. Wenn der Bildcodiertyp PCT ein I-Bild bezeichnet, speichert die Decodierschaltung 27A ein decodiertes Bild in dem Rahmenspeicher 14, beginnend bei FW. Wenn der Bildcodiertyp PCT ein P-Bild oder B-Bild bezeichnet, liest die Decodierschaltung 27A Referenzvideo­ daten DAT4 aus dem Rahmenspeicher 14, beginnend bei der Adresse FR, um prädiktive Videodaten zu erzeugen. Die Summe der prädiktiven Videodaten und der Fehlerdaten, die durch das Decodieren der DAT0 erhalten werden, wird als decodierte Videodaten DAT2 in dem Rahmenspeicher 14 gespeichert, wobei bei FW begonnen wird. Ferner liest die Decodierschaltung 27A einen Rahmen der Anzeigevideodaten DAT5 aus dem Rahmenspei­ cher 14, beginnend bei der Adresse ADR, als Reaktion auf ESYNC.

Der Speicherbereich des Rahmenspeichers 14 ist in drei Abschnitte mit derselben Größe geteilt. Die drei Abschnitte werden als Sektionen 1 bis 3 bezeichnet.

Die Systemsteuerschaltung 70 umfaßt einen Sektions­ adressenverwaltungsteil 70a, wie er in Fig. 8(B) gezeigt ist.

In dem Teil 70a sind die Sektionsstartadressen ADR1 bis ADR3 für die Sektionen 1 bis 3 des Rahmenspeichers 14 in jeweiligen Registern 81 bis 83 gespeichert. Eine der Sekti­ onsstartadressen ADR1 bis ADR3 wird durch den Selektor 84 gemäß einem Selektionssteuersignal von der Verriegelungs­ steuerschaltung 85 selektiert und für einen Dateneingang des Registers 91 vorgesehen. Die vorgesehene Sektionsstart­ adresse wird zu der Zeitlage des DS in dem Register 91 als Adresse FW des Rahmenspeichers 14 gehalten. Ein Datenausgang des Registers 91 ist mit einem Dateneingang des Registers 92 verbunden. Die Adresse FW wird in dem Register 92 als Adresse FR des Rahmenspeichers 14 zu der Zeitlage des Refe­ renzbildlesestartsignals RS gehalten. Ein Datenausgang des Registers 92 ist mit einem Dateneingang des Registers 93 verbunden. Zu der Zeitlage des PS wird die Adresse FR in dem Register 93 als Adresse ADR von dem Rahmenspeicher 14 gehal­ ten. Auf der Basis von DSYNC, PCT und MOD werden DS, RS und PS durch die Verriegelungssteuerschaltung 85 erzeugt.

Ein Impulszyklus von DSYNC ist, wie in Fig. 9 und 10 gezeigt, einem Feldzyklus gleich. Wenn MOD der X1-Geschwin­ digkeitsmodus ist, werden die Impulse von DS auf der Basis von ungeradzahligen Impulsen (d. h., von Impulsen, die unteren Feldern entsprechen) von DSYNC erzeugt, und der Impulszyklus ist gleich einem Rahmenzyklus. Wenn MOD der X2- Geschwindigkeitsmodus ist, werden die Impulse von DS auf der Basis von allen Impulsen von DSYNC erzeugt, und der Impuls­ zyklus ist gleich einem Feldzyklus. Ein Impulszyklus von RS ist im wesentlichen derselbe wie jener von DS, aber wenn der Bildcodiertyp PCT ein I-Bild bezeichnet, werden Impulse, die dem I-Bild entsprechen, bei RS weggelassen. PS wird auf der Basis von geradzahligen Impulsen von DSYNC nach dem zweiten Impuls von DSYNC erzeugt und entspricht dem, was durch eine Frequenzteilung bei DSYNC durch 2 und dessen Verzögerung erhalten wird. ESYNC ist ein Signal, das durch Verdoppeln des Zyklus von DSYNC und dessen Verzögerung erhalten wird.

Wie aus FW von Fig. 9 und 10 hervorgeht, werden, wenn das B-Bild nicht existiert, die Register 81 bis 83 in dieser Reihenfolge durch den Selektor 84 zyklisch selektiert. Wenn das B-Bild existiert, werden die Register 81 bis 83 durch den Selektor 84 in Anbetracht der Umordnung des B-Bildes selektiert.

Als nächstes werden die Operationen des Bewegtbilddeco­ dierers erläutert, der so wie oben beschrieben strukturiert ist. Zuerst wird unter Bezugnahme auf Fig. 9 ein Fall be­ schrieben, wenn MOD der X1-Geschwindigkeitsreproduktions­ modus ist.

Durch den Selektor 84 wird das Register 81 selektiert.

(t0) Die Startadresse ADR1 der Sektion 1 wird in dem Register 91 zu der Zeitlage eines Impulses von DS gehalten und als FW für die Decodierschaltung 87 vorgesehen. Da ein Bild ein I-Bild ist, werden die Impulse von RS nicht er­ zeugt. Als nächstes selektiert der Selektor 84 das Register 82.

Die DAT0 eines I-Bildes I0 werden aus dem Pufferspei­ cher 26 beginnend bei der Adresse FW gelesen. Die Decodier­ schaltung 27A decodiert die DAT0, und die decodierten DAT0 werden als DAT2 in der Sektion 1 des Rahmenspeichers 14 beginnend bei der Adresse FW gespeichert.

(t1) Da die DAT0 von einem P-Bild sind, werden die Im­ pulse von RS erzeugt. Die Ausgabe FW = ADR1 von dem Register 91 wird in dem Register 92 zu der Zeitlage eines Impulses von RS gehalten, und der Inhalt des Registers 92 wird als FR für die Decodierschaltung 27A vorgesehen. Als nächstes wird die Startadresse ADR2 von Sektion 2 in dem Register 91 zu der Zeitlage eines Impulses von DS gehalten, und die Start­ adresse ADR2 wird als FW für die Decodierschaltung 27A vorgesehen. Als nächstes selektiert der Selektor 24 das Register 23.

Die codierten Daten DAT0 des P-Bildes P1 werden aus dem Pufferspeicher 26 gelesen. Während die Decodierschaltung 27A die DAT0 decodiert, um prädiktive Fehlerdaten zu erzeugen, werden die DAT4 des I-Bildes I0 aus der Sektion 1 des Rah­ menspeichers 14 beginnend bei der Adresse FR gelesen, um prädiktive Videodaten zu erzeugen. Die prädiktiven Fehler­ daten werden zu den prädiktiven Videodaten hinzugefügt, um die DAT2 zu erzeugen, und die DAT2 werden in der Sektion 2 des Rahmenspeichers 14 beginnend bei der Adresse FW gespei­ chert.

(t1.5) Zu der Zeitlage eines Impulses von PS wird der Inhalt FR = ADR1 des Registers 92 in dem Register 93 gespei­ chert.

Die Decodierschaltung 27A liest die Daten DAT5 des I- Bildes I0 aus der Sektion 1 des Rahmenspeichers 14 als Anzeigedaten beginnend bei der Adresse ADR.

(t2) Zu der Zeitlage eines Impulses von RS wird die Ausgabe FW = ADR2 von dem Register 91 in dem Register 92 gehalten. Der Inhalt des Registers 92 wird für die Decodier­ schaltung 27A als FR vorgesehen. Als nächstes wird die Startadresse ADR3 von Sektion 3 in dem Register 91 zu der Zeitlage eines Impulses von DS gehalten, und die Start­ adresse ADR3 wird als FW für die Decodierschaltung 27A vorgesehen. Als nächstes selektiert der Selektor 84 das Register 81.

Die codierten Daten DAT0 des P-Bildes P2 werden aus dem Pufferspeicher 26 gelesen. Während die Decodierschaltung 27A die DAT0 decodiert, um prädiktive Fehlerdaten zu erzeugen, werden die Daten DAT4 des P-Bildes P1 aus Sektion 2 des Rahmenspeichers 14 als Referenzdaten beginnend bei der Adresse FR gelesen, um prädiktive Videodaten zu erzeugen. Die prädiktiven Fehlerdaten werden zu den prädiktiven Video­ daten hinzugefügt, um die DAT2 zu erzeugen, und die DAT2 werden in Sektion 3 des Rahmenspeichers 14 beginnend bei der Adresse FW gespeichert.

(t2.5) Zu der Zeitlage eines Impulses von PS wird der Inhalt FR = ADR2 von Register 92 in dem Register 93 gespei­ chert.

Die Decodierschaltung 27A liest die Daten DAT5 von P1 aus Sektion 2 des Rahmenspeichers 14 als Anzeigedaten begin­ nend bei der Adresse ADR.

Im Anschluß daran erfolgt eine ähnliche Verarbeitung wie oben, wodurch Videodaten decodiert und Anzeigedaten in dem X1-Geschwindigkeitsreproduktionsmodus ausgegeben werden.

Nun wird unter Bezugnahme auf Fig. 10 ein Fall be­ schrieben, bei dem MOD der X2-Geschwindigkeitsreproduktions­ modus ist.

In Fig. 10 ist MOD bis zu der Zeit t2 der X1-Geschwin­ digkeitsreproduktionsmodus. Wenn ein Bediener die Modi umschaltet, wird MOD zu der Zeit t2 auf den X2-Geschwindig­ keitreproduktionsmodus geschaltet. Bis zu der Zeit t2 werden dieselben Operationen wie in Fig. 9 ausgeführt.

(t2.5) Die Verarbeitung zu der Zeit t2.5 in Fig. 9 und die Verarbeitung zu der Zeit t3 in Fig. 9 wird ausgeführt.

Das heißt, zu der Zeitlage eines Impulses von RS wird die Ausgabe FW = ADR3 von dem Register 91 in dem Register 92 gehalten. Der Inhalt des Registers 92 wird als FR für die Decodierschaltung 27A vorgesehen. Als nächstes wird die Startadresse ADR1 von Sektion 1 in dem Register 91 zu der Zeitlage eines Impulses von DS gehalten, und die Start­ adresse ADR1 wird als FW für die Decodierschaltung 27A vorgesehen. Als nächstes selektiert der Selektor 84 das Register 82. Die codierten Daten DAT0 des P-Bildes P3 werden aus dem Pufferspeicher 26 gelesen. Während die Decodier­ schaltung 27A die DAT0 decodiert, um prädiktive Fehlerdaten zu erzeugen, werden die Daten DAT4 des P-Bildes P2 aus der Sektion 3 des Rahmenspeichers 14 als Referenzdaten beginnend bei der Adresse FR gelesen, um prädiktive Videodaten zu erzeugen. Die prädiktiven Fehlerdaten werden zu den prädik­ tiven Videodaten hinzugefügt, um die DAT2 zu erzeugen, und die DAT2 werden in der Sektion 1 des Rahmenspeichers 14 beginnend bei der Adresse FW gespeichert.

Zu der Zeitlage eines Impulses von PS wird der Inhalt FR = ADR3 von Register 92 in dem Register 93 gehalten. Die Decodierschaltung 27A liest die Daten DAT5 des P-Bildes P2 aus der Sektion 3 des Rahmenspeichers 14 als Anzeigedaten beginnend bei der Adresse DAPA.

(t3) Es erfolgt eine ähnliche Verarbeitung wie die Ver­ arbeitung zu der Zeit t2.

Das heißt, zu der Zeitlage eines Impulses von RS wird die Ausgabe FW = ADR1 von dem Register 91 in dem Register 92 gehalten. Die Ausgabe FW = ADR1 wird für die Decodierschal­ tung 27A als FR vorgesehen. Als nächstes wird die Start­ adresse ADR2 von Sektion 2 in dem Register 91 zu der Zeit­ lage eines Impulses von DS gehalten, und die Startadresse ADR2 wird als FW für die Decodierschaltung 27A vorgesehen. Als nächstes selektiert der Selektor 84 das Register 83.

Die codierten Daten DAT0 des P-Bildes P4 werden aus dem Pufferspeicher 26 gelesen. Während die Decodierschaltung 27A die DAT0 decodiert, um prädiktive Fehlerdaten zu erzeugen, werden die Daten DAT4 des P-Bildes P3 aus der Sektion 1 des Rahmenspeichers 14 als Referenzdaten beginnend bei der Adresse FR gelesen, um prädiktive Videodaten zu erzeugen. Die prädiktiven Fehlerdaten werden zu den prädiktiven Video­ daten hinzugefügt, um die DAT2 zu erzeugen, und die DAT2 werden in der Sektion 2 des Rahmenspeichers 14 beginnend bei der Adresse FW gespeichert.

Im Anschluß daran erfolgt eine ähnliche Verarbeitung wie oben, wodurch ein Bild mit der Geschwindigkeit decodiert wird, die zweimal so schnell wie der X1-Geschwindigkeits­ reproduktionsmodus ist, und ein Anzeigebild wird bei jedem zweiten Bild ausgegeben.

In der dritten Ausführungsform werden unter Verwendung des Sektionsadressenverwaltungsteils 70a, wie er in Fig. 8(B) gezeigt ist, die DAT2 in dem Rahmenspeicher 14 gespei­ chert, und die DAT4 und DAT5 werden aus dem Rahmenspeicher 14 gelesen, und deshalb ist es möglich, selbst wenn kein B- Bild existiert, ein Bild im X2-Geschwindigkeitsreprodukti­ onsmodus zu reproduzieren.

Obwohl die obige Beschreibung für einen Fall erfolgte, bei dem keine codierten Daten eines B-Bildes existieren, ist es möglich, selbst wenn codierte Daten von einem B-Bild enthalten sind, Anzeigevideodaten auf ähnliche Weise mit der X2-Geschwindigkeit auszugeben.

Vierte Ausführungsform

Fig. 11, die Fig. 20(A) entspricht, zeigt eine Struktur eines Teils des Systemdecodierers 110A gemäß einer vierten Ausführungsform der vorliegenden Erfindung.

Auf dieselbe Weise wie in Fig. 20(A) werden der Takt­ impuls CLK und der Systemzeittakt STC durch die PLL-Schal­ tung erzeugt, die die Subtrahierschaltung 131, den D/A- Konverter 133, das Tiefpaßfilter 134, den spannungsgesteuer­ ten Oszillator 135 und den Zähler 132 umfaßt. Der CLK wird für einen Takteingang des N-stelligen Zählers 1391 vorgese­ hen und gezählt, und eine Zählung wird für die Decodierer 1392 und 1393 vorgesehen. Wenn die Decodierer 1392 und 1393 detektieren, daß die Zählung einen vorbestimmten Wert erreicht, erzeugen sie Impulse eines Synchronisationsimpul­ ses USYNC bzw. eines Vertikalsynchronisationsimpulses VSYNC. Die Zyklen der Synchronisationsimpulse USYNC und VSYNC sind jeweils einem Feldzyklus gleich. VSYNC ist gleich dem, was durch Verzögern von USYNC um δ erhalten wird und in Fig. 12 gezeigt ist. Der Synchronisationsimpuls USYNC wird für eine 1/2-Frequenzteiler- & Vorderflankendetektionsschaltung 394 vorgesehen, um die Frequenz von USYNC durch 2 zu teilen und einen Anstieg des Impulses von ihrem Teiler zu detektieren, wodurch solch ein Lesestartimpuls ESYNC gebildet wird, wie er in Fig. 12 gezeigt ist. ESYNC wird für den Videodecodie­ rer 113 von Fig. 19 vorgesehen.

Der CLK wird auch für einen Takteingang des Zählers 140 vorgesehen und gezählt. Eine Zählung wird für den Komparator 38 als STCA vorgesehen. Der Komparator 38 vergleicht STCA mit dem PTS, der von dem PTS/ADR-Tabellenregister 136 vorge­ sehen wird, und gibt einen Koinzidenzimpuls EQ aus, wenn die zwei miteinander koinzidieren. STCA wird zum Verarbeitung von Videodaten verwendet. Da es möglich ist, daß der Deco­ dierzeitstempel DTS nicht immer gemäß dem MPEG-2-Standard existiert, wird der Lesestartimpuls DSYNC erzeugt, der eine vorbestimmte Phasendifferenz zu ESYNC hat.

PTS und SCR werden für den Selektor 141 vorgesehen, und eines der beiden wird selektiert und für einen Dateneingang des Zählers 140 vorgesehen.

CLK, SCR, ESYNC und EQ werden für die Steuerschaltung 137A vorgesehen. Auf deren Basis steuert die Steuerschaltung 137A den Zähler 132, das PTS/ADR-Tabellenregister 136, den Zähler 140 und den Selektor 141, wie unten beschrieben.

Der Selektor 141 wird anfangs auf die SCR-Seite ge­ schaltet. Wenn die Steuerschaltung 137A die erste SCR detek­ tiert, aktiviert sie ein Ladesignal, das für die Zähler 132 und 140 vorgesehen wird, um die SCR in die Zähler 132 und 140 zu laden. Die bewirkt, daß die Subtrahierschaltung 131 0 ausgibt und die Frequenz von CLK ein frei laufender Wert des VCO 135 wird. Während in Fig. 12 t<t0 ist, wobei t die tatsächliche Zeit ist, wird STC = STCT erfüllt.

Unmittelbar nach dem oben beschriebenen Laden bewirkt die Steuerschaltung 137A, daß der Selektor 141 PTS selek­ tiert. Wenn die Steuerschaltung 137A den EQ-Impuls empfängt, beginnt sie, den CLK-Impuls bis zum Empfang des nächsten ESYNC-Impulses zu zählen, um die Fehlerzeit Δ zu messen, die in Fig. 12 gezeigt ist. Falls Δ und (T-Δ) größer als ein vorbestimmter Wert sind, wobei T ein Rahmenzyklus ist, aktiviert die Steuerschaltung 137A das Ladesignal für den Zähler 140 zu der Zeitlage des ESYNC-Impulses, um PTS in den Zähler 140 zu laden. In Fig. 12 wird PTS = PTS0 des Bildes PIC0 bei t = t0 in den Zähler 140 geladen, und der Wert von STCA wird von dem Wert von STC verschoben.

Die Steuerschaltung 137A bewirkt dann, daß das PTS/ADR- Tabellenregister 160 den PTS und die Startadresse ADR eines Bildes, das als nächstes anzuzeigen ist, ausliest.

In Fig. 12 ist bei t = t1 PTS = PTS1, und das Lesen des Bildes PIC1 aus einem Rahmenspeicher wird gestartet, und bei t = t2 ist PTS = PTS2, und das Lesen des Bildes PIC2 aus dem Rahmenspeicher wird gestartet.

In der vierten Ausführungsform wird, selbst wenn die Speicherkapazität eines Rahmenspeichers unter drei Rahmen reduziert wird (aber größer als zwei Rahmen ist), wie im Fall von Fig. 2, und dadurch die Startzeit zum Lesen der VDAT5 aus dem Rahmenspeicher von STC = PTS verschoben wird, die Zeit von ESYNC bis VSYNC einem optimalen Wert δ etwa gleich. Als Resultat ist es möglich, die Speicherkapazität des Rahmenspeichers zu reduzieren.

Es sei erwähnt, daß δ 0 sein kann.

Dennoch ist es erforderlich, die Speicherkapazität des Pufferspeichers 26 auf Grund der Verzögerung beim Lesen der codierten Videodaten DAT0 aus dem Pufferspeicher 26 zu vergrößern, wodurch eine Verschiebung von STCA von STC herbeigeführt wird. Da in dem Pufferspeicher 26 jedoch äußerst komprimierte Daten gespeichert werden, ist die Vergrößerung der Speicherkapazität des Pufferspeichers 26 sehr klein im Vergleich zu der Verringerung der Speicher­ kapazität des Rahmenspeichers 14 unter drei Rahmen.

Fünfte Ausführungsform

Fig. 13, die Fig. 11 entspricht, zeigt eine Struktur eines Teils des Systemdecodierers 110B gemäß einer fünften Ausführungsform der vorliegenden Erfindung.

Im Systemdecodierer 110B wird anstelle der PLL-Schal­ tung, die die Subtrahierschaltung 131, den D/A-Konverter 133, das Tiefpaßfilter 134, den spannungsgesteuerten Oszil­ lator 135 und den Zähler 132 umfaßt, der freilaufende Takt­ generator 142 eingesetzt, mit dem Resultat, daß die Struktur des Systemdecodierers 110B vereinfacht wird und ein genaue­ rer Zyklus des CLK als bei einer Rückführungssteuerung gewährleistet wird. Die Steuerschaltung 137B muß nicht das Ladesignal erzeugen, welches für den Zähler 132 von Fig. 11 vorzusehen ist, und hat deshalb eine einfachere Struktur als die Steuerschaltung 137A. Ferner wird der EQ, welcher von dem Komparator 38 ausgegeben wird, als ESYNC verwendet, wodurch in Fig. 12 δ = 0 wird.

Der Systemdecodierer 110B ist sonst derselbe wie der Systemdecodierer 110A von Fig. 11.

Sechste Ausführungsform

Fig. 14, die Fig. 13 entspricht, zeigt eine Struktur eines Teils des Systemdecodierers 110C gemäß einer sechsten Ausführungsform der vorliegenden Erfindung.

Die Zeit δ in Fig. 12 ist kürzer als 1 Millisekunde und hängt von der Struktur oder der Verarbeitungsgeschwindigkeit der Anzeigeschaltung 115 von Fig. 20 ab, und δ kann in Abhängigkeit von dieser Geschwindigkeit ignoriert werden. Dafür wird in dem Systemdecodierer 110C der Decodierer 1392 von Fig. 13 weggelassen, und VSYNC wird als Synchronisati­ onsimpuls USYNC von Fig. 13 verwendet. Zusätzlich wird ein Bit im Datenausgang des Zählers 140, zum Beispiel das höchstwertige Bit, für den N-stelligen Zähler 1391A als Takt Φ vorgesehen, um die Bitzahl des N-stelligen Zählers 1391A kleiner als jene des N-stelligen Zählers 1391 von Fig. 13 zu machen. Ferner wird der Selektor 141 von Fig. 13 weggelas­ sen, und der PTS wird direkt für den Dateneingang des Zäh­ lers 140 vorgesehen. Da die Steuerschaltung 137C den Selek­ tor 141 nicht steuern muß, hat die Steuerschaltung 137C eine einfachere Struktur als die Steuerschaltung 137B von Fig. 13.

Die Steuerschaltung 137C beginnt, den CLK-Impuls ab dem EQ-Impuls bis zu dem ESYNC-Impuls wie in Fig. 11 zu zählen.

Falls sowohl Δ als auch (T-Δ) größer als ein vorbestimmter Wert ist, aktiviert die Steuerschaltung 137C das Ladesignal für den Zähler 140 zu der Zeitlage des ESYNC-Impulses, um zu bewirken, daß der Zähler 140 den PTS lädt. Die Steuerschal­ tung 137C verursacht dann, daß das PTS/ADR-Tabellenregister 136 den PTS und die Startadresse ADR eines Bildes, das als nächstes anzuzeigen ist, ausliest.

Obwohl bevorzugte Ausführungsformen der vorliegenden Erfindung beschrieben worden sind, versteht sich, daß die Erfindung nicht darauf begrenzt ist und daß verschiedene Veränderungen und Abwandlungen vorgenommen werden können, ohne vom Grundgedanken und Schutzumfang der Erfindung abzu­ weichen.

Zum Beispiel können in bezug auf die ersten und zweiten Ausführungsformen die physikalischen Bänke für das B-Bild in einer vorbestimmten Zone innerhalb des Rahmenspeichers 14A gesichert werden. Zum separaten Verwalten von physikalischen Bänken für ein oberes Feld und ein unteres Feld kann die Speicherkapazität einer physikalischen Bank ein ungeradzah­ liges Vielfaches der halben Makroblockzeile sein. Der Rah­ menspeicher 14A und der Pufferspeicher 26 können Zonen sein, die durch Software innerhalb eines Speichers getrennt sind. Ferner können die Pufferspeichersteuerschaltung 25 und die Rahmenspeichersteuerschaltung 29 als ein Block gebildet sein und dadurch die Adressenzähler 251 und 291 in einem inte­ griert sein. Des weiteren kann anstelle der Briefkastenkon­ vertierungsschaltung 20 eine andere Bildverkleinerungskon­ vertierungsschaltung verwendet werden.

In bezug auf die dritte Ausführungsform kann, wenn MOD zum Beispiel der X2-Geschwindigkeitsreproduktionsmodus ist, die Systemsteuerschaltung 70 ein Überspringsignal für die Decodierschaltung 27A für den Zustand vorsehen, wenn die Decodierschaltung 27A zweimal so schnell arbeitet und Anzei­ gevideodaten aus dem Rahmenspeicher 14 mit Überspringen jedes zweiten Bildes als Reaktion auf dieses Überspring­ signal ausgelesen werden. In diesem Fall kann die Steuer­ schaltung 12 zweimal so schnell steuern, um zu bewirken, daß die Decodierschaltung 27 zweimal so schnell arbeitet. Zu­ sätzlich können die Banknummern anstelle der Bankstartadres­ sen ADR1 bis ADR3 verwendet werden, und die Banknummern können in Bankstartadressen konvertiert werden. Die Bank­ startadressen ADR1 bis ADR3 oder die Banknummern können durch eine Verdrahtung ausgegeben werden, der ein Energie­ quellenpotential und ein Erdpotential zugeführt werden, ohne die Register 21 bis 23 zu verwenden. Ferner kann der X2- Geschwindigkeitsreproduktionsmodus durch das Verfahren nach Stand der Technik realisiert werden, wenn das B-Bild enthal­ ten ist, und wenn das B-Bild nicht enthalten ist, kann der X2-Geschwindigkeitsreproduktionsmodus durch das Verfahren gemäß der vorliegenden Erfindung realisiert werden.

In bezug auf die vierten bis sechsten Ausführungsformen kann die Adresse des Registers, in dem der PTS innerhalb des PTS/ADR-Tabellenregisters 136 gespeichert ist, mit der Lesestartadresse ADR in Korrelation gebracht werden, ohne die Lesestartadresse ADR in dem PTS/ADR-Tabellenregister 136 zu speichern, oder die Lesestartadresse ADR kann in einem anderen Abschnitt, wie zum Beispiel in einem Abschnitt des Rahmenspeichers 14, in Entsprechung zu der Reihenfolge gespeichert sein, in der der PTS in dem PTS/ADR-Tabellen­ register 136 gespeichert ist.

Claims (28)

1. Bilddatenverarbeitungsvorrichtung mit:
einem Speicher mit einem Speicherbereich von p, 2 ≦ p < m, Bänken zum Speichern von Bilddaten, wobei m = (eine Bilddateninenge von einem Rahmen)/(eine Bilddatenmenge von einer Bank) ist und m und p ganzzahlig sind;
einer ersten Steuerschaltung zum Vorsehen einer logischen Banknummer, so daß Bilddaten der logischen Bank­ nummer in dem Speicher gespeichert werden oder Bilddaten der logischen Banknummer, die in dem Speicher gespeichert sind, ausgelesen werden, welche logische Banknummer einer von Bänken zugeordnet ist, die erhalten werden, indem Bilddaten von einem Rahmen in m Bänke geteilt werden;
einer Bankverwaltungsschaltung zum Zuordnen der logischen Banknummer zu einer von physikalischen Banknum­ mern, die einen vakanten Zustand hat, welche physikalischen Banknummern jeweilig den p Bänken zugeordnet sind, zum Freigeben der Zuordnung der logischen Banknummer, um eine physikalische Banknummer mit einem vakanten Zustand zu haben, zu einer Zeit, zu der das Lesen von der entsprechen­ den physikalischen Bank vollendet worden ist, und zum Kon­ vertieren der logischen Banknummer, die von der ersten Steuerschaltung vorgesehen wird, in die zugeordnete der physikalischen Banknummern; und
einer Speichersteuerschaltung zum sequentiellen Zugreifen auf Bilddaten der physikalischen Bank, beginnend bei einer Adresse, die der konvertierten physikalischen Banknummer entspricht.

2. Bilddatenverarbeitungsvorrichtung nach Anspruch 1, bei der die Bankverwaltungsschaltung umfaßt:
einen Konvertierungsteil für logische/physikali­ sche Banknummern, zum Speichern einer Beziehung zwischen den physikalischen und logischen Banknummern, die vorgesehen wird, wenn ein Zuordnungssteuersignal aktiv ist, um das Zuordnen auszuführen, und zum Konvertieren der logischen Banknummer in die physikalische Banknummer auf der Basis der Zuordnung;
einen Zuordnungszustandsspeicherteil zum Angeben, ob die jeweiligen physikalischen Banknummern in einem vakan­ ten Zustand oder einem zugeordneten Zustand sind; und
einen Detektions-/Zuordnungsteil vakanter physika­ lischer Bänke, zum Detektieren des vakanten Zustandes unter Bezugnahme auf den Inhalt des Zuordnungszustandsspeicher­ teils als Reaktion auf eine Zuordnungsanforderung einer physikalischen Bank von der ersten Steuerschaltung, zum Verändern des detektierten vakanten Zustandes in den zuge­ ordneten Zustand und zum Vorsehen der physikalischen Bank­ nummer, die in den zugeordneten Zustand verändert wurde, und des aktivierten Zuordnungssteuersignals für den Konvertie­ rungsteil für logische/physikalische Banknummern.

3. Bilddatenverarbeitungsvorrichtung nach Anspruch 2, bei der die Bankverwaltungsschaltung ferner einen Freigabe­ teil physikalischer Bänke umfaßt, zum Detektieren, daß die Speichersteuerschaltung das Zugreifen auf eine Bank vollen­ det hat, und bewirkt, daß der Zuordnungszustandsspeicherteil den zugeordneten Zustand, der der einen Bank entspricht, auf die zugegriffen wurde, in den vakanten Zustand verändert.

4. Bilddatenverarbeitungsvorrichtung nach Anspruch 2, bei der der Detektions-/Zuordnungsteil vakanter physikali­ scher Bänke umfaßt:
einen Detektionsteil vakanter physikalischer Bänke, zum Detektieren des vakanten Zustandes unter Bezug­ nahme auf den Inhalt des Zuordnungszustandsspeicherteils als Reaktion auf eine Suchanforderung einer physikalischen Bank, zum Verändern des detektierten vakanten Zustandes in den zugeordneten Zustand und zum Vorsehen der physikalischen Banknummer, die dem veränderten zugeordneten Zustand ent­ spricht, für den Konvertierungsteil für logische/physikali­ sche Banknummern und zum Ausgeben einer Zuordnungsvollen­ dungsbestätigung; und
einen Zuordnungsteil physikalischer Bänke, zum Vorsehen der Suchanforderung einer physikalischen Bank und zum Vorsehen des aktivierten Zuordnungssteuersignals für den Konvertierungsteil für logische/physikalische Banknummern, wenn die Zuordnungsanforderung einer physikalischen Bank und die Zuordnungsvollendungsbestätigung empfangen werden.

5. Bilddatenverarbeitungsvorrichtung nach Anspruch 1, bei der der Speicher einen Pufferspeicherbereich für codier­ te Bilddaten enthält,
bei der die Speichersteuerschaltung codierte Bild­ daten in dem Pufferspeicherbereich temporär speichert, um die codierten Bilddaten zu verzögern, und die codierten Bilddaten aus dem Pufferspeicherbereich liest,
welche Bilddatenverarbeitungsvorrichtung ferner eine Decodierschaltung umfaßt, zum Decodieren der codierten Bilddaten, die aus dem Pufferspeicherbereich gelesen werden, und Vorsehen ihrer decodierten Bilddaten für den Speicher, und
bei der die erste Steuerschaltung als Reaktion auf eine Anforderung einer langsamen Reproduktion zum Reprodu­ zieren mit einer Geschwindigkeit von 1/N bewirkt, daß die Speichersteuerschaltung das Lesen eines oberen Feldes und eines unteren Feldes von dem Pufferspeicherbereich des Speichers jeweils mit N-maliger Wiederholung ausführt und, entsprechend diesem Lesen, das Speichern und Lesen der decodierten Bilddaten in den und von den p Bänken ausführt.

6. Bilddatenverarbeitungsvorrichtung nach Anspruch 5, bei der die erste Steuerschaltung als Reaktion auf eine Pausenreproduktionsanforderung dieselben Operationen wie jene, die sie als Reaktion auf die Anforderung einer lang­ samen Reproduktion ausführt, zum Reproduzieren mit einer Geschwindigkeit von 1/∞ ausführt.

7. Bilddatenverarbeitungsvorrichtung nach Anspruch 1, bei der die Bilddaten Bilddaten gemäß dem MPEG-Standard sind, und bei der die Speicherkapazität von jeder der physi­ kalischen Bänke ein ganzzahliges Vielfaches von einer Makro­ blockzeile ist.

8. Bilddatenverarbeitungsvorrichtung nach Anspruch 1, bei der die Bilddaten Bilddaten gemäß dem MPEG-Standard sind, und bei der die Speicherkapazität von jeder der physi­ kalischen Bänke ein ungeradzahliges Vielfaches einer halben Makroblockzeile ist.

9. Bilddatenverarbeitungsverfahren mit den folgenden Schritten:
Teilen von Bilddaten in m logische Bänke, wobei m = (eine Bilddatenmenge von einem Rahmen)/(eine Bilddaten­ menge von einer logischen Bank) ist und m ganzzahlig ist, Zuordnen von logischen Banknummern zu den logischen Bänken, Sichern eines Speicherbereiches von p physikalischen Bänken innerhalb eines Speichers zum Speichern von Bilddaten, wobei 2 ≦ p < m und p ganzzahlig ist, und Zuordnen von physikali­ schen Banknummern zu den physikalischen Bänken;
Zuordnen einer der logischen Banknummern zu einer der physikalischen Banknummern, die einen vakanten Zustand hat, Freigeben der zugeordneten physikalischen Banknummer, um einen vakanten Zustand zu haben, zu einer Zeit, zu der das Lesen von der entsprechenden physikalischen Bank vollen­ det worden ist, und Konvertieren der zugeordneten logischen Banknummer in die entsprechende physikalische Banknummer; und
sequentielles Zugreifen auf Bilddaten einer physi­ kalischen Bank, beginnend bei der Adresse, die der konver­ tierten physikalischen Nummer entspricht.

10. Bilddatenverarbeitungsverfahren nach Anspruch 9, ferner mit den folgenden Schritten:
temporäres Speichern von codierten Bilddaten in einem Pufferspeicherbereich innerhalb des Speichers, um die codierten Bilddaten zu verzögern;
Ausführen, als Reaktion auf eine Anforderung einer langsamen Reproduktion zum Reproduzieren mit einer Geschwin­ digkeit von 1/N, des Lesens der codierten Bilddaten eines selben oberen Feldes und eines selben unteren Feldes jeweils mit N-maliger Wiederholung aus dem Pufferspeicherbereich;
Decodieren der codierten Bilddaten, die aus dem Pufferspeicherbereich gelesen wurden; und
Vorsehen der decodierten Bilddaten in den physika­ lischen Bänken.

11. Bilddatenverarbeitungsvorrichtung mit:
einem Speicher;
einer Speichersteuer- und Vorhersagebildgenerator­ schaltung zum Bewirken, daß der Speicher decodierte Bild­ daten temporär speichert, zum Erzeugen von Vorhersagebild­ daten unter Bezugnahme auf die decodierten Bilddaten in dem Speicher und zum Lesen der decodierten Bilddaten aus dem Speicher in einer Reihenfolge von Originalbildern vor dem Codieren;
einer Verkleinerungskonvertierungsschaltung zum Konvertieren der decodierten Bilddaten, so daß ein Bild blockweise verkleinert wird; und
einem Schaltkreis zum Selektieren dessen, ob die decodierten Bilddaten die Verkleinerungskonvertierungsschal­ tung vor dem Speichern der decodierten Bilddaten in dem Speicher durchlaufen sollen, und zum Selektieren dessen, ob die decodierten Bilddaten die Verkleinerungskonvertierungs­ schaltung durchlaufen sollen, nachdem die decodierten Bild­ daten aus dem Speicher ausgelesen worden sind;
bei der die Speichersteuer- und Vorhersagebild­ generatorschaltung den Schaltkreis übereinstimmend damit steuert, ob die decodierten Bilddaten in dem Speicher gespeichert oder aus dem Speicher gelesen werden, ob ein Anzeigemodus ein Verkleinerungsmodus ist und ob die deco­ dierten Bilddaten von einem Nichtreferenzbild sind.

12. Bilddatenverarbeitungsvorrichtung nach Anspruch 11, bei der die Speichersteuer- und Vorhersagebildgenerator­ schaltung
während des Speicherns der decodierten Bilddaten in dem Speicher den Schaltkreis in einem ersten Fall, wenn der Anzeigemodus der Verkleinerungsmodus ist und die deco­ dierten Bilddaten von einem Nichtreferenzbild sind, auf solch eine Weise steuert, daß die decodierten Bilddaten in dem Speicher durch die Verkleinerungskonvertierungsschaltung zum Verkleinern gespeichert werden, und in anderen Fällen, außer dem ersten Fall, die Steuerschaltung den Schaltkreis auf solch eine Weise steuert, daß die decodierten Bilddaten in dem Speicher nicht durch die Verkleinerungskonvertie­ rungsschaltung gespeichert werden, und
während des Lesens der decodierten Bilddaten aus dem Speicher den Schaltkreis in dem ersten Fall oder in einem zweiten Fall, wenn der Anzeigemodus nicht der Verklei­ nerungsmodus ist, auf solch eine Weise steuert, daß die decodierten Bilddaten, die aus dem Speicher gelesen werden, die Verkleinerungskonvertierungsschaltung nicht durchlaufen, und in anderen Fällen, außer dem ersten Fall und dem zweiten Fall, die Steuerschaltung den Schaltkreis auf solch eine Weise steuert, daß die decodierten Bilddaten, die aus dem Speicher gelesen werden, die Verkleinerungskonvertierungs­ schaltung zum Verkleinern durchlaufen.

13. Bilddatenverarbeitungsvorrichtung mit:
einem Speicher;
einer Verkleinerungskonvertierungsschaltung zum Konvertieren von Bilddaten, so daß ein Bild blockweise verkleinert wird;
einem Schaltkreis zum Selektieren dessen, ob die Bilddaten die Verkleinerungskonvertierungsschaltung vor dem Speichern der Bilddaten in dem Speicher durchlaufen sollen, und zum Selektieren dessen, ob die Bilddaten die Verkleine­ rungskonvertierungsschaltung durchlaufen sollen, nachdem die Bilddaten aus dem Speicher ausgelesen worden sind; und
einer Steuerschaltung zum Steuern des Schaltkrei­ ses übereinstimmend damit, ob die Bilddaten in dem Speicher gespeichert oder aus dem Speicher gelesen werden, ob ein Anzeigemodus ein Verkleinerungsmodus ist und ob die deco­ dierten Bilddaten von einem Nichtreferenzbild sind.

14. Bilddatenverarbeitungsverfahren zum Decodieren von codierten Bilddaten, um decodierte Bilddaten zu erhalten, mit einem Speicher zum temporären Speichern eines decodier­ ten Bildes der decodierten Bilddaten und mit einer Verklei­ nerungskonvertierungsschaltung zum Verkleinern einer Größe des decodierten Bildes, welches Verfahren die folgenden Schritte umfaßt:
während des Speicherns der decodierten Bilddaten in dem Speicher, Speichern der decodierten Bilddaten in dem Speicher durch die Verkleinerungskonvertierungsschaltung zum Verkleinern in einem ersten Fall, wenn ein Anzeigemodus ein Verkleinerungsmodus ist und die decodierten Bilddaten von einem Nichtreferenzbild sind, Speichern, nicht in dem ersten Fall, der decodierten Bilddaten in dem Speicher, ohne daß die decodierten Bilddaten die Verkleinerungskonvertierungs­ schaltung durchlaufen; und
während des Lesens der decodierten Bilddaten aus dem Speicher zum Anzeigen, Lesen der decodierten Bilddaten aus dem Speicher, ohne daß die decodierten Bilddaten die Verkleinerungskonvertierungsschaltung durchlaufen, in dem ersten Fall oder in einem zweiten Fall, wenn der Anzeige­ modus nicht der Verkleinerungsmodus ist, und Lesen, nicht in dem ersten Fall und nicht in dem zweiten Fall, der decodier­ ten Bilddaten aus dem Speicher durch die Verkleinerungskon­ vertierungsschaltung zum Verkleinern.

15. Bewegtbilddecodiervorrichtung mit:
einem Rahmenspeicher;
einer Decodierschaltung zum Decodieren von codier­ ten Bilddaten, um decodierte Bilddaten zu erhalten, und Speichern der decodierten Bilddaten in dem Rahmenspeicher, zum Lesen von Referenzbilddaten aus dem Rahmenspeicher, um Vorhersagebilddaten zu erzeugen, und zum Lesen der decodier­ ten Bilddaten aus dem Rahmenspeicher als Anzeigebilddaten; und
einer Steuerschaltung zum Bewirken, wenn ein Vor­ schubmodus ein X2-Geschwindigkeitsreproduktionsmodus ist, daß die Decodierschaltung mit einer Durchschnittsgeschwin­ digkeit, die zweimal so schnell wie eine normale Geschwin­ digkeit ist, die codierten Bilddaten decodiert, die deco­ dierten Bilddaten in dem Rahmenspeicher speichert und die Referenzbilddaten aus dem Rahmenspeicher liest, und zum Bewirken, daß die Decodierschaltung die decodierten Bild­ daten von jedem zweiten Bild aus dem Rahmenspeicher als Anzeigebilddaten mit der normalen Geschwindigkeit liest.

16. Bewegtbilddecodiervorrichtung nach Anspruch 15, bei der die Steuerschaltung ein Decodiersynchronisations­ signal, das einen Impulszyklus hat, der einem Feldzyklus gleich ist, einen Bildcodiertyp und den Vorschubmodus emp­ fängt, die Steuerschaltung einen Impuls eines Decodierstart­ signals auf der Basis von jedem zweiten Impuls des Decodier­ synchronisationssignals erzeugt, wenn der Vorschubmodus ein X1-Geschwindigkeitsreproduktionsmodus ist, die Steuerschal­ tung einen Impuls des Decodierstartsignals auf der Basis von jedem Impuls des Synchronisationssignals erzeugt, wenn der Vorschubmodus ein X2-Geschwindigkeitsreproduktionsmodus ist, die Steuerschaltung einen Impuls eines Referenzbildlese­ startsignals erzeugt, der dem Impuls des Decodierstart­ signals entspricht, außer wenn der Bildcodiertyp ein I-Bild bezeichnet, und die Steuerschaltung ein Anzeigebildlese- - startsignal erzeugt, das solch einem Signal entspricht und das erhalten wird, indem das Decodiersynchronisationssignal durch einen 1/2-Teiler für eine Verzögerungsschaltung vorge­ sehen wird, und bei der die Decodierschaltung das Decodieren syn­ chron mit dem Decodierstartsignal startet, das Lesen der Referenzbilddaten synchron mit dem Referenzbildlesestart­ signal startet und das Lesen der Anzeigebilddaten synchron mit dem Anzeigebildlesestartsignal startet.

17. Bewegtbilddecodiervorrichtung nach Anspruch 16, bei der die Steuerschaltung umfaßt:
ein erstes, ein zweites und ein drittes Register; und
eine Registersteuerschaltung zum Bewirken, daß das erste Register eine Schreibstartadresse eines decodierten Bildes zu einer Zeitlage eines Impulses des Decodierstart­ signals hält, zum Bewirken, daß das zweite Register eine Ausgabe des ersten Registers zu einer Zeitlage eines Impul­ ses des Referenzbildlesestartsignals hält, und zum Bewirken, daß das dritte Register eine Ausgabe des zweiten Registers zu einer Zeitlage eines Impulses des Anzeigebildlesestart­ signals hält;
bei der die Decodierschaltung die Ausgabe des ersten Registers als Schreibstartadresse eines decodierten Bildes empfängt, die Ausgabe des zweiten Registers als Referenzbildlesestartadresse empfängt, und eine Ausgabe des dritten Registers als Anzeigebildlesestartadresse empfängt.

18. Bewegtbilddecodiervorrichtung nach Anspruch 17, bei der die Registersteuerschaltung bewirkt, daß das erste Register eine von drei Startadressen zyklisch hält.

19. Bewegtbilddecodiervorrichtung nach Anspruch 17, bei der ein Datenausgang des ersten Registers mit einem Dateneingang des zweiten Registers verbunden ist und ein Datenausgang des zweiten Registers mit einem Dateneingang des dritten Registers verbunden ist.

20. Bewegtbilddecodiervorrichtung nach Anspruch 15, bei der die Steuerschaltung bewirkt, wenn der Vorschubmodus der X2-Geschwindigkeitsreproduktionsmodus ist, daß die Decodierschaltung zweimal so schnell arbeitet und die Anzei­ gebilddaten aus dem Rahmenspeicher liest, wobei jedes zweite Bild übersprungen wird.

21. Bewegtbilddecodiervorrichtung nach Anspruch 20, bei der die Steuerschaltung zweimal so schnell arbeitet, so daß die Decodierschaltung zweimal so schnell arbeitet.

22. Systemdecodierer mit:
einer Schaltung zum Erzeugen von Taktimpulsen;
einem Zähler zum Zählen der Taktimpulse und zum Vorsehen einer Zählung von ihm als Systemzeittakt;
einer Synchronisationsimpulserzeugungsschaltung zum Erzeugen von Synchronisationsimpulsen eines Rahmenzyklus auf der Basis der Taktimpulse;
einem Speichermittel zum temporären Speichern eines Darstellungszeitstempels, der vorgesehen wird;
einer Komparatorschaltung zum Detektieren, daß der Systemzeittakt mit dem Darstellungszeitstempel koinzidiert, der aus dem Speichermittel gelesen wird; und
einer Steuerschaltung zum Bewirken, daß das Spei­ chermittel den Darstellungszeitstempel entsprechend einer Reihenfolge des Reproduzierens von Bildern synchron mit den Synchronisationsimpulsen liest, und zum Bewirken, daß der Zähler den Darstellungszeitstempel lädt, der aus dem Spei­ chermittel gelesen wird;
bei dem die Synchronisationsimpulse oder Impulse, die jeweils erzeugt werden, wenn die Koinzidenz detektiert wird, als Anzeigebilddatenlesestartimpulse verwendet werden.

23. Systemdecodierer nach Anspruch 22, bei dem die Steuerschaltung bewirkt, daß der Zähler den Darstellungs­ zeitstempel lädt, wenn sowohl eine Zeit Δ ab Detektieren der Koinzidenz bis zum Erzeugen des Synchronisationsimpulses als auch eine Zeit {(Rahmenzyklus)-Δ} größer als ein Einstell­ wert sind.

24. Systemdecodierer nach Anspruch 22, ferner mit einem Selektor zum Selektieren eines von einer Systemtakt­ referenz oder dem Darstellungszeitstempel, der aus dem Speichermittel gelesen wird, und zum Vorsehen des Selektier­ ten für den Zähler, bei dem die Steuerschaltung bewirkt, daß der Selektor die Systemtaktreferenz selektiert und danach den Darstellungszeitstempel selektiert, und bewirkt, daß der Zähler eine Ausgabe von dem Selektor synchron mit den Syn­ chronisationsimpulsen lädt.

25. Systemdecodierer nach Anspruch 24, bei dem die Steuerschaltung bewirkt, daß der Selektor die Systemtakt­ referenz selektiert, die zu einer ersten Zeit vorgesehen wird, und danach den Darstellungszeitstempel selektiert.

26. Systemdecodierer nach Anspruch 22, bei dem die Schaltung zum Erzeugen der Taktimpulse eine PLL-Schaltung ist, die eine Rückführungssteuerung auf solch eine Weise ausführt, daß die Zählung der Systemtaktreferenz nahekommt, wenn die Systemtaktreferenz vorgesehen wird.

27. Systemdecodierer nach Anspruch 22, bei dem die Schaltung zum Erzeugen der Taktimpulse eine freilaufende Taktgeneratorschaltung ist.

28. Bewegtbilddecodiervorrichtung mit:
einer Pufferschaltung für das temporäre Speichern von Bilddaten, die vorgesehen werden und gemäß dem MPEG- Standard codiert sind, und für eine Speichersteuerschaltung zum Lesen von codierten Bilddaten aus ihr synchron mit Lesestartimpulsen eines codierten Bildes;
einem Rahmenspeicher;
einem Videodecodierer zum Decodieren der codierten Bilddaten, die aus der Pufferschaltung gelesen werden, um decodierte Bilddaten zu erhalten, zum Speichern der deco­ dierten Bilddaten in dem Rahmenspeicher, zum Lesen der decodierten Bilddaten aus dem Rahmenspeicher als Referenz­ bilddaten und zum Lesen der decodierten Bilddaten aus dem Rahmenspeicher zum Anzeigen synchron mit einem Anzeigebild­ datenlesestartimpuls; und
einem Systemdecodierer;
bei der der Systemdecodierer umfaßt:
eine Schaltung zum Erzeugen von Taktimpulsen;
einen Zähler zum Zählen der Taktimpulse und Vorse­ hen einer Zählung von ihm als Systemzeittakt;
eine Synchronisationsimpulserzeugungsschaltung zum Erzeugen von Synchronisationsimpulsen eines Rahmenzyklus auf der Basis der Taktimpulse;
ein Speichermittel zum temporären Speichern eines vorgesehenen Darstellungszeitstempels;
eine Komparatorschaltung zum Detektieren, daß der Systemzeittakt mit dem Darstellungszeitstempel koinzidiert, der aus dem Speichermittel gelesen wird; und
eine Steuerschaltung zum Bewirken, daß das Spei­ chermittel den Darstellungszeitstempel entsprechend einer Reihenfolge des Reproduzierens von Bildern synchron mit den Synchronisationsimpulsen ausliest, und zum Bewirken, daß der Zähler den Darstellungszeitstempel lädt, der aus dem Spei­ chermittel gelesen wird;
bei der die Synchronisationsimpulse oder Impulse, die jeweils erzeugt werden, wenn die Koinzidenz detektiert wird, als Anzeigebilddatenlesestartimpulse verwendet werden.