DE3431261A1

DE3431261A1 - Farbfernsehwiedergabegeraet

Info

Publication number: DE3431261A1
Application number: DE19843431261
Authority: DE
Inventors: Walter Edgar Princeton N.J. Sepp
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1983-08-26
Filing date: 1984-08-24
Publication date: 1985-03-14
Also published as: KR850002191A; US4550336A; FR2551286A1; GB2145602B; GB2145602A; GB8420972D0; JPS6070891A

Description

Farbfernsehwiedergabegerät

Die vorliegende Erfindung betrifft ein Farbfernsehwiedergabegerät gemäß dem Oberbegriff des Patentanspruchs 1, insbesondere ein Gerät zur Wiedergabe von farbiqen Fernsehbildern mit fortlaufender Zeilenabtastung.

Ein Fernsehsystem mit fortlaufender oder progressiver Zeilenabtastung ist beispielsweise aus der GB-PS 2,111,343 bekannt. Dabei werden z.B. im Falle der NTSC-Norm 525 Zeilen in jedem Teilbild oder Feld, d.h. in "/60 Sekunde wiedergegeben, wobei alternierend "reale" und "interpolierte" Zeilen mit einem Vielfachen, d.h. dem doppelten der Norm-Zeilenfrequenz geschrieben werden. Während der nächsten sechzigstel Sekunde werden weitere 525 Zeilen wiedergegeben, um die Vollbildzeit von 1/30 Sekunde zu vervollständigen. Die zweiten 525 Zeilen sind bezüglich der ersten 525 Zeilen so angeordnet, daß die "interpolierten" und die "realen" Zeilen in aufeinanderfolgenden Teilbildern übereinander geschrieben werden. Bei einem solchen Format mit fortlaufender; Abtastung werden Artifakte, wie Zwischenzeilenflimmern und Aufbrechen der Zeilen bei Bewegung vermieden, die bei der konventionellen Wiedergabe mit zwei verschachtelten Halbbildern, also mit Zeilensprung ,

wie sie z.B. beim NTSC-System vorgesehen ist, auftreten. Der subjektive Eindruck einer fortlaufenden Zeilenabtastung ist eine flimmerfreie, stetige und ruhige Bildwiedergabe, die für den Betrachter angenehmer ist. Die fortlaufende Zeilenabtastung kann selbstverständlich auch bei anderen Fernsehnormen, wie dom 625/25-PAL-System durchgeführt werden.

Bei der fortlaufenden Abtastung wird ein Beschleunigungs-· prozessor verwendet, der zwei Videozeilen während der Periode einer Zeile des zugeführten Fernsehrundfunk-Videosignals liefert. Für eine solche Beschleunigungsverarbeitung ist es erforderlich, die Videozeilen mit einer für das Zerlegen des ankommenden Videosignals in Proben ausreichenden Frequenz, d.h. mit einer über der Nyquist-Frequenz liegenden Frequenz, in Realzeit in einem Speicher zu speichern und den Speicher mit einem Vielfachen der Eingangsprobenrate (im allgemeinen dem doppelten) zu lesen. Eine solche Verarbeitung erfordort extrem schnelle Speicher, die mit hohen Probenraten betrieben werden können, beispielsweise mit 28 MHz für NTSC-Signale, die mit dem Vierfachen der Farbträgerfrequenz abgetastet worden sind.

Es besteht daher ein Bedarf an preiswerten Beschleunigungs-Prozessoren oder -schaltungen, die mit diesen hohen Frequenzen bzw. Geschwindigkeiten betrieben werden können, ohne daß Speicherelemente, die bei außergewöhnlich hohen Frequenzen arbeiten müssen, benötigt werden. \ Diese Aufgabe wird durch die im folgenden beschriebene und in den Ansprüchen unter Schutz gestellte Erfindung gelöst.

Gemäß einem Aspekt der vorliegenden Erfindung enthält ein Farbfernsehwiedergabegerät zum Erzeugen eines Bildes mit fortlaufender Zeilenabtastung eine Quelle für Fernsohsignale, welche eine erste Datensequenz aufweist und Leuchtdichte- sowie Farbartinformation eines Bildes darstellt, das mit verschachtelten Rastern, also mit Zeilensprung, abgetastet ist. Die Dauer jeder Zeile dieser Fernsehsignale wird durch eine Zeitkompressoranordnung um einen vorgegebenen ersten Faktor verringert, wobei beschleunigte oder höherfrequenzte Fernsehsignale erhalten werden. Das Gerät enthält ferner eine Wiedergabevorrichtung, der die beschleunigten Fernsehsignale zur Wiedergabe mit fortlaufender Abtastung zugeführt sind.

IUo Zeitkompressionsanordnung enthält eine Eingangs-Soquoir.'schal tung, der die Fernsehsignale zugeführt sind, um οinon Dalenstrom zu erzeugen, der eine zweite, be-'/.UgI ich dor ersten Datenfrequenz umgeordnete Daten-0 t'roqiKMu: auliwcisL. Der Datenstrom wird einer Speicheranordnung zugeführt, die den Datenstrom mit der umgeordneten zweiten Datensequenz speichert. Von der Speicheranordnung wird der Datenstrom einer Ausgangs-Sequenzschaltung zugeführt, die die erste Datenfrequenz des Datenstromes wieder herstellt und beschleunigte Fernsehsignale mit der ersten Datenfrequenz an die Wiedergabevorrichtung liefert.

Bei einer Ausführungsform der Erfindung ist die Ein-0 aangs-Sequonzschaltung so ausgebildet, daß sie zwei aufeinanderfolgende Pixels einer Zeile mit einer ersten Rate gleichzeitig an die Speicheranordnung zur gleichzeitigen Speicherung liefert, die Speicheranordnung ist .•;o ausgebildet, daß sie die Pixels jedes Paares gleichzeitig an die Ausgangs-Sequenzschaltung liefert, und die Ausgangs-Sequenzschaltung ist so ausgebildet, daß

sie die Pixels jedes Paares nacheinander mit einer zweiten Rate, die größer ist als die erste Rate, auswählt oder weitergibt.

Im folgenden werden Ausführungsbeispiele der Erfindung unter Bezugnahme auf die Zeichnungen näher erläutert.

Es zeigen:

Figur 1 ein Blockschaltbild einer Ausführungsform eines mit fortlaufender Zeilenabtastung arbeitenden Fernsehempfängers gemäß der Erfindung;

Figur 2 ein Blockschaltbild einer Ausführungsform einer Beschleunigungsschaltung für den Empfänger gemäß Figur 1;

Figur 3 ein Zeitdiagramm zur Erläuterung der Zeitabfolge der Signale in der Beschleunigungsschaltung;

Figur 4 ein Ausführungsbeispiel einer speziellen Schaltungsanordnung zur Realisierung einer Zeitsteuerschaltung für das Gerät gemäß Figur 1; und

Figur 5 weitere Einzelheiten einer Ausführungsform von Speicherelementen für die Schaltungsanordnung gemäß Figur 2.

Die Erfindung wird im folqenden anhand eines NTSC-Farbfernsehsignalgemisches mit Zeilensprung beschrieben, selbstverständlich läßt sich die Erfindung auch auf die Signalgemische oder Komponenten anderer, mit verschachtelten Teilbildern arbeitender Farbfernsehsysteme, wie PAL anwenden.

Dem Gerät gemäß Figur 1 wird an einer Klemme 1 ein analoges Farbfernsehsignal mit verschachtelter Abtastung oder Zeilensprung von einer nicht dargestellten Signalquelle zugeführt. Das analoge Signal kann beispielsweise das demodulierte Ausgangssignal des ZF-Teiles eines üblichen Fernsehempfängers sein. Das . Signalgemisch wird einer PLL-Schaltung 3, die eine phasenvorriegelte Schleife enthält, zugeführt, um Synchronisierungs- und Taktsignale für die verschiedenen Operationen der Schaltungsanordnung gemäß Figur 1 zu erzeugen. Die Bandbreite eines NTSC-Signals ist 4,2 MHz. Die Signale von der PLL-Schaltung können beispielsweise einige Vielfache des 3,58-MHz-Farbträgers und des 15,7-kHz-Zeilensynchronisiersignals enthalten und werden einer Sequenz- oder Zeitfolgesteuerschaltung 5 zugeführt, die zeitbestimmende Taktsianaly für die verschiedenen Operationen der Schaltung gemäß Figur 1 in der richtigen Reihenfolge und zu den richtigen Zeiten für die Steuerung dieser Operationen 0 liefert. Die Steuerschaltung 5 liefert zumindest sechs Taktsignale: Ein zeilenfrequentes Signal (f_rT) von

H :: .B. 15734 Wz₁ ein halbzeilenf requcnLes Signal (f ,~); ein farbträaerfrequentes Signal (se) von z.B. 3,58 MHz; ein Signal der zweifachen Farbträgerfrequenz (2sc), ein Signal der vierfachen Farbträgerfrequenz (4sc) und ein Signal der achtfachen Farbträgerfrequenz (nicht dargestellt).

Das Signalgemisch von der Klemme 11 wird gleichzeitig einem Analog/Digital-Umsetzer 7 zugeführt, in dem es unter Steuerung durch ein Taktsignal mit einer Frequenz von z.B. dem vierfachen der Farbträgerfrequenz (4sc), das einer Klemme 9 von der Zeitsteuerschaltung 5 zugeführt wird, in digitale Form umgewandelt. Das digitale Sirnal vom A/D-Umsetzer 7 ist eine Folge von 8-Bit-

Zahlen, die die analogen Werte des Signalgemisches darstellen. Das digitalisierte Videosignalgemisch wird einer Trennschaltung ("Separator") 11 zugeführt, die typischerweise ein Kammfilter mit einer 1-H-Verzögerungsleitung, die additive und subtraktive Ausgänge aufweisen, enthält und das Leuchtdichtesignal Y sowie das Farbartsignal C vom Signalgemisch abtrennt und diese einem Beschleunigungs-Prozessor 13 bzw. einem Bandfilter 15 zuführt, das in digitaler Technik ausgeführt ist. Der Beschleunigungsprozessor 13 enthält einen Interpolator 17 und eine Beschleunigungsschaltung Der Interpolator 17 ist ein Zweipunkt-Interpolator und bildet eine Schätzung von Zwischenzeilen, in dem er einen mittleren Signalwert des Signals von zwei benachbarten Zeilen des ankommenden Videosignals erzeugt.

Der Interpolator 17 liefert eine Folge von interpolierten Videozeilen und eine Folge von durchgelassenen, unmodifizierten Videozeilen. Die interpolierten Videozeilen sind jeweils die Summe (einschließlich eines Wichtungsfaktors zur Bildung eines Mittelwertes) der augenblicklichen, unmodifizierten Videozeile und einer um eine Zeilendauer verzögerten Videozeile (die Dauer einer Zeile beträgt beim NTSC-System etwa 63 \is) . Die unmodifizierten und interpolierten Videosignale werden der Beschleunigungsschaltung 19 zugeführt, in der ihre Geschwindigkeit um einen vorgegebenen Faktor (im allgemeinen zwei) erhöht wird. In der Beschleunigungsschaltung 19 wird das Videoeingangssignal in Realzeit mit der Eingangs-Probenrate gespeichert und mit dem doppelten 0 der Eingangs-Probenrate gelesen. Die Verdopplung der Probenrate während des Lesens erhöht die Bandbreite des Signals und den Faktor zwei und verringert dementsprechend die Dauer der Eingangssignale auf die Hälfte. Die einzelnen Videosignalzeilen, die normalerweise etwa 63 μΞ dauern und in die Beschleunigungsschaltung in 63 μβ eingeschrieben werden, werden also aus der Be-

sehleunJqurHTSschaltuncj in etwa 31,5 ns herausgelesen. Im allgemeinen wird das Videosignal mit einer Rate gleich dem vierfachen der Farbträgerfrequenz (4sc) eingetaktet und mit dem achtfachen der Farbträgerfrequenz (83c) herausgelesen. Das Ausgangssignal des Beschleunigungs-Prozessors 13 ist ein kontinuierliches Leuchtdichtesignal, das eine Rate gleich dem doppelten der Eingangsrate hat und Zeilen enthält, die abwechselnd aus unmodifizierten und interpolierten Zeilen bestehen. Die Arbeitsweise des Beschleunigungsprozessors 13 wird unter Bezugnahme auf Figur 2 noch näher erläutert werden.

Boi dor Schaltungsanordnung gemäß Figur 1 wird die Farbartinformation nicht interpoliert. Es sei jedoch ausdrücklich darauf hingewiesen, daß die Farbartinformacion gewünschtenfalls auch interpoliert werden könnte. Bei der Schaltungsanordnung gemäß Figur 1 wird das Farbartsignal vom Bandfilter 15 einem Demodulator 21 zugeführt. Der Demodulator 21 liefert demodulierte Signale I und Q an einen Beschleunigungsprozessor 23 bzw. 25. Die Beschleunigungsprozessoren 23 und 25 liefern zeitkomprimierte Signale I bzw. Q, die auf ein Vielfaches, z.B. das Zweifache, der Eingangsrate 5 komprimiert sind und sich wiederholen. Die Beschleunigungsprozessoren 23 und 25 können so ausgebildet sein, wie es in der gleichrangigen, auf der US-Patentanmeldung 526,700 basierenden Anmeldung beschrieben ist. Die Beschleunigungsprozessoren können außerdem in der Multiplextechnik gemäß Figur 2 ausgeführt sein. Die I- und Q-Siqnale doppelter Rate werden zusammen mit den Leuchtdichtesignal doppelter Rate vom Prozessor 13 einer Matrixschaltung 27 zugeführt. In der Matrixschaltung 27 werden aus den getrennten Y-, I- und Q-Signalen doppelter Rate Rot-, Grün- und Blau-Signale R, G bzw. B doppelter Rate erzeugt. Die R-, G- und

B-Signale sind digitale Signale und werden entsprechenden Digital-Analog-Umsetzern 29, 31 bzw.33 zugeführt, die entsprechende analoge Ausgangssignale R, G und B liefern, welche eine Bandbreite haben, die das Doppelte der von normgerechten Signalen ist. Diese Signale R, G und B werden einer Wiedergabeeinheit 35 zugeführt, die eine Bildröhre enthält, welche z.B. mit der Zeilenfrequenz von 31,5 kHz arbeitet, so daß insgesamt 525 Zeilen fortlaufend abgetastet werden. Die Bandbreite des NTSC-Signals wird also von 4,2 auf 8,4 MHz erhöht.

Die Schaltungsanordnung gemäß Figur 1 erzeugt also für jedes 262 1/2-Zeilen-Halbbild des zugeführten Zeilensprung-Videosignals 525 fortlaufend abzutastende Zeilen und gibt diese wieder. Ein auf diese Weise erzeugtes Bild ähnelt weitgehend einem Bild mit gleichförmigem Bildfeld, d.h. einem Bild, das keine subjektiv erkennbaren Abtastzeilen enthält.

Die Schaltungsanordnung gemäß Figur 1 arbeitet mit einer Zweipunkt-Interpolation und einer Umsetzung auf die doppelte Rate im Leuchtdichtesignalkanal sowie mit Umsetzung auf die doppelte Rate, jedoch ohne Interpolation, im Farbartsignalkanal. Das Leuchtdichtesignal alterniert zwischen geschwindigkeitsverdoppelten interpolierten Zeilen und geschwindigkeitsverdoppelten "realen" Zeilen. Die demodulierten Farbartsignalkomponenten werden individuell auf die doppelte Rate gebracht und zusammen mit dem Leuchtdichtesignal doppelter Rate matrixmäßig verarbeitet, um die Komponentcnsignale R, G und B doppelter Rate für den Betrieb einer Wiedergabeeinrichtung zu erzeugen, die mit der doppelten Zeilenfrequenz arbeitet (z.B. von 15734 Hz auf 31468 Hz).

Figur 2 zeigt Einzelheiten eines Beschleunigungsprozessors, wie er bei der Schaltungsanordnung gemäß Figur 1 verwendet werden kann. Gleiche oder entsprechende

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Elemente sind mit den gleichen Bezugszeichen bezeichnet wie Figur 1. Das Leuchtdichtesignal vom Separator 11 (Figur 1) wird einer Klemme 37 des Beschleunigungsprozessors 13 zugeführt. Das digitale Leuchtdichtesignal gelangt von der Klemme 37 zum Interpolator 17, der an einem Ausgang 43 geschätzte Zwischenzeilen, und an einem Ausgang 45 verzögerte, unmodifizierte Zeilen für die Zuführung zur Zweifach-Beschleunigungsschaltung 19 liefert.
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Der Interpolator enthält eine 1H-Verzögerungsschaltung 39 und einen Addierer 41. Der Interpolator 17 ist ein Zweipunkt-Interpolator, der eine Schätzung einer Zwischenzeile durch Mitteln der Signalwerte von zwei aufeinanderfolgrenden Zeilen des Eingangssignals bildet.

Das interpolierte Videosignal ist die zur Bildung des Mittelwertes mit einem Wichtungsfaktor, z.B. 0,5 multiplizierte Summe der augenblicklichen Videozeile und einer verzögerten Videozeile, die in der 1H-Verzögerungsschaltung 39 um eine Zeilendauer verzögert worden ist. Das verzögerte Videosignal und das unmodifizierte Videosignal werden gleichzeitig einem Verzögerungselement 47 und der einen stationären Klemme eines einpoligen Umschalters 49 zugeführt. Das interpolierte Videosignal vom Addierer 41 wird über eine Leitung 4 3 einem Verzögerungselement 51 zugeführt. Das Ausgangssignal des Verzögerungselements 51 wird gleichzeitig einem Verzögerungselement 53 und der anderen stationären Klemme des Umschalters 49 zugeführt. Die Verzögerungselemente 47, 51 und 53, die z.B. Flip-Flops enthalten können, bewirken eine Verzögerung einer Dauer, die gleich der Dauer einer Videoprobe bei der Digitalisierungsrate ist. Bei einem NTSC-Signal, das mit einer Rate gleich dem vierfachen der Farbträgerfrequenz abgegriffen wird, würde beispielsweise die Verzögerungsdauer der Verzöge-

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rungselemente 47, 51 und 53 etwa 70 ns betragen. Die Ausgangssignale der Verzögerungselemente 47 und 5 3 werden entsprechenden stationären Klemmen eines einpoligen Umschalters 55 zugeführt. Die Ausgangssignale von den Umschaltern 4 9 und 55 werden der Umschaltklemme eines einpoligen Umschalters 57 bzw. 5 9 zugeführt.' Die eine stationäre Klemme des Umschalters 59 ist mit einer 1H-Verzögerungsleitung 61 verbunden und die andere stationäre Klemme mit einer 1H-Verzögerungsleitung 63. In entsprechender Weise sind die stationären Klemmen des Schalters 57 mit 1H-Verzögerungsleitung bzw. 67 verbunden. Die 1H-Verzögerungsleitungen 61-67 können beispielsweise durch Einrichtungen vom RAM-Typ realisiert werden, die eine Probe breit und 1024 Proben lang sind. Bei einem NTSC-Signal enthält eine Zeile 910 Proben, so daß die Speicherkapazität einer 1024 Proben langen 1H-Verzögerungsleitung ausreicht. Die Ausgänge der 1H-Verzögerungsleitungen 61 und 65 sind mit entsprechenden Klemmen eines einpoligen Umschalters 69 verbunden während die Ausgänge der IH-Verzögerungs-* leitungen 6 3 und 67 mit den entsprechenden Klemmen eines einpoligen Umschalters 71 verbunden sind. Die Ausgangssignale der Schalter 69 und 71 werden entsprechenden Klemmen eines einpoligen Umschalters 7 3 zugeführt, dessen Ausgangssignal der Matrixschaltung 27 in Figur 1 zugeführt wird. Die Schalter 49, 55, 57, 59, 69, 71 und können durch schnelle Logikschaltungen realisiert werden, welche mit Frequenzen bis zu 28 MHz betrieben werden können.

Im folgenden soll nun die Arbeitsweise der Zweifach-Beschleunigungsschaltung 19 gemäß Figur 2 unter Bezugnahme auf das Zeitdiagramm in Figur 3 erläutert werden. In Figur 3a und 3b sind die Folgen der Bildelemente (Pixels) am Ausgang bzw. Eingang der 1H-Verzögerungsschaltung 39 dargestellt. Während der Zeitperiode t„-t

liegen also am Ausgang bzw. Eingang der Verzögerungsschaltunq 39, das Pixel a. von der Zeile a bzw. das

Pixel b₁ der Zeile b eines ersten Halbbildes eines mit Zeilensprung abgetasteten Fernsehbildes; während der Zeitspanne t-j-t» liegen dort die Pixel a und b„ und während der Zeitspanne t„-t₃ die Pixel a₃ bzw. b₃ usw. In der Zeitspanne t„_og bis t_g sind die Pixels a_giQ und bg₁₀ vorhanden. Figur 3c zeigt die Ausgangspixelfolge auf der Leitung 43 während der Zeitperioden von t-...t_.|_n für eine horizontale Zeile, d.h. das Ausgangssignal des Addierers 41. In der Zeitspanne t„ bis t. hat also das Ausgangssignal des Addierers 41 den Wert (a + b)₁, in der Zeitspanne t. bis t„ den Wert (a + b)„ usw. Während der Zeitspanne t_gog bis t_giQ ist der Wert (a + b)_qi0 vorhanden. Im Addierer 41 wird selbstverständlich eine Wichtungsfunktion durchgeführt, so daß das Ausgancjssignal des Addierers in Wirklichkeit eine gewichtete Summe der Pixelwerte von den Videozeilen a und b ist.

Angenommen, die 1H-Verzögerungsleitungen 67 und 63 seien mit einer früheren unmodifizierten bzw. interpolierten Zeile gefüllt und würden durch die Schalter 71 und 73 ausgelesen während die verzögerte Zeile a und die summierte Zeile a und b mit der Eingangsrate in den 1H-Verzögerungsleitungen 61 bzw. 65 gespeichert werden. Die Schalter und 55 arbeiten mit der halben Abtastrate, bei einem NTSC-System beispielsweise mit dem doppelten der Farbträgerfrequenz, so daß sie für die Dauer einer Pixelprobe die eine Klemme und für die Dauer der nächsten Pixelprobe die andere Klemme anschalten bzw. auf den betreffenden Klemmen verweilen. Die Schalter 57 und 59 arbeiten andererseits mit der halben Zeilenfrequenz, beim NTSC-System z.B. mit 15734/2Hz. Es sei ferner angenommen, daß die Schalter 55 und 49 so eingestellt sind, wie es in Figur 2 dargestellt ist, so daß sie den Verzögerungs-

leitungen 61 bzw. 65 Eingangsdaten zuführen. Weiterhin sei angenommen, daß die erste Probe der Videozeile a, d.h. a₁ sich am Ausgang des Verzögerungselementes 47 befinde und die zweite Probe, d.h. a„ am Eingang dieses Verzögerungselementes. Zur gleichen Zeit liegt am Ausgang des Verzögerungselementes 51 die Probe (a + b) und am Eingang die Probe (a + b)„. In Figur 3d und 3e sind die Eingangssignale der Verzögerungselemente 61 bzw. 65 dargestellt,- man sieht also, daß die Proben a.. und a„ während der Zeitspanne t bis t„ am Eingang des Verzögerungselementes 61 bzw. des Verzögerungselementes 65 liegen. Während der nächsten Zeitperiode, d.h. t„ bis t_ sind die Schalter 55 und 49 so geschaltet, daß die Proben (a + b) _Λ und (a + b)„, die zum Ausgang bzw. Eingang des Verzögerungselementes 53 gelangt sind,an die Verzögerungsleitung 61 bzw. 65 weitergegeben werden. Die in den Figuren 3d und 3e dargestellten Probenfolgen stellen also die Folgen der Proben dar, die in die IH-Verzögerungsleitungen 61 bzw. 65 eingetaktet werden. Bei dieser Folge ist die Eingangspixelsequenz so verändert, daß sequentielle oder aufeinanderfolgende Pixels von interpolierten und verzögerten Zeilen in parallelem Format in den Verzögerungselementen 61 und 65 gespeichert sind. Die Figuren 3f und 3g zeigen die Folge der Pixel für die Zeitperiode tgiQ bis t.j, '. für das nächste Paar von Zeilen am Ausgang bzw. Eingang der 1H-Verzögerungsleitung 39. Die Videozeile b ist um eine Zeilendauer verzögert während die Videozeile .c die augenblickliche Zeile ist. Die in die Verzögerungsleitungen 6 3 und 65 einzutaktende Information ist die verzögerte Zeile b und die interpolierte Zeile (b + c). Während der Zeitperiode t_qi1 bis t_1fi?n schalten die Schalter 59 und 57 so, daß die Pixelproben in der in Figur 3h und 3i dargestellten Reihenfolge in die Verzögerungsleitungen 61 und 6 3 eingespeichert werden.

Während der Zeitperiode t_gi0 bis t „„ , während derer in den Verzögerungsleitungen 63 und 67 geschrieben wird,

wird die vorher in den Verzögerungsleitungen 61 und gespeicherte Information über die Schalter 69 und 73 in die Matrixschaltung 27 (Figur 1) herausgelesen. Die Schalter 69 und 71, die zum Herauslesen der Information aus den Verzögerungsleitungen 61, 65, 63 und 67 dienen, werden mit einer Probenrate betrieben, die gleich dem doppelten der Eingangsrate ist, also bei einem NTSC-System beispielsweise mit der vierfachen Farbträgerfrequenz. Die Schalter 69 und 71 schalten also jeden Pol für die Dauer eines halben Eingangspixels oder etwa 35 ns an. Der Schalter 73 schaltet mit der halben Zeilenfrequenz, so daß er in der Zeitspanne, die für das Speichern einer Zeile des Bildes benötigt wurde, zwei Zeilen an die Matrix abgibt. Beim NTSC-System würde der Schalter 73 jeden Schalterpol für eine Zeitspanne von etwa 63 us anschalten. Die Ausgangssequenz, die der Matrix 27 (Figur 1) über die Schalter 69 und 73 von "den Verzögerungsleitungen 61 und 65 zugeführt wird, ist in Figur 3j und 3k dargestellt. Wie ersichtlich ist die ursprüngliche Sequenz wiederhergestellt, so daß die Videozeile a am Ausgang der Verzögerungsleitungen und 65 mit der Pixelsequenz auftritt, mit der sie ursprünglich gesendet wurde; auch bei den interpolierten Zeilen ist die ursprüngliche Sequenz wiederhergestellt. 5 Das Schalten erfolgt außerdem so, daß zwei Pixelproben während einer Zeitspanne abgegeben werden, die einer Pixelprobenzeit des Eingangssignals entspricht.

Bei der Realisierung der Zweifach-Beschleunigungsschaltung 19 gemäß Figur 2 können die vier 1H-Verzögerungsleirungen mit TTL-Logikschalten aufgebaut werden, um die Rate der Videprobenfrequenzen auf das Doppelte zu erhöhen. Die Eingangssequenz in jedes Paar von 1 Η-Verzögerungsleitungen ist die erste Probe von einer verzögerten Zeile gefolgt von einer ersten Probe von der interpolierten Zeile. Die zweite Probe von der

verzögerten Zeile wird gleichzeitig mit der ersten Probe von der verzögerten Zeile gespeichert und die zweite Probe von der interpolierten Zeile wird gleichzeitig mit der ersten Probe von der interpolierten Zeile gespeichert. Diese Eingangssequenz macht es erforderlich, daß Einrichtungen vom RAM-Typ, also Speicher mit wahlfreiem Zugriff, verwendet werden, die so
adressiert sind, daß die ursprüngliche Eingangssequenz am Ausgang wiederhergestellt werden kann. Dies gestattet es einer Speichereinrichtung, die bei nur einer Geschwindigkeit zu arbeiten vermag, beispielsweise nicht schneller als in 7 0 ns adressiert werden kann, einen Ausgangsstrom zu liefern, die doppelt so schnell ist, beispielsweise eine Folgeperiode von 35 ns hat.

Die Kombination der Speichereinrichtungen und Ausgangsschalter bewirkt also eine Beschleunigungsoperation oder Erhöhung der Geschwindigkeit, da der Ausgangsschalter an jeder Klemme oder jedem Pol nur eine kürzere Zeitspanne verweilt als die Daten an der betreffenden Klemme anliegen. Die hier beschriebene Anordnung ermöglicht also ganz allgemein einen Betrieb bei hoher Geschwindigkeit mit einer minimalen Anzahl an Einrichtungen, die nicht unbedingt mit der gewünschten Ausgangsgeschwindigkeit-Frequenz oder -Rate zu arbeiten braucht.

' .

Es sei noch erwähnt, daß die Schaltungsanordnung in Figur 2 für eine 1-Bit-Information beschrieben wurde. Bei einem 8-Bit-System würde die Schaltungsanordnung gemäß Figur 1 dementsprechend acht Beschleunigungs-Prozessoren 13 enthalten.

Die Arbeitsweise der Sequenz- oder Zeitsteuerschaltung 5 soll nun unter Bezugnahme auf die Figuren 4 und 5 erläutert werden. In Figur 4 ist eine Schalter- und Zähleranordnung für die Adressierung der Speicherelemente beim Eingeben (Schreiben) und Ausgeben (Lesen) dargestellt.

Die Takteingänge CLK einer ersten Gruppe aus drei Zählern 101, 103 und 105 sind mit einem Ausgang der PLL-Schaltung 3 (Figur 1) verbunden, der ein Taktsignal mit einer Rate gleich der Probenrate des Eingangsvideosignals liefert, d.h. ein Taktsignal der vierfachen Farbträgerfrequenz (4sc). Dieses Taktsignal wird außerdem auch den Takteingängen eines zweiten Satzes aus drei Zählern 107, 109, 111 zugeführt. Bei der Schaltungsanordnung gemäß Figur 4 können die Zähler 101 bis 111 als 4-Bit-Zähler realisiert werden, die binär von 0000 bis 1111 zählen. Für die Zähler 101 bis 111 kann beispielsweise der Schaltkreis SN 74S163 verwendet werden, der von den Firmen Motorola, Texas Instruments und anderen hergestellt wird. Die Zähler 101, 103 und 105 und die Zähler 107, 109 und 111 sind jeweils in Reihe geschaltet, so daß die 1024 Speicherplätze in einem Speicherelement adressiert werden können. Da im vorliegenden Falle eine horizontale Zeile des Fernsehsignals 910 Pixels enthält, sind die Zähler so geschaltet, daß sie 910 Zustände durchzählen. Die Zähler 101, 103 und 105 bilden eine Ausgangs- oder Lese-Zählerkette 113 zur Adressierung der Speicherelemente während die Zähler 107, 109 und 111 eine Eingangs- oder Schreib-Zählerkette 115 bilden. Die 5 Zählerausgänge der Zählerkette 113 sind mit Schaltern 117, 119 und 121 derart gekoppelt, daß die Klemme für das am wenigsten signifikante Bit (LSB) der Zählerkette 113 mit einer LSB-Eingangsklemme 203 des Schalters 117 und eine Klemme 205 für das signifikanteste Bit (MSB) der Zählerkette 113 mit einer MSB-Klemme 207 des Schalters 121 gekoppelt ist. Andererseits ist eine (LSB + 1)-Klemme 201 der Zählerkette 115 mit einer LSB-Eingangsklemme 201 des Schalters 117 und eine MSB-Ausgangsklemme 213 der Zählerkette 115 mit einer (MSB-1)-Eingangsklemme 215 des Schalters 121 verbunden.

Eine LSB-Ausgangsklemme 217 der Zählerkette 115 ist mit einer MSB-Eingangsklemme 219 des Schalters 121 verbunden und liefert den Takt für eine Reihe von Funktionen, beispielsweise für die Schalter 55 und 4 in Figur 2 und alle anderen Eingänge, die ein Taktoder Zählsignal mit der Rate 2sc benötigen. Die Schalter 117, 119 und 121 können unter Verwendung von Q.uad-2-Eingangs-Multiplexern realisiert werden (z.B. Einrichtungen des Typs Motorola SN54S157). An einer Klemme - 221 des Zählers 105 tritt alle 455 Taktzyklen ein Ausgangsimpuls auf, d.h. eine Pulsfolge mit einer Rate von 31,5 kHz (2f_TT). Dieser Puls wird dazu ver-

rl

wendet, die Zählerkette 113 mit einer bestimmten Zahl zu laden und liefert ein 2f -Signal für die Erzeugung

rt

T^D von Zeilensynchronisierimpulsen für die hoch aufgelöste Fernsehwiedcrgabo. Der Puls von der Klemme 221 wird nach Polaritätsumkehr durch einen Invertierer 223 mit dem durch einen Invertierer 225 negierten Ausgangssignal von der Klemme 205 in einem NAND-Glied 227 einer Unverknüpfung unterworfen und invertiert, um einen Impulsstrom mit der Rate f„, d.h. 15,7 kHz, zu

ti

erzeugen. Der Ausgang des NAND-Gliedes 227 ist mit Speichereingängen LOAD der Zähler 107, 109 und 111 verbunden, um in diesen einen vorgegebenen Zählwert _zu speichern. Der DurchlaufÜbertrags-Ausgang RC des Zählers ist über einen Invertierer 229 mit den Löscheingängen CLR aller Zähler der Zählerketten 113 und 115 gekoppelt, um diese Zähler mit der Rate f_H/₂ ^zu löschen.

Eine dem Zählwert 1820 entsprechende Klemme 231 der Zählerkette 113 liefert über ein NAND-Glied 123 ein Taktausgangssignal, das gleich dem Takteingangssignal geteilt durch 1820, d.h. f„/_? ist. Das Ausgangssignal des NAND-Gliedes 123 ist mit entsprechenden Eingängen RW der Schalter 117, 119 und 121 gekoppelt, um diese

auf eine Schreib- oder eine Lese-Sequenz in den Speicherelementen umzuschalten, d.h. daß je nach dem Zustand des Eingangssignals an der Klemme RW entweder der Zählwert von der Zählerkette 113 oder der von der Zählerkette 115 zu den Speicherelementen der Figur 5 ausgegeben wird.

Im Betrieb wird ein Hauptlöschsignal vom Ausgang RC des Zählers 105 invertiert und allen Zählern zur Rückstellung zugeführt. Ein Signal niedrigen Zustandes an der Klemme 221 bewirkt, daß ein vorqegebener Zählwert in der Speicherkette 113 gespeichert wird und jeder weitere niedrige Zustand an der Klemme 221 wird, einen, vorgegebenen Zählwert in der Zählerkette 115 speichern. Der vorgegebene Zählwert ermöglicht es den Zählern, 910 Zyklen durchzuzählen, was die Anzahl der Pixelproben in einer Zeile des Fernsehsignals darstellt, in dem vom vorgegebenen Zählwert bis zum Endzählwert durchgezählt wird. Bei jeder Fernsehzeilenfrequenz werden also die Zähler durch ein Lade-Signal LOAD auf den vorgegebenen Wert, eingestellt; die Zählerkette 113 wird also beispielsweise auf 0101110001 und die Zählerkette 115 auf 00101110001 eingestellt. Bei der Schreibsequenz takten die Schalter 117, 119 und 121 das Zählerausgangssignal von der Zählerkette 115 zu den Speicherelementen während sie bei der Lesesequenz die Zählerausgangssignale von der Zählerkette 113 zu den Speicherelementen takten. Es wird also abwechselnd unter der Steuerung der Zähler und Schalter der Figur 4 in den Speicherelementen gespeichert bzw. aus den Speicherelementen gelesen. Bei 0 einer möglichen Anordnung von Zählern und Schaltern sind zwei Sätze von Eingangs- und Ausgangszählerketten zusammen mit dem jeweiligen Schaltersatz erforderlich. Bei einer anderen Anordnung können zwei Sätze von Schaltern mit dem Ausgang der Zählerkettensätze so gekoppelt sein, daß sie Adresseninformation liefern; d.h. daß ein Zählersatz und zwei Schaltersätze vorgesehen sind

und dadurch eine Eingangs- und Ausgangszählerkette eingespart wird. Die Erfindung wird im folgenden der Übersichtlichkeit halber anhand der ersterwähnten Anordnung erläutert, die letztere ware jedoch hinsichtlich der erforderlichen Schaltungseinheiten wirtschaftlich.

Anhand von Figur 5 soll nun erläutert werden, wie die Pixeldaten in den Speicherelementen gespeichert und aus diesen herausgelesen werden. Mit einem ersten Schaltersatz, der Adressehinformation von einem Satz von Zählern der Anordnung gemäß Figur 4 liefert, sind Speicherelemente 151 und 153 gekoppelt, während mit einem zweiten Schalter-Zählersatz, der durch die in Figur 4 dargestellte Anordnung realisiert werden kann, Speicherelemente 155 und 157 verbunden sind. Die Speicherelemente 151, 153, 155 und 157 entsprechen den 1H-Verzögerungselementen 61, 65, 67 bzw. 63 in Figur Die Speicherelemente gemäß Figur 5 sind jedoch nicht 1024 Elemente lang und 1-Bit tief sondern 1024 Elemente 0 lang und 8-Bit tief. Mit anderen Worten stellen die Speicherelemente 151 bis 157 ein System zum Speichern von 8-Bit-Pixelwörtern dar. Die Speicherelemente 151 bis 157 können z.B. unter Verwendung von zwei statischen 1024 χ 4-Bit-RAM-Einrichtungen realisiert werden, wie sie von der Fa. Intel unter der Bezeichnung Modell Nr. 2149H-2 erhältlich sind. Das Schreibfreigabeeingangssignal der Speicherelemente 151 und 153 wird vom NAND-Glied 123 in Figur 4 geliefert während das Schreibfreigabeeingangssignal der Speicherelemente 155 und 0 157 aus dem durch einen Invertierer 159 in der Polarität umgekehrten Ausgangssignal des NAND-Gliedes 123 besteht. Der 8-Bit-Eingangsdatenstrom.von den Schaltern 59 gemäß Figur 2 (bei einer 8-Bit-Schaltung sind ja 8 solcher Schalter vorhanden), und der 8-Bxt-Ausgangsdatenstrom zu den 8 Schaltern 69 gemäß Figur 2 sind mit dem Speicherelement 151 gekoppelt; der Eingangsdatenstrom von den

8 Schaltern 57 und der Ausgangsdatenstrom zu den'8 Schaltern 6 9 sind mit dem Speicherelement 153 gekoppelt; der Eingangsdatenstrom von den 8 Schaltern 57 und der Ausgangsdatenstrom zu den 8 Schaltern 71 werden mit dem Speicherelement 155 gekoppelt und der Eingangsdatenstrom von den 8 Schaltern 5 9 sowie der Ausgangsdatenstrom zu den 8 Schaltern 71 werden mit dem Speicherelement 157 gekoppelt.

Bei der folgenden Erläuterung der Arbeitsweise der Schaltungen gemäß Figur 4 und 5 wird auf Figur 3 Bezug genommen. Figur 3d zeigt die Pixelsequenz oder -folge, die während des Zeitintervalles t. bis t_qi1 im Speicherelement 151 gespeichert wird, wie es oben beschrieben wurde. Während des gleichen Zeitintervalles, d.h. von t. bis t_qi1 wird die in Figur 3e dargestellte Pixelsequenz im Speicherelement 153 gespeichert. Während dieses Zeitintervalles liegt am Schreibfreigabeeingang der Speicherelemente 151 und 153 ein entsprechendes Freigabesignal. Gleichzeitig wird während des Zeitintervalles t. bis t_qi1 die Information, die vorher in den Speicherelementen 155 und 157 gespeichert worden war, über die Ausgangsschalter mit der doppelten Eingangsrate herausgelesen. Während des nächsten Zeilen- oder Zeitintervalles, d.h. von t_ni1 bis t.._o„~ werden

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die in den Figuren 3h und 3i dargestellten Pixelsequenzen im Speicherelement 155 bzw. im Speicherelement 157 gespeichert. Während dieses Zeitintervalles liegt am Schreibfreigabeeingang der Speicherelemente 155 und 157 ein entsprechendes Freigabesignal. Während des Zeitintervalles t_ni1 bis t_1QO1 werden die Pixels aus den Speicherelementen 151 und 153 über die anhand von Figur 2 erläuterten Schalter mit einer Rate herausgelesen, die gleich dem doppelten der Eingangsrate ist; die herausgelesenen Pixelsequenzen sind in Figur 3j und

3k dargestellt. Während der Lesesequenz sind die Schreibfreigabeeingänge der Speicherelemente 151 und 153 gesperrt und während der Lesesequenz der Speicherelemente 155 und 157 sind dementsprechend deren Schreibfreigabeeingänge gesperrt. Während des nächsten Zeitintervalles wird die nächste Pixelsequenz über die Schalter 57 und 5 9 in den Speicherelementen 151 und 153 gespeichert, während die in den Figuren 3j und 3k dargestellten Pixelsequenzen in der ursprünglichen Pixelreihenfolge mit dem doppelten der Schreibrate herausgelesen werden.

Bei der oben beschriebenen Anordnung, die mit einer Interpolation aus zwei aufeinanderfolgenden Videozeilen arbeitet, kann bei Übergängen von einer Zeile zur nächsten ein gewisser Verlust an Vertikaldetail auftreten. Die Vertikaldetails können jedoch wiederhergestellt werden, wie es in der gleichrangigen Anmeldung beschrieben ist, die auf der US-Patentanmeldung 526,702 basiert.

Bei einer Ausführungsform der Erfindung können die Ausgangssignale von einer der Zählerketten der Schaltungsanordnung gemäß Figur 4 zum Takten des Speicherelements in den Interpolatoren der Schaltungsanordnung gemäß Figur 2 verwendet werden.

Anstelle der beschriebenen einfachen Zweipunkt-Interpolation können selbstverständlich auch andere Interpolationsverfahren verwendet werden, z.B. Interpolationen auf der Basis des geometrischen Mittels, des quadratischen Mittelwertes usw.

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Leerseite -

Claims

Patentansprüche

Farbfernsehwiedergabegerät zum Erzeugen eines Bildes mit fortlaufender Zeilenabtastung, mit einem Eingang (45) für Fernsehsignale, die eine erste Datensequenz aufweisen, welche Zeilen mit Leuchtdichte- und Farbartinformation eines mit einem verschachtelten Raster abgetasteten Bildes darstellen, einer Zeitkompressionsanordnung (19) zur Verringerung der Dauer der Zeilen der Fernsehsignale um einen vorgegebenen ersten Faktor, um die Fernsehsignale zu beschleunigen, und
eine Wiedergabeanordnung, der die beschleunigten Fern-

sehsignale zur Wiedergabe mit fortlaufender Abtastung zugeführt sind,

dadurch gekennzeichnet , daß die, Zeitkompressionsanordnung enthält: eine Eingangs-Sequcnzschaltung (47, 51, 53, 55, 59, 57, 49) der die Fernsehsignale zur Erzeugung eines Datenstromes zugeführt sind, der eine gegenüber der ersten Datensequenz umgeordnete zweite Datensequenz aufweist,

einer Speicheranordnung (61, 63, 65, 67), der der Datenstrom zur Speicherung in der umgeordneten zweiten Datensequenz zugeführt ist, und einer Ausgangs-Sequenzschaltung (69, 71, 73), der der Datenstrom von der Speicheranordnung zum Wiederherstellen der ersten Datensequenz aus dem Datenstrom zugeführt ist und die die beschleunigten Fernsehsignale mit der ersten Datensequenz an die Wiedergabeanordnung (35) liefert.
2. Gerät nach Anspruch 1, dadurch gekennzeichnet, daß die Eingangs-Sequenzschaltung (47, 49, 51) so ausgebildet ist, daß sie ein Paar aufeinanderfolgender Pixels einer Zeile mit einer ersten Rate (2sc) zur gleichzeitigen Speicherung an die Speicheranordnung (61, 65) liefert; daß die Speicheranordnung (61, 65) so ausgebildet ist, daß sie die Pixels jedes Paares gleichzeitig an die Ausgangs-Sequenzschaltung (69, 73) abgibt und daß die Ausgangs-Sequenzanordnung so ausgebildet ist, daß sie sukzessive die Pixels jedes Paares mit einer zweiten Rate (4sc), die größer ist als die erste Rate, auswählt.
3. Gerät nach Anspruch 2, dadurch gekennzeichnet, daß es außerdem eine Interpolieranordnung (17) enthält, die an den Eingang (45) erste Signale, welche die zeitlich aufeinanderfolgenden Zeilen des Fernsehsignals

darstellen, und außerdem an einen weiteren Eingang (43) zweite Signale, welche eine Schätzung von Zeilen, die zwischen den zeitlich aufeinanderfolgenden Zeilen liegen, darstellen, liefert und daß die Eingangs-Sequenzschaltung (47, 51, 53, 55, 49) gleichzeitig an die Speicheranordnung (61, 63, 65, 67) die aufeinanderfolgenden Pixels eines Paares von Pixeln einer der zeitlich aufeinanderfolgenden Zeilen und sukzessive gleichzeitig die aufeinanderfolgenden Pixels eines Paares von Pixeln einer der geschätzten Zeilen liefert, daß die Speicheranordnung (61, 63, 65, 67) in entsprechender Weise die Pixels der Ausgangs-Sequenzschaltung (69, 71, 73) zuführt und daß die Ausgangs-Sequenzschaltung (69, 71, 73) die Pixels jedes Paares mit der zweiten Rate alternierend auswählt.
4. Gerät nach Anspruch 1, gekennzeichnet durch eine Interpolieranordnung (17), der die Fernsehsignale zum gleichzeitigen Erzeugen von Zeilen erster Signale, die die zeitlich aufeinanderfolgenden Zeilen darstellen, und zweiter Signale, die eine Schätzung von Bildteilen zwischen den zeitlich aufeinanderfolgenden Zeilen des Fernsehsignals darstellen, zugeführt sind, und

daß der Zeitkompressionsanordnung (19) die Zeilen der ersten und zweiten Signale als erste Datensequenz zugeführt sind, um die Zeitdauer der jeweiligen Zeilen um einen vorgegebenen ersten Faktor zu verkürzen und um die beschleunigten Fernsehsignale zu erzeugen, und

daß die Zeitkompressionsanordnung enthält: einen ersten Signalweg (45) für die Zeilen des ersten Signals;
einen zweiten Signalweg (47) für Zeilen des ersten

Signals, die bezüglich des Signals im ersten Signalweg um eine Zeitdauer verzögert sind, die gleich einer Pixelprobenperiode ist,

einen dritten Signalweg (51) für Zeilen der zweiten Signale, die gegenüber den Signalen in den ersten Signalweg um eine Zeitspanne verzögert sind, die gleich einer Pixelprobenperiode ist, einen vierten Signalweg (53) für Zeilen der zweiten Signale, die bezüglich der Signale im ersten Signalweg um eine Zeitspanne verzögert sind, die gleich dem zweifachen einer Pixelperiodenprobe ist, einer ersten Schaltvorrichtung (55), der die Signale vom zweiten und vierten Signalweg zugeführt sind, um einen ersten Strom von Signalen, die zwischen den Sianalen vom zweiten und vom vierten Signalweg alternieren, zu erzeugen,

einer zweiten Schaltvorrichtung (49), der die Signale vom ersten und dritten Signalweg zugeführt sind, um einen zweiten Strom von Signalen zu erzeugen, die zwischen den Signalen vom ersten und dritten Signalweg alternieren,

ein erstes Paar von Zeilenspeichervorrichtungen (61, 63) zum alternierenden Speichern der Zeilen des ersten Signalstromes,

ein zweites Paar von Zeilenspeichervorrichtungen (65, 67) zum alternierenden Speichern der. Zeilen des zweiten Signalstromes und

eine dritte Schaltvorrichtung (69, 71, 73) der die Signale von den beiden Paaren von Zeilenspeichervorrichtungen zugeführt sind, um die Signale vom ersten und vom zweiten Paar von Zeilenspeichern zur Wiederherstellung der ersten Datensequenz umzuordnen und die umgeordneten Signale mit der schnelleren Rate zu liefern, enthält.

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5. Gerät nach Anspruch 4, dadurch gekennzeichnet, daß das erste und das zweite Paar von Zeilenspeichervorrichtungen (61, 63 bzw. 65, 67) jeweils einen ersten (61 bzw. 65) und einen zweiten (63 bzw. 67) Zeilenspeicher und Schaltvorrichtungen (59 bzw. 57) enthält, um den ersten und zweiten Speicher alternierend auf Empfang für den zugehörigen ersten oder zweiten Signalstrom zu schalten, wobei die Schaltvorrichtungen mit der halben Zeilenfrequenz (f ,_) schalten (Figur 2).
6. Gerät nach Anspruch 4, dadurch gekennzeichnet, daß das erste und das zweite Paar von Zeilenspeichervorrichtungen (61, 63, 65, 67) jeweils einen ersten (61, 65) und einen zweiten (63, 67) Zeilenspeicher, die mit der (ersten oder zweiten) Schaltvorrichtung gekoppelt sind, und eine Anordnung (123, 159, WE) enthält, die den ersten und den zweiten Speicher alternierend für eine Speicherung des zugehörigen (ersten oder zweiten) Datenstromes freigibt, wobei die Freigabe der Speicher mit der halben Zeilenfrequenz (f ,_) erfolgt (Figur 5) .