DE19752292C2 - Mastereinheit für ein Bussystem zur Datenübertragung - Google Patents

Description

Die Erfindung betrifft eine Mastereinheit für ein Bussystem zur Datenübertragung innerhalb eines Master-Slave-Systems, wobei das Bussystem einen oder mehrere serielle und/oder einen oder mehrere parallele Datenbusse aufweist, an dem Slaveeinheiten angeschlossen sind, die über das Bussystem Daten mit einem Mikroprozessor oder der Schnittstelle eines Mikroprozessors austauschen.

Ein Bussystem der eingangs angegebenen Art ist aus einem Aufsatz "Intels zweite Busgeneration-Multibus II in: Technische Rundschau 21/86 Seiten 96 bis 101 und Bonfig K. W:. Feldbus-Systeme, expert verlag, Ehningen, Seiten 72 bis 91 bekannt. Eine CPU-Einheit fungiert dabei als Mastereinheit für eine Anschaltbaugruppe. An einem Datenring wird für den direkten Speicherzugriff ein Speicher "Dual Port Memory" erwähnt.

Ein Bussystem dient zur Übertragung insbesondere digitaler Daten zum Einstellen und zur Zustandsprüfung unterschiedlicher Untereinheiten, Zu diesem Zweck verbindet das Bussystem die funktionalen Untereinheiten, von denen eine Master ist, während die übrigen Untereinheiten Slaves sind (Singel Master Bus), Die funktionalen Untereinheiten oder Slaves befinden sich häufig nicht nur auf unterschiedlichen Leiterplatten, sondern weisen in der Regel auch Schnittstellen für verschiedene Übertragungsarten auf, So können einige der Slaves jeweils eine Schnittstelle für eine parallele Datenübertragung aufweisen, während die anderen Slaves jeweils eine Schnittstelle für eine serielle Datenübertragung aufweisen, Auch können die Slaves oder deren Schnittstellen für verschiedene Übertragungsrichtungen ausgelegt sein, d. h. bidirektional oder unidirektional und entweder für einen Schreibzugriff oder für einen Lesezugriff, Innerhalb einer Hochfrequenz (HF-) Sende- und Empfangseinheit (Radio Frequency Unit, RFU) einer Basisstation (Base Tranceiver Station, BTS) für den Mobilfunk nach GSM-Standard (Global System for Mobile Communication) wird zur Übertragung von Kontroll- und Statusdaten jedoch üblicherweise jeder Slave über eine direkte physikalische Verbindung an den Mikroprozessor angeschlossen, der selbst den Master bildet, damit der Master zu jedem Slave Daten schreiben (senden) und von diesem Daten lesen (empfangen) kann. Bei einer derartigen, aus Punkt-zu-Punkt- Verbindungen bestehenden Struktur weist der Master bzw. der Mikroprozessor für jede Untereinheit oder für jeden Slave eine separate Schnittstelle auf. Dies verursacht jedoch eine besonders hohe Prozessorlast bei einer regelmäßigen Ansteuerung der verschiedenen Schnittstellen. Darüber hinaus ist die Verbindung der Slaves mit dem Master besonders aufwendig. Änderungen einzelner Untereinheiten oder eine Erweiterung des Systems um zusätzliche Untereinheiten sind aufgrund der erforderlichen Anpassungen innerhalb des Systems nicht oder nur mit erheblichem Aufwand möglich.

Bei Einsatz eines parallelen Datenbusses erfordert der Anschluß eines Slaves mit serieller Schnittstelle zusätzliche Schaltkreise zur Anpassung an das Bussystem. Entsprechend erfordert bei Verwendung eines seriellen Datenbusses der Anschluß eines Slaves mit paralleler Schnittstelle zusätzliche Schaltkreise zur Busanpassung. Der Einsatz zusätzlicher Schaltkreise und Signalleitungen führt zu einem erheblichen Aufwand.

Aus der nicht vorveröffentlichten deutschen Patentanmeldung 196 49 258.0 der Anmelderin geht ein Bussystem hervor, das sowohl einen parallelen als auch einen seriellen Datenbus aufweist. Das Bussystem umfaßt außerdem mindestens eine Steuerleitung für ein die Übertragungsart, d. h. die Übertragungsform (seriell oder parallel) und/oder die Übertragungsrichtung (lesen oder schreiben), der Daten bestimmendes Steuersignal. Jeder Slave ist dann über dessen spezielle Schnittstelle an einen deren Übertragungsform entsprechenden Datenbus angeschlossen.

Bei dem bekannten Bussystem wird davon ausgegangen, daß eine Vielzahl funktionaler Untereinheiten dann unabhängig von der Schnittstelle oder Übertragungsform Busteilnehmer eines gemeinsamen Bussystems sein können, wenn ein paralleler Datenbus und ein serieller Datenbus zu einem Bussystem kombiniert werden, Diese Kombination ist in einfacher Weise realisierbar, wenn die für einen parallelen und seriellen Datenbus erforderlichen Sammelleitungen für eine physikalische Verbindung der Busteilnehmer untereinander um lediglich eine Anzahl von Steuerleitungen zur Steuerung der jeweiligen Übertragungsart ergänzt werden, Somit ist sowohl für einen Master als auch für eine beliebige Anzahl von Slaves innerhalb des Master-Slave-Systems jeweils nur eine Schnittstelle zum Bussystem erforderlich, Lediglich die Mastereinheit muß als zusätzliche Aufgabe die Steuerung der jeweiligen Übertragungsart in Form und Richtung während eines Buszyklus übernehmen,

Aufgabe der vorliegenden Erfindung ist es deshalb, eine Mastereinheit anzugeben, mit der das bekannte Bussystem gesteuert werden kann, wobei eine Entkopplung des Bussystems vom die Daten liefernden bzw. anfordernden Mikroprozessor möglich sein soll.

Diese Aufgabe wird durch die Merkmale des Anspruchs 1 gelöst.

Die Mastereinheit weist einen Speicher auf, der zur Zwischenspeicherung aller über das Bussystem zu übertragenden Daten und der dazugehörigen Steuerinformationen dient. Dadurch wir einerseits ermöglicht, daß Mikroprozessor und Datenbus unabhängig voneinander arbeiten, wodurch die in der Regel vorhandene höhere Geschwindigkeit des Mikroprozessors voll ausgenutzt werden kann. Andererseits paßt die Mastereinheit die Übertragungsform der Daten, d. h. parallele oder serielle Daten, zwischen Mikroprozessor und Bussystem an. Da die Anpassung der Obertragungsform für das gesamte Bussystem zentral in der Mastereinheit erfolgt, ist der dafür erforderliche Aufwand nur einmal zu leisten, der Aufbau des gesamten Bussystems wird somit einfacher und kostengünstiger. Durch die Zusammenfassung aller Steuerungsfunktionen in einer einzigen Mastereinheit ergibt sich zudem hinsichtlich später nötig werdender Änderungen eine hohe Flexibilität.

Weitere Vorteile der Erfindung ergeben sich aus den abhängigen Ansprüchen sowie der nachfolgenden Beschreibung der Erfindung anhand von Figuren.

Es zeigt:

Fig. 1 den schematischen Aufbau eines Bussystems zur Datenübertragung innerhalb eines Master-Slave-Systems mit einem parallelen und einem seriellen Datenbus, und

Fig. 2 den schematischen Aufbau einer Mastereinheit zur Steuerung des Bussystems nach Fig. 1.

Einander entsprechende Teile sind in den Figuren mit gleichen Bezugszeichen versehen.

Zur genauen Beschreibung des Aufbaus und der Funktionsweise einer Mastereinheit wird nachfolgend das aus der eingangs genannten 196 49 258.0 bekannte Bussystem kurz erläutert. Zur genaueren Übersicht über das Bussystem wird auf die genannte Patentanmeldung verwiesen.

Das zugrunde liegende Bussystem weist sowohl einen seriellen als auch einen parallelen Datenbus auf. Zur Adressierung des oder jedes Slaves ist zweckmäßigerweise ein paralleler Adressbus mit einer Anzahl von Adressleitungen, z. B. mit sieben Adressleitungen, vorgesehen. Der parallele Datenbus umfaßt vorzugsweise acht Datenleitungen, so daß bei digitaler Datenübertragung acht Bits oder ein Byte gleichzeitig übertragen werden können. Der serielle Datenbus umfaßt zweckmäßigerweise zusätzlich zu einer Signalleitung für die seriellen Daten eine Steuerleitung für ein Taktsignal. Mittels dieses Taktsignals werden bei einer seriellen Übertragung von digitalen Daten alle Bits, z. B. mit Beginn des höchstwertigen Bits, einzeln getaktet.

Um Daten aus Sicht des Masters sowohl lesen als auch schreiben zu können, umfaßt das Bussystem in zweckmäßiger Ausgestaltung zusätzlich zu einer separaten Steuerleitung für ein die Übertragungsform der Daten bestimmendes Steuersignal eine separate Steuerleitung für ein die Übertragungsrichtung der Daten innerhalb des Master-Slave-Systems bestimmendes Steuersignal. Innerhalb eines durch ein derartiges Steuersignal für die Übertragungsrichtung definierten Lese- oder Schreibzyklus wird ein weiteres Steuersignal in Form eines separaten Übernahme- oder Strobesignals aktiviert, das über eine weitere Steuerleitung des Bussystems geführt wird.

Über das Bussystem können Daten sowohl in serieller als auch in paralleler Form übertragen werden. Dabei werden die Daten aus der Sicht des Masters unabhängig von deren Übertragungsform, d. h. unabhängig davon, ob die Daten in serieller oder paralleler Form übertragen werden, sowohl zu den Slaves geschrieben als auch von diesen gelesen. Dazu wird vor, nach oder mit einer Adresse für den oder jeden Slave zunächst ein Steuersignal für die Übertragungsform (Serial, not Parallel) gesetzt. Vorher, Gleichzeitig oder anschließend wird ein die Übertragungsrichtung definierendes Steuersignal (Read, not Write) gesetzt, so daß dann der oder jeder zur Datenübertragung adressierte Slave hinsichtlich der Übertragungsart eindeutig bestimmt ist.

Sind die Adressierungssignale sowie die die Übertragungsrichtung und die Übertragungsform bestimmenden Steuersignale stabil, wird ein weiteres Steuersignal oder Strobesignal aktiviert. Dieses steuert einerseits die Datenbereitstellung auf dem Bussystem sowie andererseits die Datenübernahme vom Bussystem. Dabei wird zweckmäßigerweise eine erste, vorzugsweise fallende Flanke des Strobesignals zur Datenbereitstellung herangezogen, während eine nach einer Zeitspanne folgende, zur ersten Flanke inverse zweite Flanke des Strobesignals zur Datenübernahme herangezogen wird.

Bei einem Zugriff, insbesondere bei einem Schreibzugriff, auf den seriellen Datenbus des Bussystems (serieller Schreibzyklus) wird ein entsprechendes Taktsignal (Serial Clock) gesetzt. Dabei werden bei einem seriellen Schreibzyklus die über den seriellen Datenbus geführten seriellen Daten vom Master getrieben. Analog werden beim seriellen Lesezyklus die seriellen Daten vom jeweiligen Slave getrieben. Auch beim seriellen Lesen wird ein entsprechendes Taktsignal generiert.

Bei einem Lesezugriff auf den parallelen Datenbus (paralleler Lesezyklus) werden zunächst ein Adreßsignal sowie Steuersignale für die Übertragungsart gesetzt, wobei diese Signale vom Master getrieben werden. Sind diese Signale stabil, aktiviert der Master für eine bestimmte Zeitspanne das Strobesignal zur Datenübergabe vom adressierten Slave über das Bussystem zum Master. Dabei sind die vom Slave auf den parallelen Datenbus getriebenen Daten rechtzeitig vor der zweiten steigenden Flanke des Strobesignals gültig, so daß der Master die Daten mit dieser Flanke übernehmen kann. Anschließend muß der Slave den parallelen Datenbus nicht mehr treiben und der Master kann die Adresse ändern sowie den nächsten Buszyklus starten. Im parallelen Lesezyklus ist das Taktsignal für einen seriellen Datenzugriff vorzugsweise konstant, z. B. LOW (logisch null). Auch wird zweckmäßigerweise auf den seriellen Datenbus ein konstantes Signal z. B. HIGH (logisch eins) oder LOW, geführt.

Bei einem Schreibzugriff auf den parallelen Datenbus (paralleler Schreibzyklus) und damit auf einen Slave mit einer parallelen Schnittstelle werden wiederum zunächst entsprechende Adreßsignale und ein Steuersignal für die Übertragungsform gesetzt. Außerdem wird ein entsprechendes Steuersignal für die Übertragungsrichtung gesetzt, so daß eine Verbindung zwischen Master und dem oder jedem adressierten Slave über das Bussystem eindeutig definiert ist. Sind diese Steuersignale stabil, aktiviert der Master wiederum das Strobesignal für eine bestimmte Zeitspanne zur Datenübergabe vom Master zum adressierten Slave. Nachdem der Master dieses Strobesignal zurückgenommen hat, kann er die Adresse ändern und den nächsten Buszyklus starten. Dabei ist ein paralleler oder ein serieller Schreibzyklus möglich. Bei dieser parallelen Übertragung treibt der Master nach Aktivierung des Strobesignals einen gültigen Wert oder ein gültiges Datum auf dem parallelen Datenbus des Bussystems. Dieser Wert oder dieses Datum bleibt zweckmäßigerweise noch eine gewisse Zeit nach einer Deaktivierung des Strobesignals zur Datenübergabe stabil, so daß der adressierte Slave die Daten wiederum mit der steigenden Flanke des Strobesignals übernehmen kann. Auch beim parallelen Schreibzyklus ist über die gesamte Zykluszeit das Taktsignal für einen seriellen Datenzugriff konstant, z. B. LOW. Ebenso ist wiederum auf dem seriellen Datenbus ein konstantes Signal, z. B. HIGH oder LOW, gesetzt.

Beim seriellen Schreiben generiert der Master während der Aktivierung des Strobesignals zur Datenübergabe ein Taktsignal für einen seriellen Datenzugriff mit vorzugsweise acht Taktimpulsen und in der Umgebung deren positiven Flanken stabile Werte auf der Datenleitung des seriellen Datenbusses. Dabei stellt vorzugsweise der Wert in der Umgebung der steigenden Flanke des ersten Taktimpulses das höchstwertige Bit dar. Über den gesamten seriellen Schreibzyklus bleibt der parallele Datenbus vorzugsweise ungetrieben. Während einer seriellen Datenübertragung kann ein konstanter Signalpegel, z. B. HIGH, gesetzt werden.

Fig. 1 zeigt in einem Master-Slave-System 1 ein Bussystem 2, das aus einem parallelen Datenbus 3 und einem synchronen seriellen Datenbus 4 aufgebaut ist. Dem seriellen Datenbus 4 ist eine Taktsignalleitung 5 für ein Taktsignal (Serial Clock) SCLK zugeordnet. Der parallele Datenbus 3 dient zur Übertragung paralleler Daten PD und ist im Ausführungsbeispiel aus acht Datenleitungen D_7...0 aufgebaut. Der serielle Datenbus 4 dient zur Übertragung serieller Daten SD. Die Datenübertragung erfolgt entweder parallel in Form von acht Bits gleichzeitig auf den acht Datenleitungen D_7...0 des parallelen Datenbusses 3 oder seriell in Form von acht Bit nacheinander auf der Datenleitung 4 des seriellen Datenbusses 4, 5.

Der Master 6 des Master-Slave-Systems 1 umfaßt einen Prozessor 7 und einen eigenen internen parallelen Datenbus 8 mit mindestens acht, vorzugsweise mit sechzehn oder zweiunddreißig, Datenleitungen. Zur Ankopplung des internen Datenbusses 8 des Masters 6 an das Bussystem 2 weist dieser eine Schnittstelle oder ein Interface MIF_p,s auf. Der interne Datenbus 8 des Masters 6 steht über einen bidirektionalen Buffer 9 dieser Schnittstelle MIF_p,s einerseits mit dem parallelen Datenbus 3 in Verbindung. Er steht andererseits über einen Wandler 11 der Schnittstelle MIF_p,s zur Umwandlung einer Datenform in die andere Datenform mit dem seriellen Datenbus 4 in Verbindung.

Im Gegensatz zum Master 6, der nur eine Schnittstelle MIF_p,s sowohl zum parallelen Datenbus 3 als auch zum seriellen Datenbus 4 des Bussystems 2 aufweist, weist jeder Slave S_1...n, eine Schnittstelle SIF_p,s zum parallelen Datenbus 3 oder zum seriellen Datenbus 4 auf. Weiterhin kann ein Slave S_1...n sowohl eine parallele Schnittstelle SIF_p als auch eine serielle Schnittstelle SIF_s aufweisen. Ferner kann die Datenübertragung vom parallelen Datentbus 3 zu einem Slave S_1...3 mit paralleler Schnittstelle SIF_p bidirektional oder unidirektional erfolgen. Bei unidirektionaler Übertragung paralleler Daten PD können aus Sicht des Masters 6 parallele Daten PD entweder zu einem Slave S₂ geschrieben oder von einem Slave S₃ gelesen werden. Ebenso kann die Übertragung serieller Daten SD vom seriellen Datenbus 4 zu den Slaves S_4...n mit serieller Schnittstelle SIF_s bidirektional oder unidirektional erfolgen. Bei der seriellen Datenübertragung wird jedem Slave S_4...n mit serieller Schnittstelle SIF_s zusätzlich über die Signalleitung 5 das Taktsignal SCLK übertragen. Dazu wird im Master 6 von einem Taktgeber 12 ein Taktsignal SCLK' erzeugt, das über einen unidirektionalen Buffer 13 geführt und als Taktsignal SCLK auf die Signalleitung 5 gelegt wird.

Serielle Lesedaten (Read) aus den Slaves S₄ und S_n werden im Wandler 11 in parallele Daten umgewandelt und über den internen Datenbus 8 dem Mikroprozessor 7 zur weiteren Verarbeitung zugeführt. Analog werden vom Prozessor 7 des Masters 6 erzeugte und den Slaves S₅ und/oder S_n zuzuführende parallele Daten zunächst im Wandler 11 in serielle Daten umgewandelt. Zur Umwandlung der Daten von einer Übertragungsform in die andere Übertragungsform wird dem Wandler 11 ein im Taktgeber 12 erzeugtes Taktsignal SCLK" direkt zugeführt.

Zusätzlich zum parallelen Datenbus 3 mit den Datenleitungen D_7...0 ist ein Adressbus mit einer Anzahl von Adressleitungen A_m...0 zur Adressierung der Slaves S_1...n vorgesehen, wobei die Anzahl der Adressleitungen A_m...0 gemäß der Beziehung n = 2^m+1 bestimmt ist, wenn n die Anzahl der Slaves S_1...n ist. Zur Bestimmung der Übertragungsart der Daten sind eine erste Steuerleitung und eine zweite Steuerleitung vorgesehen. Dabei gibt ein über die erste Steuerleitung geführtes Steuersignal SnP (Serial, not Parallel) an, ob die Daten in serieller oder in paralleler Form übertragen werden. Ein über die zweite Steuerleitung geführtes Steuersignal RnW (Read, not Write) gibt an, ob aus der Sicht des Masters 6 Daten vom durch die Adresse festgelegten Slave empfangen oder an diesen gesendet werden sollen. Die Steuersignale SnP und RnW werden in digitaler Form als HIGH- oder LOW-Pegel über die erste und zweite Steuerleitung geführt. Eine weitere Steuerleitung dient zur Übertragung eines Übernahme- oder Strobesignals STRB für einen Buszyklus.

Nachfolgend wird anhand des in Fig. 2 dargestellten schematischen Aufbaus der Mastereinheit 6, deren Funktionsweise näher erläutert. Zur Verbesserung der Übersichtlichkeit wurden die Verbindungen zwischen den einzelnen Bestandteilen der dargestellten Mastereinheit 6 als einzelnen Linien dargestellt. Mehrere der dargestellten Verbindungen, wie beispielsweise die parallelen Daten PD, weisen aber mehr als eine Verbindung, bzw. (Signal-) Leitung auf.

In Fig. 2 ist eine Mastereinheit 6 eines Master-Slave-Systems dargestellt, die als Schnittstelle zwischen dem Mikroprozessor 7 und dem Bussystem zur Datenübertragung innerhalb des Master-Slave-Systems, wie oben beschrieben, dient. Der Master 6 weist einen Speicher 20, eine Steuereinheit 23, einen Taktgeber 12, der auch Teil der Steuereinheit 23 sein kann, zwei unidirektionale Puffer 13 und 24, einen bidirektionalen Puffer 9 sowie einen Wandler 11, der parallele Daten in serielle Daten bzw. umgekehrt wandelt, auf. Der Master 6 kann an das Bussystem des Mikroprozessors 7 oder an eine andere Schnittstelle des Mikroprozessors angeschlossen sein.

Der Mikroprozessor 7 übergibt dem Master 6 Aufträge zur Abarbeitung, d. h. über den Master 6 sollen Daten von den an das Bussystem angeschlossenen Slaves gelesen oder in diese geschrieben werden. Die Aufträge werden im Speicher 20 des Masters 6 zwischengespeichert. Der Mikroprozessor 7 kann einen oder mehrere Aufträge hintereinander übergeben, wobei die Anzahl der Aufträge von der Größe des Speichers 20 abhängt.

Die vom Mikroprozessor 7 an den Master 6 übergebenen Aufträge bestehen aus zwei verschiedenen Teilinformationen. Der erste Teil ist eine Kontrollinformation, die die Adresse des anzusprechenden Slaves, das Steuersignal RnW, das angibt, ob es sich aus der Sicht des Masters 6 um einen Lese- oder Schreibvorgang handelt, und das Steuersignal SnP, das angibt, ob die serielle oder parallele Übertragungsform verwendet werden soll, enthält. Der zweite Teil umfaßt im Fall eines Schreibvorgangs die vom adressierten Slave zu schreibenden Daten. Im Fall eines Lesevorgangs enthält der zweite Teil keine Daten. Zur Zwischenspeicherung der beiden Teilinformationen im Speicher 20 ist der Speicher 20 in einen ersten Teilbereich 22 für die Kontrollinformationen und einen zweiten Teilbereich 21 für die Daten unterteilt.

Die vom Mikroprozessor 7 bzw. der Schnittstelle 7 eines Mikroprozessors stammenden Daten können von diesem in beliebiger Form, insbesondere sowohl in paralleler Form mit beliebiger Bitbreite als auch in serieller Form an den Master 6 übertragen und im Speicher 20 zwischengespeichert werden. Eine Anpassung bzw. eine Anpassungsschaltung für die Eingänge des Speichers 20 ist ohne Probleme für die jeweilige Übertragungsform der Daten möglich.

Die Abarbeitung der vom Mikroprozessor 7 an den Master 6 übergeben Aufträge durch den Master 6 wird dadurch initiiert, daß entweder der Master 6 direkt erkennt, daß entsprechende Aufträge übergeben wurden bzw. im Speicher 20 zwischengespeichert sind, oder daß der Mikroprozessor 7 ein Steuersignal START an den Master 6 übergibt, um die Abarbeitung zu starten. Durch ein Signal BUSY der Steuereinheit 23 des Masters 6 wiederum, wird der Mikroprozessor 7 informiert, ob im Augenblick Aufträge durch den Master 6 bearbeitet werden. Beispielsweise kann das Signal BUSY auf HIGH gesetzt werden, um die Abarbeitung von Aufträgen anzuzeigen. Ist das Signal BUSY auf LOW gesetzt, ist die Abarbeitung abgeschlossen.

Nachfolgend wird die Abarbeitung von Aufträgen aus der Sicht des Mikroprozessors 7 beschrieben. Dabei ist prinzipiell zwischen einem Schreibvorgang und einem Lesevorgang zu unterscheiden. Bei einem Schreibvorgang werden die zu übertragenden Daten sowie die Kontrollinformationen, bestehend aus Adresse des oder jedes Slaves der den Schreibvorgang durchführen soll und den Steuersignalen SnP und RnW, vom Mikroprozessor 7 an den Master 6 übergeben und im Speicher 20 zwischengespeichert. Gegebenenfalls startet der Mikroprozessor 7 die Abarbeitung des Schreibvorgangs dadurch, daß er das Steuersignal START auf HIGH setzt. Bei einem Lesevorgang wird die vollständige Abarbeitung in zwei Teilvorgänge zerlegt. Im ersten Teilvorgang wird der Lesevorgang vom Mikroprozessor 7 initiiert, im zweiten Teilvorgang liest der Mikroprozessor 7 die gewünschten Daten aus dem Speicherbereich 21 des Speichers 20 im Master 6. Dazu übergibt der Mikroprozessor 7 im ersten Teilvorgang die Kontrollinformationen an den Master 6, wo sie im Speicherbereich 22 zwischengespeichert werden, und startet gegebenenfalls die Abarbeitung des Lesevorgangs durch das Steuersignal START. Im zweiten Teilvorgang liest der Mikroprozessor 7 die vom adressierten Slave gelesenen und im Speicher 20, Speicherbereich 21, zwischengespeicherten Daten. Der Zeitpunkt zu dem die Daten im Speicher 20, Speicherbereich 21, zur Verfügung stehen, wird dem Mikroprozessor 7 durch das Steuersignal BUSY des Masters 6 signalisiert. Sollen mehrere Lesevorgänge quasi gleichzeitig durchgeführt werden, werden den von den einzelnen Slaves gelesenen Daten die Adresse des jeweiligen Slaves zugeordnet und mit den Daten zusammen im Speicher 20 abgelegt. Dadurch sind die einzeln gelesenen und im Speicher 20 zwischengespeicherten Daten eindeutig zuordenbar.

Nach der Übergabe von Aufträgen des Mikroprozessors 7 an den Master 6 und deren Zwischenspeicherung im Speicher 20 wird vom Master 6 der nachfolgend beschriebene Ablauf gesteuert, wenn das Vorliegen des Auftrags entweder vom Master 6 erkannt wurde oder mittels des Steuerbefehls START des Mikroprozessors 7 dem Master 6 angezeigt wurde.

Prinzipiell wird vom Master 6 zuerst die im Speicherbereich 22 zwischengespeicherte Kontrollinformation CRTL' durch die Steuereinrichtung 23 ausgewertet, es wird insbesondere festgestellt, ob über das Bussystem parallele oder serielle Daten übertragen werden sollen, ob es sich um einen Schreib- oder Lesevorgang handelt und die Adresse des anzusprechenden Slaves wird aus den Kontrollinformationen CRTL' bestimmt. Die Kontrollinformationen werden über den Puffer 24 an die entsprechenden Kontrolleitungen CTRL des Bussystems gelegt. Bei einer parallelen Datenübertragung wird von der Steuereinheit 23 ein Steuersignal EP erzeugt, das den Puffer 9, der mit den parallelen Datenleitungen 3 des Bussystems verbunden ist, aktiviert. Bei einer seriellen Datenübertragung wird von der Steuereinheit 23 ein Steuersignal ES erzeugt, das den Seriell/Parallel-Wandler 11, der mit der seriellen Datenleitung 4 des Bussystems verbunden ist, aktiviert. Gleichzeitig wird bei einer seriellen Übertragung der Taktgeber 12 aktiviert, der ein erstes Taktsignal SCLK' erzeugt, das über den Puffer 13 auf die Taktleitung 5 des Bussystems gegeben wird. Außerdem erzeugt der Taktgeber 12 ein zweites Taktsignal SCLK", das die Umwandlung der Daten durch den Seriell/Parallel- Wandler 11 steuert.

Nach der Auswertung der Kontrollinformation CTRL' wird der entsprechend der Auswertung ermittelte Zugriff auf das Bussystem durchgeführt, wobei die eigentliche Datenübertragung durch das eingangs beschriebene Strobesignal, das der Master 6 erzeugt, wenn die anderen Steuersignale stabil an den Steuerleitungen anliegen, gestartet wird. Dabei ist zu unterscheiden, ob es sich um einen Lese- oder Schreibvorgang handelt und ob eine parallele oder serielle Übertragung der Daten erfolgen soll.

Bei einem parallelen Schreibvorgang werden die Steuersignale SnP und RnW auf LOW gesetzt und zusammen mit der Adresse des Slaves, der den Schreibvorgang durchführen soll, aus dem Speicherbereich 22 über den Puffer 24 an die Steuerleitungen CTRL des Bussystems gelegt. Danach werden die Daten aus dem Speicherbereich 21 des Speichers 20 gelesen, über den Puffer 9 an die Datenleitungen 3 gelegt und vom adressierten Slave geschrieben. Nach Abschluß des Schreibvorgangs deaktiviert die Steuereinheit 23 die Steuersignale CTRL' bzw. CTRL.

Bei einem seriellen Schreibvorgang werden die Steuersignale SnP auf HIGH und RnW auf LOW gesetzt und zusammen mit der Adresse des Slaves, der den Schreibvorgang durchführen soll, aus dem Speicherbereich 22 über den Puffer 24 an die Steuerleitungen des Bussystems gelegt. Danach werden die Daten aus dem Speicherbereich 21 des Speichers 20 gelesen, über den Wandler 11, der die parallelen Daten in serielle Daten wandelt, an die Datenleitung 4 gelegt und in den adressierten Slave geschrieben. Der Taktgeber 12 erzeugt, wie oben beschrieben, den für den Schreibvorgang und die Datenwandlung nötigen Takt. Nach Abschluß des Schreibvorgangs deaktiviert die Steuereinheit 23 die Steuersignale CTRL' bzw. CTRL.

Bei einem parallelen Lesevorgang werden die Steuersignale SnP auf LOW und RnW auf HIGH gesetzt und zusammen mit der Adresse des Slaves, aus dem der Master 6 lesen soll, aus dem Speicherbereich 22 über den Puffer 24 an die Steuerleitungen CTRL des Bussystems gelegt. Die Daten werden aus dem adressierten Slave gelesen, über die Datenleitungen 3 und den Puffer 9 geleitet und im Speicherbereich 21 des Speichers 20 zwischengespeichert. Nach Beendigung des Lesevorgangs wird, wie oben beschrieben, das Steuersignal BUSY auf LOW gesetzt und der Mikroprozessor 7 kann die zwischengespeicherten Daten lesen. Werden mehrere Lesevorgänge quasi parallel durchgeführt, so wird, wie oben beschrieben, zur Kennzeichnung der Zugehörigkeit der Daten zu den einzelnen Slaves die entsprechende Adresse des Slaves von dem die jeweiligen Daten stammen zusätzlich im Speicherbereich 21 zwischengespeichert. Nach Abschluß des Lesevorgangs deaktiviert die Steuereinheit 23 die Steuersignale CTRL' bzw. CTRL. Die Deaktivierung der Steuersignale CTRL' bzw. CTRL kann auch bereits vor der Zwischenspeicherung der Adressen der Slaves, von denen die gelesen Daten stammen, erfolgen.

Bei einem seriellen Lesevorgang werden die Steuersignale SnP und RnW auf HIGH gesetzt und zusammen mit der Adresse des Slaves, aus dem der Master 6 lesen soll, aus dem Speicherbereich 22 über den Puffer 24 an die Steuerleitungen CTRL des Bussystems gelegt. Die Daten werden aus dem adressierten Slave gelesen, über die Datenleitung 4 und den Wandler 11, der die seriellen Daten in parallele Daten wandelt, geleitet und im Speicherbereich 21 des Speichers 20 zwischengespeichert. Der Taktgeber 12 erzeugt, wie oben beschrieben, den für den Lesevorgang und die Datenwandlung nötigen Takt. Nach Beendigung des Lesevorgangs wird, wie oben beschrieben, das Steuersignal BUSY auf LOW gesetzt und der Mikroprozessor 7 kann die zwischengespeicherten Daten lesen. Werden mehrere Lesevorgänge quasi parallel durchgeführt, so wird, wie oben beschrieben, zur Kennzeichnung der Zugehörigkeit der Daten zu den einzelnen Slaves die entsprechende Adresse des Slaves, von dem die jeweiligen Daten stammen, zusätzlich im Speicherbereich 21 zwischengespeichert. Nach Abschluß des Lesevorgangs deaktiviert die Steuereinheit 23 die Steuersignale CTRL' bzw. CTRL. Die Deaktivierung der Steuersignale CTRL' bzw. CTRL kann auch bereits vor der Zwischenspeicherung der Adressen der Slaves, von denen die gelesen Daten stammen, erfolgen.

Das Bussystem 2 und der Master 6 ermöglichen die permanente Übertragung digitaler Daten PD und SD zum Einstellen und zur Zustandsüberprüfung sehr unterschiedlicher funktionaler Untereinheiten innerhalb einer (nicht dargestellten) Hochfrequenzsende- und -empfangseinheit SRFU (Single Carrier Radio Frequency Unit) einer Basisstation BTS (Base Transceiver Station) für den Mobilfunk nach Standard GSM (Global System for Mobile Communication). Innerhalb einer solchen Einheit bilden das Bussystem 2 und der Master 6 einen Übertragungsweg für Kontroll- und Statusdaten. Dabei dürfen sich die Untereinheiten oder Slaves in nicht näher dargestellter Art und Weise auf unterschiedlichen Leiterplatten befinden, wobei die Slaves direkt und somit ohne zusätzliche Schaltkreise zur Umwandlung der Übertragungsart an das Bussystem 2 angeschlossen werden können.

Neben dem beschriebenen Bussystem mit einem parallelen und einem seriellen Datenbus sind auch andere Bussysteme möglich. Beispielsweise können mehrere serielle oder mehrere parallele Datenbusse vorhanden sein. Ebenso ist eine Kombination mehrerer verschiedener Datenbusse möglich.

Claims (4)

1. Mastereinheit (6) für ein Bussystem (2) zur Datenübertragung innerhalb eines Master-Slave-Systems (1), wobei das Bussystem (2) mindestens einen seriellen (4) und/oder mindestens einen parallelen (5) Datenbus aufweist, an dem Slaveeinheiten (S1 . . .,) angeschlossen sind, die über das Bussystem (2) Daten mit einem Mikroprozessor (7) oder der Schnittstelle eines Mikroprozessors austauschen, dadurch gekennzeichnet,
daß die Mastereinheit (6) einen Speicher (20) aufweist, der zur Zwischenspeicherung von Daten in paralleler Form ausgebildet ist,
daß eine Steuereinheit (23) für die Art der Datenübertragung - parallel oder seriell - und zum Zugriff auf einen geeigneten Bus (3, 4) vorgesehen ist und
daß je nach ausgewähltem Datenbus - parallel (3) oder seriell (4) - Mittel (9) zur Einspeisung der Daten in paralleler Form an dem parallelen Datenbus (3) sowie zur Aufnahme der Daten in paralleler Form von dem parallelen Datenbus und Mittel (11) zur Einspeisung der Daten in serieller Form an dem seriellen Datenbus (4) sowie zur Aufnahme der Daten in serieller Form von dem seriellen Datenbus (4) von der Steuereinheit (23) aktivierbar sind.

2. Mastereinheit nach Anspruch 1, dadurch gekennzeichnet, daß der Speicher (20) einen ersten Speicherbereich (22) zur Zwischenspeicherung von die Art der Datenübertragung bestimmenden Steuersignalen (CTRL') und einen zweiten Speicherbereich (21) zur Zwischenspeicherung der zu übertragenden Daten aufweist.

3. Mastereinheit nach Anspruch 2, dadurch gekennzeichnet, daß die Steuereinheit (23) konfiguriert ist, um nach Maßgabe der Auswertung der Steuersignale (CTRL') die Datenübertragung zwischen der oder jeder Slaveeinheit (S, . . . n) und dem Mikroprozessor (7) oder seiner Schnittstelle zu steuern.

4. Mastereinheit nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Steuersignale (CTRL) mindestens ein Steuersignal zur Festlegung der Richtung der Datenübertragung, ein Steuersignal zur Festlegung des Formats der Datenübertragung sowie ein die Adresse oder die Adressen der oder jeder an der Datenübertragung beteiligten Slaveeinheit (S, . . . .) bestimmendes Steuersignal aufweisen.