DE19748666A1 - Verdrahtungsverfahren für mikroelektronische Systeme zur Verhinderung von Produktpiraterie und Produktmanipulation, durch das Verfahren hergestelltes mikroelektronisches System und Verwendung des mikroelektronischen Systems in einer Chipkarte - Google Patents

Verdrahtungsverfahren für mikroelektronische Systeme zur Verhinderung von Produktpiraterie und Produktmanipulation, durch das Verfahren hergestelltes mikroelektronisches System und Verwendung des mikroelektronischen Systems in einer Chipkarte

Info

Publication number
DE19748666A1
DE19748666A1 DE1997148666 DE19748666A DE19748666A1 DE 19748666 A1 DE19748666 A1 DE 19748666A1 DE 1997148666 DE1997148666 DE 1997148666 DE 19748666 A DE19748666 A DE 19748666A DE 19748666 A1 DE19748666 A1 DE 19748666A1
Authority
DE
Germany
Prior art keywords
substrate
component
semiconductor component
layer
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE1997148666
Other languages
English (en)
Other versions
DE19748666C2 (de
Inventor
Peter Ramm
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Original Assignee
Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV filed Critical Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Priority to DE1997148666 priority Critical patent/DE19748666C2/de
Publication of DE19748666A1 publication Critical patent/DE19748666A1/de
Application granted granted Critical
Publication of DE19748666C2 publication Critical patent/DE19748666C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines mit einem oder mehreren leitenden Strukturelementen versehenen Halbleiter-Bauelements mit den Merkmalen des Oberbegriffs von Patentanspruch 1 sowie ein mit einem oder mehreren leitenden Strukturelementen versehenes Halbleiter-Bauelement, das durch solch ein Verfahren herstellbar ist. Insbesondere betrifft die vorliegende Erfindung ein Verfahren zur Herstellung einer metallisierten Halbleiter-Schaltungsstruktur, welches mit CMOS-kompatiblen Standard-Halbleitertechnologien durchführbar ist und die Anwendung des sogenannten Reverse Engineering zur Aneignung fremden Technologie-Know-hows bzw. zum Auslesen und/oder zur Manipulation der im Bauelement gespeicherten Information erschwert. Durch das erfindungsgemäße Verfahren ist es darüber hinaus möglich, ein gegenüber Umwelteinflüssen geschütztes Halbleiter-Bauelement herzustellen.
Ein Verfahren mit den Merkmalen des Oberbegriffs von Patentanspruch 1 ist beispielsweise aus G. Schumiki, P. Seegebrecht "Prozeßtechnologie", Springer-Verlag Berlin, ISBN 3-540-17670-5 bekannt. Fig. 5 zeigt ein durch solch ein Verfahren hergestelltes Halbleiter-Bauelement. In Fig. 5 bezeichnen die mit Bezugszeichen 11 bezeichneten Schichten Passivierungs- bzw. Isolatorschichten, die mit Bezugszeichen 12 bezeichneten Schichten stellen leitende Schichten dar, die beispielsweise aus dotiertem Halbleiter-Material oder aus dotierten Poly-Siliziumschichten aufgebaut sind, und die mit Bezugszeichen 13 bezeichneten Schichten stellen Metallisierungen dar. Die Verdrahtung 13 des Bauelementes wird mittels Deposition und Strukturierung von Metallschichten und dazwischen liegenden Isolatorschichten 11 realisiert. Bei diesem modularen Verfahren werden jeweils Kontaktlöcher durch eine Isolatorschicht 11 bis auf eine leitende Struktur 12, 13 geätzt, sodann eine Metallschicht abgeschieden und nachfolgend Leiterbahnen 13 strukturiert und wiederum mit einer Isolatorschicht 11 bedeckt.
Die mit solchen Halbleiter-Bauelementen verbundenen Probleme bestehen zum einen darin, daß mit Techniken des Reverse Engineering das Design und die Anordnung der Leiterbahnen innerhalb des Bauelements leicht erkannt werden kann und daß daher auch das Verfahren zur Herstellung eines solchen Halbleiter-Bauelements für Dritte leicht nachzuahmen ist.
Beispielsweise können Halbleiter-Bauelemente optisch durchstrahlt werden, und ihr Design kann mittels Elektronenstrahlmikroskopie entweder unter Verwendung von bildgebenden Verfahren oder aber auch unter Verfolgung eines fließenden Stroms leicht "durchschaut" werden. Desweiteren ist es auch üblich, Schicht für Schicht eines Halbleiter-Bauelements mechanisch oder chemisch abzutragen und anschließend die sich jeweils ergebende Oberfläche zu untersuchen.
Hält man sich die enormen Entwicklungskosten für neuartige Halbleiter-Chips vor Augen, so ist klar erkennbar, daß ein großer Bedarf an Möglichkeiten besteht, die Erfolgsaussichten solcher Reverse Engineering-Methoden entscheidend einzudämmen.
Ein weiteres Problem besteht darin, daß bei der Anwendung solcher Halbleiter- Bauelemente in Chipkarten Manipulationsmöglichkeiten für Dritte gegeben sind, die die Sicherheit von Chipkarten stark beeinträchtigen. Beispielsweise ist es durch spezielle Techniken möglich, die in den Chipkarten gespeicherte Information zu lesen und ggf. zu verändern.
Bisherige Ansätze zur Lösung der vorstehend genannten Probleme beruhten beispielsweise auf der Verbesserung der verwendeten PIN-Codes durch Verwendung einer Geheimzahl mit einer erhöhten Anzahl an Stellen, um den Mißbrauch von Chipkarten zu unterbinden.
Ansätze zur Lösung des mit den verwendeten Reverse Engineering-Methoden verbundenen Problems beruhten darauf, das Chipkarten-Design möglichst komplex zu gestalten, um die Erfolgsaussichten der vorstehend erwähnten optischen Durchstrahlungs- oder Elektronenmikroskopierverfahren zu verringern. Bei dem Versuch, eine aufzubauende Schaltung möglichst komplex zu gestalten, tritt jedoch wiederum das Problem auf, daß der Integrationsgrad der Schaltung deutlich verschlechtert werden kann und daß das Herstellungsverfahren technologisch aufwendig wird. Genauer gesagt läßt sich der Komplexitätsgrad insbesondere dadurch steigern, daß mehrere Metallisierungsebenen übereinander angeordnet werden. Aufgrund der Oberflächentopographie ist dafür aber auch eine Anpassung der jeweiligen Größen der Leiterbahnen notwendig, wodurch die Integrationsdichte der Metallisierung bei der entsprechenden Vorrichtung verschlechtert wird.
Aus der US-Patentschrift Nr. 5 563 084, die der DE-A-44 33 845 entspricht, ist überdies ein Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung bekannt. Bei diesem Verfahren werden bereits vollständig fertig prozessierte Chips unter Verwendung eines Handlingsubstrats auf ein weiteres Substrat, das seinerseits ebenfalls mehrere Bauelementelagen enthalten kann, aufgebracht. Um die Ausbeute zu erhöhen, wird die Funktionsfähigkeit der einzelnen Chips vor dem Zusammenfügen überprüft.
Der vorliegenden Erfindung liegt somit die Aufgabe zugrunde, das bekannte Verfahren zur Herstellung eines mit einem oder mehreren leitenden Strukturelementen versehenen Halbleiter-Bauelements derart weiterzubilden, daß die Komplexität der Schaltung erhöht werden kann, ohne die Integrationsdichte zu verschlechtern und das Verfahren technologisch zu aufwendig zu gestalten. Ferner liegt der vorliegenden Erfindung die Aufgabe zugrunde, ein Halbleiter-Bauelement mit komplexerer Schaltung aber hoher Integrationsdichte bereitzustellen.
Gemäß der vorliegenden Erfindung wird die Aufgabe durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst. Ferner wird gemäß der vorliegenden Erfindung ein Verfahren zur Herstellung eines mit einem oder mehreren leitenden Strukturelementen versehenen Halbleiter-Bauelements, das gegenüber Umwelteinflüssen geschützt ist, nach Anspruch 17, ein mit einem oder mehreren leitenden Strukturelementen versehenes Halbleiter-Bauelement nach Anspruch 19 und 20 sowie die Verwendung dieser Halbleiter-Bauelemente in einer Chip-Karte bereitgestellt.
Die bevorzugten Ausführungsformen sind Gegenstand der abhängigen Ansprüche.
Die vorliegende Erfindung betrifft somit ein Verfahren zur Herstellung eines mit einem oder mehreren leitenden Strukturelementen versehenen Halbleiter- Bauelements mit den Schritten zum
  • - Aufbringen und Strukturieren von Schichten, die in dem Halbleiter- Bauelement enthalten sind, auf einem ersten Substrat,
  • - Verbinden der Oberfläche des ersten Substrats, auf der diese einzelnen Schichten aufgebracht sind, mit einem zweiten Substrat,
  • - Bereitstellen des oder eines von den mehreren leitenden Strukturelementen auf der freien Oberfläche des zweiten Substrats, wobei dieser Schritt so ausgeführt wird, daß ein funktionsmäßiger elektrischer Kontakt zwischen dem leitenden Strukturelement und dem Bauelement bewirkt wird, und
  • - Fertigstellen des Halbleiter-Bauelements.
Bei dem erfindungsgemäßen Verfahren wird die Bauelementelage im Substrat bis vor eine Metallisierungsebene prozessiert. Das heißt, der Ausgangspunkt ist jeweils eine Bauelementelage innerhalb eines Substrates ohne Metallisierung, mit einer oder mit mehreren Metallisierungsebenen. Nachfolgend wird das nun vorliegende Bauelementesubstrat mit einem Hilfssubstrat Vorderseite zu Vorderseite zusammengefügt, und zusätzlich kann das Hilfssubstrat von seiner Oberfläche her gedünnt werden. Die darauffolgende Bereitstellung elektrischer Kontakte zum Bauelement, d. h. die Bereitstellung der auf die Bauelementelage innerhalb des Substrats ohne Metallisierung, mit einer oder mehreren Metallisierungsebenen folgenden Metallisierungsebene, erfolgt vorzugsweise, indem Kontaktlöcher nach einem entsprechenden Lithographieschritt durch die ggf. gedünnte Hilfssubstratschicht bis auf die zu kontaktierenden Gebiete geätzt und nachfolgend metallisiert werden.
Durch die Abfolge der Schritte des erfindungsgemäßen Verfahrens wird zusätzlich ein Hilfssubstrat in das Bauelement eingebracht. Gemäß einer bevorzugten Ausführungsform kann dabei das zusätzlich eingebrachte Hilfssubstrat beispielsweise zwischen dem Halbleiter-Bauelement an sich und der oder den zur elektrischen Kontaktierung des Halbleiter-Bauelements vorgesehenen Metallisierungsebenen angeordnet sein. Das zusätzlich eingebrachte Hilfssubstrat kann aber auch zwischen einzelnen zur elektrischen Kontaktierung des Halbleiter-Bauelements vorgesehenen Metallisierungsebenen angeordnet sein. Der Ausdruck "Metallisierungsebenen" umfaßt dabei sämtliche leitende Strukturelemente des Halbleiter-Bauelements, also beispielsweise Leiterbahnen, Verdrahtungen usw.
Durch eine derartige Einbringung des Hilfssubstrats ist es möglich, die Komplexität der sich ergebenden Schaltung beträchtlich zu erhöhen, ohne den Integrationsgrad der Vorrichtung zu verschlechtern oder das Herstellungsverfahren zu sehr kompliziert zu machen.
Bei dem erfindungsgemäßen Verfahren werden das Bauelementesubstrat und das Handlingsubstrat derart fest miteinander verbunden, daß daraufhin keine zerstörungsfreie Trennung des Schichtenstapels erfolgen kann. Dies geschieht vorzugsweise, indem eine Haftschicht zwischen die zu verbindenden Oberflächen eingebracht wird.
Gemäß einer bevorzugten Ausführungsform ist das zusätzlich in das Bauelement eingebrachte Hilfssubstrat aus einem Material, das im Bereich sichtbarer Wellenlängen nicht transparent ist, beispielsweise aus Silizium, so daß die Verwendung optischer Durchstrahlungsverfahren verhindert wird. Das zusätzlich ein gebrachte Hilfssubstrat kann zusätzlich noch ein Material enthalten oder aus einem solchen hergestellt sein, das im Bereich kurzwelliger Strahlung, beispielsweise Röntgenstrahlen, nicht transparent ist, so daß die Verwendung von Röntgen- Durchstrahlungsverfahren verhindert wird.
Gemäß der vorliegenden Erfindung kann das zusätzlich eingebrachte Hilfssubstrat auch ein sogenanntes SOI-Substrat sein, so daß die vergrabene Isolatorschicht bei einem Ätzschritt als ein Ätzstopp dient. Dadurch kann das Herstellungsverfahren weiter vereinfacht werden, und seine Kosten können reduziert werden. Ferner ist es bei Verwendung eines SOI-Substrats möglich, das zusätzlich eingebrachte Hilfssubstrat gleichmäßiger zu ätzen.
Darüber hinaus kann das zusätzlich eingebrachte Hilfssubstrat auch aus einem Metall bestehen. Durch Vorsehen einer Haftschicht zwischen den zu verbindenden Substraten ist es möglich, beispielsweise auch ein Metallsubstrat mit einem Halbleitersubstrat zu verbinden.
Für die Verbindung der Vorderseite des Bauelementesubstrats mit dem Hilfssubstrat wird die Vorderseite des Bauelementesubstrats vorzugsweise mit einer Haftschicht versehen. Die Haftschicht kann dabei gleichzeitig eine passivierende und/oder planarisierende Funktion übernehmen. Anschließend kann das Hilfssubstrat von der Rückseite her gedünnt werden. Dies kann notwendig sein, falls das verwendete Hilfssubstrat nicht die erforderliche geringe Dicke, die typischerweise einige um beträgt, aufweist.
Das Dünnen kann dabei beispielsweise durch naßchemisches Ätzen oder durch mechanisches oder chemomechanisches Schleifen erfolgen. Der nach dem Zusammenfügen und ggf. Dünnen vorliegende Substratstapel kann darauf folgend wie ein Standardsubstrat weiterbearbeitet werden, wobei die Oberfläche des ggf. gedünnten Hilfssubstrats nun die Vorderseite darstellt. Diese wird zunächst durch Abscheidung einer dielektrischen Schicht isoliert, wobei bei Verwendung eines SOI- Substrates unter Umständen auf diese Isolierung verzichtet werden kann. Nach einem Standardlithographieschritt werden durch die Isolatorschicht und die dünne Hilfssubstratschicht Kontaktlöcher auf die zu kontaktierenden Gebiete geätzt und die Seitenwände der Kontaktlöcher isoliert. Über diese Kontakte wird schließlich die Verdrahtung mittels Standardmetallisierung, die aus einer oder mehreren Metallisierungsebenen bestehen kann, hergestellt. Die Kontakte können hierbei zwischen beliebigen Metallisierungsebenen des Bauelementesubstrats und der Verdrahtung realisiert werden. Schließlich kann, wie bei der Bauelementeherstellung gemäß dem Stand der Technik, die Substratscheibe auf die notwendige Dicke reduziert werden, indem der Substratstapel von der Bauelementesubstratseite her mechanisch oder/und chemisch gedünnt wird.
Bei dem erfindungsgemäßen Verfahren wird gegenüber den nach dem heutigen Stand der Technik bekannten Verfahren zur Mehrlagenverdrahtung vorteilhafterweise den Möglichkeiten der Produktpiraterie und der Produktmanipulation begegnet, da Teile der Bauelementeverdrahtung auf die Seite des Hilfssubstrats verlagert werden, die dem Bauelement an sich oder aber auch weiteren Teilen der Bauelementeverdrahtung gegenüberliegt. Bei den bekannten Verfahren zur Mehrlagenverdrahtung sind demgegenüber übereinander angeordnete strukturierte Metallschichten durch optisch transparente dielektrische Schichten, beispielsweise SiO2, voneinander isoliert, wie in Fig. 5 gezeigt.
Durch Einbringen des zusätzlichen Substrats kann die Komplexität der Verdrahtung erhöht werden, wodurch die üblicherweise eingesetzten Techniken zur Analytik des Schaltungsaufbaus und Techniken zur Manipulation der in den Bauelementen gespeicherten Information verhindert bzw. erschwert werden. Wenn das zusätzlich eingebrachte Substrat zusätzlich optisch nicht transparent ist, werden zum einen Verfahren zur optischen Durchleuchtung oder Analyse mittels Elektronenstrahlmikroskopie verhindert, zum anderen sind Verfahren zur Manipulation oder zum Auslesen der in der Schaltung bzw. der in der Chipkarte enthaltenen Information nicht mehr anwendbar.
Gemäß der vorliegenden Erfindung kann das Hilfssubstrat bereits vor dem Schritt zum Verbinden mit dem Bauelementesubstrat strukturiert worden sein. So kann es bereits weitere Metallisierungsebenen, die beispielsweise zur Fertigstellung des Bauelements benötigt werden, oder aber auch schon fertig geätzte Kontaktlöcher aufweisen. Dadurch kann das erfindungsgemäße Herstellungsverfahren weiter vereinfacht werden.
Darüber hinaus kann bei der Herstellung eines Halbleiter-Bauelements das erfindungsgemäße Verfahren mehrfach durchgeführt werden, wie in Anspruch 12 definiert. Beispielsweise kann nach der Fertigstellung von jeweils einer Metallisierungsebene das noch unfertige Bauelement mit einem weiteren Hilfssubstrat verbunden werden. Die nachfolgenden Kontakte können dann durch das weitere Hilfssubstrat oder aber auch durch das Bauelementesubstrat selbst gelegt werden. Dadurch kann der Schichtaufbau des Bauelements noch komplexer gestaltet werden, wodurch Möglichkeiten des Reverse Engineering oder der Produktmanipulation weiter eingeschränkt werden.
Darüber hinaus kann das erfindungsgemäße Verfahren verwendet werden, um ein gegenüber Umwelteinflüssen geschütztes Halbleiter-Bauelement herzustellen. Insbesondere dient die Hilfssubstratschicht, die ja nunmehr eine Zwischenschicht innerhalb des Halbleiter-Bauelements darstellt, als eine Schutzschicht gegenüber Umwelteinflüssen. Durch Auswahl eines geeigneten Materials für das Hilfssubstrat kann diese Schutzfunktion erhöht werden.
Ferner können vor dem Schritt zum Bereitstellen des oder eines von den mehreren leitenden Strukturelementen noch weitere Schutzschichten aufgebracht werden, um die Schutzfunktion zu erhöhen. Beispiele für solche Schutzschichten können Passivierungsschichten, beispielsweise aus SiO2, sein.
Insbesondere ist es bei einer iterativen Wiederholung der Verfahrensschritte, wenn also mehrere Substratschichten in das Bauelement eingebracht werden, möglich, das Halbleiter-Bauelement oder Teile davon einzukapseln, ggf. mit verschiedenen, geeignet ausgewählten Substrat- und/oder Zusatzschutzschichten.
Die vorliegende Erfindung wird im folgenden unter Bezugnahme auf die begleitenden Zeichnungen detaillierter beschrieben werden.
Fig. 1 zeigt ein Bauelementesubstrat mit fertig prozessierten MOS-Schaltungen und einer Metallisierungsebene vor der Verbindung mit einem Hilfssubstrat.
Fig. 2 zeigt das in Fig. 1 gezeigte Bauelementesubstrat nach Verbinden mit dem Hilfssubstrat und Dünnen des Hilfssubstrats.
Fig. 3 zeigt den in Fig. 2 gezeigten Scheibenstapel, der wie eine Standardscheibe prozessiert wird.
Fig. 4 zeigt den in Fig. 3 gezeigten Scheibenstapel, der nun auf seiner Oberfläche mit einer Verdrahtungsebene versehen worden ist.
Fig. 5 zeigt einen typischen Schichtaufbau eines gemäß Standardverfahren hergestellten Halbleiterbauelementes mit mehreren leitenden Strukturelementen.
In Fig. 1 bezeichnet Bezugszeichen 1 ein Bauelementesubstrat, das beispielsweise eine Siliziumscheibe 2 mit fertig prozessierten MOS-Schaltungen und eine Metallisierungsebene 3 umfaßt. Die Metallisierungsebene 3 ist mit einer Oxidschutzschicht passiviert. Die Metallisierung umfaßt beispielsweise eine Aluminiumlegierung. Auf die Bauelementescheibe wird eine Polyimidschicht 5 als Haftschicht aufgeschleudert, so daß die Oberflächentopographie eingeebnet wird.
Die Einebnung der Oberflächentopographie kann auch bereits vor dem Aufbringen der Haftschicht durch einen Planarisierungsschritt erfolgt sein. Anschließend erfolgt das Verbinden der Bauelementescheibe mit einem Hilfssubstrat 6, beispielsweise einer weiteren Siliziumscheibe. Falls die Dicke des verwendeten Hilfssubstrats es erfordert, wird anschließend der nun vorliegende Scheibenstapel mechanisch, naßchemisch und/oder chemomechanisch von der Seite des Hilfssubstrats her gedünnt, so daß die Siliziumrestdicke des Bauelementesubstrats einige Mikrometer beträgt.
Nach dem Dünnen kann der Scheibenstapel 7, der beispielsweise in Fig. 2 gezeigt ist, wie eine Standardscheibe prozessiert werden.
Beispielsweise wird die Oberfläche des Hilfssubstrats passiviert, z. B. mit einer Oxidschicht 8. Kontaktlöcher 9 werden nach einem entsprechenden Lithographieschritt durch das Hilfssubstrat bis auf die zu kontaktierenden Gebiete der Metallisierung geätzt, wie in Fig. 3 gezeigt ist. Anschließend werden, wie in Fig. 4 gezeigt vorzugsweise die Seitenwände der Kontaktlöcher mit Isolierschichten 10 isoliert. Gemäß einer besonders bevorzugten Ausführungsform erfolgt dies durch eine sogenannte Spacer-Oxid-Prozeßsequenz, die eine konforme Oxidabscheidung und ein nachfolgen des anisotropes Rückätzen umfaßt.
Die Verdrahtung der Schaltungen erfolgt beispielsweise durch Abscheidung einer Titannitridschicht 11 als Haft- und Barriereschicht für die nachfolgende Wolframmetallisierung 12, die beispielsweise durch W-Deposition erfolgen kann. Anschließend wird unter Verwendung von chemomechanischem Schleifen mit einem CMP-Gerät die Wolfram/Titannitridschicht von der Substratoberfläche entfernt, so daß die verbleibenden Wolfram/Titannitrid-"Stöpsel" (sog. Plugs) die vertikale Verbindung zur Bauelementemetallisierungsebene realisieren. Schließlich wird durch einen Standardmetallisierungsprozeß, beispielsweise mit einer Aluminiumlegierung 13 und nachfolgende Passivierung 14 die Verdrahtung des Bauelements durchgeführt, wie in Fig. 4 gezeigt ist. Dabei kann die Verdrahtung des Bauelements auch mehrere Metallisierungsebenen umfassen.
Es sind aber auch andere Verfahren zur Herstellung einer Verdrahtung der Schaltungen denkbar.
Abschließend wird der Scheibenstapel von der Bauelementesubstratseite her vorzugsweise mechanisch auf die notwendige Restdicke, z. B. 180 µm, gedünnt.
Es ist den Fachleuten offensichtlich, daß die vorliegende Erfindung wie vorstehend beschrieben in zahlreichen Ausführungsformen modifiziert werden kann.
Beispielsweise können das Hilfssubstrat 6 und/oder das Bauelementesubstrat 1 nach ggf. Dünnen des Hilfssubstrats auf verschiedene Weisen prozessiert und/oder strukturiert werden. Insbesondere können virtuelle Leiterbahnen, die keinerlei Anschlüsse zu dem Bauelement aufweisen, in diesen Substraten hergestellt werden, um beim Reverse Engineering bewußt fehlerhafte Informationen zu liefern. Ebenso ist es möglich, die planarisierte Oberfläche des gemäß Fig. 4 prozessierten Bauelements mit einem weiteren Hilfssubstrat zu verbinden, um eine weitere Hilfssubstratschicht in das sich ergebende Bauelement einzubringen.
Auf diese Weise können beispielsweise bei einer Verdrahtung, die mehrere Verdrahtungsebenen umfaßt, diese jeweils durch ein zusätzlich hinzugefügtes Hilfssubstrat voneinander getrennt werden.
Das durch das erfindungsgemäße Verfahren hergestellte Halbleiter-Bauelement läßt sich besonders vorteilhaft in Chipkarten verwenden, da durch seinen speziellen Aufbau die Manipulationsmöglichkeiten von außen stark eingeschränkt sind. Insbesondere wird es Fälschern erschwert, beispielsweise mit Metallstiften durch die einzelnen Bauelementeschichten durchzudringen, um dadurch die in dem Chip gespeicherte Information auszulesen und/oder zu fälschen.

Claims (21)

1. Verfahren zur Herstellung eines mit einem oder mehreren leitenden Strukturelementen versehenen Halbleiter-Bauelements mit den Schritten zum
  • - Aufbringen und Strukturieren von Schichten (3, 4, 5), die in dem Halbleiter- Bauelement enthalten sind, auf einem ersten Substrat (1), gekennzeichnet durch die Schritte zum
  • - Verbinden der Oberfläche des ersten Substrats (1), auf der diese einzelnen Schichten aufgebracht sind, mit einem zweiten Substrat (6),
  • - Bereitstellen des oder eines von den mehreren leitenden Strukturelementen (12, 13) auf der freien Oberfläche des zweiten Substrats, wobei dieser Schritt so ausgeführt wird, daß ein funktionsmäßiger elektrischer Kontakt zwischen dem leitenden Strukturelement (13) und dem Bauelement (3, 4, 5) bewirkt wird, und
  • - Fertigstellen des Halbleiter-Bauelements.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das zweite Substrat (1) im Bereich sichtbarer Wellenlängen nicht transparent ist.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das zweite Substrat (1) ein Si-Substrat ist.
4. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das zweite Substrat (1) ein SOI-Substrat ist.
5. Verfahren nach einem der Ansprüche 1 bis 4, gekennzeichnet durch den Schritt zum Dünnen des zweiten Substrats (1) nach dem Schritt zum Verbinden der Oberfläche des ersten Substrats (1) mit dem zweiten Substrat (6).
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß das Dünnen durch Ätzen, mechanisches oder chemomechanisches Schleifen oder eine Kombination dieser Verfahren erfolgt.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der Schritt zum Verbinden der Oberfläche des ersten Substrats (1) mit dem zweiten Substrat (6) den Schritt zum Aufbringen einer haftvermittelnden Schicht (5) umfaßt.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die haftvermittelnde Schicht (5) eine Polyimidschicht ist.
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der Schritt zum Verbinden der Oberfläche des ersten Substrats (1) mit dem zweiten Substrat (6) dergestalt ausgeführt wird, daß in dem sich ergebenden Halbleiter- Bauelement die zweite Substratschicht (1) zwischen dem Halbleiter-Bauelement an sich und der oder den zur elektrischen Kontaktierung des Halbleiter-Bauelements vorgesehenen Metallisierungsebenen angeordnet ist.
10. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der Schritt zum Verbinden der Oberfläche des ersten Substrats (1) mit dem zweiten Substrat (6) dergestalt ausgeführt wird, daß in dem sich ergebenden Halbleiter- Bauelement die zweite Substratschicht (1) zwischen einzelnen zur elektrischen Kontaktierung des Halbleiter-Bauelements vorgesehenen Metallisierungsebenen angeordnet ist.
11. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der Schritt zum Verbinden der Oberfläche des ersten Substrats (1) mit dem zweiten Substrat (6) dergestalt ausgeführt wird, daß in dem sich ergebenden Halbleiter- Bauelement die zweite Substratschicht (1) zwischen den zur elektrischen Kontaktierung des Halbleiter-Bauelements vorgesehenen Metallisierungsebenen und einer zur elektrischen Kontaktierung der Metallisierungsebenen vorgesehenen Verdrahtung angeordnet ist.
12. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der Schritt zum Fertigstellen des Halbleiter-Bauelements einen oder mehrere Schritte zum
  • - Verbinden der Oberfläche der bereits fertiggestellten Schichtenfolge mit einem n-ten Substrat (n < 2), und
  • - Bereitstellen eines weiteren leitenden Strukturelements auf der freien Oberfläche des ersten oder n-ten Substrats, wobei dieser Schritt so ausgeführt wird, daß ein funktionsmäßiger elektrischer Kontakt zwischen dem leitenden Strukturelement und dem Bauelement bewirkt wird, umfaßt.
13. Verfahren nach einem der Ansprüche 1 bis 8 und 12, gekennzeichnet durch den Schritt zum Strukturieren des zweiten, ersten oder n-ten Substrats vor dem Schritt zum Bereitstellen des oder eines von den mehreren leitenden Strukturelementen auf der freien Oberfläche des zweiten, ersten oder n-ten Substrats.
14. Verfahren nach einem der Ansprüche 1 bis 8, 12 und 13, gekennzeichnet durch den Schritt zum (teilweisen) Aufbringen einer zusätzlichen leitenden Schicht auf der freien Oberfläche des zweiten, ersten oder n-ten Substrats.
15. Verfahren nach Anspruch 14, gekennzeichnet durch den Schritt zum Verbinden der mit der zusätzlichen leitenden Schicht versehenen Substratoberfläche mit einem weiteren Substrat.
16. Verfahren nach einem der Ansprüche 1 bis 8, 12 und 13, gekennzeichnet durch mehrere aufeinanderfolgende Schritte zum (teilweisen) Aufbringen einer zusätzlichen leitenden Schicht auf der freien Oberfläche des zweiten, ersten oder n-ten Substrats und zum Verbinden der mit der zusätzlichen leitenden Schicht versehenen Substratoberfläche mit einem weiteren Substrat.
17. Verfahren nach einem der Ansprüche 1 bis 16 zur Herstellung eines mit einem oder mehreren leitenden Strukturelementen versehenen Halbleiter-Bauelements, das gegenüber Umwelteinflüssen geschützt ist.
18. Verfahren nach Anspruch 17, gekennzeichnet durch den Schritt zum Aufbringen einer oder mehrerer zusätzlicher Schutzschichten vor dem Schritt zum Bereitstellen des oder eines von den mehreren leitenden Strukturelementen auf der freien Oberfläche des ersten Substrats.
19. Mit einem oder mehreren leitenden Strukturelementen versehenes Halbleiter- Bauelement, dadurch gekennzeichnet, daß das Halbleiter-Bauelement durch das Verfahren nach einem der Ansprüche 1 bis 16 hergestellt ist.
20. Mit einem oder mehreren leitenden Strukturelementen versehenes Halbleiter- Bauelement, das gegenüber Umwelteinflüssen geschützt ist, dadurch gekennzeichnet, daß das Halbleiter-Bauelement durch das Verfahren nach Anspruch 17 oder 18 hergestellt ist.
21. Verwendung des Halbleiter-Bauelements nach Anspruch 19 oder 20 in einer Chip-Karte.
DE1997148666 1997-11-04 1997-11-04 Verdrahtungsverfahren für mikroelektronische Systeme zur Verhinderung von Produktpiraterie und Produktmanipulation, durch das Verfahren hergestelltes mikroelektronisches System und Verwendung des mikroelektronischen Systems in einer Chipkarte Expired - Fee Related DE19748666C2 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE1997148666 DE19748666C2 (de) 1997-11-04 1997-11-04 Verdrahtungsverfahren für mikroelektronische Systeme zur Verhinderung von Produktpiraterie und Produktmanipulation, durch das Verfahren hergestelltes mikroelektronisches System und Verwendung des mikroelektronischen Systems in einer Chipkarte

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE1997148666 DE19748666C2 (de) 1997-11-04 1997-11-04 Verdrahtungsverfahren für mikroelektronische Systeme zur Verhinderung von Produktpiraterie und Produktmanipulation, durch das Verfahren hergestelltes mikroelektronisches System und Verwendung des mikroelektronischen Systems in einer Chipkarte

Publications (2)

Publication Number Publication Date
DE19748666A1 true DE19748666A1 (de) 1999-05-06
DE19748666C2 DE19748666C2 (de) 2002-08-29

Family

ID=7847565

Family Applications (1)

Application Number Title Priority Date Filing Date
DE1997148666 Expired - Fee Related DE19748666C2 (de) 1997-11-04 1997-11-04 Verdrahtungsverfahren für mikroelektronische Systeme zur Verhinderung von Produktpiraterie und Produktmanipulation, durch das Verfahren hergestelltes mikroelektronisches System und Verwendung des mikroelektronischen Systems in einer Chipkarte

Country Status (1)

Country Link
DE (1) DE19748666C2 (de)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19940759A1 (de) * 1999-08-27 2001-03-22 Infineon Technologies Ag Schaltungsanordnung und Verfahren zu deren Herstellung
DE10047436A1 (de) * 2000-09-21 2002-08-29 Giesecke & Devrient Gmbh Sicherheitsmodul
WO2003107014A2 (en) * 2002-06-17 2003-12-24 Vti Technologies Oy Method of manufacturing of a monolithic silicon acceleration sensor

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10247485A1 (de) * 2002-10-11 2004-04-22 Infineon Technologies Ag Chip mit Angriffsschutz

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4314913C1 (de) * 1993-05-05 1994-08-25 Siemens Ag Verfahren zur Herstellung eines Halbleiterbauelements mit einer Kontaktstrukturierung für vertikale Kontaktierung mit weiteren Halbleiterbauelementen
US5627106A (en) * 1994-05-06 1997-05-06 United Microelectronics Corporation Trench method for three dimensional chip connecting during IC fabrication

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4433845A1 (de) * 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4314913C1 (de) * 1993-05-05 1994-08-25 Siemens Ag Verfahren zur Herstellung eines Halbleiterbauelements mit einer Kontaktstrukturierung für vertikale Kontaktierung mit weiteren Halbleiterbauelementen
US5627106A (en) * 1994-05-06 1997-05-06 United Microelectronics Corporation Trench method for three dimensional chip connecting during IC fabrication

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
KLEINER, M.B., et al.: Thermal Analysis of Vertically Integrated Circuits in: IEDM 95, S. 487-490 *
KÜHN, S.A., et al.: Interconnect Capacitances, Crosstalk, and Signal Delay in Vertically Integrated Circuits in: IEDM 95, S. 249-252 *
TOKUMITSU, T., et al.: Highly Integrated Three- Dimensional MMIC Technology Applied to Novel Masterslice GaAs-Si-MMIC's. US-Z.: IEEE Journal of Solid State Circuits, Vol. 32, No. 9, September 1997, S. 1334-1341 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19940759A1 (de) * 1999-08-27 2001-03-22 Infineon Technologies Ag Schaltungsanordnung und Verfahren zu deren Herstellung
DE19940759B4 (de) * 1999-08-27 2004-04-15 Infineon Technologies Ag Schaltungsanordnung und Verfahren zu deren Herstellung
DE10047436A1 (de) * 2000-09-21 2002-08-29 Giesecke & Devrient Gmbh Sicherheitsmodul
WO2003107014A2 (en) * 2002-06-17 2003-12-24 Vti Technologies Oy Method of manufacturing of a monolithic silicon acceleration sensor
WO2003107014A3 (en) * 2002-06-17 2004-07-01 Vti Technologies Oy METHOD FOR MANUFACTURING A SINGLE CRYSTAL SILICON ACCELERATION SENSOR
US6862795B2 (en) 2002-06-17 2005-03-08 Vty Holding Oy Method of manufacturing of a monolithic silicon acceleration sensor

Also Published As

Publication number Publication date
DE19748666C2 (de) 2002-08-29

Similar Documents

Publication Publication Date Title
DE19813239C1 (de) Verdrahtungsverfahren zur Herstellung einer vertikalen integrierten Schaltungsstruktur und vertikale integrierte Schaltungsstruktur
DE4433330C2 (de) Verfahren zur Herstellung von Halbleiterstrukturen mit vorteilhaften Hochfrequenzeigenschaften sowie eine Halbleiterwaferstruktur
DE19516487C1 (de) Verfahren zur vertikalen Integration mikroelektronischer Systeme
DE4433846C2 (de) Verfahren zur Herstellung einer vertikalen integrierten Schaltungsstruktur
DE4490400C2 (de) Verfahren zum Bilden von tiefen, leitenden Durchkontaktierungen und eine Verbindungsschicht, die nach diesem Verfahren gebildete Durchkontaktierungen enthält
DE112018005816T5 (de) Stt-mram kühlkörper und magnetisches abschirmstrukturdesign für robustere lese-/schreibleistung
DE19853703A1 (de) Verfahren zur Herstellung eines beidseitig prozessierten integrierten Schaltkreises
DE3513034A1 (de) Halbleitervorrichtung
DE3224287C2 (de)
EP1016140B1 (de) Verdrahtungsverfahren für halbleiter-bauelemente zur verhinderung von produktpiraterie und produktmanipulation, durch das verfahren hergestelltes halbleiter-bauelement und verwendung des halbleiter-bauelements in einer chipkarte
EP0698293B1 (de) Verfahren zur herstellung eines halbleiterbauelements mit stromanschlüssen für hohe integrationsdichte
EP1314165B1 (de) Speicherzellenanordnung und verfahren zu deren herstellung
DE19748666C2 (de) Verdrahtungsverfahren für mikroelektronische Systeme zur Verhinderung von Produktpiraterie und Produktmanipulation, durch das Verfahren hergestelltes mikroelektronisches System und Verwendung des mikroelektronischen Systems in einer Chipkarte
DE112020003521B4 (de) Verfahren zum bilden einer magnetischer-direktzugriffsspeicher-einheit
DE10224160A1 (de) Eine Diffusionsbarrierenschicht in Halbleitersubstraten zur Reduzierung der Kupferkontamination von der Rückseite her
DE10325564B4 (de) Chipkartenmodul
EP0221351B1 (de) Integrierte Halbleiterschaltung mit einem elektrisch leitenden Flächenelement
DE19746641B4 (de) Verdrahtungsverfahren für Halbleiter-Bauelemente zur Verhinderung von Produktpiraterie und Produktmanipulation und Verwendung des Halbleiter-Bauelements in einer Chipkarte
DE19746642C2 (de) Verfahren zur Herstellung eines Halbleiterbauelements sowie dessen Verwendung in einer Chipkarte
DE19918671B4 (de) Vertikal integrierbare Schaltung und Verfahren zu ihrer Herstellung
WO2003007355A2 (de) Verfahren zur herstellung von kontakten für integrierte schaltungen und halbleiterbauelement mit solchen kontakten
EP1008183B1 (de) Speicherzellenanordnung und verfahren zu deren herstellung
WO1988007206A1 (en) Sensor with integrated evaluation circuit
DE19904751C1 (de) Vertikal integrierte Schaltung und Verfahren zum Herstellen einer vertikal integrierten Schaltung
DE3135103C2 (de)

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee