DE19719983A1 - Kugelmatrixanordnung für einen Halbleiterbaustein - Google Patents

Kugelmatrixanordnung für einen Halbleiterbaustein

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Description

Die Erfindung betrifft eine Kugelmatrixanordnung für einen Halbleiterbaustein (BGA) nach dem Oberbegriff des Anspruchs 1.
Die Veröffentlichung "Ball Grid Array Technology" von John H. Lau, McGraw-Hill-Verlag, 1995, beschreibt die wachsende Verwendung der Kugelmatrixtechnik unter Angabe der zahlreichen Vorteile beispielsweise gegenüber der Stiftmatrixtechnik. Zu diesen Vorteilen gehören verringer­ te Koplanaritätsprobleme (keine Leiter), verringerte Plazierungsproble­ me (Selbstzentrierung), verringerte Pastendruckprobleme, verringerte Handhabungsprobleme (keine beschädigten Leiter), geringeres Profil (kleinere Abmessung), besseres elektrisches Verhalten, besseres thermi­ sches Verhalten, bessere Packungsausbeute, bessere Platinenausbeute, hö­ here Verdrahtungsdichte, Hohlraumaufwärts-oder -abwärtsoptionen, Mehrla­ genverdrahtungsoptionen, höhere Anzahl von Eingängen/Ausgängen für eine gegebene Abmessung) kürzere Bonddrähte, leichtere Erstreckbarkeit auf Multichipmodule und schnellerer Konstruktions/Produktionszyklus.
In einer typischen kunststoffumhüllten Kugelmatrixkomponente wird als Substrat eine gedruckte Schaltungsplatine aus einem Material wie Triazinbismaleimid-(BT)-Harz oder Keramik (Al₂O₃). Ein integrierter Siliciumschaltkreis-(IC)-Chip ist auf einer Seite eines solchen Sub­ strats vorgesehen, während sich auf der entgegengesetzten Seite dessel­ ben Lotkugeln befinden, wobei der IC-Chip durch eine Vergußgasse einge­ kapselt ist.
Eine elektrische Verbindung vom Chip zu den Lotkugeln erfolgt mittels Bonddrähten, die den Chip mit Leitern auf der Oberfläche des Sub­ strats, von den Leitern zu Spuren und dann durch Durchkontaktierungen zur entgegengesetzten Seite des Substrats, an der andere Spuren vorgese­ hen sind, und dann mit den Lotkugeln verbinden.
Gegenwärtig wird die BGA-Technik bei der Herstellung haupt­ sächlich solcher Bausteinen eingesetzt, die eine große Zahl von Eingän­ gen und Ausgängen aufweisen. Beispielsweise sind BGA-Bausteinen in der Halbleiterindustrie erhältlich, die 119, 169, 225, 256, 313, 352, 420 oder 625 Kugeln aufweisen. Obwohl Bausteinen mit einer niedrigeren An­ zahl von Eingängen und Ausgängen die große Masse der gegenwärtigen Halb­ leiterproduktion ausmachen, hat sich die Herstellung solcher Bausteinen in BGA-Technik als teuer erwiesen. Wenn BT verwendet wird, entfällt ein großer Teil dieser Kosten, beispielsweise vielleicht 50% der Materialko­ sten der gesamten Bausteine, auf das BT-Substrat.
Typischerweise wird BT oder Keramik in Form einzelner Elemente mit Abmessungen von beispielsweise 45 × 187,5 mm vorgesehen. Es obliegt dann dem Hersteller der BGA-Bausteinen, solche Bausteine so auszule­ gen, daß die maximale Fläche des Elements ausgenutzt wird. Dann werden die fertiggestellten Bausteine vereinzelt, wobei das überschußmaterial abgetrennt wird.
Ein erheblicher Teil des Ausgangselements bei der Herstellung des Bausteins bleibt unbenutzt und wird somit verschwendet. Beim gegen­ wärtigen Stand wird tatsächlich nur 60 bis 80% der Fläche eines sol­ chen Ausgangselementes bei der Herstellung von Bausteinen ausgenutzt, während der Rest weggeworfen werden muß.
Da das Material des Substrats einen erheblichen Teil der Ko­ sten des Bausteins ausmacht, wäre es deshalb vorteilhaft, jenen Teil des Ausgangselements minimal zu halten, der nicht tatsächlich für die Fabrikation von BGA-Bausteinen ausgenutzt wird, so daß die Gesamtkosten verringert werden können, um eine Produktion von Bausteinen mit niedri­ ger Anzahl von Eingängen und Ausgängen zu ermöglichen.
Aufgabe der Erfindung ist es, eine Kugelmatrixanordnung nach dem Oberbegriff des Anspruchs 1 zu schaffen, bei dem der Teil des Aus­ gangsmaterials, der nicht wirklich für BGA-Bausteine verwendet wird, mi­ nimal gehalten wird.
Diese Aufgabe wird entsprechend dem kennzeichnenden Teil des Anspruchs 1 gelöst.
Weitere Ausgestaltungen der Erfindung sind den Unteransprüchen zu entnehmen.
Die Erfindung wird nachstehend von in den beigefügten Abbil­ dungen dargestellten Ausführungsbeispielen näher erläutert.
Fig. 1 zeigt eine Draufsicht auf eine bevorzugte Ausführungs­ form eines Substrats einschließlich von BGA-Bausteinen, die darauf aus­ gebildet sind.
Fig. 2 zeigt einen Schnitt gemäß der Linie 4-4 von Fig. 1 zur Darstellung einer Bausteine mit Kugeln und einem integrierten Schalt­ kreischip auf einander abgekehrten Seiten des Substrats.
Fig. 3 zeigt einen Schnitt eines Bausteins ähnlich dem von Fig. 2, jedoch unter Verwendung von gestapelten Substraten.
Fig. 4 zeigt einen Schnitt eines Bausteins, der Kugeln und ei­ nen integrierten Schaltkreischip auf derselben Seite des Substrats trägt.
Fig. 5 zeigt einen Schnitt eines Bausteins mit einem Substrat und einem Leiterrahmen.
Fig. 6 zeigt einen Schnitt eines Bausteins mit Darstellung der Verbindung von Kugeln und integriertem Schaltkreischip.
Fig. 7 zeigt eine Draufsicht auf eine Platte, die aus Substra­ ten für Bausteine nach Fig. 6 besteht.
Fig. 8 zeigt eine detaillierte Ansicht einer Ausführungsform der Kugelstruktur des Bausteins nach Fig. 6.
Fig. 9 zeigt eine alternative Kugelstruktur des Bausteins nach Fig. 6.
Fig. 10 und 11 illustrieren ein Verfahren zur Bildung einer Kugelmatrixanordnung nach Fig. 8.
Fig. 12 und 13 illustrieren ein Verfahren zur Bildung der Ku­ gelmatrixanordnung nach Fig. 9.
Eine Platte 20 aus Substratmaterial, beispielsweise aus BT oder Keramik (Al₂O₃) weist, wie in Fig. 1 dargestellt, V-Nuten 22 auf, die die Platte 20 in Substrate 24 von BGA-Bausteinen 26 von im wesentli­ chen gleicher Größe unterteilen. Gemäß Fig. 2 befindet sich auf jedem Substrat 24 ein integrierter Schaltkreischip 28, der über Bonddrähte 29 über entsprechende leitende Spuren und Durchkontaktierungen mit Lotku­ geln 30 auf dem Substrat 24 verbunden ist, wobei sich die Lotkugeln 30 auf der dem Schaltkreischip 28 abgekehrten Seite des Substrats 24 befin­ den. Der Schaltkreischip 28 und die Bonddrähte 29 sind durch Vergußmate­ rial 32 eingekapselt.
Die BGA-Bausteine 26 können ohne weiteres voneinander getrennt werden, indem die Platte 20 längs der V-Nuten 22 gebrochen wird, da letztere Sollbruchstellen darstellen. Die Platte 20 kann statt dessen auch mit anderen Sollbruchstellen versehen werden, beispielsweise mit Durch­ brüchen in der Platte 20.
Durch Bemessen jedes Substrats 24 derart, daß es im wesentli­ chen den Abmessungen des herzustellenden BGA-Bausteins 26 entspricht, und durch Vorsehen einer Platte 20, deren Abmessungen durch die Vielzahl solcher Substrate 24 bestimmt ist, wird sichergestellt, daß im wesentli­ chen die gesamte Platte 20, die einen relativ teuren Teil der resultie­ renden Bausteine 26 darstellt, für die Fabrikation von BGA-Bausteinen ausgenutzt wird. Somit verbleibt kein Abfall an Substratmaterial nach Vereinzeln der BGA-Bausteinen 26.
Die Platte 20 kann eine sehr viel größere Anzahl als die in Fig. 1 gezeigten vier Substrate 24 ebenso wie eine wesentlich größere Anzahl an Lotkugeln 30 pro Substrat 24 aufweisen.
Der BGA-Bausteine 40 von Fig. 3 umfaßt eine Platte 42, in die­ sem Falle aus zwei Rücken an Rücken liegenden Platten 43, 44 bestehend, welche jeweils mit V-Nuten 46 bzw. 48 versehen sind. Die V-Nuten 46, 48 begrenzen einzelne zweischichtige Substrate 50 eines BGA-Bausteins 52. Der Schaltkreischip 54 befindet sich auf einer Seite des Substrats 50, während sich die Kugeln 56 des BGA-Bausteins 52 auf der dem Schalt­ kreischip 54 abgekehrten Seite des Substrats 50 befinden. In diesem Fal­ le können Durchkontaktierungen und zusätzliche Schichten von Spuren vor­ gesehen werden, wobei die Schaltkreischips 54 mit Vergußmasse 58 verkap­ selt werden. Die BGA-Bausteine 52 können ohne weiteres vereinzelt wer­ den, d. h. ohne weiteres durch Brechen der Platte 42 längs der V-Nuten 46, 48 voneinander getrennt werden.
Bei dem BGA-Baustein von Fig. 4 wird ein Substrat 62 verwen­ det, das aus einem Abschnitt einer Platte 64 aus Substratmaterial be­ steht. In diesem Falle befinden sich jedoch die Lotkugeln 66 und der Halbleiterchip 68 auf derselben Seite des Substrats 62.
Gemäß Fig. 5 werden Leiterrahmen 70 als Segmente einer Platte verwendet, wobei die Leiterrahmen 70 auf einer Lotmaske 72 mit benach­ barten Lotkugeln 74 mit entsprechenden V-Nuten 76 zur Vereinzelung ein­ zelner BGA-Bausteine 78 angeordnet sind.
Der BGA-Baustein 80, vgl. Fig. 6 und Fig. 7, umfaßt ein Sub­ strat 82, durch das sich eine Mehrzahl von Durchbrüchen 84 von einer Seite zur anderen erstreckt. Das Substrat 82 nimmt die Stelle eines Lei­ terrahmens ein. Leiterspuren 86 sind auf einer Seite des Substrats 82 vorgesehen, über denen sich ein Dielektrikum 88 befindet, während ein Schaltkreischip 90 auf dem Dielektrikum 88 angeordnet ist. Metallisie­ rungskappen 92 liegen über den entsprechenden Durchbrüchen 84. Bonddräh­ te 94 verbinden den Schaltkreischip 90 mit den Metallisierungskappen 92. Die Durchbrüche 84 können entweder durch Durchplattieren oder durch Fül­ len der Durchbrüche mit leitender Paste leitend gemacht sein. Das Sub­ strat 82 ist wiederum Teil einer großen Platte 96 (Fig. 7), die entspre­ chend der Größe der einzelnen Substrate 82 begrenzt und dimensioniert ist.
Gemäß Fig. 8 befindet sich eine leitende Auskleidung 98 in dem Durchbruch 84, die einen radialen Kragen 100 aufweist, der sich längs einer Oberfläche des Substrat 82 erstreckt. Eine leitende Ringstruktur 102 ist auf der entgegengesetzten Seite des Substrats 82 angeordnet, und auf einer solchen leitenden Ringstruktur 102 befindet sich die Metalli­ sierungskappe 92. Lot 104 füllt die Bohrung 106 der Auskleidung 98, be­ findet sich auf der äußeren Oberfläche des radialen Kragens 100 der Aus­ kleidung 98 und erstreckt sich in Kontakt mit der Metallisierungskappe 92. Die Substrate 82 können auf diese Weise vor Beginn der weiteren Fü­ gung eines BGA-Bausteins mit Höckern versehen werden.
Bei der in Fig. 9 dargestellten Ausführungsform fehlt die Auskleidung, aber ein radialer Kragen 110 ist vorgesehen. In diesem Fal­ le wird die Metallisierungskappe 92′ in das Substrat 82′ eingebettet, und wiederum erstreckt sich das Lot 112 durch den Durchbruch 84′ des Substrats 82 und in Kontakt mit der Metallisierungskappe 92′, und das Lot bildet auf der Seite des Substrat 82′ gegenüber der Metallisierungs­ kappe 92′ einen Lothöcker.
Die Lotfüllung und die Höcker von Fig. 8 können entsprechend Fig. 10 und 11 gebildet werden, wobei ein Korpus aus erstarrtem Lot 120 nahe einem Ende des jeweiligen Durchbruchs 84 vorgesehen wird (d. h. nahe einem Ende des Kragens 100 der Auskleidung 98), der dann aufgeschmolzen wird. Der Durchbruch 84 und die Bohrung 106 der Auskleidung 98 sind so klein, daß infolge Kapillarwirkung das aufgeschmolzene Lot in die Boh­ rung 106 und in Kontakt mit der Metallisierungskappe 92 gesogen wird. Luftblasen 122 bewegen sich in entgegengesetzter Richtung, wenn das Lot die Bohrung 106 füllt. In ähnlicher Weise können die Füllung und der Höcker gemäß Fig. 9, wo keine Auskleidung vorgesehen ist, durch Auf­ schmelzen eines erstarrten Lotkorpus 123 an einem Ende des Durchbruchs 84′ gebildet werden, wobei wiederum Kapillarwirkung das aufgeschmolzene Lot direkt in den Durchbruch 84′ sowie in Kontakt mit der Metallisie­ rungskappe 92′ saugt (Fig. 12 und 13).
Danach werden Leiterspuren und eine Oxidschicht aufgebracht, der Schaltkreischip wird plaziert und mit den bondbaren Metallisierungs­ kappen, die in Kontakt mit dem leitenden Lot in den Durchbrüchen stehen, drahtgebondet. Die Überschichtung kann durch Siebdruck aufgebracht, mit konventionellen Formungsverfahren eingekapselt oder in gewünschter Dicke mit einer entsprechenden haftungsfreien Form aufgegossen werden. Die vorgeformten Höcker sind ausgelegt, um den Aufschmelz-/Beschichtungsbe­ dingungen und -temperaturen standzuhalten. Die Formen können mit Ausspa­ rungen für die vorgeformten Höcker konstruiert werden. Die Dielektri­ kums-, Isolator- und Substratoberflächenmerkmale können so gewählt wer­ den, daß maximale Adhäsion der Gießverbindung an dem Substrat erzielt wird. Nach Anbringen und Anhaften der Beschichtung werden die Substrate vereinzelt, indem zwischen den vorgeformten Höckern hindurch gesägt wird. Die Baugruppe kann vor der Vereinzelung beispielsweise durch Kon­ takt mit den vorgeformten Höckern getestet werden.
Man erzielt eine Platzersparnis, da Verbindungen anstatt peri­ pher um das Substrat herum durch das Substrat hindurch zu den Höckern erfolgen.

Claims (16)

1. Kugelmatrixanordnung für einen Halbleiterbaustein mit einer Platte (20, 40, 60, 70, 80, 96) aus Substratmaterial, die mit einer Vielzahl leitender Kugeln (30, 56, 66, 74, 84, 120) versehen ist, da­ durch gekennzeichnet, daß die Abmessungen der in einzelne Substrate (24, 43+44, 62, 70, 82) zerlegbaren Platte (20, 40, 60, 70, 80, 96) ein Viel­ faches der Abmessungen von einzelnen Substraten (24, 43+44, 62, 70, 82) darstellen.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Platte (20, 40, 60, 70, 80, 96) Sollbruchstellen (22, 46/48, 76) zwi­ schen zu vereinzelnden Substraten (24, 43+44, 62, 70, 82) aufweist.
3. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jedem Substrat (24, 43+44, 62, 70, 82) ein Halbleiterchip (28, 54, 68, 80) zugeordnet ist.
4. Anordnung nach einem der Ansprüche 1 bis 3, dadurch gekenn­ zeichnet, daß zwei Platten (43, 44) übereinander angeordnet sind.
5. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß der Halbleiterchip (68) und die Kugeln (66) sich auf derselben Plattenseite befinden.
6. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß der Halbleiterchip (28, 54) und die Kugeln (30, 56) auf einander abgekehrten Plattenseiten befinden.
7. Anordnung nach einem der Ansprüche 1 bis 6, dadurch gekenn­ zeichnet, daß die Substrate (82) mit mindestens einem Durchbruch (84, 84′) versehen sind, wobei sich ein Leiter (92, 92′) auf einer Seite des Substrats (82) zumindest teilweise über den Durchbruch (84, 84′) er­ streckt, wobei ein leitendes Element (104, 112) in dem Durchbruch (84, 84′) mit dem Leiter (92, 92′) und ein Höcker (120, 123) mit dem leiten­ den Element (104, 112) in Kontakt steht und sich der Höcker (120, 123) über die andere Seite des Substrats (82) hinaus erstreckt.
8. Anordnung nach Anspruch 7, dadurch gekennzeichnet, daß das leitende Element (104, 112) und der Höcker (120) aus Lot bestehen.
9. Anordnung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß in dem Durchbruch (84) ein hohler Leiter (98) angeordnet ist, in dem sich das leitende Element (104) befindet.
10. Anordnung nach einem der Ansprüche 7 bis 9, dadurch ge­ kennzeichnet, daß auf der anderen Substratseite ein leitender Flächenab­ schnitt (100, 110) vorgesehen ist, auf dem der leitende Höcker (120, 123) angeordnet ist.
11. Anordnung nach einem der Ansprüche 7 bis 10, dadurch ge­ kennzeichnet, daß der Durchmesser der Durchbrüche (84, 84′) so bemessen ist, daß diese eine kapillare Saugwirkung auf Lot (120, 122) ausüben.
12. Verfahren zum Herstellen einer Anordnung nach einem der Ansprüche 1 bis 10, gekennzeichnet durch
  • - Bereitstellen der Platte entsprechend einem Vielfachen der Abmessungen von einzelnen Substraten,
  • - Vorsehen der leitenden Lotkugeln für die einzelnen Substra­ te,
  • - Anbringen von Halbleiterchips auf den einzelnen Substraten,
  • - Einkapseln der Halbleiterchips,
wobei jedes einzelne Substrat mit seinen zugeordneten Lotkugeln und zu­ geordneter Verkapselung eine Kugelmatrix-Bausteine bildet, und
  • - Vereinzeln der Kugelmatrix-Bausteine.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß Durchbrüche mit Kapillarwirkung bezüglich des Lots in der Platte ange­ bracht sind und ein Lotkorpus nahe einem Ende jedes Durchbruchs plaziert und aufgeschmolzen wird, wobei das aufgeschmolzene Lot in den Durch­ bruch eingesogen wird.
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß eine hinreichende Lotmenge zum vollständigen Füllen des Durchbruchs zur Bildung des Lotkorpus verwendet wird.
15. Verfahren nach Anspruch 13 oder 14, dadurch gekennzeich­ net, daß eine zusätzliche Lotmenge zur Bildung eines über das einzelne Substrat hinausragenden Höckers verwendet wird.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10129388A1 (de) * 2001-06-20 2003-01-09 Infineon Technologies Ag Elektronisches Bauteil und Verfahren zu seiner Herstellung
EP1878692B1 (de) * 2006-07-14 2011-04-20 STMicroelectronics Srl Gehäuse für MEMS Bauteile

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3817600C2 (de) * 1987-05-26 1994-06-23 Matsushita Electric Works Ltd Verfahren zur Herstellung einer Halbleitervorrichtung mit einem keramischen Substrat und einem integrierten Schaltungskreis
US5241133A (en) * 1990-12-21 1993-08-31 Motorola, Inc. Leadless pad array chip carrier
US5357672A (en) * 1993-08-13 1994-10-25 Lsi Logic Corporation Method and system for fabricating IC packages from laminated boards and heat spreader
JP2595909B2 (ja) * 1994-09-14 1997-04-02 日本電気株式会社 半導体装置
GB9515651D0 (en) * 1995-07-31 1995-09-27 Sgs Thomson Microelectronics A method of manufacturing a ball grid array package

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10129388A1 (de) * 2001-06-20 2003-01-09 Infineon Technologies Ag Elektronisches Bauteil und Verfahren zu seiner Herstellung
DE10129388B4 (de) * 2001-06-20 2008-01-10 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauteils
EP1878692B1 (de) * 2006-07-14 2011-04-20 STMicroelectronics Srl Gehäuse für MEMS Bauteile

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