DE19712568A1 - Spursteuerschaltung und -verfahren für ein digitales Bildaufzeichnungs- und Wiedergabegerät unter Verwendung der Bitfehlerrate - Google Patents

Description

Diese Erfindung betrifft eine Spursteuerschaltung und ein Spursteuerverfahren für ein digitales Bildaufzeichnungs- und Wiedergabegerät. Insbesondere gibt diese Erfindung eine Schaltung und ein Verfahren zum Steuern der Spurführung an, das eine Bitfehlerrate verwendet, die die Häufigkeit der auftretenden Fehlerflags während der Fehlerkorrektur davon abhängig signalisiert, ob ein Synchronisierblock festgestellt wird oder nicht.

Herkömmliche Geräte für die digitale Bildaufzeichnung und -wiedergabe wandeln analoge Bildsignale in digitale Bildsignale um, die dann für die Aufnahme komprimiert werden. Außerdem werden die komprimierten digitalen Bilddaten dekomprimiert und das analoge Signal wird für die Ausgabe wiederhergestellt. Das digitale Bildaufzeichnungs- und Wiedergabegerät enthält einen Codierer und einen Decodierer für den Fehlerkorrekturcode (ECC = Error Correction Code), um einer Herabsetzung der Bildqualität während der Aufnahme und der Wiedergabe zu verhindern.

Der ECC-Decodierer korrigiert Fehlerbits der Codedaten während der Wiederherstellung, wobei er Paritätsbits eines Synchronisierblocks verwendet. Das Auftreten eines Synchronisierblocks wird mit einem Fehlerflag signalisiert. Dabei wird eine durch Zählen der Fehlerflags eine Fehlerbitrate (BER = Bit Error Rate) erhalten.

Fig. 1 zeigt eine Konfiguration eines Datensynchronisierblocks eines Videosektors in einem Superdensity (SD) digitalen Bildaufzeichungsformat. Wie in Fig. 1 gezeigt, ist jeder Synchronisierblock 90 Bytes groß. Der Synchronisierblock besteht aus einem Synchronisierbereich mit 2 Bytes, einem Identifikationsbereich mit 3 Bytes, einem Datenbereich mit 77 Bytes und einem inneren Paritätsbereich mit 8 Bytes. Die Anzahl solcher sequentiellen Synchronisierblocks i beträgt einhundertundachtunddreißig. Ein äußerer Paritätsbereich, in dem eine äußere Parität aufgezeichnet ist, nimmt den restlichen Datenbereich ein. Datenfehler in dem Synchronisierblock werden durch den ECC-Decodierer durch Berechnungen korrigiert, die die Paritätsbits in dem inneren Paritätsbereich betreffen. Wenn ein Datenfehler (oder Bitfehler) auftritt, wird das Fehlerflag durch den ECC-Decodierer getriggert.

Um auf einem Datenträger wie einem Magnetband in der Form eines Synchronisierblocks aufgezeichnete Information fehlerfrei abzunehmen und wiederzugeben, ist es ausschlaggebend, die Spurführung der aufgezeichneten Spuren zu steuern. Der Antriebsmotor muß gesteuert werden, damit der Kopf die aufgezeichneten Spuren fehlerfrei abtasten kann. Wenn die Spurführung nicht genau gesteuert wird, werden die Synchronisiersignale des Synchronisierblocks während der ECC-Operation nicht richtig festgestellt, was eine Häufung von Fehlern zur Folge hat. Es kann außerdem ein Burstfehler auftreten.

Im folgenden wird ein herkömmliches Spursteuerverfahren beschrieben, das in einem digitalen Bildaufzeichnungs- und Wiedergabegerät verwendet wird. Während der Aufzeichnung wird ein zusätzliches Bit zu dem 24-Bit Datenblock für ein automatisches Spurfinden (ATF = Auto Track Finding) hinzugefügt. 25-Bitdaten werden auf dem Datenträger als verschachtelte (interlace) invertierte NRZ- (non-return-to-zero) -Aufzeichnung aufgezeichnet. Das Extrabit wird den 24 Bits der Daten hinzugefügt, um die Frequenzen f0, f1 und f2 zu erzeugen, die jeweils die drei verschiedenen Aufzeichnungsspuren voneinander unterscheiden. Wenn die Daten wiedergegeben werden, werden die Pilotfrequenzen f0, f1 und f2 für das ATF durch eine ATF-Schaltung als Signale festgestellt, die aus dem Wiedergabeverstärker ausgegeben werden. Die ATF-Schaltung steuert dann die Bandgeschwindigkeit durch Steuern eines Servomechanismus, wobei sie die festgestellten Pilotfrequenzen verwendet.

Da die Spurführung durch Erkennen der analogen Pilotfrequenzen, die nach dem Stand der Technik in den Spuren aufgezeichnet sind, gesteuert wird, kann keine fehlerfreie Steuerung gewährleistet werden. Das herkömmliche Spursteuerverfahren ist wegen seiner niedrigen Aufzeichnungseffektivität problematisch, da ein Extrabit für die Spursteuerung, das die verschiedenen Pilotfrequenzen aufzeichnet, zu den 24 Bits der Daten hinzugefügt wird. Eine ATF-Schaltung zum Erkennen der Pilotsignale der gegenwärtigen, vorhergehenden und nachfolgenden Spur müßte unabhängig zu dem System hinzugefügt werden, wodurch die Schaltung des Systems kompliziert wird.

Eine Aufgabe der vorliegenden Erfindung ist es, ein Spursteuerungsverfahren für die automatische Spursteuerung in einem digitalen Aufzeichnungs- und Wiedergabegerät anzugeben, das die Bitfehlerrate aus der ECC-Schaltung während des Wiederabspielens des Digitalbildes verwendet.

Um die Aufgabe der vorliegenden Erfindung zu lösen, enthält eine Spursteuerschaltung für ein digitales Aufzeichnungs- und Wiedergabegerät, das die Operation des Aufzeichnungsmechanismus einem Servosteuersignals und einer ECC-Schaltung entsprechend steuern kann und das die auf dem Datenträger aufgezeichneten Daten als Synchronisierblock wiedergibt: einen Bitfehlerratendetektor, um die Anzahl der Fehlerflags aus der ECC-Schaltung festzustellen und die Bitfehlerrate zu bestimmen; eine Steuereinheit für eine der Bitfehlerrate entsprechende Spursteuerung, wenn die Bitfehlerrate eine vorbestimmte Grenze überschreitet; und eine Servoschaltung um ein Servosteuersignal für den Mechanismus bereitzustellen, das den durch die Steuereinheit erzeugten Spursteuerdaten entspricht.

Das Spursteuerverfahren der vorliegenden Erfindung umfaßt folgende Schritte: Vergleichen einer totalen Bitfehlerrate aus mehreren Synchronisierblocks mit einer vorbestimmten Grenze; Operation im normalen Spurführungsmodus, wenn die Bitfehlerrate kleiner ist als die vorbestimmte Grenze; und Übertragen von Spursteuerdaten, die der Bitfehlerrate entsprechen, als Servosteuerdaten, wenn die Bitfehlerrate die vorbestimmte Grenze überschreitet.

Anhand eines in den Zeichnungen dargestellten Ausführungsbeispiels wird die Erfindung nachstehend näher erläutert. Es zeigen:

Fig. 1 die Konfiguration eines Datensynchronisierblocks in einem Videosektor, in einem superdichten digitalen Bildaufzeichnungsformat;

Fig. 2 ein Blockdiagramm einer der vorliegenden Erfindung entsprechenden Spursteuerschaltung für ein digitales Bildaufzeichnungs- und Wiedergabegeräts; und

Fig. 3 ein Flußdiagramm eines der vorliegenden Erfindung entsprechenden Spursteuerverfahrens, das die Bitfehlerrate verwendet.

Fig. 2 ist ein Blockdiagramm einer Spursteuerschaltung, die ein Bitfehlerrate (BER) aus den durch den ECC-Decodierer getriggerten Fehlerflags errechnet, und automatisch einen Servomechanismus einstellt, um einen Abspielmechanismus für ein magnetisches Aufzeichnungsmedium der errechneten Bitfehlerrate entsprechend zu steuern.

Während der normalen Wiedergabe wird das Signal von dem magnetischen Datenträger durch einen Wiedergabeverstärker verstärkt, der in den Zeichnungen nicht gezeigt ist, und dann in den ECC-Decodierer 12 der Fig. 2 eingegeben, nachdem er durch eine ebenfalls nicht in den Zeichnungen gezeigte Kanalcodiereinheit, wie einen Equalizer, einen Datendetektor oder einen Seriell-zu-parallel-Konverter hindurchgegangen ist.

Der ECC-Decodierer 12 korrigiert fehlerhafte Daten in einem wie in Fig. 1 gezeigten Synchronisierblock mit 90 Bytes unter Verwendung eines inneren Paritätsbits. Er erzeugt dann ein Fehlerflag, das den Fehler angibt. Das Fehlerflag wird von dem BER-Detektor 14 empfangen.

Der BER-Detektor 14 zählt die Fehlerflags des ECC-Decodierers 12 und berechnet eine BER für den Synchronisierblock, die der Anzahl der Fehler entspricht, die in sechzig Aufzeichnungsspuren auftreten.

Details des in dieser Erfindung angeführten BER-Detektors 14 sind der Koreanischen Patentanmeldung Nr. 95-12797 vom 3. März 1995 desselben Anmelders mit dem Titel "Device Which Calculates the Bit Error Rate from Sync Block Error Flags" zu entnehmen. Diese Patentanmeldung betrifft eine Erfindung des Erfinders Hyung-joo Lee und gibt eine detaillierte Konfiguration für eine Einrichtung an, um eine BER aus den in einem Synchronisierblock erzeugten Fehlerflags während einer ECC-Operation zu errechnen. Der BER-Detektor gibt seine Ausgabe an eine Mikroprozessoreinheit (MPU) 16 weiter.

Die MPU 16 führt eine wie in Fig. 3 gezeigte Spursteuerroutine aus. Die MPU greift in regelmäßigen Abständen auf die Ausgabe des BER-Detektors 14 zu (Schritt 32) . Die MPU 16 prüft, ob der Wert des BER-Detektors 14 sechzig Spuren entspricht (Schritt 34). Wenn der Wert keinen sechzig Spuren entspricht, liest die MPU 16 kontinuierlich weiter und sammelt die Werte des BER-Detektors 14 bis sie einen Wert erhält, der sechzig Spuren entspricht. Die sechzig Spuren werden aus einem Signal bestimmt, das jeweils nach sechzig Spuren mit einem Spurreferenzsignal erzeugt wird.

Wenn die MPU 16 feststellt, daß die BER-Daten für sechzig Spuren erreicht worden sind, prüft die MPU 16, ob die BER-Daten für die sechzig Spuren unterhalb einer vorbestimmten Fehlergrenze, z. B. 10^-4, liegen (Schritt 36). Die MPU prüft mit anderen Worten, ob die Bitfehlerrate unterhalb eines Bits pro 10.000 Bits in 60 Spuren liegt.

Wenn die BER-Daten unterhalb der vorbestimmten Fehlergrenze liegen, bestimmt die MPU 16, daß die Spurführung normal verläuft. Bei einer normalen Spurführung greift die MPU 16 auf die Daten für die normale Spurführung zu, die in dem Speicher 18 gespeichert sind, und stellt sie der Servoschaltung 20 zur Verfügung (Schritt 38). Die Servoschaltung 20 erzeugt ein der normalen Spurführungsoperation entsprechendes Servosteuersignal für den Mechanismus 22, um die Laufgeschwindigkeit des Bandes zu steuern.

Wenn die BER-Daten die vorbestimmte Fehlergrenze überschreiten, prüft die MPU 16 die BER-Daten (Schritt 40). Die MPU 16 greift auf die Spurführungsdaten zu, die den im Speicher 18 gespeicherten geprüften BEK-Daten entsprechen (Schritt 42) Der Speicher 18 enthält einen ROM, der eine Tabelle der Programmdaten für die vorliegende Erfindung und Spursteuerdaten, die den BER-Daten entsprechen, speichert, und einen RAM, der die von der MPU 16 verarbeiteten Daten temporär speichert.

Die MPU 16 stellt die zugegriffenen Spursteuerdaten der Servoschaltung 20 zur Verfügung (Schritt 44). Die Servoschaltung 20 erzeugt ein Servosteuersignal, das dem Spursteuerdaten aus der MPU 16 entspricht, damit der Mechanismus 22 die Laufgeschwindigkeit des Bandes steuert.

Wie oben beschrieben, erzeugt die vorliegende Erfindung eine Bitfehlerrate (BER) aus den Fehlerflags, die erzeugt werden, wenn fehlerkorrekturcodierte Daten wiedergegeben und fehlerkorrekturcodiert werden. Außerdem steuert die vorliegende Erfindung die Spurführung eines digitalen Bildaufzeichnungs- und Wiedergabegeräts der festgestellten BER entsprechend, wodurch das System vereinfacht wird.

Claims (4)

1. Spursteuerschaltung für ein digitales Aufzeichnungs- und Wiedergabegerät, das auf einem Aufzeichnungsdatenträger aufgezeichnete Daten in der Einheit eines Synchronisierblocks wiedergibt, indem sie einen Mechanismus (22) verwendet, der die Operation des magnetischen Aufzeichnungsdatenträgers einem Servosteuersignal und einer ECC-Schaltung (12) entsprechend steuert, wobei die Spursteuerschaltung umfaßt:
einen Bitfehlerratendetektor (14), um die Anzahl der Fehlerflags aus der ECC-Schaltung (12) festzustellen und die Bitfehlerrate zu bestimmen;
eine Steuereinheit, um Spursteuerdaten zu erzeugen, die den Bitfehlerratendaten entsprechen, wenn die Bitfehlerratendaten eine vorbestimmte Grenze überschreiten;
und eine Servoschaltung (20) um ein Servosteuersignal für den genannten Mechanismus (22) bereitzustellen, das den Spursteuerdaten der Steuereinheit entspricht.

2. Spursteuerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Bitfehlerratendetektor (14) nach jeweils sechzig Spuren auf Null zurückgestellt wird und die Bitfehlerrate jeweils für sechzig Spuren ausgibt.

3. Spursteuerschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Steuereinheit einen Speicher (18) enthält, um die der Bitfehlerrate entsprechenden Spursteuerdaten zu speichern, und eine Mikkorprozessoreinheit (16), um auf die Spursteuerdaten zuzugreifen, die den Bitfehlerratendaten entsprechen, die in dem Speicher gespeichert sind, wenn die Daten aus dem genannten Bitfehlerratendetektor (14) die vorbestimmte Grenze überschreiten.

4. Spursteuerverfahren für ein digitales Aufzeichnungs- und Wiedergabegerät, das einen Fehlerkorrekturdecodierer (12), um Fehler in den aus einem Aufzeichnungsdatenträger wiedergegebenen Bilddaten zu korrigieren, und um ein Fehlerflag zu triggern, das einem Fehlerzustand in einem Synchronisierblock entspricht, einen Bitfehlerratendetektor (14), um die Anzahl der Fehlerflags des Fehlerkorrekturdecodierers zu zählen und zu berechnen und um eine Bitfehlerrate zu berechnen, und eine Servoschaltung enthält, um einen Mechanismus (22) einem Servosteuersignal entsprechend für die Steuerung der Operation des Aufzeichnungsdatenrägers zu steuern, wobei das Verfahren folgende Schritte umfaßt:
Vergleichen einer totalen Bitfehlerrate aus mehreren Synchronisierblocks mit einer vorbestimmten Grenze;
Ausführen einer normalen Spursteuerung, wenn die Bitfehlerrate kleiner ist als die vorbestimmte Grenze; und
Übertragen von Spursteuerdaten, die der Bitfehlerrate entsprechen, als Servosteuerdaten, wenn die festgestellte Bitfehlerrate die vorbestimmte Grenze überschreitet.