DE19652258A1 - Verbesserte Verdrahtungsstruktur für Hochleistungschips - Google Patents

Description

Die vorliegende Erfindung beschreibt eine verbesserte Verdrahtungsstruktur für Hochleistungschips zur Verringerung von induktiven und kapazitiven Kopplungen zwischen den Leitern der verschiedenen Verdrahtungsebenen.

Fortdauernde Anstrengungen werden unternommen, um die Leistungsfähigkeit von Chips zu erhöhen. Ein besonderes Problem stellt hierbei die Störungseinkopplung zwischen den einzelnen Leitern dar. Wenn sich die Leiterdichte in den verschiedenen Ebenen des Chips erhöht, nimmt das Problem von Störungseinkopplungen oder Übersprechen zwischen den Leitern an Bedeutung zu. Diese Störungen ergeben sich aus den Spannungen, die in einem stromlosen Leiter durch Schalten von Strömen in anderen parallelen, nahe gelegenen stromführenden Leitern induziert werden. Die ungünstig beeinflußten Leiter liegen in einem Nahbereich, dessen effektiver Radius um einen stromführenden Leiter mit der Signalfrequenz, Störkapazität, Koppelinduktivität, Quellen- und Abschlußimpedanz, Dielektrizitätskonstanten, Entfernung zu Masse- und Stromversorgungsebene, Länge der Parallelität der Leiter und mit anderen Faktoren variiert. Indem mehr Leiter innerhalb eines Volumens angeordnet werden, induziert hochfrequentes Schalten Spannungspegel, die irrtümlich als Daten registriert werden können, was zu Verarbeitungsfehlern führt.

Da dicht angeordnete Leiter, die parallel zueinander liegen, einem Übersprechen unterworfen sind, sei es derselben oder benachbarten Verdrahtungsebenen, hat der Wertebereich der radialen Entfernung zwischen benachbarten Leitern für ein bestimmtes akzeptables Signal-Störverhältnis einen minimalen Wert. Diese Entfernung wird üblicherweise verringert, indem der Leiterquerschnitt reduziert, Abstand der Leiter erhöht, die Koppellänge verkürzt, die Dielektrizitätskonstante der Isolatoren verringert wird oder in der Nähe Massebezugsebenen angebracht werden. Mehrlagige Substrate begrenzen häufig die Anzahl der Signalebenen auf zwei senkrecht zueinander angeordnete, zu einer Masseebene benachbarten Ebenen. In einer anderen Anordnung werden die Signalebenen in Vierergruppen geordnet, wobei die Leiter benachbarter Signalebenen senkrecht zueinander sind und jede Gruppe zwischen einem Paar von Nasseebenen liegt. Bei diesen Anordnungen handelt es sich um typische Triplate-Strukturen. Triplate-Strukturen sind jedoch auf Chips nicht anwendbar, da Chips keine Voltage-Ground- Ebenen sondern nur Voltage-Ground-Leitungen aufweisen. Im übrigen sind diese Triplate-Strukturen auch deshalb nicht auf Chips anwendbar, da die Metallebenen fast völlig für die Signalverdrahtung im Hinblick auf die sehr hohen Verdrahtbarkeitsanforderungen benötigt werden und da die Chip- Geometrie um ein vielfaches kleiner als die Geometrie eines Substrates (Chip : 1 µm; Substrate : 100 µm) ist.

Chips der neusten Generation sollen 7 und mehr Metallebenen enthalten. Die Abstände zwischen den Leitern sind gegenüber CMOS Chips bis zu 50% verringert. Kapazitive und induktive Störkopplungen zwischen den Leitern der verschiedenen Verdrahtungsebenen stellen ein ernsthaftes Problem für die Chips der neusten Generation dar.

Deutsche Patentschrift DE 38 80 385 offenbart eine Leiterplatte mit einer Anordnung von eng beieinander liegenden elektrischen Leitern, die in einem Substrat angeordnet sind. Die Leiter, die in einem Bereich elektromagnetischer Beeinflussung liegen, sind in parallelen oder gemeinsamen Substratkanälen angeordnet. Sie konvergieren oder divergieren entweder kontinuierlich oder unterbrochen, wenn sie entlang ihrer zugeordneten Kanäle verlaufen. Leiterplattenstrukturen sind gewöhnlicherweise Triplate-Strukturen, die minimale Kopplungen aufweisen. Im übrigen sind Triplate-Strukturen auf Chipstrukturen nicht anwendbar.

US Patentschrift 4,782,193 offenbart eine Verdrahtungsstruktur eines Chipträgers. Die Verdrahtungsstruktur besteht aus mehreren Verdrahtungsebenen, die untereinander verbunden sind. Die jeweils benachbarten Verdrahtungsebenen sind in einem bestimmten Winkel zueinander verdreht angeordnet, vorzugsweise um 45°.

Die vorliegende Schrift betrifft die Verdrahtungsstruktur innerhalb eines Chipträgers. Chipträger sind typischerweise Triplate-Strukturen, die minimale Kopplungen aufweisen. Außerdem lassen sich Triplate-Strukturen auf Chips nicht anwenden. Im übrigen ist auch die Zick-Zack Struktur in einem Chip aufgrund der Verdrahtungsanforderungen nicht anwendbar.

Es ist daher Aufgabe der vorliegenden Erfindung eine verbesserte Verdrahtungsstruktur für Hochleistungschips vorzuschlagen, die kapazitive und induktive Störkopplungen zwischen den nicht orthogonal stehenden Chipmetallebenen weitgehend reduziert.

Diese Aufgabe wird durch die Merkmale des Anspruchs 1 gelöst. Vorteilhafte Ausführungsformen der vorliegenden Erfindung sind in den Unteransprüchen niedergelegt.

Die Vorteile der vorliegenden Erfindung liegen darin, daß eine weitgehende Reduzierung von Störkopplungen zwischen den einzelnen Verdrahtungsebenen erreicht wird. Das Signalstörverhalten wird weitgehend reduziert. Die Verdrahtungsdichte innerhalb eines Chips kann erhöht werden. Die Verdrahtungslängen werden verkürzt und die Leitungskapazität verkleinert. Dadurch erhöht sich die Verarbeitungsgeschwindigkeit des Chips.

Die vorliegende Erfindung wird an Hand nachfolgender Zeichnungen näher beschrieben:

Fig. 1 zeigt eine Verdrahtungsstruktur I, wie sie derzeit im Stand der Technik verwendet wird,

Fig. 2 zeigt die Störkopplungen auf Leiter 2 der Metallebene 3 für eine Verdrahtungsstruktur I nach Fig. 1,

Fig. 3 zeigt Ausführungsbeispiele IIa, IIb, IIc der erfinderischen Verdrahtungsstruktur II,

Fig. 4 zeigt die erfinderische Verdrahtungsstruktur II im Hinblick auf Störkopplungen auf Leiter 2 der Metallebene 3,

Fig. 5 zeigt die erfinderische Verdrahtungsstruktur im Hinblick auf Störkopplungen auf Leiter 5 der Metallebene 5,

Fig. 6 zeigt die Verkürzung der Verdrahtungslängen durch die vorliegende erfinderische Verdrahtungsstruktur II.

Fig. 1 zeigt eine Stand der Technik- Verdrahtungsstruktur I, wie sie derzeit bei Chips mit 6 Metallebenen angewandt wird. Der Chip besteht aus Metallebenen M1, M3 und M5, deren Leiter in Y-Richtung angeordnet sind und den Metallebenen M2, M4 und M6, deren Leiter in X-Richtung angeordnet sind. Wie sich aus Fig. 1 ergibt, laufen die Leiter der Metallebenen M1, M3, M5 und die Leiter der Metallebenen M0, M2, M5 parallel zueinander. Induktive und kapazitive Kopplungen zwischen den parallel verlaufenden Leitern führen zu einem Signal- Störverhalten. In der heutigen CMOS Mikroprozessor-Technologie mit 6 Metallebenen müssen lange, parallel verlaufende Leitungen zwischen den Ebenen eines Chips aufgrund des Signal- Störverhaltens vermieden werden, um kapazitive und induktive Störkopplungen zwischen den Leitern soweit wie möglich zu reduzieren. Dies gilt umsomehr bei den Chips der nächsten Generation mit 7 und mehr Metallebenen, da hier der Abstand zwischen den Leitern der einzelnen Ebenen um ca. 50% reduziert ist.

Die folgende Gleichung beschreibt die Störungsspannung am Leitungsanfang und Leitungsende eines Leiters einer Metallebene gegenüber eines parallel verlaufenden Leiters einer anderen Metallebene:

V_NE = Störspannung am Leitungsanfang
V_FE = Störspannung am Leitungsende
dV₁/dt = Anstiegszeit des Signals
K_L, K_C = induktiver/kapazitiver Kopplungskoeffizient
T_d = Konstanten, die die Laufzeit des Signals über die gekoppelte Länge des Leiters betreffen

Gleichung (1) beschreibt die Störspannung am Leitungsanfang eines nicht aktivierten Leiters. Die Störspannung ist eine Funktion aus der Anstiegszeit des Signals, die Summe der Kopplungskoeffizienten (K_L + K_C) und der Konstante (Td), die sich aus der Laufzeit des Signals über die gekoppelte Länge der Leiter zusammensetzt.

Gleichung (2) beschreibt die Störspannung am Leitungsende eines nicht aktivierten Leiters. Die Störspannung ist abhängig von der Anstiegszeit des Signals, der Differenz der Kopplungskoeffizienten und der Konstante T_d. Beide Störspannungen V_NE und V_FE überlagern sich. Deshalb wird die Störspannung über den Werten liegen, die sich aus den Gleichungen (1) und (2) ergeben.

Fig. 2 zeigt die Störkopplungen auf Leiter 2, die durch die zu Leiter 2 parallel verlaufenden Leiter der Metallebene M1, M3 und M5 verursacht werden. Tabelle 1 (siehe Fig. 2) enthält die induktiven und kapazitiven Kopplungskoeffizienten am Leitungsanfang (K_L + K_C) und am Leitungsende (K_L - K_C) für Leiter 2 und die Störspannung auf Leiter 2 der Metallebene 3 für eine Verdrahtungsstruktur I wie sie in Fig. 1 dargestellt ist. Die Metallebenen M1, M3 und M5 bzw. deren Verdrahtungsrichtungen sind parallel zueinander angeordnet. Die Metallebenen M0, M2 und M4 bzw. deren Verdrahtungsrichtungen sind ebenfalls parallel zueinander angeordnet. Die Verdrahtungsrichtungen der Metallenen M1, M3 und M5 sind gegenüber der Verdrahtungsstruktur der Metallebenen M0, M2 und M5 orthogonal verdreht angeordnet.

Metallebene M2 und M4 haben vernachlässigbare induktive und kapazitive Kopplungen auf Leiter 2 der Metallebene 3, da die Leiter der Metallebenen M2 und M4, die orthogonal zu der Metallebene M3 bzw. der Verdrahtungsstruktur verlaufen, nur eine kleine Fläche mit dem Leiter 2 der Metallebene 3 bilden. Im Hinblick darauf, daß die Metallebenen M2 und M4 orthogonal zu M3 verlaufen, ist auch die induktive Kopplung nicht vorhanden.

Hinsichtlich von kapazitiven und induktiven Störkopplungen auf Leiter 2 können daher die Leiter aus der Metallebene M2 und M4 vernachlässigt werden. Aus Fig. 1 und Fig. 2 ergibt sich, daß die Leiter 1, 3, 4, 5, 6, 7, 8, 9 der Metallebenen M1, M3 und M5 mit dem Leiter 2 der Metallebene 3 parallel verlaufen. Die gesamte Störspannung am Leitungsanfang und am Leitungsende des Leiters 2 berechnet sich nach obigen Formeln ((1) und (2)). Hinsichtlich des Leiters 2 der Metallebene 3 ergibt daher sich eine Störspannung von 1100 mV am Leitungsanfang und eine Störspannung von 815 mV am Leitungsende bei 10 mm parallel verlaufenden Leitern. Diese Störspannung ist nicht akzeptabel. Dies gilt insbesondere für die neuen Hochleistungschips mit 7 Metallebenen (M0-M6) mit einem um 50% reduzierten Abstand zwischen den einzelnen Metallebenen.

Fig. 3 zeigt Ausführungsbeispiele IIa, IIb, IIc der erfinderische Verdrahtungsstruktur II für den neuen Hochleistungschip mit 7 Metallebenen (M0-M6). Im Vergleich zu der Verdrahtungsstruktur I werden bei der erfinderischen Verdahtungsstruktur II nicht nur die benachbarten parallel verlaufenden Verdrahtungsrichtungen bei der Reduzierung des kapazitiven und induktiven Störkopplungsverhaltens berücksichtigt, sondern auch die weiter entfernt liegenden, parallel verlaufenden Verdrahtungsrichtungen, soweit sie ein relevantes Störkopplungsverhalten für den zu betrachtenden Leiter haben. Ausführungsbeispiele IIa und IIb zeigen, daß alle Verdrahtungsstrukturen gegeneinander um einen bestimmten Winkel α verdreht angeordnet sind. Parallel verlaufende Leiter werden, soweit dies notwendig ist, vermieden. Nach den Untersuchungen über das Stör-Kopplungsverhalten zwischen parallel verlaufenden Leitern hat sich ergeben, daß der Winkel α 10° nicht unterschreiten sollte. Eine Ausnahme hierzu bildet die erfinderische Verdrahtungsstruktur IIc, in der das Störkopplungsverhalten der Verdrahtungsstrukturen der Metallebenen M1 und M2 auf die darüber liegenden Metallebenen M3, M4, M5 und M6 nicht berücksichtigt wird. Dies hängt damit zusammen, daß die unteren Metallebenen - bis Metallebene M2 - in der Regel relativ kurze Leitungen enthalten. Diese kurze Leitungen erzeugen eine niedrige, vernachlässigbare Störspannung auf die darüber liegenden Leiter. Metallebenen M1 und M3 können nicht mehr mit Metallebene M5 koppeln.

Tabelle 2 (siehe Fig. 3) enthält die induktiven und kapazitiven Kopplungskoeffizienten am Leitungsanfang und am Leitungsende von Leiter 2 und die Störspannung auf Leiter 2 der Metallebene 3 unter Anwendung der erfinderischen Struktur IIa. Fig. 4 zeigt, daß aufgrund der erfinderischen Verdrahtungsstruktur II nur noch die Leitungen 1, 3, 7, 8 und 9 mit dem Leiter 2 der Metallebene M3 parallel verlaufen. Die Störspannung von 700 mV am Leitungsanfang bzw. 400 mV am Leitungsende auf den Leiter 2 der Metallebene M3 ist um nahezu den Faktor 2 im Vergleich zu Verdrahtungsstruktur I verringert.

Es sind aber auch noch andere Verdrahtungsstrukturen zwischen den einzelnen Metallebenen aufgrund der vorliegenden Erfindung möglich. Beispielsweise kann die Verdrahtungsrichtung wie in Struktur IIa und b (Fig. 3) angeordnet sein. Es kann daher von dem Grundsatz ausgegangen werden, daß Störkopplungen von Metallebene zu Metallebene dadurch wesentlich verringert werden können, wenn die Verdrahtungsrichtung einer jeden Ebene zumindest zu den Verdrahtungsrichtungen anderer Ebenen, die im signifikanten Kopplungsrelevanz liegen, um einen bestimmten Winkel α verdreht angeordnet ist. Der Winkel sollte nicht kleiner als 10° sein. Vorzugsweise werden die Verdrahtungsrichtungen zueinander um 45° bzw. 90° verdreht angeordnet. Je weiter die Ebenen voneinander entfernt sind und je kürzer die Leitungen der entsprechenden Metallebene werden, desto unproblematischer ist die Kopplungsrelevanz für die jeweilige Metallebene bzw. Leiter der Metallebene. Daher ist der Winkel α zu benachbarten Verdrahtungsebenen in der Regel größer zu wählen als zu entfernter liegenden Verdrahtungsebenen.

Fig. 5 zeigt in Verbindung mit Tabelle 3 als weiteres Beispiel die Störungskopplungen auf Leiter 5 der Metallebene 5 nach der erfinderischen Verdrahtungsstruktur IIc. Nur noch die auf der gleichen Metallebene M5 verlaufenden Leiter 4 und 6 erzeugen ein relevantes Störkopplungsverhalten auf Leiter 5.

Fig. 6 zeigt die Verkürzung der Leiterlängen durch die erfindungsgemäße Verdrahtungsstruktur II. Durch die neue Verdrahtungsstruktur werden die Leiterlängen in vielen Fällen kürzer. Hierdurch wird die Verarbeitungsgeschwindigkeit des Chips erhöht.

Für eine zwei Punkt Verbindung - wie in Fig. 2 dargestellt - er­ gibt sich für die Leiterverbindung zwischen Gate 1 und Gate 2 folgende Gleichung:

L = |x| + |C| (1)

Für ein Standardchip mit der Struktur I ist die Länge L die Summe aus den absoluten Längen x und y.

Nach der Verdrehung der Verdrahtungsrichtungen der Metallebenen M4 und M5 um 45°, wird die Länge L für die Zweipunkt-Verbindung wie folgt berechnet:

L'= |x| + |y| -(2-√2) × min(|x|, |y|) (2)

Die Gesamtlänge L und L' in den beiden Gleichungen ist für x oder y = 0 gleich.

Für x < 0 und y < 0 ist L' immer kleiner als 1. Für den Fall, daß |x| = |y|, beträgt die Längenreduktion 30% gegenüber der Standardverdrahtung.

Dies zeigt, daß durch die vorliegende Erfindung die Chip- Leistungsfähigkeit deutlich verbessert wird.

Claims (5)

1. Elektronisches Bauteil bestehend aus mehreren übereinander in Schichten angeordneten Verdrahtungsebenen dadurch gekennzeichnet, daß jede Verdrahtungsrichtung einer Verdrahtungsebene zumindest gegenüber jeder anderen Verdrahtungsrichtung einer im relevanten induktiven und kapazitiven Störkopplungsbereich liegende Verdrahtungsebene um einen bestimmten Winkel α verdreht angeordnet ist.

2. Elektronisches Bauteil nach Anspruch 1 dadurch gekennzeichnet, daß der Winkel α größer oder gleich 10° ist.

3. Elektronisches Bauteil nach Anspruch 1 dadurch gekennzeichnet, daß der Winkel α zu benachbarten Verdrahtungsebenen größer als zu entfernter liegenden Verdrahtungsebenen ist.

4. Elektronischer Bauteil nach Anspruch 1 dadurch gekennzeichnet, daß das elektronische Bauteil ein Chip mit 7 übereinander angeordneten Verdrahtungsebenen M0-M6 ist.

5. Elektronisches Bauteil nach Anspruch 4 dadurch gekennzeichnet, daß die Verdrahtungsebene M5 gegenüber M6 um 45°, M4 gegenüber M5 um 90°, M3 gegenüber M4 um 135°, M2 gegenüber M3 um 90°, M1 gegenüber M2 um 90°, M0 gegenüber M1 um 90° im Gegenzeigersinn verdreht angeordnet ist.