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Die
Erfindung geht aus von einem Verfahren zur Decodierung eines digitalen
Signals nach der Gattung des unabhängigen Anspruchs.
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Es
ist schon ein Verfahren zur Decodierung eines digitalen Signals
bekannt. Bei dem digitalen Signal handelt es sich hierbei um ein
pulsweitenmaduliertes Signal. Das Signal kann zwei Zustände, einen hohen
Signalpegel und einen niedrigen Signalpegel, annehmen. Bei der Pulsweitenmodulation
ist für
jedes zu übertragende
Bit eine bestimmte Zeit, die Gesamtpulsweite, vorgesehen. Während der
Gesamtpulsweite nimmt das Signal zuerst den niedrigen und dann den
hohen Signalpegel ein, wobei die Dauer des hohen Signalpegels entweder
ein Drittel oder zwei Drittel der Gesamtpulsweite umfaßt. Der
erste Fall entspricht einer codierten binären Null, der zweite Fall einer
1. Die Decodierung dieses Bits erfolgt durch Messung des Signalpegels
etwa zur Hälfte
der Gesamtpulsweite. Zu diesem Zweck ist der Decoder mit einem Oszillator
versehen, um die Mitte der Gesamtpulsweite zuverlässig zu
messen.
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Die
Notwendigkeit, den Decoder mit einem Oszillator zu versehen, verteuert
allerdings diesen Decoder. Sollen längere Bitströme decodiert
werden, muß einerseits
der Oszillator im Decoder genau sein, andererseits müssen auch
die Gesamtpulsweiten der einzelnen Bits hochgradig reproduzierbar
sein. Diese Anforderung bedingt den Einsatz von hochgenauen und
exakt abgeglichenen Oszillatoren sowohl im Decoder als auch im Codierer.
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Ein
Verfahren zur Decodierung eines pulsweitenmodulierten digitalen
Signals ist aus der Beschreibungseinleitung der
US 53 15 299 A bekannt.
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Weiterhin
ist aus der nach veröffentlichten deutschen
Patentanmeldung
DE
196 162 93 A1 ein Bussystem für die Übertragung von Nachrichten
zwischen einem Steuergerät
und einer Peripherieeinheit bekannt, wobei das Steuergerät Nachrichten
hoher Dringlichkeit und Nachrichten geringer Dringlichkeit an die
Peripherieeinheit sendet. Die Nachrichten mit hoher Dringlichkeit
weisen eine größere Amplitude auf
als die Nachrichten geringer Dringlichkeit. Die Nachrichten bestehen
aus digitalen Signalen, wobei eine binäre 0 einem niedrigen Signalpegel
und eine binäre
1 einem hohen Signalpegel entspricht.
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Vorteile der Erfindung
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Das
erfindungsgemäße Verfahren
gemäß Anspruch
1 hat demgegenüber
den Vorteil, daß bei Benutzung
dieses Verfahrens zur Decodierung des digitalen Signals kein Oszillator
im Decoder benötigt wird.
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Durch
die in den abhängigen
Ansprüchen aufgeführten Maßnahmen
sind vorteilhafte Weiterbildungen und Verbesserungen des im Anspruch
1 angegebenen Verfahren möglich.
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So
ist es vorteilhaft, den Signalpegel des Signals mehrfach zu messen,
da somit das Signal zu Rauschverhältnis besser wird.
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Besonders
vorteilhaft ist es, das Signal für
jedes Bit dreimal zu messen und die Ergebnisse einem Mehrheitsentscheider
zuzuführen,
da die Signalauswertung so besonders einfach wird.
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Die
Zeit zwischen den einzelnen Messungen für dasselbe Bit kann besonders
einfach und preiswert mit Hilfe eines RC-Oszillators gemessen werden.
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Das
erfindungsgemäße Verfahren
wird vorteilhafterweise in einem Bussystem für die Übertragung von Nachrichten
gemäß dem nebengeordneten Anspruch
9 verwendet.
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Zeichnung
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Ausführungsbeispiele
der Erfindung sind in der Zeichnung dargestellt und in der nachfolgenden Beschreibung
näher erläutert. Es
zeigen 1 ein digitales Signal mit pulsweitenmodulierten
Bits, 2 eine erste Schaltung zur Decodierung eines digitalen Signals
mit pulsweitenmodulierten Bits, 3 ein PWM-moduliertes
Bit und ein zweites Signal mit Integral über das zweite Signal, 4 einen
zweiten Decoder zur Decodierung eines digitalen Signals mit pulsweitenmodulierten
Bits, 5 ein Bussystem.
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Beschreibung
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1 zeigt
ein digitales Signal 50 mit pulsweitenmodulierten Bits,
das ein Startbit 49 und die Binärzahl 0010100 umfaßt, wie
im folgenden erläutert wird.
Das digitale Signal 50 kann zwischen zwei Signalpegeln,
einem hohen Signalpegel 52 und einem niedrigen Signalpegel 53 wechseln.
Der Unterschied zwischen den beiden Signalpegeln ist hinreichend groß, so daß störende Effekte.
wie Rauschen, Drifts oder kleine Abweichungen vom idealen Signalpegel vernachlässigt werden
können.
Diese Effekte sind deshalb auch in 1 nicht
gezeigt. Das Signal 50 ist eine Abfolge von 8 Bits 51,
wobei das erste Bit 49, das Startbit nicht decodiert werden
soll. Die zeitliche Dauer aller Bits ist gleich, sie umfaßt die Gesamtpulsweite 54.
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Werden
keine Daten übertragen,
nimmt das Signal 50 den niedrigen Signalpegel 53 an.
Ein Bit beginnt mit einem steilen Anstieg 100 auf einen
hohen Signalpegel 52, welcher im ersten Bit beispielsweise über zwei
Drittel der Gesamtpulsweite unverändert gehalten wird. Danach
folgt ein steiler Abfall auf den niedrigen Signalpegel 53,
welcher dann für den
Rest der Gesamtpulsweite unverändert
bleibt. Das zweite Bit in 1 beginnt
beispielsweise wiederum mit einem steilen Anstieg 100 auf
den hohen Signalpegel 52, welcher über ein Drittel der Gesamtpulsweite
unverändert
gehalten wird, gefolgt von einem steilen Abfall auf den niedrigen
Signalpegel 53, welcher über zwei Drittel der Gesamtpulsweite
unverändert
gehalten wird.
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Die
Dauer des niedrigen Signalpegels in einem Bit 51 entscheidet über den
Wert des Bits 51. Ist der Signalpegel vorwiegend niedrig,
so handelt es sich um ein Bit mit dem Wert 0, im entgegengesetzten
Fall um ein Bit mit dem Wert 1. Das Signal 50 aus 1 umfaßt also
neben dem Startbit 49, welches den Wert 1 aufweist, die
Bitfolge 0010100.
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2 zeigt
ein Blockschaltbild einer Einrichtung, welche zur Decodierung eines
pulsweitenmodulierten (PWM)-Signals eingesetzt wird. Die Busleitungen 3 und 4 seien
Leitungen, welche zur Verbreitung des Signals 50 benutzt
werden. Hierbei sei die Busleitung 3 die Masseleitung,
die Busleitung 4 die Signalleitung. Die Signalleitung 4 ist über eine
Triggerleitung 25 mit einem Integrator 11 verbunden.
Der Eingang des Integrators 11 ist mit dem Ausgang des zweiten
Signalgenerators 10 verbunden. Der zweite Signalgenerator 10 für das zweite
Signal 56 ist als Gleichspannungsquelle oder Gleichspannungsanschluß ausgebildet.
Der Ausgang des Integrators 11 ist zum einen mit dem Multiplikator 12 verbunden, zum
anderen mit einem ersten Eingang eines Komparators 14.
Der Ausgang des Multiplikators 12 ist mit einem Speicher 13 verbunden,
welcher mit einem zweiten Eingang des Komparators 14 verbunden
ist.
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3 zeigt
ein Bit eines PWM-codierten Signals 50, welches sich über eine
Gesamtpulsweite 54 erstreckt. Weiterhin ist ein zweites
Signal 56 gezeigt, welches zeitlich konstant ist. Weiterhin
ist das integrierte zweite Signal 57 gezeigt, wobei der
starke Anstieg 100 als untere Integrationsgrenze und die Gesamtpulsweite
als Integrationsintervall gewählt wurde.
Weiterhin eingezeichnet ist das 0,5-fache des Spitzenwerts des integrierten
zweiten Signals 57, welches im folgenden Referenz 55 genannt
wird.
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Das
Verfahren soll nun anhand von 2 und 3 erläutert werden.
Zusätzlich
zum Signal 50, welches decodiert werden soll, wird vom
zweiten Signalgenerator 10 ein zweites Signal 56 zur
Verfügung
gestellt. Durch die Integration des zweiten Signals 56 ergibt
sich ein ansteigendes Signal mit konstanter Steigung. Der Integrator 11,
welcher die Integration des zweiten Signals 56 durchführt, sei
so ausgeführt,
daß er
triggerbar ist, wobei das Triggersignal durch den steilen Anstieg 100 eines
PWM-Bits gegeben
ist. Jedes Triggersignal setzt den Ausgang des Integrators 11 auf
Null und bewirkt den Neubeginn einer Integration. Das am Ausgang
des Integrators 11 anliegende Signal besteht somit aus
einer Abfolge von Dreieckssignalen, wobei die Breite eines Dreiecks
einer Gesamtpulsweite 54 entspricht. Der Maximalwert des
ersten Dreiecks wird einem Multiplikator 12 zugeführt, in
welchem er mit einer vorgegebenen Zahl multipliziert wird. Im hier
gewählten
Ausführungsbeispiel
ist diese Zahl 0,5. Das Resultat dieser Multiplikation wird als
Referenz 55 im Speicher 13 gespeichert. Im Verlauf
des nächsten
Bits 51 des Signals 50 wird das Ausgangssignal
des Integrators 11 fortlaufend mit der Referenz 55 verglichen,
welche im Speicher 13 abgespeichert ist. Hierzu ist der
Komparator 14 vorgesehen, welcher mit dem im Speicher 13 befindlichen
Wert und dem Ausgang des Integrators 11 beaufschlagt ist.
Sobald das integrierte zweite Signal 57 die Referenz 55 erreicht,
liegt am regulären Ausgang 141 des
Komparators 14 ein bestimmtes Signal, beispielsweise eine
1, an, wodurch das Messen des Pegels des Signals 50 gesteuert
wird. Hierfür
ist der triggerbare Pegelmesser 15 vorgesehen.
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In
diesem Ausführungsbeispiel
sei vorgesehen, daß das
Beschreiben des Speichers getaktet ist oder vom steilen Anstieg 100 getriggert
wird. Somit wird gewissermaßen
die Gesamtpulsweite 54 für jedes Bit neu gemessen und
das Verfahren wird weniger empfindlich gegenüber Drifterscheinungen.
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Alternativ
kann der Speicher auch so ausgebildet sein, daß sein Inhalt nur von einer
größeren Zahl überschrieben
werden kann. Diese Maßnahme verhindert,
daß die
Referenz zu Beginn jedes Bits gelöscht wird. Dies ist einfacherweise
mit einem zusätzlichen
Komparator (nicht in der Zeichnung dargestellt) zu bewirken, welcher
den Speicherinhalt mit dem Eingang vergleicht. Als weitere Möglichkeit
ergibt sich, das Überschreiben
des Speichers 13 zu blockieren, sobald am Komparator 14 ein
Signal anliegt.
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Anstelle
des Multiplikators kann auch 12 ein Filter vorgesehen sein,
welches das integrierte Signal glättet, wodurch ebenfalls die
Referenz entsteht.
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Eine
Abwandlung des Ausführungsbeispiels aus 2 ergibt
sich dadurch, daß der
Pegel des Signals 50 nicht einmal in der Mitte der Gesamtpulsweite,
sondern dreimal im mittleren Drittel der Gesamtpulsweite gemessen
wird. Eine Schaltung, welche dieses weiterentwickelte Verfahren
realisiert, ist in 4 dargestellt, wobei gleiche
Bauteile mit gleichen Bezugszeichen wie in den 1 bis 3 versehen wurden.
Das zu Decodierende digitale Signal 50 wird wiederum über die
Busleitungen 3, 4 bereitgestellt. Die Busleitung 3 ist
die Masseleitung, die Busleitung 4 wird mit dem Signal
beaufschlagt. Die Busleitung 4 ist über die Triggerleitung 25 mit
dem vierten Signalgenerator 26, welcher als triggerbarer
Sägezahngenerator
ausgebildet ist, verbunden. Mit dem Ausgang des triggerbaren Sägezahngenerators
ist der Multiplikator 12 verbunden, an dessen Ausgang der
Speicher 13 angeschlossen ist. Außerdem ist an den Speicher
des vierten Signalgenerators 26 der Komparator 14 angeschlossen.
Ein zweiter Eingang des Komparators 14 ist mit dem Speicher 13 verbunden. Der
Ausgang des Komparators ist einerseits mit dem triggerbaren Pegelmesser 15 verbunden,
welcher mit der Busleitung 4 verbunden ist. Andererseits
ist der Komparator 14 mit dem Triggereingang des Zählers 21 verbunden.
Ferner ist in der Schaltung ein dritter Signalgenerator 20 vorgesehen,
dessen Ausgang mit dem Eingang des Zählers 21 verbunden
ist. Weiterhin weist die Schaltung einen zweiten Speicher 22 auf.
Der Speicher 22 und der Ausgang des Zählers 21 sind mit
den Eingängen
eines zweiten Komparators 24 verbunden. Der Ausgang des
Komparators 24 ist, wie schon der Ausgang des Komparators 14,
mit dem triggerbaren Pegelmesser 15 verbunden.
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Der
vierte Signalgenerator 26 erzeugt wiederum ein viertes
Signal, welches als mit dem zu Decodierenden Signal 50 synchronisiertes
Sägezahnsignal
ausgebildet ist. Er entspricht insofern der Kombination aus zweitem
Signalgenerator 10 und Integrator 11 aus 2.
Wiederum wird aus dem Maximalwert des vierten Signals, den dieses
während
des ersten Bits annimmt, eine Referenz 55 im Multiplikator 12 errechnet
und im Speicher 13 gespeichert.
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Für alle folgenden
Bits des Signals 50 wird wiederum das zweite Signal mit
der Referenz 55 mit Hilfe des Komparators 14 verglichen.
Sobald das vierte Signal die Referenz 55 erreicht, triggert
der Komparator 14 den triggerbaren Pegelmesser 15, wodurch
der Signalpegel des Signals 50 gemessen wird.
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Gleichzeitig
triggert der Komparator 14 auch einen Zähler 21, so daß der Zähler bei
Erhalt eines Triggersignals mit einem Zählvorgang beginnt. Der Eingang
des Zählers 21 wird
mit dem Ausgangssignal eines dritten Signalgenerators 20 beaufschlagt. Der
dritte Signalgenerator 20 erzeugt ein schnell oszillierendes
periodisches Signal. Beispielsweise kann der dritte Signalgenerator 20 einen
RC-Oszillator umfassen. Die Oszillationen des dritten Signals werden also
im Zähler 21 gezählt, und
zwar von dem Zeitpunkt ab, zu welchem der Komparator 14 die
Messung des Signalpegels des Signals 50 getriggert hat. Der
Komparator 24 vergleicht diese Zahl der Oszillationen des
dritten Signals seit der Pegelmessung mit einer vorgegebenen Zahl,
welche im Speicher 22 abgelegt ist. Sobald die Zahl der
Oszillationen die vorgegebene Zahl erreicht, triggert der zweite
Komparator 24 den triggerbaren Pegelmesser 15 und
bewirkt somit eine erneute Messung des Pegels des Signals 50.
Die Frequenz des dritten Signals und die vorgegebene Zahl im Speicher 22 sind
hierbei so zu wählen
und aufeinander abzustimmen, daß die
zweite Messung des Signalpegels des Signals 50 ebenfalls noch
in dem Bereich erfolgt, in welchem sich die pulsweitenmodulierte
0 und die pulsweitenmodulierte 1 im Signalpegel unterscheiden. Im
vorliegenden Beispiel ist dies das mittlere Drittel der Gesamtpulsweite 54.
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Das
durch die Schaltung in 4 veranschaulichte Verfahren
läßt sich
natürlich
erweitern, indem der Signalpegel des Signals 50 mehr als
zweimal gemessen wird.
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Es
bietet sich an, den Signalpegel dreimal zu messen, da die drei Meßwerte zwischengespeichert werden
können
und nach Abschluß der
dritten Messung einem Mehrheitsentscheider zugeführt werden können. Somit
sind Meßfehler
beispielsweise durch Übersprechen
von anderen Leitungen mit sehr einfachen Mitteln eliminierbar.
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Dem
Verfahren liegt das Prinzip zugrunde, ein erstes bit zur Messung
der Gesamtpulsweite heranzuziehen und mit Hilfe dieser Information
ein weiteres bit zu decodieren, indem aus der gemessenen Gesamtpulsweite
ein Zeitpunkt für
die Messung des Signalpegels berechnet wird.
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So
soll es auch erfindungsgemäß sein,
mit Hilfe eines Oszillators, der eine Periode aufweist, welche deutlich
kürzer
ist als die Gesamtpulsweite, die Gesamtpulsweite als Vielfaches
der Perioden des Oszillators zu bestimmen, hieraus die Referenz
zu berechnen, beispielsweise durch einfache Multiplikation, und
zu speichern. Zur Decodierung der bits wird dann die Zahl der Perioden
des Oszillators seit dem letzten steilen Anstieg des zu decodierenden
Signals mit de Referenz verglichen und gegebenenfalls der Signalpegel
des zu decodierenden Signals bestimmt.
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Eine
Anwendung für
das erfindungsgemäße Verfahren
wird in 5 gezeigt. In 5 wird
ein Steuergerät 1 gezeigt,
welches über
Busleitungen 3, 4 mit mehreren Peripherieeinheiten 2 verbunden
ist. Das Steuergerät 1,
welches im folgenden auch vereinfacht als Gerät bezeichnet wird, weist einen
Prozeßrechner 5 und
ein Businterface 6 auf. Die Busleitungen 3 und 4 sind
mit dem Businterface 6 verbunden.
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Durch
die Busleitungen 3, 4 wird ein Zweidrahtbus geschaffen,
durch den Nachrichten zwischen dem Steuergerät 1 und den Peripherieeinheiten 2 ausgetauscht
werden können.
Da für
einen derartigen Bus nur zwei Leitungen erforderlich sind, wird der
Aufwand an Verkabelung zwischen Steuergerät 1 und Peripherieeinheiten 2 besonders
gering gehalten. Der Austausch von Nachrichten über den Bus erfolgt dadurch,
daß die
jeweils sendende Station elektrische Signale, sowohl Stromsignale
als auch Spannungssignale, auf die Busleitungen 3, 4 gibt,
die dann von der empfangenden Station ausgewertet werden. Im vorliegenden
Ausführungsbeispiel
ist die Leitung 3 die Masseleitung und die Leitung 4 wird
mit dem Signal beaufschlagt. Die Nachrichten bestehen dabei aus
einer Folge von Bits, wobei jedes Bit pulsweitenmoduliert ist. Eine
solche Abfolge von Bits wurde schon in der 1 dargestellt.
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Die
Amplitude des Spannungssignals, d. h. der Unterschied zwischen dem
niedrigen und dem hohen Signalpegel wird für eine erste Anwendung niedrig
gewählt.
Außerdem
sei die Gesamtpulsweite 54 relativ groß. Vorteilhaft ist an einer
derartigen Übertragung
von Nachrichten, daß die
durch den Bus verursachten elektromagnetischen Störungen besonders
gering sind. Bedingt durch die geringe Übertragungsrate ist eine derartige Übertragung
von Nachrichten in besonderem Maße geeignet, wenn die Nachrichten
nicht von großer
zeitlicher Dringlichkeit sind.
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Auf
dem Bus 4 kann jedoch gleichermaßen ein Signal mit pulsweitenmodulierten
Bits übertragen werden,
welches eine sehr große
Amplitude aufweist, sowie eine sehr kleine Gesamtpulsweite. Die Übertragung
dieses Signals bewirkt stärkere
elektromagnetische Störungen,
jedoch ist, bedingt durch die geringere Gesamtpulsweite 54,
eine sehr viel höhere Übertragungsrate
erzielbar.
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Aufgrund
der unterschiedlich großen
Amplitude können
somit Nachrichten großer
Amplitude jederzeit von den Nachrichten kleiner Amplitude überschrieben
werden.
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Bei
dem in der 5 gezeigten System von Steuergerät 1,
Peripherieeinheiten 2 und Busleitungen 3, 4 wird
insbesondere an ein Airbagsystem gedacht. Dieses weist ein Zentralsteuergerät 1 auf
und Peripherieeinheiten 2, die jeweils einen Airbag, einen Seitenairbag,
einen Gurtstraffer oder andere Elemente aufweisen. Bei einem derartigen
Airbagsystem müssen
die Befehle zum Auslösen
der einzelnen Peripherieeinheiten 2 mit großer Dringlichkeit übertragen
werden, wobei dabei keinerlei Verzögerung geduldet werden kann.
Weiterhin sollte ein derartiges System in der Lage sein, die Funktionsfähigkeit
der einzelnen Peripherieeinheiten 2 konstant zu überprüfen. Es
ist daher vorgesehen, daß das
Steuergerät 1 Diagnoseanforderungen
an die Peripherieeinheiten 2 sendet, die dann durch ein
Rücksignal
die Funktionstüchtigkeit
bestätigen
können.
Im Vergleich zu den Befehlen zum Auslösen der Peripherieeinheiten 2 sind
die Diagnoseanforderungen von geringer Dringlichkeit. Das erfindungsgemäße Bussystem
läßt sich somit
besonders vorteilhaft für
ein Airbagsystem einsetzen, bei dem zwischen dem Steuergerät 1 und den
dazugehörigen
Peripherieeinheiten 2 konstante Diagnoseinformationen über die
Betriebsbereitschaft der einzelnen Peripherieeinheiten 2 ausgetauscht werden
und dann mit hoher Dringlichkeit Befehle von dem Steuergerät 1 an
die Peripherieeinheiten 2 übermittelt werden müssen, die
zum Auslösen
der Funktionen der einzelnen Peripherieeinheiten 2 führen.