DE1958019A1 - Anordnung bei parallel arbeitenden Maschinen - Google Patents

Anordnung bei parallel arbeitenden Maschinen

Info

Publication number
DE1958019A1
DE1958019A1 DE19691958019 DE1958019A DE1958019A1 DE 1958019 A1 DE1958019 A1 DE 1958019A1 DE 19691958019 DE19691958019 DE 19691958019 DE 1958019 A DE1958019 A DE 1958019A DE 1958019 A1 DE1958019 A1 DE 1958019A1
Authority
DE
Germany
Prior art keywords
oscillator
input
circuit
arrangement according
pulses
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE19691958019
Other languages
English (en)
Other versions
DE1958019B2 (de
Inventor
Sjoequist Erik Ivar
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Telefonaktiebolaget LM Ericsson AB
Original Assignee
Telefonaktiebolaget LM Ericsson AB
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Telefonaktiebolaget LM Ericsson AB filed Critical Telefonaktiebolaget LM Ericsson AB
Publication of DE1958019A1 publication Critical patent/DE1958019A1/de
Publication of DE1958019B2 publication Critical patent/DE1958019B2/de
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1604—Error detection or correction of the data by redundancy in hardware where the fault affects the clock signals of a processing unit and the redundancy is at or within the level of clock signal generation hardware
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Manipulation Of Pulses (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Safety Devices In Control Systems (AREA)
  • Details Of Garments (AREA)

Description

T 1035
■· ■'■■ :;; -
Telefonaktiebolaget LM Ericsson, Stockholm 32, Schweden
Anordnung bei parallel arbeitenden Maschinen
Die vorliegende Erfindung betrifft eine Anordnung bei parallel arbeitenden Maschinen, vorzugsweise Rechnern, die einen aus einer Anzahl von Oszillatoren, die jeweils zu einer bestimmten Maschine gehören, so anschalten soll, daß er synchrone Taktfr equenziinpulse an die parallel arbeitenden Maschinen sendet.
Bei parallel arbeitenden Rechnern ist es notwendig, daß die Oszillatorimpulse der entsprechenden Rechner synchron arbeiten, da jede Operation in einem Rechner exakt mit der entsprechenden Operation in dem parallel arbeitenden Rechher zusammenfallen muß.
In der Regel ist jede Rechnereinheit mit einem Oszillator ausgerüstet, der die Taktfrequenz aussendet. Es wurde vorge— ■ schlagen, daß., wenn zwei Rechner parallel arbeiten, -die beiden Oszillatoren einander steuern sollen. Der Synchronismus geht jedoch leicht verloren, wenn Fehler in den Oszillatorschaltungen auftreten. Weiterhin treten Konstruktionsschwierigkeiten auf, wenn man solche Synchronisationsschaltungen erzielen will, bei denen einzelne Fehler nicht den Verlust der Taktfrequenz in beiden Rechnern zur Folge haben.
Die vorliegende Erfindung betrifft eine besondere Anordnung,
009821 /1705 .
—2— ' ■ ■
die eine Verbindung des einen Oszillators mit zwei parallel arbeitenden Rechnern bewirkt, so daß beide Rechner'.ein und denselben Oszillator verwenden, und zwar in solcher Weise, daß, wo auch immer in den Oszillatorsteuer- oder -schaltkreisen ein einziger Fehler auftritt, die Rechnereinheiten synchrone laktfrequenzen empfangen. Bei einem Fehler in diesem Oszillator wird der andere Oszillator automatisch eingeschaltet i damit er Synchronisationsimpulse an die beiden parallel arbeitenden Rechner sendet.
Die Kennzeichen der Anordnung gemäß der vorliegenden Erfindung werden in dem Kennzeichnungsteil des folgenden Anspruches 1 angegeben.
Die Erfindung ist selbstverständlich nicht auf die Verwendung bei parallel arbeitenden Rechnern beschränkt, sondern kann immer verwendet werden, wenn verschiedene Maschinen mit Taktfrequenzen zu versorgen sind.
In der beiliegenden Zeichnung wird eine Anordnung gemäß den Prinzipien der Erfindung gezeigt:
Fig. 1 ist ein vereinfachtes Schaltbild der Anordnung und Fig. 2 ist ein vereinfachtes Schaltbild eines besonderen Verstärkers in der Anordnung»
Fig. 1 zeigt die Anordnung gemäß der Erfindung in der Anwendung
■■■■:-■■'■ · , ' „ - ' ■·:■■ .-- -■ ■ " ; , .-·...·;' ■,.·..· .;"!-;. ■■· " ,-,-^m :.?^s ;■«*·* Ψ'-.:ϊ·ϊ*- bei zwei parallel arbeitenden Rechnern.
Die Anordnung soll dementsprechend in der Lage sein, einen der
beiden zu den entsprechenden Rechnern gehörenden Oszillatoren so zy. schalten, daß dieser Oszillator synchrone iaktfrequeiizimpulse an die'beiden parallel arbeitenden Rechner senden kann.
Gemäß. Fig. 1 verwendet die Anordnung einen Kristalloszillator 1 mit einer bestimmten Oszillatorfrequenz, z.B. 2,5 MHz.. Dieser Kriatalloszillator ist mit einer Schaltung verbunden,
009821/1705
ORIGINAL INSPECTED
mm.'vmm, - - -
Reekteekslgnsle abglitt * se.B. ein Bffii.tt©r£©lger·« Biese Heckt eeksigjaale Isaf'em dfarefe eii^eit WeFsts:rl:e£' 3% dlessen EiM-zeihe! ten la VerMfidtaiEg mit FIg* -2 erklärt werieü. «ledler Oszillator Ist d-Ireftt mit; eimern Eln-gang s_ einer HB-Sekaltimg;
4 verbundenr die zusammen mit einer zweitem HfE)-SeMaItCtBg: 5 zn jedem. Rechner gebart« Ber andere Eisgang: te des ersten UliD-Gatters 4 unct der erste Magang; i* dies zweitem IKB-ffatters
5 sind mit. einem laistalallen Flipflop 6 verfoxifwietit weleiies so* eingestellt ist, daß eis Botential konstant an das IMB-Gratter
4 geliefert wird. Ber andere Eingang & dies anderen HIMiatters
5 ist direkt mit dem Oszillator ta verbunden» der zu dem benachbarten Rechner gehört. Der benachbarte Rechner enthält ebenfalls einen Emitterfolger 2a und einen ¥erstärker 3a. Das bistabile Flipflop 6 wird durch eine Detektorschaltung 7 getriggert, die die Oszillator- oder Taktimpulse überwacht.
Die Detektoreinheit 7 besteht aus einer Schaltung, die die Dauer der Oszillatorimpulse überwacht, wobei diese Schaltung mit einer Spannungspegel-Dlskriminatorschaltung verbunden ist. Die die Dauer der Qszillatorimpulse überwachende Schaltung besteht aus eine© ersten ¥erstärker 71 mit einer dazugehörigen Integratioßsschaitung ?2 umdi einem zweiten Verstärker 73 mit einer iamigefeärigea Iiitegrstlonsse&altung, 74.. Der zweite Verstärker 73 Ist mit eimern Inwerter 15 verbunden» Die Integra-
7/2 gibt, demnaek ein; Signal afe,; dessen ÄxapIltUKie dier Bamer eißes €lffizä.llatoriep;ralses abhängt., Die Integratißaeeebaltiißg: ?4 gllt «fs Slgnasl &ht deesen Jyeglituidle warn eier Psratc »wiecfee« xm*1 OmsüJimtGis-imtmimmm sMtiißgt* BIe TxmZMem - -
72 >ew- 14 »Iscl Jeweile edt eäitem. lia-
eittea SpaBaaogs-dielarieleÄtors; Tfe
Bear Avmgßstg dear ~ MsfarieiaefeciirÄe&aOLtTiing; liegt. sm ~ #ββ·; feiet«b>Ileß Fllffflöps·.. ©er Säeksetzelngeng: dies Mste-Mleni
Ist ÄUf'-dtie gßMldke Welse not der zweiten Deteüfctor-· einhielt vesrlixsiiGle^« Sie sit; €er Einheit T Idenitlseh ist- und In dler FigBur sien* ge«eKtg{fc wirö« M.e beidien! Elngfioge des;- bls^ta-FlI pfleg® S aarfceaLtes· dleMHiaiefc mit den Schaltungen^
die die Dauer der Oazillatorimpulse von den Oszillatorn 1 bzw. 1a überwachen. In einer entsprechenden Weise wird das Flipflop 6a durch ähnliche Schaltungen gesteuert, die in der Figur nicht gezeigt werden.
Die oben beschriebene Anordnung arbeitet auf die folgende Weise. Der Kristalloszillator 1 erzeugt eine Oszillatorfrequenz, die erstens auf die zur einen Rechnereinheit A gehörende Detektoreinheit und zweitens auf die zur anderen Rechnereinheit B gehörende Detektoreinheit gegeben wird. Diese Impulse des Oszillators laufen direkt zum ersten Eingang a der UND-Gatter bzw. 4a, wobei der andere Eingang b der Schaltungen mit den bistabilen Flipflops 6 bzw. 6a verbunden ist. Da sich die bistabilen Flipflops im Zustand "1" befinden, was bedeutet, daß ein Signal an dem anderen Eingang b_ der UND-Gatter 4 bzw. 4a empfangen wird, kann das Oszillatorsignal, welches die Taktfrequenz des Rechners darstellt, durch die UND-Gatter 4 bzw.4a hindurch und weiter durch die ODER-Gatter 8 bzw. 8a zu den Rechnereinheiten A bzw. B.
Wenn aus irgendeinem Grund die Impulse des Oszillators verschwinden oder sich in ihrer Dauer ändern, beeinflussen die Detektoreinheiten die Pegeldiskriminatoren, die wiederum die bistabilen Flipflops 6 bzw. 6a beeinflussen, wodurch die Flipflops ihren Zustand ändern und Signale an dem Eingang a des anderen der UND-Gatter 5 bzw. 5a empfangen werden. Demnach läuft die Taktfrequenz des Oszillators 1a durch die UND-Gatter 5 tozw. 5a und über die ODER-Gatter 8 bzw. 8a zu den Rechnereinheiten A bzw. B.
Die Verstärker 3 bzw. 3a Sind so entworfen, daß die Dauer der Taktfrequenzimpulse und die Dauer der Impulspausen beeinflußt werden kann, um die Schaltungen 71, 72 bzw. 73, 74 zu prüfen.
In Fig. 2 wird eine Ausführungsform eines solchen Verstärkers gezeigt. Der Leiter 10 vom Emitterfolger ist dabei mit einem Eingang eines ODER-Gatters 31 verbunden, dessen anderer Eingang
0 09821/1705
mit einem Leiter 11 verbunden ist. Der Ausgang des ODER-Gatters 31 liegt an einem der Eingänge eines UND-Gatters 32, dessen anderer invertierender Eingang mit einem Leiter 12 in Verbindung steht. Der Ausgang des UND-Gatters liegt an einem Verstärker 33, dessen Ausgang mit einem Leiter 13 verbunden ist. "
Aus der Figur geht hervor, daß ein Potential am Leiter 11 zum Dehnen der Impulse verwendet werden kann, während ein Potential am Leiter 12 zum Dehnen der Impulspausen verwendet werden kann.
Weiterhin ist es notwendig, daß die Flipflops β und 6a den gleichen Zustand einnehmen, wenn der Prozeß beginnt, und für diesen Zweck sind die Eingangsleiter der Flipflops 6 und 6a mit ODER-Gattern 61, 60 bzw. 61a, 60a versehen, wobei die ersten Eingänge der ODER-G-atter 61 und 61a miteinander und mit einem Eingang verbunden sind, der mit "Oszillator 1" bezeichnet ist. Die ersten Eingänge der ODER-Gatter 60 und 60a sind in einer ähnlichen Weise miteinander und mit einem mit "Oszillator 2" bezeichneten Eingang verbunden, sodaß einer der Oszillatoren zu Beginn des Prozesses ausgewählt werden kann.
Patentansprüche :
00982-1/1705

Claims (6)

  1. -6- - T 1035
    Patentansprüche :
    Anordnung bei parallel arbeitenden Maschinen, vorzugsweise Rechnern, die einen aus einer Anzahl von Oszillatoren, welche jeweils zu einer bestimmten Maschine gehören, so anschalten kann, daß er synchrone Taktfrequenzimpulse an die parallel arbeitenden Maschinen sendet, dadurch gekennzeichnet, daß jeder Oszillator direkt mit einem ersten Eingang (a) eines ersten (4) von zwei (4, 5) UND-Gattern, die zu den entsprechenden Maschinen gehören, verbunden ist, wobei der andere Eingang (b) des ersten UND-Gatters (4) und ein erster Eingang (a) des zweiten UND-Gatters (5) mit einem bistabilen Flipflop (6) verbunden sind, während der zweite Eingang (b) des zweiten UND-Gatters (5) direkt mit dem Oszillator (1a) verbunden ist, der zu einer benachbarten Maschine (B) gehört, und daß das bistabile Flipflop (6) durch eine Einheit (7) getriggert wird, die die Oszillatorimpulse überwacht.
  2. 2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Detektoreinheit (7) aus einer Schaltung (71, 72, 73, 74) besteht, die die Dauer der Oszillatorimpulse und der Impulspausen überwacht und diesen Zeiten proportionale Signale erzeugt und mit einer Spannungspegel-Diskriminatorschaltung (76) verbunden ist.
  3. 3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die diese Zeiten überwachende Schaltung aus einem ersten Verstärker (71), dessen Eingang mit dem Oszillator und dessen Ausgang mit einer ersten Integrationssehalfung (72) verbunden ist, und aus einem zweiten Verstärker (73) besteht, dessen Eingang über einen Inverter mit dem Oszillator und dessen Ausgang mit der zugehörigen Integrationsschaltung (74) verbunden ist, wobei die Ausgänge der Integrationsschaltungen mit dem Pegeldiskrimihator (76) verbunden sind.
    003821/17 05 ~
  4. 4. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß der Pegeldiskriminator (76) aus einem Schmitt-Trigger oder einem Differenzveretärker besteht.
  5. 5. Anordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß das bistabile Flipflop (6) von Detektoreinheiten (7), die zu dem entsprechenden Oszillator gehören, sowie durch Detektoreinheiten getriggert wird, die mit den zu benachbarten Maschinen gehörenden Oszillatoren verbunden sind.
  6. 6. Anordnung nach einigen der vorangehenden Ansprüche, dadurch gekennzeichnet, daß sie eine Schaltung (31, 32, 33) zur Steuerung der Detektoreinheit (7) durch Dehnung der Dauer der Oszillatorimpulse aufweist.
    0 0 9 8 2 1/17 0 5
    Leerseite
DE19691958019 1968-11-15 1969-11-13 Anordnung bei parallel arbeitenden Maschinen Pending DE1958019A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SE15508/68D SE326321B (de) 1968-11-15 1968-11-15

Publications (2)

Publication Number Publication Date
DE1958019A1 true DE1958019A1 (de) 1970-05-21
DE1958019B2 DE1958019B2 (de) 1970-11-26

Family

ID=57808726

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19691958019 Pending DE1958019A1 (de) 1968-11-15 1969-11-13 Anordnung bei parallel arbeitenden Maschinen

Country Status (9)

Country Link
US (1) US3628158A (de)
BE (1) BE741722A (de)
DE (1) DE1958019A1 (de)
DK (1) DK123193B (de)
FR (1) FR2023424A1 (de)
GB (1) GB1287780A (de)
NL (1) NL6917159A (de)
NO (1) NO122159B (de)
SE (1) SE326321B (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0280258A2 (de) * 1987-02-25 1988-08-31 Stratus Computer, Inc. Gerät zur fehlertoleranten Digitaltaktierung

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2059797B1 (de) * 1970-12-04 1972-05-25 Siemens Ag Taktversorgungsanlage
DE2204703C3 (de) * 1971-02-22 1981-05-27 Società Italiana Telecomunicazioni Siemens S.p.A., 20149 Milano Schaltungsanordnung zum Einführen eines Ersatz-Taktsignals in ein PCM-Übertragungssystem
US3795872A (en) * 1972-09-18 1974-03-05 Bell Telephone Labor Inc Protection scheme for clock signal recovery arrangement
US4021784A (en) * 1976-03-12 1977-05-03 Sperry Rand Corporation Clock synchronization system
US4254492A (en) * 1979-04-02 1981-03-03 Rockwell International Corporation Redundant clock system utilizing nonsynchronous oscillators
FR2506478A1 (fr) * 1981-05-20 1982-11-26 Telephonie Ind Commerciale Dispositif pour augmenter la securite de fonctionnement d'une horloge dupliquee
US4446437A (en) * 1981-12-21 1984-05-01 Gte Automatic Electric Labs Inc. Pulse monitor circuit
DE3201864A1 (de) * 1982-01-22 1983-08-04 Robert Bosch Gmbh, 7000 Stuttgart Einrichtung zum synchronisieren taktgesteuerter datenverarbeitungsanlagen
US4691126A (en) * 1985-08-29 1987-09-01 Sperry Corporation Redundant synchronous clock system
FR2607283B1 (fr) * 1986-11-25 1992-02-28 Centre Nat Etd Spatiales Systeme de synchronisation d'elements sequentiels munis chacun d'une horloge interne
JPH0778039A (ja) * 1993-09-08 1995-03-20 Fujitsu Ltd クロック選択制御方式

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3289097A (en) * 1964-05-11 1966-11-29 Gen Dynamics Corp Emergency clock pulse standby system
US3329905A (en) * 1964-05-21 1967-07-04 Gen Dynamics Corp High speed switchover circuit
US3479603A (en) * 1966-07-28 1969-11-18 Bell Telephone Labor Inc A plurality of sources connected in parallel to produce a timing pulse output while any source is operative
US3431510A (en) * 1967-10-13 1969-03-04 Gen Time Corp Oscillator system with malfunction detecting means and automatic switch-over circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0280258A2 (de) * 1987-02-25 1988-08-31 Stratus Computer, Inc. Gerät zur fehlertoleranten Digitaltaktierung
EP0280258A3 (en) * 1987-02-25 1990-05-02 Stratus Computer, Inc. Fault-tolerant digital timing apparatus and method

Also Published As

Publication number Publication date
SE326321B (de) 1970-07-20
FR2023424A1 (de) 1970-08-21
US3628158A (en) 1971-12-14
BE741722A (de) 1970-04-16
NO122159B (de) 1971-05-24
DE1958019B2 (de) 1970-11-26
GB1287780A (en) 1972-09-06
NL6917159A (de) 1970-05-20
DK123193B (da) 1972-05-23

Similar Documents

Publication Publication Date Title
DE1951863A1 (de) Digital betriebener Impulsverhaeltnis-Modulator
DE4231175C1 (de) Anordnung zur Taktrückgewinnung
DE1958019A1 (de) Anordnung bei parallel arbeitenden Maschinen
DE2703395C3 (de) Schaltungsanordnung zum Rückgewinnen kodierter Binärinformation
DE2551686A1 (de) Digitale vorrichtung zur erkennung einer nrz-nachricht
DE2853546C2 (de) Prüfschaltung für mindestens zwei synchron arbeitende Taktgeber
DE2433885B2 (de) Verfahren und vorrichtung zum synchronisieren der eingangsschaltung eines elektronischen testinstruments auf zu pruefende signalfolgen
DE1808274A1 (de) Schaltungsanordnung zur UEberwachung einer redundanten Regeleinrichtung
DE3486447T2 (de) Lock-Detektor für eine digitale Phasenregelschleife
DE1268197B (de) Schaltungsanordnung zur Erzeugung zweier um 90 phasenverschobener Impulsreihen
DE2926857A1 (de) Schaltungsanordnung zur ermittlung eines fehlerhaften oszillators in einer schleifenschaltung
DE2938043C2 (de)
DE2943552C2 (de)
DE2246590A1 (de) Schaltungsanordnung zum synchronisieren von eingangsimpulsen mit einem taktpuls
DE1512368A1 (de) Schaltanordnung fuer den Empfang und zur Umwandlung von Signalen
DE3924907A1 (de) Redundante taktgeberanordnung
EP0015226B1 (de) Schaltungsanordnung zum Speichern der Phasenlage einer Wechselspannung
DE69303086T2 (de) Phasen- und Frequenzkomparator
DE69006271T2 (de) Vorrichtung zum Empfang von über zwei kapazitiv gekoppelte Leitungen durchgehenden Informationen, insbesondere für Kraftfahrzeuge.
DE2313186C3 (de)
EP0207323B1 (de) Phasensynchronismus-Detektor
DE19841203C1 (de) Digitale Schaltung
DE2811636A1 (de) Synchronisation eines lokalen oszillators mit einem referenzoszillator
DE10028369C2 (de) Schaltungsanordnung zur Aufnahme eines Eingangssignals und zur Weiterleitung von diesem entsprechenden Ausgangssignalen in parallel arbeitenden Schaltungszweigen
DE2326316C2 (de) Verfahren und Anordnung zur Zählersynchronisierung