DE19511596B4 - Verfahren zum Ätzen von Halbleiterwafern - Google Patents

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Abstract

Verfahren zum Ätzen von Halbleiterwafern, mit folgenden Schritten:
einem Schritt des Ausbildens – auf zumindest einer Hauptoberfläche eines Halbleiterwafers – einer Vielzahl von Chipmustern, die einen vorbestimmten Bereich zum Ausbilden eines dünnen Abschnitts und ein erstes elektrisch leitendes Verdrahtungsteil entlang ihrer äußeren Peripherieabschnitte aufweisen, wobei auf der Hauptoberfläche des Halbleiterwafers Hauptschaltungen vorgesehen sind; und
einem Schritt des Ausbildens – auf. der Hauptoberfläche des Wafers – eines zum Ätzen dienenden zweiten elektrisch leitenden Verdrahtungsteils, das einen vorbestimmten Abstand bezüglich des ersten elektrisch leitenden Verdrahtungsteils aufrechterhält und eine Höhe aufweist, die im wesentlichen die gleiche ist, wie die Höhe des ersten elektrisch leitenden Verdrahtungsteils;
wobei ein für einen Abschnitt des zweiten elektrisch leitenden Verdrahtungsteils vorgesehener ausgedehnter Abschnitt einen Kontakt mit dem ersten elektrisch leitenden Verdrahtungsteil vermeidet, elektrisch mit einem vorbestimmten Bereich, der einen dünnen Abschnitt in den Chipmustern bildet, verbunden ist und wobei eine vorbestimmte Spannung aus einer externen...

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung, bei der dünne Siliziumbereiche durch elektrochemische Stopätzung gebildet werden, sowie auf ein Verfahren zur Herstellung einer derartigen Halbleitervorrichtung.
  • In den letzten Jahren wurde vermehrt das elektrochemische Stopätzungsverfahren verwendet, bei dem während der Ausbildung eines dünnen Siliziumbereichs auf einen Halbleiterwafer das Ätzen dann automatisch gestoppt wird, wenn die Dicke des dünnen Siliziumbereichs einen vorbestimmten Wert erreicht hat. Bei einer derartigen elektrochemischen Stopätzung wird eine von einer externen Einheit her zugeführte Spannung so gesteuert, daß die Dicke des dünnen Siliziumbereichs den gewünschten Wert erreicht.
  • Nachfolgend wird unter Bezugnahme auf die Zeichnung eine Waferstruktur näher beschrieben, die eine herkömmliche Halbleitervorrichtung darstellt, wie sie beim elektrochemischen Stopätzungsverfahren verwendet wird. Ebenso wird nachstehend ein Fall beschrieben, bei dem beispielsweise eine Membran als dünner Siliziumbereich mittels einer elektrochemischen Stopätzung ausgebildet wird.
  • In 7 ist anhand einer Draufsicht schematisch ein Halbleiterwafer 19 gezeigt, bei dem eine Vielzahl herzustellender Chips 20 (die nachfolgend als Chipmuster bezeichnet werden), auf denen eine (nicht gezeigte) Membran mit einer vorbestimmten Dicke ausgebildet wird, auf der Oberfläche des Wafers vorgesehen sind, wobei zwischen ihnen eine Anreiß- bzw. Markierungslinie 21 vorgesehen ist; im Peripheriebereich des Wafers ist ferner ein stark dotierter N+-Bereich 22 (der nachfolgend als Schicht mit niedrigem Widerstand bezeichnet wird) so ausgebildet, daß er alle Chipmuster 20 umgibt.
  • In 8 ist anhand einer Querschnittsansicht entlang einer Linie B-B der 7 eine Halbleiterstruktur zwischen den Chipmustern 20 im Halbleiterwafer 19 gezeigt. Demgemäß ist in den Anreißbereichen zwischen den Chipmustern 20 eine N-Typ-Epitaxialschicht 23 vorgesehen, eine Schicht 24 mit niedrigem Widerstand ist wie im Peripheriebereich des Wafers vorgesehen und Aluminiumverdrahtungen 25 zum Ätzen sind direkt auf der Schicht 24 mit niedrigem Widerstand ausgebildet. Von einer externen Einheit her wird an die zum Ätzen vorgesehenen Aluminiumverdrahtungen 25 eine positive Spannung angelegt, um auf vorbestimmten Bereichen der Chipmuster 20 durch Ätzen eine (nicht gezeigte) Membran auszubilden. Im Peripheriebereich des Chipmusters 20 ist auf einem Feldoxydfilm 27, der mit einem P+-Isolationsbereich 28 in Verbindung steht, ferner eine zum Erden dienende Aluminiumverdrahtung 26 (die nachfolgend als Masse-Aluminiumverdrahtung bezeichnet wird) vorgesehen. Der Feldoxydfilm 27 ist auf einem vorbestimmten, mit dem Anreißbereich nicht übereinstimmenden Abschnitt ausgebildet.
  • Die den niedrigen Widerstand aufweisende Schicht 24 wird in den Anreißbereich eindiffundiert, da hierdurch selbst dann, wenn die zum Ätzen dienende Aluminiumverdrahtung 25 aufgrund von Photodefekten oder Schrammen unterbrochen ist, während des Ätzens die Spannung unter Verwendung der den niedrigen Widerstand aufweisenden Schicht 24 zuverlässig an die den niedrigen Widerstand aufweisende (nicht gezeigte) N-Epitaxialschicht des Membranbereichs im Chipmuster 20 angelegt wird. Der Feldoxydfilm 27 ist weiterhin nicht auf dem gesamten Anreißbereich ausgebildet, um dadurch eine Verkürzung der Lebensdauer einer (nicht gezeigten) Klinge während des Zerschneidens des Halbleiterwafers in einzelne Chips (Dices) in einem nachfolgenden Schritt zu vermeiden.
  • Bei Verwendung der vorstehend beschriebenen Waferstruktur wird an die Epitaxialschicht in den die Membran bildenden Abschnitten aller herzustellender Muster eine Spannung angelegt, die der externen Spannung entspricht.
  • Bei Verwendung des diesen Aufbau aufweisenden Halbleiterwafers 19 wird die elektrochemische Stopätzung unter Verwendung der in 9 gezeigten Einrichtung durchgeführt. Gemäß 9 ist der Halbleiterwafer 19 an einer nicht zu ätzenden Oberfläche mit einem Schutzfilm 29, der beispielsweise aus Wachs oder dergl. besteht, bedeckt und ist an einer Keramikplatte 30 befestigt. In diesem Zustand wird der Halbleiterwafer 19 in eine Ätzlösung 31, bei der es sich beispielsweise um Kalilauge (KOH) handelt, in der Weise eingetaucht, daß zumindest die zu ätzenden Abschnitte völlig darin eingetaucht sind. Die den niedrigen Widerstand aufweisenden Schichten 22 oder die zum Ätzen dienenden Aluminiumverdrahtungen 25 im Peripheriebereich des Wafers sind direkt an eine Platinelektrode 32 angeschlossen, so daß die positive Spannung der N-Epitaxialschicht des Membranbereichs im Chipmuster 20 zugeführt wird. An eine weitere Platinelektrode 32, die in die Ätzlösung 31 eingetaucht ist, wird eine negative Spannung angelegt. Auf diese Weise wird eine Membran in dem Chipmuster 20 des Halbleiterwafers 19 gebildet. Im Verlaufe der Herstellung der vorstehend beschriebenen herkömmlichen Halbleitervorrichtung treten jedoch folgende Probleme auf.
  • Ein erstes Problem besteht darin, daß auf einem gestuften Abschnitt des Oxydfilms zwischen der zum Ätzen dienenden Aluminiumverdrahtung 25 und der Masse-Aluminiumverdrahtung 26 ein gestufter Abschnitt zurück bleibt, wodurch es schwierig wird, eine Membran mit einer gewünschten Dicke zu erhalten.
  • Dieser Zustand wird nachfolgend unter Bezugnahme auf 10(A) beschrieben.
  • Die zum Ätzen dienenden Aluminiumverdrahtungen 25 und die Masse-Aluminiumverdrahtung 26 werden mittels Aluminiumbedampfung oder durch Kathodenzerstäubung abgelagert und unter Verwendung eines Photoresists bzw. Photolacks mit dem gewünschten Muster versehen. Die Masse-Aluminiumverdrahtung 26 ist über den Feldoxydfilm 27 mit dem P-Typ-Substrat 34 verbunden. Die zum Atzen dienenden Aluminiumverdrahtungen 25 und die Masse-Aluminiumverdrahtung 26 haben daher unterschiedliche Höhen, so daß im Oxydfilm zwischen beiden eine Stufe 35 mit einer Höhe von ungefähr 1 μm entsteht. Wenn die Aluminiumverdrahtung der Photoätzung unterzogen wird, gelingt es dem Photoresist daher nicht, an dem gestuften Abschnitt 35 des Oxydfilms eine konstante Dicke anzunehmen. Daher tritt eine unzureichende Belichtung auf, wodurch auf diesem Abschnitt Photorestistmaterial und Aluminium 36 verbleibt, wie dies in der Zeichnung mittels einer unterbrochenen Linie angedeutet ist. Die Masse-Aluminiumverdrahtung 26 und die zum Ätzen dienende Aluminiumverdrahtung 25 werden daher von dem zurückbleibenden Aluminium 36 kurzgeschlossen.
  • Wenn das Ätzen in diesem Zustand durchgeführt wird, wird ein in der Zeichnung durch einen Pfeil angedeuteter Strompfad 37 hervorgerufen, da die Masse-Aluminiumverdrahtung 26 nicht mit dem P-Typ-Substrat 34 verbunden ist, und es fließt ein Leckstrom zum P-Typ-Substrat 34 hin. Das Potential an diesem Leckabschnitt des P-Typ-Substrats 34 steigt daraufhin an und die Dicke der Membran wird um den kurzgeschlossenen Abschnitt herum größer als die gewünschte Dicke.
  • Ein zweites Problem liegt darin, daß der den niedrigen Widerstand aufweisende Bereich 24 auf der Anreißlinie 21 aufgrund eines Photodefekts mit der Isolation 28 in dem herzustellenden Muster verbunden ist, was es schwierig macht, wie beim vorstehend erwähnten ersten Problem die Membran mit einer gewünschten Dicke zu erhalten.
  • Dieser Zustand wird nachfolgend unter Bezugnahme auf 10(B) näher erläutert.
  • Der auf einem vorbestimmten Abschnitt des Anreißbereichs ausgebildete, den niedrigen Widerstand aufweisende Bereich 24 wird unter Verwendung eines Photoresists, durch entsprechende Bemusterung eines Maskierungsmaterials und selektives Dispergieren von Verunreinigungen erhalten. Wenn bei diesem Herstellungsverfahren ein Photodefekt auftritt, so werden die den niedrigen Widerstand aufweisende Schicht 24 auf dem Aufreißbereich 21 und die Isolation 28 im Chipmuster 20 jedoch oftmals kurzgeschlossen. In diesem Fall beträgt die Durchbruchspannung am kurzgeschlossenen Abschnitt ungefähr 5 Volt. Das vorstehend erwähnte Kurzschließen stellt hier kein Problem dar, wenn die elektrochemische Stopätzung bei einer Spannung durchgeführt wird, die nicht höher als die Durchbruchspannung ist.
  • Wenn die Dicke der Membran durch Anlegen einer Spannung aus einer externen Einheit zu steuern ist, wird jedoch eine Spannung von beispielsweise 7 Volt, die größer als die Durchbruchsspannung ist, an die zum Ätzen dienende Aluminiumverdrahtung 25 angelegt, um eine Membran mit einer gewünschten Dicke zu erhalten. In diesem Fall bildet sich jedoch ein in der Zeichnung mit einem Pfeil angedeuteter Strompfad 38 aus, wobei von diesem Abschnitt zum P-Typ-Substrat 34 hin ein Leckstrom fließt.
  • Selbst in diesem Fall wird daher die Dicke der Membran um den kurzgeschlossenen Abschnitt herum größer als die gewünschte Dicke, und zwar aus dem gleichen Grund wie bei dem vorstehend erwähnten ersten Problem.
  • Bei einem Herstellungsprozeß, bei dem unter Verlaß auf die Waferstruktur der vorstehend beschriebenen herkömmlichen Halbleitervorrichtung eine elektrochemische Stopätzung ausgeführt wird, weist der Wafer keine akzeptable Qualität auf, oder es ist notwendig, ein Chipmuster an diesem Abschnitt auszuschließen, falls aufgrund des zurückbleibenden Aluminiums ein Kurzschluß auftritt. Wenn versucht wird, eine Membran mit einer gewünschten Dicke zu erhalten, indem von einer externen Einheit her eine Spannung zugeführt wird, die größer als die Durchbruchsspannung ist, bei der die den niedrigen Widerstand aufweisende Schicht und die Isolationsschicht kurzgeschlossen sind, und wenn ein Kurzschluß auftritt, weist der Wafer keine akzeptable Qualität auf oder das Chipmuster dieses Abschnitts muß ausgeschlossen werden.
  • Bei der zur Ausbildung der vorstehend beschriebenen Membranen verwendeten elektrochemischen Stopätzungstechnologie tritt ein weiteres Problem auf. Elektrochemische Stopätzungstechnologien wurden beispielsweise in der ungeprüften japanischen Patentanmeldung (Kokai) Nr. 4-239183 und der japanischen Patentschrift (Kokoku) Nr. 4-50736 offenbart; diese Verfahren werden nachstehend unter Bezugnahme auf die 16 und 17 im einzelnen beschrieben. 16 ist eine Draufsicht eines Siliziumwafers 200 vor der Durchführung der elektrochemischen Ätzung und 17 ist eine Querschnittsansicht entlang einer Linie A-A der 16. Auf einem P-Typ-Siliziumsubstrat 201 wird eine N-Typ-Epitaxialschicht 202 ausgebildet und mit einem membranbildenden Bereich 203 sowie einem Peripherieschaltungsbereich 204 versehen. In der N-Typ-Epitaxialschicht 202 auf dem membranbildenden Bereich 203 werden vier P-Typ-Verunreinigungs-Diffusionsbereiche (Piezo-Widerstandsschichten) 205, 206, 207 und 208 ausgebildet. Die P-Typ-Verunreiniqungsdiffusionsbereiche (Piezo-Widerstandsschichten) 205, 206, 207 und 208 werden gemäß der Darstellung in 18 in Brückenschaltung miteinander verbunden, an einen ersten Verbindungsanschluß a wird eine Spannung Vcc angelegt, an einen zweiten Verbindungsanschluß b wird Massepotential angelegt und über einen dritten und vierten Verbindungsanschluß c bzw. d wird eine Ausgangsspannung Vout abgegriffen und einem Verstärker OP1 zugeführt. Der Verstärker OP1 ist im Peripherischaltungsbereich 104 der 17 ausgebildet und besteht aus verschiedenen Schaltungselementen wie beispielsweise NPN-Transistoren 109 und dergl., die über einen PN-Übergang isoliert sind. Auf der Oberfläche des Siliziumwafers 200 erstreckt sich in der Nähe der Anreißlinie eine für das Massepotential vorgesehene Aluminiumverdrahtung 210, um am PN-Übergang Massepotential bereitzustellen und um an die Brückenschaltung der 18 Massepotential anzulegen. Um das P-Typ-Siliziumsubstrat 201 zu ätzen ist es darüberhinaus erforderlich, von der externen Einheit her eine Spannung anzulegen. Zu diesem Zweck erstreckt sich auf der Anreißlinie eine zum Ätzen dienende Aluminiumverdrahtung 211 und von der Aluminiumverdrahtung 211 erstreckt sich zur N-Typ-Epitaxialschicht 202 im membranbildenden Bereich 203 eine Aluminiumverdrahtung 212. Um das elektrochemische Ätzen durchzuführen wird der Siliziumwafer 200 in eine Ätzlösung eingetaucht, worauf an die Aluminiumverdrahtungen 211 und 212 eine Spannung angelegt wird, um das P-Typ-Siliziumsubstrat 201 im membranbildenden Bereich 203 zu entfernen und um dadurch eine Membran auszubilden.
  • Die Aluminiumverdrahtungen 210, 211 und 212 wurden jedoch ausgebildet, indem auf der gesamten Oberfläche des Siliziumwafers 200 ein Aluminiumfilm ausgebildet wurde und indem gleichzeitig das Photoätzen unter Verwendung eines Stücks einer Maske durchgeführt wurde. Wenn zum Zeitpunkt des Ätzens der Aluminiumverdrahtungen 210, 211 und 212 ein Photodefekt vorliegt (wie beispielsweise ein durch Kratzer in der Maske oder Partikel hervorgerufener Defekt), werden die für das Massepotential vorgesehene Aluminiumverdrahtung 210 und die zum Ätzen dienende Aluminiumverdrahtung 212 aufgrund des in den 16 und 17 gezeigten zurückbleibenden Aluminiums 213 oftmals kurzgeschlossen. Infolgedessen fließt während des elektrochemischen Ätzens aus der zum Ätzen dienenden Aluminiumverdrahtung 211 ein Leckstrom über die für das Massepotential vorgesehene Aluminiumverdrahtung 210 zum P-Typ-Siliziumsubstrat 201. Das Auftreten dieses Leckstroms führt dazu, daß das Potential des P-Typ-Siliziumsubstrats 201 ansteigt, was eine Unterbrechung des Ätzens zur Folge hat, wodurch es schwierig wird, eine Membran mit einer gewünschten Dicke zu erhalten. Das heißt, wenn gemäß der Darstellung in 19 während des elektrochemischen Ätzens kein Kurzschluß auftritt, nimmt die angelegte Spannung am PN-Übergangsabschnitt abrupt ab und es liegt im PN-Übergangsabschnitt ein minimales Ätzpotential Vth vor. Der Ätzvorgang endet daher im PN-Übergangsabschnitt. Wenn jedoch ein Kurzschluß auftritt, nimmt die Spannungsverteilung im P-Typ-Siliziumsubstrat 201 entsprechend der Darstellung durch eine unterbrochene Linie allmählich ab, das minimale Ätzpotential Vth wird auf einen Pegel eingestellt, der einer mittleren Dicke des P-Typ-Siliziumsubstrats 201 entspricht, und der Ätzvorgang endet an einem Abschnitt, der dem minimalen Ätzpotential Vth entspricht, wodurch es schwierig wird, eine Membran mit einer gewünschten Dicke zu erhalten.
  • Folglich ist im vorstehend beschriebenen Stand der Technik die Ausbeute während des Herstellungsprozesses zur Ausbildung von Membranen unter Verwendung einer elektrochemischen Stopätzung unvermeidbar gering.
  • Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zum Ätzen von Halbleiterwafern zu schaffen, bei dem Schwankungen beim Ätzen als Folge eines effizienten Anlegens einer gewünschten Spannung an alle Chipmuster wirksam unterdrückt werden können.
  • Weiterhin soll mit der Erfindung ein Verfahren zum Herstellen von Halbleitervorrichtungen geschaffen werden, das in der Lage ist, einen dünnen Abschnitt mit einer vorbe stimmten Dicke zuverlässig auszubilden, wobei gleichzeitig das Fließen eines Leckstroms von dem zum elektrochemischen Ätzen vorgesehenen Leiter zum P-Typ-Siliziumsubstrat verhindert werden soll.
  • Weiterhin soll mit der Erfindung erreicht werden, daß die elektrochemische Stopätzung in vorteilhafter Weise durchgeführt werden kann, und zwar ohne das Auftreten von Leckstrom zuzulassen, der durch zurückbleibendes Aluminium hervorgerufen wird.
  • Schließlich soll es die vorliegende Erfindung ermöglichen, die elektrochemische Stopätzung unabhängig vom Anlegen einer Spannung in vorteilhafter Weise durchzuführen, indem ein Kurzschluß zwischen der den niedrigen Widerstand aufweisenden Schicht im Anreißbereich und der Isolation vermieden wird.
  • Die der Erfindung zugrundeliegende Aufgabe wird mit dem im Anspruch 1 angegebenen Verfahrensschritten gelöst.
  • Die Erfindung schlägt demnach ein Verfahren zum Ätzen von Halbleiterwafern vor, das folgende Schritte umfaßt:
    einen Schritt des Ausbildens einer Vielzahl von Chipmustern auf der Hauptoberfläche eines Halbleiterwafers, die einen vorbestimmten Bereich zum Ausbilden eines dünnen Abschnitts und ein erstes elektrisch leitendes Verdrahtungsteil entlang ihrer äußeren Peripheriebereiche aufweisen; und
    einen Schritt des Ausbilden eines zum Ätzen dienenden zweiten elektrisch leitenden Verdrahtungsteils auf der Hauptoberfläche des Wafers in einem vorbestimmten Abstand von dem ersten elektrisch leitenden Verdrahtungsteil, wobei dieses zweite Verdrahtungsteil eine Höhe aufweist, die im wesentlichen die gleiche ist, wie die Höhe des ersten elektrisch leitenden Verdrahtungsteils;
    wobei ein für einen Abschnitt des zweiten elektrisch leitenden Verdrahtungsteils vorgesehener ausgedehnter Abschnitt, der das erste elektrisch leitende Verdrahtungsteil umgeht, elektrisch mit einem vorbestimmten Bereich, der einen dünnen Abschnitt in den Chipmustern bildet, verbunden ist, und wobei von einer externen Einheit her eine vorbestimmte Spannung an das zweite elektrisch leitende Verdrahtungsteil angelegt wird, um den gewünschten dünnen Abschnitt im vorbestimmten Bereich zu bilden.
  • Gemäß einer Weiterbildung des erfindungsgemäßen Verfahrens zum Herstellen von Halbleiterwafern wird das erste elektrisch leitende Verdrahtungsteil auf einer Isolationsschicht ausgebildet und das zweite elektrisch leitende Verdrahtungsteil wird auf einer Isolationsschicht ausgebildet, die eine Dicke aufweist, die im wesentlichen die gleiche ist, wie die des Isolationsteils.
  • Gemäß einer anderen Weiterbildung der Erfindung kann das zweite elektrisch leitende Verdrahtungsteil in der Form eines Gitters auf der Hauptoberfläche des Halbleiterwafers ausgebildet werden. Darüberhinaus ist es möglich, die zweiten elektrisch leitenden Verdrahtungsteile so auszubilden, daß sie die äußeren Peripheriebereiche der einzelnen Chipmuster umgeben, und es ist ferner möglich, sie über dritte elektrisch leitende Verdrahtungsteile miteinander elektrisch zu verbinden.
  • Gemäß einer noch anderen Weiterbildung der Erfindung können die zweiten elektrisch leitenden Verdrahtungsteile und die dritten elektrisch leitenden Verdrahtungsteile im gleichen Verfahrensschritt unter Verwendung des gleichen Materials ausgebildet werden.
  • Weiterhin ist es bei dem erfindungsgemäßen Verfahren zum Ätzen von Halbleiterwafern möglich, in dem ausgedehnten Abschnitt, der in einem Abschnitt des zweiten elektrisch leitenden Verdrahtungsteils vorgesehen ist, ein Diodenelement auszubilden.
  • Gemäß einer noch anderen Weiterbildung des erfindungsgemäßen Verfahrens zum Ätzen von Halbleiterwafern wird das zweite elektrisch leitende Verdrahtungsteil auf der Oberfläche des Substrats unter Aufrechterhaltung eines vorbestimmten Zwischenraums relativ zu dem ersten elektrisch leitenden Verdrahtungsteils und mit der gleichen Höhe wie dieses ausgebildet, wobei das zweite elektrisch leitende Verdrahtungsteil in der Nähe des ersten elektrisch leitenden Verdrahtungsteils ausgebildet wird, um durch Anlegen einer vorbestimmten Spannung an das zweite elektrisch leitende Verdrahtungsteil die elektro-chemische Stopätzung auszuführen. In diesem Fall wird an die Chipmuster eine Spannung angelegt, die nahezu die gleiche ist, wie die über das zweite elektrisch leitende Verdrahtungsteil angelegte Spannung. Folglich wird im Oxydfilm keine Stufe ausgebildet, es verbleibt kein Aluminiumrückstand, nachdem die Aluminiumverdrahtung der Photoätzung unterzogen worden ist, und die elektrochemische Stopätzung kann in vorteilhafter Weise durchgeführt werden, ohne daß das Auftreten eines durch zurückbleibendes Aluminium hervorgerufenen Leckstroms zugelassen wird.
  • Die elektrisch leitenden Verdrahtungsteile werden vorzugsweise über ein Isolationsteil so ausgebildet, daß sie die äußeren Peripheriebereiche der Chipmuster, in denen eine Hauptschaltung ausgebildet wird, umgeben, wobei die benachbarten elektrisch leitenden Verdrahtungsteile unter den benachbarten Chipmustern elektrisch miteinander verbunden sind, um dadurch eine Vielzahl von Chipmustern zu bilden, die eine von Anreißbereichen umgebene Hauptschaltung bilden, und wobei die elektrisch leitenden Verdrahtungsteile über ein Isolationsteil in der Weise als Gitter ausgebildet werden, daß sie sich entlang mindestens einer Seite jedes der Chipmuster in den Anreißbereichen erstrecken. In jedem Fall wird die elektrochemische Stopätzung durchgeführt, indem an die elektrisch leitenden Verdrahtungsteile eine vorbestimmte Spannung angelegt wird; d.h., an die Membranbereiche wird eine Spannung angelegt, die nahezu gleich groß ist, wie die über die elektrisch leitenden Verdrahtungsteile angelegte Spannung.
  • Erfindungsgemäß wird daher erreicht, daß während der Photoätzung der Aluminiumverdrahtung kein Photodefekt auftritt, daß Kurzschlüsse zwischen der den niedrigen Widerstand aufweisenden Schicht und der Isolation in den Anreißbereichen vermieden werden können und daß die elektrochemische Stopätzung durch Anlegen irgendeiner Spannung in vorteilhafter Weise durchgeführt werden kann.
  • Die Erfindung wird nachstehend anhand der Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher erläutert. Es zeigen:
  • 1 anhand einer Draufsicht und in einem vergrößerten Maßstab erfindungsgemäße Halbleiterwafer;
  • 2 anhand einer Draufsicht und in einem vergrößerten Maßstab ein Chipmuster eines erfindungsgemäßen Halbleiterwafers;
  • 3 eine Querschnittsansicht entlang einer Linie A-A der 1;
  • 4 anhand einer Querschnittsansicht schematisch die Struktur des erfindungsgemäßen Halbleiterwafers;
  • 5 anhand einer schematischen Draufsicht eine weitere Ausführungsform der zum Ätzen dienenden Aluminiumverdrahtung der Erfindung;
  • 6 anhand einer schematischen Draufsicht eine weitere Ausführungsform einer zum Ätzen dienenden Aluminiumverdrahtung;
  • 7 anhand eine Draufsicht schematisch den Aufbau eines herkömmlichen Halbleiterwafers;
  • 8 eine Querschnittsansicht entlang einer Linie B-B der 7;
  • 9 anhand einer schematischen Darstellung den Aufbau eines Geräts zur elektrochemischen Stopätzung;
  • 10(A) eine Querschnittsansicht zur Erläuterung des Auftretens von Leckstrom, der durch nach dem Ätzen zurückbleibendes Aluminium hervorgerufen wird;
  • 10(B) eine Querschnittsansicht zur Erläuterung des Auftretens von Leckstrom, der durch Photodefekte hervorgerufen wird;
  • 11(A) eine schematische Darstellung zur Erläuterung der Struktur eines Wafers, bei dem die vorliegende Erfindung für ein AA-Schlüsselmuster in die Praxis umgesetzt ist, wobei 11(B) anhand einer Draufsicht einen Hauptabschnitt in vergrößertem Maßstab zeigt und wobei 11(A) eine Querschnittsansicht entlang einer Linie A-A' der 11(B) ist;
  • 12(A) und 12(B) Darstellungen zur Erläuterung des Auftretens von Leckstrom bei einem herkömmlichen Wafermuster, wobei 12(A) eine Draufsicht auf einen Halbleiterwafer ist, 12(B) anhand einer Draufsicht einen Hauptabschnitt in vergrößertem Maßstab zeigt und wobei 12(C) eine Querschnittsansicht entlang einer Linie B-B' der 12(B) ist;
  • 13(A) und 13(B) Darstellungen zur Erläuterung des Auftretens von Leckstrom bei einem herkömmlichen Wafermuster, wobei 13(A) anhand einer Draufsicht einen größeren Abschnitt in vergrößertem Maßstab zeigt und wobei 13(B) eine Querschnittsansicht entlang einer Linie D-D' der 13(A) ist;
  • 14 eine schematische Darstellung zur Erläuterung der elektrochemischen Stopätzung;
  • 15 eine schematische Darstellung zur Erläuterung der Struktur eines Anreißbereichs, der dazu dient, die elektrochemische Stopätzung in die Praxis umzusetzen;
  • 16 anhand einer Draufsicht einen herkömmlichen Siliziumwafer;
  • 17 eine Querschnittsansicht entlang einer Linie A-A der 16;
  • 18 anhand eines Schaltplans eine elektrische Schaltung eines Halbleiter-Drucksensors;
  • 19 schematische Darstellung zur Erläuterung von im Stand der Technik auftretenden Problemen;
  • 20 anhand einer Draufsicht einen Siliziumwafer zum Herstellen eines Halbleiter-Drucksensors gemäß einem dritten Ausführungsbeispiel;
  • 21 eine Querschnittsansicht entlang einer Linie B-B der 20;
  • 22 anhand eines Schaltplans eine elektrische Schaltung eines Halbleiter-Drucksensors;
  • 23 anhand einer Querschnittsansicht einen Verfahrensschritt bei der Herstellung des Halbleiter-Drucksensors des dritten Ausführungsbeispiels;
  • 24 anhand einer Draufsicht eine Photomaske;
  • 25 anhand einer Querschnittsansicht einen weiteren Verfahrensschritt bei der Herstellung des Halbleiter-Drucksensors des dritten Ausführungsbeispiels;
  • 26 anhand einer Querschnittsansicht einen weiteren Verfahrensschritt bei der Herstellung des Halbleiter-Drucksensors des dritten Ausführungsbeispiels;
  • 27 anhand einer Draufsicht eine Maske zum Entfernen von Material, das Kurzschlüsse hervorruft;
  • 28 anhand einer Querschnittsansicht einen weiteren Verfahrensschritt bei der Herstellung des Halbleiter-Drucksensors des dritten Ausführungsbeispiels;
  • 29 anhand einer Querschnittsansicht einen weiteren Verfahrensschritt bei der Herstellung des Halbleiter-Drucksensors des dritten Ausführungsbeispiels;
  • 30 anhand einer Querschnittsansicht einen weiteren Verfahrensschritt bei der Herstellung des Halbleiter-Drucksensors des dritten Ausführungsbeispiels;
  • 31 anhand einer Querschnittsansicht einen weiteren Verfahrensschritt bei der Herstellung des Halbleiter-Drucksensors des dritten Ausführungsbeispiels;
  • 32 anhand einer Querschnittsansicht einen weiteren Verfahrensschritt bei der Herstellung des Halbleiter-Drucksensors des dritten Ausführungsbeispiels;
  • 33 anhand einer Querschnittsansicht einen weiteren Verfahrensschritt bei der Herstellung des Halbleiter-Drucksensors des dritten Ausführungsbeispiels;
  • 34 anhand einer Draufsicht einen Siliziumwafer zum Zeitpunkt der Herstellung eines Halbleiter-Drucksensors eines vierten Ausführungsbeispiels;
  • 35 eine Querschnittsansicht entlang einer Linie C-C der 34;
  • 36 eine Querschnittsansicht entlang einer Linie D-D der 34;
  • 37 anhand einer Querschnittsansicht einen Verfahrensschritt bei der Herstellung des Halbleiter-Drucksensors des vierten Ausführungsbeispiels;
  • 38 anhand einer Querschnittsansicht einen weiteren Schritt zur Herstellung des Halbleiter-Drucksensors des vierten Ausführungsbeispiels;
  • 39 anhand einer Querschnittsansicht einen weiteren Schritt zur Herstellung des Halbleiter-Drucksensors des vierten Ausführungsbeispiels;
  • 40 anhand einer Querschnittsansicht einen weiteren Schritt zur Herstellung des Halbleiter-Drucksensors des vierten Ausführungsbeispiels;
  • 41 anhand einer Querschnittsansicht einen weiteren Schritt zur Herstellung des Halbleiter-Drucksensors des vierten Ausführungsbeispiels;
  • 42 anhand einer Querschnittsansicht einen weiteren Schritt zur Herstellung des Halbleiter-Drucksensors des vierten Ausführungsbeispiels;
  • 43 anhand einer Querschnittsansicht einen weiteren Schritt zur Herstellung des Halbleiter-Drucksensors des vierten Ausführungsbeispiels;
  • 44 anhand einer Querschnittsansicht einen weiteren Schritt zur Herstellung des Halbleiter-Drucksensors des vierten Ausführungsbeispiels;
  • 45 anhand einer Querschnittsansicht einen weiteren Schritt zur Herstellung des Halbleiter-Drucksensors des vierten Ausführungsbeispiels;
  • 46 anhand einer Querschnittsansicht einen Verfahrensschritt bei der Herstellung des Halbleiter-Drucksensors eines fünften Ausführungsbeispiels;
  • 47 anhand einer Querschnittsansicht einen weiteren Schritt zur Herstellung des Halbleiter-Drucksensors des fünften Ausführungsbeispiels;
  • 48 anhand einer Querschnittsansicht einen weiteren Schritt zur Herstellung des Halbleiter-Drucksensors des fünften Ausführungsbeispiels;
  • 49 anhand einer Querschnittsansicht einen weiteren Schritt zur Herstellung des Halbleiter-Drucksensors des fünften Ausführungsbeispiels;
  • 50 anhand einer Querschnittsansicht einen weiteren Schritt zur Herstellung des Halbleiter-Drucksensors des fünften Ausführungsbeispiels;
  • 51 anhand einer Querschnittsansicht einen Verfahrensschritt bei der Herstellung des Halbleiter-Drucksensors eines sechsten Ausführungsbeispiels;
  • 52 anhand einer Querschnittsansicht einen weiteren Schritt zur Herstellung des Halbleiter-Drucksensors des sechsten Ausführungsbeispiels;
  • 53 anhand einer Querschnittsansicht einen weiteren Schritt zur Herstellung des Halbleiter-Drucksensors des sechsten Ausführungsbeispiels; und
  • 54 anhand einer Querschnittsansicht einen weiteren Schritt zur Herstellung des Halbleiter-Drucksensors des sechsten Ausführungsbeispiels.
  • Ausführungsbeispiel 1:
  • Wie bei einer herkömmlichen Waferstruktur enthält die eine Halbleitervorrichtung dieses Ausführungsbeispiels bildende Waferstruktur eine Vielzahl von Chipmuster, in denen Membranen mit einer vorbestimmten Dicke auf der Oberfläche des Wafers ausgebildet werden, wobei zwischen diesen Anreißbereiche bzw. Zerteilungsbereiche vorgesehen sind und wobei entlang des Peripheriebereichs des Wafers eine einen niedrigen Widerstand aufweisende Schicht ausgebildet ist, um das gesamte Chipmuster zu umgeben (siehe 7). Selbst bei der elektrochemischen Stopätzung der Halbleiterwafer wird der Halbleiterwafer, dessen nicht zu ätzende Oberfläche geschützt ist, in eine Ätzlösung, wie beispielsweise Kalilauge (KOH) eingetaucht und es wird eine positive Spannung wird an die zum Ätzen vorgesehenen Elektroden angelegt (siehe 9).
  • Der Halbleiterwafer dieses Ausführungsbeispiels kann daher mittels eines hinlänglich bekannten Verfahrens zum Herstellen von Halbleitern hergestellt werden und die elektrochemische Stopätzung unter Verlaß auf herkömmliche Einrichtungen durchgeführt werden. Nachfolgend werden daher hauptsächlich diejenigen Teile und Verfahrensschritte näher erläutert, in denen die Erfindung verwirklicht ist.
  • In 1 sind anhand einer Draufsicht größere bzw. Hauptabschnitte von Halbleiterwafern in einem vergrößerten Maßstab schematisch dargestellt.
  • Gemäß 1 sind eine Vielzahl herzustellender Chips 1 (die nachfolgend als Muster bezeichnet werden), in denen Hauptschaltungen wie beispielsweise Meßwiderstände und deren zugeordnete Verarbeitungsschaltung ausgebildet werden, auf der Oberfläche des Wafers vorgesehen, wobei Anreißbereiche bzw. Zerteilungsbereiche 2 zwischen ihnen vorgesehen sind. Mit anderen Worten, die Peripheriebereiche bzw. Umfangsabschnitte der Chipmuster 1 sind von den Anreißbereichen 2 umgeben. Eine zum Ätzen dienende Aluminiumverdrahtung 3, die dem erfindungsgemäßen zweiten elektrisch leitenden Verdrahtungsteil entspricht, ist entlang des äußeren Peripheriebereichs jedes der Chipmuster 1 als elektrisch leitendes Verdrahtungsteil zum Ätzen vorgesehen, über das die zum Durchführen der elektrochemischen Stopätzung erforderliche Spannung zugeführt wird. Die zum Ätzen dienenden Aluminiumverdrahtungen 3 auf den Chipmustern 1 sind über zwei Sätze einer Aluminiumverdrahtung 4, die einem dritten elektrisch leitenden Verdrahtungsteil zwischen den Chipmustern 1 entspricht, elektrisch miteinander verbunden. Bei diesem Ausführungsbeispiel werden die zum Ätzen dienende Aluminiumverdrahtung 3 und die Aluminiumverdrahtung 4 als zweites bzw. drittes elektrisch leitendes Verdrahtungsteil für ein später zu beschreibendes erstes elektrisch leitendes Verdrahtungsteil bezeichnet. Obgleich bei diesem Ausführungsbeispiel zwei Sätze der Aluminiumverdrahtung 4 zwischen den benachbarten Chipmustern 1 angeordnet sind, kann das Ätzen in einem ausreichenden Maße auch dann durchgeführt werden, wenn mindestens eine Aluminiumverdrahtung 4 vorgesehen ist. Darüberhinus kann es sich bei der Aluminiumverdrahtung 4 um (nicht gezeigte) elektrisch leitende Verdrahtungsteile mit einer großen Verdrahtungsbreite handeln. Weiterhin können die zum Ätzen dienende Aluminiumverdrahtung 3 und die Aluminiumverdrahtung 4 aus irgendeinem anderen Metall bestehen.
  • Das Chipmuster des Halbleiterwafers wird nachfolgend in größeren Einzelheiten unter Bezugnahme auf 2 beschrie ben, bei der es sich um eine in einem vergrößerten Maßstab wiedergegebene Darstellung handelt.
  • Entlang des äußeren Peripheriebereichs auf dem Chipmuster 1 ist eine Masse-Aluminiumverdrahtung 5 vorgesehen, bei der es sich um das erste elektrisch leitende Verdrahtungsteil handelt, das dazu dient, den Entwurf des Schaltungsmusters zu erleichtern und die (nicht gezeigte) Schaltung auf dem Chipmuster 1 vor externen Störungen bzw. Rauschen zu schützen. Die unter Bezugnahme auf l beschriebene, zum Ätzen dienende Aluminiumverdrahtung 3 ist derart angeordnet, daß sie die äußere Seite der Masse-Aluminiumverdrahtung 5 umgibt, wobei ein Abschnitt derselben eine (nicht gezeigte) N-Epitaxialschicht eines Membranbereichs 6 im Chipmuster 1 erreicht, ohne jedoch mit der Masse-Aluminiumverdrahtung 5 verbunden zu sein.
  • In einem ausgedehnten Abschnitt zwischen der Masse-Aluminiumverdrahtung 3 und dem Membranbereich 6 ist ein Diodenelement 3a vorgesehen, um den betreffenden Chip gegenüber anderen Chips zum Zeitpunkt der Überprüfung der elektrischen Eigenschaften (WAT) elektrisch zu isolieren oder um einen Leckstrom im Querschnitt des Chips zu verhindern, nachdem der Halbleiterwafer in einzelne Chips (Dices) zerschnitten worden ist.
  • Im Membranbereich 6 wird lediglich an die N-Typ-Epitaxialschicht eine Spannung angelegt, die nahezu gleichgroß wie die an die zum Ätzen dienende Aluminiumverdrahtung 3 zum Zeitpunkt der elektrochemischen Stopätzung angelegte externe Spannung ist, und in allen Chipmustern 1 auf dem Halbleiterwafer wird eine Membran mit einer Dicke ausgebildet, die dieser Spannung entspricht.
  • Nachfolgend wird unter Bezugnahme auf 3 die Querschnittsstruktur zwischen den Chipmustern 1 des Halbleiterwafers erläutert.
  • 3 ist eine Querschnittsansicht entlang einer Linie A-A der l, wobei es sich bei dem zentralen Abschnitt um einen auf einem P-Typ-Substrat 7 ausgebildeten Anreißbereich handelt und wobei Abschnitte auf beiden Seiten Teile des auf dem P-Typ-Substrat 7 ausgebildeten Chipmusters 1 darstellen.
  • Im Anreißbereich zwischen den Chipmustern 1 liegt eine sehr geringe Verunreinigung vor, jedoch ist darauf lediglich eine N-Epitaxialschicht 9 (N-Schicht) vorgesehen und über eine Isolation 8 (P+-Bereich) isoliert. Auf dem Chipmuster 1 ist ein Feldoxydfilm 10 als Isolationsteil in der Weise angeordnet, daß er mindestens einen Abschnitt der N-Epitaxialschicht 9 erreicht. Die Masse-Aluminiumverdrahtung 5 ist darüberhinaus mit der Isolation 8 verbunden und auf dem Feldoxydfilm 10 vorgesehen. Auf dem Feldoxydfilm 10 ist die zum Ätzen dienende Aluminiumverdrahtung 3 nahe der Masse-Aluminiumverdrahtung 5 vorgesehen. Zwischen der Masse-Aluminiumverdrahtung 5 und der zum Ätzen dienenden Aluminiumverdrahtung 3 wird ein vorbestimmter Abstand bzw. Zwischenraum aufrechterhalten, um Kurzschlüsse zwischen diesen zu verhindern. Daher werden zumindest die benachbarte Masse-Aluminiumverdrahtung 5 und die zum Ätzen dienende Aluminiumverdrahtung 3 auf dem gleichen Feldoxydfilm 10 ausgebildet, um eine Stufe im Oxydfilm zwischen der Masse-Aluminiumverdrahtung 5 und der zum Ätzen dienenden Aluminiumverdrahtung 3 zu eliminieren. Bei dem vorliegenden Ausführungsbeispiel wird zwischen der Masse-Aluminiumverdrahtung 5 und der zum Ätzen dienenden Aluminiumverdrahtung 3 ein Abstand von 30 μm aufrechterhalten, wobei Versuche bestätigt haben, daß mit einer derartigen Größe des Abstands Kurzschlüsse zwischen der Masse-Aluminium-Verdrahtung 5 und der zum Ätzen dienenden Aluminiumverdrahtung 3 kaum auftreten.
  • Wie aus bevorstehender Beschreibung hervorgeht, sind gemäß 3 zumindest die Masse-Aluminiumverdrahtung 5 und die zu dieser benachbarte, zum Ätzen dienende Aluminiumverdrahtung 3 auf dem gleichen Feldoxydfilm 10 ausgebildet, so daß im Oxydfilm zwischen ihnen keine Stufe auftritt. Zusätzlich zu dieser Struktur kann jedoch auch die in 4 gezeigte Struktur verwendet werden.
  • Gemäß 4 sind eine Masse-Aluminiumverdrahtung 11 und eine zum Ätzen dienende Aluminiumverdrahtung 12 auf Feldoxydfilmen 13 bzw. 14 vorgesehen, die ein erstes isolierendes Teil (Isolationsteil) bzw. ein zweites Isolationsteil darstellen, wodurch zwischen der Masse-Aluminiumverdrahtung 11 und der zum Ätzen dienenden Aluminiumverdrahtung 12 Oxydfilmstufen 15 und 16 hervorgerufen werden. Bei diesem Ausführungsbeispiel sind jedoch zumindest die Masse-Aluminiumverdrahtung 11 und die zu dieser benachbarte, zum Ätzen dienende Aluminiumverdrahtung 12 auf dem Feldoxydfilm 13 und 14 der gleichen Dicke ausgebildet, so daß die Masse-Aluminiumverdrahtung 11 und die zum Ätzen dienende Aluminiumverdrahtung 12 die gleiche Höhe aufweisen. Die Oxydfilmstufen 15 und 16 haben daher eine völlig andere Bedeutung, als die Oxydfilmstufe 35 (siehe 10(A)), die im Stand der Technik ein Problem darstellt. Trotz der Tatsache, daß die Oxydfilmstufen 15 und 16 vorhanden sind, bleibt daher kaum irgend ein Aluminium zurück, nachdem die Aluminiumverdrahtung der Photoätzung unterzogen worden ist. Selbst in diesem Fall wird jedoch zwischen der Masse-Aluminiumverdrahtung 11 und der zum Ätzen dienenden Aluminiumverdrahtung 12 ein vorbestimmter Abstand aufrechterhalten.
  • Die Feldoxydfilme 10 und 14 (3 und 4) auf der N-Epitaxialschicht 9 sind an Positionen angeordnet, an denen sie während des Zerschneidens des Wafers in einzelne Chips in einem folgenden Verarbeitungsschritt im Anreißbereich mittels einer (nicht gezeigten) Klinge nicht zerschnitten werden. Die Feldoxydfilme 10 und 14 beeinträchtigen die Klinge daher nicht; im Gegensatz zum Stand der Technik wird daher die Lebensdauer der Klinge nicht verkürzt.
  • Bei diesem Ausführungsbeispiel wird darüberhinaus keine Verunreinigung in den Anreißbereich eindiffundiert. Da die zum Ätzen dienende Aluminiumverdrahtungen 3 jedoch in Form eines Gitters ausgebildet sind und über die Aluminiumverdrahtungen 4 zwischen den Chipmustern 1 miteinander verbunden sind, kann an alle Chipmuster 1 ohne Hervorrufen irgend eines Problems selbst dann eine Spannung, die der externen Spannung entspricht, angelegt werden, wenn die zum Ätzen dienenden Aluminiumverdrahtungen 3 aufgrund von Photodefekten oder Kratzern unterbrochen sind. Bei dem Aufbau dieses Ausführungsbeispiels besteht daher keine Notwendigkeit, eine einen niedrigen Widerstand aufweisende Schicht auszubilden, falls die zum Ätzen dienende Aluminiumverdrahtung gebrochen ist. Mit anderen Worten, entsprechend der Lehre dieses Ausführungsbeispiels kann ein Aufbau verwendet werden, bei dem in den Anreißbereich zwischen den Chipmustern keine Verunreinigung eindiffundiert wird.
  • Mit dem den vorstehend beschriebenen Aufbau aufweisenden Halbleiterwafern dieses Ausführungsbeispiels zeigen sich folgende Eigenschaften, wenn der Halbleiterwafer der elektrochemischen Stopätzung unterzogen wird.
  • Zunächst ist darauf hinzuweisen, daß in die Anreißbereiche zwischen den Chipmustern keine Verunreinigung eindiffundiert wird und daß eine N-Typ-Epitaxialschicht lediglich dazu vorgesehen ist, durch eine Isolation eine Isolierung herbeizuführen, wobei eine Durchbruchspannung von ungefähr 80 Volt zwischen der N-Typ-Epitaxialschicht und der Isolation erzielt wird. Obgleich die zum Ätzen verwendete Spannung bislang auf einen Wert von nicht mehr als 5 Volt begrenzt war, kann der Bereich zur Zufuhr einer zum Ätzen dienenden Spannung nunmehr erhöht werden und die Dicke der Membran kann durch Anlegen einer Spannung, die höher als 5 Volt ist, gesteuert werden. Somit wird eine Membran mit einer Dicke erhalten, die der angelegten Spannung entspricht.
  • Als nächstes ist darauf hinzuweisen, daß die Masse-Aluminiumverdrahtung und die zum Ätzen dienende Aluminiumverdrahtung vorgesehen sind, wobei beide mit einem vorbestimmten gegenseitigen Abstand auf den Feldoxydfilmen, die zum Eliminieren einer Stufe im Oxydfilm zwischen beiden die gleiche Höhe aufweisen, aneinander angrenzend angeordnet sind. Folglich bleibt im Verlauf der Herstellung kein Aluminium zurück. Daher wird es möglich, das Auftreten von Leckstrom, der durch zurückbleibendes Aluminium hervorgerufen wird, zu verhindern und eine Membran mit einer gewünschten Dicke zu erhalten.
  • Selbst dann, wenn im Oxydfilm zwischen der Masse-Aluminiumverdrahtung und der zum Ätzen dienenden Aluminiumverdrahtung eine Stufe vorhanden ist, hilft der vorstehend erwähnte, in 4 gezeigte Aufbau, verbleibendes Aluminium zu entfernen, so daß eine Membran mit einer gewünschten Dicke erhalten wird.
  • Die zum Ätzen dienenden Aluminiumverdrahtungen sind darüberhinaus in Form eines Gitters für die Chipmuster vorgesehen, wobei die zum Ätzen dienenden Aluminiumverdrahtungen benachbarter Chipmuster über Aluminiumverdrahtungen miteinander verbunden sind. Folglich kann selbst dann, wenn die zum Ätzen dienenden Aluminiumverdrahtungen aufgrund eines Photodefekts oder wegen Kratzern gebrochen sind, ohne Verwendung der den niedrigen Widerstand aufweisenden Schicht an alle Chipmuster eine Spannung angelegt werden, die den gleichen Pegel wie die aus der externen Einheit zugeführte Spannung aufweist.
  • Bei dem die vorstehend beschriebene Halbleitervorrichtung bildenden Halbleiterwafer ist die zum Ätzen dienende Aluminiumverdrahtung an der äußeren Seite der die Chipmu ster umgebenden Masse-Aluminiumverdrahtung vorgesehen. Anstelle dieser Anordnung kann die zum Ätzen dienende Aluminiumverdrahtung gemäß der Darstellung in 5 auch nahe des Zentrums des Anreißbereichs in Form eines den ganzen Halbleiterwafer bedeckenden Gitters vorgesehen werden.
  • Wie im Falle der 4 ist die zum Ätzen dienende Aluminiumverdrahtung 17 unter Zwischenschaltung des Feldoxydfilms 14 auf der auf dem P-Typ-Substrat 7 ausgebildeten N-Typ-Epitaxialschicht 9 vorgesehen (siehe 4). Die zum Ätzen dienende Aluminiumverdrahtung 17 und die Masse-Aluminiumverdrahtung 11 (siehe 4) werden daher unter Aufrechterhaltung der gleichen Höhe ausgebildet und nach der Photoätzung der Aluminiumverdrahtung bleibt nahezu keinerlei Aluminium zurück. Der unter der zum Ätzen dienenden Aluminiumverdrahtung 17 befindliche Feldoxydfilm 14 hat eine minimale Dicke und eine minimale Breite, wie sie zum Vorsehen der zum Ätzen dienenden Aluminiumverdrahtung 17 erforderlich sind. Die (nicht gezeigte) Klinge wird daher während des Zerschneidens des Wafers in einzelne Chips in einem nachfolgenden Verfahrensschritt kaum beeinflußt, so daß die Lebensdauer der Klinge nicht herabgesetzt wird.
  • Die zum Ätzen dienenden Aluminiumverdrahtungen 17 oder 18 werden beide als zweite elektrisch leitende Vedrahtungsteile bezeichnet.
  • Die zum Ätzen dienende Aluminiumverdrahtung 18 kann darüberhinaus auf eine Art und Weise vorgesehen werden, wie dies in 6 gezeigt ist. Selbst in dem in 5 gezeigten Fall haben die zum Ätzen dienende Aluminiumverdrahtung 18 und die Masse-Aluminiumverdrahtung 11 dank des Feldoxydfilms 14 die gleiche Höhe, so daß kein Aluminium zurückbleibt, nachdem die Aluminiumverdrahtung der Photoätzung unterzogen worden ist. Der unter der zum Ätzen dienenden Aluminiumverdrahtung 18 befindliche Feldoxydfilm 14 hat darüberhinaus in ähnlicher Weise die minimale Dicke und die minimale Breite, die zum Vorsehen der zum Ätzen dienenden Aluminiumverdrahtung 18 benötigt werden, so daß die Lebensdauer der Klinge nicht verkürzt wird.
  • Wie aus den 1, 5 und 6 ersichtlich ist, muß die zum Ätzen dienende Aluminiumverdrahtung dieses Ausführungsbeispiels so vorgesehen werden, daß sie entlang mindestens einer Seite der individuellen Chipmuster 1 verläuft. Mit der derart angeordneten, zum Ätzen dienenden Aluminiumverdrahtung können alle Chipmuster 1 der elektrochemischen Stopätzung in einem ausreichenden Maße unterzogen werden.
  • Obgleich dies in den 5 und 6 nicht gezeigt ist, sind die zum Ätzen der Chipmuster 1 dienenden Aluminiumverdrahtungen 17 und 18 mit der N-Typ-Epitaxialschicht in dem in den Chipmustern 1 ausgebildeten Membranbereich verbunden, ohne jedoch mit den Masse-Aluminiumverdrahtungen 5 und 11 in gleicher Weise wie in 2 verbunden zu sein.
  • Bei dem in den 5 und 6 gezeigten Ausführungsbeispiel der Erfindung wird das erwähnte dritte elektrisch leitende Verdrahtungsteil häufig nicht benötigt. In diesem Fall hat daher die in den 5 und 6 gezeigte, zum Ätzen dienende Aluminiumverdrahtung 17 oder 18 die Funktion des zweiten elektrisch leitenden Verdrahtungsteils.
  • Nachfolgend wird das Verfahren zum Ätzen von Halbleiterwafern gemäß dem ersten Gesichtspunkt der Erfindung zusammenfassend erläutert. Das heißt, bei dem erfindungsgemäßen Verfahren zum Herstellen von Halbleitervorrichtungen durch elektrochemische Stopätzung wird mindestens ein einzelnes Chipmuster auf mindestens einer Oberfläche eines Substrats ausgebildet, wobei das Chipmuster eine darin ausgebildete Hauptschaltung sowie ein darin ausgebildetes erstes elektrisch leitendes Verdrahtungsteil aufweist, wobei ein zweites elektrisch leitendes Verdrahtungsteil nahe dem ersten elektrisch leitenden Verdrahtungsteil unter Auf rechterhaltung eines vorbestimmten Abstands relativ zu diesem auf der gleichen Oberfläche des Substrats, auf der das Chipmuster ausgebildet ist, ausgebildet wird, wobei das zweite elektrisch leitende Verdrahtungsteil die gleiche Höhe wie das erste elektrisch leitende Verdrahtungsteil aufweist, wobei an das zweite elektrisch leitende Verdrahtungsteil eine vorbestimmte Spannung angelegt wird, um die elektrochemische Stopätzung durchzuführen, und wobei, je nach Bedarf, mindestens dasjenige erste elektrisch leitende Verdrahtungsteil und dasjenige zweite elektrisch leidende Verdrahtungsteil, die einander benachbart sind, beide auf den Isolationsteilen mit der gleichen Dicke ausgebildet werden.
  • Bei dem Verfahren zum Herstellen von Halbleitervorrichtungen durch elektrochemische Stopätzung gemäß einem weiteren Ausführungsbeispiel wird eine Vielzahl von Chipmustern auf mindestens einer Oberfläche eines Substrats ausgebildet, wobei die Vielzahl von Chipmustern eine darin ausgebildete Hauptschaltung aufweisen und von Anreißbereichen umgeben sind, wobei elektrisch leitende Verdrahtungsteile derart in den Anreißbereichen ausgebildet werden, daß sie die äußeren Peripheriebereiche der Chipmuster über ein Isolationsteil umgeben, wobei die nahe beieinander befindlichen elektrisch leitenden Verdrahtungsteile unter denjenigen Chipmustern, die zueinander benachbart sind, elektrisch miteinander verbunden werden, und wobei eine vorbestimmte Spannung an diese elektrisch leitenden Verdrahtungsteile angelegt wird, um die elektrochemische Stopätzung durchzuführen.
  • Bei einem Verfahren zur Herstellung von Halbleitervorrichtungen durch elektrochemische Stopätzung gemäß einem weiteren Ausführungsbeispiel der Erfindung werden eine Vielzahl von Chipmustern auf mindestens einer Oberfläche eines Substrats ausgebildet, wobei die Vielzahl von Chipmustern eine darin ausgebildete Hauptschaltung aufweisen und von Anreißbereichen umgeben sind, wobei elektrisch leitende Verdrahtungsteile in Form eines Gitters auf den Anreißbereichen über ein Isolationsteil derart ausgebildet sind, daß sie sich entlang mindestens einer Seite jedes der Chipmuster erstrecken, und wobei eine vorbestimmte Spannung an die elektrisch leitenden Verdrahtungsteile angelegt wird, um die elektrochemische Stopätzung durchzuführen.
  • Bei dem Verfahren zum Herstellen von Halbleitervorrichtungen durch elektrochemische Stopätzung gemäß einem noch weiteren Ausführungsbeispiel der Erfindung werden eine Vielzahl von Chipmustern auf mindestens einer Oberfläche eines Substrats ausgebildet, wobei die Chipmuster eine darin ausgebildete Hauptschaltung und ein darin ausgebildetes erstes elektrisch leitendes Verdrahtungsteil aufweisen und darüberhinaus von Anreißbereichen umgeben sind, wobei ein zweites elektrisch leitendes Verdrahtungsteil nahe dem ersten elektrisch leitenden Verdrahtungsteil über ein Isolationsteil, das einen vorbestimmten Abstand relativ zu diesem aufrechterhält, auf der gleichen Oberfläche des Substrats, auf der die Chipmuster ausgebildet sind, ausgebildet wird, wobei das zweite elektrisch leitende Verdrahtungsteil die gleiche Höhe wie das erste elektrisch leitende Verdrahtungsteil aufweist und die Chipmuster in den Anreißbereichen umgibt, wobei diejenigen zweiten elektrisch leitenden Verdrahtungsteile, die einander benachbart sind, unter den einander benachbarten Chipmustern elektrisch miteinander verbunden sind, und wobei an die zweiten elektrisch leitenden Verdrahtungsteile eine vorbestimmte Spannung angelegt wird, um die elektrochemische Stopätzung durchzuführen.
  • Bei dem Verfahren zum Herstellen von Halbleitervorrichtungen durch elektrochemische Stopätzung gemäß einem noch weiteren Ausbildungsbeispiel der Erfindung werden eine Vielzahl von Chipmustern auf mindestens einer Oberfläche eines Substrats ausgebildet, wobei die Chipmuster eine darin ausgebildete Hauptschaltung und ein darin ausgebildetes erstes elektrisch leitendes Verdrahtungsteil aufweisen und ferner von Anreißbereichen umgeben sind, wobei ein zweites elektrisch leitendes Verdrahtungsteil in den Anreißbereichen in der Nähe des ersten elektrisch leitenden Verdrahtungsteils über ein Isolationsteil, das einen vorbestimmten Abstand relativ zu diesem aufrechterhält, auf der gleichen Oberfläche des Substrats, an der die Chipmuster ausgebildet sind, ausgebildet wird, wobei sich das zweite elektrisch leitende Verdrahtungsteil entlang mindestens einer Seite jedes der Chipmuster erstreckt und die gleiche Höhe wie das erste elektrisch leitende Verdrahtungsteil aufweist, und wobei an das zweite elektrisch leitende Verdrahtungsteil eine vorbestimmte Spannung angelegt wird, um die elektrochemische Stopätzung durchzuführen.
  • Eine mittels eines der vorstehend beschriebenen Verfahren hergestellte Halbleitervorrichtung enthält eine Vielzahl von Chipmustern, die auf mindestens einer Oberfläche eines Substrats ausgebildet sind, wobei die Vielzahl von Chipmustern eine darin ausgebildete Hauptschaltung aufweisen, wobei erste elektrisch leitende Verdrahtungsteile auf den Chipmustern über ein erstes Isolationsteil so ausgebildet sind, daß sie die äußeren Peripheriebereiche der Chipmuster umgeben, wobei unter den Chipmustern auf der Oberfläche des Substrats N-Typ-Epitaxialschichten ausgebildet sind, und wobei zweite elektrisch leitende Verdrahtungsteile zur elektrochemischen Stopätzung in Form eines Gitters auf den N-Typ-Epitaxialschichten über ein zweites Isolationsteil unter den Chipmustern ausgebildet sind, wobei die Dicke des ersten Isolationsteils genauso groß wie die Dicke des zweiten Isolationsteils ist und wobei zwischen den ersten elektrisch leitenden Verdrahtungsteilen und den zweiten elektrisch leitenden Verdrahtungsteilen ein vorbestimmter Abstand aufrecht erhalten bleibt.
  • Ausführungsbeispiel 2:
  • Nachfolgend wird unter Bezugnahme auf die 11 bis 15 eine Ausführungsform des erfindungsgemäßen Verfahrens zum Ätzen von Halbleiterwafern gemäß einem weiteren Gesichtspunkt der Erfindung näher erläutert.
  • Das heißt, bei dieser Ausführungsform der Erfindung umfaßt das Verfahren zum Ätzen von Halbleiterwafern folgende Schritte:
    Einen Schritt des Umgebens von Unter-Mustern durch Isolationsbereiche, wobei die Unter-Muster auf der Hauptoberfläche eines Halbleiterwafers ausgebildet, für einen anderen Zweck als die Chipmuster verwendet und entfernt werden, nachdem der Halbleiterwafer in die einzelnen Chipmuster zerschnitten worden ist; und
    einen Schritt des Umgebens der Umfangsabschnitte der Isolationsbereiche durch Epitaxialschichten.
  • Bei diesem Verfahren zum Ätzen von Halbleiterwafern sind die Unter-Muster darüberhinaus Automatik-Ausrichtungsmuster zum automatischen Positionieren der Photomasken zum Zeitpunkt der Ausbildung der Chipmuster, eine Vielfalt von TEG-Mustern zum Testen der Chipmuster oder Elektrodenmuster, die an den Glasaufnahmen bzw. -sitzen zu befestigen sind, wobei Isolationsbereiche vorgesehen sind, die alle Unter-Muster umgeben, und wobei ferner Epitaxialschichten vorgesehen sind, welche die Isolationsbereiche umgeben.
  • Bei dem Verfahren zum Herstellen von Halbleiterwafern gemäß einem weiteren Ausführungsbeispiel wird das zweite elektrisch leitende Verdrahtungsteil auf einer elektrisch leitenden Schicht mit niedrigem Widerstand ausgebildet, die durch Einbringen von Verunreinigungen in die Hauptoberfläche des Wafers ausgebildet wird und die Epitaxialschicht wird derart geformt, daß die Breite von einem Ende der elektrisch leitenden Schichten mit niedrigem Widerstand bis zu einem Ende des Isolationsbereichs eine vorbestimmte Durchbruchspannung aufweisen wird.
  • Nachfolgend wird ein Verfahren zum Ätzen von Halbleiterwafern gemäß diesem zweiten Gesichtspunkt der Erfindung in konkreten Einzelheiten näher erläutert.
  • In 12(A) ist anhand einer Draufsicht ein Halbleiterwafer 120 schematisch dargestellt, bei dem eine Vielzahl herzustellender Chipmuster oder Produkt-Chipmuster 121 (die nachfolgend als Chipmuster bezeichnet werden) mit einer (nicht gezeigten) Membran vorbestimmter Dicke mit dazwischen befindlichen Anreißbereichen 122 auf dem P-Typ-Wafer, der eine auf seiner Oberfläche ausgebildete N-Typ-Epitaxialschicht aufweist, vorgesehen sind und bei dem ein N+-Typ-Bereich 124 mit einer hohen Konzentration (die nachfolgend meist als Schicht mit niedrigem Widerstand bezeichnet wird) auf dem äußeren Peripherie- bzw. Umfangsabschnitt 123 des Wafers so vorgesehen ist, daß er alle Chipmuster umgibt.
  • 12(C) ist eine Querschnittsansicht zwischen den Chipmustern des Halbleiterwafers 120, der den in 15 gezeigten Aufbau aufweist. Im Anreißbereich 122 zwischen den Chipmustern 121 ist eine n-Typ-Epitaxialschicht 151 übriggelassen, auf der weiterhin eine einen niedrigen Widerstand aufweisende Schicht 122 wie im äußeren Umfangsabschnitt 123 des Wafers ausgebildet ist. Eine zum Ätzen dienende Aluminiumverdrahtung 153 ist direkt auf der den niedrigen Widerstand aufweisenden Schicht 152 ausgebildet. Von einer externen Einheit her wird an die zum Ätzen dienende Aluminiumverdrahtung 153 eine positive Spannung angelegt, wodurch vorbestimmte Abschnitte der Chipmuster 121 geätzt werden, um eine (nicht gezeigte) Membran zu bilden.
  • Die von der externen Einheit her während des Ätzens angelegte Spannung wird durch eine Beziehung zwischen der angelegten Spannung (Vd) und der Membrandicke in Übereinstimmung mit folgender Gleichung festgelegt: tdia = K(Vd)1/2 (K: Konstante) (1)
  • Die obige Gleichung wird aus der Ausdehnung der Verarmungsschicht des pn-Übergangs und aus einer an diesen Übergang angelegten Spannung hergeleitet. Das Ätzen wird somit durch Anlegen einer Spannung durchgeführt, um eine gewünschte Membrandicke zu erhalten. Das Ätzen schreitet zu dem Zeitpunkt nicht mehr fort, bei dem ein elektrochemisches Gleichgewicht erreicht wird, wodurch eine vorbestimmte Membrandicke automatisch erhalten wird. Der elektrochemische Stopätzprozeß ist nach diesem Effekt benannt.
  • Die den niedrigen Widerstand aufweisende Schicht 52 ist in den Anreißbereich 22 aus der Überlegung heraus eindiffundiert, daß selbst dann, wenn die zum Ätzen dienende Aluminiumverdrahtung 53 aufgrund von Photodefekten oder Kratzern unterbrochen ist, die Spannung während des Ätzens der (nicht gezeigten) n-Typ-Epitaxialschicht, bei der es sich um den Ätzbereich im (nicht gezeigten) Membranbereich in den Chipmustern 121 handelt, unter Verwendung der den niedrigen Widerstand aufweisenden Schicht 152 zuverlässig angelegt wird. Auf dem Anreißbreich 122 ist ein Feldoxydfilm nicht ausgebildet, um den gesamten Anreißbereich zu bedecken. Dies dient dazu, zu verhindern, daß die Lebensdauer der (nicht gezeigten) Klinge während des Schneidens des Halbleiterwafers in einzelne Chips in einem nachfolgenden Verarbeitungsschritt nicht herabgesetzt wird.
  • Durch Verwendung der vorstehend beschriebenen Waferstruktur wird an die n-Typ Epitaxialschicht im membranbildenden Abschnitt aller herzustellender Muster eine Spannung angelegt, die den gleichen Wert hat, wie die von der externen Quelle her angelegte Spannung. Durch Verwendung des diesen Aufbau aufweisenden Halbleiterwafers 120 wird die elektrochemische Stopätzung unter Verwendung einer Einrichtung durchgeführt, die in 14 gezeigt ist. Der Halblei terwafer 120 ist an seiner nicht zu ätzenden Oberfläche mittels eines Schutzfilms 144 wie beispielsweise Wachs oder dergleichen bedeckt und an einer Keramikplatte 140 befestigt. In diesem Zustand wird der Halbleiterwafer 120 in eine Ätzlösung 141 wie beispielsweise Kalilauge (KOH) derart eingetaucht, daß zumindest die zu ätzenden Abschnitte vollständig darin eingetaucht bzw. benetzt sind. Die den niedrigen Widerstand aufweisende Schicht 124 oder die zum Ätzen dienende Aluminiumverdrahtung 153 im Umfangsabschnitt des Wafers ist direkt mit einer Platinelektrode 142 verbunden, wodurch die positive Spannung an die n-Typ-Epitaxialschicht des Membranbereichs in den Chipmustern 121 angelegt wird. Zu diesem Zeitpunkt wird an eine andere, in die Ätzlösung 141 eingetauchte Platinelektrode 143 eine negative Spannung oder 0 Volt angelegt. Dadurch wird die Membran in den Chipmustern 121 des Halbleiterwafers 120 unter Aufrechterhaltung einer Dicke ausgebildet, die durch die vorstehend beschriebene Beziehung festgelegt ist.
  • Bei der einleitend beschriebenen herkömmlichen Halbleitervorrichtung wird der eine hohe Konzentration aufweisende n+-Typ-Bereich 24 (Schicht mit niedrigem Widerstand) im Anreißbereich 122 zwischen den Chips und im äußeren Peripherieabschnitt 123 des Wafers ausgebildet und daneben wird die Aluminiumverdrahtung 153 auf der den niedrigen Widerstand aufweisenden Schicht ausgebildet. Dies dient dazu, die Differenz zwischen der von der externen Einheit her zugeführten Spannung und der an die Chips angelegten Spannung während des Ätzens zu verhindern, um Schwankungen in der Dicke der fertiggestellten Membranen zu verringern. In den Wafern sind jedoch nicht nur solche Chips ausgebildet, die das gleiche Muster (Haupt-Muster) aufweisen, sondern auch solche, die Unter-Muster wie beispielsweise ein Photomaskenausrichtungs-Erkennungsmuster 125 (All-Ausrichtungs-Schlüssel, der nachfolgend als AA-Schlüsselmuster bezeichnet wird), verschiedene (nicht gezeigte) Testelementgruppen-Muster zum Testen des Haupt-Musters durch Herausgreifen eines Abschnitts desselben, (nicht gezeigte) Elektrodenmuster, die mit der Glasplatte zu verbinden sind, wenn ein Anodenübergang verwendet wird, und dergleichen aufweisen. Die Unter-Muster müssen nicht notwendigerweise die gleiche Chipgröße oder die gleiche Chip-Peripheriestruktur wie die Haupt-Chipmuster aufweisen. Folglich kann eine Chipanordnung ausgebildet werden, wie sie in den 12(B) und 12(C) oder in den 13(A) und 13(B) gezeigt ist.
  • In den 12(B) und 12(C) ist ein Zustand gezeigt, bei dem die Breite des Anreißbereichs 122, die gewöhnlich zwischen 200 und 300 μm beträgt, aufgrund des Isolationsabschnitts 128 des AA-Schlüsselmusters nahe beim AA-Schlüsselmuster 125 schmäler ist, und bei dem der die hohe Konzentration aufweisende n+-Typ-Bereich 124, der die den niedrigen Widerstand aufweisende Schicht darstellt, in den Isolationsbereich 128 hervorragt. In den 13(A) und 13(B) ist ein Zustand dargestellt, bei dem die n-Typ-Epitaxialschicht 131 im AA-Schlüsselmuster 130 nicht getrennt, sondern zu einem Abschnitt der n-Typ-Epitaxialschicht 132 im Anreißbereich hin fortgesetzt ist, und bei dem ein n+-Typ-Bereich 133 mit hoher Konzentration, bei dem es sich um eine der in das AA-Schlüsselmuster 130 während jedes Photoätzschritts eindiffundierten Schichten handelt, auf dem Isolationsbereich 134 jedes der AA-Schlüsselmuster überlappt ist.
  • Gemäß vorstehender Beschreibung können die den niedrigen Widerstand aufweisende Schicht 124 oder die zum Ätzen dienende, auf dem Anreißbereich 122 ausgebildete Aluminiumverdrahtung 127 in jedem Fall auf den AA-Schlüsselmustern 125 und 130, verschiedenen Testelementgruppen-Mustern oder in den Isolationsbereichen 128 und 134 in den Elektrodenmustern überlappen. Die Durchbruchspannung wird in den überlappten Abschnitten zu ungefähr 5 V. D.h., da die Durchbruchspannung zwischen der den niedrigen Widerstand aufweisenden Schicht 124 im Anreißbereich 122 und den Isolationen 128 und 134 ungefähr zu 5 V wird, ist es nicht möglich, die elektrochemische Stopätzung mit einer Spannung von mehr als 5 V durchzuführen. Wenn das Ätzen mit einer höheren Spannung wie beispielsweise 7 V durchgeführt wird, fließt ein elektrischer Leckstrom von der zum Ätzen dienenden Alumiumverdrahtung 127 in das p-Typ-Substrat 120 (siehe die in den 12(A), 12(B), 13(A) und 13(B) gezeigten Pfeile; es sei jedoch angemerkt, daß der Verlauf des Leckstroms nicht auf den in den Diagrammen gezeigten beschränkt ist). Wenn der Leckstrom fließt, steigt das Potential des p-Typ-Substrats am Leckstromabschnitt an, so daß sich eine gewünschte Ätzspannung in einem Chipmuster nahe des Leckstromabschnitts früher als zu einer vorbestimmten Zeit einstellt. D.h., die Ätzung endet früher als bei anderen Abschnitten und die Membran hat eine Dicke, die größer als die gewünschte Dicke ist; d.h., der betreffende Chip ist unbrauchbar bzw. defekt.
  • Im Stand der Technik tritt das vorstehend erwähnte Problem auf, weil die elektrochemische Stopätzung nicht durchgeführt wird. Die elektrochemische Stopätzung wurde erst in den letzten Jahren eingeführt, um ein Ätzen mit hoher Genauigkeit zu bewerkstelligen. Bei Verwendung der elektrochemischen Stopätzungstechnologie wurde jedoch eine höhere Spannung verwendet, um eine vorbestimmte Filmdicke zu erhalten, was jedoch ein anderes Problem hervorruft, das im Stand der Technik nicht auftrat.
  • In einem Ausführungsbeispiel der vorliegenden Erfindung wird daher eine Halbleitervorrichtung vorgesehen, die unter Verwendung einer elektrochemischen Stopätzung erhalten wird, wobei gleichzeitig Schwankungen beim Ätzen unterdrückt werden; ferner wird ein Verfahren zum Herstellen dieser Halbleitervorrichtung angegeben.
  • Zur Lösung des vorstehend genannten Problems schlägt die Erfindung einen Aufbau vor, bei dem Unter-Muster (AA- Schlüsselmuster, Testelementgruppen-Muster usw.) anders als die Haupt-Muster von Isolationsbereichen umgeben sind und bei dem die Peripherie der Isolationsbereiche nicht in Kontakt mit einer Halbleiterschicht (zweite elektrisch leitende Schicht mit geringem Widerstand und hoher Konzentration), die durch Einbringen von Verunreinigungen ausgebildet wird, gebracht ist. Erfindungsgemäß wird ferner eine Halbleitervorrichtung geschaffen, die einen derartigen Aufbau aufweist.
  • Wenn die Unter-Muster wie beispielsweise die AA-Schlüsselmuster von dem Isolationsbereich umgeben sind, treten zwischen dem p-Typ-Substrat und dem Anreißbereich oder dem während der elektrochemischen Stopätzung mit der Spannung beaufschlagten Bereich dank der Anwesenheit des die Unter-Muster umgebenden Isolationsbereichs keine Kurzschlüsse auf, und zwar unabhängig von der Ausbildung irgendeines AA-Schlüsselmusters (Unter-Musters). Folglich fließt während des Ätzvorgangs unabhängig von der Anwendung irgendeiner gewünschten Ätzspannung keinerlei Leckstrom und die Chipmuster werden gleichförmig geätzt, ohne daß die Notwendigkeit besteht, das Substratpotential anzuheben.
  • Wenn bei dem vorstehend erwähnten Ausführungsbeispiel der Erfindung auf das p-Typ-Substrat Bezug genommen wird, wird ein die Unter-Muster, die auf dem p-Typ-Substrat ausgebildet sind, umgebender Isolationsbereich ausgebildet, eine diese umgebende n-Typ-Epitaxialschicht notwendigerweise ausgebildet und eine n+-Typ-Schicht mit niedrigem Widerstand gebildet. Bei der Herstellung der Halbleitervorrichtung mit Hilfe der elektrochemischen Stopätzung wird daher zwischen der Isolation und der den niedrigen Widerstand aufweisenden n+-Typ-Schicht, an die während der elektrochemischen Stopätzung eine Spannung angelegt wird, eine Durchbruchspannung aufrechterhalten und jegliche Schwankungen beim Ätzvorgang, die durch einen Leckstrom hervorgerufen werden, werden unterdrückt. Die Membranen werden daher unter Aufrechterhaltung einer vorbestimmten Dicke ausgebildet, was es ermöglicht, Produkte bzw. Halbleiterchips zu erhalten, die sich durch eine verbesserte Präzision und Qualität auszeichnen, wobei weiterhin der Wirkungsgrad bzw. die Leistungsfähigkeit bei der Verwendung der Halbleiterwafer erhöht werden kann. Diese Aussage gilt sogar für Epitaxialwafer wie z. B. npn-Substrate, pnp-Substrate usw.
  • Gemäß einer weiteren Ausführungsform der Erfindung werden Schwankungen beim Ätzvorgang durch den speziellen Aufbau der erfindungsgemäßen Halbleitervorrichtung unabhängig von den jeweiligen Unter-Mustern unterdrückt, bei denen es sich um Automatikausrichtungs-Muster zum automatischen Ausrichten von Photomasken, Elektrodenmuster zum Verbinden von Elektroden, verschiedene Testelementgruppen-Muster zum Testen von Chipmustern oder um irgendwelche andere Muster handeln kann.
  • In Übereinstimmung mit dem Verfahren zum Herstellen des vorstehenden Ausführungsbeispiels der Erfindung wird eine Halbleitervorrichtung mit dem beschriebenen Aufbau gebildet, d.h., es ist möglich, solche Chips, die sich früher als defekt herausstellten, nunmehr in akzeptabler Qualität zu erhalten, wodurch eine gute Ausbeute mit geringen Verlusten erzielbar ist, so daß die Herstellungskosten herabgesetzt werden können.
  • Das vorstehend erwähnte Ausführungsbeispiel der Erfindung wird nachfolgend in näheren Einzelheiten erläutert.
  • In 11 ist die Struktur eines erfindungsgemäßen p-Typ-Wafers näher gezeigt. 11(A) stellt dabei eine Querschnittsansicht entlang einer Linie A-A' der 11(B) dar. Gemäß 11 ist ein AA-Schlüsselmuster 110, bei dem es sich um ein Unter-Muster handelt, in einem p-Typ-Substrat 111 ausgebildet, in dem herzustellende bzw. Produktmuster 112 und eine das AA-Schlüsselmuster 110 umgebene Isolation 116 ausgebildet sind, in der jedoch keine Halbleiterschicht, in die Verunreinigungen eingebracht werden, ausgebildet ist, um die Isolation 116 zu umgeben. Wenn das AA-Schlüsselmuster 110 größer als das Produktmuster 112 ist, wird die erfindungsgemäße Anordnung auf einer Vielzahl von Produktmustern vorgesehen.
  • Die in 11(B) mit W bezeichnete Breite der Halbleiterschicht, in die keine Verunreinigungen eingebracht sind, wird durch die Durchbruchspannung zwischen der das AA-Schlüssselmuster 110 umgebenden Isolation 116 und der den niedrigen Widerstand aufweisenden Schicht 115 (n+-Bereich) bestimmt. Die Durchbruchspannung muß größer sein, als die von der externen Einheit während des Ätzvorgangs angelegte Spannung. Wenn die Breite W beispielsweise 10 μm beträgt, erhält man eine Durchbruchspannung von 80 V, obgleich diese in Abhängigkeit vom p-Typ-Substrat 111 und der Verunreinigungskonzentration in der n-Epitaxialschicht 114 schwanken kann.
  • Nachfolgend wird ein Verfahren zum Herstellen der in den 11(A) und 11(B) gezeigten Struktur näher erläutert. Diese Halbleitervorrichtung wird unter Verwendung der bei einem herkömmlichen Prozeß zum Herstellen von Halbleitervorrichtungen eingesetzten Verfahrensschritte hergestellt. Das Wesen der Erfindung liegt in den Verfahrensschritten zum Ausbilden der vorgenannten Anordnung.
    • (1) Auf einer Oberfläche eines n-Typ-Epitaxial-/p-Typ-Siliziumwafers werden AA-Schlüsselmuster zum Ausrichten der Photomasken verwendet, um Chipmuster zu bilden und um, je nach Bedarf, Elektrodenmuster zum Verbinden von Elektroden oder verschiedene Testelementgruppen-Muster als Unter-Muster auszubilden. In diesem Fall werden Isolationsbereiche ausgebildet, um die Unter-Muster wie beispielsweise die AA-Schlüsselmuster zu umgeben.
    • (2) Die Umgebungsbereiche der Unter-Muster werden einer Musterbildung unterzogen, um Isolationsbereiche auszubilden.
    • (3) In einem vorbestimmten Abschnitt der n-Epitaxialschicht im Anreißbereich wird ein als Schicht mit niedrigem Widerstand dienender n+-Typ-Bereich ausgebildet, während die n-Typ-Epitaxialschicht, in die keine Verunreinigungen eingebracht worden sind, um eine vorbestimmte Breite gegenüber dem Rand derselben beabstander gelassen wird.
    • (4) Durch eine Musterbildung wird auf der den niedrigen Widerstand aufweisenden Schicht eine zum Ätzen dienende Aluminiumverdrahtung ausgebildet (dieser Verfahrensschritt kann ausgelassen werden).
    • (5) Vorbestimmte Abschnitte des Wafers werden mittels der elektrochemischen Stopätzung entfernt, um eine gewünschte Gestalt zu erhalten.
    • (6) Anschließend wird der Wafer mittels eines bekannten Verfahrens zum Herstellen von Halbleitervorrichtungen in einzelne Chips zerteilt, um die gewünschten Produkte zu erhalten.
  • Gemäß der in 11 gezeigten Anordnung überlappt die den niedrigen Widerstand aufweisende Schicht 115 im Anreißbereich 113 die Isolation 116 im AA-Schlüsselmuster 110 nicht. Folglich fließt während der elektrochemischen Stopätzung kein Leckstrom, das Potential verliert nicht seine Gleichförmigkeit bezüglich des Substrats und es ist möglich, Membranen mit einer gewünschten gleichförmigen Dicke in den Chipmustern auf der Oberfläche des Wafers herzustellen.
  • Zusätzlich zu den AA-Schlüsselmustern können verschiedenartige Testelementgruppen-Muster sowie zum Verbinden von Anoden dienende Elektrodenmuster durch Isolationen umgeben werden, die außer Kontakt mit der Halbleiterschicht (n+-Typ-Schicht mit niedrigem Widerstand oder p+-Typ-Schicht), welche die Isolation umgibt und in die Verunreinigungen eingebracht worden sind, gehalten werden. Diese Struktur kann zur Ausbildung irgendeiner Halbleitervorrichtung unter Verwendung der elektrochemischen Stopätzung angepasst werden.
  • Gemäß vorstehender Beschreibung kann die erfindungsgemäße Anordnung nicht nur zur Herstellung von Membranen herangezogen werden, sondern auch zur Herstellung von Halbleitervorrichtungen jeglicher Art unter Verlaß auf die elektrochemische Stopätzung herangezogen werden. Die erfindungsgemäße Anordnung ist somit nicht auf bestimmte Halbleitervorrichtungen beschränkt, sondern kann vielmehr für allgemeine Anwendungen herangezogen werden.
  • In der vorliegenden Beschreibung wird unter dem Begriff des Einbringens von Verunreinigungen im Falle eines n-Typ-Epitaxial-/p-Typ-Substrats das Einbringen von Verunreinigungen in die n-Typ-Epitaxialschicht verstanden, um deren Oberfläche zu einer einen niedrigen Widerstand aufweisenden n+-Typ-Schicht oder zu einer p+-Typ-Schicht zu machen, jedoch sind hierunter nicht solche Verunreinigungen zu verstehen, die in der n-Typ-Epitaxialschicht enthalten sind. Zusätzlich zu den vorstehend erwähnten Mustern enthalten die Unter-Muster alle diejenigen Muster, die nicht zu den Mustern des jeweils herzustellenden Chips gehören.
  • Gemäß dem vorstehend beschriebenen Gesichtspunkt der Erfindung wird eine Halbleitervorrichtung geschaffen, die eine Vielzahl von Chipmustern mit einer Hauptschaltung, die auf der Seite einer Epitaxialschicht eines zweiten Leitungstyps mittels eines Photolithographieverfahrens relativ zu einem Substrat eines ersten Leitungstyps, auf dessen Oberfläche die Epitaxialschicht des zweiten Leitungstyps ausgebildet ist, vorgesehen ist, auf dem Substrat ausgebildete, die Chipmuster umgebende Anreißbereiche, eine Epitaxialschicht des zweiten Leitungstyps, die auf den Anreißbereichen übriggelassen ist, und eine hochkonzentrierte Schicht mit niedrigem Widerstand aufweist, die den zweiten Leitungstyp besitzt und in der Epitaxialschicht des zweiten Leitungstyps ausgebildet ist, wobei diese Vorrichtung ferner aufweist:
    einen Isolationsbereich, der die Musterbereiche umgibt, in denen Unter-Muster ausgebildet sind, die für einen anderen Zweck als die Chipmuster verwendet werden; und
    eine Epitaxialschicht des zweiten Leitungstyps, die den Isolationsbereich umgibt und mit der Epitaxialschicht des zweiten Leitungstyps in den Anreißbereichen gekoppelt ist;
    und wobei die Breite der Epitaxialschicht des zweiten Leitungstyps von einem Ende der den niedrigen Widerstand aufweisenden hochkonzentrierten Schicht des zweiten Leitungstyps, die in der Epitaxialschicht des zweiten Leitungstyps in den Anreißbereichen enthalten ist, bis zu einem Ende des Isolationsbereichs diejenige Breite ist, die einen Durchbruchspannungswiderstand erzeugt, der einer an die den niedrigen Widerstand aufweisende hochkonzentrierte Schicht des zweiten Leitungstyps und an das Substrat zum Zeitpunkt der elektrochemischen Stopätzung angelegten Spannung widersteht, und die durch die Schichten und durch die Verunreinigungskonzentration in dem Substrat festgelegt wird.
  • Bei den Unter-Mustern kann es sich um Automatikausrichtungs-Muster zur automatischen Durchführung einer Photomaskenausrichtung, um Elektrodenmuster zum Verbinden von Anoden oder um verschiedene Testelementgruppen-Muster zum Testen von Chipmustern handeln.
  • Die Erfindung schafft ferner ein Verfahren zum Herstellen von Halbleitervorrichtungen mit einer Vielzahl von Chipmustern, die eine Hauptschaltung in mindestens einer Oberfläche eines Substrats eines ersten Leitungstyps auf derjenigen Oberfläche darstellen, aus der eine Epitaxialschicht eines zweiten Leitungstyps gebildet wird, auf dem Substrat ausgebildeten, die Chipmuster umgebenden Anreißbereichen, einer Epitaxialschicht des zweiten Leitungstyps auf den Anreißbereichen sowie mit einer einen niedrigen Widerstand aufweisenden Schicht hoher Konzentration mit dem zweiten Leitungstyp, die in der Epitaxialschicht des zweiten Leitungstyps ausgebildet ist, wobei:
    Musterbereiche von Isolationsbereichen umgeben sind, wobei die Musterbereiche Unter-Muster bilden, die für einen anderen Zweck als zur Ausbildung der Chipmuster verwendet werden;
    die Isolationsbereiche von Epitaxialschichten des zweiten Leitungstyps der Anreißbereiche umgeben sind; und
    wobei die Breite der Epitaxialschicht des zweiten Leitungstyps von einem Ende der den niedrigen Widerstand aufweisenden hochkonzentrierten Schicht des zweiten Leitungstyps, die in der Epitaxialschicht des zweiten Leitungstyps enthalten ist, als diejenige gewählt wird, die eine Durchbruchspannung erzeugt, die einer über der den niedrigen Widerstand aufweisenden Schicht des zweiten Leitungstyps und dem Substrat angelegten Spannung widersteht, und die durch die Schichten und durch die Verunreinigungskonzentration in dem Substrat festgelegt wird.
  • Ausführungsbeispiel 3:
  • Nachfolgend wird ein dritter Gesichtspunkt der Erfindung näher erläutert, dem ein Ausführungsbeispiel zugrunde liegt, mit dem noch weitere Probleme gelöst werden. D.h., gemäß diesem weiteren Gesichtspunkt schafft die Erfindung ein Verfahren zum Herstellen von Halbleitervorrichtungen, die eine auf einem p-Typ-Siliziumsubstrat ausgebildete n-Typ-Siliziumschicht, einen durch Entfernen des p-Typ-Siliziumsubstrats gebildeten dünnen Abschnitt und eine Metallverdrahtung zur Verbindung mit dem Substrat aufweisen, die sich auf der Oberfläche der n-Typ-Siliziumschicht erstreckt und elektrisch mit dem p-Typ-Siliziumsubstrat verbunden ist, wobei das Verfahren zum Herstellen dieser Halbleitervorrichtungen einen ersten Schritt des Ausbildens von Metallverdrahtungsmaterial auf der gesamten Oberfläche eines Siliziumwafers, der aus dem p-Typ-Siliziumsubstrat besteht, auf dem die n-Typ-Siliziumschicht ausgebildet ist, einen zweiten Schritt der gleichzeitigen Photoätzung des Metallverdrahtungsmaterials, und zwar unter Verwendung einer Maske, die eine zur Verbindung mit dem Substrat dienende Metallverdrahtung und eine zum elektrochemischen Ätzen dienende Metallverdrahtung zurückläßt, die elektrisch mit der n-Typ-Siliziumschicht verbunden ist, einen dritten Schritt des Ausbildens eines Photolack- bzw. Resistmuster mit einer Öffnung zwischen der zur Verbindung mit dem Substrat dienenden Metallverdrahtung und der zum elektrochemischen Ätzen dienenden Metallverdrahtung und des anschließenden Durchführens der Photoätzung durch die Öffnung, sowie einen vierten Schritt aufweist, mittels dem durch elektrochemisches Ätzen des p-Typ-Siliziumsubstrats durch Anlegen einer Spannung an die zum elektrochemischen Ätzen dienende Metallverdrahtung ein dünner Abschnitt ausgebildet wird.
  • Bei dem technischen Aufbau dieses Gesichtspunkts der Erfindung bildet der erste Verfahrensschritt das Metallverdrahtungsmaterial auf der ganzen Oberfläche des Siliziumwafers, der aus dem p-Typ-Siliziumsubstrat besteht, auf dem die n-Typ-Siliziumschicht ausgebildet ist, und im zweiten Verfahrensschritt wird gleichzeitig das Metallverdrahtungsmaterial unter Verwendung eines Stücks einer Maske photogeätzt, welche die zur Verbindung mit dem Substrat dienende Metallverdrahtung und die zur elektrochemischen Ätzung dienende, mit der n-Typ-Siliziumschicht elektrisch verbundene Metallverdrahtung übrigläßt. Daraufhin wird mittels des dritten Verfahrensschritts ein Resistmuster mit einer zwischen der zur Verbindung mit dem Substrat dienenden Metallverdrahtung und der zur elektrochemischen Ätzung dienenden Metallverdrahtung ausgebildeten Öffnung ausgebildet und die Photoätzung durch die Öffnung hindurch ausgeführt. Die zur Verbindung mit dem Substrat dienende Metallverdrahtung und die zur elektrochemischen Ätzung dienende Metallverdrahtung sind daher nicht elektrisch miteinander verbunden. Im vierten Verfahrensschritt wird daraufhin eine Spannung an die zur elektrochemischen Ätzung dienende Metallverdrahtung angelegt, um das p-Typ-Siliziumsubstrat elektrochemisch zu ätzen und um einen dünnen Abschnitt auszubilden. Während der elektrochemischen Ätzung werden Kurzschlüsse zwischen der zur Verbindung mit dem Substrat dienenden Metallverdrahtung und der zur elektrochemischen Ätzung dienenden Metallverdrahtung vermieden und es fließt kein Leckstrom aus der zur elektrochemischen Ätzung dienenden Metallverdrahtung zum p-Typ-Siliziumsubstrat.
  • Das Ausführungsbeispiel dieses dritten Gesichtspunkts der Erfindung wird nunmehr unter Bezugnahme auf die Zeichnungen näher erläutert.
  • Das Verfahren zum Herstellen eines Halbleiterdrucksensors gemäß diesem dritten Ausführungsbeispiel wird nachfolgend unter Bezugnahme auf die 20 bis 34 erläutert.
  • 20 zeigt anhand einer Draufsicht einen Siliziumwafer 201 vor der Durchführung der elektrochemischen Ätzung, während 21 eine Querschnittsansicht entlang einer Linie B-B der 20 darstellt.
  • Eine n-Typ-Epitaxialschicht 203, die als n-Typ-Siliziumschicht dient, wird auf einem p-Typ-Siliziumsubstrat 202 ausgebildet. Eine Anzahl von chipbildenden Bereichen 204 werden in dem Siliziumwafer 201 ausgebildet. Ein membranbildender Bereich 205 wird in einem zentralen Abschnitt in jedem chipbildenden Bereich 304 gebildet und ein Peripherieschaltungsbereich 206 wird in der Peripherie bzw. im Umgangsabschnitt desselben gebildet. Vier p-Typ-Verunreinigungsdiffusionsbereiche (Piezo-Widerstandsschichten) 207, 208, 209 und 210 werden in der Oberfläche der n-Typ-Epitaxialschicht 203 im membranbildenden Bereich 205 ausgebildet, wobei die vier p-Typ-Verunreinigungsdiffusionsbereiche (Piezo-Widerstandsschichten) 207, 208, 209 und 210 gemäß der Darstellung in 3 in einer Vollbrückenschaltung miteinander verbunden sind. Gemäß 22 wird an einen ersten Verbindungsanschluß a dieser Brückenschaltung eine Spannung Vcc angelegt, an einen zweiten Verbindungsanschluß b wird Massepotential angelegt und eine Ausgangsspannung Vout wird über einen dritten und vierten Verbindungsanschluß c bzw. d abgegriffen und einem Verstärker OP1 zugeführt.
  • In dem in 21 gezeigten Peripherieschaltungsbereich 206 wird ein npn-Transistor 211 ausgebildet, der den Verstärker OP1 der 22 darstellt. D.h., in der n-Typ-Epitaxialschicht 203 wird ein p-Typ-Basisbereich 212 ausgebildet, im p-Typ-Basisbereich 212 wird ein n-Typ-Emitterbereich 213 ausgebildet und in der n-Typ-Epitaxialschicht 203 wird ein n-Typ-Kollektorbereich 214 ausgebildet. Ferner wird eine vergrabene n+-Typ-Schicht 215 ausgebildet. In der n-Typ-Epitaxialschicht 203 ist ein p-Typ-Bereich 216 ausgebildet, der den npn-Transistor 211 umgibt, und der npn-Transistor 211 ist durch einen pn-Übergang isoliert.
  • Ein zum Anlegen der Ätzspannung dienender n-Typ-Verunreinigungsbereich 217 wird in der n-Typ-Epitaxialschicht 203 im membranbildenden Bereich 205 gebildet. Ein zum Anlegen der Ätzspannung dienender n-Typ-Verunreinigungsbereich 219 erstreckt sich in der n-Typ-Epitaxialschicht 203 auf der Anreißlinie 218.
  • Die Oberfläche der n-Typ-Epitaxialschicht 203 wird durch einen Siliziumoxidfilm 220 bedeckt, in welchem eine Öffnung 221 für einen Kontakt zum p-Typ-Basisbereich 212, eine Öffnung 222 für einen Kontakt zum n-Typ-Emitterbereich 213, eine Öffnung 223 für einen Kontakt zum n-Typ-Kollektorbereich 214, eine Öffnung 224 für einen Kontakt zu dem zum Anlegen der Ätzspannung dienenden n-Typ-Verunreinigungsbereich 217, eine Öffnung 225 für einen Kontakt zum p-Typ-Bereich 216, eine Öffnung 226 für einen Kontakt zu dem zum Anlegen der Ätzspannung dienenden n-Typ-Verunreinigungsbereich 219 und eine Öffnung 227 für einen Kontakt zu den p-Typ-Verunreinigungsdiffusionsbereichen (Piezo-Widerstandsschichten) 207, 208, 209 und 210 ausgebildet werden.
  • Gemäß 23 wird ein als Metallverdrahtungsmaterial dienender Aluminiumfilm 228 auf der gesamten Oberfläche des Siliziumwafers 201 ausgebildet.
  • Der Aluminiumfilm 228 wird unter Verwendung einer Aluminiumverdrahtungs-Photomaske 229 (für eine positive Belichtung), die in 24 gezeigt ist, geätzt. Wie aus den 25 und 26 hervorgeht, wird als Folge davon eine Aluminiumverdrahtung 230 für eine Peripherieschaltung, eine Aluminiumverdrahtung 231 für eine Peripherieschaltung (nämlich eine Metallverdrahtung für die Verbindung mit dem Substrat), eine Aluminiumverdrahtung 232 für eine Brückenschaltung, eine Aluminiumverdrahtung 233 für die elektrochemische Ätzung (nämlich die zur elektrochemischen Ätzung dienende Metallverdrahtung), sowie eine Aluminiumverdrahtung 234 für die elektrochemische Ätzung übriggelassen. Die für eine Peripherieschaltung vorgesehene Aluminiumverdrahtung 230 ist hier die Verdrahtung des Transistors 211 im Peripherieschaltungsbereich 6, während die für die Brückenschaltung vorgesehene Aluminiumverdrahtung 232 die Verdrahtung zur Ausbildung der Brückenschaltung der 3 darstellt. Die für die Peripherieschaltung vorgesehene Aluminiumverdrahtung 231 ist die Aluminiumverdrahtung für ein Massepotential, die sich in dem der Anreißlinie benachbarten chipausbildenden Bereich erstreckt, wobei diese elektrisch mit dem p-Typ-Bereich 216 verbunden ist und die Funktion hat, der Brückenschaltung der 22 Massepotential zuzuführen. Die zur elektrochemischen Ätzung dienende Aluminiumverdrahtung 233 ist die sich auf der Anreißlinie erstreckende Aluminiumverdrahtung und die zur elektrochemischen Ätzung dienende Aluminiumverdrahtung 234 ist diejenige Verdrahtung, die sich aus der Aluminiumverdrahtung 233 zum n-Typ-Verunreinigungsbereich 217 zum Anlegen der Ätzspannung erstreckt.
  • Daraufhin wird gemäß der Darstellung in 27 eine (für positive Verwendung vorgesehene) Maske 235 zum Entfernen desjenigen Materials vorbereitet, das Kurzschlüsse hervorrufen kann. Die (für positive Belichtung vorgesehene) zum Entfernen des Kurzschlüsse hervorrufenden Materials dienende Maske 235 weist eine Öffnung auf, die zwischen der für die Peripherieschaltung vorgesehenen Aluminiumverdrahtung 231 und der zur elektrochemischen Ätzung dienenden Aluminiumverdrahtung 233 ausgebildet ist. Aufgrund der Verwendung der zur Entfernung des Kurzschlüsse hervorrufenden Materials dienenden Maske 235 wird der Photolack bzw. Resist 236 mit dem in 28 gezeigten Muster versehen. Das Resistmuster weist eine Öffnung 237 auf, die zwischen der für die Peripherieschaltung vorgesehenen Aluminiumverdrahtung 231 und der zur elektrochemischen Ätzung dienenden Aluminiumverdrahtung 233 ausgebildet ist.
  • Die Photoätzung wird unter Verwendung des Resistmusters durchgeführt. Die für die Peripherieschaltung vorgesehene Aluminiumverdrahtung 231 und die zur elektrochemischen Ätzung dienende Aluminiumverdrahtung 233 werden durch die Photoätzung vollständig voneinander isoliert. Das heißt, trotz der Tatsache, daß gemäß der Darstellung in 26 Aluminium 238 vorhanden ist, das zwischen der für die Peripherieschaltung vorgesehenen Aluminiumverdrahtung 231 und der zur elektrochemischen Ätzung dienenden Aluminiumverdrahtung 233 Kurzschlüsse hervorrufen könnte (d.h., trotz der Tatsache, daß gemäß der Darstellung in 29 Aluminium 238 vorhanden ist, das Kurzschlüsse hervorruft), wird das die Kurzschlüsse verursachende Aluminium 238 entfernt.
  • Anschließend wird gemäß der Darstellung in 30 auf der gesamten Oberfläche des Siliziumwafers 201 ein Passivierungsfilm ausgebildet. Als Passivierungsfilm 239 wird ein Siliziumnitridfilm, ein Siliziumoxidfilm, oder auch ein Laminat bzw. eine Schichtfolge aus dem Siliziumnitridfilm und dem Siliziumoxidfilm verwendet. In der in 26 gezeigten Struktur sind eine Aluminiumanschlußfläche 240 zum Anlegen einer in 22 gezeigten Spannung Vcc, eine Aluminiumanschlußfläche 241 für Massepotential und eine Aluminiumanschlußfläche 242 für das Ausgangssignal ausgebildet worden. Gemäß der Darstellung in 31 wird der Passivierungsfilm 239 durch Ätzen in den Anschlußflächenabschnitten entfernt, um Öffnungen 243 auszubilden. Gleichzeitig wird der Passivierungsfilm 239 durch Ätzen von einem (nicht gezeigten) Anschlußflächenabschnitt der zur elektrochemischen Ätzung vorgesehenen Aluminiumverdrahtung 233 auf dem Siliziumwafer 201 entfernt.
  • Daraufhin wird das elektrochemische Ätzen gemäß der Darstellung in 32 durchgeführt. Das heißt, auf einem Bereich, an dem keine Membran ausgebildet wird, wird auf derjenigen Oberfläche des Siliziumwafers 201, auf der die n-Typ-Epitaxialschicht 203 nicht vorhanden ist, ein Maskenmaterial 244 ausgebildet. Daraufhin wird ein keramisches Trägersubstrat 246 am Siliziumwafer 201 befestigt, wobei eine Platinelektrode 205 dazwischen angeordnet wird. Die Oberfläche des Siliziumwafers 201, (nämlich diejenige Oberfläche, an der die n-Typ-Epitaxialschicht 3 ausgebildet ist), die nicht dem Ätzvorgang unterzogen wird, ist durch ein Wachs 247 geschützt. Eine Platinelektrode 45 ist elektrisch mit der zur elektrochemischen Ätzung dienenden Aluminiumverdrahtung 233 verbunden. Ein Behälter 248 ist mit eine Kalilauge-Wasserlösung (33 Gewichtsprozent, 82°C) gefüllt. Der Siliziumwafer 201 wird in die im Behälter 248 befindliche Kalilauge-Wasserlösung 249 eingetaucht und eine Platinelektrode 250 wird so angeordnet, daß sie dem Siliziumwafer 201 gegenüberliegt. Eine Konstantspannungsquelle 251 (2 Volt) wird zwischen die Platinelektrode 245 des Siliziumwafers 201 und die Platinelektrode 250 geschaltet, um an die beiden Elektroden 245 und 250 eine Konstantspannung anzulegen. Daraufhin wird das p-Typ-Siliziumsubstrat 202 einer elektrochemischen Ätzung unterzogen, wobei der Ätzvorgang nahe des Übergangsabschnitts relativ zur n-Typ-Epitaxialschicht 203 stoppt. Als Folge davon wird eine Membran 252 (dünner Abschnitt) im membranbildenden Bereich 205 gebildet, wie dies aus 33 hervorgeht.
  • Der Siliziumwafer 201 wird daraufhin entlang der Anreißlinien in einzelne Chips zerschnitten.
  • Gemäß vorstehender Beschreibung bezieht sich das vorliegende Ausführungsbeispiel auf ein Verfahren zum Herstellen eines Halbleiterdrucksensors, bei dem die n-Typ-Epitaxialschicht 203 auf dem p-Typ-Siliziumsubstrat 202 ausgebildet wird, die Membran 252 durch Entfernen des p-Typ-Siliziumsubstrats 202 gebildet wird und bei dem sich die für eine Peripherieschaltung vorgesehene Aluminiumverdrahtung 231 auf der Oberfläche der elektrisch mit dem p-Typ-Siliziumsubstrat 202 verbundenen n-Typ-Epitaxialschicht 203 erstreckt. Der Aluminiumfilm 228 ist auf der gesamten Oberfläche des Siliziumwafers 201 ausgebildet, der aus dem p-Typ-Siliziumsubstrat 202 besteht, auf dem die n-Typ-Epitaxialschicht 203 ausgebildet ist (erster Verfahrensschritt), und der Aluminiumfilm 228 wird gleichzeitig unter Verwendung eines Stücks der Maske 229 einer Photoätzung unterzogen, wobei jedoch die für eine Peripherieschaltung vorgesehene Aluminiumverdrahtung 231 und die zur elektrochemischen Ätzung dienende Aluminiumverdrahtung 233, die elektrisch mit der n-Typ-Epitaxialschicht 203 verbunden ist, übriggelassen werden (zweiter Verfahrensschritt). Daraufhin wird ein Resistmuster ausgebildet, das zwischen der für die Peripherischaltung vorgesehenen Aluminiumverdrahtung 231 und der zur elektrochemischen Ätzung dienenden Aluminiumverdrahtung 233 eine Öffnung aufweist, und die Photoätzung wird durch die Öffnung 237 hindurch durchgeführt (dritter Verfahrensschritt). Die für die Peripherieschaltung vorgesehene Aluminiumverdrahtung 231 und die zur elektrochemischen Ätzung dienenden Aluminiumverdrahtung 233 sind daher nicht elektrisch miteinander verbunden. Daraufhin wird an die zur elektrochemischen Ätzung dienende Aluminiumverdrahtung 233 eine Spannung angelegt, um das p-Typ-Siliziumsubstrat 202 elektrochemisch zu ätzen und die Membran 252 auszubilden (vierter Verfahrensschritt). Während des elektrochemischen Ätzvorgangs wird ein Kurzschluß zwischen der für die Peripherieschaltung vorgesehenen Aluminiumverdrahtung 231 und der zur elektrochemischen Ätzung dienenden Aluminiumverdrahtung 233 vermieden und es fließt kein Leckstrom aus der zur elektrochemischen Ätzung dienenden Aluminiumverdrahtung 233 über die für die Peripherieschaltung vorgesehene Aluminiumverdrahtung 231 zum p-Typ-Siliziumsubstrat 202. Folglich ist es möglich, die Membran 252 zuverlässig mit einer vorbestimmten Dicke auszubilden.
  • Bei herkömmlichen Verfahrensschritten zum Herstellen von Wafern wird das Aluminiumverdrahtungsmaterial photogeätzt, um eine Aluminiumverdrahtung auszubilden, worauf anschließend ein Passivierungsfilm abgelagert wird, und der Passivierungsfilm aus Bondierungs-Anschlußflächenabschnitten entfernt wird. Falls daraufhin festgestellt wird, daß die für die Peripherieschaltung vorgesehene Aluminiumverdrahtung 231 und die zur elektrochemischen Ätzung dienende Aluminiumverdrahtung 233 nach der Ablagerung des Passivierungsfilms kurzgeschlossen sind, ist der Wafer nicht mehr verwendbar. Wenn das Vorhandensein des Kurzschlusses vor der Ablagerung des Passivierungsfilms festgestellt wird, kann die Aluminiumverdrahtung schrumpfen und brechen, wenn sie erneut der Photoätzung unterzogen wird. Wenn das Vorhandensein des Kurzschlusses vor der Ablagerung des Passivierungsfilms festgestellt wird, ist es darüber hinaus möglich, daß ein Kurzschluß selbst dann auftritt, wenn das Aluminiumverdrahtungsmaterial vollständig entfernt wird, und selbst dann, wenn neues Aluminiumverdrahtungsmaterial auf der gesamten Oberfläche ausgebildet wird, erneut gefolgt von einem Photoätzvorgang, um die Aluminiumverdrahtung auszubilden. Demgegenüber wird bei dem vorliegenden Ausführungsbeispiel der Erfindung das Aluminiumverdrahtungsmaterial photogeätzt, worauf das Aluminium unter Verwendung eines Resistmusters geätzt wird, das eine zwischen der für die Peripherieschaltung vorgesehenen Aluminiumverdrahtung 231 und der zur elektrochemischen Ätzung dienenden Aluminiumverdrahtung 233 ausgebildete Öffnung aufweist. Folglich besteht keine Möglichkeit von Kurzschlüssen zwischen der für die Peripherieschaltung vorgesehenen Aluminiumverdrahtung 231 und der zur elektrochemischen Ätzung dienenden Aluminiumverdrahtung 233, so daß die elektrochemische Ätzung stabil ausgeführt werden kann.
  • Ausführungsbeispiel 4:
  • Nachfolgend wird ein viertes Ausführungsbeispiel näher beschrieben. Bei der Erläuterung dieses Ausführungsbeispiels wird hauptsächlich auf die Unterschiede zum dritten Ausführungsbeispiel eingegangen.
  • Ein Verfahren zum Herstellen eines Halbleiterdrucksensors dieses Ausführungsbeispiels wird nachfolgend unter Bezugnahme auf die 34 bis 45 näher erläutert.
  • In 34 ist anhand einer Draufsicht ein Siliziumwafer 201 vor der Durchführung der elektrochemischen Ätzung gezeigt, 35 stellt eine Querschnittsansicht entlang einer Linie C-C der 34 dar und 36 ist eine Querschnittsansicht entlang einer Linie D-D der 34.
  • Eine n-Typ-Epitaxialschicht 203 wird auf einem p-Typ-Siliziumsubstrat 202 ausgebildet. Ein membranbildender Bereich 205 wird in einem zentralen Abschnitt in jedem chipbildenden Bereich 204 des Siliziumwafers 201 ausgebildet und ein Peripherieschaltungsbereich 206 wird in der Peri pherie desselben ausgebildet. Vier p-Typ-Verunreinigungsdiffusionsbereiche (Piezo-Widerstandsschichten) 207, 208, 209 und 210 werden in der Oberfläche der n-Typ-Epitaxialschicht 203 im membranbildenden Bereich 205 gebildet, wobei die vier p-Typ-Verunreinigungsdiffusionsbereiche (Piezo-Widerstandsschichten) 207, 208, 209 und 210 in einer Vollbrückenschaltung verbunden sind, wie dies in 3 gezeigt ist. Ein npn-Transistor 211 wird im Peripherieschaltungsbereich 206 ausgebildet, um den in 22 gezeigten OP1 zu bilden. Das heißt, in der n-Typ-Epitaxialschicht 203 wird ein p-Typ-Basisbereich 212 ausgebildet, im p-Typ-Basisbereich 212 wird ein n-Typ-Emitterbereich 213 ausgebildet und in der n-Typ-Epitaxialschicht 203 wird ein n-Typ-Kollektorbereich 214 ausgebildet. Ferner wird eine vergrabene n+-Typ-Schicht 215 gebildet. In der n-Typ-Epitaxialschicht 203 wird ein p-Typ-Bereich 216 gebildet, der den npn-Transistor 211 umgibt, und der npn-Transistor 211 wird mittels eines pn-Übergangs isoliert.
  • Ein zum Anlegen der Ätzspannung dienender n-Typ-Verunreinigungsbereich 217 wird in der n-Typ-Epitaxialschicht 203 im membranbildenden Bereich 205 ausgebildet.
  • Die Oberfläche der n-Typ-Epitaxialschicht 203 wird mit einem Siliziumoxidfilm 220 bedeckt. Der p-Typ-Basisbereich 212, der n-Typ-Emitterbereich 213 und der n-Typ-Kollektorbereich 214 werden über die für eine Peripherieschaltung vorgesehene Aluminiumverdrahtung 230 elektrisch miteinander verbunden. Der p-Typ-Bereich 216 wird elektrisch angeschlossen über die für die Peripherieschaltung vorgesehene Aluminiumverdrahtung 231, welche die zur Verbindung mit dem Substrat vorgesehene Metallverdrahtung darstellt, wobei sich die Aluminiumverdrahtung 231 gemäß der Darstellung in 26 erstreckt. Die p-Typ-Verunreinigungsdiffusionsbereiche 207, 208, 209 und 210 sind über die Aluminiumverdrahtung 232 in Form einer Brückenschaltung elektrisch miteinander verbunden. In dem zum Anlegen der Ätzspannung dienen den n-Typ-Verunreinigungsbereich 217 ist die zur elektrochemischen Ätzung dienende Aluminiumverdrahtung 253 ausgebildet, wobei sich die zur elektrochemischen Ätzung dienende Aluminiumverdrahtung 253 zur Außenseite des membranbildenden Bereichs 205 hin erstreckt und eine Aluminiumanschlußfläche 254 bildet. Gemäß der Darstellung in 34 werden eine Aluminiumanschlußfläche 255 zum Anlegen einer in 22 gezeigten Spannung Vcc, eine Aluminiumanschlußfläche 256 für Massepotential und eine Aluminiumanschlußfläche 257 für ein Ausgangssignal ausgebildet. Die Aluminiumanschlußfläche 256 für Massepotential ist mit der für die Peripherieschaltung vorgesehenen Aluminiumverdrahtung 231 verbunden und führt der Brückenschaltung der 22 Massepotential zu.
  • Wie aus den 37 und 38 hervorgeht, wird auf der gesamten Oberfläche des Siliziumwafers 201 ein Passivierungsfilm 258 ausgebildet. Als Passivierungsfilm 258 wird ein Siliziumnitridfilm, ein Siliziumoxidfilm oder aber ein Laminat aus dem Siliziumnitridfilm und dem Siliziumoxidfilm verwendet.
  • Anschließend wird der Passivierungsfilm 258 gemäß der Darstellung in 39 auf der Aluminiumanschlußfläche 254 durch einen Ätzvorgang entfernt, um eine Öffnung 259 zu bilden. Daraufhin wird gemäß der Darstellung in 40 ein Aluminiumfilm 260 (nämlich ein Leiter für die elektrochemische Ätzung) auf der gesamten Oberfläche des Siliziumwafers 201 ausgebildet.
  • Daraufhin wird die elektrochemische Ätzung durchgeführt, wie dies in 41 gezeigt ist. Das heißt, ein Maskierungsmaterial 244 wird auf einem Bereich, auf dem keine Membran ausgebildet ist, auf der Oberfläche des Siliziumwafers 201 ausgebildet, wo keine n-Typ-Epitaxialschicht 203 vorliegt. Daraufhin wird ein keramisches Trägersubstrat 246 am Siliziumwafer 201 befestigt, wobei eine Platinelektrode 245 sandwichartig dazwischen angeordnet ist. Die Oberfläche des Siliziumwafers 201 (nämlich diejenige Oberfläche, wo die n-Typ-Epitaxialschicht 3 ausgebildet ist), die keiner Ätzung unterzogen wird, ist durch ein Wachs 247 geschützt. Die Platinelektrode 245 ist elektrisch mit der Aluminiumverdrahtung 260 verbunden. Ein Behälter 248 ist mit einer Kalilauge-Wasserlösung (33 Gewichtsprozent, 82°C) gefüllt. Der Siliziumwafer 201 wird in die im Behälter 248 befindliche Kalilauge-Wasserlösung 249 eingetaucht und eine Platinelektrode 250 wird so angeordnet, daß sie dem Siliziumwafer 201 gegenüberliegt. Eine Konstantspannungsquelle 251 (2 Volt) wird zwischen die Platinelektrode 245 des Silisiumwafers 201 und die Platinelektrode 250 geschaltet, um zwischen den beiden Elektroden 245 und 250 eine Konstantspannung anzulegen. Daraufhin wird das p-Typ-Siliziumsubstrat 202 der elektrochemischen Ätzung unterzogen, wobei der Ätzvorgang nahe des Übergangsabschnitts relativ zur n-Typ-Epitaxialschicht 203 stoppt. Als Folge davon wird im membranbildenden Bereich 205 eine Membran 261 (dünner Abschnitt) gebildet, wie dies in 42 gezeigt ist.
  • Der Aluminiumfilm 260 wird daraufhin von der gesamten Oberfläche entfernt, wie dies in 43 gezeigt ist. Anschließend wird der Passivierungsfilm 258 auf den Aluminiumanschlußflächen 255, 256 und 257 gemäß der Darstellung in 44 durch Ätzen entfernt, um Öffnungen 262 zu bilden.
  • Der Siliziumwafer 201 wird daraufhin entlang der Anreißlinien in einzelne Chips zerschnitten.
  • Gemäß vorstehender Beschreibung betrifft das vorliegende Ausführungsbeispiel ein Verfahren zum Herstellen eines Halbleiterdrucksensors, bei dem die n-Typ-Epitaxialschicht 203 auf dem p-Typ-Siliziumsubstrat 202 ausgebildet wird, die Membran 261 durch Entfernen des p-Typ-Siliziumsubstrats 202 gebildet wird und bei dem sich die für die Peripherieschaltung vorgesehene Aluminiumverdrahtung 231 auf der Oberfläche der n-Typ-Epitaxialschicht 203 erstreckt, während sie elektrisch mit dem p-Typ-Siliziumsubstrat 202 verbunden ist. Die für die Peripherieschaltung vorgesehene Aluminiumverdrahtung 231 ist auf dem Siliziumwafer 201 ausgebildet, der aus dem p-Typ-Siliziumsubstrat 202 besteht, auf dem die n-Typ-Epitaxialschicht 203 ausgebildet ist (erster Verfahrensschritt), der Passivierungsfilm 258 ist auf dem Siliziumwafer 201 ausgebildet (zweiter Verfahrensschritt), ein elektrisch mit der n-Typ-Epitaxialschicht 203 verbundener Aluminiumfilm 260 ist auf dem Passivierungsfilm 258 ausgebildet (dritter Verfahrensschritt), und an den Aluminiumfilm 260 wird eine Spannung angelegt, um das p-Typ-Siliziumsubstrat 202 elektrochemisch zu ätzen, um die Membran 261 auszubilden (vierter Verfahrensschritt). Da während der elektrochemischen Ätzung kein Aluminiumfilm 260 auf dem Passivierungsfilm 258 ausgebildet worden ist, fließt kein Leckstrom vom Aluminiumfilm 260 zum p-Typ-Siliziumsubstrat 202. Als Folge davon ist es möglich, die Membran 261 mit einer vorbestimmten Dicke zuverlässig auszubilden.
  • Im zweiten Verfahrensschritt wird der Passivierungsfilm 258 so gebildet, daß er die gesamte Oberfläche der für die Peripherieschaltung vorgesehenen Aluminiumverdrahtung 231 bedeckt, und im vierten Verfahrensschritt wird die Aluminiumanschlußfläche 256 der für die Peripherieschaltung vorgesehenen Aluminiumverdrahtung nach der elektrochemischen Ätzung freigelegt. Zum Zeitpunkt der Durchführung der elektrochemischen Ätzung ist der Passivierungsfilm 258 daher so ausgebildet worden, daß er die gesamte Oberfläche der für die Peripherieschaltung vorgesehenen Aluminiumverdrahtung 231 bedeckt. Die in Kontakt mit dem Aluminiumfilm 260 befindliche Platinelektrode 245 wird daher nicht in Kontakt mit der für die Peripherieschaltung vorgesehenen Aluminiumverdrahtung 231 gebracht und die Platinelektrode 245 kann an irgendeinem Ort plaziert werden, um die Bearbeitbarkeit zu verbessern.
  • Wie aus 45 hervorgeht, wurde die elektrochemische Ätzung bislang durchgeführt, indem ein zur Ätzung dienendes Verdrahtungsmuster 314 entlang der äußeren Peripherie des Wafers 201 ausgebildet wurde und indem das zum Ätzen dienende Verdrahtungsmuster 314 mit der zum Ätzen dienenden Platinelektrode 315 verbunden wurde, was jedoch Kurzschlüsse zwischen dem zum Ätzen dienenden Verdrahtungsmuster 314 und dem p-Typ-Siliziumsubstrat 202 über Leiter 316 hervorruft, die durch Kratzer während der Handhabung hervorgerufen werden. Bei dem vorliegenden Ausführungsbeispiel der Erfindung wird die elektrochemische Ätzung demgegenüber durchgeführt, indem ein Aluminiumfilm 260 auf dem Passivierungsfilm 258 ausgebildet wird, was das Fließen von Leckstrom zwischen der zum Ätzen dienenden Verdrahtung entlang der äußeren Peripherie des Wafers 201 und dem p-Typ-Siliziumsubstrat verhindert.
  • Ferner wurde die elektrochemische Ätzung bislang durchgeführt, indem ein zum Ätzen dienendes Verdrahtungsmaterial auf den Anreißlinien oder auf den äußeren Peripherieabschnitten des Wafers angeordnet wurde und indem Verunreinigungen für einen Kontakt in den Anreißlinien oder in den äußeren Peripherieabschnitten des Wafers eingebracht wurden (was dem zum Anlegen der Ätzspannung dienenden n-Typ-Verunreinigungsbereich 219 in 30 entspricht). Beim vorliegenden Ausführungsbeispiel ist demgegenüber keine derartige Maßnahme auf den Anreißlinien oder auf den Peripherieabschnitten des Wafers erforderlich.
  • Bei dem auf dem Passivierungsfilm 258 angeordneten, zur elektrochemischen Ätzung dienenden Leiter kann es sich neben dem Aluminiumfilm 260 um irgendein anderes elektrisch leitendes Material handeln.
  • Ausführungsbeispiel 5:
  • Nachfolgend wird ein fünftes Ausführungsbeispiel näher erläutert. Die Erläuterung wird dabei hauptsächlich auf die Unterschiede zum vierten Ausführungsbeispiel beschränkt.
  • Das Verfahren zum Herstellen eines Halbleiterdrucksensors dieses Ausführungsbeispiels wird nachfolgend unter Bezugnahme auf die 46 bis 50 näher erläutert.
  • Im Zustand des in den 37 und 38 gezeigten vierten Ausführungsbeispiels wird der Passivierungsfilm 258 auf der Aluminiumanschlußfläche 254 geätzt, um gemäß der Darstellung in 46 eine Öffnung 263 zu bilden. Daraufhin wird gemäß der Darstellung in 47 auf der gesamten Oberfläche des Siliziumwafers 201 ein Aluminiumfilm 264 (nämlich ein für die elektrochemische Ätzung vorgesehener Leiter) gebildet.
  • Anschließend wird der Aluminiumfilm 264 gemäß der Darstellung in 48 auf den Aluminiumanschlußflächen 255, 256 und 257 geätzt, um Öffnungen 265 zu bilden. Gleichzeitig wird der Aluminiumfilm 264 von dem membranbildenden Bereich entfernt. Wie aus 49 hervorgeht, wird der Passivierungsfilm 258 anschließend durch Ätzen von den Aluminiumanschlußflächen 255, 256 und 257 entfernt, um Öffnungen 266 zu bilden.
  • Daraufhin wird die elektrochemische Ätzung durchgeführt, wie dies in 41 gezeigt ist.
  • Als nächstes wird der Siliziumwafer 201 entlang der Anreißlinien in einzelne Chips zerschnitten.
  • Als Folge davon wird der in 50 gezeigte Halbleiterdrucksensor erhalten. Dieser Halbleiterdrucksensor weist einen Passivierungsfilm 258 auf, der auf der oberen Oberfläche des Siliziumwafers 201 ausgebildet ist, und besitzt ferner einen darauf ausgebildeten Aluminiumfilm 264.
  • In Übereinstimmung mit der Lehre dieses Ausführungsbeispiels wird gemäß obiger Beschreibung ein Passivierungsfilm 258 so ausgebildet, daß er die gesamte Oberfläche der für die Peripherieschaltung vorgesehenen Aluminiumverdrahtung 231 bedeckt, und zwar im Schritt der Ausbildung des Passivierungsfilms (zweiter Verfahrensschritt beim vierten Ausführungsbeispiel), und beim Verfahrensschritt der Ausbildung des zur elektrochemischen Ätzung vorgesehenen Leiters (dritter Verfahrensschritt beim vierten Ausführungsbeispiel) werden Löcher im Aluminiumfilm 264 und im Passivierungsfilm 258 auf den für das Massepotential vorgesehenen Aluminiumanschlußflächen 256 (nämlich den Anschlußflächen der zur Verbindung mit dem Substrat dienenden Metallverdrahtung) gebildet. Im Gegensatz zum vierten Ausführungsbeispiel besteht daher keine Notwendigkeit, den Aluminiumfilm 264 und den Passivierungsfilm 258 an den für das Massepotential vorgesehenen Anschlußflächen zu entfernen, nachdem die elektrochemische Ätzung durchgeführt worden ist.
  • Sechstes Ausführungsbeispiel:
  • Nachfolgend wird ein sechstes Ausführungsbeispiel näher erläutert. Die Beschriebung wird hierbei hauptsächlich auf die Unterschiede zum vierten Ausführungsbeispiel beschränkt.
  • Ein Verfahren zum Herstellen eines Halbleiterdrucksensors in Übereinstimmung mit diesem Ausführungsbeispiel wird nachfolgend unter Bezugnahme auf die 51 bis 54 erläutert.
  • In dem in den 37 und 38 gezeigten Zustand des vierten Ausführungsbeispiels wird der Passivierungsfilm 258 auf den Aluminiumanschlußflächen 254, 255, 256 und 257 geätzt, um Öffnungen 267 und 268 zu bilden, wie dies in 51 gezeigt ist. Daraufhin wird gemäß der Darstellung in 52 ein Aluminiumfilm 269 (nämlich ein für die elektro chemische Ätzung dienender Leiter) auf der gesamten Oberfläche des Siliziumwafers 201 ausgebildet.
  • Im Anschluß hieran wird der Aluminiumfilm 269 gemäß der Darstellung in 53 um die Aluminiumanschlußflächen 255, 256 und 257 herum geätzt, um entlang des gesamten Umfangs ringförmige Vertiefungen bzw. Ausnehmungen 270 zu bilden, die die Funktion von Öffnungen für die Isolation haben. Gleichzeitig wird der Aluminiumfilm 269 von dem membranbildenden Bereich entfernt.
  • Als nächstes wird die elektrochemische Ätzung gemäß der Darstellung in 41 durchgeführt.
  • Daraufhin wird der Siliziumwafer 201 entlang der Anreißlinien in einzelne Chips zerschnitten.
  • Als Folge davon erhält man den in 54 gezeigten Halbleiterdrucksensor. Dieser Halbleiterdrucksensor weist einen auf der oberen Oberfläche des Siliziumwafers 201 ausgebildeten Passivierungsfilm 258 auf und besitzt darüber hinaus einen darauf ausgebildeten Aluminiumfilm 269.
  • In Übereinstimmung mit der Lehre dieses Ausführungsbeispiels wird gemäß obiger Beschreibung ein Passivierungsfilm 258 so gebildet, daß es den für das Massepotential vorgesehenen Aluminiumanschlußflächen 256 (nämlich den Anschlußflächen der für die Verbindung mit dem Substrat vorgesehenen Metallverdrahtung) ermöglicht wird, beim Schritt der Ausbildung des Passivierungsfilms (dem zweiten Schritt im vierten Ausführungsbeispiel) freigelegt zu werden, und beim Verfahrensschritt der Ausbildung des zur elektrochemischen Ätzung dienenden Leiters (nämlich dem dritten Verfahrensschritt beim vierten Ausführungsbeispiel) werden Ausnehmungen 70 im Aluminiumfilm 269 um die für das Massepotential 256 vorgesehenen Aluminiumanschlußflächen 256 (nämlich den Anschlußflächen der für die Verbindung zum Substrat vorge sehenen Metallverdrahtung) herum ausgebildet. Im Gegesatz zum vierten Ausführungsbeispiel ist es daher nicht notwendig, den Aluminiumfilm 269 und den Passivierungsfilm 258 an den für das Massepotential vorgesehenen Anschlußflächen zu entfernen, nachdem die elektrochemische Ätzung durchgeführt worden ist.
  • Obgleich die vorstehenden Ausführungsbeispiele auf die Ausbildung einer Membran eines Halbleiterdrucksensors gerichtet sind, versteht es sich, daß die Erfindung nicht auf diese Ausführungsbeispiele beschränkt ist, sondern auch für andere Fälle verwendbar ist, bei denen dünne Abschnitte (Ausleger) in einem Halbleiterbeschleunigungssensor gebildet werden.
  • Die Ätzlösung ist selbstverständlich nicht auf eine Kalilauge-Wasserlösung beschränkt; vielmehr können auch eine Tetramethylammonium-Hydroxid-Wasserlösung (TMAH: (CH3)4NOH), eine alkalische anisotrope Ätzlösung wie beispielsweise Ethylendiamin oder dergleichen, oder auch eine isotrope Ätzlösung wie beispielsweise Fluorwasserstoffsäure oder dergleichen verwendet werden.
  • Wie aus den vorstehenden Ausführungsbeispielen ersichtlich ist, wird in Übereinstimmung mit dem dritten Gesichtspunkt der Erfindung ein Verfahren zum Herstellen von Halbleitervorrichtungen geschaffen, die eine auf einem p-Typ-Siliziumsubstrat ausgebildete n-Typ-Siliziumschicht, einen durch Entfernen des p-Typ-Siliziumsubstrats gebildeten dünnen Abschnitt und eine zur Verbindung mit dem Substrat dienende Metallverdrahtung aufweisen, die sich auf der Oberfläche der n-Typ-Siliziumschicht erstreckt und mit dem p-Typ-Siliziumsubstrat elektrisch verbunden ist, wobei das Verfahren zum Herstellen dieser Halbleitervorrichtungen einen ersten Verfahrensschritt des Ausbildens einer zur Verbindung mit dem Substrat dienenden Metallverdrahtung auf einem Siliziumwafer, der aus dem p-Typ-Siliziumsubstrat be steht, auf dem die n-Typ-Siliziumschicht ausgebildet wird, einen zweiten Verfahrensschritt des Ausbildens eines Passivierungsfilms auf dem Siliziumwafer, einen dritten Verfahrensschritt des Ausbildens eines für die elektrochemische Ätzung vorgesehenen Leiters, der elektrisch mit der n-Typ-Siliziumschicht auf dem Passivierungsfilm verbunden ist, und einen vierten Verfahrensschritt aufweist, bei dem ein dünner Abschnitt durch elektrochemische Ätzung des p-Typ-Siliziumsubstrats durch Anlegen einer Spannung an den für die elektrochemische Ätzung dienenden Leiter gebildet wird.
  • Beim zweiten Verfahrensschritt kann der Passivierungsfilm darüber hinaus so gebildet werden, daß er die gesamte Oberfläche der für die Verbindung mit dem Substrat vorgesehenen Metallverdrahtung bedeckt, und im vierten Verfahrensschritt können die Anschlußflächen der für die Verbindung zum Substrat vorgesehenen Metallverdrahtung nach der elektrochemischen Ätzung freigelegt werden.
  • Darüber hinaus ist es möglich, beim zweiten Verfahrensschritt den Passivierungsfilm so auszubilden, daß er die gesamte Oberfläche der zur Verbindung mit dem Substrat dienenden Metallverdrahtung bedeckt, und im dritten Verfahrensschritt können in dem zur elektrochemischen Ätzung dienenden Leiter und im Passivierungsfilm an den Anschlußflächen der für die Verbindung mit dem Substrat vorgesehenen Metallverdrahtung Öffnungen ausgebildet werden. Beim zweiten Verfahrensschritt kann der Passivierungsfilm darüber hinaus so gebildet werden, daß die Anschlußflächen der für die Verbindung zum Substrat vorgesehenen Metallverdrahtung freigelegt werden, und im dritten Verfahrensschritt können in dem zur elektrochemischen Ätzung dienenden Leiter um die Anschlußflächen der für die Verbindung zum Substrat vorgesehenen Metallverdrahtung herum Öffnungen für die Isolation ausgebildet werden.
  • Wie aus der vorstehenden Beschreibung hervorgeht, wird erfindungsgemäß erreicht, daß aus der zur elektrochemischen Ätzung dienenden Metallverdrahtung keinerlei Leckstrom zum p-Typ-Siliziumsubstrat fließen kann, so daß ein eine vorbestimmte Dicke aufweisender dünner Abschnitt in zuverlässiger Weise gebildet werden kann.
  • Erfindungsgemäß wird weiterhin erreicht, daß keinerlei Leckstrom aus dem zur elektrochemischen Ätzung dienenden Leiter zum p-Typ-Siliziumsubstrat fließen kann, womit erreicht wird, daß ein eine vorbestimmte Dicke aufweisender dünner Abschnitt zuverlässig ausgebildet wird und eine Elektrode an irgendeinem Ort plaziert werden kann, um mit dem zur elektrochemischen Ätzung dienenden Leiter in Kontakt zu treten.
  • Mit der Erfindung wird weiterhin erreicht, daß weder der zur elektrochemischen Ätzung dienende Leiter noch der Passivierunqsfilm nach der Durchführung der elektrochemischen Ätzung entfernt werden muß.

Claims (10)

  1. Verfahren zum Ätzen von Halbleiterwafern, mit folgenden Schritten: einem Schritt des Ausbildens – auf zumindest einer Hauptoberfläche eines Halbleiterwafers – einer Vielzahl von Chipmustern, die einen vorbestimmten Bereich zum Ausbilden eines dünnen Abschnitts und ein erstes elektrisch leitendes Verdrahtungsteil entlang ihrer äußeren Peripherieabschnitte aufweisen, wobei auf der Hauptoberfläche des Halbleiterwafers Hauptschaltungen vorgesehen sind; und einem Schritt des Ausbildens – auf. der Hauptoberfläche des Wafers – eines zum Ätzen dienenden zweiten elektrisch leitenden Verdrahtungsteils, das einen vorbestimmten Abstand bezüglich des ersten elektrisch leitenden Verdrahtungsteils aufrechterhält und eine Höhe aufweist, die im wesentlichen die gleiche ist, wie die Höhe des ersten elektrisch leitenden Verdrahtungsteils; wobei ein für einen Abschnitt des zweiten elektrisch leitenden Verdrahtungsteils vorgesehener ausgedehnter Abschnitt einen Kontakt mit dem ersten elektrisch leitenden Verdrahtungsteil vermeidet, elektrisch mit einem vorbestimmten Bereich, der einen dünnen Abschnitt in den Chipmustern bildet, verbunden ist und wobei eine vorbestimmte Spannung aus einer externen Einheit an das zweite elektrisch leitende Verdrahtungsteil angelegt wird, um einen gewünschten dünnen Abschnitt in dem vorbestimmten Bereich auszubilden.
  2. Verfahren zum Ätzen von Halbleiterwafern nach Anspruch 1, dadurch gekennzeichnet, daß das erste elektrisch leitende Verdrahtungsteil auf einer Isolationsschicht ausgebildet wird und das zweite elektrisch leitende Verdrahtungsteil auf einer Isolationsschicht ausge bildet wird, deren Dicke im wesentlichen die gleiche wie die der Isolationsschicht des ersten elektrisch leitenden Verdrahtungsteils ist.
  3. Verfahren zum Ätzen von Halbleiterwafern nach Anspruch 2, dadurch gekennzeichnet, daß das zweite elektrisch leitende Verdrahtungsteil in der Gestalt eines Gitters auf der Hauptoberfläche des Halbleiterwafers ausgebildet wird.
  4. Verfahren zum Ätzen von Halbleiterwafern nach Anspruch 2, dadurch gekennzeichnet, daß die zweiten elektrisch leitenden Verdrahtungsteile so ausgebildet werden, daß sie die äußeren Peripherieabschnitte der individuellen Chipmuster umgeben, und über dritte elektrisch leitende Verdrahtungsteile elektrisch miteinander verbunden sind.
  5. Verfahren zum Ätzen von Halbleiterwafern nach Anspruch 4, dadurch gekennzeichnet, daß die zweiten elektrisch leitenden Verdrahtungsteile und die dritten elektrisch leitenden Verdrahtungsteile über den gleichen Verfahrensschritt unter Verwendung des gleichen Materials ausgebildet werden.
  6. Verfahren zum Ätzen von Halbleiterwafern nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß in einem ausgedehnten Bereich, der in einem Abschnitt des zweiten elektrisch leitenden Verdrahtungsteils vorgesehen ist, ein Diodenelement gebildet wird.
  7. Verfahren zum Ätzen von Halbleiterwafern nach einem der Ansprüche 1 bis 6, gekennzeichnet durch folgende Schritte: einen Schritt des Umgebens von Unter-Mustern mit Isolationsbereichen, wobei die auf der Hauptoberfläche eines Halbleiterwafers ausgebildeten Unter-Muster für einen anderen Zweck als die Chipmuster verwendet werden und entfernt werden, nachdem der Halbleiter in individuelle Chipmuster zerschnitten worden ist; und einen Schritt des Umgebens der Peripherieabschnitte der Isolationsbereiche mit Epitaxialschichten.
  8. Verfahren zum Ätzen von Halbleiterwafern nach Anspruch 7, bei dem die Unter-Muster Automatikausrichtungs-Muster zum automatischen Positionieren der Photomasken zum Zeitpunkt der Ausbildung der Chipmuster, eine Vielzahl von Testelementgruppen-Mustern zum Testen der Chipmuster oder mit den Glasplatten zu verbindende Elektrodenmuster sind, wobei Isolationsbereiche vorgesehen werden, die alle Unter-Muster umgeben, und wobei Epitaxialschichten vorgesehen werden, welche die Isolationsbereiche umgeben.
  9. Verfahren zum Ätzen von Halbleiterwafern nach Anspruch 7, bei dem das zweite elektrisch leitende Verdrahtungsteil auf einer elektrisch leitenden Schicht mit niedrigem Widerstand, die durch Einbringen von Verunreinigungen in die Hauptoberfläche des Wafers gebildet ist, gebildet wird, und bei dem die Epitaxialschicht so gebildet wird, daß die Breite von einem Ende der elektrisch leitenden Schicht mit niedrigem Widerstand zu einem Ende des Isolationsbereichs eine vorbestimmte Durchbruchspannung aufweisen wird.
  10. Verfahren zum Ätzen von Halbleiterwafern nach einem der Ansprüche 1 bis 9, mit folgenden Schritten: einem Schritt der gleichzeitigen Ausbildung des ersten elektrisch leitenden Verdrahtungsteils und des zweiten elektrisch leitenden Verdrahtungsteils durch Photoätzung, der Verwendung einer Photomaske mit einem vorbestimmten Muster und der anschließenden Ausbildung eines Resistmusters, das eine zwischen den zwei elektrisch leitenden Verdrahtungsteilen auf der Hauptoberfläche des Halbleiterwafers ausgebildete Öffnung aufweist; und einem Schritt des Durchführens der Photoätzung durch die Öffnung in dem Resistmuster.
DE19511596A 1994-03-30 1995-03-29 Verfahren zum Ätzen von Halbleiterwafern Expired - Lifetime DE19511596B4 (de)

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