DE19509954A1

DE19509954A1 - Verfahren zur Multiplikation zweier komplexer Eingangsgrößen

Info

Publication number: DE19509954A1
Application number: DE1995109954
Authority: DE
Inventors: Bernd Dipl Ing Dr Vetters
Original assignee: Temic Telefunken Microelectronic GmbH
Current assignee: Atmel Germany GmbH
Priority date: 1995-03-18
Filing date: 1995-03-18
Publication date: 1996-09-19
Anticipated expiration: 2015-03-19
Also published as: DE19509954C2

Description

Die Erfindung betrifft ein Verfahren gemäß dem Patentanspruch 1 und eine Schaltungsanordnung zur Durchführung dieses Verfahrens.

Verfahren zur Multiplikation zweier Eingangsgrößen sind aus U. Tietze, Ch. Schenk, Halbleiter-Schaltungstechnik, 4. Auflage, Springer-Verlag, 1978, bekannt. Auf den Seiten 222 bis 236 werden dort mehrere als analoge Schal tungen ausgeführte Multiplizierer zur Multiplikation analoger Eingangsgrö ßen und auf den Seiten 484 bis 487 ein als digitale Schaltungsanordnung aus geführter Multiplizierer zur Multiplikation zweier digitaler Datenwörter be schrieben. Die Multiplikation dieser beiden Datenwörter wird dabei auf meh rere Bit-Multiplikationen, bei denen das eine Datenwort mit den Bits des an deren Datenwortes multipliziert wird - üblicherweise wird eine derartige Bit- Multiplikation mit UND-Gattern durchgeführt -, und auf eine geeignete Addi tion, bei der die durch die Bit-Multiplikationen gebildeten Datenwörter je weils um eine Bitstelle versetzt miteinander addiert werden, zurückgeführt. Die Multiplizierer können mit bekannten Verfahren, beispielsweise dem so genannten Booth-Verfahren (K. Hwang: Computer Arithmetic, Principles, Ar chitecture and Design, Wiley, New York, 1979), dem sogenannten Wallace- Verfahren (C. S. Wallace: A suggestion for fast multipliers, IEEE Transactions on Electronic Computers, Vol. EC-13, pp. 14-17, Feb. 1964) oder dem soge nannten Carry-Save-Verfahren (K. Hwang: Computer Arithmetic, Principles, Architecture and Design, Wiley, New York, 1979), hinsichtlich der Reduzie rung der Rechenzeit optimiert werden. Beim Booth-Verfahren wird die An zahl der zu summierenden Datenwörter reduziert, indem mehrere Bit-Multi plikationen und die Summation der dabei gebildeten Datenwörter auf eine Bit-Multiplikation und eine Subtraktion zweier Datenwörter zurückgeführt werden. Hierzu wird eines der zu multiplizierenden Datenwörter codiert, je des Bit dieses codierten Datenwortes mit dem anderen zu multiplizierenden Datenwort multipliziert und die durch diese Bit-Multiplikation gebildeten Da tenwörter mehreren Additions-/Subtraktions-Einheiten zugeführt, die je weils eine Addition oder eine Subtraktion durchführen.

Beim Wallace-Verfahren werden, da mit einer Additionseinheit üblicherweise nur zwei Datenwörter summiert werden können, mehrere Additionseinhei ten eingesetzt um möglichst viele Additionen gleichzeitig durchzuführen. Die Addition der Datenwörter erfolgt dabei in mehreren Additionsschritten, wobei in einem Additionsschritt durch den Einsatz von einer ausreichenden Anzahl von Additionseinheiten möglichst viele Datenwörter gleichzeitig ad diert werden und die dabei gebildeten neuen Datenwörter im folgenden Additionsschritt in der gleichen Art summiert werden. Die Additionseinhei ten sind hierzu in einer Baumstruktur (Wallace-Baum) angeordnet, d. h. einer Gruppe von Additionseinheiten ist eine weitere Gruppe von Additionseinhei ten nachgeschaltet, wobei die Ausgänge der Additionseinheiten aus der ei nen Gruppe mit den Eingängen der Additionseinheiten aus der nachgeschal teten Gruppe verbunden sind.

Das Carry-Save-Verfahren wird mittels Carry-Save-Additions-/Subtraktions-Ein heiten durchgeführt, die jeweils drei Datenwörter addieren/subtrahieren und als Ergebnis dieser Addition/Subtraktion jeweils zwei Datenwörter lie fern, wobei das eine Datenwort das Ergebnis dieser Addition/Subtraktion ohne Berücksichtigung der dabei auftretenden Überträge und das andere Datenwort die dabei auftretenden Überträge darstellt.

Ein Verfahren gemäß Patentanspruch 1 ist aus dem Digital Signal Processing IC Handbook, GEC Plessey Semiconductors, 1990, Seite 37, bekannt. Bei die sem Verfahren wird aus den Realteilen der beiden Eingangsgrößen mittels eines ersten Multiplizierers ein erstes Produkt, aus den Imaginärteilen der beiden Eingangsgrößen mittels eines zweiten Multiplizierers ein zweites Pro dukt, aus dem Realteil der ersten Eingangsgröße und dem Imaginärteil der zweiten Eingangsgröße mittels eines Dritten Multiplizierers ein drittes Pro dukt und aus dem Imaginärteil der ersten Eingangsgröße und dem Realteil der zweiten Eingangsgröße mittels eines vierten Multiplizierers ein viertes Produkt gebildet. Anschließend wird mittels eines Subtrahierers der das zweite Produkt vom ersten Produkt subtrahiert der Realteil der Ausgangs größe und mittels eines Addierers, der das dritte und das vierte Produkt mit einander addiert, der Imaginärteil der Ausgangsgröße gebildet.

Der Schaltungsaufwand und die Herstellungskosten für eine Schaltungsan ordnung zur Durchführung dieses Verfahrens sind hoch, da vier Multiplizie rer benötigt werden und der Bauelementebedarf und demzufolge der Chip flächenbedarf eines in einen Schaltkreis integrierten Multiplizierers hoch ist. Zudem ist, bedingt durch die große Anzahl von Bauelementen der Energie verbrauch der Schaltungsanordnung groß, was insbesondere bei ihrem Ein satz in einem batteriebetriebenen Gerät die Betriebskosten dieses Gerätes erhöht.

Der Erfindung liegt die Aufgabe zugrunde ein Verfahren gemäß dem Ober begriff des Patentanspruchs 1 anzugeben, das einfach ist, das mit einer Schaltungsordnung durchführbar ist, die einfach und kostengünstig reali sierbar ist und die einen geringen Energieverbrauch aufweist. Diese Aufgabe wird erfindungsgemäß durch die Merkmale des Patentanspruchs 1 gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen ergeben sich aus den Unteransprüchen.

Beim erfindungsgemäßen Verfahren werden in einem ersten Summations schritt mit drei Addierern/Subtrahierern drei Zwischengrößen, in einem Mul tiplikationsschritt mit drei Multiplizierern drei weitere Zwischengrößen und in einem zweiten Summationsschritt mit zwei weiteren Addierern/Subtrahie rern Realteil und Imaginärteil der Ausgangsgröße gebildet.

Im ersten Summationsschritt werden zur Bildung der ersten Zwischengröße der Realteil und der Imaginärteil der ersten Eingangsgröße dem ersten Ad dierer/Subtrahierer, zur Bildung der zweiten Zwischengröße der Realteil und der Imaginärteil der ersten Eingangsgröße dem zweiten Addierer/Subtrahie rer und zur Bildung der dritten Zwischengröße der Realteil und der Imagi närteil der zweiten Eingangsgröße dem dritten Addierer/Subtrahierer zuge führt. Im Multiplikationsschritt werden zur Bildung der vierten Zwischengrö ße die erste Zwischengröße und eine der Teilgrößen der zweiten Eingangs größe dem ersten Multiplizierer, zur Bildung der fünften Zwischengröße die zweite Zwischengröße und die andere Teilgröße der zweiten Eingangsgröße dem zweiten Multiplizierer und zur Bildung der sechsten Zwischengröße die dritte Zwischengröße und eine der Teilgrößen der ersten Eingangsgröße dem dritten Multiplizierer zugeführt. Im zweiten Summationsschritt werden zur Bildung des Realteils der Ausgangsgröße die vierte und die sechste Zwi schengröße dem vierten Addierer/Subtrahierer und zur Bildung des Imagi närteils der Ausgangsgröße die fünfte und die sechste Zwischengröße dem fünften Addierer/Subtrahierer zugeführt. Dabei stellt die im ersten und im zweiten Summationsschritt von einem Addierer/Subtrahierer gebildete Grö ße die Summe aus den mit jeweils einem Vorzeichenfaktor versehenen, dem Addierer/Subtrahierer zugeführten Größen dar; die im Multiplikationsschritt von einem Multiplizierer gebildete Zwischengröße stellt das Produkt aus den dem Multiplizierer zugeführten Größen dar. Aufgrund einer geeigneten Vor gabe der Vorzeichenfaktoren erhält man dann als Ausgangsgröße das Pro dukt der beiden Eingangsgrößen.

Ein Addierer/Subtrahierer führt vorzugsweise entweder nur Additionen oder nur Subtraktionen durch, d. h., er ist entweder als Addierer oder als Subtra hierer ausgeführt. Die Vorzeichenfaktoren aus der von ihm gelieferten Grö ße, die vorzugsweise die Werte -1 oder +1 aufweisen, geben dabei an, ob er als Addierer oder als Subtrahierer ausgeführt ist.

Die von den fünf Addierern/Subtrahierern durchgeführten Operationen las sen sich mit zehn Vorzeichenfaktoren bestens beschreiben. Die erste Zwi schengröße wird demzufolge als Summe aus dem mit dem ersten Vorzei chenfaktor versehenen Realteil und dem mit dem zweiten Vorzeichenfaktor versehenen Imaginärteil der ersten Eingangsgröße gebildet, die zweite Zwi schengröße als Summe aus dem mit dem dritten Vorzeichenfaktor versehe nen Realteil und dem mit dem vierten Vorzeichenfaktor versehenen Imagi närteil der ersten Eingangsgröße gebildet, die dritte Zwischengröße als Sum me aus dem mit dem fünften Vorzeichenfaktor versehenen Realteil und dem mit dem sechsten Vorzeichenfaktor versehenen Imaginärteil der zwei ten Eingangsgröße gebildet, der Realteil der Ausgangsgröße als Summe aus der mit dem siebenten Vorzeichenfaktor versehenen vierten Zwischengröße und der mit dem achten Vorzeichenfaktor versehenen sechsten Zwischen größe gebildet und der Imaginärteil der Ausgangsgröße als Summe aus der mit dem neunten Vorzeichenfaktor versehenen fünften Zwischengröße und der mit dem zehnten Vorzeichenfaktor versehenen sechsten Zwischengröße gebildet.

Vorzugsweise werden dem ersten Multiplizierer der Realteil der zweiten Ein gangsgröße, dem zweiten Multiplizierer der Imaginärteil der zweiten Ein gangsgröße und dem dritten Multiplizierer der Imaginärteil der ersten Ein gangsgröße zugeführt. Für die Vorzeichenfaktoren müssen dann die Bedin gungen, daß das Produkt aus erstem und zweiten Vorzeichenfaktor und das Produkt aus drittem und viertem Vorzeichenfaktor betragsmäßig gleich sind und ein entgegengesetztes Vorzeichen ausweisen, daß das Produkt aus er stem und zweitem Vorzeichenfaktor und das Produkt aus fünftem und sech sten Vorzeichenfaktor gleich sind, daß die Produkte aus erstem und sieben tem Vorzeichenfaktor, aus drittem und neuntem Vorzeichenfaktor und aus fünftem und zehntem Vorzeichenfaktor jeweils den Wert +1 ergeben und daß das Produkt aus sechstem und achtem Vorzeichenfaktor den Wert -1 er gibt, erfüllt werden.

Dem ersten Multiplizierer kann aber auch der Imaginärteil der zweiten Ein gangsgröße, dem zweiten Multiplizierer der Realteil der zweiten Eingangs größe und dem dritten Multiplizierer der Realteil der ersten Eingangsgröße zugeführt werden. Für die Vorzeichenfaktoren müssen dann wiederum die Bedingungen, daß das Produkt aus erstem und zweiten Vorzeichenfaktor und das Produkt aus drittem und viertem Vorzeichenfaktor betragsmäßig gleich sind und ein entgegengesetztes Vorzeichen aufweisen und daß das Produkt aus erstem und zweitem Vorzeichenfaktor und das Produkt aus fünftem und sechstem Vorzeichenfaktor gleich sind, erfüllt werden. Für die verbleibenden Vorzeichenfaktoren müssen hingegen die Bedingungen, daß die Produkte aus viertem und neuntem Vorzeichenfaktor, aus fünftem und achtem Vorzeichenfaktor und aus sechstem und zehntem Vorzeichenfaktor jeweils den Wert +1 und das Produkt aus zweitem und siebentem Vorzei chenfaktor den Wert -1 ergeben, erfüllt werden.

Die Eingangsgrößen, die Zwischengrößen und die Ausgangsgröße werden vorzugsweise als digitale Datenwörter - vorteilhafterweise als parallele Da tenwörter, d. h. alle Bitstellen eines Datenwortes stehen gleichzeitig zur Ver fügung, - bereitgestellt; die Schaltungsanordnung weist dann als digitale Schaltungen ausgebildete Addierer/Subtrahierer und Multiplizierer auf, die in einen gemeinsamen Schaltkreis integrierbar sind. Für einen derartigen Schaltkreis werden gegenüber der bekannten Schaltungsanordnung, da le diglich drei Multiplizierer erforderlich sind, deutlich weniger Transistoren benötigt. Demzufolge weist die erfindungsgemäße Schaltungsanordnung auch einen geringeren Energieverbrauch auf. Aufgrund der geringeren An zahl von Transistoren und aufgrund des durch die reguläre Architektur be dingten kompakten Layouts der Schaltungsanordnung sind zudem der Chip flächenbedarf und die Herstellungskosten der Schaltungsanordnung gering.

Die Multiplizierer werden vorzugsweise mit bekannten Verfahren, beispiels weise mit dem Booth-, dem Wallace- oder dem Carry-Save-Verfahren hin sichtlich der Reduzierung der Rechenzeit optimiert. Diese Verfahren können auch miteinander kombiniert werden. Beim Booth-Verfahren werden vor teilhafterweise die den Multiplizierern direkt zugeführten Teilgrößen co diert.

Bei der Optimierung gemäß dem Wallace-Verfahren werden für die von den drei Multiplizierern und den fünf Addierern/Subtrahierern durchzuführen den Additionen/Subtraktionen eine ausreichende Anzahl von Additions-/Sub traktions-Einheiten vorgesehen, von denen möglichst viele parallel betrie ben werden. Die Additions-/Subtraktions-Einheiten der drei Multiplizierer und der fünf Addierer/Subtrahierer sind dabei vorzugsweise in einem ge meinsamen Wallace-Baum angeordnet, der mit zwei Additions-/Subtraktions- Einheiten endet, welche den Realteil bzw. den Imaginärteil der Ausgangsgrö ße liefern. Der erste, der zweite und der dritte Addierer/Subtrahierer sowie die drei Multiplizierer führen die jeweiligen Additionen/Subtraktionen vor zugsweise gemäß dem Carry-Save-Verfahren mittels Carry-Save-Addi tions-/Subtraktions-Einheiten durch. Der vierte und der fünfte Addierer/Sub trahierer addiert/subtrahiert die ihm zugeführten Datenwörter vorteilhaf terweise gemäß dem sogenannten Carry-Propagate-Verfahren, bei dem als Ergebnis der jeweiligen Addition/Subtraktion ein einziges Datenwort gebil det wird, in dem etwaige Überträge dieser Addition/Subtraktion berücksich tigt sind.

Während der Multiplikation der beiden komplexen Eingangsgrößen führen die Additions-/Subtraktions-Einheiten vorzugsweise jeweils eine Addi tion/Subtraktion durch. Ein Teil der Additions-/Subtraktions-Einheiten kann auch sequentiell betrieben werden, d. h. sie führen während der Multiplika tion der Eingangsgrößen nacheinander mindestens zwei Additionen/Subtrak tionen durch.

Die Multiplizierer weisen vorzugsweise jeweils eine Rundungseinheit auf, die die Wortlänge der durch die Multiplikation der den Multiplizierern zugeführ ten Datenwörtern gebildeten Datenworte durch Abschneiden oder durch Runden reduzieren.

Mit dem Verfahren lassen sich auch als analoge Größen, beispielsweise als analoge Spannungen oder analoge Ströme, bereitgestellte komplexe Ein gangsgrößen miteinander multiplizieren. Die Additionen/Subtraktionen wer den dann mit analogen Addierern/Subtrahierern - beispielsweise mit Opera tionsverstärkerschaltungen - und die Multiplikationen mit analogen Multipli zierern durchgeführt.

Die Erfindung wird im folgenden anhand der Figur näher beschrieben. Die Figur zeigt dabei ein Ausführungsbeispiel einer integrierten Schaltungsan ordnung zur Multiplikation zweier komplexer analoger oder digitaler Ein gangsgrößen. Der Realteil a_R der ersten Eingangsgröße a wird dem ersten Addierer/Subtrahierer ADD1 und dem zweiten Addierer/Subtrahierer ADD2 zugeführt; der Imaginärteil a_I der ersten Eingangsgröße a wird ebenfalls dem ersten und dem zweiten Addierer/Subtrahierer ADD1 und ADD2 zuge führt; der Realteil b_R und der Imaginärteil b_I der zweiten Eingangsgröße b werden dem dritten Addierer/Subtrahierer ADD3 zugeführt. Der erste Addie rer/Subtrahierer ADD1 liefert die erste Zwischengröße z₁, der zweite Addie rer/Subtrahierer ADD2 die zweite Zwischengröße z₂, der dritte Addie rer/Subtrahierer ADD3 die dritte Zwischengröße z₃. Die erste Zwischengröße z₁ und der Realteil b_R der zweiten Eingangsgröße werden dem ersten Multiplizierer MUL1 zugeführt, die zweite Zwischengröße z₂ und der Imaginärteil b_I der zweiten Eingangsgröße b werden dem zweiten Multiplizierer MUL2 zugeführt, die dritte Zwischengröße z₃ und der Imagi närteil a_I der ersten Eingangsgröße a werden dem dritten Multiplizierer MUL3 zugeführt. Die Multiplizierer MUL1 bzw. MUL2 bzw. MUL3 multiplizieren die ihnen zugeführten Größen miteinander und liefern als Ergebnis dieser Multiplikationen die vierte Zwischengröße z₄ bzw. die fünfte Zwischengröße z₅ bzw. die sechste Zwischengröße z₆. Die vierte und die sechste Zwischengröße z₄ und z₆ werden dem vierten Addierer/Subtrahierer ADD4 und die fünfte und die sechste Zwischengröße z₅ und z₆ dem fünften Addie rer/Subtrahierer ADD5 zugeführt. Der vierte Addierer/Subtrahierer ADD4 liefert dabei den Realteil c_R der Ausgangsgröße c und der fünfte Addie rer/Subtrahierer ADD5 den Imaginärteil c_I der Ausgangsgröße c. Für die Zwischengrößen z₁ . . . z₆ und für den Realteil c_R und für den Imaginärteil c_I der Ausgangsgröße c gelten folgende Beziehungen:

z₁ = v₁ × a_R + v₂ × a_I
z₂ = v₃ × a_R + v₄ × a_I
z₃ = v₅ × b_R + v₆ × b_I
z₄ = z₁ × b_R
z₅ = z₂ × b_I
z₆ = z₃ × a_I
c_R = v₇ × z₄ + v₈ × z₆
c_I = v₉ × z₅ + v₁₀ × z₆.

v₁ . . . v₁₀ stellen dabei die Vorzeichenfaktoren dar. Sie nehmen lediglich die Werte +1 oder -1 an und geben an, ob der jeweilige Addierer/Subtrahierer ADD1 . . . ADD5 eine Addition oder eine Subtraktion durchführt. Da die Aus gangsgröße c das Produkt aus den beiden Eingangsgrößen a und b darstellt, gelten für den Realteil c_R und Imaginärteil c_I der Ausgangsgröße c die Bezie hungen:

c_R = a_R × b_R - a_I × b_I und
c_I = a_R × b_I + a_I × b_R,

d. h., die Vorzeichenfaktoren v₁ . . . v₁₀ müssen folgende Bedingungen erfül len:

v₁ × v₂ = -v₃ × v₄
v₁ × v₂ = v₅ × v₆
v₁ × v₇ = 1
v₃ × v₉ = 1
v₅ × v₁₀ = 1
v₆ × v₈= -1.

Da vier dieser zehn Vorzeichenfaktoren v₁ . . . v₁₀ voneinander unabhängig sind, gibt es für diese Bedingungen 16 verschiedene Lösungen. Wenn bei spielsweise mit v₁ = v₂ = v₃ = v₅ = v₆ = v₇ = v₉ = v₁₀ = 1 und v₄ = v₈ = -1 eine dieser Lösungen dargestellt wird, gelten für die Zwischengrößen z₁ . . . z₆ und für die Ausgangsgröße c die Beziehungen:

z₁ = a_R + a_I
z₂ = a_R - a_I
z₃ = b_R + b_I
z₄ = z₁ × b_R
z₅ = z₂ × b_I
z₆ = z₃ × a_I
c_R = z₄ - z₆
c_I = z₅ + z₆.

In diesem Falle führen der erste, der dritte und der fünfte Addierer/Subtra hierer ADD1, ADD3 und ADD5 jeweils eine Addition und der zweite und der vierte Addierer/Subtrahierer ADD2 und ADD4 jeweils eine Subtraktion durch, d. h. der erste, der dritte und der fünfte Addierer/Subtrahierer ADD1, ADD3 und ADD5 sind als Addierer und der zweite und vierte Addierer/Subtrahierer ADD2 und ADD4 als Subtrahierer ausgeführt. In der gleichen Art kann auch für die restlichen Lösungen angegeben werden, welche der fünf Addie rer/Subtrahierer ADD1 . . . ADD5 als Addierer und welche als Subtrahierer aus geführt sind. Statt dem ersten Multiplizierer MUL1 den Realteil b_R der zwei ten Eingangsgröße b, dem zweiten Multiplizierer MUL2 den Imaginärteil b_I der zweiten Eingangsgröße b und dem dritten Multiplizierer MUL3 den Ima ginärteil a_I der ersten Eingangsgröße a zuzuführen, können, wie in der Figur in Klammern angedeutet, dem ersten Multiplizierer MUL1 der Imaginärteil b_I der zweiten Eingangsgröße b, dem zweiten Multiplizierer MUL2 der Realteil b_R der zweiten Eingangsgröße b und dem dritten Multiplizierer MUL3 der Realteil a_R der ersten Eingangsgröße a zugeführt werden. Die Beziehungen für die erste, die zweite und die dritte Zwischengröße z₁, z₂, z₃ und für den Realteil c_R und Imaginärteil c_I der Ausgangsgröße c werden dadurch nicht verändert. Für die restlichen Zwischengrößen z₄, z₅ und z₆ erhält man hin gegen die Beziehungen:

z₄ = z₁ × b_I
z₅ = z₂ × b_R und
z₆ = z₃ × a_R.

Die Vorzeichenfaktoren v₁ . . . v₁₀ müssen dann die Bedingungen:

v₁ × v₂ = -v₃ × v₄
v₁ × v₂ = v₅ × v₆
v₂ ×v₇ = -1
v₄ ×v₉ = 1
v₅ ×v₈ = 1
v₆ ×v₁₀ = 1

erfüllen. Für diese Bedingungen gibt es wiederum 16 verschiedene Lösun gen, die in der gleichen Art wie im vorherigen Fall angeben, welche der fünf Addierer/Subtrahierer ADD1 . . . ADD5 als Addierer und welche als Subtrahierer ausgeführt sind.

Claims

1. Verfahren zur Multiplikation zweier komplexer Eingangsgrößen (a, b) zu ei ner komplexen Ausgangsgröße (c), wobei die Eingangsgrößen (a, b) aus zwei, Realteil (a_R, b_R) und Imaginärteil (a_I, b_I) darstellenden Teilgrößen (a_R, a_I, b_R, b_I) bestehen, dadurch gekennzeichnet, daß

- in einem ersten Additionsschritt mittels dreier Addierer/Subtra hierer (ADD1, ADD2, ADD3) drei Zwischengrößen (z₁, z₂, z₃) als Summe der beiden mit einem Vorzeichenfaktor (v₁ . . . v₆) versehe nen Teilgrößen (a_R, a_I, b_R, b_I) einer Eingangsgröße (a, b) gebildet werden, wobei zur Bildung der ersten Zwischengröße (z₁) die er ste Eingangsgröße (a) dem ersten Addierer/Subtrahierer (ADD1), zur Bildung der zweiten Zwischengröße (z₂) die erste Eingangs größe (a) dem zweiten Addierer/Subtrahierer (ADD2) und zur Bil dung der dritten Zwischengröße (z₃) die zweite Eingangsgröße (b) dem dritten Addierer/Subtrahierer (ADD3) zugeführt wird,
- in einem Multiplikationsschritt mittels dreier Multiplizierer (MUL1, MUL2, MUL3) drei weitere Zwischengrößen (z₄, z₅, z₆) als Produkt zweier Größen gebildet werden wobei zur Bildung der vierten Zwischengröße (z₄) die erste Zwischengröße (z₁) und eine der Teil größen (b_R, b_I) der zweiten Eingangsgröße (b) dem ersten Multi plizierer (MUL1), zur Bildung der fünften Zwischengröße (z₅) die zweite Zwischengröße (z₂) und die andere Teilgröße (b_I, b_R) der zweiten Eingangsgröße (b) dem zweiten Multiplizierer (MUL2) und zur Bildung der sechsten Zwischengröße (z₆) die dritte Zwischen größe (z₃) und eine der Teilgrößen (a_R, a_I) der ersten Eingangsgrö ße (a) dem dritten Multiplizierer zugeführt werden,
- in einem zweiten Additionsschritt mittels zweier weiterer Addie rer/Subtrahierer (ADD4, ADD5) der Realteil (c_R) und der Imaginär teil (c_I) der Ausgangsgröße (c) jeweils als Summe zweier mit einem Vorzeichenfaktor (v₇ . . . v₁₀) versehenen Zwischengrößen (z₄ . . . z₆) gebildet werden, wobei zur Bildung des Realteils (c_R) der Aus gangsgröße (c) die vierte und die sechste Zwischengröße (z₄, z₆) dem vierten Addierer/Subtrahierer (ADD4), zur Bildung des Imagi närteils (c_I) der Ausgangsgröße (c) die fünften und die sechste Zwischengröße (z₅, z₆) dem fünften Addierer/Subtrahierer (ADD5) zugeführt werden und durch eine geeignete Vorgabe der Vorzei chenfaktoren (v₁ . . . v₁₀) gewährleistet wird, daß die Ausgangsgrö ße (c) das Produkt der beiden Eingangsgrößen (a, b) darstellt.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß ein Addie rer/Subtrahierer (ADD1 . . . ADD5) die ihm zugeführten Größen (a_R, a_I, b_R, b_I, z₄, z₅, z₆) addiert oder subtrahiert, wobei die Vorzeichenfaktoren (v₁ . . . v₁₀) aus der von ihm gelieferten Größe (z₁, z₂, z₃, c_R, c_I), die jeweils einen der Werte -1 oder +1 aufweisen, angeben, ob eine Addition oder eine Subtraktion durchgeführt wird.

3. Verfahren nach einem der vorherigen Ansprüche, dadurch gekennzeich net, daß

- mit dem ersten Addierer/Subtrahierer (ADD1) die erste Zwischen größe (z₁) als Summe aus dem mit dem ersten Vorzeichenfaktor (v₁) versehenen Realteil (a_R) und dem mit dem zweiten Vorzei chenfaktor (v₂) versehenen Imaginärteil (a_I) der ersten Eingangs größe (a) gebildet wird,
- mit dem zweiten Addierer/Subtrahierer (ADD2) die zweite Zwi schengröße (z₂) als Summe aus dem mit dem dritten Vorzeichen faktor (v₃) versehenen Realteil (a_R) und dem mit dem vierten Vor zeichenfaktor (v₄) versehenen Imaginärteil (a_I) der ersten Ein gangsgröße (a) gebildet wird,
- mit dem dritten Addierer/Subtrahierer (ADD3) die dritte Zwi schengröße (z₃) als Summe aus dem mit dem fünften Vorzeichen faktor (v₅) versehenen Realteil (b_R) und dem mit dem sechsten Vorzeichenfaktor (v₆) versehenen Imaginärteil (b_I) der zweiten Eingangsgröße (b) gebildet wird
- mit dem vierten Addierer/Subtrahierer (ADD4) der Realteil (c_R) der Ausgangsgröße (c) als Summe aus der mit dem siebenten Vorzei chenfaktor (v₇) versehenen vierten Zwischengröße (z₄) und der mit dem achten Vorzeichenfaktor (v₈) versehenen sechsten Zwi schengröße (z₆) gebildet wird,
- mit dem fünften Addierer/Subtrahierer (ADD5) der Imaginärteil (c₁) der Ausgangsgröße (c) als Summe aus der mit dem neunten Vorzeichenfaktor (v₉) versehenen fünften Zwischengröße (z₅) und der mit dem zehnten Vorzeichenfaktor (v₁₀) versehenen sechsten Zwischengröße (z₆) gebildet wird.

4. Verfahren nach einem der vorherigen Ansprüche, dadurch gekennzeich net, daß dem ersten Multiplizierer (MUL1) der Realteil (b_R) der zweiten Ein gangsgröße (b), dem zweiten Multiplizierer (MUL2) der Imaginärteil (b_I) der zweiten Eingangsgröße (b) und dem dritten Multiplizierer (MUL3) der Imagi närteil (a_I) der ersten Eingangsgröße (a) zugeführt.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die Vorzeichen faktoren (v₁ . . . v₁₀) so vorgegeben werden, daß

- das Produkt aus erstem und zweitem Vorzeichenfaktor (v₁, v₂) und das Produkt aus drittem und viertem Vorzeichenfaktor (v₃, v₄) betragsmäßig gleich sind und entgegengesetztes Vorzeichen ausweisen,
- das Produkt aus erstem und zweitem Vorzeichenfaktor (v₁, v₂) und das Produkt aus fünftem und sechstem Vorzeichenfaktor (v₅, v₆) gleich sind,
- das Produkt aus erstem und siebentem Vorzeichenfaktor (v₁, v₇), das Produkt aus drittem und neuntem Vorzeichenfaktor (v₃, v₉) und das Produkt aus fünftem und zehntem Vorzeichenfaktor (v₅, v₁₀)jeweils den Wert +1 ergeben und
- das Produkt aus sechstem und achtem Vorzeichenfaktor (v₆, v₈) den Wert -1 ergibt.

6. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß dem ersten Multiplizierer (MUL1) der Imaginärteil (b_I) der zweiten Ein gangsgröße (b), dem zweiten Multiplizierer (MUL2) der Realteil (b_R) der zwei ten Eingangsgröße (b) und dem dritten Multiplizierer (MUL3) der Realteil (a_R) der ersten Eingangsgröße (a) zugeführt wird.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Vorzeichen faktor (v₁ . . . v₁₀) so vorgegeben werden, daß

- das Produkt aus erstem und zweitem Vorzeichenfaktor (v₁, v₂) und das Produkt aus drittem und viertem Vorzeichenfaktor (v₁, v₄) betragsmäßig gleich sind und entgegengesetztes Vorzeichen ausweisen,
- das Produkt aus erstem und zweiten Vorzeichenfaktor (v₁, v₂) und das Produkt aus fünftem und sechstem Vorzeichenfaktor (v₅, v₆) gleich sind
- das Produkt aus zweitem und siebentem Vorzeichenfaktor (v₂, v₇) den Wert -1 ergibt,
- das Produkt aus viertem und neuntem Vorzeichenfaktor (v₄, v₉), das Produkt aus fünftem und achtem Vorzeichenfaktor (v₅, v₈) und das Produkt aus sechstem und zehntem Vorzeichenfaktor (v₆, v₁₀)jeweils den Wert +1 ergeben.

8. Verfahren nach einem der vorherigen Ansprüche, dadurch gekennzeich net, daß der Realteil (a_R, b_R) und der Imaginärteil (a_I, b_I) der Eingangsgrößen (a, b), die Zwischengrößen (z₁ . . . z₆) und der Realteil (c_R) und der Imaginärteil (c_I) der Ausgangsgröße (c) als digitale Datenwörter bereitgestellt werden, die von als digitale Schaltungen ausgebildeten Addierern/Subtrahierern (ADD1
ADD5) oder Multiplizierern (MUL1, MUL2, MUL3) geliefert bzw. verarbeitet werden.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Datenwör ter als parallele Datenwörter bereitgestellt werden.

10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß zwei einem Multiplizierer (MUL1, MUL2, MUL3) zugeführte Datenwörter miteinander mul tipliziert werden, indem der Multiplizierer (MUL1, MUL2, MUL3) durch Multi plikation des einen Datenwortes mit den Bits des anderen Datenwortes neue Datenwörter bildet, die er in geeigneter Weise miteinander addiert.

11. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß mit minde stens einem Multiplizierer (MUL1, MUL2, MUL3) das sogenannte Booth-Verfah ren zur Multiplikation zweier Datenwörter durchgeführt wird, bei dem der Multiplizierer (MUL1, MUL2, MUL3) das eine Datenwort codiert und durch Mul tiplikation des anderen Datenwortes mit den Bits des codierten Datenwortes neue Datenwörter bildet, die er in geeigneter Weise miteinander ad diert/subtrahiert.

12. Verfahren nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, daß mit mindestens einer Carry-Save-Additions-/Subtraktions-Einheit das so genannte Carry-Save-Verfahren zur Addition/Subtraktion von zwei oder drei Datenwörtern durchgeführt wird, bei dem die Carry-Save-Additions-/Subtrak tions-Einheit zwei Datenwörter liefert, von denen das eine das Ergebnis der Addition/Subtraktion ohne Berücksichtigung von Überträgen und das ande re die bei der Addition/Subtraktion auftretenden Überträge darstellt.

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß der erste, der zweite und der dritte Addierer/Subtrahierer (ADD1, ADD2, ADD3) und die drei Multiplizierer (MUL1, MUL2, MUL3) das Carry-Save-Verfahren durchführen.

14. Verfahren nach einem der Ansprüche 8 bis 13, dadurch gekennzeichnet, daß der vierte und der fünfte Addierer/Subtrahierer (ADD4, ADD5) das soge nannte Carry-Propagate-Verfahren durchführen, bei dem als Ergebnis einer Addition/Subtraktion ein einziges Datenwort gebildet wird.

15. Verfahren nach einem der Ansprüche 9 bis 14, dadurch gekennzeichnet, daß die Additionen/Subtraktionen der Datenwörter mit mehreren Additions- /Subtraktions-Einheiten durchgeführt werden, wobei ausreichend viele Addi tions-/Subtraktions-Einheiten vorgesehen sind, um so viele Additionen/Sub traktionen wie möglich parallel durchzuführen.

16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß die Additions- /Subtraktions-Einheiten während der Multiplikation der beiden Eingangsgrö ßen (a, b) jeweils eine Addition/Subtraktion durchführen.

17. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß mindestens eine Additions-/Subtraktions-Einheit während der Multiplikation der beiden Eingangsgrößen (a, b) mehrere Additionen/Subtraktionen durchführt.

18. Verfahren nach einem der Ansprüche 8 bis 17, dadurch gekennzeichnet, daß mit einer in einem Multiplizierer (MUL1, MUL2, MUL3) vorgesehene Run dungseinheit die Wortlänge des Produktes aus den dem Multiplizierer (MUL1, MUL2, MUL3) zugeführten Datenwörtern durch Runden oder durch Abschnei den reduziert wird.

19. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Eingangsgrößen (a, b), die Zwischengrößen (z₁ . . . z₆) und die Aus gangsgröße (c) als analoge Spannungen oder analoge Ströme bereitgestellt werden, die von als analoge Schaltungen ausgebildeten Addierern/Subtra hierern (ADD1 . . . ADD5) oder Multiplizierern (MUL1, MUL2, MUL3) geliefert bzw. verarbeitet werden.

20. Schaltungsanordnung zur Durchführung des Verfahrens nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, daß die Addierer/Subtra hierer (ADD1 . . . ADD5) und die Multiplizierer (MUL1, MUL2, MUL3) in einem Schaltkreis integriert sind.