DE4213107C2

DE4213107C2 - Schaltungsanordnung zum digitalen Multiplizieren von Integer-Zahlen

Info

Publication number: DE4213107C2
Application number: DE4213107A
Authority: DE
Inventors: Bernd Prof Dr Hoefflinger
Original assignee: Individual
Current assignee: Individual
Priority date: 1990-10-21
Filing date: 1992-04-21
Publication date: 1997-04-17
Anticipated expiration: 2012-04-22
Also published as: DE4213107A1

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum digitalen Multiplizieren von Integer-Zahlen, mit einer Codiereinheit, die den Logarithmus der zu multiplizierenden Zahlen durch Approximation an eine Exponentialkennlinie derart bildet, daß die Codiereinheit zur Bildung des Logarithmus die Exponentialkennlinie derart stückweise linear annähert, daß die Zahl der linearisierten Sektionen mindestens gleich der Bitzahl der jeweiligen Integer-Zahl ist, einer Addiereinheit, die die Ausgangswerte der Codiereinheit addiert, und einer delogarithmierenden Stufe gemäß dem zugehörigen Hauptpatent P 40 33 507.

Mikroelektronisch integrierte Signalprozessoren haben größte wirtschaftliche Bedeutung für alle Produktgebie te. Die fortschreitende Miniaturisierung hat dazu ge führt, daß die digitale Signalverarbeitung bereits beachtliche praktische Erfolge, z. B. in der Echzeitver arbeitung von Sprach- und Bildsignalen aufzuweisen hat.

Hierzu wird beispielsweise auf den Artikel "Multiplier Policies for digital Signal Processing" in IEEE ASSP Magazine, 1990, S. 6-20 verwiesen.

Miniaturisierung und erreichbare Funktionalität je Mikrochip haben außerdem zu einer Vielzahl von Versu chen zur Realisierung sogenannter neuronaler Netzwerke und Computer geführt.

Trotz des gewaltigen, bei der Miniaturisierung erreich ten Fortschritts setzt bislang die riesige Zahl von Faltungsoperationen (Multiplikationen, Divisionen, Additionen und Subtraktionen), wie sie z. B. für die Verarbeitung von HDTV-Signalen, für die Echtzeiterken nung bewegter Szenen und für die Realisierung neurona ler Netze oder dgl. erforderlich ist, sowohl für die Erhöhung der Rechengeschwindigkeit als auch für die weitere Reduzierung der "Chip-Fläche" Grenzen.

Analoge und digitale Multiplikationen haben entweder geringe Dynamik (Auflösung) bzw. sind ungenau (kleines Signal-Rauschverhältnis) oder müssen mit großen Wort längen bzw. mit Gleitkomma-Darstellung erfolgen, die die notwendige massive parallele Verarbeitung praktisch unmöglich machen.

Wegen des Genauigkeits- und Dynamik-Problems in der digitalen Signalverarbeitung werden zur Verarbeitung der eingangs- und ausgangsseitigen Analogsignale, die z. B. von Bildsensoren, Displayaktoren oder dgl. gelie fert werden, Analog-Digital- und Digital-Analog-Umset zer aufwendiger Bauart mit großen Wortlängen gefordert, die ebenfalls die Machbarkeit solcher Signalverarbei tungssysteme stark einschränken.

Insbesondere die Nachahmung hochentwickelter, natürlicher Vorgänge wie z. B. Sehen- und Hören ist bislang mit der derzeit bekannten Technik nur mangelhaft realisierbar.

Diese Vorgänge zeichnen sich dadurch aus, daß durch sogenannte Adaption für die mit dem Sehen und Hören verbundenen Signale, wie Helligkeit und Schallstärke, große Dynamikbereiche überstrichen werden. Man hat erkannt, daß man durch den Umgang mit dem Logarithmus dieser Signale (der sogenannten logarithmischen Kom pression) elektronisch verarbeitbare Signalhübe erhält, die dennoch relativ große Dynamikbereiche beschreiben können. Dies wird z. B. in der Pulscodemodulation von Sprache und in Bildsensoren mit logarithmischem Aus gangssignal verwendet.

Es sind zwar bislang verschiedene kompandierende Codie rungen bekannt geworden, z. B. die in der Sprachcodie rung eingesetzten Codierungen nach dem μ- bzw. A-Ge setz. Diese Codierungen wurden jedoch für spezielle Anforderungen der Sprachübertragung eingeführt, und sind kaum allgemein anwendbar.

Die bekannten Schaltungsanordnung zum digitalen Multi plizieren von Integer-Zahlen, mit einer Codiereinheit, die den Logarithmus der zu multiplizierenden Zahlen bildet, einer Addiereinheit, die die Ausgangswerte der Codiereinheit addiert, und einer Decodiereinheit, die den Ausgangswert der Addiereinheit delogarithmiert, haben jedoch den Nachteil, daß sowohl das "Logarithmie ren" als auch das "Delogarithmieren" zeitaufwendig ist und entsprechenden Schaltungselement eine vergleichs weise große Chip-Fläche benötigen.

Deshalb ist in der deutschen Patentanmeldung P 40 33 507.0, zu der die vorliegende Anmeldung eine Zusatz anmeldung ist, eine Schaltungsanordnung beschrieben, bei der von der grundlegenden Überlegung ausgegangen wird, daß in vielen Fällen mit elektronischer Signal verarbeitung versucht wird, hochentwickelte, natürliche Vorgänge wie Sehen und Hören bestmöglich zu unter stützen und nachzuahmen.

Hierzu ist die Codiereinheit und die De codiereinheit der Schaltungsanordnung gemäß Hauptpatent in folgender Weise ausgebildet:
Die Codiereinheit zur Bildung des Logarithmus nähert die Exponentialkennlinie derart stückweise linear an, daß die Zahl der linearisierten Sektionen mindestens gleich der Bitzahl der jeweiligen Integer-Zahl ist. Ferner ist die Codiereinheit zur Logarithmierung einer 8-Bit langen Integer-Zahl A

A = (a₇, a₆, . . . a₀)

in eine 6-Bit lange logarithmische Darstellung L

log₂A → L = (l₅, l₄, . . . l₀)

nach der folgenden Wahrheitstabelle ausgebildet ist:

wobei

- die Wahrheitstabelle in 8 Sektionen S₀ bis S₇ aufgeteilt ist,
- die logarithmische Darstellung 3 = log₂ 8 signifikante Bits hat und
- die logarithmische Darstellung in signifikante (l₃ bis l₅) und weniger signifikante (l₀ bis l₂) Bits un unterteilt ist.

Zur Berechnung der Sektionscodes für die ein zelnen Sektionen gelten folgende Boolsche Gleichungen:

wobei für die signifikanten Bitstellen l₃, l₄, l₅ in der logarithmischen Darstellung

und für die weniger signifikanten Bitstellen l₀, l₁, l₂ in der logarithmischen Darstellung

l₂ = S₇ α₆ + S₆ α₅ + S₅ α₄ + S₄ α₃ + S₃ α₂ + S₂ α₁
l₁ = S₇ α₅ + S₆ α₄ + S₅ α₃ + S₄ α₂
l₀ = S₇ α₄ + S₆ α₃

gilt.

Erfindungsgemäß ist die Dekodiereinheit zur Delogarithmierung einer 11-Bit langen logarithmierten Zahl L

L = (l₁₀, l₉, . . . l₀)

in eine 16-Bit lange Integer-Zahl C

mit 2ⁿ → C = (C₁₅, C₁₄, . . ., C₀),

nach folgenden Boolschen Gleichungen aufgebaut:

wobei für die Bits C₁₅, C₁₄, . . ., C₀ in der de logarithmierten Darstellung C gilt:

Im Zusammenhang mit der vorstehend genannten Schaltungsanordnung sei darauf hingewiesen, daß aus der Druckschrift, US-Z: IRE Transactions On Electronic Computers, 1962, Seite 512-514, ein Grundprinzip zur digitalen Multiplikation von Integer-Werten hervor geht, unter Verwendung binärer Logarithmen zur Aus führung additiver Rechenschritte mit anschließender Delogarithmierung. Das in dieser Druckschrift vorge stellte Multiplikationsverfahren bedient sich einer, an den Kurvenverlauf einer Exponentialfunktion angepaßten, arithmetischen Approximation (siehe hierzu insbesondere Fig. 2 der genannten Entgegenhaltung), um durch Nährungen die Rechengeschwindigkeit für die Multiplikation zu erhöhen. Mit Hilfe dieser Näherungstechnik lassen sich Rechenzeiteinsparungen vornehmen, doch werden in dieser Druckschrift keine zufriedenstellenden Schaltungen beschrieben, die nach diesem Grundprinzip arbeiten.

Des weiteren wird in der US 4 700 319 ein arithmetisches Verfahren sowie schaltungstechnische Realisierung zur Bildverarbeitung beschrieben, doch erfordert auch dieses bekannte System einen erheblichen Schaltungstechnischen Aufwand, den es gilt zu re duzieren.

Der Erfindung liegt deshalb die Aufgabe zugrunde, eine Schaltungsanordnung gemäß dem Hauptpatent P 40 33 507 derart weiterzubilden, daß zwei Integer-Zahlen noch einfacher und mit vergleichweise noch geringeren elektronischen Aufwand mit vorgebbarer Genauigkeit multipliziert werden können.

Eine erfindungsgemäße Lösung dieser Aufgabe ist im Anspruch 1 angegeben. Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche.

Erfindungsgemäß ist die Schaltungsanordnung zum digitalen Multiplizieren von Integer-Zahlen, mit einer Codiereinheit, die den Logarithmus der zu multiplizierenden Zahlen durch Approximation an eine Exponentialkennlinie derart bildet, daß die Codiereinheit zur Bildung des Logarithmus die Exponentialkennlinie derart stückweise linear annähert, daß die Zahl der linearisierten Sektionen mindestens gleich der Bitzahl der jeweiligen Integer-Zahl ist, einer Addiereinheit, die die Ausgangswerte der Codiereinheit addiert, und einer delogarithmierenden Stufe gemäß Patent P 40 33 507, derart ausgebildet, daß die Codiereinheit als EINS-Detektor ausgebildet ist, zur Ermittlung der führenden EINS der Integer- Größen A und/oder B, mit

A = 1 _* 2^j2 + 1 _* 2^j2 + 1 _* 2^j3 + . . ., j1 < j2 < j3
B = 1 _* 2^j2 + 1 _* 2^k2 + 1 _* 2^k3 + . . ., k1 < k2 < k3

und daß der Addierschaltung folgende Verknüpfungsregel zugrunde liegt:

A _* B = 2^j1 _* B + 2^k1 _* A_j1 + A_j1 _* B_k1, wobei

A_j1 ≡ 2^j2 + 2^j3 + . . ., B_k1 ≡ 2^k2 + 2^k3 + . . . und 2^j2 sowie 2^k2

die nächstfolgenden Einsen von A bzw. B bezeichnen.

Es wird der Grundgedanke ausgenutzt, beliebige Integer- Zahlen X, Y digital mittels eines rekursiven Multiplika tionsverfahrens zu multiplizieren, wobei zunächst die höchstwertigen Bits verarbeitet werden.

Hierzu werden zunächst die Zahlen nach folgender Formel dargestellt:

X = 2^k _* (1 + x_B) = 2^k + X_B
Y = 2¹ _* (1 + y_B) = 2¹ + Y_B

Anschließend werden die Mantissen, i.f. auch als DIGI- LOG-Mantissen bezeichnet, nach folgender Formel multi pliziert:

X _* Y = 2^k _* (1 + x_B ) _* 2¹ _* (1 + y_B)
= 2^k+1 _* (1 + x_B + y_B + x_By_B)

Der in dieser Gleichung vorkommende Produktterm x_By_B stellt ein Maß für den Fehler des DIGILOG-Produkts dar und kann wiederum mit dem beschriebenen DIGILOG-Verfah ren ausgewertet werden. Die Gemeinsamkeit dieser Umfor mung mit dem DIGILOG-Verfahren kann plausibel darge stellt werden, wenn die Beträge der Mantissen sehr klein sind oder nahe bei 1 liegen:

x_B, y_B ≈ 0 : X _* Y = 2^k+1 (1 + x_B + y_B)
x_B, y_B ≈ 1 : X _* Y = 2^k+1+1 (1 + [x_B + y_B]/2)

Die Genauigkeit und Dynamik (Wertebereich) lassen sich durch die Wahl der Wortbreite bei Mantisse und Exponent unabhängig voneinander einstellen. Durch eine iterative Anwendung läßt sich die Genauigkeit stufenweise erhö hen, wenn weitere Zeitschritte im Sinne des Systemtakts zur Verfügung stehen. Die relative Abweichung vom mathematisch genauen Produkt beträgt damit maximal 12% bezogen auf den verbleibenden Produktterm der Mantissen und verringert sich bei rekursiver Anwendung des DIGI- LOG-Verfahrens bis auf Null.

Die Erfindung wird nachstehend ohne Beschränkung des allgemeinen Erfindungsgedankens anhand von Ausführungs beispielen unter Bezugnahme auf die Zeichnung exempla risch beschrieben, auf die im übrigen bezüglich der Offenbarung aller im Text nicht näher erläuterten er findungsgemäßen Einzelheiten ausdrücklich verwiesen wird. Es zeigen:

Fig. 1 ein Blockschaltbild eines Ausführungsbeispiels eines Multiplizierers,

Fig. 2a und 2b Schaltmatrizen für die Logarithmus- Funktion,

Fig. 3a und 3b eine Schaltmatrix für die Operation 2^j1 B = C sowie ein Doppel-Schaltmatrix mit den Ausgängen 2^j1 B = C, 2^j2 B = D,

Fig. 4 eine Schaltungsanordnung mit einfacher Switch- Matrix und Akkumulator,

Fig. 5 Schaltmatrix mit Doppel-Switch-Matrix, Addierer und Akkumulator,

Fig. 6 Detektor für das Segment S_j2, in dem die zweite EINS auftritt,

Fig. 7 Schaltungsanordnung mit zwei parallel geschal teten Einfach-Switch-Matrizen, Addierer und Akkumulator.

Fig. 1 zeigt ein Blockschaltbild eines Ausführungsbei spiels eines Multiplizierers. Die vorstehend bereits erläuterte Arbeitsweise des Multiplizierers läßt sich vorteilhafterweise mit einem dreistufigen Aufbau mit den Stufen St1, St2 und St3 realisieren.

An der ersten Stufe St1 liegen die (binären) Eingangs worte X und Y an, die bei dem gezeigten Ausführungsbei spiel jeweils n Bit aufweisen. Die erste Stufe St1 über nimmt die Segment-Codierung und Linearisierung.

Die Segment-Codierung bestimmt den höchstwertigsten Exponenten einer binären Zahl X. Die Linearisierung wird durch eine n-Bitschaltmatrix durchgeführt, die durch Steuersignale der Segment-Encodierung bestimmt wird. Diese Schaltmatrix ist für jedes der beiden Ein gangsworte vorhanden. Die Schaltmatrix wird im folgen den noch näher erläutert werden.

Die zweite Stufe St2 sorgt für die Carry-Select-Additi on. Zur beschleunigten Summation ist der Addierer nach dem Carry-Select-Verfahren aufgebaut und zeichnet sich durch einen regelmäßigen, skalierbaren Aufbau der Ge samtschaltung aus. Er addiert die linearen Anteile x_B bzw. y_B der semi-logarithmisch codierten Faktoren. Ergibt sich ein Übertrag bei der Addition, so wird über den Carry-Ausgang das Ergebnis aus der Matrix um ein weiteres Bit nach links verschoben.

Die dritte Stufe St3 übernimmt schließlich die Segment- Codierung und Exponentialfunktion. Diese Schaltmatrix hat das Format (m + n)ⁿ. Hierin wird die Summe aus dem Addierer um das Segment der Summe der Exponenten nach links geschoben. Diese Matrix ist im Layout doppelt so groß wie eine der anderen Matrizen. Die reine Matrix besteht aus 256 n-Kanal-Transistoren. Sie setzt sich zusammen aus 64_*8 Transistoren zum Schieben der Summe und weiteren 128 Transistoren zur Erzeugung eines defi nierten Nullpegels an unbestimmten Ausgängen.

In Fig. 2a ist eine flächeneffiziente Parallel-Schalt matrix dargestellt, nach der eine logarithmische n- Codierung vornehmbar ist. Sie weist ausschließlich NMOS-Transistoren auf. Die Schaltungskonfiguration der Matrix kann mit semi-logarithmischen Zahlen eine einfa che Implementation von Potenz- und Radixfunktionen ermöglichen, wobei die Addition komplett entfallen kann. Sie weist die Eingangsanschlüsse a0, a1, a2, . . . , a6 auf, verfügt über die Segmente S1 bis S7 und weist ferner die Ausgänge I0, I1 und I2 auf.

In Fig. 2b ist ein Schaltungszustand der in Fig. 2a dargestellten Matrix dargestellt, in dem das Segment 56 aktiv ist.

Die Fig. 3a und 3b zeigen mögliche Ausführungsformen von Schaltmatrizen, wie sie insbesondere für die Operation 2^j1 B = C verwendbar sind.

Fig. 3b zeigt insbesondere eine Schaltmatrix, bei der eine sogenannten Doppel-Schaltmatrix verwendet wird.

In Fig. 4 ist eine erfindungsgemäße Schaltungsanordnung dargestellt, bei der die digital-logarithmische Multiplikation A_*B nach folgender Verknüpfung erfolgt:

A _* B= (2^j1 + 2^j2 + . . .) _* B

Die Integergröße A liegt zunächst an einem soge nannten EINS-Detektor an (EINS-D), der seinerseits mit einem Controller (CO) sowie mit einer nachgeschalteten Schaltmatrix (SM), an der die Eingangsgröße B anliegt, verbunden ist. Ferner ist ein sogenannter Akkumulator (AKKU) nachgeschaltet, an dessen Ausgang die Verknüp fung A_*B anliegt.

Nach dem gleichen Verknüpfungsverfahren wie in Fig. 4 arbeitet die in Fig. 5 dargestellte Schaltungsanord nung, jedoch wird eine sogenannte Doppel-Switch-Matrix (DSM) eingesetzt, deren Ausgänge zunächst an einem Addierer (Ad) anliegen. Ebenso wie im vorgenannten Fall geschildert, wird das Verknüpfungsprodukt A_*B am Aus gangsanschluß eines nachgeschalteten Akkumulators (AKKU) erhalten.

In Fig. 6 ist eine weitere Schaltungsanordnung darge stellt, bei der sich die Verknüpfungsregel wie folgt darstellt:

A _* B = 2^j1 _* B + 2^k1 _* A_j1 + A_j1 _* B_k1

Eine nachgeschaltete Iteration erfolgt dabei nach der folgenden Verknüpfungsregel:

A_j1 _* B_k1 = 2^j2 _* B_k1 + 2^k2 _* A_j2 + A_j2 _* B_k2

Die dargestellte Schaltungsanordnung weist eine Paral lelschaltung auf, bei der die Parallelzweige jeweils aus einem EINS-Detektor (EINS-D) sowie einer Schalt matrix (SM) bestehen. Die Ausgänge der Parallelschaltung liegen an einem Addierer (Ad) an, der über einen Con troller (CO) und einem nachgeschalteten Akkumulator (AKKU) zum Verknüpfungsergebnis A_*B führt.

Schließlich ist in der Fig. 7 ein Detektorkreislauf für das Segment S_j2 dargestellt, in dem die zweite EINS auftritt. Ferner sind in Fig. 7 die für die Segmentver knüpfungen notwendigen Verknüpfungsvorschriften angege ben.

Die angegebenen Schaltungsanordnungen ermöglichen die Verarbeitung von Daten oder Signalen, die zum einen eine große Dynamik (großer Wertebereich) und zum ande ren eine zeitlich rasche Veränderlichkeit besitzen.

Im Prinzip kann bei höchster Datenrate des Multiplikan den A je Sampelvorgang A(m) ein größenordnungsmäßig richtiger Faltungswert A(m)_*B ermittelt werden. Wenn A(m) langsamer veränderlich ist, wird der Multiplizie rer zur adaptiven Genauigkeitsverbesserung von A_*B verwendet.

Claims

1. Schaltungsanordnung zum digitalen Multiplizieren von Integer-Zahlen, mit einer Codiereinheit, die den Logarithmus der zu multiplizierenden Zahlen durch Approximation an eine Exponentialkennlinie derart bildet, daß die Codiereinheit zur Bildung des Logarithmus die Exponentialkennlinie derart stückweise linear annähert, daß die Zahl der linearisierten Sektionen mindestens gleich der Bitzahl der jeweiligen Integer-Zahl ist, einer Addiereinheit, die die Aus gangswerte der Codiereinheit addiert, und einer de logarithmierenden Stufe gemäß Patent P 40 33 507, dadurch gekennzeichnet, daß
die Codiereinheit als EINS-Detektor ausgebildet ist, zur Ermittlung der führenden EINS der Integer-Größen A und/oder B, mit A = 1 _* 2^j2 + 1 _* 2^j2 + 1 _* 2^j3 + . . ., j1 < j2 < j3
B = 1 _* 2^j2 + 1 _* 2^k2 + 1 _* 2^k3 + . . ., k1 < k2 < k3und daß der Addierschaltung folgende Verknüpfungsregel zugrunde liegt:A _* B = 2^j1 _* B + 2^k1 _* A_j1 + A_j1 _* B_k1,wobeiA_j1 ≡ 2^j2 + 2^j3 + . . . , B_k1 ≡ 2^k2 + 2^k3 + . . . und 2^j2 sowie 2^k2
die nächstfolgenden Einsen von A bzw. B bezeichnen.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß zur Erhöhung der Ge nauigkeit die Verknüpfungsregel A_j1 _* B_k1 = 2^j2 _* B_k1 + 2^k2 _* A_j2 + A_j2 _* B_k2iterativ verwendet wird.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß eine Schaltmatrix für die Codierung vorgesehen ist.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß mindestens eine Schaltmatrix die schnelle Operation 2^j _*B und/oder 2^k _*A durchführt.