DE1549582C - Anordnung zur Bestimmung der niedrigstwertigen Bit-Position - Google Patents

Description

Die Erfindung betrifft eine Anordnung zur Bestimmung der niedrigstwertigen Bit-Position, die einen vorbestimmten Binärwert aufweist, in einem aus mehreren Bits bestehenden Datenwort, bestehend aus einem ersten Register, das das Datenwort enthält, und aus einem zweiten Register, das das logische Komplement des Datenworts enthält.

Das logische Komplement eines Datenworts ist dessen bitweise Inversion.

Die Feststellung wenigstens eines Datenbits eines vorbestimmten Werts in einem Datenwort und die Bestimmung und : Definition des geringstwertigen Datenbits des Dätenworts mit dem vorbestimmten Wert sind bekannte Datenverarbeitungsmaßnahmen; (vgl. zum Beispiel IBM Journal, Oktober 1960, S. 423 bis 425). Diese Maßnahmen werden zur Zeit auf verschiedene Weise während der Durchführung verschiedener Datenverarbeitungstätigkeiten verwendet. Ein Beispiel ist die Wahl eines freien Elements einer Gruppe von Schaltungselementen, wobei das jeweilige Schaltungselement durch ein entsprechendes Datenbit eines Datenworts dargestellt wird. Der Zustand Besetzt-Frei jedes Schaltungselements wird durch den Wert des entsprechenden Datenbits im Datenwort identifiziert. Ein binärer Wert (z. B. 1) kann ein besetztes Schaltungselement anzeigen, während ein anderer binärer Wert (z. B. 0) ein freies Schaltungselement anzeigen kann. Die Feststellung wenigstens eines Datenbits mit einem Wert-Element Frei in dem Datenwort zeigt an, daß wenigstens ein Schaltungselement der Gruppe frei ist und für die Wahl zur Verfügung steht. Wenn eine Vielzahl von Schalungselementen in der Gruppe als frei angezeigt wird, wird die Auswahl eines der freien Schaltungselemente durch die Bestimmung und die Definition des geringstwertigen Datenbits im Datenwort durchgeführt, dessen Wert ein freies Schaltungselement anzeigt. Der binäre Wert des Datenbits, das dem ausgewählten freien Schaltungselement entspricht, kann dann geändert werden, um anzuzeigen, daß das ausgewählte Schaltungselement nicht mehr für die Auswahl zur Verfügung steht.

Logische Schaltungen, die zur Zeit zur Durchführung der oben geschilderten Datenverarbeitungsverfahren verwendet werden, enthalten wenigstens ein logisches Verknüpfungsglied je Bit-Position des geprüften Datenworts. Der Ausgang jedes dieser Verknüpfungsglieder ist so eingerichtet, daß die Ausgänge derjenigen anderen logischen. Verknüpfungsglieder gesperrt werden, welche zu den höherwertig angeordneten Datenbits des geprüften Datenworts gehören. Bei dieser Art des logischen Schaltungsaufbaus sind die zu jedem Bit eines Datenworts gehörigen logischen Verknüpfungsglieder mit einer großen Anzahl von Eingängen versehen, wobei die Anzahl der Eingänge jedes Verknüpfungsglied mit der Wertigkeit der Datenbit-Position, zu der ein logisches Verknüpfungsglied gehört, zunimmt. Infolgedessen entstehen unhandliche und, komplizierte Schaltungsanordnungen, die zeitraubende und komplizierte Routinearbeiten zur Instandhaltung erfordern, um eine richtige Arbeitsweise der Schaltung zu erhalten.

Das Problem besteht darin, die geringstwertige Bit-Position in einem Datenwort oder einem ausgewählten Teil des Datenworts, das ein Datenbit mit einem vorbestimmten Wert enthält, unter Verwendung möglichst wenig logischer Schaltungen zu bestimmen, wobei das Datenwort in einem v.rr.ieii Register und das logische Komplement des Datenworts in einem zweiten Register liegt.

Diese Aufgabe ist erfindungsgemäß bei einer Anordnung der eingangs genannten Art gelöst durch eine Schaltungsanordnung zur Addition von Eins zum Inhalt eines der Register, wobei die Wahl des Registers vom vorbestimmten Binärwert abhängt, und durch eine logische Anordnung, um eine logische UND-Funktion des Inhalts des ersten und des zweiten

ίο Registers nach der Addition von Eins zum Inhalt eines der Register zu erhalten, die die Bit-Position des niedrigstwertigen binären Bits identifiziert.

Nächfolgend ist ein Ausführungsbeispiel der Erfindung an Hand der Zeichnung beschrieben. Es zeigt

F i g. 1 schematisch ein Ausführungsbeispiel der Erfindung, bei dem die niedrigstwertige binäre Null in einem ausgewählten Teil eines Datenworts festgestellt wird, und

F i g. 2 schematisch ein weiteres Ausführungsbeispiel der Erfindung, bei dem die niedrigstwertige binäre Eins in einem ausgewählten Teil eines Datenworts festgestellt wird.

Grundsätzlich arbeitet die Anordnung mit einem Datenwort, das in seiner ursprünglichen Form in

as einem ersten Register und in einer abgeänderten Form in einem zweiten Register gespeichert ist. Das ursprüngliche und das abgeänderte Datenwort werden logisch vereinigt, um ein resultierendes Datenwort zu erhalten, das eine einzige binäre Eins in derjenigen Bitposition enthält, welche der niedrigstwertigen Bitposition des ursprünglichen Datenworts entspricht, die ein Datenbit eines vorbestimmten Wertes enthält. Der Wert des definierten Datenbits des ursprünglichen Datenworts kann dann so geändert werden, daß der Vorgang wiederholt werden kann, um das nächstniedrigstwertige Bit des vorbestimmten Werts im ursprünglichen Datenwort zu bestimmen.

Entsprechend einem Ausführungsbeispiel der Erfindung wird ein Datenwort in zwei Register A und B eingebracht, dann wird der Wert des Datenworts im Register B um 1 vermehrt und schließlich die logische UND-Funktion des logischen Komplements des ursprünglichen Datenworts im Register A' und des abgeänderten Datenworts im Register B abgeleitet. Das Ergebnis der logischen UND-Funktion enthält eine einzige binäre Eins in der Bit-Position, die der niedrigstwertigen Bit-Position des ursprünglichen Datenworts entspricht, die eine binäre Null ■enthält.

•50'. Entsprechend einem anderen Ausführungsbeispiel der Erfindung wird ein Datenwort in ein Register A eingebracht, dann wird das logische Komplement des Inhalts des Registers A um einen Wert 1 vermehrt und schließlich das Ergebnis in einem anderen Re-gister B gespeichert. Dann wird die logische UND-Funktion des Inhalts der beiden Register A und B gebildet, wobei das Ergebnis eine einzige binäre Eins in der Bit-Position enthält, die der niedrigstwertigen Bit-Position des ursprünglichen Datenworts entspricht, die eine binäre Eins enthält.

Entsprechend einem weiteren Aspekt der Erfindung kann ein Teil eines Datenworts zur Prüfung gemäß einer Steuerinformation ausgewählt werden, die in ein Steuerregister eingebracht wird und die die höchstwertige Bit-Position des zu prüfenden Datenwons definiert, welche der zur Zeit durchgeführten Daicnverarbeitungsoperation entspricht. Das Datenbit IiTi Reiiister ß, das der durch die Steuerinformation

definierten Bit-Position entspricht, erhält willkürlich den Wert der binären Null, bevor der Wert des gesamten Inhalts des Registers B, wie oben beschrieben, um 1 vermehrt wird. Diese Aktion sperrt logisch die Feststellung und Definition eines Datenbits des vorbestimmten Werts, das in irgendeiner Bit-Position des ursprünglichen Datenworts vorhanden ist, welche eine höherwertige Position im Datenwort als die durch die , Steuerinformation definierte Bit-Position hat.

Es ist somit möglich, die Anzahl der zu prüfenden Datenbits in einem Datenwort selektiv zu begrenzen und die Position des niedrigstwertigen Bits eines vorbestimmten Werts nur in der ausgewählten Gruppe der Datenbits zu bestimmen. Dieses Verfahren kann mit Vorteil angewendet werden, wenn verschiedene Arten von Schaltungselementen in ver- ; schiedenen Teilen eines Datenworts dargestellt sind.

Schaltungselemente ' Γ

Die logischen Schaltungselemente, die in den ao schematischen Darstellungen der Fig. 1 und 2 enthalten sind, sind in der Technik der Datenverarbeitung bekannt, so daß sie hier nicht im einzelnen er- läutert werden. Der Einfachheit halber sind in der Zeichnung Kabel, die eine Vielzahl von Leitern enthalten, verwendet, um parallele Verbindungen zwischen den Eingängen und Ausgängen verschiedener Elemente der Zeichnung anzugeben. Wenn derartige Kabel gemeint sind, ist ein einziges, stark ausgezogenes logisches Verknüpfungsgliedsymbol benutzt, um eine Vielzahl von logischen Verknüpfungsgliedern darzustellen, wobei für jeden Leiter des Kabels ein Verknüpfungsglied vorgesehen ist. Für derartige VerknüpfungsgÜedsymbole ist ein einziger Steuerleiter dargestellt, der nach seiner Erregung sämtliche durch das einzige Symbol dargestellte Verknüpfungsglieder in Tätigkeit setzt. Zum Beispiel ist die 1-Ausgangsklemme aller Flipflops R 8 bis R1 im Register 2 REG in Fig. 1 über ein Kabel 13 und ein symbolisches UND-Glied RG 8-1 mit der Setzklemme des entsprechenden Flipflops S 8 bis 51 im Register IREG verbunden. Das Kabel 13 enthält einen von jedem Flipflop im Register 2 REG ausgehenden Leiter. Das symbolische UND-Glied RGS-I enthält für jeden dieser Leiter ein UND-Glied, dessen Ausgang mit der Setzklemme des entsprechenden Flipflops im Register IREG verbunden ist.Der SteuerleiterTS stellt den anderen Eingangsleiter zu den UND-Gliedern .RG 8-1 Tdar. Dementsprechend leitet ein Signal auf dem Steuerleiter Γ5 die Information auf den entsprechenden Leitern des Kabels 13 über die UND-Glieder RG 8-1 zu den entsprechenden Setzklemmen des Registers li?£G und bewirkt, daß die auf den entsprechenden Flipflop-Ausgangsklemmen des Registers 3 REG vorhandene Information in die^: ent- sprechenden Flipflops des' Registers 1 REG gegeben

;7

Die Irivertierschaltungen78 bis /1 in Fig. 1 ent-; halten für jeden Ausgangsleiter des Umsetzers ITRL eine Invertierschaltung. Der Ausgang aller Invertierschaltungen /8 bis /1 ist als Eingang eines der UND-Glieder CG8 bis CGI geschaltet. Die Invertierschaltungen /8 bis /1 dienen dazu, in bekannter Weise das logische Komplement der jeweiligen Ausgangssignale des Umsetzers 1TRL zu bilden.

Die Eins-Additions-Schaltung AO, die zwischen die Ausgangs- und die Eingangsklemme des Registers 2REG geschaltet ist, wirkt logisch auf ein Mehrfachbit-Eingangssignal, um den Wert dieses Eingangssignals um 1 zu erhöhen und um ein doppelgleisiges Mehrfachbit-Ausgangssignal zu liefern, das den erhöhten Wert definiert. Derartige logische Schaltungen sind in der Technik der Datenverarbeitung bekannt und werden hier nicht eingehender beschrieben. ■

Die Register IREG, 2REG, 3 REG und 4 REG enthalten jeweils eine Vielzahl von einzelnen Flipflops, z. B. 58 bis 51 im Register 1 REG, die in der Reihenfolge abnehmenden Stellenwertes angeordnet sind. Jedes Flipflop kann auf den Wert einer Eins gesetzt und auf den Wert einer Null rückgesetzt werden, und zwar durch Signale an den Setz- und Rücksetz-. klemmen des Flipflops.Die 1-Ausgangsklemme jedes Flipflops stellt den richtigen Wert des im Flipflop gespeicherten Datenbits dar. Sie ist für eine Eins erregt, wenn das Flipflop gesetzt ist. Sie ist für eine Null aberregt, wenn, das Flipflop rückgesetzt ist. Die 0-Ausgangsklemme jedes Flipflops stellt das logische Komplement des" richtigen Werts des im Flipflop gespeicherten Datenbus dar. Sie ist für eine binäre Null aberregt, wenn das Flipflop gesetzt ist, sie ist für eine Eins erregt, wenn das Flipflop rückgesetzt ist. Derartige Flipflops sind bekannt. · ν ^- ^ ^:

Der Umsetzer 1TRL wandelt in logischer Weise ein 3-Bit-Eingangssignal in ein entsprechendes Einsvon-Acht-Aüsgangssignal um. Mit anderen-Worten, der Umsetzer 1TRL liefert unter dem Einfluß einer Kombination von Signalen von den jeweiligen Flipflops C 3 bis Cl des Registers 3 REG an seinen drei Eingangsleitern ein Signal nur auf einem ausgewählten Leiter seiner acht Ausgangsleiter, die zu den Invertierschaltungen/8-1 führen. Zum Beispiel erzeugt ein Eingangssignal 010 am Umsetzer XTRL ein Datenausgangssignal 00000010. Der Umsetzer 2 TRL wandelt ein Eins-von-Acht-Dateneingängssignal in ein entsprechendes binäres 3-Bit-Ausgangssignalüm. Mit anderen Worten, der Umsetzer 2 TRL liefert unter dem Einfluß eines Signals auf einem seiner acht Eingangsleiter von den UND-Verknüpfungsgliedern G 8 bis Gl selektiv ein Ausgangssignal an einen Leiter in jedem seiner drei Ausgangsleiterpaare, um ein 3-Bit-Datenwort zu liefern, das den einen erregten Eingangsleiter definiert und im Register 4 REG registriert wird. Zum Beispiel ergibt das Eingangssignal 00000010 am Umsetzer 2 TRL ein Dätenäusgangssignal 010 durch Erregen der Rücksetzklemme des Flipflops R 3, der Setzklemme des Flipflops R 2 und der Rücksetzklemme des Flipflops R1. Derartige Umsetzer sind bekannt und werden hier nicht im einzelnen beschrieben. " V

Die Datenquelle DS kann irgendeine Quelle ' für binäre Daten sein, die in Mehrfachbit-Wortform dargestellt sind. Es wird daher hier keine ins einzelne gehende Beschreibung der Datenquelle DS gegeben.

Die Zeitsteuerung TC liefert die Steuersignale, welche die Arbeitsfolge der logischen Schaltungen bestimmen. Die Zeitsteuerung kann aus einer bekannten logischen Folgeschaltung bestehen, ferner aus einer programmgesteuerten Schaltung oder aus einer Kombination dieser Schaltungen.

Bestimmung der niedrigstwertigen Null im gesamten Datenwort (F i g. 1) '

,Wenn die Zeitsteuerung TC ein Signal auf den Steuerleiter T1 gibt, werden die entsprechenden Bits eines Datenworts der Datenquelle DS doppelgleisig über die Leiter der Kabel 10 und 11 und über die

5 6

UND-Glieder DG8-1 und DG8-1 zu den Rücksetz- auf den Wert des im Flipflop 58 des Registers IREG

und Setzklemmen der entsprechenden Flipflops 58 gespeicherten Bits. Demgemäß lautet die nunmehr in

bis 51 des Registers 1 REG geleitet. Das zu prüfende den Flipflops R 8 bis Rl des Registers 2REG ge-

Datenwort wird hierdurch im Register 1 REG ge- speicherte Information 00011111.

speichert. Zur Erläuterung sei angenommen, daß 5 Die 1-Ausgangsklemmen der Flipflops R 8 bis R1'

dieses Datenwort 10011111 lautet. im Register 2REG sind parallel über das Kabel 14

Die Steuerinformation im Register 3 REG definiert und die UND-Glieder A G 8-1 mit der Eins-Additions-

das höchstwertige Bit des Datenworts, dessen Wert schaltung AO verbunden. Wenn demgemäß der

der durchzuführenden Information entspricht. Wenn Steuerleiter Γ 3 durch die Zeitsteuerung TC erregt

das ganze Datenwort geprüft werden soll, ist das io wird, wird der Inhalt 00011111 des Registers 2 REG

höchstwertige Bit, dessen Wert betroffen ist, das Bit über die UND-Glieder AG 8-1 zur Eins-Additions-

in der achten (letzten) Bit-Position des Datenworts. schaltung AO übertragen. Wie oben bemerkt wurde,

Da vorliegend das ganze Datenwort geprüft werden erhöht die Eins-Additionsschaltung AO den Wert

soll, lautet die in das Steuerregister 3 REG einge- von zugeführten Eingangsdaten um Eins und liefert

brachte Steuerinformation 000, die in binärer Form 15 Ausgangssignale, welche die abgeänderten Eingangs-

die achte oder höchstwertige Bit-Position des ganzen daten darstellen. Dementsprechend wird der Wert

Datenworts definiert. Eins zum Inhalt des Registers 2REG addiert, wobei

Die 1-Ausgangsklemmen der entsprechenden Flip- Signale, welche die entstehenden Daten darstellen,

flops C 3 bis Cl des Steuerregisters 3 REG liefern über die Kabel 15 und 16 an die entsprechenden

Eingangssignale zum Umsetzer 1TRL. Wie vorher 20 Setz- und Rücksetzklemmen der Flipflops R 8 bis R1

beschrieben wurde, liefert der Umsetzer 1TRL ein des Registers 2REG angelegt werden,, um die sich

Eins-von-Acht-Datenausgangssignal an die Invertier- ergebenden Daten dort zu speichern. Auf diese Weise

schaltungen/8 bis /1 entsprechend dem 3-Bit-Ein- wird der Inhalt des Registers 2 REG um den Wert 1

gangssignal vom Register 3REG. Demgemäß erregt erhöht und wird 00100000.

der Umsetzer ITRL nur seinen achten Ausgangs- 95 Wie oben bemerkt wurde, liefert jedes der Flipleiter, der der Information 000 im Register 3REG flops 58 bis 51 im Register IREG ein Ausgangsentspricht. Alle anderen Ausgangsleiter des Um- signal an seiner 1-Ausgangsklemme, wenn eine Eins setzers ITRL bleiben aberregt. Somit lautet das Aus- gespeichert ist (d. h., wenn es sich im gesetzten Zugangssignal des Umsetzers 1TRL 10000000. Als stand befindet), während es ein Signal an seiner Ergebnis der Komplementbildungsfunktion der In- 30 O-Ausgangsklemme liefert, wenn eine Null gespeivertierschaltungen/8 bis /1 wird das Ausgangssignal" chert ist (d. h., wenn es sich im rückgesetzten Zu-10000000 des Umsetzers ITRL zu 01111111, wobei stand befindet). Dementsprechend ist die Information an alle UND-Glieder CG8 bis CGI mit Ausnahme an den O-Ausgangsklemmen das logische Kompledes UND-Gliedes CG 8 Eingangssignale geliefert wer- ment der Information an den entsprechenden 1-Ausden. Das UND-Glied CG 8 entspricht der achten 35 gangsklemmen. Wenn man das Vorhandensein eines Bit-Position, welche die Bitposition ist, die durch die Signals als eine binäre Eins und das Nichtvorhandenim Register 3 REG vorhandene Steuerinformation 000 sein eines Signals als eine binäre Null wertet, so definiert ist. kann die Ausgangsinformation an den entsprechen-

Die 1-Ausgangsklemme jedes Flipflops 58 bis 51 den O-Ausgangsklemmen der Flipflops 58 bis 51 im des Registers IREG ist über das Kabel 12 mit seiner 40 Register IREG durch 01100000 dargestellt werden, zweiten Eingangsklemme des entsprechenden der wobei dieser Wert das logische Komplement des UND-Glieder CG8 bis CGI verbunden. Daher be- ursprünglichen Datenworts 10011111 ist, das im Rewirkt jedes Flipflop 58 bis 51 des Registers IREG, gister IREG gespeichert ist.

das eine Eins enthält (d. h. sich im gesetzten Zustand Die 0-Ausgangsklemme jedes Flipflops 58 bis 51

befindet), daß ein Signal an die zweite Eingangs- 45 des Registers 1 REG ist mit einer Eingangsklemme

klemme des entsprechenden der UND-Glieder CG 8 des entsprechenden der UND-Glieder G 8 bis Gl

bis CGI angelegt wird. Deshalb sind beim beschrie- verbunden. Die 1-Ausgangsklemme jedes Flipflops

benen Beispiel nur Signale an die je zweiten Ein- R 8 bis Rl des Registers 2REG ist mit einer zweiten

gangsklemmen der UND-Glieder CG 8, CG 5, CG 4, Eingangsklemme des entsprechenden der UND-Glie-

CG3, CG2 und CGI angelegt, da nur die Flipflops 50 derG8 bis Gl verbunden. Wenn der Steuerleiter Γ4

58, 55, 54, 53, 52 und 51 Einsen enthalten. durch die Zeitsteuerung TC erregt wird, wird die

Wenn der Steuerleiter Γ 2 durch die Zeitsteuerung dritte Eingangsklemme sämtlicher UND-Glieder G 8

TC erregt wird, wird die dritte Eingangsklemme der bis Gl erregt. Der entstehende Datenausgang, der

UND-Glieder CG8 bis CGI erregt. Jetzt liefert an den Ausgangsklemmen der UND-Glieder G8 bis

jedes der UND-Glieder CG8 bis CGI, bei dem alle 55 Gl erscheint, ist die logische UND-Funktion des

drei Eingänge erregt sind, d. h. die Glieder CG 5, richtigen Werts der im Register 2REG vorhandenen

CG4, CG3, CG2 und CGI ein Ausgangssignal an Information vereinigt mit dem logischen Komplement

die Setzklemme des entsprechenden Flipflops R 5, der im Register 1 REG vorhandenen Information.

R 4, R 3, R 2 und Rl im Register 2REG und be- Dies Ergebnis entsteht wie nachfolgend angegeben: .

wirkt dessen Umschalten in den gesetzten Zustand. 60 , rcavr\ tea dii _ /v~o r<i\~

Es ist angenommen, daß sämtliche Flipflops R 8 bis <Λ8-ΛΙ> (Λ8-Κ1) - \U9-O1)

Rl des Registers 2REG anfangs Nullen enthalten (58-5T) =01100000

(d. h. sich im rückgesetzten Zustand befinden). (R8-R1) = 00100000

Da, wie oben angegeben, das UND-Glied CG8 (γάγιΪ—nninnnnn '

vom Umsetzer ITRL nicht in Tätigkeit gesetzt ist 6₅ . ^»"^ uuiuuuuu

und da kein Ausgangssignal vom UND-Glied CG 8 Das sich ergebende, von den UND-Gliedern G 8

geliefert wird, wird die im Flipflop R 8 gespeicherte bis Gl gelieferte Datenwort enthält nur eine einzige

Information eine Null sein, und zwar ohne Rücksicht Eins, deren Bit-Position (6) der niedrigstwertigen

Bit-Position des ursprünglichen Datenworts 10011111 entspricht, welche eine binäre Null enthält.

Wie oben angegeben, ist das UND-Glied G 6 das einzige der UND-Glieder G 8 bis Gl, das ein Ausgangssignal liefert. Diese Eins-von-Acht-Anzeige 00100000 wird durch den Umsetzer 2 TRL in eine entsprechende 3-Bit-Anzeige 110 logisch übersetzt. Die jeweiligen Flipflops L 3 bis Ll des Registers AREG werden unter dem Einfluß der Ausgangssignale des Umsetzers 2 TRL in den richtigen Zu- stand gebracht. Dementsprechend lauten die im Register 4REG zu dieser Zeit gespeicherten Daten 110, die in binärer Form die sechste Bit-Position des ursprünglichen Datenworts definieren. -

Da wenigstens eins der UND-Glieder G 8 bis Gl ein Ausgangssignal liefert, erregt das ODER-Glied VG seinen Ausgangsleiter NA O. Das ODER-Glied VG wird benutzt, um den Zustand festzustellen, in dem sämtliche Datenbits im ursprünglichen Datenwort binäre Einsen sind. In dieser Situation liefert der Umsetzer 2 TRL eine zweideutige Ausgangsanzeige, da entweder ein Signal, das nur vom UND-Glied G 8 kommt, oder das NichtVorhandensein von Signalen von sämtlichen UND-Gliedern G 8 bis Gl das Ausgangswort 000 zur Folge haben. Um diese Zweideutigkeit zu beheben, zeigt ein Signal vom ODER-Glied VG an dessen Ausgangsleiter NAO an, daß von wenigstens einem der UND-Glieder G 8 bis G1 ein Signal übertragen wird.

Die 1-Ausgangsklemmen der Flipflops R 8 bis R1 des Registers 2REG sind parallel über das Kabel 13 und über die UND-Glieder RG 8-1 mit den Setzklemmen der entsprechenden Flipflops 58 bis 51 des Registers IREG verbunden. Wenn der Steuerleiter Γ 5 durch die Zeitsteuerung TC erregt wird, übertragen die UND-Glieder/?G8-1 auf den jeweiligen Leitern des Kabels 13 vorhandene Signale, die bewirken, daß die entsprechenden Flipflops 58 bis 51 gesetzt werden. Auf diese Weise wird die im Register IREG gespeicherte niedrigstwertige Null in Eins geändert. Unter den obigen als Beispiel gewählten Bedingungen ist an der 1-Ausgangsklemme des Flipflops R 6 ein Signal vorhanden, weil das im Register IREG enthaltene Datenwort 00100000 lautet. Dieses Signal wird über das Kabel 13 und über die UND-Glieder RG 8-1 an die Setzklemme des entsprechenden Flipflops 56 des Registers 1 REG angelegt. Das Flipflop 56, das die niedrigstwertige Null des ursprünglichen Datenworts enthält, befindet sich im rückgesetzten Zustand und wird durch das Signal vom Flipflop/?6 des Registers 2REG gesetzt. Infolgedessen wird die im Register 1 REG gespeicherte niedrigstwertige Null in Eins geändert. Das sich ergebende Wort im Register 1 REG ist die logische ODER-Funktion des Inhalts der Register 2 REG und IREG. Dies ergibt sich wie folgt:

(58-51 Resultat) = (58-51 ursprünglich) 4- (RS-Rl)

(58-51 ursprünglich) = 10011111

(RS-Rl) =00100000 .

(58-51 Resultat) " = 101Π111 '

Wie später beschrieben wird, können auch die Ausgangssignale der UND-Glieder G 8 bis Gl in gleicher Weise benutzt werden, um den Wert des definierten niedrigstwertigen Bits im Register 1 REG zu ändern. .

Hin von der Zeitsteuerung TC kommendes Signal auf dem Steuerleiter R 2 bewirkt, daß alle Flipflot RS bis Al des Registers2REG rückgesetzt werdei Hierdurch wird die-Schaltung für eine weitere Pri fung des Inhalts des Registers IREG vorbereitet, ui die Bit-Position der nächstniedrigstwertigen Null dt im Register IREG enthaltenen ursprünglichen Dater worts zu bestimmen und zu markieren. Wenn nx eine Prüfung erforderlich ist, bewirkt ein Signal· de Zeitsteuerung TC auf dem Leiter R1, daß sämtlich Flipflops 58 bis 51 des Registers 1 REG rückgeset; werden. Hierdurch wird das Register IREG vorbt reitet, damit es ein weiteres Datenwort von de Datenquelle DS zur Prüfung erhalten kann.

Bestimmung der niedrigstwertigen Null im ausgewäh; ten Teil des Datenworts (Fig. 1)

Es sei für die Erläuterung angenommen, daß da Steuerregister 3REG nunmehr eine Information ent hält, die anzeigt, daß nur die vier niedrigstwertige Bits eines Datenworts von Bedeutung sind und di durchgeführte Operation betreffen. Dementsprechen werden nur diese vier niedrigstwertigen Bits geprüf Zur Erläuterung ist der Inhalt des Steuerregister 3REG als 100 angenommen, wobei dieser Wert di vierte Bit-Position des zu prüfenden Datenworts al die höchstwertige Bit-Position definiert, deren Wer betroffen ist.

Die l-Ausgangsklemmen der Flipflops C3 bis C des Steuerregisters 3REG liefern Eingangssignale ai den Umsetzer 1TRL. Wie vorher beschrieben, liefer der Umsetzer 1TRL einen Eins-von-Acht-Ausgan an die Investierschaltungen / 8 bis /1 entsprechen' einem 3-Bit-Eingangssignal vom Register 3REC Dementsprechend erregt der Umsetzer 1TRL nu seinen vierten Ausgangsleiter, der der binären Infor mation 100 im Register 3 REG entspricht. Alle ande ren Ausgangsleiter des Umsetzers ITRL bleibe 1 ohne Erregung. Somit lautet der Datenausgang von Umsetzer ITRL 00001000. Infolge der Komplement bildungsfunktion der Invertierschaltungen/8 bis I-wird der Ausgang 00001000 des Umsetzers 1TRL zi 11110111, wobei Eingangssignale an alle UND-Glie der CG8 bis CGI mit Ausnahme des UND-Glied: CG 4 geliefert werden. Das UND-Glied CG 4 ent spricht der vierten Bit-Position, welche die durch dk Steuerinformation im Register 3 REG definierte Bit Position ist. Wenn man annimmt, das dasselbe Daten wort wie vorher von der Datenquelle DS über die UND-Glieder DG8-1 und DJJB-I zum Registei IREG geleitet wird, lautet der Inhalt des Registers IREG 10011111.

Unter dem Einfluß eines Signals von der Zeitsteue rung TC auf dem Steuerleiter 72 wird ein Eingang jeder der UND-Glieder CG8 bis CGI erregt. Dei zweite Eingang jedes der UND-Glieder CG 8 bis CG 1 mit Ausnahme des UND-Glieds CG 4 wird, wie ober beschrieben, durch das komplementäre Eins-von-Acht-Ausgangssignal des Umsetzers ITRL erregt Infolgedessen wird der richtige Wert der in den Flipflops 58 bis 51 mit Ausnahme des Flipflops 54 gespeicherten Bits durch die entsprechenden UND-Glieder CG8 bis CGI geleitet und in den entsprechenden Flipflops R 8 bis R 1 des Registers 2 RlXi gespeichert. Da vom UND-Glied CG4 kein Ausgangssignal geliefert wird, ist die im Flipflop R 4 gespeicherte Information eine Null ohne Rücksicht auf den Wert des im entsprechenden Flipllop54des Registers 1 REG gespeicherten Datenbus. Dementsprechend

lautet die nunmehr in den Flipflops R8 bis Al des Registers 2 REG gespeicherte Information 10010111.

Wie vorher beschrieben, werden unter dem Einfluß · eines Signals von der Zeitsteuerung TC auf dem Steuerleiter Γ3 die UND-Glieder AG8-1 erregt, wobei ein Wert 1 durch die Eins-Additionsschaltung A O zum Inhalt des Registers 2 REG addiert wird. Dementsprechend wird das Datenwort im Register 2 REG in 10011000 geändert. ...

Die willkürliche Einbringung einer Null in die vierte Bit-Position R 4 des Registers 2 REG sperrt den Übertrag einer Eins über diese vierte Bit-Position hinaus. Hierdurch wird sichergestellt, daß in der vierten Bit-Position des Registers 2 REG nach der Addition von 1 zum Wert des gesamten Worts eine Eins gespeicher ist.

Wie vorher beschrieben, werden, wenn der Steuerleiter Γ 4 durch die Zeitsteuerung TC erregt ist, das Komplement des Datenworts im Register IREG und der richtige Wert des Datenworts im Register 2 REG ao logisch durch die UND-Glieder G 8 bis Gl vereinigt, um die UND-Funktion der Datenwörter zu erhalten. Infolgedessen nehmen die Ausgangsdaten der UND-Glieder G 8 bis Gl die folgende Form an:

(RS-Rl) (58-51) = (G8-G1) ^a

(Ä8-Ä1) = 10011000 (SSST) = 01100000

(G8-G1) = 00000000

Wenn von den UND-Gliedern G 8 bis Gl keine Signale geliefert werden, liefert das ODER-Glied VG an seinen Ausgangsleiter NAO kein Ausgangssignal. Hierdurch wird angezeigt, daß in dem Teil des zu prüfenden Datenworts keine Nullen vorhanden waren. Der Umsetzer 2 TRL übersetzt, wie vorher beschrieben wurde, das Eins-von-Acht-Ausgangssignal 00000000 der UND-Glieder G1 bis G 8 in ein entsprechendes 3-Bit-Ausgangssignal 000, das im Register 4 REG gespeichert wird. Die Zweideutigkeit dieser Information wird durch das Vorhandensein eines Signals vom Leiter NAO behoben. Dementsprechend wird vollständig angezeigt, daß der Teil des Datenworts, der zur Prüfung ausgewählt wurde, keine Nullen enthält.

Die übrigen Operationen zur Vorbereitung der Schaltung zur Prüfung weiterer Datenwörter sind mit den oben beschriebenen identisch.

Bestimmung der niedrigstwertigen Eins im ganzen Wort (Fig. 2)

Fig. 2 zeigt eine geringfügige Abänderung der in Fig. 1 dargestellten Schaltanordnung, bei der die niedrigstwertige binäre Eins in einem Datenwort bestimmt und definiert wird. Die Schaltelemente der F i g. 2 weisen die gleichen Bezeichnungen auf wie die entsprechenden Schaltelemente der Fig. 1, so daß ein Vergleich zwischen den Figuren erleichtert wird.

Zur Erläuterung sei angenommen, daß das Datenwort, das von der Datenquelle DS über die UND-Glieder DG 8-1 und ZJUiCT in die Flipflops 58 bis 51 des Registers IREG unter dem Einfluß eines Signals von der Zeitsteuerung TC auf dem Leiter Tl geleitet wird, 01100000 lautet. Es sei ferner angenommen, daß die Steuerinformation in den Flipflops C 8 bis Cl des Registers 3REG 000 lautet, wodurch gezeigt wird, daß das ganze Wort zu prüfen ist.

Das Kabel 12 der F i g. 2 ist mit den O-Ausgangsklemmen der Flipflops 58 bis 51 des Registers IREG und nicht mit den !-Ausgangsklemmen wie in Fig. 1 verbunden. Demgemäß wird das logische; Komplement 10011111 des ursprünglichen im Register IREG enthaltenen Datenworts zum Register 2 REG geleitet, wenn der Steuerleiter Γ2 durch die Zeitsteuerung TC erregt wird. Da, wie vorher beschrieben, die Steuerinformation 000 im Register 3 REG anzeigt, daß das ganze Datenwort geprüft werden soll, werden vom Umsetzer ITRL über die Invertierschaltungen/8 bis /1 Eingangssignale an alle UND-Glieder CG 8 bis CGI mit Ausnahme des UND-Glieds CG8 geliefert. Wenn infolgedessen das Komplement des ursprünglichen Datenworts 01100000 im Register IREG gebildet und zum Register 2REG geleitet wird, werden die Daten in den Flipflops R 8 bis R1 des Registers 2REG zu 00011111. Das FlipflopRS bleibt rückgesetzt, da das UND-Glied CG 8 durch den Umsetzer 1TRL nicht betätigt wurde.

Wie vorher beschrieben, wird durch Eins-Additionsschaltung AO der Wert 1 zum Inhalt des Regaisters 2REG addiert, wenn der Leiter Γ 3 durch die Zeitsteuerung TC erregt wird. Dementsprechend werden die Daten im Register 2REG in 00100000 geändert.

In F i g. 2 ist die 1-Ausgangsklemme jedes Flipflops 58 bis 51 des Registers IREG mit einer Eingangsklemme des entsprechenden UND-Glieds G 8 bis Gl verbunden.

Es sei wiederholt, daß in Fig. 1 die 0-Ausgangsklemmen der Flipflöps58 bis 51 mit den Eingangsklemmen der entsprechenden UND-Glieder G8 bis Gl verbunden waren. Wenn dementsprechend der Leiter Γ 4 durch die Zeitsteuerung TC erregt wird, werden nunmehr der richtige Wert des Inhalts des Registers IREG und der richtige Wert des Inhalts des Registers 2 REG logisch vereinigt, um die UND-Funktion der Werte zu erhalten. Daher lauten die Daten, die an den Ausgangsklemmen der UND-Glieder G8 bis Gl der Fig. 2 erscheinen, wie folgt:

(58-51) (RS-Rl) = (G8-G1)

(58-51) =01100000
(RS-Rl) = 00100000

(G8-G1) = 00100000

Diese Ausgangsdaten der UND-Glieder G 8 bis Gl enthalten eine einzige Eins in der sechsten Bitposition, die der niedrigstwertigen Bit-Position des ursprünglichen Datenworts 01100000 entspricht, die eine Eins enthält.

Das Eins-von-Acht-Ausgangssignal 00100000 der UND-Glieder G 8 bis Gl wird durch den Umsetzer 2TRL in ein binäres 3-Bit-Wort 110 übersetzt. Dieses Wort wird in den Flipflops L 3 bis Ll des Registers 4 REG gespeichert. Auf dem Leiter NA O des ODER-Glieds VG wird ein Ausgangssignal geliefert, wenn an der Ausgangsklemme wenigstens eines der UND-Glieder G8'bis Gl ein Ausgangssignal erscheint. Die im Register 4REG enthaltenen Daten 110 definieren zusammen mit dem erregten Zustand des Leiters NA O die sechste Bit-Position des ursprünglichen Datenworts 01100000 als die niedrigstwertige Bit-Position, die eine Eins enthält.

In F i g. 2 verbindet das Kabel 13 die Ausgangsklemmen der UND-Glieder G 8 bis Gl über die UND-Glieder AG 8-1 mit den Rücksetzklemmen der entsprechenden Flipflops 58 bis 51 im Register

IREG. Wie oben angegeben, liefert nur das UND-Glied G 6 ein Signal an seiner Ausgangsklemme. Wenn der Steuerleiter Γ5 durch die Zeitsteuerung TC erregt wird, übertragen die UND-Glieder RG 8-1 das Signal an der Ausgangsklemme des UND-Glieds G 6 zur Rücksetzklemme des Flipflops 56 im Register IREG und bewirken, daß das Flipflop 56 rückgesetzt wird und den Wert Null annimmt. Infolgedessen wurde das niedrigstwertige Bit mit dem Wert Eins im Register IREG in Null geändert. Dieses kann logisch als Resultat der logischen UND-Funktion des Inhalts des Registers IREG und des Komplements der Ausgangsdaten der UND-Gatter G 8 bis Gl ausgedrückt werden.

(SSSl Resultat) = (58-51 ursprünglich) (GTPGT) *⁵

(58-51 ursprünglich) = 01100000
(GS=GT) = 11011111

(58-51 Resultat) = 01000000 \ .

• Wenn der Inhalt des Registers 1 REG logisch mit dem geänderten Inhalt, des Registers 2REG unter dem Einfluß eines Signals von der Zeitsteuerung TC auf dem Leiter Γ 4 durch die UND-Glieder G 8 bis G1 vereinigt wird, lauten die sich ergebenden Daten an den Ausgangsklemmen der UND-Glieder G 8 bis

ao

Ein Signal auf dem Steuerleiter R 2 von der Zeitsteuerung TC bewirkt, daß sämtliche Flipflops R 8 bis Rl im Register 2REG rückgesetzt werden. Hierdurch wird das Register 2REG für eine weitere Operation vorbereitet. Wenn die nächstniedrigstwer- aj tige Eins, die im Register IREG vorhanden ist, definiert werden soll, werden die obigen Aktionen wiederholt. Wenn nicht, wird das Register 1 REG durch ein Signal von der Zeitsteuerung TC auf dem Leiter R1 rückgesetzt, um das Register IREG zur Speicherung eines neuen zu prüfenden Datenworts vorzubereiten.

Bestimmung der niedrigstwertigen Eins in einem ausgewählten Teil des Datenworts (F i g. 2)

■' . . ■'·.■.■.. '

Es sei wiederum angenommen, daß die in das Register 3 REG eingebrachte Steuerinformation anzeigt, daß nur die vier niedrigstwertigen Bits des ursprünglichen Datenworts 01100000, das im Register 1 REG vorhanden ist, von der durchgeführten Operation betroffen sind. Dementsprechend lauten die in die Flipflops C 3 bis Cl des Steuerregisters 3 REG eingebrachten Daten 100. Diese Information 100 wird durch den Umsetzer 1TRL in eine entsprechende Eins-von-Acht-Anzeige 00001000 übersetzt Von den vom Umsetzer 1TRL kommenden Ausgangsdaten 00001000 wird durch die Invertierschaltungen /8 bis /1 das Komplement gebildet, wobei die Daten in ihrer komplementären Form 11110111 an die Eingangsklemmen der entsprechenden UND-Glieder CG8 bis CGI geliefert werden.

Wenn durch die Zeitsteuerung TC der Leiter Γ 2 erregt wird, werden alle UND-Glieder CG8 bis CGI mit Ausnahme des UND-Glieds CG 4 betätigt. Wenn somit das logische Komplement 10010111 des ursprünglichen Datenworts im Register 1 REG durch die UND-GliederCG8 bis CGI geleitet wird, erscheint an der Ausgangsklemme des UND-Glieds CG4 ohne Rücksicht auf den Wert.des im Flipflop 54 des Registers IREG gespeicherten Datenbits kein Ausgangssignal..Das Flipflop R 4 des Registers 2REG bleibt daher im rückgesetzten Zustand, um Null anzuzeigen. Der sich ergebende Inhalt des Registers 2REG lautet 10010111.

Wenn zum Inhalt des Registers 2 REG unter dem Einfluß eines Signals auf dem Leiter Γ 2 von der Zeitsteuerung TC ein Wert 1 addiert wird, lautet das geänderte Datenv/ort im Register 2REG 10011000.

(RS-Rl) (SSSl) = (G8-G1)

(RS-Rl) = 10011000
(58-51) =01100000

(G8-G1) = OWOOÖÖO ·.;.;

In diesem Zustand erscheint an dem Ausgangsleiter NAO des ODER-Gliedes VG kein Ausgangssignal. Hierdurch wird angezeigt, daß von den Ausgangsklemmen aller UND-Glieder G 8 bis Gl keine Signale kommen. Wie oben beschrieben, übersetzt der Umsetzer 2 TRL die Eins-von-Acht-Ausgängsinformation 00000000 der UND-Glieder G 8 bis Gl in ein binäres 3-Bit-Wort 000, das in den Flipflop L 3 bis Ll des Registers 4 REG gespeichert wird. Die Information 000 im Register 4 REG zeigt zusammen mit dem nichterregten Zustand des Leiters NAO an, daß in dem ausgewählten Teil des geprüften Datenworts keine Einsen vorhanden waren.

Claims (4)

- Patentansprüche:.

1. Anordnung zur Bestimmung der niedrigstwertigen Bit-Position, die einen vorbestimmten Binärwert aufweist, in einem aus mehreren Bits bestehenden Datenwort, bestehend aus einem ersten Register, das das Datenwort enthält, und einem zweiten Register, das das logische Komplement des Datenworts enthält, gekennzeichnet durch eine Schaltanordnung (AO) zur Addition von >Eins« zum Inhalt eines der Register, wobei die Wahl des Registers vom vorbestimmten Binärwert abhängt, und durch eine logische Anordnung (G 8 bis G1), um die logische UND-Funktion des Inhalts des ersten und des zweiten Registers nach der Addition von Eins zum Inhalt eines der Register zu erhalten, die die Bit-Position des niedrigstwertigen Bits identifiziert.

2. Anordnung nach Anspruch 1, gekennzeichnet durch ein drittes Register (3 REG), das eine Steuerinformation enthält, welche die höchstwertige Bit-Position im ausgewählten Teil des Datenworts definiert, und durch eine Schaltanordnung (1TRL, CG8 bis CGI), die eine Null

' in die definierte Bit-Position eines der Register vor der Addition von Eins zu dessen Inhalt einbringt. '■■■'■

3. Anordnung nach Anspruch 1 zur Bestimmung der Bit-Position der niedrigstwertigen Null in einem ausgewählten Teil des Datenworts, gekennzeichnet durch eine Schaltanordnung (DG 8 bis DGl, CGS bis CGI und die im Kabel 12 enthaltenen »Eins«-Leiter) zur Übertragung des Datenworts zum ersten Register (1 REG) und durch ein zweites Register (2ÄEG), wobei das erste und das zweite Register jeweils das Datenwort enthalten und wobei die Schaltanordnung (AO) zur Addition von Eins zum Inhalt des zweiten Registers (2 REG) und die logische Anordnung (G 8 bis Gl) zum Bilden der logischen UND-Funktion aus dem Komplement des Inhalts

des ersten Registers (1REG) und dem Inhalt des zweiten Registers (2 REG) nach der Addition von Eins zürn Inhalt des zweiten Registers (2 REG) die Bit-Position der niedrigstwertigen Null identifizieren.

4. Anordnung nach Anspruch 1 zur Bestimmung und Definition der Bit-Position der niedrigstwertigen Eins in einem ausgewählten Teil des Datenworts, gekennzeichnet durch eine Schaltungsanordnung (DG 8 bis DGl), die das Datenwort zum ersten Register (1 REG) überträgt, ferner durch eine Schaltungsanordnung (CG 8 bis CG 1 und die im Kabel 12 enthaltenen »Null«-

Leiter), die das logische Komplement des Datenworts zum zweiten Register (2 REG) überträgt, wobei das erste Register das Datenwort und das zweite Register das logische Komplement des TDatenworts enthalten und wobei die Schaltordnung (AO) zur Addition von Eins zum Inhalt des zweiten Registers (2 REG) und die logische Anordnung (G 8 bis Gl) zum Bilden der logischen UND-Funktion des Inhalts des ersten Registers (1 REG) und des Inhalts des zweiten Registers (2 REG) nach der Addition von Eins zum Inhalt des zweiten Registers (2 .REG) die Bit-Position der niedrigstwertigen Eins identifizieren.

Hierzu 1 Blatt Zeichnungen