DE1474037A1 - Paritaets-Pruefeinrichtung fuer Datenverarbeitende Maschinen - Google Patents

Description

»r. phll.«. B. ΗΑβΒΙ

Patentanwalt

8000 MUNCHEN-soLLN -j ι, η A η q 7

Telefon 796213

ID 1132

München, den 5. Februar I964 Dr.H./Pi.

IBM Corporation

New York, N. "Ϊ.
United States of America

Paritäts-Prüfeinrichtung für Daten-verarbeitende Maschinen

Priorität: 25. Juni 1963 - U.S.A. - Serial No. 290 486

Die Erfindung betrifft eine Paritäts-Prüfeinrichtung für datenverarbeitende Maschinen, und zwar eine derartige Prüfeinrichtung, welche dem Zwecke dient, die Genauigkeit arithmetischer Rechenoperationen auf das Auftreten von Fehlern hin zu überprüfen.

In datenverarbeitenden Maschinen werden arithmetische Rechenoperationen, beispielsweise Additionen, welche ein Resultat liefern sollen, mit Operanden ausgeführt, die aus binär verschlüsselten Worten bestehen. Paritätsanzeigemittel werden hierbei verwendet, welche ein jedes Wort auf die Richtigkeit überprüfen. Bei elektronischen arithmetischen datenverarbei- J tenden Maschinen bestehen im allgemeinen die Worte aus binär

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Bayerische Vereinsbank München 820993

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> verschlüsselten Signalen. Eine Binärstelle, die entweder ; durch ein Signal O oder ein Signal 1 charakterisiert wird, wird im nachfolgenden als "Bit" bezeichnet. Die einen Operanden bildenden Worte und auch das Resultat charakterisierende Wort bestehen aus Bits, welche numerische Informationen darstellen und aus Bits, welche die Parität charakterisieren.

Es ist bisher üblich, einen Paritäts-Bit innerhalb eines aus ^ Binärzeichen bestehenden Wortes einer Gruppe von Bits zuzu-.** ordnen. Wenn beispielsweise ein Wort 16 numerische Bits umfaßt, so sieht man 4 zusätzliche Bits vor, um,für jede Gruppe von vier numerischen Bits einen Paritäts-Bit zu bilden. Die Paritäts-Bits haben einen solchen Wert, daß die Summe der _; 1-Bits in jeder Gruppe, den betreffenden Paritätsbit eingerechnet, ungerade ausfällt; falls anders gewünscht ist, könnte man die Normalisierung auch so festlegen, daß die Summe gerade ausfällt. ,

! Der Stand der Technik weist auch arithmetische Fehlerprufein- , richtungen auf, welche die Paritätsbits in der Weise ausinrfczen., daß die Genauigkeit entsprechender Bit-Gruppen bestimmt wird. Derartige Anordnungen vergleichen, allgemein ausgedrückt, den_ vorausgesagten Paritäts-Bit einer Gruppe mit d em tatsächlich auftretenden, für die Gruppe maßgeblichen Paritats-Bit. Wenn der vorausgesagte und der tatsächliche Paritätsbit sich unterscheiden, so spricht man von dem Auftreten' eines Paritätsfehlers, Ein Paritätsfehler zeigt im allgemeinen an, daß die der Paritätsprüfung unterworfene Bitgruppe einen Fehler enthält.

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In gewissen Fällen jedoch tritt die Anzeige eines Pari tat β- '■ fehlers* nicht auf, obwohl ein Fehler vorlag, während in anderen Fällen die Anzeige eines Fehlers auftritt, obwohl tatsächlich sich kein Fehler ergelben hat. Das Unterbleiben einer Fehleranzeige erfolgt dann, wenn zwei einander sich kompensierende Fehler auftreten. Andererseits kann eine falsche Fehleranzeige sich bei einer richtigen Änderung der Bit-Kombination eines Wortes ergeben, wodurch dann Paritäts-Bits auftreten, welche nicht der Bitgruppe entsprechen. f

Die Erfindung bezweckt eine Prüfeinrichtung für arithmetische datenverarbeitende Maschinen und bezweckt in genauerer Weise Fehler anzuzeigen, als dies bisher der Fall war.

Insbesondere sieht die Erfindung vor, daß eine Fehleranzeige auch dann erfolgt, wenn in der zu untersuchenden Größe normalerweise sich kompensierende Fehler auftreten.

Weiterhin sieht die Erfindung vor, daß nur bei Auftreten tat— ( säch*licher Fehler eine Fehleranzeige stattfindet, eine Fehleranzeige aber unterbleibt, wenn korrekte Änderungen einer zu untersuchenden Gruppe erfolgen. So bezweckt insbesondere die Erfindung, daß eine richtige Operation einer Größe nicht das Auftreten eines Fehlers zur Folge hat.

Weiter bezweckt die Erfindung eine Prüfeinrichtung für eine arithmetische datenverarbeitende Maschine, welche Verschiebe- i Operationen zuläßt, ohne daß dabei die Genauigkeit des Prüf— Vorganges leidet.

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Insbesondere sieht die Erfindung vor, daß genau der Vorgang einer arithmetischen Addition durchgeführt wird und dabei die Genauigkeit der verarbeiteten Operanden und des erhaltenen Resultates und der Zwischenschritte erfolgt.

■-Bei einer Anordnung der vorstehend genannten Art stattet die Erfindung die Anzeige ab, welcher Teil der der Schaltunfsan-Ordnung zugeführten Operanden nicht genau ist.

Die Erfindung sieht ferner die Erzeugung von Signalen vor,

welche dem Zwecke dienen, die Genauigkeit der Operanden zu überprüfen.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der nachfolgenden Beschreibung im Zusammenhang mit den Figuren.

Die der Erfindung zugrunde liegende Aufgabe wird bei den nachstehend zur Erörterung gelangenden Ausführungsformen unter Anwendung von Additionskreisen erreicht, welche mit paralleler Übertragsbildung arbeitende vorausschauende Additionskreise genannt werden. Die Aufgabe solcher Additionskreise besteht darin, zwei binäre Operandenworte, den Addenden und den Augenden, so zu addieren, daß sich ein aus binären Zeichen bestehendes Resultatswort, die Summe ergibt. Jeder Operand und das Resultat sind in mehrere Bitsgruppen unterteilt, wobei eine jede Gruppe einen Paritäts-Bit aufweist. Die Additionsvorrichtung verarbeitet die Cperandenfruppen parallel, wobei eine iJehrzahl Zwianlienfunktioner: vor der Lieferung des Lnd ro ;-u It a te η aurtr.ci.er;, »·.-·. ν.οι·.·ϊρν Η.-·Ί !.· = .

BAD

Gruppenüberträge und Übertragungsbits erzeugt und weitergeleitet.

Eine Halbsummen-Prüfvorrichtung erhält die Paritäts-Bits von den Operanden zugeleitet, welche der Addiervorrichtung zugeführt werden; es werden der genannten Stufe auch Halbsummen zugeleitet, welche durch die Addiervorrichtung aus den Gruppen gebildet wurden, denen die Paritäts-Bits zugeordnet waren. Logische Schaltstufen in der Halb summen-P rührvorrichtung kombinieren die Paritäts-Bits und die aus der Halbsumme bestehen- | de Information und liefern dadurch eine Anzeige für die Richtigkeit eines jeden Wortes und einer jeden Gruppe. Die logische Schaltungsanordnung der Halbsummen-Prüfvorrichtung ist so ausgebildet, daß in jedem Fall, in welchem ein Fehler in einem Operandenwort entdeckt wird, die Gruppe bezeichnet wird, in der unter normalen Umstanden der Fehler aufgetreten ist. normalerweise tritt jeder Paritäts-Bit eines Operandenwbrtes zusammen mit der entsprechenden Bitgruppe auf. Wenn indessen die Informationsbits eines Operandenwortes verschoben worden sind, so können die Paritäts-Bits nicht mehr zusammen mit den entsprechenden Gruppen auftreten. Die Halbsummen-Prüfvorrichtung ist hinsichtlich ihrer logischen Schaltungsstufen so ausgebildet, daß die Richtigkeit des Operandenwortes richtig angezeigt wird, obwohl, vor der Eingabe in die Addiervorrichtung ,die Informationsbits stellenmäßig verschoben wurden. Es wird daher die Richtigkeit der Operandenworte richtig durch die Halbsummen-Prüfvorrichtung angezeigt, obwohl die Paritäts-Bits nicht in vorgegebener Weise zusammen mit den entsprechenden Informations-Bitgruppen auftreten. .

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Eine die Suminenparität voraussehende Schaltstufe sagt einen Paritäts-Bit für jede Bitgruppe des Resultates voraus, in Abhängigkeit der auftretenden Halbsumme, sowie in Abhängigkeit der in der Addiervorrichtung zur Verfügung stehenden erzeugten und weiterzuleitenden Information. Der im nachstehenden zur Erörterung gelangende otromkreis zum Voraussagen der Parität einer bestimmten Summe liefert diese Paritätswerte mit ungewöhnlich hoher Geschwindigkeit in dem Zeitpunkt oder K . sogar früher als die Addiervorrichtung die Summe bildet. Die vorausgesagten Paritätswerte werden dann verglichen mit den sich tatsächlich ergebenden Paritäten, welche sich aus dem erzeugten Resultat ableiten, zu dem Zwecke ein Kriterium zu bilden, ob das Resultat gültig ist oder nicht.

Das Ausgangssignal der Halbsummen-Prüfvorrichtung und der die Summenparität voraussagenden Vorrichtung gibt an, ob die Information, welche der Addiervorrichtung zugeführt wird, riehtig ist, und ob in der Addiervorrichtung die Operationen richtig durchgeführt werden. Auf diese 'Weise ist die Möglichkeit des Auftretens sich kompensierender Fehler sehr verringert.

Von den Figuren zeigen:

Fig. 1 ein Blockschaltbild, welches die

hauptsächlichen Teile einer erfindungsgemäßen Anordnung wiedergibt, · wobei zur Anwendung eine Addiervorrichtung vorgesehen is't; ·'-.■ ' ■

Fig. 2a, 2b und 2c . _(l ,. . ., L

die Form von zwei Operandenworten '

und eines einzigen Resultatwortes;

Fig. 3a, 3b

Wiedergaben der Form von zwei Ope— . randenworten gemäß Fig. 2a und Fig, BADORiGfNAL 2b, nach dem die Informationsworte des Operandenwortes der Fig. 2a um 2 Bitstellen nach links verschoben wurden

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Pig. 4 eine logische Sehaltungsanordnung '

einer typischen Gruppe der eine HaIb-• summe verarbeitenden Stufe einer an sich bekannten Additionsvorrichtung, bei welcher das Auftreten eines Übertrages vorausgesehen wird;

Fig. 5 eine'logische Schaltungsanordnung, welche zur Prüfung von Halbsummen dient;

Fig. 6 eine logische Schaltungsanordnung, welche einen Teil einer die Summenparität voraussagenden Schaltungsanordnung bildet.

Hinsichtlich eines Rechenwerkes, welches parallel arbeitet, i und die TJbertragsbildung voraussieht, kann auf das amerikanische Patent 3 078 039 verwiesen werden. Derartige Anordnungen, vergl. Fig. 1, umfassen als Addiermittel Halbsummierstufen 11, ferner Anordnungen 14 und 15 zum Voraussehen eines in einer Bitstelle bzw. einer Bitgruppe auftretenden Übertrages und eine Stufe 12 zur Bildung der vollen Summe und ein Resultatregister 13; es können ferner vorgesehen sein, eine Prüfstufe 17 zur Prüfung der Überträge, ein Generator 19 zur Bildung eines Paritäts-Bits und eine Exklusive-ODER-Vergleiehsstufe 110. Zusätzlich dazu finden bei einer erfindungsgemäßeri Schaltungsanordnung eine Halbsranaenprüfstufe 16 und eine Stufe 18 zur Vorausbestimmung des Paritäts-Bits Anwendung.

In den Fig. 2a - 2c sind die bei einer Anordnung gemäß Fig. 1 zur Verarbeitung gelangenden Wortformen dargestellt. Beispielsweise soll angenommen-werden, daß jedes Wort aus 25 Binärstellen besteht, die in Gruppen von je 5/ Bits unterteilt sind. Dabei bedeutet der eine Bit einer jeden 5 Bits umfassenden Gruppe den Paritäts-Bit für die 4 übrigen Bits der Gruppe.

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Es soll des Beispieles halber angenommen werden, daß die i

Paritäts-Bits so gewählt sind, daß sich die Summe der 1-Bits in jeder Gruppe ungerade ergibt. Es ist natürlich auch möglich, die Länge eines typischen Wortes anders zu wählen und auch die Anzahl Gruppen und die in jedem Wort auftretenden
Paritäts-Bits anders zu wählen, ohne daß dadurch von der Erfindung abgewichen wird. In Fig. 2a umfaßt das Operandenwort ACEG die vier Gruppen A, G, E und G. Jede Gruppe umfaßt 5 Bits, von denen die vier den Zwecken der Information dienenden Bits ...,>-. von 1-4 bezedffert sind, und der auftretenden Paritäts-Bi-t, durch den Buchstaben P bezeichnet ist. In ähnlicher Weise um--_z ,.. . faßt die Gruppe C die folgenden 5 Bits: C4, C3, G2, -GI und . CP. Fig. 2b stellt ein zweites Operandenwort BDFH dar, welches in ähnlicher Weise wie das Operandenwort ACEG aufgebaut ist. Das Additionsergebnis der Operandenworte ACEG und BDFH, ohne Berücksichtigung der Paritäts-Bits ist in Fig. 2c dargestellt.' Das das Resultat charakterisierende Wort ist in ähnlicher Weise aufgebaut, wie die Operandenworte, wobei jeder Bit mit Ausnahme des Paritäts-Bits, einen Betrag aufweist, der der Binärsumme der beiden Operandenwortbits + dem Übertrag ist, sofern von
der nächst niedrigeren Bitstelle, die sich rechts befindet,
ein Übertragsbit übertragen wird. Beispielsweise besteht die Gruppe CD des Resultatwortes, welches aus den Operanden^ruppen C und D gebildet wurde, aus den nachfolgenden Bits: CD4, CD3, CD2, CD1 und CDP."Der Paritats-Bit der Gruppe CD ist mit CDP bezeichnet, womit angedeutet wird, daß dieser Bit eine Funktion der Informationsbits ist, welche in den Wortgruppen C
und D auftreten. Fig. 3a und Fig. 3b zeigen 2 öperandenworte, bei denen in bezug aufeinander die Inf or:::ations-Bi ts verschoben

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wurden. Das Operandenwort BDFH ist identisch mit dem Wort BDi¹H, welches in Pig. 2b dargestellt wurde. Es wurden indessen die Informationsbits des Wortes ACEG nach links zyklisch verschoben, in bezug auf das Wort BDFH. An sich ist die Größe der Verschiebung willkürlich gewählt, das Wort ACEG ist hier um zwei Bitstellen verschoben dargestellt. Die stationär gehaltenen Paritäts—Bits sind infolge der Verschiebung nicht mehr den entsprechenden Informationsbits zugeordnet. Beispielsweise tritt ä der Paritätsbit EP mit der Halbgruppe E und der Halbgruppe G verbunden auf und hat nach wie vor einen Wert, welcher die Summe der 1-Bits in der entsprechenden Gruppe E ungerade hält.

Unter Bezugnahme auf Fig. 1 soll die Wirkungsweise der Erfindung im Zusammenhang mit einer Addiervorrichtung kurz beschrieben werden.

Es soll sich, hierbei um Summenbildung von Operandenworten gemäß Fig. 2a und Pig. 2b handeln, die gleichzeitig der Halbsummier- j vorrichtung 11 an den Eingangsklemmen zugeführt werden. Dementsprechend tritt in dem Resultatsregister 13 das in Fig. 2c wiedergegebene Resultat auf. Während der Berechnung des Resultates in der Addiervorrichtung liefert die Halbsummen-Prüfvorrichtung

16 ein Signal auf der Leitung 123, welches anzeigt, ob irgendeine Gruppe, die der Addiervorrichtung zugeleitet wurde, einen Fehler enthält. Die Halbsummen-Prüfvorrichtung 16 liefert daher auf der Leitung 124 ein Signal, welches anzeigt, ob in dem Wort ein Fehler vorhanden ist. Die Übertrags-Prüfvorrichtung

17 liefert ein Signal auf der leitung 125, welches anzeigt,

wenn die in der Addiervorrichtung gemäß Figur 1 gebildeten

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Überträge nicht korrekt sind. Die zur Voraussage des Summen-

Paritäts-Bits vorgesehene Yoraussagestufe 18 sagt für jede Gruppe des Resultatwortes den Paritäts-Bit voraus. Wenn in das Resultatregister 13 das Eesultatwort eingeführt wird, erzeugt der Paritätsgenerator 19 für jede Gruppe des Resultat-Wortes einen tatsächlichen Paritäts-Bit. Ein Signal tritt auf der Leitung 130 auf, wenn der vorausgesagte Paritäts-Bit und der tatsächliche Paritäts-Bit in irgendeiner Gruppe unter-

* schiedlich sind, was anzeigt, daß das Resultat falsch ist. Wenn in bezug auf einander verschobene Operanden gemäß den figuren 3a und 3b verwendet werden, so ist mit einer Ausnahme die Arbeitsweise der in Fig. 1 dargestellten Anordnung dieselbe, Im Falle verschobener Operanden werden die Signale auf der Leitung 123 der Halbsummen-Prüfvorrichtung nicht berücksichtigt, und nur die Unrichtigkeitsangabe für das ganze Wort, welche auf der Leitung 124 auftritt, wird ausgenützt. Es soll nunmehr die

'[ Wirkungsweise der JPig. 1 kurz in fünf willkürlich gewählten |l Arbeitsschritten beschrieben werden.

Während des ersten Arbeitssctarittes werden die Operandenworte parallel, wie durch die Buchstaben der Eingangsklemmen gekennzeichnet ist, in die Halbsummiervorrichtung 11 eingegeben. Beispielsweise werden die Gruppe A des Wortes AGEG und die Gruppe B des Wortes BDFH beide in die Gruppe AB der ^aIbsummierVorrichtung 11 eingegeben. Während eines zweiten Schrittes '^; liefert die Halb summier-Vorrichtung 11 die Information auf der Leitung 111 zur Verarbeitung durch die weiteren Stufen. Während eines dritten Schrittes empfängt die vorausschauend arbeitende Stufe 15 zur Erzeugung des Gruppenübertrages auf

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der Leitung 115 die Information von der Halbsummier-Vorrichtung 11 und dementsprechend werden auf der Leitung 121 die Zwischengrupρenübertrage CG in voraussagender Weise erzeugt. Während des dritten Schrittes benutzt die in voraussagender Weise diä Bitüberträge erzeugende Stufe 14 die Informationen der Halbsummierstufe 11 und die Zwischengruppen-tJberträge CG damit auf der Leitung 120 Überträge CB für die Zwisehen-Bitsteilen erzeugt werden. Während des dritten Schrittes tritt die HaIbsummen-Prüfvorrichtung 16 ebenfalls in Tätigkeit und prüft die Richtigkeit der öperandenworte und der Arbeit der Halbsummiervorrichtung 1T. Während des vierten Schrittes verwendet die die volle Summe erzeugende Stufe 12 die Informationen, welche auf den Leitungen 119 und 113 zugeführt werden und erzeugt auf der Leitung 118 entsprechende Bits. Während des vierten Schrittes wird für jede Gruppe des Resultatwortes"ein Paritäts-Bit auf der Leitung 128 durch die den Summenparitäts-Bit voraussagende Stufe 18 aufgrund der Informationen erzeugt, welche auf''den leitungen 121 und 116 auftreten. Während des vierten Schrittes wird die Übertrags-Prüfstufe 17 ebenfalls ( in Tätigkeit gesetzt und prüft die Richtigkeit der Überträge auf der Leitung 122. Während eines fünften Schrittes werden das Resultat in das Sesultatregister 13 über die Leitung 118 und die vorausgesagten Paritäts-Bits über die Leitung 128 eingegeben. Während _;!des fünften Schrittes leitet der Paritäts-Bit-Generator 19 von jeder Gruppe des Resultates einen. Paritäts-Bit ab, welcher mit dem vorausgesagten Paritäts-Bit dieser Gruppe in der Exklusiven ODER Stufe 110 verglichen wird.

Während des,-,d_:r4tten Schrit{fces_: --untersucht ■ diß_?,i|a.lbsumme3iprüfr;.i « Torrichtung 16 die Paritä^ts-Bits. de^ Operanilenworte,

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— 1 2 —

117 mit der auf der Leitung 112 zugeführten Halbsummeninfor— ; mation. Diese Untersuchung wird im nachfolgenden noch näher unter Bezugnahme auf Fig. 5 erörtert werden und "besteht aus einer Serie Exklusiver OOER Operationen, "bei denen, in Anbetracht des kommutativen Gesetzes, die Operationsreihenfolge gleichgültig ist. Die Exklusive ODER Operationen sollen ein Endresultat 0 liefern, während ein 1-Bit Resultat einen Fehler anzeigt. Wenn die Exklusive ODER-Stufe, welche die Paritäts-Bits sämtlicher Halbsummen untersucht, einen 1-Bit als '. Ausgangssignal liefert, so tritt ein Signal auf der Leitung 123 auf, welches anzeigt, daß die Gruppe nicht richtig ist, während ein auf der Leitung 124 auftretendes Signal anzeigt, daß, wegen der falschen Gruppe, das Wort falsch ist.

Falls die Operanden—Paritäts-Bits nicht zusammen mit ihren entsprechenden Informationsbits auftreten, was bei den in den Figuren 3a und 3b dargestellten Worten der Fall ist, liefert das kommutative Gesetz, welches für die Halbsummen—Prüf— vorrichtung maßgeblich ist, trotzdem ein geeignetes Fehlersignal auf der Leitung 124, welche ein falsches Wort charakterisiert.

Während des vierten Schrittes sind die Übertrags-Prüfstufe und die den Summen-Paritäts-Bit voraussagende Stufe 18 in Tätigkeit. Die Übertrags-Prüfstufe 17 nützt die auf der Leitung 131 auftretenden Informationen aus, um die Überträge vorauszusagen, welche auf der Leitung 122 auftreten sollten. Die Stufe erzeugt ein Signal auf der Leitung 125, wenn Überträge, die auf der Leitung 122 erzeugt werden, nicht richtig sind. Die

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den Summenparitats-Bit vorausbildende Stufe 18 arbeitet nach den Gesetzmäßigkeiten, die im Zusammenhang mit Fig. 6 erklärt werden sollen und es werden auf der Leitung 128 Paritäts-Bits erzeugt, welche den Binärwerten der Bitgruppen in dem Resultatsregister 13 entsprechen.

Mehrfache sich gegenseitig kompensierende Fehler werden entweder durch die Halbsummen-Prüfvorrichtung 16 oder durch die den Summenparitats-Bit voraussagende Stufe 18 festgestellt. ^ Es kann beispielsweise ein Fehler in einem Eingangsoperandenwort, infolge eines kompensierenden Fehlers in der die volle Summe bildenden Stufe 12 der Feststellung in den die Paritäts-Bits der Summe prüfenden Stufen 18, 19 und 110 entgehenj trotzdem wird in einem solchen Fall auf der Leitung 124 ein .ein fehlerhaftes Resultat anzeigendes Signal erzeugt.

Es soll nunmehr die Halbsummierstufe 11 unter Bezugnahme auf Fig. 4, welche ein logisches Blockschaltbild einer typischen Gruppe AB darstellt erörtert werden. Für jeden Bit in jeder i Gruppe der Halbsummierstufe 11 tritt der Stromkreis doppelt auf ο Der Zweck einer Gruppenhalbsummen-Stufe besteht darin, für jeden Bit der Gruppe den Halbsummeη-Bit und den Generate-Bit G (logisch UBD) und den Propagate-Bit P (logisch ODER) erzeugen. Derartige Schaltungsanordnungen sind in der Literatur weitgehend bekannt. In Fig. 4 werden zwei einander entsprechende Bits A1 und B1 der beiden Operandenworte ACEG und BDFH über die Leitungen 419 und 420 zugeführt. Eine ODER-Stufe 41 verarbeitet diese Informationen und liefert auf der Leitung 43 den Generate-Bit G1, welcher den Operanden-Bits Ä1

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iind B1 entspricht. Eine-ODER-Stufe 42 liefert auf der Leitung 44 äen Propagate-Bit P1 entsprechend denselben Operanden-Bits.; f Ähnliche Schaltungsanordnungen liefern Generate-Bits auf den ^ , Leitungen 49, 410 und 411 und Propagate-Bits auf den Leitungen j? 412ψ 413 und 414 nach Maßgabe der übrigen Operanden-Bits der *; Gruppen A und B« Eine UND-Stufe 47 erhält Eingangssignale über

die Leitung 46 und die Umkehrstufe 45 und liefert auf der Leitung 48 das Halbsummen-Signal HS1 entsprechend den Operanden- ^:* Bits A1 und B1. Da die Halbsumme der beiden Operanden-Bits definiert ist durch eine Exklusive ODER Punktion der beiden

Operanden-Bits, bilden die Stufen 41, 42, 45 und 47 zusammen eine Exklusive ODER Stufe. Es werden auch Signale auf den Leitungen 416, 417 und 418 erzeugt, welche die Halbsummen entsprechend den anderen Operanden-Bits der Gruppen A und B bilden.

Die Halbsummen-Prüfstufe 16 ist in Pig. 5 dargestellt. Der Zweck der Halbsummen-Prüfstufe 16 besteht darin, daß das Auftreten von Pehlern angezeigt wird, welche in den Informationen auftreten, die der die Halbsumme bildenden Stufe 11 zugeführt werden, bzw. von der genannten Stufe erzeugt werden. Der HaIb- ^ summen-Prüfstufe 16 werden sämtliche Operanden-Paritäts-Bits und sämtliche Halbsummen-Bits, die in der Halbsummen-Stufe 11 erzeugt wurden, zugeführt. Exklusive ODER Stufen 50, 51, 52 . und 53 haben Je sechs Eingangsklemmen, die in Pig. 5 der Einfachheit halber als nur drei Leitungen dargestellt sind. Die Operanden-Paritäts-Bits AP und BP der Bitgruppen A und B werden &en beiden entsprechend bezeichneten Eingangsklemmen der ODES Stufe 50 zugeführt, während die vier Halbsummensignale HS 1, HS2, HS3 und HS 4 der Gruppe AB den vier Eingangskleinmen zugeführt werden, die nur in Porm der einzigen Leitung HS-AB

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in Pig. 5 dargestellt sind. In gleicher Weise sind die Exklusiven ODEE-Stufen 51, 52 und 53 aufgebaut. Die Exklusive ODEE-Stufe 57 erhält die Ausgangssignale der Leitungen 58, 59, und 511 der Exklusiven ODEE Stufen 50, 51, 52 und 53 zugeführt. Ein positives 1-Bit Signal auf der Ausgangsleitung 515 zeigt an, daß eine oder mehrere der zugeführten Operandenworte, die zur Verarbeitung gelangten, falsch sind. Die Verwendung der Exklusiven ODEE-Stufen in dieser Schaltung kann wie folgt charakterisiert werden:

(1) Unrichtiges Wort = (AP¥BP¥HSAB1¥HSAB2¥HSAB3¥HSAB4...

¥HSABn) ¥ ¥( [m-i] P¥mP¥H3 j>-i] m1¥HS O-"Q- m2

¥HS JTm-i] m3¥HS [m-ί] m4¥...¥HS [m-ij mn)

(in der vorstehenden Gleichung bezeichnet η die Bit-Anzahl in einer Gruppe und m ist die Gesamtzahl der Operandengruppen.)

Es ist wünschenswert die bestimmte Gruppe festzustellen, in welcher der durch das Signal auf der Leitung 515 angezeigte Fehler aufgetreten ist. Zu diesem Zweck sind ODEE-Stufen 54, 55 und 56 vorgesehen, welche mittels der Leitungen 513 und 512 so miteinander verkettet sind, daß auf der Leitung: 514 angezeigt wird, daß eine Gruppe unkorrekt ist, wobei die unkorrekt arbeitende Gruppe bzw. die Gruppen durch Signale auf einer der Leitungen 58, 59, 510 und 511 angezeigt wird. Die Signale auf diesen 5 Leitungen nehmen indessen an, daß sämtliche Paritäts-Bits der Operandenworte in korrekter Weise den entsprechenden Operandenwortgruppen zugeordnet sind, Verhältnisse wie sie für die Figuren 2a und 2b vorliegen. Wenn diese Annahme indessen nicht richtig ist, beispielsweise eine Verschiebung der Operanden in bezug aufeinander gemäß lig. 3a

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und Fig. 3 b stattgefunden hat, so wird ein normalerweise vorliegendes Signal, welches die Bedeutung hat "keine Wort-

verschiebung" von den Torstufen in den leitungen 514, 58, 59» 510 und 511 entfernt. Das auf der Leitung 515 für ein falsches Wort auftretende Signal ist indessen stets richtig, weil, es auf der vorgenannten Gleichung (1) beruht»

Eine Stufe 18 zur Vorausbestimmung des Summenparitäts-Bits, beispielsweise der Gruppe AB ist in Pig. 6.gezeigt, wobei auch hier die Größe dieser Gruppe willkürlich angenommen ist. Der ^ Zweck der Stufe 18 zur Erzeugung des Summenparitäts-Bits der AB besteht in der Voraussage eines Paritäts-Bits ABP entsprechend der aus vier Bits bestehenden Summe AB, welche durch Addition der Operandenwortgruppen A und B gebildet wird. Die dargestellte Schaltung bildet eine Verbesserung einer ähnlichen-Schaltungsanordnung gemäß der amerikanischen Patentanmeldung US Serial No. 261 351 vom 27. Februar 1963. Die hier dargestell te Schaltungsstufe 18 zum Voraussagen des Summenparitäts-Bits für die Gruppen A und B erhält von der Halbsummenstufe der Fig. 4 die Halbsummeninformation und die Generate Information und die Propagate Information zugeführt; ferner wird der Gruppe ein Übertragssignal von der Stufe 15 zugeführt, welches dem Zwecke dient, den Gruppenübertrag im Voraus zu berechnen.

Die in Fig. 6 dargestellte Schaltungsanordnung kann durch die nachfolgende Gleichung beschrieben werden:

(2) ÄBT> (P1¥P2¥P3V-.....¥P En-i] ¥HSn)VCGin

[hsT+HS2(HST+HS4(HS5\..+HS [ n-2] (HS Γ_η-ΐ} ) —)] ψ[ G1HS2(HS3"+HS3HS4(^F+HS5HS6(HS7+. . .+HS [n-3j

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HS ϊη-2} (HS Ln-U ) ) + G2HS3(lSl+HS4HS5(HST+HS6HS7

H§8+..:.+HS En-2] HS [n-il (HSn) ) + G3HS4(HS5+HS5HS6

(HS7+HS7HS8(HS9+....+HS tn-3] HS £n-2] (HS Ln-IJ )

+G [n-2] HS tn-i3

(In Pig- 2 "bezeichnet η ebenfalls die Bit-Anzahl in den Gruppen.)

Die Exklusive ODEE-Stufe 61 und die TJND-Stufen 62, 63, 64 und 65 überwachen die Eingangssignale zur Gruppe AB und erzeugen λ auf den leitungen 68, 69, 610, 611 und 612 Signale, die die ODER-Stufen 66 und 67 und die Exklusive ODER-Stufe 68 steuern, so daß auf der leitung 615 ein im Voraus berechneter Paritäts-Bit ABP erscheint. Die halbkreisförmigen Eingangssignale zu den TJHD-Stufen 62, 64 und 65 sind "Unterdrückungs"-Impulse. Der vorausgesehene Paritäts-Bit wird, in Anbetracht der Einfachheit der durch die oben genannte Gleichung zugelassenen Schaltungsanordnung, ungefähr in dem Zeitpunkt geliefert, in welchem die Addiervorrichtung die entsprechende Summengruppe liefert. ^

Kunmehr soll die Erfindung im einzelnen unter Bezugnahme auf die beiden Operandenworte erklärt werden; es soll zunächst vorausgesetzt werden, daß die Worte in ihrer ursprünglichen Form zugeführt werden, und danach soll betrachtet werden, daß die Worte in Bezug aufeinander versetzt sind. Die Worte ACEG und BDi¹H, wie sie ursprünglich zugeführt wurden, sowie das

in
sich ergebende Resultat, sind ±±κ Tabelle I dargestellt.

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Tabelle I

U74G37

Wort j t	4	3	0	1	P ;	4	3	2	1	P	4	3	0	1	P	4	3	2	1	P
I ACEG	1	1	0	0	1	1	1	1	1	1	0	1	1	0	0	1	0	0	1	•1
BDi1H	0	0	1	1	ο;	0	1	0	b	0	1	1	1	1	1	0	1	1	0	1
Resultat i	1	1	0	0	0	1	0	0	0	0	0	1	1	1	1	1	1	1

Wenn das Wort ACEG um eine halbe Gruppe, d.h. um zwei Informations-Bitstellen in bezug auf das Wort BDI¹H nach links verschoben wird, ergibt sich das in Tabelle II dargestellte Resultat .

Tabelle II :

ACEG 0 0 11; 1 1 1 0 1 j 1 ! 0 0 1 0 0 0 1 1 |1 1

BDEH 0 001: 0:01001. 0! 1111 1 0110 1

Resultat 0 10 1 1 ' 0 0 1 0 ' 0 0 0 0 1 0 110 1 0

Die Spalten in den Tabellen I und II sind durch die Ordnungszahl eines Bits innerhalb der Wortgruppe charakterisiert, während die Linien das Wort charakterisieren. In der Tabelle I sind beispielsweise die Bits des Wortes ACEG, in der Gruppe A also in der Darstellungsweise A4, A3, A2, A1, AP gegeben durch!

- 1.9 - ί

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11001. Dieselben fünf Bitstellen sind bei zyklischer Verschiebung, von dem Paritäts-Bit abgesehen, in der Tabelle II gezeigt und lauten wie folgt: 00111. Aus Gründen der größeren Übersichtlichkeit soll die nachstehende Behandlung, soweit möglich, auf die Gruppen A und B beschränkt bleiben. Es wird ferner angenommen, daß von der nächsten rechtsbenachbarten Stufe der Addier-Vorrichtung ein Übertrag nach außen nicht abgegeben wird.

In dem ersten, in der Tabelle I dargestellten Fall, werden die Worte ACEG und BDFH in die die Halbsumme bildende Stufe 11 eingegeben. Unter Bezugnahme auf Fig. 4, bewirkt die Gruppe A, welche in den Bitstellen A4 - A1 die Eingangsbits 1100 liefert, und die Gruppe B, welche in den Bitstellen B4 - B1 die Eingangsbits 0001 liefert eine Halbsumme, welche durch die Ausgangs— bits HS4 - HS1 gebildet wird und die folgenden Bits umfaßt 1101, sowie das Propagate-Signal, welches die Bits 2?4 - Pl umfaßt und die Form hat 1101 und das Generate-Signal, welches die Bits G4 - G1 der Form 0000 hat. In Fig. 5 kombiniert die j dort dargestellte Halbsummen-Prüfvorrichtung sämtliche Operandenparität s-Bits und sämtliche Halbsummensignale in den Exklusiven ODER-Stufen 50, 51, 52, 53 und 57. Die Exklusive ODER Stufe 50 kombiniert die Binärzahlen 101101, welche die Bits AP, BP und HS4 - HS1 darstellt, in getrennten paarweisen Exklusiven ODEE Operationen. Es tritt ein O-Bit auf der Leitung 58 auf und zeigt an,' daß weder die Gruppe A noch-die Gruppe Br: falsch ist* Wenn ein 1^Bit, beispielsweise ein ^aritäts-Bit, .;ja umgekehrt wäre, so wäre ein 1-Bit auf der Leitung 58 erschienen und hätte angezeigt, daß diese betreffende Gruppe falsch ist. In dem betrachteten Beispiel treten O-Bits auf sämtlichen

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Leitungen 58, 59, 510 und 511 auf und. haben zur Folge, daß O-Bits auf den Leitungen 514 und 515 erscheinen und zeigen

: an, daß sämtliche Gruppen korrekt sind und daß daher die Worte

*" richtig waren und die Halbsummen richtig sind. Betrachtet man

. 6, indem man die Eingangsleitungen von oben nach unten betrachtet, so wird das folgende Signal zugeführt:1011001011101 Es ist zu beachten, daß bei dem in der Tabelle I dargestellten Beispiel der auf die Gruppe AB übertragene Übertrag CG- in diesem Felle ein Bit 1 ist. Die Exklusive ODER Stufe 68 liefert daher einen Bit 0 auf der Leitung 615, und dieser Bit bildet einen vorausgesagten Paritäts-Bit ABP für das Resultat der Wortgruppe AB. In gleicher Vfeise liefern die für die Bitgruppen CD, EF und GH vorgesehenen Schaltstufen im Yoraus berechnete Paritäts-Bits CDP=O, EFP=I und GHP=L In Fig. 1 liefert die die volle Summe bildende Stufe 12 Bitgruppen an das Resultatsregister 13 und den Paritätsbit-Generator 19, welche die in Fig. 1 wiedergegebenen Bits aufweisen. Der Paritäts-Bit Generator 19 erzeugt von diesen Resultatgruppen Paritäts-Bits, welche über die Leitung 12? zu den Exklusiven ODER-Stufen 110 geleitet werden. Da die Paritäts-Bits auf den Gruppen beruhen, welche in der Tabelle I dargestellt sind, sind sie dieselben, wie die Bits, welche die zur Yorausbestircmung der Paritäts-Bits vorgesehene Stufe 18 liefert und es ergibt sich ein O-Bit auf der Ausgangsleitung 130, welcher anzeigt, daß das Resultatwort in dem Resultatregister 13 korrekt ist. Wenn sich ein Fehler in der die volle Summe bildenden Stufe 12 ergeben hätte, so würde ein 1-Bit auf der Leitung 130 erscheinen und das Auftreten eines Fehlers anzeigen. Es ist zu beachten, daß zwei auftretende Fehler, beispielsweise ein Fehler in der die

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Halbsumme bildenden Stufe 11 und ein anderer F_ehler in der die volle Summe "bildenden Stufe 12 zur Folge haben, daß das Auftreten eines Fehlers durch die Halbsummeη-PrüfVorrichtung 16 angezeigt wird. ^;

Unter Bezugnahme auf die Tabelle II soll nunmehr die Arbeitsweise der Schaltungsanordnung wiederholt werden, wenn das Operandenwort ACEG um zwei Informations-Bitstellen nach links verschoben ist. Die Operandenworte AOEG und BDi¹H werden der die Halb summe bildenden Stufe 11 zugeführt, wobei, dem zuvor erörterten Beispiel der Fig. 4 folgend, sich in den Bitstellen 4-1 die Bits 0011 und 0001 ergeben. Die sieh ergebenden Ausgangs-Bits in den Bitstellen 4—1 sind wie folgt: der Halbsummen-Bit 0010, der Propagate-Bit 0011 und der Generate-Bit 0001. In Pig. 5 führen die Ausgangsleitungen 59 und 511 der Exklusiven ODER-Stufen 51 und 53 1-Bits, weil in den Operandenworten die Paritäts-Bits nicht den betreffenden Gruppen zugeordnet sind. Man e rkennt indessen aus Fig. 5 , daß auf der Ausgangsleitung 515 der Exklusiven ODEH-Stufe 57 ein O-Bit auftritt, welcher anzeigt, daß die zugeführten Worte und die erhaltenen Halbsummenworte richtig sind. Es wurde bereits vorstehend erwähnt, daß bei einer zyklischen Yerschiebeoperation die Signale der einen Fehler der Gruppen anzeigenden Leitungen nicht beachtetwerden, was dadurch erfolgt, daß das Signal auf der Leitung "keine Wortverschiebung¹' unterdrückt wird. In Fig. erhält die Stufe 18 zum Voraussagen des Summen-Paritäts-Bits die nachfolgenden Signale, von oben nach unten betrachtet: 1100010000100. Es ist zu beachten, daß nunmehr ein Gruppenübertrag CG in die Gruppe AB bei den Werten der Tabelle II

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: stattfindet. Es wird ein 1-Bit auf der Leitung 615 als Wert des Paritäts-Bits ABP erzeugt. Das Resultats-Register wird, wie zuvor beschrieben wurde, mit dem Resultat angefüllt, welches die die vollständige Summe liefernde Stufe 12 erzeugt, und ferner wird, gemäß Tabelle II der von der Stufe 18 zur Erzeugung des Summen-Pritäts-Bits gelieferte Bit im Resultats-Register 13 zugeführt. Die Paritäts-Bits, welche in dem Paritäts-Generator 19 erzeugt wurden, werden mit dem Werte

verglichen welcher die Stufe 18 zur Voraussage des Summenpari-H täts-Bits geliefert hat, wobei die auf der Leitung 128 auftretenden Werte über die Exklusiven ODER-Stufen 110 einen O-Bit auf der einen Fehler im Resultat anzeigenden Linie 130 erzeugen,

Die im vorstehenden Teil beschriebene Anordnung zur laufenden ■<: Prüfung einer Addiervorrichtung arbeitet mit einer G-enauig-

keit, die man bisher nicht erreichte. Die Prüfstufen arbeiten '.*, auch dann, wenn die Operanden in Bezug auf die betreffenden ]j Paritätsbits, sowie in Bezug auf einander, verschoben werden. Die Anordnung gestattet auch das Auftreten mehrfacher Fehler ü festzustellen, welche bei den bisher üblichen Prufvorrichtungen nicht festgestellt werden konnten. Die im Rahmen der Er- >, findung zur Anwendung gelangenden Stufen arbeiten mit sehr ^u hoher Wirkung und sehr schnell.

■ Patefat anspr üche

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Claims (4)

Patentansprüche

1. Anordnung für eine mit binärer Verschlüsselung arbeitende datenverarbeitende Maschine, bei der mehrere je durch eine Mehrzahl Binärgruppen gebildete Informationsworte einem Rechenwerk zugeführt werden, in welchem die Operanden-Wortgruppen arithmetischen Teiloperationen unterworfen werden, dadurch gekennzeichnet, daß für die arithmetischen Teiloperationen Prüfstufen vorgesehen sind, welche Pehlersignale liefern, die die Unrichtigkeit der zugeführten Operanden und eines Ergebnisses einer der genannten arithmetischen Teiloperationen, welche mit den als Eingangsinformation zugeführ— ten Operandenworten durchgeführt wurden, charakterisieren, wobei die Fehlersignale für die das arithmetische Teilsignal darstellen-

den Signale und bestimmte der binären Signale mageblich sind, und daß den die arithmetischen Teiloperationen durchführenden Stufen, Stufen zur Erzeugung von Überträgen zugeordnet sind, welche Signale erzeugen, die für die bei der Verarbeitung der arithmetischen Teilsignale auftretenden Überträge maßgeblich sind, und daß eine arithmetische Endstufe vorgesehen ist, welche von den Übertragsignalen und den ErgebnisSignalen der arithmetischen Teiloperationen gesteuert wird und eine Binärsumme aus den Signalen der arithmetischen Teilresultate und den arithmetischen Übertragssignalen bildet, und daß Mittel vorgesehen sind, welche Paritäts-Bits im Voraus bilden und mit den zur Erzeugung der Übertrags-Signale vorgesehenen Stufen und den die arithmetischen Teilsignale erzeugenden Stufen verbunden sind,

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; und Paritäts-Bits im Vorhinein erzeugen, welche für die Binärsumme maßgeblich sind, die in der arithmetischen Endstufe gebildet wurde und abhängen von den genannten arithmetischen Teilsignalen und den arithmetischen Übertragssignalen, und daß mit der arithmetischen Endstufe und der den Paritäts-Bit im Voraus bestimmenden Stufe eine weitere Stufe verbunden ist,

* welche einen Vergleich des Paritäts-Bits mit der Summe im Vorhinein bestimmten Paritäts-Bit bewirkt.

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2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß logische Exklusive ODER-Stufen vorgesehen sind, die zwei Arten Ausgangssignale für die Signale der arithmetischen Teilresul-

_t täte und für ausgewählte Binärsignale erzeugen und daß eine erste Fehleranzeigestufe vorgesehen ist, welche ein Fehlersignal erzeugt, wenn einer der zugeführten Operanden einem Fehler unterworfen ist und ein Fehler in der arithmetischen

Teiloperation vorliegt und daß eine zweite Fehleranzeigevorrichtung vorgesehen ist, die Fehlersignale zweiter Art liefert, welche den Ort der Fehler der zugeführten Operanden bzw. der arithmetischen Teiloperation anzeigt.

3. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die arithmetische Rechenvorrichtung Halb summier stuf en umfaßt und logische Schaltstufen mit den Halbsummierstufen verbunden sind, und Paritäts-Bits und Halbsummen-Signale zugeführt erhalten und im Wege einer Exklusiven ODER-Operation Ausgangssignale liefern, wobei Fehleranzeigemittel vorgesehen sind, die das Auftreten eines Fehlers in den Operanden und den HaIbsummensignalen anzeigen.

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4. Anordnung nach. Anspruch 1 oder einem der folgenden, dadurch gekennzeichnet, daß ein Teil der Fehleranzeige-Signale erzeugenden Stufen gesperrt werden, wenn die Binärsignale des einen Operanden zyklisch verschoben werden.

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