DE1288197C2 - Verfahren zum herstellen einer grossen stueckzahl von gegeneinander isolierten feldeffekt-transistoren - Google Patents

Verfahren zum herstellen einer grossen stueckzahl von gegeneinander isolierten feldeffekt-transistoren

Info

Publication number
DE1288197C2
DE1288197C2 DE1965J0028540 DEJ0028540A DE1288197C2 DE 1288197 C2 DE1288197 C2 DE 1288197C2 DE 1965J0028540 DE1965J0028540 DE 1965J0028540 DE J0028540 A DEJ0028540 A DE J0028540A DE 1288197 C2 DE1288197 C2 DE 1288197C2
Authority
DE
Germany
Prior art keywords
layer
areas
silicon
field effect
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE1965J0028540
Other languages
English (en)
Other versions
DE1288197B (de
Inventor
Frederick; Reisman Arnold; Yorktown Heights N.Y. Hochberg (V.St.A.)
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Application granted granted Critical
Publication of DE1288197B publication Critical patent/DE1288197B/de
Publication of DE1288197C2 publication Critical patent/DE1288197C2/de
Expired legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/043Dual dielectric
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/053Field effect transistors fets
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/085Isolated-integrated
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/106Masks, special

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

Schicht (2) durch Ätzen entfernt, nach Entfernen der zweiten Maske wird eine Aluminiumschicht (10) auf die gesamte Oberfläche aufgedampft,
schließlich werden mit einer dritten Maske (4 b) die außerhalb der Kanal-, Quellen- und Senkenelektroden liegenden Bereiche (13, 14, 16) der Aluminiumschicht (10) durch
und Quellenelektroden dienenden Bereiche der Aluminiumschicht erhalten bleiben.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß ein Halbleitersubstrat aus P-leitendem Silizium mit der spezifischen Leitfähigkeit von 1 Ohm · cm verwendet wird, eine
Da innerhalb der Maske zwei Durchbrüche offengelassen werde·:, existieren vier Kanten, die das Auflösungsvermögen und damit die zu definierende Breite der Quellen- und Senken-Bereiche beeinträchtigsn und auch die Breite des Kanalspaltes, welcher zwischen den beiden vorgenannten Bereichen liegt, Undefiniert lassen.
3 ' 4
b) Da während des zum Erzeugen der Quellen- Diese Aufgabe wird durch das im Hauptansprucl und Senkenbereiche erforderlichen Diffusions- beschriebene Verfahren gelöst
Prozesses zwei getrennte Diffusionsgebiete ent- Die Erfindung gibt ein Verfahren zum Hersteller
stehen, die die Tendenz aufweisen, sich im einer großen Stückzahl von gegeneinander isoliertei
Grundkörper Silizium auszuweiten, besteht die 5 Feldeffekttransistoren mit isolierter Kanalelektrodt
Möglichkeit, daß die beiden durch Diffusion er- für die Verwendung in integrierten oder nichürjte
zeugten Gebiete kurzgeschlossen werden. grierten Schaltungen an, das es gestattet, Kanäle mi
Besonders wenn sehr enge Kanalspalte erreicht Spaltbreiten zu erzeugen, die lediglich durch das Auf
werden sollen, wird die Wahrscheinlichkeit für lösungsvermögen eines einzigen linearen Durch
das Eintreten eines Kurzschlusses besonders io bruchs in der Maske begrenzt sind, wodurch jed(
groß sein. Da es für Feldeffekttransistoren Möglichkeit eines Kurzschlusses zwischen den Quel
außerordentlich günstig ist, wenn die Kanal- len- und Senkenbereichen weitgehend vermiedei
spalte sehr schmal sind, und da bei der Benut- wird. Die Qualität des Substrats braucht nicht seh:
zung derartiger Verstärkerelemente für Zwecke gut oder reproduzierbar zu sein, da die Steuercharak
der integrierten Schaltungstechnik auf der 15 tsristik während des Herstellungsprozesses festgeleg
Grundlage eines einkristallinen Substrats geringe wird.
Fertigungsausschüsse erstrebt werden, stellt die Nachstehend wird die Erfindung an Hand zweiei
Wahrscheinlichkeit eines Kurzschlusses zwischen Ausführungsbeispiele sowie der Figuren beschrieben
den Quellen- und Senkenbereichen ein ernsthaf- Es zeigen
tes Problem dar. ao Fig. 1 bis 14 verschiedene Verfahrensschritte be
der Herstellung von Feldeffekttransistoren ent-
c) Da bei der Fabrikation eine maximale elek- sprechend der Erfindung. Zur Vereinfachung sind je· trische Isolation zwischen den einzelnen Bau- weils nur drei Feldeffekttransistoren dargestellt,
elementen erzielt werden soll, die sich auf dem Als Ausgangspunkt des vorliegenden Herstellungsgleichen Substrat befinden, ist es nötig, die ver- 25 Verfahrens benötigt man ein Siliziumsubstrat 1 von schiedenen Bauelemente voneinander durch eine P-Leitfähigkeitstyp (Fig. 1), auf welches, wie ir Siliziumschicht mit möglichst hohem spezifi- Fig. 2 gezeigt, epitaktisch eine Siliziumschicht 2 schem Widerstand zu isolieren. Oft wäre es vor- niedergeschlagen wird. Die epitaktische Schicht kam: teilhafter, Silizium von relativ niedrigem -.pezi- durch ein konventionelles Dampfzüchtungsverfahrer fischem Widerstand als Substrat zu verwenden; 30 erzeugt werden, z. B. durch die Reduktion von SiIiin diesen Fällen ist jedoch die Isolation zwischen ziumtetrachlorid durch Wasserstoff bei 1200 bi: den einzelnen Bauelementen nicht ausreichend. 1250° C. Das die N-Leitfähigkeit erzeugende Dotie-Zum Herstellen von Feldeffekttransistoren geht rungsmaterial wird während des Dampfzüchtungsman gewöhnlich von einem SUiziumplättchen prozesses in Form von Phosphin- oder Arsenwasservom P-Leirungstyp mit einer spezifischen Leit- 35 stoff in ausreichenden Mengen zugesetzt, um eine Lafähigkeit von 0,5 bis 10 Ohm · cm aus, weil dungsträgerkonzentration innerhalb der epitaktischer dieses leichter verfügbar ist als Material mit Schicht 2 von etwa 5 · 10" Elektronen pro Kubik hohem spezifischem Widerstand. Infolgedessen Zentimeter zu gewährleisten. Die epitaktische Schich ist die Isolation zwischen den einzelnen Bau- wird bis zu einer Dicke von 3 bis S μπι gezüchtet. Dh elementen im allgemeinen gering. Fernerhin wird 40 Benutzung einer aufgedampften Deckschicht aus epi· eine möglichst hohe Reproduzierbarkeit der taktischem N-leitendem Material auf dem P-leitender Eigenschaften des Substratmaterials angestrebt, Substrat bringt es mit sich, daß der Wert des spezi wodurch beträchtliche Kosten bei der Qualitäts- fischen Widerstandes bzw. die Beweglichkeit der La kontrolle dieses Materials entstehen dungsträger innerhalb des Substratmaterials im Ge
45 gensatz zu den konventioneJlen Verfahren zur Her
Aus der Lituaturstelle »Siemenszeitschrift«, 1963, stellung von Feldeffekttransistoren bedeutungsloi
Heft 7, S. 566 bis 574, ist es bekannt, zur Herstel- wird.
lung der Isolation zwischen den in einem Substrat Die bisher benutzten Verfahren erforderten ein«
ausgebildeten einzelnen Halbleiterelementen auf der sehr genaue Kontrolle der Substrateigenschaften. Da:
Oberfläche des Substrats eine Schicht des entgegen- 50 hier beschriebene Verfahren eröffnet die Möglichkeit
gesetzten Leitungstyps epitaktisch aufzubringen, dann die Kennlinie des Feldeffekttransistors festzulegen
eine als Diffusionsmaske dienende dielektrische ohne auf die Eigenschaften des Substratmaterials von
Oxydschicht aufzubringen und durch Diffusion von P-Leitfähigkeitstyp Rücksicht nehmen zu müssen
Dotierungsmaterial in die offenliegenden Bereiche Weiterhin werden bei der Herstellung der Kanal
der epitaktisch aufgebrachten Schicht Isolations- 55 bereiche nach dem Verfahren der vorliegenden Er
bereiche vom Leitfähigkeitstyp des Substrats zwischen findung die erhaltenen DiTchbruchsspannungen in
den Bauelementen herzustellen. im Zenergebiet sehr viel größer sein, als dies mi
Die vorliegende Erfindung setzt sich zur Aufgabe, einem der konventionellen Verfahren erreichbar ist
ein Verfahren zum Herstellen einer großen Stückzahl Nach der epitaktischen Herstellung der Deckschich
von gegeneinander isolierten Feldeffekttransistoren 60 cif dem Siliziumkristall wird diese mit Hilfe eine:
mit isolierter Kanalelektrode anzugeben, mit dem in bekannten Oxydationsprozesses oxydiert, wodurcl
einfacher Weise extrem schmale Kanalspalte gut re- sich eine Siliziumdioxidschicht 3, wie in F i g. 3 dar
produzierbar hergestellt werden können und zugleich gestellt, ergibt. Dies geschieht vorzugsweise durcl
durch Anwendung der in der zuletzt genannten Lite- Erhitzen von Sauerstoff bei 1050° C, welcher ein«
raturstelle angegebenen Methode die Isolation der 65 Flußgeschwindigkeit von 2 l/Min, über eine Zeit
einzelnen Feldeffekttransistoren gegeneinander ver- dauer von 16Stunden besitzt. Wie Fig. 4 zeigt, win
bessert und die Verwendung von besonders sorg- weiterhin eine Fotolackmaske 4 auf die Siliziumdi
fältig hergestellten Substratsubstanzen unnötig wird. oxidschicht 3 aufgebracht. Ein wichtiges Merkma
besteht darin, daß die Kanalzone durch eine einzige schmale Linie 5 innerhalb der Fotolackmaske repräsentiert wird. Hierdurch entfällt die Notwendigkeit der Kontrolle der !Kanalbreite, wobei jedoch deren Genauigkeit davon abhängt, mit welcher Präzision die den Quellen- und Senkenbereichen entsprechenden linearein öffnungen im Maskenmuster hergestellt werden können.
Die bisher allgemein angewandten Maßnahmen zur Herstellung solcher Feldeffekttransistoren verhindern aus zwei Gründen eine weitere Verringerung der Kanalspaltbreite:
1. Wegen der bei jedem photolithographischen Verfahren vorhandenen Beschränkung des Auflösungsvermögens ist der Abstand zweier paralleler bzw. konzentrischer Linien infolge von »Unterschneidungen« und wegen der Körnung des Materials auf einen unteren Wert von etwa 2 bis 3 (tm begrenzt, wenn auch die Liniendicke selbst sehr viel schmaler als dieser Wert gemacht werden kann.
2. Soll durch zwei eng beieinanderliegende lineare öffnungen einer Maske ein Dotierungsmaterial diffundiert werden, so muß der Abstand zwischen den Linien derart sein, daß die Diffusionsfronten der Dotieruiigsmaterialien aus der Umgebung einer jeden dieser Linien sich nicht überlappen, was einen Kurzschluß zwischen beiden Gebieten zur Folge hätte.
Da beim Verfahren nach der vorliegenden Erfindung lediglich der Kanalspalt durch Diffusion erzeugt wird, so ist die Spaltbreite des Kanals lediglich durch das optische Auflösungsvermögen bestimmt, mit dem eine Linie im photographischen Prozeß abgebildet werden kann und nicht durch den minimalen Abstand, welcher zwischen zwei Linien eingehalten werden kann. Da weiterhin nur eine einzige Diffusionsschicht erzeugt wird, kann der obengenannte Kurzschluß nicht eintreten. Bezüglich der F i g. 4 sei noch bemerkt, daß zusätzliche breite Durchbrüche auf der Fläche erzeugt werden neben den Flächenbereichen, auf denen die Feldeffekttransistoren entstehen sollen. Diese Durchbrüche sind bezüglich ihrer Dimensionen nicht kritisch, da sie z. B. bei der Herstellung integrierter Schaltungen lediglich dazu dienen, eine Diffusion zum Zwecke der Isolation einander benachbarter Elemente zu ermöglichen. Die breiten Durchbrüche 6 beeinflussen in keiner Weise die Breite des Kanalspaltes. Da weiter auch die Breite der Quellen- und Senkenbereiche die Arbeitsweise der Vorrichtung nicht beeinflussen, ist eine hohe Genauigkeit der genannten Isolationsbereiche nicht er forderlich. Für den Fall, daß man lediglich ein einzelnes, in konventionellen Schaltangen anzuwendendes Steuerelement benötigt, brauchen die Isolationsbereiche im Bereich der Durchbrüche 6 nicht hergestellt zu werden.
Wie in F i g. 5 und 6 gezeigt, wird das Siliziumdioxid innerhalb der Zonen S und 6 der Maske mit gepufferter Fluorwasserstoffsäure weggeätzt und die Photolackschicht mittels bekannter Verfahren entfernt Nunmehr wird Bor in den Halbleiterkörper (Fig. 7) eindiffundiert Dieser Schritt wird in der Weise durchgeführt, daß sowohl der durch den Durchbruch S definierte Kanalspalt als auch der durch den Durchbruch 6 definierte isolierende Bereich die N-leitende epitaktische Schicht völlig unterbricht.
Nach Erzeugung der Quellen- und Senkenbereiche sowie des Kanalspaltes9 (Fig. 7) wird eine zweite Siliziumdioxidschicht 3 a mit einer Dicke von 0,1 bis 0,5 μιη auf die Oberfläche aufgebracht, wodurch sich im wesentlichen die Konfiguration von F i g. 8 ergibt. Aus Gründen der Klarheit der Beschreibung wird
ίο hier ein Unterschied zwischen den beiden Siliziumdioxidschichten gemacht, obwohl sie in Wirklichkeit stetig ineinander übergehen. Eine zweite Maske 4 α wird dann auf der Oberfläche der Siliziumdioxidschicht in der in F i g. 9 dargestellten Weise erzeugt und das Siliziumdioxid in den offenen Teilen der Maske mit gepufferter Fluorwasserstoffsäure weggeätzt, was zu einer Konfiguration entsprechend Fig. 10 führt. Hier sind die den Quellen- und Senkenbereichen entsprechenden Gebiete 7 und 8 frei-
ao gelegt, das dem Kanalbereich 9 entsprechende Gebiet jedoch mit einer Schicht aus Siliziumdioxid überlagert. Die Photolackmaske 4 α wird dann entfernt, wodurch sich eine Struktur gemäß Fig. 11 ergibt. Dann wird eine Aluminiumschicht 10 auf die gesamte Oberes fläche aufgedampft, wodurch sich die in Fig. 12 dargestellte Struktur ergibt. Anschließend wird eine dritte Photolackmaske 4 b aufgebracht, so daß die in Fig. 13 dargestellte Struktur entsteht. Die Aluminiumschicht in den Ausnehmungen der Maske 4 b wird dann mit einer Natriumhydroxyidlösung weggeätzt, wonach die Maske entfernt wird und die in Fig. 14 dargestellte endgültige Struktur zum Vorschein kommt. Es sei angemerkt, daß das Aluminium einen direkten Kontakt mit den Quellen- und Senkenbereichen hat, das es jedoch, wie bei konventionellen Strukturen von Feldeffekttransistoren, durch eine Siliziumdioxidschicht vom Bereich des Kanalspaltes isoliert ist. Diese Anordnung wird allgemein als Feldeffekttransistor mit isolierter Kanalelektrode (I.G.-FET) bezeichnet. Solche Strukturen sind vorteilhaft als Einzelvorrichtungen, welche in Schaltungen eingefügt oder aber als Vorrichtungen innerhalb von integrierten Schaltungen in Schaltungen von elektronischen Rechnern und in logischen
♦5 Schaltungen verwendet werden.
Beispiel I
Ein Plättchen von 10 μιη Dicke und einem Durchmesser von 200 μιη mit einem spezifischen Widerstand von 1 Ohm ■ cm aus P-leitenden Silizium wird mit Aluminiumoxid geläppt und nut einer Mischung von Salpetersäure, Essigsäure und Florwasserstoffsäure chemisch poliert.
Eine 3 μιη dicke epitaktisch aufgebrachte Silizium schicht wird auf der polierten Oberfläche des Substrats bei 1200° C gezüchtet, wobei Siliziumtetrachlorid bei Anwesenheit von Wasserstoff benutzt
6a wird. Das käuflich erhältliche Sü zinntetrachlorid enthält eine geeignete Menge von N-Dotierungsmaterial in Form von Arsentrichlorid, um eine Ladungsträgerdichte von 3 · 10" Elektronen pro Kubikzentimeter in der epitaktisch aufgewachsenen Schicht zu
Sj erzielen. Die Oberfläche des Siliziums wird dann bei 1050° C in einem Sauerstoffstrom mit der Flußrate von 21/Mm. über 16 Stunden oxydiert, wodurch man eine Siliziumdioxidschicht nach Fig.3 erhält. Eine
7 8
aus Photolack bestehende Maske 4 wird an- weisen eine Durchbruchsspannung von 100 Volt soschließend, wie in F i g. 4 dargestellt, auf die Silizium- wie eine Steilheit
oxidschicht aufgebracht. Die schmalen, den Steuertorspalten entsprechenden Ausnehmungen S haben Änderung des Stromes zwischen den
eine Weite von 2 μπι. Die dem isolierenden Bereich 6 5 Quellen- und Senkenelektroden -^
entsprechende Ausnehmung besitzt eine Weite von ς j_
etwa 800 μΐη. Beide werden mit Fluorwasserstoff- Änderung der Steuerspannung
säure, die mit Ammoniumfluorid gepuffert ist, ausgeätzt. Die Maske wird anschließend entfernt und da- entsprechend 5 mA bei einem Verhältnis von Kanalnach eine Diffusion von Bor bei 1200° C über eine io länge zu Kanalbreite von 50 auf.
Zeit von 4 Stunden durchgeführt, worauf eine zweite . .
Siliziumoxidation bei 970° C über eine Zeitdauer von B e ι s ρ ι e I 11
165 Minuten ausgeführt wird. Dann wird ent- Das Verfahren wird entsprechend dem Beispiel I sprechend Fig. 9 eine zweite. Photolackmaske4α mit durchgeführt mit dem Unterschied, daß die epitakden Durchbrüchen 11 und 12 mit Breiten von 50 μΐη 15 tisch aufzubringende Schicht vom P-Leitfähigkeitstyp aufgebracht. Die von diesen Maskendurchbrüchen ist, wobei die Aufzüchtung wiederum mittels SiIifreigelassene Schicht wird, wie oben beschrieben, ziumtetrachlorid und Wasserstoff mit Borchlorid als mit einer gepufferten Fluorwasserstoffsäure abgeätzt Dotierungssubstanz auf ein N-leitendes Siliziumsub- und der Photolack entfernt. Daraufhin wird eine Alu- strat durchgeführt wird, und daß Phosphor zur Erminiumschicht 10 auf die so bearbeitete Oberfläche ao zeugung eines N-Leitfähigkeitstyps in der Gegend des bis zu einer Dicke von 1 μπι aufgedampft. Zuletzt Kanalspalts bei 1050° C über die Zeitdauer von wird eine dritte Photolackmaske4b, wie aus Fig. 13 einer Stunde eindiffundiert wird. Alle übrigen Verersichtlich, mit den Durchbrüchen 13 und 14 aufge- fahrensschritte werden entsprechend denjenigen in bracht, deren Breiten wieder etwa 50 μπι betragen. Beispiel I durchgeführt.
Der Bereich 15 zwischen diesen beiden Durchbrüchen 25 Das so erzeugte Bauelement zeigt wiederum eine
ist etwa 4 μπι breit, während der Bereich 16 zwischen Durchbruchsspannung von 100 Volt und eine Steil-
den Einzelvorrichtungen etwa 500 μπι beträgt. Das heit von 5 = 5 mA/V.
Aluminium wird nun an allen offenen Stellen 13, 14 Die nach dem vorstehenden Verfahren hergestell-
und 16 der Maske mit einer 20gewichtsprozentigen ten Feldeffekttransistoren mit isolierter S'euerelek-
Natrhimhydroxidlösung weggeätzt und die Photolack- 30 trade vermeiden elektrische Kurzschlüsse zwischen
maske entfernt; die fertiggestellten Vorrichtungen 17 den Quellen- und Senkenelektroden, wodurch der
sind in Fig. 14 dargestellt. Ausschuß bei einer Massenfabrikation wesentlich
Derart hergestellte isolierte Feldeffekttransistoren gesenkt werden kann.
Hierzu 3 Blatt Zeichnungen

Claims (3)

Patentansprüche:
1. Verfahren zum Herstellen einer großen Stückzahl von gegeneinander isolierten Feldeffekttransistoren mit isolierter Kanalelektrode und einem extrem schmalen Kanalspalt zwischen den als Quelle und Senke wirkenden Halbleiterbereichen, gekennzeichnet durch die folgenden Verfahrensschritte in der angegebenen zeitlichen Reihenfolge
N-leitende Schicht (2) epitaktisch aufgebrach wird und die erste dielektrische Schicht (3) durcl Oxydation des Siliziums zu Siliziumdioxid ge wonnen wird.
3. Verfahren nach Anspruch 1, dadurch ge kennzeichnet, daß ein Halbleitersubstrat (1) aui N-leitendem Silizium mit der spezifischen Leit fähigkeit von etwa 1 Ohm · cm verwendet wird eine P-leitende Schicht (2) epitaktisch aufge bracht wird und die erste dielektrische Schicht (3] durch Oxydation des Siliziums zu Siliziumdioxk gewonnen wird,
auf der Oberfläche eines Halbleitersubstrats
(1) wird eine Schicht (2) von entgegengesetztem Leitfähigkeitstyp epUaktisch niederge- 15
schlagen,
auf dieser Schicht wird eine erste dielek-
trische Oxydschicht (3) aufgebracht,
diese Schicht wird mit einer ersten Maske
(4) mit engen geradlinigen öffnungen (5) so- ao
wie breiteren öffnungen (6), die den zur
Isolation zwischen den einzelnen Feldeffekttransistoren vorgesehenen Bereichen entspre- Die Erfindung betrifft ein Verfahren zum Hersteichen, überdeckt und die erste dielektrische len einer großen Stückzahl von gegeneinander iso-Oxydschicht (3) im Bereich dieser öffnun- as lierten Feldeffekttransistoren mit isolierter Kanalgen entfernt, nach Entfernen der ersten elektrode and einem extrem schmalen Kanalspalt Maske wird durch die so offengelegten Be- zwischen den als Quelle und Senke wirkenden Halbreiche zur Erzeugung der Kanalspalte und leiterbereichen.
der Isolationsbereiche vom Leitfähigkeitstyp Unter der Bezeichnung P-MOST wurden FeId-
des Halbleitersubstrats eine Dotierungssub- 30 effekttransistoren bekannt, deren Leitungsmechanisstanz in die epitaktisch niedergeschlagene mus auf Defektelektronen beruht und die sich gut zur Schicht (2) eindiffundiert, bis diese Schicht Einfügung in integrierte Schaltungen eignen,
von den diffundierten Bereichen völlig unter- Bei den bisher bekannten Verfahren zum Herstel-
brochen ist, len beispielsweise einer NPN-Struktur eines derarti-
eine zweite dielektrische Oxydschicht (3 a) 35 gen Verstärkerelements beginnt man gewöhnlich mit wird auf die auf der Oberfläche verbliebenen der Herstellung eines einkristallinen Substratplätt-
chens aus Silizium. Siliziumdioxid wird danach auf die Oberfläche dieses Plättchens durch Aufdampfen von Siliziumdioxid oder durch thermische Oxydation 40 des Siliziums in einer Sauerstoffatmosphäre oder in einem Gemenge von Sauerstoff und Wasserdampf aufgebracht, wobei beispielsweise eine Maske z. B. aus einem lichtempfindlichen Lack (Fotolack) in Form eines Musters über der Siliziumdioxidschicht Hauptelektroden aufnehmenden Bereiche 45 angebracht werden kann. Diese Maske weist eine (7, 8) der epitaktisch niedergeschlagenen solche Gestalt auf, daß diejenigen Flächenbereiche,
in welchen die Quellen- und Senkenelektroden des Feldeffekttransistors angebracht werden sollen, vom Fotolack unbedeckt bleiben. Das Siliziumdioxid wird 50 an den freigelegten Stellen mit Fluorwasserstoffsäure von dem Siliziumsubstrat weggeätzt. Es wird dann eine N Leitfähigkeit erzeugende Diffusion mit Phosphor, Arsen oder Antimon ausgeführt, wodurch die Gebiete der Quellen- und Senkenelektroden mit
Ätzen entfernt, derart, daß nur die auf der 55 einem dazwischenliegenden P-leitenden Gebiet entzweiten dielektrischen Oxydschicht oberhalb stehen. Dieses P-leitende Gebiet wird später die der umdotierten Bereiche (9) der epitaktisch Funktion des Kanals des Feldeffekttransistors überaufgebrachten Schicht (2)" liegenden, als Ka- nehmen.
nalelektroden dienenden und die auf den Das soeben beschriebene Verfahren leidet unter
nicht umdotierten Bereichen der epitaktisch 60 drei verschiedenen Nachteilen:
aufgebrachten Schicht liegenden, als Senken-
----■■--■ a)
Teile der ersten dielektrischen Oxydschicht (3) und die von ihr freigelassenen umdotierten Bereiche (9, 6) der epitaktisch niedergeschlagenen Schicht (2) aufgebracht, mittels einer zweiten Maske (4 a) mit engen geradlinigen öffnungen (11, 12) zu beiden Seiten jedes Kanals werden die dielektrischen Oxvdschichten bis auf die Höhe der die
DE1965J0028540 1964-07-08 1965-07-08 Verfahren zum herstellen einer grossen stueckzahl von gegeneinander isolierten feldeffekt-transistoren Expired DE1288197C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US381190A US3341375A (en) 1964-07-08 1964-07-08 Fabrication technique

Publications (2)

Publication Number Publication Date
DE1288197B DE1288197B (de) 1975-08-28
DE1288197C2 true DE1288197C2 (de) 1975-08-28

Family

ID=23504057

Family Applications (1)

Application Number Title Priority Date Filing Date
DE1965J0028540 Expired DE1288197C2 (de) 1964-07-08 1965-07-08 Verfahren zum herstellen einer grossen stueckzahl von gegeneinander isolierten feldeffekt-transistoren

Country Status (4)

Country Link
US (1) US3341375A (de)
DE (1) DE1288197C2 (de)
FR (1) FR1441042A (de)
GB (1) GB1094693A (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1564608B2 (de) * 1966-05-23 1976-11-18 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen eines transistors
US3633269A (en) * 1969-06-24 1972-01-11 Telefunken Patent Method of making contact to semiconductor devices
US3776786A (en) * 1971-03-18 1973-12-04 Motorola Inc Method of producing high speed transistors and resistors simultaneously
JP2002049161A (ja) * 2000-08-04 2002-02-15 Clariant (Japan) Kk 被覆層現像用界面活性剤水溶液

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2815462A (en) * 1953-05-19 1957-12-03 Electronique Sa Soc Gen Method of forming a film supported a short distance from a surface and cathode-ray tube incorporating such film
US2970896A (en) * 1958-04-25 1961-02-07 Texas Instruments Inc Method for making semiconductor devices
NL127213C (de) * 1960-06-10
US3193418A (en) * 1960-10-27 1965-07-06 Fairchild Camera Instr Co Semiconductor device fabrication
US3121808A (en) * 1961-09-14 1964-02-18 Bell Telephone Labor Inc Low temperature negative resistance device

Also Published As

Publication number Publication date
DE1288197B (de) 1975-08-28
GB1094693A (en) 1967-12-13
FR1441042A (fr) 1966-06-03
US3341375A (en) 1967-09-12

Similar Documents

Publication Publication Date Title
DE60132994T2 (de) Verfahren zur herstellung eines leistungs-mosfets
DE19654738B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE2745857C2 (de)
DE2317577C2 (de) Verfahren zur Herstellung dielektrisch isolierter Halbleiteranordnungen
DE2160427C3 (de)
EP0001574B1 (de) Halbleiteranordnung für Widerstandsstrukturen in hochintegrierten Schaltkreisen und Verfahren zur Herstellung dieser Halbleiteranordnung
DE3327301A1 (de) Integrierte halbleiterschaltung und verfahren zu ihrer herstellung
DE2916098A1 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE3116268C2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE3402629A1 (de) Verfahren zur herstellung einer halbleitereinrichtung
DE2517690B2 (de) Verfahren zum Herstellen eines Halbleiterbauelements
DE2749607B2 (de) Halbleiteranordnung und Verfahren zu deren Herstellung
DE2642770A1 (de) Herstellung von halbleiteranordnungen
DE2926334C2 (de)
DE1764847B2 (de) Verfahren zum Herstellen einer Halbleiteranordnung
DE3038571C2 (de) Zenerdiode
DE1514350B1 (de) Feldeffekttransistor mit einem mehrere parallele Teilstromwege enthaltenden Stromweg steuerbarer Leitfaehigkeit
DE2954543C2 (de)
DE1464395B2 (de) Feldeffekt-Transistor
DE1901186A1 (de) Integrierte Schaltung und Verfahren zu deren Herstellung
DE1288197C2 (de) Verfahren zum herstellen einer grossen stueckzahl von gegeneinander isolierten feldeffekt-transistoren
DE2058442C3 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE2752335A1 (de) Verfahren zur herstellung eines sperrschicht-feldeffekttransistors
DE2911726A1 (de) Halbleitervorrichtung und verfahren zu deren herstellung
DE1564136C3 (de) Verfahren zum Herstellen von Halbleiterbauelementen

Legal Events

Date Code Title Description
C2 Grant after previous publication (2nd publication)