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Statischer Zähler zur Vorwärts- und Rückwärtszählung Zusatz zum Patent:
1247 395 Gegenstand des Hauptpatents 1 247 395 ist ein statischer Zähler zur Vorwärts-
und Rückwärtszählung bei beliebiger Voreinstellung mit einer Vielzahl dualer Zählstufen,
die jeweils aus einer ersten, als Vorspeicher bezeichneten Teilstufe und einer zweiten,
als Hauptspeicher bezeichneten Teilstufe bestehen, wobei der Hauptspeicher das Zählsignal
der betreffenden Binärstelle angibt.
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Dieser statische Zähler ist aus einer jede Zustandsänderung eines
Zählsignals angebenden Eingangsgatterschaltung und den eigentlichen dieser Eingangsgatterschaltung
nachgeschalteten Zählstufen aufgebaut. Die zweite bis n-te Zählstufe ist dabei von
den Schaltzuständen der Speicher der jeweils unmittelbar vorhergehenden Zählstufe
sowohl für eine Weiterschaltung als auch für eine selbsttätige Zählrichtungsbestimmung
ansteuerbar. Die der Eingangsgatterschaltung unmittelbar folgende, als Eingangs-zahlstufe
bezeichnete erste Zählstufe wird dagegen nach Maßgabe eines Zählrichtungssignals
und dem Zustand der ihr vorgeschalteten Eingangsgatterschaltung eingestellt.
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Dadurch. daß die Eingangszählstufe außer den für die Einstellung dieser
Stufe notwendigen Zählinkrementen noch ein Richtungssignal erhält, wird der Vor-
und Hauptspeicher in einer ganz bestimmten Weise beaufschlagt. Aus der Zustandskombination
dieser beiden Speicherinhalte wird die folgende Zählstufe weitergeschaltet, ohne
daß diese noch ein Zählrichtungssignal benötigt. Analog arbeiten alle nachfolgenden
Zählstufen des statischen Zählers.
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Auf diese Weise ergibt sich der Vorteil, daß zwei gegensätzliche Zählrichtungssignale
auch bei sehr dichter Aufeinanderfolge nicht zu falschen Zählungen in den höheren
Zählstufen des Zählers führen, da es zur Berücksichtigung der neuen Zählrichtung
bereits ausreicht, die Eingangszählstufe richtig einzustellen. Die der Eingangszählstufe
nachgeschalteten weiteren Zählstufen schalten sich unabhängig von einer eventuellen
Zählrichtungsänderung in der Eingangsstufe nur nach Maßgabe des Speicherinhalts
der jeweils unmittelbar vorhersehenden Zählstufe fort.
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Der Zählerstand dieses statischen Zählers ist an den Ausgängen der
einzelnen Zählstufen im natürlichen Binärkode abnehmbar; der Zähler zählt also .
über den gesamten Zählbereich in Potenzen der Zahl 2. Um den Zählerstand eines solchen
statischen Zählers aber auch unmittelbar@als Dezimalzahl abnehmen zu können. können
die Ausgänge der einzelnen Zählstufen über geeignete Schaltmatrizen verschlüsselt
werden. Sollen jedoch größere Dezimalzahlen. die mehrere Dekaden umfassen. am Ausgang
des Zählers abgenommen werden, so ist der Schaltungsaufwand eines solchen aus dualen
Zählstufen aufgebauten statischen Zählers und der notwendigen Verschlüsselungsmatrizen
beträchtlich.
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Aufgabe der Erfindung ist es daher, für einen derartigen statischen
Zähler einen hinsichtlich Schaltungsaufwand und Betriebsweise möglichst einfachen
Aufbau anzugeben, der die Zählung nach einem beliebigen Zahlensystem, insbesondere
dem Dezimalsystem, ermöglicht.
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Bei einem statischen Zähler zur Vorwärts- und Rückwärtszählung bei
beliebiger Voreinstellung mit einer Vielzahl von Zählstufen und einer Eingangsgatterschaltung,
der die eigentlichen Zählstufen nachgeschaltet sind, von denen die zweite bis n-te
Zählstufe sowohl für eine Weiterzählung als auch für eine selbsttätige Zählrichtungsbestimmung
von den Schaltzuständen der Speicher der jeweils unmittelbar vorhergehenden Zählstufen
steuerbar ist, während die der Eingangsgatterschaltung folgende Eingangszählstufe
nach Maßgabe eines Zählrichtungssignals und dem Zustand der ihr vorgeschalteten
Eingangsgatterschaltung einstellbar ist nach Patent 1247 395, ist diese Aufgabe
gemäß der Erfindung dadurch gelöst, daß zur Zählung nach einem beliebigen Zahlensystem.
insbesondere dem Dezimalsystem, die einzelnen Zählstufen aus K Teilstufen
aufgebaut sind,
wobei sich die jeweilige Größe von K getrennt für
jede einzelne Zählstufe aus dem gewünschten Zahlensystem des Zählers ergibt, und
daß die Teilstufen aller Zählstufen untereinander gleich sind.
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Zur Ausgabe des jeweiligen Zählerstandes sind nach einer Weiterbildung
der Erfindung die Ausgänge der Teilstufen mindestens jeder zweiten Zählstufe auf
Dekodiermatrizen geschaltet.
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Die" aus zwei Teilstufen bestehenden dualen Zählstufen des statischen
Zählers werden durch eine größere Zahl von Teilstufen enthaltende nichtduale Zählstufen
ersetzt. Sind bei der aus zwei Teilstufen aufgebauten dualen Zählstufe jeweils zwei
Schaltzustände zu unterscheiden, so sind bei einer aus K Teilstufen aufgebauten
Zählstufe nach K Zählzustände dieser Zählstufe zu unterscheiden. Die einzelnen Zählstufen
sind also nicht mehr jeweils einer Potenz der Zahl 2, sondern einer beliebigen Zahl,
vorzugsweise der Zahl 10, zugeordnet.
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In einer bevorzugten Ausführungsform der Erfindung ist eine Dezimalzählstufe
aus einer fünf Teilstufen enthaltenden Zählstufe und einer ihr zugeordneten heikömmlichen
dualen Zählstufe aufgebaut. Bei einer solchen Dezimalstufe' sind die zehn Ausgänge
der fünf Teilstufen auf eine einfache Dekodiermatrix geschaltet, an deren Ausgängen
unmittelbar die einer ersten Dekade entsprechenden Dezimalziffern abnehmbar sind.
Ein z. B. aus nur drei solchen Dezimalstufen aufgebauter statischer Zähler ermöglicht
damit die Zählung und Unterscheidung von 1000 Zählerständen.
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In einer weiteren Ausführungsform der Erfindung ist der statische
Zähler aus drei je aus einer ersten aus fünf Teilstufen aufgebauten Zählstufe, einer
dualen Zählstufe und einer aus drei Teilstufen aufgebauten weiteren Zählstufe bestehenden
Zähleinheiten aufgebaut. Werden diese drei so aufgebauten Zähleinheiten hintereinandergeschaltet,
wobei jeweils die erste aus fünf Teilstufen aufgebaute Zählstufe über eine zusätzliche
duale Zählstufe angesteuert werden muß, so ergibt sich ein sinngemäß als Hexagesimal-Zähler
zu bezeichnender Zähler, der an Stelle dreier Dekaden drei Hexaden mit jeweils 60
Zählerständen aufweist.
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Mit der ersten Hexade können damit z. B. Sekunden, mit der zweiten
Hexade Minuten und mit der dritten Hexade Grad oder Stunden gezählt werden.
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Durch die Kombination einer aus zwei Teilstufen bestehenden dualen
Zählstufen mit einer aus einer ungeradzahligen Anzahl von Teilstufen bestehenden
Zählstufe wird erreicht, daß nur die Ausgänge der aus einer ungeradzahligen Anzahl
von Teilstufen zusammengesetzten Zählstufe ausgewertet, d. h. zum Beispiel an eine
Dekodiermatrix geschaltet werden müssen. Die Ausgänge der dualen Zählstufen werden
dagegen zur Steuerung der ihr folgenden Zählstufen nur an die Eingänge dieser Zählstufen
geschaltet.
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Die aus mehreren Teilstufen bestehenden Zählstufen arbeiten mit einem
von den herkömmlichen Ringzählern bekannten Kode, der im wesentlichen darauf beruht,
daß die einzelnen Teilstufen, beginnend mit der ersten Teilstufe, nacheinander gesetzt
werden und, nachdem alle Teilstufen gesetzt sind, beginnend mit der ersten Teilstufe,
nacheinander wieder gelöscht werden.
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Durch einen solchen Aufbau des statischen Zählers sind z. B. für eine
Dezimalz4hlstufe nur die fünf Teilstufen einer nichtdualen und die zwei Teilstufen
einer dualen Zählstufe nötig. Dabei sind lediglich die Ausgänge der nichtdualen
Zählstufe über die Dekodiermatrix auszuwerten, womit ein denkbar einfacher Aufbau
erzielbar ist.
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Bei einem aus dualen Zählstufen aufgebauten Zähler müssen dagegen
die Ausgänge von vier aus je zwei Teilstufen bestehenden Zählstufen über eine Dekodiermatrix
ausgewertet werden, um den jeweiligen Zählerstand als Dezimalzahl ablesen zu können.
Da vier duale Zählstufen bei normalem Betrieb 16 Zählinkremente zählen, müssen außerdem
besondere schaltungstechnische Maßnahmen zwischen den Zählstufen vorgesehen werden,
die eine Weiterschaltung auf die nächste Dekade bereits nach dem zehnten Zählinkrement
bewirken.
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Alles Nähere der Erfindung wird an Hand eines in der Zeichnung dargestellten
Ausführungsbeispiels erläutert. Im einzelnen zeigt F i g. 1 einen aus mehreren Dekaden
bestehenden Vorwärts- und .Rückwärts-Dezimalzähler und F i g. 2 den Aufbau einer-
aus mehreren Teilstufen bestehenden Zählstufe mit NAND-Gliedern.
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Der in F i g. 1 dargestellte Dezimalzähler besteht aus einer Eingangsgatterschaltung
EG, einer ersten aus fünf Teilstufen El, E2, E3, E4 und E5 bestehenden Eingangszählstufe
E, einer aus zwei Teilstufen X1 und X2 aufgebauten dualen Folgezählstufe X, einer
aus ebenfalls fünf Teilstufen Y, Y, Y, Y4 und Y
bestehenden Folgezählstufe
Y, einer aus zwei Teilstufen Z1 und Z2 bestehenden dualen Folgezählstufe Z und einer
aus ebenfalls fünf Teilstufen Q1, Q2, Q3, Q4 und Q5 bestehenden letzten Folgezählstufe
Q. Die Ausgänge der Zählstufen E, Y und Q sind jeweils über den Zählstufen zugeordnete
Dekodiermatrizen Ml, M2 und M3 auf die Dezimalziffern jeweils einer Dekade
angebende Ausgänge geschaltet. Die Eingangsgatterschaltung EG wird von dem eigentlichen
Zählsignal z und z und die Eingangszählstufe E von den Ausgangssignalen der Eingangsgatters_chaltung
EG und dem Zählrichtungssignal R bzw. R angesteuert. Die Eingangsgatterschaltung
und alle Zählstufen des Dezimalzählers sind außerdem mit einem der Nullsetzung oder
Voreinstellung des Zählers dienenden Eingang N verbunden.
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Eine in F i g. 2 näher dargestellte, aus mehreren Teilstufen bestehende
Zählstufe ist ähnlich der im Hauptpatent beschriebenen Zählstufen in einfacher Weise
aus NAND-Gliedern aufgebaut. Die erste Teilstufe der hier als Beispiel gewählten
Folgezählstufe Y besteht aus als Speicher wirkenden NAND-Gliedern 15 und 16, die
von NAND-Gliedern 11, 12, 13 und 14 beaufschlagt werden. Die drei Eingänge des NAND-Glieds
11 sind dabei mit den Anschlüssen a, e und c, die drei Eingänge des NAND-Glieds
12 mit den Anschlüssen b, f und c, die Eingänge des NAND-Glieds 13 mit den
Anschlüssen a, g und d und die Eingänge des NAND-Glieds
14 mit den Anschlüssen b, h und d verbunden. Die Ausgänge der NAND-Glieder
11 und 12 und der NAND-Glieder 13 und 14 sind bei Ausführung
der Schaltung in DTL-Schaltkreistechnik jeweils miteinander verbünden, wobei diese
Verbindung die logische Funktion eines UND-Glieds aufweist, und auf jeweils einen
Eingang der NAND-Glieder 15 und 16 geführt. Die anderen beiden Eingänge
des NAND-Glieds 15 sind mit einer der Voreinstellung dienenden Leitung Vel und dem
mit v bezeichneten Ausgang des NAND-Glieds 16 verbunden. Die anderen beiden
Eingänge des NAND-Glieds 16
sind mit einer weiteren der Voreinstellung
dienenden Leitung Ve2 und dem mit u bezeichneten Ausgang des NAND-Glieds
15 verbunden. An den mit u und v bezeichneten Ausgängen der NAND-Glieder
15 und 16 sind die Signale hl und y, der ersten Teilstufe Y, abnehmbar.
Die zweite Teilstufe Y.2 ist in analoger Weise wie die Teilstufe Yi aus NAND-Gliedern
21,
22, 23, 24, 25 und 26 aufgebaut. Die in F i g. 2 nicht gezeigten
Teilstufen Y3, Y4 und die dargestellte Teilstufe Y sind in gleicher Weise
wie die beiden ersten Teilstufen Y und Y2 aufgebaut.
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Die in F i g. 2 gezeigte gegenseitige Verdrahtung der einzelnen Teilstufen
untereinander und der gesamten aus diesen Teilstufen bestehenden Zählstufe Y mit
den vorhergehenden und nachfolgenden Zählstufen geht aus den der Betriebsweise zugrunde
liegenden logischen Funktionen hervor.
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Bei der Weiterschaltung der einzelnen Teilstufen einer Zählstufe wird
der von herkömmlichen Ringzählern bekannte Kode angewendet. Die Teilstufen einer
Zählstufe werden also, beginnend mit der ersten Teilstufe, durch je ein Zählinkrement
nacheinander gesetzt und, nachdem alle Teilstufen gesetzt sind, beginnend mit der
ersten Teilstufe, nacheinander wieder gelöscht. Es gelten daher allgemein die folgenden
logischen Funktionen unter Benutzung der an Hand der in F i g. 2 näher dargestellten
Zählstufe Y eingeführten Bezeichnungen.
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Die logischen Funktionen für Teilstufen mit ungeradzahligem Index
U = 1, 3, 5
... lauten:
| » YU - (XPAXKAYU-1) V(XPAXKAYU+1) |
| YÜ = (XPAXK AY"-1) V (XPA XKA Yu+1) |
Die logischen Funktionen für Teilstufen mit geradzahligem Index G = 2, 4, 6
... lauten:
| YG = (XPAXKAYG-1)V (XPAXKA YG+1) |
| YG = (XPAXKA YG-1) V (XP AXKA
YG+1) |
Die hierbei auftretenden undefinierten Schaltvariablen Y5,., = Y6 und
Y -1 = Yo sind durch Yo
= Y, Yo
= Y, Y = Y und
Y = Y .
zu
ersetzen.
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Für Zählstufen mit gerader Anzahl von Teilstufen lauten die logischen
Funktionen:
| YI,I = (XP AXK AYu-1) V (XP AXK AYu+I) |
| Yü = (XP A XK AYu-1) V (XP AXK A Yu+l) |
| YG = (XP A XK AYG-1) V (XP AXK A YG+l) |
| Yj = (XP A XK A YG-1) V (XP A XK A YG-1) |
wobei diese logischen Funktionen im Falle einer dualen Zählstufe, die also nur zwei
Teilstufen enthält, mit den im Hauptpatent angegebenen logischen Funktionen identisch
sind.
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Die Verwendung von Zählstufen mit einer geraden Anzahl von Teilstufen
K > 2 ist jedoch nicht zweckmäßig, da sie durch je zwei Zählstufen mit einer Teilstufenanzahl
von 2 und ersetzt werden können, die einfacher zu dekodieren
sind.
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Die in F i g. 2 im Zusammenhang mit den dort dargestellten Teilstufen
Y, Y, Y, Y4 und
Y gezeigten und mit
a, b, e, d, e, f, g, h,
u und
v bezeichneten Anschlüsse der einzelnen Teilstufen sind in folgender
Weise mit Signalen zu beaufschlagen:
| a b c d e f y h u v Bei Verwendung als |
| R R P P I Eu-, Eu+l Eu-, Eu+I Eu Eu
Eu-Teilstufe |
| R R P P EG-1 EG+1 EG-1 EG+I -EG EG EG-Teilstufe |
| XP XP X, XK Yu-1 Yu+l Yu+l Yu-l@ Yu YU Yu-Teilstufe |
| XP XP XK AK YG-1 YG+l YG+I YG-1 YG YG YG-Teilstufe |
Dabei bedeuten R und R die Zählrichtungssignale, P und P die Ausgangssignale der
Eingangsgatterschaltung
EG, Eu und Eu die Ausgangssignale einer Teilstufe
mit ungeradzahligem Index U, EG und EG die Ausgangssignale einer Teilstufe mit geradzahligem
Index G einer Eingangszählstufe
E, XP und XP die Ausgangssignale einer Teilstufe
mit dem beliebigen Index
P < K, XK und XK die Ausgangssignale der jeweils
letzten Teilstufe einer aus K Teilstufen auf gebauten Zählstufe
X, Yu und
fu die Ausgangssignale einer Teilstufe mit dem ungeradzahligen Index U und YG und
YG die Ausgangssignale einer Teilstufe mit geradzahligem Index G einer Folgezählstufe
Y.
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Aus dieser Aufstellung der den einzelnen Anschlüssen a, b, c, d,
e, j; g, h, u und v zugeordneten Signale ergibt sich zwangsweise
die aus der F i g. 2 prinzipiell zu entnehmende gegenseitige Verdrahtung der einzelnen
Teilstufen.
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Die in F i g. 1 dargestellten dekadischen Dekodiermatrizen Ml, M2
und M3 sind jeweils als UND-Matrizen mit 10 Eingängen Y1, Y1, Y2
...
Y5 und 10 Ausgängen 0, 1, 2, 3, 4, 5, 6, 7, 8 und 9 ausgebildet, die entsprechend
den nachfolgenden Formeln miteinander über UND-Glieder, z. B. über Dioden, verbunden
sind.
| 0 = Y5 A Y1 |
| 1 =YIAY2 |
| 2 = Y2 A Y3 |
| 3 = YaAY4 |
| 4 = Y4 A Y5 |
| 5 = Y5 A Y, |
| 6=YIAY2 |
| 7 = y2,& y3 |
| 8 = Y3 A Y4 |
| 9 = Y4 A Y5 |
An Hand der nachstehend aufgeführten Tabelle erscheinen an den Ausgängen der verschiedenen
Teilstufen der einzelnen Zählstufen des in F i g. 1 dargestellten Vorwärts- und
Rückwärts-Dezimalzählers die aufgeführten binären Zustände, denen die an den Ausgängen
der Dekodiermatrizen abnehmbaren und in der Tabelle ebenfalls aufgeführten Dezimalzahlen
entsprechen.
| REG E, EZ E3E4E5 XI X2 Y;YZY3y4y Z, Z, Q,Q=Q3Q4Q5 Dezim.Zahl. |
| L 0 0 0 0 L L 0 L 0 0 0 0 L 0 L 0 0 0
0 L -2 (998) |
| L L 0 0 0 0 L 0 L 0 0 0 0 L 0 L 0 0 0
0 L -1 (999) |
| 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 |
| 0 L L 0 0 0 0 0 0 0 0 0-0 0 0 0 0 0 0 0 0 1 |
| 0 0 L L 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 2 |
| 0 L L L L 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 3 |
| 0 0 L L L L 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 4 |
| 0 L L L L L L L 0 0 0 0 0 0 0 0 i 0 0 0 0 0 5 |
| 0 -0 0 L L L L I L .0 0 0 0. 0 0 0 .0 0 0 0. 0 0 6 . |
| 0 L L 0 0 0 0 L L L 0 0 0 0 0 0 0 0 0 0 0 Il |
| 0 .0 L L 0. 0 0 L .L L 0 0. 0 0 ! 0 .0 0 0 0.
0 0 12. |
| 0 L 0 0 L L L 0 L L L L 0 0 0 0 L L 0 0 0 237 |
| L 0 0 L L L L 0 L L L L 0 0 0 0 L L 0 0 0 236 |
| L L L L L L L 0 L L L L 0 0 0 0 L L 0 0 0 235 |
| L 0 L L L L 0 L L L L L 0 0 0 0 I L L 0 0 0 234 |
Diese Darstellung gilt sinngemäß für einen Dezimalzähler mit beliebiger Anzahl von
Dekaden oder auch den bereits erwähnten Hexagesimal-Zähler bzw. einen Zähler mit
beliebig gewählter Darstellungsform des Zählerstandes.