DE112022001509T5

DE112022001509T5 - Bypass-schaltung zur verbesserung der schaltgeschwindigkeit

Info

Publication number: DE112022001509T5
Application number: DE112022001509.8T
Authority: DE
Inventors: Ravindranath D. Shrivastava; Simon Willard; Peter Bacon
Original assignee: PSemi Corp
Current assignee: PSemi Corp
Priority date: 2021-03-15
Filing date: 2022-03-09
Publication date: 2024-04-11
Also published as: US11329642B1; US20240030906A1; WO2022197510A1; US20220321113A1; CN117044110A; US11777485B2

Abstract

Es werden Verfahren und Vorrichtungen zum Verbessern der Schaltgeschwindigkeit von Hochfrequenz-FET-Schalterstapeln offenbart. Die beschriebenen Verfahren und Vorrichtungen basieren auf der Überbrückung von Drain-Source-Widerständen, wenn der FET-Schalterstapel von einem EIN- zu einem AUS-Zustand übergeht. Es werden auch mehrere Implementierungen der offenbarten Lehren vorgestellt.

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
Die vorliegende Anmeldung beansprucht die Priorität der am 15. März 2021 eingereichten US-Patentanmeldung Nr. 17/202,003 mit dem Titel „BYPASS CIRCUITRY TO IMPROVE SWITCHING SPEED“, die hier durch Bezugnahme im vollen Umfang einbezogen ist.
GEBIET
Die vorliegende Offenbarung bezieht sich auf Hochfrequenz-(HF-)Schalter, insbesondere auf Bypass-Schaltungen zur Verbesserung der Schaltgeschwindigkeit von HF-Schaltern.
HINTERGRUND
1A zeigt einen FET-Schalterstapel (100A) gemäß dem Stand der Technik mit Transistoren (T1, ..., Tm1, Tm2, ..., Tn), Drain-Source-Widerständen (Rd1, ..., Rdm1, Rdm2, ..., Rdn), einem gemeinsamen Gate-Bypass-Schalter (140) mit Gate-Widerständen (Rg1, ..., Rgk), die über entsprechende Gate-Bypass-Schalter (Sg1, ..., Sgk) gekoppelt sind. Der gemeinsame Gate-Bypass-Schalter (140) ist über ein Gate-Widerstandsnetz (130) mit Transistoren (T1, ..., Tm1, Tm2, ..., Tn) gekoppelt. Die Transistoren (Tm1, Ym2)) sind benachbarte Transistoren. Dem Fachmann ist bekannt, dass die Verwendung größerer Gate-Widerstände in FET-Schalterstapeln mehrere Vorteile hat, z.B. eine verbesserte Linearität und eine verbesserte Einfügedämpfung. Die Kombination eines größeren Gate-Widerstands mit der Gate-Kapazität des Transistors führt jedoch zu einem langsameren Übergang der Transistoren innerhalb des FET-Schalterstapels von einem Zustand (z.B. EIN oder AUS) in einen anderen. Daher können Gate-Bypass-Schalter (Sg1, ..., Sgk) eingesetzt werden, um die entsprechenden Gate-Widerstände während des Übergangs zu überbrücken und somit die Gesamtübergangsgeschwindigkeit des FET-Schalterstapels (100A) zu verbessern.
Wenn der FET-Schalterstapel (100A) vom EIN- in den AUS-Zustand wechselt, befinden sich die Drain-Source-Widerstände (Rd1, ..., Rdm1, Rdm2, ..., Rdn) in den Ladepfaden der entsprechenden Bauelement-Gate-Kondensatoren (Cg1, ..., Cgm1, Cgm2, ..., Cgn) (nicht in 1A dargestellt). Die Gesamtschaltgeschwindigkeit vom EINzum AUS-Zustand hängt daher von der RC-Zeitkonstante ab, die durch die Kombination jedes Drain-Source-Widerstands mit dem entsprechenden Gate-Kondensator des Bauelements bestimmt wird. Eine solche Schaltgeschwindigkeit kann aufgrund der strengen Designanforderungen von HF-Schaltungen, in denen FET-Schalter eingesetzt werden, immer noch nicht ausreichend sein. Dies ist häufig der Fall, auch wenn die Schaltgeschwindigkeit durch die Gate-Bypass-Schalter bereits verbessert wurde.
Zur weiteren Verdeutlichung des oben erwähnten Punktes wird auch auf die 1 B und 1C verwiesen, in denen der Einfachheit halber nur der Transistor (T1), dargestellt durch seinen Gate-Kondensator (Cg1), der mit dem entsprechenden Drain-Source-Widerstand (Rd1) in Reihe geschaltet ist, gezeigt ist. Um den FET-Schalterstapel (100A) von 1A in den EIN-Zustand zu versetzen, wird eine Spannung (Von), z.B. 4 V, an den Eingangsanschluss (in) angelegt. Um den FET-Schalter (100A) in den AUS-Zustand zu schalten, wird außerdem eine Spannung (Voff), z.B. -3,4 V, an den Eingangsanschluss (in) angelegt.
Bezugnehmend auf 1B befindet sich, wenn der FET-Schalterstapel (100A) vom EIN- in den AUS-Zustand übergeht, der Schalter (Sg1) während eines bestimmten Schaltzeitfensters (Ts) in einem EIN-Zustand (d.h. geschlossen), und der Transistor-Gate-Kondensator (Cg1) wird durch einen Strom (11) mit einer Zeitkonstante geladen, die im Wesentlichen gleich Rd1*Cg1 ist. Im stationären Zustand und unter der Annahme, dass sich der Schalter (Sg1) immer noch im EIN-Zustand (d.h. geschlossen) befindet, wird der Gate-Kondensator (Cg1) mit einer Spannung geladen, die im Wesentlichen gleich Voff ist, z.B. -3,4 V, wobei praktisch kein Strom durch den Widerstand (Rd1) fließt. Mit anderen Worten, der Gate-Anschluss des Transistors (T1), der in den 1B - 1C als Punkt (G) dargestellt ist, liegt auf einer Spannung (Voff) von z. B. -3,4 V, und als Folge davon befindet sich der FET-Schalterstapel (100A) von 1A in einem stationären AUS-Zustand (d.h. offen). Die Zeit bis zum Erreichen des stationären Zustands kann jedoch zu lang sein, um strenge Schaltzeitanforderungen zu erfüllen. Wenn der Schalter (Sg1) vom EIN- in den AUS-Zustand schaltet, bevor er den stationären Zustand erreicht, wie in 1C gezeigt, fließt immer noch ein Strom (I2) durch den Widerstand (Rd1) gemäß einer Zeitkonstante, die nun im Wesentlichen gleich (Rg1+Rd1)*Cg1 ist. Infolgedessen kann die Spannung am Punkt (G), d.h. am Gate-Anschluss des Transistors (T1), je nach Dauer des Bypass-Schaltfensters (Ts) auf eine höhere Spannung (z. B. -1,8 V) zurückschnellen, was bedeutet, dass der Schalterstapel eine längere Zeit benötigt, um den stationären AUS-Zustand zu erreichen.
Um das oben Gesagte weiter zu verdeutlichen, wird auf 2 verwiesen, in der die Kurven (210, 220) die Spannung am Punkt G, d.h. am Gate-Anschluss des Transistors (T1) von 1A, in den 1B-1C als Funktion der Zeit und für zwei verschiedene Bypass-Schaltfenster (Ts1, Ts2) darstellen. Das Bypass-Schaltfenster (Ts1) ist kürzer als das Bypass-Schaltfenster (Ts2). Die Punkte (A, B) zeigen die Punkte, an denen die Spannung am Punkt (G) zurückschnellt, weil der Gate-Bypass-Schalter ausgeschaltet wurde, bevor der FET-Schalterstapel den stationären Zustand erreicht. Wie in 2 zu sehen ist, ist das Zurückschnellen der Spannung am Punkt (A) stärker ausgeprägt als am Punkt (B). Mit anderen Worten: Um das Zurückschnellen der Gate-Klemmenspannung zu verringern, ist ein längeres Fenster für den Bypass-Schalter erforderlich, was mit den oben erwähnten strengen Anforderungen an die Schaltgeschwindigkeit von HF-Schaltungen, die FET-Schalterstapel einsetzen, in Konflikt geraten kann.
In Anbetracht der obigen Ausführungen besteht die Notwendigkeit, a) die Schaltgeschwindigkeit in HF-Schaltungen zu verbessern und b) das Problem des Zurückschnellens der Gate-Anschlüsse zu vermeiden, das in FET-Schalterstapeln beim Übergang von EIN zu AUS auftritt, wie oben beschrieben.
KURZDARSTELLUNG
Die vorgestellten Methoden und Vorrichtungen bieten praktische Lösungen für die oben genannten Probleme.
Gemäß einem ersten Aspekt der Offenbarung wird ein Hochfrequenz-(HF-)Feldeffekttransistor-(FET-)Schalterstapel bereitgestellt, der umfasst: mehrere FET-Transistoren, die in einer gestapelten Konfiguration angeordnet sind, einen oder mehrere erste Drain-Source-Widerstände, die über entsprechende Drain-Source-Anschlüsse von FET-Transistoren der mehreren FET-Transistoren gekoppelt sind, und einen oder mehrere Drain-Source-Bypass-Schalter, die über einen oder mehrere entsprechende erste Drain-Source-Widerstände gekoppelt sind.
Gemäß einem zweiten Aspekt der vorliegenden Offenbarung wird ein Verfahren zum Verbessern der Geschwindigkeit des Übergangs eines FET-Schalterstapels von einem EIN-Zustand in einen AUS-Zustand offenbart, wobei der FET-Schalterstapel mehrere FET-Transistoren enthält, die in einer gestapelten Konfiguration angeordnet sind, wobei ein oder mehrere Drain-Source-Widerstände über Drain-Source-Anschlüsse von entsprechenden FET-Transistoren der mehreren FET-Transistoren gekoppelt sind, wobei das Verfahren umfasst: Koppeln eines oder mehrerer Drain-Source-Bypass-Schalter über entsprechende Drain-Source-Anschlüsse der mehreren FET-Transistoren, Überführen der mehreren FET-Transistoren vom EIN-Zustand in den AUS-Zustand, Schließen des einen oder der mehreren Drain-Source-Bypass-Schalter, um den einen oder die mehreren Drain-Source-Widerstände zu überbrücken, und Öffnen des einen oder der mehreren Drain-Source-Bypass-Schalter, nachdem der FET-Schalterstapel einen stationären AUS-Zustand erreicht hat.
Weitere Aspekte der Offenbarung sind in der Beschreibung, den Zeichnungen und den Ansprüchen der vorliegenden Anmeldung enthalten.
BESCHREIBUNG DER ZEICHNUNGEN

1A zeigt einen FET-Schalterstapel gemäß dem Stand der Technik.
Die 1B - 1C zeigen eine Darstellung eines vereinfachten Teils des FET-Schalterstapels von 1A.
2 zeigt Kurven, die den zeitlichen Verlauf der Gate-Anschlussspannung eines Transistors innerhalb des Schalterstapels von 1A darstellen.
3A zeigt einen beispielhaften FET-Schalterstapel gemäß einer Ausführungsform der vorliegenden Offenbarung.
Die 3B - 3C zeigen beispielhafte Zeitdiagramme gemäß einer Ausführungsform der vorliegenden Offenbarung.
4 zeigt eine beispielhafte Kurve, die die Veränderung des Gate-Anschlusses eines Transistors innerhalb eines Schalterstapels in Abhängigkeit von der Zeit darstellt, gemäß einer Ausführungsform der vorliegenden Offenbarung.
5A zeigt einen beispielhaften FET-Schalterstapel gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
5B zeigt beispielhafte Zeitdiagramme gemäß einer Ausführungsform der vorliegenden Offenbarung.
5C zeigt einen beispielhaften FET-Schalterstapel gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung.
5D zeigt beispielhafte Zeitdiagramme gemäß einer Ausführungsform der vorliegenden Offenbarung.
Die 6A - 6B zeigen beispielhafte Schaltsteuerungen gemäß Ausführungsformen der vorliegenden Offenbarung.
6C zeigt beispielhafte Zeitdiagramme gemäß einer Ausführungsform der vorliegenden Offenbarung.
6D zeigt eine beispielhafte Schaltsteuerschaltung gemäß Ausführungsformen der vorliegenden Offenbarung.
6E zeigt beispielhafte Zeitdiagramme gemäß einer Ausführungsform der vorliegenden Offenbarung.
Die 7A - 7B zeigen beispielhafte Layouts von Transistoren gemäß Ausführungsformen der vorliegenden Offenbarung.

AUSFÜHRLICHE BESCHREIBUNG
3A zeigt einen beispielhaften FET-Schalterstapel (300A) gemäß einer Ausführungsform der vorliegenden Offenbarung. Der FET-Schalterstapel (300A) umfasst Transistoren (T1, ..., Tm1, Tm2, ..., Tn), Drain-Source-Widerstände (Rd1, ..., Rdm1, Rdm2, ..., Rdn), einen gemeinsamen Gate-Bypass-Schalter (340) mit Gate-Widerständen (Rg1, ..., Rgk), die über entsprechende Gate-Bypass-Schalter (Sg1, ..., Sgk) gekoppelt sind. Der gemeinsame Gate-Bypass-Schalter (340) ist über ein Gate-Widerstandsnetz (330) mit Transistoren (T1, ..., Tm1, Tm2, ..., Tn) gekoppelt. Die Transistoren (Rdm1, Rdm2) sind benachbarte Transistoren. Der FET-Schaltstapel (300A) umfasst ferner Drain-Source-Bypass-Schalter (Sd1, ..., Sdm1, Sdm2, ..., Sdn), die über die entsprechenden Drain-Sources der Transistoren (T1, ..., Tm1, Tm2, ..., Tn) gekoppelt sind. Der FET-Schalterstapel (300A) ist an einem Ende mit dem HF-Eingang (RF) und am anderen Ende mit der Referenzspannung (Vref) verbunden. Die Referenzspannung (Vref) kann Masse sein.
Unter weiterem Bezug auf 3A befinden sich, wie bereits erwähnt, die Drain-Source-Widerstände (Rd1, ..., Rdm1, Rdm2, ..., Rdn) in den Ladepfaden der entsprechenden Gate-Kondensatoren (Cg1, ..., Cgm1, Cgm2, ..., Cgn) (in der Figur nicht dargestellt), wenn der FET-Schaltstapel (300A) vom EIN- in den AUS-Zustand übergeht. Die Gesamtschaltgeschwindigkeit vom EIN- zum AUS-Zustand hängt daher von der RC-Zeitkonstante ab, die durch die Kombination jedes Drain-Source-Widerstands mit seinem entsprechenden Gate-Kondensator bestimmt wird. Gemäß den Lehren der vorliegenden Offenbarung werden beim Umschalten des FET-Schalterstapels (300A) vom EIN- in den AUS-Zustand die Drain-Source-Bypass-Schalter (Sd1, ..., Sdm1, Sdm2, ..., Sdn) in den EIN-Zustand geschaltet (d.h. geschlossen), wodurch die Drain-Source-Widerstände (Rd1, ..., Rdm1, Rdm2, ..., Rdn) umgangen werden. Mit anderen Worten: Die Zeitkonstante für das Aufladen der Gate-Kondensatoren der Transistoren (T1, ..., Tm1, Tm2, ..., Tn) wird verkürzt, was zu der gewünschten verbesserten Gesamtschaltgeschwindigkeit führt.
Zur weiteren Verdeutlichung des oben dargestellten Konzepts wird auf die 3B und 3C verwiesen, in denen der Einfachheit halber nur der Transistor (T1) aus 3A dargestellt ist. Wie in den 3B - 3C gezeigt, wird der Transistor (T1) durch seinen Gate-Kondensator (Cg1) dargestellt, der in Reihe mit dem entsprechenden Drain-Source-Widerstand (Rd1) verbunden ist. Um den FET-Schalterstapel (300A) in den EIN-Zustand zu schalten, wird eine Spannung (Von), z.B. 4 V, an den Eingangsanschluss (in) angelegt, und um den Transistor (T1) in den AUS-Zustand zu schalten, wird eine Spannung (Voff), z.B. -3,4 V, an den Eingangsanschluss (in) angelegt. Ähnlich wie in den 1B - 1C beschrieben, befindet sich der Schalter (Sg1) beim Übergang des Transistors (T1) vom EIN- in den AUS-Zustand während eines bestimmten Schaltzeitfensters (Ts) im EIN-Zustand (d.h. geschlossen), wie in 3B gezeigt. Im Gegensatz zu 1B befindet sich der Schalter (Sd1) in 3B während eines solchen Übergangs ebenfalls im EIN-Zustand (d.h. geschlossen), wodurch der Drain-Source-Widerstand (Rd1) überbrückt wird, um die Übergangszeit und die Zeit bis zum Erreichen des stationären Zustands zu beschleunigen. Mit anderen Worten: Der Gate-Kondensator (Cg1) wird diesmal schneller aufgeladen als in 1B, was zu einer Verkürzung der Zeit führt, die zum Erreichen des stationären Zustands erforderlich ist. Wie in 3C gezeigt, geht der Schalter (Sd1) nach Erreichen des stationären Zustands wieder in den AUS-Zustand (d.h. offen), und da praktisch kein Strom durch die Widerstände (Rg1, Rd1) fließt, ist in diesem Fall kein Zurückschnell-Effekt zu beobachten, und die Schaltung bleibt in ihrem stationären AUS-Zustand. Dies wird in 4 weiter veranschaulicht, in der die Spannung des Gate-Anschlusses des Transistors (T1), Kurve (450), gegen die Zeit aufgetragen ist. Wie zu sehen ist, gibt es durch die Überbrückung des Drain-Source-Widerstands (Rd1) während des Übergangs vom EINzum AUS-Zustand des Transistors (T1) keinen Zurückschnell-Spannungseffekt. Zum besseren Vergleich von 2 und 4 sind auch die Bypass-Schaltfenster (Ts1, Ts2) dargestellt.
Weiter bezugnehmend auf die 3B - 3C ist in einer bevorzugten Ausführungsform die Dauer des Bypass-Schaltfensters für die Schalter (Rd1, Rg1) die gleiche, obwohl auch andere Ausführungsformen, die unterschiedliche Dauern der Bypass-Schaltfenster für solche Widerstände implementieren, denkbar sind.
5A zeigt einen beispielhaften FET-Schalterstapel (500A) gemäß einer Ausführungsform der vorliegenden Offenbarung. Das Funktionsprinzip des FET-Schalterstapels (500A) ähnelt dem des FET-Schalterstapels (300A) in 3A, wobei zusätzliche Implementierungsdetails nun in 5A gezeigt werden. Wie in 5A gezeigt, können Bypass-Drain-Source-Schalter (Sd1, ..., Sdm1, Sdm2, ..., Sdn) mit FETs (z.B. PMOS- oder NMOS-FETs) implementiert werden. Außerdem ist der FET-Schaltstapel (500A) so konfiguriert, dass er am Knoten (Cin) Schaltsteuersignale von einem ersten Schaltsteuerblock (580) empfängt, um die Zustände der Drain-Source-Bypass-Schalter (Sd1, ..., Sdm1, Sdm2, ..., Sdn) während des Betriebs zu steuern. Wie auch in 5A gezeigt, kann der erste Schaltsteuerblock (580) mit den Bypass-Drain-Source-Schaltern (Sd1, ..., Sdm1, Sdm2, ..., Sdn) über ein erstes Widerstandsnetz (560) gekoppelt sein. Außerdem ist der FET-Schalterstapel (500A) dazu konfiguriert, dass er Schaltsteuersignale von einem zweiten Schaltsteuerblock (590) zu empfangen, um den Zustand der Gate-Bypass-Schalter (Sg1, ..., Sgk) während des Betriebs zu steuern. Gemäß einer Ausführungsform der vorliegenden Offenbarung können optionale RC-Elemente (570, 570') für eine geeignete Aufteilung der HF-Spannung über den FET-Schalterstapel (500A) implementiert werden. Gemäß weiteren Ausführungsformen der vorliegenden Offenbarung können ein oder mehrere Schalter der Bypass-Drain-Source-Schalter (Sd1, ..., Sdm1, Sdm2, ..., Sdn) eine Reihenschaltung von zwei oder mehr Schaltern umfassen (z.B. ein Schalterstapel mit zwei oder mehr in Reihe angeordneten Transistoren).
5B zeigt beispielhafte Zeitdiagramme in Bezug auf den FET-Schalterstapel (500A) im Betriebszustand. Das Zeitdiagramm (501) stellt die Spannungswerte der Eingangsspannung (Vg) von 5A dar, wenn der FET-Schalterstapel (500A) vom EIN- in den AUS-Zustand übergeht. Wie in 5B gezeigt, stellt (Von, Voff) die Spannung dar, die während der Zustände (EIN, AUS) angelegt wird. Beispielhafte Werte für (Von, Voff) sind jeweils (4 V, -3,4 V). Steuersignal (502) stellt das Steuersignal dar, das an den Knoten (Cin) des FET-Schalterstapels (500A) von 5A angelegt wird, um die Drain-Source-Bypass-Schalter (Sd1, ..., Sdm1, Sdm2, ..., Sdn) durch den ersten Schaltsteuerblock (580) zu steuern. Das Steuersignal (503) stellt das Steuersignal dar, das vom zweiten Schaltsteuerblock (590) an die Gate-Bypass-Schalter (Sg1, ..., Sgk) angelegt wird. Wie ebenfalls gezeigt, kann es sich bei den Steuersignalen (502, 503) um Impulse mit der gleichen Dauer (Ts) handeln, die auf der Grundlage der Anforderungen an die Schaltgeschwindigkeit ausgewählt werden. In diesem speziellen Beispiel ist die Dauer der beiden Steuerimpulse gleich, obwohl auch Steuerimpulse mit unterschiedlichen Dauern implementiert werden können. In den dargestellten Zeitdiagrammen sind die Impulssteuersignale (502, 503) invertierte Versionen voneinander, was bedeutet, dass die Bypass-Drain-Source- und Bypass-Gate-Schalter mit unterschiedlichen Polaritäten (z.B. NMOS und PMOS) implementiert werden können. Es sind jedoch auch Implementierungen solcher Bypass-Schalter mit derselben Polarität (beide NMOS oder beide PMOS) denkbar.
5C zeigt einen beispielhaften FET-Schaltstapel (500C) gemäß einer Ausführungsform der vorliegenden Offenbarung. Das Funktionsprinzip des FET-Schalterstapels (500C) ähnelt dem des FET-Schalterstapels (500A) in 5A, mit der Ausnahme, dass ein Pegelwandler (592) und ein übergangsabhängiger Verzögerungsblock (591) hinzugefügt wurden, um die Komplexität der Implementierung der Steuerschaltung weiter zu reduzieren. Der übergangsabhängige Verzögerungsblock (591) ist über einen Widerstand (Rc) mit dem Knoten (Cin) verbunden. 5D zeigt beispielhafte Zeitdiagramme für den FET-Schalterstapel (500C) von 5C im Betriebszustand. Das Zeitdiagramm (505) stellt die Spannungswerte der Spannung (Vg) von 5C am Ausgang des Pegelwandlers (592) dar. Das Zeitdiagramm (506) stellt die Spannungswerte am Knoten (Cin) dar.
Mit weiterem Bezug auf die 5C - 5D bleiben die Drain-Source-Bypass-Schalter (Sd1, ..., Sdm1, Sdm2, ..., Sdn) eingeschaltet, wenn die Transistoren (T1, ..., Tm1, Tm2, ..., Tn) im EIN-Zustand sind. Gemäß den Lehren der vorliegenden Offenbarung kann der Widerstand (Rc) einen ausreichend großen Widerstand aufweisen, um einen möglichen HF-Leckstrom von der Schaltung auf der linken Seite des Knotens (Cin) zum übergangsabhängigen Verzögerungsblock (591) zu verhindern. Wie aus dem Zeitdiagramm (506) hervorgeht, ist die Spannung am Knoten (Cin) eine verzögerte Version (5D: der Verzögerungsbetrag ist als Ts dargestellt) der Spannung (Vg) am Ausgang des Pegelwandlers (505). Mit anderen Worten: Während des Übergangs von EIN zu AUS der Transistoren (T1, ..., Tm1, Tm2, ..., Tn) bleiben die Bypass-Schalter (Sd1, ..., Sdm1, Sdm2, ..., Sdn) während der Zeitdauer (Ts) EIN und schalten dann AUS. Die Bypass-Schalter (Sd1, ..., Sdm1, Sdm2, ..., Sdn) wechseln jedoch vom AUS- in den EIN-Zustand, sobald die Transistoren (T1, ..., Tm1, Tm2, ..., Tn) vom AUS- in den EIN-Zustand wechseln.
Im Folgenden werden beispielhafte Ausführungsformen unterschiedlicher Implementierungen von ersten und/oder zweiten Schaltsteuerblöcken (580, 590) detailliert beschrieben.
6A zeigt einen beispielhaften Schaltsteuerblock (680A) gemäß den Lehren der vorliegenden Offenbarung. Der Schaltsteuerblock (680A) stellt eine beispielhafte Implementierung des Schaltsteuerblocks (580) von 5A dar. Wie in der Ausführungsform von 6A gezeigt, umfasst der Schaltsteuerblock (680A) einen Pegelwandler (601A), der mit einem Widerstand (Rc) in Reihe geschaltet ist. Der Pegelwandler (601A) ist dazu konfiguriert, einen Eingangssteuerimpuls (605A) zu empfangen, während der Ausgang des Pegelwandlers (601A) über den Widerstand (Rc) mit dem Knoten (Cin) verbunden ist. Der Knoten (Cin) ist derselbe wie in Fig. (5A), an den die Steuersignale zur Steuerung der Drain-Source-Bypass-Schalter (Sd1, ..., Sdm1, Sdm2, ..., Sdn) von 5A angelegt werden.
Mit weiteren Bezug auf 6A ist der Pegelwandler (601A) optional und wird verwendet, um die Amplitudenpegel des Eingangssteuerimpulses (605A) an die vom FET-Schalterstapel (500A) in 5A benötigten Pegel anzupassen. Beispielsweise können die Amplitudenpegel des Eingangssteuerimpulses (605A) 0 V und 1,6 V betragen, während die Amplitudenpegel der an den Knoten (Cin) gelieferten Steuersignale -3,4 V und 4 V betragen können, wie durch den Pegelwandler (601A) eingestellt. Der Widerstandswert des Widerstands (Rc) kann entsprechend den Anforderungen an die Schaltgeschwindigkeit gewählt werden. So können beispielsweise kleinere Widerstandswerte gewählt werden, wenn eine höhere Schaltgeschwindigkeit erforderlich ist. Da der Ausgang des Pegelwandlers (601A) jedoch auf Wechselstrommasse liegt, kann die Wahl eines kleineren Widerstands zu höheren Strömen im Pegelwandler führen, was möglicherweise nicht erwünscht ist. Wie bei den nachfolgend vorgestellten Ausführungsformen zu sehen sein wird, kann dennoch ein größerer Widerstand verwendet werden, um jedoch die unerwünschten Auswirkungen des großen Widerstands auf die Schaltgeschwindigkeit zu überwinden, kann ein solcher großer Widerstand für eine kurze Zeit durch einen Schalter überbrückt werden. Dadurch wird der oben beschriebene Kompromiss bei der Wahl des Widerstands überwunden.
6B zeigt einen beispielhaften Schaltsteuerblock (680B) in Übereinstimmung mit Ausführungsformen der vorliegenden Offenbarung. Der Schaltsteuerblock (680B) stellt eine beispielhafte Implementierung des Schaltsteuerblocks (580) von 5A dar. Wie gezeigt, umfasst der Schaltsteuerblock (680B) einen ersten Pegelwandler (601B) und einen zweiten Pegelwandler (601 B'). Die Pegelwandler (601 B, 601 B') sind dazu konfiguriert, jeweils Steuerimpulse (605B, 605B') zu empfangen. Der Schaltsteuerblock (680B) umfasst ferner mehrere Schalter (S1, ..., Sm), die in einer Stapelkonfiguration angeordnet sind und die Ausgänge des Pegelwandlers (601B') mit dem Knoten (Cin) des FET-Schalterstapels (500A) von 5A verbinden, wodurch das Steuersignal an die Drain-Source-Bypass-Schalter (Sd1, ..., Sdm1, Sdm2, ..., Sdn) von 5A geliefert wird. Der Pegelwandler (601B) kann über ein Widerstandsnetz (606B) mit den Gate-Anschlüssen der Schalter (S1, ..., Sm) gekoppelt sein. Der Schaltsteuerblock (680B) umfasst ferner mehrere Widerstände (Rds1, ..., Rdsm), die über die Drain-Source-Anschlüsse der entsprechenden Schalter der Schalter (S1, ..., Sm) gekoppelt sind.
Unter fortgesetzter Bezugnahme auf 6B bietet die Reihenschaltung der mehreren Widerstände (Rds1, ..., Rdsm) einen größeren Widerstand zwischen dem Ausgang des Pegelwandlers (601B') und dem Knoten (Cin), wodurch verhindert wird, dass unerwünschte größere Ströme durch den Pegelwandler (601B') fließen, wenn sich die Schalter (S1, ..., Sm) im AUS-Zustand befinden. Wenn der FET-Schalterstapel (500A) aus 5A vom EIN- in den AUS-Zustand übergeht, bleiben die mehreren Schalter (S1, ..., Sm) außerdem eingeschaltet, um die Drain-Source-Widerstände (Rds1, ..., Rdsm) zu überbrücken. Somit wird der Steuerimpuls (605B') an den Knoten (Cin) und den Rest der Schaltung innerhalb des FET-Schalterstapels (500A) von 5A angelegt und erfährt eine kleinere Zeitkonstante. Infolgedessen wird die Gesamtschaltgeschwindigkeit des FET-Schalterstapels (500A) von 5A verbessert.
Um die oben genannten Punkte weiter zu verdeutlichen, wird auf 6C verwiesen, die beispielhafte Zeitdiagramme mit Bezug auf die Ausführungsform von 6B in Übereinstimmung mit den Lehren der vorliegenden Offenbarung zeigt. Das Zeitdiagramm (601C) stellt die Spannungswerte der Eingangsspannung (Vg) von 5A in Abhängigkeit von der Zeit dar, wenn der FET-Schalterstapel (500A) vom EIN- in den AUS-Zustand übergeht. Die Spannungspegel (Von, Voff) stellen die Spannung dar, die während des (EIN- bzw. AUS-)Zustands angelegt wird. Beispielhafte Werte für (Von, Voff) sind (4V, -3,4V).
Mit weiterem Bezug auf 6C stellt der Steuerimpuls (603C) das Steuersignal dar, das vom Pegelwandler (601B') an den Knoten (Cin) des FET-Schalterstapels (500A) von 5A angelegt wird, um die Drain-Source-Bypass-Schalter (Sd1, ..., Sdm1, Sdm2, ..., Sdn) zu steuern. Andererseits stellt der Steuerimpuls (602C) das Steuersignal dar, das durch den zweiten Schaltsteuerblock (590) von 5A an die Gate-Bypass-Schalter (Sg1, ..., Sgk) angelegt wird. Wie ebenfalls gezeigt, handelt es sich bei den Steuerimpulsen (602C, 603C) um Impulse mit der gleichen Dauer (Ts), die auf der Grundlage der Anforderungen an die Schaltgeschwindigkeit ausgewählt werden. In diesem besonderen Ausführungsbeispiel sind die Dauern der beiden Steuerimpulse gleich, obwohl auch Steuerimpulse mit unterschiedlichen Dauern implementiert werden können. In dem in 6C gezeigten Zeitdiagramm sind die Steuerimpulse (602C, 603C) invertierte Versionen voneinander, was bedeutet, dass der Bypass-Drain-Source- und der Bypass-Gate-Schalter mit unterschiedlichen Polaritäten (z. B. NMOS und PMOS) implementiert sind. Es sind jedoch auch Implementierungen solcher Bypass-Schalter mit gleicher Polarität (beide NMOS oder beide PMOS) denkbar.
Unter fortgesetzter Bezugnahme auf 6C ist der Steuerimpuls (604C) das Steuersignal, das vom Pegelwandler (601B) über das Widerstandsnetz (606B) an die Gate-Anschlüsse der mehreren Schalter (S1, ..., Sm) angelegt wird (siehe auch 6B).
Gemäß den Lehren der vorliegenden Offenbarung befindet sich während des in 6B gezeigten Zeitintervalls (To) der FET-Schalterstapel (500A) von 5A in einem EIN-Zustand (d.h. geschlossen), und die mehreren Schalter (S1, ..., Sm) von 6B befinden sich in einem AUS-Zustand (d.h. offen). Somit entspricht die Impedanz am Knoten (Cin) am Eingang des Pegelwandlers (601B') von 6B im Wesentlichen der Serienkombination der mehreren Drain-Source-Widerstände (Rds1, ..., Rdsm), so dass am Ausgang des Pegelwandlers kein übermäßiger Strom fließt.
Andererseits befindet sich der FET-Schalterstapel (500A) aus 5A während des in 6B gezeigten Zeitintervalls (Ts) im Übergang von EIN zu AUS, und die mehreren Schalter (S1, ..., Sm) aus 6B befinden sich im EIN-Zustand und überbrücken die Drain-Source-Widerstände (Rd1, ..., Rdm). Daher benötigt der an den Knoten (Cin) angelegte Impuls eine geringere Zeitkonstante, um den FET-Schaltkreis (500A) zu erreichen. Während desselben Zeitintervalls (Ts) schalten die Drain-Source-Bypass-Schalter (Sd1, ..., Sdm1, Sdm2, ..., Sdn) von 5A in einen EIN-Zustand, wodurch die Drain-Source-Widerstände (Rd1, ..., Rdm1, Rdm2, ..., Rdn) des FET-Schalterstapels (500A) von 5A überbrückt werden, so dass eine verbesserte Schaltgeschwindigkeit erreicht wird, indem der FET-Schalterstapel (500A) in einer kürzeren Zeit in den AUS-Zustand geschaltet wird. Wie bereits erwähnt, kann die Länge des Zeitintervalls (Ts) entsprechend den Anforderungen an die Schaltgeschwindigkeit gewählt werden. Während dieses Zeitintervalls hat der FET-Schalterstapel (500A) genügend Zeit, um in einen stabilen AUS-Zustand zu wechseln. Um sicherzustellen, dass ein stationärer AUS-Zustand des FET-Schalterstapels (500A) erreicht wird, kann der Steuerimpuls (604C) aus 6C für ein kurzes Zeitintervall (Td), z.B. 200 ns, auf LOW gehen, bevor er wieder aufwärts schaltet, wie in der vorliegenden Offenbarung dargestellt. Während des Zeitintervalls (Td) befinden sich die mehreren Schalter (S1, ..., Sm) von 6B noch im EIN-Zustand, bevor sie nach Ablauf des Zeitintervalls (Td) in den AUS-Zustand übergehen. Gemäß einer Ausführungsform der vorliegenden Offenbarung können die Amplitudenpegel am Ausgang des Pegelwandlers (601B) von 6B 0 V, -3,4 V oder gleich der Spannung einer internen Stromversorgung sein.
6D zeigt einen beispielhaften Schaltsteuerblock (680D) in Übereinstimmung mit weiteren Ausführungsformen der vorliegenden Offenbarung. Der Schaltsteuerblock (680D) stellt eine weitere beispielhafte Implementierung des Schaltsteuerblocks (580) aus 5A dar. Das Funktionsprinzip des Schaltsteuerblocks (680D) ähnelt dem des Schaltsteuerblocks (680B) von 6B, mit der Ausnahme, dass der Schaltsteuerblock (680D) anstelle von zwei Pegelwandlern einen einzigen Pegelwandler (601D) mit zwei Ausgängen verwendet, von denen einer mit den mehreren Schalter (S1, ..., Sm) und der andere über einen Verzögerungsblock (607) mit einem Widerstandsnetz (606D) gekoppelt ist. Die beiden Ausgänge des Pegelwandlers (601D) können beispielsweise die invertierten Versionen des jeweils anderen sein.
6E zeigt Zeitdiagramme für den Schaltsteuerblock (680D) von 6D. Die Beschreibung der Elemente (601E, 602E, 603E) ist ähnlich wie die ihrer Gegenstücke (601C, 602C, 603C) in 6C. Wie auch in 6E gezeigt, geht die Impulssteuerung (604E) ebenfalls auf LOW, wenn der FET-Schalterstapel (500A) von 5A beginnt, vom EIN- in den AUS-Zustand überzugehen. Insbesondere bleibt die Impulssteuerung (604E) LOW, bis ein stabiler AUS-Zustand des Schaltsteuerblocks (580) von 5A erreicht ist. Das zusätzliche Zeitintervall (Td), während dessen die Impulssteuerung (604E) weiterhin auf LOW bleibt, ist auf das Vorhandensein des Verzögerungsblocks (607) von 6D zurückzuführen. Beispielhafte Amplitudenpegel an den Ausgängen des Pegelwandlers (601D) von 6D können 0 V, -3,4 V sein, und für dieses spezielle Beispiel können NMOS-Transistoren verwendet werden, um die Drain-Source-Bypass-Schalter (Sd1, ..., Sdm1, Sdm2, ..., Sdn) von 5A zu realisieren.
Jetzt bezugnehmend auf die verschiedenen Ausführungsformen der vorliegenden Offenbarung sind, obwohl die Drain-Source-Bypass-Schalter (Sd1, ..., Sdm1, Sdm2, ..., Sdn) bisher als physisch getrennt und separat von den jeweiligen Transistoren (T1, ..., Tm1, Tm2, ..., Tn) dargestellt wurden, auch Ausführungsformen möglich, bei denen solche Schalter Teil dieser Transistoren sind.
Zunächst wird auf das Layout von 7A verwiesen, das ein beispielhaftes Layout eines Transistors (700A) (z.B. Tm1) gemäß der Ausführungsform von 5A zeigt, wobei ein solcher Transistor einen Multi-Finger-Gate-Bereich (705A), einen Multi-Finger-Source-Bereich (710A), einen Multi-Finger-Drain-Bereich (715A) und einen gemeinsamen Kanalbereich (720A) umfasst.
Gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung kann die Funktionalität des jeweiligen Drain-Source-Bypass-Schalters als Teil desselben Transistors (Tm1) implementiert werden, wie im Layout von 7B gezeigt (in diesem Fall Sdm2), wo ein Multi-Finger-Source-Bereich (710B), ein Multi-Finger-Drain-Bereich (715B) und ein gemeinsamer Kanalbereich (720B) gezeigt werden und wo der Gate-Bereich in einen ersten Gate-Bereich (705B1) und einen zweiten Gate-Bereich (705B2) unterteilt ist, der mit Sdm2 verbunden ist.
Es wurde eine Reihe von Ausführungsformen der Erfindung beschrieben. Es versteht sich, dass verschiedene Änderungen vorgenommen werden können, ohne von Geist und Umfang der Erfindung abzuweichen. Zum Beispiel können einige der oben beschriebenen Schritte, falls vorhanden, unabhängig von der Reihenfolge sein und können daher in einer anderen Reihenfolge als der beschriebenen durchgeführt werden. Ferner können einige der oben beschriebenen Schritte, sofern vorhanden, optional sein. Verschiedene Aktivitäten, die in Bezug auf die oben genannten Verfahren beschrieben sind, können wiederholt, seriell oder parallel ausgeführt werden.
Es versteht sich, dass die vorstehende Beschreibung der Veranschaulichung und nicht der Einschränkung des Umfangs der Erfindung dient, der durch den Umfang der folgenden Ansprüche definiert ist, und dass andere Ausführungsformen in den Anwendungsbereich der Ansprüche fallen. Wenn in Klammern gesetzte Bezeichnungen für Anspruchselemente verwendet werden, dienen sie der einfacheren Bezugnahme auf diese Elemente und geben an sich keine bestimmte erforderliche Reihenfolge oder Aufzählung von Elementen an; ferner können solche Bezeichnungen in abhängigen Ansprüchen als Verweise auf zusätzliche Elemente wiederverwendet werden, ohne dass dies als Beginn einer widersprüchlichen Bezeichnungsfolge angesehen wird.
Wie für einen Fachmann leicht ersichtlich sein sollte, können verschiedene Ausführungsformen der Erfindung implementiert werden, um mehrere Spezifikationen zu erfüllen. Sofern oben nicht anders angegeben, ist die Auswahl geeigneter Stapelwerte eine Frage der Designwahl, und verschiedene Ausführungsformen der Erfindung können in jeder geeigneten IC-Technologie (einschließlich, aber nicht beschränkt auf MOSFET-Strukturen) oder in hybriden oder diskreten Schaltungsformen implementiert werden. Integrierte Schaltungen können mit allen geeigneten Substraten und Verfahren hergestellt werden, einschließlich, aber nicht beschränkt auf Standard-Silizium, Silizium-auf-Isolator (SOI) und Silizium-auf-Saphir (SOS). Sofern oben nicht anders angegeben, kann die Erfindung in anderen Transistortechnologien wie Bipolar-, GaAs-HBT-, GaN-HEMT-, GaAs-pHEMT- und MESFET-Technologien umgesetzt werden. Der Begriff „MOSFET“ bezieht sich technisch gesehen auf Metall-Oxid-Halbleiter-FET, ein anderes Synonym für MOSFET ist „MISFET“, für Metall-Isolator-Halbleiter-FET. „MOSFET“ ist jedoch eine gängige Bezeichnung für die meisten Typen von FETs mit isoliertem Gate („IGFETs“) geworden. Trotzdem ist bekannt, dass der Begriff „Metall“ in den Bezeichnungen MOSFET und MISFET heute oft eine falsche Bezeichnung ist, weil das früher metallische Gate-Material heute oft eine Schicht aus Polysilizium (polykristallinem Silizium) ist. Ebenso kann das „Oxid“ in der Bezeichnung MOSFET eine falsche Bezeichnung sein, da verschiedene dielektrische Materialien verwendet werden, um starke Kanäle mit kleineren angelegten Spannungen zu erhalten. Dementsprechend ist der Begriff „MOSFET“, wie er hier verwendet wird, nicht als wörtlich auf Metalloxid-Halbleiter-FET beschränkt zu verstehen, sondern schließt IGFETs im Allgemeinen ein. Die oben beschriebenen erfinderischen Konzepte sind jedoch besonders nützlich bei einem SOI-basierten Herstellungsprozess (einschließlich SOS) und bei Herstellungsprozessen mit ähnlichen Eigenschaften. Die Herstellung in CMOS auf SOI- oder SOS-Prozessen ermöglicht Schaltungen mit niedrigem Stromverbrauch, der Fähigkeit, während des Betriebs aufgrund der FET-Stapelung hohen Leistungssignalen standzuhalten, guter Linearität und Hochfrequenzbetrieb (d.h. Funkfrequenzen bis zu und über 100 GHz). Die monolithische IC-Implementierung ist besonders nützlich, da die parasitären Kapazitäten im Allgemeinen durch sorgfältiges Design niedrig gehalten werden können (oder zumindest gleichmäßig über alle Einheiten verteilt werden können, so dass sie kompensiert werden können).
Die Spannungspegel können angepasst oder die Spannungs- und/oder Logiksignalpolaritäten umgekehrt werden, je nach Spezifikation und/oder Implementierungstechnologie (z.B. NMOS-, PMOS- oder CMOS-Transistoren, Transistoren im Anreicherungs- oder Verarmungsmodus). Die Spannungs-, Strom- und Leistungsaufnahmefähigkeit der Stapel kann je nach Bedarf angepasst werden, z.B. durch Anpassung der Bauteilgrößen, serielles „Stapeln“ von Stapeln (insbesondere FETs), um höheren Spannungen standhalten zu können, und/oder parallele Verwendung mehrerer Stapel, um höhere Ströme zu verarbeiten. Zusätzliche Schaltungsstapel können hinzugefügt werden, um die Fähigkeiten der offenbarten Schaltungen zu verbessern und/oder um zusätzliche Funktionen bereitzustellen, ohne die Funktionalität der offenbarten Schaltungen wesentlich zu verändern.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

US 17/202003 [0001]

Claims

Hochfrequenz-(HF-)Feldeffekttransistor-(FET-)Schalterstapel, umfassend: mehrere FET-Transistoren, die in einer gestapelten Konfiguration angeordnet sind, einen oder mehrere erste Drain-Source-Widerstände, die über entsprechende Drain-Source-Anschlüsse von FET-Transistoren der mehreren FET-Transistoren gekoppelt sind, und einen oder mehrere Drain-Source-Bypass-Schalter, die über einen oder mehrere entsprechende erste Drain-Source-Widerstände gekoppelt sind.
HF-FET-Schalterstapel nach Anspruch 1, wobei der eine oder die mehreren Drain-Source-Bypass-Schalter dazu konfiguriert sind: sich in einem AUS-Zustand zu befinden, wenn sich die mehreren FET-Transistoren in einem AUS-Zustand oder einem EIN-Zustand befinden, und sich in einem EIN-Zustand zu befinden, wenn die mehreren FET-Transistoren von dem EIN-Zustand in den AUS-Zustand übergehen, wodurch der eine oder die mehreren ersten Drain-Source-Widerstände überbrückt werden.
HF-FET-Schalterstapel nach Anspruch 2, ferner umfassend einen Schaltsteuerblock, der dazu konfiguriert ist, den einen oder die mehreren Drain-Source-Bypass-Schalter zu steuern.
HF-FET-Schalterstapel nach Anspruch 3, wobei: der Schaltsteuerblock einen Reihenwiderstand umfasst und der Steuerblock ist dazu konfiguriert ist: ein erstes Steuersignal zu erzeugen, um den einen oder die mehreren Drain-Source-Bypass-Schalter vom AUS-Zustand in den EIN-Zustand zu schalten, wenn die mehreren FET-Transistoren vom EIN-Zustand in den AUS-Zustand übergehen, und das erste Steuersignal dem einen oder den mehreren Drain-Source-Bypass-Schalter über den Reihenwiderstand zuzuführen.
HF-FET-Schalterstapel nach Anspruch 3, wobei: i) der Schaltsteuerblock umfasst: einen oder mehreren FET-Steuerschalter in einer gestapelten Konfiguration und einen oder mehrere zweite Drain-Source-Widerstände, die über einen oder mehrere entsprechende FET-Steuerschalter gekoppelt sind, ii) der eine oder die mehreren FET-Steuerschalter dazu konfiguriert sind, sich in einem AUS-Zustand zu befinden, wenn sich die mehreren FET-Transistoren im AUS-Zustand oder im EIN-Zustand befinden, und sich in einem EIN-Zustand zu befinden, wenn die mehreren FET-Transistoren vom EIN-Zustand in den AUS-Zustand übergehen, wodurch der eine oder die mehreren zweiten Drain-Source-Widerstände überbrückt werden, und iii) der Schaltsteuerblock dazu konfiguriert ist: ein erstes Steuersignal zu erzeugen, um den einen oder die mehreren Drain-Source-Bypass-Schalter vom AUS-Zustand in den EIN-Zustand zu schalten, wenn die mehreren FET-Transistoren vom EIN-Zustand in den AUS-Zustand übergehen, und das erste Steuersignal an den einen oder die mehreren Drain-Source-Bypass-Schalter über die mehreren FET-Steuerschalter zu koppeln.
HF-FET-Schalterstapel nach Anspruch 5, wobei der Schaltsteuerblock dazu konfiguriert ist: ein zweites Steuersignal erzeugen und, wenn die mehreren FET-Transistoren vom EIN-Zustand in den AUS-Zustand übergehen, das zweite Steuersignal an die Gate-Anschlüsse des einen oder der mehreren FET-Steuerschalter zu koppeln, wodurch der eine oder die mehreren FET-Steuerschalter vom AUS-Zustand in den EIN-Zustand geschaltet werden.
HF-FET-Schalterstapel nach Anspruch 6, wobei das erste Steuersignal eine erste Steuersignaldauer aufweist, die auf der Grundlage einer gewünschten Schaltgeschwindigkeit des FET-Schalterstapels ausgewählt wird.
HF-FET-Schalterstapel nach Anspruch 7, wobei das erste Steuersignal und das zweite Steuersignal zeitlich versetzt sind und wobei das zweite Steuersignal eine zweite Steuersignaldauer hat, die kürzer als die erste Steuersignaldauer ist.
HF-FET-Schalterstapel nach Anspruch 7, wobei das erste Steuersignal und das zweite Steuersignal zur gleichen Zeit beginnen und wobei das zweite Steuersignal eine zweite Steuersignaldauer hat, die länger als die erste Steuersignaldauer ist.
HF-FET-Schalterstapel nach Anspruch 8, wobei: der Schaltsteuerblock ferner einen ersten Pegelverwandler und einen zweiten Pegelverwandler umfasst, der erste Pegelwandler dazu konfiguriert ist, ein erstes Eingangssignal zu empfangen und im Pegel zu verschieben, um das erste Steuersignal zu erzeugen, und der zweite Pegelwandler dazu konfiguriert ist, ein zweites Eingangssignal zu empfangen und im Pegel zu verschieben, um das zweite Steuersignal zu erzeugen.
HF-FET-Schalterstapel nach Anspruch 9, wobei: der Schaltsteuerblock ferner ein Verzögerungselement in Reihe mit einem einzelnen Pegelwandler umfasst, wobei der einzelne Pegelwandler einen ersten Pegelwandlerausgang und einen zweiten Pegelwandlerausgang umfasst, wobei der zweite Pegelwandlerausgang eine invertierte Version des ersten Pegelwandlerausgangs ist, der einzelne Pegelwandler dazu konfiguriert ist, ein Eingangssteuersignal zu empfangen, um i) das erste Steuersignal und ii) ein invertiertes Steuersignal zu erzeugen, und das Verzögerungselement dazu konfiguriert ist, das invertierte Steuersignal zu verzögern, um das zweite Steuersignal zu erzeugen.
HF-FET-Schalterstapel nach Anspruch 2, der dazu konfiguriert ist, eine an einem Eingangsanschluss angelegte Steuerspannung zu empfangen, wobei die Steuerspannung dazu konfiguriert ist, die mehreren FET-Transistoren vom AUS-Zustand in den EIN-Zustand und umgekehrt zu überführen.
HF-FET-Schalterstapel nach Anspruch 12, ferner umfassend eine Gate-Bypass-Schaltung, die den Eingangsanschluss mit Gate-Anschlüssen der mehreren FET-Transistoren koppelt, wobei die Gate-Bypass-Schaltung umfasst: mehrere Gate-Bypass-Schalter, die in einer gestapelten Konfiguration angeordnet sind und den Eingangsanschluss mit den Gate-Anschlüssen der mehreren FET-Transistoren verbinden, und mehrere Gate-Widerstände zwischen der Gate-Bypass-Schaltung und entsprechenden Gate-Anschlüssen der mehreren FET-Transistoren, wobei mehreren Gate-Bypass-Schalter dazu konfiguriert ist, sich zu befinden in einem AUS-Zustand, wenn sich die mehreren FET-Transistoren im AUS-Zustand oder im EIN-Zustand befinden, und EIN-Zustand, wenn die mehreren FET-Transistoren vom EIN-Zustand in den AUS-Zustand übergehen, wodurch die mehreren Gate-Widerstände überbrückt werden.
HF-FET-Schalterstapel nach Anspruch 13, der dazu konfiguriert ist, ein erstes Steuersignal zu empfangen, um den einen oder die mehreren Drain-Source-Bypass-Schalter zu steuern, und ein zweites Steuersignal zu empfangen, um die mehreren Gate-Bypass-Schalter zu steuern.
HF-FET-Schalterstapel nach Anspruch 14, wobei das erste Steuersignal und das zweite Steuersignal die gleiche Dauer haben.
HF-FET-Schalterstapel nach Anspruch 14, wobei das erste Steuersignal eine verzögerte Version des zweiten Steuersignals ist.
HF-FET-Schalterstapel nach Anspruch 14, ferner umfassend ein erstes Widerstandsnetz, das mit dem einen oder den mehreren Drain-Source-Bypass-Schaltern verbunden ist, wobei der FET-Schalterstapel dazu konfiguriert ist, das erste Steuersignal an einem Empfangsknoten des ersten Widerstandsnetzes zu empfangen.
HF-FET-Schalterstapel nach Anspruch 17, ferner umfassend ein zweites Widerstandsnetz, das mit Gate-Anschlüssen der mehreren FET-Transistoren verbunden ist, wobei der FET-Schalterstapel dazu konfiguriert ist, das zweite Steuersignal an einem Empfangsknoten des zweiten Widerstandsnetzes zu empfangen.
HF-FET-Schalterstapel nach Anspruch 2, wobei der eine oder die mehreren Drain-Source-Bypass-Schalter N-MOSFETS oder P-MOSFETS umfassen.
HF-FET-Schalterstapel nach Anspruch 5, wobei der eine oder die mehreren Steuer-Bypass-Schalter P-MOSFETs umfassen und der eine oder die mehreren Drain-Source-Bypass-Schalter N-MOSFETs umfassen.
HF-FET-Schalterstapel nach Anspruch 1, wobei jeder Schalter des einen oder der mehreren Drain-Source-Bypass-Schalter Teil eines entsprechenden Transistors der mehreren FET-Transistoren ist.
HF-FET-Schalterstapel nach Anspruch 5, wobei ein FET-Steuerschalter des einen oder der mehreren FET-Steuerschalter mindestens zwei Reihenschalter umfasst, die in einer gestapelten Konfiguration angeordnet sind.
Verfahren zum Verbessern der Geschwindigkeit des Übergangs eines FET-Schalterstapels von einem EIN-Zustand zu einem AUS-Zustand, wobei der FET-Schalterstapel mehrere FET-Transistoren enthält, die in einer gestapelten Konfiguration angeordnet sind, wobei ein oder mehrere Drain-Source-Widerstände über Drain-Source-Anschlüsse entsprechender FET-Transistoren der mehreren FET-Transistoren gekoppelt sind, wobei das Verfahren umfasst: Koppeln eines oder mehrerer Drain-Source-Bypass-Schalter über entsprechende Drain-Source-Anschlüsse der mehreren FET-Transistoren, Übergehen der mehreren FET-Transistoren vom EIN-Zustand in den AUS-Zustand, Schließen des einen oder der mehreren Drain-Source-Bypass-Schalter, um den einen oder die mehreren Drain-Source-Widerstände zu überbrücken, und Öffnen des einen oder der mehreren Drain-Source-Bypass-Schalter, nachdem der FET-Schalterstapel einen stabilen AUS-Zustand erreicht hat.