DE112020006762T5 - Epitaktischer wafer, halbleitervorrichtung und verfahren zum herstellen eines epitaktischen wafers - Google Patents

Epitaktischer wafer, halbleitervorrichtung und verfahren zum herstellen eines epitaktischen wafers Download PDF

Info

Publication number
DE112020006762T5
DE112020006762T5 DE112020006762.9T DE112020006762T DE112020006762T5 DE 112020006762 T5 DE112020006762 T5 DE 112020006762T5 DE 112020006762 T DE112020006762 T DE 112020006762T DE 112020006762 T5 DE112020006762 T5 DE 112020006762T5
Authority
DE
Germany
Prior art keywords
layer
channel layer
crystal
back barrier
barrier layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE112020006762.9T
Other languages
English (en)
Inventor
Atsushi ERA
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE112020006762T5 publication Critical patent/DE112020006762T5/de
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/183—Epitaxial-layer growth characterised by the substrate being provided with a buffer layer, e.g. a lattice matching layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C30B29/406—Gallium nitride
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

Ein epitaktischer Wafer gemäß der vorliegenden Offenbarung umfasst: ein Substrat; eine Pufferschicht, die aus einem Kristall mit der durch AlxGayInzN (x+y+z=1, y>0) repräsentierten Zusammensetzungsformel gebildet ist, auf dem Substrat; eine rückseitige Barrierenschicht, die aus einem Kristall mit der durch AlxGayInzN (x+y+z=1, y>0, z>0) repräsentierten Zusammensetzungsformel gebildet ist, auf der Pufferschicht; eine Kanalschicht, die aus einem Kristall mit der durch AlxGayInzN (x+y+z=1, y>0) repräsentierten Zusammensetzungsformel gebidlet ist, auf der rückseitigen Barrierenschicht; und eine Elektronenzufuhrschicht, die aus einem Kristall mit der durch AlxGayInzN (x+y+z=1, x>0) repräsentierten Zusammensetzungsformel gebildet ist, auf der Kanalschicht. Die Kanalschicht ist mit einer oberen Kanalschicht unterhalb der Elektronenzufuhrschicht und einer unteren Kanalschicht auf der rückseitigen Barrierenschicht aufgebaut, und die untere Kanalschicht weist eine höhere C-Konzentration als die obere Kanalschicht auf und enthält Si.

Description

  • Technisches Gebiet
  • Die vorliegende Offenbarung bezieht sich auf einen epitaktischen Wafer und ein Herstellungsverfahren dafür und bezieht sich auf eine Halbleitervorrichtung, die aus einem epitaktischen Wafer hergestellt wird.
  • Hintergrundtechnik
  • Es gibt eine Halbleitervorrichtung, die aus einem aus Kristallen aus Aluminium-Gallium-Indium-Nitrid (AlxGayInzN; x+y+z=1, y>0) gebildeten epitaktischen Wafer hergestellt ist. Der epitaktische Wafer enthält eine Kanalschicht, die aus einem Kristall mit einer durch AlxGayInzN (x+y+z=1, y>0) repräsentierten Zusammensetzungsformel gebildet ist, und eine Elektronenzufuhrschicht, die aus einem Kristall mit einer durch AlxGayInzN (x+y+z=1, x>0) repräsentierten Zusammensetzungsformel gebildet ist, auf der Kanalschicht. Aufgrund eines Heteroübergangs dieser Schichten wird an der Grenzfläche zwischen diesen Schichten ein hochkonzentriertes zweidimensionales Elektronengas (2DEG) ausgebildet. Unter Ausnutzung des 2DEG als Träger kann die Halbleitervorrichtung mit hoher Ausgangsleistung arbeiten.
  • In einer Halbleitervorrichtung wie etwa oben beschrieben kann auf der anderen Seite die hohe Elektronendichte im 2DEG in einigen Fällen einen Leckstrom hervorrufen, der durch die unter der Kanalschicht ausgebildete Pufferschicht fließt, was somit die Hochfrequenzeigenschaft verringert. Der Leckstrom wird zunehmend ausgeprägt, falls die Gate-Länge kurz eingerichtet wird, um eine hohe Stromverstärkungs-Grenzfrequenz zu erhalten. Dagegen bildet das folgende Patentdokument 1 eine aus einem Kristall mit einer durch AlxGayInzN (x+y+z=1, y>0, z>0) repräsentierten Zusammensetzungsformel gebildete rückseitige Barrierenschicht zwischen der Kanalschicht und der Pufferschicht aus, um die Energie des Leitungsbandes der Pufferschicht zu erhöhen und dadurch den durch die Pufferschicht fließenden Leckstrom zu unterdrücken.
  • Dokument nach dem Stand der Technik
  • Patentdokument
  • Patentdokument 1: JP2019-21704A
  • Zusammenfassung der Erfindung
  • Durch die Erfindung zu lösendes Problem
  • In dem im obigen Patentdokument 1 offenbarten epitaktischen Wafer wird jedoch, um eine Freisetzung von In (Indium) aus der rückseitigen Barrierenschicht, die aus einem Kristall mit einer durch AlxGayInzN (x+y+z=1, y>0, z>0) repräsentierten Zusammensetzungsformel gebildet ist, und eine mit der Freisetzung verbundene Oberflächenrauigkeit zu unterdrücken, eine untere Kanalschicht der Kanalschicht auf der rückseitigen Barrierenschicht bei einer niedrigen Temperatur aufgewachsen. Folglich enthält die untere Kanalschicht mehr C (Kohlenstoff) als Verunreinigung bzw. Störstelle. Da der C zu einer Falle vom Akzeptor-Typ wird, werden vom C Elektronen im 2DEG eingefangen, wodurch das Problem eines Stromkollapses auftritt.
  • Die vorliegende Offenbarung dient dazu, das oben beschriebene Problem zu lösen, und ist darauf gerichtet, einen epitaktischen Wafer, der imstande ist, das Auftreten eines Stromkollapses zu unterdrücken, und ein Verfahren zum Herstellen des epitaktischen Wafers und eine aus dem epitaktischen Wafer hergestellte Halbleitervorrichtung bereitzustellen.
  • Mittel zum Lösen des Problems
  • Ein epitaktischer Wafer gemäß der vorliegenden Offenbarung umfasst: ein Substrat; eine Pufferschicht, die aus einem Kristall mit einer durch AlxGayInzN (x+y+z=1, y>0) repräsentierten Zusammensetzungsformel gebildet ist, auf dem Substrat; eine rückseitige Barrierenschicht, die aus einem Kristall mit einer durch AlxGayInzN (x+y+z=1, y>0, z>0) repräsentierten Zusammensetzungsformel gebildet ist, auf der Pufferschicht; eine Kanalschicht, die aus einem Kristall mit einer durch AlxGayInzN (x+y+z=1, y>0) repräsentierten Zusammensetzungsformel gebildet ist, auf der rückseitigen Barrierenschicht; und eine Elektronenzufuhrschicht, die aus einem Kristall mit einer durch AlxGayInzN (x+y+z=1, x>0) repräsentierten Zusammensetzungsformel gebildet ist, auf der Kanalschicht. Er ist dadurch gekennzeichnet, dass die Kanalschicht mit einer oberen Kanalschicht unterhalb der Elektronenzufuhrschicht und einer unteren Kanalschicht auf der rückseitigen Barrierenschicht aufgebaut ist und die untere Kanalschicht eine höhere C-Konzentration als die obere Kanalschicht aufweist und Si enthält.
  • Eine Halbleitervorrichtung gemäß der vorliegenden Offenbarung umfasst: den epitaktischen Wafer; eine Source-Elektrode und eine Drain-Elektrode, die auf der Elektronenzufuhrschicht in dem epitaktischen Wafer mit einem Zwischenraum ausgebildet sind; und eine Gate-Elektrode, die zwischen der Source-Elektrode und der Drain-Elektrode auf der Elektronenzufuhrschicht ausgebildet ist.
  • Ein Verfahren zum Herstellen eines epitaktischen Wafers gemäß der vorliegenden Offenbarung umfasst: einen Platzierungsschritt, bei dem ein Substrat in einem Ofen platziert wird; einen eine Pufferschicht ausbildenden Schritt, bei dem auf dem Substrat eine aus einem Kristall mit einer durch AlxGayInzN (x+y+z=1, y>0) repräsentierten Zusammensetzungsformel gebildete Pufferschicht aufgewachsen wird; einen eine rückseitige Barrierenschicht ausbildenden Schritt, bei dem auf der Pufferschicht eine aus einem Kristall mit einer durch AlxGayInzN (x+y+z=1, y>0, z>0) repräsentierten Zusammensetzungsformel gebildete rückseitige Barrierenschicht aufgewachsen wird; einen eine Kanalschicht ausbildenden Schritt, bei dem auf der rückseitigen Barrierenschicht eine aus einem Kristall mit einer durch AlxGayInzN (x+y+z=1, y>0) repräsentierten Zusammensetzungsformel gebildete Kanalschicht aufgewachsen wird; und einen eine Elektronenzufuhrschicht ausbildenden Schritt, bei dem auf der Kanalschicht eine aus einem Kristall mit einer durch AlxGayInzN (x+y+z=1, x>0) repräsentierten Zusammensetzungsformel gebildete Elektronenzufuhrschicht aufgewachsen wird. Es ist dadurch gekennzeichnet, dass in dem eine Kanalschicht ausbildenden Schritt eine Temperatur im Ofen, wenn auf der rückseitigen Barrierenschicht eine untere Kanalschicht der Kanalschicht ausgebildet wird, niedriger als eine Temperatur im Ofen, wenn unter der Elektronenzufuhrschicht eine obere Kanalschicht der Kanalschicht ausgebildet wird, eingestellt ist und im eine Kanalschicht ausbildenden Schritt die untere Kanalschicht mit Si dotiert wird, wenn die untere Kanalschicht ausgebildet wird.
  • Vorteilhafter Effekt der Erfindung
  • In einem epitaktischen Wafer und einer Halbleitervorrichtung gemäß der vorliegenden Offenbarung werden, da die untere Kanalschicht Si enthält, werden von Si Elektronen C zugeführt; dementsprechend wird der C durch das Si kompensiert. Daher kann ein Stromkollaps unterdrückt werden. Außerdem werden in einem Verfahren zum Herstellen des epitaktischen Wafers gemäß der vorliegenden Offenbarung, da die untere Kanalschicht bei der Ausbildung mit Si dotiert wird, von Si Elektronen C in der unteren Kanalschicht zugeführt; dementsprechend wird der C durch das Si kompensiert. Deshalb kann der epitaktische Wafer hergestellt werden, der imstande ist, einen Stromkollaps zu unterdrücken.
  • Figurenliste
    • 1 ist eine konzeptionelle Querschnittsansicht eines epitaktischen Wafers gemäß einer Ausführungsform 1 der vorliegenden Offenbarung;
    • 2 ist eine grafische Darstellung, die C- und Si-Konzentrationen gegenüber der Tiefe von einer Grenzfläche in einem epitaktischen Wafer aus gemäß der Ausführungsform 1 veranschaulicht;
    • 3 ist eine konzeptionelle Querschnittsansicht einer Halbleitervorrichtung gemäß der Ausführungsform 1;
    • 4 ist ein Flussdiagramm, das ein Verfahren zum Herstellen eines epitaktischen Wafers gemäß der Ausführungsform 1 veranschaulicht;
    • 5 ist eine grafische Darstellung, die eine Temperatur im Ofen gegenüber der Wachstumszeit in einem eine Kanalschicht ausbildenden Schritt in dem Verfahren zum Herstellen eines epitaktischen Wafers gemäß der Ausführungsform 1 veranschaulicht;
    • 6 ist eine grafische Darstellung, die eine Temperatur und einen Druck im Ofen gegenüber der Wachstumszeit in einem eine Kanalschicht ausbildenden Schritt in einem Verfahren zum Herstellen eines epitaktischen Wafers gemäß einer Ausführungsform 2 der vorliegenden Offenbarung veranschaulicht;
    • 7 ist eine grafische Darstellung, die eine Temperatur und ein V/III-Verhältnis im Ofen gegenüber der Wachstumszeit in einem eine Kanalschicht ausbildenden Schritt in einem Verfahren zum Herstellen eines epitaktischen Wafers gemäß einer Ausführungsform 3 der vorliegenden Offenbarung veranschaulicht; und
    • 8 ist eine grafische Darstellung, die C- und Si-Konzentrationen gegenüber der Tiefe von einer Grenzfläche in einem epitaktischen Wafer gemäß der Ausführungsform 3 der vorliegenden Offenbarung veranschaulicht.
  • Detaillierte Beschreibung der Erfindung
  • Im Folgenden werden hierin Ausführungsformen der vorliegenden Offenbarung mit Verweis auf die Zeichnungen beschrieben. In den Zeichnungen repräsentieren die gleichen Bezugsziffern dieselben oder entsprechenden Teile.
  • Ausführungsform 1
  • Die Struktur eines epitaktischen Wafers 10 (worauf hier im Folgenden einfach als Wafer 10 verwiesen wird) gemäß einer Ausführungsform 1 der vorliegenden Offenbarung wird mit Verweis auf 1 beschrieben. Der Wafer 10 umfasst ein Substrat 12 und darauf ausgebildete Halbleiterschichten. Die Halbleiterschichten umfassen nach vom Substrat 12 aus der Reihe eine Nukleations- bzw. Keimbildungsschicht 13, eine Pufferschicht 14, eine rückseitige Sperr- bzw. Barrierenschicht 15, eine Kanalschicht 16 und eine Elektronenzufuhrschicht 17. Der Wafer 10 ist ein epitaktischer Wafer aus einem Nitrid-Halbleiter der Gruppe III-V mit den Halbleiterschichten, die aus Elementen der Gruppe III und einem Element der Gruppe V gebildet sind. Konkreter ist zumindest eine der Halbleiterschichten aus einem Gallium-Nitrid-Kristall mit einer durch AlxGayInzN (x+y+z=1, y>0) repräsentierten Zusammensetzungsformel gebildet. Der Wafer 10 wird für einen Transistor mit hoher Elektronenbeweglichkeit aus Gallium-Nitrid (GaN-HEMT) von Transistoren mit hoher Elektronenbeweglichkeit verwendet.
  • Das Substrat 12 des Wafers 10 dient dazu, darauf Kristalle mit durch AlxGayInzN (x+y+z=1) repräsentierten Zusammensetzungsformeln zu züchten bzw. aufzuwachsen, und ist aus Siliziumcarbid (SiC) gebildet.
  • Die Keimbildungsschicht 13 ist aus einem Kristall mit einer durch AIN repräsentierten Zusammensetzungsformel auf dem Substrat 12 gebildet. Die Keimbildungsschicht 13 dient dazu, über dem Substrat 12 die Kristalle mit der durch AlxGayInzN (x+y+z=1, y>0) repräsentierten Zusammensetzungsformel auszubilden. Die Schichtdicke von der Grenzfläche zwischen der Keimbildungsschicht 13 und dem Substrat 12 bis zur Grenzfläche zwischen der Keimbildungsschicht 13 und der Pufferschicht 14 beträgt 50 nm.
  • Die Pufferschicht 14 ist aus einem Kristall mit einer durch GaN repräsentierten Zusammensetzungsformel gebildet und befindet sich auf der Keimbildungsschicht 13. Die Pufferschicht 14 dient dazu, Versetzungen (Kristalldefekte) zu reduzieren, die in einem 2DEG-Bereich (der Grenzfläche zwischen der Kanalschicht 16 und der Elektronenzufuhrschicht 17) auftreten. Während die Schichtdicke von der Grenzfläche zwischen der Pufferschicht 14 und der Keimbildungsschicht 13 bis zur Grenzfläche zwischen der Pufferschicht 14 und der rückseitigen Barrierenschicht 15 1 µm beträgt, muss die Pufferschicht 14 nur eine Dicke aufweisen, die ausreicht, um einen Effekt der Reduzierung von Versetzungen herbeizuführen.
  • Die rückseitige Barrierenschicht 15 ist auf der Pufferschicht 14 ausgebildet. Die rückseitige Barrierenschicht 15 dient dazu, einen rückseitigen Sperr- bzw. Barriereneffekt herbeizuführen, bei dem die Leitungsbandenergie in der Pufferschicht 14 erhöht wird. Um den rückseitigen Barriereneffekt herbeizuführen, ist die rückseitige Barrierenschicht 15 aus einem Kristall mit einer durch GayInzN (y+z=1, y>0, z>0) repräsentierten Zusammensetzungsformel (worauf hier im Folgenden einfach als InGaN verwiesen wird) gebildet, der eine engere Bandlücke als der GaN-Kristall aufweist, der die Pufferschicht 14 bildet. Es ist bekannt, dass ein derartiges Ausbilden der rückseitigen Barrierenschicht 15 mit der engeren Bandlücke auf der Pufferschicht 14 aufgrund des Polarisationseffekts die Leitungsbandenergie in der Pufferschicht 14 in Richtung der Grenzfläche zwischen der rückseitigen Barrierenschicht 15 und der Pufferschicht anhebt. Falls das In-Zusammensetzungsverhältnis in der rückseitigen Barrierenschicht 15 zu niedrig ist, wird der rückseitige Barriereneffekt nicht in ausreichendem Maße herbeigeführt, da der Bandlückenunterschied von der Pufferschicht 14 klein wird. Falls das In-Zusammensetzungsverhältnis zu hoch ist, verschlechtert sich auf der anderen Seite die Kristallqualität, da der Kristall zu stark verzerrt wird. Mit anderen Worten verursachen viele Versetzungen im 2DEG-Bereich nachteilige Effekte wie etwa eine Reduzierung der Elektronenbeweglichkeit im 2DEG. Aus diesem Grund liegt das In-Zusammensetzungsverhältnis im InGaN-Kristall der rückseitigen Barrierenschicht 15 vorzugsweise zwischen 3% und 15% und beträgt 5% in der Ausführungsform 1. Darüber hinaus wird der rückseitige Barriereneffekt nicht in ausreichendem Maße herbeigeführt, falls die Schichtdicke von der Grenzfläche zwischen der rückseitigen Barrierenschicht 15 und der Pufferschicht 14 bis zur Grenzfläche zwischen der rückseitigen Barrierenschicht 15 und der Kanalschicht 16 zu dick ist. Falls die Dicke der rückseitigen Barrierenschicht 15 zu dick ist, verschlechtert sich im Gegensatz dazu deren Kristallqualität. Somit weist auch die Schichtdicke eine Zielkonfliktbeziehung zwischen dem rückseitigen Barriereneffekt und der Kristallqualität auf. Daher liegt die Dicke der rückseitigen Barrierenschicht 15 vorzugsweise zwischen 1 nm und 2 nm und beträgt in der Ausführungsform 1 1 nm.
  • Wie später beschrieben wird, wird die rückseitige Barrierenschicht 15 gebildet, indem man den InGaN-Kristall bei einer niedrigeren Temperatur im Ofen als die Pufferschicht 14, die obere Kanalschicht 16b der Kanalschicht 16 unterhalb der Elektronenzufuhrschicht 17 und die Elektronenzufuhrschicht 17 epitaktisch wachsen lässt. Dies ist auf die Tatsache zurückzuführen, dass das Wachstum bei niedriger Temperatur In weniger anfällig für eine Freisetzung aus der rückseitigen Barrierenschicht 15 macht. Man beachte, dass unter dieser Wachstumsbedingung, da C (Kohlenstoff) im Ofen in die rückseitige Barrierenschicht 15 integriert bzw. eingebaut wird und für eine anschließende Freisetzung weniger anfällig ist, die rückseitige Barrierenschicht 15 C enthält. Konkret ist Kohlenstoff mit 3×1016 Atome/cm3 oder mehr in der rückseitigen Barrierenschicht 15 in der Ausführungsform 1 enthalten. Außerdem wird der C im Ofen aus Trimethylgallium (TMGa: Ga(CH3)3), einem Ga-Quellenmaterial, zugeführt.
  • Die Kanalschicht 16 ist auf der rückseitigen Barrierenschicht 15 ausgebildet. Die Kanalschicht 16 ist eine Schicht, in der die Träger laufen bzw. fließen, und ist aus einem Kristall mit einer durch GaN repräsentierten Zusammensetzungsformel gebildet. Der Grund für die Verwendung des GaN-Kristalls besteht darin, dass man ihn als Kristall mit hoher Qualität wachsen lassen kann. Die Kanalschicht 16 ist mit einer unteren Kanalschicht 16a auf der rückseitigen Barrierenschicht 15 und der oberen Kanalschicht 16b unterhalb der Elektronenzufuhrschicht 17 aufgebaut. Die untere Kanalschicht 16a und die obere Kanalschicht 16b lässt man unter unterschiedlichen Bedingungen epitaktisch wachsen. Die untere Kanalschicht 16a dient dazu, die rückseitige Barrierenschicht 15 zu bedecken, um in der rückseitigen Barrierenschicht 15 enthaltenes In oder mit dem In gebundenen N nicht freizusetzen. Eine Freisetzung des In oder des N aus der rückseitigen Barrierenschicht 15 ist nicht vorzuziehen, da die Freisetzung die Oberflächenrauigkeit und eine Verschlechterung der Kristallqualität verursacht. Da das In oder der N auch während eines Wachstums der unteren Kanalschicht 16a freigesetzt wird, lässt man die untere Kanalschicht 16a bei einer niedrigeren Temperatur als die obere Kanalschicht 16b wachsen. Folglich integriert die untere Kanalschicht 16a viel C und weist eine höhere C-Konzentration als die obere Kanalschicht 16b auf. Konkret ist die C-Konzentration in der unteren Kanalschicht 16a 7×1016 Atome/cm3 oder höher in der Ausführungsform 1. Obgleich die C-Konzentration in Abhängigkeit von der Wachstumsbedingung variiert, ist die C-Konzentration zumindest 5×1016 Atome/cm3 oder höher. Da sich die untere Kanalschicht 16a nahe der oberen Kanalschicht 16b befindet, die der das Träger-2DEG erzeugende Bereich ist, fängt der in der unteren Kanalschicht 16a enthaltene C Elektronen im 2DEG in das Akzeptor-Niveau des C ein und wird dadurch die Elektronendichte im 2DEG niedrig, was zu einem Phänomen einer temporären Ausgangsleistungsreduzierung eines aus dem Wafer 10 hergestellten Transistors führt, d.h. eine Verschlechterung des transienten bzw. Einschwingverhaltens hervorruft. Dieses Phänomen, worauf als „Stromkollaps“ verwiesen wird, verhindert eine hohe Leistungsabgabe des Transistors. Außerdem weist der Transistor, der einen Stromkollaps zeigt, die Eigenschaft auf, dass dessen Ausgangsleistung in Abhängigkeit von einer vorher eingespeisten Leistung variiert, d.h. er weist einen Memory-Effekt auf. Dies verursacht ein Problem in einem Fall, in dem Transistoren insbesondere zur drahtlosen Kommunikation genutzt werden. Beispielsweise kann bei einer Kommunikation über Mobilfunk-Basisstationen, obgleich die Kommunikationsqualität unter Verwendung einer Technik zur Kompensation von Verzerrungen sichergestellt ist, eine Signalverzerrung im Fall eines Transistors mit dem Memory-Effekt aufgrund eines Stromkollapses nicht in ausreichendem Maße kompensiert werden, was somit zu einer Verschlechterung der Kommunikationsqualität und Leistungsemission außerhalb einer gegebenen Bandbreite führt. Die Ausgangsleistung muss dabei begrenzt werden, um den Einfluss zu reduzieren, was folglich den Wirkungsgrad verschlechtert. Um das Auftreten eines Stromkollapses, der solch ein Problem hervorruft, zu unterdrücken, wird die untere Kanalschicht 16a der Ausführungsform 1 beim Aufwachsen mit Si dotiert; daher enthält sie Si. Da Si ein Dotierstoff vom n-Typ ist und einem durch den C hervorgerufenen Einfang-Niveau Elektronen bereitstellt, kann das Einfangen von Elektronen durch den C im 2DEG verhindert werden, sodass ein Stromkollaps unterdrückt werden kann. Um einen Stromkollaps ausreichend zu unterdrücken, ist in der Ausführungsform 1 die in der unteren Kanalschicht 16a enthaltene Si-Konzentration höher als die C-Konzentration darin. Konkret ist in der Ausführungsform 1 die Si-Konzentration 8×1016 Atome/cm3 oder höher.
  • Die untere Kanalschicht 16a darf nicht zu dünn ausgebildet sein, da sie die rückseitige Barrierenschicht 15 zuverlässig abdecken muss, damit aus der rückseitigen Barrierenschicht 15 nicht In oder N freigesetzt wird. Falls die Konzentration von in der unteren Kanalschicht 16a laufenden Elektronen im Vergleich mit jener der Elektronen im 2DEG nicht ignoriert werden kann, nimmt außerdem die Ausgangsleistung des Transistors ab. Dies ist auf die Tatsache zurückzuführen, dass die untere Kanalschicht 16a eine geringere Trägerbeweglichkeit aufweist und der Durchschnittswert der Beweglichkeit der Kanalschicht dadurch reduziert ist, da die untere Kanalschicht 16a mehr Si und C enthält, während die obere Kanalschicht 16b aus einem undotierten GaN-Kristall gebildet ist, wie später beschrieben wird. Aus diesem Grund darf die untere Kanalschicht 16a nicht zu dick ausgebildet sein. Nach den obigen Ausführungen liegt die Schichtdicke von der Grenzfläche zwischen der unteren Kanalschicht 16a und der rückseitigen Barrierenschicht 15 bis zur Grenzfläche zwischen der unteren Kanalschicht 16a und der oberen Kanalschicht 16b vorzugsweise zwischen 1 nm und 20 nm und beträgt in der Ausführungsform 1 die Dicke der unteren Kanalschicht 16a 5 nm.
  • Die obere Kanalschicht 16b dient für den Lauf bzw. das Fließen der Träger und ist aus einem undotierten GaN-Kristall gebildet, um nicht die Elektronenbeweglichkeit zu verringern. Da der Einbau von C dafür verantwortlich ist, die Abnahme der Elektronenbeweglichkeit und das Auftreten eines Stromkollapses zu verursachen, lässt man die obere Kanalschicht 16b bei einer höheren Temperatur als die untere Kanalschicht 16a wachsen. Während das 2DEG nahe der Grenzfläche zwischen der oberen Kanalschicht 16b und der Elektronenzufuhrschicht 17 erzeugt wird, muss, um einen Großteil des 2DEG in der oberen Kanalschicht 16b mit der höheren Beweglichkeit einzuschließen, die obere Kanalschicht 16b in einem gewissen Ausmaß dick ausgebildet sein. Konkret beträgt die Schichtdicke von der Grenzfläche zwischen der oberen Kanalschicht 16b und der unteren Kanalschicht 16a zur Grenzfläche zwischen der oberen Kanalschicht 16b und der Elektronenzufuhrschicht 17 vorzugsweise 5 nm oder mehr. In der Ausführungsform 1 beträgt die Dicke der oberen Kanalschicht 16b 50 nm.
  • Falls die mit der unteren Kanalschicht 16a und der oberen Kanalschicht 16b aufgebaute Kanalschicht 16 zu dick ausgebildet ist, ist die rückseitige Barrierenschicht 15 von einer über der Kanalschicht 16 auszubildenden (später beschriebenen, siehe 3) Gate-Elektrode 23 zu weit entfernt, was dazu führt, dass die Steuerung durch die Gate-Elektrode 23 nicht funktionieren kann und ein merklicher nachteiliger Effekt durch Elektronen verursacht wird, die als Leckstrom in der rückseitigen Barrierenschicht 15 laufen, deren Leitungsband niedrig wird. Daher beträgt die Schichtdicke von der Grenzfläche zwischen der rückseitigen Barrierenschicht 15 und der Kanalschicht 16 bis zur Grenzfläche zwischen der Kanalschicht 16 und der Elektronenzufuhrschicht 17 vorzugsweise 100 nm oder weniger. Selbst wenn die Schichtdicke von 100 nm oder weniger die rückseitige Barrierenschicht 15 nahe an die Gate-Elektrode 23 bringt und dadurch ein Leckstrom nahe der Abschnürung (engl.: pinch-off) geringfügig fließt, geht die rückseitige Barrierenschicht 15 in einen Verarmungszustand in dem Moment über, in dem die an die Gate-Elektrode angelegte Spannung abgeschaltet wird, wodurch der Leckstrom unterdrückt wird. Folglich wird der Einfluss des Leckstroms gering und stellt kein praktisches Problem dar. In der Ausführungsform 1 beträgt die Dicke der Kanalschicht 16 55 nm. Der Grund dafür, dass die Kanalschicht 16 eine Dicke von 100 nm oder weniger aufweisen darf, besteht darin, dass die untere Kanalschicht 16a Si enthält und ein Stromkollaps unterdrückt werden kann, selbst wenn die untere Kanalschicht 16a nahe an den 2DEG-Bereich kommt. Falls in die untere Kanalschicht 16a kein Si dotiert ist, bewirkt auf der anderen Seite ein Ausbilden der Kanalschicht 16 mit einer Dicke von 100 nm oder weniger, dass leicht ein Stromkollaps auftritt, da die Elektronen im 2DEG vom C eingefangen werden können; daher darf die Dicke kaum zu dünn sein. Das Obige zusammenfassend ist es vorzuziehen, dass die Dicke der Kanalschicht 16 100 nm oder weniger beträgt, die Dicke der unteren Kanalschicht 16a zwischen 1 nm und 20 nm liegt und die Dicke der oberen Kanalschicht 16b zwischen 5 nm und 80 nm liegt.
  • Die Elektronenzufuhrschicht 17 ist aus einem Kristall mit einer durch AlxGayInzN (x + y = 1, x > 0, y > 0) repräsentierten Zusammensetzungsformel (worauf hier im Folgenden als „AlGaN“ verwiesen wird) auf der oberen Kanalschicht 16b der Kanalschicht 16 gebildet. Die Elektronenzufuhrschicht 17 dient zum Erzeugen eines 2DEG mit hoher Konzentration nahe der Grenzfläche zwischen ihr und der oberen Kanalschicht 16b und ist aus dem AlGaN-Kristall mit einer breiteren Bandlücke als der die Kanalschicht 16 bildende GaN-Kristall gebildet. Der AlGaN-Kristall erzeugt das 2DEG nahe der Grenzfläche zwischen der Elektronenzufuhrschicht 17 und der Kanalschicht 16 durch einen Polarisationseffekt. Das Zusammensetzungsverhältnis von AI zu Ga im AlGaN-Kristall der Elektronenzufuhrschicht 17 und die Dicke der Elektronenzufuhrschicht 17 können in Abhängigkeit von der nach Wunsch zu erzeugenden 2DEG-Konzentration geeignet bestimmt werden. Während die 2DEG-Konzentration höher wird, wenn entweder das Zusammensetzungsverhältnis von AI oder die Dicke der Elektronenzufuhrschicht 17 zunimmt, besteht eine Zielkonfliktbeziehung zwischen der Konzentration und diesem Zusammensetzungsverhältnis und dieser Dicke, da eine Zunahme des Zusammensetzungsverhältnisses und der Dicke bewirkt, dass aufgrund einer Kristallverzerrung leicht Versetzungen auftreten. In der Ausführungsform 1 sind die Zusammensetzungsverhältnisse x = 0,25 und y = 0,75 und beträgt die Dicke der Elektronenzufuhrschicht 17 20 nm.
  • Der Wafer 10 ist wie oben strukturiert. Der Wafer 10 enthält wie oben beschrieben C und Si. Die Konzentrationen von diesem in der Kanalschicht 16 werden mit Verweis auf 2 beschrieben. 2 ist eine grafische Darstellung, die die Konzentrationen von C und Si auf der vertikalen Achse gegenüber der Tiefe von der oberen Grenzfläche in der Kanalschicht 16 auf der horizontalen Achse veranschaulicht, worin die horizontale Achse links von der gestrichelten Linie (der Seite des Ursprungspunkts) die Ausbildungstiefe der oberen Kanalschicht 16b repräsentiert und jene rechts davon die Ausbildungstiefe der unteren Kanalschicht 16a repräsentiert. Die C-Konzentration wird durch die durchgezogene Linie repräsentiert, und die Si-Konzentration wird durch die strichpunktierte Linie repräsentiert. Da die obere Kanalschicht 16b bei einer höheren Temperatur als die untere Kanalschicht 16a aufgewachsen wird, setzt sich C leicht frei, selbst wenn er während des Wachstums eingebaut wird, was somit zur Folge hat, dass die C-Konzentration niedriger als jene in der unteren Kanalschicht 16a ist, wie in 2 dargestellt ist. Da auf der anderen Seite die untere Kanalschicht 16a bei einer niedrigeren Temperatur aufgewachsen wird, ist die C-Konzentration höher als jene in der oberen Kanalschicht 16b. Da außerdem die untere Kanalschicht 16a mit Si dotiert ist, ist die Si-Konzentration höher als die C-Konzentration, wie in 2 dargestellt ist. Da die obere Kanalschicht 16b nicht mit Si dotiert ist und nur eine geringe Menge an aus der unteren Kanalschicht 16a diffundiertem Si enthält, ist die Si-Konzentration in der oberen Kanalschicht 16b niedriger als jene in der unteren Kanalschicht 16a, obgleich 2 die Si-Konzentration (strichpunktierte Linie) in dem Abschnitt, der der Tiefe der oberen Kanalschicht 16b entspricht, nicht zeigt.
  • Als Nächstes wird die Struktur einer aus dem oben beschriebenen Wafer 10 hergestellten Halbleitervorrichtung 20 mit Verweis auf 3 beschrieben. Die Halbleitervorrichtung 20 wird konkret für ein Halbleiterelement wie etwa einen (GaN-HEMT) von Transistoren mit hoher Elektronenbeweglichkeit verwendet. Die Halbleitervorrichtung 20 umfasst den Wafer 10, eine Source-Elektrode 21, eine Drain-Elektrode 22 und eine Gate-Elektrode 23. Die Source-Elektrode 21 und die Drain-Elektrode 22 sind mit einem Zwischenraum auf der Oberseite des Wafers 10, d. h. auf der dem Substrat 12 entgegengesetzten Oberfläche der Elektronenzufuhrschicht 17 ausgebildet. Die Source-Elektrode 21 und die Drain-Elektrode 22 sind mit aus Ti (Titan) gebildeten unteren Schichten auf der Elektronenzufuhrschicht 17 und ihr entgegengesetzten, aus Al gebildeten oberen Schichten aufgebaut, und die Dicken der unteren Schichten betragen etwa 20 nm, und die Dicken der oberen Schichten betragen etwa 200 nm. Die Source-Elektrode 21 und die Drain-Elektrode 22 sind mit der Elektronenzufuhrschicht 17 in ohmschem Kontakt. Außerdem ist die Gate-Elektrode 23 zwischen der Source-Elektrode 21 und der Drain-Elektrode 22 und in Kontakt mit der Elektronenzufuhrschicht 17 ausgebildet. Die Gate-Elektrode 23 ist mit einer aus Ni (Nickel) gebildeten unteren Schicht auf der Elektronenzufuhrschicht 17 und einer der Elektronenzufuhrschicht 17 entgegengesetzten, aus Au gebildeten oberen Schicht aufgebaut, und die Dicke der unteren Schicht beträgt etwa 30 nm und jene der oberen Schicht beträgt etwa 400 nm. Man beachte, dass, obgleich in 3 weggelassen, die Halbleitervorrichtung 20 mit der Source-Elektrode 21, der Drain-Elektrode 22 und der Gate-Elektrode 23 verbundene Verdrahtungen aufweist. Außerdem wird Ar (Argon) oder dergleichen in die lateralen Seiten des Wafers 10, d. h. die Seiten des Wafers 10, die zur Anordnungsrichtung vom Substrat 12 zur Elektronenzufuhrschicht 17 parallel sind, injiziert, um inaktive Bereiche auszubilden.
  • Als Nächstes wird ein Verfahren zum Herstellen des oben beschriebenen Wafers 10 mit Verweis auf das in 4 dargestellte Flussdiagramm beschrieben. Man beachte, dass jede Schicht des Wafers 10 mittels einer metallorganischen chemischen Gasphasenabscheidung (MOCVD) gebildet wird.
  • (Platzierungsschritt)
  • Zunächst wird das Substrat 12 im Ofen zum epitaktischen Züchten bzw. Aufwachsen des Wafers 10 platziert (Schritt S101).
  • (Keimbildungsschicht bildender Schritt)
  • Als Nächstes wird ein Gemisch Trimethylaluminium-(TMA: Al(CH3)3-)Gas und Ammoniakgas in den Ofen eingeführt und wird der AIN-Kristall auf dem Substrat 12 auf 50 nm aufgewachsen, um die Keimbildungsschicht 13 darauf auszubilden (Schritt S102).
  • (Pufferschicht ausbildender Schritt)
  • Als Nächstes wird ein Gemisch aus TMGa-Gas und Ammoniakgas in den Ofen eingeführt und wird der GaN-Kristall auf 1 µm auf der Keimbildungsschicht 13 aufgewachsen, um die undotierte Pufferschicht 14 darauf auszubilden (Schritt S103). Währenddessen ist die Temperatur im Ofen auf 1100°C eingestellt und ist der Druck darin auf 200 mbar eingestellt, und das V/III-Verhältnis (der Wert des molaren Volumenstroms eines Materials der Gruppe V, das in den Ofen eingespeist wird, geteilt durch den molaren Volumenstrom des Materials der Gruppe III, das darin eingespeist wird) des Mischgases ist auf 500 eingestellt. Als Trägergas wird Wasserstoffgas genutzt.
  • (Rückseitige Barrierenschicht ausbildender Schritt)
  • Als Nächstes wird ein Gemisch aus Trimethylindium-(TMI: In(CH3)3-)Gas, TMGa-Gas und Ammoniakgas in den Ofen eingeführt und wird der InGaN-Kristall auf 1 nm auf der Pufferschicht 14 aufgewachsen, um darauf die rückseitige Barrierenschicht 15 auszubilden (Schritt S104). Währenddessen sind die Temperatur, der Druck und das V/III-Verhältnis im Ofen auf 800°C, 400 mbar und 50000 eingestellt. Als das Trägergas wird Stickstoffgas genutzt. Die rückseitige Barrierenschicht 15 lässt man unter der Bedingung einer niedrigeren Temperatur, eines höheren Drucks und eines höheren V/Ill-Verhältnisses im Vergleich mit der Keimbildungsschicht 13, der später beschriebenen oberen Kanalschicht 16b und der Elektronenzufuhrschicht 17 wachsen. Dies ist darauf zurückzuführen, dass In in die rückseitige Barrierenschicht 15 eingebaut wird und weniger anfällig für eine Freisetzung ist.
  • (Untere Kanalschicht ausbildender Schritt)
  • Als Nächstes wird ein Gemisch aus TMGa-Gas, Monosilangas und Ammoniakgas in den Ofen eingeführt und wird der mit Si dotierte GaN-Kristall auf 5 nm auf der rückseitigen Barrierenschicht 15 aufgewachsen, um die untere Kanalschicht 16a darauf auszubilden (Schritt S105). Währenddessen sind die Temperatur, der Druck und das V/III-Verhältnis im Ofen auf 800°C, 200 mbar und 500 eingestellt. Als das Trägergas wird ebenfalls Wasserstoffgas genutzt. Da eine Erhöhung der Temperatur im Ofen in dem eine untere Kanalschicht ausbildenden Schritt manchmal In oder N aus der Oberfläche der rückseitigen Barrierenschicht 15 freisetzen und eine Oberflächenrauhigkeit verursachen kann, lässt man die untere Kanalschicht unter der Bedingung einer niedrigeren Temperatur im Vergleich mit der Keimbildungsschicht 13, der später beschriebenen oberen Kanalschicht 16b und der Elektronenzufuhrschicht 17 wachsen. Nachdem ein InGaN-Kristall aufgewachsen ist, kann man im Allgemeinen die Temperatur nicht ansteigen lassen, bis der InGaN-Kristall durch ein Material wie etwa GaN, das kein In enthält, geschützt ist. Das Wachsen des GaN-Kristalls unter der Bedingung einer niedrigeren Temperatur baut jedoch mehr im TMGa-Gas enthaltenen C in die untere Kanalschicht ein, und der C ist weniger anfällig für eine Freisetzung. Da der C zu einem Akzeptor wird und Elektronen im 2DEG einfängt und dadurch bewirkt, dass sich das Einschwingverhalten verschlechtert, wird die untere Kanalschicht 16a in dem eine untere Kanalschicht ausbildenden Schritt der Ausführungsform 1 mit Si dotiert. Das Si kann das Einfang-Niveau von C mit Elektronen füllen, indem die Konzentration von dotiertem Si höher als die Konzentration von C erhöht wird, der in der unteren Kanalschicht 16a enthalten ist; daher wird die Menge an Monosilangas im Mischgas so eingestellt, um die Si-Konzentration in der unteren Kanalschicht 16a höher als die C-Konzentration darin zu erhöhen.
  • (Kanalschicht ausbildender Schritt)
  • Als Nächstes wird ein Gemisch aus TMGa-Gas und Ammoniakgas in den Ofen eingeführt und wird der undotierte GaN-Kristall auf 50 nm auf der unteren Kanalschicht 16a aufgewachsen, um die obere Kanalschicht 16b darauf auszubilden (Schritt S106). Währenddessen sind die Temperatur, der Druck und das V/III-Verhältnis im Ofen auf 1000°C, 200 mbar und 500 eingestellt. Als das Trägergas wird ebenfalls Wasserstoffgas genutzt. Wenn die obere Kanalschicht 16b ausgebildet wird, ist die Oberfläche der rückseitigen Barrierenschicht 15 mit der unteren Kanalschicht 16a bedeckt. Folglich tritt das Problem einer Freisetzung des In oder des N kaum auf, selbst wenn die Temperaturbedingung zum Aufwachsen der oberen Kanalschicht 16b höher als jene zum Aufwachsen der unteren Kanalschicht 16a eingestellt wird. Die Temperaturbedingung für das Wachstum höher einzustellen ist unter dem Gesichtspunkt einer Verbesserung der Trägerbeweglichkeit vorzuziehen, da C weniger zu einem Einbau in die obere Kanalschicht 16b neigt. Aus diesem Grund wird die Temperatur im Ofen in dem eine obere Kanalschicht ausbildenden Schritt höher als jene in dem eine untere Kanalschicht ausbildenden Schritt eingestellt.
  • Auf den eine untere Kanalschicht ausbildenden Schritt und den eine obere Kanalschicht ausbildenden Schritt wird hier zusammen einfach als „Kanalschicht ausbildender Schritt“ verwiesen. Die Beziehung zwischen der Wachstumszeit und der Temperatur im Ofen im eine Kanalschicht ausbildenden Schritt und dem Zeitpunkt der Si-Dotierung werden mit Verweis auf 5 beschrieben. Die in 5 gezeigte grafische Darstellung veranschaulicht die Temperatur im Ofen auf der vertikalen Achse gegenüber der Wachstumszeit auf der horizontalen Achse, worin der Ursprungspunkt der horizontalen Achse den Zeitpunkt des Wachstumsbeginns der unteren Kanalschicht 16a repräsentiert. Der Abschnitt zwischen dem Ursprungspunkt und der linken gestrichelten Linie entspricht der Wachstumszeit in dem eine untere Kanalschicht ausbildenden Schritt, und der Abschnitt rechts von der rechten gestrichelten Linie entspricht der Wachstumszeit in dem eine obere Kanalschicht ausbildenden Schritt. Wie in 5 dargestellt ist, sind die Temperatur im Ofen während einer Ausbildung der unteren Schicht 16a und die Temperatur im Ofen während einer Ausbildung der oberen Kanalschicht 16b unterschiedlich: die Erstgenannte ist niedriger als die Letztgenannte, wie vorher beschrieben wurde. Während das Monosilangas, das Si-Quellenmaterial, während des eine untere Kanalschicht ausbildenden Schritts eingespeist wird, wird es nicht eingespeist, nachdem der eine untere Kanalschicht ausbildende Schritt beendet ist. Während eine Periode für eine Wachstumspause zwischen dem eine untere Kanalschicht ausbildenden Schritt und dem eine obere Kanalschicht ausbildenden Schritt vorgesehen ist (der Abschnitt zwischen der linken gestrichelten Linie und der rechten gestrichelten Linie), um in der Zwischenzeit die Temperatur im Ofen wie in 5 dargestellt zu erhöhen, kann man außerdem die Kanalschicht 16 (worauf als „Zwischenschicht“ verwiesen wird) während der Periode wachsen lassen. In diesem Fall enthält die Zwischenschicht, die unter einer Bedingung wächst, bei der die Temperatur im Ofen nicht ausreichend erhöht ist, C, und die C-Konzentration nimmt mit ansteigender Temperatur allmählich ab. Aus diesem Grund wird die Zufuhr des Monosilangases, des Si-Quellenmaterials, dessen Zufuhr während des eine untere Kanalschicht ausbildenden Schritts fortgesetzt wird, allmählich reduziert, wodurch der C durch das Si kompensiert werden kann.
  • Auf 4 zurück verweisend wird ein eine Elektronenzufuhrschicht ausbildender Schritt im Anschluss an den eine obere Kanalschicht ausbildenden Schritt (Schritt S106) beschrieben.
  • (Elektronenzufuhrschicht ausbildender Schritt)
  • Ein Gemisch aus TMA-Gas, TMGa-Gas und Ammoniakgas wird in den Ofen eingeführt, und der AlGaN-Kristall wird auf der oberen Kanalschicht 16b auf 20 nm gezüchtet bzw. aufgewachsen, um die Elektronenzufuhrschicht 17 darauf auszubilden (Schritt S107). Währenddessen sind die Temperatur, der Druck und das V/III-Verhältnis im Ofen auf 1100°C, 50 mbar und 1000 eingestellt. Als das Trägergas wird Wasserstoffgas genutzt. Der Wafer 10 wird auf die oben beschriebene Weise hergestellt.
  • Als Nächstes wird ein Verfahren zum Herstellen der Halbleitervorrichtung 20 aus dem in der obigen Art und Weise hergestellten Wafer 10 beschrieben. Zunächst wird eine Resistmaske zum Ausbilden der Source-Elektrode 21 und der Drain-Elektrode 22 auf der Elektronenzufuhrschicht 17 des Wafers 10 ausgebildet. Konkret wird ein Resist auf die Elektronenzufuhrschicht 17 aufgebracht und werden dann Öffnungen im Resist bei Bereichen zum Ausbilden der Elektroden ausgebildet. Als Nächstes werden Ti und Al mittels eines Aufdampfungsprozesses auf 20 nm und 200 nm auf dem Resist, einschließlich der Innenseite der Öffnungen, abgeschieden, so dass das Ti und das Al zu den unteren Schichten bzw. den oberen Schichten werden, und werden dann die Resistmaske und das Ti und das Al, die darauf abgeschieden wurden, mittels eines Lift-Off-Prozesses entfernt. Danach wird der Wafer 10 bei 600°C in beispielsweise einer Stickstoffatmosphäre thermisch behandelt, um einen ohmschen Kontakt zwischen dem Ti, dem AI und der Elektronenzufuhrschicht 17 herzustellen. Die Source-Elektrode 21 und die Drain-Elektrode 22 werden auf diese Weise gebildet. Danach wird eine Resistmaske zum Ausbilden der Gate-Elektrode 23 auf der Elektronenzufuhrschicht 17 des Wafers 10 ausgebildet. Konkret wird ein Resist auf die Elektronenzufuhrschicht 17 aufgebracht und wird dann eine Öffnung zum Ausbilden der Gate-Elektrode 23 im Resist bei einem Bereich zwischen der Source-Elektrode 21 und der Drain-Elektrode 22 mittels eines Fotolithografieprozesses ausgebildet. Als Nächstes werden Ni und Au mittels eines Aufdampfungsprozesses auf 30 nm und 400 nm auf dem Resist, einschließlich der Innenseite der Öffnung, abgeschieden, so dass das Ni und das Au zu der unteren Schicht bzw. der oberen Schicht werden, und danach werden die Resistmaske und das Ni und das Au, die darauf abgeschieden wurden, mittels eines Lift-Off-Prozesses entfernt. Auf diese Weise wird die Gate-Elektrode 23 zwischen der Source-Elektrode 21 und der Drain-Elektrode 22 ausgebildet. Außerdem werden die Verbindung der Verdrahtungen mit jeder Elektrode und die Ausbildung der inaktiven Bereiche unter Verwendung eines bekannten Verfahrens durchgeführt.
  • Der Wafer 10 und das Verfahren zum Herstellen der Halbleitervorrichtung 20 und des Wafers 10 gemäß der Ausführungsform 1 der vorliegenden Offenbarung sind wie oben beschrieben aufgebaut und implementiert; daher werden die folgenden Effekte herbeigeführt. In dem Wafer 10 und der Halbleitervorrichtung 20 gemäß der Ausführungsform 1 der vorliegenden Offenbarung ist die untere Kanalschicht 16a, die sich nahe dem ein 2DEG erzeugenden Bereich befindet und die hohe Konzentration an C aufweist, mit dem Dotierstoff Si vom n-Typ dotiert. Das Si stellt Elektronen für das Einfang-Niveau des C bereit, damit die Elektronen im 2DEG nicht eingefangen werden. Folglich können der Wafer 10 und die Halbleitervorrichtung 20 verhindern, dass die Trägerdichte durch Einfang von Elektronen im 2DEG mittels des C verringert wird. Mit anderen Worten kann das Auftreten eines Stromkollapses unterdrückt werden. Da der Stromkollaps unterdrückt werden kann, sind außerdem der Wafer 10 und die Halbleitervorrichtung 20 imstande, eine Verschlechterung der Eigenschaft des Einschwingverhaltens zu unterdrücken, was somit eine Nutzung der Halbleitervorrichtung 20 bei hoher Ausgangsleistung (nahe der Sättigungsausgangsleistung) erlaubt.
  • Das Si-Atom fungiert als Donator zum Bereitstellen eines Elektrons, und das enthaltene C-Atom fungiert als Akzeptor, der ein Elektron empfängt bzw. aufnimmt. Aus diesem Grund kann, falls die Konzentration an in der unteren Kanalschicht 16a enthaltenem Si niedriger als jene von darin enthaltenem C ist, das Elektron nicht jedem C-Atom bereitgestellt werden. In dem Wafer 10 und der Halbleitervorrichtung 20 gemäß der Ausführungsform 1 der vorliegenden Offenbarung ist die Konzentration an in der Kanalschicht 16 enthaltenem Si höher als jene von darin enthaltenem C. Infolgedessen ist es möglich, Vorkehrungen zu treffen, damit das Elektron jedem C-Atom bereitgestellt wird, sodass es möglich ist, das Auftreten eines Stromkollapses zuverlässig zu unterdrücken.
  • In dem Wafer 10 und der Halbleitervorrichtung 20 gemäß der Ausführungsform 1 der vorliegenden Offenbarung wird das Auftreten eines Stromkollapses unterdrückt, indem Si in die untere Kanalschicht 16a dotiert wird, und wird das Auftreten eines Leckstroms unterdrückt, indem die Kanalschicht so ausgebildet wird, dass sie eine Dicke von 100 nm oder weniger aufweist, um die rückseitige Barrierenschicht 15 nahe an die Gate-Elektrode 23 zu bringen. Dementsprechend kann das Auftreten sowohl eines Leckstroms als auch eines Stromkollapses unterdrückt werden.
  • Die obere Kanalschicht 16b ist eine Schicht, damit der 2DEG-Träger laufen bzw. fließen kann. Da viele, in der oberen Kanalschicht 16b enthaltene Störstellen die Trägerbeweglichkeit verringern, ist die Störstellenkonzentration in der oberen Kanalschicht 16b vorzugsweise niedrig. In dem Wafer 10 und der Halbleitervorrichtung 20 gemäß der Ausführungsform 1 der vorliegenden Offenbarung ist, da die obere Kanalschicht 16b bei einer höheren Temperatur als die untere Kanalschicht 16a aufgewachsen wird, die C-Konzentration in der oberen Kanalschicht 16b niedriger als jene in der unteren Kanalschicht 16a. Dementsprechend kann die Ladungsträgerbeweglichkeit verbessert werden.
  • Das Verfahren zum Herstellen des Wafers 10 gemäß der Ausführungsform 1 der vorliegenden Offenbarung kann auch den Wafer 10 herstellen, der den oben beschriebenen Effekt herbeiführt.
  • Hier werden eine Beschreibung und eine ergänzende Beschreibung über Modifikationen des Wafers 10 und des Verfahrens zum Herstellen der Halbleitervorrichtung 20 und des Wafers 10 gemäß der Ausführungsform 1 der vorliegenden Offenbarung gegeben. Während in der Ausführungsform 1 der vorliegenden Offenbarung der Wafer 10 von unten der Reihe nach das Substrat 12, die Keimbildungsschicht 13, die Pufferschicht 14, die rückseitige Barrierenschicht 15, die Kanalschicht 16 und die Elektronenzufuhrschicht 17 aufweist, kann eine zusätzliche Schicht zwischen aufeinanderfolgenden Schichten dieser Schichten hinzugefügt werden, solange sie den oben beschriebenen Effekt zeigen kann und als GaN-HEMT wirkt. Während in der Beschreibung der Ausführungsform 1 die Keimbildungsschicht 13 auf dem Substrat 12 aufgewachsen wird und die Pufferschicht 14 auf der Keimbildungsschicht 13 aufgewachsen wird, kann in dem Fall, in dem eine zusätzliche Schicht hinzugefügt wird, beispielsweise die Keimbildungsschicht 13 über eine zusätzliche Schicht auf dem Substrat 12 aufgewachsen werden und kann die Pufferschicht 14 über eine weitere zusätzliche Schicht auf der Keimbildungsschicht 13 aufgewachsen werden. Außerdem kann eine Schicht unter den obigen Schichten weggelassen werden. Beispielsweise wird eine Ausbildung der Keimbildungsschicht 13 weggelassen und kann die Pufferschicht direkt auf dem Substrat 12 aufgewachsen werden. Als ein Beispiel für ein Hinzufügen einer zusätzlichen Schicht lässt man ein Material wie etwa SiN auf dem Substrat 12 aufwachsen und lässt man dann die Keimbildungsschicht 13 wachsen. Darüber hinaus kann eine Schicht, die aus einem mit Fe (Ferrum bzw. Eisen) und C dotiertem GaN-Kristall mit hohem Widerstand gebildet ist, zwischen der Pufferschicht 14 und der Keimbildungsschicht 13 aufgewachsen werden. In diesem Fall müssen die Dicken der Pufferschicht 14 und der aus dem GaN-Kristall mit hohem Widerstand gebildeten Schicht nur geeignet eingestellt werden. Außerdem kann im Fall einer Fe-Dotierung Ferrocen als Quellenmaterial dafür genutzt werden. Darüber hinaus kann zwischen der Elektronenzufuhrschicht 17 und jeder Elektrode eine aus einem GaN-Kristall gebildete Deckschicht aufgewachsen werden.
  • Das Substrat 12 kann, während es in der Ausführungsform 1 aus SiC gebildet ist, anstelle von SiC aus Silizium (Si), Saphir, Galliumarsenid (GaAs) und Zinkoxid (ZnO) gebildet werden. Die Keimbildungsschicht 13 kann, während sie in der Ausführungsform 1 aus dem AIN-Kristall gebildet ist, aus einem anderen Kristall als jenem von AIN gebildet werden, solange der Kristall mit einer durch AlxGayInzN (x+y+z=1, y>0) repräsentierten Zusammensetzungsformel auf der Keimbildungsschicht 13 ausgebildet werden kann. Beispielsweise kann die Keimbildungsschicht aus einem Kristall mit einer durch AlxGayInzN (x+y+z=1) repräsentierten Zusammensetzungsformel gebildet werden. Ferner kann die Keimbildungsschicht 13 mit mehreren Schichten aufgebaut werden, die sich im Zusammensetzungsverhältnis unterscheiden. In diesem Fall kann die Zusammensetzungsformel jeder Schicht durch AlxGayInzN (x+y+z=1) repräsentiert werden. Während die Dicke der Keimbildungsschicht 13 auf 50 nm festgelegt ist, muss sie außerdem nur eine Dicke aufweisen, sodass der (die) Kristall (Kristalle) der oberen Schicht (Schichten) auf der Keimbildungsschicht 13 mit hoher Qualität wachsen kann (können).
  • Während die Pufferschicht 14 in der Ausführungsform 1 aus dem GaN-Kristall gebildet ist, kann sie aus einem anderen Kristall als GaN gebildet werden, solange in dem 2DEG-Bereich auftretende Versetzungen reduziert werden können. Beispielsweise kann die Schicht aus einem Kristall mit einer durch AlxGayInzN (x+y+z=1, y>0) repräsentierten Zusammensetzungsformel gebildet werden. Während die rückseitige Barrierenschicht 15 in der Ausführungsform 1 aus dem InGaN-Kristall gebildet ist, kann sie aus einem anderen Kristall als InGaN gebildet werden, solange ein rückseitiger Barriereneffekt herbeigeführt werden kann. Beispielsweise kann die rückseitige Barrierenschicht aus einem Kristall mit der durch AlxGayInzN (x+y+z=1, y>0, z>0) repräsentierten Zusammensetzungsformel gebildet werden.
  • Während die Kanalschicht 16 in der Ausführungsform 1 aus dem GaN-Kristall gebildet ist, kann die Schicht aus einem anderen Kristall als GaN gebildet werden, solange das 2DEG erzeugt werden kann. Beispielsweise kann die Kanalschicht aus einem Kristall mit einer durch AlxGayInzN (x+y+z=1, y>0) repräsentierten Zusammensetzungsformel gebildet werden. Während die Elektronenzufuhrschicht 17 in der Ausführungsform 1 aus dem AlGaN-Kristall gebildet ist, kann die Schicht aus einem anderen Kristall als AlGaN gebildet werden, solange das 2DEG in der Kanalschicht 16 erzeugt werden kann. Beispielsweise kann die Elektronenzufuhrschicht aus einem Kristall mit einer durch AlxGayInzN (x+y+z=1, x>0) repräsentierten Zusammensetzungsformel gebildet werden. Konkreter kann ein Kristall wie etwa AlxInyN (x+z=1, x>0, z>0) und AlxGayInzN (x+y+z=1, x>0, y>0, z>0) genutzt werden.
  • In der Ausführungsform 1 kann, während Stickstoffgas als das Trägergas genutzt wird, wenn man die rückseitige Barrierenschicht 15 wachsen lässt, und Wasserstoffgas als das Trägergas genutzt wird, wenn man die anderen Schichten wachsen lässt, ein anderes Trägergas genutzt werden.
  • Während die Ausführungsform 1 das Beispiel beschreibt, bei dem die Konzentration von in der unteren Kanalschicht 16a enthaltenem Si höher als jene von darin enthaltenem C ist, kann das Si, selbst wenn die Si-Konzentration niedriger als die C-Konzentration ist, einen Teil des C kompensieren, was somit einen Strom kollaps unterdrücken kann.
  • Während in der Ausführungsform 1 die Source-Elektrode 21 und die Drain-Elektrode 22 aus Ti und AI gebildet werden und die Gate-Elektrode 23 aus Ni und Au gebildet wird, sind die Elektrodenmaterialien nicht auf diese beschränkt, sondern können bekannte Materialien verwendet werden. Und die Strukturen und Dicken der Elektroden können geeignet bestimmt werden.
  • Ausführungsform 2
  • Als Nächstes wird eine Ausführungsform 2 der vorliegenden Offenbarung beschrieben. Beschreibungen der gleichen Punkte der Struktur und des Herstellungsverfahrens, die in der Ausführungsform 1 beschrieben wurden, werden weggelassen, und Punkte, die sich von der Ausführungsform 1 unterscheiden, werden unten beschrieben. Man beachte, dass ein Wafer 10 und ein Verfahren zum Herstellen einer Halbleitervorrichtung 20 und des Wafers 10 gemäß der Ausführungsform 2 mit einer Kombination der Modifikation der Ausführungsform 1 aufgebaut und realisiert werden können. In der Ausführungsform 1 wird der Druck im Ofen, wenn man den GaN-Kristall für die untere Kanalschicht 16a aufwachsen lässt, wie bei dem Fall der oberen Kanalschicht 16b auf 200 mbar eingestellt. Im Gegensatz dazu wird in der Ausführungsform 2 der Druck im Ofen, wenn man den GaN-Kristall für die untere Kanalschicht 16a aufwachsen lässt, niedriger als der Druck im Ofen, wenn man den GaN-Kristall für die obere Kanalschicht 16b aufwachsen lässt, eingestellt.
  • Der Wafer 10 und die Halbleitervorrichtung 20 der Ausführungsform 2 weisen die untere Kanalschicht 16a auf, die aus dem bei einem niedrigeren Druck aufgewachsenen GaN-Kristall gebildet ist. Da ein Aufwachsen des GaN-Kristalls bei dem niedrigeren Druck den Einbau von C erhöht, weist die untere Kanalschicht 16a eine höhere C-Konzentration als bei der Ausführungsform 1 auf. Konkret ist die C-Konzentration 1,1×1017 Atome/cm3 oder höher. Entsprechend der C-Konzentration wird die untere Kanalschicht mit mehr Si dotiert als bei der Ausführungsform 1; daher ist auch die Si-Konzentration darin höher als bei der Ausführungsform 1. Konkret ist die Si-Konzentration 1,2×1017 Atome/cm3 oder höher.
  • In dem eine untere Kanalschicht ausbildenden Schritt im Verfahren zum Herstellen des Wafers 10 wird gemäß der Ausführungsform 2 der GaN-Kristall im Ofen bei einer Temperatur von 800°C, einem Druck von 50 mbar und einem V/III-Verhältnis von 500 aufgewachsen. Das heißt, in dem eine untere Kanalschicht ausbildenden Schritt wird der Druck im Ofen, wenn die untere Kanalschicht 16a gebildet wird, niedriger eingestellt als jener im Ofen, wenn die obere Kanalschicht 16b ausgebildet wird. Im Übrigen beträgt der Druck im Ofen, wenn die obere Kanalschicht 16b gebildet wird, 200 mbar. Mit Verweis auf 6 wird hier beschrieben, wie die Temperatur und der Druck im Ofen während einer Ausbildung der Kanalschicht 16 geändert werden. Die in 6 gezeigte grafische Darstellung veranschaulicht die Temperatur und den Druck im Ofen auf der vertikalen Achse gegenüber der Wachstumszeit auf der horizontalen Achse, worin der Ursprungspunkt der horizontalen Achse den Zeitpunkt des Wachstumsbeginns der unteren Kanalschicht 16a repräsentiert. Der Abschnitt zwischen dem Ursprungspunkt und der linken gestrichelten Linie entspricht der Wachstumszeit in dem eine untere Kanalschicht ausbildenden Schritt, und der Abschnitt rechts von der rechten gestrichelten Linie entspricht der Wachstumszeit in dem eine obere Kanalschicht ausbildenden Schritt. Wie in 6 dargestellt ist, unterscheiden sich die Temperatur und der Druck im Ofen während einer Ausbildung der unteren Kanalschicht 16a und die Temperatur und der Druck im Ofen während einer Ausbildung der oberen Kanalschicht 16b: erstere ist niedriger als letztere, wie vorher beschrieben wurde. Während eine Periode für eine Wachstumspause zwischen dem eine untere Kanalschicht ausbildenden Schritt und dem eine obere Kanalschicht ausbildenden Schritt (der Abschnitt zwischen der linken gestrichelten Linie und der rechten gestrichelten Linie) vorgesehen wird, um die Temperatur und den Druck im Ofen in der Zwischenzeit wie in 6 veranschaulicht zu erhöhen, kann man die Kanalschicht 16 (worauf im Folgenden als „Zwischenschicht“ verwiesen wird) wie bei der Ausführungsform 1 während der Periode wachsen lassen. In diesem Fall wird die Zufuhr des Monosilangases, des Si-Quellenmaterials, dessen Zufuhr während des eine untere Kanalschicht ausbildenden Schritts fortgesetzt wird, allmählich reduziert, wodurch der C durch das Si kompensiert werden kann.
  • Der Wafer 10 und das Verfahren zum Herstellen der Halbleitervorrichtung 20 und des Wafers 10 gemäß der Ausführungsform 2 der vorliegenden Offenbarung sind wie oben beschrieben aufgebaut und implementiert; daher werden die folgenden Effekte herbeigeführt. Im Allgemeinen wirft das Aufwachsen eines GaN-Kristalls bei einer niedrigen Temperatur das Problem, dass viel C eingebaut wird, und das Problem auf, dass die Ebenheit der unteren Kanalschicht 16a verschlechtert wird, da die Oberflächenmigrationslänge von Ga reduziert wird. Falls sich die Ebenheit der unteren Kanalschicht 16a verschlechtert, kann die Ebenheit nicht ausreichend wiederhergestellt werden, da die obere Kanalschicht 16b eine Dicke von nur etwa einigen 10 nm hat. Infolgedessen verschlechtert sich die Ebenheit der Grenzfläche zwischen der oberen Kanalschicht 16b und der Elektronenzufuhrschicht 17, was folglich die 2DEG-Beweglichkeit verringert. Im Verfahren zum Herstellen des Wafers 10 gemäß der Ausführungsform 2 der vorliegenden Offenbarung wird der GaN-Kristall bei einem niedrigeren Druck in dem eine untere Kanalschicht ausbildenden Schritt als im eine obere Kanalschicht ausbildenden Schritt aufgewachsen. Obgleich das Aufwachsen des GaN-Kristalls bei dem niedrigeren Druck den Einbau von C erhöht, kann das Auftreten eines Stromkollapses unterdrückt werden, da die untere Kanalschicht 16a mit Si dotiert wird. Indem man den Druck in dem eine untere Kanalschicht ausbildenden Schritt verringert, kann außerdem die Oberflächenmigrationslänge von Ga erhöht werden, wodurch somit eine Verschlechterung der Ebenheit unterdrückt wird. Folglich kann die Ausführungsform 2 sowohl das Auftreten eines Stromkollapses als auch eine Verschlechterung der Ebenheit (Abnahme der Beweglichkeit) unterdrücken. Da der Wafer 10 und die Halbleitervorrichtung 20 gemäß der Ausführungsform 2 der vorliegenden Offenbarung wie oben beschrieben hergestellt werden, kann außerdem das Auftreten eines Stromkollapses unterdrückt werden und kann eine Reduzierung der Ausgangsleistung der Halbleitervorrichtung 20, die durch eine Abnahme der 2DEG-Beweglichkeit aufgrund der Verschlechterung der Ebenheit hervorgerufen wird, verhindert werden.
  • Ausführungsform 3
  • Als Nächstes wird eine Ausführungsform 3 der vorliegenden Offenbarung beschrieben. Beschreibungen der gleichen Punkte der Struktur und des Herstellungsverfahrens, die in der Ausführungsform 1 beschrieben wurden, werden weggelassen, und Punkte, die sich von der Ausführungsform 1 unterscheiden, werden unten beschrieben. Man beachte, dass ein Wafer 10 und ein Verfahren zum Herstellen der Halbleitervorrichtung 20 und des Wafers 10 gemäß der Ausführungsform 3 mit einer Kombination von Modifikationen der Ausführungsform 1 oder mit einer Kombination der Ausführungsform 2 aufgebaut und realisiert werden können. In der Ausführungsform 1 ist das V/III-Verhältnis im Ofen, wenn der GaN-Kristall für die untere Kanalschicht 16a aufgewachsen wird, wie beim Fall der oberen Kanalschicht 16b auf 500 eingestellt. Im Gegensatz dazu wird in der Ausführungsform 3 das V/III-Verhältnis im Ofen, wenn der GaN-Kristall für die untere Kanalschicht 16a aufgewachsen wird, niedriger als das V/III-Verhältnis im Ofen, wenn der GaN-Kristall für die obere Kanalschicht 16b aufgewachsen wird, eingestellt.
  • Der Wafer 10 und die Halbleitervorrichtung 20 der Ausführungsform 3 weisen die untere Kanalschicht 16a auf, die aus dem mit einem niedrigeren V/III-Verhältnis aufgewachsenen GaN-Kristall gebildet ist. Da ein Aufwachsen des GaN-Kristalls bei dem niedrigen V/III-Verhältnis den Einbau von C erhöht, hat die untere Kanalschicht 16a eine höhere C-Konzentration als bei der Ausführungsform 1. Konkret ist die C-Konzentration 1,1×1017 Atome/cm3 oder höher. Entsprechend der C-Konzentration wird die untere Kanalschicht mit mehr Si als im Fall der Ausführungsform 1 dotiert; daher ist auch die Si-Konzentration darin höher als im Fall der Ausführungsform 1. Konkret ist die Si-Konzentration 1,2×1017 Atome/cm3 oder höher.
  • In dem eine untere Kanalschicht ausbildenden Schritt im Verfahren zum Herstellen des Wafers 10 wird gemäß der Ausführungsform 3 der GaN-Kristall im Ofen bei einer Temperatur von 800°C, einem Druck von 200 mbar und einem V/III-Verhältnis von 200 aufgewachsen. Das heißt, in dem eine untere Kanalschicht ausbildenden Schritt ist das V/III-Verhältnis im Ofen, wenn die untere Kanalschicht 16a gebildet wird, niedriger eingestellt als jenes im Ofen, wenn die obere Kanalschicht 16b gebildet wird. Im Übrigen ist das V/III-Verhältnis im Ofen, wenn die obere Kanalschicht 16b gebildet wird, 500. Hier wird mit Verweis auf 7 beschrieben, wie die Temperatur und das V/III-Verhältnis im Ofen während einer Ausbildung der Kanalschicht 16 geändert werden. Die in 7 gezeigte grafische Darstellung veranschaulicht die Temperatur und das V/III-Verhältnis im Ofen auf der vertikalen Achse gegenüber der Wachstumszeit auf der horizontalen Achse, worin der Ursprungspunkt der horizontalen Achse den Zeitpunkt des Wachstumsbeginns der unteren Kanalschicht 16a repräsentiert. Der Abschnitt zwischen dem Ursprungspunkt und der linken gestrichelten Linie entspricht der Wachstumszeit in dem eine untere Kanalschicht ausbildenden Schritt, und der Abschnitt rechts von der rechten gestrichelten Linie entspricht der Wachstumszeit im eine obere Kanalschicht ausbildenden Schritt. Wie in 7 dargestellt ist, unterscheiden sich die Temperatur und das V/III-Verhältnis im Ofen während einer Ausbildung der unteren Kanalschicht 16a von jenen im Ofen während einer Ausbildung der oberen Kanalschicht 16b; erstere ist niedriger als letztere, wie vorher beschrieben wurde. Außerdem ist eine Periode für die Wachstumspause zwischen dem eine untere Kanalschicht ausbildenden Schritt und dem eine obere Kanalschicht ausbildenden Schritt (der Abschnitt zwischen der linken gestrichelten Linie und der rechten gestrichelten Linie) vorgesehen, um die Temperatur im Ofen in der Zwischenzeit wie in 7 dargestellt zu erhöhen. Man beachte, dass, da der GaN-Kristall während der Periode nicht aufgewachsen wird, kein Quellenmaterial dafür zugeführt wird. Aus diesem Grund ist das V/III-Verhältnis nicht dargestellt, da es nicht definiert werden kann. Auch in der Ausführungsform 3 kann die Kanalschicht 16 (worauf als „Zwischenschicht“ verwiesen wird) während der Wachstumspause wie bei der Ausführungsform 1 aufgewachsen werden. In diesem Fall wird das V/III-Verhältnis allmählich erhöht und wird die Zufuhr des Monosilangases, des Si-Quellenmaterials, dessen Zufuhr während des eine untere Kanalschicht ausbildenden Schritts fortgesetzt wird, allmählich reduziert, wodurch der C durch das Si kompensiert werden kann.
  • Der Wafer 10 und das Verfahren zum Herstellen der Halbleitervorrichtung 20 und des Wafers 10 gemäß der Ausführungsform 3 der vorliegenden Offenbarung sind aufgebaut und implementiert, wie oben beschrieben wurde; daher werden die folgenden Effekte herbeigeführt. Das Aufwachsen eines GaN-Kristalls bei einer niedrigen Temperatur, wie in der Ausführungsform 2 beschrieben, erhöht den Einbau von C und reduziert die Oberflächenmigrationslänge von Ga und verschlechtert die Ebenheit, was folglich das Problem hervorruft, dass die 2DEG-Beweglichkeit verringert wird. Im Verfahren zum Herstellen des Wafers 10 gemäß der Ausführungsform 3 der vorliegenden Offenbarung wird der GaN-Kristall in dem eine untere Kanalschicht ausbildenden Schritt bei einem niedrigeren V/III-Verhältnis als in dem eine obere Kanalschicht ausbildenden Schritt aufgewachsen. Obgleich ein Aufwachsen des GaN-Kristalls mit dem niedrigeren V/III-Verhältnis den Einbau von C erhöht, kann, da die untere Kanalschicht 16a mit Si dotiert ist, das Auftreten eines Stromkollapses unterdrückt werden. Durch Verringern des V/Ill-Verhältnisses kann außerdem die Oberflächenmigrationslänge von Ga erhöht werden, wodurch eine Verschlechterung der Ebenheit unterdrückt werden kann. Folglich kann die Ausführungsform 3 sowohl das Auftreten eines Stromkollapses als auch eine Verschlechterung der Ebenheit (Abnahme der Beweglichkeit) unterdrücken. Da der Wafer 10 und die Halbleitervorrichtung 20 gemäß der Ausführungsform 3 der vorliegenden Offenbarung wie oben beschrieben hergestellt werden, kann außerdem das Auftreten eines Stromkollapses unterdrückt werden und kann eine Reduzierung der Ausgangsleistung der Halbleitervorrichtung 20, die durch eine Abnahme der 2DEG-Beweglichkeit aufgrund einer Verschlechterung der Ebenheit verursacht wird, verhindert werden.
  • Wie oben beschrieben wurde, kann, während im Herstellungsverfahren der Ausführungsform 3 der eine untere Kanalschicht ausbildende Schritt bei einem hohen Druck wie bei der Ausführungsform 1 durchgeführt wird, der Ausbildungsschritt bei einem niedrigen Druck wie bei der Ausführungsform 2 durchgeführt werden.
  • Ausführungsform 4
  • Als Nächstes wird eine Ausführungsform 4 der vorliegenden Offenbarung beschrieben. Beschreibungen der gleichen Punkte der Struktur und des Herstellungsverfahrens, die in der Ausführungsform 1 beschrieben wurden, werden weggelassen, und Punkte, die sich von der Ausführungsform 1 unterscheiden, werden unten beschrieben. Man beachte, dass ein Wafer 10 und ein Verfahren zum Herstellen der Halbleitervorrichtung 20 und des Wafers 10 gemäß der Ausführungsform 4 mit einer Kombination der Modifikationen der Ausführungsform 1 oder mit einer Kombination der Ausführungsform 2 oder der Ausführungsform 3 aufgebaut und realisiert werden können. In der Ausführungsform 4 werden nicht nur die untere Kanalschicht 16a, sondern auch die rückseitige Barrierenschicht 15 mit Si dotiert.
  • Der Wafer 10 und die Halbleitervorrichtung 20 gemäß der Ausführungsform 3 weisen die Si enthaltende rückseitige Barrierenschicht 15 auf. Die rückseitige Barrierenschicht 15 enthält auch C, da sie bei einer niedrigen Temperatur gebildet wird und C in die Schicht eingebaut wird und weniger zur Freisetzung als bei der unteren Kanalschicht 16a neigt. Die Konzentration von in der rückseitigen Barrierenschicht 15 enthaltenem Si ist höher als die Konzentration von darin enthaltenem C. Konkret ist die C-Konzentration 5×1016 Atome/cm3 oder höher und ist die Si-Konzentration 6×1016 Atome/cm3 oder höher.
  • Das Verfahren zum Herstellen des Wafers 10 der Ausführungsform 3 unterscheidet sich vom Herstellungsverfahren der Ausführungsform 1 dadurch, dass in dem eine rückseitige Barrierenschicht ausbildenden Schritt ein Gemisch aus Trimethylindium-(TMI: In(CH3)3)Gas, TMGa-Gas und Ammoniakgas, das Monosilan enthält, in den Ofen eingeführt wird und ein InGaN-Kristall zum Ausbilden der rückseitigen Barrierenschicht 15 auf 1 nm auf der Pufferschicht 14 aufgewachsen wird, um die mit Si dotierte rückseitige Barrierenschicht 15 auf der Pufferschicht 14 auszubilden. Die Konzentrationen von C und Si in der rückseitigen Barrierenschicht 15 und der Kanalschicht 16 werden hier mit Verweis auf 8 beschrieben. Die in 8 gezeigte grafische Darstellung veranschaulicht die Konzentrationen auf der vertikalen Achse gegenüber der Tiefe von der Grenzfläche aus auf der horizontalen Achse. Der Abschnitt vom Ursprungspunkt bis zur linken gestrichelten Linie entspricht der Tiefe der oberen Kanalschicht 16b; der Abschnitt von der linken gestrichelten Linie bis zur rechten gestrichelten Linie entspricht der Tiefe der unteren Kanalschicht 16a; und der Abschnitt rechts von der rechten gestrichelten Linie entspricht der Tiefe der rückseitigen Barrierenschicht 15. Die C-Konzentration wird mittels der durchgezogenen Linie repräsentiert, und die Si-Konzentration wird mittels der strichpunktierten Linie repräsentiert. Wie in 8 dargestellt ist, sind, da C mehr in die untere Kanalschicht 16a und die rückseitige Barrierenschicht 15 eingebaut wird, die gebildet werden, indem man die jeweiligen Kristalle aus GaN und InGaN bei einer niedrigeren Temperatur aufwachsen lässt, die C-Konzentrationen darin höher als jene in der oberen Kanalschicht 16b. Außerdem weist die rückseitige Barrierenschicht 15, da sie bei einem höheren Druck und einem höheren V/III-Verhältnis als die untere Kanalschicht 16a ausgebildet wird, eine niedrigere C-Konzentration als die untere Kanalschicht 16a auf. Die Si-Konzentrationen in der unteren Kanalschicht 16a und der rückseitigen Barrierenschicht 15 sind höher als die C-Konzentrationen darin. Man beachte, dass, während in 8 die C- und Si-Konzentrationen in der unteren Kanalschicht 16a höher sind als jene in der rückseitigen Barrierenschicht 15, die C- und Si-Konzentrationen in der rückseitigen Barrierenschicht 15 höher als jene in der unteren Kanalschicht 16a sein können.
  • Der Wafer 10 und das Verfahren zum Herstellen der Halbleitervorrichtung 20 und des Wafers 10 gemäß der Ausführungsform 4 der vorliegenden Offenbarung sind aufgebaut und implementiert, wie oben beschrieben wurde; daher werden die folgenden Effekte herbeigeführt. Die rückseitige Barrierenschicht 15 hat, da sie bei einer niedrigeren Temperatur gebildet wird, eine höhere C-Konzentration. Folglich fängt der C Elektronen im 2DEG ein und tritt dadurch wahrscheinlich ein Stromkollaps auf. Außerdem verschlechtert das Auftreten eines Stromkollapses die Eigenschaft des Einschwingverhaltens. Da Si auch in der rückseitigen Barrierenschicht 15 des Wafers 10 und der Halbleitervorrichtung 20 gemäß der Ausführungsform 4 der vorliegenden Offenbarung enthalten ist, kompensiert das Si den C, so dass das Auftreten eines Stromkollapses und eine Verschlechterung der Eigenschaft des Einschwingverhaltens aufgrund des C in der rückseitigen Barrierenschicht 15 unterdrückt werden können. Darüber hinaus können das Auftreten eines Stromkollapses und die Verschlechterung der Eigenschaft des Einschwingverhaltens zuverlässiger als in dem Fall unterdrückt werden, bei dem Si in die untere Kanalschicht 16a in der Ausführungsform 1 dotiert wird.
  • Während die Wachstumsbedingung für die rückseitige Barrierenschicht 15 wegen der niedrigen Temperatur, des hohen Drucks und des hohen V/III-Verhältnisses die Ebenheit verschlechtert, wird die Ebenheit nicht merklich verschlechtert, da das In in der rückseitigen Barrierenschicht einen oberflächenaktiven Effekt hat und die Oberflächenmigrationslänge von Ga erhöhen kann. Daher kann die Ebenheit weiter verbessert werden, indem die rückseitige Barrierenschicht 15 bei einem niedrigen Druck und einem niedrigen V/III-Verhältnis in Kombination der Ausführungsform 2 oder der Ausführungsform 3 ausgebildet wird.
  • Während die Ausführungsform 4 das Beispiel beschreibt, bei dem die Konzentration von in der rückseitigen Barrierenschicht 15 enthaltenem Si höher ist als die Konzentration von darin enthaltenem C, kompensiert, selbst wenn die Si-Konzentration niedriger als die C-Konzentration ist, das Si einen Teil des C, so dass das Auftreten eines Stromkollapses unterdrückt werden kann.
  • Industrielle Anwendbarkeit
  • Der epitaktische Wafer und die Halbleitervorrichtung und das Verfahren zum Herstellen eines epitaktischen Wafers gemäß der vorliegenden Offenbarung können für einen Transistor mit hoher Elektronenbeweglichkeit und bei der Herstellung des Transistors mit hoher Elektronenbeweglichkeit genutzt werden.
  • Bezugszeichenliste
    • 10
    epitaktischer Wafer (Wafer);
    12
    Substrat;
    13
    Nukleations- bzw. Keimbildungsschicht;
    14
    Pufferschicht;
    15
    rückseitige Sperr- bzw. Barrierenschicht;
    16a
    untere Kanalschicht;
    16b
    obere Kanalschicht;
    17
    Elektronenzufuhrschicht;
    20
    Halbleitervorrichtung;
    21
    Source-Elektrode;
    22
    Drain-Elektrode; und
    23
    Gate-Elektrode
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 201921704 A [0004]

Claims (12)

  1. Epitaktischer Wafer, aufweisend: ein Substrat; eine Pufferschicht, die aus einem Kristall mit einer durch AlxGayInzN (x+y+z=1, y>0) repräsentierten Zusammensetzungsformel gebildet ist, auf dem Substrat; eine rückseitige Barrierenschicht, die aus einem Kristall mit einer durch AlxGayInzN (x+y+z=1, y>0, z>0) repräsentierten Zusammensetzungsformel gebildet ist, auf der Pufferschicht; eine Kanalschicht, die aus einem Kristall mit einer durch AlxGayInzN (x+y+z=1, y>0) repräsentierten Zusammensetzungsformel gebildet ist, auf der rückseitigen Barrierenschicht; und eine Elektronenzufuhrschicht, die aus einem Kristall mit einer durch AlxGayInzN (x+y+z=1, x>0) repräsentierten Zusammensetzungsformel gebildet ist, auf der Kanalschicht, wobei die Kanalschicht mit einer oberen Kanalschicht unterhalb der Elektronenzufuhrschicht und einer unteren Kanalschicht auf der rückseitigen Barrierenschicht aufgebaut ist und die untere Kanalschicht eine höhere C-Konzentration als die obere Kanalschicht aufweist und Si enthält.
  2. Epitaktischer Wafer nach Anspruch 1, wobei eine Si-Konzentration in der unteren Kanalschicht höher ist als die C-Konzentration in der unteren Kanalschicht.
  3. Epitaktischer Wafer nach Anspruch 1 oder Anspruch 2, wobei die rückseitige Barrierenschicht Si enthält.
  4. Epitaktischer Wafer nach Anspruch 3, wobei die rückseitige Barrierenschicht C enthält und eine Si-Konzentration in der rückseitigen Barrierenschicht höher als eine C-Konzentration in der rückseitigen Barrierenschicht ist.
  5. Epitaktischer Wafer nach einem der Ansprüche 1 bis 4, wobei eine Schichtdicke von einer Grenzfläche zwischen der Kanalschicht und der rückseitigen Barrierenschicht zu einer Grenzfläche zwischen der Kanalschicht und der Elektronenzufuhrschicht 100 nm oder mehr weniger beträgt.
  6. Epitaktischer Wafer nach einem der Ansprüche 1 bis 5, wobei die Pufferschicht aus einem Kristall mit einer durch GaN repräsentierten Zusammensetzungsformel gebildet ist; die rückseitige Barrierenschicht aus einem Kristall mit einer durch GayInzN (y+z=1, y>0, z>0) repräsentierten Zusammensetzungsformel gebildet ist; und die Kanalschicht aus einem Kristall mit einer durch GaN repräsentierten Zusammensetzungsformel gebildet ist.
  7. Halbleitervorrichtung, aufweisend: einen epitaktischen Wafer nach einem der Ansprüche 1 bis 6; eine Source-Elektrode und eine Drain-Elektrode, die auf der Elektronenzufuhrschicht in dem epitaktischen Wafer mit einem Zwischenraum ausgebildet sind; und eine Gate-Elektrode, die zwischen der Source-Elektrode und der Drain-Elektrode auf der Elektronenzufuhrschicht ausgebildet ist.
  8. Verfahren zum Herstellen eines epitaktischen Wafers, aufweisend: einen Platzierungsschritt, bei dem ein Substrat in einem Ofen platziert wird; einen eine Pufferschicht ausbildenden Schritt, bei dem auf dem Substrat eine aus einem Kristall mit einer durch AlxGayInzN (x+y+z=1, y>0) repräsentierten Zusammensetzungsformel gebildete Pufferschicht aufgewachsen wird; einen eine rückseitige Barrierenschicht ausbildenden Schritt, bei dem auf der Pufferschicht eine aus einem Kristall mit einer durch AlxGayInzN (x+y+z=1, y>0, z>0) repräsentierten Zusammensetzungsformel gebildete rückseitige Barrierenschicht aufgewachsen wird; einen eine Kanalschicht ausbildenden Schritt, bei dem auf der rückseitigen Barrierenschicht eine aus einem Kristall mit einer durch AlxGayInzN (x+y+z=1, y>0) repräsentierten Zusammensetzungsformel gebildete Kanalschicht aufgewachsen wird; und einen eine Elektronenzufuhrschicht ausbildenden Schritt, bei dem auf der Kanalschicht eine aus einem Kristall mit einer durch AlxGayInzN (x+y+z=1, x>0) repräsentierten Zusammensetzungsformel gebildete Elektronenzufuhrschicht ausgebildet wird, wobei im eine Kanalschicht ausbildenden Schritt eine Temperatur im Ofen, wenn auf der rückseitigen Barrierenschicht eine untere Kanalschicht der Kanalschicht ausgebildet wird, niedriger als eine Temperatur im Ofen, wenn unterhalb der Elektronenzufuhrschicht eine obere Kanalschicht der Kanalschicht ausgebildet wird, eingestellt ist und wobei in dem eine Kanalschicht ausbildenden Schritt die untere Kanalschicht mit Si dotiert wird, wenn die untere Kanalschicht ausgebildet wird.
  9. Verfahren zum Herstellen eines epitaktischen Wafers nach Anspruch 8, wobei im eine Kanalschicht ausbildenden Schritt ein Druck im Ofen, wenn die untere Kanalschicht ausgebildet wird, niedriger als ein Druck im Ofen, wenn die obere Kanalschicht ausgebildet wird, eingestellt ist.
  10. Verfahren zum Herstellen eines epitaktischen Wafers nach Anspruch 8 oder Anspruch 9, wobei in dem eine Kanalschicht ausbildenden Schritt ein V/III-Verhältnis, das ein Wert eines molaren Volumenstroms eines in den Ofen eingespeisten Materials der Gruppe V ist, geteilt durch einen molaren Volumenstrom eines in den Ofen eingespeisten Materials der Gruppe III, wenn die untere Kanalschicht ausgebildet wird, niedriger ist als ein V/III-Verhältnis, wenn die obere Kanalschicht ausgebildet wird.
  11. Verfahren zum Herstellen eines epitaktischen Wafers nach einem der Ansprüche 8 bis 10, wobei in dem eine rückseitige Barrierenschicht ausbildenden Schritt die rückseitige Barrierenschicht mit Si dotiert wird, wenn die rückseitige Barrierenschicht ausgebildet wird.
  12. Verfahren zum Herstellen eines epitaktischen Wafers nach einem der Ansprüche 8 bis 11, wobei die Pufferschicht aus einem Kristall mit einer durch GaN repräsentierten Zusammensetzungsformel gebildet wird, die rückseitige Barrierenschicht aus einem Kristall mit einer durch GayInzN (y+z=1, y>0, z>0) repräsentierten Zusammensetzungsformel gebildet wird, die Kanalschicht aus einem Kristall mit einer durch GaN repräsentierten Zusammensetzungsformel gebildet wird; und die Elektronenzufuhrschicht aus einem Kristall mit einer durch AlxGayN (x+y=1, x>0, y>0) repräsentierten Zusammensetzungsformel gebildet wird.
DE112020006762.9T 2020-02-17 2020-02-17 Epitaktischer wafer, halbleitervorrichtung und verfahren zum herstellen eines epitaktischen wafers Withdrawn DE112020006762T5 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2020/005999 WO2021166024A1 (ja) 2020-02-17 2020-02-17 エピタキシャルウエハ、半導体装置およびエピタキシャルウエハの製造方法

Publications (1)

Publication Number Publication Date
DE112020006762T5 true DE112020006762T5 (de) 2023-01-12

Family

ID=72706607

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112020006762.9T Withdrawn DE112020006762T5 (de) 2020-02-17 2020-02-17 Epitaktischer wafer, halbleitervorrichtung und verfahren zum herstellen eines epitaktischen wafers

Country Status (5)

Country Link
US (1) US20230054861A1 (de)
JP (1) JP6765589B1 (de)
CN (1) CN115088058A (de)
DE (1) DE112020006762T5 (de)
WO (1) WO2021166024A1 (de)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019021704A (ja) 2017-07-13 2019-02-07 富士通株式会社 化合物半導体装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7030428B2 (en) * 2001-12-03 2006-04-18 Cree, Inc. Strain balanced nitride heterojunction transistors
JP5622499B2 (ja) * 2008-12-15 2014-11-12 Ｄｏｗａエレクトロニクス株式会社 電子デバイス用エピタキシャル基板およびその製造方法
JP2011233612A (ja) * 2010-04-26 2011-11-17 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP6305137B2 (ja) * 2014-03-18 2018-04-04 住友化学株式会社 窒化物半導体積層物および半導体装置
US10483354B2 (en) * 2018-01-30 2019-11-19 Kabushiki Kaisha Toshiba Nitride semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019021704A (ja) 2017-07-13 2019-02-07 富士通株式会社 化合物半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP6765589B1 (ja) 2020-10-07
US20230054861A1 (en) 2023-02-23
WO2021166024A1 (ja) 2021-08-26
CN115088058A (zh) 2022-09-20
JPWO2021166024A1 (de) 2021-08-26

Similar Documents

Publication Publication Date Title
DE69203736T2 (de) Kristallzuchtverfahren für Halbleiter auf Galliumnitrid-Basis.
DE69120116T2 (de) Heterostruktur-Halbleiteranordnung
DE102011000911B4 (de) Nitridhalbleiterbauelement und Verfahren
DE102008032897B4 (de) Nitridhalbleitervorrichtung, Doherty-Verstärker und drainspannungsgesteuerter Verstärker
DE102005018318B4 (de) Nitridhalbleitervorrichtung und deren Herstellungsverfahren
US9735240B2 (en) High electron mobility transistor (HEMT)
DE112006002430B4 (de) Verfahren zur Herstellung von Super-Gittern unter Verwendung von abwechselnden Hoch und Niedrig-Temperatur-Schichten zum Sperren von parasitären Strompfaden
DE10392313T5 (de) Auf Galliumnitrid basierende Vorrichtungen und Herstellungsverfahren
DE102017111974A1 (de) Iii-nitrid-halbleiterbauelement mit dotierten epi-strukturen
DE112017008243T5 (de) Verfahren zum Herstellen einer Halbleitervorrichtung und Halbleitervorrichtung
US7352017B2 (en) Nitride semiconductor device and manufacturing method thereof
DE10330629A1 (de) Epitaxiesubstrat für lichtemittierenden Verbundhalbleiterbaustein, Verfahren zu seiner Herstellung und lichtemittierender Baustein
DE112008000410T5 (de) Epitaxialer Galliumnitridkristall, Verfahren zu dessen Herstellung und Feldeffekttransistor
CN109742140B (zh) 具有单边渐变多量子阱的高阻氮化镓基缓冲层及制备方法
DE102004055038B4 (de) Nitridhalbleitervorrichtung und deren Herstellungsverfahren
DE102006000482A1 (de) Elektronische Vorrichtung, die auf Gruppe-III-Elementnitriden beruhende Halbleiter enthält
DE102016108911A1 (de) Heteroübergang-Halbleitervorrichtung und Verfahren zur Herstellung einer Heteroübergang-Halbleitervorrichtung
CN110047924B (zh) 利用GaN基窄阱多量子阱结构的高阻缓冲层及制备方法
DE112020006762T5 (de) Epitaktischer wafer, halbleitervorrichtung und verfahren zum herstellen eines epitaktischen wafers
US5738722A (en) III-V system compound semiconductor device and method for manufacturing the semiconductor device
DE112013001972T5 (de) Verfahren zum Herstellen von Nitrid-Halbleitervorrichtungen
EP3811415A1 (de) Halbleiterschichtstapel und verfahren zu dessen herstellung
DE112011105130T5 (de) Verfahren zum Herstellen von elektronischen Nitrid-Bauelementen
DE102015213501B4 (de) Verfahren zum Herstellen einer Nitrid-Halbleitervorrichtung
KR20050100672A (ko) 화합물 반도체 에피택셜 기판 및 그 제조 방법

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R120 Application withdrawn or ip right abandoned