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Technisches Gebiet:
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Die vorliegende Erfindung bezieht sich auf einen Chip-Widerstand von Drahtbonding Verbindungstyp. Insbesondere bezieht sie sich auf einen Chip-Widerstand, der im gleichen Zeitintervall bzw. gleichzeitig drahtgebondet und verlötet werden kann.
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Stand der Technik
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Gemäß dem Stand der Technik ist ein Chip-Widerstand vorgeschlagen worden, wie er in der Patentliteratur 1 beschrieben wird. Der Chip-Widerstand ist so konfiguriert, dass eine der beiden vorderen bzw. frontseitigen Elektroden, die mit einem Widerstandsmaterial verbunden ist, als Drahtbonding Elektrode verwendet wird, und eine Elektrode auf der stirnseitigen Oberfläche, die elektrisch mit der anderen vorderen Elektrode verbunden ist, als Lötanschluss-Elektrode eingesetzt wird.
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12 ist eine Draufsicht auf den oben erwähnten Chip-Widerstand, der in der Patentliteratur 1 beschrieben wird. 13 ist eine Schnittansicht, genommen längs der Linie A-A von 12. Wie in den 12 und 13 gezeigt ist, wird der Chip-Widerstand 100 in der Hauptsache durch ein isolierendes Substrat 101, ein Paar bzw. zwei vordere Elektroden 102 und 103, ein Widerstandsmaterial 104, eine Schutzschicht 105, eine hintere Elektrode 106 und eine Elektrode 107 an der stirnseitigen Oberfläche gebildet. Das isolierende Substrat 101 ist wie ein rechtwinkliges Parallelepiped bzw. ein rechtwinkliger Quader geformt. Die beiden vorderen Elektroden 102 und 103 werden auf zwei longitudinalen Endbereichen einer vorderen Oberfläche des isolierenden Substrats 101 ausgebildet. Das Widerstandsmaterial 104 ist so ausgestaltet, dass es die vorderen Elektroden 102 und 103 überbrückt. Die Schutzschicht 105 bedeckt das Widerstandsmaterial 104. Die hintere Elektrode 106 ist insgesamt über einer hinteren Oberfläche des isolierenden Substrats 101 ausgebildet. Durch die Elektrode 107 auf der stirnseitigen Oberfläche werden die hintere Elektrode 106 und die vordere Elektrode 102 elektrisch miteinander verbunden. Eine Trimmnut 108 (trimming groove) wird in dem Widerstandsmaterial 104 ausgebildet, um seinen Widerstandswert einzustellen. Hierbei werden die beiden vorderen Elektroden 102 und 103 an Stellen ausgebildet, die relativ zu einem longitudinalen zentralen Bereich des isolierenden Substrats 108 in Richtung auf eine End- bzw. Stirnseite verschoben sind, und die vordere Elektrode 103, weit bzw. groß im vorderen Bereich, dient als Drahtbonding Elektrode.
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Der so konfigurierte Chip-Widerstand 100 wird beim Einsatz auf einer nicht dargestellten bedruckten Leiterplatte montiert. Bei dieser Gelegenheit werden die Elektrode 107 an der Stirnoberfläche und die hintere Elektrode 106, die elektrisch mit einer vorderen Elektrode 102 verbunden ist bzw. sind, mit einem vorher bestimmten Verdrahtungsmuster auf der gedruckten Leiterplatte durch ein Lötmittel verbunden, und die andere Oberflächen-Elektrode 103 wird mit einem anderen Verdrahtungsmuster der gedruckten Leiterplatte durch einen Draht verbunden, der aus Gold, Aluminium usw. hergestellt ist. Wenn der Chip-Widerstand 100 gleichzeitig verlötet und drahtgebonded wird, kann dementsprechend der Chip-Widerstand 100 eine sichere Verbindung auf der gedruckten Leiterplatte und eine elektrische Verbindung einer komplizierten Schaltungskonfiguration erhalten.
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Liste der Entgegenhaltungen
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Patentliteratur
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- Patentliteratur 1: JP-A-9-162002
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Zusammenfassung der Erfindung
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Technisches Problem
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Bei dem Chip-Widerstand 100 nach dem Stand der Technik, wie er in der Patentliteratur 1 beschrieben ist, wird jedoch die zum Löten dienende Elektrode 107 auf der Stirnoberfläche nur auf einer Stirnoberfläche des isolierenden Substrats 101 ausgebildet, und es wird keine Stirnoberflächen-Elektrode 107 auf der anderen, gegenüberliegenden Stirnoberfläche des isolierenden Substrats 101 ausgebildet. Wenn der Chip-Widerstand 100, der auf der gedruckten Leiterplatte montiert ist, in einem Rückflussofen (reflow oven) erwärmt wird, wird dementsprechend die Oberflächenspannung, die durch das Lötmittel erzeugt wird, das geschmolzen worden ist, nur auf die Elektrode 107 an einer Stirnoberfläche auf einer Seite angewandt. Aus diesem Grund besteht ein Problem, dass ein Chip-Aufsteh-Phänomen (chip standig phenomenon), das als Manhattan Phänomen oder Grabstein Phänomen bezeichnet wird, leicht auftreten kann. Sogar dann, nachdem der Chip-Widerstand 100 auf der gedruckten Leiterplatte montiert worden ist, können zusätzlich leicht Risse an einer Grenzlinie zwischen der anderen Stirnoberfläche des isolierenden Substrats 101, wo sich keine Elektrode 107 an der stirnseitigen Oberfläche befindet, und der hinteren Elektrode 106 aufgrund einer plötzlichen Änderung (Wärmeschock) in einer Temperaturumgebung auftreten. Damit besteht also auch ein Problem darin, dass es schwierig werden kann, die sichere Verbindungsfestigkeit zu der gedruckten Leiterplatte aufrecht zu erhalten.
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Die Erfindung ist unter Berücksichtigung solcher reellen Umstände des Standes der Technik in Angriff genommen worden. Es ist ein Ziel der Erfindung, einen Chip-Resistor vom Drahtbonding Verbindungstyp zur Verfügung zu stellen, der stabil verlötet werden kann.
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Lösung des Problems
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Um das oben beschriebene Ziel zu erreichen, enthält der Chip-Widerstand gemäß der Erfindung: Ein isolierendes Substrat in der Form eines rechtwinkligen Parallelepipeds bzw. Quaders; vordere Elektroden, die längs wenigstens zweier gegenüberliegender Seiten einer vorderen Oberfläche des isolierenden Substrats ausgebildet sind; eine Drahtbonding Elektrode, die in einem Bereich ausgebildet wird, der sandwichartig zwischen den vorderen Elektroden aufgenommen bzw. ausgebildet ist; mehrere Widerstandsmaterialien, die auf eine solche Weise ausgestaltet sind, dass die Drahtbonding Elektrode mit den vorderen Elektroden getrennt und jeweils durch das Widerstandsmaterial verbunden ist; Schutzschichten, die die Widerstandsmaterialien bedecken; eine hintere Elektrode, die auf einer hinteren Oberfläche des isolierenden Substrats ausgebildet ist; und ein Paar bzw. zwei Lötanschluss-Elektroden, die auf gegenüberliegenden End- bzw. Stirnoberflächen des isolierenden Substrats so ausgebildet sind, dass die vorderen Elektroden elektrisch durch die Terminal-Elektroden mit der hinteren Elektrode verbunden sind.
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Bei dem so konfigurierten Chip-Widerstand werden die vorderen Elektroden, die längs wenigstens zwei der gegenüberliegenden Seiten des isolierenden Substrats und unter Zwischenschaltung der Drahtbonding Elektrode dazwischen ausgestaltet sind, elektrisch mit der hinteren Elektrode durch das Paar der Lötterminal-Elektroden verbunden, die auf den gegenüberliegenden Stirnoberflächen des isolierenden Substrats ausgebildet sind. Dementsprechend kann mittels des Paars der Terminal- bzw. Anschluss-Elektroden der Chip-Widerstand auf ein Verdrahtungsmuster einer gedruckten Leiterplatte gleichmäßig bzw. im guten Ausgleich verlötet werden. Damit werden das Chip-Aufstehphänomen oder das Auftreten von Rissen vermieden. Zusätzlich werden die Widerstandsmaterialien parallel zwischen die vorderen Elektroden und die Drahtbonding Elektrode angeschlossen. Aufgrund einer solchen Ausgestaltung kann eine Spannung, die zwischen die vorderen Elektroden und die Drahtbonding Elektrode angelegt wird, auf die Widerstandsmaterialien verteilt bzw. dispergiert werden. Dementsprechend kann eine Erhöhung der Temperatur jedes der Widerstandsmaterialien reduziert werden. Damit kann dieser Chip-Widerstand für hohe Energieanwendungen eingesetzt werden.
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Bei der oben erwähnten Konfiguration werden die Widerstandswerte der Widerstandsmaterialien nach einer bevorzugten Ausführungsform so eingestellt, dass sie im Wesentlichen gleich sind. Auf diese Weise kann der Chip-Widerstand mit einem vorher bestimmten Widerstandswert leicht hergestellt werden, wenn die Widerstandsmaterialien, die die gleiche Größe haben, gleichzeitig durch Drucken ausgebildet werden.
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Bei der oben beschriebenen Konfiguration wird zusätzlich die Drahtbonding Elektrode aus einer Zweischicht-Struktur mit einer unteren Elektrode und einer oberen Elektrode hergestellt, wobei die untere Elektrode auf der vorderen Oberfläche des isolierenden Substrats ausgebildet wird, so dass Umfangsbereiche der unteren Elektrode auf bzw. über den Widerstandsmaterialien angeordnet werden können, und wobei die obere Elektrode auf der unteren Elektrode ausgebildet wird, um die Umfangsbereiche der Schutzschichten zu bedecken bzw. abzudecken. Damit kann ein Draht leicht mit der Drahtbonding Elektrode unter Verwendung der oberen Elektrode mit einer großen Fläche verbunden werden.
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Bei der oben erwähnten Konfiguration wird die Drahtbonding Elektrode auf einem zentralen Bereich der vorderen bzw. stirnseitigen Oberfläche des isolierenden Substrats ausgebildet. Dementsprechend hat die Drahtbonding Elektrode keine Richtungsabhängigkeit bzw. Direktivität (directivity) in der Draufsicht. Damit wird es leicht, den Chip-Widerstand bei einem Herstellungsverfahren für den Chip-Widerstand oder, wenn der Chip-Widerstand auf der Leiterplatte montiert wird, zu handhaben. Zusätzlich werden wenigstens zwei Bereiche sichergestellt bzw. gewährleistet, in denen die Abstände zwischen der Drahtbonding Elektrode und den vorderen Elektroden zueinander gleich gemacht werden. Dementsprechend kann der oben beschriebene Chip-Widerstand vom Drahtbonding-Verbindungstyp leicht hergestellt werden, wenn die Widerstandsmaterialien jeweils auf diesen Bereichen ausgebildet werden.
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In diesem Fall kann die folgende Konfiguration verwendet werden. Dabei werden zwei vordere Elektroden auf zwei Stirn- bzw. Endbereichen des isolierenden Substrats und unter Zwischenschaltung der Drahtbonding Elektrode dazwischen ausgebildet, die vorderen Elektroden werden elektrisch mit der hinteren Elektrode durch die Anschluss- bzw. Terminal-Elektroden verbunden, und die beiden Widerstandsmaterialien werden auf einer gerade Linie so angeordnet, dass die Drahtbonding Elektrode mit dem Paar der vorderen Elektroden durch die Widerstandsmaterialien verbunden werden kann.
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Bei der oben beschriebenen Konfiguration ist darüber hinaus die Zahl der Widerstandsmaterialien nicht auf zwei beschränkt. Beispielsweise kann die folgende Konfiguration eingesetzt werden. Dabei werden die vorderen Elektroden längs drei Seiten oder vier Seiten des isolierenden Substrats ausgebildet, und die drei oder vier Widerstandsmaterialien, durch die die vorderen Elektroden mit der Drahtbonding Elektrode verbunden sind, werden auf rechtwinkligen Koordinaten angeordnet, die durch die Drahtbonding Elektrode verlaufen.
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Vorteilhafte Wirkungen der Erfindung
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Gemäß der Erfindung werden die Lötanschluss-Elektroden auf den gegenüberliegenden End- bzw. Stirnoberflächen des isolierenden Substrats ausgebildet, und die Widerstandsmaterialien werden parallel zwischen die vorderen Elektroden geschaltet, die elektrisch mit den Anschluss-Elektroden und der Drahtbonding Elektrode verbunden sind. Dementsprechend wird es möglich, einen Chip-Widerstand vom Drahtbonding-Verbindungstyp zur Verfügung zu stellen, der stabil in gutem Ausgleich auf einer gedruckten Leiterplatte montiert werden kann und der auch für die Anwendung bei hohen Energien geeignet ist.
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Kurze Beschreibung der Zeichnungen
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[1] Eine Draufsicht auf einen Chip-Widerstand gemäß einer ersten Ausführungsform der Erfindung.
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[2] Eine Schnittansicht, genommen längs der Linie II-II von 1.
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[3] Eine Draufsicht, die einen Zustand zeigt, bei dem der Chip-Widerstand auf einer gedruckten Leiterplatte montiert worden ist.
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[4] Draufsichten, die die Herstellungsschritte des Chip-Widerstandes zeigen.
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[5] Schnittansichten, die Schritte der Herstellung des Chip-Widerstandes zeigen.
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[6] Eine Draufsicht auf einen Chip-Widerstand gemäß einer zweiten Ausführungsform der Erfindung.
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[7] Eine Schnittansicht, genommen längs der Linie VII-VII von 6.
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[8] Draufsichten, die Schritte bei der Herstellung des Chip-Widerstandes zeigen.
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[9] Schnittansichten, die Schritte bei der Herstellung des Chip-Widerstandes zeigen.
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[10] Eine Draufsicht auf einen Chip-Widerstand gemäß einer dritten Ausführungsform der Erfindung.
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[11] Eine Draufsicht auf einen Chip-Widerstand gemäß einer vierten Ausführungsform der Erfindung.
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[12] Eine Draufsicht auf einen Chip-Widerstand gemäß einem Beispiel für den Stand der Technik.
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[13] Eine Schnittansicht, genommen längs der Linie A-A von 12
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Beschreibung der Ausführungsformen
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Ein Modus zur Ausführung der Erfindung wird im Folgenden unter Bezugnahme auf die Zeichnungen beschrieben werden. Wie in den 1 und 2 gezeigt ist, wird ein Chip-Widerstand 1 gemäß einer ersten Ausführungsform der Erfindung durch ein isolierendes Substrat 2, zwei bzw. ein Paar vordere Elektroden 3 und 4, eine Drahtbonding Elektrode 5, ein Widerstandsmaterial 6, ein Widerstandsmaterial 7, zwei bzw. ein Paar Schutzschichten 8 und 9, eine hintere Elektrode 10, eine Elektrode 11 an der hinteren bzw. Stirnoberfläche, eine Elektrode 12 an der hinteren bzw. Stirnoberfläche, eine externe bzw. äußere Elektrode 13 und eine Verbindungs-Elektrode 14 gebildet. Das isolierende Substrat 2 ist wie ein rechtwinkliges Parallelepiped bzw. ein rechtwinkliger Quader geformt. Die beiden vorderen Elektroden 3 und 4 werden längs zweier longitudinaler Endbereiche einer vorderen Oberfläche des isolierenden Substrats 2 ausgebildet. Die Drahtbonding Elektrode 5 wird auf einem zentralen Bereich der vorderen Oberfläche des isolierenden Substrats 2 ausgebildet, das sandwichartig zwischen den beiden vorderen Elektroden 3 und 4 angeordnet ist. Das Widerstandsmaterial 6 wird so ausgestaltet, dass es mit der Drahtbonding Elektrode 5 und einer vorderen Elektrode 3 verbunden ist. Das Widerstandsmaterial 7 wird so ausgebildet, um mit der Drahtbonding Elektrode 5 und der anderen vorderen Elektrode 4 verbunden zu werden. Die beiden Schutzschichten 8 und 9 werden so ausgestaltet, dass sie die beiden Widerstandsmaterialien 6 und 7 getrennt und jeweils abdecken. Die hintere Elektrode 10 wird im Wesentlichen über der gesamten hinteren Oberfläche des isolierenden Substrates 2 ausgebildet. Die Elektrode 11 an der Stirnoberfläche wird an einer der Stirnoberflächen des isolierenden Substrats 2 so ausgebildet, dass die hintere Elektrode 10 und die eine vordere Elektrode 3 elektrisch miteinander durch die Elektrode 11 an der hinteren Oberfläche verbunden werden können. Die Elektrode 12 an der hinteren bzw. Stirnoberfläche wird auf der anderen Stirnoberfläche des isolierenden Substrats 2 so ausgebildet, dass die hintere Elektrode 10 und die andere vordere Elektrode 4 elektrisch miteinander durch die Elektrode 12 an der hinteren bzw. Stirnoberfläche verbunden werden können. Die externe Elektrode 13 wird so ausgebildet, um die vorderen Elektroden 3 und 4, die hintere Elektrode 10 und die Elektroden 11 und 12 an der hinteren bzw. stirnseitigen Oberfläche zu bedecken bzw. abzudecken. Die Verbindungselektrode 14 wird so ausgestaltet, dass die die Drahtbonding Elektrode 5 bedeckt.
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Das isolierende Substrat 2 ist aus einem keramischen Werkstoff (Alumina 96 oder Alumina 99) usw. hergestellt. Ein großformatiges zusammengesetztes Substrat, das später beschrieben werden wird, wird längs primärer Teilungsnuten und sekundärer Teilungsnuten geteilt, die sich in Längsrichtung und seitlich so erstrecken, dass eine große Zahl von isolierenden Substraten 2 erhalten werden kann.
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Die vorderen Elektroden 3 und 4 und die Drahtbonding Elektrode 5 werden durch Siebdrucken, Trocknen und Sintern einer Ag (oder Ag/Pd) Paste bzw. Masse erhalten. Die vorderen Elektroden 3 und 4 und die Drahtbonding Elektrode 5 werden kollektiv bzw. gemeinsam durch einen und den gleichen Schritt ausgebildet. Die so ausgestaltete Drahtbonding Elektrode 5 wird zu einem Rechteck geformt. Ein Trennabstand zwischen der vorderen Elektrode 3 und der Drahtbonding Elektrode 5 wird so eingestellt, dass er gleich dem Trennabstand zwischen der vorderen Elektrode 4 und der Drahtbonding Elektrode 5 ist.
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Die Widerstandsmaterialien 6 und 7 werden durch Siebdrucken, Trocknen und Sintern einer Widerstandsmasse bzw. einer Widerstandspaste aus Rutheniumoxid usw. erhalten. Die beiden Endbereiche des einen Widerstandsmaterials 6 überlappen eine vordere Elektrode 3 und die Drahtbonding Elektrode 5. Zwei Endbereiche des anderen Widerstandsmaterials 7 überlappen die andere vordere Elektrode 4 und die Drahtbonding Elektrode 5. Die Formen oder Widerstandswerte der beiden Widerstandsmaterialien 6 und 7 werden so eingestellt, dass sie gleich sind. Die Widerstandsmaterialien 6 und 7 werden aus dem gleichen Widerstandsmaterial kollektiv bzw. gemeinsam durch einen und den gleichen Schritt ausgebildet.
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Die Schutzschichten 8 und 9 werden durch Siebdrucken und thermisches Aushärten einer Masse bzw. Paste aus Epoxidharz usw. mit einem exzellenten Feuchtigkeitswiderstand erhalten. Die beiden Widerstandsmaterialien 6 und 7 werden jeweils mit den Schutzschichten 8 und 9 abgedeckt, um so gegen die äußere Umgebung geschützt zu werden. Übrigens überlappen die Schutzschichten 8 und 9 nur die beiden Endbereiche der Drahtbonding Elektrode 5. Der größte Teil der Drahtbonding Elektrode 5 mit Ausnahme seiner beiden Endbereiche liegt in Bezug auf die Schutzschichten 8 und 9 frei.
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Weiterhin können Trimmnuten, die nicht dargestellt sind, in den Widerstandsmaterialien 6 und 7 ausgebildet werden, so dass ihre Widerstandswerte fein eingestellt werden können. In diesem Fall wird jede der Schutzschichten 8 und 9 nach einer bevorzugten Ausführungsform so ausgestaltet, dass sie eine Zweischichtenstruktur mit einer Unterlackierungsschicht und einer Überlackierungsschicht hat. Hierbei wird die Unterlackierungsschicht durch Siebdrucken, Trocknen und Sintern einer Glaspaste bzw. Glasmasse erhalten. Die Unterlackierungsschicht wird so ausgestaltet, um ein entsprechendes der Widerstandsmaterialien 6 und 7 zu bedecken, bevor die entsprechende der Trimmnuten gebildet wird. Zusätzlich wird die Überlackierungsschicht durch Siebdrucken und thermisches Aushärten einer Paste bzw. Masse aus Epoxidharz usw. erhalten. Die Überlackierungsschicht wird so ausgebildet, um die Unterlackierungsschicht zu bedecken, nachdem die entsprechende Trimmnut (trimming groove) ausgebildet worden ist.
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Die hintere Elektrode 10 wird durch Siebdrucken, Trocknen und Sintern einer Ag Paste bzw. Masse, einer Cu Paste bzw. Masse usw. erhalten. Die hintere Elektrode 10 wird über die gesamte hintere Oberfläche des isolierenden Substrats 2 ausgebildet.
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Die Elektroden 11 und 12 auf der endseitigen bzw. stirnseitigen Oberfläche werden durch Sputtern bzw. Zerstäuben von Nickel (Ni)/Chrom (Cr) usw. auf den Stirnoberflächen des isolierenden Substrats 2 ausgebildet. Die beiden vorderen Elektroden 3 und 4 werden elektrisch mit der hinteren Elektrode 3 durch die Elektroden 11 bzw. 12 an der stirnseitigen bzw. endseitigen Oberfläche verbunden.
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Die äußere Elektrode 13 und die Verbindungselektrode 14 werden durch galvanisches Beschichten von Ni, Ag usw. hergestellt. Die externe Elektrode 13 und die Verbindungselektrode 14 werden kollektiv bzw. gemeinsam durch einen und denselben Schritt ausgebildet. Hierbei werden Elektroden 11 und 12 auf der endseitigen bzw. stirnseitigen Oberfläche als Terminal- bzw. Anschluss-Elektroden für das Löten ausgebildet. Die externe Elektrode 13 wird so ausgestattet, dass sie die gesamten Elektroden 11 und 12 an der stirnseitigen Oberfläche und die gesamte hintere Elektrode 10 bedeckt, und die vorderen Elektroden 3 und 4 liegen in Bezug auf die Schutzschichten 8 und 9 frei. Andererseits wird die Verbindungselektrode 14 so ausgebildet, dass sie die Drahtbonding Elektrode 5 bedeckt, die von den Schutzschichten 8 und 9 frei liegt. Die Verbindungselektrode 14 dient als ein Bereich, mit dem der Bondingdraht verbunden wird, wie später erläutert werden soll.
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Wie in 3 dargestellt ist, wird der so konfigurierte Chip-Widerstand 1 auf einer gedruckten Leiterplatte 20 mit Hilfe sowohl von Drahtbonding als auch von Löten befestigt bzw. montiert. Dabei werden Verdrahtungsmuster 21 und 22 separat voneinander auf der gedruckten Leiterplatte 20 zur Verfügung gestellt. Bei dem Chip-Widerstand 1 werden die beiden Elektroden 11 und 12 auf der endseitigen bzw. stirnseitigen Oberfläche mit der externen Elektrode 13 bedeckt, die auf einem Verdrahtungsmuster 21 montiert worden ist. Die externe Elektrode 13 wird sicher bzw. fest durch Lötmittel 23 fixiert. Zusätzlich wird ein Endbereich eines Drahtes 24, der aus Gold, Aluminium usw. hergestellt ist, sicher bzw. fest an dem anderen Verdrahtungsmuster 22 mit Hilfe von Ultraschallschweißen fixiert. Der andere Endbereich des Drahtes 24 wird sicher bzw. fest an der Verbindungselektrode 14, die die Drahbonding-Elektrode 5 bedeckt, mit Hilfe von Ultraschallschweißen fixiert.
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Bei dem Chip-Widerstand 1, der in dieser Weise auf das Verdrahtungsmuster 21 gelötet worden ist, wird die Verbindungselektrode 14 (die Drahtbonding Elektrode 5) durch Drahtbonden an dem anderen Verdrahtungsmuster 22 befestigt. Damit wird der Chip-Widerstand 1 so ausgebildet, dass er eine Schaltungskonfiguration hat, bei der die beiden Widerstandsmaterialien 6 und 7 parallel zwischen die Verdrahtungsmuster 21 und 22 geschaltet sind.
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Als Nächstes werden die Schritte zur Herstellung des Chip-Widerstands 1 mit der oben erläuterten Konfiguration unter Bezugnahme auf die 4 und 5 erläutert werden.
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Zunächst wird ein zusammengesetztes bzw. Aggregat-Substrat 2A vorbereitet bzw. präpariert, aus dem eine große Anzahl von isolierenden Substraten 2 erhalten werden kann. Primäre Teilungsnuten und sekundäre Teilungsnuten (beide nicht dargestellt) werden in einem Gittermuster in dem Aggregat Substrat 2 zur Verfügung gestellt. Jede der Zellen, die durch zwei Teilungsnuten unterteilt wird, entspricht einem Chipbereich, in dem ein Chip ausgebildet werden kann. Übrigens wird das Aggregat Substrat 2A, das dem Chipbereich entspricht, in dem ein Chip ausgebildet werden kann, repräsentativ in den 4 und 5 gezeigt. In der Praxis werden jedoch die jeweiligen Schritte, die im Folgenden beschrieben werden sollen, kollektiv bzw. gemeinsam an dem Aggregat Substrat 2A durchgeführt, das einer großen Zahl solcher Chipbereiche entspricht.
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Wie in den 4(a) und 5(a) dargestellt ist, wird dabei eine Ag Paste bzw. Masse auf eine hintere Oberfläche des Aggregat Substrats 2A siebgedruckt, getrocknet und gesintert. Damit wird eine hintere Elektrode 10 auf der hinteren Oberfläche des Aggregat Substrats 2A ausgebildet. Vor oder nach der Bildung der hinteren Elektrode 10 wird eine Ag/Pd Paste bzw. Masse auf eine vordere Oberfläche des Aggregat Substrats 2A gedruckt, getrocknet und gesintert. Damit werden zwei vordere Elektroden 3 und 4 sowie eine Drahtbonding Elektrode 5 auf der vorderen Oberfläche des Aggregat Substrats 2A ausgestaltet.
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Als Nächstes wird eine Paste aus einem Widerstandsmaterial aus Rutheniumoxid usw. auf die vordere Oberfläche des Aggregat Substrats 2A siebgedruckt, dann getrocknet und gesintert. Wie in den 4(b) und 5(b) dargestellt ist, werden in dieser Weise ein Widerstandsmaterial 6, das mit einer vorderen Elektrode 3 und der Drahtbonding Elektrode 5 verbunden ist, und ein Widerstandsmaterial 7 ausgestaltet, das mit der anderen vorderen Elektrode 4 und der Drahtbonding Elektrode 5 verbunden ist.
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Als Nächstes wird eine Paste bzw. Masse aus Epoxidharz, die durch Siebdrucken auf Bereiche aufgebracht worden ist, die die Widerstandsmaterialien 6 und 7 bedecken, thermisch ausgehärtet. Wie in 4(c) und 5(c) gezeigt ist, werden so Schutzschichten 8 und 9 ausgebildet, die die gesamten Widerstandsmaterialien 6 und 7, Teile der vorderen Elektroden 3 und 4 und Teile der Drahtbonding Elektrode 5 bedecken. Wie oben beschrieben wurde, können Trennnuten in den Widerstandsmaterialien 6 und 7 ausgebildet werden, um dadurch ihre Widerstandswerte fein einzustellen. In diesem Fall kann jede der Schutzschichten 8 und 9 so ausgestaltet werden, dass sie eine Zweischichtstruktur mit einer Unterlackierungsschicht, die aus einem Glasmaterial hergestellt ist, und mit einer Überlackierungsschicht enthält, die aus einem Harzmaterial hergestellt ist.
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Anschließend wird das Aggregat Substrat 2A primär zu Streifen längs der primären Teilungsnuten zertrennt. Auf diese Weise werden streifenförmige Substrate 2B erhalten, bei denen in jedem Substrat der Abstand zwischen den linken und rechten kurzen Seiten des Chipbildungsbereiches als eine Breite definiert wird. Bei einem nächsten Schritt wird Ni/Cr usw. auf die geteilten Oberflächen jedes der streifenförmigen Substrate 2B gesputtert bzw. zerstäubt. Wie in den 4(d) und 5(d) gezeigt ist, wird dadurch ein Paar von Elektroden 11 und 12 an der endseitigen bzw. stirnseitigen Oberfläche ausgebildet, durch die vorderen Elektroden 3 und 4 elektrisch mit der hinteren Elektrode 10 verbunden werden.
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Als Nächstes werden die streifenförmigen Substrate 2B sekundär längs der sekundären Teilungsnuten zerteilt. Dadurch werden individuelle Stücke (einzelne Chips) erhalten, die jeweils eine äquivalente Größe zu der des Chip-Widerstands 1 haben. Wie oben beschrieben wurde, entspricht zu diesem Zeitpunkt jeder der Chipbildungsbereiche des Aggregat Substrats 2A einem isolierenden Substrat 2, in dem ein Chip ausgebildet werden kann. Schließlich wird galvanisches Beschichten mit Ni, Au usw. auf die ganzen bzw. gesamten Elektroden 11 und 12 auf den endseitigen bzw. stirnseitigen Oberflächen, die gesamte hintere Elektrode 10 und die vorderen Elektroden 3 und 4 sowie die Drahtbonding Elektrode 5 angewandt, die in jedem der einzelnen Chips in Bezug auf die Schutzschichten 8 und 9 frei liegen. Wie in 4(e) und 5(e) dargestellt ist, werden eine externe Elektrode 13 und eine Verbindungselektrode 14 ausgebildet, die die zum Löten dienenden Elektroden 11 und 12 an der endseitigen Oberfläche und die Drahtbonding Elektrode 5 bedecken. Damit wird ein Chip-Widerstand 1 komplettiert.
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Bei dem Chip-Widerstand 1 gemäß der ersten Ausführungsform, wie sie oben beschrieben wurde, werden die beiden vorderen Elektroden 3 und 4 unter Zwischenanordnung der Drahtbonding Elektrode 5 dazwischen an der vorderen Oberfläche des isolierenden Substrats 2 ausgebildet. Die Widerstandsmaterialien 6 und 7 werden so ausgestaltet, dass die Drahtbonding Elektrode 5 mit den vorderen Elektroden 3 und 4 durch die Widerstandsmaterialien 6 und 7 getrennt und jeweils verbunden werden kann. Zusätzlich werden die vorderen Elektroden 3 und 4 elektrisch mit der hinteren Elektrode durch die beiden Elektroden 11 und 12 an der stirnseitigen Oberfläche verbunden, die auf den gegenüberliegenden Endoberflächen bzw. Stirnoberflächen des isolierenden Substrats 2 ausgebildet sind. Dementsprechend wird der Chip-Widerstand 1 so ausgestaltet, dass er eine Form hat, bei der die beiden Widerstandsmaterialien 6 und 7 parallel zwischen die vorderen Elektroden 3 und 4 und die Drahtbonding Elektrode 5 geschaltet sind.
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Wenn der Chip-Widerstand 1 auf einer gedruckten Leiterplatte 2 montiert wird, werden Lötmaterialien bzw. Lötmetalle 23 auf der externen Elektrode 13 auf den Elektroden 11 und 12 auf der stirnseitigen Oberfläche abgelagert, die auf den beiden gegenüberliegenden End- bzw. Stirnoberflächen des isolierenden Substrats 2 zur Verfügung gestellt werden. Damit kann der Chip-Widerstand 1 auf ein vorher bestimmtes Verdrahtungsmuster 21 im guten Ausgleich gelötet werden. Dementsprechend kann ein Chip-Aufsteh-Phänomen oder das Auftreten von Rissen unterdrückt bzw. vermieden werden. Wenn die beiden Endbereiche eines Drahtes 24 mit der Verbindungselektrode 14 auf der Drahtbonding Elektrode 5 und einem anderen Verdrahtungsmuster 22 verbunden werden, kann zusätzlich eine dreidimensionale Schaltungskonfiguration unter gemeinsamer Verwendung des Lötens und des Drahtbondens erreicht werden. Zusätzlich wird eine Spannung, die zwischen die vorderen Elektroden 3 und 4 und die Drahtbonding Elektrode 5 angelegt wird, zwischen die beiden Widerstandsmaterialien 6 und 7 dispergiert bzw. verteilt. Dementsprechend kann ein Temperaturanstieg jedes der Widerstandsmaterialien 6 und 7 unterdrückt werden, so dass ein Chip-Widerstand 1 vom Drahtbonding-Verbingungstyp erhalten werden kann, der für hohe Energieanwendungen geeignet ist.
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6 ist eine Draufsicht auf einen Chip-Widerstand 30 gemäß einer zweiten Ausführungsform der Erfindung. 7 ist eine Schnittansicht des Chip-Widerstands 30. Entsprechende Bereiche in Bezug auf die 1 und 2 werden jeweils durch die gleichen Bezugszeichen bezeichnet.
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Die zweite Ausführungsform unterscheidet sich von der oben beschriebenen ersten Ausführungsform durch eine Zweischichtstruktur. Die Zweischichtstruktur gemäß der zweiten Ausführungsform wird so ausgestaltet, dass sie eine Drahtbonding Elektrode 5 (eine untere Elektrode) und eine Hilfselektrode 31 (eine obere Elektrode) enthält. Die Drahtbonding Elektrode 5 wird auf einer vorderen Oberfläche eines isolierenden Substrats 2 so ausgestaltet, dass Umfangsbereiche der Drahtbonding Elektrode 5 auf den Widerstandsmaterialien 6 und 7 übereinander angeordnet werden können. Die erste Elektrode 31 wird auf der Drahtbonding Elektrode 5 ausgebildet, um die Umfangsbereiche der Schutzschichten 8 und 9 zu bedecken. Die zweite Ausführungsform ist im Grunde in Bezug auf die übrige Konfiguration die gleiche wie die erste Ausführungsform.
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D. h., die Hilfselektrode 31 wird auf den vorderen Oberflächen der Drahtbonding Elektrode 5 und des isolierenden Substrates 2 ausgebildet, die in Bezug auf die Schutzschichten 8 und 9 frei liegen. Die Hilfselektrode 31 erstreckt sich über die Umfangsbereiche der Schutzschichten 8 und 9 und erreicht zentrale Bereiche der oberen Oberflächen der Schutzschichten 8 und 9. Die Hilfselektrode 31 wird durch Siebdrucken und Brennen bzw. Glühen (baking) einer Ag Paste bzw. Masse erhalten. Eine Verbindungselektrode 14 wird so ausgebildet, dass sie die Hilfselektrode 31 bedeckt. Damit wird die Hilfselektrode 31 mit einer größeren bzw. breiteren Fläche als ein frei liegender Bereich der Drahtbonding Elektrode 5 ausgebildet, die sandwichartig zwischen den Schutzschichten 8 und 9 angeordnet ist. Deshalb ist der Bereich der Verbindungselektrode 14, der die Hilfselektrode 31 bedeckt, ebenfalls größer bzw. breiter. Als Konsequenz hiervon kann ein Bondingdraht leicht mit der Verbindungselektrode 14 verbunden werden. Zusätzlich wird die Hilfselektrode 31 bis zu den oberen Oberflächenbereichen der nicht gezeigten Trennnuten abgedeckt, so dass die Wärmestrahlungseigenschaften verbessert werden können. Damit kann ein Chip-Widerstand 1 vom Drahtbonding-Verbindungstyp erhalten werden, der für höhere Energieanwendungen geeignet ist.
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Als Nächstes werden die Herstellungsschritte für den Chip-Widerstand 30 mit der oben beschriebenen Konfiguration unter Bezugnahme auf die 8 und 9 erläutert werden. Übrigens sind in den 8 und 9 die Schritte bis zu dem Schritt der Ausbildung der Schutzschichten 8 und 9 die gleichen wie die gemäß der oben erläuterten ersten Ausführungsform. Dementsprechend wird auf die jeweiligen Schritte bis zu diesem Schritt verzichtet, aber die Schritte, die diesem Schritt folgen, werden beschrieben werden.
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D. h., nachdem die Schritte, die in den 4A bis 4(c) und den 5A bis 5C gezeigt sind, durchgeführt wurden, wird eine Ag Paste bzw. Masse, die auf einen größeren Bereich als eine frei liegende Oberfläche der Drahtbonding Elektrode 5 gedruckt ist, die in Bezug auf die Schutzschichten 8 und 9 frei liegt, die die Widerstandsmaterialien 6 und 7 bedecken, erwärmt bzw. gebrannt bzw. geglüht (baked). Wie in die 8(a) und 9(a) gezeigt ist, wird auf diese Weise eine Hilfselektrode 31 ausgebildet, die sich von der Drahtbonding Elektrode 5 erstreckt und die zentralen Bereiche der oberen Oberfläche der Schutzschichten 8 und 9 erreicht.
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Als Nächstes wird ein Aggregat Substrat 2A primär längs der primären Teilungsnuten zu Streifen zertrennt. Dadurch werden streifenförmige Substrate 2B erhalten, bei denen in jedem der Abstand zwischen den linken und rechten kurzen Seiten eines Chipbildungsbereichs als eine Breite definiert wird. Wenn Ni/Cr usw. auf die geteilten Oberflächen jedes der streifenförmigen Substrate 2B gesputtert bzw. zerstäubt wird, werden zwei Elektroden 11 und 12 an der stirnseitigen Oberfläche, durch die die vorderen Elektroden 3 und 4 elektrisch mit einer hinteren Elektrode 10 verbunden sind, ausgebildet, wie in 8(b) und 9(b) dargestellt ist.
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Wenn die streifenförmigen Substrate 2B sekundär längs der sekundären Teilungsnuten zerteilt werden, werden als Nächstes einzelne Chips erhalten, von denen jeder eine äquivalente Größe zu der des Chip-Widerstandes 1 hat. Dann wird galvanische Beschichtung von Ni, Au usw. an die gesamten Elektroden 11 und 12 auf der stirnseitigen Oberfläche, die gesamte hintere Elektrode 10 sowie die vorderen Elektroden 3 und 4 und die Hilfselektrode 31 angewandt, die in jedem der einzelnen Chips in Bezug auf die Schutzschichten 8 und 9 frei liegen. Wie in 8(c) und 9(c) dargestellt ist, werden eine externe Elektrode 13 und eine Verbindungselektrode 14 ausgebildet, die die Lötelektroden 11 und 12 an der stirnseitigen Oberfläche und die Hilfselektrode 31 bedecken. Damit wird ein Chip-Widerstand 30 komplettiert.
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Bei dem Chip-Widerstand 30 mit einer Konfiguration gemäß der zweiten Ausführungsform hat die Drahtbonding Elektrode 5 eine Zweischichtenstruktur mit der Hilfselektrode 31. Die Hilfselektrode 31 einer oberen Schicht erstreckt sich über die Umfangsbereiche der Schutzschichten 8 und 9 von der Drahtbonding Elektrode 5 einer unteren Schicht und erreicht die zentralen Bereiche der oberen Oberflächen der Schutzschichten 8 und 9. Dementsprechend kann ein Bondingdraht leicht mit der Verbindungselektrode 14 verbunden werden, die eine breite bzw. große Fläche hat und die auf die Hilfselektrode 31 aufgebracht worden ist.
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Obwohl bei den oben erläuterten ersten und zweiten Ausführungsformen beschrieben worden ist, dass die Chip-Widerstände 1 und 30 bei jeder der beiden Widerstandsmaterialien 6 und 7 parallel zwischen die vorderen Elektroden 3 und 4 und die Drahtbonding Elektrode 5 geschaltet sind, ist die Zahl der Widerstandsmaterialien, die parallel geschaltet sind, nicht auf zwei beschränkt, sondern kann drei oder mehr betragen.
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Beispielsweise bei einem Chip-Widerstand 40 gemäß einer dritten Ausführungsform der Erfindung, wie er in 10 gezeigt ist, werden eine rechtwinklige vordere Elektrode 3 und eine L-förmige vordere Elektrode 4 auf einer vorderen Oberfläche eines isolierenden Substrats 2 ausgebildet. Zusätzlich wird eine quadratische Drahtbonding Elektrode 5 in einem Bereich ausgebildet, der durch die beiden vorderen Elektroden 3 und 4 umgeben ist. Ein Widerstandsmaterial 41 wird zwischen einer Seite der Drahtbonding Elektrode 5 und der vorderen Elektrode 3 ausgebildet. Die beiden Widerstandsmaterialien 42 und 43 werden jeweils zwischen den verbleibenden beiden Seiten der Drahtbonding Elektrode 5 und der vorderen Elektrode 4 ausgebildet. Die Widerstandswerte der drei Widerstandsmaterialien 41, 42 und 43 werden so eingestellt, dass sie gleich sind. Der Chip-Widerstand 40 hat eine Form, bei der die drei Widerstandsmaterialien 41, 42 und 43 parallel zwischen die vorderen Elektroden 3 und 4 und die Drahtbonding Elektrode 5 geschaltet sind. Obwohl es nicht dargestellt ist, wird übrigens jedes der Widerstandsmaterialien 41, 42 und 43 mit einer Schutzschicht bedeckt, und die Drahtbonding Elektrode 5 liegt in Bezug auf die Schutzschicht frei.
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Bei einem Chip-Widerstand 50 gemäß einer vierten Ausführungsform der Erfindung, wie er in 11 dargestellt ist, werden zusätzlich L-förmige vordere Elektroden 3 und 4 auf einer vorderen Oberfläche eines isolierenden Substrats ausgebildet.
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Zusätzlich wird eine quadratische Drahtbonding Elektrode 5 in einem zentralen Bereich einer Region ausgebildet, die von den beiden vorderen Elektroden 3 und 4 umgeben ist. Zwei Widerstandsmaterialien 51 und 52 werden zwischen den beiden gegenüberliegenden Seiten der Drahtbonding Elektrode 5 bzw. der vorderen Elektrode 3 ausgebildet. Die beiden Widerstandsmaterialien 53 und 54 werden zwischen den beiden übrigen Seiten der Drahtbonding Elektrode 5 bzw. der vorderen Elektrode 4 ausgebildet. Die Widerstandswerte der vier Widerstandsmaterialien 51, 52, 53 und 54 werden so eingestellt, dass sie gleich sind. Der Chip-Widerstand 50 hat eine Form, bei der die vier Widerstandsmaterialien 51, 52, 53 und 54 parallel zwischen die vorderen Elektroden 3 und 4 und die Drahtbonding Elektrode 5 geschaltet sind. Obwohl es nicht dargestellt ist, wird jedes der Widerstandsmaterialien 51, 52, 53 und 54 mit einer Schutzschicht bedeckt, und die Drahtbonding Elektrode 5 liegt in Bezug auf die Schutzschicht frei.
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Übrigens können bei der dritten Ausführungsform und der vierten Ausführungsform die beiden vorderen Elektroden 3 und 4 kontinuierlich zu einer vorderen Elektrode ausgestaltet werden. Beispielsweise kann die vordere Elektrode zu einer konkaven Form längs der drei Seiten des isolierenden Substrats 2 ausgebildet werden, oder die vordere Elektrode kann zu einer Vierseitenform längs der vier Seiten des isolierenden Substrats ausgebildet werden.
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Bezugszeichenliste
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- 1, 30, 40, 50
- Chip-Widerstand
- 2
- isolierendes Substrat
- 2A
- Aggregat Substrat
- 2B
- streifenförmiges Substrat
- 3, 4
- vordere Elektrode
- 5
- Drahtbonding Elektrode
- 6, 7, 41, 42, 43, 51, 52, 53, 54
- Widerstandsmaterial
- 8, 9
- Schutzschicht
- 10
- hintere Elektrode
- 11, 12
- Elektrode auf der endseitigen Oberfläche (Terminal- bzw. Anschlusselektrode
- 13
- externe bzw. äußere Elektrode
- 14
- Verbindungselektrode
- 20
- gedruckte Leiterplatte
- 21, 22
- Verdrahtungsmuster
- 23
- Lötmittel
- 24
- Draht
- 31
- Hilfselektrode
