DE112015001850T5 - Halbleitereinheit - Google Patents

Halbleitereinheit Download PDF

Info

Publication number
DE112015001850T5
DE112015001850T5 DE112015001850.6T DE112015001850T DE112015001850T5 DE 112015001850 T5 DE112015001850 T5 DE 112015001850T5 DE 112015001850 T DE112015001850 T DE 112015001850T DE 112015001850 T5 DE112015001850 T5 DE 112015001850T5
Authority
DE
Germany
Prior art keywords
layer
electrode
antioxidant
organic resin
less
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112015001850.6T
Other languages
English (en)
Inventor
Kazuyo Endo
Jun Fujita
Motoru YOSHIDA
Hiroaki Okabe
Kazuyuki Sugahara
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE112015001850T5 publication Critical patent/DE112015001850T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401Multistep manufacturing processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135Double encapsulation or coating and encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3192Multilayer coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66053Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/872Schottky diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165Reinforcing structures
    • H01L2224/02166Collar structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/034Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/034Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/03452Chemical vapour deposition [CVD], e.g. laser CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/034Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346Plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/0347Manufacturing methods using a lift-off mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/036Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361Physical or chemical etching
    • H01L2224/03614Physical or chemical etching by chemical means only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/039Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03914Methods of manufacturing bonding areas involving a specific sequence of method steps the bonding area, e.g. under bump metallisation [UBM], being used as a mask for patterning other parts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026Bonding areas specifically adapted for layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05075Plural internal layers
    • H01L2224/0508Plural internal layers being stacked
    • H01L2224/05084Four-layer arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05075Plural internal layers
    • H01L2224/0508Plural internal layers being stacked
    • H01L2224/05085Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05111Tin [Sn] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05139Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05144Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155Nickel [Ni] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166Titanium [Ti] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/05186Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/05187Ceramics, e.g. crystalline carbides, nitrides or oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05556Shape in side view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05562On the entire exposed surface of the internal layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05575Plural external layers
    • H01L2224/0558Plural external layers being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05611Tin [Sn] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655Nickel [Ni] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0618Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10125Reinforcing structures
    • H01L2224/10126Bump collar
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13075Plural core members
    • H01L2224/1308Plural core members being stacked
    • H01L2224/13082Two-layer arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354Coating
    • H01L2224/13575Plural coating layers
    • H01L2224/1358Plural coating layers being stacked
    • H01L2224/13582Two-layer coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354Coating
    • H01L2224/13599Material
    • H01L2224/136Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13601Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13611Tin [Sn] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354Coating
    • H01L2224/13599Material
    • H01L2224/136Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13617Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13624Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354Coating
    • H01L2224/13599Material
    • H01L2224/136Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13639Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354Coating
    • H01L2224/13599Material
    • H01L2224/136Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13644Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354Coating
    • H01L2224/13599Material
    • H01L2224/136Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13655Nickel [Ni] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205Shape
    • H01L2224/32057Shape in side view
    • H01L2224/32058Shape in side view being non uniform along the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32227Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331Disposition
    • H01L2224/3318Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/564Details not otherwise provided for, e.g. protection against moisture
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47Schottky barrier electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049Nitrides composed of metals from groups of the periodic table
    • H01L2924/050414th Group
    • H01L2924/05042Si3N4
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/1026Compound semiconductors
    • H01L2924/1027IV
    • H01L2924/10272Silicon Carbide [SiC]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1203Rectifying Diode
    • H01L2924/12032Schottky diode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Eine Aufgabe der vorliegenden Erfindung besteht in der Bereitstellung einer Halbleitereinheit, die in der Lage ist, eine Oxidation einer Cu-Verdrahtung auch während eines Betriebs bei einer hohen Temperatur zu verhindern. Eine Halbleitereinheit gemäß der vorliegenden Erfindung weist Folgendes auf: ein Halbleitersubstrat (1), das eine Hauptoberfläche aufweist, eine Cu-Elektrode (8), die selektiv auf einer Seite der Hauptoberfläche des Halbleitersubstrats (1) ausgebildet ist, eine Antioxidationsmittel-Schicht (14), die auf einer oberen Oberfläche der Cu-Elektrode (8) mit Ausnahme eines Endbereichs derselben ausgebildet ist, eine organische Harzschicht (10), die auf der Hauptoberfläche des Halbleitersubstrats (1) ausgebildet ist und eine seitliche Oberfläche der Cu-Elektrode (8) und den Endbereich der oberen Oberfläche derselben bedeckt, sowie eine Schicht (11) zur Diffusions-Verhinderung, die zwischen der organischen Harzschicht (10) und der Hauptoberfläche des Halbleitersubstrats (1) und zwischen der organischen Harzschicht (10) und der seitlichen Oberfläche und dem Endbereich der oberen Oberfläche der Cu-Elektrode (8) ausgebildet ist, wobei sie sich mit diesen in Kontakt befindet.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitereinheit und insbesondere auf eine Technik zur Verhinderung einer Oxidation einer Cu-Verdrahtungselektrode.
  • STAND DER TECHNIK
  • Üblicherweise hat man ein Material auf der Basis von Al (Aluminium) als ein Verdrahtungsmaterial einer Halbleitereinheit verwendet, die für Leistungsanwendungen oder dergleichen eingesetzt wird. Wenngleich die Halbleitereinheiten üblicherweise unterhalb von 200 °C betrieben werden, wird nunmehr Halbleitereinheiten Aufmerksamkeit geschenkt, die einen Halbleiter mit einer breiten Bandlücke verwenden, wenn ein Betrieb bei einer hohen Temperatur von mehr als 200 °C erforderlich ist. Als ein Beispiel gibt es eine Halbleitereinheit, die ein Siliciumcarbid-Halbleiterelement einsetzt.
  • Im Betrieb bei einer hohen Temperatur von mehr als 200 °C zeigt sich jedoch ein Problem dahingehend, dass die Zuverlässigkeit einer Siliciumcarbid-Halbleitereinheit aufgrund einer wechselseitigen Reaktion zwischen dem Verdrahtungsmaterial auf der Basis von Al und einer Elektrode des Halbleiterelements, einer Änderung der Form des Verdrahtungsmaterials auf der Basis von Al oder dergleichen verringert ist. Dann wird Cu (Kupfer), das bei einer hohen Temperatur von 200 °C oder einer höheren Temperatur verwendet werden kann, als einen Verdrahtungsmaterial Aufmerksamkeit geschenkt, das Al ersetzt.
  • DOKUMENTE ZUM STANDE DER TECHNIK
  • PATENTDOKUMENTE
    • Patentdokument 1: WO 2007/108439 A1
  • KURZBESCHREIBUNG DER ERFINDUNG MIT DER ERFINDUNG ZU LÖSENDE PROBLEME
  • Wenn ein Halbleitermaterial, das Cu als Verdrahtungsmaterial einsetzt, bei 200 °C oder einer höheren Temperatur betrieben wird, so wird eine Oberfläche einer Verdrahtungselektrode aus Cu oxidiert. Eine Halbleitereinheit ist als Gegenmaßnahme gegen statische Elektrizität in der Atmosphäre oder dergleichen üblicherweise mit einer organischen Harzschicht bedeckt, und um das vorstehende Problem zu lösen, wird normalerweise durch stromloses Plattieren von einer Öffnung der organischen Harzschicht aus eine Ni-Schicht auf einer Cu-Verdrahtung gebildet, um dadurch eine Oxidation der Verdrahtungselektrode aus Cu zu verhindern. An einer Grenzfläche zwischen der organischen Harzschicht und der Ni-Schicht bildet sich jedoch aufgrund eines Mangels an Haftung zwischen diesen ein Loch, und dies verursacht ein Problem dahingehend, dass Sauerstoff oder Wasser von dem Loch aus in die Verdrahtungselektrode aus Cu eindringen.
  • Die vorliegende Erfindung soll das vorstehende Problem lösen, und die Aufgabe der vorliegenden Erfindung besteht daher in der Angabe einer Halbleitereinheit, die in der Lage ist, die Oxidation einer Cu-Verdrahtung auch bei einem Betrieb mit einer hohen Temperatur zu verhindern.
  • MITTEL ZUM LÖSEN DER PROBLEME
  • Die vorliegende Erfindung ist für eine Halbleitereinheit vorgesehen. Gemäß einem Aspekt der vorliegenden Erfindung weist die Halbleitereinheit Folgendes auf:
    ein Halbleitersubstrat, das eine Hauptoberfläche aufweist;
    eine Cu-Elektrode, die selektiv auf einer Seite der Hauptoberfläche des Halbleitersubstrats ausgebildet ist;
    eine Antioxidationsmittel-Schicht, die auf einer oberen Oberfläche der Cu-Elektrode mit Ausnahme eines Endbereichs derselben ausgebildet ist;
    eine organische Harzschicht, die aus der Hauptoberfläche des Halbleitersubstrats ausgebildet ist und eine seitliche Oberfläche der Cu-Elektrode sowie den Endbereich der oberen Oberfläche derselben bedeckt, sowie
    eine anorganische Schicht, die zwischen der organischen Harzschicht und der Hauptoberfläche des Halbleitersubstrats sowie zwischen der organischen Harzschicht und der seitlichen Oberfläche und dem Endbereich der oberen Oberfläche der Cu-Elektrode ausgebildet ist, wobei sie sich mit diesen in Kontakt befindet.
  • WIRKUNGEN DER ERFINDUNG
  • Gemäß der vorliegenden Erfindung weist die Halbleitereinheit Folgendes auf: ein Halbleitersubstrat, das eine Hauptoberfläche aufweist, eine Cu-Elektrode, die selektiv auf einer Seite der Hauptoberfläche des Halbleitersubstrats ausgebildet ist, eine Antioxidationsmittel-Schicht, die auf einer oberen Oberfläche der Cu-Elektrode mit Ausnahme eines Endbereichs derselben ausgebildet ist, eine organische Harzschicht, die auf der Hauptoberfläche des Halbleitersubstrats ausgebildet ist und eine seitliche Oberfläche der Cu-Elektrode sowie den Endbereich der oberen Oberfläche derselben bedeckt, sowie eine anorganische Schicht, die zwischen der organischen Harzschicht und der Hauptoberfläche des Halbleitersubstrats sowie zwischen der organischen Harzschicht und der seitlichen Oberfläche und dem Endbereich der oberen Oberfläche der Cu-Elektrode ausgebildet ist, wobei sie sich mit diesen in Kontakt befindet.
  • Da die Haftung zwischen der Antioxidationsmittel-Schicht, die auf der oberen Oberfläche der Cu-Elektrode ausgebildet ist, und der anorganischen Schicht stark ist, ist es infolgedessen möglich, mittels der anorganischen Schicht und der Antioxidationsmittel-Schicht zu verhindern, dass Wasser und/oder Sauerstoff, das bzw. der von einer Grenzfläche zwischen der organischen Harzschicht und der Antioxidationsmittel-Schicht aus eindringen, die Oberfläche der Cu-Elektrode erreichen. Daher ist es möglich, eine Oxidation der Cu-Elektrode zu verhindern, auch wenn die Halbleitereinheit bei einer hohen Temperatur betrieben wird, und die Zuverlässigkeit der Halbleitereinheit zu erhöhen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • In den Zeichnungen zeigen:
  • 1 einen Querschnitt, der einen Aufbau einer Halbleitereinheit gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
  • 2 einen Querschnitt, der einen Prozess zum Herstellen der Halbleitereinheit gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
  • 3 einen Querschnitt, der einen Prozess zum Herstellen der Halbleitereinheit gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
  • 4 einen Querschnitt, der einen Prozess zum Herstellen der Halbleitereinheit gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
  • 5 einen Querschnitt, der einen Prozess zum Herstellen der Halbleitereinheit gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
  • 6 einen Querschnitt, der einen Prozess zum Herstellen der Halbleitereinheit gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
  • 7 einen Querschnitt, der einen Prozess zum Herstellen der Halbleitereinheit gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
  • 8 einen Querschnitt, der einen Prozess zum Herstellen der Halbleitereinheit gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
  • 9 einen Querschnitt, der einen Prozess zum Herstellen der Halbleitereinheit gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
  • 10 einen Querschnitt, der einen Aufbau einer Halbleitereinheit gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
  • 11 einen Querschnitt, der einen Aufbau einer Halbleitereinheit gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
  • 12 einen Querschnitt, der einen Aufbau eines Halbleitermoduls gemäß der dritten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
  • 13 eine Ansicht, welche die Oxidationsbeständigkeit einer Cu-Elektrode dann zeigt, wenn eine Schichtdicke einer Schicht zur Diffusions-Verhinderung verändert wird.
  • BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
  • A. ERSTE BEVORZUGTE AUSFÜHRUNGSFORM
  • A-1. Aufbau
  • Es wird zunächst der Aufbau einer Halbleitereinheit gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung beschrieben. Als Beispiel für eine solche Halbleitereinheit dient im Folgenden im Rahmen der vorliegenden Beschreibung eine Siliciumcarbid-Halbleitereinheit, die eine Siliciumcarbid-Schottky-Diode (SBD, Schottky Barrier Diode) vom n-Typ als ein Siliciumcarbid-Halbleiterelement enthält.
  • 1 ist ein Querschnitt, der einen Aufbau einer Siliciumcarbid-Halbleitereinheit 100 in einer Richtung senkrecht zu einer Hauptoberfläche eines Substrats zeigt. 1 zeigt lediglich die linke Hälfte des Querschnitts der Siliciumcarbid-Halbleitereinheit 100. Mit anderen Worten, der tatsächliche Querschnitt der Siliciumcarbid-Halbleitereinheit 100 ist ein symmetrischer Querschnitt mit dem rechten Ende des Querschnitts von 1 als der Achse. Wenngleich eine Draufsicht auf die Siliciumcarbid-Halbleitereinheit 100 nicht gezeigt ist, gilt das Gleiche wie in 1 ferner für jeden von den Querschnitten in der Richtung senkrecht zu der Hauptoberfläche des Substrats.
  • Die Siliciumcarbid-Halbleitereinheit 100 weist Folgendes auf: ein Substrat 1, bei dem es sich um ein Halbleitersubstrat handelt, das aus Siliciumcarbid vom n-Typ gebildet ist (Siliciumcarbid-Substrat), eine Schottky-Elektrode 5, eine Barrierenschicht 6 aus einem Metall, eine Metallschicht 7, eine Cu-Elektrode 8, eine Antioxidationsmittel-Schicht 14, eine Schicht 11 zur Diffusions-Verhinderung, eine organische Harzschicht 10 sowie eine externe Ausgangselektrode 13 auf der Rückseite.
  • Wenngleich in 1 nicht gezeigt, handelt es sich bei einer Oberflächenschicht auf einer Seite einer Hauptoberfläche des Substrats 1 um eine Driftschicht. Die Schottky-Elektrode 5 ist auf der Hauptoberfläche des Substrats 1 ausgebildet und weist eine Dicke auf, die nicht geringer als 100 nm ist und die nicht größer als 500 nm ist. Die Barrierenschicht 6 aus einem Metall und die Metallschicht 7 sind der Reihe nach auf eine obere Oberfläche der Schottky-Elektrode 5 laminiert.
  • Die Barrierenschicht 6 aus einem Metall weist eine Dicke auf, die nicht geringer als 10 nm ist und die nicht größer als 200 nm ist. Auf einer oberen Oberfläche der Metallschicht 7 ist die Cu-Elektrode 8 ausgebildet, die als Verdrahtungselektrode dienen soll. Die Cu-Elektrode 8 besteht aus einer ersten Cu-Schicht 8a, bei der es sich um eine untere Schicht handelt, die auf der oberen Oberfläche der Metallschicht 7 ausgebildet ist, und einer zweiten Cu-Schicht 8b, bei der es sich um eine obere Schicht handelt. Die erste Cu-Schicht 8a ist eine Kristallkeimschicht, die zur Bildung der zweiten Cu-Schicht 8b verwendet wird, und die zweite Cu-Schicht 8b ist eine externe Ausgangselektrode auf der Vorderseite.
  • Die Antioxidationsmittel-Schicht 14 besteht aus einer ersten Antioxidationsmittel-Schicht 14a, bei der es sich um eine untere Schicht handelt, und einer zweiten Antioxidationsmittel-Schicht 14b, bei der es sich um eine obere Schicht handelt. Die erste Antioxidationsmittel-Schicht 14a ist auf einer oberen Oberfläche der zweiten Cu-Schicht 8b der Cu-Elektrode 8 speziell mit Ausnahme eines Endbereichs der oberen Oberfläche mit einer Struktur ausgebildet.
  • Die erste Antioxidationsmittel-Schicht 14a ist aus Ni, Ag, Sn, Al, Au oder einer Legierung, die diese Metalle enthält, oder aus einer Mehrschicht-Struktur gebildet, die aus diesen Metallen besteht. Dabei ist die Schichtdicke der ersten Antioxidationsmittel-Schicht 14a in Bezug auf die Verhinderung einer Oxidation der Cu-Elektrode 8 nicht geringer als 10 nm und ist geringer als 10 µm.
  • Die zweite Antioxidationsmittel-Schicht 14b ist in einem Bereich auf einer oberen Oberfläche der ersten Antioxidationsmittel-Schicht 14a mit Ausnahme eines Endbereichs derselben ausgebildet. In Bezug auf die Verhinderung einer Oxidation der Cu-Elektrode 8 ist die Schichtdicke der zweiten Antioxidationsmittel-Schicht 14b nicht geringer als 10 nm und ist geringer als 100 µm. Das Material der zweiten Antioxidationsmittel-Schicht 14b kann sich von jenem der ersten Antioxidationsmittel-Schicht 14a unterscheiden, es besteht jedoch typischerweise aus Ni, Ag, Sn, Al, Au oder einer Legierung, die diese Metalle enthält, oder aus einer Mehrschicht-Struktur, die aus diesen Metallen besteht.
  • Jeweilige freiliegende Oberflächen der Driftschicht des Substrats 1, der Schottky-Elektrode 5, der Barrierenschicht 6 aus einem Metall, der Metallschicht 7, der Cu-Elektrode 8 sowie der ersten Antioxidationsmittel-Schicht 14a sind mit der Schicht 11 zur Diffusions-Verhinderung bedeckt. Im Einzelnen sind die Oberfläche der Driftschicht des Substrats 1 und die jeweiligen seitlichen Oberflächen der Schottky-Elektrode 5, der Barrierenschicht 6 aus einem Metall, der Metallschicht 7, der Cu-Elektrode 8 sowie der ersten Antioxidationsmittel-Schicht 14a mit der Schicht 11 zur Diffusions-Verhinderung bedeckt.
  • Da ferner die Metallschicht 7 in einem Bereich auf einer oberen Oberfläche der Barrierenschicht 6 aus einem Metall mit Ausnahme eines Endbereichs derselben (siehe 1) ausgebildet ist, ist der Endbereich der oberen Oberfläche der Barrierenschicht 6 aus einem Metall ebenfalls mit der Schicht 11 zur Diffusions-Verhinderung bedeckt. Im Einzelnen ist auf der oberen Oberfläche der Barrierenschicht 6 aus einem Metall die Metallschicht 7 auf einem mittleren Bereich derselben ausgebildet, und die Schicht 11 zur Diffusions-Verhinderung ist in dem Endbereich derselben ausgebildet.
  • Des Weiteren ist der Endbereich der oberen Oberfläche der Cu-Elektrode 8, auf dem die erste Antioxidationsmittel-Schicht 14a nicht ausgebildet ist, ebenfalls mit der Schicht 11 zur Diffusions-Verhinderung bedeckt. Im Einzelnen ist die erste Antioxidationsmittel-Schicht 14a auf einem mittleren Bereich der oberen Oberfläche der Cu-Elektrode 8 ausgebildet, und die Schicht 11 zur Diffusions-Verhinderung ist in dem Endbereich derselben ausgebildet. Ferner ist der Bereich der oberen Oberfläche der ersten Antioxidationsmittel-Schicht 14a, auf dem die zweite Antioxidationsmittel-Schicht 14b nicht ausgebildet ist, ebenfalls mit der Schicht 11 zur Diffusions-Verhinderung bedeckt.
  • Im Einzelnen ist die zweite Antioxidationsmittel-Schicht 14b auf einem mittleren Bereich der oberen Oberfläche der ersten Antioxidationsmittel-Schicht 14a ausgebildet, und die Schicht 11 zur Diffusions-Verhinderung ist in dem Endbereich derselben ausgebildet. Die Schicht 11 zur Diffusions-Verhinderung besteht aus einer anorganischen Schicht, die aus SiN, SiON, Si3N4 oder dergleichen gebildet ist. Dann ist die Schichtdicke derselben zumindest nicht geringer als 100 nm, um zu verhindern, dass Sauerstoff oder Wasser in die Cu-Elektrode 8 eindringen.
  • 13 zeigt die Beständigkeit der Cu-Elektrode 8 gegenüber einer Oxidation dann, wenn die Schichtdicke der Schicht 11 zur Diffusions-Verhinderung verändert wird. Die Schichtdicke der Schicht 11 zur Diffusions-Verhinderung, die aus SiN gebildet ist, wird auf 10 nm, 30 nm, 50 nm, 100 nm, 300 nm und 500 nm geändert, und in jedem Fall wird während einer Dauer von 1 000 Stunden ein Test hinsichtlich einer Lagerung bei einer hohen Temperatur bei 200 °C durchgeführt.
  • Zu diesem Zeitpunkt wird dann die Oxid-Schichtdicke der Cu-Elektrode 8 ausgewertet, und wenn keine Oxid-Schicht auf dieser ausgebildet ist, ist dies mit "Ο" dargestellt, und wenn eine Oxid-Schicht auf dieser ausgebildet ist, ist dies mit "x" dargestellt.
  • Aus 13 ist ersichtlich, dass die Beständigkeit der Cu-Elektrode 8 gegenüber einer Oxidation nur sichergestellt werden kann, wenn die Schichtdicke der Schicht 11 zur Diffusions-Verhinderung nicht geringer als 30 nm ist. Wenn in Zukunft eine hohe Verdichtung in der Membran der Schicht 11 zur Diffusions-Verhinderung und in einem Verfahren zur Ausbildung der Schicht 11 zur Diffusions-Verhinderung realisiert wird, ist jedoch zu erwarten, dass es möglich wird, die Dicke der Schicht 11 zur Diffusions-Verhinderung extrem zu verringern, zum Beispiel auf etwa 1 nm. Wenn ferner die Dicke der Schicht 11 zur Diffusions-Verhinderung nicht größer als 10 µm ist, ist es möglich, die Erzeugung von Rissen aufgrund einer Spannung zu verhindern, die in der Schicht 11 zur Diffusions-Verhinderung selbst erzeugt wird.
  • Die Schicht 11 zur Diffusions-Verhinderung kann aus semi-isolierendem SiN bestehen, das einen Brechungsindex aufweist, der nicht niedriger als 2,4 ist und der niedriger als 2,7 ist.
  • Die Schicht 11 zur Diffusions-Verhinderung ist mit der organischen Harzschicht 10 bedeckt. Die organische Harzschicht 10 besteht aus Polyimid, das eine Schichtdicke aufweist, die nicht geringer als 3 µm ist und die nicht größer als 100 µm ist. Die Schicht 11 zur Diffusions-Verhinderung dient nicht nur dazu, die vorstehend beschriebene Oxidation der Cu-Elektrode 8 zu verhindern, sondern dient auch dazu, eine Diffusion von Cu aus der Cu-Elektrode 8 in die organische Harzschicht 10 zu verhindern.
  • Auf einer rückwärtigen Oberfläche des Substrats 1, d.h. auf einer Oberfläche, die entgegengesetzt zu der Hauptoberfläche liegt, auf der die Schottky-Elektrode 5 ausgebildet ist, ist die externe Ausgangselektrode 13 auf der Rückseite ausgebildet. Damit ist der Aufbau der in 1 gezeigten Siliciumcarbid-Halbleitereinheit 100 beschrieben. Bei der Siliciumcarbid-Halbleitereinheit 100 bilden das Substrat 1, die Schottky-Elektrode 5 und die Barrierenschicht 6 aus einem Metall eine Siliciumcarbid-Schottky-Diode.
  • Bei dem vorstehend beschriebenen Aufbau der Siliciumcarbid-Halbleitereinheit 100 ist an einer Grenzfläche zwischen der organischen Harzschicht 10 und der Antioxidationsmittel-Schicht 14 aufgrund eines Mangels an Haftung zwischen diesen ein Loch ausgebildet. Durch das Loch hindurch dringen Wasser oder Sauerstoff in die Grenzfläche ein.
  • Da die Haftung der Schicht 11 zur Diffusions-Verhinderung, die aus einer anorganischen Schicht besteht, an der Antioxidationsmittel-Schicht 14 höher als jene der organischen Harzschicht 10 ist und es weniger wahrscheinlich ist, dass ein Loch an einer Grenzfläche zwischen der Schicht 11 zur Diffusions-Verhinderung und der Antioxidationsmittelschicht 14 gebildet wird, ist es möglich, mittels der Schicht 11 zur Diffusions-Verhinderung zu verhindern, dass das Wasser oder der Sauerstoff die Cu-Elektrode 8 erreichen. Daher wird die Oxidation der Cu-Elektrode 8 während des Betriebs bei einer hohen Temperatur verhindert, und die Zuverlässigkeit der Siliciumcarbid-Halbleitereinheit 100 wird erhöht.
  • A-2. Herstellungsverfahren
  • Als nächstes wird unter Bezugnahme auf die 2 bis 9 ein Verfahren zur Herstellung der in 1 gezeigten Siliciumcarbid-Halbleitereinheit 100 beschrieben. Die 2 bis 9 sind Querschnitte, die jeweils einen Prozess zur Herstellung der Siliciumcarbid-Halbleitereinheit 100 zeigen. Ferner zeigen die 2 bis 9 ähnlich wie 1 nur die linke Hälfte des Querschnitts der Siliciumcarbid-Halbleitereinheit 100.
  • Zunächst wird das Substrat 1 hergestellt, das aus Siliciumcarbid vom n-Typ (n+-Typ) mit einer hohen Dotierungskonzentration gebildet wird. Dann wird auf der Hauptoberfläche des Substrats 1 unter Verwendung eines Targets, wie beispielsweise Ti, Mo, Ni oder dergleichen, die Schottky-Elektrode 5, die eine Schichtdicke aufweist, die nicht geringer als 100 nm ist und die nicht größer als 500 nm ist, z.B. mittels Sputtern gebildet. Die Schottky-Elektrode 5 wird insgesamt auf der Oberfläche der Driftschicht des Substrats 1 gebildet. Ferner wird TiN z.B. mittels Sputtern insgesamt auf der Oberfläche der Schottky-Elektrode 5 gebildet, um dadurch die Barrierenschicht 6 aus einem Metall zu bilden.
  • Wenn Cu aus der Cu-Elektrode 8 zu der Schottky-Elektrode 5 diffundiert, führt dies zu einer Verschlechterung der elektrischen Eigenschaften der Siliciumcarbid-Halbleitereinheit, wie beispielsweise einer Erhöhung eines Leckstroms oder dergleichen, und aus diesem Grund wird die Barrierenschicht 6 aus einem Metall hergestellt, um diese Diffusion zu verhindern. Im Hinblick darauf ist es erstrebenswert, dass die Schichtdicke der Barrierenschicht 6 aus einem Metall nicht geringer als 10 nm und nicht größer als 200 nm ist.
  • Um die Barrierenschicht 6 aus einem Metall von einem peripheren Bereich (der linken Seite von 2) des Substrats 1 zu entfernen, wird als nächstes eine Ätz-Maske 14, die aus einer mittels Photolithographie hergestellten Resiststruktur gebildet wird, lediglich auf einem mittleren Bereich (der rechten Seite von 2) des Substrats 1 gebildet. Danach wird die Barrierenschicht 6 aus einem Metall unter Verwendung der Ätz-Maske 15 geätzt. Wenn die Barrierenschicht 6 aus einem Metall z.B. aus TiN gebildet wird, wird die Barrierenschicht 6 aus einem Metall nassgeätzt.
  • Nachfolgend wird die Schottky-Elektrode 5 unter Verwendung der Ätz-Maske 15 geätzt. Wenn die Schottky-Elektrode 5 z.B. aus Ti gebildet wird, wird die Schottky-Elektrode 5 mit einer verdünnten Lösung aus Fluorwasserstoffsäure nassgeätzt (siehe 2). Danach wird die Ätz-Maske 15 mittels Nassätzen unter Verwendung eines organischen Lösungsmittels oder mittels Veraschen unter Verwendung eines Sauerstoff-Plasmas entfernt. Somit wird die Siliciumcarbid-Schottky-Diode fertiggestellt, bei der es sich um das Siliciumcarbid-Halbleiterelement der ersten bevorzugten Ausführungsform handelt.
  • Als nächstes wird auf einer gesamten Oberfläche, d.h. der Barrierenschicht 6 aus einem Metall und der Oberfläche der Driftschicht des Substrats 1, zum Beispiel Ti gebildet, um dadurch die Metallschicht 7 zu bilden. Durch Bilden der Metallschicht 7 auf der Barrierenschicht 6 aus einem Metall wird die Haftung zwischen der Cu-Elektrode 8, die in dem späteren Prozessschritt gebildet wird, und der Barrierenschicht 6 aus einem Metall verbessert.
  • Wenn die Metallschicht 7 auf der Oberfläche der Driftschicht des Substrats 1 gebildet wird, dient die Metallschicht 7 des Weiteren als ein Barrieren-Metall gegenüber einer Diffusion von Cu, da die erste Cu-Schicht 8a der Cu-Elektrode 8 in dem späteren Prozessschritt nicht direkt auf der Driftschicht gebildet wird, und dadurch ist es möglich, eine Diffusion von Cu aus der ersten Cu-Schicht 8a zu der Driftschicht zu verhindern.
  • Als nächstes wird auf der oberen Oberfläche der Metallschicht 7 die erste Cu-Schicht 8a gebildet, bei der es sich um eine darunterliegende Schicht der zweiten Cu-Schicht 8b handelt. Die erste Cu-Schicht 8a ist eine Schicht aus Cu oder eine Schicht aus einer Cu-Legierung und wird zum Beispiel mittels eines PVD-Verfahrens (PVD, physikalische Gasphasenabscheidung), mittels thermischer Verdampfung, Elektronenstrahlverdampfung, Sputtern, mittels eines Metall-CVD-Verfahrens (CVD, chemische Gasphasenabscheidung) oder dergleichen gebildet, wobei ein Gas eines organischen Metalls oder dergleichen verwendet wird.
  • Die erste Cu-Schicht 8a wird so gebildet, dass sie eine Dicke aufweist, die nicht geringer als 100 nm ist und die nicht größer als 1 000 nm ist. Da die erste Cu-Schicht 8a hierbei auf der oberen Oberfläche der Barrierenschicht 6 aus einem Metall gebildet wird, wobei die Metallschicht 7 dazwischen eingefügt wird, ist es möglich, die Cu-Elektrode 8 mit einer hohen Haftung zu erzielen, wie vorstehend erwähnt.
  • Als nächstes wird ein Resist aufgebracht, belichtet und entwickelt, um dadurch eine Resist-Maske 16 in einem Bereich auf einer oberen Oberfläche der ersten Cu-Schicht 8a zu bilden, in dem die zweite Cu-Schicht 8b nicht gebildet werden soll (siehe 3). Im Einzelnen wird die Resist-Maske 16 so strukturiert, dass die obere Oberfläche der ersten Cu-Schicht 8a, die auf der Barrierenschicht 6 aus einem Metall ausgebildet ist, wobei die Metallschicht 7 dazwischen eingefügt ist, so geöffnet wird, dass die zweite Cu-Schicht 8b auf dem mittleren Bereich (der rechten Seite von 3) des Substrats 1 gebildet wird und dass die zweite Cu-Schicht 8b nicht auf der peripheren Seite desselben (der linken Seite von 3) gebildet wird.
  • Nachfolgend wird die zweite Cu-Schicht 8b unter Verwendung der Resist-Maske 16 mittels Plattieren gebildet. Die zweite Cu-Schicht 8b wird in einem Bereich auf der oberen Oberfläche der ersten Cu-Schicht 8a, in dem die Resist-Maske 16 nicht ausgebildet ist, entlang einer Seitenwand der Resist-Maske 16 gebildet. Die Dicke der zweiten Cu-Schicht 8b kann zum Beispiel nicht geringer als 6 µm sein und kann geringer als 100 µm sein, und die Dicke der gesamten Cu-Elektrode 8 kann nicht geringer als 7 µm sein und kann geringer als 100 µm sein. Somit wird der in 3 gezeigte Aufbau gebildet.
  • Als nächstes wird die Resist-Maske 16 mittels Nassätzen unter Verwendung eines organischen Lösungsmittels oder mittels Veraschen unter Verwendung eines Sauerstoff-Plasmas entfernt (4).
  • Ferner wird die erste Cu-Schicht 8a, die auf der Oberfläche der Driftschicht ausgebildet ist, wobei die Metallschicht 7 dazwischen eingefügt ist, insgesamt nassgeätzt. Bei dem Nassätzen der ersten Cu-Schicht 8a wird ein freigelegter Bereich der Cu-Elektrode 8 (die erste Cu-Schicht 8a und die zweite Cu-Schicht 8b) auf der oberen Oberfläche der Barrierenschicht 6 aus einem Metall ebenfalls einer Nassätz-Lösung ausgesetzt. Daher wird die Cu-Elektrode 8 in dem freigelegten Bereich ebenfalls bis zu einem gewissen Grad geätzt.
  • Nachfolgend wird die Metallschicht 7, die auf der Driftschicht ausgebildet ist, mittels Maskieren der ersten Cu-Schicht 8a und der zweiten Cu-Schicht 8b unter Verwendung von Fluorwasserstoffsäure entfernt. Durch die vorstehenden Prozessschritte wird der Aufbau gemäß 5 erzielt.
  • Als nächstes wird insgesamt die erste Antioxidationsmittel-Schicht 14a gebildet, und dann wird die erste Antioxidationsmittel-Schicht 14a unter Verwendung der Ätz-Maske 15 so entfernt, dass die erste Antioxidationsmittel-Schicht 14a in einem Bereich auf der oberen Oberfläche der zweiten Cu-Schicht 8b mit Ausnahme des Endbereichs derselben verbleibt.
  • Danach werden die jeweiligen freiliegenden Oberflächen der Schottky-Elektrode 5, der Barrierenschicht 6 aus einem Metall, der Metallschicht 7, der Cu-Elektrode 8, der ersten Antioxidationsmittel-Schicht 14a sowie der Driftschicht mit der Schicht 11 zur Diffusions-Verhinderung beschichtet. Die Schicht 11 zur Diffusions-Verhinderung besteht aus einer anorganischen Schicht, die aus SiN, SiON, Si3N4 oder dergleichen gebildet wird, und sie wird zum Beispiel mittels eines CVD-Verfahrens gebildet.
  • Die Schicht 11 zur Diffusions-Verhinderung wird so gebildet, dass sie eine Schichtdicke von zumindest 30 nm aufweist. Da die Schichtdicke der Schicht 11 zur Diffusions-Verhinderung auf dem Seitenwandbereich dünner wird, insbesondere in einem unteren Bereich desselben, sollte die Schichtdicke dieses Bereichs nicht geringer als 30 nm sein. Ferner ist es erstrebenswerter, dass die Schichtdicke nicht geringer als 100 nm ist.
  • Der Grund dafür, warum die Schichtdicke der Schicht 11 zur Diffusions-Verhinderung nicht geringer als 30 nm sein sollte, ergibt sich aus dem Resultat des in 13 gezeigten Tests hinsichtlich einer Lagerung bei einer hohen Temperatur, wie vorstehend beschrieben. Ferner ergibt sich der Grund auch aus dem Folgenden. Es wird allgemein angenommen, dass die Siliciumcarbid-Halbleitereinheit unter der Bedingung einer hohen Temperatur von nicht weniger als 200 °C betrieben wird. Aus diesem Grund wird eine Spannung, die durch Wärme erzeugt wird, größer im Vergleich zu einer Si-Halbleitereinheit, von der nicht angenommen wird, dass sie unter der Bedingung einer hohen Temperatur betrieben wird. Ferner wird die Diffusionsrate von Cu aufgrund von Wärme höher.
  • Wenn die Schichtdicke der organischen Harzschicht 10, welche die Schicht 11 zur Diffusions-Verhinderung bedeckt, nicht geringer als 3 µm und nicht größer als 100 µm ist, entsteht ein Problem dahingehend, dass in der Schicht 11 zur Diffusions-Verhinderung aufgrund der Spannung der organischen Harzschicht 10 ein Riss erzeugt wird und Cu-Atome in den Riss diffundieren, wenn die Schichtdicke der Schicht 11 zur Diffusions-Verhinderung geringer als 30 nm ist. Daher sollte die Schichtdicke der Schicht 11 zur Diffusions-Verhinderung nicht geringer als 30 nm sein.
  • Als nächstes wird die Schicht 11 zur Diffusions-Verhinderung durch RIE (Reaktives Ionenätzen) oder dergleichen unter Verwendung der mittels Photolithographie hergestellten Resist-Struktur als einer Maske geätzt, um dadurch einen Bereich auf der oberen Oberfläche der ersten Antioxidationsmittel-Schicht 14a mit Ausnahme des Endbereichs derselben freizulegen (7).
  • Als nächstes wird die organische Harzschicht 10 mittels Rotationsbeschichtung oder dergleichen so gebildet, dass die Schicht 11 zur Diffusions-Verhinderung und die freigelegte obere Oberfläche der ersten Antioxidationsmittel-Schicht 14a bedeckt sind. Die organische Harzschicht 10 wird so gebildet, dass sie eine Schichtdicke aufweist, die nicht geringer als 3 µm ist und die nicht größer als 100 µm ist.
  • Nachfolgend wird die organische Harzschicht 10 unter Verwendung der mittels Photolithographie hergestellten Resist-Struktur als einer Maske geätzt, um dadurch den Bereich auf der oberen Oberfläche der ersten Antioxidationsmittel-Schicht 14a mit Ausnahme des Endbereichs derselben freizulegen (8).
  • Als nächstes wird die zweite Antioxidationsmittel-Schicht 14b zum Beispiel durch stromloses Plattieren in einer Öffnung der organischen Harzschicht 10 gebildet. Die zweite Antioxidationsmittel-Schicht 14b wird zum Beispiel durch stromloses Plattieren gebildet. Ferner wird die externe Ausgangselektrode 13 auf der Rückseite auf der rückwärtigen Oberfläche des Substrats 1 gebildet, d.h. auf der Oberfläche, die entgegengesetzt zu der Hauptoberfläche liegt, auf der die Schottky-Elektrode 5 ausgebildet ist. Durch die vorstehenden Prozessschritte wird die Halbleitereinheit der ersten bevorzugten Ausführungsform erzielt (9: gleich wie 1).
  • Ferner werden das Ätzen der Schicht 11 zur Diffusions-Verhinderung und jenes der organischen Harzschicht 10 getrennt durchgeführt. Es kann jedoch ein weiterer Fall vorliegen, bei dem die Bildung der organischen Harzschicht 10 im Anschluss an die Bildung der Schicht 11 zur Diffusions-Verhinderung durchgeführt wird und die Schicht 11 zur Diffusions-Verhinderung sowie die organische Harzschicht 10 gleichzeitig geätzt werden, um dadurch einen Teil der oberen Oberfläche der ersten Antioxidationsmittel-Schicht 14a freizulegen. Dadurch ergibt sich eine Verringerung um einen Prozessschritt.
  • Da die Schicht 11 zur Diffusions-Verhinderung und die organische Harzschicht 10 bei der vorliegenden bevorzugten Ausführungsform jeweils mittels eines Bildungsschritts und eines Ätzschritts gebildet werden, ist es auch möglich, eine Halbleitereinheit mit einer hohen Zuverlässigkeit mittels eines einfachen Herstellungsprozesses und eines kostengünstigen Verfahrens zu erzielen.
  • A-3. Variationen
  • Das vorstehend beschriebene Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit ist lediglich ein beispielhaftes Verfahren, und das Verfahren zur Herstellung der Halbleitereinheit gemäß der vorliegenden bevorzugten Ausführungsform ist nicht auf das vorstehende beschränkt. Wenn nur schlussendlich der in 1 gezeigte Aufbau erzielt werden kann, können auch andere Herstellungsverfahren als das bei der vorliegenden bevorzugten Ausführungsform beschriebene Verfahren eingesetzt werden.
  • Wenngleich das Halbleiterelement bei der vorliegenden bevorzugten Ausführungsform eine Siliciumcarbid-Schottky-Diode vom n-Typ ist, kann das Halbleiterelement selbstverständlich auch eines vom p-Typ sein. Darüber hinaus kann außer Siliciumcarbid auch ein anderer Halbleiter mit einer breiten Bandlücke, der bei einer hohen Temperatur betrieben werden kann, als Halbleitermaterial verwendet werden.
  • Da bei der Siliciumcarbid-Halbleitereinheit des Weiteren ein Betrieb unter der Bedingung einer hohen Durchbruchspannung erforderlich ist, verursacht eine Oxidation der Oberfläche der Cu-Elektrode 8 eine Verschlechterung der Haftung mit einem Modul-Element, das an die Cu-Elektrode gebondet ist, und dies trägt weiter zu einer Verringerung der Zuverlässigkeit, einer Destabilisierung, einem Ausfall des Moduls oder einem instabilen Betrieb bei. Die Siliciumcarbid-Halbleitereinheit der vorliegenden bevorzugten Ausführungsform ist wirkungsvoll für die Erzielung eines stabilen Betriebs mit einer hohen Durchbruchspannung unter Verwendung des Siliciumcarbids.
  • Wenngleich bei der vorliegenden bevorzugten Ausführungsform die Schottky-Diode als das Halbleiterelement verwendet wird, können weitere Einheiten eingesetzt werden, wie beispielsweise eine JBS (Junction Barrier Schottky, Übergangsbarrieren-Schottky), ein MOSFET (Metal Oxide Semiconductor Field Effect Transistor, Metall-Oxid-Halbleiter-Feldeffekttransistors), ein JFET (Junction Field Effect Transistor, Übergangs-Feldeffekttransistor), ein IGBT (Insulated Gate Bipolar Transistor, Bipolartransistor mit isoliertem Gate), eine pn-Diode und dergleichen. Wenn nur der Aufbau eingesetzt wird, bei dem Cu als ein Material für die Verdrahtungselektrode verwendet wird und die organische Harzschicht 10 das Halbleiterelement bedeckt, kann die vorliegende bevorzugte Ausführungsform bei verschiedenen Halbleiterelemente angewendet werden.
  • A-4. Effekte
  • Die Siliciumcarbid-Halbleitereinheit 100, bei der es sich um eine beispielhafte Halbleitereinheit gemäß der ersten bevorzugten Ausführungsform handelt, weist Folgendes auf: die Cu-Elektrode 8, die selektiv auf einer Seite der Hauptoberfläche des Substrats 1 ausgebildet ist, die Antioxidationsmittel-Schicht 14, die auf der oberen Oberfläche der Cu-Elektrode 8 mit Ausnahme des Endbereichs derselben ausgebildet ist, die organische Harzschicht 10, die auf der Hauptoberfläche des Substrats 1 ausgebildet ist und die seitliche Oberfläche der Cu-Elektrode 8 und den Endbereich der oberen Oberfläche derselben bedeckt, sowie die Schicht 11 zur Diffusions-Verhinderung, die aus einer anorganischen Schicht besteht, die zwischen der organischen Harzschicht 10 und der Hauptoberfläche des Substrats 1 und zwischen der organischen Harzschicht 10 und der seitlichen Oberfläche und dem Endbereich der oberen Oberfläche der Cu-Elektrode 8 ausgebildet ist, wobei sie sich in Kontakt mit diesen befindet.
  • Im Einzelnen sind Stufen auf der seitlichen Oberfläche der Cu-Elektrode und der seitlichen Oberfläche der Antioxidationsmittel-Schicht 14 ausgebildet, und die Schicht 11 zur Diffusions-Verhinderung ist zwischen der organischen Harzschicht 10 und der seitlichen Oberfläche und dem Endbereich der oberen Oberfläche der Cu-Elektrode 8 entlang der Stufe angeordnet.
  • Da die Haftung zwischen der Schicht 11 zur Diffusions-Verhinderung und der Antioxidationsmittel-Schicht 14 höher als jene zwischen der organischen Harzschicht 10 und der Antioxidationsmittel-Schicht 14 ist, ist es möglich, mittels der Antioxidationsmittel-Schicht 14 und der Schicht 11 zur Diffusions-Verhinderung ein Eindringen von Wasser oder Sauerstoff aus der Grenzfläche zwischen der organischen Harzschicht 10 und der Antioxidationsmittel-Schicht 14 zu blockieren und dadurch die Oxidation der Cu-Elektrode 8 zu verhindern.
  • Ferner weist die Antioxidationsmittel-Schicht 14 die erste Antioxidationsmittel-Schicht 14a, die auf der Cu-Elektrode 8 ausgebildet ist, und die zweite Antioxidationsmittel-Schicht 14b auf, die auf der oberen Oberfläche der ersten Antioxidationsmittel-Schicht 14a mit Ausnahme des Endbereichs derselben ausgebildet ist, und die Schicht 11 zur Diffusions-Verhinderung ist zwischen der organischen Harzschicht 10 und der seitlichen Oberfläche und dem Endbereich der oberen Oberfläche der ersten Antioxidationsmittel-Schicht 14a ausgebildet, wobei sie sich in Kontakt mit diesen befindet.
  • Im Einzelnen sind Stufen nicht nur auf der seitlichen Oberfläche der Cu-Elektrode 8 und der seitlichen Oberfläche der ersten Antioxidationsmittel-Schicht 14a ausgebildet, sondern auch auf der seitlichen Oberfläche der ersten Antioxidationsmittel-Schicht 14a und der seitlichen Oberfläche der zweiten Antioxidationsmittel-Schicht 14b, und die Schicht 11 zur Diffusions-Verhinderung ist zwischen der organischen Harzschicht 10 und der seitlichen Oberfläche und dem Endbereich der oberen Oberfläche der ersten Antioxidationsmittel-Schicht 14a entlang der Stufe angeordnet.
  • Da die Strecke, die zu der Cu-Elektrode 8 führt, entlang einer Grenzfläche zwischen der ersten Antioxidationsmittel-Schicht 14a und der Schicht 11 zur Diffusions-Verhinderung dadurch größer wird, ist es möglich, mittels der Schicht 11 zur Diffusions-Verhinderung ein Eindringen von Wasser oder Sauerstoff aus einer Grenzfläche zwischen der organischen Harzschicht 10 und der zweiten Antioxidationsmittel-Schicht 14b zu blockieren und dadurch die Oxidation der Cu-Elektrode 8 zu verhindern.
  • Da die Siliciumcarbid-Halbleitereinheit 100 ferner die Barrierenschicht 6 aus einem Metall aufweist, die zwischen dem Substrat 1 und der Cu-Elektrode 8 ausgebildet ist, und außerdem die Schicht 11 zur Diffusions-Verhinderung zwischen der seitlichen Oberfläche der Barrierenschicht 6 aus einem Metall und der organischen Harzschicht 10 ausgebildet ist, wobei sie sich in Kontakt mit diesen befindet, ist es des Weiteren möglich, mittels der Schicht 11 zur Diffusions-Verhinderung ein Eindringen von Wasser oder Sauerstoff aus der Grenzfläche zwischen der organischen Harzschicht 10 und der Schicht 11 zur Diffusions-Verhinderung zu blockieren und dadurch die Oxidation der Cu-Elektrode 8 zu verhindern.
  • Die Cu-Elektrode 8 ist auf der oberen Oberfläche der Barrierenschicht 6 aus einem Metall mit Ausnahme des Endbereichs derselben ausgebildet, und die Schicht 11 zur Diffusions-Verhinderung ist zwischen der organischen Harzschicht 10 und der seitlichen Oberfläche und dem Endbereich der oberen Oberfläche der Barrierenschicht 6 aus einem Metall ausgebildet, wobei sie sich in Kontakt mit diesen befindet. Auch bei einer derartigen Struktur ist es möglich, mittels der Schicht 11 zur Diffusions-Verhinderung ein Eindringen von Wasser oder Sauerstoff aus der Grenzfläche zwischen der organischen Harzschicht 10 und der Schicht 11 zur Diffusions-Verhinderung zu blockieren und dadurch die Oxidation der Cu-Elektrode 8 zu verhindern.
  • Bei der vorliegenden bevorzugten Ausführungsform ist die Schicht 11 zur Diffusions-Verhinderung außerdem auf der seitlichen Oberfläche der Cu-Elektrode 8 ausgebildet. Wenn die Schicht 11 zur Diffusions-Verhinderung zwischen der seitlichen Oberfläche der Cu-Elektrode 8 und der organischen Harzschicht 10 angeordnet ist, erzeugt dies einen Effekt, durch den verhindert wird, dass Wasser oder/und Sauerstoff in der organischen Harzschicht 10 in die Cu-Elektrode 8 diffundieren und mit Cu reagieren.
  • Wenngleich die Schicht 11 zur Diffusions-Verhinderung bei der vorliegenden bevorzugten Ausführungsform auch auf dem Substrat 1 ausgebildet ist, besteht die Möglichkeit, dass die Schicht 11 zur Diffusions-Verhinderung nicht auf dem Substrat 1 ausgebildet ist. Wenn die Schicht 11 zur Diffusions-Verhinderung auf der Hauptoberfläche des Substrats 1 nicht ausgebildet ist, wird jedoch auf der Hauptoberfläche des Substrats 1 ein Reaktant der Reaktion zwischen Cu und Wasser erzeugt, und dies verursacht manchmal ein Problem hinsichtlich einer Verschlechterung der Isolationseigenschaften und der Zuverlässigkeit der Halbleitereinheit.
  • Wenn die Schicht 11 zur Diffusions-Verhinderung durchgehend von einem Ort zwischen dem Substrat 1 und der organischen Harzschicht 10 bis zu der seitlichen Oberfläche und der oberen Oberfläche der Cu-Elektrode 8 ausgebildet ist, wie in 1 für die erste bevorzugte Ausführungsform gezeigt, ist es möglich, ein Reagieren von Wasser und/oder Sauerstoff in der organischen Harzschicht 10 mit Cu zu verhindern, auch wenn Cu von der Cu-Elektrode 8 entlang der Schicht 11 zur Diffusions-Verhinderung bis zu der Hauptoberfläche des Substrats 1 diffundiert, da die Schicht 11 zur Diffusions-Verhinderung zwischen der organischen Harzschicht 10 und dem Substrat 1 angeordnet ist.
  • B. ZWEITE BEVORZUGTE AUSFÜHRUNGSFORM
  • B-1. Aufbau
  • Bei der Siliciumcarbid-Halbleitereinheit 100 gemäß der ersten bevorzugten Ausführungsform weist die Antioxidationsmittel-Schicht 14 einen Aufbau mit zwei Schichten auf, der aus der ersten Antioxidationsmittel-Schicht 14a und der zweiten Antioxidationsmittel-Schicht 14b besteht, und Sauerstoff und/oder Wasser, der bzw. das aus dem Loch eindringt, das aufgrund eines Mangels an Haftung zwischen der seitlichen Oberfläche der organischen Harzschicht 10 und der zweiten Antioxidationsmittel-Schicht 14b ausgebildet ist, werden mittels der ersten Antioxidationsmittel-Schicht 14a blockiert. Bei einer in 10 gezeigten Siliciumcarbid-Halbleitereinheit 101 gemäß der zweiten bevorzugten Ausführungsform weist die Antioxidationsmittel-Schicht 14 jedoch einen Aufbau mit einer einzigen Schicht und eine Dicke auf, die nicht geringer als 10 nm ist und die geringer als 100 µm ist.
  • Die Siliciumcarbid-Halbleitereinheit 101 weist den gleichen Aufbau wie die Siliciumcarbid-Halbleitereinheit 100 auf, mit der Ausnahme, dass die Antioxidationsmittel-Schicht 14 einen Aufbau mit einer einzigen Schicht aufweist. Da die Haftung zwischen der Schicht 11 zur Diffusions-Verhinderung und der Antioxidationsmittel-Schicht 14 sichergestellt ist, ist es auch bei einem derartigen Aufbau möglich, ein Eindringen von Sauerstoff oder Wasser in die Cu-Elektrode 8 zu verhindern, wenn nur sichergestellt ist, dass die Schichtdicke der Schicht 11 zur Diffusions-Verhinderung nicht geringer als 30 nm ist.
  • B-2. Herstellungsverfahren
  • Ein Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit 101 ist bis zu der Bildung der Cu-Elektrode 8 das gleiche wie das Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit 100. Nach einer Bildung der Cu-Elektrode 8 auf der Metallschicht 7 werden die Schicht 11 zur Diffusions-Verhinderung und die organische Harzschicht 10 insgesamt sequentiell laminiert. Im Anschluss werden die Schicht 11 zur Diffusions-Verhinderung und die organische Harzschicht 10 so geätzt, dass der Bereich auf der oberen Oberfläche der Cu-Elektrode 8 mit Ausnahme des Endbereichs derselben freigelegt wird, um dadurch eine Öffnung zu bilden. Danach wird die Antioxidationsmittel-Schicht 14 von der Öffnung aus auf der Cu-Elektrode 8 gebildet.
  • B-3. Effekte
  • Die Siliciumcarbid-Halbleitereinheit 101 weist einen Aufbau auf, bei dem die Antioxidationsmittel-Schicht 14 in dem Aufbau der Siliciumcarbid-Halbleitereinheit 100 einen Aufbau mit einer einzigen Schicht und eine Dicke aufweist, die nicht geringer als 10 nm ist und die nicht größer als 100 µm ist. Da die Haftung zwischen der Schicht 11 zur Diffusions-Verhinderung und der Antioxidationsmittel-Schicht 14 sichergestellt ist, ist es auch bei einem derartigen Aufbau möglich, ein Eindringen von Sauerstoff oder Wasser in die Cu-Elektrode 8 zu verhindern, wenn nur sichergestellt ist, dass die Schichtdicke der Schicht 11 zur Diffusions-Verhinderung nicht geringer als 30 nm ist.
  • Des Weiteren weist das Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit 101 Folgendes auf:
    • (a) einen Schritt, bei dem die Cu-Elektrode 8 auf dem Substrat 1 gebildet wird,
    • (b) einen Schritt, bei dem das Substrat 1 und die Cu-Elektrode 8 mit der Schicht 11 zur Diffusions-Verhinderung beschichtet werden, bei der es sich um eine anorganische Schicht handelt,
    • (c) einen Schritt, bei dem die Schicht 11 zur Diffusions-Verhinderung mit der organischen Harzschicht 10 beschichtet wird,
    • (d) einen Schritt, bei dem mittels Ätzen der organischen Harzschicht 10 und der Schicht 11 zur Diffusions-Verhinderung eine Öffnung gebildet wird, um dadurch die Cu-Elektrode 8 von der Öffnung aus freizulegen, sowie
    • (e) einen Schritt, bei dem die Antioxidationsmittel-Schicht 14 in der Öffnung auf der Cu-Elektrode 8 gebildet wird.
  • Dieses Verfahren erzeugt einen Effekt, durch den die Anzahl der Schritte des Herstellungsprozesses im Vergleich zu dem Verfahren zur Herstellung der Siliciumcarbid-Halbleitereinheit 100 verringert wird, da die Antioxidationsmittel-Schicht 14 einen Aufbau mit einer einzigen Schicht aufweist.
  • C. DRITTE BEVORZUGTE AUSFÜHRUNGSFORM
  • 11 ist ein Querschnitt, der einen Aufbau einer Siliciumcarbid-Halbleitereinheit 102 gemäß der dritten bevorzugten Ausführungsform zeigt. Die Siliciumcarbid-Halbleitereinheit 102 weist einen Aufbau auf, bei dem die Antioxidationsmittel-Schicht 14 auf einem Teil der Schicht 11 zur Diffusions-Verhinderung in dem Aufbau der Siliciumcarbid-Halbleitereinheit 101 gemäß der zweiten bevorzugten Ausführungsform ausgebildet ist. Da der Aufbau mit Ausnahme des vorstehenden der gleiche wie jener der in 10 gezeigten Siliciumcarbid-Halbleitereinheit 101 gemäß der zweiten bevorzugten Ausführungsform ist, wird eine erneute Beschreibung desselben weggelassen.
  • Bei der Siliciumcarbid-Halbleitereinheit 101 der zweiten bevorzugten Ausführungsform weist die Antioxidationsmittel-Schicht 14 einen Aufbau mit einer einzigen Schicht auf und liegt benachbart zu der Schicht 11 zur Diffusions-Verhinderung, und dadurch ist es möglich, ein Eindringen von Sauerstoff und/oder Wasser aus dem Loch zu blockieren, das aufgrund eines Mangels an Haftung zwischen der organischen Harzschicht 10 und der Antioxidationsmittel-Schicht 14 erzeugt wird.
  • Bei der dritten bevorzugten Ausführungsform, die in 11 gezeigt ist, ist die Antioxidationsmittel-Schicht 14 jedoch benachbart zu der Schicht 11 zur Diffusions-Verhinderung und ist außerdem auf der Schicht 11 zur Diffusions-Verhinderung ausgebildet. Dadurch ist es möglich, ein Eindringen von Sauerstoff und/oder Wasser aus dem Loch, das aufgrund eines Mangels an Haftung zwischen der organischen Harzschicht 10 und der Antioxidationsmittel-Schicht 14 erzeugt wird, mittels der Grenzfläche zwischen der Schicht 11 zur Diffusions-Verhinderung und der Antioxidationsmittel-Schicht 14 zu blockieren.
  • Da ferner die seitliche Oberfläche und die obere Oberfläche der Schicht 11 zur Diffusions-Verhinderung an der Antioxidationsmittel-Schicht 14 haften, ist ein Haftbereich der Schicht 11 zur Diffusions-Verhinderung und der Antioxidationsmittel-Schicht 14 größer als jener bei der zweiten bevorzugten Ausführungsform. Daher wird der vorstehende Effekt des Blockierens größer als jener bei der zweiten bevorzugten Ausführungsform, und dadurch wird die Zuverlässigkeit erhöht.
  • D. VIERTE BEVORZUGTE AUSFÜHRUNGSFORM
  • 12 ist ein Querschnitt, der einen Aufbau eines Siliciumcarbid-Halbleitermoduls gemäß einer vierten bevorzugten Ausführungsform zeigt. Das Siliciumcarbid-Halbleitermodul weist Folgendes auf: einen Halbleiterchip 22, leitfähige Platten 21, 23 und 25, eine isolierende Keramik 24, eine Kühlvorrichtung 27 sowie ein Harz 28.
  • Die leitfähigen Platten 23 beziehungsweise 25 sind auf eine obere Oberfläche beziehungsweise eine untere Oberfläche der isolierenden Keramik 24 gebondet. Die leitfähige Platte 25 ist an die Kühlvorrichtung 27 gebondet, wobei ein Bond-Element 26 dazwischen eingefügt ist. Die leitfähige Platte 23 ist an eine untere Oberfläche des Halbleiterchips 22 gebondet, wobei ein Chip-Bond-Element 30 dazwischen eingefügt ist.
  • Als Halbleiterchip 22 wird irgendeine der Siliciumcarbid-Halbleitereinheiten 100 bis 102 eingesetzt, die im Rahmen der ersten bis dritten bevorzugten Ausführungsform beschrieben worden sind. Eine obere Oberfläche des Halbleiterchips 22 ist an die leitfähige Platte 21 gebondet, wobei ein Bond-Element 29 dazwischen eingefügt ist. Die leitfähige Platte 21, der Halbleiterchip 22, die leitfähige Platte 23, die isolierende Keramik 24 und die leitfähige Platte 25 sind mittels des Harzes 28 abgedichtet.
  • Somit weist das in 12 gezeigte Siliciumcarbid-Halbleitermodul einen Aufbau auf, bei dem der Halbleiterchip 22 an die Kühlvorrichtung 27 gebondet ist, wobei die isolierende Keramik 24 dazwischen eingefügt ist.
  • Ferner ist die Kühlvorrichtung 27 nicht nur unterhalb des Halbleiterchips 22 angeordnet, wie in 12 gezeigt, sondern kann auch oberhalb des Halbleiterchips 22 oder sowohl oberhalb als auch unterhalb des Halbleiterchips 22 angeordnet sein.
  • Der Halbleiterchip 22 kann bei 200 °C oder einer höheren Temperatur betrieben werden. Durch Verwenden eines Aufbaus, der in der Lage ist, den thermischen Widerstand zwischen dem Halbleiterchip 22 und der Kühlvorrichtung 27 zu reduzieren, ist es daher möglich, die Abmessung des Siliciumcarbid-Halbleitermoduls zu reduzieren. Durch Verwendung desselben wird es zum Beispiel des Weiteren möglich, die Abmessung eines Wechselrichters zu reduzieren.
  • Bei der vorliegenden Erfindung können die bevorzugten Ausführungsformen frei kombiniert werden oder können, soweit erforderlich, verändert oder weggelassen werden, ohne von dem Umfang der Erfindung abzuweichen.
  • Bezugszeichenliste
  • 1
    Substrat
    5
    Schottky-Elektrode
    6
    Barrierenschicht aus einem Metall
    7
    Metallschicht
    8
    Cu-Elektrode
    8a
    erste Cu-Schicht
    8b
    zweite Cu-Schicht
    10
    organische Harzschicht
    11
    Schicht zur Diffusions-Verhinderung
    13
    externe Ausgangselektrode auf der Rückseite
    14
    Antioxidationsmittel-Schicht
    14a
    erste Antioxidationsmittel-Schicht
    14b
    zweite Antioxidationsmittel-Schicht
    15
    Ätz-Maske
    16
    Resist-Maske
    21
    leitfähige Platte
    22
    Halbleiterchip
    23
    leitfähige Platte
    24
    isolierende Keramik
    25
    leitfähige Platte
    27
    Kühlvorrichtung
    28
    Harz
    100
    Siliciumcarbid-Halbleitereinheit
    101
    Siliciumcarbid-Halbleitereinheit
    102
    Siliciumcarbid-Halbleitereinheit

Claims (13)

  1. Halbleitereinheit, die Folgendes aufweist: – ein Halbleitersubstrat mit einer Hauptoberfläche; – eine Cu-Elektrode, die selektiv auf einer Seite der Hauptoberfläche des Halbleitersubstrats ausgebildet ist; – eine Antioxidationsmittel-Schicht, die auf einer oberen Oberfläche der Cu-Elektrode mit Ausnahme eines Endbereichs derselben ausgebildet ist; – eine organische Harzschicht, die auf der Hauptoberfläche des Halbleitersubstrats ausgebildet ist und eine seitliche Oberfläche der Cu-Elektrode und den Endbereich der oberen Oberfläche derselben bedeckt; und – eine anorganische Schicht, die zwischen der organischen Harzschicht und der Hauptoberfläche des Halbleitersubstrats sowie zwischen der organischen Harzschicht und der seitlichen Oberfläche und dem Endbereich der oberen Oberfläche der Cu-Elektrode ausgebildet ist, wobei sie sich in Kontakt mit diesen befindet.
  2. Halbleitereinheit nach Anspruch 1, wobei die Antioxidationsmittel-Schicht Folgendes aufweist: – eine erste Antioxidationsmittel-Schicht auf der Cu-Elektrode; und – eine zweite Antioxidationsmittel-Schicht, die auf einer Oberseite der ersten Antioxidationsmittel-Schicht mit Ausnahme eines Endbereichs derselben ausgebildet ist, und wobei die anorganische Schicht zwischen der organischen Harzschicht und einer seitlichen Oberfläche und dem Endbereich der oberen Oberfläche der ersten Antioxidationsmittel-Schicht ausgebildet ist, wobei sie sich mit diesen in Kontakt befindet.
  3. Halbleitereinheit nach Anspruch 1 oder Anspruch 2, die ferner Folgendes aufweist: – eine Barrierenschicht aus einem Metall, die zwischen dem Halbleitersubstrat und der Cu-Elektrode ausgebildet ist, – wobei die anorganische Schicht außerdem zwischen einer seitlichen Oberfläche der Barrierenschicht aus einem Metall und der organischen Harzschicht ausgebildet ist, wobei sie sich mit diesen in Kontakt befindet.
  4. Halbleitereinheit nach Anspruch 3, wobei die Cu-Elektrode auf einer oberen Oberfläche der Barrierenschicht aus einem Metall mit Ausnahme eines Endbereichs derselben ausgebildet ist und wobei die anorganische Schicht zwischen der organischen Harzschicht und der seitlichen Oberfläche und dem Endbereich der oberen Oberfläche der Barrierenschicht aus einem Metall ausgebildet ist, wobei sie sich mit diesen in Kontakt befindet.
  5. Halbleitereinheit nach Anspruch 1, wobei die Antioxidationsmittel-Schicht aus Ni, Ag, Sn, Al, Au oder einer Legierung gebildet ist, die diese Metalle enthält, wobei sie eine Dicke aufweist, die nicht geringer als 10 nm ist und die geringer als 100 µm ist.
  6. Halbleitereinheit nach Anspruch 2, wobei die erste Antioxidationsmittel-Schicht aus Ni, Ag, Sn, Al, Au oder einer Legierung gebildet ist, die diese Metalle enthält, wobei sie eine Dicke aufweist, die nicht geringer als 10 nm ist und die geringer als 10 µm ist.
  7. Halbleitereinheit nach Anspruch 2, wobei die zweite Antioxidationsmittel-Schicht aus Ni, Ag, Sn, Al, Au oder einer Legierung gebildet ist, die diese Metalle enthält, wobei sie eine Dicke aufweist, die nicht geringer als 10 nm ist und die geringer als 100 µm ist.
  8. Halbleitereinheit nach einem der Ansprüche 1 bis 7, wobei die anorganische Schicht aus SiON mit einer Dicke ausgebildet ist, die nicht geringer als 30 nm ist und die geringer als 10 µm ist.
  9. Halbleitereinheit nach einem der Ansprüche 1 bis 7, wobei die anorganische Schicht aus SiN mit einer Dicke ausgebildet ist, die nicht geringer als 30 nm ist und die geringer als 10 µm ist.
  10. Halbleitereinheit nach einem der Ansprüche 1 bis 7, wobei die anorganische Schicht aus semi-isolierendem SiN mit einem Brechungsindex ausgebildet ist, der nicht niedriger als 2,4 ist und der niedriger als 2,7 ist.
  11. Halbleitereinheit nach einem der Ansprüche 1 bis 9, wobei die Dicke der organischen Harzschicht nicht geringer als 3 µm ist und geringer als 100 µm ist.
  12. Halbleitereinheit nach einem der Ansprüche 1 bis 11, wobei die Dicke der Cu-Elektrode nicht geringer als 7 µm ist und geringer als 100 µm ist.
  13. Halbleitereinheit nach einem der Ansprüche 1 bis 12, wobei das Halbleitersubstrat ein Siliciumcarbid-Substrat ist.
DE112015001850.6T 2014-04-16 2015-02-16 Halbleitereinheit Pending DE112015001850T5 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014-084736 2014-04-16
JP2014084736 2014-04-16
PCT/JP2015/054123 WO2015159579A1 (ja) 2014-04-16 2015-02-16 半導体装置

Publications (1)

Publication Number Publication Date
DE112015001850T5 true DE112015001850T5 (de) 2016-12-29

Family

ID=54323797

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112015001850.6T Pending DE112015001850T5 (de) 2014-04-16 2015-02-16 Halbleitereinheit

Country Status (5)

Country Link
US (1) US9721915B2 (de)
JP (1) JP5847363B1 (de)
CN (1) CN105934813B (de)
DE (1) DE112015001850T5 (de)
WO (1) WO2015159579A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7472435B2 (ja) * 2019-05-13 2024-04-23 富士電機株式会社 半導体モジュールの製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3379575B2 (ja) 1998-11-19 2003-02-24 日本電気株式会社 Cu配線形成方法
JP3515449B2 (ja) 1999-10-13 2004-04-05 三洋電機株式会社 半導体装置の製造方法
JP2001196413A (ja) * 2000-01-12 2001-07-19 Mitsubishi Electric Corp 半導体装置、該半導体装置の製造方法、cmp装置、及びcmp方法
JP2005079116A (ja) 2003-08-29 2005-03-24 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
JP2005243845A (ja) 2004-02-25 2005-09-08 Ebara Corp 基板処理方法及び基板処理装置
JP4293103B2 (ja) 2004-10-01 2009-07-08 株式会社デンソー 半導体装置の製造方法
JP4995187B2 (ja) 2006-03-22 2012-08-08 三菱電機株式会社 電力用半導体装置
JP5273920B2 (ja) 2006-12-22 2013-08-28 ローム株式会社 半導体装置
US8749021B2 (en) * 2006-12-26 2014-06-10 Megit Acquisition Corp. Voltage regulator integrated with semiconductor chip
JP2008258499A (ja) 2007-04-06 2008-10-23 Sanyo Electric Co Ltd 電極構造及び半導体装置
JP2010092895A (ja) 2008-10-03 2010-04-22 Sanyo Electric Co Ltd 半導体装置及びその製造方法
KR101506304B1 (ko) * 2009-11-27 2015-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
JP6040456B2 (ja) * 2010-01-15 2016-12-07 ローム株式会社 半導体装置およびその製造方法
JP2012186366A (ja) * 2011-03-07 2012-09-27 Panasonic Corp 半導体装置及びその製造方法
WO2013129253A1 (ja) * 2012-02-27 2013-09-06 日鉄住金マイクロメタル株式会社 パワー半導体装置及びその製造方法並びにボンディングワイヤ

Also Published As

Publication number Publication date
CN105934813B (zh) 2019-03-22
CN105934813A (zh) 2016-09-07
JPWO2015159579A1 (ja) 2017-04-13
WO2015159579A1 (ja) 2015-10-22
JP5847363B1 (ja) 2016-01-20
US9721915B2 (en) 2017-08-01
US20160358874A1 (en) 2016-12-08

Similar Documents

Publication Publication Date Title
DE112015004093B4 (de) Siliciumcarbid-halbleitervorrichtung und verfahren zum herstellen einer siliciumcarbid-halbleitervorrichtung
DE102012207311B4 (de) Siliziumcarbid-halbleitervorrichtung und herstellungsverfahren einer siliziumcarbid-halbleitervorrichtung
DE112009004744B4 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102010038641B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE112012002603B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE1764951B1 (de) Mehrschichtige metallisierung fuer halbleiteranschluesse
DE112009005320T5 (de) Leistungshalbleiterbauteil
DE112018000599T5 (de) Kondensator und Verfahren zur Herstellung eines Kondensators
DE102014115174B4 (de) Halbleitervorrichtung mit einer korrosionsbeständigen metallisierung und verfahren zu ihrer herstellung
DE112017002530T5 (de) Halbleitereinheit und verfahren zur herstellung derselben
DE112016007257B4 (de) Siliziumcarbid-Halbleitervorrichtung
DE102019100130B4 (de) Ein halbleiterbauelement und ein verfahren zum bilden eines halbleiterbauelements
DE102013225320A1 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE102021117405A1 (de) Halbleitervorrichtung
DE112017007238T5 (de) Halbleiteranordnung
DE112015005901B4 (de) Siliciumcarbid-Halbleiteranordnung und Verfahren zur Herstellung derselben
DE112015006381T5 (de) Halbleitereinheit und verfahren zur herstellung derselben
DE112017008299T5 (de) Halbleitereinheit
DE102015110437A1 (de) Halbleitervorrichtung mit einer Metallstruktur, die mit einer leitfähigen Struktur elektrisch verbunden ist
DE19900610A1 (de) Leistungshalbleiterbauelement mit halbisolierendem polykristallinem Silicium und Herstellungsverfahren hierfür
DE112013003623T5 (de) Halbleiterbauelement und Verfahren zum Herstellen von diesem
DE102015103709A1 (de) Leistungshalbleitervorrichtung, elektronisches Leistungsmodul und Verfahren zum Bearbeiten einer Leistungshalbleitervorrichtung
DE102010024257B4 (de) Leistungshalbleiterbauelement mit zweistufigem Dotierungsprofil
DE112015001850T5 (de) Halbleitereinheit
DE102009058428B4 (de) Halbleitervorrichtung mit anorganischer Überzugsschicht, integrierter Schaltungschip mit dieser Halbleitervorrichtung und Verfahren zur Herstellung dieser Halbleitervorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R084 Declaration of willingness to licence
R016 Response to examination communication
R085 Willingness to licence withdrawn