DE112005002416B4 - Prozessor und System mit einer sowie Verfahren für eine Frequenz- und Spannungsskalierungsarchitektur - Google Patents

Prozessor und System mit einer sowie Verfahren für eine Frequenz- und Spannungsskalierungsarchitektur Download PDF

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Abstract

Prozessor, umfassend:
eine erste Taktdomäne mit einer ersten Taktsignalfrequenz und einer ersten Betriebsspannung;
eine zweite Taktdomäne mit einer zweiten Taktsignalfrequenz und einer zweiten Betriebsspannung; und
eine dritte Taktdomäne mit einer dritten Taktsignalfrequenz und einer dritten Betriebsspannung,
wobei mindestens die erste Taktdomäne die erste Betriebsspannung und die erste Taktsignalfrequenz eingestellt, um ein Verhältnis eines Produkts einer Energie und Verzögerung für ein zweites Zeitintervall und eines Produkts einer Energie und Verzögerung für ein erstes Zeitintervall zu minimieren, wobei das zweite Zeitintervall später als das erste Zeitintervall liegt.

Description

  • GEBIET
  • Ausführungsformen der Erfindung betreffen das Gebiet der Mikroprozessorarchitektur. Genauer betreffen Ausführungsformen der Erfindung eine Technik zum Skalieren der Frequenz und Betriebsspannung verschiedener funktioneller Einheiten innerhalb eines Mikroprozessors, bzw. eines Systems mit einem solchen Prozessor sowie ein entsprechendes Verfahren.
  • ALLGEMEINER STAND DER TECHNIK
  • Um die Reduzierung von Energie in Mikroprozessoren zu unterstützen und gleichzeitig die Auswirkung auf die Leistungsfähigkeit zu minimieren, sind im Stand der Technik Techniken zum Reduzieren der Prozessortraktfrequenz entwickelt worden. Unter diesen Techniken des Standes der Technik gibt es Architekturen, welche den Prozessor in verschiedene Taktdomänen aufteilen, wie im folgenden Artikel von Semeraro et al. beschrieben ist: „Energy-efficient processor design using multiple clock domains with dynamic voltage and frequency scaling", veröffentlicht in „Proceedings Eighth International Symposium an High Performance Computer Architecture IEEE Computer", Soc Los Alamitos, CA, USA, 2002. Zum Beispiel weist eine Technik des Standes der Technik eine separate Taktdomäne für die gesamte Pipeline, eine separate Taktdomäne für die Gleitpunktpipeline und eine separate Taktdomäne für die Speicherzugriffslogik auf.
  • Die Verwendung separater Taktdomänen für jede Pipeline und/oder Speicherzugriffsanordnung kann Herausforderungen darstellen, um die Leistungsfähigkeit des Prozessors auf Grund der Menge der Overhead-Schaltung, die zur Steuerung jeder Taktdomäne benötigt wird, zu bewahren.
  • KURZBESCHREIBUNG DER ERFINDUNG
  • Es ist daher Aufgabe der Erfindung, die Frequenz und Betriebsspannung verschiedener Taktdomänen innerhalb eines Mikroprozessors in einer effizienten Weise unabhängig zu steuern.
  • Die Aufgabe wird durch einen Prozessor nach Anspruch 1, ein Verfahren nach Anspruch 9, ein System nach Anspruch 18 und ein maschinenlesbares Medium nach Anspruch 26 gelöst. Weiterbildungen sind in den abhängigen Patentansprüchen angegeben.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Ausführungsformen der Erfindung sind in den Figuren der beiliegenden Zeichnungen, in denen ähnliche Bezugszeichen ähnliche Elemente bezeichnen, beispielhaft und nicht einschränkend dargestellt. Es zeigen:
  • 1 eine Takt- und Spannungsskalierungsarchitektur für einen Prozessor gemäß einer Ausführungsform der Erfindung.
  • 2 ein Vorderseitenbus-Computersystem, in dem eine Ausführungsform der Erfindung benutzt werden kann.
  • 3 ein Punkt-zu-Punkt-Computersystem, in dem mindestens eine Ausführungsform der Erfindung benutzt werden kann.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Ausführungsformen der Erfindung betreffen eine Frequenz- und Spannungssteuerungsarchitektur für einen Mikroprozessor. Genauer betreffen Ausführungsformen der Erfindung Techniken zum Verteilen und Steuern eines Taktes und einer Betriebsspannung unter einer Anzahl von Taktdomänen innerhalb des Mikroprozessors, so daß die Frequenz und Betriebsspannung jeder Domäne unabhängig gesteuert werden können.
  • 1 zeigt eine Takt- und Spannungsskalierungsarchitektur gemäß einer Ausführungsform der Erfindung. Genauer zeigt 1 eine Prozessorarchitektur 100, die in drei grundlegende Taktdomänen aufgeteilt worden ist: Eine Front-End-Domäne 101 mit einem Ablaufverfolgungscache 102, Zweigvorhersage 103, Neubenennungseinheit 101, Decodiereinheit 105, Sequenzer 106, freien Liste 107, Neubenennungstabelle 108 und Neuordnungspuffer (ROB) 109; mehrere Back-End-Domänen 110 mit einem Speicherordnungspuffer (MOB) 111, einem Cache 112 der ersten Ebene, physikalischen Registerdateien 113, Ausgabewarteschlangen 114, Busschnittstelle 116 und Ausführungseinheiten 115; und eine Speicherdomäne mit einem Cachespeicher 119 der zweiten Ebene. In einer Ausführungsform ist die Busschnittstelle eine Vorderseitenbusschnittstelle, während sie in anderen Ausführungsformen eine Punkt-zu-Punkt-Busschnittstelle ist.
  • Die Front-End-Domäne, Back-End-Domänen und die Speicherdomäne weisen jeweils mindestens eine First-In-First-Out-(FIFO)Warteschlange 117 auf, die benutzt wird, um die Synchronisierung des Austauschs von Information zwischen den verschiedenen Taktdomänen zu unterstützen. In einer Ausführungsform der Erfindung sind mindestens einige der Synchronisationswarteschlangen Warteschlangen, die innerhalb des Prozessors eine andere Funktionalität bereitstellen, wohingegen die Synchronisationswarteschlangen in anderen Ausführungsformen für die Taktdomänen-Steuerungsarchitektur bestimmt sind. Neben den Taktdomänen teilt eine Ausführungsform der Erfindung den Prozessor in Spannungsdomänen auf, die unabhängig voneinander reguliert werden können. In mindestens einer Ausführungsform sind die Taktdomänen und die Spannungsdomänen die gleichen und weisen die gleichen funktionellen Einheiten auf, jedoch sind die Taktdomänen und Spannungsdomänen in anderen Ausführungsformen nicht die gleichen und können unterschiedliche funktionelle Einheiten aufweisen.
  • In einer Ausführungsform der Erfindung kann jeder Takt innerhalb der verschiedenen Taktdomänen auf einen Referenztakt synchronisiert werden. Jedoch kann jeder Domänentakt in anderen Ausführungsformen hinsichtlich anderer Domänentakte nicht synchron sein. Darüber hinaus können die Back-End-Domänen in mindestens einer Ausführungsform miteinander über Signale kommunizieren, die als „Kreuzschienen" („crossbars") bekannt sind.
  • Um jede der Takt- und Spannungsdomänen zu steuern, versucht eine Ausführungsform der Erfindung, ein Produkt der Energie und des Quadrats der („Verzögerung2") jeder Domäne durch Bestimmen der Energie und Leistungsfähigkeit jeder Domäne bei bestimmten Zeitintervallen zu minimieren. Die Energie und Leistungsfähigkeit können in mindestens einer Ausführungsform bei zwei Zeitintervallen bestimmt werden, indem die Energie und Verzögerung einer Domäne während eines ersten Zeitintervalls berechnet und die Energie und Verzögerung der Domäne in einem nachfolgenden Zeitintervall geschätzt werden. Ein Frequenz- und Spannungspaar für das nachfolgende Zeitintervall kann dann ausgewählt werden, indem das Verhältnis zwischen dem Energie-Verzögerungs2-Produkt des ersten Zeitintervalls und demjenigen des nachfolgenden Zeitintervalls minimiert wird.
  • Zum Beispiel wird in einer Ausführungsform der Erfindung die Prozessorenergie „E" für das Intervall n + 1 gemäß der folgenden Gleichung berechnet:
    Figure 00040001
  • In der obigen Gleichung ist „EFE,n" die Energie der Front-End-Domäne bei Zeitintervall „n", worin „En+1" die Energie des Front-End bei Zeitintervall n + 1 und „Vn+1" die Betriebs spannung der Front-End-Domäne bei Zeitintervall n + 1 ist und „Vn" die Betriebsspannung der Front-End-Domäne bei Zeitintervall n ist.
  • Die Leistungsfähigkeit des Prozessors als eine Funktion der Frequenz der Front-End-Domäne kann geschätzt werden, indem die Taktfrequenz der Front-End-Domäne für ein gegebenes Zeitintervall, die Geschwindigkeit, bei der Befehle von dem Front-Ende abgerufen werden, und die Geschwindigkeit, bei der Mikrooperationen (decodierte Befehle) zu den nachfolgenden Pipelinestufen geliefert werden, benutzt werden. In einer Ausführungsform wird die Leistungsfähigkeitsschätzung „Tn+1" eines Intervalls n + 1 gemäß der folgenden Gleichung geschätzt:
    Figure 00050001
  • In der obigen Gleichung ist „pn" die durchschnittliche Anzahl von Einträgen in der Front-End-Warteschlange für das n-te Intervall und „b" die Zweigfehlvorhersagerate. Der Wert "1 + b" ist ein Indikator der Rate, bei welcher die Abrufwarteschlange geladen werden kann, und "1 – pn" ist ein Indikator der durchschnittlichen Anzahl von Einträgen in der Warteschlange. „Tn" ist die Leistungsfähigkeit des Front-End-Intervalls „n", „fn" ist die Frequenz der Front-End-Domäne bei Intervall n und „fn+1" ist die Frequenz der Front-End-Domäne bei dem folgenden Zeitintervall.
  • Sobald die Energie und Leistungsfähigkeit des Prozessors gemäß den obigen Gleichungen berechnet worden ist, können die Front-End-Domänenfrequenz und -spannung in einer Ausführungsform für das nächste Zeitintervall n + 1 am Ende jedes Zeitintervalls n eingestellt werden. In einer Ausführungsform kann die Auswahl von Frequenz und Spannung gemäß dem folgenden Verhältnis getroffen werden:
    Figure 00050002
  • Die für das Intervall n + 1 ausgewählte Frequenz und Spannung sind diejenigen, welche das obige Verhältnis minimieren. Wenn zwei oder mehr Paare gefunden werden, die zu dem gleichen Wert R führen, dann wird in einer Ausführungsform das Paar mit der minimalen Frequenz ausgewählt. Die Frequenz und Betriebsspannung der Front-End-Domäne können dann auf die angemessenen Werte für das Intervall n + 1 eingestellt und der Prozeß kann für das nächste Intervall wiederholt werden.
  • Jede Back-End-Frequenz und -Betriebsspannung kann in einer ähnlichen Weise wie für das Front-End geschätzt werden, indem die Energie und Leistung des Prozessors als eine Funktion der Betriebsspannung und Frequenz jeder Back-End-Domäne geschätzt und eine Frequenz und Betriebsspannung gewählt werden, welche das Verhältnis zwischen dem Energie-Leistungs-Produkt zwischen Intervall n + 1 und Intervall n minimieren. In einer Ausführungsform wird die Prozessorenergie „En" als eine Funktion der Back-End-Domänenenergie „EBE,n" gemäß der folgenden Gleichung geschätzt:
    Figure 00060001
  • Die Leistung des Prozessors als eine Funktion der Frequenz jeder Back-End-Domäne kann bei jedem Intervall n + 1 gemäß der folgenden Gleichung berechnet werden:
    Figure 00060002
  • In der obigen Gleichung ist mn die Anzahl von Cachefehltreffern der zweiten Ebene dividiert durch die Anzahl ausgeführter Mikrooperationen für das Intervall n und Lq,n ist die durchschnittliche Benutzung aller Mikrooperations-Ausgabewarteschlangen für alle Back-End-Domänen, die Ausführungseinheiten enthalten. Sobald die Energie und Leistungsfähigkeit des Prozessors gemäß den obigen Gleichungen berechnet worden ist, können die Back-End-Domänenfrequenz und -spannung in einer Ausführungsform für das nächste Zeitintervall n + 1 am Ende jedes Zeitintervalls n eingestellt werden. In einer Ausführungsform kann die Auswahl von Frequenz und Spannung gemäß dem folgenden Verhältnis getroffen werden:
    Figure 00070001
  • Die für das Intervall n + 1 ausgewählte Frequenz und Spannung sind diejenigen, welche das obige Verhältnis minimieren. Wenn zwei oder mehr Paare gefunden werden, die zu dem gleichen Wert R führen, dann wird in einer Ausführungsform das Paar mit der minimalen Frequenz ausgewählt. Die Frequenz und Betriebsspannung der Back-End-Domäne können dann auf die angemessenen Werte für das Intervall n + 1 eingestellt und der Prozeß kann für das nächste Intervall wiederholt werden.
  • 2 stellt ein Vorderseitenbus-Computersystem dar, in dem eine Ausführungsform der Erfindung benutzt werden kann. Ein Prozessor 205 greift von einem Cachespeicher der Ebene eins (L1) 210 und einem Hauptspeicher 215 auf Daten zu. In anderen Ausführungsformen der Erfindung kann der Cachespeicher ein Cache der Ebene zwei (L2) oder ein anderer Speicher innerhalb einer Computersystem-Speicherhierarchie sein. Darüber hinaus kann das Computersystem von 2 in einigen Ausführungsformen sowohl einen L1-Cache als auch einen L2-Cache enthalten, die eine inklusive Cachehierarchie umfassen, in der Kohärenzdaten zwischen dem L1- und L2-Cache gemeinsam benutzt werden.
  • Innerhalb des Prozessors von 2 ist eine Ausführungsform der Erfindung 206 dargestellt. Andere Ausführungsformen der Erfindung können jedoch innerhalb anderer Vorrichtungen innerhalb des Systems umgesetzt werden, wie eines separaten Busagenten, oder irgendwo in dem System in Hardware, Software oder einer Kombination davon verteilt sein.
  • Der Hauptspeicher kann in verschiedenen Speicherquellen wie einem dynamischen wahlfreien Zugriffspeicher (DRAM), einem Festplattenlaufwerk (HDD) 220 oder einer Speicherquelle umgesetzt sein, die von dem Computersystem über eine Netzwerkschnittstelle 230, die verschiedene Speichervorrichtungen und -technologien enthält, entfernt angeordnet ist. Der Cachespeicher kann entweder innerhalb des Prozessors oder sehr nahe bei dem Prozessor wie auf dem lokalen Bus 207 des Prozessors angeordnet sein. Darüber hinaus kann der Cachespeicher relativ schnelle Speicherzellen wie eine Sechs-Transistor-(6T)Zelle oder eine andere Speicherzelle von ungefähr gleicher oder schnellerer Zugriffsgeschwindigkeit enthalten.
  • Das Computersystem aus 2 kann ein Punkt-zu-Punkt-(PtP)-Netzwerk von Busagenten wie Mikroprozessoren sein, die über Bussignale, die für jeden Agenten auf dem PtP-Netzwerk spezifisch gestaltet sind, kommunizieren. Innerhalb jedes Busagenten oder zumindest damit verbunden ist mindestens eine Ausführungsform der Erfindung 206, so daß Speichervorgänge zwischen den Busagenten schnell ausgeführt werden können.
  • 3 stellt ein Computersystem dar, das in einer Punkt-zu-Punkt-(PtP)Konfiguration angeordnet ist. Insbesondere zeigt 3 ein System, in dem Prozessoren, Speicher und Eingabe/Ausgabe-Vorrichtungen durch eine Reihe von Punkt-zu-Punkt-Schnittstellen miteinander verbunden sind.
  • Das System aus 3 kann auch mehrere Prozessoren aufweisen, von denen aus Klarheitsgründen nur zwei, nämlich die Prozessoren 370, 380 dargestellt sind. Die Prozessoren 370, 380 können jeweils einen lokalen Speichersteuerungs-Knotenpunkt (MCH) 372, 382 aufweisen, um sich mit dem Speicher 22, 24 zu verbinden. Die Prozessoren 370, 380, können Daten über eine Punkt-zu-Punkt-Schnittstelle 350 mittels der Punkt-zu-Punkt-Schnittstellenschaltungen 378, 388 austauschen. Die Prozessoren 370, 380 können jeweils Daten mit einem Chipsatz 390 über einzelne Punkt-zu-Punkt-Schnittstellen 352, 354, mittels der Punkt-zu-Punkt-Schnittstellenschaltungen 376, 394, 386, 398 austauschen. Der Chipsatz 390 kann auch Daten über eine Hochleistungs-Grafikschnittstelle 339 mit einer Hochleistungs-Grafikschaltung 338 austauschen.
  • Mindestens eine Ausführungsform der Erfindung kann sich innerhalb der PtP-Schnittstellenschaltungen innerhalb jedes der PtP-Busagenten von 3 befinden. Andere Ausführungsformen der Erfindung können jedoch in anderen Schaltungen, logischen Einheiten oder Vorrichtungen innerhalb des Systems von 3 existieren. Darüber hinaus können andere Ausführungsformen der Erfindung in mehreren Schaltungen, logischen Einheiten oder Vorrichtungen verteilt sein, die in 3 dargestellt sind.

Claims (26)

  1. Prozessor, umfassend: eine erste Taktdomäne mit einer ersten Taktsignalfrequenz und einer ersten Betriebsspannung; eine zweite Taktdomäne mit einer zweiten Taktsignalfrequenz und einer zweiten Betriebsspannung; und eine dritte Taktdomäne mit einer dritten Taktsignalfrequenz und einer dritten Betriebsspannung, wobei mindestens die erste Taktdomäne die erste Betriebsspannung und die erste Taktsignalfrequenz eingestellt, um ein Verhältnis eines Produkts einer Energie und Verzögerung für ein zweites Zeitintervall und eines Produkts einer Energie und Verzögerung für ein erstes Zeitintervall zu minimieren, wobei das zweite Zeitintervall später als das erste Zeitintervall liegt.
  2. Prozessor nach Anspruch 1, wobei die erste Taktdomäne einen Befehlsdecoder, eine Neubenennungseinheit, einen Sequenzer, einen Neuordnungspuffer und eine Zweigvorhersageeinheit umfaßt.
  3. Prozessor nach Anspruch 1, wobei die zweite Taktdomäne eine Ausführungseinheit, eine Registerdatei und eine Ausgabewarteschlange umfaßt.
  4. Prozessor nach Anspruch 1, wobei die dritte Taktdomäne einen Cachespeicher der zweiten Ebene umfaßt.
  5. Prozessor nach Anspruch 1, wobei jede Taktdomäne eine First-In-First-Out-Warteschlange umfaßt, um die Synchronisierung von Vorgängen unter den Taktdomänen zu unterstützen.
  6. Prozessor nach Anspruch 1, ferner umfassend eine vierte und fünfte Taktdomäne mit einer vierten und fünften Betriebsspannung, wobei die zweite, vierte und fünfte Taktdomäne dazu fähig sind, über ein Crossbar untereinander Information auszutauschen.
  7. Prozessor nach Anspruch 1, wobei die Taktsignalfrequenz und Betriebsspannung der ersten und der zweiten Domäne gemäß einem Verhältnis von Energie-Verzögerung2-Produkten gesteuert werden, wobei der Zähler des Verhältnisses das Energie-Verzögerung2-Produkt für ein erstes Zeitintervall und der Nenner des Verhältnisses das Energie-Verzögerung2-Produkt für ein zweites Zeitintervall ist.
  8. Prozessor nach Anspruch 6, wobei die vierte oder die fünfte Taktdomäne einen Cachespeicher der ersten Ebene und einen Speicherordnungspuffer umfaßt.
  9. Verfahren, umfassend: Bestimmen von Energie und Verzögerung einer Prozessortaktdomäne für ein erstes Zeitintervall; Bestimmen von Energie und Verzögerung der Prozessortaktdomäne für ein zweites Zeitintervall, wobei das zweite Zeitintervall später als das erste Zeitintervall liegt; Einstellen einer Betriebsspannung und einer Taktsignalfrequenz einer ersten Logikgruppe des Prozessors, so daß ein Verhältnis eines Produkts der Energie und Verzögerung für das zweite Zeitintervall und eines Produkts der Energie und Verzögerung für das erste Zeitintervall minimiert wird.
  10. Verfahren nach Anspruch 9, wobei die erste Logikgruppe des Prozessors eine von mehreren Taktdomänen innerhalb des Prozessors ist.
  11. Verfahren nach Anspruch 10, wobei das Bestimmen von Energie und Verzögerung für das erste und das zweite Zeitintervall und das Einstellen der Betriebsspannung und der Taktsignalfrequenz für jede der Taktdomänen unabhängig voneinander ausgeführt werden.
  12. Verfahren nach Anspruch 11, wobei die Taktdomänen von einem Referenztaktsignal abhängen.
  13. Verfahren nach Anspruch 12, wobei die Taktdomänen mindestens teilweise über mehrere First-In-First-Out-(FIFO)Warteschlangen, die den Taktdomänen entsprechen, synchronisiert werden.
  14. Verfahren nach Anspruch 13, wobei die Taktdomänen eine Front-End-Domäne, eine Back-End-Domäne und eine Cachespeicherdomäne der zweiten Ebene umfassen.
  15. Verfahren nach Anspruch 14, wobei die Front-End-Domäne einen Befehlsdecoder, eine Neubenennungseinheit, einen Sequenzer, einen Neuordnungspuffer und eine Zweigvorhersageeinheit umfaßt.
  16. Verfahren nach Anspruch 14, wobei die Back-End-Domäne eine Ausführungseinheit, eine Registerdatei und eine Ausgabewarteschlange umfaßt.
  17. Verfahren nach Anspruch 14, wobei die Back-End-Domäne einen Speicherordnungspuffer und einen Cachespeicher der ersten Ebene umfaßt.
  18. System, umfassend: einen Speicher, um mehrere Befehle zu speichern; und einen Prozessor, der mehrere Taktdomänen mit mehreren unabhängigen Taktfrequenzen und unabhängigen Betriebsspannungen aufweist, die von einer Anzahl der mehreren, von dem Prozessor auszuführenden Befehle abhängen, wobei die mehreren unabhängigen Taktfrequenzen und unabhängigen Betriebsspannungen derart einzustellen sind, daß ein Verhältnis eines Energie-Verzögerung2-Produkts, das einem ersten Zeitintervall entspricht, und eines Energie-Verzögerung2-Produkts, das einem zweiten Zeitintervall entspricht, für jede der Taktdomänen minimiert wird.
  19. System nach Anspruch 18, wobei die Taktdomänen mehrere funktionelle Einheiten umfassen, um mehrere Funktionen innerhalb mehrerer Prozessorpipelinestufen auszuführen.
  20. System nach Anspruch 19, wobei die Taktdomänen eine Front-End-Domäne umfassen, wobei die Front-End-Domäne einen Befehlsdecoder aufweist.
  21. System nach Anspruch 20, wobei die Taktdomänen eine Back-End-Domäne umfassen, wobei die Back-End-Domäne eine Ausführungseinheit zum Ausführen der Befehle umfaßt.
  22. System nach Anspruch 21, wobei die Taktdomänen eine Speicherdomäne umfassen, wobei die Speicherdomäne einen Cachespeicher der zweiten Ebene umfaßt.
  23. System nach Anspruch 20, wobei die Taktdomänen eine Back-End-Domäne umfassen, wobei die Back-End-Domäne einen Speicherordnungspuffer und einen Cachespeicher der ersten Ebene umfaßt.
  24. System nach Anspruch 23, wobei die Taktdomänen jeweils mindestens eine First-In-First-Out-Warteschlange umfassen, um Daten, die den mehreren Befehlen zugeordnet sind, zeitweise zu speichern, bis die entsprechende Domäne mit den Daten arbeiten kann.
  25. System nach Anspruch 24, wobei die Back-End-Domäne mehrere Ausführungseinheiten zum Ausführen mehrerer Befehle und mehrere Crossbars umfaßt, durch welche Information zwischen den Ausführungseinheiten ausgetauscht werden.
  26. Maschinenlesbares Medium, auf dem ein Satz von Befehlen gespeichert ist, die bei Ausführung von einer Maschine bewirken, daß die Maschine das Verfahren nach einem der Ansprüche 9 bis 17 ausführt.
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SEMERARO G ET AL: "Energy-efficient processor design using multiple clock domains with dynamic voltage and frequency scaling" PROCEEDINGS EIGHTH INTERNATIONAL SYMPOSIUM ON HIGH PERFORMANCE COMPUTER ARCHITECTURE IEEE COMPUTER. SOC LOS ALAMITOS CA, USA, 2002 *

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