DE112004001129T5

DE112004001129T5 - Gemeinsame Nutzungstechnik für Cross-Thread Register

Info

Publication number: DE112004001129T5
Application number: DE112004001129T
Authority: DE
Inventors: Nicholas Austin Samra; Andrew Austin Huang
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2003-06-26
Filing date: 2004-06-09
Publication date: 2006-05-11
Anticipated expiration: 2024-06-10
Also published as: US20040268093A1; WO2005006185A2; CN1577260A; JP2007520768A; DE112004001129B4; CN1577260B; WO2005006185A3

Abstract

Vorrichtung, die folgendes umfaßt:
eine physikalische Registerdatei, in der mit Befehlen eines Computerprogramms assoziierte Daten in einer Reihenfolge gespeichert sind, die davon unabhängig ist, ob ein Prozessor, der die Befehle ausführt, sich in einem Multi-Thread-Modus (MT-Modus) oder einem Single-Thread-Modus (ST-Modus) befindet.

Description

GEBIET DER ERFINDUNG
Die Ausführungsformen der Erfindung betreffen eine Mikroprozessorarchitektur. Ganz besonders betreffen die Ausführungsformen der Erfindung eine Technik zur gemeinsamen Nutzung von Registerressourcen in einem Mikroprozessor.
ALLGEMEINER STAND DER TECHNIK
In typischen superskalaren Hochleistungsmikroprozessoren besteht eine Technik zum Verbessern der Leistung in der Registerumbenennung, wobei logische Register, auf die von den Befehlen verwiesen wird, auf einen größeren Satz von physikalischen Registern abgebildet werden. Diese physikalische Registerabbildung hilft dabei, falsche Abhängigkeiten zu eliminieren, die in der lokalen Registerabbildung vorliegen würden. Herkömmlicherweise würden Strukturen wie eine Register-Alias-Tabelle (RAT) die Logisch-zu-physikalisch-Abbildungen speichern, wohingegen eine andere Struktur, wie eine Freelist-Tabelle (Freispeicherliste, „Freelist"), die die nicht genutzten oder „freien" physikalischen Register festhalten würde, bis sie von der Umbenennungseinheit zugeordnet und verwendet werden.
In Multithreaded-Prozessoren (mehrfädigen Prozessoren), die die Fähigkeit aufweisen, mehrere Threads (Fäden) gleichzeitig auszuführen, kann eine Technik zum Zuordnen von physikalischen Registern aus der Freelist entweder eine hart partitionierte Freelist oder eine gemeinsam genutzte einsetzen. Eine Technik mit gemeinsam genutzter Freelist erfordert für gewöhnlich eine größere Freelist-Tabelle und assoziierte Logik, hat jedoch dadurch einen Leistungsvorteil, daß sie alle Register in der Freelist aufweist, die einem aktiven Thread zur Verfügung stehen, wenn der Prozessor im Single-Thread-Modus (einfädigen Modus) läuft. Eine Technik mit hart partitionierter Freelist erfordert weniger Hardware, kann jedoch die Leistung einschränken, da die Anzahl von Registern pro Thread festgelegt ist.
Ein Beispiel einer Technik zur Zuordnung von gemeinsam genutzten Registern des Stands der Technik für einen zweifädigen Prozessor ist in 1 dargestellt. Wenn ein Register für einen oder beide Threads zugeordnet wird, wird es aus der Freelist 105 gelesen und als ein umbenanntes Register in die entsprechende RAT 110 geschrieben. Des weiteren überwacht eine separate Struktur, wie ein Rückordnungspuffer (Re-Order Buffer, ROB) 115, zugeordnete Register, so daß diese zur Freelist zurückgegeben werden können, wenn sie nicht mehr benötigt werden.
Es wäre für die gemeinsam genutzte Freelist selbst schwierig, die Registerfreigabe handzuhaben, da zwischen den zwei Threads keine garantierte Rückordnungsreihenfolge besteht. Die Anzahl von Einträgen in der Freelist ist mit der Anzahl von physikalischen Registern identisch und die Freelist wird beim Zurücksetzen mit jeder physikalischen Registernummer initialisiert. Diese initialisierten Register können dann in die RAT eines oder beider Threads zugeordnet werden.
Die Menge an Hardware, die für eine bestimmte Anzahl von physikalischen Registern notwendig ist, kann mit einer Technik zur Zuordnung von hart partitionierten Registern verringert werden. Ein Beispiel des Stands der Technik einer Technik zur Zuordnung von hart partitionierten Registern ist in 2 dargestellt. Die Technik zur Zuordnung von hart partitionierten Registern von 2 legt fest, welche Register für jeden Thread verwendet werden können. Des weiteren sind, wenn ein Thread inaktiv ist, die ihm zugewiesenen Register ungenutzt, was ebenso physikalischen Registerplatz verschwendet.
Im Beispiel des Stands der Technik von 2 können eine RAT 210 und eine Freelist 205 mit den physikalischen Registernummern initialisiert werden, was jeder Freelist gestattet, nur die derzeit nicht von der RAT verwendeten Register zu überwachen, wodurch die Größe der Freelist begrenzt wird. Angenommen, daß jeder Thread Befehle in der Programmreihenfolge rückordnet, kann jede Freelist die Registerfreigabe ohne einen ROB abwickeln, wodurch die Notwendigkeit einer separaten Struktur zum Durchführen der Neuzuordnung reduziert wird.
Das Beispiel des Stands der Technik von 1 maximiert die Größe der Freelist, die einem bestimmten Thread zur Verfügung steht, bedingt jedoch die Verwendung von zusätzlicher Hardware, nämlich des ROB, zum Neuzuordnen von Registern in der Freelist. Andererseits ermöglicht das Beispiel des Stands der Technik von 2, Register in die Freelist ohne Verwendung eines ROB neuzuzuordnen, verringert jedoch die Anzahl von Freelisteinträgen, die einem einzigen Thread zur Verfügung stehen.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Die Ausführungsformen der Erfindung sind beispielhaft und nicht einschränkend in den Figuren der begleitenden Zeichnungen dargestellt, in denen gleiche Bezugszahlen ähnliche Elemente bezeichnen.
1 stellt eine Technik zur gemeinsamen Nutzung von Registern des Stands der Technik für einen Multithreaded-Prozessor dar, der den einem einzigen Thread zur Verfügung stehenden Freelistplatz maximiert.
2 stellt eine Technik zur gemeinsamen Nutzung von Registern des Stands der Technik dar, der die Verwendung von zusätzlichen Hardwarestrukturen zum Neuzuordnen von rückgeordneten Befehlen in der Freelist reduziert.
3 stellt ein Computersystem dar, in dem mindestens eine Ausführungsform der Erfindung verwendet werden kann.
4 stellt eine Mikroprozessorarchitektur dar, in der mindestens eine Ausführungsform der Erfindung verwendet werden kann.
5 stellt eine Technik zur gemeinsamen Nutzung von Registern im Single-Thread-Modus (einfädigen Modus) gemäß einer Ausführungsform der Erfindung dar.
6 stellt eine Technik zur gemeinsamen Nutzung von Registern im Multi-Thread-Modus (mehrfädigen Modus) gemäß einer Ausführungsform der Erfindung dar.
7 ist ein Ablaufdiagramm, das verschiedene auszuführende Arbeitsschritte darstellt.
AUSFÜHRLICHE BESCHREIBUNG
Die Ausführungsformen der Erfindung betreffen eine Mikroprozessorarchitektur. Ganz besonders betreffen die Ausführungsformen der Erfindung eine Technik zur gemeinsamen Nutzung von Registerressourcen in einem Mikroprozessor für mehrere Threads von Befehlen, die es erleichtert, eine optimale Anzahl von physikalischen Registern auf eine gewünschte Anzahl von logischen Registern abzubilden, ohne einen beträchtlichen Hardware-Overhead mit sich zu bringen.
In mindestens einer Ausführungsform der Erfindung wird eine Technik verwendet, die mit einer Technik zur gemeinsamen Nutzung von hart partitionierten Registern assoziierte Hardwarekosten mit sich bringt, die jedoch einem Thread mehr Register zur Verfügung stellt, wenn ein anderer Thread inaktiv ist.
3 stellt ein Computersystem dar, in dem mindestens eine Ausführungsform der Erfindung verwendet werden kann. Ein Prozessor 305 greift auf Daten von einem Zwischenspeicher 310 und einem Hauptspeicher 315 zu. In dem Prozessor von 3 ist eine Ausführungsform 306 der Erfindung dargestellt. Es können jedoch andere Ausführungsformen der Erfindung in anderen Einrichtungen im System, wie einem separaten Busagenten, implementiert oder über das System als Hardware, Software oder eine beliebige Kombination davon verteilt sein.
Der Hauptspeicher kann in verschiedenen Speicherquellen implementiert sein, wie einem dynamischen Direktzugriffsspeicher (dynamic random access memory, DRAM), einem Festplattenlaufwerk (hard disk drive, HDD) 320 oder einer Speicherquelle, die sich über eine Netzschnittstelle 330 von dem Computersystem entfernt befindet, die verschiedene Speichereinrichtungen und -technologien umfaßt. Der Zwischenspeicher kann sich entweder im Prozessor oder in direkter Nähe des Prozessors befinden, wie auf dem lokalen Bus 307 des Prozessors. Des weiteren kann der Zwischenspeicher relativ schnelle Speicherzellen enthalten, wie eine Zelle mit sechs Transistoren (6T-Zelle) oder eine andere Speicherzelle mit ungefähr gleicher oder schnellerer Zugriffsgeschwindigkeit.
4 stellt einen Mikroprozessor dar, in dem mindestens eine Ausführungsform der Erfindung verwendet werden kann. Der Prozessor 400 weist eine Ausführungseinheit 420, eine Planungseinheit 415, eine Umbenennungseinheit 410, eine Rückordnungseinheit 425 und eine Dekodiereinheit 405 auf.
In einer Ausführungsform der Erfindung ist der Mikroprozessor ein superskalarer Pipeline-Prozessor, der mehrere Verarbeitungsfunktionalitätsstufen in einer Reihen- und/oder Parallelkonfiguration umfassen kann. Dementsprechend können mehrere Befehle gleichzeitig im Prozessor verarbeitet werden, jeder in einer anderen Pipelinestufe. Des weiteren kann die Ausführungseinheit Teil eines Ausführungsclusters sein, um Befehle eines ähnlichen Typs oder mit ähnlichen Attributen, wie Latenzzeittoleranz, zu verarbeiten. In anderen Ausführungsformen kann die Ausführungseinheit eine einzige Ausführungseinheit sein.
Die Planungseinheit kann verschiedene funktionelle Einheiten enthalten, einschließlich Ausführungsformen der Erfindung 413. Andere Ausführungsformen der Erfindung können sich an anderer Stelle in der Prozessorarchitektur von 4 befinden, einschließlich der Umbenennungseinheit 407.
5 stellt eine Architektur zur gemeinsamen Nutzung von Registern gemäß einer Ausführungsform der Erfindung dar, die eine Anhebung der Anzahl von Registern erleichtert, die im Single-Thread-Ausführungsmodus zur Verfügung stehen, ohne die Hardwarekosten einer Architektur mit völlig gemeinsam genutzten Freelists mit sich zu bringen. Diese Architektur initialisiert beide RATs 501, 502, die Thread 0 bzw. Thread 1 entsprechen, mit Registerumbenennungen, ungeachtet dessen, ob der Prozessor sich im Single-Thread-Modus (ST-Modus) oder Multi-Thread-Modus (MT-Modus) befindet. Die Freelist 505 wird mit den verbleibenden Umbenennungsregistern initialisiert und überprüft den Modus des Prozessors (ST oder MT). Wenn der Prozessor sich im MT-Modus befindet, partitioniert die Freelist sich selbst, so daß jede Hälfte der Freelist einem anderen Thread zur Verfügung steht. Im ST-Modus stehen alle Register in der Freelist dem aktiven Thread zur Verfügung.
In der Ausführungsform von 5, die zwei Threads, acht logische Register pro Thread und insgesamt achtundzwanzig physikalische Register 510 umfaßt, ist auch der Anfangszustand der Maschine, wenn sie sich im ST-Modus befindet, angezeigt. Insbesondere die letzten acht Einträge des physikalischen Registerplatzes werden für Thread 1 (derzeit inaktiv) verwendet, wohingegen die ersten zwanzig Einträge Thread 0 zur Verfügung stehen.
Wenn der Prozessor vom ST-Modus in den MT-Modus umschaltet, partitioniert sich die Freelist selbst in zwei Teile, wobei jede Hälfte für einen anderen Thread verwendet wird. Dies ist der Technik zur gemeinsamen Nutzung von hart partitionierten Registern des Stands der Technik ähnlich, wobei der Hauptunterschied darin besteht, daß der Satz von physikalischen Registern, die jedem Thread zugeteilt werden, vom Zustand der Freelist zum Zeitpunkt des Übergangs von ST zu MT anstatt von einem vorbestimmten Satz von physikalischen Registern pro Thread abhängt. Dies bedeutet, daß von jedem Thread verwendete Register in der physikalischen Registerdatei willkürlich über die physikalische Registerdatei verteilt werden.
6 stellt den Zustand der Architektur nach einem Übergang von MT zu ST gemäß einer Ausführungsform der Erfindung dar. Insbesondere departioniert die Freelist 601 sich bei einem Übergang von MT zu ST selbst und ermöglicht, Register, die zu diesem Zeitpunkt in der Freelist verbleiben, dem aktiven Thread zuzuordnen. Der inaktive Thread 605 wird nach wie vor acht Register aufweisen, die in der physikalischen Registerdatei in willkürlichen Positionen zugeordnet sind (und vom aktiven Thread nicht verwendbar sind). Der aktive Thread 610 wird wiederum zwanzig physikalische Register aufweisen, mit denen die acht lokalen Register abzubilden sind.
Verschiedene Gesichtspunkte von Ausführungsformen der Erfindung können unter Verwendung von CMOS-Schaltkreisen (complementary metal-oxide semiconductor, Komplementär-Metalloxid-Halbleiter) und logischen Einrichtungen (Hardware) implementiert werden, wohingegen andere Gesichtspunkte unter Verwendung von auf einem maschinenlesbaren Datenträger (Software) gespeicherten Befehlen implementiert werden können, die, wenn sie von einem Prozessor ausgeführt werden, bewirken würden, daß der Prozessor ein Verfahren zum Durchführen von Ausführungsformen der Erfindung ausführt. Des weiteren können manche Ausführungsformen der Erfindung ausschließlich in Hardware ausgeführt werden, wohingegen andere Ausführungsform ausschließlich in Software ausgeführt werden können.
7 ist ein Ablaufdiagramm, das verschiedene an mindestens einer Ausführungsform der Erfindung auszuführende Arbeitsschritte darstellt. Im Arbeitsschritt 701 befindet sich die Ausführungsform der Erfindung im ST-Modus und ist zum Zuordnen und Umbenennen von acht Registern in der physikalischen Registerdatei initialisiert. Des weiteren sind zwölf weitere ungenutzte Register in der physikalischen Registerdatei in der Freelist aufgeführt, die vom aktiven Thread zu verwenden sind. Wenn der Prozessor, in dem die Ausführungsform der Erfindung von 7 ausgeführt wird, im Arbeitsschritt 705 in den MT-Modus umschaltet, wird die Freelist im Arbeitsschritt 710 in zwei Teile unterteilt und der zweite Thread kann die Register verwenden, die in seiner Hälfte der Freelist angegeben sind. Wenn etwaige der Register rückgeordnet sind, gibt die Freelist diese Register im Arbeitsschritt 715 dementsprechend wider, ganz gleich, ob im MT- oder ST-Modus. Wenn die in 7 dargestellte Ausführungsform der Erfindung nicht zwischen dem MT- und dem ST-Modus umschaltet, werden die RAT und die Freelist im Arbeitsschritt 720 gemäß der Register aktualisiert, die von folgenden Befehlen verwendet werden.
Obwohl die Erfindung mit Bezugnahme auf veranschaulichende Ausführungsformen beschrieben worden ist, soll die Beschreibung nicht in einem einschränkenden Sinne ausgelegt werden. Verschiedene Modifikationen der veranschaulichenden Ausführungsformen sowie andere Ausführungsformen, die Fachmännern der Technik, welche die Erfindung betrifft, offensichtlich sein werden, sollen als im Sinn und Schutzumfang der Erfindung liegend angesehen werden.
Eine Technik zum gemeinsamen Nutzen von Ressourcen innerhalb eines Mikroprozessors. Ausführungen der Erfindung beziehen sich auf eine gemeinsame Nutzung eines Registers innerhalb eines Mikroprozessors für Mehrfach-Threads von Instruktionen, die eine optimale Anzahl von physikalischen Registern ermöglicht, die auf eine gewünschte Anzahl logischer Register abgebildet werden sollen, ohne signifikante Hardwareanforderungen zu erzeugen.

Claims

Vorrichtung, die folgendes umfaßt: eine physikalische Registerdatei, in der mit Befehlen eines Computerprogramms assoziierte Daten in einer Reihenfolge gespeichert sind, die davon unabhängig ist, ob ein Prozessor, der die Befehle ausführt, sich in einem Multi-Thread-Modus (MT-Modus) oder einem Single-Thread-Modus (ST-Modus) befindet.
Vorrichtung nach Anspruch 1, die weiterhin mindestens eine Registerzuordnungstabelle (register allocation table, RAT) umfaßt, um die Zuordnung der Daten von logischen Registern zu physikalischen Registern in der physikalischen Registerdatei anzuzeigen.
Vorrichtung nach Anspruch 1, die weiterhin eine Liste von physikalischen Registern in der physikalischen Registerdatei umfaßt, die nicht einem logischen Register zugeordnet sind, wobei Einträge in der Liste vollständig einem ersten Thread zugeordnet werden, während der Prozessor sich im ST-Modus befindet, und Einträge in der Liste partitioniert werden, so daß ein erster Teil der Einträge einem ersten Thread und ein zweiter Teil der Einträge einem zweiten Thread zugeordnet werden, während der Prozessor sich im MT-Modus befindet.
Vorrichtung nach Anspruch 3, wobei ein erster Teil aller physikalischen Register in der physikalischen Registerdatei dem ersten Thread und ein zweiter Teil aller physikalischen Register in der physikalischen Registerdatei dem zweiten Thread zugeordnet werden, wenn der Prozessor sich im ST-Modus befindet, wobei der erste Teil aller physikalischen Register größer als der zweite Teil aller physikalischen Register ist.
Vorrichtung nach Anspruch 4, wobei der zweite Thread inaktiv ist, wenn der Prozessor sich im ST-Modus befindet.
Vorrichtung nach Anspruch 4, wobei der erste Teil aller physikalischen Register in der physikalischen Registerdatei dem ersten Thread zugeordnet bleibt, nachdem der Prozessor in den MT-Modus übergegangen ist, bis Befehle, die mit Daten im ersten Teil aller physikalischen Register in der Registerdatei assoziiert sind, rückgeordnet werden.
Vorrichtung nach Anspruch 6, wobei die mit den rückgeordneten Befehlen assoziierten physikalischen Register in der Liste von physikalischen Registern angezeigt werden.
Vorrichtung, die folgendes umfaßt: ein erstes Mittel zum Anzeigen von Registern in einer physikalischen Registerdatei zur Verwendung von einem Mikroprozessor, die nicht logischen Registern zugeordnet sind, wobei das erste Mittel während eines zweiten Betriebsmodus des Mikroprozessors partitioniert und während eines ersten Betriebsmodus des Mikroprozessors nicht partitioniert wird; ein zweites Mittel zum Zuordnen der logischen Register zu den physikalischen Registern.
Vorrichtung nach Anspruch 8, wobei die logischen Register den physikalischen Registern unabhängig von der relativen Position der logischen Register zueinander zugeordnet werden.
Vorrichtung nach Anspruch 9, wobei das zweite Mittel eine Registerzuordnungstabelle umfaßt, um die Zuordnung der logischen Register zu den physikalischen Registern anzuzeigen.
Vorrichtung nach Anspruch 9, wobei das zweite Mittel mehrere Registerzuordnungstabellen umfaßt, um die Zuordnung der logischen Register zu den physikalischen Registern anzuzeigen, wobei jede der mehreren Registerzuordnungstabellen mit einem separaten Thread von Befehlen assoziiert ist.
Vorrichtung nach Anspruch 11, wobei es sich bei dem ersten Betriebsmodus um einen Single-Thread-Modus und bei dem zweiten Modus um einen Multiple-Thread-Modus handelt.
Vorrichtung nach Anspruch 12, wobei es sich bei dem ersten Mittel um eine Registerdatei handelt, die eine Liste der physikalischen Register umfaßt, die nicht den logischen Registern zugeordnet sind.
Vorrichtung nach Anspruch 13, wobei die Summe der Anzahl von physikalischen Registern in der Liste und der Anzahl von logischen Registern, die mit einem einzigen Thread assoziiert sind, der Anzahl von physikalischen Registern in der physikalischen Registerdatei entspricht.
Vorrichtung nach Anspruch 14, wobei das erste physikalische Register in der Liste angezeigt wird, nachdem ein Befehl, der mit in dem ersten physikalischen Register gespeicherten Daten assoziiert ist, rückgeordnet worden ist.
System, das folgendes umfaßt: eine Speichereinheit zum Speicher eines ersten und eines zweiten Thread von Befehlen; einen Prozessor zum Durchführen des ersten und des zweiten Thread von Befehlen, wobei der Prozessor eine physikalische Registerdatei umfaßt, wobei dem ersten und dem zweiten Thread von Befehlen entsprechende Daten in einer Reihenfolge gespeichert sind, die davon unabhängig ist, ob der Prozessor sich in einem Multi-Thread-Modus (MT-Modus) oder einem Single-Thread-Modus (ST-Modus) befindet.
System nach Anspruch 16, wobei der Prozessor weiterhin mindestens eine Registerzuordnungstabelle (register allocation table, RAT) umfaßt, um die Zuordnung der Daten von logischen Registern zu physikalischen Registern in der physikalischen Registerdatei anzuzeigen.
System nach Anspruch 16, das weiterhin eine Liste von physikalischen Registern umfaßt, die nicht einem logischen Register zugeordnet sind, wobei Einträge in der Liste vollständig dem ersten Thread zugeordnet werden, während der Prozessor sich im ST-Modus befindet, und Einträge in der Liste partitioniert werden, so daß ein erster Teil der Einträge dem ersten Thread und ein zweiter Teil der Einträge dem zweiten Thread zugeordnet werden, während der Prozessor sich im MT-Modus befindet.
System nach Anspruch 18, wobei ein erster Teil aller physikalischen Register in der physikalischen Registerdatei dem ersten Thread und ein zweiter Teil aller physikalischen Register in der physikalischen Registerdatei dem zweiten Thread zugeordnet werden, wenn der Prozessor sich im ST-Modus befindet, wobei der erste Teil aller physikalischen Register größer als der zweite Teil aller physikalischen Register ist.
System nach Anspruch 19, wobei der zweite Thread inaktiv ist, wenn der Prozessor sich im ST-Modus befindet.
System nach Anspruch 19, wobei der erste Teil aller physikalischen Register in der physikalischen Registerdatei dem ersten Thread zugeordnet bleibt, nachdem der Prozessor in den MT-Modus übergegangen ist, bis Befehle, die mit Daten im ersten Teil aller physikalischen Register in der Registerdatei assoziiert sind, rückgeordnet werden.
System nach Anspruch 21, wobei die mit den rückgeordneten Befehlen assoziierten physikalischen Register in der Liste von physikalischen Registern angezeigt werden.
Verfahren, das folgendes umfaßt: Initialisieren einer Registerzuordnungstabelle (register allocation table, RAT), um eine erste Gruppe von logischen Registern auf eine zweite Gruppe von physikalischen Registern abzubilden; Unterteilen einer Freelist von Registern in zwei Teile, wenn ein mit der Freelist assoziierter Prozessor sich im Multi-Thread-Modus (MT-Modus) befindet; Rückgängigmachen der Unterteilung der Freelist von Registern, wenn der Prozessor sich im Single-Thread-Modus (ST-Modus) befindet.
Verfahren nach Anspruch 23, das weiterhin ein Übergehen vom ST-Modus in den MT-Modus umfaßt, wobei die zweite Gruppe von physikalischen Registern über eine physikalische Registerdatei verteilt ist.
Verfahren nach Anspruch 24, wobei die zweite Gruppe von physikalischen Registern nach dem Übergang vom ST-Modus in den MT-Modus über die physikalische Registerdatei verteilt bleibt.
Verfahren nach Anspruch 23, das weiterhin ein Übergehen vom MT-Modus in den ST-Modus umfaßt, wobei die zweite Gruppe von physikalischen Registern über eine physikalische Registerdatei verteilt ist.
Verfahren nach Anspruch 26, wobei die zweite Gruppe von physikalischen Registern nach dem Übergang vom MT-Modus in den ST-Modus über die physikalische Registerdatei verteilt bleibt.
Verfahren nach Anspruch 23, wobei die logischen Register den physikalischen Registern unabhängig von der relativen Position der logischen Register zueinander zugeordnet werden.
Verfahren nach Anspruch 28, wobei die Summe der Einträge in der Freelist und der Anzahl von logischen Registern, die mit einem einzigen Thread assoziiert sind, der Anzahl von physikalischen Registern in der physikalischen Registerdatei entspricht.
Verfahren nach Anspruch 29, das weiterhin ein Anzeigen eines ersten physikalischen Registers in der Freelist umfaßt, nachdem ein Befehl, der mit in dem ersten physikalischen Register gespeicherten Daten assoziiert ist, rückgeordnet worden ist.