DE102007006190B4

DE102007006190B4 - Techniken zur Verwendung von Speicher-Attributen

Info

Publication number: DE102007006190B4
Application number: DE102007006190.2A
Authority: DE
Inventors: Quinn Jacobson; Anne Bracy; Hong Wang; John Shen; Per Hammarlund; Matthew Merten; Suresh Srinivas; Kshitij Doshi; Gautham Chinya; Bratin Saha; Ali-Reza Adl-Tabatabai; Gad Sheaffer
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2006-02-07
Filing date: 2007-02-07
Publication date: 2017-10-26
Anticipated expiration: 2027-02-08
Also published as: JP2007242003A; JP4764360B2; GB2451003A; CN101916231B; US7991965B2; TWI335512B; GB2434892A; CN101916231A; CN101059777B; KR20070080589A; GB2451003B; US8560781B2; KR100933820B1; US20140025901A1; US20070186055A1; US8812792B2; CN101059777A; US20110264866A1; TW200817896A; GB0813998D0

Abstract

Maschinenlesbares Medium, auf dem ein Satz Befehle gespeichert ist, die, wenn sie von einer Maschine ausgeführt werden, die Maschine dazu veranlassen, ein Verfahren auszuführen, das aufweist:
Lesen eines Attributbits (115), welches einer Cache-Speicherlinie (105) zugeordnet ist, wobei die Cache-Speicherlinie (105) nur einem Software-Thread in einem Multi-Thread-Programm zugeordnet ist, wobei das Attributbit (115) als ein Ergebnis des Ausführens eines Befehls geprüft wird, und wobei das Attributbit (115) durch Ausführen eines load_check Befehls gelesen wird und das Attributbit durch Ausführen eines load_set Befehls gesetzt wird;
Bestimmen des Werts des Attributbits (115), wobei das Bestimmen des Werts des Attributbits (115) das Ausführen eines Architekturszenarios in einem Prozessor der Maschine aufweist, wobei das Szenario bestimmt, ob die Cache-Speicherlinie (115) sich in einem unerwarteten Zustand befindet;
Ausführen eines leichtgewichtigen Yield-Ereignisses in Reaktion auf das Bestimmen des Werts des Attributbits (115).

Description

GEBIET
Ausführungsformen der Erfindung betreffen Mikroprozessoren und Mikroprozessorsysteme. Insbesondere betreffen Ausführungsformen der Erfindung eine Technik, um Speicherzustände oder andere Information, die in Verbindung mit einem oder mehreren Speicherorten stehen, die Attributbits verwenden, welche dem einen oder den mehreren Speicherorten entsprechen, zu verwenden, zu prüfen und einzustellen.
HINTERGRUND
In modernen Computersystemen können Mikroprozessoren oder Mikroprozessorkerne auf einen sehr großen Speicherraum zugreifen, welcher eine sehr große Anzahl an Speichertypen umfassen kann. Zum Beispiel kann ein Speicheradressbereich in einem Computersystem Information speichern, welche nur durch einen bestimmten Prozessor oder Prozessorkern angesprochen werden kann, wohingegen auf andere Adressbereiche durch Mehrfachprozessoren oder – Prozessorkerne zugegriffen werden kann. Die Ausschließlichkeit eines Speichers ist nur ein Attribut, welches einem Speicheradressbereich zugeordnet werden kann.
In einigen Systemen des Stands der Technik können Speicherberechtigungen oder Zugriffsregeln durch das Betriebssystem (OS) mittels eines virtuellen Speichermanagements in einer relativen groben Körnigkeit von virtuellen Speicherseiten gesteuert werden. Die Körnigkeit virtueller Speicherseiten ist in einigen Systemen gemäß dem Stand der Technik unterschiedlich, von ungefähr 4 Kilobyte (KB) bis viele Megabyte (MB) in Größe. Das Verändern der Speicherberechtigungen kann ein aufwendiger Vorgang in Bezug auf Systemwartezeit, Die – Platzverhältnisse oder Systemkosten sein.
Es kann Situationen geben, in welchen ein Programm eine Speicheradresse vor dem Zugreifen darauf prüfen will. Zum Beispiel kann ein Programm eine Adresse vor dem Zugreifen prüfen, wenn Programmfehler beseitigt werden, wobei Grenzen und Typensicherheit in verschiedenen Computerprogrammsprachen (z. B. ”Java”) geprüft werden, wenn Programmprofile zur Analyse ihrer Leistung erstellt werden oder wenn andere Gründe vorliegen.
Wenn ein Programm eine Adresse gemäß einem Satz Regeln prüft, kann es wenigstens zwei Lösungswege nach dem Stand der Technik einsetzen: Ein Lösungsweg besteht darin, das OS zu verwenden, um sicher zu stellen, daß Adressen, welche nicht den Regeln entsprechen, durch das Virtuelle-Speicher-Management erkannt werden. Bei diesem Lösungsweg kann die Körnigkeit auf das relativ grobe Korn des Adressierschemas des Virtuelle-Speicher-Managements begrenzt werden und das Verändern der Zugriffsregeln kann sehr kostspielig sein. Ein anderer Lösungsweg gemäß dem Stand der Technik besteht darin, einen Satz Prüfungen für eine Adresse im Programm selbst auszuführen, bevor die Adresse verwendet wird, um auf den Speicher zuzugreifen. Der Satz Prüfungen kann die Adresse gegen jeden Satz Regeln mit jeder beliebigen Körnigkeit vergleichen. Der Nachteil dieses Lösungswegs gemäß dem Stand der Technik besteht darin, dass ein wesentlicher Leistungsoverhead für jeden Speicherbezug gezahlt werden muss, um die richtigen Prüfungen durchzuführen.
In US 5,974,438 wird eine Cache-Speicherverwaltung für ein Ein- oder Mehrprozessorsystem beschrieben, die eine Rangfolge bei der Ausführung von mehreren Programm-Threads bestimmt. Dazu wird jeder Programm-Thread überwacht, indem in einem Register die Anzahl der entsprechenden Cache-Speicherlinien abgespeichert werden, so dass sich über die Anzahl eine Programm-Thread-Temperatur definieren lässt. Je höher die Temperatur des jeweiligen Programm-Threads ist, umso höher wird seine Priorität innerhalb des Computersystems eingestuft. US 5,428,761 beschreibt ein Computersystem mit einem gemeinsamen Speicher, auf den mehrere Prozessoren zugreifen können. Ein Statusbit wird genutzt, um die Konsistenz der Daten aufrechtzuerhalten, wenn gleichzeitig mehrere Prozessoren auf Daten in dem gemeinsamen Speicher zugreifen bzw. auf diese Bezug nehmen wollen. US 5,974,507 beschreibt ein Verfahren zur Verbesserung der Arbeitsweise eines Cache-Speichers, der von einem Prozessor eines Computersystems genutzt wird, indem eine Zufälligkeit für den Ersetzungsalgorithmus, der von dem Cache-Speicher genutzt wird, eingeführt wird, um sogenannte „strides” innerhalb des Speichers zu verringern. US 6,189,112 B1 beschreibt ein Computersystem mit mehreren Prozessoreinheiten, wobei zumindest einer der Prozessoren nicht für normale Systemoperationen verwendet wird, sondern dazu dient, um bei nichtlösbaren Hardwarefehlern das System ohne Interrupts neu zu starten.
US 6,748,496 B1 offenbart eine Vorrichtung zum Bereitstellen von sogenannten cachable Daten für ein peripheres Gerät wie beispielsweise einen Grafikkontroller, um eine hohe Transferrate bei Vermeidung unnötiger Belastung für den Prozessor zu erreichen. Dafür werden Attribute benutzt, die in einer Attributtabelle gespeichert sind, wobei jedes der Attribute eindeutig einer vorbestimmten Seite des Datenspeichers entspricht. Zusätzlich können weitere Attribute eingeschlossen sein, die anzeigen, ob die entsprechende Seite des Datenspeichers für einen Streaming-Memory bestimmt sind.
Das der vorliegenden Erfindung zugrundeliegende technische Problem besteht darin, ein maschinenlesbares Medium, ein System und ein Verfahren anzugeben, die dazu eingerichtet sind, es einem Programm-Thread zu ermöglichen, Adressen mit feineren Granularitäten als der virtuellen Speicherverwaltungsadressierung zu prüfen, um festzustellen, ob ein bestimmter Thread die Kontrolle über die Adresse, wie beispielsweise einen adressierten Speicherort, hat.
Die Aufgabe wird gelöst durch ein maschinenlesbares Medium mit dem Merkmalen gemäß Hauptanspruch, ein System mit dem Merkmalen gemäß Anspruch 3 sowie ein Verfahren mit dem Merkmalen gemäß Anspruch 4. Ausführungsformen der Erfindung sind in den Unteransprüchen angegeben.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Ausführungsformen der Erfindung werden in den Figuren der begleitenden Zeichnungen als bloße Beispiele dargestellt und nicht als Einschränkung dargestellt, wobei gleiche Bezugsziffern ähnliche Elemente bezeichnen und wobei:
1 einen Cache-Speicher darstellt, in welchem verschiedene Cache-Linien ein oder mehrere Attributbits zugeordnet aufweisen, gemäß einer Ausführungsform der Erfindung.
2 stellt eine Computersystemspeicherhierarchie dar, in welcher wenigstens eine Ausführungsform der Erfindung verwendet werden kann.
3 ist ein Flussdiagramm, welches Vorgänge darstellt, die mit dem Prüfen von Attributen in Verbindung stehen, die einer oder mehreren Cache-Linien zugeordnet sind, gemäß einer Ausführungsform.
4 stellt ein Computersystem mit Shared-Bus dar, in welchem wenigstens eine Ausführungsform der Erfindung verwendet werden kann.
5 stellt ein Computersystem mit Punkt-zu-Punkt-Bus dar, in welchem wenigstens eine Ausführungsform der Erfindung verwendet werden kann.
DETAILLIERTE BESCHREIBUNG
Ausführungsformen der Erfindung betreffen Mikroprozessoren und Mikroprozessorsysteme. Insbesondere betreffen Ausführungsformen der Erfindung den Einsatz von Speicherattributen, um verschiedene Speichereigenschaften auf wirksame Weise zu prüfen.
In einer Ausführungsform der Erfindung können Speicherattribute, welche einem bestimmten Speichersegment oder ”Speicherblock” zugeordnet sind, verwendet werden, um verschiedene Eigenschaften des Speicherblocks anzuzeigen. Zum Beispiel sind in einer Ausführungsform jedem Speicherblock Attributbits beigefügt, welche durch einen Benutzer definiert werden können, um jede beliebige Anzahl von Eigenschaften des Speicherblocks anzuzeigen, die diesem zugeordnet sind, wie z. B. Zugriffsrechte. In einer Ausführungsform kann jeder Speicherblock einer bestimmten Cache-Linie entsprechen, wie einer Cache-Linie innerhalb eines Level Eins (L1) oder Level Zwei (L2) Cache-Speichers, und die Attribute sind mit Bitspeicherorten dargestellt, welche mit oder auf andere Weise mit einer Linie von Cachespeicher angeordnet sind. In anderen Ausführungsformen kann ein Speicherblock, für den Attribute beigefügt sind, mehr als eine Cache-Speicherlinie umfassen oder kann mit einem anderen Speichertyp wie ein DRAM verknüpft sein.
1 stellt einen Abschnitt an Cache-Speicher dar, wobei jede Linie eine beigefügte Gruppe an Attributbitspeicherorten aufweist, gemäß einer Ausführungsform der Erfindung. Insbesondere stellt 1 einen Cache-Speicher 100 dar, welcher eine Cache-Linie 105 umfasst, die einem bestimmten Speicherblock (nicht gezeigt) entspricht. Die Cache-Linie 105 hat dazu eine Anzahl von Attributen beigefügt, welche in der Form von Bits innerhalb des Speicherorts 110 gespeichert werden. In einer Ausführungsform ist der Speicherort eine Registerdatei, wohingegen in anderen Ausführungsformen ein anderer Typ an Speicherbereich verwendet werden kann. Im Speicherort 110 gibt es eine Gruppe von Attributbits 115, welche der Cache-Linie 105 beigefügt sind, die durch ein Softwareprogramm verwendet werden können, das auf die Cache-Linie zugreift.
In der Ausführungsform, dargestellt in 1, umfasst die Gruppe der Attributbits vier Bits, welche eine oder mehrere Eigenschaften der Cache-Linie darstellen, abhängig davon, wie die Attributbits zugewiesen sind. Zum Beispiel bezeichnen in einer Ausführungsform die Attributbits, dass das Programm vor kurzem geprüft hat, dass der Speicherblock für den laufenden Abschnitt des Programms zum Zugriff geeignet ist. In anderen Ausführungsformen können die Attributbits anzeigen, dass das Programm eine kürzlich erfolgte Bezugnahme zu diesem Speicherblock für spätere Analyse durch ein Leistungsüberwachungswerkzeug, zum Beispiel, aufgezeichnet hat. In anderen Ausführungsformen können die Attributbits andere Berechtigungen, Eigenschaften usw. bezeichnen.
Zusätzlich zu den Attributbits kann jede Cache-Linie auch ebendort einen Zustandswert beigefügt aufweisen, welcher in einem Zustandsspeicherort 120 gespeichert ist. Zum Beispiel umfasst in einer Ausführungsform der Zustandsspeicherort 120 ein Zustandsbit 125, welches der Cache-Linie 105 beigefügt ist, das bezeichnet, ob die Cache-Linie sich in einem modified Zustand (M), exclusively owned Zustand (E), shared Zustand (S) oder invalid Zustand (I) befindet. Die MESI-Zustände können steuern, ob verschiedene Software-Threads, Kerne oder Prozessoren Information, die in der bestimmten Cache-Linie gespeichert ist, verwenden und/oder modifizieren können. In einigen Ausführungsformen ist das MESI-Zustandsattribut in den Attributbits 115 für die Cache-Linie 105 mit umfasst.
In einer Ausführungsform kann auf den Cache-Speicher, ähnlich jenem aus 1, welcher beigefügte Attributbits aufweist, durch eine Anzahl von Kernen in einem Mehrfachkernprozessor zugegriffen werden, wobei jeder in der Lage ist, eine Anzahl von Software-Threads auszuführen, die von einem Mikroprogrammsteuerwerk innerhalb eines Betriebssystems ausgegeben werden. Durch Zuweisen der richtigen Attributbits zu jeder Cache-Linie kann jeder Thread innerhalb jedes Kerns jedes Prozessors in einem Computersystem eine Linie oder mehrfache Linien Cache aufweisen, auf welche er zugreifen kann, welche er steuern kann und/oder modifizieren kann.
2 ist eine Konzeptdarstellung, wie Ausführungsformen der Erfindung die Organisation des Cache-Speichers aus der Perspektive eines Software-Threads vereinfachen können, welcher im Kern eines Prozessors in einem Computersystem ausgeführt wird. Zum Beispiel kann in 2 jeder Thread als ein einzelner Threadkern 201–20n vorgestellt werden, welcher einen beigefügten Cache-Speicher 205–20m aufweist, der aus Cache-Linien aufgebaut ist, welche so ausgelegt sind, um nur durch den bestimmten entsprechenden Thread gesteuert zu werden, der auf dem konzeptionellen Einzelthread-Kern läuft. Zum Beispiel können in einer Ausführungsform die konzeptionellen Cache-Speicher 205–20m nur ihre MESI-Zustände aufweisen, die durch Threads, die durch die Einzelthread-Kerne 201-20n dargestellt sind, modifiziert werden. Obwohl in Wirklichkeit jeder der Cache-Speicher 205–205m aus Cache-Linien zusammen gesetzt ist, welche über einen Cache-Speicher oder über Cache-Speicher verteilt sind, wobei die Vorstellung der Anordnung auf eine Weise, die in 2 dargestellt ist, nützlich für das Verstehen gewisser Ausführungsformen der Erfindung sein kann.
In einer Ausführungsform der Erfindung können Attribute, die einem Speicherblock beigefügt sind, durch bestimmte Operationen, wie ein Befehl oder eine Mikrooperation, die von einem Befehl dekodiert wird, zugegriffen, modifiziert und auf andere Weise gesteuert werden. Zum Beispiel kann in einer Ausführungsform ein Befehl verwendet werden, welcher sowohl Information aus einer Cache-Linie lädt und entsprechende Attributbits setzt (z. B. ”load_set” Befehl). In anderen Ausführungsformen kann ein Befehl, welcher Information von einer Cache-Linie lädt und die entsprechenden Attributbits prüft (z. B. ”load_check” Befehl) zusätzlich zum load_set Befehl verwendet werden.
In noch anderen Ausführungsformen können andere Befehle verwendet werden, sowohl um die Attributbits zu steuern als auch auf die entsprechenden Cache-Daten zuzugreifen. Zum Beispiel kann ein Befehl in einer Ausführungsform verwendet werden, welcher Information auf einer Cache-Linie speichert, während die entsprechenden Attributbits entweder geprüft oder gesetzt (oder beides) werden (z. B. ein ”store_set” und/oder ”store_check” Befehl). In einigen Ausführungsformen können Befehle verwendet werden, um die Attributbits zu steuern oder auf sie zuzugreifen, die keine beigefügte Cache-Speicher-Operation aufweisen wie load oder store.
Im Falle eines Befehls, welcher die Attribute prüft, die mit einer Cache-Linie in Verbindung stehen, können ein oder mehrere Architektur-Szenarien in einem oder mehreren Verarbeitungskernen definiert werden, um bestimmte Ereignisse auszuführen, welche auf den Attributen, die geprüft werden, basieren. Es kann andere Ereignistypen geben, welche als Antwort auf die Attributprüfung ausgeführt werden können. Zum Beispiel kann in einer Ausführungsform ein Architekturszenario definiert sein, um die Attributbits mit einem bestimmten Satz von Daten zu vergleichen und ein leichtgewichtiges Umschaltereignis aufzurufen, welches auf dem Resultat des Vergleichs basiert. Das leichtgewichtige Umschalten kann unter anderen Dingen eine Serviceroutine aufrufen, welche verschiedene Operationen als Antwort auf das Szenarioergebnis ausführt, bevor die Steuerung zu einem Thread oder anderen Prozess, welcher im System läuft, zurück kehrt. In einer anderen Ausführungsform kann ein Flag oder Register gesetzt werden, um das Ergebnis zu kennzeichnen. In noch einer anderen Ausführungsform kann ein Register mit einem bestimmten Wert beschrieben werden. Andere Ereignisse können als geeignete Antworten umfasst sein.
Zum Beispiel besteht ein Szenario, das definiert sein kann, darin, ein leichtgewichtiges Umschalten und ein entsprechendes Steuerungsprogramm beim Erfassen eines unerwarteten Speicherzustands aufzurufen. Dies kann nützlich sein, wenn ein Thread oder anderer Prozess versucht, auf eine Cache-Linie zuzugreifen unter der Erwartung, dass sie einen bestimmten MESI-Zustand aufweist und wo die Cache-Linie sich in einem anderen Speicherzustand befindet, welcher anzeigt, dass die Cache-Linie nicht mit jenem bestimmten Thread oder Prozess in Verbindung steht. Auf diese Weise kann nur auf jene Cache-Linien, über welche ein bestimmter Thread die Kontrolle besitzt, erfolgreich zugegriffen werden, und nur auf diese weise können sie erfolgreich modifiziert oder geprüft werden. In anderen Ausführungsformen können andere Szenarien basierend auf einer Prüfung der Cache-Linienspeicherattribute definiert werden. In anderen Ausführungsformen können auch Speicherattribute von Orten feinerer Körnigkeit als die Cache-Linie geprüft werden.
3 ist ein Flussdiagramm, welches die Operation von wenigstens einer Ausführungsform der Erfindung darstellt, in welcher ein load_set und ein load_check Befehl verwendet wird, um Attributbits, welche in Verbindung mit einer bestimmten Cache-Linie oder einem Adressbereich in einer Cache-Linie stehen, gesetzt oder geprüft werden. In anderen Ausführungsformen können Befehle oder Uops verwendet werden, um die Operationen, die in 3 dargestellt sind, auszuführen. In Operation 301 wird bestimmt, ob ein load_set oder load_check Befehl ausgeführt wird. Wenn ein load_set Befehl ausgeführt wird, werden die Attributbits, die mit der Cache-Linie in Verbindung stehen, die durch den load-Abschnitt des Befehls adressiert werden, in Operation 305 modifiziert. In einer Ausführungsform kann der load_set Befehl ein load Uop und ein set Uop umfassen, welche durch den load_set Befehl dekodiert werden. Andere Operationen können mit den load und set Operationen in anderen Ausführungsformen umfasst sein.
Wenn der Befehl, welcher ausgeführt wird, ein load_check Befehl ist, dann werden die Attributbits, welche mit der Adresse, die durch den load Abschnitt des load_check Befehls bestimmt ist, in Verbindung stehen, in der Operation 310 gelesen. In einer Ausführungsform kann der load_check Befehl ein load Uop und ein check Uop umfassen, welche aus dem load_check Befehl dekodiert werden. Andere Operationen können mit den load und check Operationen in anderen Ausführungsformen mit umfasst sein. In der Operation 315 wird ein Szenario, basierend auf dem Zustand der Attributbits, ausgeführt. In einer Ausführungsform prüft das Szenario, um zu sehen, ob die Attributbits, die in der Operation 310 eingelesen wurden, einen unbekannten Zustand der Cache-Linie anzeigen. Wenn das so ist, dann tritt in Operation 320 ein geeignetes Ereignis auf. In einer Ausführungsform tritt ein leichtgewichtiges Umschalten auf und eine Ereignissteuerprogrammroutine wird ausgeführt, um Operationen als Antwort darauf auszuführen. Nachdem das Ereignissteuerprogramm abgeschlossen ist (oder bevor das Ereignissteuerprogramm in einigen Ausführungsformen abgeschlossen ist), kehrt die Steuerung auf den Befehl in der Programmreihenfolge zurück, welcher den Befehlen folgt, von wo aus das leichtgewichtige Umschalten auftrat.
Eine alternative Ausführungsform besteht darin, dass an Stelle des Prüfens der Attributbits einfach die Attributbits in ein Register gelesen werden. Dieser Wert kann dann durch das Programm verwendet werden. Ein Beispiel bestünde darin, dass das Programm diesen Wert vergleichen würde und bedingungsweise in unterschiedliche Codezweige in Abhängigkeit vom Wert abzweigen würde.
4 stellt ein Front Side Bus (FSB) Computersystem dar, in welchem eine Ausführungsform der Erfindung verwendet werden kann. Ein Prozessor 405 greift auf die Daten eines Level Eins (L1) Cache-Speichers 410 und eines Hauptspeichers 415 zu. In anderen Ausführungsformen der Erfindung kann der Cache-Speicher ein Level Zwei (L2) Cache-Speicher oder ein anderer Speicher in einer Computersystemspeicherhierarchie sein. Des Weiteren kann in einigen Ausführungsformen das Computersystem aus 4 sowohl einen L1-Cache als auch einen L2-Cache enthalten.
Dargestellt im Prozessor aus 4 ist ein Speicherbereich 406 für Maschinenstatus. In einer Ausführungsform kann der Speicherbereich ein Satz Register sein, wohingegen in anderen Ausführungsformen der Speicherbereich 407 andere Speicherstrukturen aufweisen kann. Ebenfalls in 4 ist ein Speicherbereich 407 für sichere Bereichssegmente gemäß einer Ausführungsform dargestellt. In anderen Ausführungsformen können die sicheren Bereichssegmente in anderen Vorrichtungen oder Speicherstrukturen sein. Der Prozessor kann jede beliebige Anzahl von Verarbeitungskernen aufweisen. Andere Ausführungsformen der Erfindung jedoch können in anderen Vorrichtungen im System, wie ein getrenntes Busmittel, umgesetzt sein oder über das System in Hardware, Software oder einigen Kombinationen davon verteilt sein.
Der Hauptspeicher kann in verschiedenen Speicherquellen umgesetzt sein, wie als dynamischer Random-Access Speicher (DRAM), als Festplatte (HDD) 420 oder als Speicherquelle, die vom Computersystem entfernt über die Netzwerkschnittstelle 430 angeordnet ist, welche verschiedene Speichervorrichtungen und -technologien umfasst. Der Cache-Speicher kann entweder im Prozessor oder in äußerster Nähe zum Prozessor wie auf dem örtlichen Bus des Prozessors 407 angeordnet sein.
Des Weiteren kann der Cache-Speicher relativ schnelle Speicherzellen wie eine Six-Transistor(6T)-Zelle oder andere Speicherzellen von ungefähr gleicher oder schnellerer Zugriffsgeschwindigkeit umfassen. Das Computersystem aus 4 kann ein Punkt-zu-Punkt (PtP) Netzwerk von Busmitteln wie Mikroprozessoren sein, welche über Bussignale, die jedem Mittel am PtP-Netzwerk zugeordnet sind, kommunizieren. 5 stellt ein Computersystem dar, welches in einer Punkt-zu-Punkt (PtP) Konfiguration angeordnet ist. Insbesondere zeigt 5, wo Prozessoren, Speicher und Eingabe/Ausgabe-Geräte durch eine Anzahl von Punkt-zu-Punkt Schnittstellen miteinander verbunden sind.
Das System aus 5 kann auch mehrere Prozessoren umfassen, von denen nur zwei, Prozessor 570, 580, zur Verdeutlichung gezeigt sind. Die Prozessoren 570, 580 können jeder einen örtlichen Speichercontroller-Hub (MCH) 572, 582 umfassen, um mit dem Speicher 22, 24 zu verbinden. Die Prozessoren 570, 580 können Daten über eine Punkt-zu-Punkt (PtP) Schnittstelle 550 unter Verwendung der PtP-Schnittstellenschaltungen 578, 588 austauschen. Die Prozessoren 570, 580 können jeder Daten mit einem Chipsatz 590 über eigene PtP-Schnittstellen 552, 554 unter Verwendung von Punkt-zu-Punkt-Schnittstellenschaltungen 576, 594, 586, 598 austauschen. Der Chipsatz 590 kann auch Daten mit einer Hochleistungsgraphikdatenschaltung 538 über eine Hochleistungsgraphikdatenschnittstelle 539 austauschen. Ausführungsformen der Erfindung können in jedem Prozessor, welcher eine beliebige Anzahl von Verarbeitungskernen aufweist, oder in jedem der PtP-Busmittel aus 5 angeordnet sein.
Andere Ausführungsformen der Erfindung jedoch können in anderen Schaltungen, Logikeinheiten oder -geräten im System aus 5 vorhanden sein. Des Weiteren können andere Ausführungsformen der Erfindung über mehrere Schaltungen, Logikeinheiten oder -geräte, die in 5 dargestellt sind, verteilt sein.
Ausführungsformen der Erfindung, die hierin beschrieben ist, können mit Schaltungen umgesetzt werden, die komplementäre Metalloxidhalbleitervorrichtungen oder ”Hardware” verwenden oder die einen Satz von Befehlen, die auf einem Medium gespeichert sind, verwenden, der, wenn durch eine Maschine wie einen Prozessor ausgeführt, Operationen ausführt, die mit Ausführungsformen der Erfindung oder ”Software” in Verbindung stehen. Alternativ können Ausführungsformen der Erfindung unter Verwendung einer Kombination von Hardware und Software verwirklicht werden.
Obwohl die Erfindung mit Bezugnahme auf veranschaulichende Ausführungsformen beschrieben worden ist, soll diese Beschreibung nicht in einem einschränkenden Sinne ausgelegt werden. Verschiedene Modifikationen der veranschaulichenden Ausführungsform sowie auch andere Ausführungsformen, welche für den Fachmann auf diesem Gebiet der Technik, auf das sich die Erfindung bezieht, offensichtlich sind, sollen als im Umfang der Erfindung liegend betrachtet werden.

Claims

Maschinenlesbares Medium, auf dem ein Satz Befehle gespeichert ist, die, wenn sie von einer Maschine ausgeführt werden, die Maschine dazu veranlassen, ein Verfahren auszuführen, das aufweist: Lesen eines Attributbits (115), welches einer Cache-Speicherlinie (105) zugeordnet ist, wobei die Cache-Speicherlinie (105) nur einem Software-Thread in einem Multi-Thread-Programm zugeordnet ist, wobei das Attributbit (115) als ein Ergebnis des Ausführens eines Befehls geprüft wird, und wobei das Attributbit (115) durch Ausführen eines load_check Befehls gelesen wird und das Attributbit durch Ausführen eines load_set Befehls gesetzt wird; Bestimmen des Werts des Attributbits (115), wobei das Bestimmen des Werts des Attributbits (115) das Ausführen eines Architekturszenarios in einem Prozessor der Maschine aufweist, wobei das Szenario bestimmt, ob die Cache-Speicherlinie (115) sich in einem unerwarteten Zustand befindet; Ausführen eines leichtgewichtigen Yield-Ereignisses in Reaktion auf das Bestimmen des Werts des Attributbits (115).
Maschinenlesbares Medium nach Anspruch 1, das ferner ein Setzen des Attributbits (115) aufweist.
System, aufweisend: einen Speicher zum Speichern eines load_set Befehls und eines load_check Befehls, wobei der load_set Befehl so ausgelegt ist, dass eine Information von einer Cache-Linie (105) geladen und ein zugehöriges Attributbit (115) gesetzt wird, und der load_check Befehl so ausgelegt ist, dass eine Information von einer Cache-Linie (105) geladen und ein zugehöriges Attributbit (115) geprüft wird, wobei die Cache-Linie (105) nur einem Software-Thread in einem Multi-Thread-Programm zugeordnet ist und das Attributbit (115) anzeigt, dass die Cache-Linie (105) sich in einem unerwarteten Zustand befindet, mindestens einen Prozessor, welcher wenigstens einen Verarbeitungskern zum Abrufen wenigstens eines der load_set und load_check Befehle und eine Logik zum Implementieren eines Szenarios in Reaktion auf ein Prüfen des Attributbits (115) aufweist, wobei das Szenario darin besteht, ein leichtgewichtiges Yield-Ereignis zu verursachen, wobei das leichtgewichtige Yield-Ereignis darin besteht, eine Steuerprogrammroutine aufzurufen, um auf den unerwarteten Zustand, der erfasst wurde, zu reagieren.
Verfahren, aufweisend: Lesen eines Attributbits (115), welches einer Cache-Linie (105) zugeordnet ist, wobei die Cache-Linie (105) einem Software-Thread in einem Multi-Thread-Programm zugeordnet ist und das Attributbit (115) anzeigt, ob ein Programm einen vorherigen Bezug auf die Cache-Linie (105) zur Analyse durch ein Werkzeug aufgenommen hat, welches aus einer Gruppe gewählt ist, bestehend aus einem Leistungsüberwachungswerkzeug und einem Fehlerbeseitigungswerkzeug; Bestimmen des Werts des Attributbits (115); Ausführen eines leichtgewichtigen Yield-Ereignisses in Reaktion auf ein Bestimmen des Werts des Attributbits, wobei das Bestimmen des Werts des Attributbits das Durchführen eines Architekturszenarios in einem Prozessor aufweist, wobei das Architekturszenario bestimmt, ob die Cache-Linie (105) in einem unerwarteten Zustand ist.