JP2003223360A - キャッシュメモリシステムおよびマイクロプロセッサ - Google Patents

キャッシュメモリシステムおよびマイクロプロセッサ

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JP2003223360A
JP2003223360A JP2002019905A JP2002019905A JP2003223360A JP 2003223360 A JP2003223360 A JP 2003223360A JP 2002019905 A JP2002019905 A JP 2002019905A JP 2002019905 A JP2002019905 A JP 2002019905A JP 2003223360 A JP2003223360 A JP 2003223360A
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cache memory
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area
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Yasuhiro Tawara
康宏 田原
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】 主記憶装置とキャッシュメモリとの間の不要
なデータ転送を削減して、データ転送に伴う電力消費を
削減し、データ転送の経路の混雑を緩和してスループッ
トを向上させることができるキャッシュメモリ制御技術
を提供する。 【解決手段】 メインＣＰＵと、ＲＯＭとＲＡＭからな
る主記憶装置とが外部バスを通じて相互に接続されてい
るキャッシュメモリシステムであって、４−ｗａｙセッ
トアソシエイティブキャッシュからなり、各ＷａｙはＴ
ａｇ４５、Ｖａｌｉｄビット４６、Ｄｉｒｔｙビット４
７、データブロック４８を持つ。キャッシュエントリを
キャッシュから追い出すときに、Ｄｉｒｔｙビット４７
が１にセットされていたらデータブロック４８のデータ
を主記憶装置に書き込み、０にクリアされていたらデー
タブロック４８のデータを主記憶装置に書き込まないで
捨ててよい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、キャッシュメモリ
制御技術に関し、たとえばマイクロプロセッサ、マイク
ロコンピュータ、マイクロコントローラのキャッシュメ
モリなどを有するキャッシュメモリシステムにおいて、
特にダイナミックに確保したメモリ領域を解放するとき
のキャッシュメモリ制御方式に適用して有効な技術に関
する。
【０００２】
【従来の技術】本発明者が検討したところによれば、キ
ャッシュメモリ制御技術については、たとえば特開平１
１−３３８７７２号、特開平４−２６８６３８号、特開
平４−２６４６４１号、特開平４−１８８３２６号、特
開平６−２８２５３号、特開平９−２３１１３３号の各
公報に記載される技術などが挙げられる。
【０００３】前記公報の技術においては、主記憶装置に
ダイナミックに確保した領域をキャッシュメモリのエン
トリとして読み込んだ状態で、主記憶装置の当該領域を
解放したときに、当該キャッシュエントリのＶａｌｉｄ
ビットをクリアすることにより当該キャッシュエントリ
を無効にしている。
【０００４】
【発明が解決しようとする課題】ところで、前記のよう
なキャッシュメモリ制御技術について、本発明者が検討
した結果、以下のようなことが明らかとなった。以下に
おいて、本発明者が本発明の前提として検討した技術
を、図１０〜図１２を用いて説明する。図１０はスタッ
クの使用方法、図１１はキャッシュの状態、図１２はＩ
ＮＤＥＸが０ｘＡ８のキャッシュエントリ、をそれぞれ
示す説明図である。
【０００５】［スタックの一般的使い方の説明：図１
０］使用前のスタックポインタＳＰは、ＳＰ＝０ｘＦＥ
ＤＣＢＡ９０という値を持つと仮定する。０ｘは、次に
続く文字列が１６進数であることを示す接頭辞である。
スタックに０ｘ１０バイトの領域を確保するときは、 ＳＰ←ＳＰ−０ｘ１０ を実行する。すると、ＳＰ＝０ｘＦＥＤＣＢＡ８０とな
る。
【０００６】ユーザ旧ＳＰ＝０ｘＦＥＤＣＢＡ９０と、
現ＳＰ＝０ｘＦＥＤＣＢＡ８０との間にある０ｘ１０バ
イトのメモリ領域が使用可能となる。たとえば、 （ＳＰ＋０）番地にデータ０ｘ０１２３４５６７、 （ＳＰ＋４）番地にデータ０ｘ８９ＡＢＣＤＥＦ、 （ＳＰ＋８）番地にデータ０ｘ０１２３４５６７、 （ＳＰ＋１２）番地にデータ０ｘ８９ＡＢＣＤＥＦ、 を書き込む。これらのデータが不要になり、もはやこれ
らのデータのためにメモリ領域を確保しておく必要がな
くなった時に、 ＳＰ←ＳＰ＋０ｘ１０ を実行する。すると、ＳＰは旧ＳＰの値に戻り、確保さ
れた０ｘ１０バイトのメモリ領域は解放される。
【０００７】スタック用メモリ領域のうち、ＳＰより若
いアドレスにあるメモリ領域は未使用で解放されている
メモリ領域である。スタック用メモリ領域のうち、ＳＰ
よりアドレスが大きいメモリ領域は既に確保されている
メモリ領域である。
【０００８】［ライト時のキャッシュ動作：図１１］図
１１は、（ＳＰ＋４）番地、つまり０ｘＦＥＤＣＢＡ８
４番地にデータ０ｘＦＦＥＥＤＤＣＣを書き込んだ後の
キャッシュの状態を示している。
【０００９】書き込むアドレス０ｘＦＥＤＣＢＡ８４が
ＡＤＤＲＥＳＳ６０として扱われ、ＡＤＤＲＥＳＳのＭ
ＳＢ側から２０ビットはＴＡＧ６１、次の８ビットはＩ
ＮＤＥＸ６２、最後の４ビットはＯＦＦＳＥＴ６３に分
解して扱う。Ｗａｙ Ｊ６４のＩＮＤＥＸ＝０ｘＡ８の
エントリが本書き込み前にＩｎｖａｌｉｄ状態（Ｖａｌ
ｉｄビットＶ＝０）となっていて、Ｗａｙ Ｊが本書き
込みのために選ばれたと仮定する。本エントリでＶ＝０
のとき、Ｔａｇ、Ｄｉｒｔｙビット（Ｄビット）、デー
タブロックには不定値が入っているが、本書き込みによ
りＴａｇに０ｘＦＥＤＣＢ、Ｖビットに１、Ｄビットに
１、データブロックのオフセットがＯＦＦＳＥＴ＝４の
位置から４バイトにデータ０ｘＦＦＥＥＤＤＣＣが書か
れる。
【００１０】本説明では、ライトバック方式のキャッシ
ュメモリを仮定しているため、主記憶装置とキャッシュ
エントリのデータブロックとのコヒーレンシがとれない
場合に、Ｄビットを１にセットする。本データブロック
の残りの部分にはライトアロケート機能により、主記憶
装置の対応するアドレスからデータをリードする。この
ときの状態が図１１である。
【００１１】［本発明の前提技術の具体的な説明：図１
２］本発明の前提技術では、 ＳＰ←ＳＰ＋０ｘ１０ で、スタックの０ｘ１０バイトのメモリ領域を開放する
と同時に、解放したメモリ領域が割り付けられているキ
ャッシュエントリのＶａｌｉｄビット（Ｖビット）を０
にクリアしてＩｎｖａｌｉｄにしている。仮に、Ｖビッ
トをクリアしない場合、本キャッシュエントリがＬＲＵ
アルゴリズムによってキャッシュの外に追い出されると
きに、Ｄビットが１ならばデータブロックの内容が主記
憶装置に書き戻される。しかし、本来このデータブロッ
クの内容は既に解放された領域のデータなので、主記憶
装置に書き戻しても再度利用されることはなく、書き戻
しは無駄である。従って、書き戻しが発生しないように
Ｖビットをクリアすることにより、無用な書き戻しが発
生しないようにしていた。当該キャッシュエントリをＩ
ｎｖａｌｉｄにした状態を図１２（ａ）に示す。
【００１２】［本発明の前提技術の課題］前述した本発
明の前提技術の課題は、ライトアロケート方式のキャッ
シュメモリにおいて、一度解放した領域と同一のアドレ
ス範囲を再度確保した場合に露呈する。本発明の前提技
術では、解放したときにＶａｌｉｄビットをクリアする
ので、当該キャッシュエントリが無効になり、タグやデ
ータを失う。同じアドレス範囲を再度確保して最初に書
き込んだときに、タグが失われているので、新たにキャ
ッシュエントリを割り付ける必要がある。ライトアロケ
ート方式に従うと、書き込んだデータを除くキャッシュ
エントリのデータを主記憶装置からキャッシュエントリ
に読み込む。このデータ転送により電力を消費したり、
データ転送の経路を混雑させて性能が劣化することが、
課題として考えられる。この課題を克服することが本発
明の目的である。
【００１３】たとえば、０ｘＦＥＤＣＢＡ８０から始ま
る１６バイトのスタック領域を解放したときに、本発明
の前提技術により図１２（ａ）のように当該キャッシュ
エントリをＩｎｖａｌｉｄにしたと仮定する。次に、０
ｘＦＥＤＣＢＡ８４番地に０ｘＢＢＢＢＡＡＡＡという
値を書き込み、同じＷａｙにアロケートされたと仮定す
ると、図１２（ｂ）の状態になる。このとき、当該デー
タブロックのライトした４バイトデータを除く部分は主
記憶装置から読み込まれる。この読み込みにより消費さ
れる電力を削減することと、この読み込みによるデータ
を転送する経路の混雑をなくし、スループットを向上す
ることが本発明の目的である。
【００１４】すなわち、本発明の目的は、主記憶装置と
キャッシュメモリとの間の不要なデータ転送を削減し
て、データ転送に伴う電力消費を削減し、データ転送の
経路の混雑を緩和してスループットを向上させることが
できるキャッシュメモリ制御技術を提供することにあ
る。
【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１７】本発明によるキャッシュメモリシステム
は、ライトバック方式のキャッシュメモリを有し、この
キャッシュメモリ上に確保した領域のダーティビットを
操作する命令を実行可能とするものである。特に、前記
命令は、メモリ解放命令ＭＲＥＬ Ｒｎ，ＩＭＭ、ある
いはダーティビットクリア命令ＤＣＢＤＣ ＠Ｒｎ、で
あり、スタック領域、あるいはヒープ領域に動的に確保
したメモリ領域を解放するために使用可能なレジスタに
適用するものである。
【００１８】さらに、前記キャッシュメモリシステムに
おいて、命令の実行を指示するプロセッサと、主記憶装
置とを有し、プロセッサの指示に基づいて主記憶装置内
の特定のアドレスが指す領域を確保して所定のプログラ
ム処理を行い、この確保した領域をキャッシュメモリ上
に確保して使用した後に、プロセッサの指示により主記
憶装置に確保した領域を解放するとき、キャッシュメモ
リ上に確保した領域のダーティビットをクリアするよう
に制御するものである。
【００１９】すなわち、本発明は、本発明の前提技術に
おいて、主記憶装置の解放した領域に対応するキャッシ
ュエントリのＶａｌｉｄビットをクリアしていたのに対
して、本発明では当該キャッシュエントリのＤｉｒｔｙ
ビットをクリアする点を特徴とするものである。
【００２０】これにより、Ｄｉｒｔｙビットをクリアし
たキャッシュエントリがキャッシュに残っている場合
に、同一のアドレス範囲にある主記憶装置の領域を新た
に確保し、この領域に最初にデータを書き込んだ時に本
発明の効果が現れる。既に当該アドレス範囲に対応する
キャッシュエントリがキャッシュに存在するため、ライ
トアロケートする必要がなく、データ転送が発生しな
い。よって、データ転送のための電力消費を発生せず、
データ転送の経路を混雑させて性能を劣化させることも
ない。
【００２１】また、Ｄｉｒｔｙビットをクリアしたキャ
ッシュエントリがＬＲＵアルゴリズムなどによりキャッ
シュから追い出される場合においても、Ｄｉｒｔｙビッ
トがクリアされているために、キャッシュエントリのデ
ータを主記憶装置に書き戻す必要がなく、書き戻しのた
めのデータ転送が発生しない。よって、データ転送のた
めの電力消費を発生せず、データ転送の経路を混雑させ
て性能を劣化させることもない。
【００２２】たとえば、０ｘＦＥＤＣＢＡ８０から始ま
る１６バイトのスタック領域が、前述した図１１のよう
にＷａｙ ＪのＩＮＤＥＸ＝０ｘＡ８のキャッシュエン
トリに割り付けられている状態で、本領域を解放したと
きに、本発明では図１２（ｃ）のように当該キャッシュ
エントリのＤｉｒｔｙビットを０にクリアする。このキ
ャッシュエントリがキャッシュの外に追い出されないう
ちに０ｘＦＥＤＣＢＡ８４番地に０ｘＢＢＢＢＡＡＡＡ
という値を書き込むと、図１２（ｄ）の状態になる。こ
のとき、当該データブロックのライトしたデータを除く
部分は主記憶装置から読み込まれることはなく、データ
ブロックに元々書かれていた値である。従って、本発明
の前提技術ではライトアロケート方式により主記憶装置
からの読み込みが発生していたが、本方式ではこの読み
込みが発生しない。この読み込みにより消費される電力
を削減され、この読み込みによるデータを転送する経路
の混雑は発生せず、スループットを向上することができ
る。
【００２３】また、図１２（ｃ）の状態のキャッシュエ
ントリがＬＲＵアルゴリズムによりキャッシュの外に追
い出されるとき、Ｄｉｒｔｙビットが０にクリアされて
いるため、書き戻しのためのデータ転送の電力消費を発
生せず、データ転送の経路を混雑させて性能を劣化させ
ることもない。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【００２５】まず、図１により、本発明を応用した本発
明の一実施の形態の携帯電話システムの構成の一例を説
明する。図１は本実施の形態の携帯電話システムを示す
説明図であり、（ａ）は平面図、（ｂ）は機能ブロック
図をそれぞれ示す。
【００２６】本実施の形態の携帯電話システムは、無線
信号を送受信する無線部１０１、送受信信号を変調／復
調処理するベースバンド回路１０２、信号をフィルタ処
理するＤＳＰ１０３、アナログ／デジタル変換するＡ／
Ｄ変換器１０４、信号増幅するＡＦ回路１０５、音声を
出力するスピーカ１０６、音声を入力するマイク１０７
からなる電話機能部と、表示信号を演算処理する操作部
・ＣＰＵ１０８、表示用のＬＣＤ１０９、ＬＣＤ１０９
を駆動するＬＣＤドライバ１１０、キー入力するキー入
力部１１１からなる表示機能部と、全体の演算処理を司
るメインＣＰＵ１１２、主記憶装置のＲＯＭ１１３、Ｒ
ＡＭ１１４、フラッシュメモリ１１５からなる制御機能
部などから構成されている。
【００２７】電話機能部における受信時は、無線信号を
無線部１０１で受信すると、この無線信号がベースバン
ド回路１０２により復調処理され、さらにＤＳＰ１０３
によりフィルタ処理された後に、Ａ／Ｄ変換器１０４に
よりアナログ信号からデジタル信号に変換される。そし
て、デジタル信号は、ＡＦ回路１０５により増幅され、
スピーカ１０６を通じて音声信号として出力される。
【００２８】さらに、送信時は、マイク１０７から音声
を入力すると、音声信号がＡＦ回路１０５により増幅さ
れ、さらにＡ／Ｄ変換器１０４によりデジタル信号から
アナログ信号に変換される。そして、ＤＳＰ１０３によ
りフィルタ処理され、ベースバンド回路１０２により変
調処理された後に、無線部１０１を通じて無線信号とし
て送信される。
【００２９】また、表示機能部においては、電話の情報
や付加的に設けられた電子メールなどの各種情報が操作
部・ＣＰＵ１０８により演算処理され、これらの各種情
報がＬＣＤドライバ１１０を介してＬＣＤ１０９に表示
される。また、キー入力部１１１からの入力により、各
種機能の選択や、電子メールの文字入力などを行うこと
ができる。
【００３０】また、制御機能部においては、携帯電話シ
ステムの全体の演算処理がメインＣＰＵ１１２で実行さ
れ、このメインＣＰＵ１１２による各種演算処理は、た
とえばＲＯＭ１１３やフラッシュメモリ１１５に記憶さ
れている各種プログラムに基づいて行われ、これらの各
種演算処理のデータは随時、たとえばＲＡＭ１１４に格
納される。この制御機能部のメインＣＰＵ１１２、ＲＯ
Ｍ１１３、ＲＡＭ１１４からなる部分についての詳細は
後述する。
【００３１】次に、図２により、前記図１のメインＣＰ
ＵとＲＯＭとＲＡＭからなる部分のキャッシュメモリシ
ステムの構成の一例を説明する。図２はメインＣＰＵと
ＲＯＭとＲＡＭからなる部分のキャッシュメモリシステ
ムを示すブロック図である。
【００３２】図２において、キャッシュメモリシステム
は、プロセッサであるメインＣＰＵ１と、ＲＯＭとＲＡ
Ｍからなる主記憶装置２とは外部バス３を通じて相互に
接続されている。なお、図２におけるメインＣＰＵ１は
図１のメインＣＰＵ１１２に対応し、また図２における
主記憶装置２のＲＯＭとＲＡＭは図１のＲＯＭ１１３と
ＲＡＭ１１４にそれぞれ対応する。
【００３３】メインＣＰＵ１には、データキャッシュ１
０、命令キャッシュ１１、ライトバッファ１２、制御ユ
ニット１３、命令バッファ１４、命令デコードユニット
１５、レジスタファイル１６、スタックポインタ６、プ
ログラムカウンタ１７、演算回路１８、メモリデータア
クセスユニット１９、ライトバックユニット２０、バス
ユニット２１が設けられ、これらの各ユニットは内部ア
ドレスバス２２、内部データバス２３に任意に接続され
ている。また、このメインＣＰＵ１のバスユニット２１
は、外部アドレスバス２４、外部データバス２５、外部
制御信号線２６を通じて、外部バス３、主記憶装置２に
接続されている。
【００３４】主記憶装置２には、ＲＯＭ４、ＲＡＭ５が
設けられている。ＲＯＭ４には、メインＣＰＵ１を制御
するプログラムと定数データが書き込まれている。ＲＡ
Ｍ５には、静的に確保されるメモリ領域と、ヒープ領域
とスタック領域のように動的に確保されるメモリ領域が
ある。
【００３５】続いて、メインＣＰＵ１の動作を説明す
る。プログラムカウンタ１７は命令アドレスを保持し、
この命令アドレスにある命令を命令キャッシュ１１から
命令バッファ１４に送る。このとき、命令キャッシュ１
１は命令アドレスの内容を保持していない場合は、内部
アドレスバス２２と内部データバス２３、バスユニット
２１、外部アドレスバス２４と外部データバス２５と外
部制御信号線２６、外部バス３を経由して主記憶装置２
にあるＲＯＭ４から命令を読み込み、所定の形式で保持
する。
【００３６】命令バッファ１４から命令を命令デコード
ユニット１５に転送し、命令デコード結果が制御ユニッ
ト１３を介して、レジスタファイル１６から必要ならば
データを読み出し、演算回路１８、メモリデータアクセ
スユニット１９、ライトバックユニット２０からなるデ
ータパスを通り処理される。
【００３７】メモリデータアクセスユニット１９はデー
タキャッシュ１０に対してアドレスを生成し、当該アド
レスのデータ読み出しをデータキャッシュ１０に要求
し、データキャッシュ１０は所定の処理を行い、要求さ
れたデータをメモリデータアクセスユニット１９に出力
する。
【００３８】ライトバックユニット２０は、レジスタフ
ァイル１６、または、データキャッシュ１０にデータを
出力する。出力先がデータキャッシュ１０の場合は、書
き込むデータ、および、書き込み先アドレスをデータキ
ャッシュ１０に出力する。
【００３９】［データの読み出し］データキャッシュ１
０に当該アドレスのデータがある場合は、データキャッ
シュ１０が要求を処理する。データキャッシュ１０に当
該アドレスのデータがない場合、当該アドレスは内部ア
ドレスバス２２を経由してバスユニット２１に転送され
る。バスユニット２１は、外部アドレスバス２４と外部
制御信号線２６に信号を出力して、外部バス３に要求を
出し、主記憶装置２にあるＲＯＭ４またはＲＡＭ５から
データを読み出す。読み出したデータは、外部制御信号
線２６の信号により外部バス３から外部データバス２５
を経由してバスユニット２１に転送され、内部アドレス
バス２２を経由してデータキャッシュ１０に読み込まれ
る。データキャッシュ１０は所定の形式でデータを保持
する。
【００４０】［データの書き込み］データキャッシュ１
０に書き込み先アドレスのデータが保持されている場合
は、データキャッシュ１０の所定の場所にデータを書き
込む。ここでは、ライトアロケート方式のキャッシュを
仮定している。データキャッシュ１０に当該アドレスの
データが保持されていない場合、データキャッシュ１０
にデータを保持する場所を確保し、データを書き込む。
確保した場所のサイズが書き込んだデータのサイズより
大きい場合は、書き込んだデータを除く部分を主記憶装
置２から読み込む。
【００４１】ここでは、ライトバック方式のキャッシュ
を仮定している。データキャッシュ１０が主記憶装置２
に書き込みを要求する場合は、当該アドレスとデータ
は、ライトバッファ１２に一時的に保持され、それぞれ
内部アドレスバス２２と内部データバス２３を経由し、
バスユニット２１に転送される。バスユニット２１は、
外部アドレスバス２４と外部データバス２５と外部制御
信号線２６に信号を出力して、外部バス３に要求を出
し、主記憶装置２にあるＲＡＭ５に対してデータを書き
込む。
【００４２】本実施の形態では、命令キャッシュ１１と
データキャッシュ１０が分離されている例を示している
が、命令キャッシュ１１とデータキャッシュ１０を融合
したキャッシュにおいても、本発明を実施することがで
きる。
【００４３】また、データキャッシュ１０と主記憶装置
２の間に二次キャッシュがある場合、データキャッシュ
および二次キャッシュにおいても、本発明を実施するこ
とが可能である。
【００４４】次に、図３により、キャッシュの構成の一
例を説明する。図３はキャッシュの構成を示す説明図で
ある。
【００４５】本例は、４−ｗａｙセットアソシエイティ
ブキャッシュである。Ｗａｙ０，Ｗａｙ１，Ｗａｙ２，
Ｗａｙ３の４つのＷａｙからなり、各ＷａｙはＴａｇ４
５、Ｖａｌｉｄビット（Ｖビット）４６、Ｄｉｒｔｙビ
ット（Ｄビット）４７、データブロック４８を持つ。
【００４６】１つのＷａｙは２５６エントリからなり、
各エントリは２０ビットのＴａｇ４５、１ビットのＶａ
ｌｉｄビット４６、１ビットのＤｉｒｔｙビット４７、
１２８ビットのデータブロック４８からなる。
【００４７】ＡＤＤＲＥＳＳ４０は、リードまたはライ
トを要求されているアドレスを示す。本例では３２ビッ
トである。ＴＡＧ４１は、本例ではＡＤＤＲＥＳＳ４０
のＭＳＢ側の２０ビットである。ＯＦＦＳＥＴ４３は、
本例ではＡＤＤＲＥＳＳ４０のＬＳＢ側の４ビットであ
る。ＩＮＤＥＸ４２は、ＴＡＧ４１とＯＦＦＳＥＴ４３
の間にある８ビットである。
【００４８】ＩＮＤＥＸ４２は、インデックスデコーダ
４４により、各Ｗａｙの２５６個のエントリのＩＮＤＥ
Ｘ番目の１つを指す。ＴＡＧ４１は、キャッシュエント
リにあるＴａｇ４５に保持される。データブロック４８
のアドレスは、キャッシュエントリにあるＴａｇ４５と
ＩＮＤＥＸから復元することができる。
【００４９】Ｖａｌｉｄビット４６が１にセットされて
いる場合、当該エントリが有効であり、０にクリアされ
ている場合は無効である。
【００５０】Ｄｉｒｔｙビット４７が１にセットされて
いる場合、データブロック４８の内容が書き込みによ
り、主記憶装置の対応するメモリブロックより新しいデ
ータに更新されていることを示す。Ｄｉｒｔｙビット４
７が０にクリアされている場合は、一般には主記憶装置
の対応するメモリブロックと同じデータを持つことを示
す。キャッシュエントリをキャッシュから追い出すとき
に、Ｄｉｒｔｙビット４７が１にセットされていたらデ
ータブロック４８のデータを主記憶装置に書き込み、０
にクリアされていたらデータブロック４８のデータを主
記憶装置に書き込まないで捨ててよい。
【００５１】ＬＲＵビット４９で、Ｗａｙ数をｎとする
と各ＩＮＤＥＸ番目のＬＲＵビットは、 ｎ×（ｎ−１）／２ 個のビット数からなる。本例は４ｗａｙなので、ＬＲＵ
ビット４９は各ＩＮＤＥＸで、 ４×３／２＝６ により６ビットからなる。つまり、ＬＲＵビット４９は
４つのＷａｙで同じインデックス番号を持つエントリの
４つの中から選ぶペアの組み合わせは６ペアあり、各ペ
アに関して新旧関係をビットで表現している。６つのビ
ットの値からＬｅａｓｔ−Ｒｅｃｅｎｔｙ−Ｕｓｅｄ
（ＬＲＵ）のエントリを見つけることができる。
【００５２】キャッシュ制御ユニット５０による、リー
ドの場合の動作を図４に示し、ライトの場合の動作を図
５に示す。このキャッシュ制御ユニット５０は、たとえ
ば前記図２のデータキャッシュ１０の一部として構成さ
れる。図４はキャッシュのリード動作を示すフロー図、
図５はキャッシュのライト動作を示すフロー図である。
【００５３】キャッシュのリード動作は、図４に示すよ
うに、まず開始後（ステップＳ１００）、ステップＳ１
０１において、ＴＡＧにＡＤＤＲＥＳＳ［３１：１
２］、ＩＮＤＥＸにＡＤＤＲＥＳＳ［１１：４］、ＯＦ
ＦＳＥＴにＡＤＤＲＥＳＳ［３：０］をそれぞれ代入す
る。
【００５４】さらに、ステップＳ１０２において、各ｉ
（ｉ＝０，１，…，Ｎ−１）で第ｉ番目のＷａｙのＩＮ
ＤＥＸ番目のエントリに対して、Ｖａｌｉｄ（ｉ）＝１
でＴａｇ＝＝ＴＡＧのとき、１→Ｈｉｔ（ｉ）、ｉ→
Ｊ、Ｖａｌｉｄ（ｉ）＝０、あるいはＶａｌｉｄ（ｉ）
＝１でＴａｇ＝＝ＴＡＧでないとき、０→Ｈｉｔ
（ｉ）、の論理条件によりＨｉｔ（ｉ）を求める。そし
て、ステップＳ１０３において、求めたＨｉｔ（０），
Ｈｉｔ（１），…，Ｈｉｔ（Ｎ−１）を論理和演算し、
ＨＩＴに代入する。
【００５５】さらに、ステップＳ１０４において、ＨＩ
Ｔを判別し、ＨＩＴ＝１、すなわち１つでもヒットした
ときは、ステップＳ１０５において、第Ｊ番目のＷａｙ
のＩＮＤＥＸ番目のエントリのデータブロックのＯＦＦ
ＳＥＴにより指されているアドレスからアクセスサイズ
のデータを読み込む。本ブロックをｍｏｓｔ−ｒｅｃｅ
ｎｔｌｙ−ｕｓｅｄにＬＲＵフィールドをアップデート
する。
【００５６】また、ＨＩＴ＝０、すなわち１つもヒット
しないときは、ステップＳ１０６において、０からＮ−
１のＷａｙのＩＮＤＥＸ番目のエントリのうち、あるＫ
番目のＷａｙでＶ（Ｋ）＝＝０を判別し、Ｎｏのとき
は、ステップＳ１０７において、全ＷａｙのＩＮＤＥＸ
番目のエントリからＬＲＵブロックを選択し、これが第
Ｋ番目のＷａｙにあると仮定する。
【００５７】さらに、ステップＳ１０８において、Ｄ
（Ｋ）を判別し、Ｄ（Ｋ）＝１のときは、ステップＳ１
０９において、第Ｋ番目のＷａｙのＩＮＤＥＸ番目のエ
ントリのＴａｇ（Ｋ）とデータブロックおよびＩＮＤＥ
Ｘをライトバッファに待避する。当該エントリのデータ
ブロックのＯＦＦＳＥＴに対応するワードからラップア
ラウンド方式で外部メモリからデータを読み込み、該当
するデータがキャッシュへ到達した時点でＣＰＵへ読み
出しデータを返す。本ブロックをｍｏｓｔ−ｒｅｃｅｎ
ｔｌｙ−ｕｓｅｄにＬＲＵフィールドをアップデートす
る。当該エントリで、ＴＡＧ→Ｔａｇ（Ｋ）、０→Ｄ
（Ｋ）、１→Ｖ（Ｋ）のそれぞれの代入を行い、ライト
バッファのデータを待避してあるＴａｇ（Ｋ）およびＩ
ＮＤＥＸが指すアドレスに書き込む。
【００５８】また、ステップＳ１０８においてＤ（Ｋ）
＝０、あるいはステップＳ１０６におけるＶ（Ｋ）＝＝
０の判別の結果がＹｅｓのときは、ステップＳ１１０に
おいて、第Ｋ番目のＷａｙのＩＮＤＥＸ番目のエントリ
のデータブロックのＯＦＦＳＥＴに対応するワードから
ラップアラウンド方式で外部メモリからデータを読み込
み、該当するデータがキャッシュへ到達した時点でＣＰ
Ｕへ読み出しデータを返す。本ブロックをｍｏｓｔ−ｒ
ｅｃｅｎｔｌｙ−ｕｓｅｄにＬＲＵフィールドをアップ
デートする。当該エントリで、ＴＡＧ→Ｔａｇ（Ｋ）、
１→Ｖ（Ｋ）、０→Ｄ（Ｋ）のそれぞれの代入を行う。
【００５９】キャッシュのライト動作は、図５に示すよ
うに、開始後（ステップＳ２００）、前記リード動作と
同様に、ステップＳ２０１〜Ｓ２０３において処理した
後、ステップＳ２０４において、ＨＩＴを判別し、ＨＩ
Ｔ＝１のとき、ステップＳ２０６でＶ（Ｋ）＝＝０とな
るＷａｙ Ｋが存在せずステップＳ２０７でＷａｙＫが
ＬＲＵとなりステップＳ２０８でＤ（Ｋ）＝１のとき、
Ｄ（Ｋ）＝０（ステップＳ２０８）、あるいはステップ
Ｓ２０６であるＷａｙ Ｋに対しＶ（Ｋ）＝＝０の判別
の結果がＹｅｓのときは、それぞれ以下のようになる。
【００６０】ＨＩＴ＝１のときは、ステップＳ２０５に
おいて、第Ｊ番目のＷａｙのＩＮＤＥＸ番目のエントリ
のデータブロックのＯＦＦＳＥＴにより指されているア
ドレスにアクセスサイズのデータを書き込む。本ブロッ
クをｍｏｓｔ−ｒｅｃｅｎｔｌｙ−ｕｓｅｄにＬＲＵフ
ィールドをアップデートする。１→Ｄ（Ｊ）の代入を行
う。
【００６１】ステップＳ２０８でＤ（Ｋ）＝１のとき
は、ステップＳ２０９において、第Ｋ番目のＷａｙのＩ
ＮＤＥＸ番目のエントリのＴａｇ（Ｋ）とデータブロッ
クおよびＩＮＤＥＸをライトバッファに待避する。当該
エントリのデータブロックのＯＦＦＳＥＴが指すアドレ
スにアクセスサイズのデータを書き込み、データブロッ
クの残りの部分へ外部メモリからデータを読み込む。本
ブロックをｍｏｓｔ−ｒｅｃｅｎｔｌｙ−ｕｓｅｄにＬ
ＲＵフィールドをアップデートする。当該エントリで、
ＴＡＧ→Ｔａｇ（Ｋ）、１→Ｄ（Ｋ）、１→Ｖ（Ｋ）の
それぞれの代入を行い、ライトバッファのデータを待避
してあるＴａｇ（Ｋ）およびＩＮＤＥＸが指すアドレス
に書き込む。
【００６２】ステップＳ２０８でＤ（Ｋ）＝０、あるい
はステップＳ２０６であるＷａｙＫに対しＶ（Ｋ）＝＝
０の判別の結果がＹｅｓのときは、ステップＳ２１０に
おいて、第Ｋ番目のＷａｙのＩＮＤＥＸ番目のエントリ
のデータブロックのＯＦＦＳＥＴが指すアドレスにアク
セスサイズのデータを書き込み、データブロックの残り
の部分へ外部メモリからデータを読み込む。本ブロック
をｍｏｓｔ−ｒｅｃｅｎｔｌｙ−ｕｓｅｄにＬＲＵフィ
ールドをアップデートする。当該エントリで、ＴＡＧ→
Ｔａｇ（Ｋ）、１→Ｄ（Ｋ）、１→Ｖ（Ｋ）のそれぞれ
の代入を行う。
【００６３】本発明は、ライトバック方式かつライトア
ロケート方式のキャッシュで効果がある。以下におい
て、ライトバック方式、ライトアロケート方式を説明す
る。
【００６４】ライトバック方式は、ライトスルー方式と
対になるキャッシュ制御方式である。ライトスルー方式
では、あるアドレスにライトするときに、キャッシュに
当該アドレスのエントリがあれば、そのデータブロック
にライトするとともに主記憶装置の当該アドレスにもラ
イトする。この場合、エントリのデータブロックの内容
が主記憶装置の当該メモリブロックの内容と一致するの
で、Ｄｉｒｔｙビットを１にセットする必要はない。
【００６５】ライトバック方式では、あるアドレスにラ
イトするときに、キャッシュに当該アドレスのエントリ
があれば、そのデータブロックにライトするが、主記憶
装置にはライトしない。この時、Ｄｉｒｔｙビットに１
をセットしてデータブロック内容が主記憶装置の当該メ
モリブロックの内容と一致しないことを表す。
【００６６】ライトアロケート方式は、あるアドレスの
ライトにより当該アドレスが属するメモリブロックをキ
ャッシュエントリに割り付ける方式である。リードした
場合は、通常キャッシュエントリに割り付けるが、ライ
トの場合はライトアロケートかライトスルーかの選択の
余地がある。ライトアロケート方式でライトの当該アド
レスをキャッシュエントリに割り付けた場合、ライトし
た部分ではないデータを主記憶装置からキャッシュのデ
ータブロックに読み込む。
【００６７】［第１の実施の形態］本実施の形態を、図
６、図７および図８により説明する。図６は動的に確保
される領域のキャッシュ制御方式を示すフロー図、図７
は図６と図８とで使用している変数の説明図、図８はメ
モリ解放命令の動作を示すフロー図である。
【００６８】本実施の形態では、前述したデータキャッ
シュをインプリメントしたＣＰＵを考える。ライトバッ
ク方式かつライトアロケート方式とを仮定している。
【００６９】本実施の形態は、図６の動的に確保された
領域のキャッシュ制御方式のアルゴリズムを実現するた
めのものである。本実施の形態の例では図６のステップ
Ｓ３０１の判別はコンパイラまたはプログラマにより既
になされているものとする。また、図８のステップＳ４
０９に示すようにスタック解放に使用できるようにレジ
スタの値を解放したサイズだけ加算する機能を付け加え
ている。
【００７０】すなわち、図６において、動的に確保され
た領域のキャッシュ制御方式は、まず開始後（ステップ
Ｓ３００）、ステップＳ３０１の動的に確保したか否か
の判別処理において、動的に確保したメモリ領域を解放
したか否かを判別し、解放していないとき（Ｎｏ）は終
了（ステップＳ３０６）となり、解放している場合（Ｙ
ｅｓ）は、ステップＳ３０２以降の処理に進む。
【００７１】ステップＳ３０２の初期化処理において、
変数Ｓ，Ｒ，Ｅ，Ｂ，ＭＡＳＫ，ＳＳ，ＥＥに対し、解
放するメモリ領域の先頭アドレス→Ｓ、解放するメモリ
のバイトサイズ→Ｒ、Ｓ＋Ｒ（解放するメモリ領域の終
了アドレス）→Ｅ、キャッシュブロックのバイトサイズ
→Ｂ、ＮＯＴ（Ｂ−１）→ＭＡＳＫ、Ｓ ＡＮＤ ＭＡ
ＳＫ ＋ ｛Ｂ ｉｆ ｛Ｓ ＡＮＤ （Ｂ−１）｝≠
０、０ ｉｆ ｛ＳＡＮＤ （Ｂ−１）｝＝０｝→Ｓ
Ｓ、Ｅ ＡＮＤ ＭＡＳＫ→ＥＥ、のそれぞれの代入を
行う。ここでＮＯＴ ｘは３２ビット幅でｘのビット毎
の反転を表す。ｘ ＡＮＤ ｙは３２ビット幅でｘとｙ
とのビット毎の論理積を表す。
【００７２】さらに、ステップＳ３０３のループ終了判
別処理において、ＳＳ＜ＥＥを判別し、Ｎｏのときは終
了となり、Ｙｅｓの場合は、ステップＳ３０４のＤｉｒ
ｔｙビットクリア処理において、ＳＳ番地に対応するキ
ャッシュエントリのＤｉｒｔｙビットをクリアし、そし
てステップＳ３０５のアドレスカウンタアップデート処
理において、ＳＳ＋Ｂ→ＳＳの代入を行った後、ステッ
プＳ３０３からの処理を繰り返す。
【００７３】ここで、図７により、前述したＳ，Ｒ，
Ｅ，Ｂ，ＭＡＳＫ，ＳＳ，ＥＥの変数を具体的に説明す
る。
【００７４】図７においては、たとえば、解放するメモ
リ領域の先頭アドレスに対応する変数Ｓ＝０ｘ１００
Ｃ、解放するメモリのバイトサイズに対応する変数Ｒ＝
０ｘ３８、解放するメモリ領域の終了アドレスに対応す
る変数Ｅ＝Ｓ＋Ｒ＝０ｘ１０００Ｃ＋０ｘ３８＝０ｘ１
０４４、キャッシュブロックのバイトサイズに対応する
変数Ｂ＝１６、とした場合に、補正の変数ＭＡＳＫ＝Ｎ
ＯＴ（Ｂ−１）＝ＮＯＴ（０ｘＦ）＝０ｘＦＦＦＦＦＦ
Ｆ０となり、補正後の変数ＳＳ＝０ｘ１０１０、変数Ｅ
Ｅ＝０ｘ１０４０となる。
【００７５】言い換えれば、ＳＳはＳ（解放するメモリ
領域の先頭アドレス＝０ｘ１００Ｃ）をＢ（キャッシュ
ブロックのバイトサイズ＝１６）の倍数に切り上げした
数、ＥＥはＥ（解放するメモリ領域の終了アドレス＝０
ｘ１０４４）をＢの倍数に切り捨てした数となる。すな
わち、図７において、破線のメモリ領域は他で使ってい
るかもしれないので除外する必要がある。
【００７６】本実施の形態では、スタック領域の解放を
サポートする命令として、本発明を採用している。この
メモリ解放命令のニモニックとオペランドを以下に示
す。
【００７７】ＭＲＥＬ Ｒｎ，ＩＭＭ Ｒｎ：レジスタ名 ＩＭＭ：所定のビット数の即値 ＭＲＥＬ命令は、図８のメモリ解放命令ＭＲＥＬ Ｒ
ｎ，ＩＭＭの動作のアルゴリズムに表した動作を行う。
【００７８】今、スタック領域を関数からリターンする
直前に解放する場合を考える。スタックポインタをＲ１
５、解放したいメモリサイズを３２バイトとすると、 ＭＲＥＬ Ｒ１５，３２ により、Ｒ１５←Ｒ１５＋３２を実行して、スタックの
３２バイトの領域を解放するとともに、変更前のＲ１５
と変更後のＲ１５で挟まれた領域のキャッシュエントリ
のＤｉｒｔｙビットがクリアされる。Ｄｉｒｔｙビット
をクリアするときは、図８のステップＳ４０１とＳ４０
２に書かれているように、解放の対象となっていないア
ドレスを含むキャッシュエントリは解放の対象外とする
ように解放の範囲を計算している。
【００７９】すなわち、図８において、メモリ解放命令
ＭＲＥＬ Ｒｎ，ＩＭＭの動作は、まず開始後（ステッ
プＳ４００）、ステップＳ４０１の初期化処理におい
て、変数Ｓ，Ｒ，Ｅ，Ｂ，ＭＡＳＫ，ＳＳ，ＥＥに対
し、解放するメモリ領域の先頭アドレスＲｎ→Ｓ、解放
するメモリのバイトサイズＩＭＭ→Ｒ、解放するメモリ
領域の終了アドレス（Ｓ＋Ｒ）→Ｅ、キャッシュブロッ
クのバイトサイズ→Ｂ、ＮＯＴ（Ｂ−１）→ＭＡＳＫ、
Ｓ ＡＮＤ ＭＡＳＫ ＋ ｛Ｂ ｉｆ ｛Ｓ ＡＮＤ
（Ｂ−１）｝≠０、０ ｉｆ ｛Ｓ ＡＮＤ （Ｂ−
１）｝＝０｝→ＳＳ、Ｅ ＡＮＤ ＭＡＳＫ→ＥＥ、の
それぞれの代入を行う。
【００８０】さらに、ステップＳ４０２のループ終了判
別処理において、ＳＳ＜ＥＥを判別し、Ｎｏのときは、
ステップＳ４０９のレジスタアップデート処理におい
て、Ｒｎ＋ＩＭＭ→Ｒｎ、の代入を行って終了（ステッ
プＳ４１０）となり、Ｙｅｓの場合は、ステップＳ４０
３以降の処理に進む。
【００８１】ステップＳ４０３のアドレス分解処理にお
いて、ＴＡＧにＳＳ［３１：１２］、ＩＮＤＥＸにＳＳ
［１１：４］、ＯＦＦＳＥＴにＳＳ［３：０］をそれぞ
れ代入する。さらに、ステップＳ４０４のキャッシュヒ
ット判別処理において、各ｉ（ｉ＝０，１，…，Ｎ−
１）で第ｉ番目のＷａｙのＩＮＤＥＸ番目のエントリに
対して、Ｖａｌｉｄ（ｉ）＝１でＴａｇ＝＝ＴＡＧのと
き、１→Ｈｉｔ（ｉ）、ｉ→Ｊ、Ｖａｌｉｄ（ｉ）＝
０、あるいはＶａｌｉｄ（ｉ）＝１でＴａｇ＝＝ＴＡＧ
でないとき、０→Ｈｉｔ（ｉ）、の論理条件によりＨｉ
ｔ（ｉ）を求める。そして、ステップＳ４０５のキャッ
シュヒット集計処理において、求めたＨｉｔ（０），Ｈ
ｉｔ（１），…，Ｈｉｔ（Ｎ−１）を論理和演算し、Ｈ
ＩＴに代入する。
【００８２】さらに、ステップＳ４０６のキャッシュヒ
ット判別処理において、ＨＩＴを判別し、ＨＩＴ＝１、
すなわち１つでもヒットしたときは、ステップＳ４０７
のＤｉｒｔｙビットクリア処理において、第Ｊ番目のＷ
ａｙのＩＮＤＥＸ番目のエントリに対し０→Ｄｉｒｔｙ
（Ｊ）の代入を行った後、ステップＳ４０８に進む。
【００８３】また、ＨＩＴ＝０、すなわち１つもヒット
しないときは、ステップＳ４０８のアドレスカウンタア
ップデート処理において、ＳＳ＋Ｂ→ＳＳの代入を行っ
た後に、ステップＳ４０２からの処理を繰り返して実行
する。
【００８４】なお、マルチタスク方式でスタック領域が
タスク毎に排他的に割り付けられている場合も、本実施
の形態の例をそのまま適用できる。
【００８５】［第２の実施の形態］本実施の形態は、前
記第１の実施の形態の変形例である。前記第１の実施の
形態で示した、ＭＲＥＬ命令に指定するレジスタはスタ
ックポインタに使われているレジスタだけとは限らな
い。ヒープ領域に動的に確保したメモリ領域を解放する
ときに使うことができる。
【００８６】具体的には、Ｃ言語の標準ライブラリ関数
にあるｆｒｅｅ関数の内部で解放した領域に対してＭＲ
ＥＬ命令を施す例がある。解放する領域の先頭アドレス
をＲ１、解放するバイト数を１００とすると、 ＭＲＥＬ Ｒ１，１００ を実行することにより、解放した領域に対応するキャッ
シュエントリのダーティビットがクリアされる。
【００８７】［第３の実施の形態］本実施の形態を、図
９により説明する。図９はＤｉｒｔｙビットクリア命令
の動作を示すフロー図である。
【００８８】本実施の形態では、前記図６のステップＳ
３０４をＣＰＵの命令として実現したものである。Ｄｉ
ｒｔｙビットクリア命令のニモニックとオペランドを以
下に示す。
【００８９】ＤＣＢＤＣ ＠Ｒｎ Ｒｎ：レジスタ名 ＤＣＢＤＣ命令は、図９のＤｉｒｔｙビットクリア命令
ＤＣＢＤＣ ＠Ｒｎの動作のアルゴリズムに表した動作
を行う。
【００９０】すなわち、図９において、Ｄｉｒｔｙビッ
トクリア命令ＤＣＢＤＣ ＠Ｒｎの動作は、まず開始後
（ステップＳ５００）、ステップＳ５０１の対象アドレ
ス取得処理において、ＳＳにＲｎ（アドレス）を代入す
る。
【００９１】さらに、ステップＳ５０２のアドレス分解
処理において、ＴＡＧにＳＳ［３１：１２］、ＩＮＤＥ
ＸにＳＳ［１１：４］、ＯＦＦＳＥＴにＳＳ［３：０］
をそれぞれ代入する。さらに、ステップＳ５０３のキャ
ッシュヒット判別処理において、各ｉ（ｉ＝０，１，
…，Ｎ−１）で第ｉ番目のＷａｙのＩＮＤＥＸ番目のエ
ントリに対して、Ｖａｌｉｄ（ｉ）＝１でＴａｇ＝＝Ｔ
ＡＧのとき、１→Ｈｉｔ（ｉ）、ｉ→Ｊ、Ｖａｌｉｄ
（ｉ）＝０、あるいはＶａｌｉｄ（ｉ）＝１でＴａｇ＝
＝ＴＡＧでないとき、０→Ｈｉｔ（ｉ）、の論理条件に
よりＨｉｔ（ｉ）を求める。そして、ステップＳ５０４
のキャッシュヒット集計処理において、求めたＨｉｔ
（０），Ｈｉｔ（１），…，Ｈｉｔ（Ｎ−１）を論理和
演算し、ＨＩＴに代入する。
【００９２】さらに、ステップＳ５０５のキャッシュヒ
ット判別処理において、ＨＩＴを判別し、ＨＩＴ＝１、
すなわち１つでもヒットしたときは、ステップＳ５０６
のＤｉｒｔｙビットクリア処理において、第Ｊ番目のＷ
ａｙのＩＮＤＥＸ番目のエントリに対し０→Ｄｉｒｔｙ
（Ｊ）の代入を行って終了（ステップＳ５０７）とな
る。また、ＨＩＴ＝０、すなわち１つもヒットしないと
きは、終了となる。
【００９３】従って、前記実施の形態によれば、主記憶
装置の解放した領域に対応するキャッシュエントリのＤ
ｉｒｔｙビットをクリアすることにより、このＤｉｒｔ
ｙビットをクリアしたキャッシュエントリがキャッシュ
に残っている場合に、同一のアドレス範囲にある主記憶
装置の領域を新たに確保し、この領域に最初にデータを
書き込んだ時に、既に当該アドレス範囲に対応するキャ
ッシュエントリがキャッシュに存在するため、ライトア
ロケートする必要がなく、データ転送が発生しない。よ
って、データ転送のための電力消費を発生せず、データ
転送の経路を混雑させて性能を劣化させることもない。
【００９４】また、Ｄｉｒｔｙビットをクリアしたキャ
ッシュエントリがＬＲＵアルゴリズムなどによりキャッ
シュから追い出される場合においても、Ｄｉｒｔｙビッ
トがクリアされているために、キャッシュエントリのデ
ータを主記憶装置に書き戻す必要がなく、書き戻しのた
めのデータ転送が発生しない。よって、データ転送のた
めの電力消費を発生せず、データ転送の経路を混雑させ
て性能を劣化させることもない。
【００９５】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００９６】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００９７】（１）ダイナミックに確保した主記憶装置
の領域を解放するときに、対応するキャッシュエントリ
のＤｉｒｔｙビットをクリアすることで、再度同一領域
を確保した場合に、同一キャッシュエントリにライトア
ロケートが発生しないので、ライトアロケートによるキ
ャッシュメモリと主記憶装置間のデータ転送をなくすこ
とが可能となる。
【００９８】（２）前記（１）により、主記憶装置とキ
ャッシュメモリとの間の不要なデータ転送を削減するこ
とができるので、このデータ転送に伴う電力消費を削減
し、データ転送の経路の混雑を緩和してスループットを
向上させることが可能となる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は本発明の一実施の形態の携帯
電話システムを示す説明図である。
【図２】本発明の一実施の形態において、メインＣＰＵ
とＲＯＭとＲＡＭからなる部分のキャッシュメモリシス
テムを示すブロック図である。
【図３】本発明の一実施の形態において、キャッシュの
構成を示す説明図である。
【図４】本発明の一実施の形態において、キャッシュの
リード動作を示すフロー図である。
【図５】本発明の一実施の形態において、キャッシュの
ライト動作を示すフロー図である。
【図６】本発明の一実施の形態において、動的に確保さ
れる領域のキャッシュ制御方式を示すフロー図である。
【図７】本発明の一実施の形態において、変数の説明図
である。
【図８】本発明の一実施の形態において、メモリ解放命
令の動作を示すフロー図である。
【図９】本発明の一実施の形態において、Ｄｉｒｔｙビ
ットクリア命令の動作を示すフロー図である。
【図１０】本発明の前提として検討した技術において、
スタックの使用方法を示す説明図である。
【図１１】本発明の前提として検討した技術において、
キャッシュの状態を示す説明図である。
【図１２】（ａ）〜（ｄ）は本発明の前提として検討し
た技術および本発明の技術において、ＩＮＤＥＸが０ｘ
Ａ８のキャッシュエントリを示す説明図である。
【符号の説明】
１ メインＣＰＵ ２ 主記憶装置 ３ 外部バス ４ ＲＯＭ ５ ＲＡＭ ６ スタックポインタ １０ データキャッシュ １１ 命令キャッシュ １２ ライトバッファ １３ 制御ユニット １４ 命令バッファ １５ 命令デコードユニット １６ レジスタファイル １７ プログラムカウンタ １８ 演算回路 １９ メモリデータアクセスユニット ２０ ライトバックユニット ２１ バスユニット ２２ 内部アドレスバス ２３ 内部データバス ２４ 外部アドレスバス ２５ 外部データバス ２６ 外部制御信号線 ４０ ＡＤＤＲＥＳＳ ４１ ＴＡＧ ４２ ＩＮＤＥＸ ４３ ＯＦＦＳＥＴ ４４ インデックスデコーダ ４５ Ｔａｇ ４６ Ｖａｌｉｄビット ４７ Ｄｉｒｔｙビット ４８ データブロック ４９ ＬＲＵビット ５０ キャッシュ制御ユニット ６０ ＡＤＤＲＥＳＳ ６１ ＴＡＧ ６２ ＩＮＤＥＸ ６３ ＯＦＦＳＥＴ ６４ Ｗａｙ Ｊ １０１ 無線部 １０２ ベースバンド回路 １０３ ＤＳＰ １０４ Ａ／Ｄ変換器 １０５ ＡＦ回路 １０６ スピーカ １０７ マイク １０８ 操作部・ＣＰＵ １０９ ＬＣＤ １１０ ＬＣＤドライバ １１１ キー入力部 １１２ メインＣＰＵ １１３ ＲＯＭ １１４ ＲＡＭ １１５ フラッシュメモリ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 12/08 ５７９ Ｇ０６Ｆ 12/08 ５７９ 12/12 ５０３ 12/12 ５０３

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 ライトバック方式のキャッシュメモリを
    有し、 前記キャッシュメモリ上に確保した領域のダーティビッ
    トを操作する命令を実行可能とすることを特徴とするキ
    ャッシュメモリシステム。
  2. 【請求項２】 請求項１記載のキャッシュメモリシステ
    ムにおいて、 前記命令はメモリ解放命令であり、このメモリ解放命令
    のニモニックとオペランドは、 ＭＲＥＬ Ｒｎ，ＩＭＭ Ｒｎ：レジスタ名 ＩＭＭ：所定のビット数の即値 であることを特徴とするキャッシュメモリシステム。
  3. 【請求項３】 請求項１記載のキャッシュメモリシステ
    ムにおいて、 前記命令はダーティビットクリア命令であり、このダー
    ティビットクリア命令のニモニックとオペランドは、 ＤＣＢＤＣ ＠Ｒｎ Ｒｎ：はレジスタ名 であることを特徴とするキャッシュメモリシステム。
  4. 【請求項４】 請求項２または３記載のキャッシュメモ
    リシステムにおいて、 前記Ｒｎ：レジスタ名は、スタック領域に動的に確保し
    たメモリ領域を解放するために使用可能なレジスタであ
    ることを特徴とするキャッシュメモリシステム。
  5. 【請求項５】 請求項２または３記載のキャッシュメモ
    リシステムにおいて、 前記Ｒｎ：レジスタ名は、ヒープ領域に動的に確保した
    メモリ領域を解放するために使用可能なレジスタである
    ことを特徴とするキャッシュメモリシステム。
  6. 【請求項６】 請求項１記載のキャッシュメモリシステ
    ムにおいて、 前記命令の実行を指示するプロセッサと、主記憶装置と
    をさらに有し、 前記プロセッサの指示に基づいて前記主記憶装置内の特
    定のアドレスが指す領域を確保して所定のプログラム処
    理を行い、 前記確保した領域を前記キャッシュメモリ上に確保して
    使用した後に、前記プロセッサの指示により前記主記憶
    装置に確保した領域を解放するとき、前記キャッシュメ
    モリ上に確保した領域のダーティビットをクリアするよ
    うに制御することを特徴とするキャッシュメモリシステ
    ム。
  7. 【請求項７】 ライトバック方式のキャッシュメモリを
    有し、 前記キャッシュメモリ上に確保した領域のダーティビッ
    トを操作する命令を実行可能とすることを特徴とするマ
    イクロプロセッサ。
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