JP4860624B2 - 周波数および電圧のスケーリング・アーキテクチャ - Google Patents

周波数および電圧のスケーリング・アーキテクチャ Download PDF

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Description

本発明の実施例は、マイクロプロセッサ・アーキテクチャの分野に関する。より詳しくは、本発明の実施例は、マイクロプロセッサ内の多様な機能ユニットの周波数および動作電圧をスケールするための技術に関する。
マイクロプロセッサの性能への影響を最小限にする一方で、マイクロプロセッサ内での電力の低減を促進するために、プロセッサのクロック周波数を低減させるような先行技術が開発されてきた。これらの先行技術には、プロセッサを多様なクロック・ドメインに分割するアーキテクチャがある。例えば、１つの先行技術は、整数パイプラインのための個別クロック・ドメイン、浮動小数点パイプラインのための個別クロック・ドメイン、およびメモリ・アクセス・ロジックのための個別クロック・ドメインを有する。
個々のクロック・ドメインを各パイプラインおよび／またはメモリ・アクセス・クラスタのために使用することにより、各クロック・ドメインを制御するために必要とされる回路の総量が、プロセッサの性能を維持することへの挑戦となる。
実施例および本発明は、添付図面の図中に制限ではなく例示として示され、そこでは、同様の参照番号は同様の要素を示す。
本発明の実施例は、マイクロプロセッサのための周波数および電圧制御アーキテクチャに関する。より詳しくは、本発明の実施例は、マイクロプロセッサ内の複数のクロック・ドメインにクロックおよび動作電圧を分配し、かつ制御するための技術に関し、それによって、各ドメインの周波数および動作電圧を独立して制御することができる。
図１は、本発明の一実施例に従ったクロックおよび電圧のドメイン・アーキテクチャを示す。図１は、３つの基本のクロック・ドメイン、すなわち、トレース・キャッシュ１０２、分岐予測器１０３、リネーミング・ユニット１０４、解読ユニット１０５、シーケンサ１０６、フリー・リスト１０７、リネーミング・テーブル１０８、およびリオーダ・バッファ（ＲＯＢ）１０９を有するフロント・エンド・ドメイン１０１；メモリ・オーダ・バッファ（ＭＯＢ）１１１、第１レベル・キャッシュ１１２、フィジカル・レジスタ・ファイル１１３、送出キュー１１４、バス・インターフェイス１１６、および実行ユニット１１５を有するいくつかのバック・エンド・ドメイン１１０；および、第２レベル・キャッシュ・メモリ１１９を含むメモリ・ドメインに分割されたプロセッサ・アーキテクチャ１００を示す。一実施例において、バス・インターフェイスは、フロント・サイド・バス・インターフェイスであり、一方、他の実施例では、それはポイント・ツー・ポイント・バス・インターフェイスである。
フロント・エンド・ドメイン、バック・エンド・ドメイン、およびメモリ・ドメインのそれぞれは、多様なクロック・ドメイン間における情報の交換を同期させるために使用する少なくとも１つの先入れ先出し（ＦＩＦＯ）キュー１１７を有する。本発明の一実施例において、少なくともいくつかの同期キューは、プロセッサ内で他の機能を提供するキューであるが、他の実施例では、同期キューは、クロック・ドメイン制御アーキテクチャ専用である。クロック・ドメインに加えて、本発明の１つの実施例は、プロセッサを電圧ドメインに分割し、それらは互いに独立して規制することができる。少なくとも１つの実施例では、クロック・ドメインおよび電圧ドメインは同一であり、同じ機能ユニットを含むが、他の実施例では、クロック・ドメインおよび電圧ドメインは同一ではなく、異なる機能ユニットを含む。
本発明の一実施例において、多様なクロック・ドメイン内の各クロックは、参照クロックと同期される。しかしながら、他の実施例では、各ドメイン・クロックは、他のドメイン・クロックに対して同期されない。さらに、少なくとも１つの実施例では、バック・エンド・ドメインは、「クロスバ」として知られている信号によって相互に通信する。
クロックおよび電圧のドメインの各々を制御するために、本発明の１つの実施例は、ある時間間隔における各ドメインのエネルギーおよび性能を決定することによって、各ドメインのエネルギーと遅延の２乗（「遅延二乗」）との積（以下、「エネルギー遅延二乗積」という。）を最小にすることを試みる。少なくとも１つの実施例において、エネルギーおよび性能は、第１時間間隔中にドメインのエネルギーおよび遅延を計算し、かつ、後続の時間間隔中にドメインのエネルギーおよび遅延を推定することによって、２つの時間間隔において決定される。その後、後続の時間間隔に対する周波数および電圧の対が、第１時間間隔に対するエネルギー遅延二乗積と、後続の時間間隔に対するエネルギー遅延二乗積との間の比を最小にすることによって選択される。
例えば、本発明の一実施例では、間隔ｎ＋１に対するプロセッサが消費するエネルギー「Ｅ」は、次の方程式に従って推定される。
Figure 0004860624
 上記の方程式中、「ＥＦＥ，ｎ」は時間間隔「ｎ」においてフロント・エンド・ドメインで消費されるエネルギーであり、「Ｅｎ＋１」は時間間隔ｎ＋１においてプロセッサ全体で消費されるエネルギーであり、「Ｖｎ＋１」は時間間隔ｎ＋１におけるフロント・エンド・ドメインの動作電圧であり、「Ｖｎ」は時間間隔ｎにおけるフロント・エンド・ドメインの動作電圧である。
フロント・エンド・ドメインの周波数の関数としてのプロセッサの性能は、付与された時間間隔に対するフロント・エンド・ドメインのクロック周波数、命令がフロント・エンドによってフェッチされる速度、およびマイクロオペレーション（解読された命令）が後続のパイプライン・ステージに転送される速度を用いて推定することができる。一実施例において、間隔がｎ＋１のときの性能推定「Ｔｎ＋１」は、次の方程式に従って推定される。
Figure 0004860624
 上記の方程式において、「ｐｎ」はｎ番目の間隔に対するフロント・エンド・キュー内のエントリの平均数であり、「ｂ」は分岐誤予測率である。値「１＋ｂ」はフェッチ・キューがロードされる率のインディケータであり、また、「１−ｐｎ」はキュー内のエントリの平均数のインディケータである。「Ｔｎ」は間隔「ｎ」におけるフロント・エンドの性能であり、「ｆｎ」は間隔ｎにおけるフロント・エンド・ドメインの周波数であり、「ｆｎ＋１」は後続の時間間隔におけるフロント・エンド・ドメインの周波数である。
一旦プロセッサのエネルギーおよび性能が上記の方程式に従って計算されると、一実施例において、フロント・エンド・ドメインの周波数および電圧は、各時間間隔ｎの終わりに、次の時間間隔ｎ＋１のために調整することができる。一実施例において、周波数および電圧の選択は、次の比に従って行われる。
Figure 0004860624
 間隔ｎ＋１のために選択される周波数および電圧は、上記の比を最小にするものである。２またはそれ以上の対が同一の値Ｒになると判明した場合、一実施例では、その後、最小の周波数を有する対が選択される。その後、フロント・エンド・ドメインの周波数および動作電圧は、間隔ｎ＋１に対して適切な値に設定され、そのプロセスは次の間隔のために繰り返される。
各バック・エンド周波数および動作電圧は、各バック・エンド・ドメインの動作電圧および周波数の関数としてプロセッサのエネルギーおよび性能を推定し、かつ、エネルギー性能積の間の比を最小にする周波数および動作電圧を間隔ｎ＋１と間隔ｎとの間で選択することによって、フロント・エンドと同様の方法で推定される。一実施例において、プロセッサのエネルギー「Ｅｎ」は、バック・エンド・ドメインのエネルギー「ＥＢＥ，ｎ」の関数として、次の方程式に従って推定される。
Figure 0004860624
 各バック・エンド・ドメインの周波数の関数としてのプロセッサの性能は、次の方程式に従って各間隔ｎ＋１において計算することができる。
Figure 0004860624
 上記の方程式において、ｍｎは、間隔ｎに対してコミットされたマイクロ・オペレーションの数で分割された第２レベルのキャッシュ・ミスの数であり、Ｌｑ，ｎは、実行ユニットを含む全てのバック・エンド・ドメインのための全てのマイクロ・オペレーション送出キューの平均利用率である。一旦、プロセッサのエネルギーおよび性能が上記の方程式に従って計算されると、一実施例では、バック・エンド・ドメイン周波数および電圧は、各時間間隔の終わりに、次の時間間隔ｎ＋１のために調整することができる。一実施例において、周波数および電圧の選択は、次の比率に従って行われる。
Figure 0004860624
 間隔ｎ＋１に対して選択される周波数および電圧は、上記の比を最小にするものである。２またはそれ以上の対が同一の値Ｒになることが判明した場合、一実施例では最小の周波数を有する対が選択される。その後、バック・エンド・ドメインの周波数および動作電圧は、間隔ｎ＋１に対して適切な値に設定され、そのプロセスは次の間隔に対して繰り返される。
図２は、本発明の一実施例が用いられたフロント・サイド・バス（ＦＳＢ）コンピュータ・システムを示す。プロセッサ２０５は、レベル１（Ｌ１）キャッシュ・メモリ２１０およびメイン・メモリ２１５からのデータにアクセスする。本発明の他の実施例では、キャッシュ・メモリは、レベル２（Ｌ２）キャッシュまたはコンピュータ・システムのメモリの階層内の他のメモリであってもよい。さらに、いくつかの実施例では、図２のコンピュータ・システムは、Ｌ１キャッシュおよびＬ２キャッシュの両方を含み、それらは、コヒーレンシ・データがＬ１キャッシュとＬ２キャッシュとの間で共有される包括的なキャッシュ階層を含む。
本発明の１つの実施例２０６が、図２のプロセッサ内に示される。しかしながら、本発明の他の実施例は、個別のバス・エージェントとしてシステム内の他の装置内で実行されてもよく、あるいは、ハードウェアまたはソフトウェア、またはそれらの組合せでシステムにわたっ分配されてもよい。
メイン・メモリは、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、ハード・ディスク・ドライブ（ＨＤＤ）２２０、または、多様な格納装置および技術を含むネットワーク・インターフェイス２３０を介してコンピュータ・システムから遠隔に位置するメモリ・ソースのような多様なメモリ・ソース内で実行される。キャッシュ・メモリは、プロセッサ内、またはプロセッサのローカル・バス２０７上のようなプロセッサのすぐ近くにある。さらに、キャッシュ・メモリは、シックス・トランジスタ（６Ｔ）セルのような比較的高速のメモリ・セル、またはアクセス速度がほぼ同じか、より速い他のメモリ・セルを含んでもよい。
図２のコンピュータ・システムは、マイクロプロセッサのようなバス・エージェントのポイント・ツー・ポイント（ＰｔＰ）ネットワークであり、それは、ＰｔＰネットワーク上の各エージェントに専用のバス信号によって通信する。それとともに、あるいは少なくともそれと関連して、各バス・エージェントは、少なくとも本発明の１つの実施例２０６であり、格納動作はバス・エージェント間の迅速な方法で促進することができる。
図３は、ポイント・ツー・ポイント（ＰｔＰ）構成内に配置されたコンピュータ・システムを示す。特に、図３は、プロセッサ、メモリ、および入力／出力装置が、複数のポイント・ツー・ポイント・インターフェイスによって相互接続されたシステムを示す。
図３のシステムは、さらに、いくつかのプロセッサを含むが、明瞭化のためにプロセッサ３７０，３８０の２つのみが示される。プロセッサ３７０，３８０は、それぞれ、メモリ２２，２４に接続するためのローカル・メモリ・コントローラ・ハブ（ＭＣＨ）３７２，３８２を含む。プロセッサ３７０，３８０は、ＰｔＰインターフェイス回路３７８，３８８を使用して、ポイント・ツー・ポイント（ＰｔＰ）インターフェイス３５０を介してデータを交換する。プロセッサ３７０，３８０は、それぞれ、ポイント・ツー・ポイント・インターフェイス回路３７６，３９４，３８６，３９８を使用して、個々のＰｔＰインターフェイス３５２，３５４を介してチップセット３９０とデータを交換する。チップセット３９０は、さらに、高性能グラフィックス・インターフェイス３３９を介して高性能グラフィックス回路３３８とデータを交換する。
本発明の少なくとも１つの実施例は、図３のＰｔＰバス・エージェントの各々内のＰｔＰインターフェイス回路内に配置される。しかしながら、本発明の他の実施例は、図３のシステム内の他の回路、論理ユニット、または装置内に存在してもよい。さらに、本発明の他の実施例は、いくつかの回路、論理ユニット、または図３に図示された装置の全体にわたって分配されてもよい。
本発明は、例示としての実施例に関して記述されたが、これらの記述は、制限的な意味に解することを意図していない。他の実施例と同様に、本実施例の多様な修正は、本発明に関連する当業者にとって明らかであるが、本発明の精神および範囲内であると認められる。
本発明の一実施例に従ったクロックおよび電圧スケーリング・アーキテクチャを示す。 本発明の一実施例が使用されたフロント・サイド・バス・コンピュータ・システムを示す。 本発明の一実施例が使用されたポイント・ツー・ポイント・コンピュータ・システムを示す。

Claims (28)

  1. プロセッサにおいて、
    第１クロック信号周波数および第１動作電圧を有する第１クロック・ドメインと、
    第２クロック信号周波数および第２動作電圧を有する第２クロック・ドメインと、
    第３クロック信号周波数および第３動作電圧を有する第３クロック・ドメインと、から構成され、
    前記プロセッサは、前記第１および第２クロック・ドメインのクロック信号周波数および動作電圧をエネルギー遅延二乗積の比を最小にすることに従って制御し、前記比の分母は、第１時間間隔に対する前記エネルギー遅延二乗積であり、前記比の分子は、第２時間間隔に対する前記エネルギー遅延二乗積であり、前記第１時間間隔は前記第２時間間隔に先行しており、前記第１時間間隔に対する前記エネルギー遅延二乗積は計算され、かつ前記第２時間間隔に対する前記エネルギー遅延二乗積は推定される、
    ことを特徴とするプロセッサ。
  2. 前記第１クロック・ドメインは、命令デコーダ、リネーミング・ユニット、シーケンサ、リオーダ・バッファ、および分岐予測ユニットを含むことを特徴とする請求項１記載のプロセッサ。
  3. 前記第２クロック・ドメインは、実行ユニット、レジスタ・ファイル、および送出キューを含むことを特徴とする請求項１記載のプロセッサ。
  4. 前記第３クロック・ドメインは、第２レベル・キャッシュ・メモリを含むことを特徴とする請求項１記載のプロセッサ。
  5. 各クロック・ドメインは、前記クロック・ドメイン間の動作を同期させるための先入れ先出しキューを含むことを特徴とする請求項１記載のプロセッサ。
  6. 第４および第５動作電圧を有する第４および第５クロック・ドメインをさらに含み、前記第２、第４、および第５のクロック・ドメインは、クロスバを介して相互間で情報を通信することができることを特徴とする請求項１記載のプロセッサ。
  7. 前記第４または第５クロック・ドメインは、第１レベル・キャッシュ・メモリおよびメモリ・オーダ・バッファを含むことを特徴とする請求項６記載のプロセッサ。
  8. プロセッサによって実行される方法において、
    第１時間間隔に対してプロセッサのクロック・ドメインのエネルギーおよび遅延を決定する段階と、
    第２時間間隔に対して前記プロセッサのクロック・ドメインのエネルギーおよび遅延を決定する段階であって、前記第２時間間隔は、前記第１時間間隔よりも後である、段階と、
    前記プロセッサのロジックの第１グループにおける動作電圧およびクロック信号周波数を調整し、前記第２時間間隔に対するエネルギー遅延二乗積と、前記第１時間間隔に対するエネルギー遅延二乗積との比を最小にする段階とから構成され、
    前記第１時間間隔に対する前記エネルギー遅延二乗積は計算され、かつ前記第２時間間隔に対する前記エネルギー遅延二乗積は推定される、
    ことを特徴とする方法。
  9. 前記プロセッサのロジックの前記第１グループは、前記プロセッサ内の複数のクロック・ドメインの１つであることを特徴とする請求項８記載の方法。
  10. 前記第１および第２時間間隔に対するエネルギーおよび遅延を決定する前記段階、および、動作電圧およびクロック信号周波数を調整する前記段階は、互いに独立して、前記複数のクロック・ドメインのそれぞれのために実行されることを特徴とする請求項９記載の方法。
  11. 前記複数のクロック・ドメインは、参照クロック信号に依存することを特徴とする請求項１０記載の方法。
  12. 前記複数のクロック・ドメインは、少なくとも一部が、前記複数のクロック・ドメインに対応する複数の先入れ先出し（ＦＩＦＯ）キューを介して同期されることを特徴とする請求項１１記載の方法。
  13. 前記複数のクロック・ドメインは、フロント・エンド・ドメイン、バック・エンド・ドメイン、および第２レベル・キャッシュ・メモリ・ドメインを含むことを特徴とする請求項１２記載の方法。
  14. 前記フロント・エンド・ドメインは、命令デコーダ、リネーミング・ユニット、シーケンサ、リオーダ・バッファ、および分岐予測ユニットを含むことを特徴とする請求項１３記載の方法。
  15. 前記バック・エンド・ドメインは、実行ユニット、レジスタ・ファイル、および送出キューを含むことを特徴とする請求項１３記載の方法。
  16. 前記バック・エンド・ドメインは、メモリ・オーダ・バッファおよび第１レベル・キャッシュ・メモリを含むことを特徴とする請求項１３記載の方法。
  17. 複数の命令を格納するためのメモリと、
    複数の独立したクロック周波数および独立した動作電圧を有する複数のクロック・ドメインを含むプロセッサであって、前記プロセッサは、第１時間間隔に対応するエネルギー遅延二乗積と、前記第１時間間隔より後の第２時間間隔に対応するエネルギー遅延二乗積との比が前記複数のクロック・ドメインのそれぞれに対して最小になるように、前記複数の独立したクロック周波数および独立した動作電圧を調整し、前記第１時間間隔に対する前記エネルギー遅延二乗積を計算し、かつ前記第２時間間隔に対する前記エネルギー遅延二乗積を推定する、プロセッサと、
    から構成されることを特徴とするシステム。
  18. 前記複数のクロック・ドメインは、複数のプロセッサ・パイプライン・ステージ内で複数の関数を実行するための複数の機能ユニットを含むことを特徴とする請求項１７記載のシステム。
  19. 前記複数のクロック・ドメインは、フロント・エンド・ドメインを含み、前記フロント・エンド・ドメインは、命令デコーダを含むことを特徴とする請求項１８記載のシステム。
  20. 前記複数のクロック・ドメインは、バック・エンド・ドメインを含み、前記バック・エンド・ドメインは、前記複数の命令を実行するための実行ユニットを含むことを特徴とする請求項１９記載のシステム。
  21. 前記複数のクロック・ドメインは、メモリ・ドメインを含み、前記メモリ・ドメインは、第２レベル・キャッシュ・メモリを含むことを特徴とする請求項２０記載のシステム。
  22. 前記複数のクロック・ドメインは、バック・エンド・ドメインを含み、前記バック・エンド・ドメインは、メモリ・オーダリング・バッファおよび第１レベル・キャッシュ・メモリを含むことを特徴とする請求項１９記載のシステム。
  23. 前記複数のクロック・ドメインのそれぞれは、前記対応するドメインが前記データ上で動作することができるまで、前記複数の命令に関連する格納データを一時的に格納するための少なくとも１つの先入れ先出しキューを含むことを特徴とする請求項２２記載のシステム。
  24. 前記バック・エンド・ドメインは、前記複数の命令を実行するための複数の実行ユニット、および、それを通って前記複数の実行ユニット間で情報を通信するための複数のクロスバを含むことを特徴とする請求項２３記載のシステム。
  25. 命令のセットがその上に格納された機械読取り可能な媒体であって、それがプロセッサによって実行されたとき、前記プロセッサは、
    第１時間間隔に対するプロセッサのクロック・ドメインのエネルギーおよび遅延を決定する段階と、
    第２時間間隔に対する前記プロセッサのクロック・ドメインのエネルギーおよび遅延を決定する段階であって、前記第２時間間隔は、前記第１時間間隔より後である、段階と、
    前記プロセッサのロジックの第１グループにおける動作電圧およびクロック信号周波数を調整し、その結果、前記第２時間間隔に対するエネルギー遅延二乗積と、前記第１時間間隔に対するエネルギー遅延二乗積との比が最小にされる段階と、
    を含む方法を実行することを特徴とする機械読取り可能な媒体。
  26. 前記第２時間間隔に対する前記エネルギーと遅延との積と、前記第１時間間隔に対する前記エネルギーと遅延との積の比が最小にされることを特徴とする請求項２５記載の機械読取り可能な媒体。
  27. 前記プロセッサのロジックの第１グループは、前記プロセッサ内の複数のクロック・ドメインの１つであることを特徴とする請求項２６記載の機械読取り可能な媒体。
  28. 前記第１および第２時間間隔に対するエネルギーおよび遅延を決定する前記段階、および、動作電圧およびクロック信号周波数を調整する前記段階は、相互に独立して前記複数のクロック・ドメインのそれぞれに対して実行されることを特徴とする請求項２７記載の機械読取り可能な媒体。
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US10/999,786 2004-11-29
US10/999,786 US7434073B2 (en) 2004-11-29 2004-11-29 Frequency and voltage scaling architecture
PCT/US2005/041392 WO2006057865A2 (en) 2004-11-29 2005-11-14 A frequency and voltage scaling architecture

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2011188311A Division JP5159931B2 (ja) 2004-11-29 2011-08-31 周波数および電圧のスケーリング・アーキテクチャ

Publications (3)

Publication Number Publication Date
JP2008515065A JP2008515065A (ja) 2008-05-08
JP2008515065A5 JP2008515065A5 (ja) 2011-10-27
JP4860624B2 true JP4860624B2 (ja) 2012-01-25

Family

ID=35976476

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2007533796A Expired - Fee Related JP4860624B2 (ja) 2004-11-29 2005-11-14 周波数および電圧のスケーリング・アーキテクチャ
JP2011188311A Expired - Fee Related JP5159931B2 (ja) 2004-11-29 2011-08-31 周波数および電圧のスケーリング・アーキテクチャ

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JP2011188311A Expired - Fee Related JP5159931B2 (ja) 2004-11-29 2011-08-31 周波数および電圧のスケーリング・アーキテクチャ

Country Status (6)

Country Link
US (4) US7434073B2 (ja)
JP (2) JP4860624B2 (ja)
CN (1) CN100593155C (ja)
DE (1) DE112005002416B4 (ja)
GB (2) GB2432939B (ja)
WO (1) WO2006057865A2 (ja)

Families Citing this family (130)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050195183A1 (en) * 2004-03-03 2005-09-08 Anderson Michael H. Clock control for a graphics processor
US7434073B2 (en) 2004-11-29 2008-10-07 Intel Corporation Frequency and voltage scaling architecture
US8799687B2 (en) 2005-12-30 2014-08-05 Intel Corporation Method, apparatus, and system for energy efficiency and energy conservation including optimizing C-state selection under variable wakeup rates
US8386712B2 (en) * 2006-10-04 2013-02-26 International Business Machines Corporation Structure for supporting simultaneous storage of trace and standard cache lines
US20080250206A1 (en) * 2006-10-05 2008-10-09 Davis Gordon T Structure for using branch prediction heuristics for determination of trace formation readiness
US7934081B2 (en) * 2006-10-05 2011-04-26 International Business Machines Corporation Apparatus and method for using branch prediction heuristics for determination of trace formation readiness
US7587621B2 (en) * 2006-11-08 2009-09-08 International Business Machines Corporation Computer system management and throughput maximization in the presence of power constraints
US8806491B2 (en) 2007-12-31 2014-08-12 Intel Corporation Thread migration to improve power efficiency in a parallel processing environment
US7930574B2 (en) * 2007-12-31 2011-04-19 Intel Corporation Thread migration to improve power efficiency in a parallel processing environment
CN101946219B (zh) * 2008-02-20 2013-03-20 惠普开发有限公司 具有两个参考时钟的转接驱动器及其操作方法
US8566618B2 (en) * 2009-10-05 2013-10-22 International Business Machines Corporation Reliable setting of voltage and frequency in a microprocessor
TW201122753A (en) * 2009-12-29 2011-07-01 Ind Tech Res Inst Voltage scaling systems
CN102314208B (zh) * 2010-06-30 2016-08-03 重庆重邮信科通信技术有限公司 一种动态调整嵌入式设备频率电压的方法及装置
US8943334B2 (en) 2010-09-23 2015-01-27 Intel Corporation Providing per core voltage and frequency control
CN102445953B (zh) * 2010-09-30 2016-08-03 重庆重邮信科通信技术有限公司 一种嵌入式设备时钟源的调整方法
US9069555B2 (en) 2011-03-21 2015-06-30 Intel Corporation Managing power consumption in a multi-core processor
US8892924B2 (en) 2011-05-31 2014-11-18 Intel Corporation Reducing power consumption of uncore circuitry of a processor
US8793515B2 (en) 2011-06-27 2014-07-29 Intel Corporation Increasing power efficiency of turbo mode operation in a processor
US8769316B2 (en) 2011-09-06 2014-07-01 Intel Corporation Dynamically allocating a power budget over multiple domains of a processor
US8688883B2 (en) 2011-09-08 2014-04-01 Intel Corporation Increasing turbo mode residency of a processor
US8914650B2 (en) 2011-09-28 2014-12-16 Intel Corporation Dynamically adjusting power of non-core processor circuitry including buffer circuitry
US9074947B2 (en) 2011-09-28 2015-07-07 Intel Corporation Estimating temperature of a processor core in a low power state without thermal sensor information
US8954770B2 (en) 2011-09-28 2015-02-10 Intel Corporation Controlling temperature of multiple domains of a multi-domain processor using a cross domain margin
US9026815B2 (en) 2011-10-27 2015-05-05 Intel Corporation Controlling operating frequency of a core domain via a non-core domain of a multi-domain processor
US8832478B2 (en) 2011-10-27 2014-09-09 Intel Corporation Enabling a non-core domain to control memory bandwidth in a processor
US8943340B2 (en) 2011-10-31 2015-01-27 Intel Corporation Controlling a turbo mode frequency of a processor
US9158693B2 (en) 2011-10-31 2015-10-13 Intel Corporation Dynamically controlling cache size to maximize energy efficiency
US8972763B2 (en) 2011-12-05 2015-03-03 Intel Corporation Method, apparatus, and system for energy efficiency and energy conservation including determining an optimal power state of the apparatus based on residency time of non-core domains in a power saving state
US9239611B2 (en) 2011-12-05 2016-01-19 Intel Corporation Method, apparatus, and system for energy efficiency and energy conservation including balancing power among multi-frequency domains of a processor based on efficiency rating scheme
US9052901B2 (en) 2011-12-14 2015-06-09 Intel Corporation Method, apparatus, and system for energy efficiency and energy conservation including configurable maximum processor current
US9372524B2 (en) 2011-12-15 2016-06-21 Intel Corporation Dynamically modifying a power/performance tradeoff based on processor utilization
US9098261B2 (en) 2011-12-15 2015-08-04 Intel Corporation User level control of power management policies
WO2013137859A1 (en) 2012-03-13 2013-09-19 Intel Corporation Providing energy efficient turbo operation of a processor
WO2013137860A1 (en) 2012-03-13 2013-09-19 Intel Corporation Dynamically computing an electrical design point (edp) for a multicore processor
US9323316B2 (en) 2012-03-13 2016-04-26 Intel Corporation Dynamically controlling interconnect frequency in a processor
US8612650B1 (en) * 2012-03-13 2013-12-17 Western Digital Technologies, Inc. Virtual extension of buffer to reduce buffer overflow during tracing
CN104204825B (zh) 2012-03-30 2017-06-27 英特尔公司 动态测量处理器中的功耗
CN102707930B (zh) * 2012-04-26 2015-04-08 苏州睿云智芯微电子有限公司 寄存器换名系统及方法
US10185566B2 (en) 2012-04-27 2019-01-22 Intel Corporation Migrating tasks between asymmetric computing elements of a multi-core processor
US9063727B2 (en) 2012-08-31 2015-06-23 Intel Corporation Performing cross-domain thermal control in a processor
US8984313B2 (en) 2012-08-31 2015-03-17 Intel Corporation Configuring power management functionality in a processor including a plurality of cores by utilizing a register to store a power domain indicator
US9342122B2 (en) 2012-09-17 2016-05-17 Intel Corporation Distributing power to heterogeneous compute elements of a processor
US9423858B2 (en) 2012-09-27 2016-08-23 Intel Corporation Sharing power between domains in a processor package using encoded power consumption information from a second domain to calculate an available power budget for a first domain
US9575543B2 (en) 2012-11-27 2017-02-21 Intel Corporation Providing an inter-arrival access timer in a processor
US9183144B2 (en) 2012-12-14 2015-11-10 Intel Corporation Power gating a portion of a cache memory
US9405351B2 (en) 2012-12-17 2016-08-02 Intel Corporation Performing frequency coordination in a multiprocessor system
US9292468B2 (en) 2012-12-17 2016-03-22 Intel Corporation Performing frequency coordination in a multiprocessor system based on response timing optimization
US9235252B2 (en) 2012-12-21 2016-01-12 Intel Corporation Dynamic balancing of power across a plurality of processor domains according to power policy control bias
US9075556B2 (en) 2012-12-21 2015-07-07 Intel Corporation Controlling configurable peak performance limits of a processor
US9164565B2 (en) 2012-12-28 2015-10-20 Intel Corporation Apparatus and method to manage energy usage of a processor
US9081577B2 (en) 2012-12-28 2015-07-14 Intel Corporation Independent control of processor core retention states
US9335803B2 (en) 2013-02-15 2016-05-10 Intel Corporation Calculating a dynamically changeable maximum operating voltage value for a processor based on a different polynomial equation using a set of coefficient values and a number of current active cores
US9367114B2 (en) 2013-03-11 2016-06-14 Intel Corporation Controlling operating voltage of a processor
US9389871B2 (en) 2013-03-15 2016-07-12 Intel Corporation Combined floating point multiplier adder with intermediate rounding logic
US9513688B2 (en) 2013-03-16 2016-12-06 Intel Corporation Measurement of performance scalability in a microprocessor
US9395784B2 (en) 2013-04-25 2016-07-19 Intel Corporation Independently controlling frequency of plurality of power domains in a processor system
US9377841B2 (en) 2013-05-08 2016-06-28 Intel Corporation Adaptively limiting a maximum operating frequency in a multicore processor
US9823719B2 (en) 2013-05-31 2017-11-21 Intel Corporation Controlling power delivery to a processor via a bypass
US9471088B2 (en) 2013-06-25 2016-10-18 Intel Corporation Restricting clock signal delivery in a processor
US9348401B2 (en) 2013-06-25 2016-05-24 Intel Corporation Mapping a performance request to an operating frequency in a processor
US9348407B2 (en) 2013-06-27 2016-05-24 Intel Corporation Method and apparatus for atomic frequency and voltage changes
US9377836B2 (en) 2013-07-26 2016-06-28 Intel Corporation Restricting clock signal delivery based on activity in a processor
US9495001B2 (en) 2013-08-21 2016-11-15 Intel Corporation Forcing core low power states in a processor
US9329663B2 (en) 2013-09-09 2016-05-03 Apple Inc. Processor power and performance manager
US10386900B2 (en) 2013-09-24 2019-08-20 Intel Corporation Thread aware power management
US9405345B2 (en) 2013-09-27 2016-08-02 Intel Corporation Constraining processor operation based on power envelope information
US9594560B2 (en) 2013-09-27 2017-03-14 Intel Corporation Estimating scalability value for a specific domain of a multicore processor based on active state residency of the domain, stall duration of the domain, memory bandwidth of the domain, and a plurality of coefficients based on a workload to execute on the domain
US9494998B2 (en) 2013-12-17 2016-11-15 Intel Corporation Rescheduling workloads to enforce and maintain a duty cycle
US9459689B2 (en) 2013-12-23 2016-10-04 Intel Corporation Dyanamically adapting a voltage of a clock generation circuit
US9323525B2 (en) 2014-02-26 2016-04-26 Intel Corporation Monitoring vector lane duty cycle for dynamic optimization
US9665153B2 (en) 2014-03-21 2017-05-30 Intel Corporation Selecting a low power state based on cache flush latency determination
US10108454B2 (en) 2014-03-21 2018-10-23 Intel Corporation Managing dynamic capacitance using code scheduling
US9760158B2 (en) 2014-06-06 2017-09-12 Intel Corporation Forcing a processor into a low power state
US10417149B2 (en) 2014-06-06 2019-09-17 Intel Corporation Self-aligning a processor duty cycle with interrupts
US9606602B2 (en) 2014-06-30 2017-03-28 Intel Corporation Method and apparatus to prevent voltage droop in a computer
US9513689B2 (en) 2014-06-30 2016-12-06 Intel Corporation Controlling processor performance scaling based on context
US9575537B2 (en) 2014-07-25 2017-02-21 Intel Corporation Adaptive algorithm for thermal throttling of multi-core processors with non-homogeneous performance states
US9760136B2 (en) 2014-08-15 2017-09-12 Intel Corporation Controlling temperature of a system memory
US9671853B2 (en) 2014-09-12 2017-06-06 Intel Corporation Processor operating by selecting smaller of requested frequency and an energy performance gain (EPG) frequency
US20160077545A1 (en) * 2014-09-17 2016-03-17 Advanced Micro Devices, Inc. Power and performance management of asynchronous timing domains in a processing device
US10339023B2 (en) 2014-09-25 2019-07-02 Intel Corporation Cache-aware adaptive thread scheduling and migration
US9977477B2 (en) 2014-09-26 2018-05-22 Intel Corporation Adapting operating parameters of an input/output (IO) interface circuit of a processor
US10248180B2 (en) 2014-10-16 2019-04-02 Futurewei Technologies, Inc. Fast SMP/ASMP mode-switching hardware apparatus for a low-cost low-power high performance multiple processor system
US10928882B2 (en) 2014-10-16 2021-02-23 Futurewei Technologies, Inc. Low cost, low power high performance SMP/ASMP multiple-processor system
US9952650B2 (en) * 2014-10-16 2018-04-24 Futurewei Technologies, Inc. Hardware apparatus and method for multiple processors dynamic asymmetric and symmetric mode switching
US9684360B2 (en) 2014-10-30 2017-06-20 Intel Corporation Dynamically controlling power management of an on-die memory of a processor
US9703358B2 (en) 2014-11-24 2017-07-11 Intel Corporation Controlling turbo mode frequency operation in a processor
US9710043B2 (en) 2014-11-26 2017-07-18 Intel Corporation Controlling a guaranteed frequency of a processor
US20160147280A1 (en) 2014-11-26 2016-05-26 Tessil Thomas Controlling average power limits of a processor
US10048744B2 (en) 2014-11-26 2018-08-14 Intel Corporation Apparatus and method for thermal management in a multi-chip package
US10877530B2 (en) 2014-12-23 2020-12-29 Intel Corporation Apparatus and method to provide a thermal parameter report for a multi-chip package
US20160224098A1 (en) 2015-01-30 2016-08-04 Alexander Gendler Communicating via a mailbox interface of a processor
US9639134B2 (en) 2015-02-05 2017-05-02 Intel Corporation Method and apparatus to provide telemetry data to a power controller of a processor
US9910481B2 (en) 2015-02-13 2018-03-06 Intel Corporation Performing power management in a multicore processor
US10234930B2 (en) 2015-02-13 2019-03-19 Intel Corporation Performing power management in a multicore processor
US9874922B2 (en) 2015-02-17 2018-01-23 Intel Corporation Performing dynamic power control of platform devices
US9842082B2 (en) 2015-02-27 2017-12-12 Intel Corporation Dynamically updating logical identifiers of cores of a processor
US9710054B2 (en) 2015-02-28 2017-07-18 Intel Corporation Programmable power management agent
US9760160B2 (en) 2015-05-27 2017-09-12 Intel Corporation Controlling performance states of processing engines of a processor
US9710041B2 (en) 2015-07-29 2017-07-18 Intel Corporation Masking a power state of a core of a processor
KR102387466B1 (ko) 2015-09-18 2022-04-15 삼성전자주식회사 반도체 장치
US10001822B2 (en) 2015-09-22 2018-06-19 Intel Corporation Integrating a power arbiter in a processor
US9983644B2 (en) 2015-11-10 2018-05-29 Intel Corporation Dynamically updating at least one power management operational parameter pertaining to a turbo mode of a processor for increased performance
US9910470B2 (en) 2015-12-16 2018-03-06 Intel Corporation Controlling telemetry data communication in a processor
US10146286B2 (en) 2016-01-14 2018-12-04 Intel Corporation Dynamically updating a power management policy of a processor
US10289188B2 (en) 2016-06-21 2019-05-14 Intel Corporation Processor having concurrent core and fabric exit from a low power state
US10324519B2 (en) 2016-06-23 2019-06-18 Intel Corporation Controlling forced idle state operation in a processor
US10281975B2 (en) 2016-06-23 2019-05-07 Intel Corporation Processor having accelerated user responsiveness in constrained environment
US10379596B2 (en) 2016-08-03 2019-08-13 Intel Corporation Providing an interface for demotion control information in a processor
US10379904B2 (en) 2016-08-31 2019-08-13 Intel Corporation Controlling a performance state of a processor using a combination of package and thread hint information
US10234920B2 (en) 2016-08-31 2019-03-19 Intel Corporation Controlling current consumption of a processor based at least in part on platform capacitance
US10423206B2 (en) 2016-08-31 2019-09-24 Intel Corporation Processor to pre-empt voltage ramps for exit latency reductions
US10168758B2 (en) 2016-09-29 2019-01-01 Intel Corporation Techniques to enable communication between a processor and voltage regulator
US10290289B2 (en) * 2017-04-01 2019-05-14 Intel Corporation Adaptive multibit bus for energy optimization
US10429919B2 (en) 2017-06-28 2019-10-01 Intel Corporation System, apparatus and method for loose lock-step redundancy power management
WO2019040054A1 (en) 2017-08-23 2019-02-28 Intel Corporation SYSTEM, APPARATUS, AND METHOD FOR ADAPTIVE OPERATING VOLTAGE IN A USER-PROGRAMMED (FPGA) PREDIFFUSED NETWORK
US10620266B2 (en) 2017-11-29 2020-04-14 Intel Corporation System, apparatus and method for in-field self testing in a diagnostic sleep state
US10620682B2 (en) 2017-12-21 2020-04-14 Intel Corporation System, apparatus and method for processor-external override of hardware performance state control of a processor
US10620969B2 (en) 2018-03-27 2020-04-14 Intel Corporation System, apparatus and method for providing hardware feedback information in a processor
US10739844B2 (en) 2018-05-02 2020-08-11 Intel Corporation System, apparatus and method for optimized throttling of a processor
US10955899B2 (en) 2018-06-20 2021-03-23 Intel Corporation System, apparatus and method for responsive autonomous hardware performance state control of a processor
US10976801B2 (en) 2018-09-20 2021-04-13 Intel Corporation System, apparatus and method for power budget distribution for a plurality of virtual machines to execute on a processor
US10860083B2 (en) 2018-09-26 2020-12-08 Intel Corporation System, apparatus and method for collective power control of multiple intellectual property agents and a shared power rail
US11656676B2 (en) 2018-12-12 2023-05-23 Intel Corporation System, apparatus and method for dynamic thermal distribution of a system on chip
US11256657B2 (en) 2019-03-26 2022-02-22 Intel Corporation System, apparatus and method for adaptive interconnect routing
US11442529B2 (en) 2019-05-15 2022-09-13 Intel Corporation System, apparatus and method for dynamically controlling current consumption of processing circuits of a processor
US11698812B2 (en) 2019-08-29 2023-07-11 Intel Corporation System, apparatus and method for providing hardware state feedback to an operating system in a heterogeneous processor
US11366506B2 (en) 2019-11-22 2022-06-21 Intel Corporation System, apparatus and method for globally aware reactive local power control in a processor
US11132201B2 (en) 2019-12-23 2021-09-28 Intel Corporation System, apparatus and method for dynamic pipeline stage control of data path dominant circuitry of an integrated circuit
US11921564B2 (en) 2022-02-28 2024-03-05 Intel Corporation Saving and restoring configuration and status information with reduced latency

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003006179A (ja) * 2001-06-19 2003-01-10 Hitachi Ltd 半導体装置および半導体装置の動作モード制御方法
WO2003021426A2 (en) * 2001-08-29 2003-03-13 Analog Devices Inc. Method and apparatus for timing and event processing in wireless systems
WO2004066092A2 (en) * 2003-01-23 2004-08-05 University Of Rochester Multiple clock domain microprocessor

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08202549A (ja) * 1995-01-30 1996-08-09 Mitsubishi Electric Corp データ処理装置
FR2752312B1 (fr) * 1996-08-07 1998-10-30 Motorola Semiconducteurs Procede et circuit permettant d'ajuster dynamiquement la tension d'alimentation et, ou bien, la frequence du signal d'horloge dans un circuit numerique
US6684298B1 (en) * 2000-11-09 2004-01-27 University Of Rochester Dynamic reconfigurable memory hierarchy
US6990598B2 (en) * 2001-03-21 2006-01-24 Gallitzin Allegheny Llc Low power reconfigurable systems and methods
JP4085622B2 (ja) * 2001-11-28 2008-05-14 日本電気株式会社 集積回路構成判定装置及びその方法並びにプログラム
US7076681B2 (en) * 2002-07-02 2006-07-11 International Business Machines Corporation Processor with demand-driven clock throttling power reduction
US7093147B2 (en) * 2003-04-25 2006-08-15 Hewlett-Packard Development Company, L.P. Dynamically selecting processor cores for overall power efficiency
KR100992177B1 (ko) * 2003-05-07 2010-11-04 모사이드 테크놀로지스 코포레이션 파워 아일랜드를 사용한 집적 회로의 파워 관리
US7194643B2 (en) 2003-09-29 2007-03-20 Intel Corporation Apparatus and method for an energy efficient clustered micro-architecture
US7174469B2 (en) * 2003-09-30 2007-02-06 International Business Machines Corporation Processor power and energy management
US7903116B1 (en) * 2003-10-27 2011-03-08 Nvidia Corporation Method, apparatus, and system for adaptive performance level management of a graphics system
US7809932B1 (en) * 2004-03-22 2010-10-05 Altera Corporation Methods and apparatus for adapting pipeline stage latency based on instruction type
US20060064606A1 (en) * 2004-09-21 2006-03-23 International Business Machines Corporation A method and apparatus for controlling power consumption in an integrated circuit
US7434073B2 (en) 2004-11-29 2008-10-07 Intel Corporation Frequency and voltage scaling architecture
US7490254B2 (en) 2005-08-02 2009-02-10 Advanced Micro Devices, Inc. Increasing workload performance of one or more cores on multiple core processors
US7949887B2 (en) 2006-11-01 2011-05-24 Intel Corporation Independent power control of processing cores
US20110106282A1 (en) 2009-07-23 2011-05-05 Corevalus Systems, Llc Audio Processing Utilizing a Dedicated CPU Core and a Real Time OS
US8321705B2 (en) 2009-10-13 2012-11-27 Advanced Micro Devices, Inc. Dynamic table look-up based voltage regulator control

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003006179A (ja) * 2001-06-19 2003-01-10 Hitachi Ltd 半導体装置および半導体装置の動作モード制御方法
WO2003021426A2 (en) * 2001-08-29 2003-03-13 Analog Devices Inc. Method and apparatus for timing and event processing in wireless systems
WO2004066092A2 (en) * 2003-01-23 2004-08-05 University Of Rochester Multiple clock domain microprocessor

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