JPH08202549A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 主電源電圧は比較的低電圧とし、主動作周波
数は比較的低周波数とし、機能ブロック単位でその処理
内容に従って処理速度と電源電圧とを上昇させ、特にパ
イプライン処理を行なうデータ処理装置ではパイプライ
ンステージの処理内容に従ってそれに対応する機能ブロ
ックの処理速度と電源電圧とを上昇させることにより、
低消費電力且つ高速動作可能なデータ処理装置を提供す
る。 【構成】 高速処理が必要な命令実行部103 に対して他
の命令フェッチ部101,命令デコード部102 より高周波数
の副動作クロックCLKiを供給する。その際の副動作クロ
ックCLKiの周波数は副動作クロックCLKiが供給される命
令実行部103 での１命令の処理が他の命令フェッチ部10
1 , 命令デコード部102 に供給される主動作クロックCL
Koの１クロックサイクルで完了するような周波数とす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理装置、特にパ
イプライン処理機能を有するデータ処理装置に関し、更
に詳述すれば、低消費電力且つ高速動作可能なデータ処
理装置に関する。

【０００２】

【従来の技術】データ処理装置の高速化のための技術と
してパイプライン処理が知られている。パイプライン処
理とは、各命令の処理を命令コードのフェッチ，命令コ
ードのデコード，オペランドアドレスの計算，実際の演
算，演算結果の格納等のステージに分割し、各ステージ
での処理をそれぞれ独立した機能ブロックで実行するこ
とにより、連続する命令をそれぞれのステージで順次的
に処理可能として見掛け上は複数の命令を同時に処理す
る技術である。

【０００３】ここで一例として、従来のパイプライン処
理機能を有するデータ処理装置の動作について以下に説
明する。なお、以下の説明では従来のデータ処理装置は
命令フェッチステージ, 命令デコードステージ及び命令
実行ステージの３ステージでパイプライン処理を実行
し、またそれによって処理可能な命令としてデータ転送
命令MOV と乗算命令MUL とを処理する場合を例とする。

【０００４】命令MOV はデータ処理装置内のレジスタR1
に格納されているデータをデータ処理装置内のレジスタ
R2へ転送して格納する命令であり、命令フェッチ, 命令
デコード, 命令実行 (データ転送) がそれぞれ１ステッ
プで、合計３ステップで実行される。また、命令MUL は
レジスタR1に格納されているデータとレジスタR2に格納
されているデータとを乗算してレジスタR1に格納する命
令であり、命令フェッチ, 命令デコードはそれぞれ１ス
テップで、命令実行 (乗算) は４ステップで、合計６ス
テップで実行される。

【０００５】図５は上述のような命令MUL と命令MOV と
を従来のパイプライン処理機能を有するデータ処理装置
が引き続いて実行する場合の処理シーケンスを示す模式
図である。図５においては、横方向にパイプライン処理
のステージ、即ち命令フェッチステージ, 命令デコード
ステージ及び命令実行ステージを示し、縦方向に動作ク
ロックCLK のクロックサイクルを示す。

【０００６】まず、クロックサイクルCS１における命令
フェッチステージでの処理により、命令MUL の命令コー
ドが外部メモリからフェッチされる。

【０００７】クロックサイクルCS２における命令デコー
ドステージでの処理により、命令MUL の命令コードがデ
コードされる。この結果、制御コードが命令デコードス
テージから命令実行ステージへ出力される。またこのク
ロックサイクルCS２においては命令フェッチステージで
の処理により、命令MUL の次の命令MOV の命令コードが
外部メモリからフェッチされる。

【０００８】次のクロックサイクルCS３では命令実行ス
テージでの処理により、命令MUL が処理される。具体的
には、先のクロックサイクルCS２での命令デコードステ
ージでの処理により出力された制御コードに従って、命
令実行ステージでの処理、即ち乗算が実行される。従っ
てこの場合には、命令実行ステージでは４ステップの乗
算の処理を動作クロックCLK の４クロックサイクル、即
ちクロックサイクルCS３からCS６までの４クロックサイ
クルの時間で実行する。

【０００９】なお、このクロックサイクルCS３において
は命令デコードステージでの処理により、命令MUL の次
の命令MOV の命令コードが命令デコード部102 でデコー
ドされる。しかし、命令MUL の命令実行ステージでの処
理はクロックサイクルCS6 までを要するため、命令MOV
の命令実行ステージでの処理はそれまで待機状態にな
る。

【００１０】命令実行ステージでのクロックサイクルCS
３からCSまでの命令コードMUL の乗算の処理が終了する
と、次のクロックサイクルCS７においては次の命令MOV
の制御コードが命令実行ステージに与えられる。この場
合には、命令MOV の命令実行ステージでの処理は１ステ
ップで済むので、動作クロックCLK の１クロックサイク
ルのみで命令MOV の命令実行ステージでの処理を実行す
る。

【００１１】

【発明が解決しようとする課題】以上のように、従来の
パイプライン処理機能を有するデータ処理装置では、命
令実行ステージでの処理は命令によっては動作クロック
の複数のサイクルの時間を必要とする場合があるため、
そのような命令が連続して処理されるような場合には、
実際にはそれ程には処理時間は短縮されないという問題
があった。

【００１２】更に、近年のデータ処理装置では、低消費
電力化を図るために、たとえば特開平4-181409号公報に
開示されているようなデータ処理に寄与していないパイ
プラインのステージへのクロックの供給を停止する技
術、あるいはたとえば特開昭58-171842 号公報に開示さ
れているような内部ブロックへ供給される電源電圧を外
部から供給されるクロックの周波数に応じて低下させる
技術、更にはたとえば特開平5-108193号公報に開示され
ているようなレジスタの設定により内部に供給されるク
ロックと電源電圧との双方を低下させる技術等が開発さ
れている。

【００１３】これは、データ処理装置を組み込んだデー
タ処理システムの小型化、特にラップトップ，パームト
ップ等と称される携帯タイプのデータ処理システムの発
達により、 LSIチップとして内蔵されているデータ処理
装置にその外部から供給される電源電圧をバッテリに頼
らざるを得ない状況となり、データ処理装置の性能を充
分に発揮させることが困難になりつつあることに起因す
る。このため、たとえば特開昭57-156201 号公報に開示
されているような電源電圧を昇圧した後にデータ処理装
置の内部へ供給するような技術等も開発されているが、
そのような技術では消費電力を削減することは困難であ
る。このことは、上述のようなラップトップ，パームト
ップ等と称される携帯タイプのデータ処理システムでは
主としてバッテリを電源としていることから、その連続
使用可能な時間の面で大きな問題点となる。

【００１４】本発明はこのような事情に鑑みてなされた
ものであり、主電源電圧は比較的低電圧とし、主動作周
波数は比較的低周波数とし、機能ブロック単位でその処
理内容に従って必要に応じて処理速度（動作周波数）と
電源電圧とを上昇させる。特に、パイプライン処理を行
なうデータ処理装置ではパイプラインステージの処理内
容に従ってそれに対応する機能ブロックの処理速度と電
源電圧とを上昇させる。動作電圧と動作周波数とは比例
関係にあるため、両者の関係を最適化することにより、
低消費電力且つ高速動作可能なデータ処理装置が実現可
能である。

【００１５】

【課題を解決するための手段】本発明のデータ処理装置
は、高速処理が必要な機能ブロックに対して他の機能ブ
ロックより高周波数の副動作クロックを供給する。その
際の動作クロックの周波数は各機能ブロックがパイプラ
イン処理の各ステージに対応する機能ブロックである場
合には、副動作クロックが供給される機能ブロックでの
１命令の処理が他の機能ブロックに供給される動作クロ
ックの１クロックサイクルで完了するような周波数とす
る。

【００１６】また、副動作クロックは、外部から供給さ
れる動作クロックを内部で逓倍して生成する構成と、共
に外部から供給される両者を内部で選択的に供給する構
成とのいずれも可能である。

【００１７】更に、高速処理が必要な機能ブロックに他
の機能ブロックより高周波数の副動作クロックが供給さ
れる場合には、副動作クロックが供給される機能ブロッ
クには他の機能ブロックよりも高電圧の副電源電圧を供
給する。この副電源電圧に関しても、外部から供給され
る電源電圧を内部で昇圧して生成する構成と、共に外部
から供給される両者を内部で選択的に供給する構成との
いずれも可能である。

【００１８】また更に、供給される電源電圧が異なる機
能ブロック間には、両者間で送受される信号のレベルを
必要に応じて調整するレベル調整回路を備えている。

【００１９】

【作用】本発明のデータ処理装置では、高速処理が必要
な機能ブロックに対して他の機能ブロックより高周波数
の副動作クロックが供給されて他の機能ブロックとの間
の処理能力が均一化される。各機能ブロックがパイプラ
イン処理の各ステージに対応する機能ブロックである場
合には、各ステージでの１命令の処理が１クロックサイ
クルに均一化される。

【００２０】また、副動作クロックを外部から供給され
る動作クロックを内部で逓倍して生成する構成では、予
め最適な設定を行なうことにより、処理内容に応じて自
動的にクロックの周波数が設定される。副動作クロック
を共に外部から供給される動作クロックと副動作クロッ
クとから内部で選択的に供給する構成では、データ処理
装置を使用してデータ処理システムを製造する際の条件
に応じて任意のクロックの周波数を設定することが可能
になる。

【００２１】更に、高速処理が必要な機能ブロックに他
の機能ブロックより高周波数の副動作クロックが供給さ
れる場合に、高周波数による高速動作に必要な電源電圧
が副電源電圧として供給される。この副電源電圧に関し
ても、外部から供給される電源電圧を内部で昇圧して生
成する構成では、予め最適な設定を行なうことにより、
処理内容に応じて自動的に電源電圧が設定される。ま
た、電源電圧が共に外部から供給され、内部で選択的に
副電源電圧を供給する構成では、データ処理装置を使用
してデータ処理システムを製造する際の条件に応じて任
意の電源電圧を設定することが可能になる。

【００２２】また更に、供給される電源電圧が異なる機
能ブロック間には、レベル調整回路により、両者間で送
受される信号のレベルが必要に応じて調整される。

【００２３】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。なお、本発明のデータ処理装置は、デー
タ処理システムの中枢として使用される１チップのLSI
として構成されている。

【００２４】〔第１の実施例〕図１は本発明のデータ処
理装置の構成例を示すブロック図であり、参照符号10に
て示されている部分が１チップのLSI として構成されて
いる本発明のデータ処理装置である。なお、本発明のデ
ータ処理装置は３段のパイプライン処理、具体的には命
令フェッチ，デコード，命令実行の３ステージで命令を
処理するものとし、各ステージに対応する機能ブロック
を備えている。

【００２５】図１において、参照符号101 は命令フェッ
チステージでの処理を実行する機能ブロックである命令
フェッチ部を示している。この命令フェッチ部101 は参
照符号104 にて示されているバスインタフェイス部を介
してチップ10の外部に接続された外部メモリ100 から命
令、具体的には命令コードをフェッチする。なお、参照
符号ADはバスインタフェイス部104 から外部メモリ100
にアドレスを与えるための外部アドレスバスを示し、参
照符号Ｄはバスインタフェイス部104 と外部メモリ100
との間でデータを入出力するための外部データバスを示
している。

【００２６】参照符号111 は命令フェッチ部101 からバ
スインタフェイス部104 へアドレスを与えるための内部
アドレスバスを、参照符号112 は命令フェッチ部101 と
バスインタフェイス部104 との間でデータを入出力する
ための内部データバスをそれぞれ示している。

【００２７】参照符号102 は命令デコードステージでの
処理を実行する機能ブロックである命令デコード部を示
している。この命令デコード部102 は命令フェッチ部10
1 から信号線107 を介して命令コードを取り込んでデコ
ードし、制御コードを生成する。なお、命令デコード部
102 が命令フェッチ部101 から一つの命令コードを取り
込むと、命令実行部103 は信号線108 を介して制御信号
を与えることにより、命令フェッチ部101 に次の命令コ
ードをフェッチさせる。

【００２８】参照符号103 は命令実行ステージでの処理
を実行する機能ブロックである命令実行部を示してい
る。この命令実行部103 は、命令デコード部102 から信
号線109 を介して与えられる制御コードに従ってデータ
演算, データ転送等の各命令の処理を実行する。その際
の外部メモリ100 との間のデータのロード, ストアは以
下のように行なわれる。命令実行部103 はロードすべき
データの外部メモリ100におけるアドレス、あるいはス
トアすべきデータの外部メモリ100 へのストアアドレス
を内部アドレスバス113 を介して出力する。この命令実
行部103 から出力されたアドレスはバスインタフェイス
部104 から外部アドレスバスADを介して外部メモリ100
に与えられる。データのロードに際しては、外部メモリ
100 は与えられたアドレスに対応するデータを外部デー
タバスＤへ出力するので、それがバスインタフェイス部
104 及び内部データバス114 を介して命令実行部103 に
ロードされる。また、データのストアに際しては、命令
実行部103 はアドレスの出力と同時にデータを内部デー
タバス114 へ出力するので、それがバスインタフェイス
部104 及び外部データバスＤを介して外部メモリ100 に
与えられ、与えられたアドレスに対応してデータを格納
する。

【００２９】なお、命令実行部103 により一つの命令の
処理が終了すると、命令実行部103は信号線110 を介し
て制御信号を与えることにより、命令デコード部102 に
次の命令コードをデコードさせる。また、命令フェッチ
部101 による外部メモリ100からの命令コードのフェッ
チと命令実行部103 による外部メモリ100 に対するデー
タのロード, ストアとが競合する可能性があるが、その
場合にはバスインタフェイス部104 により調停される。

【００３０】参照符号11は本発明のデータ処理装置のチ
ップ10内にバッテリ等の外部電源から主電源Vddoを供給
するための給電線を示している。主電源Vddoはこの給電
線11を介して副電源生成回路105 に供給されると共に命
令フェッチ部101 及び命令デコード部102 にも供給され
ている。副電源生成回路105 にはまた信号線115 を介し
て命令実行部103 から制御信号が入力される。副電源生
成回路105 は命令実行部103 から与えられる制御信号に
従って、主電源Vddoの電圧と同電圧またはより高い電圧
の副電源Vddiを生成し、命令実行部103 に与える。

【００３１】参照符号12は本発明のデータ処理装置のチ
ップ10内に主動作クロックCLKoを供給するためのクロッ
ク信号線を示している。主動作クロックCLKoはこのクロ
ック信号線12を介して副動作クロック生成回路106 に供
給されると共に命令フェッチ部101 及び命令デコード部
102 にも供給されている。副動作クロック生成回路106
にはまた信号線115 を介して命令実行部103 から制御信
号が入力される。副動作クロック生成回路106 は命令実
行部103 から与えられる制御信号に従って、主動作クロ
ックCLKoの周波数と同周波数または逓倍の周波数の副動
作クロックCLKiを生成し、命令実行部103 に与える。

【００３２】ところで、副電源生成回路105 は主電源Vd
doと同一またはより高い電圧の副電源Vddiを生成して命
令実行部103 に与える、命令実行部103 はこの副電源Vd
diにより動作する。しかし、命令実行部103 と隣あって
いる命令デコード部102 は主電源Vddoにより動作する。
従って、両者の間で入出力される信号の電圧を揃えるイ
ンタフェイスが必要になる。図２はそのようなインタフ
ェイスの一例を示す回路図である。

【００３３】図２において、参照符号123 は命令デコー
ド部102 に内蔵されているレベルシフタを示しており、
命令実行部103 へ出力されるべき命令デコード部102 内
部の信号が入力される。参照符号125 は命令実行部103
に内蔵されているラッチを示しており、命令デコード部
102 から命令実行部103 に入力されるべき信号をラッチ
する。命令デコード部102 内のレベルシフタ123 と命令
実行部103 内のラッチ125 との間には信号線109 が接続
されており、命令デコード部102 から命令実行部103 へ
出力されるべき信号がレベルシフタ123 から信号線109
を介してラッチ125 に与えられる。

【００３４】また図２において、参照符号126 は命令実
行部103 に内蔵されているレベルシフタを示しており、
命令デコード部102 へ出力されるべき命令実行部103 内
部の信号が入力される。参照符号128 は命令デコード部
102 に内蔵されているラッチを示しており、命令実行部
103 から命令デコード部102 に入力されるべき信号をラ
ッチする。命令実行部103 内のレベルシフタ126 と命令
デコード部102 内のラッチ128 との間には信号線110 が
接続されており、命令実行部103 から命令デコード部10
2 へ出力されるべき信号がレベルシフタ126 から信号線
110 を介してラッチ128 に与えられる。

【００３５】本実施例では、命令実行部103 内のレベル
シフタ126 には主電源Vddoが、命令デコード部102 内の
レベルシフタ123 には副電源生成回路105 から副電源Vd
diがそれぞれ給電される。また、命令デコード部102 に
は主電源Vddoが、命令実行部103 には副電源生成回路10
5 から副電源Vddiが給電されることは前述した。従っ
て、命令デコード部102 内では、データの”１”また
は”０”は主電源Vddoの電圧に対応した電圧の”Ｈ”レ
ベルまたは”Ｌ”レベルの信号として表されるが、それ
らはレベルシフタ123 により副電源Vddiの電圧に対応し
た電圧にそれぞれシフトされて信号線109 へ出力され
る。そして、ラッチ125 は副電源Vddiにより動作するの
で、信号線109 から与えられる信号を副電源Vddiの電圧
に対応した電圧の”Ｈ”レベルまたは”Ｌ”レベルの信
号としてラッチすることが出来る。

【００３６】逆に、命令実行部103 内では、データの”
１”または”０”は副電源Vddiの電圧に対応した電圧
の”Ｈ”レベルまたは”Ｌ”レベルの信号として表され
るが、それらはレベルシフタ126 により主電源Vddoの電
圧に対応した電圧にそれぞれシフトされて信号線119 へ
出力される。そして、ラッチ128 は主電源Vddoにより動
作するので、信号線110 から与えられる信号を主電源Vd
doの電圧に対応した電圧の”Ｈ”レベルまたは”Ｌ”レ
ベルの信号としてラッチすることが出来る。

【００３７】なお、信号の出力側の”Ｈ”レベルの電圧
をVddLとし、信号の入力側の”Ｈ”レベルと”Ｌ”レベ
ルとを識別するしきい値電圧をVddTとした場合、 VddL ＞ VddT であればレベルシフタを使用する必要はなく、通常のCM
OSバッファを代わりに使用することが可能である。ま
た、図２では、レベルシフタ123, 126とラッチ128,125
とは命令デコード部102 及び命令実行部103 内に存在す
るように示されているが、それらの機能ブロックの外部
に位置してもよいことは言うまでもない。

【００３８】以上のような構成の本発明のデータ処理装
置の動作について以下に説明する。なお、以下の説明で
は本発明のデータ処理装置が実行可能な命令としてデー
タ転送命令MOV と乗算命令MUL とをパイプライン処理場
合を例にする。

【００３９】命令MOV はデータ処理装置内のレジスタR1
に格納されているデータをデータ処理装置内のレジスタ
R2へ転送して格納する命令であり、命令フェッチ, 命令
デコード, 命令実行 (データ転送) がそれぞれ１ステッ
プで、合計３ステップで実行される。また、命令MUL は
レジスタR1に格納されているデータとレジスタR2に格納
されているデータとを乗算してレジスタR1に格納する命
令であり、命令フェッチ, 命令デコードはそれぞれ１ス
テップで、命令実行 (乗算) は４ステップで、合計６ス
テップで実行される。

【００４０】図３は上述のような命令MUL と命令MOV と
を本発明のデータ処理装置が引き続いて実行する場合の
処理シーケンスを示す模式図である。図３においては、
横方向にパイプライン処理のステージ、即ち命令フェッ
チ部101 による命令フェッチステージ, 命令デコード部
102 による命令デコードステージ及び命令実行部103に
よる命令実行ステージを示し、縦方向に主動作クロック
CLKoのクロックサイクル（以下、主クロックサイクルと
いい、CSo1, CSo2…で示す) 及び副動作クロックCLKiの
クロックサイクル（以下、副クロックサイクルといい、
CSi1, CSi2…で示す) をそれぞれ示す。

【００４１】まず、主クロックサイクルCSo1における命
令フェッチステージでの処理により、命令MUL の命令コ
ードが外部メモリ100 から命令フェッチ部101 にフェッ
チされる。

【００４２】命令デコード部102 はフェッチされた命令
コードが存在すればそれを取り出してデコードするの
で、主クロックサイクルCSo2における命令デコードステ
ージでの処理により、命令デコード部102 が命令MUL の
命令コードをデコードする。この結果、制御コードが命
令デコード部102 から命令実行部103 へ出力される。ま
たこの主クロックサイクルCSo2においては命令フェッチ
ステージでの処理により、次の命令MOV の命令コードが
外部メモリ100 から命令フェッチ部101 にフェッチされ
る。

【００４３】次のクロックサイクルであるCS３では命令
実行ステージでの処理により、命令MUL が命令実行部10
3 で処理される。具体的には、命令実行部103 は、先の
主クロックサイクルCSo2での命令デコードステージでの
処理により命令デコード部102 から出力された制御コー
ドに従って、命令MUL を処理するために必要なステップ
数のデータを制御信号として信号線115 を介して副電源
生成回路105 及び副動作クロック生成回路106 に与え
る。

【００４４】ここで、命令を処理するために必要なステ
ップ数とは、それぞれの命令の実行に際して命令実行ス
テージでの処理に必要なステップ数のことであり、１ス
テップの処理に１クロックサイクルが必要である。たと
えば、乗算命令MUL では、両オペランド、即ちレジスタ
R1に格納されている乗数とレジスタR2に格納されている
被乗数とを読み出して乗算し、その乗算結果をレジスタ
R1に格納するまでに合計４ステップが必要である。しか
し、データ転送命令MOV では、レジスタR1に格納されて
いるデータをレジスタR2へ転送して格納する命令実行ス
テージでの実際の処理は１ステップで済む。

【００４５】命令デコードステージでの命令デコード部
102 による処理により出力される制御コードはデコード
されたそれぞれの命令コードの命令実行ステージでの命
令実行部103 による実際の処理に必要なステップ数のデ
ータを含んでいる。従って、命令実行部103 は命令コー
ドの処理に必要なステップ数を制御信号115 として副電
源生成回路105 及び副動作クロック生成回路106 に与え
ることにより、副電源生成回路105 に命令コードを命令
実行ステージで処理するために必要な最低の電圧の副電
源Vddiを発生させ、また副動作クロック生成回路106 に
は命令コードを命令実行ステージで主動作クロックCLKo
の１クロックサイクルで処理するために必要にして最小
の周波数の副動作クロックCLKiを発生させる。

【００４６】この場合には、命令MUL は命令実行ステー
ジでの処理に４ステップ必要であるため、副動作クロッ
ク生成回路106 に主動作クロックCLKoの４倍の周波数の
副動作クロックCLKiを発生させ、副電源生成回路105 に
主電源Vddoの２倍の電圧の副電源Vddiを発生させるよう
に、命令実行部103 から副電源生成回路105 及び副動作
クロック生成回路106 へ制御信号が信号線115 を介して
与えられる。

【００４７】命令実行部103 は副電源生成回路105 から
給電線117 を介して与えられる副動作クロックCLKi及び
副動作クロック生成回路106 から信号線118 を介して与
えられる副動作クロックCLKiにより動作して命令MUL の
命令実行ステージでの処理、即ち乗算を実行する。従っ
てこの場合には、命令実行部103 は主動作クロックCLKo
の４倍の周波数の副動作クロックCLKiにより動作するの
で、４ステップの乗算の処理を副動作クロックCLKiの４
クロックサイクル (副クロックサイクルCSi1〜CSi4) 、
換言すれば主動作クロックCLKoの１クロックサイクル
(主クロックサイクルCSo3) の時間で実行する。

【００４８】但し、命令実行部103 に副動作クロック生
成回路106 から与えられる副動作クロックCLKiの周波数
と、副電源生成回路105 から与えられる副電源Vddiの必
要最低限の電圧との関係は予め最適に定めておくことが
望ましい。

【００４９】なお、この主クロックサイクルCSo3におい
ては命令デコードステージでの処理により、次の命令MO
V の命令コードが命令デコード部102 でデコードされ
る。

【００５０】命令実行部103 での主クロックサイクルCS
o3における命令コードMUL の乗算の処理が終了すると、
次の主クロックサイクルCSo4においては次の命令MOV の
制御コードが命令実行部103 に与えられる。この場合に
は、命令MOV の命令実行ステージでの処理は１ステップ
であって主動作クロックCLKoの１クロックサイクルで処
理可能である。従って、命令実行部103 から出力される
制御信号に応じて、副動作クロック生成回路106 は主動
作クロックCLKoと同じ周波数の副動作クロックCLKiを発
生し、副電源生成回路105 は主電源Vddoと同じ電圧の副
電源Vddiを発生する。

【００５１】命令実行部103 は上述のようにして副動作
クロック生成回路106 が発生した副動作クロックCLKi及
び副電源生成回路105 が発生した副電源Vddiにより動作
し、副動作クロックCLKiの１クロックサイクル、即ち主
動作クロックCLKoの１クロックサイクルで命令MOV の命
令実行ステージでの処理を実行する。

【００５２】以上のように、本発明のデータ処理装置で
は、命令実行ステージによる命令実行部103 での処理は
いずれの命令に関しても主動作クロックCLKoの１クロッ
クサイクルの時間で完了するので、不要な電力を消費す
ることなしに高速なデータ処理が実現される。

【００５３】〔第２の実施例〕図４は本発明のデータ処
理装置の他の実施例の構成例を示すブロック図であり、
図１に示されているブロック図と同一の参照符号は同一
又は相当部分を示しているので、それらの説明は省略す
る。

【００５４】図４において、参照符号131 は外部主クロ
ック信号線を示しており、本発明のデータ処理装置のチ
ップ10の外部から外部主クロックCLKox を主クロック分
周回路132 へ供給する。主クロック分周回路132 はチッ
プ10の外部から供給される外部主クロックCLKox を分周
して主動作クロックCLKoを生成する。この主クロック分
周回路132 により生成された主動作クロックCLKoは命令
フェッチ部101,命令デコード部102 及び参照符号136 に
て示されているクロック選択回路に与えられている。

【００５５】参照符号133 は外部副クロック信号線を示
しており、本発明のデータ処理装置のチップ10の外部か
ら外部副クロックCLKix を副クロック分周回路134 へ供
給する。副クロック分周回路134 はチップ10の外部から
供給される外部副クロックCLKix を分周して副動作クロ
ックCLKiを生成する。この副クロック分周回路134 によ
り生成された副動作クロックCLKiは上述のクロック選択
回路136 に与えられている。

【００５６】クロック選択回路136 には、上述のよう
に、外部主クロック信号線131 から主動作クロックCLKo
が、副クロック分周回路134 から副動作クロックCLKiが
それぞれ与えられており、前述の第１の実施例と同様に
命令実行部103 から信号線115を介して与えられる制御
信号に応じて主動作クロックCLKoまたは副動作クロック
CLKiのいずれかを選択して命令実行部103 に与えてい
る。

【００５７】参照符号11o は本発明のデータ処理装置の
チップ10にバッテリ等の外部電源から主電源Vddoを供給
するための主給電線を示している。主電源Vddoはこの主
給電線11o を介して命令フェッチ部101,命令デコード部
102 及び命令実行部103 に供給されると共に参照符号13
5 にて示されている電源選択回路に与えられている。ま
た、参照符号11i は本発明のデータ処理装置のチップ10
にバッテリ等の外部電源から副電源Vddiを供給するため
の副給電線を示している。副電源Vddiはこの副給電線11
i を介して上述の電源選択回路135 に与えられている。

【００５８】電源選択回路135 には、上述のように、主
給電線11o から主電源Vddoが、副給電線11i から副電源
Vddiがそれぞれ与えられており、前述の第１の実施例と
同様に命令実行部103 から信号線115 を介して与えられ
る制御信号に応じて主電源Vddoまたは副電源Vddiのいず
れかを選択して命令実行部103 及び命令デコード部102
に与えている。

【００５９】なお、命令デコード部102 と命令実行部10
3 とには、前述の第１の実施例と同様に、図２に示され
ている主電源Vddoの電圧と副電源Vddiの電圧との間で信
号の電圧を調整するインタフェイスが備えられているこ
とは言うまでもない。他の部分の構成は図１に示されて
いる第１の実施例と同様である。

【００６０】このような構成の本発明のデータ処理装置
の第２の実施例の動作は、基本的には前述の第１の実施
例と同様である。即ち、副動作クロックCLKiの周波数が
主動作クロックCLKoの周波数の４倍になるように、また
副電源Vddiの電圧が主電源Vddoの電圧の２倍になるよう
にそれぞれ設定されている場合には以下のように動作す
る。

【００６１】命令MUL の命令実行部103 での命令実行ス
テージによる実行に際しては、命令実行部103 は信号線
115 を介して制御信号を与えることにより電源選択回路
135に副電源Vddiを、クロック選択回路136 に副動作ク
ロックCLKiをそれぞれ選択させ、副動作クロックCLKiの
４クロックサイクル (副クロックサイクルCSi1〜CSi4)
、換言すれば主動作クロックCLKoの１クロックサイク
ル (主クロックサイクルCSo3) で乗算を実行する。ま
た、命令MOV の実行に際しては、命令実行部103 は信号
線115 を介して制御信号を与えることにより電源選択回
路135 に主電源Vddoを、クロック選択回路136 に主動作
クロックCLKoをそれぞれ選択させ、主動作クロックCLKo
の１クロックサイクルでデータ転送を実行する。

【００６２】このような本第２の実施例では、電源の電
圧と動作クロックの周波数とは本発明のデータ処理装置
を使用してラップトップ，パームトップ等と称される携
帯タイプのデータ処理システムを製造するユーザが、処
理対象の命令の種類，動作周波数と動作下限電圧との関
係等を考慮して任意に設定することが可能である。

【００６３】なお、上述の第１及び第２の実施例のいず
れにおいても、本発明のデータ処理装置には命令フェッ
チ部101,命令デコード部102 及び命令実行部103 の３個
の機能ブロックが備えられており、その内の命令実行部
103 のみが副動作クロックCLKi及び副電源Vddiにより動
作するように構成されているが、副動作クロックCLKi及
び副電源Vddiにより動作する機能ブロックの数は１個に
限定されるものではなく、必要に応じて複数の機能ブロ
ックが副動作クロックCLKi及び副電源Vddiにより動作す
るような構成を採ってもよいことは言うまでもない。

【００６４】また、上記各実施例では、本発明のデータ
処理装置内の機能ブロックがパイプライン処理の各ステ
ージに対応した構成が採られているが、パイプライン処
理の採否には拘わらず、個々の機能ブロックの処理速度
が異なる場合には本発明を適用することが可能であるこ
とは言うまでもない。

【００６５】

【発明の効果】以上に詳述したように本発明のデータ処
理装置によれば、高速処理が必要な機能ブロックに対し
て他の機能ブロックより高周波数の副動作クロックが供
給されて他の機能ブロックとの間の処理能力が均一化さ
れる。

【００６６】従って、各機能ブロックがパイプライン処
理の各ステージに対応する機能ブロックである場合に
は、各ステージでの１命令の処理が１クロックサイクル
に均一化され、より高速なパイプライン処理が可能にな
る。

【００６７】また、副動作クロックを外部から供給され
る動作クロックを内部で逓倍して生成する構成では、予
め最適な設定を行なうことにより、処理内容に応じて自
動的にクロックの周波数が設定される。

【００６８】副動作クロックを共に外部から供給される
動作クロックと副動作クロックとから内部で選択的に供
給する構成では、データ処理装置を使用してデータ処理
システムを製造する際の条件に応じて任意のクロックの
周波数を設定することが可能になり、データ処理システ
ムの設計時の自由度が増大する。

【００６９】更に、高速処理が必要な機能ブロックに他
の機能ブロックより高周波数の副動作クロックが供給さ
れる場合に、高周波数による高速動作に必要な電源電圧
が副電源電圧として供給される。

【００７０】この副電源電圧に関しても、外部から供給
される電源電圧を内部で昇圧して生成する構成では、予
め最適な設定を行なうことにより、処理内容に応じて自
動的に電源電圧が設定される。

【００７１】また、電源電圧が共に外部から供給され、
内部で選択的に副電源電圧を供給する構成では、データ
処理装置を使用してデータ処理システムを製造する際の
条件に応じて任意の電源電圧を設定することが可能にな
り、データ処理システムの設計時の自由度が増大する。

【００７２】また更に、供給される電源電圧が異なる機
能ブロック間には、レベル調整回路により、両者間で送
受される信号のレベルが必要に応じて調整されるので、
誤動作が回避される。

【図面の簡単な説明】

【図１】 本発明のデータ処理装置の構成例を示すブロ
ック図である。

【図２】 異なる電源電圧が供給される本発明のデータ
処理装置の機能ブロック間で入出力される信号の電圧を
揃えるインタフェイスの一例を示す回路図である。

【図３】 本発明のデータ処理装置が命令MUL と命令MO
V とを引き続いて実行する場合の処理シーケンスを示す
模式図である。

【図４】 本発明のデータ処理装置の他の実施例の構成
例を示すブロック図である。

【図５】 従来のデータ処理装置が命令MUL と命令MOV
とを引き続いて実行する場合の処理シーケンスを示す模
式図である。

【符号の説明】

101 命令フェッチ部、102 命令デコード部、103 命令実
行部、105 副電源生成回路、106 副動作クロック生成回
路、123 レベルシフタ、126 レベルシフタ、135 電源選
択回路、136 クロック選択回路。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成８年２月１６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１０

【補正方法】変更

【補正内容】

【００１０】命令実行ステージでのクロックサイクルCS
３からCS６までの命令コードMUL の乗算の処理が終了す
ると、次のクロックサイクルCS７においては次の命令MO
V の制御コードが命令実行ステージに与えられる。この
場合には、命令MOV の命令実行ステージでの処理は１ス
テップで済むので、動作クロックCLK の１クロックサイ
クルのみで命令MOV の命令実行ステージでの処理を実行
する。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００２７

【補正方法】変更

【補正内容】

【００２７】参照符号102 は命令デコードステージでの
処理を実行する機能ブロックである命令デコード部を示
している。この命令デコード部102 は命令フェッチ部10
1 から信号線107 を介して命令コードを取り込んでデコ
ードし、制御コードを生成する。なお、命令デコード部
102 が命令フェッチ部101 から一つの命令コードを取り
込むと、命令デコード部102 は信号線108 を介して制御
信号を与えることにより、命令フェッチ部101 に次の命
令コードをフェッチさせる。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００３２

【補正方法】変更

【補正内容】

【００３２】ところで、副電源生成回路105 は主電源Vd
doと同一またはより高い電圧の副電源Vddiを生成して命
令実行部103 に与え、命令実行部103 はこの副電源Vddi
により動作する。しかし、命令実行部103 と隣あってい
る命令デコード部102 は主電源Vddoにより動作する。従
って、両者の間で入出力される信号の電圧を揃えるイン
タフェイスが必要になる。図３はそのようなインタフェ
イスの一例を示す回路図である。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００３６

【補正方法】変更

【補正内容】

【００３６】逆に、命令実行部103 内では、データの”
１”または”０”は副電源Vddiの電圧に対応した電圧
の”Ｈ”レベルまたは”Ｌ”レベルの信号として表され
るが、それらはレベルシフタ126 により主電源Vddoの電
圧に対応した電圧にそれぞれシフトされて信号線110 へ
出力される。そして、ラッチ128 は主電源Vddoにより動
作するので、信号線110 から与えられる信号を主電源Vd
doの電圧に対応した電圧の”Ｈ”レベルまたは”Ｌ”レ
ベルの信号としてラッチすることが出来る。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００３８

【補正方法】変更

【補正内容】

【００３８】以上のような構成の本発明のデータ処理装
置の動作について以下に説明する。なお、以下の説明で
は本発明のデータ処理装置が実行可能な命令としてデー
タ転送命令MOV と乗算命令MUL とをパイプライン処理す
る場合を例にする。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００４３

【補正方法】変更

【補正内容】

【００４３】次のクロックサイクルであるCSo3では命令
実行ステージでの処理により、命令MUL が命令実行部10
3 で処理される。具体的には、命令実行部103 は、先の
主クロックサイクルCSo2での命令デコードステージでの
処理により命令デコード部102 から出力された制御コー
ドに従って、命令MUL を処理するために必要なステップ
数のデータを制御信号として信号線115 を介して副電源
生成回路105 及び副動作クロック生成回路106 に与え
る。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 それぞれが動作クロックに同期して独立
   に動作可能な複数の機能ブロック間で信号の送受を行な
   いつつデータを処理するデータ処理装置において、 前記複数の機能ブロックの内の少なくとも一つの機能ブ
   ロックに、前記動作クロックと同一またはより高周波数
   の副動作クロックを供給する動作クロック供給回路を備
   え、 前記一つの機能ブロックが高速動作を必要とする場合
   に、前記動作クロック供給回路は前記動作クロックより
   も高周波数の前記副動作クロックを供給すべくなしてあ
   ることを特徴とするデータ処理装置。
2. 【請求項２】 前記動作クロックは外部から与えられて
   おり、 前記動作クロック供給回路は、副動作クロックが供給さ
   れる前記機能ブロックから出力される制御信号に応じて
   前記動作クロックを逓倍することにより、前記副動作ク
   ロックを生成すべくなしてあることを特徴とする請求項
   １に記載のデータ処理装置。
3. 【請求項３】 前記動作クロックと前記副動作クロック
   とは外部から与えられており、 前記動作クロック供給回路は、副動作クロックが供給さ
   れる前記機能ブロックから出力される制御信号に応じて
   前記動作クロックまたは前記副動作クロックのいずれか
   を選択して供給すべくなしてあることを特徴とする請求
   項１に記載のデータ処理装置。
4. 【請求項４】 前記複数の機能ブロックは命令を複数ス
   テージに分解して処理するパイプライン処理の各ステー
   ジに対応しており、 副動作クロックが供給される前記機能ブロックは、各命
   令を自身に対応するステージで処理する際に前記動作ク
   ロックの１サイクルで処理可能な周波数の前記副動作ク
   ロックを供給させる制御信号を前記動作クロック供給回
   路に与え、 前記動作クロック供給回路は副動作クロックが供給され
   る前記機能ブロックから指示された周波数の前記副動作
   クロックを供給すべくなしてあることを特徴とする請求
   項１に記載のデータ処理装置。
5. 【請求項５】 それぞれに電源電圧が供給されると共
   に、それぞれが動作クロックに同期して独立に動作可能
   な複数の機能ブロック間で信号の送受を行ないつつデー
   タを処理するデータ処理装置において、 前記複数の機能ブロックの内の少なくとも一つの機能ブ
   ロックに、前記動作クロックと同一またはより高周波数
   の副動作クロックを供給する動作クロック供給回路と、
   前記電源電圧と同一またはより高電圧の副電源電圧を供
   給する電源電圧供給回路とを備え、 前記一つの機能ブロックが高速動作を必要とする場合
   に、前記動作クロック供給回路は前記動作クロックより
   も高周波数の前記副動作クロックを前記一つの機能ブロ
   ックに供給し、前記電源電圧供給回路は前記電源電圧よ
   りも高電圧の前記副電源電圧を供給すべくなしてあるこ
   とを特徴とするデータ処理装置。
6. 【請求項６】 前記電源電圧供給回路は、副動作クロッ
   クにより前記機能ブロックが動作する場合に必要な最低
   限の副電源電圧を供給すべくなしてあることを特徴とす
   る請求項５に記載のデータ処理装置。
7. 【請求項７】 前記動作クロック及び電源電圧は外部か
   ら与えられており、 前記動作クロック供給回路は、副動作クロックが供給さ
   れる前記機能ブロックから出力される制御信号に応じて
   前記動作クロックを逓倍することにより、前記副動作ク
   ロックを生成し、 前記電源電圧供給回路は、副動作クロックが供給される
   前記機能ブロックから出力される制御信号に応じて前記
   電源電圧を昇圧することにより、前記副電源電圧を生成
   すべくなしてあることを特徴とする請求項５に記載のデ
   ータ処理装置。
8. 【請求項８】 前記動作クロック，副動作クロック及び
   電源電圧，副電源電圧は外部から与えられており、 前記動作クロック供給回路は、副動作クロックが供給さ
   れる前記機能ブロックから出力される制御信号に応じて
   前記動作クロックまたは前記副動作クロックのいずれか
   を選択して供給し、 前記電源電圧供給回路は、副動作クロックが供給される
   前記機能ブロックから出力される制御信号に応じて前記
   電源電圧または前記副電源電圧のいずれかを選択して供
   給すべくなしてあることを特徴とする請求項５に記載の
   データ処理装置。
9. 【請求項９】 前記複数の機能ブロックは命令を複数ス
   テージに分解して処理するパイプライン処理の各ステー
   ジに対応しており、 副動作クロックが供給される前記機能ブロックは、各命
   令を自身に対応するステージで処理する際に前記動作ク
   ロックの１サイクルで処理可能な周波数の前記副動作ク
   ロック及びそれに対応して最適な電圧の副電源電圧を供
   給させる制御信号を前記動作クロック供給回路及び前記
   電源電圧供給回路に与え、 前記動作クロック供給回路は、副動作クロックが供給さ
   れる前記機能ブロックから指示された周波数の前記副動
   作クロックを供給し、 前記電源電圧供給回路は、副動作クロックが供給される
   前記機能ブロックから指示された電圧の前記副電源電圧
   を供給すべくなしてあることを特徴とする請求項５に記
   載のデータ処理装置。
10. 【請求項１０】 副動作クロックが供給される前記機能
    ブロックとそれと信号の送受を行なう機能ブロックとの
    間に、両者間で送受される信号のレベルを必要に応じて
    調整するレベル調整回路を備えたことを特徴とする請求
    項１または５に記載のデータ処理装置。