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HINTERGRUND
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Die vorliegende Erfindung betrifft die Verarbeitung mit mehreren Threads und genauer Systeme, Verfahren und Computerprogrammprodukte zum Anweisungsausgleich durch Anweisungsunsicherheit innerhalb eines Prozessors mit mehreren Threads.
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Es gibt viele Ziele bei der Gestaltung einer Pipeline mit mehreren Threads, einschließlich, jedoch nicht auf diese beschränkt, ein Ausführen jedes einzelnen Thread so schnell wie möglich und ein Optimieren von Arbeitseinheiten pro Watt. Pipelining stellt eine spezielle Form von Parallelität dar, bei der die Ausführung mehrerer Anweisungen auf derselben Hardware verzahnt sein kann. Unabhängig vom Ziel der Pipelinegestaltung können für jeden Thread eines Programms mehrere Sprunganweisungen angetroffen werden. Wenn ein Thread auf einen Sprung trifft, wird eine Vorhersage erstellt, welche Richtung der Sprung einschlagen wird, und dann wird der Thread entlang des vorhergesagten Pfades ausgeführt. Die Sprungvorhersage wird üblicherweise mit einem 2-Bit-Sättigungszähler pro Sprungvorhersage-Tabelleneintrag realisiert, wobei die Zustände lauten: stark nicht vorgenommen (00), schwach nicht vorgenommen (01), schwach vorgenommen (10) und stark vorgenommen (11). Bei einem aufgelösten vorgenommen Sprung wird der Zähler um eins erhöht, bei Erreichen eines Zustands von „11” geht der Zähler jedoch bei diesem Wert in Sättigung. Bei einem aufgelösten nicht vorgenommen Sprung wird der Zähler um eins verringert, bei Erreichen eines Zustands von „00” geht der Zähler jedoch bei diesem Wert in Sättigung. Für die Zustände „10” und „11” wird ein Sprung als vorgenommen vorhergesagt, und für die Zustände „00” und „11” wird ein Sprung als nicht vorgenommen vorhergesagt. Dieser Sättigungszähler stellt eine Richtung für den Sprung bereit, sagt jedoch nichts über die Genauigkeit des Sprungs aus. Zum Beispiel wird der Sprung bei einer For-Schleife jedes Mal vorgenommen, außer für den Fall der Nichterfüllung. Bei der Nichterfüllungsiteration wird der Vertrauenszähler von „11” auf „10” herabgestuft. Beim nächsten Antreffen der For-Schleife wird der Sprung erneut vorgenommen. Insofern wird der Sprung in einem Zustand von „11” für alle Fälle außer der Nichterfüllung vorgenommen. Bei einem Zustand von „10” wird der Sprung erneut vorgenommen. Insofern gibt ein starker Zustand keine vertrauenswürdigere Vorhersage als diejenige eines schwachen Zustands an. Bei einem solchen Schema wird die Genauigkeit der Sprungvorhersage beim Erstellen der Vorhersage nicht berücksichtigt. In einer Verarbeitungsumgebung mit mehreren Threads können mehrere Threads gleichzeitig Arbeit durchführen. Insofern können mehrere Threads in einer Pipeline ausgeführt werden, wobei jeder Thread auf mehrere Sprünge trifft und der vorhergesagte Zustand (stark/schwach, vorgenommen/nicht vorgenommen) durch die Pipeline befördert wird, so dass bei der Sprungauflösung der Vorhersagezustand innerhalb der Sprungtabelle aktualisiert werden kann. Darüber hinaus gibt es in einem Prozessor mit mehreren Threads Ressourcen, die unter den Threads gemeinsam genutzt werden. Diese dynamisch aufgeteilten Ressourcen beruhen auf der Grundlage „First come first serve”. Während dynamische Ressourcen ein Optimieren von Siliciumfläche und Leistung erlauben, gibt es viele Leistungsbegrenzungen einer dynamischen Ressource, wie beispielsweise Thread-Blockierung, die einen Leistungsbegrenzer erzeugt. Wenn zum Beispiel ein Thread, X, blockiert ist, hat der andere Thread, Y, die Fähigkeit, eine erhebliche Menge der Pipelineressourcen zu nutzen. Der Thread Y kann Wegwerfarbeit erzeugen (wie zum Beispiel entlang eines Pfades eines zu ermittelnden falschen Sprungs) und X Ressourcen wegnehmen, die X in naher Zukunft für Arbeiten verwenden könnte, die nicht verworfen werden.
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Aus
US 2006/0 161 762 A1 ist die Verwaltung von Ressourcen eines Prozessorsystems bei spekulativer Ausführung bekannt. bei der eine Verzweigungsvorhersagegenauigkeit für einen ersten Hardware-Thread berechnet wird und daraus ermittelt wird, ob ein oder mehrere andere Threads vorrangig behandelt werden sollten. In diesem Fall werden die Hardware-Ressourcen für den ersten Thread reduziert.
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Aus
US 2011/0 320 774 A1 ist das Laden von Befehlen in Abhängigkeit von Verzweigungsvertrauenswerten bekannt. Dabei werden Wichtungswerte für jeden Befehl in einer Prozessor-Pipeline aufsummiert, wobei der Summationswert von einer Verzweigungsunsicherheit und einer Verweildauer abhängig ist. Anhand des Summationswertes wird der Zugriff auf einen Speicher zugelassen.
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Aus Vandierendonck H., Seznec A. (2007) ”Fetch Gating Control Through Speculative Instruction Window Weighting”. In: De Bosschere K., Kaeli D., Stenström P., Whalley D., Ungerer T. (eds) High Performance Embedded Architectures and Compilers. HiPEAC 2007. Lecture Notes in Computer Science, vol 4367. Springer, Berlin, Heidelberg ist das Filtern von Ladeoperationen bekannt, bei dem Energieverbrauch aufgrund von irrtümlichen Befehlen vermieden wird und die Eingangsrate von Befehlen mit der Ausgangsrate von Befehlen abgeglichen wird.
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Aus Kun Luo et al., „Boosting SMT Performance by Speculation Control”, Proceedings of the 15th International Parallel & Distributed Processing Symposium (IPDPS-01), San Francisco, CA, April 23–27, 2001. IEEE Computer Society 2001, ISBN 0-7695-0990-8, ist die simultane Verarbeitung von Threads (simultaneous multithreading) bekannt, bei der das Laden von Befehlen gemäß Prioritätslisten und Filterung erfolgt (fetch prioritizing and gating).
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Ausgehend von diesem Stand der Technik stellt sich die Erfindung die Aufgabe, die Unsicherheit von spekulativen Thread-Bearbeitungen besser abzuschätzen.
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Diese Aufgabe wird erfindungsgemäß gelöst durch das Verfahren nach Anspruch 1 sowie das System nach Anspruch 9 und das Computerprogramm nach Anspruch 10. Bevorzugte Ausführungsformen der Erfindung sind Gegenstand der jeweiligen Unteransprüche.
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KURZDARSTELLUNG
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Die Erfindung schlägt im wesentlichen vor, die Gesamtunsicherheit der einzelnen Threads dadurch zu ermitteln, dass die Anweisungsunsicherheiten der einzelnen Threads aufsummiert werden. Die Anweisungsunsicherheit jeder Anweisung wird dabei ermittelt aus der Summe der Sprungunsicherheit der vorangehenden Sprunganweisungen.
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Zu beispielhaften Ausführungsformen zählt ein Computersystem zur Ausführung von Anweisungen, wobei das System einen Prozessor mit einer Pipeline enthält, wobei das System eingerichtet ist, ein Verfahren durchzuführen, das beinhaltet, eine Vielzahl von Anweisungen in der Pipeline abzurufen, wobei die Vielzahl von Anweisungen eine Vielzahl von Sprunganweisungen enthält,
für jede der Vielzahl von Sprunganweisungen jeder aus der Vielzahl von Sprunganweisungen eine Sprungunsicherheit zuzuweisen,
für jede der Vielzahl von Anweisungen eine Anweisungsunsicherheit zuzuweisen, die eine Summe von Sprungunsicherheiten älterer unaufgelöster Sprünge darstellt, und die Anweisungen auf der Grundlage einer aktuellen Summe von Anweisungsunsicherheit in der Pipeline auszugleichen.
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Zusätzliche beispielhafte Ausführungsformen beinhalten ein durch Computer realisiertes Verfahren zur Ausführung von Anweisungen in einer Pipeline, wobei das Verfahren beinhaltet, eine Vielzahl von Anweisungen in der Pipeline abzurufen, wobei die Vielzahl von Anweisungen eine Vielzahl von Sprunganweisungen enthält, für jede der Vielzahl von Sprunganweisungen jeder aus der Vielzahl von Sprunganweisungen eine Sprungunsicherheit zuzuweisen, für jede der Vielzahl von Anweisungen eine Anweisungsunsicherheit zuzuweisen, die eine Summe von Sprungunsicherheiten älterer unaufgelöster Sprünge darstellt, und die Anweisungen auf der Grundlage einer aktuellen Summe von Anweisungsunsicherheit in der Pipeline auszugleichen.
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Weitere beispielhafte Ausführungsformen beinhalten ein Computerprogrammprodukt zur Ausführung von Anweisungen in einer Pipeline. Das Computerprogrammprodukt enthält ein gegenständliches Speichermedium, das durch eine Verarbeitungsschaltung lesbar ist und Anweisungen zum Durchführen eines Verfahrens zur Ausführung durch die Verarbeitungsschaltung speichert. Das Verfahren beinhaltet, eine Vielzahl von Anweisungen in der Pipeline abzurufen, wobei die Vielzahl von Anweisungen eine Vielzahl von Sprunganweisungen enthält, für jede der Vielzahl von Sprunganweisungen jeder aus der Vielzahl von Sprunganweisungen eine Sprungunsicherheit zuzuweisen, für jede der Vielzahl von Anweisungen eine Anweisungsunsicherheit zuzuweisen, die eine Summe von Sprungunsicherheiten älterer unaufgelöster Sprünge darstellt, und die Anweisungen auf der Grundlage einer aktuellen Summe von Anweisungsunsicherheit in der Pipeline auszugleichen.
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Weitere Merkmale und Vorteile werden durch die Techniken der vorliegenden Erfindung ausgebildet.
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KURZBESCHREIBUNG DER MEHREREN ZEICHNUNGSANSICHTEN
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Die vorhergehenden und weitere Merkmale und Vorteile der Erfindung werden anhand der folgenden detaillierten Beschreibung in Verbindung mit den angehängten Zeichnungen ersichtlich, in denen:
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1 ein Blockschaubild eines Systems 100 zum Anweisungsausgleich durch Anweisungsunsicherheit innerhalb eines Prozessors mit mehreren Threads veranschaulicht;
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2 ein Blockschaubild eines Prozessor-Anweisungspipeline-Systems veranschaulicht, in dem die beispielhaften Verfahren zum Anweisungsausgleich gemäß einer beispielhaften Ausführungsform realisiert werden können;
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3 einen Ablaufplan für ein Verfahren zum Anweisungsausgleich durch Anweisungsunsicherheit innerhalb eines Prozessors mit mehreren Threads veranschaulicht;
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4 ein Beispiel einer Tabelle veranschaulicht, die realisiert werden kann, um eine Unsicherheit in der Pipeline zu verfolgen;
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5 schaubildhaft ein Beispiel einer statischen Grenze veranschaulicht, die gemäß beispielhaften Ausführungsformen realisiert werden kann;
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6 schaubildhaft ein Beispiel eines Leerens aus einer Anweisungswarteschlange veranschaulicht, das gemäß beispielhaften Ausführungsformen realisiert werden kann; und
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7 ein Beispiel eines Computerprogrammprodukts auf einem computerlesbaren/durch Computer verwendbaren Medium mit in einem gegenständlichen Medium ausgebildeter Computerprogrammcode-Logik als einen Herstellungsartikel veranschaulicht.
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DETAILLIERTE BESCHREIBUNG
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In beispielhaften Ausführungsformen realisieren die Systeme und Verfahren gleichzeitiges Mehrfach-Threading in einem Prozessor, um dem Prozessorkern zu ermöglichen, einen höheren Durchsatz (d. h. mehr Arbeit) pro Transistor zu erreichen. In einer gegebenen Pipeline wird durch die hierein beschriebenen Systeme und Verfahren nicht nur die Richtung jedes vorhergesagten Pfades, sondern auch ein Vertrauenswert/eine Genauigkeit für jeden vorhergesagten Pfad berechnet. Darüber hinaus wird eine Unsicherheit für einen vorhergesagten Sprung verfolgt und durch jeden vorhergesagten Pfad befördert, um Entscheidungen über die Reihenfolge der von jedem Thread auszuführenden Anweisungen zu treffen. Indem den Threads ermöglicht wird, in einem „allgemeinen Wettbewerb” zu stehen und so viele Ressourcen zu beanspruchen, wie jeder Thread wünscht, so lange genügend Ressourcen verfügbar sind, werden die Ressourcen nicht auf eine Weise unter den Threads aufgeteilt, die den maximal möglichen Durchsatz anstrebt. Ein Bereich erhöhten Durchsatzausgleichs befindet sich um denjenigen von Sprüngen. Immer wenn ein gegebener Thread (im Hinblick auf den anderen Thread) eine höhere Wahrscheinlichkeit aufweist, dass die Richtung/das Ziel für einen gegebenen Sprung inkorrekt vorhergesagt wird, sollte er von den in Anspruch genommenen/angeforderten Ressourcen Abstand nehmen und zulassen, dass der andere (d. h. vertrauenswürdigere) Thread seinen Anteil an den Ressourcen beansprucht. In einem Prozessor mit einem einzigen Thread sind alle Ressourcen dem einen Thread gewidmet. In einem Prozessor mit gleichzeitigem Mehrfach-Threading (simultaneous multithreading (SMT)) werden diese Ressourcen von den gleichzeitig ausgeführten Threads „gemeinsam genutzt”. Manche Ressourcen werden statisch aufgeteilt, während andere Ressourcen dynamisch aufgeteilt werden. Die dynamisch aufgeteilten Ressourcen beruhen auf der Grundlage „First come first serve”. Während dynamische Ressourcen ein Optimieren erlauben, gibt es viele Leistungsbegrenzungen einer dynamischen Ressource. Wenn zum Beispiel ein Thread X für einige Zyklen blockiert ist, hat Thread Y die Fähigkeit, eine erhebliche Menge der Pipelineressourcen zu nutzen. Der Thread Y kann Wegwerfarbeit erzeugen (wie zum Beispiel entlang eines Pfades eines falschen Sprungs) und Thread X Ressourcen wegnehmen, die Thread X nach Überwinden der Blockierung für Arbeiten verwenden könnte, die nicht verworfen werden.
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1 veranschaulicht ein Blockschaubild eines Systems 100 zum Anweisungsausgleich durch Anweisungsunsicherheit innerhalb eines Prozessors mit mehreren Threads. Die hierin beschriebenen Verfahren können in Hardware, Software (z. B. Firmware) oder einer Kombination davon realisiert werden. In einer beispielhaften Ausführungsform sind die hierein beschriebenen Verfahren in Hardware als Teil des Mikroprozessors eines zweckbestimmten oder universellen digitalen Computers, wie beispielsweise ein PC, ein Arbeitsplatzrechner, ein Minicomputer oder ein Großrechner, realisiert. Das System 100 enthält daher einen universellen Computer 101.
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In einer beispielhaften Ausführungsform enthält der in 1 gezeigte Computer 101 im Hinblick auf die Hardware-Architektur einen Prozessor 105, einen mit einer Speichersteuereinheit 115 verbundenen Hauptspeicher 110 und eine oder mehrere Eingabe- und/oder Ausgabe(E/A)-Einheiten 140, 145 (oder Peripherieeinheiten), die über eine lokale Eingabe/Ausgabe-Steuereinheit 135 im Sinne einer Datenübertragung verbunden sind. Bei der Eingabe/Ausgabe-Steuereinheit 135 kann es sich zum Beispiel, ohne auf diese beschränkt zu sein, um einen oder mehrere Busse oder andere kabelgebundene oder kabellose Verbindungen handeln, wie sie in der Technik bekannt sind. Die Eingabe/Ausgabe-Steuereinheit 135 kann zusätzliche, der Einfachheit halber weggelassene Elemente wie beispielsweise Steuereinheiten, Puffer (Cachespeicher), Treiber, Verstärker (repeaters) und Empfänger aufweisen, um die Datenübertragung zu ermöglichen. Weiterhin kann die lokale Schnittstelle Adressen-, Steuerungs- und/oder Datenverbindungen einschließen, um einen geeigneten Datenaustausch zwischen den zuvor genannten Komponenten zu ermöglichen.
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Bei dem Prozessor 105 handelt es sich um eine Hardware-Einheit zum Ausführen von Software, insbesondere der im Hauptspeicher 110 gespeicherten. Bei dem Prozessor 105 kann es sich um jeden anwendungsspezifisch hergestellten oder am Markt erhältlichen Prozessor, eine Zentraleinheit (central processing unit (CPU)), einen Hilfsprozessor unter mehreren dem Computer 101 zugeordneten Prozessoren, einen Mikroprozessor auf Halbleiterbasis (in Form eines Mikrochips oder Chipsatzes) oder allgemein jede beliebige Einheit zum Ausführen von Anweisungen handeln.
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Der Hauptspeicher 110 kann eines oder eine Kombination flüchtiger Speicherelemente (z. B. Speicher mit wahlfreiem Zugriff (random access memory (RAM, wie beispielsweise DRAM, SRAM, SDRAM usw.)) sowie nichtflüchtiger Speicherelemente (z. B. ROM, löschbaren programmierbaren Nur-Lese-Speicher (erasable programmable read only memory (EPROM), elektronisch löschbaren programmierbaren Nur-Lese-Speicher (electronically erasable programmable read only memory (EEPROM), programmierbaren Nur-Lese-Speicher (programmable read only memory (PROM), Band, Compact-Disk-Nur-Lese-Speicher (compact disc read only memory CD-ROM), Platten, Disketten, Kassetten, Bandkassetten oder Ähnliches usw.) einschließen. Darüber hinaus kann der Hauptspeicher 110 elektronische, magnetische, optische und/oder andere Arten von Speichermedien aufweisen. Es ist zu beachten, dass der Hauptspeicher 110 eine verteilte Architektur aufweisen kann, bei der vielfältige Komponenten entfernt voneinander angeordnet, jedoch durch den Prozessor 105 zugänglich sind.
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Die Anweisungen im Hauptspeicher 110 können ein oder mehrere separate Programme enthalten, von denen jedes eine geordnete Liste ausführbarer Anweisungen zur Ausführung logischer Funktionen beinhalten kann. Im Beispiel von 1 die Anweisungen im Hauptspeicher 110 ein geeignetes Betriebssystem (BS) 111. Das Betriebssystem 111 steuert im Wesentlichen die Ausführung anderer Computerprogramme und stellt eine Zeitplanung, Steuerung der Eingabe/Ausgabe, Datei- und Datenverwaltung, Speicherverwaltung und Datenübertragungssteuerung sowie verwandte Dienste bereit.
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In einer beispielhaften Ausführungsform können eine herkömmliche Tastatur 150 und eine herkömmliche Maus 155 mit der Eingabe/Ausgabe-Steuereinheit 135 verbunden sein. Zu weiteren Ausgabeeinheiten, wie beispielsweise den E/A-Einheiten 140, 145, können zum Beispiel, ohne auf diese beschränkt zu sein, ein Drucker, ein Scanner, ein Mikrophon und Ähnliches zählen. Schließlich können die E/A-Einheiten 140, 145 weiterhin Einheiten einschließen, die sowohl Eingaben als auch Ausgaben abwickeln, wie beispielsweise, jedoch nicht auf diese beschränkt, eine Netzwerkschnittstellenkarte (network interface card (NIC)) oder einen Modulator/Demodulator (zum Zugreifen auf andere Dateien, Einheiten, Systeme oder ein Netzwerk), einen Hochfrequenz(HF)- oder anderen Transceiver, eine Telefonschnittstelle, eine Brücke, einen Router und Ähnliches. Das System 100 kann weiterhin eine mit einer Anzeige 130 verbundene Anzeigesteuereinheit 125 enthalten. In einer beispielhaften Ausführungsform kann das System 100 weiterhin eine Netzwerkschnittstelle 160 zum Verbinden mit einem Netzwerk 165 enthalten. Bei dem Netzwerk 165 kann es sich um ein IP-gestütztes Netzwerk für den Datenaustausch zwischen dem Computer 101 und einem beliebigen externen Server, Client und Ähnliches über eine Breitbandverbindung handeln. Das Netzwerk 165 sendet und empfängt Daten zwischen dem Computer 101 und externen Systemen. In einer beispielhaften Ausführungsform kann es sich bei dem Netzwerk 165 um ein verwaltetes IP-Netzwerk handeln, das durch einen Dienstanbieter verwaltet wird. Das Netzwerk 165 kann in drahtloser Weise ausgeführt sein, z. B. unter Verwendung drahtloser Protokolle und Technologien wie beispielsweise WiFi, WiMAX usw. Beim Netzwerk 165 kann es sich auch um ein paketvermitteltes Netzwerk wie beispielsweise ein lokales Netzwerk (local area network), ein Weitverkehrsnetzwerk (wide area network), ein Stadtnetz (metropolitan area network), ein Internet-Netzwerk oder eine ähnliche Art von Netzwerkumgebung, handeln. Bei dem Netzwerk 165 kann es sich um ein festes drahtloses Netzwerk, ein drahtloses lokales Netzwerk (wireless local area network (LAN)), ein drahtloses Weitverkehrsnetzwerk (wireless wide area network (WAN)), ein Netzwerk für den persönlichen Bereich (personal area network (PAN)), ein virtuelles privates Netzwerk (virtual private network (VPN)), ein Intranet oder ein anderes geeignetes Netzwerksystem handeln, und es enthält Ausrüstung zum Empfangen und Senden von Signalen.
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Wenn es sich bei dem Computer 101 um einen PC, einen Arbeitsplatzrechner, eine intelligente Einheit oder Ähnliches handelt, können die Anweisungen im Hauptspeicher 110 weiterhin ein Basis-Eingabe/Ausgabe-System (basic input Output system (BIOS)) enthalten (das der Einfachheit halber weggelassen wurde). Beim BIOS handelt es sich um einen Satz wesentlicher Software-Routinen, die Hardware beim Start initialisieren und testen, das BS 111 starten und den Transfer von Daten zwischen den Hardware-Einheiten unterstützen. Das BIOS ist in einem ROM gespeichert, so dass das BIOS ausgeführt werden kann, wenn der Computer 101 aktiviert wird.
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Wenn der Computer 101 in Betrieb ist, ist der Prozessor 105 so eingerichtet, dass er innerhalb des Hauptspeichers 110 gespeicherte Anweisungen ausführen, Daten zum und vom Hauptspeicher 110 übertragen und allgemein Operationen des Computers 101 entsprechend den Anweisungen steuern kann.
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In einer beispielhaften Ausführungsform, bei der die Anweisungsausgleichsverfahren in Hardware realisiert sind, können die hierein beschriebenen Anwendungsausgleichsverfahren mit einer beliebigen oder einer Kombination der folgenden Technologien ausgeführt werden, die in der Technik allgemein bekannt sind: (eine) diskrete Logikschaltung(en) mit logischen Gattern (gates) zum Realisieren logischer Funktionen auf Datensignalen, eine anwendungsspezifische integrierte Schaltung (application specific integrated circuit (ASIC)) mit geeigneten Gattern kombinatorischer Logik, (ein) programmierbare(s) Gatter-Array(s) (programmable gate array(s) (PGA)), ein anwenderprogrammierbares Gatter-Array (field programmable gate array (FPGA) usw.
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2 veranschaulicht ein Blockschaubild eines unsortierten Anweisungspipelinesystems 200 eines Prozessors, in dem die beispielhaften Verfahren zum Anweisungsausgleich gemäß einer beispielhaften Ausführungsform realisiert werden können. Wie hierin beschrieben, stellt Pipelining eine spezielle Form von Parallelität dar, wobei die Ausführung mehrerer Anweisungen auf derselben Hardware verzahnt (interleaved) sein kann. In einer beispielhaften Ausführungsform beinhaltet das Pipelinesystem sieben Stufen: (1) Anweisungsabrufen 210; (2) Decodieren und Anweisungsgruppieren 220; (3) Verteilen in Ausgabewarteschlange 230; (4) Unsortierte Ausgabe 240; (5a) Festkommaeinheit, die Registermodifikationen durchführt 250; (5b) Lade/Speicher-Einheit, die auf den Cachespeicher zugreift, 255; (6) Sortierte Durchführungstabelle 260; (7) Architekturaktualisierungen 270, was Registerfestschreibungen (register commits) und Speichervorgänge einschließt. In einer beispielhaften Ausführungsform ruft die Stufe des Anweisungsabrufens 210 zu verarbeitende Anweisungen ab. Die Stufe des Decodierens und Anweisungsgruppierens 220 decodiert die Anweisung und ermittelt, welche Anweisungen von welchen Anweisungen abhängen. Das Verteilen in die Ausgabewarteschlange 230 platziert die Anweisungen und zugeordneten Abhängigkeiten in die Ausgabewarteschlange. Die unsortierte Ausgabewarteschlange 240 legt fest, welche Anweisungen an die Ausführungseinheiten zu senden sind, die eine Architekturfunktion durchführen. Die Festkommaeinheit 250 führt eine Register-zu Register-Operation durch. Die Lade/Speicher-Einheit 255 nimmt einen Registerwert und platziert ihn in einen Speicher/Cachespeicher oder nimmt Inhalt im Speicher/Cachespeicher und platziert ihn in einem Register. Die sortierte Durchführung 260 legt ein sortiertes Mittel fest, um Anweisungen an die Stufe der Architekturaktualisierungen 270 zu senden. Die Architekturaktualisierungen 270 weisen Register Speichern/Cachespeichern zu und erlauben dem unsortierten Registerdateizuordner, umbenannte Register freizugeben.
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3 veranschaulicht einen Ablaufplan für ein Verfahren 300 zum Anweisungsausgleich durch Anweisungsunsicherheit innerhalb eines Prozessors mit mehreren Threads. In Block 310 weist das System 100 einen Sprungvertrauenswert zu. Sprungvorhersager können viele Typen von Zählern realisieren, einschließlich, ohne auf diese beschränkt zu sein, einen Ein-Bit-Vorhersager oder einen Zwei-Bit-Sättigungszähler. Zu Zwecken der Veranschaulichung wird ein Zwei-Bit-Sättigungszähler erläutert. Es ist ersichtlich, dass weitere Typen von Vorhersagezählern in anderen beispielhaften Ausführungsformen betrachtet werden. Es können mehrere Zustände für eine Sprungrichtung eines gegebenen vorhergesagten Sprungs dargestellt werden. Zum Beispiel können die dargestellten Zustände lauten: 11 stark vorgenommen, 10 schwach vorgenommen, 01 schwach nicht vorgenommen, 00 stark nicht vorgenommen. In beispielhaften Ausführungsformen kann durch Pflegen eines x-Bit-Zählers für „korrekt” und eines x-Bit-Zählers für „falsch” der laufende Durchschnitt der Korrektheit für die Sprungvorhersage eingerichtet werden. Für jedes Mal, wenn der Sprung korrekt vorhergesagt wird (unabhängig davon, ob er vorgenommen wird oder nicht vorgenommen wird), erhöht das System 100 den „korrekt”-Zähler. Für jedes Mal, wenn die Vorhersage falsch ist, erhöht das System 100 den „falsch”-Zähler. Immer wenn der Zähler bei seinem Höchstwert in Sättigung geht, teilt das System 100 beide Zähler durch zwei. Zum Beispiel kann das Teilen durch zwei erreicht werden, indem jeder Zähler um ein Bit nach rechts verschoben wird. In beispielhaften Ausführungsformen wird der Vertrauenswert der vorhergesagten Sprünge in Sprungvorhersage-Arrays mit der Richtungsvorhersage gespeichert. Immer wenn eine Vorhersage getroffen wird, wird zudem die Unsicherheit erhalten. In einer Ausführungsform kann die Unsicherheit gegeben sein durch: 1/Vertrauenswert = Falsch/(Korrekt + Falsch)
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In Block 320 verfolgt das System 100 die Unsicherheit des vorhergesagten Sprungs. In beispielhaften Ausführungsformen gibt es eine Unsicherheitshöhe über den vorhergesagten Sprung, wenn bei der Unsicherheit für einen Sprung die „falsch”-Anzahl größer als 0 ist. Die Unsicherheit gibt an, dass die Vorhersage in der jüngsten Vergangenheit laut den Zählern falsch war. Ungeachtet der Unsicherheit des gegebenen Sprungs geht es nicht um ein Ausführen des Sprungs in der Pipeline gemäß der Unsicherheit des Sprungs selbst; es geht um die Anweisungen nach dem Sprung.
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Wenn zum Beispiel ein gegebener Sprung eine Unsicherheit von „1” besitzt, wird jede Anweisung, welche nach dem Sprung die Pipeline 200 hinabgeschickt wird, so behandelt als hätte sie eine Unsicherheit von „1”. Wenn insofern zum Beispiel zehn Anweisungen nach dem Sprung die Pipeline 200 hinabgeschickt werden, hat der gegebene Thread eine Unsicherheit mit einem Wert von 10 hinabgeschickt. Wenn es nach dem ersten Sprung vier Nicht-Sprung-Anweisungen gibt und dann ein weiterer Sprung eine Unsicherheit von „2” besitzt, gefolgt von weiteren fünf Anweisungen, beträgt die Gesamtunsicherheit in der Pipeline 200 für diesen Strang „20”. In diesem Beispiel ist ersichtlich, dass der erste Sprung keine Unsicherheit zur Pipeline 200 addiert. Die nächsten vier Nicht-Sprung-Anweisungen besitzen jedoch jeweils eine Unsicherheit von „1”. (Gesamtunsicherheit an diesem Punkt = „4”). Der zweite Sprung erfolgt den Unsicherheitspfad des ersten Sprungs hinab. Der zweite Sprung addiert daher einen weiteren Zähler zur Unsicherheitsanzahl (Gesamt nun bei „5”). Die Anweisungen nach dem zweiten Sprung besitzen jeweils eine Unsicherheit von „2” für den zweiten Sprung und eine „1” für den ersten Sprung, was sich zu einem Unsicherheitswert von „3” für jede Anweisung nach dem zweiten Sprung aufsummiert. Die Unsicherheit beträgt fünf Anweisungen mit einem Wert von „3”, was eine Gesamtunsicherheit von „15” ergibt. Insgesamt besteht für die zehn Anweisungen eine Unsicherheit von „20”. Unter Fortsetzung des Beispiels fällt die Unsicherheit in der Pipeline für die zehn Anweisungen im Fall eines korrekten Auflösens des ersten Sprungs (zweiter Sprung noch aufzulösen) von „20” auf „10”, da der erste Sprung keine Unsicherheit in der Pipeline 200 mehr bereitstellt. Sollte hingegen der zweite Sprung korrekt aufgelöst werden (erster Sprung noch aufzulösen) fällt die Unsicherheit ebenfalls von „20” auf „10”, da die letzten fünf Anweisungen mit einem Wert von „2” jeweils keine Unsicherheit zur Pipeline 200 mehr beitragen. Sollten beide Sprünge korrekt aufgelöst werden, beträgt die Höhe der Unsicherheit in der Pipeline „0”, da nun keine Sprünge in der Pipeline vorhanden sind, die noch aufgelöst werden müssen.
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4 veranschaulicht ein Beispiel einer Tabelle 400, die realisiert werden kann, um die Unsicherheit in der Pipeline 200 zu verfolgen. Im Beispiel enthält die Tabelle eine Vertrauenswertspalte 410, wobei jede Zeile der Spalte für eine aktuelle Summe des Unsicherheitswertes für eine Anweisung steht, wenn diese auf Sprünge in der Pipeline 200 trifft. Die Realisierung von „Triplets” stellt ein Beispiel für ein Verfolgen von Anweisungsgruppen für die unsortierte Verfolgung 260 derart dar, dass Anweisungen Architekturaktualisierungen 270 mit einer Geschwindigkeit schneller als eine Anweisung pro Zyklus sortiert vornehmen können. Für das gegebene Beispiel gibt es innerhalb eines Triplets Anweisungsplätze 0, 1 und 2. Sprünge werden in jedem der Plätze unterstützt; ein Sprung in Platz 1 oder 2 beendet jedoch Anweisungen innerhalb des gegebenen Triplets. In der ersten Zeile 420 besitzt die Anweisung, „Anw.” eine Unsicherheit von „0” in der Pipeline 200. Die Unsicherheit von „0” ist unterhalb von „Anw.” abgebildet. In der zweiten Zeile 430 trifft die Anweisung auf einen Sprung mit einer Unsicherheit von „1 ”, Spr(1). Die Unsicherheit für die Anweisung beträgt nun „1 ”, was als „1” unterhalb von „Anw.” abgebildet ist. In der zweiten Zeile 430 trifft die Anweisung dann auf einen Sprung mit einer Unsicherheit von „3”, Spr(3). Die der Anweisung zugeordnete Unsicherheit beträgt nun „4”, wie in der Spalte 410 in der Zeile 440 platziert. In Zeile 440 steht die Anweisung mit einer Unsicherheit von „4” unterhalb „Anw.” in der Pipeline 200. Somit bleibt in Zeile 450 die Spalte 410 auf einer Unsicherheit von „4”. In der zweiten Zeile 450 trifft die Anweisung jedoch auf einen weiteren Sprung mit einer Unsicherheit von „2”, Spr(2). Die der Anweisung zugeordnete Unsicherheit beträgt nun „6”. Insofern liest nun in Zeile 460 die Spalte 410 eine Unsicherheit „6”, was mit der Anweisung in der Pipeline 200 verbleibt. Insofern ist ersichtlich, dass die Unsicherheit für das Triplet (d. h. jede Zeile) der (Tripletsummenwert·Anzahl von Anweisungen im Triplet) + (Unsicherheit des ältesten Sprungs·Anzahl von Anweisungen, die jünger als der ältere Sprung im Triplet sind) ist.
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In Block 330 gleicht das System 100 die Pipeline 200 aus. Um die Pipeline 200 in beispielhaften Ausführungsformen mit Anweisungen ausgeglichen zu halten, die wahrscheinlich von jedem Thread abgeschlossen werden, verteilt die Pipeline 200 Anweisungen 230 von jedem Thread so, dass die Höhe der Unsicherheit pro Thread, nach der Verteilung, in der Pipeline 200 ausgeglichen ist. Im Hinblick auf die unsortierte Ausgabemaschine besitzt jeder Thread seine eigene Alterspriorität, und die Entscheidung zwischen den beiden Threads über den auszugebenden Thread beruht darauf, die Höhe der Unsicherheit ebenfalls ausgeglichen zu halten. Auf diese Weise werden Anweisungen in die Pipeline geschickt, die wahrscheinlich Arbeit verrichten, anstatt zu einem späteren Zeitpunkt aus der Pipeline entfernt zu werden.
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Die Anweisungen mit einem höheren Vertrauenswert (einer geringeren Unsicherheit) werden somit priorisiert.
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In der Pipeline 200 werden Anweisungen zur Ausgabe in eine Warteschlange eingestellt. Ähnlich zu herkömmlichen Pipelines werden von der Pipeline 200 Anweisungen sortiert abgerufen 210, decodiert 220 und verteilt 230. Gleichermaßen ähnlich zu herkömmlichen Pipelines werden Anweisungen oftmals unsortiert in Warteschlangen eingestellt und ausgegeben 240. In beispielhaften Ausführungsformen berücksichtigt das Ausgeben von Anweisungen sowohl die Unsicherheit von Anweisungen als auch das Alter der Anweisungen. Beim Ausgleichen der Pipeline 200 berücksichtigt das System 100 die Unsicherheit einer Anweisungsposition, während gleichzeitig die Anweisungen so gleichmäßig wie möglich verteilt werden, um die Unsicherheit in der Pipeline anzugleichen, während zudem die Anzahl von Anweisungen erhöht wird, die wahrscheinlich Arbeit verrichten, die den Architekturzustand beeinflusst. Um die Unsicherheit von Anweisungen in der Pipeline gleich zu halten, wird in beispielhaften Ausführungsformen ein Verhältnis der Unsicherheit berechnet, und die Anweisungen werden entsprechend dem Verhältnis verteilt. Wenn zum Beispiel Thread X eine Unsicherheitssumme von 50 und Thread Y eine Unsicherheitssumme von 25 besitzt, beträgt das Verhältnis der Unsicherheiten 2/1. Entsprechend diesem Verhältnis werden für jede zugeteilte Anweisung von Thread X zweimal so viele Anweisungen für Thread Y zugeteilt. Während die Unsicherheit von X weiter über 50 ansteigt, erhöht sich Y auf diese Wiese über 25 mit einer höheren Geschwindigkeit als X über 50 wächst. Insofern bewegt sich die Unsicherheit innerhalb der Pipeline der zwei Threads auf einen Punkt eines Unsicherheitsgleichgewichts zu. Durch Erreichen eines Gleichgewichtspunktes ist es statistisch wahrscheinlich, dass die optimale Mindestmenge von Arbeit aus der Pipeline 200 entfernt wird. Es ist ersichtlich, dass sich das Verhältnis jederzeit ändern kann, da Sprünge aufgelöst werden und sich Unsicherheiten ändern können. Zum Beispiel kann sich die Unsicherheit für Thread X auf 60 und die Unsicherheit von Thread Y auf 40 bewegen, in welchem Fall das Verhältnis zu 3/2 wird. In solch einem Fall werden für jeweils zwei Anweisungen für Thread X drei Anweisung für Thread Y zugeteilt, um wiederum die Unsicherheit der Pipeline 200 anzugleichen und die Chancen für durchzuführende Arbeiten zu erhöhen, die den Architekturzustand der Maschine beeinflussen. In einem weiteren Beispiel kann ein Sprung für Thread X aufgelöst werden, wodurch die Unsicherheit auf 30 fällt und ein Verhältnis von 3/4 vorliegt. In solch einem Fall werden für jeweils vier Anweisungen für Thread X drei Anweisung für Thread Y zugeteilt, um wiederum die Unsicherheit der Pipeline 200 anzugleichen und die Chancen für durchzuführende Arbeiten zu erhöhen, die den Architekturzustand der Maschine beeinflussen.
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Wie hierin beschrieben, liegt eine weitere Überlegung beim Pipelineausgleich darin, das Alter der auszugebenden Anweisung zu berücksichtigen. Herkömmlicherweise geben Pipelines die älteste Anweisung mit gültigen Daten in der Ausgabewarteschlange aus. In beispielhaften Ausführungsformen werden Anweisungen auf der Grundlage des Alters der Anweisung sowie der Unsicherheit der Anweisung verteilt. Für jeden Thread untersucht die älteste zur Ausgabe zulässige Anweisung die Summe der Unsicherheit von Anweisungen bis zu dem Punkt in der Pipeline 200, und bei der Anweisung vom gegebenen Thread, welche die geringste Unsicherheit besitzt, handelt es sich um die auszugebende Anweisung. Im Falle, dass die Unsicherheiten zwischen den Threads gleich sind, kann eine Umlaufauswahl (round-robin selection) zwischen den Threads zur Ausgabe angewandt werden. Wenn zum Beispiel für Thread X seine älteste zulässige Anweisung als eine Unsicherheitssumme von 30 festgelegt ist und für Thread Y seine älteste zulässige auszugebende Anweisung als eine Unsicherheitssumme von 10 festgelegt ist, wird wie vorstehend beschrieben die Anweisung für Thread Y ausgegeben. Wenn mehr als eine Anweisung in einem gegebenen Zyklus auszugeben ist, wird dieser Vergleich für jeden durch die Anweisungsausgabe im gegebenen Zyklus zu füllenden Anweisungsplatz wiederholt.
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In beispielhaften Ausführungsformen realisieren die hierin beschriebenen Systeme und Verfahren ein Schema mit statischen Grenzen. 5 veranschaulicht schaubildhaft ein Beispiel einer Ausgabewarteschlange mit statischer Grenze 500, die gemäß beispielhaften Ausführungsformen realisiert werden kann. Die statische Grenze setzt unter der Voraussetzung, dass der andere Thread blockiert ist, einen Schwellenwert für eine Anzahl von für einen Thread zu verteilende Anweisungen, so dass ein gegebener Thread, B, die Ausgabewarteschlange während eines Zeitrahmens nicht blockiert, wenn der andere Thread, A, keine in die Ausgabewarteschlange zu platzierenden Anweisungen aufweist. Im Beispiel besitzen sowohl Thread A als auch Thread B zu verteilende Anweisungen als eine Funktion des Abrufens. Im Beispiel nimmt Thread B die Mehrheit der Ressourcen auf, da zum Beispiel Thread A unter Umständen ein Anweisungsabrufen mit langer Latenzzeit erlebt. Insofern wird eine große Anzahl von Anweisungen von Thread B in die Ausgabewarteschlange eingestellt, während A dabei ist, zusätzliche zu decodierende und in die Warteschlange einzustellende Anweisungen abzurufen. Herkömmlicherweise würde eine Ausgabewarteschlange Thread B erlauben, die Ressourcen weiterhin zu benutzen. In beispielhaften Ausführungsformen wird der Schwellenwert gesetzt, um sicherzustellen, dass manche Anweisungen von Thread A auch durch Reservieren von Platz in der Ausgabewarteschlange von Thread A verteilt werden können. Sobald die Anweisungen für Thread B ein Grenzniveau 510 (einen gegebenen prozentualen Anteil der Ausgabewarteschlange) erreichen, wird das Verteilen von Anweisungen von Thread B in die Ausgabewarteschlange angehalten. Selbst wenn Thread A nicht bereit ist, Anweisungen zu verteilen, verfügt er über eine Anzahl N von in der Ausgabewarteschlange reservierten Plätzen, in die Anweisungen verteilt werden können. Wenn sich Thread A von der Operation mit langer Latenzzeit erholt, werden in der Ausgabewarteschlange verfügbare Plätze für die Anweisungen von Thread A vorhanden sein. Das Beispiel veranschaulicht einen Kopfzeiger 520 und einen Endzeiger 530. Der Kopfzeiger 520 stellt den Kopf der Umlauf-Ausgabewarteschlange dar und legt die älteste Anweisung in der Warteschlange fest, und bei dem Endzeiger 530 handelt es sich um einen zusätzlichen Zeiger, der festlegt, wo die nächste Anweisung in die Warteschlange einzustellen ist. In beispielhaften Ausführungsformen zeigt der Endzeiger 530 auf den ersten Platz nach dem Grenzschwellenwert 510. Es wurde zugelassen, dass B kontinuierlich Anweisungen in die Endzeigerposition der Ausgabewarteschlange verteilt bis die Grenze 510 erreicht war. An diesem Punkt bewegt sich der Endzeiger einen Platz hinter die Grenze, um die Position der Ausgabewarteschlange anzugeben, in welche die nächste Anweisung zu verteilen ist. Anweisungen von Thread A verfügen nach Durchführen der Operation mit langer Latenzzeit nun über Plätze in der Ausgabewarteschlange, in die ein Verteilen möglich ist. In solch einem Schema hat die Grenze verhindert, dass das Verhältnis übermäßig größer wird als es bereits geworden ist, während sich das Unsicherheitsverhältnis wahrscheinlich allmählich vom Gleichgewicht wegbewegt hat.
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In beispielhaften Ausführungsformen können die hierin beschriebenen Systeme und Verfahren ein Entfernen aus dem Ausgabeschema realisieren. 6 veranschaulicht schaubildhaft ein Beispiel eines Entfernens aus einer Ausgabewarteschlange 600, die gemäß beispielhaften Ausführungsformen realisiert werden kann. Anweisungen können aus der Ausgabewarteschlange entfernt werden, so dass es einen Ausgleich von Unsicherheiten verteilter Anweisungen in der Ausgabewarteschlange gibt. Im Beispiel besitzen sowohl Thread A als auch Thread B zu verteilende Anweisungen in der Ausgabewarteschlange. Thread B nimmt die Mehrheit der Ressourcen auf, da zum Beispiel Thread A unter Umständen eine Anweisungsabrufoperation mit langer Latenzzeit durchläuft. Insofern wird eine große Anzahl von Anweisungen von Thread B in die Ausgabewarteschlange eingestellt, wodurch sich das Unsicherheitsverhältnis der zwei Threads vom Gleichgewicht wegbewegt. Es ist nicht bekannt, wie lange Thread A blockiert sein wird und insofern kann Thread B zusätzliche Leistung gewinnen, indem er die vollständige Ausgabewarteschlange nutzt, da sie andernfalls ungenutzt wäre, weil Thread A keine in die Ausgabewarteschlange zu platzierenden Anweisungen verfügbar hat. Wenn in beispielhaften Ausführungsformen die Anweisungen für Thread A zum Einfügen in die Ausgabewarteschlange verfügbar werden, kann die Pipeline N jüngere Anweisungen von Thread B aus dieser Ausgabewarteschlange entfernen und sie neu verteilen, nachdem die Anweisungen von Thread A verteilt sind, was die Unsicherheit der Ausgabewarteschlange ausgleicht. Ein Kopfzeiger 610 stellt den Kopf der Umlauf-Ausgabewarteschlange dar, der die älteste Anweisung in der Ausgabewarteschlange festlegt. Ein Endzeiger 620 legt den nächsten Platz fest, in den eine Anweisungen in die Ausgabewarteschlange einzufügen ist. Eine gegebene Anzahl von B kann aus der Warteschlange entfernt werden und der B-Zeiger kann näher an den Kopfzeiger 610 bewegt werden, um eine Anzahl von zu entfernenden Thread-B-Anweisungen einzurichten, wie hierin beschrieben. Um ein erneutes Abrufen der Anweisungen für Thread B zu vermeiden, können in beispielhaften Ausführungsformen die Anweisungen in der „Geister”(virtuellen)-Warteschlange gespeichert werden, bei der es sich um eine Erweiterung des Einstellens in eine Warteschlange handeln kann, die Anweisungen vom Anweisungsabrufen vor dem Verteilen 230 speichert.
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Wie vorstehend beschrieben, können Ausführungsformen in der Form von computerrealisierten Prozessen und Vorrichtungen zum Ausführen dieser Prozesse ausgebildet werden. Eine Ausführungsform kann als einen Herstellungsartikel ein in 7 abgebildetes Computerprogrammprodukt 700 auf einem computerlesbaren/durch Computer verwendbaren Medium 702 mit einer Computerprogrammcode-Logik beinhalten, die in einem gegenständlichen Medium ausgebildete Anweisungen enthält. Zu beispielhaften Herstellungsartikeln für das computerlesbare/durch Computer verwendbare Medium 702 können Floppy-Disketten, CD-ROMS, Festplattenlaufwerke, USB(universal serial bus)-Flash-Laufwerke und -Sticks oder jedes beliebige andere computerlesbare Speichermedium zählen, wobei bei Laden der Computerprogrammcode-Logik 704 in und Ausführen durch einen Computer der Computer zu einer Vorrichtung zum Ausführen der Erfindung wird. Ausführungsformen enthalten die Computerprogrammcode-Logik 704 zum Beispiel unabhängig davon, ob sie in einem Speichermedium gespeichert ist, auf einen Computer geladen und/oder durch diesen ausgeführt wird oder über irgendein Übertragungsmedium übertragen wird, wie beispielsweise über elektrische Leitungen oder Kabel, durch Lichtwellenleiter oder über elektromagnetische Wellen, wobei bei Laden der Computerprogrammcode-Logik 704 in und Ausführen durch einen Computer der Computer zu einer Vorrichtung zum Ausführen der Erfindung wird. Bei Implementieren auf einem universellen Mikroprozessor konfigurieren die Segmente der Computerprogrammcode-Logik 704 den Mikroprozessor so, dass spezielle Logikschaltungen erzeugt werden.
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Wie für den Fachmann ersichtlich ist, können Aspekte der vorliegenden Erfindung als ein System, Verfahren, oder Computerprogrammprodukt ausgebildet werden.
