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Hintergrund der Erfindung
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Die
Erfindung bezieht sich allgemein auf die Regenerierung eines Taktsignals
für eine
Digitalsignalübertragung
und insbesondere auf die Regenerierung eines Taktsignals, ohne dass
ein Datenempfänger
zum Übernehmen
einer Abtastfrequenz als ganzzahliges Vielfaches der Datenbitrate
erforderlich ist.
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Bei
der Erzeugung digitaler Informationen in Form von binären Signalen
wird jeder binäre
Bit einem jeweiligen Zeitschlitz zugeordnet. Die Zeitschlitze sind
typischerweise von gleicher Dauer, da sie durch ein Taktsignal mit
einer der Sollbitrate des binären
Signals entsprechenden Frequenz festgelegt werden. Zur Unterstützung der Übertragung
des Digitalsignals (z. B. bei drahtloser Nachrichtenübermittlung)
könnte
ein Modulationsschema zur Darstellung eines binären Eins- oder Nullwerts verwendet
werden. Wenn ein solches Signal empfangen wird, hängt die
Erfassung oder Demodulation des ursprünglichen binären Signals
von den verfügbaren
Taktungsinformationen zur Identifizierung der richtigen Zeitschlitze ab.
Es ist normalerweise ungünstig,
das ursprüngliche
Taktsignal mit dem binären
Datensignal zu übertragen.
Deshalb wäre
es wünschenswert,
die Taktung aus den übertragenen
Datensignalen selbst zu regenerieren.
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Das
Rundfunkdatensystem (RDS) in Europa und das Rundfunkübertragungsdatensystem
(RBDS) in Nordamerika sind Beispiele von Systemen, die das drahtlose
Senden von Digitalsignalen anwenden. In diesen Systemen wird ein
digitaler Datenstrom, der eine analoge (z. B. UKW-)Rundfunkübertragung
ergänzt,
auf einem Zwischenträger
unter Verwendung von binär
modulierten Signalen gesendet. Durch zweckmäßige Demodulation der kodierten
Daten ermöglicht
der digitale Datenstrom die Bereitstellung erweiterter Merkmale
an den Empfänger,
wie z. B. Textanzeige von Programm- oder Strukturtypenbezeichnung, Anzeige
von Senderbezeichnung, Anzeige von Liedinformationen (z. B. Liedtitel
und Künstler)
und Bereitstellung alternativer Frequenzen zwecks automatischen
Nachstimmens eines Radioempfängers
auf einen anderen Sender in einem gemeinsamen Netz, wenn zum Beispiel
das Signal des momentan empfangenen Senders schwach wird.
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Die
RDS-/RBDS-Daten werden einem gleichzeitig gesendeten UKW-Rundfunksignal mithilfe
von Zweiseitenbandmodulation mit unterdrücktem Träger bei einer Frequenz von
57 kHz hinzugefügt. Die
digitalen Daten sind bei einer Datenrate von 1187,5 Bits pro Sekunde
(bps) zweiphasenkodiert. Jedes binäre Bit (d. h. entweder eine
Eins oder eine Null) wird durch ein Symbol dargestellt, wobei die Übergangsrichtung
des zeitlich veränderlichen
Signals am Mittelpunkt eines Bitzeitschlitzes den Bitwert erkennen
lässt.
Zur Dekodierung des richtigen Bitwerts muss ein richtiges Taktungssignal
regeneriert werden, so dass die relative Phase jedes Bitsymbols unterschieden
werden kann.
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In
dem Stand der Technik entsprechenden RDS-/RBDS-Empfängern ist
die Abtastfrequenz, mit der die zweiphasenkodierten Daten abgetastet
werden, als ganzzahliges Vielfaches der Bitrate (z. B. ein geradzahliger
Betrag von innerhalb eines Zeitschlitzes der digitalen Daten auftretenden
ganzzahligen Abtastwerten) gewählt
worden. Im Ergebnis wird es einfach, ein der Frequenz der Bitrate
entsprechendes Taktsignal zu erzeugen (z. B. durch Zählung bei
der Abtastrate zwecks Erzeugung eines alternierenden Taktsignals).
Die Phase des Taktsignals muss außerdem am Ursprungstaktsignal
ausgerichtet sein. Die Phasenausrichtung kann durch Bezugnahme auf
die Daten selbst erreicht werden.
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Das
Erfordernis der Abtastfrequenz als Vielfaches der Datenbitrate könnte eine
unerwünschte Einschränkung auf
die Auslegung eines bestimmten Empfängers darstellen. Außerdem sind
dem Stand der Technik entsprechende Taktregenerierungsimplementierungen
den Kundenwünschen
für jeden
bestimmten Empfänger
angepasst worden und nicht auf andere Empfängerarten übertragbar. Mit jedem neuen
Modell eines Empfängers
muss eine neue Taktregenerierungseinrichtung in Übereinstimmung mit anderen
Einzelheiten der Empfängerart
(z. B. Abtastfrequenz und Datenbitrate) gesondert entworfen werden.
Das Bemühen
um eine kundengerechte Auslegung führt zum Anstieg von Kosten
und Entwicklungszeit.
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Aus
der
DE 101 12 638
A1 sind sowohl ein Verfahren als auch eine Schaltungsanordnung
zur Erzeugung eines RDS-Bittaktes aus einer Frequenz, die kein ganzzahliges
Vielfaches der Abtastfrequenz des Taktsignals ist, vorbekannt. Um
den RDS-Bittakt zu erzeugen, wird ein Vergleich der Periodendauer eines
Taktgenerators und der des demodulierten RDS-Signals durchgeführt. Ein
erster Zähler,
der den Taktgenerator triggert, zählt die von einem ersten Nulldurchgangsdetektor
detektierten Nulldurchgänge im
RDS-Träger.
Ein zweiter Zähler
zählt die
zwischen zwei Nulldurchgängen,
die von einem zweiten Nulldurchgangsdetektor detektiert werden,
liegenden Abtastwerte des demodulierten RDS-Signals. Liegt die vom
zweiten Zähler
gezählte
Anzahl der Abtastwerte in einem vorgebbaren Toleranzbereich, so
berechnet eine Recheneinheit ein Synchronsignal zur Synchronisation
des Taktgenerators auf den RDS-Datenstrom. Das Synchronsignal inkrementiert
oder dekrementiert den Zählerstand
des ersten Zählers
so, dass zwischen dem Taktgenerator und dem RDS-Datenstrom Synchronisation erzielt wird.
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Zusammenfassung der Erfindung
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Die
Erfindung hat den Vorteil, jede beliebige Wahl einer Abtastrate
im Verhältnis
zur Datenbitrate bei Aufrechterhaltung eines regenerierten Taktungssignals
mit ausreichender Genauigkeit für
eine zuverlässige
Dekodierung der digitalen Daten zu ermöglichen. Außerdem stellt die Erfindung
ein Verfahren und einen Apparat zur Taktungssignalregenerierung mit
einfacher Anpassung an verschiedene Abtastfrequenzen und Datenbitraten
lediglich durch Einjustierung einiger Parameter, die in einem elektronischen Speicher
gespeichert sein könnten,
bereit, wodurch bei Anwendung der Erfindung ein wiederverwendbares
Digitalsignalprozessor-(DSP-)Modul bereitgestellt wird sowie Entwicklungszeit
und -kosten von Empfängern
verringert werden.
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In
einer Ausgestaltung der Erfindung wird ein Verfahren zur Regenerierung
eines Bittaktungssignals aus einem kodierten Digitalsignal in einem
Empfänger
unter Verwendung einer festgelegten Abtastrate FS bereitgestellt.
Ein Eingangsimpulssignal wird als Reaktion auf festgelegte Übergänge des
kodierten Digitalsignals erzeugt. Es wird ein Taktzählsignal
mit einer variablen Taktperiode entsprechend einer zyklischen Zählung des
Taktzählsignals
bis zu einem Zählwert
S bei der festgelegten Abtastrate erzeugt, wobei der Zählwert zwischen
einem oberen Wert So und einem unteren Wert
Su wechselt, so dass die variable Taktperiode
eine mittlere Dauer im Wesentlichen gleich einer Datenbitperiode
des kodierten Digitalsignals hat. Das Taktzählsignal wird mit dem kodierten
Digitalsignal synchronisiert durch (1) Zählung der Eingangsimpulssignale
zwecks Erzeugung einer Impulszahl, (2) Zählung von Abtastperioden zwischen
aufeinander folgenden Eingangsimpulssignalen zwecks Erzeugung einer
Abtastzahl und (3) Erzeugung eines Synchronisationssignals, falls
die Impulszahl größer als
ein Impulsschwellenwert und die Abtastzahl größer als ein Abtastschwellenwert
ist. Das Taktzählsignal
und die Impulszahl werden als Reaktion auf das Synchronisationssignal
neu eingestellt.
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Kurzbeschreibung der Zeichnungen
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Die 1(a) bis 1(e) zeigen
Kurvenformen verschiedener Signale in einem Empfänger.
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2 ist
ein Blockdiagramm einer Vorzugsausgestaltung eines Taktsignalregenerierungsapparats
der Erfindung.
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3 ist
ein Blockdiagramm eines Synchronisators der Erfindung.
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4 ist
ein Blockdiagramm eines Taktgenerators der Erfindung.
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5 zeigt
Wellenformbeispiele innerhalb des Synchronisators zur Erzeugung
eines Synchronisationssignals.
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6 zeigt
ein vom Taktgenerator zwecks Auswahl einer variablen Taktperiode
verwendetes akkumuliertes Fehlersignal.
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7 zeigt
Abtastwerte für
im Taktgenerator zur Regenerierung eines Datentaktsignals verwendete
Parameter.
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Ausführliche Beschreibung der Vorzugsausgestaltungen
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1(a) zeigt einen vorrangig zur Übertragung
mithilfe von Zweiphasenkodierung erzeugten RDS-Datenstrom, wobei
ein „1"-Bit als ein einzelner Zyklus
mit einer ersten Phase (z. B. ein negativ gerichteter Übergang
am Mittelpunkt der Bitperiode) und ein „0"-Bit
als ein einzelner Zyklus mit einer zur ersten Phase umgekehrten
zweiten Phase (z. B. ein positiv gerichteter Übergang am Mittelpunkt) dargestellt
ist. Wenn aufeinander folgende Bits denselben Wert haben, tritt
am Beginn, am Mittelpunkt und am Ende einer Bitperiode ein Nulldurchgang
oder eine Kante auf. Wenn die binären Signale von einem zum anderen
Bitwert wechseln, gibt es keinen Nulldurchgang oder keine Kante
am Anfang der entsprechenden Bitperiode.
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1(b) zeigt ein ideales Taktungssignal, das
der zur Erzeugung des zweiphasenkodierten Datenstroms verwendeten
Taktung entspricht und einen idealen Bitzeitschlitz oder eine ideale
Bitperiode Pi besitzt. 1(c) zeigt
eine Abtastfrequenz, die als ein ganzzahliges Vielfaches der idealen
Bitrate oder Bitfrequenz gewählt
wird, so dass eine Gesamtzahl von Abtastfrequenztaktungsimpulsen
für jeden
Zyklus des idealen Bittaktungssignals erzeugt wird. Als Beispiel
wird eine Abtastfrequenz mit einem 8fachen der Bitrate gezeigt (d.
h. in jeder Bitperiode treten 8 Abtastimpulse auf). Vorausgesetzt,
dass zur Spezifizierung alle zur Erzeugung des ursprünglichen
binären
Signals verwendeten Taktungsreferenzen und Abtastfrequenzen ausreichend
genau sind, kann ein bei einer Abtastfrequenz betriebener freilaufender Zähler die
Frequenz des ursprünglichen
Taktungssignals im Wesentlichen treffen. Im Fachgebiet sind einige
unterschiedliche Verfahren zur Synchronisierung der Phase des regenerierten
Taktsignals einschließlich
Musteranpassung (z. B. Finden von Abtastfenstern mit gleicher Anzahl
von positiven und negativen Datenabtastwerten) und Nulldurchgangserfassung
(z. B. Finden der Abtastposition innerhalb des Tastzyklus, der die
meisten Nulldurchgänge
enthält)
bekannt.
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Durch
die Erfindung soll das dem Stand der Technik entsprechende Erfordernis,
dass die in den Empfängern
verwendete Abtastrate ein ganzzahliges Vielfaches der Datenbitrate
ist, eliminiert werden. Eine Datenbitrate Rb eines
RDS- oder RBDS-Signals beträgt
zum Beispiel 1187,5 Hz. Dem Stand der Technik entsprechende Empfänger verwenden
typischerweise eine Abtastfrequenz von 9,5 kHz, so dass 8 Abtastwerte
pro RDS-Bit ausgezählt
werden. Aufgrund anderer Betrachtungen über die Auslegung eines Empfängers könnte es
erwünscht
sein, eine andere Abtastfrequenz als das Vielfache von 1187,5 Hz zu
verwenden. In einer möglichen
Empfängerauslegung
könnte
eine Abtastfrequenz Fs von 10,546874 kHz
verwendet werden, was zu einem Verhältnis Fs zu
Rb von 8,8815789 führt. Da jedoch ein Taktzähler nur
ganzzahlig zählen
kann, ist es nicht möglich,
eine exakte Periode des Datensignals zu zählen.
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Die
Erfindung übernimmt
eine variable Taktperiode durch dynamisches Alternieren der Taktzahl zwischen
einer zum Verhältnis
nächsthöheren und einer
zum Verhältnis
nächstniedrigeren
ganzzahligen Abtastzahl S. Damit wechselt bei dem zuvor aufgeführten Zahlenbeispiel
die Anzahl der während
der regenerierten Taktperiode ausgezählten Abtastwerte zwischen
einem oberen Zählwerts
So von 9 Abtastwerten und einem unteren
Zählwert
Su von 8 Abtastwerten, wie in 1(d) dargestellt ist. Eine variable Taktperiode
wird innerhalb einer mittleren Dauer bereitgestellt, die im Wesentlichen
gleich der Datenbitperiode ist (d. h. der Mittelwert von S erreicht
das Verhältnis
Fs/Rb). Der resultierende
Fehler zwischen dem regenerierten Taktsignal und dem idealen Taktsignal
ist immer geringer als eine Abtastperiode. Vorausgesetzt, dass das
regenerierte Taktsignal richtig gephast (d. h. synchronisiert) ist,
kann es zufriedenstellend zur Dekodierung des digitalen Datensignals verwendet
werden.
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In
einer Vorzugsausgestaltung synchronisiert die Erfindung das Taktsignal
auf der Basis der Erfassung eines Nulldurchgangs, der in der Mitte
einer Bitperiode auftritt. Wie in 1(e) dargestellt, wird
ein aus Impulsen 10 bestehendes Eingangsimpulssignal auf
der Basis von Nulldurchgängen
des Datensignals von 1(a) erzeugt.
Wenn aufeinander folgende Bits denselben Wert haben, liegen die Impulse 10 dichter
beieinander, da die Nulldurchgänge
am Anfang, in der Mitte und am Ende einer Bitperiode auftreten.
Bei Bitwertwechsel gibt es keinen Nulldurchgang am Beginn der neuen
Bitperiode, wodurch ein längeres
Intervall zwischen den Impulsen 10 erzeugt wird. Da dieses
längere
Intervall erfasst wird und der nächste
Impuls 10 bekanntermaßen
in der Mitte der Bitperiode liegt, wird eine Synchronisation ermöglicht.
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Ein
bevorzugter Apparat zur Implementierung der Erfindung mithilfe von
Digitalsignalprozessor-(DSP-)Komponenten ist in 2 dargestellt.
Ein Empfängereingang 20 stellt
ein kodiertes Digitalsignal mit einer Bitrate Rb bereit.
Der Eingang 20 könnte zum
Beispiel einen Radiotuner und -demodulator zum Empfangen eines RDS-Rundfunks
umfassen. Das kodierte digitale Datensignal wird an einen Nulldurchgangsdetektor 21 und
an einen Dekodierer 25 geliefert. Eingangsimpulse vom Nulldurchgangsdetektor 21 werden
an einen Synchronisator 22 geliefert. Basierend auf bestimmten
ebenfalls dem Synchronisator 22 bereitgestellten Schwellenwerten
wird ein Synchronisationssignal an einen Taktgenerator 23 geliefert.
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Ein
programmierbarer Speicher 24 enthält wählbare Parameter, die vom Taktgenerator 23 verwendet
werden, um fast jede beliebige regenerierte Taktfrequenz zu erzeugen,
die auf einer Abtastfrequenz Fs basiert,
die fast jede beliebige Frequenz sein könnte. Die wählbaren Parameter enthalten obere
und unter Zählwerte
So bzw. Su sowie
die nachfolgend beschriebenen Tastverhältnisgrenzen No bzw.
Nu. Unter Verwendung der Abtastfrequenz
Fs als eine Zählreferenz erzeugt der Taktgenerator 23 das Taktungssignal,
das an den Dekodierer 25 zur Regenerierung des ursprünglichen
binären
Datenstroms geliefert wird.
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Synchronisator 22 ist
in 3 detaillierter dargestellt. Eingangsimpulse werden
in einen Impulsakkumulator 30 eingegeben, der eine ganzzahlige
Impulszahl aus der seit der letzten Neueinstellung des Akkumulators 30 aufgetretenen
Anzahl von Eingangsimpulsen beibehält. Die Impulszahl wird an
einen Eingang eines Vergleichsblocks 31 zum Vergleichen
der Pulszahl mit einem Schwellenwert geliefert. An dem verbleibenden
Eingang des Vergleichsblocks 31 wird über einen Wahlschalter 32 entweder
ein schneller Neusynchronisationsschwellenwert oder ein langsamer
Neusynchronisationsschwellenwert bereitgestellt. Der Schalter 32 wird
durch einen Schwellenwertentscheidungsblock 33 gesteuert,
der das Synchronisationssignal, ein Einschalt-/Neueinstellungssignal
und ein Signalqualitätssignal
empfängt.
Unter den meisten normalen Bedingungen wird beim Empfang eines starken,
nicht durch signifikantes Rauschen zerstörten Datensignals der langsame
Neusynchronisationsschwellenwert verwendet, da eine zuverlässige Synchronisation
erreicht wird. Wenn ein Empfänger
zum ersten Mal eingeschaltet oder neu eingestellt wird (z. B. nach
Wechsel des Radioempfangs auf eine andere RDS-Rundfunkstation),
wird der schnelle Neusynchronisationsschwellenwert mit einem niedrigeren
Zählwert
verwendet, so dass die Neusynchronisation eher geschieht. Bei schlechter
Signalqualität
(z. B. schwache und/oder rauschende Signale) ist eine genaue Synchronisation
schwieriger und sollte deshalb öfter
geschehen. Das Signalqualitätssignal
könnte
zum Beispiel aus dem Datendekodierer als Reaktion auf die er fassten
Bitfehler in dem endgültig
dekodierten Digitalsignal erhalten werden. Der Schwellenwertentscheidungsblock 33 verwendet
das Synchronisationssignal zur Austastung jeder Änderung in der Einstellung
des Schalters 32.
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Das
Eingangsimpulssignal wird außerdem an
einen Abtastakkumulator 34 geliefert, der die Abtastfrequenz
Fs zwischen benachbarten Eingangsimpulsen
zählt (d.
h. die Abtastzahl wird bei jedem Eingangsimpuls neu eingestellt).
Die Abtastzahl wird an einen Eingang eines Vergleichsblocks 35 geliefert, der
an seinem anderen Eingang einen Abtastschwellenwert empfängt. Der
Abtastschwellenwert kennzeichnet die Zeit (d. h. die Anzahl der
gezählten
Abtastwerte) zwischen Nulldurchgängen,
wenn eine Phase im Datensignal umgekehrt (d. h. Bitwertwechsel)
auftritt. Damit besitzt der Abtastschwellenwert einen ganzzahligen
Wert zwischen der Anzahl der während
einer Bitperiode gezählten
Abtastwerte (d. h. Fs/Rb)
und der während
einer halben Bitperiode gezählten
Anzahl. Im zuvor aufgeführten
Zahlenbeispiel, in dem Fs/Rb gleich
8,8815789 ist, könnte
ein Abtastschwellenwert von 6 verwendet werden.
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Die
Erfindung erzeugt ein Synchronisationssignal oder einen Synchronisationsimpuls,
wenn sowohl die Impulszahl größer als
der momentan gewählte
Neusynchronisationsschwellenwert als auch die Abtastzahl größer als
der Abtastschwellenwert ist. Damit sind die Ausgänge der Vergleichsblöcke 31 und 35 an
jeweilige Eingänge
eines UND-Gatters 36 gekoppelt. Ein dritter Eingang vom
UND-Gatter 36 empfängt
das Eingangsimpulssignal, so dass das Synchronisationssignal zu
der entsprechenden Zeit eines Nulldurchgangs ausgelöst wird.
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Wellenformen,
die sich auf die Synchronisationsfunktion beziehen, werden in 5 gezeigt.
In 5(a) wird der Inhalt des Impulsakkumulators
gezeigt, wie er nach Initialisierung bei Null ansteigt. Es wird
ein Impulsschwellenwert zur Bereitstellung relativ schneller Neusynchronisation
gezeigt. 5(b) zeigt den Inhalt des
Abtastakkumulators, der zwischen den Eingangsimpulsen zählt. Wenn
ein Nulldurchgang infolge einer Phasenumkehr (d. h. Bitwechsel)
im Zweiphasendatensignal „fehlt", wird die Abtastzahl
bis über
den Abtastschwellenwert (der sicherstellt, dass der nächste Eingangsimpuls
mit dem Zentrum einer Bitperiode übereinstimmt) hinaus inkrementiert.
Wenn die Zählwerte
in beiden 5(a) und 5(b) ihre
Schwellenwerte überschreiten,
wird der Synchronisationssignalimpuls erzeugt, wie in 5(c) dargestellt.
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Der
Taktgenerator 23 ist in 4 detaillierter dargestellt.
Das Synchronisationssignal wird an einen Taktzähler 40 und an einen
Zählauswahlblock 41 geliefert.
Der Taktzähler 40 führt eine
zyklische Zählung
entsprechend dem momentanen Zählwert
S (die tatsächliche
Zählung
läuft typischerweise
von null bis S-1) mit der durch die Abtastfrequenz Fs festgelegten Rate
durch. Die zuvor konfigurierten Zählwerte So und
Su werden an die jeweiligen Eingänge eines durch
den Zählauswahlblock 41 gesteuerten
Wahlschalters 42 geliefert. Der ausgewählte Zählwert wird durch Schalter 42 an
den Taktzähler 40,
einen Subtraktionsausgang eines Summators 43 und eine Logiksteuerung 47 ausgegeben.
Ein zusätzlicher
Eingang des Summators 43 empfängt ein Abtastrate/Datenrate-Verhältnis DS (gleich Fs/Rb). Der Ausgang des Summators 43 ist
mit einem Eingang eines Fehlervergleichsblocks 44 und dem
Eingang eines Einheitsverzögerungsblocks 45 verbunden.
Der Ausgang des Einheitsverzögerungsblocks 45 ist
mit einem dritten Eingang des Summators 43 verbunden. Ein
Fehlerschwellenwert wird an den verbleibenden (z. B. invertierenden)
Eingang des Vergleichsblock 44 geliefert.
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Der
Ausgang des Vergleichsblocks 44 ist an den Zählauswahlblock 41 gekoppelt,
um ein hohes Logikpegelsignal bereitzustellen, wenn der akkumulierte
Fehler (d. h. die Summe aller vorherigen Fehler und des aus der
Differenz zwischen der idealen Bitperiode des Datensignals und der
dem aktuellen Wert von S entsprechenden variablen Taktperiode resultierenden
momentanen Fehlers) größer als
der Fehlerschwellenwert ist. Der Fehlerschwellenwert entspricht
der Anzahl der Abtastperioden, während deren
das regenerierte Taktsignal vom Idealwert abweichen kann, bevor
der Zählwert
zwecks Änderung der
Fehlerwachstumsrichtung geschaltet wird. Wenn der Output des Fehlervergleichsblocks 44 hoch
ist, schaltet der Zählauswahlblock 41 bis
zum nächsten Auftreten
des Synchronisationssignals auf den anderen Zählwert.
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Der
obere oder untere Zählwert,
der näher am
Wert von Ds liegt, wird vorzugsweise während des größten Teils
der Zeit verwendet, so dass der Fehler langsamer akkumuliert. Wenn
der akkumulierte Fehler unter dem Schwellenwert liegt, wird der
näherliegende
Zählwert
durch den Auswahlblock 41 ausgewählt. Hat der Fehler den Schwellenwert überschritten,
ist lediglich ein einmaliger Gebrauch des anderen Zählwerts
für den
Wechsel des Vorzeichens des akkumulierten Fehlers erforderlich.
Die Auswahl von Zählwert
S als Funktion des akkumulierten Fehlers gegen den Fehlerschwellenwert
ist in 6 dargestellt.
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Vorzugsweise
wird ein Fehlerschwellenwert nahe bei, jedoch vorzugsweise nicht
gleich ein halb ausgewählt,
um eine gute Gleichlaufabstimmung des regenerierten Taktsignals
zum idealen Signal zu liefern. Wenn der Bruchteil von Ds größer als
0,5 ist, wird vorzugsweise dem Fehlerschwellenwert ebenfalls ein
Wert größer als
0,5 zugewiesen (und ist der Bruchteil kleiner als 0,5, ist der Fehlerschwellenwert ebenfalls
kleiner als 0,5).
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Um
das zuvor aufgeführte
Zahlenbeispiel fortzusetzen, wählt
der Zählauswahlblock 41 anfänglich den
zu verwendenden oberen Zählwert
So (z. B. 9). Es wird ein Fehlerschwellenwert
von 0,6 verwendet. Beginnt der regenerierte Taktzyklus um 0,6 Perioden
später,
wählt der
Zählauswahlblock 41 den
unteren Zählwert
Su (z. B. 8), so dass der nächste regenerierte
Taktzyklus eher beginnt.
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Das
regenerierte Taktsignal vom Taktzähler 40, das am Mittelpunkt
der Datenbitperiode synchronisiert wird (d. h. ein neuer Zählzyklus
beginnt bei Null), wird an einen Taktsignalgeneratorblock 46 geliefert,
der die Taktzahl in ein binäres
regeneriertes Taktsignal kodiert. Die Ausrichtung des regenerierten Taktsignals
zum Zählzyklus
vom Taktzähler 40 und der
Abtastzyklus des regenerierten Taktsignals werden mithilfe der Logiksteuerung 47 durch
die Einstellung der Abtastzyklusgrenzen No und
Nu gesteuert. Insbesondere der Taktsignalgenerator 46 erzeugt
ein Rechtecktaktsignal (z. B. variierend zwischen hohem und niedrigem
Logikpegel), das bei einem hohen Pegel kodiert wird, wenn die vom
Taktzähler 40 ausgegebene
Zahl einen Wert von einschließlich
Nu bis einschließlich No hat.
Durch Justierung der Werte von Nu und No kann jeder beliebige Abtastzyklus oder
jede Phasenbeziehung zwischen den Taktzahlen erreicht werden. In
einer typischen Ausgestaltung, bei der ein Abtastzyklus von 50 %
mit dem regenerierten Taktsignal, das einen negativen Übergang
in der Mitte einer Bitperiode hat, erwünscht ist, würden sich
die Werte von No und Nu über die
zweite Hälfte
eines Zählzyklus des
Taktzählers 40 erstrecken
(z. B. Wert 4 für
Nu und Wert 7 für No,
wenn der Wert der Taktzahl S gleich 8 ist).
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7 zeigt
verschiedene Signalwerte während
des Betriebs der Erfindung unter Verwendung der Parameter des zuvor
aufgeführten
Zahlenbeispiels für
aufeinander folgende Abtastperioden, die sich in 7 nach
rechts bewegen. Der Zählwert
S ist anfänglich
der obere Wert 9, so dass die Taktzahl von 0 bis 8 läuft. Bei
Verwendung der Werte 4 für
Nu und 8 für No,
hat das regenerierte Taktsignal einen Wert null für die ersten
vier Abtastzeitschlitze und einen Wert eins für die nächsten fünf Abtastzeitschlitze. Am Ende
dieses Zählzyklus
wird festgestellt, dass der akkumulierte Fehler den Schwellenwert überschritten
hat. Deshalb wird der Zählwert
S auf den niedrigeren Wert 8 geschaltet. Gleichzeitig wird der Wert
von No auf 7 geschaltet, um den kürzeren Zählzyklus
zu berücksichtigen.
Dieser zweite Zählzyklus endet
mit Erreichen der Zahl 7, wobei zu dem Zeitpunkt der Fehler auf
einen Betrag unterhalb des Schwellenwerts verringert worden ist.
Deshalb wird der Zählwert
S zurück
auf seinen oberen Wert 9 geschaltet und No wird
zurück
auf 8 geändert.
Nach einigen Zählungen
tritt ein Synchronisationssignal auf und die Taktzählung wird
erneut bei Null gestartet.