-
Die
Erfindung betrifft eine Steuerschaltung zur Steuerung der Flankensteilheit
von durch Sendetreiber einer integrierten Schaltung getriebenen
Sendesignalen, wobei jedes Sendesignal von einer durch die Steuerschaltung
einstellbaren Anzahl hintereinander geschalteter Stufen von Sendetreiberverstärkern getrieben
wird, deren durch die Steuerschaltung gewählte kombinierte Impedanz die
Flankensteilheit des Sendesignals bestimmt, ein diese Steuerschaltung
verwendendes Halbleiterspeichersystem sowie eine Schaltungsanordnung,
die ein über
eine Leitung empfangenes Eingangssignal in eine oder mehrere Zeitpositionen
versetzt.
-
In
sehr schnellen, Signale mit hoher Frequenz übertragenden Kommunikationssystemen muss
die Flankensteilheit von durch Sendetreiber aus integrierten Schaltungen
getriebenen Signalen bestimmte Erfordernisse erfüllen. Die Flankensteilheit
eines Signals beeinflusst nämlich
wenigstens zwei wesentliche Leistungsmerkmale des Kommunikationssystems,
nämlich
die Signalintegrität,
die maßgeblich
eine Funktion des Quotienten dI/dt des Signals ist, der seinerseits
durch die in integrierten Schaltungschips vorliegenden parasitären Induktivitäten beeinflusst
wird und die Empfängerverzögerung,
die durch den von der Flankensteilheit abhängigen Triggerzeitpunkt des
Empfangssignals beeinflusst ist. Diese beiden Faktoren spielen eine
Hauptrolle bei der Beschränkung
der Übertragungsgeschwindigkeit
zwischen Sender und Empfänger.
Es besteht somit Bedarf, die Flankensteilheit übertragener Signale, insbesondere
von aus integrierten Schaltungen getriebenen Hochleistungssignalen
gegenüber
Prozess-, Spannungs- und Temperaturvariationen zu stabilisieren
und außerdem
die Flankensteilheit auf der Basis der Übertragungsfrequenz zu skalieren (höhere Frequenzen
erfordern in proportionaler Abhängigkeit
steilere Flanken).
-
In
vielen derzeitigen Kommunikationssystemen wird die Flankensteilheit
von Sendesignalen mit zwei typischen Methoden kontrolliert: gemäß der einen
Methode werden Vorverstärkerknoten
mit Widerstands-Kapazitätselementen
belastet, um dadurch die Ein-Ausschaltrate der Endtreiberverstärker über ihr
Gate zu begrenzen. Die zweite Methode besteht im Einschalten von
mehreren hintereinander angeordneten Verstärkerstufen jeweils in einer
Anzahl, so dass die Geschwindigkeit mit der der Sendetreiber seine
volle Treiberstärke
erreicht, geregelt bzw. gesteuert wird. Das zuerst genannte Verfahren
beruht auf festen RC-Zeitkonstanten des Vorverstärkers, und hat damit das Problem,
dass diese Zeitkonstanten mit den Prozessparametern, der Betriebsspannung
und der Temperatur variieren. Das zweite Verfahren verwendet zur
zeitlichen Steuerung zwischen den Stufen ebenfalls RC-Zeitkonstanten
oder auch die Stufen-Gateverzögerung,
die beide nicht stabil gegenüber
den Prozessparameter-, Spannungs- und Temperaturschwankungen sind.
-
Somit
besteht der wesentliche Nachteil der bekannten Verfahren darin,
dass sie die Flankensteilheit von Sendesignalen gegenüber Schwankungen der
Prozessparameter, der Betriebsspannungen und der Temperatur nicht
konstant halten können
und auch keinerlei Mittel zur dynamischen Skalierung der Flankensteilheit
abhängig
von sich verändernden Frequenzen
bieten.
-
Um
die oben geschilderten im Stand der Technik auftretenden Probleme
zu vermeiden und eine verbesserte Kontrolle der Flankensteilheit
so zu ermöglichen,
dass diese von Prozessparameter-, Betriebsspannungs- und Temperaturschwankungen
unabhängig
und gleichzeitig an sich ändernde Übertragungsfrequenzen
angepasst werden kann, verwendet diese Erfindung für den Sendetreiber
einen Satz von hintereinander angeordneten Stu fen von Sendetreiberverstärkern, um über eine
zeitlich gesteuerte Einstellung der Treiberstärke bzw. der Treiberimpedanz
die Flankensteilheit des Sendesignals zu bestimmen. Der Unterschied
gegenüber
dem Stand der Technik liegt darin, wie die Zeitinformation für die Verzögerung zwischen
den Treiberstufen ermittelt wird.
-
Demnach
ist gemäß einem
ersten wesentlichen Aspekt der Erfindung eine Steuerschaltung zur Steuerung
der Flankensteilheit von durch Sendetreiber einer integrierten Schaltung
getriebenen Sendesignalen, wobei jedes Sendesignal von einer durch die
Steuerschaltung einstellbaren Anzahl hintereinander geschalteter
Stufen von Sendetreiberverstärkern
getrieben wird, deren durch die Steuerschaltung gewählte kombinierte
Impedanz die Flankensteilheit des Sendesignals bestimmt, dadurch
gekennzeichnet, dass die Steuerschaltung aufweist: eine Taktsignalsynchronisationseinheit,
die eine von der Periodendauer eines Taktsignals abhängige Grundverzögerungszeit
bewirkt und diese in ein entsprechendes Regelsignal umwandelt, und
eine Sendesignalverteilungseinheit, die das Sendesignal um eine
Anzahl von jeweils durch ein ihr zugeführtes Verteilungssteuersignal
und das ihr zugeführte
Regelsignal bestimmten Verzögerungszeiten
verzögert
und diesen entsprechend auf die jeweiligen Stufen der Sendetreiberverstärker verteilt.
-
Demnach
bewirkt die erfindungsgemäße Steuerschaltung
eine Kompensation der Flankensteilheit der Sendesignale bei einer
gegebenen Frequenz und macht dadurch die Flankensteilheit unabhängig von
Prozessparameter-, Spannungs- und Temperaturschwankungen. Zusätzlich ermöglicht die Steuerschaltung
eine Skalierung der Flankensteilheit als Funktion der Frequenz.
-
Für die Taktsignalsynchronisationseinheit kann
eine an sich bekannte synchrone Verzögerungsleitung (SDL) verwendet
werden, die die Grundverzögerungszeit
als ganzzahliges Vielfaches der Periodendauer des Taktsignals und
das Regelsignal als ein analoges Spannungssignal erzeugt. Statt einer
derartigen synchronen Verzögerungsleitung kann
ebenso eine verzögerungsstarr
geregelte Verzögerungsleitung
(DLL) oder auch eine phasenstarr geregelte Verzögerungsleitung (PLL) verwendet
werden.
-
Außer der
verwendeten synchronen Verzögerungsleitung
(SDL) weist die Taktsignalsynchronisationseinheit des Ausführungsbeispiels
eine Abtast- und Halteschaltung sowie eine der Abtast- und Halteschaltung
nachgeschaltete das Regelsignal abgebende Integratorschaltung auf.
Dabei wird die Abtast- und Halteschaltung vom Taktsignal getaktet
und tastet mit diesem das um die Grundverzögerungszeit verzögerte Taktsignal
ab und hält
dieses. Die Integratorschaltung erzeugt aus der zeitlichen Differenz
des Taktsignals und des so verzögerten
Taktsignals das Regelsignal, das als Rückkopplungssignal auf die die Grundverzögerungszeit
bewirkende Verzögerungsleitung
zurückgekoppelt
wird. Die das Regelsignal und das Verteilungssteuersignal sowie
eingangsseitig das Sendesignal empfangende Sendesignalverteilungseinheit
weist mehrere Verzögerungsstufen mit
unterschiedlichen diskreten Verzögerungszeiten auf,
die das Sendesignal auf der Basis der Taktfrequenz und des Verteilungssteuersignals über die durch
die Anzahl und die einzelnen Verzögerungszeiten der diskreten
Verzögerungsstufen
bestimmten Zeitbereiche verteilen. Dabei entspricht die Anzahl der
Verzögerungsstufen
der Anzahl der Sendetreiberverstärkerstufen
und jede von den diskreten Verzögerungsstufen
dem eingegebenen Sendesignal erteilte Verzögerungszeit steht jeweils in
einem bestimmten Verhältnis
zur Grundverzögerungszeit
der Taktsignalsynchronisationseinheit.
-
Dabei
können
die diskreten Verzögerungsstufen
der Sendesignalverteilungseinheit so eingerichtet sein, dass der
Unterschied zwischen den Verzögerungszeiten
benachbarter Verzögerungsstufen jeweils
gleich ist.
-
Gemäß einem
zweiten Aspekt der Erfindung ist ein Halbleiterspeichersystem angegeben,
das die zuvor beschriebene erfindungsgemäße Steuerschaltung verwendet
und zwar integriert in Halbleiterspeicherchips und/oder Controllerchips.
Die Sendesignale sind insbesondere Daten- und/oder Befehls- und/oder
Adresssignale des Halbleiterspeichersystems.
-
Gemäß einem
weiteren Aspekt ermöglicht die
Erfindung eine Schaltungsanordnung, die ein über eine Leitung empfangenes
Eingangssignal abhängig
von einem Verteilungssteuersignal in eine oder mehrere Zeitpositionen
versetzt und entsprechend dieser bzw. diesen Zeitposition(en) auf
einer oder mehreren Ausgangsleitungen ausgibt, dadurch gekennzeichnet,
dass die Schaltungsanordnung aufweist: eine Taktsignalsynchronisationseinheit,
die eine von der Periodendauer eines Taktsignals abhängige Grundverzögerungszeit
in ein dieser entsprechendes Regelsignal umwandelt, und eine Signalverteilungseinheit,
die mehrere diskrete Verzögerungsstufen
aufweist, die entsprechend dem Verteilungssteuersignal und dem ihnen
zugeführten
Regelsignal jeweils das ihnen eingegebene Eingangssignal um eine
bestimmte ihnen jeweils zugeordnete Verzögerungszeit verzögern, so
dass die Zeitpositionen des so verzögerten Eingangssignals jeweils
in einem bestimmten Verhältnis
zur Grundverzögerungszeit
der Taktsignalsynchronisationseinheit stehen.
-
Diese
und weitere vorteilhafte Merkmale der Erfindung ergeben sich aus
der nachfolgenden Beschreibung eines bevorzugten Ausführungsbeispiels, die
Bezug auf die beiliegende Zeichnung nimmt. Die Zeichnungsfiguren
zeigen im Einzelnen:
-
1 eine schematische Schaltungsanordnung
eines Ausführungsbeispiels
einer erfindungsgemäßen Steuerschaltung
zur Steuerung der Flankensteilheit eines Sendesignals, das durch
einen MOS-Sendetrei ber mit hintereinander angeordneten Treiberverstärkerstufen
getrieben wird;
-
2 ein Signal-Zeitdiagramm
zur Erläuterung
der Synchronisationsfunktion der Taktsignalsynchronisationseinheit
und
-
3 ein Signalzeitdiagramm
zur Erläuterung
der Signalverteilungsfunktion der Sendesignalverteilungseinheit.
-
Der
in 1 rechts dargestellte
Block 10 ist im Ausführungsbeispiel
ein integrierter CMOS-Sendetreiber, der aus n hintereinander angeordneten Stufen 1 – n von
CMOS-Sendetreiberverstärkern besteht.
Um die gewünschte
Flankensteilheit des von einem Ausgangspin 15 aus der integrierten
Schaltung zum Beispiel einem DRAM-Speicher getriebenen Sendesignals
einzustellen, werden eine oder mehrere Stufen des Sendetreibers 10 im
Zeitbereich gewählt,
wobei die kombinierte Impedanz des CMOS-Sendetreibers die Flankensteilheit
des Sendesignals bestimmt. Zu diesem Zweck werden den Gates der
einzelnen Stufen 1 – n
des Sendetreibers 10 über
Ansteuerleitungen 11 im n-Vielfach Gateansteuersignale
von der in 1 links gezeigten
erfindungsgemäßen Steuerschaltung 20 zugeführt.
-
Diese
Steuerschaltung 20 besteht aus zwei Einheiten:
- – einer
Taktsignalsynchronisationseinheit 21 und einer Sendesignalverteilungseinheit 22.
Die Funktion der Steuerschaltung 20 besteht in einer Verteilung
des ihr über
eine Eingangsleitung 14 eingegebenen Sendesignals "data" über den Zeitbereich in Abhängigkeit
von einem über
eine Eingangsleitung 12 eingegebenen Taktsignal "clk" und einem über Eingangsleitungen 13 die
x-Bits umfassen eingegebenen Verteilungssteuersignal "slew".
-
Durch
eine Verzögerungsleitung 213 der Taktsignalsynchronisationseinheit 21 wird
das Taktsignal clk um eine Grundverzögerung k·τ verzögert zu einem verzögerten Taktsignal
clkd.
-
Diese
verzögerte
Taktsignal clkd wird von einer Abtast- und Halteschaltung 211 von
dem (unverzögerte)
Taktsignal clk abgetastet und der Abtastwert von einem Integrator 212 integriert,
der daraus ein analoges Regelsignal "ctrl" erzeugt.
Die Taktsignalsynchronisationseinheit 21 ist in ihrem Grundaufbau eine
synchrone Verzögerungsleitung,
wie sie zum Beispiel aus IEEE Journal of Solid State Circuit, Band SC-20,
Nr. 6, December 1985, auf den Seiten 1265–1271 mit dem Titel: "A novel precision
MOS synchronous delay line" von
Mel Bazes beschrieben wurde und in integrierten DRAM-Bausteinen
von Intel mit den Typbezeichnungen 8207 und 8208 enthalten ist.
-
In
der Taktsignalsynchronisationseinheit 21 erzeugen die Verzögerungsleitung 213,
die Abtast- und Halteschaltung 211 und der ihr nachgeschaltete Integrator 212 das
analoge Regelsignal ctrl, das zur Synchronisation des verzögerten Taktsignals
clkd mit dem unverzögerten
Taktsignal clk zu der die Grundverzögerung k·τ bewirkenden Verzögerungsleitung 213 rückgekoppelt
wird. Dieser Synchronisationsvorgang ist in den Teilen A und B des
in 2 gezeigten Signal-Zeitdiagramms
grafisch veranschaulicht. Wenn sich Prozessparameter, Betriebsspannung und
Temperatur ändern,
bewirkt das auf die Verzögerungsleitung 213 zurückgekoppelte
Regelsignal ctrl dass die Grundverzögerung k·τ gleich μ·T ist, wobei μ·T ein
Vielfaches der Taktperiode T ist, dass k·τ konstant bleibt. Mit sich ändernder
Periodendauer T des Taktsignals clk ändert sich auch die analoge
Spannung des Regelsignals ctrl so, so dass k·τ immer gleich μ·T ist.
-
Es
muss hier bemerkt werden, dass die im Ausführungsbeispiel für die Taktsignalsynchronisationseinheit 21 verwendete
synchrone Verzögerungsleitung
nur eine von mehreren möglichen Lösungen ist,
denn es kann auch eine Verzögerungsleitung DLL,
die eine verzögerungsstarre
Rückkopplung
hat oder auch eine PLL, die eine phasenstarre Rückkopplung hat, verwendet werden.
Wesentlich ist, dass die Taktsignalsynchronisationseinheit 21 eine von
der Taktfrequenz abhängige
Verzögerung
des über
die Leitung 12 eingegebenen Taktsignals bewirkt und ein
Prozessparameter-, Spannungs- und Temperaturschwankungen kompensierendes
Regelsignal ctrl ausgibt. Das Regelsignal ctrl ist beim Ausführungsbeispiel
eine analoge Spannung, kann bei (nicht dargestellten) Varianten
aber auch ein Digitalsignal sein.
-
Die
Sendesignalverteilungseinheit 22 empfängt eingangsseitig über die
Leitung 14 das Sendesignal data und die x Bits des Verteilungssteuersignals
slew über
die Leitungen 13. Außerdem
wird der Sendesignalverteilungseinheit 22 das von der Taktsignalsynchronisationseinheit 21 erzeugte
Regelsignal ctrl als Analogspannung zugeführt. Die Sendesignalverteilungseinheit
weist eine Anzahl von Verzögerungsschaltungen 221, 222, 223,
... 22n auf, die jeweils das eingangs zugeführte Sendesignal
data um die Verzögerungszeiten τ, 2τ, 3τ, ..., nτ verzögern und zwar
in Abhängigkeit
von den x Bits des Verteilungssteuersignals slew und dem Regelsignal
ctrl.
-
Es
sei hier erwähnt,
dass für
die Verzögerungsschaltungen 221 – 22n die
in der oben erwähnten
Druckschrift beschriebene synchrone Verzögerungsleitung nicht direkt
verwendet werden kann, da sie aufgrund ihrer Erregung mit einem
kontinuierlich laufenden Taktsignal keine Randomdaten handhaben
kann und da die an den verschiedenen Anzapfungspunkten der bekannten
synchronen Verzögerungsleitung
abnehmbaren Verzögerungszeiten
jeweils für
die hier gewünschte
Funktion zu groß sind. Die
Verzögerungszeiten τ bis n·τ der Verzögerungsschaltungen 221 – 22n der
Sendesignalverteilungseinheit 22 sind nämlich kleiner als jede Stufen-
oder Gateverzögerung.
Durch die in 1 gezeigte
Anordnung der Verzögerungsschaltungen 221 – 22n ist die
Verzögerung τ zwischen
den über
das Vielfach am Ausgangsanschluss 11 vorgesehenen n Bits
ein Faktor von k· τ und wird
außerdem
jeweils durch das Verteilungssteuersignal slew über die X Bits eingestellt.
Für jeden
Wert des Verteilungssteuersignals slew erfährt das Sendesignal data eine
Verzögerung, die
sich über
das Regelsignal ctrl an die Grundverzögerung k·τ anpasst.
-
Die
diskreten Verzögerungsschaltungen 221 – 22n,
deren Anzahl n mit der der Stufen des CMOS-Sendetreibers 10 übereinstimmt,
verwenden eine variable Kapazität,
die durch das Regelsignal ctrl verändert wird. Die jeweilige Verzögerung der Sendesignalverteilungseinheit 22 ist
eine Funktion der Anzahl der eingesetzten variablen Kapazitäten und
der als Regelsignal ctrl zugeführten
Analogspannung. Die jeweilige Anzahl der variablen Kapazitäten, das
heißt
die Anzahl der Verzögerungsschaltungen 221 – 22n durch
die das eingegebene Sendesignal data verzögert wird, wird von den X Bits
des Verteilungssteuersignals slew festgelegt. Da das Regelsignal
ctrl eine Funktion von Prozessparametern, Betriebsspannung und der
Temperatur und gegebenenfalls einer Bezugsfrequenz ist, regelt bzw.
steuert die Sendesignalverteilungseinheit die zeitliche Verteilung
des über
das n-Vielfach am Anschluss 11 ausgegebenen verzögerten Sendesignals
n data ebenfalls abhängig
von Prozessparametern, Betriebsspannung, Temperatur und gegebenenfalls
einer Bezugsfrequenz.
-
Die
beiliegende 3 zeigt
in den Teilen A und B jeweils das eingegebene Sendesignal data und
die aufgrund des Verteilungssteuersignals slew von der Sendesignalverteilungseinheit 22 bewirkte Verteilung
in n Zeitpositionen über
das n-Vielfach am Anschluss 11 an
den CMOS-Sendetreiber 10 ausgegebenen verteilten Sendesignal
ndata.
-
Eine
bevorzugte Anwendung findet die erfindungsgemäße Steuerschaltung in Bausteinen
eines Halbleiterspeichersystems, zum Beispiel in DRAM-Speicherbausteinen,
Speichercontrollern etc., überall
dort, wo eine gegenüber
Prozessparameter-, Betriebsspannungs- und Temperaturschwankungen
kompensierte und gegebenenfalls frequenzabhängige Einstellung bzw. Regelung
der Flankensteilheit von aus einem Chip getriebenen Sendesignalen
gefordert ist. Diese Sendesignale können zum Beispiel Datensignale,
Befehls- und/oder Adresssignale sein.
-
- 1,
2, 3, ..., n
- Stufen
eines CMOS-Sendetreibers
- 10
- CMOS-Sendetreiber
- 11,
11'
- n-Vielfaches
von Gateansteuerleitungen
-
- des
CMOS-Sendetreibers
- 12
- Taktsignaleingangsleitung
- 13
- Verteilungssteuersignaleingangsleitung
- 14
- Sendesignaleingangsleitung
- 15
- Treiberausgangspin
- 20
- Steuerschaltung
- 21
- Taktsignalsynchronisationseinheit
- 22
- Sendesignalverteilungseinheit
- 211
- Abtast-
und Halteschaltung
- 212
- Integrator
- 213
- Grundverzögerungsleitung
- 221 – 22n
- diskrete
Verzögerungsschaltungen
der
-
- Sendesignalverteilungseinheit 22
- n
- Anzahl
der CMOS-Sendetreiberstufen
- clk
- Taktsignal
- clkd
- verzögertes Taktsignal
- slew
- Verteilungssteuersignal
- X
Bits
- Bitzahl
des Verteilungssteuersignals
- data
- eingegebenes
Sendesignal
- ndata
- über das
n-Vielfach ausgegebene über
den
-
- Zeitbereich
verteiltes Sendesignal
- ctrl
- Regelsignal
- VDD,
VSS
- Betriebsspannungen
des CMOS-Sendetrei
-
- bers
- k·τ
- Grundverzögerung des
Taktsignals
- τ, 2τ, 3τ, ..., nτ
- Verzögerungszeiten
der jeweiligen dis
-
- kreten
Verzögerungsschaltungen