DE10334634B3 - Verfahren zum seitlichen Kontaktieren eines Halbleiterchips - Google Patents

Verfahren zum seitlichen Kontaktieren eines Halbleiterchips Download PDF

Info

Publication number
DE10334634B3
DE10334634B3 DE10334634A DE10334634A DE10334634B3 DE 10334634 B3 DE10334634 B3 DE 10334634B3 DE 10334634 A DE10334634 A DE 10334634A DE 10334634 A DE10334634 A DE 10334634A DE 10334634 B3 DE10334634 B3 DE 10334634B3
Authority
DE
Germany
Prior art keywords
semiconductor chip
semiconductor
particle
adhesive
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10334634A
Other languages
English (en)
Inventor
Reidar Dr. Lindstedt
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Polaris Innovations Ltd
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10334634A priority Critical patent/DE10334634B3/de
Priority to US10/901,931 priority patent/US6936500B2/en
Priority to CNB2004100590166A priority patent/CN100397623C/zh
Application granted granted Critical
Publication of DE10334634B3 publication Critical patent/DE10334634B3/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16137—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Abstract

Beschrieben wird ein Verfahren zum seitlichen Kontaktieren eines Halbleiterchips, bei dem bei einem ersten Halbleiterchip (11), der in einer Seitenfläche (14) einen elektrischen Kontakt (17) aufweist, eine Schicht (27) aus einem Klebstoff (2) an eine offen liegende Kontaktfläche (17a) aufgebracht und ein vorgeformtes Partikel (23) aus einem elektrisch leitfähigen, durch Wärmezufuhr schmelzbaren Material auf die Schicht (27) angedrückt wird. Ein zweiter Halbleiterchip (12) wird an den ersten Halbleiterchip (11) in der Weise angesetzt, dass das an dem ersten Halbleiterchip (11) haftende Partikel (23) einen elektrischen Kontakt (18) des zweiten Halbleiterchips berührt, und beide der Halbleiterchips (11, 12) und der Partikel werden erhitzt, bis das Partikel (23) an die elektrischen Kontakte (17, 18) des ersten und des zweiten Halbleiterchips anschmilzt. Das erfindungsgemäße Verfahren ermöglicht ein elektrisches Kontaktieren von Halbleiterchips (11, 12) über ihre Seitenflächen mithilfe von Löt- oder Bondtechniken, die herkömmlich nur bei horizontal gelagerten, zu kontaktierenden Flächen einsetzbar sind.

Description

  • Die Erfindung betrifft ein Verfahren zum seitlichen Kontaktieren eines Halbleiterchips.
  • Halbleiterchips werden, nachdem ihre integrierten Schaltkreise auf einem Wafer hergestellt sind und der Wafer in Chips vereinzelt ist, üblicherweise in ein Gehäuse eingefaßt, mit welchem sie über eine Vielzahl elektrischer Kontakte verbunden werden. Der gehäuste Chip wird dann mittels gehäuseseitiger Kontakte an eine größere Einheit, beispielsweise ein Motherboard oder an ein Speichermodul angeschlossen. Der Halbleiterchip selbst weist auf seiner Oberseite, auf der die integrierte Halbleiterschaltung gefertigt ist, Kontaktflächen (pads) auf, die durch die chipseitigen Gehäusekontakte kontaktiert werden, etwa durch Bonden, Löten oder andere Verbindungstechniken.
  • Zuweilen werden Halbleiterchips auch ungehäust, d.h. ohne Zwischenschaltung eines Gehäuses mit anderen Hardwarekomponenten elektrisch verbunden.
  • In allen Fällen wird der Halbleiterchip ausschließlich von seiner Oberseite aus, d.h. von derjenigen Seite aus, auf der sich die integrierte Halbleiterschaltung befindet, kontaktiert. Diese Art der Kontaktierung ergibt sich fast zwangsläufig aus dem Umstand, daß eine Vielzahl mikroskopisch kleiner Kontakte mit Abmessungen von wenigen 100 nm oder darunter lagejustiert zueinander und zum Gehäuse zuverlässig angeschlossen werden müssen. Da die integrierte Halbleiterschaltung eines Halbleiterchips selbst eine Vielzahl lagejustierter und abmessungsoptimierter Schaltelemente und sonstiger Strukturen aufweist, werden auch die Kontaktpads oder Kontaktflächen zur Kontaktierung durch das Gehäuse in die integrierte Halbleiterschaltung integriert. Die Kontaktflächen werden als Bestandteil der oberen Leiterbahnebenen lithographisch strukturiert und während der Leiterbahnherstellung hergestellt. Eine über die Fläche der integrierten Halbleiterschaltung verteilte Vielzahl solcher Kontaktflächen kann etwa mit Hilfe von Bonddrähten oder anderen elektrischen Verbindungsmitteln kontaktiert werden.
  • In der deutschen Patentanmeldung 103 08 926.8 wird eine Anordnung von zwei Halbleiterchips vorgeschlagen, welche in ihren Seitenflächen elektrische Kontakte aufweisen, die lateral miteinander zu verbinden sind.
  • In der Praxis stellt sich die Frage, wie solche Kontakte fertigungstechnisch zu einer sicheren, dauerhaften und lagejustierten Verbindung sämtlicher elektrischer Leitungen zwischen den Chips verbunden werden können. Das Aussägen der Chips und das Aneinanderdrücken von deren Seitenflächen kann alleine nicht zu einer solchen Verbindung führen, schon weil die in den Seitenflächen enthaltenen elektrischen Kontakte mit den Seitenflächen fluchten; die elektrischen Kontakte müssen jedoch außerhalb der Seitenflächen miteinander verbunden werden.
  • Herkömmliche Techniken, die in der Halbleitertechnik im Einsatz sind, sind entweder Löttechniken oder Bondtechniken, bei denen zusätzliche Masse auf elektrische Kontakte aufgebracht und gleichzeitig erhitzt, beim Bonden zusätzlich gepreßt und mit Ultraschall bestrahlt wird.
  • DE 40 23 776 C2 offenbart einen Halbleiterchip mit elektrischen Kontakten in einer Seitenfläche. US 2002/0109133 A1 offenbart Halbleiterchips, die in den Seitenwänden jeweils Kontaktflächen aufweisen. Die Halbleiterchips werden übereinander gestapelt und durch die Kontaktflächen in den Seitenwänden miteinander verbunden. Eine elektrische Verbindung zu seitlich benachbarten weiteren Halbleiterchips wird durch die Kontaktflächen jedoch nicht hergestellt.
  • Würde man zum elektrischen Kontaktieren lateraler, in Chipseitenflächen gefertigter Kontakte ebenfalls Bond- oder Löttechniken einsetzen, würde ein Anpressen des Halbleiterchips in seitlicher Richtung, um die lateralen Kontakte zu kontaktieren, gleichzeitig zu einer Bewegung des aufgesetzten Halbleiterchips auf seinem Träger führen und somit die Halbleiterschaltung, zumindest die Kontaktflächen seiner Metallisierungsebene beschädigen, zerstören oder zumindest Fehlkontaktierungen zur Folge haben. Herkömmliche Bond- oder Löttechniken sind daher bei lateralen und vertikalen Kontakten zugleich nicht ohne weiteres einsetzbar.
  • Es ist kein offengelegtes Verfahren bekannt, mit dem eine solche Anordnung von über ihre Seitenflächen miteinander verbundenen Halbleiterchips auf einfache Weise hergestellt werden kann und mit dem die elektrischen Kontakte an den Seitenflächen miteinander verbunden werden können, damit eine solche Anordnung bei verhältnismäßigem technologischen Aufwand zuverlässig, d.h. mit ausreichend kleiner Ausschußrate herstellbar ist. Insbesondere Lötverbindungstechniken setzen eine horizontale Lage der beiden miteinander zu verlötenden Halbleiterbausteine voraus und eignen sich daher herkömmlich nicht zur Herstellung lateraler Kontakte an Chipseitenflächen, zudem nicht gleichzeitig mit der Kontaktierung einer Chiphauptfläche.
    •
  • Es ist die Aufgabe der vorliegenden Erfindung, ein Verfahren bereitzustellen, um Kontaktstellen, die in Seitenflächen von Halbleiterchips angeordnet sind, elektrisch mit seitlich benachbarten Halbleiterchips zu verbinden, ohne den Halbleiterchip in seitlicher Richtung zu bewegen und eine Kontaktierung auf der Chipunterseite zu gefährden.
  • Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 gelöst, das die folgende Reihenfolge von Schritten aufweist:
    • a) Fertigen eines ersten Halbleiterchips aus einem Wafer aus Substratmaterial, wobei der erste Halbleiterchip einen e lektrischen Kontakt aufweist, der in einer Seitenfläche des ersten Halbleiterchips eine offenliegende Kontaktfläche besitzt,
    • b) Aufbringen einer Schicht aus einem Klebstoff auf die offenliegende Kontaktfläche selektiv zu dem Substratmaterial,
    • c) Andrücken eines vorgeformten Partikels aus einem elektrisch leitfähigen, durch Wärmezufuhr schmelzbaren Material auf die Schicht und Ansetzen des ersten Halbleiterchips an einen zweiten Halbleiterchip in der Weise, daß das an dem ersten Halbleiterchip haftende Partikel einen elektrischen Kontakt des zweiten Halbleiterchips berührt, und
    • d) Erhitzen der Halbleiterchips mit dem Partikel, bis das Partikel an die elektrischen Kontakte des ersten und des zweiten Halbleiterchips anschmilzt.
  • Es wird ein Verfahren bereitgestellt, mit dem elektrische Kontakte eines Halbleiterchips an einer Seitenfläche des Halbleiterchips sowie gleichzeitig an dieser Seitenfläche und an einer Hauptfläche des Halbleiterchips herstellbar sind.
  • Dieses Verfahren löst auch Problem, laterale Kontakte in Chipseitenflächen und herkömmliche Kontakte innerhalb der Hauptfläche eines Chips gleichzeitig zu kontaktieren, dadurch, an den Seitenflächen des Halbleiterchips, wo zusätzliches leitfähiges Material, welches zur elektrischen Kontaktierung angebracht werden muß, in Form eines vorgeformten Partikels an eine auf eine chipseitige Kontaktfläche aufgebrachte Klebeschicht oder Haftschicht angedrückt wird. Durch die Klebeschicht wird zunächst zusätzliches leitfähiges Material in fester Form, das Partikel, dicht am chipseitigen Kontakt positioniert und gehalten, bevor durch Wärmeeinwirkung das zusätzliche leitfähige Material an den chipseitigen Kntakt sowie an denjenigen eines weiteren Halbleiterchips angeschmolzen wird. Durch das zwischenzeitliche Ankleben des Partikels werden etwa Löt- und Bordtechniken unabhängig von der Richtung der Schwerkraft einsetzbar. Insbesondere können herkömmliche Löt- oder Bondtechniken erstmals auch an Chipseitenflächen, die nicht horizontal, sondern vertikal orientiert sind, eingesetzt werden. Dadurch können mit hilfe des Verfahrens eine Hauptfläche sowie eine oder mehrere Chipseitenflächen gleichzeitig kontaktiert werden. Durch das vorzugsweise selektive Aufbringen der Haftschicht ausschließlich auf die chipseitigen Kontakte wird eine Verunreinigung der Substratoberfläche vermieden.
  • Die dauerhafte feste und leitfähige Verbindung zwischen den Kontakten zweier Chips wird durch Schritt d) erreicht, bei dem die seitlichen Kontakte eines ersten Halbleiterchips, auf die jeweils ein Partikel aufgeklebt ist, mit denjenigen, vorzugsweise seitlichen Kontakten eines weiteren Halbleiterchips bei höheren Temperaturen miteinander verschmolzen werden. Auf diese Weise hergestellte Verbindungen mehrerer Chips miteinander ermöglichen rauscharme Signalübertragungen selbst bei hohen Frequenzen und bei kleinen Signalamplituden, bei denen herkömmliche Bond- oder Lötkontakte schon aufgrund der Länge der zusätzlichen Leiterbahnen ungeeignet sind.
  • Vorzugsweise ist vorgesehen, daß ein solcher zweiter Halbleiterchip an den ersten angesetzt wird, der seinen elektrischen Kontakt in einer Seitenfläche aufweist, so daß in Schritt d) das Partikel die Seitenflächen beider Halbleiterchips kontaktiert. Hierbei werden zwei Chips mit lateralen Kontakten miteinander verbunden; die Positionen ihrer lateralen Kontakte innerhalb der jeweiligen Chipseitenfläche entsprechen einander.
  • Vorzugsweise ist vorgesehen, daß die Schicht aus dem Klebstoff durch Aufsprühen auf die offenliegende Kontaktfläche aufgebracht wird. Das Aufsprühen kann mithilfe von Mikrodüsen durchgeführt werden, wodurch gewährleistet ist, daß nur die elektrischen lateralen Kontakte und deren nächste Umgebung mit der Klebeschicht versehen werden.
  • Alternativ ist vorgesehen, daß die Schicht aus dem Klebstoff durch zumindest teilweises Eintauchen des Halbleiterchips in eine Lösung auf die offenliegende Kontaktfläche selektiv zu dem Substratmaterial aufgebracht wird. Die Lösung kann so beschaffen sein, daß das Lösungsmittel nur auf metallischen Flächen eine haftende Klebeschicht aus Klebstoff ausbildet.
  • Eine weitere alternative Ausführungsart sieht vor, daß die Schicht aus dem Klebstoff auf die offenliegende Kontaktfläche aufgebracht wird, indem der Halbleiterchip einer klebstoffhaltigen Atmosphäre ausgesetzt wird, aus der sich der Kleb stoff auf der Kontaktfläche ablagert. Auch hier kann die chemische Zusammensetzung der Atmosphäre so gewählt werden, daß ausschließlich auf metallischen Oberflächen eine Haftschicht entsteht.
  • Bevorzugte Ausführungsarten sehen vor, daß für die Schicht ein Klebstoff verwendet wird, der auf einem Leiterbahnmaterial, vorzugsweise auf Aluminium haftet, und daß in Schritt c) ein Partikel aus einem Lötmaterial verwendet wird.
  • Eine Weiterbildung der Erfindung sieht vor, daß beim Erhitzen des Halbleiterchips in Schritt d) zugleich auch Partikel an Kontakte in einer Hauptfläche des ersten Halbleiterchips angeschmolzen werden. Dadurch können auf zwei oder mehreren Flächen eines Halbleiterchips elektrische mit denselben Verfahrensschritten Kontaktverbindungen zu weiteren Halbleiterbausteinen hergestellt werden.
  • Gemäß einer Weiterbildung kann vorgesehen sein, daß zwischen den Schritten a) und b) eine elektrisch leitfähige Schicht elektrolytisch auf die offenliegende Kontaktfläche abgeschieden wird, wodurch der Kontakt gegenüber der Seitenfläche des ersten Halbleiterchipserhöht wird. Dadurch wird die zu kontaktieren Kontaktfläche gegenüber der umliegenden Seitenfläche des Halbleiterchips erhöht, wodurch das zu erhitzende Lötmaterial weniger nah an den Halbleiterchip herangeführt werden muß und eine geringere thermische Belastung entsteht.
  • Vorzugsweise ist vorgesehen, daß zusätzlich ein Trägersubstrat bereitgestellt wird, das in einer Hauptfläche elektrische Kontakte aufweist, und daß zwischen den Schritten c) und d) der erste und der zweite Halbleiterchip auf das Trägersubstrat in der Weise aufgesetzt werden, daß die elektrischen Kontakte des Trägersubstrats elektrische Kontakte des ersten und des zweiten Halbleiterchips berühren. Hierbei wird außer der lateralen Kontaktierung zweier Halbleiterchips miteinander (des ersten und des zweiten) zusätzlich eine Verbindung zu einem dritten Chip, einem Trägersubstrat, hergestellt, auf dessen Hauptfläche beide Chips aufgesetzt werden. Die Kontaktierung dieses Trägersubstrats kann mit Hilfe herkömmlicher Löt- oder Bondkontakte erfolgen, die innerhalb der Hauptfläche des Trägersubstrats angeordnet sind. Dadurch wird ein Aneinanderbauen von Halbleiterchips in vertikaler wie auch horizontaler Richtung gleichzeitig ermöglicht.
  • Vorzugsweise ist vorgesehen, daß in Schritt c) der erste und der zweite Halbleiterchip durch Abstandshalter vorübergehend über dem Trägersubstrat positioniert werden. Beispielsweise können Klebepunkte oder andere zumindest provisorische Haftmittel eingesetzt werden, um den ersten und den zweiten Halbleiterchip lagejustiert zueinander und zum Trägersubstrat auf diesem zu halten, bis die thermische Behandlung einsetzt und die dauerhafte elektrische Verbindung bewirkt.
  • Vorzugsweise ist vorgesehen, daß der elektrische Kontakt des ersten Halbleiterchips hergestellt wird, indem beim Vereinzeln des Wafers eine leitfähige Struktur im Innern des Wafers bereichsweise freigelegt wird. Insbesondere kann dazu durch Sägen des Wafers eine Leiterbahn oder eine mit der Leiterbahn verbundene leitfähige Füllung durchgesägt werden. Das Durchsägen einer Leiterbahn oder eines verbreiterten Kontakts hat zur Folge, daß eine Kontaktfläche freigelegt wird, die Bestandteil der durch Sägen hergestellten Chipseitenfläche ist und die durch elektrolytische Galvanisierung erhöht werden kann, so daß sie hervorsteht. Die Leiterbahnen oder die leitfähige Füllung, die anfangs die elektrischen Kontakte bilden, können aus Aluminium, einem aluminiumhaltigen Material oder aus Kupfer- oder Titan-Verbindungen bestehen, beispielsweise Legierungen von Kupfer oder Titan mit anderen Metallen.
  • Selbstverständlich wird in der Praxis jeder Chip eine Vielzahl lateraler Kontakte aufweisen, wodurch ein kompletter Datenaustausch zwischen den zwei lateral oder vertikal mit Hil fe des erfindungsgemäßen Verfahren verbundenen Chips erzielt wird.
  • Ebenso wird jeder Halbleiterchip jeweils eine integrierte Halbleiterschaltung aufweisen, die Halbleiterschaltung chipintern mit den elektrischen Kontakten des jeweiligen Halbleiterchips verbunden ist.
  • Insbesondere Halbleiterchips mit einem Halbleiterspeicher, vorzugsweise mit einem dynamischen Schreib-Lese-Speicher, können mit dem erfindungsgemäßen Verfahren über ihre Seitenflächen miteinander und über ihre Hauptflächen mit einem Trägersubstrat, beispielsweise eine Leiterplatte eines Speichermoduls verbunden werden.
  • Die Erfindung wird nachstehend anhand der 1 bis 13 beschrieben. Es zeigen:
  • die 1 bis 4 erste Schritte des erfindungsgemäßen Verfahrens,
  • die 5 bis 8 einen Halbleiterchip mit unterschiedlich ausgebildeten elektrischen Kontakten je nach Prozeßschritt,
  • die 9A bis 9C zueinander alternative Verfahrensschritte des erfindungsgemäßen Verfahrens und
  • die 9D bis 13 weitere Schritte des erfindungsgemäßen Verfahrens.
  • Gemäß 1 wird ein Halbleiterwafer 1 bearbeitet, so daß auf ihm eine integrierte Halbleiterschaltung 5 entsteht. Diese ist in 2 vergrößert dargestellt. Doppellinien zwischen einander benachbarten integrierten Halbleiterschaltungen 5 kennzeichnen Sägerahmen, die entlang der dargestellten Pfeile gesägt werden, wobei der jeweils innerhalb einer Doppellinie gelegene Bereich des ursprünglichen Wafers entfernt wird. Durch diesen Sägevorgang, werden leitfähige Strukturen 4, 6, die sich von jeweils einer Halbleiterschaltung 5 aus in den Sägerahmen hinein erstrecken, aufgebrochen bzw. zertrennt und in einem Teilbereich freigelegt.
  • 2 zeigt auf der linken Seite zwei integrierte Schaltungen 5, deren leitende Strukturen Leiterbahnen 4 sind, die sich in den Sägerahmen hinein erstrecken und dort enden. Der dritte dargestellte Halbleiterchip oben rechts in 2 besitzt im Bereich der Sägekante leitfähige Füllungen 6, die einen breiteren Querschnitt bzw. Durchmesser besitzen als die Leiterbahnen 4 und daher leichter in einem späteren Verfahrensstadium zu kontaktieren sind.
  • 3 zeigt das Austrittsprofil beider leitfähigen Strukturen, der Leiterbahnen 4 und der leitfähigen Füllungen 6, auf den Seitenkanten der vereinzelten Halbleiterchips 5.
  • Gemäß einer Weiterbildung der Erfindung kann, wie in 4 dargestelt, ein Galvanisierungsprozeß durchgeführt werden, bei dem ein leitfähiges Material 2, welches in einer Elektrolyseflüssigkeit enthalten ist, selektiv auf die freigelegten Oberflächen der elektrischen Kontakte des ersten Halbleiterchips abgeschieden wird. Der Halbleiterchip 11 wird mit einer der Elektroden verbunden. Bei geeigneter Wahl eines Elektrolyseprozesses wächst das leitfähige Material 2 ausschließlich auf die in 3 dargestellten Kontaktflächen der leitfähigen Strukturen 4 und 6 auf, ohne daß sich das leitfähige Material 2 auf dem Wafermaterial oder auf sonstigen Strukturen der integrierten Halbleiterschaltung ablagert. Jedoch kann vorgesehen sein, daß zugleich auch auf elektrischen Kontakten auf einer Hauptfläche des ersten (oder des zweiten sowie weiterer) Halbleiterchips aufgewachsen wird, insbesondere wenn diese aus dem gleichen Material bestehen wie die leitfähigen Strukturen 4 bzw. 6. Solch ein elektrolytischer Prozeßschritt kann dazu dienen, den Abstand zwischen der Chipseitenfläche 14 und dem seitlich anzupressenden Partikel zu erhöhen, wodurch beim Erhitzen des Partikels die Wärmebelastung für den Chip geringer ausfällt.
  • 5 zeigt vergrößert einen Halbleiterchip 11 gemäß 3, in dessen Seitenfläche 14 die durch Sägen freigelegte Oberfläche 17a zweier elektrischer Kontakte sichtbar ist. Die Kontakte können bis zum Chiprand geführte Leiterbahnen sein oder ihnen gegenüber verbreiterte Füllungen, die größere laterale Abmessungen besitzen.
  • Das Aufwachsen des leitfähigen Materials 2 durch den elektrolytischen Prozeß gemäß 4 führt zu den in 6 dargestellten Kontakten, die gegenüber der Seitenfläche 14 erhöht sind aufgrund des zusätzlichen Materials 2, welches auf den Kontaktflächen 17a der 5 abgeschieden wurde. Durch den elektrolytischen Prozeß kann die überstehende Höhe dieser elektrischen Kontakte 17b sehr genau gesteuert werden, indem beispielsweise die Konzentration des Elektrolyts, die Elektrolysespannung oder die Elektrolysedauer eingestellt werden.
  • Die 7 und 8 zeigen eine Ausführungsform eines ersten Halbleiterchips 11, bei dem die Kontakte in der Seitenfläche 14 außer einem Oberflächenbereich 17a in dieser Seitenfläche 14 auch noch eine Kontaktfläche 17c innerhalb einer Hauptfläche 10, beispielsweise der Oberseite der integrierten Halbleiterschaltung, aufweisen, so daß die lateralen Kontakte die Kante zwischen der Hauptfläche 10 und der Seitenfläche 14 umgreifen. Beim elektrolytischen Wachstum gemäß 4 bildet sich der in 18 dargestellte über sowohl die Hauptfläche als auch die Seitenfläche erhöhte Kontakt 17, der zur gleichzeitigen vertikalen wie horizontalen elektrischen Verbindung des ersten Halbleiterchips mit weiteren Halbleiterchips verwendet werden kann; insbesondere erstreckt sich der Kontaktbereich 17d auch oberhalb der Hauptfläche 10, so daß der er ste Halbleiterchip 11, auf ein Trägersubstrat ganzflächig mit der Hauptfläche aufgesetzt, auf dem Kontaktbereich 17d ruht.
  • Die 9A bis 9C zeigen zueinander alternative Prozeßschritte, um auf die Kontaktflächen 14, selektiv zur übrigen Chipseitenfläche 14, die Schicht 27 aus dem Klebstoff 2 auzubringen. Gemäß 9A wird die Klebstoffschicht durch zumindest teilweises Eintauchen in eine Lösung erreicht, wodurch vorzugsweise ausschließlich metallische Oberflächen benetzt werden.
  • Alternativ dazu kann gemäß 9B die Klebstoffschicht 27 mithilfe von Mikrodüsen 24 aufgesprüht werden, wodurch eine anschließende Trocknung des Chips 11 entfällt.
  • Schließlich kann gemäß 9C der Chip 11 auch einer klebstoffhaltigen Atmosphäre ausgesetzt werden, um die Klebstoffschicht an den Kontaktflächen der seitlichen Chipkontakte abzuscheiden.
  • Schließlich werden auf die Schicht aus dem Klebstoff, die beispielsweise gemäß einem Verfahrensschritt der 9A bis 9C aufgebracht wurde, gemäß 9D die Partikel 23 aus dem leitfähigen, bei Temperaturerhöhung schmelzbarem Material, beispielsweise aus einem Lötmaterial, auf die mit der Schicht 27 versehenen Kontaktflächen 17 aufgebracht. Die mit diesen Partikeln versehenen elektronischen Komponenten 11, 12, 13 sind gemeinsam in 10 dargestellt; vorzugsweise werden auch Partikel 23a auf entsprechende Haftschichtflächen 7, 8 des Hlableiterchips 11 bzw. 12 aufgebracht. Dabei werden die kugelförmig dargestellten Partikel 23, 23a in die jeweilige Klebeschicht 27 eingedrückt, wobei die darunter liegende metallische Schicht des Chipkontakts fast schon kontaktiert wird. Der durch die restliche Haftschicht bedingte Abstand wird durch die thermische Behandlung in Schritt d), bei der die Haftschicht verdrängt wird, überbrückt, wodurch eine leitende Kontaktverbindung entsteht.
  • 10 zeigt insgesamt eine Anordnung eines ersten Halbleiterchips 11, eines zweiten Halbleiterchips 12 und eines Trägersubstrats 13, wobei diese Komponenten noch einzeln dargestellt sind und noch nicht elektrisch und mechanisch miteinander verbunden sind. Die Halbleiterchips 11 und 12 werden in Pfeilrichtung aneinandergedrückt und vorzugsweise außerdem in Richtung der Doppelpfeile auf das Trägersubstrat 13 aufgesetzt. Dabei kontaktieren die elektrischen Kontakte 17 des ersten Halbleiterchips 11 die elektrischen Kontakte 18 des zweiten Halbleiterchips 12. Beide Halbleiterchips 11, 12 besitzen zur Kontaktierung des Trägersubstrats 13 weitere elektrische Kontakte 7, 8, die in herkömmlicher Weise im Bereich der Hauptflächen 10 angeordnet und Bestandteil der integrierten Halbleiterschaltungen 11a, 12a sind. Gestrichelte Linien zwischen diesen Halbleiterschaltungen und den Kontakten 17 und 18 deuten die chipinterne Verbindung zwischen diesen Kontakten und den integrierten Halbleiterschaltungen an; diese Verbindungen sind beispielsweise Leiterbahnen. In 10 befinden sich diese zusätzlichen elektrischen Kontakte 7, 8 vorzugsweise auf den unteren Hauptflächen der Chips 11 und 12, die dem Trägersubstrat 13 zugewandt sind, und werden mit jeweils einem Partikel 23 bzw. 23a bedeckt.
  • Zur provisorischen mechanischen Befestigung beider Halbleiterchips 11, 12 auf dem Trägersubstrat 13 können provisorische Abstandshalter 3 vorgesehen sein, welche die Halbleiterchips 11 und 12 solange mechanisch zueinander und zum Trägersubstrat 13 fixieren, bis durch die thermischer Behandlung die dauerhafte elektrische wie mechanische Verbindung hergestellt ist. Bei diesen werden auch die weiteren Kontakte 7, 8 der Halbleiterchips 11, 12 mit entsprechenden Kontakten 9 der Hauptfläche des Trägersubstrats 13 verbunden. Diese Kontakte 9 sind ebenfalls Bestandteil einer entsprechenden integrierten Halbleiterschaltung 13a oder mit ihr zumindest, wie im Falle der beiden linken Kontakte 9, durch gestrichelt angedeutete Leiterbahnen verbunden.
  • 11 zeigt eine Anordnung mit zwei Halbleiterchips 11, 12 auf einem Trägersubstrat 13 aneinandergesetzt und elektrisch leitend miteinander verbunden sind. Beim Aneinandersetzen der Komponenten wurden Lötverbindungen gleichzeitig auf einer Hauptfläche 10 wie auch auf einer Seitenfläche 14 des ersten Halbleiterchipp 11 gefertigt, was herkömmlich nicht möglich war. Die seitlich angedrückten, zunächst festen Partikel 23 können, während sie erhitzt werden und der zweite Halbleiterchips 12 gegen sie gedrückt wird, nicht unkontrolliert verfließen. Bei einem herkömmlichen Einsatz von Löt- oder Bondtechniken hingegen wird mithilfe zusätzlicher Hilfsmittel ein meist schon vorerhitztes leitfähiges Material an die zu kontaktieren Kontaktfläche herangeführt und dann in flüssiger Form aufgebracht, wobei bereits ein Verfließen und ein in Richtung der Schwerkraft einsetzendes Verteilen des leitfähigen Materials eintritt. Eine solche Materialverteilund wird bei dem erfindungsgemäßen Verfahren verhindert.
  • Eine weitere alternative Ausführungsform, die dem Verfahrensschritt der 11 entspricht, ist in 12 dargestellt. Dabei werden die Partikel 23 einerseits auf die Seitenfläche 14 des ersten Halbleiterchips 11, anderseits auf die Hauptfläche 20 oder Oberseite des Trägersubstrats 13 aufgebracht. Alle Partikel 23, 23a sind punktförmig dargestellt.
  • 13 zeigt, wie mit Hilfe eines Löt- oder Bondprozesses eine Vielzahl von Partikeln 23a mit schematisch gezeichneten Kontakten der Halbleiterchips 11, 12 und gleichzeitig auch laterale Kontaktverbindungen 19 zwischen beiden Halbleiterchips 11, 12 herstellbar sind, über welche mehrere Halbleiterchips 11, 12 ungehäust über ihre Seitenflächen miteinander elektrisch kontaktiert werden können. Die kurzen Kontaktverbindungen 19 eignen sich für Hochfrequenzsignale oder für besonders schwache Signale besser als voluminösere und daher weniger rauscharme Bond- oder Lötverbindungen.
  • Aufgrund der gleichzeitigen Ausbildung der lateralen und vertikalen Kontaktverbindungen durch sind keine zusätzlichen Prozeßschritte erforderlich.
  • Die in den Figuren dargestellten Anordnungen von maximal 3 Halbleiterchips ist lediglich beispielhaft; es können grundsätzlich beliebig viele Halbleiterchips aufeinander und nebeneinander angeordnet und miteinander horizontal und vertikal verbunden werden. Die in den Figuren übertrieben groß dargestellten lateralen Kontaktverbindungen 19 bzw. erhöhten Kontakte 17 sind in der Praxis sehr klein und ermöglichen ein Aneinanderlegen von Halbleiterchips 11, 12 praktisch ohne nennenswerten Zwischenraum und somit ohne nennenswerten Verlust bei der Signalübertragung. Auch wird hierdurch eine leichte Justierung zu den Kontakten 9 des Trägersubstrats 13 ermöglicht.
  • Hinsichtlich der Durchführung des Verfließprozesses und der Steuerung des Ausmaßes der Verschmelzung der erhöhten lateralen Kontakte kann auf alle herkömmlichen thermischen Behandlungen zum Ausbilden leitfähiger Kontaktverbindungen, etwa Löten oder Bonden, zurückgegriffen werden. Durch die erfindugnsgemäße Positionierung von Partikeln auf klebende Seitenflächenkontakte werden diese herkömmlichen Techniken zusätzlich an Chipseitenflächen eingesetzbar.
    •
    • 1
    Wafer
    2
    Klebstoff
    3
    Abstandshalter
    4
    Leiterbahn
    5
    Halbleiterchip
    6
    leitfähige Füllung
    7, 8
    elektrischer Kontakt
    9
    Kontakt des Trägersubstrats
    10
    Hauptfläche der ersten Halbleiterchips
    11, 21
    erster Halbleiterchip
    11a, 12a, 13a
    integrierte Halbleiterschaltung
    12, 22
    zweiter Halbleiterchip
    13
    Trägersubstrat eines Halbleiterchips
    14, 15
    Seitenflächen
    17, 18
    elektrischer Kontakt
    17a, 17c
    Kontaktfläche
    17b, 17d
    erhöhter Kontaktflächen
    19
    Kontaktverbindung
    20
    Hauptfläche des Trägersubstrats
    23, 23a
    Partikel
    24
    Düse
    25
    klebstoffhaltige Atmosphäre
    26
    Lösung
    27
    Schicht aus Klebstoff
    T
    Temperatur

Claims (14)

  1. Verfahren zum seitlichen Kontaktieren eines Halbleiterchips, das die folgende Reihenfolge von Schritten aufweist: a) Fertigen eines ersten Halbleiterchips (11) aus einem Wafer (1) aus Substratmaterial, wobei der erste Halbleiterchip (11) einen elektrischen Kontakt (17) aufweist, der in einer Seitenfläche (14) des ersten Halbleiterchips eine offenliegende Kontaktfläche (17a) besitzt, b) Aufbringen einer Schicht (27) aus einem Klebstoff (2) auf die offenliegende Kontaktfläche (17a) selektiv zu dem Substratmaterial, c) Andrücken eines vorgeformten Partikels (23) aus einem elektrisch leitfähigen, durch Wärmezufuhr schmelzbaren Material auf die Schicht (27) und Ansetzen des ersten Halbleiterchips (11) an einen zweiten Halbleiterchip (12) in der Weise, daß das an dem ersten Halbleiterchip (11) haftende Partikel (23) einen elektrischen Kontakt (18) des zweiten Halbleiterchips berührt, und d) Erhitzen der Halbleiterchips (11, 12) mit dem Partikel, bis das Partikel (23) an die elektrischen Kontakte (17, 18) des ersten und des zweiten Halbleiterchips anschmilzt.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß ein solcher zweiter Halbleiterchip (12) an den ersten (11) angesetzt wird, der seinen elektrischen Kontakt (18) in einer Seitenfläche (15) aufweist, so daß in Schritt d) das Partikel (23) die Seitenflächen (17, 18) beider Halbleiterchips kontaktiert.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Schicht (27) aus dem Klebstoff (2) durch Aufsprühen auf die offenliegende Kontaktfläche (17a) aufgebracht wird.
  4. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Schicht (27) aus dem Klebstoff (2) durch zumindest teilweises Eintauchen des Halbleiterchips (11) in eine Lösung (26) auf die offenliegende Kontaktfläche (17a) selektiv zu dem Substratmaterial aufgebracht wird.
  5. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Schicht (27) aus dem Klebstoff (2) auf die offenliegende Kontaktfläche (17a) aufgebracht wird, indem der Halbleiterchip (11) einer klebstoffhaltigen Atmosphäre (25) ausgesetzt wird, aus der sich der Klebstoff (2) auf der Kontaktfläche (17a; 17b) ablagert.
  6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß für die Schicht (27) ein Klebstoff (2) verwendet wird, der auf einem Leiterbahnmaterial, vorzugsweise auf Aluminium haftet.
  7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß in Schritt c) ein Partikel (23) aus einem Lötmaterial verwendet wird.
  8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß bei dem Erhitzen des Halbleiterchips (11; 21) in Schritt d) zugleich auch Partikel (23a) an Kontakte (7) in einer Hauptfläche (10) des ersten Halbleiterchips (11) angeschmolzen werden.
  9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß zwischen den Schritten a) und b) eine elektrisch leitfähige Schicht (27) elektrolytisch auf die offenliegende Kontaktfläche (17a) abgeschieden wird, wodurch der Kontakt (17) gegen über der Seitenfläche (14) des ersten Halbleiterchips (11) erhöht wird.
  10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß zusätzlich ein Trägersubstrat (13) bereitgestellt wird, das in einer Hauptfläche (20) elektrische Kontakte (9) aufweist, und daß zwischen den Schritten c) und d) der erste und der zweite Halbleiterchip auf das Trägersubstrat (13) in der Weise aufgesetzt werden, daß die elektrischen Kontakte (9) des Trägersubstrats (13) elektrische Kontakte (17, 18; 7, 8) des ersten und des zweiten Halbleiterchips berühren.
  11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß in Schritt c) der erste und der zweite Halbleiterchip durch Abstandshalter (3) vorübergehend über dem Trägersubstrat (13) positioniert werden.
  12. Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß der elektrische Kontakt (17) des ersten Halbleiterchips hergestellt wird, indem beim Vereinzeln des Wafers (1) eine leitfähige Struktur (4) im Innern des Wafers bereichsweise freigelegt wird.
  13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß durch Sägen des Wafers (1) eine Leiterbahn (4) oder eine mit der Leiterbahn verbundene leitfähige Füllung (6) durchgesägt wird.
  14. Verfahren nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß als erster Halbleiterchip (11) ein Chip mit einem Halbleiterspeicher, vorzugsweise mit einem dynamischen Schreib-Lese-Speicher kontaktiert wird.
DE10334634A 2003-07-29 2003-07-29 Verfahren zum seitlichen Kontaktieren eines Halbleiterchips Expired - Fee Related DE10334634B3 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE10334634A DE10334634B3 (de) 2003-07-29 2003-07-29 Verfahren zum seitlichen Kontaktieren eines Halbleiterchips
US10/901,931 US6936500B2 (en) 2003-07-29 2004-07-29 Method for the lateral contacting of a semiconductor chip
CNB2004100590166A CN100397623C (zh) 2003-07-29 2004-07-29 半导体芯片侧接触方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10334634A DE10334634B3 (de) 2003-07-29 2003-07-29 Verfahren zum seitlichen Kontaktieren eines Halbleiterchips

Publications (1)

Publication Number Publication Date
DE10334634B3 true DE10334634B3 (de) 2005-01-13

Family

ID=33521462

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10334634A Expired - Fee Related DE10334634B3 (de) 2003-07-29 2003-07-29 Verfahren zum seitlichen Kontaktieren eines Halbleiterchips

Country Status (3)

Country Link
US (1) US6936500B2 (de)
CN (1) CN100397623C (de)
DE (1) DE10334634B3 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8072084B2 (en) * 2007-09-14 2011-12-06 Qimonda Ag Integrated circuit, circuit system, and method of manufacturing
US11342267B2 (en) * 2018-11-23 2022-05-24 Mediatek Inc. Semiconductor package structure and method for forming the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020109133A1 (en) * 1999-02-23 2002-08-15 Junichi Hikita Semiconductor chip and semiconductor device using the same, and method of fabricating semiconductor chip
DE4023776C2 (de) * 1989-08-17 2003-07-03 Vaisala Oy Helsinki Mehrschichtige Halbleiterstruktur, insbesondere Wandler und Verfahren zur Bildung von Kontaktflächen an Halbleiterbereichen solcher mehrschichtiger Halbleiterstrukturen

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4647959A (en) * 1985-05-20 1987-03-03 Tektronix, Inc. Integrated circuit package, and method of forming an integrated circuit package
US5185292A (en) * 1989-07-20 1993-02-09 Harris Corporation Process for forming extremely thin edge-connectable integrated circuit structure
DE4113969A1 (de) * 1991-04-29 1992-11-05 Telefunken Electronic Gmbh Verfahren zur herstellung von ohmschen kontakten fuer verbindungshalbleiter
JP2809115B2 (ja) * 1993-10-13 1998-10-08 ヤマハ株式会社 半導体装置とその製造方法
US6303408B1 (en) * 1998-02-03 2001-10-16 Tessera, Inc. Microelectronic assemblies with composite conductive elements
KR100331848B1 (ko) * 1999-07-20 2002-04-09 박종섭 반도체 소자의 콘택 패드 형성 방법
JP2001308220A (ja) * 2000-04-24 2001-11-02 Nec Corp 半導体パッケージ及びその製造方法
US6830959B2 (en) * 2002-01-22 2004-12-14 Fairchild Semiconductor Corporation Semiconductor die package with semiconductor die having side electrical connection
US6835642B2 (en) * 2002-12-18 2004-12-28 Taiwan Semiconductor Manufacturing Co., Ltd Method of forming a metal fuse on semiconductor devices
TW594962B (en) * 2003-01-30 2004-06-21 Yu-Nung Shen Semiconductor chip package structure and method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4023776C2 (de) * 1989-08-17 2003-07-03 Vaisala Oy Helsinki Mehrschichtige Halbleiterstruktur, insbesondere Wandler und Verfahren zur Bildung von Kontaktflächen an Halbleiterbereichen solcher mehrschichtiger Halbleiterstrukturen
US20020109133A1 (en) * 1999-02-23 2002-08-15 Junichi Hikita Semiconductor chip and semiconductor device using the same, and method of fabricating semiconductor chip

Also Published As

Publication number Publication date
US20050059230A1 (en) 2005-03-17
CN100397623C (zh) 2008-06-25
CN1577810A (zh) 2005-02-09
US6936500B2 (en) 2005-08-30

Similar Documents

Publication Publication Date Title
DE10208635B4 (de) Diffusionslotstelle, Verbund aus zwei über eine Diffusionslotstelle verbundenen Teilen und Verfahren zur Herstellung der Diffusionslotstelle
DE69534543T2 (de) Halbleiteranordnung, Montagesubstrat für die Halbleiteranordnung und Verfahren zum Ersetzen der Halbleiteranordnung
DE102006060484B4 (de) Halbleiterbauelement mit einem Halbleiterchip und Verfahren zur Herstellung desselben
DE19648728A1 (de) Halbleiteranordnung und Verfahren zu ihrer Herstellung
DE10033977A1 (de) Zwischenverbindungsstruktur zum Einsatz von Halbleiterchips auf Schichtträgern
WO2005081315A2 (de) Halbleiterbauteil mit einem stapel aus halbleiterchips und verfahren zur herstellung desselben
DE102004021054B4 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE3824008A1 (de) Elektronische schaltung sowie verfahren zu deren herstellung
DE19509441C2 (de) Integrierte Hybrid-Leistungsschaltungsvorrichtung
WO2012034752A1 (de) Trägersubstrat für ein optoelektronisches bauelement, verfahren zu dessen herstellung und optoelektronisches bauelement
DE19720432A1 (de) Elektronisches Teil und Verfahren zur Herstellung desselben
DE102019202715A1 (de) Folienbasiertes package mit distanzausgleich
DE19956565B4 (de) Verfahren zum Herstellen einer Wärmesenke für elektrische Bauelemente
WO2004073013A2 (de) Elektronisches bauteil mit halbleiterchip und verfahren zur herstellung desselben
DE10124141B4 (de) Verbindungseinrichtung für eine elektronische Schaltungsanordnung und Schaltungsanordnung
DE3931551C2 (de) Verfahren zum Herstellen eines Substrates
DE102014206606A1 (de) Verfahren zum Montieren eines elektrischen Bauelements auf einem Substrat
DE10302022B4 (de) Verfahren zur Herstellung eines verkleinerten Chippakets
DE10334634B3 (de) Verfahren zum seitlichen Kontaktieren eines Halbleiterchips
DE3231056A1 (de) Verfahren zum aufbringen von unbedrahteten bauelementen auf leiterplatten
EP3718136B1 (de) Halbleiterbaugruppe und verfahren zur herstellung der halbleiterbaugruppe
DE10015964C2 (de) Lotband für flexible und temperaturfeste Lotverbindungen
DE102019129971A1 (de) Verfahren zum Auflöten eines Bauelements auf eine Leiterplatte, Elektronikeinheit und Feldgerät der Automatisierungstechnik
DE3522168A1 (de) Verfahren zum erden oder masseverbinden von planaren bauelementen und integrierten schaltkreisen sowie nach diesem verfahren erhaltenes erzeugnis
DE2214163A1 (de) Elektrische schaltungsanordnung

Legal Events

Date Code Title Description
8100 Publication of the examined application without publication of unexamined application
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

R081 Change of applicant/patentee

Owner name: INFINEON TECHNOLOGIES AG, DE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

R081 Change of applicant/patentee

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee