DE10314830A1

DE10314830A1 - Analog-Digital-Wandler und Verfahren zum Betreiben eines Analog-Digital-Wandlers

Info

Publication number: DE10314830A1
Application number: DE2003114830
Authority: DE
Inventors: Christian Paulus; Jörg BERTHOLD; Frederick Dostal
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-04-01
Filing date: 2003-04-01
Publication date: 2004-11-04

Abstract

Die Erfindung betrifft einen Analog-Digital-Wandler (301) mit mehreren Referenzelementen (302), mit mehreren digitalen Auswerteschaltungen (502) und mit jeweils einem Komparatornetzwerk aus jeweils mehreren Komparatoren (303) zwischen jeweils zwei benachbarten Referenzelementen (302) einerseits und jeweils einer digitalen Auswerteschaltung (502) andererseits, wobei die mehreren digitalen Auswerteschaltungen (502) mit einer Auswahleinheit gekoppelt sind, welche in Abhängigkeit eines von den mehreren digitalen Auswerteschaltungen (502) ausgegebenen Ergebnisses eine gewünschte Auswahl und Übermittlung von mittels der Komparatoren (303) erzeugter Ausgangssignale ermöglicht.

Description

Die Erfindung betrifft einen Analog-Digital-Wandler und ein Verfahren zum Betreiben eines Analog-Digital-Wandlers.

Analog-Digital-Wandler (ADC = analog digital converter) werden gemäß dem Stand der Technik standardmäßig als integrierte Schaltung unter Ausnutzung von Metall-Oxyd-Halbleiterstrukturen und/oder bipolaren Halbleiterstrukturen auf Halbleitersubstraten hergestellt. Bei hohen Anforderungen an die Signalverarbeitungsgeschwindigkeit wird häufig auf den sogenannten Flash-ADC zurückgegriffen.

Wie in 1 gezeigt, ist ein Flash-ADC gemäß dem Stand der Technik ein Analog-Digital-Wandler 101, welcher als Referenznetzwerk beispielsweise eine Widerstandskaskade mit mehreren in Reihe geschalteten Widerständen 102 sowie mehrere Komparatoren 103 aufweist, wobei die Komparatoren 103 mit einem ersten Eingang 104 zwischen jeweils zwei benachbarte Widerstände 102 geschaltet sind. Es wird eine Referenzspannung U_ref derart an die Widerstandskaskade zwischen Kaskadeneingang 105 und Masseanschluss 106 angelegt, dass die Referenzspannung U_ref in Teilspannungen zwischen den Widerständen 102 abfällt. Diese Teilspannungen werden von jeweils einem der Komparatoren 103 ausgewertet. Zur deutlicheren Darstellung sind in 1 lediglich drei Komparatoren 103 gezeigt, jedoch kann der Flash-ADC jede beliebige Anzahl von Komparatoren 103 aufweisen.

Ein zu wandelndes Analogsignal, d.h. eine Analogspannung U_a, wird über einen Analogsignaleingang 107 parallel an einen zweiten Eingang 108 aller Komparatoren 103 angelegt. Die Komparatoren 103 vergleichen nun die am zweiten Eingang 108 anliegende Analogspannung U_a mit der jeweils am ersten Eingang 104 anliegenden Teilspannung. Ist die an einem der Komparatoren 103 anliegende Analogspannung U_a größer als die anliegende Teilspannung, so ist der Komparator 103 aktiviert und gibt an einem Ausgang 109 ein Bit-Signal aus, welches einem ersten Bit-Wert "1" entspricht, andernfalls entspricht das Bit-Signal einem zweiten Bit-Wert "0".

Eine digitale Auswerteeinheit 110 erzeugt schließlich entsprechend dem mit der höchsten Teilspannung aktivierten Komparator 103 ein digitales Ausgangssignal D und gibt dieses an einem Digitalsignalausgang 111 aus.

In 1 ist in jedem der Komparatoren 103 ein Diagramm 112 dargestellt, in dem eine Wahrscheinlichkeitsdichte dW gegenüber einer Spannungsdifferenz ΔU aufgetragen ist. dW bezeichnet die Wahrscheinlichkeitsdichte, gemäß der bei der angegebenen Eingangsdifferenzspannung ΔU am Ausgang 109 des jeweiligen Komparators 103 ein Übergang von einem ersten Bit-Wert "1" zu einem zweiten Bit-Wert "0" oder umgekehrt stattfindet. Ein idealer Komparator weist eine infinitesimal schmale Wahrscheinlichkeitsdichte dW auf, d.h. der Übergang von einem Bit-Wert zum anderen Bit-Wert findet exakt bei der Eingangsdifferenzspannung ΔU = 0 statt. Wegen statistischer Effekte bei der Herstellung weist ein realer Komparator jedoch eine endlich breite Wahrscheinlichkeitsdichte dW um ΔU = 0 auf. Dies führt beispielsweise dazu, dass der Komparator 103 (nicht) aktiviert würde, obwohl eine Analogspannung U_a anliegt, welche (größer) kleiner ist als die anliegende Teilspannung. Die im Diagramm 112 aufgetragene Spannungsdifferenz ΔU wird aus der anliegenden Teilspannung der Referenzspannung U_ref und der anliegenden Analogspannung U_a mittels Differenzbildung dieser beiden Spannungen gebildet.

In 2 ist ein Diagramm 201 dargestellt, in dem ein Verlauf 202 der Ansprechwahrscheinlichkeitsdichte 203 von Komparatoren 103 des in 1 beschriebenen Flash-ADC gegenüber der anliegenden Analogspannung U_a 204 aufgetragen ist. Das Diagramm 201 resultiert aus einer Kombination der einzelnen Wahrscheinlichkeitsdichten dW der Komparatoren 103, welche in 1 als Einzeldiagramme 112 in den Komparatoren 103 dargestellt sind.

Da jeder Komparator 103 einem anderen Teilbereich der Referenzspannung U_ref zugeordnet ist, ergibt sich der Verlauf 202 der Ansprechwahrscheinlichkeitsdichte 203 der Komparatoren 103 aus einer linearen Auftragung der einzelnen Wahrscheinlichkeitsdichten dW von einander benachbarten Komparatoren 103 in aufsteigender Richtung über der anliegenden Analogspannung U_a 204. Aus den gegeneinander nahezu isolierten Wahrscheinlichkeitsdichten dW der einzelnen Komparatoren 103 folgt, dass die Übergänge der Komparatoren 103 sehr genau definiert sind und der Flash-ADC somit eine große Genauigkeit aufweist. Gemäß dem Stand der Technik werden Flash-ADCs mit einer Genauigkeit von typischerweise 5 bis 6 Bit realisiert und unter anderem in dem Lesezweig einer Festplatte verwendet.

Bei einem gängigen Analog-Digital-Wandler werden üblicherweise ohmsche Widerstände zum Erzeugen der Referenzwerte verwendet, welche auf dem Halbleitersubstrat aus einem Halbleitermaterial gefertigt sind, wobei jeder entsprechende Widerstandswert durch die Anzahl der Atom-, Molekül- bzw. Kristallitgrenzen in dem Halbleitermaterial innerhalb der jeweiligen Widerstandsfläche A des ohmschen Widerstands bestimmt ist.

Bei Reduzierung der Widerstandsfläche A sinkt die Atom-, Molekül- bzw. Kristallitanzahl im Halbleiterkristall und somit die Anzahl an Atom-, Molekül- bzw. Kristallitgrenzen, wodurch die Standardabweichung des dieser Widerstandsfläche A entsprechenden Widerstandswertes um den Faktor (√A)^–1 zunimmt. Bei abnehmender Widerstandsfläche A steigt also die Wahrscheinlichkeit W, dass ein Komparator aktiviert ist und ein falsches Bit-Signal ausgibt, obwohl eine Analogspannung U_a anliegt, welche kleiner ist als die am betreffenden Komparator anliegende Soll-Teilspannung des Referenznetzwerkes.

Die Genauigkeit eines derartigen Analog-Digital-Wandlers wird weiterhin von den statistischen Schwankungen der Transistorparameter bestimmt. Beispielsweise nimmt die Variation der Schwellenspannung eines MOS-Transistors ebenfalls mit zunehmender Fläche des Transistors mit dem Faktor (√A)^–1 ab. Die Parametervariation in den Transistoren des Komparators führt zur sogenannten Eingangs-Offsetspannung, so dass ein Komparator nicht bei einer Eingangsspannungsdifferenz ΔU von exakt ΔU = 0 umschlägt, sondern bei einer Eingangs-Spannungsdifferenz ΔU, die dem individuellen Komparator-Offset ΔU_Offset entspricht.

Die statistischen Variationen begrenzen die Linearität des gesamten Analog-Digital-Wandlersystems, weshalb beim Design auf ausreichend große Flächen der Bauelemente geachtet werden muss, um die Genauigkeitsanforderungen zu erfüllen.

Eine Kette von Komparatoren, welche in der oben beschriebenen Weise mit einem Widerstandsnetzwerk verbunden sind, weist ein als Thermometercode bekanntes Ausgangssignal auf. Die Qualität des Thermometercodes hängt dabei von der Genauigkeit der einzelnen Komparatoren ab. Ein Thermometercode mit hoher Qualität ist von Komparatoren mit einer hohen Genauigkeit zu erwarten. Dies bedeutet, dass alle Komparatoren, deren erster Eingang mit einer Teilspannung der Referenzspannung U_ref verbunden ist, die kleiner ist als die am zweiten Eingang anliegende Analogspannung U_a, den ersten Bit-Wert "1" ausgeben, wohingegen alle weiteren Komparatoren den zweiten Bit-Wert "0" ausgeben. Derartige Ausgangssignale können dann besonders einfach in ein digitales Ausgangswort umgesetzt werden. Üblicherweise wird zwischen einem Thermometer-Binär-Kodierer und den Ausgängen der Komparatoren noch eine Korrekturlogik geschaltet, die sogenannte "bubbles" im Thermometercode (eine "0" zwischen mehreren "1" und umgekehrt) eliminiert um auf diese Weise eine zuverlässige Binärkodierung der digitalisierten anliegenden Analogspannung U_a zu ermöglichen.

Das oben im Zusammenhang mit einem Flash-ADC beschriebene Widerstandsnetzwerk dient zum Bereitstellen der Referenz-Teilspannungen, mit denen eine analoge Eingangsspannung U_a in den Komparatoren verglichen wird. Alternativ zu einem Widerstandsnetzwerk kann auch jedes andere Referenzsignalnetzwerk verwendet werden. So können beispielsweise auch Stromquellen mit unterschiedlichen Ausgangsströmen als Referenzsignal herangezogen werden. Als informationstragende Größe können also nicht nur Spannungen verwendet werden, sondern es sind auch sogenannte "current-mode" Lösungen möglich, bei denen die Information durch Ströme repräsentiert wird.

Im Gegensatz zu den Parametervariationen nehmen die parasitären Kapazitäten, welche bei größeren Flächen der Bauelemente entstehen und generell unerwünscht sind, mit zunehmender Fläche der Bauelemente A zu. Dadurch nimmt jedoch die erreichbare Signalverarbeitungsgeschwindigkeit ab. Dies bedeutet folglich, dass bei einem gängigen Analog-Digital-Wandler eine hohe Genauigkeit zu Lasten der Signalverarbeitungsgeschwindigkeit geht. Gemäß dem Stand der Technik werden Flash-ADCs in CMOS-Technologie mit Umsetzraten von bis zu 1 GSa/s (Giga-Samples pro Sekunde = 10⁹ Abtastungen pro Sekunde) bei einer Genauigkeit von 6 Bit realisiert.

Große Flächen der Bauelemente haben jedoch das Problem eines hohen Stromverbrauches während des Betriebes eines gängigen Analog-Digital-Wandlers zur Folge. Gerade beim Einsatz eines derartigen Analog-Digital-Wandlers in einem modernen elektronischen Mobilgerät wie beispielsweise einem Mobiltelefon, einem persönlichen digitalen Assistenten (PDA) oder einem Laptop-Computer wird jedoch Wert auf einen erheblich reduzierten Stromverbrauch gelegt.

Der Erfindung liegt somit das Problem zugrunde, einen Analog-Digital-Wandler sowie ein Verfahren zum Betreiben eines Analog-Digital-Wandlers anzugeben, mit dem trotz kleiner Bauelementgröße eine hohe Genauigkeit bzw. Linearität des Analog-Digital-Wandlers bei reduziertem Stromverbrauch sowie hoher Signalverarbeitungsgeschwindigkeit erreicht werden kann.

Das oben genannte Problem wird durch einen Analog-Digital-Wandler sowie durch ein Verfahren zum Betreiben eines Analog-Digital-Wandlers mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.

Ein Analog-Digital-Wandler weist ein Referenznetzwerk auf, welches mehrere Referenzelemente mit jeweils einem Knoten zwischen jeweils zwei benachbarten Referenzelementen aufweist. An jeden Knoten des Referenznetzwerks ist jeweils ein Komparatornetzwerk geschaltet, wobei jedes Komparatornetzwerk mehrere Komparatoren aufweist. Der Analog-Digital-Wandler weist des Weiteren mehrere digitale Auswerteschaltungen auf, wobei jeder Komparator innerhalb eines Komparatornetzwerks mittels jeweils eines seiner Eingänge parallel mit dem zugehörigen Knoten des Referenznetzwerks und mittels jeweils eines Ausgangs mit einer zugehörigen der mehreren digitalen Auswerteschaltungen gekoppelt ist. Die Komparatoren innerhalb eines Komparatornetzwerks können bei unterschiedlichen Eingangsdifferenzspannungen aktiviert werden. Die mehreren digitalen Auswerteschaltungen sind mit einer Auswahleinheit gekoppelt, welche in Abhängigkeit eines von den mehreren digitalen Auswerteschaltungen ausgegebenen Ergebnisses eine gewünschte Auswahl und Übermittlung von mittels der Komparatoren erzeugten Ausgangssignalen ermöglicht.

Bei einem Verfahren zum Betreiben eines Analog-Digital-Wandlers, welcher ein Referenznetzwerk mit mehreren Referenzelementen und jeweils einem Knoten zwischen jeweils zwei benachbarten Referenzelementen aufweist, wird an jeden Knoten des Referenznetzwerks jeweils ein Komparatornetzwerk geschaltet, welches mehrere parallel geschaltete Komparatoren aufweist. Jeder Komparator innerhalb eines Komparatornetzwerks wird mittels jeweils eines Ausgangs mit einer zugehörigen digitalen Auswerteschaltung gekoppelt. Die Komparatoren innerhalb eines Komparatornetzwerks werden bei unterschiedlichen Eingangsdifferenzspannungen aktiviert. Die den Komparatornetzwerken zugehörigen digitalen Auswerteschaltungen werden mit einer Auswahleinheit gekoppelt, welche in Abhängigkeit eines von der zugehörigen digitalen Auswerteschaltung ausgegebenen Ergebnisses Ausgangssignale, welche von den Komparatoren erzeugt werden, auswählt und übermittelt.

Die Erfindung kann anschaulich darin gesehen werden, dass das Problem des Bauelementmismatchs berücksichtigt wird indem mit Hilfe einer einfachen Schaltung sehr früh im analogen Signalpfad eine – fehlerbehaftete – Quantisierung stattfindet und anschließend im digitalen Teil des Analog-Digital-Wandlers eine Auswahl von geeigneten Ausgangssignalen erfolgt. Hierzu wird anschaulich eine große Zahl von Komparatoren mit sehr kleinen Bauelementflächen und folglich schlechter Genauigkeit verwendet. Ferner werden die von den Komparatoren erzeugten digitalen Ausgangssignale von den digitalen Auswerteschaltungen in geeigneter Weise ausgewählt und dann übermittelt.

Ein Vorteil des erfindungsgemäßen Analog-Digital-Wandlers ist die Tauglichkeit für sehr kleine Betriebsspannungen. Da der Anteil der analogen Bauelemente am erfindungsgemäßen Analog-Digital-Wandler sehr klein ist und die analogen Bauelemente weiterhin sehr einfach ausfallen, kann das Verhältnis von Betriebsspannung zu Schwellenspannung, ab der z.B. ein Übergang in einem Komparator detektiert werden kann, sehr gering gehalten werden. Dadurch ist der erfindungsgemäße Analog-Digital-Wandler auch für einen Einsatz in neuen integrierten Schaltungen mit geringer Betriebsspannung, beispielsweise in elektronischen Mobilgeräten, geeignet.

Als Referenznetzwerk wird der Einsatz eines Widerstandsnetzwerks, eines Stromquellennetzwerks oder eines kapazitiven Netzwerks bevorzugt. Als Referenzelemente werden dann ohmsche Widerstände, Stromquellen und/oder Kondensatoren eingesetzt.

Vorzugsweise sind die mehreren digitalen Auswerteschaltungen des erfindungsgemäßen Analog-Digital-Wandlers derart eingerichtet, dass in jedem Komparatornetzwerk ein Median-Komparator bestimmt werden kann, wobei als Median-Komparator der k-te Komparator von einer Gesamtanzahl von n Komparatoren im jeweiligen Komparatornetzwerk gemäß k = n/2 (für gerades n) bzw. k = (n + 1)/2 (für ungerades n) gilt. Der Median-Komparator eines jeden Komparatornetzwerks kann beispielsweise mittels eines Kalibriersignals bestimmt werden.

Alternativ können die mehreren digitalen Auswerteschaltungen jeweils einen nichtflüchtigen Speicher mit einer darin gesicherten Information aufweisen, mittels welcher für das jeweilige Komparatornetzwerk ein Median-Komparator bestimmt werden kann, wobei als Median-Komparator der k-te Komparator von einer Gesamtanzahl von n Komparatoren im jeweiligen Komparatornetzwerk gemäß k = n/2 (für gerades n) bzw. k = (n + 1)/2 (für ungerades n) gilt.

In einer bevorzugten Weiterbildung des erfindungsgemäßen Analog-Digital-Wandlers sind die mehreren digitalen Auswerteschaltungen derart eingerichtet, dass in jedem einzelnen Komparatornetzwerk alle Komparatoren außer dem jeweiligen Median-Komparator abgeschaltet werden können. Dies hat für den erfindungsgemäßen Analog-Digital-Wandler den Vorteil eines reduzierten Stromverbrauchs zur Folge, da bei dem erfindungsgemäßen Analog-Digital-Wandler die jeweiligen verwendeten Bauelementflächen verkleinert werden und bei gleichbleibender Genauigkeit des erfindungsgemäßen Analog-Digital-Wandlers der benötigte Strom reduziert werden kann.

In einer anderen bevorzugten Weiterbildung des erfindungsgemäßen Analog-Digital-Wandlers sind die mehreren digitalen Auswerteschaltungen in einem gemeinsamen digitalen Auswerteschaltungsblock enthalten. Der digitale Auswertungsschaltungsblock ist mit der Auswahleinheit gekoppelt. Die Komparatornetzwerke sind mittels eines Multiplexers mit dem digitalen Auswerteschaltungsblock derart gekoppelt, dass eine sequentielle Auswertung der einzelnen Komparatornetzwerke möglich ist. Dies hat den Vorteil, dass der schaltkreistechnische Platzbedarf und Designaufwand für den erfindungsgemäßen Analog-Digital-Wandler reduziert werden kann, da für die Komparatornetzwerke nicht mehr individuelle digitale Auswerteschaltungen sondern lediglich ein globaler digitaler Auswerteschaltungsblock sowie ein geeigneter Multiplexer verwendet werden.

Bei dem erfindungsgemäßen Verfahren wird mittels der zugehörigen digitalen Auswerteschaltung in jedem Komparatornetzwerk vorzugsweise ein Median-Komparator bestimmt, wobei als Median-Komparator der k-te Komparator von einer Gesamtanzahl von n Komparatoren im jeweiligen Komparatornetzwerk gemäß k = n/2 (für gerades n) bzw. k = (n + 1)/2 (für ungerades n) gilt. Der Median-Komparator in jedem Komparatornetzwerk wird bevorzugt von der zugehörigen digitalen Auswerteschaltung mittels eines Kalibriersignals bestimmt. Alternativ wird der Median-Komparator in jedem Komparatornetzwerk von der zugehörigen digitalen Auswerteschaltung mittels einer in einem nichtflüchtigen Speicher gesicherten Information bestimmt.

Vorzugsweise werden bei dem erfindungsgemäßen Verfahren in jedem einzelnen Komparatornetzwerk alle Komparatoren außer dem jeweiligen Median-Komparator von der jeweiligen digitalen Auswerteschaltung abgeschaltet. Dies hat, wie oben bereits beschrieben, den Vorteil eines reduzierten Stromverbrauchs zur Folge. Insbesondere schaltet die jeweilige digitale Auswerteschaltung alle Komparatoren in dem zugehörigen Komparatornetzwerk außer dem Median-Komparator ab, nachdem die digitale Auswerteschaltung einen Kalibriervorgang ausgeführt hat.

Vorzugsweise werden die mehreren digitalen Auswerteschaltungen von einem gemeinsamen digitalen Auswerteschaltungsblock gebildet, welcher mit der Auswahleinheit sowie mittels eines Multiplexers mit den Komparatornetzwerken derart gekoppelt ist, dass die einzelnen Komparatornetzwerke sequentiell ausgewertet werden.

Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert. Dabei bezeichnen gleiche Bezugszeichen gleiche Komponenten.
Es zeigen
1 einen Analog-Digital-Wandler gemäß dem Stand der Technik;
2 ein Diagramm der relativen Ansprechwahrscheinlichkeit von Komparatoren des Analog-Digital-Wandlers aus 1;
3 einen Analog-Digital-Wandler gemäß einem ersten Ausführungsbeispiel der Erfindung;
4 ein Diagramm der relativen Ansprechwahrscheinlichkeit von Komparatoren des Analog-Digital-Wandlers aus 3;
5 einen Ausschnitt des Analog-Digital-Wandlers aus 3;
6 einen detaillierten Ausschnitt des Analog-Digital-Wandlers aus 3; und
7 einen Ausschnitt eines Analog-Digital-Wandlers gemäß einem zweiten Ausführungsbeispiel der Erfindung.
3 zeigt einen Analog-Digital-Wandler 301 gemäß einem ersten Ausführungsbeispiel der Erfindung, welcher als Referenznetzwerk eine Widerstandskaskade mit mehreren in Reihe geschalteten ohmschen Widerständen 302 als Referenzelemente sowie mehrere Komparatoren 303 aufweist, wobei jeweils mindestens zwei Komparatoren 303 ein Komparatornetzwerk bilden, welches seinerseits mittels jeweils einem ersten Eingang 304 der zugehörigen mindestens zwei Komparatoren 303 zwischen jeweils zwei benachbarte elektrische Widerstände 302 geschaltet ist.
Anschaulich sind die Komparatoren 303 in mehreren Gruppen angeordnet, wobei jede Gruppe von Komparatoren 303 ein eigenständiges Komparatornetzwerk bildet, welches zwischen jeweils zwei benachbarte elektrische Widerstände 302 geschaltet ist. Die Anordnung der Komparatoren 303 in Komparatornetzwerken wird in der Beschreibung zu 5 noch im Detail erläutert.
Im erfindungsgemäßen Analog-Digital-Wandler 301 werden Bauelemente eingesetzt, welche wegen ihrer geringen Größe eine große Signalverarbeitungsgeschwindigkeit ermöglichen aber damit eher ungenau sind. Durch die geringe Bauelementgröße haben die elektrischen Widerstände 302 sowie die in den Komparatoren 303 enthaltenen integrierten Bauelemente folglich eine geringe aktive Bauelementfläche A. In einer 0,13 μm CMOS-Technologie beispielsweise bedeutet dies, dass ein einzelner MOS-Transistor eine aktive Fläche von etwa (0,13 × 0,13) μm² = 0,017 μm² aufweist, was zu Variationen in der Schwellenspannung benachbarter MOS-Transistoren bis zu mehreren 10 mV führen kann. Wird wegen der Geschwindigkeitsanforderungen von sehr einfachen Komparatoren ausgegangen, so bestehen die Komparatoren aus typischerweise sechs bis acht Transistoren und weisen auf Grund der geringen Bauelementgrößen einen Eingangs-Offset von mehreren 10 mV auf. Bei Verwendung derartiger Komparator-Architekturen können Umsetzraten von mehreren GSa/s erzielt werden.
Es wird eine Referenzspannung U_ref derart an die Widerstandskaskade zwischen Kaskadeneingang 305 und Masseanschluss 306 angelegt, dass die Referenzspannung U_ref in Teilspannungen zwischen den Widerständen 302 abfällt. Das Referenznetzwerk stellt somit anschaulich einen Spannungsteiler dar. Die jeweiligen Teilspannungen werden in diesem Ausführungsbeispiel der Erfindung jeweils von mehreren Komparatoren 303 parallel ausgewertet. Im Vergleich mit dem Stand der Technik wird in diesem Ausführungsbeispiel der Erfindung bei gleicher Auflösung jedoch eine Anzahl von Komparatoren 303 verwendet, welche mindestens doppelt so groß ist.
Ein zu wandelndes Analogsignal, d.h. eine Analogspannung U_a, wird über einen Analogsignaleingang 307 parallel an einen jeweiligen zweiten Eingang 308 aller Komparatoren 303 angelegt. Die Komparatoren 303 dienen dem Vergleich der am zweiten Eingang 308 anliegenden Analogspannung U_a mit der am ersten Eingang 304 anliegenden Teilspannung. Ist die an einem der Komparatoren 303 anliegende Analogspannung U_a größer als die anliegende Teilspannung, so sollte der Komparator 303 aktiviert sein und an einem Ausgang 309 ein Bit-Signal ausgeben, welches einem ersten Bit-Wert "1" entspricht, andernfalls entspricht das Bit-Signal einem zweiten Bit-Wert "0".
Die Genauigkeit der Komparatoren 303 ist bei gleicher Auflösung auf Grund der geringen aktiven Bauelementfläche A gering. Die Komparatoren 303 geben deshalb mit der Wahrscheinlichkeit W einen falschen Bit-Wert aus, d.h. der ausgegebene Bit-Wert entspricht nicht den tatsächlichen Werten der anliegenden Teilspannung und der anliegenden Analogspannung U_a. Die Wahrscheinlichkeitsdichte dW ist für jeden der Komparatoren 303 in den Diagrammen 310 in den Komparatoren 303 gegenüber der Spannungsdifferenz ΔU zwischen anliegender Teilspannung und anliegender Analogspannung U_a aufgetragen. Die Eingangs-Offsetspannung der Komparatoren 303 kann bei Verwendung von sogenannten Minimalbauelementen, d.h. Bauelementen mit minimalen technologiespezifischen Dimensionen, bis zu mehreren 10 mV betragen.
Eine digitale Auswerteeinheit 311 dient dem Auslesen der von den Komparatoren 303 erzeugten Bit-Werte, dem Festlegen und Auswählen von Median-Komparatoren, dem Erzeugen eines digitalen Ausgangssignals D entsprechend den Bit-Werten der Median-Komparatoren und der Ausgabe des digitalen Ausgangssignals D an einem Digitalsignalausgang 312. Zur deutlicheren Darstellung sind in 3 lediglich fünf Komparatoren 303 gezeigt, jedoch kann der Analog-Digital-Wandler 301 gemäß dem ersten Ausführungsbeispiel der Erfindung jede beliebige Anzahl von Komparatoren 303 aufweisen.
Die digitale Auswerteeinheit 311 weist gemäß dem ersten Ausführungsbeispiel mehrere digitale Auswerteschaltungen auf und wird mit Bezug auf die 5 und 6 weiter unten näher erläutert. Jede digitale Auswerteschaltung wertet die Bit-Werte von Komparatoren 303 aus einem einzigen Komparatornetzwerk aus. Durch diese Auswertung wird eine Fehlerkorrektur erreicht, d.h. die Erzeugung eines falschen Digitalwertes D durch fehlerhafte Bit-Werte wird minimiert.
Die Ausgänge der Komparatoren 303 liefern auf Grund der starken Streuung der Bauelementparameter keinen idealen Thermometercode, sondern ein Ausgangssignal mit zahlreichen "bubbles". Wegen der Verarbeitung dieser digitalen Daten mittels der erfindungsgemäßen mehreren digitalen Auswerteschaltungen stören diese "bubbles" jedoch nicht die Funktionsweise des gesamten Analog-Digital-Wandlers 301, sondern werden mittels Abschaltens der betreffenden Komparatoren 303, wie weiter unten beschrieben, herausgefiltert.
In 4 ist ein Diagramm 401 dargestellt, in dem ein Verlauf 402 der Ansprechwahrscheinlichkeitsdichte 403 von Komparatoren 303 des in dem ersten Ausführungsbeispiel der Erfindung beschriebenen Analog-Digital-Wandlers 301 gegenüber der Differenz-Eingangsspannung ΔU 404 aufgetragen ist.
Die Differenz-Eingangsspannung ΔU 404 ergibt sich aus der Differenz zwischen der an den Komparatoren 303 anliegenden Analogspannung U_a sowie der entsprechenden Referenzspannung U_ref,i am entsprechenden Knoten i des Komparatornetzwerks. Das Diagramm 401 resultiert aus einer Kombination der einzelnen Wahrscheinlichkeitsdichten dW der Komparatoren 303, welche in der 3 als Einzeldiagramme 310 in den Komparatoren 303 dargestellt sind (vgl. 2).
Der Verlauf 402 der Ansprechwahrscheinlichkeitsdichte 403 der Komparatoren 303 ergibt sich als überlappende Wahrscheinlichkeitsdichte dW der Komparatoren 303 und stellt eine Normalverteilung dar. Aus der überlappenden Wahrscheinlichkeitsdichte dW der Komparatoren 303 folgt, dass die Komparatoren 303 auf Grund großer statistisch verteilter Eingangs-Offsetspannungen nicht zwingend einen Thermometercode ausgeben und somit eine spezielle Verarbeitungslogik für die digitalen Ausgangssignale notwendig ist. Die abnehmende Wahrscheinlichkeitsdichte dW an den Randbereichen des Spannungsintervalls, die dort die Linearität des Analog-Digital-Wandlers 301 beeinträchtigen würde, kann mittels einer optionalen digitalen Korrekturfunktion im Digitalteil des Analog-Digital-Wandlers 301 berücksichtigt werden.
In 4 sind des Weiteren auf der Achse der Differenz-Eingangsspannung ΔU 404 beispielhaft die Umschaltpunkte 1, 2, 3, 4, 5, 6, 7, 8 von acht Komparatoren 303 dargestellt.
Im Vergleich zum Stand der Technik wird in allen Ausführungsbeispielen der Erfindung anschaulich ein einziger großer Komparator, welcher genau aber langsam Signale verarbeitet, durch mehrere kleine Komparatoren ersetzt, welche ungenauer aber schneller Signale verarbeiten. Die digitale Auswerteeinheit 311 gewährleistet auf Grund der Auswahl geeigneter Komparatoren eine große Genauigkeit sowie einen reduzierten Strombedarf bei der Umsetzung eines Analogsignals U_a in ein Digitalsignal D. Die geeignete Auswahl von Komparatoren aus einer Mehrzahl von kleinen Komparatoren auf digitaler Seite entspricht also einem einzigen großen Komparator mit großer Signalverarbeitungsgeschwindigkeit.
Somit wird erfindungsgemäß ein Analog-Digital-Wandler 301 bereitgestellt, welcher verglichen mit dem bekannten Analog-Digital-Wandler 101 bei gleicher Auflösung eine um einen bestimmten Faktor erhöhte Signalverarbeitungsgeschwindigkeit aufweist. Dieser Faktor liegt bei mindestens 1,5 bis 10.
Werden n kleinflächige Komparatoren 303 mit einer vergleichsweise hohen Offsetspannung innerhalb eines Komparatornetzwerks jeweils mit ihrem ersten Eingang 304 gemeinsam an den Knoten mit dem i-ten Signal des Referenznetzwerks U_ref,i und mit ihrem zweiten Eingang 308 an die zu messende Eingangsspannung U_a angeschlossen (vgl. 3), dann ergibt sich folgendes: Wenn die Eingangsspannung von U_a ≪ U_ref,i nach U_a ≫ U_ref,i ansteigt, werden die Komparatoren 303 auf Grund ihrer normalverteilten Offsetspannungen (vgl. 4) sukzessive umschalten. Gilt U_a = U_ref,i, so werden einige der Komparatoren 303 das Ausgangssignal "1" zeigen, andere das Ausgangssignal "0". Wird eine sehr große Anzahl von Komparatoren 303 betrachtet, so zeigen bei dieser Eingangsspannung näherungsweise n/2 Komparatoren 303 am Ausgang einen ersten Bit-Wert "1" und n/2 Komparatoren 303 am Ausgang einen zweiten Bit-Wert "0". Diese mit der Normalverteilung zusammenhängende Anzahl von aktivierten Komparatoren 303 kann nun dazu dienen, ein einzelnes, gemeinsames Ausgangssignal des betrachteten Komparatornetzwerks mit n Komparatoren 303 zu bestimmen.
Die Entscheidungsschwelle kann beispielsweise exakt die Hälfte der Komparatoren sein: Zeigen weniger als n/2 Komparatoren 303 eine "1", wird dem zugehörigen Komparatornetzwerk der Bit-Wert "0" zugeordnet, zeigen n/2 oder mehr Komparatoren 303 eine "1", wird dem zugehörigen Komparatornetzwerk der Bit-Wert "1" zugeordnet. Die Schaltschwelle k kann frei zwischen 0 < k ≤ n gewählt und mittels einer einfachen Logik detektiert werden, die einfach die Anzahl der aktivierten Komparatoren 303 innerhalb eines Komparatornetzwerks abzählt und mit einem vorgegebenen Digitalwert vergleicht. Wird berücksichtigt, dass die Dichte der Umschaltereignisse eines Komparatornetzwerks im Bereich einer Differenzeingangsspannung von U_a – U_ref,i = 0 maximal ist, ergibt sich als Schaltschwelle vorzugsweise der k-te Komparator 303 gemäß k = n/2 (für gerades n) bzw. k = (n + 1)/2 (für ungerades n), wodurch eine verbesserte Genauigkeit für den erfindungsgemäßen Analog-Digital-Wandler 301 erreicht werden kann. Für das in 4 dargestellte Komparatornetzwerk mit seinen acht Komparatoren ergibt sich somit als Schaltschwelle der vierte Komparator 303.
Wesentlich für die korrekte Funktionsweise des erfindungsgemäßen Analog-Digital-Wandlers 301 ist, dass der k-te Umschaltpunkt mit ausreichender Wahrscheinlichkeit innerhalb der Grenzen liegt, die durch die Abstände der Referenzspannungen innerhalb eines Komparatornetzwerks gegeben ist. In 4 markieren die senkrechten Linien bei ±5 mV die Standardabweichung der Offsetspannung für einen exemplarischen Komparator 303.
Die zu erwartende Genauigkeit des erfindungsgemäßen Analog-Digital-Wandlers 301 kann mittels einer Binomialverteilung aus der für jeden Komparator 303 gegebenen Umschalt-Wahrscheinlichkeit p₁ berechnet werden. Als ungünstige Ereignisse lassen sich definieren:

– Wahrscheinlichkeit p_früh, dass die Schaltschwelle eines Komparatornetzwerks zu "früh" erreicht wird, also k oder mehr Komparatoren 303 bereits vor der Schaltschwelle aktiviert wurden:
– Wahrscheinlichkeit p_spät, dass die Schaltschwelle eines Komparatornetzwerks zu "spät" erreicht wird, also weniger als k Komparatoren 303 vor der Schaltschwelle aktiviert wurden:

Da es sich bei p_früh und p_spät um abhängige Ereignisse handelt, ergibt sich somit für die Genauigkeit p_gesamt eines Komparatornetzwerks: pgesamt = 1 – pfrüh – pspät.
Mittels letzterer Formel kann also die Wahrscheinlichkeit berechnet werden, mit der einem Komparatornetzwerk im richtigen Eingangsspannungsintervall eine Schaltschwelle zugeordnet wird.
Die Ausgänge der digitalen Auswerteschaltungen, welche jeweils für jedes Komparatornetzwerk einen Median-Komparator bestimmen, weisen nun bei entsprechender Dimensionierung des erfindungsgemäßen Analog-Digital-Wandlers 301 einen Thermometercode auf, das heißt, die Ausgangssignale der digitalen Auswerteeinheiten schalten bei steigender Eingangsspannung in korrekter Reihenfolge nacheinander um, es treten also keine "bubbles" auf.
Der Offset der einzelnen Komparatoren 303 bleibt über die gesamte Lebensdauer des erfindungsgemäßen Analog-Digital-Wandlers 301 nahezu konstant. Das heißt, die Komparatoren 303 schalten bei jeweils charakteristischen offsetbedingten Differenzsignalen. Liegt die Entscheidungsschwelle bei einem festen Wert k, so wird das Ausgangssignal eines jeden Komparatornetzwerks letztlich durch einen einzigen, eindeutig bestimmten Komparator festgelegt. Dabei handelt es sich um den Median-Komparator, der in einer aufsteigenden Liste von Offsetspannungen der n Komparatoren an k-ter Stelle steht.
Jede digitale Auswerteschaltung, welche die Schaltschwelle detektiert, erkennt also den betreffenden Median-Komparator, so dass zur Auswertung der einzelnen Komparatornetzwerke nunmehr direkt diese Median-Komparatoren herangezogen werden können. Die restlichen Komparatoren 303 sowie die digitalen Auswerteschaltungen können dann deaktiviert werden, wodurch sich die Leistungsaufnahme des erfindungsgemäßen Analog-Digital-Wandlers 301 erheblich reduziert.
Das Erkennen des Median-Komparators kann beispielsweise wie folgt erfolgen: Während des Betriebs des erfindungsgemäßen Analog-Digital-Wandlers 301 detektiert die dem Komparatornetzwerk aus n Komparatoren 303 nachgeschaltete digitale Auswerteschaltung den Zustand, bei dem exakt k–1 Komparatoren 303 eine "1" liefern und speichert ab, welche der Komparatoren 303 aktiviert waren. Zu einem anderen Zeitpunkt (späterer Taktzyklus) wird der Zustand detektiert, in dem genau k Komparatoren aktiviert sind, so dass der Median-Komparator durch einen einfachen Vergleich mit dem gespeicherten Zustand extrahiert werden kann.
Ein wesentlicher Vorteil dieses Verfahrens ist, dass nicht notwendigerweise ein Referenzspannungsgenerator benötigt wird, um den erfindungsgemäßen Analog-Digital-Wandler 301 zu kalibrieren. Ferner ist ein Kalibrierzyklus bei der Inbetriebnahme des erfindungsgemäßen Analog-Digital-Wandlers 301 entbehrlich, dieser weist vielmehr bereits ab dem Einschalten seine volle Genauigkeit auf. Im Verlauf des Betriebs kalibriert sich der erfindungsgemäße Analog-Digital-Wandler 301 selbst und schaltet die zur Quantisierung nicht benötigten Komparatoren 303 sowie die digitalen Auswerteschaltungen automatisch ab, wodurch es zu der genannten wesentlichen Reduzierung in der Leistungsaufnahme kommt.
Alternativ kann der erfindungsgemäße Analog-Digital-Wandler 301 natürlich auch in einem eigenen Zyklus nach der Inbetriebnahme kalibriert werden. In diesem Falle sind die Anforderungen an das Kalibriersignal vergleichsweise gering, es ist lediglich ein stetiges Signal mit ausreichend kleiner Steilheit notwendig, das während des Kalibrierzyklus den gesamten Eingangsspannungsbereich überstreicht. Ein weiterer Vorteil dieser Ausführung ist, dass die digitalen Auswerteschaltungen zur Detektion der Median-Komparatoren nicht mit der vollen Taktfrequenz arbeiten brauchen, sondern mit einer niedrigeren Taktrate betrieben werden können, wodurch die digitalen Auswerteschaltungen weniger aufwändig gestaltet werden können.
5 zeigt einen Ausschnitt 501 des Analog-Digital-Wandlers 301 gemäß dem ersten Ausführungsbeispiel der Erfindung aus 3. Für eine Beschreibung von bereits beschriebenen Komponenten wird auf 3 verwiesen.
Das Referenznetzwerk des Analog-Digital-Wandlers 301 weist 2^m – 1 Abgriffe U_ref,i, U_ref,i–1 auf, welche auch Knoten genannt werden. An diese Knoten ist jeweils ein Komparatornetzwerk mit jeweils n Komparatoren 303 gekoppelt, wovon jeweils drei dargestellt sind. Somit beträgt die Gesamtanzahl an Komparatoren 303 genau n·(2^m – 1). Alle Komparatoren 303 eines Komparatornetzwerks sind mit dem jeweiligen ersten Eingang 304 parallel mit dem zugehörigen Knoten gekoppelt und die zweiten Eingänge 308 der Komparatoren 303 sind parallel mit dem Analogsignaleingang 307 gekoppelt, über welchen das zu wandelnde Analogsignal U_a eingekoppelt wird. Die Komparatoren 303 eines jeden Komparatornetzwerks sind ausgangsseitig mit jeweils einer digitalen Auswerteschaltung 502 gekoppelt, welche den jeweiligen Median-Komparator auswählt und die restlichen Komparatoren 303 in dem zugehörigen Komparatornetzwerk über geeignete Steuerleitungen 503 abschaltet.
Entsprechend der Knotenanzahl sind in diesem Ausführungsbeispiel auch 2^m – 1 digitale Auswerteschaltungen 502 in dem erfindungsgemäßen Analog-Digital-Wandler 301 vorgesehen, welche über jeweils einen Ausgang 504 mit einem Thermometer-Binär-Decoder 505 gekoppelt sind. Dieser Thermometer-Binär-Decoder 505 wertet die von den digitalen Auswerteschaltungen 502 übertragenen Ergebnisse der jeweiligen Median-Komparatoren aus, generiert daraus ein Digitalsignal D und gibt dieses über den Digitalsignalausgang 312 aus. Das Digitalsignal D ist entsprechend der Knotenanzahl des Referenznetzwerks ein m-Bit-Signal.
Die digitalen Auswerteschaltungen 502 bilden zusammen mit dem Thermometer-Binär-Decoder 505 die digitale Auswerteeinheit 311.
In 6 ist ein detaillierter Ausschnitt 601 des Analog-Digital-Wandlers 301 gemäß dem ersten Ausführungsbeispiel der Erfindung aus 3 gezeigt, wobei für einen Knoten die zugehörige digitale Auswerteschaltung 502 im Detail dargestellt ist. Für eine Beschreibung von bereits beschriebenen Komponenten wird auf 3 bzw. 5 verwiesen.
Während der Initialisierungsphase des erfindungsgemäßen Analog-Digital-Wandlers 301 wird innerhalb eines Komparatornetzwerks derjenige Komparator 303 detektiert, welcher dem Medianwert am nächsten kommt. Dazu wird ein monoton ansteigendes Signal U_a angelegt, wodurch zuerst derjenige Komparator 303 mit der niedrigsten Schaltschwelle schaltet. Mit weiterem Anstieg schalten sukzessive die weiteren Komparatoren 303 um. Die bei einem Abtastvorgang an den Ausgängen 309 der Komparatoren 303 ausgegebenen Ergebnisse werden in einem ersten Speicher 602 gespeichert, wenn die ansteigende Flanke eines internen Taktsignals 603 am Taktsignaleingang 602a des ersten Speichers 602 anliegt. Der Inhalt des ersten Speichers 602 wird nachfolgend in der Teilschaltung Mehrheitsentscheid 604 daraufhin überprüft, ob der Median bereits erreicht ist.
In einem nachfolgenden Abtastvorgang wird, wenn die ansteigende Flanke des internen Taktsignals 603 am Taktsignaleingang 605a eines zweiten Speichers 605 anliegt, das Ergebnis vom vorherigen Abtastvorgang in den zweiten Speicher 605 übertragen. Das Ergebnis des zweiten Abtastvorgangs wird wieder im ersten Speicher 602 abgelegt und ebenfalls auf Erreichen des Medianwertes überprüft. Mit ansteigendem U_a-Pegel wird in einem der darauffolgenden Abtastvorgänge der Medianwert erreicht und das Teilschaltungsausgangssignal 606 der Teilschaltung Mehrheitsentscheid 604 wird vom sogenannten "low-level"-Zustand in den sogenannten "high-level"-Zustand angehoben. Dies initiiert einen Vergleich des ersten Speichers 602 und des zweiten Speichers 605 über eine EXOR-Verknüpfung der Speicherinhalte in einem Hilfskomparator 607. Dieser Vergleich wird über eine A UND B-Verknüpfung 608 des Teilschaltungsausgangssignals 606 und des Taktsignals 603 am Taktsignaleingang 607a des Hilfskomparators 607 initiiert, das heißt, wenn sich das Teilschaltungsausgangssignal 606 im sogenannten "high-level"-Zustand befindet, wird mit dem Taktsignal 603 über die (A UND B)-Verknüpfung 608 der Hilfstakt 609 erzeugt.
Das Ergebnis des Vergleichs im Hilfskomparator 607 in Form des Ausgangssignals 610 liefert die Adresse des Komparators 303, welcher für das Erreichen des Medianwertes zuständig war; diese Komparatoradresse wird dann in einem dritten Speicher 611 abgelegt. Dass diese Komparatoradresse in den nächsten Zyklen nicht überschrieben wird, wird durch die Komparatoren 612 und 613 sichergestellt, indem beim erstmaligen Erreichen des Medianwertes einmalig die Taktflanke für den Speicher 611 generiert wird. Dies geschieht, wenn die ansteigende Flanke des Taktsignals 603 am Taktsignaleingang 612a des Flipflops 612 anliegt, wird der Zustand des Hilfstaktes 609 in dem Flipflop 612 zwischengespeichert. Wenn das Inverse des zwischengespeicherten Zustandes aus dem Flipflop 612 in einer (A UND B)-Verknüpfung 613 mit dem Zustand des Teilschaltungsausgangssignals 606 der Teilschaltung Mehrheitsentscheid 604 übereinstimmt, wird das Taktsignal 613a für den Speicher 611 erzeugt, der damit die Komparatoradresse speichert. Damit wird der Multiplexer 614 veranlasst, den Ausgang 309 des ausgewählten Komparators 303 an den Ausgang 504 durchzuschalten. Zusätzlich wird mit dem Inhalt des dritten Speichers 608 noch die Deaktivierung aller anderen Komparatoren 303 bewerkstelligt, indem über die Steuerleitung 503 ein Steuersignal "power down" an die entsprechenden Komparatoren 303 übertragen wird.
Der erste Speicher 602, der zweite Speicher 605, die Teilschaltung Mehrheitsentscheid 604, der Hilfskomparator 607 sowie die (A UND B)-Verknüpfung 608 bilden zusammen einen Initialisierungsschaltkreis 615.
7 zeigt einen Ausschnitt 701 eines Analog-Digital-Wandlers gemäß einem zweiten Ausführungsbeispiel der Erfindung. Für eine Beschreibung von bereits beschriebenen Komponenten wird auf 3, 5 bzw. 6 verwiesen.
Der erfindungsgemäße Analog-Digital-Wandler gemäß dem zweiten Ausführungsbeispiel unterscheidet sich von dem erfindungsgemäßen Analog-Digital-Wandler 301 gemäß dem ersten Ausführungsbeispiel dadurch, dass die Komparatornetzwerke nicht über separate digitale Auswerteschaltungen 502 sondern über einen gemeinsamen digitalen Auswerteschaltungsblock 702 ausgewertet werden. Ein genügend langsam monoton ansteigendes Testsignal U_a erlaubt es, dass die Bestimmung des Medianwertes für alle Referenzstufen nacheinander mit demselben Initialisierungsschaltkreis 615 durchgeführt wird.
Mit dem digitalen Auswerteschaltungsblock 702 sind die Ausgänge 309 der Komparatoren 303 in gebündelter Form gekoppelt, wobei die Ausgänge 309 von jeweils einem Komparatornetzwerk zu einem Ausgangsbündel 703 zusammengefasst und über einen ersten Multiplexer 704 sowie ein Signalleitungsbündel 705 an den Initialisierungsschaltkreis 615 übertragen werden. Der erste Multiplexer 704 koppelt somit die Ausgänge 309 des jeweils selektierten Komparatornetzwerks über das Signalleitungsbündel 705 mit dem Initialisierungsschaltkreis 615. Das Durchschalten des ersten Multiplexers 704 wird mittels eines Zählers 706 gesteuert, welcher einen entsprechenden Zähltakt 707 an den ersten Multiplexer 704 überträgt.
Der Initialisierungsschaltkreis 615 gibt nun für jedes Komparatornetzwerk auf jeweils einer gemeinsamen Leitung das Teilschaltungsausgangssignal 606, den Hilfstakt 609 und das Ausgangssignal 610 aus, welche von einem zweiten Multiplexer 708 für jedes Komparatornetzwerk wieder auf getrennte Leitungen aufgesplittet wird. Diese getrennten Leitungen sind nun für jedes Komparatornetzwerk separat mit den jeweils weiteren Schaltkreisen (vgl. Beschreibung zu 6) gekoppelt.
Auch das Durchschalten des zweiten Multiplexers 708 wird mittels des Zählers 706 gesteuert, welcher den entsprechenden Zähltakt 707 an den zweiten Multiplexer 708 überträgt. Der Zähler 706 wird seinerseits mittels dem gerade aktiven Hilfstakt 606 sowie dem vorangegangenen Hilfstakt 709 gesteuert.

101: Analog-Digital-Wandler gemäß Stand der Technik
102: Widerstand
103: Komparator
104: erster Eingang
105: Kaskadeneingang
106: Masseanschluss
107: Analogsignaleingang
108: zweiter Eingang
109: Ausgang
110: digitale Auswerteeinheit
111: Digitalsignalausgang
112: Diagramm der Fehlerwahrscheinlichkeit
201: Diagramm der Ansprechwahrscheinlichkeitsdichte
202: Verlauf
203: Ansprechwahrscheinlichkeitsdichte
204: Analogspannung
301: Analog-Digital-Wandler gemäß erster Ausführungsform
302: ohmscher Widerstand
303: Komparator
304: erster Eingang
305: Kaskadeneingang
306: Masseanschluss
307: Analogsignaleingang
308: zweiter Eingang
309: Ausgang
310: Diagramm der Fehlerwahrscheinlichkeit
311: digitale Auswerteeinheit
312: Digitalsignalausgang
401: Diagramm der Ansprechwahrscheinlichkeitsdichte
402: Verlauf
403: Ansprechwahrscheinlichkeitsdichte
404: Differenz-Eingangsspannung ΔU
501: Ausschnitt des Analog-Digital-Wandlers 301
502: digitale Auswerteschaltung
503: Steuerleitung
504: Ausgang
505: Thermometer-Binär-Decoder
601: detaillierter Ausschnitt des Analog-Digital-Wandlers 301
602: erster Speicher
603: internes Taktsignal
602a: Taktsignaleingang
604: Mehrheitsentscheid
605: zweiter Speicher
605a: Taktsignaleingang
606: Teilschaltungsausgangssignal
607: Hilfskomparator
607a: Taktsignaleingang
608: A UND B-Verknüpfung
609: Hilfstakt
610: Ausgangssignal
611: dritter Speicher
612: Flipflop
612a: Taktsignaleingang
613: A UND B-Verknüpfung
614: Multiplexer
615: Initialisierungsschaltkreis
701: Ausschnitt eines Analog-Digital-Wandlers gemäß zweiter
: Ausführungsform
702: digitaler Auswerteschaltungsblock
703: Ausgangsbündel
704: erster Multiplexer
705: Signalleitungsbündel
706: Zähler
707: Zähltakt
708: zweiter Multiplexer
709: vorangegangener Hilfstakt

Claims

Analog-Digital-Wandler – mit einem Referenznetzwerk, welches mehrere Referenzelemente mit jeweils einem Knoten zwischen jeweils zwei benachbarten Referenzelementen aufweist, – bei dem an jeden Knoten des Referenznetzwerks jeweils ein Komparatornetzwerk geschaltet ist, – bei dem jedes Komparatornetzwerk mehrere Komparatoren aufweist, – mit mehreren digitalen Auswerteschaltungen, – wobei jeder Komparator innerhalb eines Komparatornetzwerks mittels jeweils eines seiner Eingänge parallel mit dem zugehörigen Knoten des Referenznetzwerks und mittels jeweils eines Ausgangs mit einer zugehörigen der mehreren digitalen Auswerteschaltungen gekoppelt ist, – wobei die Komparatoren innerhalb eines Komparatornetzwerks bei unterschiedlichen Eingangsdifferenzspannungen aktiviert werden können, und – bei dem die mehreren digitalen Auswerteschaltungen mit einer Auswahleinheit gekoppelt sind, welche in Abhängigkeit eines von den mehreren digitalen Auswerteschaltungen ausgegebenen Ergebnisses eine gewünschte Auswahl und Übermittlung von mittels der Komparatoren erzeugter Ausgangssignale ermöglicht.
Analog-Digital-Wandler gemäß Anspruch 1, bei dem als Referenznetzwerk ein Widerstandsnetzwerk, ein Stromquellennetzwerk oder ein kapazitives Netzwerk vorgesehen ist, wobei als Referenzelemente ohmsche Widerstände und/oder Stromquellen und/oder Kondensatoren eingesetzt werden.
Analog-Digital-Wandler gemäß Anspruch 1 oder 2, bei dem die mehreren digitalen Auswerteschaltungen derart eingerichtet sind, dass in jedem Komparatornetzwerk ein Median-Komparator bestimmt werden kann, wobei als Median-Komparator der k-te Komparator von einer Gesamtanzahl von n Komparatoren im jeweiligen Komparatornetzwerk gemäß k = n/2 (für gerades n) bzw. k = (n + 1)/2 (für ungerades n) gilt.
Analog-Digital-Wandler gemäß Anspruch 3, bei dem die mehreren digitalen Auswerteschaltungen derart eingerichtet sind, dass der Median-Komparator in jedem Komparatornetzwerk mittels eines Kalibriersignals bestimmt werden kann.
Analog-Digital-Wandler gemäß Anspruch 1 oder 2, bei dem die mehreren digitalen Auswerteschaltungen jeweils einen nichtflüchtigen Speicher mit einer darin gesicherten Information aufweisen, mittels welcher für das jeweilige Komparatornetzwerk ein Median-Komparator bestimmt werden kann, wobei als Median-Komparator der k-te Komparator von einer Gesamtanzahl von n Komparatoren im jeweiligen Komparatornetzwerk gemäß k = n/2 (für gerades n) bzw. k = (n + 1)/2 (für ungerades n) gilt.
Analog-Digital-Wandler gemäß einem der Ansprüche 3 bis 5, bei dem die mehreren digitalen Auswerteschaltungen derart eingerichtet sind, dass in jedem einzelnen Komparatornetzwerk alle Komparatoren außer dem jeweiligen Median-Komparator abgeschaltet werden können.
Analog-Digital-Wandler gemäß einem der Ansprüche 1 bis 6, bei dem die mehreren digitalen Auswerteschaltungen in einem gemeinsamen digitalen Auswerteschaltungsblock enthalten sind, bei dem der digitale Auswertungsschaltungsblock mit der Auswahleinheit gekoppelt ist und bei dem die Komparatornetzwerke mittels eines Multiplexers mit dem digitalen Auswerteschaltungsblock derart gekoppelt sind, dass eine sequentielle Auswertung der einzelnen Komparatornetzwerke möglich ist.
Verfahren zum Betreiben eines Analog-Digital-Wandlers, welcher ein Referenznetzwerk mit mehreren Referenzelementen und jeweils einem Knoten zwischen jeweils zwei benachbarten Referenzelementen aufweist, – bei dem an jeden Knoten des Referenznetzwerks jeweils ein Komparatornetzwerk geschaltet wird, welches mehrere parallel geschaltete Komparatoren aufweist, – bei dem jeder Komparator innerhalb eines Komparatornetzwerks mittels jeweils eines Ausgangs mit einer zugehörigen digitalen Auswerteschaltung gekoppelt wird, – bei dem die Komparatoren innerhalb eines Komparatornetzwerks bei unterschiedlichen Eingangsdifferenzspannungen aktiviert werden, und – bei dem die den Komparatornetzwerken zugehörigen digitalen Auswerteschaltungen mit einer Auswahleinheit gekoppelt werden, welche in Abhängigkeit eines von der zugehörigen digitalen Auswerteschaltung ausgegebenen Ergebnisses Ausgangssignale, welche von den Komparatoren erzeugt werden, auswählt und übermittelt.
Verfahren gemäß Anspruch 8, bei dem mittels der zugehörigen digitalen Auswerteschaltung in jedem Komparatornetzwerk ein Median-Komparator bestimmt wird, wobei als Median-Komparator der k-te Komparator von einer Gesamtanzahl von n Komparatoren im jeweiligen Komparatornetzwerk gemäß k = n/2 (für gerades n) bzw. k = (n + 1)/2 (für ungerades n) gilt.
Verfahren gemäß Anspruch 9, bei dem der Median-Komparator in jedem Komparatornetzwerk von der zugehörigen digitalen Auswerteschaltung mittels eines Kalibriersignals bestimmt wird.
Verfahren gemäß Anspruch 9, bei dem der Median-Komparator in jedem Komparatornetzwerk von der zugehörigen digitalen Auswerteschaltung mittels einer in einem nichtflüchtigen Speicher gesicherten Information bestimmt wird.
Verfahren gemäß einem der Ansprüche 9 bis 11, bei dem in jedem einzelnen Komparatornetzwerk alle Komparatoren außer dem jeweiligen Median-Komparator von der jeweiligen digitalen Auswerteschaltung abgeschaltet werden.
Verfahren gemäß Anspruch 12, bei dem die jeweilige digitale Auswerteschaltung alle Komparatoren in dem zugehörigen Komparatornetzwerk außer dem Median-Komparator abschaltet, nachdem die digitale Auswerteschaltung einen Kalibriervorgang ausgeführt hat.
Verfahren gemäß einem der Ansprüche 8 bis 13, bei dem die mehreren digitalen Auswerteschaltungen von einem gemeinsamen digitalen Auswerteschaltungsblock gebildet werden, welcher mit der Auswahleinheit sowie mittels eines Multiplexers mit den Komparatornetzwerken derart gekoppelt ist, dass die einzelnen Komparatornetzwerke sequentiell ausgewertet werden.