DE102005030562A1

DE102005030562A1 - Sukzessiv approximierender Analog/Digital-Wandler

Info

Publication number: DE102005030562A1
Application number: DE102005030562A
Authority: DE
Inventors: Franz Kuttner
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2005-06-30
Filing date: 2005-06-30
Publication date: 2007-01-04
Anticipated expiration: 2025-07-01
Also published as: DE102005030562B4; US7342530B2; US20070001892A1

Abstract

Die vorliegende Erfindung bezieht sich auf einen sukzessiv approximierenden Analog/Digital-Wandler, bei dem die Wandlung einer analogen Eingangsgröße in einen digitalen Ausgangswert in mehreren aufeinander folgenden Wandlungszyklus erfolgt, mit zumindest einem ersten Eingang zur Einkopplung eines analogen Eingangssignals, mit einem dem ersten Eingang nachgeschalteten, in zumindest zwei Kapazitätsteilnetze unterteilten steuerbaren Kapazitätsnetzwerk, mit zumindest zwei parallel zueinander angeordneten Komparatoren zur Definition einer entsprechenden Anzahl an Komparatorschwellen, die jeweils einem der Kapazitätsteilnetze nachgeschaltet sind und die abhängig von den Vergleichen in den Komparatoren eine entsprechende Anzahl an digitalen Zwischensignalen ausgeben, mit einem durch die Zwischensignale einstellbaren Register, in dem digitale Zwischenwerte der jeweiligen Zwischensignale zwischengespeichert werden und welches abhängig von dem Inhalt der ermittelten Zwischensignale Steuersignale zur Ansteuerung der Kapazitätsteilnetze erzeugt.

Description

Die vorliegende Erfindung bezieht sich auf einen Analog/Digital-Wandler zur sukzessiven approximierenden Umwandlung eines analogen Eingangssignals in ein digitales Ausgangssignals.

Analog/Digital-Wandler – häufig auch als A/D-Wandler, A/D-Umsetzer, A/D-Konverter bezeichnet – sind elektronische Schaltungen, die eine analoge Eingangsgröße, beispielsweise eine Eingangsspannung oder einen Eingangsstrom, in eine dazu proportionale digitale Ausgangsgröße, die zum Beispiel als binäres Thermometercode codiertes Ausgangssignal ausgegeben werden können, wandeln. Für die Analog/Digital-Wandlung sind vielerlei A/D-Wandlertypen bekannt, zum Beispiel parallel arbeitende A/D-Wandler (flash converter), Kaskaden-A/D-Wandler (subranging converter) und nach dem Wägeverfahren oder dem Prinzip der sukzessiven Approximation arbeitende A/D-Wandler (siehe hierzu Tietze, Schenk, Halbleiterschaltungstechnik, 10. Auflage, insbesondere Seiten 780 ff).

Beim Verfahren der sukzessiven Approximation werden die Datenbits einer digitalen Ausgangsgröße aus einer Eingangsgröße in Wägeschritten sukzessive nacheinander bestimmt. 4 zeigt den prinzipiellen Aufbau eines zum Beispiel in dem Deutschen Patent DE 101 39 488 C1 beschriebenen A/D-Wandlers 1 mit sukzessiver Approximation. Der A/D-Wandler 1 weist eingangsseitig eine Abtast-Halte-Schaltung 2 (hold and track circuit) zum Abtasten und Speichern eines analogen Eingangssignals UE auf. In der Abtast-Halte-Schaltung 2 wird das Eingangssignal UE zwischengespeichert, um sicherzustellen, dass Änderungen des Eingangssignals UE während der Wandlungsdauer keinen Fehler verursachen. Ferner ist ein Komparator 3 zum Vergleichen des gespeicherten analogen Eingangssignals UE mit dem aus dem digitalen Ausgangssignal UD abgeleiteten analogen Zwischensignal UZ vorgesehen. Das analoge Zwischensignal UZ ergibt sich durch Rückkopplung des durch ein SAR-Register 4 (SAR = Sukzessive Approximation Register) erzeugten digitalen Ausgangssignals UD und anschließender Digital/Analog-Wandlung. Hierfür ist ein n-Bit D/A-Wandler 5 vorgesehen, wobei n hier die Auflösung der D/A-Wandlung bezeichnet.

Bei der sukzessiven Approximation wird zunächst das höchstwertige Bit (MSB-Bit) gesetzt und dann mittels des Digital/Analog-Wandlers der zugehörige Wert einer Analogspannung ermittelt. Ist die zu wandelnde Eingangsanalogspannung UE größer als die ermittelte Ausgangsanalogspannung UZ des Digital/Analog-Wandlers, dann bleibt das gesetzte Bit gesetzt. Im umgekehrten Falle wird es wieder zurückgesetzt. Anschließend wird das nächst niederwertige Bit in gleicher Weise bestimmt. Auf diese Weise wird das Verfahren fortgesetzt, bis sukzessive alle Bits des Digital/Analog-Wandlers ermittelt worden sind.

Die maximale Wandlungsgeschwindigkeit des A/D-Wandlers 1 entsprechend 4 ist dadurch bestimmt, dass der n-Bit A/D-Wandler n Entscheidungen treffen muss. Die Umwandlungsrate bzw. Konversionsrate hängt bei solchen A/D-Wandlern in erster Linie von der Geschwindigkeit des Komparators 3 ab. Die Geschwindigkeit des Komparators 3 wird dabei im Wesentlichen durch seine Erholzeit (recovery time) nach einer Übersteuerung der linearen Eingangsstufe und andererseits durch die minimale Schaltzeit des Komparators 3 bei kleiner Aussteuerung bestimmt. Da die Datenbits des digital gewandelten Wertes sukzessive aus dem analogen Eingangssignal ermittelt werden, ist die Konversionsrate im Vergleich zu einem Parallelwandler oder einem Kaskadenumsetzer deutlich geringer. Daher ist eine Geschwindigkeitserhöhung bzw. eine Erhöhung der Konversionsrate bei Analog/Digital-Wandlern mit sukzessiver Approximation besonders wünschenswert.

Zur Erhöhung der Wandlergeschwindigkeit werden daher zunehmend A/D-Wandler mit einem Wandlungsalgorithmus mit Redundanz bzw. mit redundantem Code eingesetzt. Bei diesen A/D-Wandlern, die nachfolgend auch kurz als redundante A/D-Wandler bezeichnet werden, wird bei jedem Wandlungsschritt ein mehr oder weniger großer Fehler zugelassen. 5 zeigt einen solchen, zum Beispiel in dem Deutschen Patent DE 101 39 488 C1 beschriebenen redundanten A/D-Wandler.

Der redundante A/D-Wandler 100 weist hier ein Kapazitätsnetzwerk 110 mit einer Vielzahl von einzelnen Referenzkapazitäten 120 auf. Die einzelnen Referenzkapazitäten 110 weisen dabei jeweils eine vorgegebene Gewichtung derart auf, dass das Kapazitätsnetzwerk 110 dadurch mit einem redundanten Code codiert ist. Auf diese Referenzkapazitäten 120 kann jeweils über steuerbare Schalter 130 entweder eine analoge Eingangsspannung UE oder eine Referenzspannung UREF zur Erzeugung einer Vergleichsspannung aufgeschaltet werden. Die Referenzkapazitäten 120 haben zusammen mit den steuerbaren Schaltern 130 die Funktion eines D/A-Wandlers. Der A/D-Wandler 100 weist ferner einen einzelnen Komparator 140 auf, über dessen Eingänge 150 einerseits die Eingangsspannung UE und andererseits die aus der Referenzspannung UREF erzeugte Vergleichsspannung eingekoppelt wird und in dem Komparator 140 verglichen wird. Der Komparator 140 ist ferner über steuerbare Schalter 160 überbrückbar, um am Anfang einer Wandlung die Eingangsspannung UE abzutasten und zu speichern. Vom Komparator 140 wird das Ergebnis aus dem Vergleich an ein SAR-Register 170 weitergeleitet, das abhängig von dem momentanen Vergleichsergebnis die Referenzkapazitäten 120 des Kapazitätsnetzwerks 110 für den nächsten Vergleich derart ansteuert und auswählt, dass eine allmähliche Annäherung, also eine sukzessive Approximation, an die tatsächliche Eingangsspannung UE erreicht wird. Das Vergleichen und allmähliche Annähern wird bis zu dem niedrigst wertigen, so genannten LSB-Bit durchgeführt. Am Ende eines solchen Wandlungszyklus gibt das SAR-Register 170 den ermittelten digitalen Wert UD, der also mit dem redundanten Code des Kapazitätsnetzwerk 110 codiert ist, an einen Addierer 18 aus. Der Addierer 180 korrigiert durch Addition den ermittelten redundanten Code des digitalen Signals UD mit den in einem Speicher 190 gespeicherten Werten der Referenzkapazitäten 120 und gibt das so gewonnene digitale, beispielsweise binär kodierte Ausgangssignal UD' aus.

Dennoch kann die Wandlungsgeschwindigkeit und somit die Umsetzzeit zum Umsetzen eines analogen Eingangswertes in einen digitalen Ausgangswert bei einem A/D-Wandler mit sukzessiver Approximation nicht beliebig verkürzt werden. Dies liegt unter anderem daran, dass durch den Komparator pro Wandlungszyklus lediglich eine einzige Entscheidung vorgenommen werden kann.

Ein weiterer Aspekt besteht in der Verlustleistung eines A/D-Wandlers: Betrachtet man die Verlustleistung eines A/D-Wandlers mit sukzessiver Approximation, dann stellt man fest, dass der Großteil der Verlustleistung in dessen Eingangstreiber, der also die Kapazitäten des Kapazitätsnetzwerks laden muss, verbraucht wird (etwa 80% der Verlustleistung), während der geringere Anteil der Verlustleistung im eigentlichen Komparator des A/D-Wandlers (etwa 20% der Verlustleistung) anfällt. Der Grund hierfür liegt darin, dass der Eingangstreiber eines A/D-Wandlers möglichst linear arbeiten muss, wohingegen die Linearität im eigentlichen Komparator eine untergeordnete Rolle spielt. Hinzu kommt, dass bei einem A/D-Wandler mit sukzessiver Approximation der Einfluss parasitärer Kapazitäten am Eingang sehr viel größer ist, als dies komparatorseitig der Fall ist. Dies hat zur Folge, dass der Eingangstreiber sehr viel mehr parasitäre Kapazitäten treiben muss, als der eigentliche Komparator.

Zusammenfassend ist also festzustellen, dass ein A/D-Wandler mit sukzessiver Approximation eine relativ geringe Wandlungsgeschwindigkeit im Vergleich zu anderen A/D-Wandlern aufweist. Zudem ist auch dessen Verlustleistung aufgrund des Einflusses der Eingangstreiber relativ hoch. Ebenfalls ungünstig zeichnet sich die Notwendigkeit aus, dass der Ein gangstreiber aufgrund des großen Einflusses eingangsseitiger parasitärer Kapazitäten relativ groß dimensioniert sein muss.

Um diese Nachteile zu beheben, könnte zwar ein Kaskadenumsetzer verwendet werden, der eine vergleichsweise schnellere Analog/Digital-Wandlung zur Verfügung stellt und aufgrund der größeren Anzahl an Komparatoren auch eine geringere Verlustleistung aufweist. Allerdings zeichnet sich ein Kaskadenumsetzer, insbesondere bei Verwendung eines mehrstufigen Kaskadenumsetzers und damit einhergehend einer Vielzahl von Eingangskapazitäten, als ungünstig heraus, da bei einem Kaskadenumsetzer hinsichtlich der Rauscherfordernisse ein sehr hoher Aufwand für jede einzelne Eingangskapazität bereit gestellt werden muss, der insbesondere bei einer Vielzahl von Eingangskapazitäten den damit einhergehenden Aufwand exorbitant steigen lässt.

Vor diesem Hintergrund liegt der vorliegenden Erfindung die Aufgabe zugrunde, die Wandlungsgeschwindigkeit eines nach dem Prinzip der sukzessiven Approximation arbeitenden A/D-Wandlers zu vergrößern.

Eine weitere Aufgabe besteht darin, einen sukzessive approximierenden A/D-Wandler insbesondere hinsichtlich der Energieaufnahme der Eingangstreiber zu optimieren bzw. dessen Verlustleistung zu verringern.

Erfindungsgemäß wird zumindest eine der oben genannten Aufgaben durch einen A/D-Wandler mit den Merkmalen des Patentanspruchs 1 gelöst.

Die der vorliegenden Erfindung zugrundeliegende Idee besteht darin, bei einem sukzessiv arbeitenden A/D-Wandler mehr als lediglich einen Komparator bereitzustellen. Hierfür muss das Kapazitätsnetzwerk des A/D-Wandlers entsprechend in mehrere Kapazitätsteilnetze unterteilt werden. Der besondere Vorteil besteht hier darin, dass durch die Verwendung mehrerer Kompa ratoren die gesamte A/D-Wandlung sich schneller gestalten lässt, ohne dass dies signifikante Nachteile hinsichtlich der Verlustleistung hat, da der Anteil der Verlustleistung im Komparator gegenüber dem Kapazitätsnetzwerk sehr gering ausfällt.

Im Unterschied zu bisher bekannten sukzessiv approximierenden A/D-Wandlern benötigt der erfindungsgemäße sukzessive approximierende A/D-Wandler eine geringere Anzahl an Wandlungszyklen für die Ermittlung des Wandlerergebnis, da für diese Ermittlung des Wandlerergebnisses eine größere Anzahl an Komparatoren bereit steht. Da pro Wandlungszyklus also mehr als ein Bit des Ausgangssignals bestimmt werden kann, ist die Umwandlungsrate bzw. Konversionsrate des erfindungsgemäßen A/D-Wandlers signifikant schneller als bei bisher bekannten sukzessiv approximierenden A/D-Wandlern.

Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind den Unteransprüchen sowie der Beschreibung unter Bezugnahme auf die Zeichnung entnehmbar.

In einer besonders bevorzugten Ausgestaltung ist zumindest ein erster steuerbarer Schalter vorgesehen, mittels dem jeweils zwei Kapazitätsteilnetze und damit die Eingänge der entsprechenden Komparatoren kurzschließbar sind. Vorzugsweise ist ferner eine Steuerschaltung vorgesehen. Die Steuerschaltung erzeugt zur Ansteuerung der ersten steuerbaren Schalter ein weiteres Steuersignal, über welches zumindest zwei der Kapazitätsteilnetze nach Abschluss der Analog/Digital-Wandlung kurzschließbar sind und die Gesamtladung der so kurzgeschlossenen Kapazitätsteilnetze über die Komparatoren auslesbar sind. Durch diese Maßnahmen ist es möglich, am Ende einer Wandlung das durch das Schalten der kapazitiven Elemente des Kapazitätsnetzwerkes durch den Schalterwiderstand verursachte thermische Rauschen, welches einerseits von der Gesamtkapazität des Kapazitätsnetzwerkes, der Boltzmannkonstante und der Temperatur abhängt, zu ermitteln, auszuwerten und für das di gitale Ausgangssignal, beispielsweise durch eine entsprechende Korrektur des digitale Ausgangssignals, zu berücksichtigen.

Typischerweise ist ein jeweiliger Komparator dazu ausgelegt, durch Vergleichen des analogen Eingangssignals mit dem Vergleichssignal zu bestimmen, in welchem durch die Komparatorschwellen definierten Bereichen das analoge Eingangssignal liegt. Abhängig davon kann je Komparator und Wandlungszyklus ein digitales Zwischensignal ausgegeben werden.

Vorzugsweise weist zumindest ein Komparator zumindest einen zweiten steuerbaren Schalter auf, mittels dem dessen Eingänge und Ausgänge beispielsweise für den Beginn einer Analog/Digital-Wandlung überbrückbar sind.

In einer sehr vorteilhaften Weiterbildung ist eine mehrstufige Komparatoranordnung vorgesehen. Dabei sind in einer ersten Komparatorstufe zumindest zwei Komparatoren vorgesehen, die mit dem Kapazitätsnetzwerk verbunden sind. Bei einer zweiten Komparatorstufe sind deren Komparatoren eingangsseitig mit zumindest einem Komparator der jeweils der weiteren Komparatorstufe vorgeschalteten Komparatorstufe verbunden.

In einer sehr vorteilhaften Weiterbildung weist die zweite Komparatorstufe ferner eine größere Anzahl an Komparatoren auf als die jeweils vorgeschaltete Komparatorstufe. Dabei sind die Komparatoren der zweiten Komparatorstufe zumindest teilweise durch Interpolation mit den Komparatoren der jeweils vorgeschalteten Komparatorstufe verknüpft, wodurch sich eine größere Anzahl an Komparatorschwellen und damit eine schnellere Analog/Digital-Wandlung bereit stellen lässt.

Die Anordnung der Komparatoren in mehreren Komparatorstufen und die Erhöhung der Anzahl der Schwellen durch Interpolation benachbarter Komparatoren ist vorteilhaft, da dadurch die Geschwindigkeit der Komparatoranordnung schneller ist und weni ger Leistung braucht und der A/D-Wandler damit insgesamt eine höhere Leistungsfähigkeit gewinnt. Im Stand der Technik wird diese Technik, d.h. die Erhöhung der Anzahl an Schwellen durch eine mehrstufige Komparatoranordnung und durch Interpolation benachbarter Komparatoren, lediglich bei Kaskadenumsetzern und bei parallel arbeitenden A/D-Wandlern verwendet. Bei sukzessiv approximierenden A/D-Wandlern war diese Technik bislang allein schon aus dem Grund, dass dort von der Verwendung einer Vielzahl von Komparatoren abgesehen wurde, nicht relevant.

Typischerweise weist das Kapazitätsnetzwerk eine Vielzahl von schaltbaren codierten Kapazitäten auf, die über ein jeweiliges codiertes Steuersignal, welches zum Beispiel durch die Logikschaltung bzw. des darin angeordneten Registers bereit gestellt wird, zu- oder wegschaltbar sind.

In einer schaltungstechnisch besonders vorteilhaften Weiterbildung sind die schaltbaren Kapazitäten des Kapazitätsnetzwerkes in einem Zellenarray angeordnet, welches in genau drei zueinander benachbarten Kapazitätsteilnetzen unterteilt ist. Jedes dieser Kapazitätsteilnetzen ist dabei jeweils mit einem nachgeschalteten Komparator der ersten Komparatorstufe gekoppelt. Zur Ansteuerung der drei Kapazitätsteilnetze sind lediglich zwei Spaltendekoder (oder auch Zeilendekoder) vorgesehen, die jeweils direkt mit zwei der Kapazitätsteilnetze verbunden sind. Das jeweils dritte Kapazitätsteilnetz wird hier von beiden Spaltendekodern (oder auch Zeilendekodern) durch Mittelwertbildung der Steuersignale dieser beiden Spaltendekoder (oder auch Zeilendekoder) angesteuert.

Typischerweise, jedoch nicht notwendigerweise, ist das Register als sukzessives Approximationsregister ausgebildet, jedoch könnte hier auch ein beliebig anderes, nicht binäres Register vorgesehen sein.

Typischerweise weist der Analog/Digital-Wandler neben den ersten Eingängen auch zumindest einen zweiten Eingang zur Einkopplung eines Referenzsignals auf, welches zu Beginn der Analog/Digital-Wandlung als Referenz für die Wandlung dient.

In einer bevorzugten und auch typischen Ausgestaltung ist der Analog/Digital-Wandler und dabei insbesondere die Komparatoranordnung und das Kapazitätsnetzwerk sowie eine ggfs. vorhandene Eingangsstufe volldifferentiell ausgebildet.

In einer sehr vorteilhaften Ausgestaltung ist der Analog/Digital-Wandler als so genannter redundanter Analog/Digital-Wandler ausgebildet, was insbesondere hinsichtlich einer höheren Wandlergeschwindigkeit vorteilhaft ist.

Die Erfindung wird nachfolgend anhand der in den schematischen Figuren der Zeichnung angegebenen Ausführungsbeispiele näher erläutert. Es zeigen dabei:
1 ein Blockschaltbild eines ersten allgemeinen Ausführungsbeispiels eines erfindungsgemäßen sukzessiv approximierenden A/D-Wandlers;
2 ein Blockschaltbild eines zweiten, bevorzugten Ausführungsbeispiels eines erfindungsgemäßen sukzessiv approximierenden A/D-Wandlers;
3 ein vorteilhaftes Layout für einen erfindungsgemäßen A/D-Wandlers gemäß 2;
4 einen bekannten sukzessiv approximierenden A/D-Wandler;
5 einen weiteren bekannten sukzessiv approximierenden A/D-Wandler mit redundantem Code.
In den Figuren der Zeichnung sind gleiche bzw. funktionsgleiche Elemente, Merkmale und Signale – sofern nichts Anderes angegeben ist – mit denselben Bezugszeichen versehen worden.
1 zeigt ein Blockschaltbild eines ersten allgemeinen Ausführungsbeispiels eines erfindungsgemäßen sukzessiven approximierenden A/D-Wandlers.
Der A/D-Wandler in 1 ist mit Bezugszeichen 10 bezeichnet. In 1 ist der dort dargestellte A/D-Wandler 10 zunächst in nicht-differentieller Form dargestellt, jedoch ließe sich dieser auf sehr einfache Weise auch in differentieller Form darstellen.
Der A/D-Wandler 10 weist im Wesentlichen eine Eingangspufferschaltung 11, ein Kapazitätsnetzwerk 12, eine Komparatorstufe 13 sowie eine Logikschaltung 14 auf. Diese Schaltungsteile 11–14 des A/D-Wandlers 10 sind zwischen Eingängen 15, 16 und einem Ausgang 17 angeordnet. Ferner ist eine Steuereinrichtung 18 vorgesehen, mittels der die Funktion des A/D-Wandlers 10 steuerbar ist.
An einem ersten Eingang 15 ist das in ein digitales Signal zu wandelnde analoge Eingangssignal Vain anlegbar. Das Eingangssignal Vain kann in Form eines Spannungssignals verfügen oder über einen (in 1 nicht dargestellten) Widerstand aus einem Stromsignal abgeleitet werden. An dem zweiten Eingang 16 liegt ein Referenzsignal Vref, beispielsweise eine Referenzspannung, an. Den Eingängen 15, 16 ist die Eingangspufferschaltung 11 nachgeschaltet. Ferner ist zwischen den Eingängen 15, 16 und der Eingangspufferschaltung 11 ein steuerbarer Schalter 20 vorgesehen. Der steuerbare Schalter 20 ist dazu ausgelegt, die Eingangspufferschaltung 11 eingangsseitig jeweils mit einem der Eingänge 15, 16 zu verbinden und damit mit jeweils einem der Signale Vain, Vref zu beaufschlagen. Das Umschalten des steuerbaren Schalters 20 kann dabei taktgesteuert über ein internes oder externes Taktsignal erfolgen (in 1 nicht dargestellt) oder über ein Steuersignal S1 der Steuereinrichtung 18 gesteuert werden.
Die Steuereinrichtung 18 kann beliebig ausgebildet sein. Vorzugsweise ist die Steuereinrichtung 18 als programmgesteuerte Einrichtung, beispielsweise als festverdrahtete Logikschaltung, wie z.B. ein FPGA oder PLD Schaltung, die Bestandteil des A/D-Wandlers ist, sein. Denkbar wäre selbstverständlich auch, dass die Steuereinrichtung 18 als Mikrocontroller oder Mikrocomputer ausgebildet ist, der die Funktionsweise des A/D-Wandlers steuert. Der A/D-Wandler kann in diesem Falle beispielsweise auch Bestandteil des Mikrocontrollers sein.
Die Eingangspufferschaltung 11 erzeugt ausgangsseitig ein verstärktes Signal V1, welches abhängig von der Schalterstellung des steuerbaren Schalters 20 jeweils eines der eingangsseitig anliegenden Signale Vain, Vref in verstärkter Form repräsentiert. Der Eingangspufferschaltung 11 ausgangsseitig nachgeschaltet ist das Kapazitätsnetzwerk 12, dem somit das verstärkte Signal V1 zuführbar ist.
Statt des Schalters 20 können grundsätzlich auch zwei Puffer zur Verstärkung der eingangsseitig anliegenden Signale Vain, Vref verwendet werden. Die Umschaltfunktion des Schalters 20 könnte dann durch einen zusätzlichen Schaltungsaufwand bei den steuerbaren Schaltern 22a, 22b des Kapazitätsnetzwerkes 12 realisiert werden.
Das Kapazitätsnetzwerk 12 ist über Steuersignale S2, die – wie nachfolgend noch ausgeführt wird – von der Logikschaltung 14 bereit gestellt werden, steuerbar. Das Kapazitätsnetzwerk 12 weist eine Vielzahl schaltbarer Kapazitäten 21a, 21b; 21a, 21b auf. Jeweils eine schaltbare Kapazität 21a, 21b; 22a, 22b weist dabei ein kapazitives Element 21a, 21b auf, die in Reihe zu jeweils einem steuerbaren Schalter 22a, 22b angeordnet sind. Die steuerbaren Schalter 22a, 22b sind dabei über die Steuersignale S2 steuerbar.
Im vorliegenden Ausführungsbeispiel ist das Kapazitätsnetzwerk 12 zweigeteilt ausgebildet, wobei ein erstes Kapazitätsteilnetz 23a lediglich einen Teil der Kapazitäten 21a sowie zugeordnete steuerbare Schalter 22a aufweist und ein zweites Kapazitätsteilnetz 23b jeweils die übrigen Kapazitäten 21b und zugeordnete steuerbare Schalter 22b aufweist. Die Zugehörigkeit der steuerbaren Schalter 22a, 22b und kapazitiven Elemente 21a, 21b zu den jeweiligen kapazitiven Teilnetzen 23a, 23b ist in 1 jeweils durch den Buchstaben a oder b angedeutet.
Das Kapazitätsnetzwerk 12 mit den schaltbaren Kapazitäten 21a, 21b weist dabei die Funktion eines Digital/Analog-Wandlers und einer Abtasthalteschaltung auf, die typischerweise einem sukzessiv approximierenden A/D-Wandler inhärent ist.
Ferner ist ein weiterer steuerbaren Schalter 26 vorgesehen, der die beiden kapazitiven Teilnetze 23a, 23b ausgangsseitig kurzschließt. Mittels dieses steuerbaren Schalters 26, der über ein Steuersignal S3 der Steuereinrichtung ansteuerbar ist, lassen sich somit die Eingänge der nachgeschalteten Komparatoren 24a, 24b ebenfalls kurzschließen.
Dem Kapazitätsnetzwerk 12 ist ausgangsseitig die Komparatorstufe 13 nachgeschaltet. Die Komparatorstufe 13 weist im vorliegenden Ausführungsbeispiel zwei zueinander parallel angeordnete Komparatoren 24a, 24b auf. Jeder dieser Komparatoren 24a, 24b ist einem der beiden Kapazitätsteilnetze 23a, 23b zugeordnet und nachgeschaltet. Jeder Komparator 24a, 24b kann ferner einen steuerbaren Schalter 25a, 25b aufweisen, über den der jeweilige Komparator 24a, 24b überbrückbar ist, um am Anfang einer A/D-Wandlung das Eingangsspannungssignal Vain abzutasten und zu speichern.
Der Komparatorstufe 13 nachgeschaltet ist die Logikschaltung 14, die zumindest ein Register 27 zur Abspeicherung der mit den beiden Komparatoren 24a, 24b gewonnenen Bits aufweist. Dieses Register 27 ist im Falle eines sukzessiv approximierenden A/D-Wandlers typischerweise ein sukzessives Approximationsregister 27, nachfolgend kurz als SAR-Register bezeichnet. In dem SAR-Register werden die jeweiligen Vergleichsergebnisse der beiden Komparatoren 24a, 24b abgespeichert. Abhängig von dem Ergebnis eines jeweils momentanen Vergleichs in den Komparatoren 24a, 24b erzeugt das SAR-Register 27 zwei Steuersignale S2 zur Ansteuerung der beiden kapazitiven Teilnetze 23a, 23b bzw. den jeweils diesen Teilnetzen 23a, 23b zugeordneten steuerbaren Schalter 22a, 22b.
Die Logikschaltung 14 kann ein SAR-Register, welches binären A/D-Wandlern 10 eigen ist, enthalten. Zusätzlich oder alternativ kann hier allerdings eine beliebige Ausgestaltung des Registers 27 vorgesehen sein. Beispielsweise kann die Logikschaltung 14 irgendeinen Wandlungsalgorhythmus zur Ermittlung der Bits des digitalen Ausgangssignals Vdout enthalten. Insbesondere kann die Logikschaltung 14 auch für irgendeinen nicht binär arbeitenden A/D-Wandler 10 ausgebildet sein. Besonders vorteilhaft ist es, wenn der erfindungsgemäße A/D-Wandler 10 mit einer Redundanz ausgebildet ist, was insbesondere hinsichtlich der Schnelligkeit des A/D-Wandlers 10 von Vorteil ist. Nachfolgend wird jedoch auf den Aufbau und die Funktionsweise eines solchen sukzessiv approximierenden A/D-Wandlers mit Redundanz nicht näher eingegangen. Ein solcher A/D-Wandler ist beispielsweise in der bereites eingangsseitig genannten Deutschen Patentanmeldung DE 101 39 488 C1 ausführlich beschrieben. Diese Druckschrift wird hinsichtlich des Aufbaus und der Funktionsweise eines A/D-Wandlers mit Redundanz, wie er dort anhand von 6 beschrieben ist, vollinhaltlich in die vorliegende Patentanmeldung miteinbezogen.
Nachfolgend sei die Funktionsweise des erfindungsgemäßen A/D-Wandlers 10 aus 1 und insbesondere die der zwei Komparatoren 24a, 24b enthaltenen Komparatorstufe 13 näher erläutert.
Bei dem erfindungsgemäßen Verfahren der sukzessiven Approximation werden entsprechend der Auflösung des Analog/Digital-Wandlers 10 die Datenbits des digitalen Ausgangssignals Vdout in Wägeschritte sukzessive nacheinander bestimmt.
Die beiden Komparatoren 24a, 24b sind dazu ausgelegt, die Eingangsspannung Vain und die Referenzspannung Vref miteinander zu vergleichen. Die beiden Komparatoren 24a, 24b können dabei über die steuerbaren Schalter 25a, 25b überbrückt werden, um am Anfang einer Wandlung die Eingangsspannung Vain abzutasten und zu speichern. Bei jedem Wandlungszyklus werden mittels der beiden Komparatoren 24a, 24b zwei Schwellen und somit drei Bereiche bestimmt, in denen die zu analysierende Eingangsspannung Vain liegen muss. Bei einem nachfolgendem Wandlungszyklus werden dann die beiden Schwellen durch die beiden Komparatoren 24a, 24b so gesetzt, dass einer der drei Bereiche untersucht wird, in dem bei dem vorhergehenden Wandlungszyklus die Eingangsspannung gelegen hat. Das Ergebnis des Vergleichs wird an das Register 27 weitergeleitet. Das Register 27 erzeugt ausgangsseitig digitale Steuersignale S2 in Form z.B. eines Thermometercodes, mit welchen in Abhängigkeit von den soeben ermittelten momentanen Vergleichsergebnis die Kapazitäten 21a, 21b des Kapazitätsnetzwerks 12 für den nächsten Vergleich derart angesteuert und ausgewählt werden, dass eine allmähliche Annäherung (sukzessive Approximation) an die tatsächliche Eingangsspannung Vain erreicht wird. Dieses Vergleichen und allmähliche Annähern wird bis zu den niedrigsten Bits (LSB) durchgeführt. Ist das Ergebnis der Wandlung erreicht, so gibt das Register 27 den ermittelten und gespeicherten digitalen Wert als Ausgangssignal Vdout weiter.
Im Falle eines A/D-Wandlers 10 mit Redundanz ist der so ermittelte digitale Wert mit einem redundanten Code codiert. Dieser redundante Code ergibt sich aus Werten der Kapazitäten 21a, 21b, die eine fest vorgegebene Gewichtung aufweisen. Der ermittelte digitale Wert im Register 27 wird dann an einen Addierer (in 1 nicht dargestellt) weitergegeben, in dem eine Korrektur des ermittelten Wertes mit dem redundanten Code der Kapazitätswerte des Kapazitätsnetzwerkes ermittelt wird. Daraus entsteht ein Redundanz-bereinigter digitaler Wert, der als digitales, binäres Ausgangssignal Vdout am Ausgang 17 abgreifbar ist. Dieser digitale Ausgangswert Vdout entspricht in digitaler Form dem analogen Wert des analogen Eingangssignals Vain.
Am Ende der Wandlung wird der steuerbare Schalter 26 über das Steuersignal S3 geschlossen, wodurch die Eingänge der beiden Komparatoren 25a, 25b miteinander kurzgeschlossen werden.
Durch das Kurzschließen der Eingänge der Komparatoren 25a, 25b ist es möglich, die Gesamtladung des Kapazitätnetzwerkes 12, also der beiden Teilnetze 23a, 23b, zu ermitteln und auszuwerten. Auf diese Weise ist es möglich, dass thermische Rauschen, welches durch die einzelnen Kapazitäten dieses Kapazitätsnetzwerkes 12 verursacht wird, zu bestimmen, indem sämtliche Kapazitäten 21a, 21b durch Schließen des Schalters 26 parallel zueinander geschaltet sind und somit über die beiden Komparatoren 24a, 24b ausgewertet werden können. Dieses Rauschsignal kann dann für die Bestimmung des Ergebnisses, also des digitalen Ausgangssignals Vdout, mitberücksichtigt werden.
2 zeigt ein Blockschaltbild eines zweiten, besonders bevorzugten Ausführungsbeispiels eines erfindungsgemäßen sukzessiv approximierenden A/D-Wandlers.
Im Unterschied zu dem Ausführungsbeispiel in 1 ist der A/D-Wandler in 2 volldifferentiell ausgebildet, das heißt, dass sämtlich Teile 11–14 des A/D-Wandlers 10 differentiell ausgebildet sind. Die differentielle Ausgestaltung hat den Vorteil, dass der A/D-Wandler weniger störungsempfindlich ist, so dass das digitale Ausgangssignal mit einer höheren Genauigkeit ausgegeben werden kann, was insbesondere bei hochauflösenden A/D-Wandlern mit einer großen Bit-Breite besonders vorteilhaft ist.
In der differentiellen Ausgestaltung weist der A/D-Wandler zwei differentielle Eingänge 15, 15' auf, über welche das Eingangssignal Vain einkoppelbar ist. Ferner sind zwei differentielle Referenzeingänge 16, 16' vorgesehen, an denen differentielle Referenzsignale Vrefp, Vrefn anliegen.
Der Verstärker 19 der Eingangspufferschaltung weist jeweils zwei Eingänge und zwei Ausgänge auf, so dass je nach Stellung der Schalter 20 an den Eingängen jeweils entweder das Eingangssignal Vain oder die differentiellen Referenzsignale Vrefp, Vrefn anlegbar sind. In gleicher Weise ist auch das Kapazitätsnetzwerk 12 und die Komparatoranordnung 13 differentiell aufgebaut. Dabei sind insbesondere die einzelnen Komparatoren der Komparatoranordnung 13 differentiell aufgebaut und weisen somit differentielle Eingänge sowie Ausgänge auf.
Ein weiterer Unterschied des Ausführungsbeispiel in 2 gegenüber dem in 2 besteht in der Ausgestaltung und der Anzahl der Komparatoren der Komparatoranordnung 13. Während in 1 lediglich zwei Komparatoren 24a, 24b parallel zueinander angeordnet sind, weist der A/D-Wandler 10 in 2 zwei nacheinander angeordnete Komparatorstufen 30, 31 auf. Die erste Komparatorstufe 30, die dem Kapazitätsnetzwerk 12 unmittelbar nachgeschaltet ist, weist drei parallel zueinander angeordnete Komparatoren 32a–32c auf. Die zweite Komparatorstufe 31 weist insgesamt fünf parallel zueinander angeordnete Komparatorstufen 33a–33e auf. Jeder der Komparatoren 32a–32c; 33a–33e der beiden Komparatorstufen 30, 31 weist jeweils zwei steuerbare Schalter 25 auf, über die jeweils einer der differentiellen Eingänge eines solchen Komparators 32a–32c; 33a–33e mit dem jeweils zugeordneten differentiellen Ausgang dieses Komparators 32a–32c; 33a–33e für dessen Funktion zum Ab tasten des Eingangssignals am Anfang der Wandlung kurzgeschlossen werden kann.
Die Komparatoren 32a–32c der ersten Komparatorstufe 30 sind dazu ausgelegt, insgesamt drei Schwellen festzulegen, innerhalb der die Eingangsspannung liegen muss. Jedem dieser Komparatoren 32a–32c der ersten Komparatorstufe 30 ist jeweils unmittelbar ein zweiter Komparator 33a–33c der zweiten Komparatorstufe 31 nachgeschaltet. Die zwei übrigen Komparatoren 32d, 32e der zweiten Komparatorstufe 31 sind zwischen jeweils benachbarten Komparatoren 33a–33c angeordnet. Die jeweils zwischen diesen benachbarten Komparatoren 33a, 33b, 33c angeordneten Zwischenkomparatoren 33d, 33e führen quasi eine Mittelwertbildung der Ausgangssignale benachbarter Komparatoren der ersten Komparatorstufe 30 aus. Auf diese Weise ist es möglich, die Anzahl der Schwellen der zweiten Komparatorstufe 31, innerhalb der die Eingangsspannung liegen muss, durch Interpolation zu erhöhen, so dass insgesamt fünf Schwellen durch die zweistufige Komparatoranordnung 30, 31 realisierbar ist. Durch die von der zweiten Komparatorstufe 31 bereitgestellten fünf Schwellen lassen sich also insgesamt sechs Bereiche bestimmen, innerhalb der die Eingangsspannung Vain liegen muss.
Das Kapazitätsnetzwerk 12 ist in dem Beispiel in 2 in mehrere Kapazitätsteilnetze unterteilt. Aus der voll differentiellen Anordnung ergeben sich zum einen zwei kapazitive Teilnetze 34', 34'', die jeweils einem der Ausgänge des vorgeschalteten Verstärkers 19 zugeordnet sind. Jedes dieses kapazitiven Teilnetze 34', 34'' ist zum anderen, entsprechend der Anzahl der Komparatoren 32a–32c der ersten Komparatorstufe 30, in drei weitere kapazitive Teilnetze 35a–35c unterteilt. Diese jeweiligen kapazitiven Teilnetze 35a–35c sind jeweils parallel zueinander angeordnet und lassen sich über einen jeweiligen steuerbaren Schalter 37, der am Ausgang die ser kapazitiven Teilnetze 35a–35c angeordnet ist, kurzschließen. Auf diese Weise lassen sich die jeweiligen Eingänge der jeweils nachgeschalteten Komparatoren 32a–32c der ersten Komparatorstufe 30 miteinander kurzschließen, so dass auch hier am Ende einer Wandlung der Inhalt eines jeweiligen Teilnetzes 34', 34'' über die eingangsseitig kurzgeschlossenen Komparatoren 32a–32c auslesbar und damit auswertbar ist.
Zwischen den jeweiligen Komparatoren 32a–32c; 33a–33e der ersten Komparatorstufe 30 und der zweiten Komparatorstufe 31 ist jeweils eine Kapazität 38 vorgesehen, die den jeweiligen Eingängen der Komparatoren 33a–33e der zweiten Komparatorstufe 31 vorgeschaltet ist. Diese Kapazitäten 38 dienen dem Abspeichern des eingangsseitig anliegenden Spannungssignals und dem Halten dieses Spannungssignals bis zum nächsten Vergleich in dem jeweiligen Komparator 33a–33e.
Wie in dem Beispiel in 1 kann in analoger Weise auch bei dem Ausführungsbeispiel in 2 der A/D-Wandler 10 mit Redundanz oder auch ohne Redundanz ausgebildet sein. Prinzipiell wäre hier jeder beliebige Wandlungsalgorithmus denkbar.
Die Funktion des A/D-Wandlers 10 in 2 erfolgt in analoger Weise zu der des A/D-Wandlers in 1, wobei hier statt zwei Schwellen und drei Bereichen für das Eingangssignal Vain insgesamt fünf Schwellen und damit sechs Bereiche, in dem das Eingangssignal Vain liegen muss, bestimmt werden. Dabei werden durch die erste Komparatorstufe 30 drei Schwellen und durch Interpolation dieser drei Schwellen in der zweiten Komparatorstufe 31 zwei weitere Schwellen, also insgesamt fünf Schwellen bestimmt. Auf diese Weise können durch die zweistufige Komparatoranordnung bei jedem Vergleich insgesamt fünf Bits des Ausgangssignals bestimmt werden und im Register 27 der Logikschaltung 14 abgelegt werden. Die Logikschaltung 14 bzw. das Register 27 erzeugt über ihren Rückkopplungspfad insgesamt drei Steuersignale S2 im Thermometercode, mittels denen die jeweiligen drei Teilnetze 35a–35c; 36a–36c entspre chend dem von der Komparatoranordnung ausgangsseitig ermittelten Wert neu gesetzt werden. Bei nächsten Wandlungszyklus werden dann die fünf Schwellen durch die Komparatoranordnung 30, 31 so gesetzt, dass einer der sechs Bereiche, die im vorhergehenden Wandlungszyklus bestimmt wurden, nun für die Ermittlung der Eingangsspannung Vain untersucht wird.
Am Ende der Wandlung werden die Eingänge der Komparatoren 32a–32c der ersten Komparatorstufe 30 über die steuerbaren Schalter 37 kurzgeschlossen, so dass die Gesamtladung des Kapazitätsnetzwerkes 12 über die Komparatoren der bei den Komparatorstufen 30,31 bestimmt werden kann. Aus der Gesamtladung kann hier wiederum das thermische Rauschen, welches im Wesentlichen durch das Kapazitätsnetzwerk 12 verursacht wird, bestimmt werden und für das digitale Ergebnis mit berücksichtigt werden.
3 zeigt ein vorteilhaftes Layout für einen erfindungsgemäßen A/D-Wandler mit mehrstufiger Komparatoranordnung, die ein Kapazitätsnetzwerk 12, eine Komparatoranordnung 13 sowie eine nachgeschaltete Logikschaltung 14 aufweist. Die Komparatoranordnung 13 ist hier entsprechend 2 mit zwei Komparatorstufen 30, 31 ausgestattet, wobei die erste Komparatorstufe 30 drei parallele Komparatoren 32a–32c aufweist. In gleicher Weise weist das Kapazitätsnetzwerk 12 drei Kapazitätsteilnetze 35a–35c auf, die jeweils einem der Komparatoren 32a–32c der ersten Komparatorstufe 30 zugeordnet sind.
Es sei angenommen, dass das Kapazitätsnetzwerk 12 ein Kapazitätszellenerray mit z.B. 32·32 = 1024 Kapazitätszellen enthält. Jeweils eine Kapazitätszelle weist dabei in bekannter Weise eine schaltbare Kapazität, wie sie in dem Kapazitätsnetzwerk 12 in den 1 und 2 dargestellt ist, auf. Die Auswahl einer solchen Kapazitätszelle erfolgt dabei in bekannter Weise über jeweilige Zeilen- und Spaltendecoder, wie sie z.B. auch in der Speichertechnologie Anwendung finden. Mittels dieser Spaltendecoder 40 und Zeilendecoder 41 lassen sich so jeweils einzelne Kapazitätszellen des Kapazitätsnetzwerkes 12 auswählen. Dabei lässt sich das obere Kapazitätsteilnetz 35a über einen oberen Spaltendecoder 40a und ein unteres Kapazitätsteilnetz 35c über einen unteren Spaltendecoder 40c ansteuern.
Problematisch ist allerdings, dass das mittlere Kapazitätsteilnetz 35b aus verdrahtungstechnischen Gründen, die sich aus dem Layout der integrierten Schaltung ergeben, sich nicht durch einen eigenen Spaltendecoder ansteuern lässt. Erfindungsgemäß wird dieses mittlere Kapazitätsteilnetz 35b nun sowohl über den oberen wie auch den unteren Spaltendecoder 40a, 40c angesteuert. Die Spaltenansteuerung dieses Kapazitätsteilnetzes 35b endet somit in der Mitte des gesamten Kapazitätsnetzwerkes 12, so dass hier der Mittelwert der über die beiden Spaltendecoder 40a, 40c eingekoppelten Spalteninformationen zur Ansteuerung dieses mittleren Kapazitätsteilnetzwerkes 35b verwendet wird. Diese Lösung hat den besonderen Vorteil, dass lediglich zwei Werte für die Ansteuerung des gesamten Kapazitätsnetzwerkes 12, welches eigentlich über drei Werte angesteuert werden müsste, berechnet werden müssen, nämlich der Ansteuerwert für das obere Kapazitätsnetzwerk 35a und der Ansteuerwert für das untere Kapazitätsnetzwerk 35c. Diese Vereinfachung ist in der praktischen Realisierung sehr vorteilhaft, weil die Berechnung nicht die Wandlungszeit vergrößern soll und deswegen möglichst ein Wandlungszyklus vorher passieren sollte (pipelining). In diesem Wandlungszyklus ist aber das Vergleichsergebnis des Komparatoren noch nicht bekannt. Es müssen also für die obere und die untere Ansteuerung jeweils sechs Werte berechnet werden, von denen je fünf in Abhängigkeit von dem Komparatorergebnis wieder verworfen werden.
Diese Dreiteilung des Kapazitätsnetzwerkes 12 ist im Layout besonders einfach zu realisieren. Dabei wird die obere Platte des Kapazitätszellen arrays, wie es beispielsweise in der DE 100 52 944 C1 beschrieben ist, einfach in drei Teile geteilt und die Spaltenansteuerung über die Spaltendecoder 40a, 40c von zwei Seiten an diese Platten herangeführt.
Obwohl die vorliegende Erfindung vorstehend anhand eines bevorzugten Ausführungsbeispiels beschrieben ist, ist dieselbe darauf nicht beschränkt, sondern auf mannigfaltige Art und Wiese modifizierbar, ohne dass von der Idee der Erfindung abgewichen wird.
Insbesondere ist die vorliegende Erfindung nicht auf die Verwendung von genau zwei oder drei parallel zueinander angeordneten Komparatoren beschränkt. Vielmehr können, sofern dies schaltungstechnisch realisierbar ist und von der Anwendung als sinnvoll erachtet wird, eine beliebige Anzahl von Komparatoren parallel zueinander angeordnet werden, so dass dadurch eine entsprechende Anzahl von Schwellen generiert werden können, innerhalb der das Eingangssignal liegen muss. In gleicher Weise ist die Erfindung auch nicht auf genau eine oder zwei Komparatorstufen beschränkt. Vielmehr können eine beliebige Anzahl von Komparatorstufen verwendet werden, bei denen ggfs. durch Interpolation eine zusätzliche Anzahl von Schwellen generiert werden können. Darüber hinaus wäre auch denkbar, keinerlei Interpolation zwischen den einzelnen Komparatorstufen vorzusehen.
Die Erfindung bezieht sich insbesondere auf einen sukzessiv approximierenden A/D-Wandler mit mehreren Komparatoren, die in einer oder mehreren Komparatorstufen angeordnet sind. Welchen Wandlungsalgorithmus dieser A/D-Wandler verwendet, ist dabei beliebig. Insbesondere eignet sich vorteilhaft ein sukzessiv approximierender A/D-Wandler mit Redundanz, jedoch ist die Erfindung nicht dahingehend beschränkt. Auch ist die Erfindung nicht notwendigerweise auf eine konkrete Ausgestaltung der Logikschaltung, insbesondere nicht auf eine Verwendung eines speziellen sukzessiv approximierenden Registers, beschränkt. Vielmehr kann hier eine beliebig ausgestaltete Logikschaltung verwendet werden.
In der vorliegenden Patentanmeldung wurde ferner einerseits ein nicht differentiell aufgebauter wie auch ein voll differentiell aufgebauter A/D-Wandler beschrieben. Dies zeigt, dass die Erfindung nicht auf eine dieser Ausgestaltungen beschränkt ist.
Bei der vorliegenden Erfindung wurde beschrieben, dass am Ende der Wandlung durch Kurzschließen der Eingänge der Komparatoren der ersten Komparatorstufe die Gesamtladung des Kapazitätsnetzwerkes ausgelesen werden kann. Funktionell gleichwirkend wäre es auch, wenn die Ausgänge der ersten Stufe der Komparatoren (im Falle der 2) zusammengeschaltet werden. In gleicher Weise wäre es auch denkbar, die digitalen Ausgänge der letzten Komparatorstufe miteinander zu verknüpfen und daraus durch Auslesen des Kapazitätsnetzwerkes einen Rückschluss auf die Gesamtladung des Kapazitätsnetzwerkes zu gewinnen. Letztere Möglichkeit hat zwar den Nachteil, dass dadurch die Fehlanpassung der ersten Komparatorstufe die Genauigkeit des A/D-Wandlers beeinflussen kann. Jedoch hat dies auch den Vorteil, dass keine hochohmigen Knoten, wie dies am Ausgang des Kapazitätsnetzwerkes der Fall ist, geschaltet werden müssen.

1: A/D-Wandler
2: Abtast-Halteschaltung
3: Komparator
4: SAR-Register
5: D/A-Wandler
10: sukzessiv approximierender A/D-Wandler
11: Eingangspufferschaltung
12: Kapazitätsnetzwerk
13: Komparatorstufe, Komparatoranordnung
14: Logikschaltung
15, 15': Eingangsanschlüsse (für Eingangssignal)
16, 16': Eingangsanschlüsse (für Referenzsignal)
17: Ausgangsanschluss
18: Steuereinrichtung, programmgesteuerte Einrich
: tung, Mikrocontroller
19: Treiber, Verstärker
20: steuerbarer Schalter
21a, 21b: kapazitive Elemente, Kapazitäten
22a, 22b: steuerbare Schalter
23a, 23b: Kapazitätsteilnetze
24a, 24b: Komparatoren
25a, 25b: steuerbare Schalter
26: steuerbarer Schalter
27: Register, SAR-Register
30, 31: Komparatorstufen
31: Kapazitäten
32a–32c: Komparatoren der ersten Komparatorstufe
33a–33e: Komparatoren der zweiten Komparatorstufe
34', 34'': differentielle Kapazitätsteilnetze
35a–35c: Kapazitätsteilnetze
36: steuerbare Schalter
37: steuerbarer Schalter
40a, 40c: Spaltendecoder
41: Zeilendecoder
100: A/D-Wandler
110: Kapazitätsnetzwerk
120: Referenzkapazitäten
130: steuerbare Schalter
140: Komparatoren
150: Eingänge der Komparatoren
160: steuerbare Schalter
170: SAR-Register
180: Addierer
190: Speicher
S1–S3: Steuersignale
UD: digitaler Wert, digitales Ausgangssignal
UD': digitales Ausgangssignal
UE: analoges Eingangssignal, analoge Eingangsspannung
Uref: Referenzspannung
UZ: analoges Zwischensignal
V1: verstärktes Signal
V2a, V2b: analoge Zwischensignale
V3a, V3b: digitale Zwischensignale
Vain: analoges Eingangssignal, analoge Eingangsspannung
Vdout: digitales Ausgangssignal
Vref: Referenzsignal, Referenzspannung
Vrefp, Vrefn: Referenzsignale

Claims

Sukzessiv approximierender Analog/Digital-Wandler (10), bei dem die Wandlung einer analogen Eingangsgröße in einen digitalen Ausgangswert in mehreren aufeinander folgenden Wandlungszyklus erfolgt, – mit zumindest einem ersten Eingang (15) zur Einkopplung eines analogen Eingangssignals (Vain), – mit einem dem ersten Eingang (15) nachgeschalteten, in zumindest zwei Kapazitätsteilnetze (23a, 23b) unterteilten steuerbaren Kapazitätsnetzwerk (12), – mit zumindest zwei parallel zueinander angeordneten Komparatoren (24a, 24b) zur Definition einer entsprechenden Anzahl an Komparatorschwellen, die jeweils einem der Kapazitätsteilnetze (23a, 23b) nachgeschaltet sind und die abhängig von den Vergleichen in den Komparatoren (24a, 24b) eine entsprechende Anzahl an digitalen Zwischensignalen (V3a, V3b) ausgeben, – mit einem durch die Zwischensignale (V3a, V3b) einstellbaren Register (27), in dem digitale Zwischenwerte der jeweiligen Zwischensignale zwischengespeichert werden und welches abhängig von dem Inhalt der ermittelten Zwischensignale (V3a, V3b) Steuersignale (S2) zur Ansteuerung der Kapazitätsteilnetze (23a, 23b) erzeugt.
Analog/Digital-Wandler nach Anspruch 1, dadurch gekennzeichnet, dass zumindest ein erster steuerbarer Schalter (26) vorgesehen ist, mittels dem jeweils zumindest zwei Kapazitätsteilnetze (23a, 23b) und damit die Eingänge der entsprechenden Komparatoren (24a, 24b) kurzschließbar sind.
Analog/Digital-Wandler nach Anspruch 2, dadurch gekennzeichnet, dass eine Steuerschaltung (18) vorgesehen ist, die zur Ansteuerung der ersten steuerbaren Schalter (26) ein weiteres Steuersignal (S3) erzeugt, über welches zumindest zwei der Kapazitätsteilnetze (23a, 23b) nach Abschluss der Analog/Digital-Wandlung kurzschließbar sind und die Gesamtladung der so kurzgeschlossenen Kapazitätsteilnetze (23a, 23b) über die Komparatoren (24a, 24b) auslesbar sind.
Analog/Digital-Wandler nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein jeweiliger Komparator (24a, 24b) dazu ausgelegt ist, durch Vergleichen des analogen Eingangssignals (Vain) mit einem jeweiligen Vergleichssignal (V2a, V2b) zu bestimmen, in welchem durch die Komparatorschwellen definierten Bereich das analoge Eingangssignal (Vain) liegt, und abhängig davon je Komparator (24a, 24b) und Wandlungszyklus das digitale Zwischensignal (V3a, V3b) auszugeben.
Analog/Digital-Wandler nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zumindest ein Komparator (24a, 24b) zumindest einen zweiten steuerbaren Schalter (25a, 25b) aufweist, mittels dem dessen Eingänge und Ausgänge überbrückbar sind.
Analog/Digital-Wandler nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass eine mehrstufige Komparatoranordnung (13) vorgesehen ist, wobei in einer ersten Komparatorstufe (30) zumindest zwei Komparatoren (32a–32c) vorgesehen sind, die mit dem Kapazitätsnetzwerk (12) verbunden sind.
Analog/Digital-Wandler nach Anspruch 6, dadurch gekennzeichnet, dass die Komparatoranordnung (13) zumindest eine zweite Komparatorstufe (31) aufweist, deren Komparatoren (33a–33e) eingangsseitig mit zumindest einem Komparator (32a–32c) der jeweils der weiteren Komparatorstufe (31) vorgeschalteten Komparatorstufe (30) verbunden sind.
Analog/Digital-Wandler nach Anspruch 7, dadurch gekennzeichnet, dass die zweite Komparatorstufe (31) eine größere Anzahl an Komparatoren (33a–33e) als die jeweils vorgeschaltete Komparatorstufe (30) aufweist und die Komparatoren (33a–33e) der zweiten Komparatorstufe (31) zumindest teilweise durch Interpolation mit den Komparatoren (32a–32c) der jeweils vorgeschalteten Komparatorstufe (30) verknüpft ist.
Analog/Digital-Wandler nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Kapazitätsnetzwerk (12) eine Vielzahl von schaltbaren codierten Kapazitäten (21a, 21b) aufweist, die über ein jeweiliges codiertes Steuersignal (S2) zu- oder wegschaltbar sind.
Analog/Digital-Wandler nach Anspruch 9, dadurch gekennzeichnet, dass die schaltbaren Kapazitäten (21a, 21b) des Kapazitätsnetzwerkes (12) in einem Zellenarray angeordnet sind, welches in drei zueinander benachbarte Kapazitätsteilnetze (35a–35c) unterteilt ist, die ausgangsseitig jeweils mit einem Komparator (32a–32c) verbunden sind, und dass zur Ansteuerung der drei Kapazitätsteilnetze (35a–35e) zwei Spalten- oder Zeilendekoder (40a, 40c) vorgesehen sind, die jeweils direkt mit zwei der Kapazitätsteilnetze (35a, 35c) verbunden sind, wobei das dritte Kapazitätsteilnetz (35b) durch Mittelwertbildung der Steuersignale der beiden Spalten- oder Zeilendekoder (40a, 40c) ansteuerbar ist.
Analog/Digital-Wandler nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Register (27) als sukzessives Approximationsregister (27) ausgebildet ist.
Analog/Digital-Wandler nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zumindest ein zweiter Eingang (16) zur Einkopplung eines Referenzsignals (Vref) vorgesehen ist.
Analog/Digital-Wandler nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Analog/Digital-Wandler (10) und insbesondere die Komparatoranordnung (13) und das Kapazitätsnetzwerk (12) differentiell ausgebildet ist/sind.
Analog/Digital-Wandler nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein redundanter Analog/Digital-Wandler (10) vorgesehen ist.