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Die vorliegende Erfindung betrifft
eine Schaltungsanordnung zur Aufbereitung eines Binärsignals und
eine Offset-Kompensationsschaltung
mit der Schaltungsanordnung zur Aufbereitung eines Binärsignals.
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In der mobilen Kommunikationstechnik
ist es üblich,
Nutzdaten digital zu codieren. Bei einem Binärsignal sind lediglich zwei
Zustände
vorgesehen, nämlich
0 und 1, die beispielsweise durch entsprechende Pegel codiert werden.
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Bei einer Vielzahl von Anwendungen
zur weiteren Signalverarbeitung eines derartigen, codierten Binärsignals
ist es wünschenswert,
zunächst
einen eventuell vorhandenen DC-Offset, das heißt einen Gleichanteil des Binärsignals
durch eine geeignete Kompensationseinrichtung zu eliminieren oder
zumindest deutlich zu verringern.
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Derartige, durch gefilterte Binärdaten repräsentierte
Binärsignale
sind zwar über
ein langes Zeitintervall hinweg betrachtet normalerweise gleichverteilt
bezüglich
des Vorkommens der normierten Pegel +1 und –1, welche logische 0 und logische
1 repräsentieren.
Bei einer Betrachtung über
ein lediglich kurzes Zeitintervall hingegen, wie sie für ein schnelles
Kompensieren eines DC-Offsets erforderlich ist, kann ülicherweise
nicht von einer Gleichverteilung ausgegangen werden.
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Folglich wird eine Kurzzeit-DC-Offset-Schätzung systembedingt
durch einen datenabhängigen Fehler
verfälscht.
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In einigen Kommunikationsstandards
ist es deshalb üblich,
einem Block von zu übertragenden Nutzdaten
stets eine Präambel voranzustellen.
Diese Präambel
hat gleichverteilte Daten und umfaßt beispielsweise die Bitfolge
010101.. .
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Eine weitere Möglichkeit der Kompensation eines
Gleichanteils eines Binärsignals
ist durch Mittelwertfilterung möglich.
Die Mittelwertfilterung ist jedoch mit Nachteil langsam und ebenfalls
datenabhängig.
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Aufgabe der vorliegenden Erfindung
ist es, eine Schaltungsanordnung zur Aufbereitung eines Binärsignals
und eine Offset-Kompensationsschaltung
mit der Schaltungsanordnung anzugeben, welche eine schnelle Erfassung
des Gleichanteils unabhängig
vom Verlauf bzw. der Häufigkeit
der Zustände ermöglichen.
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Bezüglich der Schaltungsanordnung
wird die Aufgabe gelöst
durch eine Schaltungsanordnung zur Aufbereitung eines Binärsignals,
aufweisend
– einen
Signaleingang,
– einen
Signalausgang,
– einen
Multiplizierer mit einem ersten Eingang, der an den Signaleingang
angekoppelt ist, mit einem zweiten Eingang, der über einen Verzögerungspfad mit
dem Signaleingang gekoppelt ist, und mit einem Ausgang, der mit
dem Signalausgang der Schaltungsanordnung gekoppelt ist, und
– den Verzögerungspfad
umfassend ein Verzögerungsglied
mit einem Eingang, der über
einen Block mit Signum-Funktion an den Signaleingang angeschlossen
ist, und umfassend einen Vergleicher mit einem ersten Eingang, der
an einen Ausgang des Verzögerungsgliedes
angeschlossen ist, mit einem zweiten Eingang, der an einen Ausgang
des Blocks mit Signum-Funktion
angeschlossen ist und mit einem Ausgang, der an den zweiten Eingang
des Multiplizierers angeschlossen ist.
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Der Erfindung liegt das Prinzip zugrunde,
bei einem binär
codierten Datenstrom lediglich die Symbolwechsel zu detektieren.
Dabei werden aus einem Nutzdatenstrom lediglich die Signalübergänge extrahiert,
während
Zeitintervalle mit gleich bleibendem Zustand unberücksichtigt
bleiben. Hierdurch wird der Einfluß der unterschiedlichen Länge von
Signalzuständen
auf die Ermittlung des DC-Offsets ausgelöscht.
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Dabei ist die Verzögerung in
dem Verzögerungsglied
des Verzögerungspfades
in Abhängigkeit von
der Symboldauer des Binärsignals
einzustellen.
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Das vorliegende Prinzip ermöglicht folglich eine
schnelle Schätzung
des DC-Offsets, die Daten-unabhängig
ist, und außerdem
eine präzise
Kompensation des Offsets im digitalen Datensignal.
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Bei der vorliegenden Schaltung werden durch
Differenzierung in Abhängigkeit
von der Bitlänge
und damit im Abstand der halben Symboldauer längere DC-Offset-Perioden zu
0 kompensiert. Diese können
beispielsweise bei sogenannten code violations oder bei andauernder Übertragung
derselben Bits auftreten. Diese länger andauernden DC-Offset-Perioden
können
demnach zu keiner Verfälschung
des zu ermittelnden Gleichanteils führen.
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Gemäß einer Weiterbildung des Prinzips
ist ein Signalpfad vorgesehen, der ein Rundungsglied umfaßt und der
den Signaleingang der Schaltungsanordnung mit einem Eingang eines
Addiergliedes koppelt. Der weitere Eingang des Addiergliedes ist mit
dem Ausgang des Multiplizierers verbunden. Der Ausgang des Addiergliedes
bildet den Signalausgang der Schaltungsanordnung zur Aufbereitung
des Binärsignals.
Dem Rundungsglied ist bevorzugt ein Verstärker nachgeschaltet.
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Der zusätzliche Signalpfad bildet ein
verhältnismäßig grob
quantisiertes Amplitudenraster. Wenn die Abtastwerte des Eingangssignals
einen vorgegebenen Amplituden-Bereich verlassen, wird der zusätzliche
Signalpfad aktiv, das heißt,
der Ausgang des Rundungsgliedes nimmt beispielsweise einen Zustand
ungleich null an. In diesem Fall wird am Ausgang des nachge schalteten
Verstärkers
ein Ausgangswert mit vorzeichenrichtiger Amplitude generiert derart,
daß eine
rasche Rückstellung
des Gleichanteil-behafteten Eingangssignals in das vorgebbare Amplituden-Intervall
hinein ermöglicht
ist.
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Die beschriebene Weiterbildung ist
bevorzugt bei einem Systemstart eines Schaltungssystems anwendbar,
in dem die Schaltungsanordnung eingebettet ist, und ermöglicht eine
beschleunigte Schätzung
des Gleichanteils und damit auch eine beschleunigte Kompensation
desselben.
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Der Signaleingang wird bevorzugt
durch ein taktgesteuertes Eingangsregister gebildet, welches einen
Nutzsignaleingang und einen Takteingang hat. Der Takteingang des
Eingangsregisters ist bevorzugt mit einem Takteingang des Verzögerungsgliedes
im Verzögerungspfad
verbunden.
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In dem Signalpfad mit dem Rundungsglied ist
dem Rundungsglied bevorzugt ein weiterer Verstärker vorgeschaltet. Der vorgeschaltete
Verstärker hat
bevorzugt zumindest einen Schwellwert, in dessen Abhängigkeit
die weitere Eingangssignalverarbeitung im Rundungsglied erfolgt.
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Bezüglich der Offset-Kompensationsschaltung
wird die Aufgabe gelöst
durch eine Offset-Kompensationsschaltung mit einer Schaltungsanordnung wie
vorstehend beschrieben, aufweisend
– einen Vorwärtspfad
umfassend einen Addierknoten und
– einen Rückführungszweig, der die Schaltungsanordnung
zur Aufbereitung eines Binärsignals
und ein nachgeschaltetes Tiefpaßfilter
umfaßt
und der einen Ausgang des Vorwärtszweiges
mit einem Eingang des Addierknotens verbindet.
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Die Offset-Kompensationsschaltung
umfaßt einen
Regelkreis, der einen mit der Schaltungsanordnung und mit dem nachgeschalteten
Tiefpaßfilter
ermittelten Gleichanteil des Signals von dem Signal subtrahiert.
Dadurch wird ein gleichanteilfreies Signal erzeugt. Dabei entspricht
es dem vorliegenden Prinzip, daß das
Bitmuster des Eingangssignals selbst auf die Regelung keinen Einfluß hat, lediglich
Signalübergänge von
einem Zustand zu einem anderen Zustand werden berücksichtigt.
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Das Tiefpaßfilter umfaßt bevorzugt
einen Integrator. Im Integrator wird bevorzugt das mit der Schaltungsanordnung
vorgefilterte Abtastsignal über einen
Integrator akkumuliert.
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Um einen Überlauf oder einen Unterlauf
dieses Integrators, besonders bei Verwirklichung in digitaler Schaltungstechnik,
zu vermeiden, ist bevorzugt ein Mittel zur Bereitstellung einer
Sättigungsfunktion vorgesehen,
das mit dem Integrator gekoppelt ist.
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Die Sättigungsfunktion begrenzt den
maximal möglichen
DC-Korrekturwert
auf ein vorgebbares Maximum.
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Aufgrund der Selektionseigenschaften
der Schaltungsanordnung bezüglich
der Signalzustände des
Eingangssignals kann die Zeitkonstante der gesamten Offset-Kompensationsschaltung
wesentlich verringert werden. Somit wird eine rasche DC-Offset-Kompensation erreicht,
die lediglich vier bis acht Symbolübergänge andauert.
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Weitere Einzelheiten und vorteilhafte
Ausgestaltungen des vorgeschlagenen Prinzips sind Gegenstand der
Unteransprüche.
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Die Erfindung wird nachfolgend an
mehreren Ausführungsbeispielen
anhand der Zeichnungen näher
erläutert.
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Es zeigen:
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1 ein
Ausführungsbeispiel
der Schaltungsanordnung zur Aufbereitung eines Binärsignals anhand
eines Blockschaltbildes,
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2 eine
beispielhafte Offset-Kompensationsschaltung anhand eines Blockschaltbildes
mit einem Vorfilter gemäß 1,
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3 ein
Ausführungsbeispiel
eines Schleifenfilters mit Integrator zur Anwendung in der Kompensationsschaltung
von 2 anhand eines Blockschaltbildes,
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4 ein
Ausführungsbeispiel
der vorliegenden Schaltungsanordnung anhand eines Schaltplans zu
Simulationszwecken,
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5 anhand
eines Schaubildes des Signalverlaufs eines Binärsignals die Funktionsweise
der Schaltungen von 1 und 4,
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6 eine
Ausführungsform
des Schleifenfilters von 3 zu
Simulationszwecken,
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7 die
Signalverläufe
ausgewählter
Signale bei einer Kompensationsschaltung gemäß 4 und 6 bei
einem praktisch rauschfreien Eingangssignal,
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8 die
Signalverläufe
von 7, jedoch mit höherer zeitlicher
Auflösung,
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9 die
Signalverläufe
von 7 und 8, für ein Eingangssignal mit einem
Signal-Rausch-Verhältnis
von 10 dB und
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10 die
Signalverläufe
der 7 bis 9 für ein Signal-Rausch-Verhältnis von
5 dB.
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1 zeigt
eine Schaltungsanordnung 1 zur Aufbereitung eines Binärsignals,
die einen Signaleingang 2 und einen Signalausgang 3 hat.
Am Signaleingang 2 kann ein für eine Gleichanteil-Schätzung aufzubereitendes
Binärsignal
zugeführt
werden.
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Ein Eingangsregister 4,
welches als taktgesteuertes Schieberegister ausgeführt ist,
ist mit seinem Dateneingang an den Signaleingang 2 angeschlossen.
Der Takteingang des Schieberegisters 4 ist an einen Takteingang 5 der
Schaltungsanordnung ausgelegt zum Zuführen eines Taktsignals CLK
angeschlossen. Der Ausgang des Eingangsregisters 4 ist
unmittelbar an einen Eingang eines Multipliziergliedes 6 gelegt.
Außerdem
ist der Ausgang des Eingangsregisters 4 über einen
Verzögerungspfad 7, 8, 9 mit
einem weiteren Eingang des Multiplizierers 6 verbunden.
Der Verzögerungspfad
umfaßt
einen Block mit Signum-Funktion 7, einen an dessen Ausgang
angeschlossenen Verzögerungsbaustein 8 und einen
an den Ausgang des Verzögerungsbausteins 8 mit
einem Eingang angeschlossenen Vergleicher 9. Der Ausgang
des Vergleichers 9 ist an den Multiplizierer 6 angeschlossen.
Der Vergleicher 9 hat einen weiteren Eingang, der direkt,
also ohne Verzögerung, an
den Ausgang des Blocks mit Signum-Funktion 7 gelegt ist.
Der Verzögerungsbaustein 8 hat
einen Takteingang, der mit dem Takteingang 5 der Schaltungsanordnung 1 verbunden
ist.
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Der Ausgang des Multiplizierers 6 ist
an einen Eingang eines Addierknotens 10 gelegt. Ein weiterer
Eingang des Addierknotens 10 ist an den Ausgang eines Signalpfades 11, 12, 13 angeschlossen, wobei
der Eingang des Signalpfades 11, 12, 13 an den
Ausgang des Eingangsregisters 4 angeschlossen ist. Der
Signalpfad 11, 12, 13 umfaßt eine
Serienschaltung aus einem ersten Verstärker 11 mit Schwellwert,
einem Rundungsglied 12 und einem zweiten Verstärker 13.
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Das Eingangsregister 4 bewirkt
eine taktgesteuerte Verarbeitung eines am Eingang 2 anliegenden
Binärsignals.
Der Vergleicher 9 prüft,
ob die beiden an seinen Eingängen
anliegenden Signale ungleich sind. Dabei vergleicht er das mit einer
Signum-Funktion beaufschlagte Eingangssignal zum einen verzögert und
zum anderen unverzögert
miteinander. Das Ergebnis dieses Vergleichs wird mit dem eingangsseitigen
Binärsignal
multipliziert.
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Die Verzögerung z–T im
Verzögerungsglied 8 ist
abhängig
von einer Symboldauer T des Binärsignals
einzustellen.
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Der Pfad 11, 12, 13 wird
nur dann aktiv, wenn das Eingangssignal außerhalb vorgebbarer Schranken
liegt und führt
das Signal zurück
in ein Intervall innerhalb der Schranken, damit eine schnellere
Offset-Schätzung
des Binärsignals
möglich
ist.
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Die Schaltung von 1 ermöglicht
eine Kurzzeit-DC-Offset-Schätzung auch
dann, wenn bei einer Kurzzeit-Betrachtung
des Eingangssignals keine Gleichverteilung der Zustände des
Binärsignals vorliegt.
Dies wird dadurch erreicht, daß lediglich
die Symbolwechsel des Binärsignals
detektiert werden. Die Schaltung von 1 bewirkt
demnach eine Extraktion der Bit-Übergänge, das
heißt
der Symbolwechselphasen des Binärsignals,
unabhängig
von der Zeitdauer der jeweiligen Zustände bis zum nächsten Symbolwechsel.
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2 zeigt
die Anwendung der Schaltungsanordnung zur Binärsignalaufbereitung 1 gemäß 1 in einem Rückkopplungspfad 1, 15 einer
Offset-Kompensationsschaltung. Die Offset-Kompensationsschaltung gemäß 2 umfaßt einen Addierknoten 14 mit
einem Eingang und einem Ausgang, die einen Vorwärtspfad eines Regelkreises
bilden. Der Rückkopplungspfad 1, 15 verbindet
den Ausgang des Addiergliedes 14 mit einem weiteren Eingang
desselben in einer negativen Rückführung. Der Rückführungszweig 1, 15 umfaßt die als
Vorfilter arbeitende Schaltungsanordnung 1 gemäß 1 mit einem nachgeschalteten
Schleifenfilter 15, welches einen Integrator mit Sättigung
umfaßt.
Das Schleifenfilter 15 mittelt über die Symbolübergänge.
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Mit der DC-Offset-Schätzung von 1 ist bei der Schaltung
von 2 problemlos eine
schnelle und präzise
Kompensation eines eventuell vorhandenen Gleichanteils im Binärsignal
möglich
mit den Vorteilen der Schaltungsanordnung 1.
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3 zeigt
den Integrator mit Sättigung
eingebettet in einem Schleifenfilter 15 anhand eines Blockschaltbildes
an einem Ausführungsbeispiel.
Ein Eingangsregister 16 ist mit seinem Dateneingang an den
Ausgang 3 des Vorfilters 1 angeschlossen. Der Takteingang
des Registers 16 ist mit dem Takteingang 5 der
Schaltung verbunden. An den Ausgang des Registers 16 ist
eine, ebenfalls taktgesteuerte, Skaliereinheit 17 angeschlossen,
deren Ausgang wiederum an einen Eingang eines Akkumulators 18 angeschlossen
ist, der eine Signalintegration bewirkt. An den Ausgang des Integrators
oder Akkumulators 18 ist ein weiteres Schieberegister 19 angeschlossen,
dessen Ausgang mit einem Steuereingang des Integrators 18 verbunden
ist. Das Schieberegister 19 ist taktgesteuert und hat hierfür einen
Takteingang, der mit dem Takteingang 5 verbunden ist. An
den Ausgang des Registers 19 ist weiterhin ein Fensterkomparator
angeschlossen, der zwei Vergleicher 20, 21 umfaßt mit einer
oberen Grenze +LIM und einer unteren Grenze –LIM. Der Ausgang der Schaltung von 3 ist an den Minus-Eingang
des Addierers 14 von 2 angeschlossen.
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Der Akkumulator 18 integriert über eine
vorgebbare Anzahl von mit der Schaltung 1 ermittelten Bitwechseln.
Die Vergleicher 20, 21 steuern den Integrator 18 an
und verhindern einen Überlauf
oder Unterlauf desselben. Demnach ist eine Sättigungsfunktion realisiert,
die den maximal möglichen
DC-Korrekturwert
auf ein vorgebbares Maximum begrenzt.
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4 zeigt
eine alternative Ausführungsform
der Schaltung 1 von 1 ausgelegt
zu Simulationszwecken. Die Schaltung 1' von 4 entspricht
in Aufbau und Funktionsweise weitgehend der Schaltung von 1 und wird insoweit an dieser Stelle
nicht noch einmal beschrieben. Bei der Ausführungsform gemäß 4 ist die Zeitkonstante
des Verzögerungsgliedes 8 mit
Z–7 festgelegt.
Der Eingang 2' der
Schaltung von 4 ist
ohne Schieberegister ausgebildet. Der Vergleicher 9, der
das unverzögerte
und das verzögerte,
jeweils zunächst
mit einer Signum-Funktion beaufschlagte Eingangssignal auf Ungleichheit
prüft,
ist als Relational-Operator
bezeichnet. Der Multiplizierer 6, der das Produkt aus im Vergleicher 9 ermitteltem
Signal und unmittelbar zugeführtem
Eingangssignal ermittelt, sperrt an seinem Ausgang, wenn kein Symbolwechsel
vorliegt und läßt lediglich
Symbolwechselphasen an den Ausgang durch. Die Verstärkungsfaktoren
der Verstärker 11, 13 im
Signalpfad 11, 12, 13 sind mit K1, K2
bezeichnet. Der eingangsseitige Verstärker 11 verstärkt in Abhängigkeit
von einem im Verstärker
gespeicherten Schwellwert.
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Zu Simulationszwecken weist die Schaltung gemäß 4 zwei Testausgänge 22, 23 auf,
welche am Ausgang des Rundungsgliedes 12 und am Ausgang
des Relational-Operators 9 gebildet sind.
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5 zeigt
einen beispielhaften Signalverlauf eines mit den Schaltungen von 1 bis 4 zu verarbeitenden Binärsignals.
Man erkennt, daß die Signalzustände des
Binärsignals,
die normiert sind auf –1
und +1, unterschiedlich lang sind. Die Zustände sind bei einer solchen
Kurzzeit-Betrachtung
nicht gleichverteilt. Die Symboldauer ist mit T bezeichnet.
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Die Schaltungen von 1 und 4 detektieren
lediglich die Symbolwechsel des Binärsignals, diese Intervalle
sind in der Darstellung von 5 mit einem
Rahmen versehen. Die nicht eingerahmten Intervalle, das sind diejenigen,
in denen das Signal konstant bleibt, bleiben bei den Schaltungen
von 1 und 4 unberücksichtigt und werden demnach nicht
zur Ermittlung des DC-Offsets des Binärsignals herangezogen.
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6 zeigt
einen Schaltplan eines Ausführungsbeispiels
des Schleifenfilters 15 von 2 mit einer
Sättigungsfunktion
zu Simulationszwecken.
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Die Schaltung gemäß 6 hat einen Eingang 3', an den ein
Verstärker 24 mit
einem Verstärkungsfaktor
K4 angeschlossen ist. An den Ausgang des Verstärkers 24 ist ein Testausgang 25 angeschlossen.
Weiterhin ist über
einen Verstärker 26 mit Verstärkungsfaktor
K3 ein weiterer Testausgang 27 gebildet. An den Ausgang
des Verstärkers 26 ist
ein Addierglied 28 angeschlossen, welches über einen Rundungsblock 29 an
den Ausgang 30 der Schaltung gelegt ist.
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Der Ausgang des Verstärkers 24 ist über einen
weiteren Addierbaustein 31 an ein Verzögerungsglied 32 gelegt,
welches eine Verzögerung
um eine Symboldauer bewirkt. Der Ausgang dieses Verzögerungsgliedes 32 ist
ebenfalls auf den Addierer 31 in einer positiven Rückführung gelegt.
Weiterhin ist der Ausgang des Verzögerers 32 über einen
weiteren Verstärker 33 auf
einen Plus-Eingang des Addierers 28 und an einen Testausgang 34 gelegt.
Der Verstärker 33 hat
die Verstärkung
K5. Der Ausgang des Verzögerers 32 ist
weiter an einen Eingang eines Betragsermittlers 35 angeschlossen,
der den Betrag eines Eingangswertes an den Ausgang gibt. An den Ausgang
dieses Blocks mit Betragsfunktion 35 ist ein Limiter 36 angeschlossen,
dessen Ausgang auf einen Multiplizierer 37 gelegt ist.
Der Limiter 36 hat dabei zusätzlich integrierende Funktion.
Ein weiterer Eingang des Multiplizierers 37 ist an den
Ausgang eines Blocks mit Signum-Funktion 38 angeschlossen, dessen
Eingang mit dem Ausgangs des Verzögerungsgliedes 32 verbunden
ist. Der Ausgang des Multiplizierers 37 ist über einen
Verstärker 39 mit
der Verstärkung
K6 in einer negativen Rückführung an
einen Minus-Eingang des Addiergliedes 31 angeschlossen.
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Die Schaltung von 6 zeigt ein Schleifenfilter mit integrierender
Funktion und Tiefpaßeigenschaften,
welches eine Offset-Kompensation eines wie mit 4 vorgefilterten Signals bewirkt.
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Die Funktionsweise des vorliegenden
Prinzips soll nachfolgend anhand mehrerer Simulationsergebnisse
anhand von Schaubildern erläutert
werden, welche mit den Simulationsschaltungen von 4 und 6 gewonnen
wurden. 7 zeigt den
zeitlichen Verlauf von insgesamt fünf Signalen A, B, C, D, E über der
Zeit t. Dabei wurde ein Eingangssignal mit einem Signal-Rausch-Verhältnis, englisch:
signal to noise ratio, SNR, von 500 dB gewählt. Vorliegend repräsentiert
Signal A den DC-Offset-Schätzwert,
wie er am Ausgang von 4 bereitsteht,
Signal B das gemittelte Korrektursignal nach dem Schleifenfilter 15 für die Offset-Korrektur,
Signal C das offsetkompensierte Datensignal sowie die Signale D
und E Testsignale aus dem Offset-Schätzer von 4.
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Anhand des Verlaufs des Signals C
erkennt man deutlich die rasche und erfolgreiche Kompensation des
Gleichanteils des Binärsignals.
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8 zeigt
die Signale A bis E von 7,
jedoch mit einer zeitlich stark vergrößerten Auflösung. Auch hier ist deutlich
der erfolgreiche Regelvorgang zum Ausregeln des Gleichanteils des
Binärsignals ersichtlich.
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9 zeigt
anhand des Verlaufs der Signale A bis E über der Zeit t die Funktion
der Schaltung gemäß vorliegendem
Prinzip für
ein Signal mit einem Signal-Rausch-Abstand von 10 dB. Auch hier
ist, insbesondere anhand des Signalverlaufs des Signals C, welches
das Binärsignal
am Ausgang des Addierers 14 von 2 zeigt, deutlich die erfolgreiche Funktionsweise
der vorliegenden Schaltung sichtbar.
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10 schließlich zeigt
den Verlauf der Signale A, B, C, D, E über der Zeit t für ein Signal-Rausch-Verhältnis von
5 dB.
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- 1
- Schaltungsanordnung
- 2
- Eingang
- 3
- Ausgang
- 4
- Schieberegister
- 5
- Takteingang
- 6
- Multiplizierer
- 7
- Signum-Funktion
- 8
- Verzögerungsglied
- 9
- Vergleicher
auf Ungleichheit
- 10
- Addierglied
- 11
- Verstärker mit
Schwellwert
- 12
- Rundung
- 13
- Verstärker
- 14
- Addierglied
- 15
- Schleifenfilter
mit Integrator und Sättigung
- 16
- Schieberegister
- 17
- Skalierblock
- 18
- Akkumulator/Integrator
- 19
- Schieberegister
- 20
- Vergleicher
mit oberem Schwellwert
- 21
- Vergleicher
mit unterem Schwellwert
- 22
- Testsignalausgang
- 23
- Testsignalausgang
- 24
- Verstärker
- 25
- Testsignalausgang
- 26
- Verstärker
- 27
- Testsignalausgang
- 28
- Addierer
- 29
- Rundungsglied
- 30
- Ausgang
- 31
- Addierer
- 32
- Verzögerer
- 33
- Verstärker
- 34
- Testsignalausgang
- 35
- Betragsermittlung
- 36
- Integrator
mit Limiter
- 37
- Multiplizierer
- 38
- Signum-Funktion
- 39
- Verstärker