DE10239800A1

DE10239800A1 - Phasendigitalisierer

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Publication number: DE10239800A1
Application number: DE10239800A
Authority: DE
Inventors: David C Chu
Original assignee: Agilent Technologies Inc
Current assignee: Agilent Technologies Inc
Priority date: 2001-10-26
Filing date: 2002-08-29
Publication date: 2003-05-15
Anticipated expiration: 2022-08-30
Also published as: US6480126B1; JP2003157142A; DE10239800B4

Abstract

Ein System und ein Verfahren zum Digitalisieren charakteristischer Parameter eines quasi-sinusförmigen analogen Signals von unbekannter Größe, Frequenz und Phasenversatz umfaßt das Digitalisieren des analogen Signals bei einer ersten Abtastrate und erzeugt dadurch eine Mehrzahl von Sätzen von Digitalsignal-Signalverlaufabtastwerten. Aufeinanderfolgende Sätze der Digitalsignal-Signalverlaufabtastwerte werden digital verarbeitet, um fortlaufend aktualisierte digitale charakteristische Parameter zu erzeugen, die ein charakteristisches Verhalten des quasi-sinusförmigen analogen Signals darstellen.

Description

Diese Erfindung bezieht sich allgemein auf Systeme und Verfahren zum Digitalisieren der Phase eines analogen Signals. Diese Erfindung bezieht sich insbesondere auf ein System und ein Verfahren zum fortlaufenden und genauen Digitalisieren des kumulativen Phasenverlaufs eines quasisinusförmigen Signals auf der Basis von Digitalproben seines Signalverlaufs.

Viele bestehende Phasendetektoren sind von ihrer Art her analog und weisen einen begrenzten dynamischen Bereich auf. Im allgemeinen erzeugen solche Phasendetektoren eine Ausgangsspannung, die die Phasendifferenz zwischen zwei Oszillationen anzeigt, die bezüglich ihrer Frequenz nahe beieinander liegen. Die Polarität der Ausgangsspannung zeigt an, welche Oszillation die andere führt. Die Größe der Ausgangsspannung ist tendenziell proportional zu der Phasendifferenz. Der dynamische Bereich solcher Phasendetektoren ist typischerweise auf einen Zyklus in jeder Richtung begrenzt. Für die Phasenerfassung von dynamischen Bereichen, die größer als ein oder zwei Zyklen sind, wird typischerweise eine digitale Phasenerfassung bevorzugt.

Ein herkömmliches Verfahren zum Digitalisieren einer Phase, die einen sehr breiten dynamischen Bereich aufweist, ist in dem US-Patent Nr. 5,663,666 mit dem Titel DIGITAL PHASE DETECTOR von Chu und Sommer beschrieben. Ein solches Verfahren kann nur bei einem Signal verwendet werden, das in einem sehr schmalen Frequenzband arbeitet, beispielsweise 100 ppm (ppm = parts per million = Teile je Million Teile), wie z. B. ein Signal von einem Kristalloszillator.

Ein weiteres herkömmliches Verfahren der Phasendigitalisierung umfaßt das Zeitstempeln der Nulldurchgänge des Signals, wie es in "Phase Digitizing Sharpens Timing Measurements", David Chu, IEEE Spectrum, Juli 1988, S. 28-32, beschrieben ist. Für genaue Ergebnisse umfassen solche Verfahren typischerweise kundenspezifische Zeitdigitalisiererschaltungen, wie sie z. B. in dem US-Patent 5,166,959 mit dem Titel PICOSECOND EVENT TIMER von Chu und Knotts beschrieben sind. Phasendigitalisierungstechniken, die das Zeitstempeln der Nulldurchgänge eines Signals umfassen, sind besser geeignet für agile Signale mit hohen Frequenzen, wo sich Signalfrequenzen radikal und plötzlich ändern können, und viele Nulldurchgänge verfügbar sind, um Zeitstempeldaten zu erzeugen. Ein Nachteil eines solchen Breitbandlösungsansatz ist Rauschen.

Bei einer Interferometeranordnung wird ein Rauschen normalerweise durch fluktuierende Strahlanordnung, Turbulenzen, Photodioden, elektronische Verstärkung und von der Lichtquelle selbst erzeugt. Bei rauschbehafteten Umgebungen können, aufgrund von mehrfachem Auslösen der gleichen Signalflanke unerwartete störende Nulldurchgänge auftreten, was ein katastrophales Versagen bei vorhergehenden Phasendigitalisierungsprozessen bewirkt.

Bei der Metrologie beweglicher Objekte sind die Signale im allgemeinen quasi-sinusförmig und von begrenzter Agilität, aufgrund der physikalischen Trägheit der überwachten Objekte. Die Frequenz ist proportional zu der Geschwindigkeit des überwachten Objekts, und die Phase ist proportional zu dem Abstand der Bewegung. Weil physikalische Objekte nicht unmittelbar von einer Geschwindigkeit zu einer völlig anderen Geschwindigkeit springen können, ändert sich die Frequenz der Signale relativ langsam.

Die Frequenz des Signals kann, obwohl sie sich langsam ändert, einen großen Bereich überqueren, einschließlich sehr niedriger Frequenzen, wo die Anzahl der Nulldurchgänge, die für eine Messung verfügbar sind, auf einem hohen Stand sein kann. Außerdem ist das Auftreten der Nulldurchgänge im allgemeinen uneinheitlich. Diese Uneinheitlichkeit kann zu zusätzlichen Schwierigkeiten beim Sicherstellen des "Datenalters" führen - der Zeit zwischen dem Auftreten eines Ereignisses und der Präsentation der Meßdaten desselben. Diese Faktoren ergeben, daß der Nulldurchgangslösungsansatz keine optimale Technik für eine Phasendigitalisierung für Interferometrie ist.

Es wäre wünschenswert, ein Phasendigitalisierungssystem und -verfahren zu liefern, das zum fortlaufenden Erzeugen von Digitalphasendaten, die die Phase eines analogen Eingangssignals darstellen, eine Digitalsignalverarbeitung verwendet, die nicht die Nachteile der bisherigen Phasendigitalisierungstechniken aufweist.

Es ist die Aufgabe der vorliegenden Erfindung, ein Verfahren zum Digitalisieren charakteristischer Parameter eines quasi-sinusförmigen analogen Signals, ein Phasendigitalisierungssystem und ein Verschiebungsmeßinterferometriesystem mit verbesserten Charakteristika zu schaffen.

Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1, ein System gemäß Anspruch 12 und ein System gemäß Anspruch 30 gelöst.

Eine Form der vorliegenden Erfindung liefert ein Verfahren zum Digitalisieren charakteristischer Parameter eines quasi-sinusförmigen analogen Signals von unbekannter Größe, Frequenz und Phasenversatz. Das analoge Signal wird bei einer ersten Abtastrate digitalisiert, wodurch eine Mehrzahl von Sätzen von Digitalsignal-Signalverlaufabtastwerten erzeugt wird. Aufeinanderfolgende Sätze der Digitalsignal- Signalverlaufabtastwerte werden digital verarbeitet, um fortlaufend aktualisierte digitale charakteristische Parameter zu erzeugen, die ein charakteristisches Verhalten des quasi-sinusförmigen analogen Signals darstellen.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend bezugnehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
Fig. 1 ein Blockdiagramm, das ein herkömmliches Heterodynverschiebungsmeßinterferometersystem zeigt;
Fig. 2 ein elektrisches Blockdiagramm, das ein erstes Ausführungsbeispiel eines Phasendigitalisierers gemäß der vorliegenden Erfindung darstellt;
Fig. 3 ein elektrisches Blockdiagramm, das ein zweites Ausführungsbeispiel eines Phasendigitalisierers gemäß der vorliegenden Erfindung darstellt; und
Fig. 4 ein Flußdiagramm, das ein Ausführungsbeispiel eines Prozesses zum Bestimmen eines Anfangsfrequenzwerts darstellt, um einen Phasendigitalisierungsprozeß zu beginnen.
Bei der folgenden detaillierten Beschreibung der bevorzugten Ausführungsbeispiele wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil derselben bilden, und die durch die Darstellung spezifischer Ausführungsbeispiele gezeigt ist, in denen die Erfindung praktiziert werden kann. Es ist klar, daß andere Ausführungsbeispiele verwendet werden können, und strukturelle oder logische Änderungen durchgeführt werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende detaillierte Beschreibung ist daher nicht in einem begrenzenden Sinne anzusehen, und der Schutzbereich der vorliegenden Erfindung ist durch die angehängten Ansprüche definiert.

I. VERSCHIEBUNGSMESSINTERFEROMETRIESYSTEM

Das Phasendigitalisierungssystem und -verfahren der vorliegenden Erfindung wird in dem Zusammenhang eines Verschiebungsmeßinterferometriesystems erörtert. Die hierin offenbarten Phasendigitalisierungstechniken sind jedoch auch auf jede andere Anwendung anwendbar, bei der es wünschenswert ist, fortlaufend digitale Phasendaten zu erzeugen, die die Phase eines analogen Eingangssignals darstellen.
Ein typisches Verschiebungsmeßinterferometriesystem besteht aus einer frequenzstabilisierten Laserlichtquelle, einer Interferometeroptik und einer Meßelektronik. Bei einer Metrologie auf der Basis von Homodyninterferometrie ist die Phasenverlaufsfunktion Φ(t) direkt proportional zu der Objektverschiebung mit der Zeit, t, normalerweise um den Faktor λ/4. Das heißt, eine Einheitsintervall- (UI-; UI = unit interval) Änderung stellt eine Objektbewegung von einem Viertel der Wellenlänge der Lichtwelle dar. Ein UI stellt einen Zyklus des Lichtinterferenzstreifens oder 2Π rad dar. Bei der Metrologie auf der Basis von Heterodyninterferometrie gibt es zwei Kanäle: einen Doppler-verschoben (Meßkanal) und den anderen nicht verschoben (Referenzkanal). Die Differenz zwischen den beiden Phasenverlaufsfunktionen Φ_R(t) und Φ_M(t) der beiden Kanäle ist proportional zu der Objektverschiebung zu innerhalb einer beliebigen Konstante. Die Phasenverlaufsfunktionen für beide Kanäle erhöhen sich monoton mit der Zeit.
Fig. 1 ist ein Blockdiagramm, das ein herkömmliches Heterodynverschiebungsmeßinterferometersystem 100 zeigt. Das Interferometersystem 100 umfaßt einen Laser 102, ein Interferometer 108, eine Meß- und Verarbeitungselektronik 112 und einen Faseroptikaufnehmer 114. Das Interferometer 108 umfaßt einen stationären Retroreflektor 104, einen polarisierenden Strahlenteiler (PBS; PBS = polarizing beam splitter) 106 und einen beweglichen Retroreflektor 110.
Der Laser 102 erzeugt ein Paar von kollinearen, orthogonal polarisierten optischen Strahlen mit gleicher Intensität und unterschiedlichen Frequenzen F₁ und F₂, die sich in der Frequenz um F_R unterscheiden, die eine Referenzfrequenz ist. Die optischen Strahlen verlaufen durch das Interferometer 108. Der Polarisationsstrahlenteiler 106 reflektiert eine Polarisation des Eingangslichts zu dem stationären Retroreflektor 104, und leitet die andere Polarisation von Licht zu dem beweglichen Retroreflektor 110. Die Retroreflektoren 104 und 110 lenken das Licht zurück zu dem Polarisationsstrahlenteiler 106, wo ein Strahl übertragen wird und der andere Strahl reflektiert wird, so daß die beiden Strahlen wieder kollinear sind. Die lineare Bewegung des beweglichen Retroreflektors 110 führt zu einer entsprechenden Änderung bei der Phasendifferenz zwischen den beiden Strahlen. Die Ausgangsstrahlen von dem Interferometer 108 gehen zu dem Faseroptikaufnehmer 114. In dem Faseroptikaufnehmer 114 werden die Ausgangsstrahlen von dem Interferometer 108 gemischt, und der gemischte Strahl wird mit einer optischen Faser 113 gekoppelt. Der gemischte Strahl wird als Meßsignal bezeichnet, und das Mischen wird durch die folgende Gleichung I dargestellt: Gleichung I Meßsignal = F ₁ ⊗ F₂
wobei:
⊗ eine Mischoperation darstellt; und
die Unterstreichung von F₁ anzeigt, daß das Signal Doppler-verschoben ist.
Die Meß- und Verarbeitungselektronik 112 enthält einen Faseroptikempfänger, der ein elektrisches Meßsignal erzeugt, das dem optischen Meßsignal entspricht. Das Meßsignal weist eine Frequenz auf, die gleich der Referenzfrequenz F_R plus der Doppler-Verschiebungsfrequenz ist: Gleichung II F_M = F_R + nv/λ

wobei:
v die Geschwindigkeit des Interferometerelements ist, dessen Position gemessen wird (das Vorzeichen von v zeigt die Verlaufsrichtung an);
λ die Wellenlänge des Lichts ist, das von dem Laser 102 emittiert wird; und
n gleich 2, 4 usw. ist, abhängig von der Anzahl von Durchgängen, die das Licht durch das Interferometer 108 macht. Bei den Ausführungsbeispielen der vorliegenden Erfindung ist n = 4.
Bei dem Beispielsystem von Fig. 1 erzeugt die Bewegung des Retroreflektors 110 die Doppler-Verschiebung und n ist gleich 2. Der Laser 102 gibt außerdem ein Referenzsignal mit der Referenzfrequenz (F_R) über ein Faseroptikkabel 111 aus, das zu einem Faseroptikempfänger in der Meß- und Verarbeitungselektronik 112 geht. Das Referenzsignal wird durch Mischen der beiden Strahlen von dem Laser 102 (F₁ und F₂) erzeugt, was durch die folgende Gleichung III dargestellt ist: Gleichung III Referenzsignal = F₁ ⊗ F₂
Die Meß- und Verarbeitungselektronik 112 enthält einen Faseroptikempfänger, der ein elektrisches Referenzsignal erzeugt, das dem optischen Referenzsignal entspricht. Das Referenzsignal weist eine Frequenz auf, die gleich der Referenzfrequenz F_R ist.
Die Meß- und Verarbeitungselektronik 112 mißt und akkumuliert die Phasendifferenz zwischen dem Referenzsignal unt dem Meßsignal, und verarbeitet die Differenz, um Positions- und Geschwindigkeitsausgangssignale zu liefern.
Bisherige Verfahren zum Bestimmen und Verarbeiten von Phaseninformationen verwendeten analoge Techniken, oder digitale Techniken, die das Zeitstempeln der Nulldurchgänge des Signals umfaßten, oder Techniken, die von begrenztem Frequenzbereich sind. Ausführungsbeispiele der vorliegenden Erfindung liefern eine effektivere Technik zum Erzeugen digitalisierter Phaseninformationen für Interferometrieanwendungen, wie z. B. diejenige, die in Fig. 1 gezeigt ist, und auch andere Anwendungen, bei denen es wünschenswert ist, Digitalphasendaten zu erzeugen, die die momentane Phase eines analogen Eingangssignals darstellen.
Ein Ausführungsbeispiel der vorliegenden Erfindung ist ein Verfahren zum fortlaufenden und genauen Digitalisieren des Phasenverlaufs eines quasi-sinusförmigen Signals auf der Basis von digitalen Abtastwerten seines Signalverlaufs. Wenn das Signal von einer Doppler-verschobenen Lichtwelle kommt, die von einem beweglichen Objekt reflektiert ist, möglicherweise durch ein Interferometer heruntergemischt, ist die Signalphase direkt proportional zu der Position des Objekts. Daher ist eine fortlaufende Signalphasenüberwachung äquivalent zu einer fortlaufenden Positionsüberwachung des Objekts, und auf einen Bruchteilabschnitt der Lichtwellenlänge genau.
Bei einer Form der Erfindung wird ein quasi-sinusförmiges Signal mit unbekannter und wechselnder Frequenz, Phase und Größe durch einen Analog/Digital-Wandler (ADC; ADC = analog-to-digital converter) bei einer regelmäßigen Rate, die größer ist als zweimal die Bandbreite des Signals, digitalisiert. Die digitalisierten Daten werden in 256- Abtastwerte-Segmenten analysiert. Für jedes 256- Abtastwerte-Segment wird eine "Beste-Anpassung"-Schätzung des Signals der Form V.cos[2π(Freq.1-θ)] geschätzt, wobei i ein Index zum Identifizieren von aufeinanderfolgenden Digitalsignalabtastwerten in einem Segment ist, V eine Größenschätzung darstellt, Freq eine Frequenzschätzung darstellt und θ eine Phasenversatzschätzung darstellt.
Hierin sind zwei Ausführungsbeispiele für Phasendigitalisierung beschrieben. Ein Blockregressionsausführungsbeispiel für die "beste Anpassung" (in Fig. 2 dargestellt) ist einfacher zu implementieren und erfordert keine Datenmultiplikation bei hoher Geschwindigkeit. Bei dem Blockregressionsausführungsbeispiel wird lineares Regressionsverarbeiten an ausgewählte Summen von Digitalsignal- Signalverlaufabtastwerten angelegt. Ein Punktregressionsausführungsbeispiel (in Fig. 3 dargestellt) bietet mathematisch die höchste Genauigkeit im Sinn eines minimalen Fehlerquadrats, verwendet aber zwei digitale Hochgeschwindigkeitsmultiplizierer. Bei dem Punktregressionsausführungsbeispiel wird lineares Regressionsverarbeiten an einzelne Digitalsignal-Signalverlaufabtastwerte angewendet.

II. BLOCKREGRESSIONSPHASENDIGITALISIERUNGSAUSFÜHRUNGSBEISPIEL

Fig. 2 ist ein elektrisches Blockdiagramm, das ein erstes Ausführungsbeispiel eines Phasendigitalisierers 200 gemäß der vorliegenden Erfindung darstellt. Der Phasendigitalisierer 200 verwendet eine Blockregressionstechnik für Phasendigitalisierung in dem stationären Zustand. Eine Phasendigitalisierung für nur einen Kanal (z. B. Messung oder Referenz) ist in Fig. 2 gezeigt. Beide Kanäle in einem heterodynen System arbeiten ähnlich und können auf die gleiche Weise digitalisiert werden.
Der Phasendigitalisierer 200 umfaßt einen Analog/Digital- Wandler (ADC) 202, einen Phasenakkumulator 204, eine Kosinustabelle 206, Arithmetk-Logik-Einheiten (ALUs; ALU = arithmetic logic unit) 208A-208F (zusammen als ALUs 208 bezeichnet), eine Phasenkorrektur- und Frequenzaktualisierungszustandsmaschine 210, eine Sinustabelle 212, Inverter 214 und 216, einen Phasenkorrektur- und Frequenzaktualisierungsverarbeitungsblock 218, einen Zähler 220, ein Latch 222, einen Inverter 224 und Register 226. Bei einem Ausführungsbeispiel sind die in Fig. 2 gezeigten Digitalschaltungen bei einer 80-MHz-Rate synchron getaktet. In Fig. 2 ist die Taktschaltung weggelassen, um die Darstellung der Erfindung zu vereinfachen. Wie es in Fig. 2 gezeigt ist, werden für die Multiplikation von Daten bei 80 MHz keine Hochgeschwindigkeitsmultiplikationsschaltungen verwendet.
Ein 12-Bit-ADC 202 digitalisiert ein wechselstromgekoppeltes Eingangssignal mit unbekannter Größe, Frequenz und Phase bei 80 MHz. Bei alternativen Ausführungsbeispielen können andere Abtastraten verwendet werden. Der Ausgang des ADC 202 wird gleichzeitig durch zwei ALUs 208A und 208B überwacht.
Ein 42-Bit-Phasenakkumulator 204 nähert den Signalphasenverlauf Φ(t_i) des analogen Eingangssignals an, wobei der Index "i" einen Taktzählwert anzeigt. Aufeinanderfolgende t_i werden durch r, die Periode von 80 MHz, getrennt. Die 25 höchstwertigsten Bits des Phasenakkumulators 204 stellen di ganzen Ziffern von UI in Φ(t_i) dar, und die verbleibenden 17 Bits stellen den Bruchteil von UI in Φ(t_i) dar. Der Inkrementwert des Phasenakkumulators 204, Freq, ist die aktuellste Schätzung der Signalfrequenz, ausgedrückt in UI/τ. Ein Anfangskeimwert Freq wird verwendet, um die Phasendigitalisierungsoperation zu beginnen, und wird nachfolgend erörtert.
Die 8 höchstwertigsten Bits der Bruchteilausgabe des Phasenakkumulators 204 werden verwendet, um die Kosinusnachschlagtabelle 206 und die Sinusnachschlagtabelle 212 zu adressieren. Die Nachschlagtabellen 206 und 212 überspannen jeweils eine vollständige Periode in dem 8-Bit-Adreßraum. Es gibt daher 256 Einträge, die eine Periode in jeder Tabelle 206 und 212 überspannen. Jeder Eintrag in den Tabellen 206 und 212 ist 10 Bit breit. Das Ausgangssignal der Kosinustabelle 206 wird der ALU 208C und der ALU 208D präsentiert. Das Ausgangssignal der Sinustabelle 212 wird der ALU 208E und 208F präsentiert.
Die höchstwertigsten zwei Bits des Bruchteilabschnitts des Ausgangssignals des Phasenakkumulators 204 steuern den Betrieb der sechs ALUs 208, aktivieren oder deaktivieren dieselben und weisen die Polarität der Akkumulation für die aktivierten Einheiten zu, wie es in der folgenden Tabelle I gezeigt ist: Tabelle 1
Die logische Steuerung der ALUs 208 wird durch die Verwendung von Invertern 214 und 216 erreicht, die mit den Polaritäts- (SGN-) bzw. den Taktfreigabe- (CE-) Eingängen der sechs ALUs 208 verdrahtet sind. Von den höchstwertigsten beiden Bits des Bruchteilabschnitts des Ausgangssignals des Phasenakkumulators 204 steuert das höchstwertigste Bit die SGN-Eingänge der ALUs 208, und das niedrigstwertigste Bit steuert die CE-Eingänge der ALUs 208.
Bei einem Ausführungsbeispiel werden die digitalisierten Daten von dem ADC 202 in 256-Abtastwerte-Segmenten analysiert. Ein Modulo-256-Zähler 220 ordnet die Ereignisse in jedem 256-Taktsegment sequentiell. Der Zähler 220 ist über den Inverter 224 mit dem Phs(j) Latch 222 gekoppelt und ist außerdem mit den Registern 226 gekoppelt. An dem negativen Übergang des Zählers 220, halb in einem Segment, werden 16 Bits des Ausgangssignals des Phasenakkumulators 204 (6 Bits der ganzen Ziffern von UI und 10 Bits des Bruchteils von UI) durch das Phs(j) Latch 222 zwischengespeichert. Der zwischengespeicherte Wert stellt einen temporären Mittelsegmentwert, Phs(j), dar, der zurückbehalten wird, um an dem Ende des Segments modifiziert zu werden. Der Buchstabe "j" ist ein Index zum Identifizieren von Segmenten.
An dem positiven Übergang des Zählers 220 an dem Ende eines Segments werden die Ausgangssignale der sechs ALUs 208 in sechs Register 226 zwischengespeichert, wobei die vier niedrigstwertigsten Bits ausgelassen werden. Die zwischengespeicherten Werte sind V₁₃, V₂₄, C₁₃, C₂₄, S₁₃ und S₂₄, die den ALUs 208B, 208A, 208D, 208C, 208F bzw. 208E zugeordnet sind. Unmittelbar nachdem die Werte zwischengespeichert sind, werden alle sechs ALUs 208 auf Null zurückgesetzt (die Rücksetzschaltung ist nicht gezeigt), so daß die ALUs 208 bereit sind für das nächste Segment.
Die zwischengespeicherten Werte der sechs ALUs 208 werden durch den Phasenkorrektur- und Frequenzaktualisierungsverarbeitungsblock 218 digital verarbeitet, wie es in den folgenden Gleichungen IV bis IX gezeigt ist: Gleichung IV A = V₁₃.S₂₄-V₂₄.S₁₃ Gleichung V B = -V₁₃.C₂₄+V₂₄.C₁₃
Ein Phasenkorrekturwert θ_cor wird dann idealerweise wie folgt berechnet: Gleichung VI θ_cor = Arkustangens(B/A)/2π

In einem stationären Zustand ist jedoch der Quotient B/A im allgemeinen klein und der Arkustangens (B/A) ist etwa gleich wie B/A. Daher Gleichung VII θ_cor≍ (B/A)/2π

Der Phasenkorrekturwert
θ_cor, der immer viel geringer als S ist, wird bis zu 12 Bits Genauigkeit übertragen.
Der temporäre Mittelsegmentwert Phs(j), der durch das Phs(j)-Latch 222 zwischengespeichert ist, wird nun durch θ_cor wie folgt korrigiert: Gleichung VIII Phs(j) = Phs(j) - θ_corDer korrigierte Phs(j) wird zusammen mit 320 Werten von vergangenen Segmenten, in dem Speicher gespeichert und als gemessene Phasenverlaufswerte exportiert. Ein aktualisierter Frequenzwert, Freq, wird, in einem stationären Zustand, von dem aktuellen Wert Phs(j) und zwei anderen historischen Werten Phs(j-2) und Phs(j-4) abgeleitet, die zwei Segmente bzw. vier Segmente vorher aufgezeichnet wurden. Ein Ausführungsbeispiel der Gleichung für den neuen Stationärzustand Freq ist: Gleichung IX Freq = [2.Phs(j) -3.Phs(j - 2) + Phs( j - 4)]/512
In einer Form der Erfindung ist der Phasenkorrektur- und Frequenzaktualisierungsverarbeitungsblock 218 als ein feldprogrammierbares Gatterarray (FPGA; FPGA = field programmable gate array) implementiert. Bei einem alternativen Ausführungsbeispiel ist der Block 218 als ein DSP-Prozessor implementiert.
Bei einem Ausführungsbeispiel wird, sobald die Berechnung der θ_cor- und Freq-Werte durch den Phasenkorrektur- und Frequenzaktualisierungsverarbeitungsblock abgeschlossen ist, der Inkrementwert des Phasenakkumulators 204 durch die Phasenkorrektur- und Frequenzaktualisierungszustandsmaschine 210 modifiziert auf Freq - θ_cor für einen Taktzyklus, dann Freq für die nächsten 255 Taktzyklen. Der Wert von Freq, der immer nicht größer als S ist, sollte zu einer Präzision von 17 Bits des Bruchteils übertragen werden.
Der obige Prozeß wird dann für das nächste 256-Abtastwert- Segment wiederholt. Während des Prozesses dient das getaktete Ausgangssignal Φ(t_i) des Phasenakkumulators 204 als eine gute digitalisierte Darstellung des Phasenverlaufs des analogen Eingangssignals auf 25 Bits von ganzen Zahlen und 10 Bits von Bruchzahlen.

III. PUNKTREGRESSIONSPHASENDIGITALISIERUNGSAUSFÜHRUNGSBEISPIEL

Fig. 3 ist ein elektrisches Blockdiagramm, das ein zweites Ausführungsbeispiel eines Phasendigitalisierers 300 gemäß der vorliegenden Erfindung darstellt. Der Phasendigitalisierer 300 verwendet eine Punktregressionstechnik für die Phasendigitalisierung in dem stationären Zustand. Wie bei Fig. 2 ist eine Phasendigitalisierung für nur einen Kanal (z. B. Meßkanal oder Referenzkanal) in Fig. 3 gezeigt.
Der Phasendigitalisierer 300 umfaßt einen Analog/Digital- Wandler (ADC) 302, einen digitalen Multiplizierer 304, einen Akkumulator 306, einen Phasenakkumulator 308, eine Sinustabelle 310, einen digitalen Multiplizierer 312, einen Akkumulator 314, eine Phasenkorrektur- und Frequenzaktualisierungszustandsmaschine 316, eine Kosinustabelle 318, eine Sinus²-Tabelle 320, einen Akkumulator 322, eine Kosinus²- Tabelle 324, einen Akkumulator 326, eine Kosinus.Sinus- Tabelle 328, einen Akkumulator 330, einen Phasenkorrektur- und Frequenzaktualisierungsverarbeitungsblock 332, einen Zähler 334, einen Inverter 336, ein Latch 338 und Register 340. Bei einem Ausführungsbeispiel sind die in Fig. 3 gezeigten digitalen Schaltungen synchron bei einer 80-MHz- Rate getaktet. Die Taktschaltung ist in Fig. 3 weggelassen, um die Darstellung der Erfindung zu vereinfachen.
Ein 12-Bit-ADC 302 digitalisiert den Signalverlauf eines wechselstromgekoppelten Eingangssignals mit unbekannter Größe, Frequenz und Phase bei 80 MHz. Bei alternativen Ausführungsbeispielen können andere Abtastraten verwendet werden. Das Ausgangssignal des ADC 302 wird an die digitalen Multiplizierer 304 und 312 geliefert.
Ein 42-Bit-Phasenakkumulator 308 nähert den Signalphasenverlauf Φ(t_i) des analogen Eingangssignals, wobei der Index "i" einen Taktzählwert anzeigt. Nachfolgende t_i werden durch τ getrennt, der Periode von 80 MHz. Die 25 höchstwertigsten Bits des Phasenakkumulators 308 stellen die Anzahl von ganzen Ziffern von UI in Φ(t_i) dar, und die verbleibenden 17 Bits stellen den Bruchteil von UI in Φ(t_i) dar. Der Inkrementwert des Phasenakkumulators 308, Freq, ist die letzte Schätzung der Signalfrequenz, die in UI/τ ausgedrückt ist. Ein Anfangskeimwert Freq wird verwendet, um die Phasendigitalisierungsoperation zu beginnen, und wird nachfolgend erörtert.
Die 8 höchstwertigsten Bits des Bruchteilausgangssignals des Phasenakkumulators 308 werden verwendet, um fünf Nachschlagtabellen zu adressieren (d. h. Sinustabelle 310, Kosinustabelle 318, Sinus²-Tabelle 320, Kosinus²-Tabelle 324 und Kosinus.Sinus-Tabelle 328). Die Nachschlagtabellen 310, 318, 320, 324 und 328 überspannen jeweils eine vollständige Periode in dem 8-Bit-Adreßraum. Es gibt daher 256 Einträge, die eine Periode in jeder Tabelle 310, 318, 320, 324 und 328 überspannen. Jeder Eintrag in den Tabellen 310, 318, 320, 324 und 328 ist 9 Bit breit. Das Ausgangssignal der Sinustabelle 310 wird dem digitalen 9-mal-12 Multiplizierer 304 präsentiert. Der Ausgang der Kosinustabelle 318 wird an dem 9-mal-12 digitalen Multiplizierer 312 präsentiert. Die 12-Bit-Eingangssignale der Multiplizierer 304 und 312 sind mit dem ADC 302 gekoppelt.
Die Ausgangssignale der Multiplizierer 304 und 312 und die Ausgangssignale der Tabellen 320, 324 und 328 werden durch die Akkumulatoren 306, 314, 322, 326 bzw. 330 akkumuliert, die eingestellt sind, um bei jedem Taktimpuls zu inkrementieren.
Bei einem Ausführungsbeispiel werden die digitalisierten Daten von ADC 302 in 256-Abtastwerte-Segmenten analysiert.
Ein Modulo-256-Zähler 334 ordnet die Ereignisse in jedem 256-Taktsegment sequentiell. Der Zähler 334 ist über den Inverter 336 mit dem Phs(j)-Latch 338 gekoppelt, und ist außerdem mit den Registern 340 gekoppelt. An dem negativen Übergang des Zählers 334, halbwegs in ein Segment, sind 16 Bits des Ausgangssignals des Phasenakkumulators 308 (6 Bits der ganzen Ziffern von UI und 10 Bits des Bruchteils von UI) durch das Phs(j)-Latch 338 zwischengespeichert. Der zwischengespeicherte Wert stellt einen temporären Mittelsegmentwert, Phs(j), dar, der zurückgehalten wird, um an dem Ende des Segments modifiziert zu werden. Der Buchstabe "j" ist ein Index zum Identifizieren von Segmenten.
An dem positiven Übergang des Zählers 334 an dem Ende eines Segments werden die Ausgangssignale der Akkumulatoren 306, 314, 322, 326 und 330 in fünf Register 340 zwischengespeichert, wobei die drei niedrigstwertigsten Bits ausgelassen werden. Die zwischengespeicherten Werte sind S_VS, S_VC, S_SS, S_CC und S_CS, die den Akkumulatoren 306, 314, 322, 326 bzw. 330 zugeordnet sind. Unmittelbar nachdem die Werte zwischengespeichert werden, werden alle fünf Akkumulatoren 306, 314, 322, 326 und 330 auf Null zurückgesetzt (Rücksetzschaltung ist nicht gezeigt), so daß die Akkumulatoren bereit sind für das nächste Segment.
Die zwischengespeicherten Werte der fünf Akkumulatoren 306, 314, 322, 326 und 330 werden durch einen Phasenkorrektur- und Frequenzaktualisierungsverarbeitungsblock 332 digital verarbeitet, wie es in den folgenden Gleichungen X bis XV gezeigt ist: Gleichung X A = S_SS.S_VC-S_CS.S_VS Gleichung XI B = -S_CS.S_VC+S_CC.S_VSVon diesem Punkt an ist die Phasendigitalisierungsverarbeitung ähnlich wie die mit Bezugnahme auf Fig. 2 oben beschriebene Technik.
Ein Phasenkorrekturwert θ_cor wird dann idealerweise wie folgt berechnet: Gleichung XII θ_cor = Arkustangens(B/A)/2π

In einer Stationärzustandsbedingung ist der Quotient B/A jedoch im allgemeinen klein und der Arkustangens (B/A) ist etwa gleich wie B/A. Daher ist Gleichung XIII θ_cor ≍ (B / A)/2π
Der Phasenkorrekturwert θ_cor, der immer viel weniger als S ist, sollte zu 12 Bits Genauigkeit übertragen werden.
Der temporäre Mittelsegmentwert Phs(j), der durch das Phs(j)-Latch 338 zwischengespeichert ist, wird nun durch Ocor wie folgt korrigiert: Gleichung XIV Phs(j) = Phs(j)-θ_corDer korrigierte Phs(j) wird zusammen mit 320 Werten von vergangenen Segmenten, gespeichert und als gemessene Phasenwerte exportiert. Ein aktualisierter Frequenzwert, Freq, wird in einem stationären Zustand von dem aktuellen Wert Phs (j) und zwei anderen historischen Werten Phs (j-2) und Phs(j-4) abgeleitet, die zwei bzw. vier Segmente vorher gespeichert wurden. Ein Ausführungsbeispiel der Formel für den neuen Stationärzustand-Freq ist: Gleichung XV Freq = [2.Phs(j)-3.Phs(j-2) + Phs(j-4)]/512
Bei einer Form der Erfindung ist der Phasenkorrektur- und Frequenzaktualisierungsverarbeitungsblock 332 als ein FPGA implementiert. Bei einem alternativen Ausführungsbeispiel ist der Block 332 als ein DSP-Prozessor implementiert.
Sobald bei einem Ausführungsbeispiel die Berechnung von θ_cor- und Freq-Werten durch den Phasenkorrektur- und Frequenzaktualisierungsverarbeitungsblock 332 abgeschlossen ist, wird der Inkrementwert des Phasenakkumulators 308 durch die Phasenkorrektur- und Frequenzaktualisierungszustandsmaschine 316 auf Freq - θ_cor für einen Taktzyklus modifiziert, dann Freq für die nächsten 255 Taktzyklen. Der Wert von Freq, der immer nicht größer als S ist, sollte auf eine Genauigkeit von 17 Bruchbits übertragen werden.
Der obige Prozeß wird dann für die nächsten 256- Abtastwertsegmente wiederholt.
Während des Prozesses dient das getaktete Ausgangssignal Φ(t_i) des Phasenakkumulators 308 als eine gute digitalisierte Annäherung des Phasenverlaufs des analogen Eingangssignals auf 25 Bits von ganzen Zahlen und 10 Bits von Bruchzahlen.

IV. INITIALPHASENDIGITALISIERUNG FÜR BLOCKREGRESSIONS- UND PUNKTREGRESSIONSAUSFÜHRUNGSBEISPIELE

An dem Beginn des Phasendigitalisierungsprozesses ist es wünschenswert, für den Moment einen anfänglichen Freq-Wert zu haben, der weniger als 1/512 von dem wahren (aber unbekannten) Freq-Wert versetzt ist. Ein Ausführungsbeispiel zum Erhalten eines solchen Anfangswerts von Freq ist es, eine digitale Fourier-Transformation auf einem Satz der Digitalsignal-Signalverlaufabtastwerte durchzuführen. Mehrere Segmente werden dann verarbeitet, wie nachfolgend beschrieben, bis der Phasendigitalisierungsprozeß auf die Frequenz des analogen Eingangssignals "verriegelt" (d. h. bis der stationäre Zustand erreicht ist).
A. Anfangsfrequenzwert-(Freq-)Bestimmung
Fig. 4 ist ein Flußdiagramm, das einen Prozeß 400 zum Bestimmen eines anfänglichen Freq-Werts zeigt, um einen Phasendigitalisierungsprozeß zu beginnen. Bei einer Form der Erfindung werden im Schritt 402 unter Verwendung des ADC 202 oder 302 2048 Proben des analogen Eingangssignalverlaufs bei einer Taktrate von 80 MHz genommen. Bei Schritt 404 wird eine digitale Fourier-Transformation (DFT), die herkömmlicherweise durch eine schnelle Fourier- Transformation (FFT) implementiert wird, auf dem Datensatz durchgeführt. Bei Schritt 406 wird in den ersten 1.024 Elementen der Transformation die Zelle identifiziert, die den größten Transformationsmodulus enthält. Der Transformationsmodulus, der für jede Zelle quadriert wird, ist die Summe der Quadrate der realen und imaginären Teile der Zelle. Bei Schritt 408 wird der Wert k/2.048 als der anfängliche Freq-Wert für den Phasenakkumulator 204 oder 308 verwendet, wobei "k" die Zellenzahl der Zelle mit dem größten Transformationsmodulus im Quadrat darstellt. Die Ganzzahl k liegt in dem Bereich von 0 bis 1.023.

B. Anfangsphasendigitalisieren vor dem stationären Zustand

Bei einem Ausführungsbeispiel unterscheidet sich das Verarbeiten der ersten sechs 256-Abtastwertsegmente durch die Phasendigitalisierer 200 und 300 von dem Stationärzustandverarbeiten, wie es in Tabelle II nachfolgend gezeigt ist (bei dem siebten Segment ist der stationäre Zustand erreicht): Tabelle II
Bei einem alternativen Ausführungsbeispiel kann die Funktion (B/A) mit scharfen Begrenzungen bei ±1/4 verwendet werden, um die Arkustangensfunktion zu nähern, die bei den ersten beiden Segmenten verwendet wird. Eine Konvergenz zu der tatsächlichen Signalfrequenz kann unter Verwendung von B/A, und nicht der Arkustangensfunktion, langsamer sein.
V. PHASENDIGITALISIERUNG BEI EINEM HETERODYNINTERFEROMETRIESYSTEM
Wenn das Phasendigitalisiersystem der vorliegenden Erfindung bei einer Metrologie auf der Basis von Heterodyninterferometrie verwendet wird, wird die in Fig. 2 und 3 gezeigte Hardware für die Phasendigitalisierung von einem von zwei Kanälen verwendet: Messung oder Referenz. Bei einem Ausführungsbeispiel wird ein zweiter Satz von Hardware, der im wesentlichen ähnlich ist wie der erste Satz, für die Phasendigitalisierung des zweiten Kanals verwendet. Für den Meßkanal wird das Signal durch die Reflektion von einem beweglichen Objekt Doppler-verschoben. Für den Meßkanal ist das Ausgangssignal des Phasenakkumulators 204 oder 308 Φ_M(t_i), wobei das tiefgestellte Zeichen "M" den Meßkanal anzeigt. Bei dem Referenzkanal ist das Signal nicht Doppler-verschoben. Das Ausgangssignal des Phasenakkumulators 204 oder 308 für den Referenzkanal ist Φ_R(t_i), wobei das tiefergestellte Zeichen "R" den Referenzkanal anzeigt.
Die digitalisierte Verschiebung s(t_i) des beweglichen Objekts zu jedem Zeitpunkt t_i ist durch die Differenz zwischen den beiden Phasenverläufen multipliziert mit einem Viertel der Wellenlänge der Lichtwelle gegeben, auf innerhalb eine beliebige Konstante s(0): Gleichung XVI s(t_i)-s(0) = [φ_M(t_i) - φ_R (t_i)].(λ/4)

A. Signalgrößenschätzung bei einem Blockregressionsausführungsbeispiel

Vorausgesetzt, es gibt eine ausreichende Signalgröße, ist nur eine Phasendigitalisierung notwendig, um eine Verschiebung zu messen. Um einen unerwarteten Signalausfall zu erfassen, ist es wünschenswert, die Größe des Signals zu überwachen. Unter Verwendung des in Fig. 2 gezeigten Ausführungsbeispiels kann die Größe V(j) für das j-te Segment von den sechs Datenwörtern V₂₄, V₁₃, C₂₄, C₁₃, S₂₄ und S₁₃ berechnet werden, die von den ALUs 208 für dieses Segment zwischengespeichert sind, wie es in den folgenden Gleichungen XVII und XVIII gezeigt ist: Gleichung XVII det = C₁₃.S₂₄-C₂₄.S₁₃ Gleichung XVIII V(j) = (A² + B²)^S/det
Die Variablen A und B sind die gleichen, die für Phasendigitalisierung verwendet werden, die folgende sind: Gleichung XIX A = V₁₃.S₂₄-V₂₄.S₁₃ Gleichung XX B = -V₁₃.C₂₄+V₂₄.C₁₃

B. Signalgrößenschätzung bei einem Punktregressionsausführungsbeispiel

Unter Verwendung des in Fig. 3 gezeigten Ausführungsbeispiels kann die Größe V(j) für das j-te Segment von den fünf Datenwörtern S_VS, S_VC, S_SS, S_CC und S_CS berechnet werden, die von den fünf Akkumulatoren 306, 314, 322, 326 und 330 zwischengespeichert sind, wie es in den folgenden Gleichungen XXI und XXII gezeigt ist: Gleichung XXI det = S_CC.S_SS-S_CS.S_CS Gleichung XXII v(j) = (A² + B²)^S/det
Die Variablen A und B sind die gleichen, die für Phasendigitalisierung verwendet werden: Gleichung XXIII A = S_SS.S_VC-S_CS.S_VS Gleichung XXIV B = -S_CS.S_VC + S_CC.S_VS
In dem stationären Zustand wird V(j) gut angenähert durch (A/det), wodurch die Berechnung, falls notwendig, weiter vereinfacht wird.
Ausführungsbeispiele des Phasendigitalisierungssystems und -verfahrens, die hierin beschrieben sind, basieren auf dem Abtasten des Signalverlaufs des Signals bei einer voreingestellten Abtastfrequenz und innerhalb von Beschränkungen unabhängig von der tatsächlichen Signalfrequenz. Die gleiche Anzahl von Datenpunkten wird verwendet, um die Signalphase zu digitalisieren. Es gibt viele weitere Punkte als das Minimum, um das erforderliche Ergebnis zu erzeugen. Die lineare Regression nutzt diese Redundanz, um das vorliegende Rauschen "auszugleichen" und dadurch Präzision zu gewinnen. Weil keine "Entscheidungslogik" (Triggern) verwendet wird, führt eine Rauscherhöhung nur zu einer allmählichen Verschlechterung der Leistungsfähigkeit und nicht zu einem katastrophalen Ergebnis. Ausführungsbeispiele des Verfahrens verwenden nach der Analog-zu-Digital-Umwandlung nur eine Digitalsignalverarbeitung ohne eine Analogschaltungsanordnung.

Claims

1. Verfahren zum Digitalisieren charakteristischer Parameter eines quasi-sinusförmigen analogen Signals von unbekannter Größe, Frequenz und Phasenversatz, wobei das Verfahren folgende Schritte umfaßt:
Digitalisieren (202; 302) des analogen Signals bei einer ersten Abtastrate, wodurch eine Mehrzahl von Sätzen von Digitalsignal-Signalverlaufabtastwerten erzeugt wird; und
digitales Verarbeiten (204-226; 304-340) aufeinanderfolgender Sätze der Digitalsignal- Signalverlaufabtastwerte, um fortlaufend aktualisierte digitale charakteristische Parameter zu erzeugen, die ein charakteristisches Verhalten des quasisinusförmigen analogen Signals repräsentieren.

2. Verfahren gemäß Anspruch 1, bei dem die digitalen charakteristischen Parameter einen kumulativen Phasenverlauf des analogen Signals umfassen.

3. Verfahren gemäß Anspruch 1 oder 2, bei dem die digitalen charakteristischen Parameter eine Phasenversatzkorrektur des analogen Signals umfassen.

4. Verfahren gemäß einem der Ansprüche 1 bis 3, bei dem die digitalen charakteristischen Parameter eine Größenschätzung des analogen Signals umfassen.

5. Verfahren gemäß einem der Ansprüche 1 bis 4, bei dem die digitalen charakteristischen Parameter eine Frequenzschätzung des analogen Signals umfassen.

6. Verfahren gemäß einem der Ansprüche 1 bis 5, bei dem jeder Satz der Digitalsignal-Signalverlaufsabtastwerte 256 Abtastwerte umfaßt.

7. Verfahren gemäß einem der Ansprüche 1 bis 6, bei dem die erste Abtastrate 80 MHz ist.

8. Verfahren gemäß einem der Ansprüche 1 bis 7, bei dem der Schritt des digitalen Verarbeitens (204-226; 304-340) aufeinanderfolgender Sätze folgenden Schritt umfaßt:
Erzeugen einer Beste-Anpassung-Schätzung des analogen Signals für jeden Satz von Digitalsignal- Signalverlaufabtastwerten.

9. Verfahren gemäß Anspruch 8, bei dem die Beste- Anpassung-Schätzung des analogen Signals von der Form V.cos[2π(Freq.1-θ)] ist, wobei i ein Index zum Identifizieren aufeinanderfolgender Digitalsignal- Signalverlaufabtastwerte in einem Satz ist, V eine Größenschätzung darstellt, Freq eine Frequenzschätzung darstellt und θ eine Phasenversatzschätzung darstellt.

10. Verfahren gemäß einem der Ansprüche 1 bis 9, bei dem der Schritt des digitalen Verarbeitens aufeinanderfolgender Sätze auf einer Blockregressionstechnik (200) basiert, wobei eine lineare Regressionsverarbeitung auf ausgewählte Summen von Digitalsignal- Signalverlaufabtastwerten angewendet wird.

11. Verfahren gemäß einem der Ansprüche 1 bis 9, bei dem der Schritt des digitalen Verarbeitens aufeinanderfolgender Sätze auf einer Punktregressionstechnik (300) basiert, wobei eine lineare Regressionsverarbeitung auf einzelne Digitalsignal-Signalverlaufabtastwerte angewendet wird.

12. Phasendigitalisiersystem (200; 300), das folgende Merkmale umfaßt:
einen Analog/Digital-Wandler (202; 302) zum Erzeugen einer Mehrzahl von Segmenten von Digitalsignal- Signalverlaufabtastwerten auf der Basis eines analogen Eingangssignals;
einen Digitalphasenakkumulator (204; 308); und
einen Digitalsignalprozessor (206-226; 304-306, 310-340), der mit dem Analog/Digital-Wandler und mit dem Phasenakkumulator gekoppelt ist, zum digitalen Verarbeiten jedes Segments der Digitalsignal- Signalverlaufabtastwerte zusammen mit dem Ausgangssignal des Phasenakkumulators und fortlaufendes Erzeugen von digitalen Phasendaten, wobei der Digitalsignalprozessor konfiguriert ist, um auf der Basis der Digitalphasendaten Inkrementwerte an den Digitalphasenakkumulator zu liefern, und dadurch bewirkt, daß das Ausgangssignal des Digitalphasenakkumulators eine momentane Phase des analogen Eingangssignals darstellt.

13. Phasendigitalisiersystem gemäß Anspruch 12, bei dem die Digitalphasendaten einen Phasenkorrekturwert umfassen.

14. Phasendigitalisiersystem gemäß Anspruch 12 oder 13, bei dem die Digitalphasendaten einen Frequenzaktualisierungswert umfassen.

15. Phasendigitalisiersystem gemäß einem der Ansprüche 12 bis 14, bei dem die Digitalphasendaten eine Größenschätzung des analogen Eingangssignals umfassen.

16. Phasendigitalisiersystem gemäß einem der Ansprüche 12 bis 15, bei dem jedes Segment von Digitalsignal- Signalverlaufabtastwerten 256 Abtastwerte umfaßt.

17. Phasendigitalisiersystem gemäß einem der Ansprüche 12 bis 16, bei dem der Analog/Digital-Wandler Digitalsignal-Signalverlaufabtastwerte bei 80 MHz erzeugt.

18. Phasendigitalisiersystem gemäß einem der Ansprüche 12 bis 17, bei dem die Digitalphasendaten eine Anfangsfrequenzschätzung des analogen Eingangssignals umfassen, das durch Durchführen einer Fourier- Transformation auf einem Satz der Digitalsignal- Signalverlaufabtastwerte erhalten wird.

19. Phasendigitalisiersystem gemäß einem der Ansprüche 12 bis 18, bei dem der Digitalphasenakkumulator konfiguriert ist, um eine Mehrzahl von Digitalphasenverlaufswerten auf der Basis von aktuellen Frequenzwerten und aktuellen Phasenkorrekturwerten zu erzeugen, wobei jeder Digitalphasenverlaufswert einen Ganzzahlabschnitt und einen Bruchzahlabschnitt umfaßt.

20. Phasendigitalisiersystem gemäß Anspruch 19, bei dem der Digitalsignalprozessor folgende Merkmale umfaßt:
eine Kosinusnachschlagtabelle (206), die mit dem Digitalphasenakkumulator gekoppelt ist, zum Liefern von Kosinuswerten, die dem Bruchteilabschnitt der Digitalphasenverlaufswerte entsprechen;
eine Sinusnachschlagtabelle (212), die mit dem Digitalphasenakkumulator gekoppelt ist, zum Liefern von Sinuswerten, die dem Bruchteilabschnitt der Digitalphasenverlaufswerte entsprechen;
eine erste Mehrzahl von Arithmetik-Logik-Einheiten (ALUs) (208C-208F) zum arithmetischen Verarbeiten der Kosinuswerte und der Sinuswerte, wobei jede ALU in der ersten Mehrzahl konfiguriert ist, um einen Ergebniswert auf der Basis der arithmetischen Verarbeitung auszugeben;
eine zweite Mehrzahl von ALUs (208A-208B), die mit dem Analog/Digital-Wandler zum arithmetischen Verarbeiten der Digitalsignal-Signalverlaufabtastwerte gekoppelt ist, wobei jede ALU in der zweiten Mehrzahl konfiguriert ist, um einen Ergebniswert auf der Basis der arithmetischen Verarbeitung auszugeben; und
wobei der Digitalsignalprozessor konfiguriert ist, um die aktuellen Phasenkorrekturwerte auf der Basis der Ergebniswerte, die durch die erste und die zweite Mehrzahl von ALUs ausgegeben werden, zu erzeugen, und konfiguriert ist, um jeden aktuellen Frequenzwert auf der Basis der aktuellen Digitalphasenwerte und einer Mehrzahl von vergangenen Digitalphasenwerten zu erzeugen.

21. Phasendigitalisiersystem gemäß Anspruch 20, bei dem der Digitalsignalprozessor ferner folgendes Merkmal umfaßt:
eine Mehrzahl von Registern, die zum Speichern der Ergebniswerte mit den ALUs gekoppelt sind.

22. Phasendigitalisiersystem gemäß Anspruch 21, bei dem der Digitalsignalprozessor ferner folgendes Merkmal umfaßt:
ein Latch, das zum Zwischenspeichern eines Digitalphasenverlaufswerts mit dem Phasenakkumulator gekoppelt ist.

23. Phasendigitalisiersystem gemäß Anspruch 22, bei dem der Digitalsignalprozessor ferner folgendes Merkmal umfaßt:
einen Zähler, der mit der Mehrzahl von Registern und dem Latch gekoppelt ist, wobei der Zähler konfiguriert ist, um zu bewirken, daß die Register die Ergebniswerte an dem Ende jedes Segments von Digitalsignal- Signalverlaufabtastwerten speichern, wobei der Zähler konfiguriert ist, um zu bewirken, daß das Latch einen Phasenverlaufswert im wesentlichen in der Nähe der Mitte von jedem Segment von Digitalsignal- Signalverlaufabtastwerten zwischenspeichert.

24. Phasendigitalisiersystem gemäß Anspruch 23, bei dem der Digitalsignalprozessor konfiguriert ist, um jeden aktuellen Digitalphasenwert durch Subtrahieren eines aktuellen Phasenkorrekturwerts von dem zwischengespeicherten Phasenverlaufswert zu erzeugen.

25. Phasendigitalisiersystem gemäß einem der Ansprüche 19 bis 24, bei dem der Digitalsignalprozessor folgende Merkmale umfaßt:
eine erste und eine zweite Mehrzahl von trigonometrischen Nachschlagtabellen (310, 318; 320, 324, 328), die mit dem Phasenakkumulator gekoppelt sind, zum Liefern trigonometrischer Werte, die dem Bruchteilabschnitt der Digitalphasenverlaufswerte entsprechen;
einen ersten digitalen Multiplizierer (304), der mit einer der trigonometrischen Nachschlagtabellen (310) in der ersten Mehrzahl und mit dem Analog/Digital- Wandler gekoppelt ist, wobei der erste digitale Multiplizierer konfiguriert ist, um trigonometrische Werte, die durch die Nachschlagtabelle geliefert werden, mit Digitalsignal-Signalverlaufsabtastwerten, zu multiplizieren, die durch den Analog/Digital-Wandler erzeugt werden, und Ergebniswerte auszugeben;
einen zweiten digitalen Multiplizierer (312), der mit einer der trigonometrischen Nachschlagtabellen (318) in der ersten Mehrzahl und mit dem Analog/Digital- Wandler gekoppelt ist, wobei der zweite digitale Multiplizierer konfiguriert ist, um trigonometrische Werte, die durch die Nachschlagtabelle geliefert werden, mit Digitalsignal-Signalverlaufsabtastwerten zu multiplizieren, die durch den Analog/Digital-Wandler erzeugt werden, und Ergebniswerte auszugeben;
eine erste Mehrzahl von Akkumulatoren (306, 314), die mit dem ersten und dem zweiten digitalen Multiplizierer gekoppelt sind, zum Akkumulieren der Ergebniswerte, die durch die Multiplizierer ausgegeben werden, und zum Ausgeben eines Akkumulationsergebnisses;
eine zweite Mehrzahl von Akkumulatoren (322, 326, 330), die mit der zweiten Mehrzahl von trigonometrischen Nachschlagtabellen zum Akkumulieren der trigonometrischen Werte gekoppelt ist, die durch die zweite Mehrzahl von trigonometrischen Nachschlagtabellen geliefert werden, und zum Ausgeben eines Akkumulationsergebnisses; und
wobei der Digitalsignalprozessor konfiguriert ist, um die aktuellen Phasenkorrekturwerte zu erzeugen, auf der Basis der Akkumulationsergebnisse, die durch die erste und die zweite Mehrzahl von Akkumulatoren ausgegeben werden, und konfiguriert ist, um jeden aktuellen Frequenzwert auf der Basis eines aktuellen Digitalphasenwerts und auf der Basis einer Mehrzahl von vergangenen Digitalphasenwerten zu erzeugen.

26. Phasendigitalisiersystem gemäß Anspruch 25, bei dem der Digitalsignalprozessor ferner folgendes Merkmal umfaßt:
eine Mehrzahl von Registern, die mit der ersten und der zweiten Mehrzahl von Akkumulatoren zum Speichern der Akkumulationsergebnisse gekoppelt ist.

27. Phasendigitalisiersystem gemäß Anspruch 26, bei dem der Digitalsignalprozessor ferner folgendes Merkmal umfaßt:
ein Latch, das mit dem Phasenakkumulator gekoppelt ist, zum Zwischenspeichern eines Digitalphasenverlaufswerts.

28. Phasendigitalisiersystem gemäß Anspruch 27, bei dem der Digitalsignalprozessor ferner folgendes Merkmal umfaßt:
einen Zähler, der mit der Mehrzahl von Registern und mit dem Latch gekoppelt ist, wobei der Zähler konfiguriert ist, um zu bewirken, daß die Register die Akkumulationsergebnisse an dem Ende jedes Segments von Digitalsignal-Signalverlaufsabtastwerten speichern, wobei der Zähler konfiguriert ist, um zu bewirken, daß das Latch einen Phasenverlaufswert im wesentlichen in der Nähe der Mitte von jedem Segment von Digitalsignal-Signalverlaufsabtastwerten zwischenspeichert.

29. Phasendigitalisiersystem gemäß Anspruch 28, bei dem der Digitalsignalprozessor konfiguriert ist, um jeden aktuellen Digitalphasenwert durch Subtrahieren eines aktuellen Phasenkorrekturwerts von dem zwischengespeicherten Phasenverlaufswert zu erzeugen.

30. Verschiebungsmeßinterferometriesystem (100), das folgende Merkmale umfaßt:
eine Lichtquelle (102) zum Erzeugen von zumindest einem Lichtstrahl (F1, F2);
ein Interferometer (108) zum Erzeugen eines optischen Meßsignals auf der Basis des zumindest einen Lichtstrahls;
einen Empfänger (112) zum Empfangen des optischen Meßsignals und eines optischen Referenzsignals, wobei der Empfänger konfiguriert ist, um ein analoges Meßsignal auf der Basis des optischen Meßsignals zu erzeugen, und konfiguriert ist, um ein analoges Referenzsignal auf der Basis des optischen Referenzsignals zu erzeugen;
zumindest einen Analog/Digital-Wandler (202; 302) zum Erzeugen einer Mehrzahl von Sätzen von Digitalmeßsignal-Signalverlaufabtastwerten auf der Basis des analogen Meßsignals, wobei der zumindest eine Analog/Digital-Wandler konfiguriert ist, um eine Mehrzahl von Sätzen von digitalen Referenzsignalabtastwerten auf der Basis des analogen Referenzsignals zu erzeugen; und
zumindest einen Digitalsignalprozessor (204-226; 304-340), der mit dem zumindest einen Analog/Digital- Wandler zum digitalen Verarbeiten jedes Satzes der Digitalmeßsignal-Signalverlaufabtastwerte und der Digitalreferenzsignal-Signalverlaufabtastwerte gekoppelt ist, wobei der zumindest eine Digitalsignalprozessor konfiguriert ist, um Digitalmeßphasendaten zu erzeugen, die eine momentane Phase des Analogmeßsignals darstellen, wobei der zumindest eine Digitalsignalprozessor konfiguriert ist, um Digitalreferenzphasendaten zu erzeugen, die eine momentane Phase des analogen Referenzsignals darstellen.

31. Verschiebungsmeßinterferometriesystem gemäß Anspruch 30, bei dem der Digitalsignalprozessor konfiguriert ist, um Digitalphasendifferenzdaten auf der Basis der Digitalmeßphasendaten und der Digitalreferenzphasendaten zu erzeugen, wobei die Digitalphasendifferenzdaten eine Differenz bei der momentanen Phase des analogen Meßsignals und des analogen Referenzsignals darstellen.

32. Verschiebungsmeßinterferometriesystem gemäß Anspruch 30 oder 31, bei dem die Digitalmeßphasendaten einen Phasenverlauf des analogen Meßsignals darstellen, und bei dem die digitalen Referenzphasendaten einen Phasenverlauf des analogen Referenzsignals darstellen.

33. Verschiebungsmeßinterferometriesystem gemäß einem der Ansprüche 30 bis 32, bei dem die digitale Verarbeitung, die durch den Digitalsignalprozessor durchgeführt wird, auf einer Blockregressionstechnik basiert, wobei eine lineare Regressionsverarbeitung auf Summen der Digitalsignal-Signalverlaufabtastwerte durchgeführt wird.

34. Verschiebungsmeßinterferometriesystem gemäß einem der Ansprüche 30 bis 32, bei dem die digitale Verarbeitung, die durch den Digitalsignalprozessor durchgeführt wird, auf einer Punktregressionstechnik basiert, wobei eine lineare Regressionsverarbeitung auf einzelnen Digitalsignal-Signalverlaufabtastwerten durchgeführt wird.