DE10216605A1

DE10216605A1 - Verfahren und Vorrichtung zur Übertragung eines digitalen Datenwortes

Info

Publication number: DE10216605A1
Application number: DE10216605A
Authority: DE
Inventors: Karim-Thom Taghizadeh-Kaschani
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-04-15
Filing date: 2002-04-15
Publication date: 2003-10-30
Anticipated expiration: 2022-04-16
Also published as: DE10216605B4; US7221713B2; US20040005008A1

Abstract

Die Erfindung betrifft ein Verfahren zur Übertragung eines digitalen Datenwortes (DW) und eine Vorrichtung zur Durchführung des Verfahrens. Das Verfahren sieht folgende Verfahrensschritte vor: DOLLAR A - Umwandeln des Datenwortes (DW) in eine erste serielle differentielle Datenfolge (TData), die im Takt eines Taktsignals (Clock_In) die Informationen wenigstens eines Initialisierungsbits (IB) und der Datenbits des Datenwortes (DW) enthält, DOLLAR A - Umwandeln des Datenwortes (DW) in eine zweite serielle differentielle Datenfolge (/TData), die im Takt des Taktsignals (Clock_In) die Informationen wenigstens eines Initialisierungsbits (IB) und der Datenbits eines durch Invertieren des Datenwortes erhaltenen invertierten Datenwortes (/DW) enthält, DOLLAR A - Übertragen der ersten differentiellen Datenfolge (TData) über einen ersten Datenkanal und Übertragen der zweiten differentiellen Datenfolge (/TData) über einen zweiten Datenkanal.

Description

Die vorliegende Erfindung betrifft ein Verfahren und eine Vorrichtung zur Übertragung eines digitalen Datenwortes.

Grundsätzlich ergeben sich bei einer Datenübertragung mehrere Randbedingungen, die abhängig von den Übertragungsbedingungen unterschiedlich hoch zu gewichten sind. Zum einen muss die Synchronisation von Sender und Empfänger gewährleistet sein, das heißt Anfang und Ende eines übertragenen Datenwortes müssen definiert sein. Abhängig von der Qualität des Übertragungskanals muss dem zu übertragenden Datenwort ferner Redundanz hinzugefügt werden, um Übertragungsfehler zu erkennen und im Idealfall auch korrigieren zu können. Allerdings erhöht das Hinzufügen derartiger Redundanz die Übertragungsbandbreite. Darüber hinaus sollen bei vielen Anwendungen die Kosten der für die Datenübertragung erforderlichen Komponenten, also Sender und Empfänger, möglichst gering sein. Gleiches gilt vielfach auch für die Stromaufnahme dieser Komponenten, die gering sein soll. Schließlich soll eine möglichst hohe Datenübertragungsrate gewährleistet sein.

Ziel der vorliegenden Erfindung ist es, ein Verfahren und eine Vorrichtung zur Übertragung eines Datenwortes zur Verfügung zu stellen, das insbesondere zur Datenübertragung über eine Datenübertragungsstrecke geeignet ist, die ein induktives Kopplungselement bzw. einen Transformator umfasst.

Dieses Ziel wird durch ein Verfahren gemäß der Merkmale des Anspruchs 1 und durch Vorrichtungen gemäß der Merkmale der Ansprüche 6 und 9 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche.

Das erfindungsgemäße Verfahren zur Übertragung eines digitalen Datenwortes einer vorgegebenen Länge umfasst senderseitig das Erzeugen einer ersten seriellen differentiellen Datenfolge aus dem Datenwort, die im Takt eines Taktsignal ein Initialisierungsbit und die Datenbits des Datenwortes enthält, das Erzeugen einer zweiten seriellen differentiellen Datenfolge aus dem Datenwort, die im Takt des Taktsignals ein Initialisierungsbit und die invertierten Datenbits des Datenwortes enthält, sowie das Übertragen der ersten differentiellen Datenfolge über einen ersten Kanal und das Übertragen der zweiten differentiellen Datenfolge über einen zweiten Datenkanal.

Eine differentielle Datenfolge, die auch als Return-To-Zero- Datenfolge (RTZ-Folge) bezeichnet wird, zeichnet sich dadurch aus, dass sie den oberen Signalpegel abhängig von dem zu übertragenden Datenbit nicht während der gesamten Dauer des zu übertragenden Datenbits, sondern nur jeweils kurz annimmt und dann wieder auf den unteren Signalpegel zurückkehrt. Derartige Datenfolgen eignen sich insbesondere zur Übertragung über einen Kanal, der ein induktives Kopplungselement als Übertrager enthält.

Das Initialisierungsbit ist vorzugsweise so gewählt, dass die erste und zweite Datenfolge bei der Übertragung des Initialisierungsbit den oberen Signalpegel annimmt.

Aus den empfängerseitig empfangenen, aus der ersten und zweiten Datenfolge resultierenden Datenfolgen lassen sich in einfacher Weise das übertragene Datenwort und das Taktsignal zurückgewinnen. Der Beginn eines Datenwortes ist jeweils durch das Initialisierungsbit in der ersten und zweiten Datenfolge gekennzeichnet, wobei der Zeitpunkt des Empfangs des Initialisierungsbits der Zeitpunkt ist, zu dem das empfangene Datensymbol der ersten Datenfolge und das empfangene Datensymbol der zweiten Datenfolge denselben Wert, vorzugsweise den oberen Signalpegel, aufweisen. In übrigen Datensymbolen unterscheiden sich die erste und zweite Datenfolge jeweils, weil diese Datensymbole im Fall der ersten Datenfolge den Datenbits des zu übertragenden Datenworts und im Fall der zweiten Datenfolge den invertierten Datenbits des zu übertragenden Datenworts entsprechen.

Das Taktsignal lässt sich auf einfache Weise dadurch zurückgewinnen, dass jedes Datensymbol, bei dem die erste oder zweite empfangene Datenfolge einen oberen Signalpegel aufweist, als Taktimpuls herangezogen wird. Das Taktsignal ist erforderlich, um aus den empfangenen seriellen Datenfolgen das übertragene (parallele) Datenwort zurückzugewinnen. Das Taktsignal gibt beispielsweise den Takt vor, mit dem die empfangenen seriellen Datensymbole in einen Seriell-Parallel- Wandler einlaufen und steuert einen Zähler, nach dessen Maßgabe eine Anzahl in den Wandler eingelaufener Datensymbole, die das Datenwort bilden, auf einmal ausgegeben werden.

Das erfindungsgemäße Verfahren erfüllt wesentliche Anforderungen an ein Übertragungsverfahren über einen Kanal mit einem Transformator als Kopplungselement. Das Verfahren erfordert lediglich zwei Transformatoren und ist deshalb platzsparend und kostengünstig realisierbar. Zur Fehlererkennung wird dem zu übertragenden Datenwort Redundanz hinzugefügt - für ein Datenwort der Längen werden 2.n + 2 Datensymbole übertragen. Diese Redundanz ist allerdings gering genug, um die Stromaufnahme einer das Verfahren implementierenden Sendevorrichtung und einer das Verfahren implementierenden Empfangsvorrichtung gering zu halten. Dem dient auch, dass bei dem erfindungsgemäßen Verfahren auf einen eigenen Übertragungskanal für das Taktsignal verzichtet werden kann. Die Verwendung von vorzugsweise nur einem Initialisierungsbit trägt dem Bestreben Rechnung, das insgesamt übertragene Datenvolumen möglichst gering zu halten.

Das Verfahren ermöglicht auch ein Erkennen von Übertragungsfehlern. Ein insbesondere bei Übertragungsstrecken mit einem induktiven Kopplungselement häufig auftretender Fehler besteht darin, dass dem empfangenen Signal ein Störsignal überlagert ist, das einer dauerhaft übertragenen logischen "1" oder einer dauerhaft übertragenen logischen "0" entspricht. Eine logische "1", die auf beiden Kanälen dauerhaft anliegt, wird als Initialisierungsbit interpretiert und kann durch Vergleich der seit dem letzten Initialisierungsbit eingegangenen Datenbits als Fehler erkannt werden. Eine dauerhafte logische "0" auf beiden Kanälen kann ebenfalls durch einen Vergleich mit den seit dem letzten Initialisierungsbit eingegangenen Datenbits als Fehler erkannt werden.

Zur Realisierung des erfindungsgemäßen Verfahrens gibt es verschiedene Möglichkeiten.

Bei einer Ausführungsform der Erfindung ist vorgesehen, dem Datenwort zunächst ein oder mehrere Initialisierungsbit(s) hinzuzufügen und das daraus resultierende Datenwort anschließend in die erste serielle differentielle Datenfolge zu wandeln. Außerdem wird bei dieser Ausführungsform das Datenwort bitweise invertiert und dem invertierten Datenwort wird ebenfalls wenigstens ein Initialisierungsbit hinzugefügt, wobei das daraus resultierende Datenwort in die zweite serielle differentielle Datenfolge gewandelt wird. Ein Wandler zur Wandlung des Datenwortes in die jeweilige Datenfolge im Takt eines Taktsignals kann beliebig ausgebildet sein.

Bei einer weiteren Ausführungsform ist vorgesehen, aus dem Datenwort im Takt des Taktsignals eine serielle Datenfolge zu bilden und zusätzlich eine Initialisierungsdatenfolge zu bilden, die in regelmäßigen Abstanden wenigstens einen Initialisierungsimpuls aufweist. Die serielle Datenfolge umfasst Informationen der Datenbits des Datenwortes und "Platzhalter" zu den Zeitpunkten, zu denen die Initialisierungsdatenfolge den wenigstens einen Initialisierungsimpuls enthält. Der Platzhalter kann beispielsweise durch Wiederholen eines oder mehrerer Datenbits des Datenwortes gebildet sein. Anschließend werden aus der seriellen Datenfolge und der Initialisierungsdatenfolge die erste und zweite serielle differentielle Datenfolge gebildet.

Die vorliegende Erfindung wird nachfolgend in Ausführungsbeispielen anhand von Figuren näher erläutert. In den Figuren zeigt
Fig. 1 eine schematische Darstellung eines Datenwortes und einer aus dem Datenwort resultierenden ersten und zweiten seriellen differentiellen Datenfolge,
Fig. 2 eine Vorrichtung zur Umsetzung des Datenwortes in die erste und zweite Datenfolge gemäß einer ersten Ausführungsform,
Fig. 3 eine schematische Darstellung eines Übertragungssystems mit einem Sender, der einen Parallel- Seriell-Wandler und einen Codierer aufweist, einem Kanal und einem Empfänger, der einen Decodierer und einen Seriell-Parallel-Wandler aufweist,
Fig. 4 zeitliche Verläufe ausgewählter senderseitig vorkommender Signale,
Fig. 5 zeitliche Verläufe ausgewählter empfängerseitig vorkommender Signale,
Fig. 6 eine schematische Teildarstellung des Übertragungssystems mit senderseitigem Codierer und empfängerseitigem Decodierer,
Fig. 7 eine schematische Darstellung des senderseitigen Parallel-Seriell-Wandler.
Fig. 8 zeitliche Verläufe ausgewählter Signale des Parallel-Seriell-Wandlers,
Fig. 9 schematische Darstellung des empfängerseitigen Seriell-Parallel-Wandlers,
Fig. 10 zeitliche Verläufe ausgewählter Signale des Seriell-Parallel-Wandlers.
In den Figuren bezeichnen, sofern nicht anders angegeben, gleiche Bezugszeichen gleiche Teile und Signale mit gleicher Bedeutung.
Fig. 1 veranschaulicht das erfindungsgemäße Verfahren zur Übertragung eines Datenwortes DW. Das Datenwort DW ist in dem dargestellten Ausführungsbeispiel ein Datenwort der Länge acht Bit. Dieses Datenwort wird in eine erste serielle differentielle Datenfolge TData umgesetzt, welches differentielle Datensymbole im Takt eines Taktsignals Clock_In enthält, wobei diese Datensymbole ein Initialisierungsbit und die Datenbits des Datenwortes DW repräsentieren und das Initialisierungsbit jeweils den Datenbits vorangestellt ist. Der Abstand zwischen zwei aufeinander folgenden Datensymbolen der ersten Datenfolge TData beträgt tclk und entspricht der Taktperiode des Taktsignals Clock_In. Die erste Datenfolge TData ist eine differentielle Datenfolge oder eine RTZ-Datenfolge (RTZ = Return-To-Zero), dass heißt der Wert des jeweiligen Datensymbols wird nicht für die gesamte Taktperiode tclk, sondern in dem Ausführungsbeispiel jeweils nur am Anfang der Taktperiode tclk angenommen.
Eine Zeitdauer tf, die für die Übertragung des Datenwortes DW benötigt wird, beträgt in dem dargestellten Ausführungsbeispiel 9.tclk, da neben den acht Datenbits in dem Beispiel ein Initialisierungsbit IB übertragen wird. Die Werte des Initialisierungsbits IB, das in dem Beispiel einer logischen "1" entspricht, und die Werte der Datenbits sind oberhalb der Datensymbole der ersten Datenfolge TData wiedergegeben.
Das Datenwort DW wird weiterhin in eine zweite serielle differentielle Datenfolge /TData umgewandelt, die ebenfalls in Fig. 1 dargestellt ist. Diese zweite Datenfolge umfasst das Initialisierungsbit IB und Datensymbole, die die invertierten Datenbits des Datenwortes DW repräsentieren. Die Datensymbole der zweiten Datenfolge /TData liegen ebenfalls im Takt des Taktsignals Clock_In vor, wobei der Abstand zwischen zwei aufeinanderfolgenden Datensymbole, bzw. die Taktperiode, tclk ist.
Das erfindungsgemäße Datenübertragungsverfahren, bei welchem ein Datenwort unter Hinzufügung wenigstens eines Initialisierungsbits in eine erste serielle differentielle Datenfolge TData und eine zweite serielle differentielle Datenfolge /TData umgesetzt wird, eignet sich insbesondere zur Übertragung über einen einen Transformator enthaltenden Kanal, wobei die erste Datenfolge TData über einen ersten Datenkanal und die zweite Datenfolge /TData über einen zweiten Datenkanal übertragen wird und wobei beide Kanäle einen Transformator bzw. ein induktives Kopplungselement enthalten können.
Fig. 2 veranschaulicht ein erstes Ausführungsbeispiel einer Vorrichtung, die zur Umsetzung des Datenwortes DW in die erste Datenfolge TData und die zweite Datenfolge /TData geeignet ist. Die Vorrichtung umfasst eine erste Wandlereinheit 1, der das Datenwort DW zugeführt ist und die die erste Datenfolge TData bereitstellt. Die Vorrichtung umfasst weiterhin eine zweite Wandlereinheit 2, der ebenfalls das Datenwort DW zugeführt ist, und die die zweite Datenfolge /TData bereitstellt.
Die erste Wandlereinheit 1 enthält eine Einheit 10, die dem Datenwort DW ein Initialisierungsbit IB hinzufügt und an Ihrem Ausgang ein Datenwort bereitstellt, welches das Initialisierungsbit IB und die Datenbits des Datenwortes DW enthält. Dieses ein Bit mehr als das ursprüngliche Datenwort DW aufweisende Datenwort wird einem Parallel-Seriell-wandler 20 zugeführt, der die erste Datenfolge TData im Takt eines dem Wandler 20 ebenfalls zugeführten Taktsignals Clock_In bereitstellt, wobei der Wandler 20 dazu ausgebildet ist, eine differentielle Datenfolge zu bilden.
Die zweite Wandlereinheit 2 umfasst einen Inverter INV, der an seinem Ausgang ein Datenwort /DW bereitstellt, welches dem bitweise invertierten Datenwort DW entspricht. Dieses invertierte Datenwort /DW ist einer Einheit 12 zugeführt, die dem invertierten Datenwort /DW ein Initialisierungsbit IB hinzufügt, und die an ihrem Ausgang ein Datenwort bereitstellt, welche das ursprüngliche Initialisierungsbit IB und die Datenbits des invertierten Datenwortes /DW enthält. Dieses in der Einheit gebildete Datenwort ist einem Parallel-Seriell- Wandler 22 zugeführt, der aus dem Datenwort mit dem Initialisierungsbit IB und den Datenbits des invertierten Datenwortes /DW die zweite serielle differentielle Datenfolge /TData bildet.
Fig. 3 zeigt schematisch ein Gesamtübertragungssystem mit einem Sender, dem das Datenwort DW zugeführt ist und der die erste und zweite serielle differentielle Datenfolge TData, /TData bereitstellt, mit einem Übertragungskanal, an dessen Ausgang eine aus der ersten Datenfolge TData resultierende empfangene Datenfolge RData und eine aus der zweiten Datenfolge /TData resultierende zweite empfangene Datenfolge /RData zur Verfügung steht. Das Übertragungssystem umfasst des Weiteren einen Empfänger, dem die erste empfangene Datenfolge RData und die zweite empfangene Datenfolge /RData zugeführt sind und der ein Ausgangsdatenwort DW_Out bereitstellt, welches dem senderseitigen Datenwort DW entspricht, wenn die über den Kanal übertragenen Daten nicht verfälscht werden.
Der in Fig. 3 dargestellt Übertragungskanal umfasst vorzugsweise ein erstes induktives Kopplungselement, bzw. einen ersten Transformator, über welches die erste Datenfolge TData übertragen wird und ein zweites induktives Kopplungselement, bzw. einen zweiten Transformator, über welches die zweite Datenfolge /TData übertragen wird.
Senderseitig wird in dem Übertragungssystem gemäß Fig. 3 eine andere Vorgehensweise zur Erzeugung der ersten Datenfolge TData und der zweiten Datenfolge /TData gewählt, als bei der in Fig. 2 dargestellten Vorrichtung wie im Folgenden erläutert wird.
Der Sender umfasst einen Parallel-Seriell-Wandler PS, dem das Datenwort DW bzw. aufeinander folgende Datenwörter DW an einem Eingang In parallel zugeführt sind und der an einem ersten Ausgang eine serielle Datenfolge Data_In und eine Initialisierungsfolge Init_In bereitstellt. Die serielle Datenfolge Data_In, die Initialisierungsdatenfolge Init_In und das Taktsignal Clock_In sind einem Codierer COD zugeführt, der aus diesen Eingangssignalen die erste Datenfolge TData und die zweite Datenfolge /TData bereitstellt. Zeitliche Verläufe des Taktsignals Clock_In, des Initialisierungssignals Init_In, des Datensignals Data_In und der daraus resultierenden ersten und zweiten Datenfolgen TData und /TData sind beispielhaft in Fig. 4 dargestellt.
Das Taktsignal ist in dem Beispiel so gestaltet, dass es überwiegend einen logischen High-Pegel annimmt und periodisch kurzzeitig auf einen Low-Pegel absinkt. Die Taktperiode beträgt tclk. Die Initialisierungsdatenfolge Init_In nimmt periodisch, in dem Beispiel gemäß Fig. 4 jeweils für eine Taktperiode tclk, den Wert einer logischen "1" an. Die Periodendauer des Initialisierungssignals Init_In beträgt tf, entspricht also der Dauer, die für die Übertragung eines Datenwortes einschließlich Initialisierungsbits innerhalb der ersten und zweiten Datenfolge TData, /TData benötigt wird. Der zeitliche Abstand zwischen zwei Impulsen des Initialisierungssignals Init_In ist so gewählt, dass innerhalb dieses Abstands die Datenbits des Datenwortes DW übertragen werden können.
Die aus dem Datenwort gebildete Datenfolge Data_In enthält die einzelnen Datenbits des Datenwortes DW im Takt des Taktsignals, wobei der Wert des aus einem Datenbit resultierenden Datensymbols jeweils für eine Taktperiode beibehalten wird. Das Datensignal Data_In ist damit ein NRTZ-Signal (NRTZ = Non -Return-To-Zero). Neben den Datenbits des Datenwortes DW enthält das Datensignal Data_In vor bzw. nach dem Datenbits jedes Datenwortes DW einen Platzhalter jeweils für die Dauer einer Taktperiode der ein Einfügen des Initialisierungsimpulses ermöglicht.
Das aus dem Initialisierungssignal Init_In und dem Datensignal Data_In gebildete erste serielle differentielle Datensignal TData enthält im Takt des Taktsignals Clock_In ein Datensymbol, das eine logische 1 repräsentiert, wenn das Initialisierungssignal zum jeweiligen Taktzeitpunkt einer logischen 1 entspricht oder wenn das Datensignal zum jeweiligen Taktzeitpunkt einer logischen 1 entspricht. Die Dauer der Datensymbole des Datensignals TData entspricht in dem Beispiel jeweils der Dauer, für welches das Taktsignal den Wert einer logischen "0" annimmt und ist kleiner als die Periodendauer tclk des Taktsignals Clock_In.
Die zweite Datenfolge /TData enthält zu den Zeitpunkten ein Datensymbol, welches einer logischen 1 entspricht, zu denen das Initialisierungssignal Init_In eine logische 1 enthält oder zu den Zeitpunkten, zu denen das Datensignal Data_In eine logische "0" enthält.
Fig. 6 zeigt zunächst im linken Teil des dargestellten Übertragungssystems ein Ausführungsbeispiel eines Codierers COD, der zur Umsetzung der in Fig. 4 dargestellten Datenfolge Data_In, der Initialisierungsfolge Init_In und des Taktsignals Clock_In in die erste Datenfolge TData und die zweite Datenfolge /TData geeignet ist.
Dieser Codierer COD umfasst ein erstes D-Flip-Flop D1, dessen Dateneingang D die Datenfolge Data_In zugeführt ist, und ein zweites D-Flip-Flop D2, dessen Dateneingang D die Initialisierungsfolge Init_In zugeführt ist. Die beiden Flip-Flops D1, D2 sind durch das Taktsignal Clock_In getaktet, das jeweils Takteingängen CLK der Flip-Flops D1, D2 zugeführt ist, wobei die Flip-Flops D1, D2 dazu ausgebildet sind, die an ihren Dateneingängen D anliegenden Daten jeweils mit der fallenden Flanke des Taktsignals Clock_In zu übernehmen. Zur Vermeidung von Laufzeiteffekten ist einem der Flip-Flops D1 das Taktsignal Clock_In mittels eines Verzögerungsgliedes etwas verzögert zugeführt.
Der Codierer COD umfasst NOR-Gatter NOR1, NOR3 die zur Bildung der ersten seriellen differentiellen Datenfolge TData dienen. Die Eingänge des NOR-Gatters NOR1 sind an den Ausgang Q des ersten Flip-Flops D1 und den Ausgang Q des zweiten Flip-Flops D2 angeschlossen. Am Ausgang des NOR-Gatters NOR1 liegt ein Signal an, welches stets den Wert einer logischen "0" annimmt, wenn eines der beiden Signale Data_In oder Init_In den Wert einer logischen "1" annimmt. Das Ausgangssignal des NOR-Gatter NOR1 ist einem Eingang des NOR-Gatters NOR3 zugeführt, wobei einem weiteren Eingang des NOR-Gatter NOR3 das Taktsignal Clock_In zugeführt ist. Am Ausgang des NOR-Gatter NOR3 liegt stets dann ein Signal mit einer logischen "1" an, wenn das Taktsignal den Wert einer logischen "0" annimmt und wenn das Ausgangssignal des NOR-Gatters NOR1 den Wert einer logischen "0" annimmt, bzw. wenn das Datensignal Data_In oder das Initialisierungssignal Init_In den Wert einer logischen "1" annehmen.
Das zweite Datensignal /TData wird entsprechend dem ersten Datensignal TData mittels zweier NOR-Gatter NOR2, NOR4 gebildet, wobei den Eingängen des ersten NOR-Gatters NOR2 das invertierte Ausgangssignal des ersten Flip-Flops D1 und das Ausgangssignal des zweiten Flip-Flops D2 zugeführt ist. Der Ausgang des NOR-Gatter NOR2 ist einem Eingang des NOR-Gatter NOR4 zugeführt, dessen anderem Eingang das Taktsignal Clock_In zugeführt ist. Die zweite Datenfolge /TData weist stets dann den Wert einer logischen "1" auf, wenn das Taktsignal Clock_In den Wert einer logischen "0" annimmt und wenn das Ausgangssignal des NOR-Gatters NOR2 den Wert einer logischen "0" annimmt, bzw. dann, wenn das Initialisierungssignal Init_In den Wert einer logischen "1" oder das Datensignal Data_In den Wert einer logischen 0 annimmt.
Ein Ausführungsbeispiel eines Parallel-Seriell-Wandlers PS gemäß Fig. 3, der die Datenfolge Data_In und die Initialisierungsfolge Init_In aus dem Datenwort Dw und dem Taktsignal bereitstellt, ist in Fig. 7 dargestellt. Dieser dargestellte Parallel-Seriell-Wandler ist zur Verarbeitung von Datenwörtern mit acht Bit geeignet, wobei sich entsprechende Wandler zur Verarbeitung von Datenwörtern mit einer anderen Anzahl von Datenbits in einer für einen Fachmann verständlichen Weise aus dem Ausführungsbeispiel gemäß Fig. 7 herleiten lassen.
Der Parallel-Seriell-Wandler PS umfasst einen BCD-Zähler BCD1, dessen Takteingang CLK das Taktsignal Clock_In zugeführt ist, und der vier Ausgänge Q0, Q1, Q2, Q3 aufweist, wobei die an diesen Ausgängen anliegenden Datenbits eine Zahl in Binärdarstellung repräsentieren, wobei der Ausgang Q0 das niederwertigste Bit und der Ausgang Q3 das höchstwertigste Bit repräsentiert. Der Zählerstand dieses Zählers BCD1 Erhöht sich mit jeder steigenden Flanke des Taktsignals Clock_In um Eins. Den Ausgängen des BCD-Zählers BCD1 ist ein NOR-Gatter NOR7 nachgeschaltet, dessen Eingänge an die Ausgänge des BCD- Zählers BCD1 angeschlossen sind. Am Ausgang des NOR-Gatters NOR7 steht das Initialisierungssignal Init_In zur Verfügung, das nur dann den Wert einer logischen "1" annimmt, wenn alle Ausgänge Q0-Q3 des BCD-Zählers auf "0" sind, also nach dem Rücksetzen des Zählers BCD1.
Der Zähler BCD1 wird abhängig von dem niederwertigsten Bit Q0 und dem höchstwertigen Bit Q3 und abhängig von einem externen Rücksetzsignal /TReset zurückgesetzt. Das niederwertigste Bit Q0 und das höchstwertige Bit Q3 sind einem NAND-Gatter NAND2 zugeführt, dessen Ausgang einem weiteren NAND-Gatter NAND3 zugeführt ist, wobei dem weiteren Eingang dieses NAND- Gatters NAND3 das Rücksetzsignal /TReset zugeführt ist. Das Rücksetzsignal /TReset weist normalerweise den Wert einer logischen "1" bzw. einen High-Pegel auf. Am Ausgang des NAND- Gatters NAND2 liegt eine logische "1" an, wenn das niederwertige Bit Q0 und das höchstwertige Bit Q3 nicht beide den Wert einer logischen "1" annehmen. Nimmt das höchstwertigste Bit Q3 und das niederwertigste Bit Q0 den Wert einer logischen "1" an, so liegt am Ausgang des NAND-Gatters NAND2 eine logische "0" an und der BCD-Zähler BCD1 wird über das NAND-Gatter NAND3 zurückgesetzt. Nach dem Zurücksetzen beginnt der Zähler bei "0" zu zählen und wird wieder zurückgesetzt, sobald das höchstwertige Bit Q3 und das niederwertigste Bit Q0 den Wert "1" annehmen, was dem Dezimalwert 9 entspricht. Der Zähler BCD1 zählt damit getaktet durch das Taktsignal Clock_In stets von 0 bis 9.
Der Parallel-Seriell-Wandler PS umfasst weiterhin ein Register REG1, dem über einen Schmitt-Trigger ST3 die Datenbits des Datenwortes DW parallel zugeführt sind. Das Register kann ebenfalls über das externe Rücksetzsignal /TReset zurückgesetzt werden, wobei ein Rücksetzen dann erfolgt, wenn das Rücksetzsignal /TReset den Wert einer logischen "0" annimmt. Das Register REG1 wird getaktet abhängig vom Ausgangssignal des NAND-Gatters NAND2 geladen, wobei das Register mit einer fallenden Flanke dieses Signals die am Dateneingang D anliegenden Werte übernimmt und am Datenausgang Q einem nachgeschalteten Schieberegister SR1 zur Verfügung stellt. Das Register REG1 übernimmt die am Eingang anliegenden Daten jeweils dann, wenn der Zähler BCD1 bis 9 gezählt hat. Das Taktsignal CLK(Reg) welches das Register REG1 taktet, ist in Fig. 8 dargestellt. Dieses Taktsignal nimmt, - wie erwähnt - den Wert einer logischen "0" an, wenn der BCD-Zähler bis 9 gezählt hat. Da der Zähler dann zurückgesetzt wird, nimmt das Taktsignal CLK(Reg) bereits kurze Zeit später wieder den Wert einer logischen "1" an, wobei sich die Verzögerung aus den Gatterlaufzeiten der NAND-Gatter NAND2, NAND3 und des BCD- Zählers BCD1 ergibt.
Das dem Register REG1 nachgeschaltete Schieberegister wird durch das Taktsignal Clock_In getaktet, wobei das Schieberegister jeweils mit einer steigenden Flanke des Taktsignals einen der gespeicherten Werte als Datensymbol der Datenfolge Data_In am Ausgang Q abgibt. Ein dem Takteingang CLK des Schieberegisters SR1 vorgeschaltetes Verzögerungsglied vermeidet Laufzeiteffekte. Die vom Register REG am Ausgang bereitgestellten Daten werden durch das Schieberegister SR1 abhängig von einem an einem Ladeeingang Load anliegenden Ladesignal übernommen. Dieses Ladesignal ist abhängig von den drei höchstwertigen Bits Q1, Q2, Q3 des BCD-Zählers und nimmt nur dann den Wert einer logischen "1" an, um Daten in das Schieberegister SR1 zu übernehmen, wenn diese drei höchstwertigen Bits "0" sind. Es werden also Daten in das Schieberegister SR1 geladen, nachdem der Zähler zurückgesetzt wurde und nochmals während der nächsten Taktperiode nach dem Zähler bis "1" gezählt hat, das niederwertigste Bit Q0 als auf "1" steht. Dadurch wird das durch das Register REG1 bereitgestellte Datenwort zweimal hintereinander in das Schieberegister SR1 geladen und damit ein Datenbit, in dem Beispiel das Datenbit In0, zweimal hintereinander in der Datenfolge Data_In ausgegeben, wie in Fig. 8 dargestellt ist. Die aus einem Datenwort DW der Länge acht Bit erzeugte Datenfolge umfasst damit neuen Datensymbole, wobei eines der Datenbit des Datenwortes zweimal hintereinander ausgegeben wird, um dadurch einen Platzhalter für das Initialisierungsbit in der im Codierer erzeugten ersten bzw. zweiten Datenfolge zu schaffen.
Fig. 3 zeigt im rechten Teil weiterhin einen Empfänger zur Umwandlung einer ersten empfangenen Datenfolge RData und einer zweiten empfangenen Datenfolge /RData in ein Datenwort DW_Out, welches dem senderseitigen Datenwort DW entspricht, wenn der Kanal idealer Weise störungsfrei ist.
Der Empfänger umfasst bei dem in Fig. 3 dargestellten Ausführungsbeispiel einen Decodierer DEC, der aus der ersten und zweiten empfangenen Datenfolge RData, /RData eine Ausgangsdatenfolge Data_Out, eine Ausgangsinitialisierungsdatenfolge Init_Out und ein Ausgangstaktsignal Clock_Out bereitstellt, wobei diese Signale einem Seriell-Parallel-Wandler SP zugeführt sind, der daraus das Datenwort DW_Out bereitstellt.
Die grundsätzliche Funktionsweise des Decodierers wird aus den in Fig. 5 beispielhaft dargestellten Verläufen eines empfangenen ersten und zweiten Datensignals RData, /RData, der erzeugten Ausgangsdatenfolge Data_Out, der erzeugten Initialisierungsdatenfolge /Init_Out und des erzeugten Taktsignals Clock_Out deutlich. In dem Beispiel gemäß Fig. 5 ist angenommen, dass die Übertragung über den Kanal störungsfrei erfolgt, so dass das erste empfangene Datensignal RData dem ersten Datensignal TData und das zweite empfangene Datensignal /RData dem zweiten Datensignal /TData entspricht.
Das Ausgangsdatensignal Data_Out entspricht dem empfangenen Datensignal RData, die Initialisierungsdatenfolge /Init_Out weist überwiegend den Pegel einer logischen "1" auf und nimmt nur dann den Pegel einer logischen "0" an, wenn sowohl das erste empfangene Datensignal RData als auch das zweite empfangene Datensignal /RData eine logische "1" aufweisen. Das Taktsignal Clock_Out nimmt stets dann den Pegel einer logischen "0" an, wenn entweder das erste empfangene Datensignal RData oder das zweite empfangene Datensignal /RData den Pegel einer logischen "1" annehmen.
Im rechten Teil von Fig. 6 ist ein Ausführungsbeispiel eines Decodierers, der die genannt Funktion erfüllt, dargestellt. Dieser Decodierer enthält einen ersten und zweiten Schmitt- Trigger ST1, ST2 die jeweils eine Schwellwertentscheidung durchführen, wobei dem ersten Schmitt-Trigger ST1 das erste empfangene Datensignal RData und dem zweiten Schmitt-Trigger ST2 das zweite empfangene Datensignal /RData zugeführt ist. Am Ausgang des ersten Schmitt-Triggers ST1 steht die Ausgangsdatenfolge Data_Out zur Verfügung. Die Ausgangssignale der beiden Schmitt-Trigger ST1, ST2 sind weiterhin einem NOR- Gatter NOR5 zugeführt, an dessen Ausgang das Taktsignal Clock_Out zur Verfügung steht, und die Ausgangssignale der beiden Schmitt-Trigger ST1, ST2 sind einem NAND-Gatter NAND1 zugeführt, an dessen Ausgang das Initialisierungssignal /Init_Out zur Verfügung steht.
Ein Ausführungsbeispiel eines Seriell-Parallel-Wandlers SP gemäß Fig. 3 ist in Fig. 9 dargestellt. Zeitverläufe ausgewählter Signale des Wandlers gemäß Fig. 9 sind in Fig. 10 dargestellt.
Der Seriell-Parallel-Wandler umfasst einen BCD-Zähler BCD2, der nach Maßgabe des empfängerseitig ermittelten Taktsignals Clock_Out getaktet wird und dessen Zählerstand sich mit der negativen Flanke des Taktsignals Clock_Out erhöht. Der Zähler wird zurückgesetzt nach Maßgabe des empfängerseitig erzeugten Initialisierungssignals /Init_Out bzw. nach Maßgabe eines externen Rücksetzsignals /RReset. Diese beiden Signale sind einem NAND-Gatter NAND4 zugeführt, wobei unabhängig vom externen Rücksetzsignal /RReset der Zähler BCD2 immer dann zurückgesetzt wird, wenn das empfängerseitige Initialisierungssignal /Init_Out den Wert einer logischen "0" annimmt.
Die Datensymbole des ausgangsseitigen Datensignals Data_Out werden im Takt des ausgangsseitigen Taktsignals Clock_Out einem Schieberegister SR2 zugeführt, dass stets gleichzeitig mit dem BCD-Zähler abhängig von dem empfängerseitigen Initialisierungssignal /Init_Out oder dem externen Rücksetzsignal /RReset zurückgesetzt wird.
Die Zeitpunkte, zu denen das empfängerseitige Initialisierungssignal /Init_Out den Wert einer logischen "0" annimmt und den Zähler BCD2 und das Schieberegister SR2 zurücksetzt, entsprechen den Zeitpunkten, zu denen das senderseitige Initialisierungssignal den Wert einer logischen Wert "1" annimmt, und signalisieren damit den Beginn einer Folge von Datensymbolen, die nach Maßgabe des Taktsignals Clock_Out in das Schieberegister SR2 eingelesen werden. Die am Ausgang des Schieberegisters SR2 anliegende Daten werden getaktet in ein Register REG2 übernommen, wobei dieses Register REG2 abhängig von dem Zählerstand des Zählers BCD2 und dem Initialisierungssignal /Init_Out getaktet wird. Das in Fig. 10 dargestellt Taktsignal /CLK(Reg) dieses Registers REG2 nimmt überwiegend den Wert einer logischen "1" an und sinkt nur dann auf den Wert einer logischen "0" ab, wenn die niederwertigsten Bits Q0, Q1, Q2 des Zählers BCD2 "0" sind, wenn das höchstwertige Bit Q3 des BCD-Zählers BCD2 "1" ist und wenn das Initialisierungssignal /Init_Out den Wert einer logischen "0" annimmt. Das Register REG2 übernimmt dann mit der fallenden Flanke dieses Taktsignals die Datenbits des Schieberegisters SR2. Das Taktsignal /CLK(Reg) des Registers REG2 nimmt dann wieder den Wert einer logischen "1" an, nachdem der Zähler BCD2 zurückgesetzt wird. Die Verzögerungszeit, für welche dieses Taktsignal vor dem Rücksetzen des Zähler BCD2 auf dem Pegel einer logischen "0" bleibt, ergibt sich aus den Gatterlaufzeiten und der Verzögerungszeit beim Rücksetzen des Zählers BCD2.
Die anhand der Fig. 3 bis 10 erläuterten Vorrichtungen zur Durchführung des erfindungsgemäßen Verfahrens sind lediglich als Beispiel zu verstehen. Selbstverständlich sind beliebige weitere Vorrichtungen zur Durchführung des erfindungsgemäßen Verfahrens geeignet, dessen wesentlicher Gedanke es ist, ein Datenwort in zwei serielle differentielle Datenfolgen umzuwandeln, wobei eine Datenfolge die Datenbits des Datenwortes invertiert enthält, und wobei die Datenbits bzw. die invertierten Datenbits des Datenwortes in der seriellen Datenfolge jeweils durch Initialisierungsbits begrenzt sind, und die beiden Datenfolgen über getrennte Kanäle zu übertragen werden. Bezugszeichenliste /DW invertiertes Datenwort
/TData zweite serielle differentielle Datenfolge
Clock_In Taktsignal
Clock_Out Ausgangstaktsignal
COD Codierer
D1, D2 D-Flip-Flops
Data_In serielle Datenfolge
Data_Out serielle Ausgangsdatenfolge
DEC Decodierer
DW Datenwort
DW_Out Ausgangsdatenwort
IB Initialisierungsbit
Init_In Initialisierungsdatenfolge
Init_Out Ausgangs-Initialisierungsdatenfolge
INV1 Inverter
NAND1-NAND5 NAND-Gatter
NOR1-NOR9 NOR-Gatter
PS Parallel-Seriell-Wandler
REG1, REG2 Register
SP Seriell-Parallel-Wandler
SR1, SR2 Schieberegister
tclk Taktperiode
TData erste serielle differentielle Datenfolge
tf Periode eines übertragenen Datenwortes

Claims

1. Verfahren zur Übertragung eines digitalen Datenwortes (DW) das senderseitig folgende Verfahrensschritte umfasst:

- Umwandeln des Datenwortes (DW) in eine erste serielle differentielle Datenfolge (TData), die im Takt eines Taktsignal (Clock_In) die Informationen wenigstens eines Initialisierungsbits (IB) und der Datenbits des Datenwortes (DW) enthält,

- Umwandeln des Datenwortes (DW) in eine zweite serielle differentielle Datenfolge (/TData), die im Takt des Taktsignals (Clock_In) die Informationen wenigstens eines Initialisierungsbits (IB) und der Datenbits eines durch Invertieren des Datenwortes erhaltenen invertierten Datenwortes (/DW) enthält,

- Übertragen der ersten differentiellen Datenfolge (TData) über einen ersten Datenkanal und Übertragen der zweiten differentiellen Datenfolge (/TData) über einen zweiten Datenkanal.

2. Verfahren nach Anspruch 1, das empfängerseitig folgende Verfahrensschritte umfasst:

- Ermitteln eines Taktsignals (Clock_Out) aus einer aus der ersten Datenfolge (TData) resultierenden ersten Empfangsdatenfolge (RData) am Ausgang des ersten Datenkanals und aus einer aus der zweiten Datenfolge (/TData) resultierenden Empfangsdatenfolge (/RData) am Ausgang des zweiten Datenkanals,

- Ermitteln eines Datenwortes (DWOut) aus der ersten Empfangsdatenfolge (RData) und der zweiten Empfangsdatenfolge (/RData).

3. Verfahren nach Anspruch 1 oder 2, bei dem das wenigstens eine Initialisierungsbit (IB) zu dem Datenwort (DW) hinzugefügt und das resultierende Datenwort (IB + DW) in die erste Datenfolge (TData) umgesetzt wird und bei dem das wenigstens eine Initialisierungsbit (IB) zu dem invertierten Datenwort (/DW) hinzugefügt und das resultierende Datenwort (IB + DW) in die zweite Datenfolge (/TData) umgesetzt wird.

4. Verfahren nach Anspruch 1 oder 2, bei dem das Datenwort in eine serielle Datenfolge (Data_In) im Takt des Taktsignals (Clock_In) umgesetzt wird und bei dem eine das wenigstens eine Initialisierungsbit (IB) enthaltende serielle Initialisierungsdatenfolge (Init_In) gebildet wird, wobei aus der seriellen Datenfolge (Data_In) und der Initialisierungsdatenfolge (Init_In) die erste und zweite Datenfolge (TData, /TData) gebildet werden.

5. Verfahren nach Anspruch 4, bei dem die Anzahl der Datenbits der seriellen Datenfolge (Data_In) der Anzahl der Datenbits des Datenwortes (DW) plus der Anzahl der Initialisierungsbits (IB) entspricht, wobei wenigstens eines der Datenbits des Datenwortes (DW) wiederholt vorkommt, wobei an die Stelle wiederholter Datenbits in der seriellen Datenfolge (Data_In) das wenigstens eine Initialisierungsbit (IB) in der ersten und zweiten seriellen Datenfolge (TData, /TData) tritt.

6. Vorrichtung zur Übertragung eines Datenwortes, die folgende Merkmale aufweist:

- einen Dateneingang zur Zuführung eines Datenwortes (DW),

- einen Takteingang zur Zuführung eines Taktsignals (Clock_In),

- eine Wandlereinheit (1, 2; PS, COD), die das Datenwort (DW) in eine erste serielle differentielle Datenfolge (TData), die im Takt eines Taktsignal (Clock_In) die Informationen wenigstens eines Initialisierungsbits (IB) und der Datenbits des Datenwortes (DW) enthält, und in eine zweite serielle differentielle Datenfolge (/TData), die im Takt des Taktsignals (Clock_In) die Informationen wenigstens eines Initialisierungsbits (IB) und der Datenbits des durch Invertieren des Datenwortes (DW) erhaltenen invertierten Datenwortes (/DW) enthält, wandelt,
einen ersten Signalausgang, an dem die erste serielle Datenfolge (TData) zur Verfügung steht,
einen zweiten Signalausgang, an dem die zweite serielle Datenfolge (/TData) zur Verfügung steht.

7. Vorrichtung nach Anspruch 6, die eine erste Wandlereinheit (1) für die erste Datenfolge (TData) und eine zweite Wandlereinheit (2) für die zweite Datenfolge (/TData) aufweist, wobei die erste Wandlereinheit (1) eine Einheit (10) zum Hinzufügen wenigstens eines Initialisierungsbit (IB) zu dem Datenwort (DW) und einen Parallel-Seriell-Wandler (20) zur Umwandlung des Datenwortes mit dem Initialisierungsbit (IB) in die erste Datenfolge (TData) umfasst, und wobei die zweite Wandlereinheit (2) einen Invertierer (INV) zur Bereitstellung eines durch bitweises Invertieren aus dem Datenwort (DW) erhaltenen invertierten Datenwortes (/DW,) eine Einheit (12) zum Hinzufügen wenigstens eines Initialisierungsbit (IB) zu dem invertierten Datenwort (/DW) und einen Parallel-Seriell- Wandler (22) zur Umwandlung des Datenwortes (DW) mit dem Initialisierungsbit (IB) in die zweite Datenfolge (/TData) umfasst.

8. Vorrichtung nach Anspruch 6, die folgende Merkmale aufweist:

- eine Parallel-Seriell-Wandlereinheit (PS), der das Datenwort (DW) und das Taktsignal (Clock_In) zugeführt sind und die das Datenwort in eine serielle Datenfolge (Data_In) im Takt des Taktsignals (Clock_In) umwandelt und die eine das wenigstens eine Initialisierungsbit (IB) enthaltende serielle Initialisierungsdatenfolge (Init_In) bereitstellt,

- einen der Parallel-Seriell-Wandlereinheit (PS) nachgeschalteten Codierer (COD), der aus der seriellen Datenfolge (Data_In) und der Initialisierungsdatenfolge (Init_In) die erste und zweite Datenfolge (TData, /TData) bereitstellt.

9. Vorrichtung zur Gewinnung eines Datenwortes (DW_Out) aus einer empfangenen ersten seriellen differentiellen Datenfolge (RData) die im Takt eines Taktsignals (Clock_Out) die Informationen wenigstens eines Initialisierungsbits (IB) und der Datenbits eines Datenwortes (DW) enthält, und aus einer empfangenen zweiten seriellen differentiellen Datenfolge (/TData), die im Takt des Taktsignals (Clock_Out) die Informationen wenigstens eines Initialisierungsbits (IB) und der Datenbits eines durch Invertieren des Datenwortes erhaltenen invertierten Datenwortes (/DW) enthält, wobei die Vorrichtung folgende Merkmale aufweist:

- einen Decodierer, dem die erste serielle Datenfolge (RData) und die zweite serielle Datenfolge (/RData) zugeführt sind und der ein Taktsignal (Clock_Out), eine serielle Ausgangsdatenfolge (Data_Out) und eine Initialisierungsdatenfolge (/Init_Out) bereitstellt,

- einen Seriell-Parallel-Wandler (SP), dem das Taktsignal (Clock_Out), die serielle Ausgangsdatenfolge (Data_Out) und eine Initialisierungsdatenfolge (/Init_Out) zugeführt sind und der ein Ausgangsdatenwort (DW_Out) bereitstellt.

10. Vorrichtung nach Anspruch 9, bei der der Decodierer (DEC) die serielle Datenfolge (Data_Out) aus der ersten empfangenen seriellen Datenfolge (RData) und die Initialisierungsdatenfolge (/Init_Out) sowie das Taktsignal (Clock_Out) aus der ersten empfangenen seriellen Datenfolge (RData) und der zweiten empfangenen seriellen Datenfolge (/RData) bildet.

11. Vorrichtung nach Anspruch 9, bei dem der Decodierer (DEC) die Initialisierungsdatenfolge (/Init_Out) mittels einer NAND-Verknüpfung und das Taktsignal mittels einer NOR- Verknüpfung aus der der ersten empfangenen seriellen Datenfolge (RData) und der zweiten empfangenen seriellen Datenfolge (/RData) bildet.