DE10207283B4

DE10207283B4 - Integrated Services Digital Network (ISDN)- Nebenstellenanlage, befähigt, einen Synchronisationstaktgeber automatisch zu wählen

Info

Publication number: DE10207283B4
Application number: DE2002107283
Authority: DE
Inventors: Tu-Yiin Chang
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2002-02-21
Filing date: 2002-02-21
Publication date: 2005-07-07
Anticipated expiration: 2022-02-22
Also published as: DE10207283A1

Abstract

ISDN (Integrated Services Digital Network)-Nebenstellenanlage, die befähigt ist, automatisch einen Synchronisationstaktgeber zu wählen, aufweisend:
eine Mehrzahl an Prioritäts-Auswahlschaltungen, die miteinander in einer Prioritätsverkettungsschaltweise gekoppelt sind zum Aussenden eines Rahmensynchrontakt-Ausgabesignals und eines Datentakt-Ausgabesignals;
eine Mehrzahl von Fernnetz-Chips, die mit einer Netzabschlusseinheit über eine Fernnetz-Schnittstelle verbunden ist und ferner mit einer Fernsprechvermittlungsstelle über die Netzabschlusseinheit zum Empfangen des Rahmensynchrontakt-Ausgabesignals und des Datentakt-Ausgabesignals verbunden ist; und
eine Mehrzahl von Teilnehmer-Chips (18), die mit einem Endgerät über eine Teilnehmerschnittstelle zum Empfangen des Rahmensynchrontakt-Ausgabesignals und des Datentakt-Ausgabekennzeichnungssignals verbunden ist, dadurch gekennzeichnet, dass jede Prioritäts-Auswahlschaltung der Prioritäts-Auswahlschaltungen aufweist:
ein erstes NICHT-Gatter (420), das einen Eingangsanschluss an dem ersten NICHT-Gatter (420) aufweist, auf den ein Aktiv-Pegel einer Schicht 1 eines des LT-T-Chips (16) aufgeschaltet wird, und einen Ausgangsanschluss des ersten NICHT-Gatters (420) aufweist;
ein zweites NICHT-Gatter (422), das einen Eingangsanschluss des zweiten NICHT-Gatters (422) aufweist, auf das ein Berechtigungspegel-Signal aufgeschaltet wird, und...

Description

Die Erfindung betrifft allgemein eine ISDN-Nebenstellenanlage, die befähigt ist, einen Synchronisationstaktgeber zu wählen, ein Verfahren zum Wählen des Synchronisationstaktgebers und ein Steuerverfahren für die digitale Phasenregelschleife (PLL). Insbesondere betrifft die Erfindung eine ISDN-Nebenstellenanlage, die befähigt ist, einen Synchronisationstaktgeber automatisch zu wählen, ein Verfahren zum Wählen des Synchronisationstaktgebers und ein Steuerverfahren für die digitale Phasenregelschleife.

DE 689 08 844 T2 offenbart eine Synchronisationsanordnung für eine an ein ISDN-Netz angeschlossene digitale Nebenstellenanlage, die Fernnetzschaltungen, Teilnehmer-Schaltungen und Prioritäts-Auswahlschaltungen aufweist.

Das Dokument DE 691 29 247 T2 offenbart ein digitales Übertragungsgerät, das Verbindungsmittel, eine Vermittlungseinrichtung, Auswahlmittel und Versorgungsmittel umfasst.

Die Offenlegungsschrift DE 44 46 511 A1 offenbart ein digitales Übertragungssystem, das Netzelemente mit Schnittstelleneinrichtungen und ein Übertragungsmedium enthält, wobei die Schnittstelleneinrichtungen eines Netzelements in zwei Klassen eingeteilt sind, so dass eine Synchronisierungshierarchie festgelegt ist.

Die Offenlegungsschrift DE 198 02 876 A1 offenbart eine Telekommunikationsanlage, die eine externe ISDN-Schnittstelle, eine interne ISDN-Schnittstelle und eine Baugruppe zur Erzeugung eines Taktsignals aufweist.

1 zeigt eine herkömmliche ISDN-Nebenstellenanlage (IC Produktbezeichnung Siemens PEB 2055, zu entnehmen dem Benutzerhandbuch 02.97 Seite 235, 82), abgekürzt mit ISDN PBX. Die ISDN PBX weist N Fernnetz (LT-T)-Chips 16 und L Teilnehmer(LT-S)-Chips 18 auf, wobei N eine positive ganze Zahl ist. Die N LT-T-Chips 16 sind über deren Fernnetz(abgekürzt mit T)-Schnittstellen mit N Netzabschlusseinheiten 1 (abgekürzt mit NT1) gekoppelt und ferner über die N NT1 mit der Fernsprechvermittlungsstelle (abgekürzt mit CO), wobei die M LT-S Chips 18 mit dem Endgerät (abgekürzt mit TE) über die Teilnehmer(abgekürzt mit S)-Schnittstelle verbunden sind. Bei der ISDN PBX ist wesentlich, dass sie einen Taktgeber aufweist, der synchron mit der Fernsprechvermittlungsstelle ist. Daher ist ein wichtiger Aspekt, den Taktgeber schnell und automatisch zu wählen, der synchron mit der Fernsprechvermittlungsstelle ist.

Ein stabiler Freilauftakt muss der ISDN PBX bereitgestellt werden, wenn keine externe Leitung gerufen und verwendet wird. Wenn eine der externen Leitungen gerufen und verwendet wird, wird die Schicht 1 von einem der N LT-T Chips 16 aktiviert, so dass ein Takt erzeugt wird, der synchron mit der Fernsprechvermittlungsstelle ist. Dieser wird Taktimpuls (abgekürzt mit CP) und eine aktive Schicht 1 (abgekürzt mit ACTL1) von der Taktwiederherstellungsschaltung genannt. Der CP wird als Referenztakt der ISDN PBX verwendet. In 1 wird ein generischer Schaltkreis-Schnittstellen(abgekürzt mit GCI)-Bus des Nicht-Endgeräte-Modus(8)-Kanals als Systembus verwendet. Die Betriebsfrequenz des Datentakt(abgekürzt mit DCL)-Signals beträgt 4,096 MHz, und die Betriebsfrequenz des Rahmensynchrontakt(abgekürzt mit FSC)-Signals beträgt 8 kHz. Das herkömmliche Verfahren zum Wählen des Synchronisationstaktgebers ist es, Taktsignale von 512 kHz von N LT-T-Chips 16 mittels eines 1:64 Frequenzteilers 1 zu teilen (wie in 1 gezeigt), und 8 kHz Signale werden erhalten. Nach dem Senden von 8 kHz Signalen an den Multiplexer wählt der Mikroprozessor 14 ein 8 kHz Signal mittels der digitalen Phasenregelschleife (abgekürzt mit DPLL), um das DCL Signal von 4.096 MHz zu erzeugen. Nach dem Eingeben des 4,096 MHz DCL Signals in einen 1:512 Frequenzteiler 2 (wie in 1 gezeigt), wird ein FSC Signal von 8 kHz erhalten. Der mit 10 in 1 bezeichnete Abschnitt stellt die digitale Phasenregelschleife und die Verknüpfungslogikschaltung dar, wobei beide extra hinzugefügt werden müssen. Bei dem herkömmlichen Verfahren zum Wählen des Synchronisationstaktgebers ermittelt die ISDN PBX, wenn mehrere externe Leitungen gleichzeitig gerufen und verwendet werden, den CP aus den N LT-T-Chips 16, bei dem die Schicht 1 aktiviert ist, zunächst durch Verwenden der Software und dann des Mikroprozessors 14. Dann wird der Takt des LT-T-Chips, der sich im Aktiviert-Zustand befindet, zufällig als Referenztakt der lokalen ISDN PBX gewählt. Die Software erfordert das Wählen des Taktgebers, der synchron mit der Fernsprechvermittlungsstelle ist, so dass die Echtzeitsteuerung nicht erreicht wird und Systemressourcen verschwendet werden.

Daher weist die herkömmliche Technik, wie oben beschrieben, folgende Nachteile auf:

1. Da die Steuerung durch Software erreicht wird, kann die Echtzeitsteuerung nicht erreicht werden, und die System-Leistungsfähigkeit der ISDN PBX ist kaum zu gewährleisten.
2. Da es möglich ist, dass alle externen Leitungen zur gleichen Zeit verbunden oder getrennt werden, und um eine externe Leitung zu erhalten, die als Referenztakt gerufen oder verbunden wird, ist die Software mit Polling und Matching beschäftigt. Daher ist die Leistungsfähigkeit des Systems herabgesetzt.
3. Die Komplexität des Softwareprogramms ist erhöht.
4. Die DPLL und die Verknüpfungslogikschaltung müssen extra hinzugefügt werden, um die Funktion des Synchronisationstaktgebers zu erreichen.
5. Das System ist nicht befähigt, einen geeigneten Taktgeber zu wählen, der synchron mit der Fernsprechvermittlungsstelle ist.
6. Da die ISDN PBX nicht befähigt ist, automatisch den Synchronisationstaktgeber zu wählen, muss sich die DPLL zu jeder Zeit in einem Einschalt-Zustand befinden, wodurch der Energieverbrauch erhöht wird.

Um diese Probleme zu lösen, stellt die Erfindung eine ISDN PBX, die befähigt ist, automatisch einen Synchronisationstaktgeber zu wählen, ein Verfahren zum automatischen Wählen des Synchronisationstaktgebers und ein Steuerverfahren der DPLL bereit. Gemäß der ISDN PBX ist die DPLL-Schaltung in einen Chip integriert, wodurch der Platz reduziert wird, der durch die Leiterplatte und die Anzahl der Elemente auf der Leiterplatte belegt wird. Ferner ist die ISDN PBX nicht nur befähigt, automatisch den Synchronisationstaktgeber unter Verwendung der Prioritäts-Auswahlschaltung zu wählen, womit die Software dazu gebracht wird, den Referenz-Synchronisationstaktgeber ohne wiederholtes Polling und Matching zu ermitteln, sondern sie schaltet ferner die Energie für die DPLL ab, die nicht als Referenz- Synchronisationstaktgeber ausgewählt sind, um das Ziel des Einsparens des Energieverbrauchs zu erreichen.

Um das obige Ziel zu erreichen, stellt die Erfindung eine ISDN PBX bereit, die befähigt ist, automatisch den Synchronisationstaktgeber zu wählen. Die ISDN PBX weist eine Mehrzahl von LT-T-Chips, eine Mehrzahl von LT-S-Chips und eine Mehrzahl von Prioritäts-Auswahlschaltungen auf, wobei die LT-T-Chips zunächst mit dem Endgerät über die Fernnetz-Schnittstelle und anschließend mit der Fernsprechvermittlungsstelle über das Endgerät verbunden sind, um das Rahmensynchrontakt-Ausgabesignal und das Datentakt- Ausgabesignal zu empfangen. Die Teilnehmerchips sind mit der Netzabschlusseinheit über die Teilnehmerschnittstelle verbunden, um das Rahmensynchrontakt-Ausgabesignal und das Datentakt-Ausgabesignal zu empfangen. Die Prioritäts- Auswahlschaltungen sind mit den LT-T-Chips verbunden und sind miteinander in einer Weise der Prioritätsverkettungsschaltung gekoppelt, um das Rahmensynchrontakt-Ausgabesignal und das Datentakt-Ausgabesignal auszusenden.

Jede Prioritäts-Auswahlschaltung eines erfindungsgemäßen Ausführungsbeispiels weist eine DPLL auf, die auf dem Chip der ISDN PBX angeordnet ist, wobei die ISDN PBX befähigt ist, automatisch den Synchronisationstaktgeber zu wählen. Die DPLL sperrt das dritte Taktsignal, das synchron mit der Fernsprechvermittlungsstelle ist, mit dem ersten Taktsignal, so dass ein viertes Taktsignal zur Verwendung als Takt der Datentaktausgabe (abgekürzt mit DCLO) der lokalen ISDN PBX erzeugt wird. Auf Basis des vierten Taktsignals wird ein fünftes Taktsignal mittels des zweiten Frequenzteilers der Prioritäts-Auswahlschaltung zur Verwendung als Takt am Rahmensynchrontakt-Ausgang (abgekürzt als FSCO) der lokalen ISDN PBX erzeugt.

Die Erfindung stellt ferner ein Verfahren zum automatischen Wählen des Synchronisationstaktgebers bereit. Das Verfahren ist für die ISDN PBX geeignet, die eine Mehrzahl von LT-T-Chips und eine Mehrzahl von LT-S-Chips aufweist. Bei diesem Verfahren ist zunächst eine Mehrzahl von Prioritäts-Auswahlschaltungen vorgesehen. Dann wählen diese Prioritäts-Auswahlschaltungen eine Prioritäts- Auswahlschaltung und den LT-T-Chip mit der höchsten Priorität aus und aktivieren automatisch die erste Schicht des LT-T- Chips, um den Synchronisationstaktgeber bereitzustellen, der synchron mit der Fernsprechvermittlungsstelle ist, wenn eine externe Leitung gerufen wird.

Bei einem Ausführungsbeispiel gemäß der Erfindung wird der Synchronisationstaktgeber mittels der Taktwiederherstellungsschaltung realisiert. Alle anderen Prioritäts-Auswahlschaltungen und die Schicht 1 der LT-T- Chips, die nicht als Synchronisationstaktgeber gewählt worden sind, befinden sich alle im Sperrzustand. Ferner aktivieren diese Prioritäts-Auswahlschaltungen die Prioritäts- Auswahlschaltung und die Schicht 1 des LT-T-Chips mit der niedrigsten Priorität, wenn keine externe Leitung gerufen wird, um einen stabilen Freilauftakt bereitzustellen.
Die Erfindung stellt ferner ein Steuerverfahren für die DPLL bereit, die befähigt sind, automatisch den Synchronisationstaktgeber zu wählen. Dieses Verfahren ist für die ISDN PBX geeignet, die eine Mehrzahl von LT-T-Chips, eine Mehrzahl von LT-S-Chips und eine Mehrzahl von Prioritäts- Auswahlschaltungen aufweist. Bei diesem Verfahren wird zunächst eine Mehrzahl von digitalen Phasenregelschleifen bereitgestellt und in den Prioritäts-Auswahlschaltungen angeordnet. Dann wählen diese Prioritäts-Auswahlschaltungen automatisch eine Prioritäts-Auswahlschaltung und den LT-T- Chip mit der höchsten Priorität und aktivieren die Schicht 1 des LT-T-Chips, um das Synchronisationstaktsignal bereitzustellen, das synchron mit einer Fernsprechvermittlungsstelle ist, wenn eine externe Leitung gerufen wird. Danach wird das Synchronisationstaktsignal mittels der digitalen Phasenregelschleife in der Prioritäts-Auswahlschaltung gesperrt.
Bei einem anderen Ausführungsbeispiel gemäß der Erfindung wird lediglich die DPLL aktiviert, die in der Prioritäts-Auswahlschaltung angeordnet ist. Alle anderen DPLLs, die nicht als Referenz-Synchronisationstaktgeber gewählt worden sind, befinden sich im Sperrzustand. Ferner wird lediglich die DPLL der Prioritäts-Auswahlschaltung mit der geringsten Priorität aktiviert, und alle anderen DPLL befinden sich im Sperrzustand, wenn keine externe Leitung gerufen wird.
Ferner ist, wie oben erwähnt, unabhängig davon, ob eine externe Leitung gerufen wird oder nicht, eine ISDN PBX, die befähigt ist, automatisch einen Synchronisationstaktgeber zu wählen, zusammen mit einem Verfahren zum automatischen Wählen des Synchronisationstaktgebers und einem Steuerverfahren der DPLL, die diese erfindungsgemäßen Verfahren verwendet, befähigt, den Synchronisationstaktgeber in Echtzeit automatisch zu wählen. Daher kann das Problem der Herabsetzung der Leistungsfähigkeit des Systems resultierend von der Software, die kontinuierlich das Polling und Matching ausführt, gelöst werden. Ferner wird durch die Integration der DPLL in den Chip der ISDN PBX, die befähigt ist, automatisch den Synchronisationstaktgeber zu wählen, der Platz reduziert, der von der Leiterplatte und der Anzahl der Elemente auf der Leiterplatte belegt wird. Ferner wird das Ziel des Einsparens des Energieverbrauchs erreicht, da lediglich die DPLL angeschaltet ist, die als Referenz-Synchronisationstaktgeber gewählt worden ist, alle anderen DPLLs, die nicht als Referenz-Synchronisationstaktgeber ausgewählt worden sind, sind ausgeschaltet.
Ein bevorzugtes Ausführungsbeispiel der Erfindung wird nachstehend mit Bezug auf die Zeichnung ausführlich beschrieben.
1 ist ein Schaltungs-Blockdiagramm einer herkömmlichen ISDN PBX;
2 ist ein Schaltungs-Blockdiagramm eines erfindungsgemäßen Ausführungsbeispiels der ISDN PBX, die befähigt ist, automatisch den Synchronisationstaktgeber zu wählen;
3 ist ein Schaltungs-Blockdiagramm der Prioritäts-Auswahlschaltungen eines erfindungsgemäßen Ausführungsbeispiels der ISDN PBX, die befähigt ist, den Synchronisationstaktgeber automatisch zu wählen;
4 ist ein detailliertes Schaltungs-Blockdiagramm der Prioritäts-Auswahlschaltungen eines erfindungsgemäßen Ausführungsbeispiels der ISDN PBX, die befähigt ist, automatisch den Synchronisationstaktgeber zu wählen.
Unter Bezugnahme auf 2 wird schematisch ein Schaltungs-Blockdiagramm eines erfindungsgemäßen Ausführungsbeispiels der ISDN PBX dargestellt, die befähigt ist, automatisch den Synchronisationstaktgeber zu wählen. Die ISDN PBX 20 weist einen ersten LT-T-Chip und eine erste Prioritäts-Auswahlschaltung 200, einen zweiten LT-T-Chip und eine zweite Prioritäts-Auswahlschaltung 202 bis zu einem N- ten LT-T-Chip und einer N-ten Prioritäts-Auswahlschaltung 204 sowie einen ersten LT-S-Chip 206, einen zweiten LT-S-Chip 208 bis zu einem M-ten LT-S-Chip 210 auf, wobei N eine positive ganze Zahl ist. 3 ist ein Blockdiagramm einer Schaltung der Prioritäts-Auswahlschaltungen eines erfindungsgemßsen Ausführungsbeispiels der ISDN PBX, die befähigt ist, automatisch den Synchronisationstaktgeber zu wählen. Die Prioritäts-Auswahlschaltungen weisen einen Chip (1) der ersten Prioritäts-Auswahlschaltuung 30, einen Chip (2) der zweiten Prioritäts-Auswahlschaltung 32 bis zu einem Chip (M) der M-ten Prioritäts-Auswahlschaltung 34 sowie einen Chip (N) der N-ten Prioritäts-Auswahlschaltung 36 auf, wobei M eine positive ganze Zahl ist und es gilt: 1 < M < N.
4 zeigt schematisch ein detailliertes Blockdiagramm einer Schaltung der Prioritäts-Auswahlschaltung eines erfindungsgemäßen Ausführungsbeispiels der ISDN PBX, die befähigt ist, automatisch den Synchronisationstaktgeber zu wählen. Die Prioritäts-Auswahlschaltung weist auf: ein NICHT-Gatter 420, ein NICHT-Gatter 422, ein UND-Gatter 402, ein UND-Gatter 404, ein UND-Gatter 408, ein ODER-Gatter 406, eine Taktwiederherstellungsschaltung 414, einen 1:64-Frequenzteiler 416, einen Schalter 410, eine DPLL 412, einen 1:512- Frequenzteiler 418, einen Puffer 424 und einen Puffer 426. Das NICHT-Gatter 420 weist einen Eingangsanschluss auf, auf den das Aktiv-Pegel 1(abgekürzt mit ACTL1)-Signal der Schicht 1 eines LT-T-Chips aufgeschaltet wird, und weist einen Ausgangsanschluss auf, der mit dein Eingang des UND-Gatters 408 gekoppelt ist. Das NICHT-Gatter 422 weist einen Eingangsanschluss auf, auf den das Berechtigungspegel(abgekürzt mit PL)-Signal aufgeschaltet wird, und weist einen Ausgangsanschluss auf, der mit einem Eingang des UND-Gatters 404 gekoppelt ist. Das UND-Gatter 404 weist einen ersten Eingangsanschluss, der mit dem Ausgangsanschluss des UND-Gatters 402 gekoppelt ist, und ferner mit dem ICO gekoppelt ist, und einen zweiten Eingangsanschluss auf, der mit dem Ausgangsanschluss des NICHT-Gatters 422 gekoppelt ist. Der Ausgangsanschluss des UND-Gatters 404 ist mit einem Eingang des ODER-Gatters 406 gekoppelt. Das UND-Gatter 408 weist einen ersten Eingangsanschluss, der mit dem XCI gekoppelt ist, und einen zweiten Eingangsanschluss auf, der mit dein Ausgang des NICHT-Gatters 420 gekoppelt ist. Der Ausgangsanschluss des UND-Gatters 408 ist mit einem Eingang des ODER-Gatters 406 gekoppelt. Das ODER-Gatter 406 weist einen ersten Eingangsanschluss, der mit dem Ausgangsanschluss des UND-Gatters 408 gekoppelt ist, und einen zweiten Eingangsanschluss auf, der mit dem Ausgangsanschluss des UND-Gatters 404 gekoppelt ist. Der Ausgangsanschluss des ODER- Gatters 406 ist mit einem Steueranschluss gekoppelt, der Signale, für die Puffer 424 und 426 und den Schalter 410 bereitstellt. Die Taktwiederherstellungsschaltung 414 weist einen Eingangsanschluss, der mit der T-Schnittstelle gekoppelt ist, und einen Ausgangsanschluss auf, der mit dem 1:64-Frequenzteiler 416 gekoppelt ist. Der 1:64-Frequenzteiler 416 weist einen Eingangsanschluss, der mit dem Ausgangsanschluss der Taktwiederherstellungsschaltung 414 gekoppelt ist, und einen Ausgangsanschluss auf der mit dem Schalter 410 gekoppelt ist. Der Schalter 410 weist einen ersten Eingangsanschluss, auf den ein 16.384 kHz-Taktsignal aufgeschaltet wird, einen zweiten Eingangsanschluss, der mit dem 1:64-Frequenzteiler 416 gekoppelt ist, und einen Steueranschluss auf der mit dein Ausgang des ODER-Gatters 406 gekoppelt ist. Der erste Ausgangsanschluss und der zweite Ausgangsanschluss des Schalters 410 sind mit der DPLL 412 gekoppelt. Die DPLL 412 weist einen ersten Eingangsanschluss, der mit dem ersten Ausgangsanschluss des Schalters 410 gekoppelt ist, und einen zweiten Eingangsanschluss auf, der mit dem zweiten Ausgangsanschluss des Schalters 410 gekoppelt ist. Die DPLL 412 weist einen ersten Ausgang, der mit dein Puffer 416 gekoppelt ist, und einen zweiten Ausgang auf, der mit dem 1:512-Frequenzteiler 418 gekoppelt ist. Der 1:512- Frequenzteiler 418 weist einen Eingangsanschluss, der mit dem ersten Ausgangsanschluss der DPLL 412 gekoppelt ist, und einen zweiten Ausgangsanschluss auf der mit dem Eingang des Puffers 424 gekoppelt ist. Der Puffer 424 weist einen Eingangsanschluss, der mit dem Ausgangsanschluss des 1:512- Frequenzteilers 418 gekoppelt ist, einen Ausgangsanschluss, der mit dem FSCO gekoppelt ist, und einen Steueranschluss auf der ferner mit dem Ausgangsanschluss des ODER-Gatters 406 und dem Schalter 410 gekoppelt ist. Der Puffer 426 weist einen Eingangsanschluss, der mit dein zweiten Ausgangsanschluss der DPLL 412 gekoppelt ist, einen Ausgangsanschluss, der mit dem DCLO gekoppelt ist, und einen Steueranschluss auf, der ferner mit dem Ausgangsanschluss des ODER-Gatters 406 und dem Schalter 410 gekoppelt ist.
Es wird angenommen, dass gemäß diesem Ausführungsbeispiel die dem Chip (1) zugewiesene Priorität die höchste ist, und die dem Chip (N) zugewiesene Priorität die kleinste ist. Die Prioritäts-Auswahlschaltung wird in Verbindung mit 4 später ausführlich beschrieben.
Wenn der XCI des Chips (M) gleich 0 ist, heißt das: XCI(M) = 0. Dies bedeutet, dass aus der Menge Chip (M – 1), Chip (M – 2), ..., Chip (1), denen eine höhere Priorität als dem Chip (M) zugewiesen worden ist, sich eine Schicht 1 eines der Chips bereits im Sperrzustand befindet und dann aktiviert worden ist, so dass das ACTL1-Signal für diesen Chip den Wert gleich 0 hat. Dies bedeutet ferner, dass dieser Chip gewählt wird, um den Referenz-Synchronisationstaktgeber bereitzustellen. Alle anderen Chips, denen eine niedrigere Priorität als dem Chip (M – 1) zugewiesen worden ist, werden inklusive Chip (M), Chip, (M + 1), Chip (M + 2), ..., Chip (N) nicht als Synchronisationstaktgeber gewählt. Daher ist das ACTL1(M)-Signal von Chip (M) gleich 1. Wie in 4 gezeigt, ist der ICO(M) von Chip (M) der Ausgang des UND-Gatters 402, das die Eingänge XCI(M) und ACTL1(M) aufweist. Da gilt XCI(M) = 0, gilt ICO(M) = 0. Ferner gilt ICO(M + 1) = 0, da XCI(M + 1) = ICO(M) = 0 gilt. Aus dem gleichen Grund sind ICO(M + 2), ICO(M + 3), ..., ICO(N) alle gleich 0. Da der ICO einer der Eingänge des UND-Gatters 404 ist, ist die Ausgabe des UND- Gatters 404 gleich 0. Der Ausgang des ODER-Gatters 406 En(M), En(M + 1), ... und En(N) kann zusammengefasst werden als der Ausgang des UND-Gatters 408, das den XCI und das invertierte Ausgabesignal des ersten NICHT-Gatters 420 als Eingänge aufweist, das wiederum das ACTL1 als Eingang aufweist. Da alle XCI von Chip (M), Chip (M + 1), Chip (M + 2), ... und Chip (N) gleich 0 sind und ACTL1 gleich 1 ist, ist daher das Ausgabesignal En des UND-Gatters 408 überall 0. Da alle En von Chip (M), Chip (M + 1), Chip (M + 2), ... Chip (N) gleich 0 sind; befindet sich der Schalter 410 im geöffnetem Schaltzustand. Daher ist der Takt der DPLL 412 gesperrt, und die FSCO- und DCLO-Signale sind alle gesperrt, so dass Chip (M), Chip (M + 1), Chip (M + 2), ..., Chip (N) nicht als Synchronisationstaktgeber gewählt werden. Inzwischen ist lediglich die DPLL des gewählten Chips aktiviert, alle DPLL der anderen Chips befinden sich im Sperrzustand. Daher wird das Ziel des Einsparens von Energieverbrauch erreicht.
Wenn gilt XCI(M) = 1, bedeutet dies, dass keine der Schichten 1 der Chips aus der Menge Chip (M – 1), Chip (M – 2), ..., Chip (1), denen eine höhere Priorität als dem Chip (M) zugewiesen worden ist, aktiviert wird, und dass sie sich alle im Sperrzustand befinden. Daher ist es möglich, all die Chips, denen eine niedrigere Priorität als dem Chip (M – 1) zugewiesen worden ist, wie Chip (M), Chip (M + 1), Chip (M + 2), Chip (N), als Synchronisationstaktgeber zu wählen. Wenn sich irgendeiner der Chips aus der Menge Chip (M), Chip (M + 1), Chip (M + 2), ..., Chip (N) im Aktiviert-Zustand befindet, ist das ACTL1-Signal dieses Chips gleich 0. In diesem Fall wird der Chip (M) als Synchronisationstaktgeber gewählt, weshalb gilt: ACTL1(M) = 0. Unter Bezugnahme auf 4 gilt ICO(M) = 0. Demgemäß kann En(M) als Ausgabe des UND-Gatters 408 zusammengefasst werden, das den XCI und das invertierte Signal von ACTL1(M) als Eingänge aufweist, wodurch gilt: En(M) = 1. Ferner wird die DPLL 412 aktiviert, da der Schalter 410 eingeschaltet ist. Unter Verwendung des Tri-State-Signals der T-Schnittstelle wird ein mit 8 kHz getaktetes Signal über die Taktwiederherstellungsschaltung 414 und den 1:64-Frequenzteiler 416 erzeugt, das synchron mit der Fernsprechvermittlungsstelle ist. Wenn der Schalter 410 eingeschaltet ist, sperrt die DPLL 412 den 8 kHz-Takt, der synchron mit der Fernsprechvermittlungsstelle ist, unter Verwendung des externen Taktes von 16.384 kHz des Chips, um den 4.096 kHz-Takt zu erzeugen, der als Takt der DCLO der lokalen ISDN PBX über den Puffer 424 wirkt. Mittels des 1:512-Frequenzteilers 418 wird von dem 4.096 kHz-Takt ein 8 kHz-Takt erzeugt, wobei der 4.096 kHz-Takt als FSCO-Takt der lokalen ISDN PBX über den Puffer 424 wirkt. Da der DCLO und der FSCO die Ausgabesignale der Schaltung sind, sind der DCLO, der DCL, der FSCO und der FSC der Chips Chip (1), Chip (2), ... Chip (N) alle fest miteinander gekoppelt, so dass der Takt der lokalen ISDN PBX zu dem DCL und dein FSC von Chip (1), Chip (2), ..., Chip (M – 1), Chip (M + 1), Chip (M + 2), ..., Chip (N) übertragen wird, die nicht gewählt sind. Da gilt ICO(M) = 0, und da ICO(M) mit XCI(M + 1) von Chip (M + 1) seriell gekoppelt ist, dem eine niedrigere Priorität zugewiesen worden ist, gilt XCI(M + 1) = 0. Demgemäss ist En von Chip (M + 1), dem eine niedrigere Priorität als dem Chip (M) zugewiesen worden ist, gleich 0, und es gilt ICO(M + 1) = 0. Aus dem gleichen Grund sind die En der ICO von Chip (M + 2), Chip (M + 3), ..., Chip (N) alle gleich 0. Obwohl sich die Schichten 1 der Chips Chip (M + 2), Chip (M + 3), ..., Chip (N) im Aktiviert-Zustand (ACTL1 = 0) befinden, da gilt XCI(M + 2), XCI(M + 3), ..., XCI(N) = 0, sind dadurch die En und die ICO von Chip (M + 2), Chip (M + 3), ..., Chip (N) alle gleich 0. Daher befinden sich die DPLL voll Chip (1), Chip (2), ..., Chip (M – 1), Chip (M + 1), Chip (M + 2), ..., Chip (N) im Sperrzustand, wenn der Chip (M) gewählt worden ist. Das heißt, lediglich die DPLL des Chips, der gewählt worden ist, wird aktiviert, alle DPLL der anderen Chips befinden sich im Sperrzustand. Daher wird, das Ziel des Einsparens von Energieverbrauch erreicht.
Wenn alle Chips in den Sperrzustand übergehen, heißt dies, dass ACTL1(1), ACTL1(2), ..., ACTL1(N) sowie XCI(1), XCI(2), ..., XCI(N) alle gleich 1 sind, dadurch sind ICO(1), ICO(2), ..., ICO(N) alle gleich 1. Alle PL-Signale von Chip (1), Chip (2), ..., Chip (N – 1) werden auf 0 gesetzt abgesehen von dein PL-Signal von Chip (N), dem die niedrigste Priorität zugewiesen worden ist. Da die Ausgabe des PL-Signals des Chips (N) nach dem Passieren des NICHT-Gatters 422 einen logischen High-Pegel aufweist, weist die Ausgabe des UND- Gatters 404 einen logischen High-Pegel auf. Demgemäß ist die Ausgabe En des ODER-Gatters 406 gleich 1, dadurch wird der Schalter 410 eingeschaltet und stellt der DPLL einen Freilauftakt bereit, so dass dem System ein stabiler Freilauftakt bereitgestellt wird, wenn keine externe Leitung gerufen wird. Unter dieser Bedingung ist lediglich die DPLL von Chip (N) aktiviert, alle DPLL der anderen Chips befinden sich im Sperrzustand. Dadurch wird das Ziel des Einsparens von Energieverbrauch erreicht.
Wie oben erwähnt, weist die Erfindung die folgenden Vorteile auf:

1. Unabhängig davon, wie die externe Leitung betrieben wird, kann die Prioritäts-Auswahlschaltung der ISDN PBX, die befähigt ist, automatisch den Synchronisationstaktgeber zu wählen, den Wiederherstellungstakt wählen, dem die höchste Priorität zugewiesen worden ist, und die Schicht 1 des LT-T- Chips wird in Echtzeit automatisch als Synchronisationstaktgeber aktiviert. Daher wird die Leistungsfähigkeit des Systems der ISDN PBX, die befähigt ist, automatisch den Synchronisationstaktgeber zu wählen, gewährleistet. Wenn keine externe Leitung gerufen wird, kann die ISDN PBX, die befähigt ist, automatisch den Synchronisationstaktgeber zu wählen, dem System einen stabilen Freilauftakt bereitstellen.
2. Die Erfindung löst das Problem, dass die Software kontinuierlich das Polling und Matching fortsetzt, um zu wissen, welche Schicht 1 welcher Leitung aktiviert ist, um die Verfahren des Synchronisationstaktgebers zu ermitteln und zu wählen.
3. Die Software muss keine Ressourcen verschwenden, um das Problem des automatischen Wählers des Synchronisationstaktgebers zu lösen.
4. Da die ISDN PBX die DPLL-Schaltungen aufweist, wird der Platz, der durch die Leiterplatte und die Anzahl der Elemente auf der Leiterplatte belegt wird, reduziert. Ferner stellt die Erfindung die Funktion der DPLL-Abschaltung bereit, d. h., lediglich die Energie der DPLL, die gewählt worden ist, wird angeschaltet, die Energie aller anderen, nicht gewählten DPLL wird abgeschaltet. Daher wird das Ziel des Einsparens von Energieverbrauch erreicht.

Claims

ISDN (Integrated Services Digital Network)-Nebenstellenanlage, die befähigt ist, automatisch einen Synchronisationstaktgeber zu wählen, aufweisend: eine Mehrzahl an Prioritäts-Auswahlschaltungen, die miteinander in einer Prioritätsverkettungsschaltweise gekoppelt sind zum Aussenden eines Rahmensynchrontakt-Ausgabesignals und eines Datentakt-Ausgabesignals; eine Mehrzahl von Fernnetz-Chips, die mit einer Netzabschlusseinheit über eine Fernnetz-Schnittstelle verbunden ist und ferner mit einer Fernsprechvermittlungsstelle über die Netzabschlusseinheit zum Empfangen des Rahmensynchrontakt-Ausgabesignals und des Datentakt-Ausgabesignals verbunden ist; und eine Mehrzahl von Teilnehmer-Chips (18), die mit einem Endgerät über eine Teilnehmerschnittstelle zum Empfangen des Rahmensynchrontakt-Ausgabesignals und des Datentakt-Ausgabekennzeichnungssignals verbunden ist, dadurch gekennzeichnet, dass jede Prioritäts-Auswahlschaltung der Prioritäts-Auswahlschaltungen aufweist: ein erstes NICHT-Gatter (420), das einen Eingangsanschluss an dem ersten NICHT-Gatter (420) aufweist, auf den ein Aktiv-Pegel einer Schicht 1 eines des LT-T-Chips (16) aufgeschaltet wird, und einen Ausgangsanschluss des ersten NICHT-Gatters (420) aufweist; ein zweites NICHT-Gatter (422), das einen Eingangsanschluss des zweiten NICHT-Gatters (422) aufweist, auf das ein Berechtigungspegel-Signal aufgeschaltet wird, und einen Ausgangsanschluss des zweiten NICHT-Gatters (422) aufweist; ein erstes UND-Gatter (402), das aufweist einen ersten Eingangsanschluss des ersten UND-Gatters (402), auf den ein externes Taktkennzeichnungssignal aufgeschaltet wird, einen zweiten Eingangsanschluss des ersten UND-Gatters (402), auf den ein Aktiv-Pegel der Schicht 1 des LT-T-Chips (16) aufgeschaltet wird, und einen Ausgangsanschluss des ersten UND-Gatters (402), auf den ein internes Taktausgabesignal aufgeschaltet wird; ein zweites UND-Gatter (404), das aufweist einen ersten Eingangsanschluss des zweiten UND-Gatters (404), der mit dem Ausgangsanschluss des ersten UND-Gatters (402) gekoppelt ist, einen zweiten Eingangsanschluss des zweiten UND-Gatters (404), der mit dem Ausgangsanschluss des zweiten NICHT-Gatters (422) gekoppelt ist, und einen Ausgangsanschluss des zweiten UND-Gatters (404); ein drittes UND-Gatter (408), das aufweist einen ersten Eingangsanschluss des dritten UND-Gatters (408), auf den ein externes Taktkennzeichnungssignal aufgeschaltet wird, einen zweiten Eingangsanschluss des dritten UND-Gatters (408), der mit dem Ausgangsanschluss des ersten NICHT-Gatters (420) gekoppelt ist, und einen Ausgangsanschluss des dritten UND-Gatters (408); ein ODER-Gatter (406), das aufweist einen ersten Eingangsanschluss des ODER-Gatters (406), der mit dem Ausgangsanschluss des dritten UND-Gatters (408) gekoppelt ist, einen zweiten Eingangsanschluss des ODER-Gatters (406), der mit dem Ausgangsanschluss des zweiten UND-Gatters (404) gekoppelt ist, und einen Ausgangsanschluss des ODER-Gatters (406); eine Taktwiederherstellungsschaltung (414), die einen Eingangsanschluss der Taktwiederherstellungsschaltung (414) aufweist, der mit einer T-Schnittstelle gekoppelt ist, und einen Ausgangsanschluss der Taktwiederherstellungsschaltung (414) aufweist; einen ersten Frequenzteiler (416), der einen Eingangsanschluss des ersten Frequenzteilers (416), der mit dem Ausgangsanschluss der Taktwiederherstellungsschaltung (414) gekoppelt ist, und einen Ausgangsanschluss des ersten Frequenzteilers (416) aufweist; einen Schalter (410), der aufweist einen ersten Eingangsanschluss des Schalters (410), auf den ein erstes Taktsignal aufgeschaltet wird, einen zweiten Eingangsanschluss des Schalters (410), der mit dem Ausgangsanschluss des ersten Frequenzteilers (416) gekoppelt ist, einen Steueranschluss des Schalters (410), einen ersten Ausgangsanschluss des Schalters (410) und einen zweiten Ausgangsanschluss des Schalters (410), wobei der Steueranschluss mit dem Ausgangsanschluss des ODER-Gatters (406) gekoppelt ist; eine digitale Phasenregelschleife (10), die aufweist einen ersten Eingangsanschluss der digitalen Phasenregelschleife (10), der mit dem ersten Ausgangsanschluss des Schalters (410) gekoppelt ist, einen zweiten Eingangsanschluss der digitalen Phasenregelschleife (10), der mit dem zweiten Ausgangsanschluss des Schalters (410) gekoppelt ist, einen ersten Ausgangsanschluss der digitalen Phasenregelschleife (10) und einen zweiten Ausgangsanschluss der digitalen Phasenregelschleife (10); einen zweiten Frequenzteiler (418), der einen Eingangsanschluss des zweiten Frequenzteilers (418), der mit dem ersten Ausgangsanschluss der digitalen Phasenregelschleife (10) gekoppelt ist, und einen Ausgangsanschluss des zweiten Frequenzteilers (418) auf weist; einen ersten Puffer (424), der aufweist einen Eingangsanschluss des ersten Puffers (424), der mit dem Ausgangsanschluss des zweiten Frequenzteilers (418) gekoppelt ist, einen Ausgangsanschluss des ersten Puffers (424), auf den ein Rahmensynchrontakt-Ausgabesignal aufgeschaltet wird, und einen Steueranschluss des ersten Puffers (424), der mit dem Ausgangsanschluss des ODER-Gatters (406) gekoppelt ist und der ferner mit dem Steueranschluss des Schalters (410) gekoppelt ist; und einen zweiten Puffer (426), der aufweist einen Eingangsanschluss des zweiten Puffers (426), der mit dem zweiten Ausgangsanschluss der digitalen Phasenregelschleife (10) gekoppelt ist, einen Ausgangsanschluss des zweiten Puffers (426), auf den ein Datentakt-Ausgabesignal aufgeschaltet wird, und einen Steueranschluss des zweiten Puffers (426), der mit dem Ausgangsanschluss des ODER-Gatters (406) gekoppelt ist und der ferner mit dem Schalter (410) gekoppelt ist.
ISDN-Nebenstellenanlage gemäß Anspruch 1, wobei die digitale Phasenregelschleife (10) auf dem Chip der ISDN-Nebenstellenanlage (12, 20) angeordnet ist, die befähigt ist, automatisch einen Synchronisationstaktgeber zu wählen.
ISDN-Nebenstellenanlage gemäß Anspruch 1, wobei jede Prioritäts-Auswahlschaltung der Prioritäts-Auswahlschaltungen aufweist: das erste NICHT-Gatter (420), das einen Aktiv-Pegel der Schicht 1 eines der Fernnetz-Chips (16) logisch negiert, um so ein Ausgabesignal des ersten NICHT-Gatters (420) zu erzeugen; das zweite NICHT-Gatter (422), das ein Berechtigungspegelsignal logisch negiert, um so ein Ausgabesignal des zweiten NICHT-Gatters (422) zu erzeugen; das erste UND-Gatter (402), das eine logische UND-Operation auf ein externes Taktkennzeichnungssignal und den Aktiv-Pegel der Stufe 1 des Fernnetz-Chips (16) ausführt, um so ein internes Taktausgabesignal zu erzeugen; das zweite UND-Gatter (404), das eine logische UND-Operation auf das interne Taktausgabesignal und das Ausgabesignal von dem zweiten NICHT-Gatter (422) ausführt, um so ein Ausgabesignal des zweiten UND-Gatters (404) zu erzeugen; das dritte UND-Gatter (408), das eine logische UND-Operation auf das externes Taktkennzeichnungssignal und das Ausgabesignal von dem ersten NICHT-Gatter (420) ausführt, um so ein Ausgabesignal des dritten UND-Gatters (408) zu erzeugen; das ODER-Gatter (406), das eine logische ODER-Operation auf das Ausgabesignal von dem dritten UND-Gatter (408) und das Ausgabesignal von dem zweiten UND-Gatter (404) ausführt, um so einen Aktiv-Pegel zu erzeugen; die Taktwiederherstellungsschaltung (414), die ein pseudo-ternäres Signal von einer Fernnetz-Schnittstelle in ein zweites Taktsignal umwandelt; den ersten Frequenzteiler (416), der die Frequenz des zweiten Taktsignals teilt, um so ein drittes Taktsignal zu erzeugen; einen Schalter (410), der sich im geschlossenen Schaltzustand befindet, wenn der Aktiv-Pegel logisch High ist, und sich im geöffneten Schaltzustand befindet, wenn der Aktiv-Pegel logisch Low ist; die digitale Phasenregelschleife (10), die das erste Taktsignal und das dritte Taktsignal empfängt, wenn sich der Schalter (410) im geschlossenen Schaltzustand befindet, sodass ein viertes Taktsignal erzeugt wird; den zweiten Frequenzteiler (418), der die Frequenz des vierten Taktsignals teilt, um so ein fünftes Taktsignal zu erzeugen; den ersten Puffer (424), wobei: wenn der Aktiv-Pegel logisch High ist, der erste Puffer (424) aktiviert wird und der fünfte Taktimpuls als Takt des Rahmensynchrontakt-Ausgabesignals verwendet wird; und wenn der Aktiv-Pegel logisch Low ist, sich der erste Puffer (424) im Sperrzustand befindet; und einen zweiten Puffer (426), wobei: wenn der Aktiv-Pegel logisch High ist, der zweite Puffer (426) aktiviert wird und das vierte Taktsignal als Takt des Datentakt-Ausgabesignals verwendet wird; und wenn der Aktiv-Pegel logisch Low ist, sich der zweite Puffer (426) im Sperrzustand befindet.
ISDN-Nebenstellenanlage gemäß Anspruch 3, wobei die digitale Phasenregelschleife (10) das dritte Taktsignal, das synchron mit der Fernsprechvermittlungsstelle ist, und das erste Taktsignal sperrt, um so das vierte Taktsignal zu erzeugen, das als Takt des Datentakt-Ausgabesignals der lokalen ISDN-Nebenstellenanlage (12, 20) verwendet wird, wobei über den zweiten Frequenzteiler (418) unter Verwendung des vierten Taktsignals das fünfte Taktsignal erzeugt wird, das als Takt des Rahmensynchrontakt-Ausgabesignals der lokalen ISDN-Nebenstellenanlage (12, 20) verwendet wird.
Verfahren zum automatischen Wählen eines Synchronisationstaktgebers, der für eine ISDN-Nebenstellenanlage (12, 20) geeignet ist, die eine Mehrzahl von Fernnetz-Chips (16) und eine Mehrzahl von Teilnehmer-Chips (18) aufweist, das die Schritte aufweist: Bereitstellen einer Mehrzahl von Prioritäts-Auswahlschaltungen; wenn eine externe Leitung gerufen wird, wählen die Prioritäts-Auswahlschaltungen eine Prioritäts-Auswahlschaltung und einen Chip (16) mit der höchsten Priorität von den Prioritäts-Auswahlschaltungen und den Fernnetz-Chips (16) aus und aktivieren eine Schicht 1 des Fernnetz-Chips (16), um so einen Synchronisationstaktgeber bereitzustellen, der synchron mit der Fernsprechvermittlungsstelle ist, wobei sich DPLL-Schaltungen der Fernnetz-Chips (16), die nicht als Synchronisationstaktgeber gewählt sind, im Sperrzustand befinden.
Verfahren gemäß Anspruch 5, wobei der Synchronisationstaktgeber mittels einer Taktwiederherstellungsschaltung (414) der Prioritäts-Auswahlschaltung realisiert wird.
Verfahren gemäß Anspruch 5, wobei, wenn keine externe Leitung gerufen wird, die Prioritäts-Auswahlschaltungen eine Prioritäts-Auswahlschaltung und eine Schicht 1 des Chips (16) mit der niedrigsten Priorität von den Prioritäts-Auswahlschaltungen und den Chips (16) aktiviert, um so einen stabilen Freilauftakt bereitzustellen.
Steuerverfahren der digitalen Phasenregelschleife (10), die befähigt ist, automatisch den Synchronisationstaktgeber zu wählen, wobei das Verfahren für eine ISDN-Nebenstellenanlage (12, 20) geeignet ist, die eine Mehrzahl von Fernnetz-Chips (16) und eine Mehrzahl von Teilnehmer-Chips (18) aufweist, das die Schritte aufweist: Bereitstellen einer Mehrzahl von digitalen Phasenregelschleifen (10), die in den Prioritäts-Auswahlschaltungen angeordnet sind; wenn eine externe Leitung gerufen wird, wählen die Prioritäts-Auswahlschaltungen eine Prioritäts-Auswahlschaltung und einen Chip (16) mit der höchsten Priorität von den Prioritäts-Auswahlschaltungen und den Fernnetz-Chips (16) aus und aktivieren die Schicht 1 des Fernnetz-Chips (16), um so einen Synchronisationstaktgeber bereitzustellen, der synchron mit der Fernsprechvermittlungsstelle ist; und Sperren des Synchronisationstaktsignals, das synchron mit der Fernsprechvermittlungsstelle ist, mit einer der digitalen Phasenregelschleifen (10) der Prioritäts-Auswahlschaltungen, wobei sich all die digitalen Phasenregelschleifen (10), die nicht als Synchronisationstaktgeber ausgewählt worden sind, in einem Sperrzustand befinden.
Steuerverfahren gemäß Anspruch 8, wobei sich die digitale Phasenregelschleife (10) in einem Aktiviert-Zustand befindet.
Steuerverfahren gemäß Anspruch 8, wobei, wenn keine externe Leitung gerufen wird, lediglich eine Prioritäts-Auswahlschaltung mit der niedrigsten Priorität von den Prioritäts-Auswahlschaltungen aktiviert wird, wobei sich alle anderen digitalen Phasenregelschleifen (10) im Sperrzustand befinden.