DE10202878A1 - Schaltungsplatine mit integrierter Schaltung zur Hochgeschwindigkeitsdatenverarbeitung - Google Patents
Schaltungsplatine mit integrierter Schaltung zur HochgeschwindigkeitsdatenverarbeitungInfo
- Publication number
- DE10202878A1 DE10202878A1 DE10202878A DE10202878A DE10202878A1 DE 10202878 A1 DE10202878 A1 DE 10202878A1 DE 10202878 A DE10202878 A DE 10202878A DE 10202878 A DE10202878 A DE 10202878A DE 10202878 A1 DE10202878 A1 DE 10202878A1
- Authority
- DE
- Germany
- Prior art keywords
- circuit board
- data
- integrated circuit
- integrated
- bus lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
- H05K1/0248—Skew reduction or using delay lines
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09218—Conductive traces
- H05K2201/09236—Parallel layout
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09372—Pads and lands
- H05K2201/09418—Special orientation of pads, lands or terminals of component, e.g. radial or polygonal orientation
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10689—Leaded Integrated Circuit [IC] package, e.g. dual-in-line [DIL]
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Structure Of Printed Boards (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
Schaltungsplatine mit mehreren Busleitungen (6), die auf der Schaltungsplatine (1) im Wesentlichen parallel zu einer Vorzugsrichtung der Schaltungsplatine (1) verlaufen, und mit mindestens einer auf der Schaltungsplatine (1) angeordneten integrierten Schaltung (3) zur Hochgeschwindigkeitsdatenverarbeitung von Daten, die in einem Gehäuse (4) mit mehreren Gehäuseseiten (5) integriert sind und mehrere parallele Schnittstellen zum Anschluss an die Busleitungen (6) aufweist, wobei die Gehäuseseiten (5) der integrierten Schaltungen (3) geneigt zu der Vorzugsrichtung der Schaltungsplatine (2) ausgerichtet sind.
Description
- Die Erfindung betrifft eine Schaltungsplatine mit mindestens einer darauf platzierten integrierten Schaltung zur Hochgeschwindigkeitsdatenverarbeitung nach dem Oberbegriff des Patentanspruchs 1.
- Fig. 1 zeigt eine Linecard bzw. eine Schaltungsplatine nach dem Stand der Technik zum Einbau in einen Schaltschrank. Die Linecard ist rechteckig und besitzt mehrere Ränder. Dabei ist an der Rückseite der Linecard ein Stecker zum Einstecken der Linecard in den Schaltschrank vorgesehen, wobei die Linecard über dem Stecker mit einem internen Bus des Schaltschranks verbunden werden kann.
- Auf der Schaltungsplatine ist eine integrierte Schaltung zur Hochgeschwindigkeitsdatenverarbeitung vorgesehen, die bei dem gezeigten Beispiel über die Eingangsseite über zwei parallele Busse A, B an den Stecker angeschlossen ist. Die Busse A, B bestehen jeweils aus mehreren parallel verlaufenden Busleitungen. Die integrierte Schaltung führt eine Datenverarbeitung der ankommenden Daten durch und gibt diese, in dem in Fig. 1 dargestellten Beispiel, über zwei Busse C, D jeweils an nachgeschaltete Parallelseriellwandler ab. Die Parallelseriellwandler führen eine parallele Seriellwandlung der an den Busleitungen parallel anliegenden Daten durch. Von den Parallelseriellwandlern wird ein serieller Datenstrom über serielle Datenausgänge A über angeschlossene Leitungen abgegeben. Beispielsweise werden die von dem Bus A ankommenden Daten auf der integrierten Schaltung verarbeitet und die Daten werden dann über den Bus C an den nachgeschalteten Parallelseriellwandler angelegt. Dieser gibt dann einen seriellen Datenstrom über den Ausgangsport A ab.
- Fig. 2 zeigt die Anordnung der Busleitungen bei einer herkömmlichen Schaltungsplatine nach dem Stand der Technik. Die Busleitungen sind in einer Vorzugsrichtung ausgehend von dem Stecker hin zu der Stirnseite der Linecard innerhalb des Schaltschranks angeordnet. Die integrierte Schaltung der Datenverarbeitung ist in einem Gehäuse integriert, welches mehrere Seiten aufweist. Bei dem in Fig. 2 dargestellten Beispiel weist das Gehäuse vier Seiten auf, wobei an jeder Seite des Gehäuses eine parallele Schnittstelle vorgesehen ist. Jede dieser parallelen Schnittstellen umfasst mehrere Datenein- bzw. ausgänge. Bei dem in Fig. 2 dargestellten Beispiel weist das Hochgeschwindigkeits-IC vier parallele Schnittstellen auf, die jeweils an einer Seite des Gehäuses angeordnet sind. Die parallelen Schnittstellen dienen zum Anschluss der integrierten Schaltung an die Busleitungen für den Datenaustausch. Viele Anwendungen erfordern Datenübertragungsraten im GHz- Bereich, d. h. die Daten werden über den Datenbus mit einer Datenübertragungsgeschwindigkeit von einigen Gigabit pro Sekunde übertragen. Elektrische Signale auf Leiterplatten bzw. Schaltungsplatinen breiten sich langsamer als das Licht aus. Die Lichtgeschwindigkeit von 300 000 km pro Sekunde gilt für eine Ausbreitung des Lichts im Vakuum oder bzw. näherungsweise auch in Luft. Die tatsächliche Ausbreitungsgeschwindigkeit eines elektrischen Signals ist proportional zur Wurzel der relativen elektrischen Konstante Er. Beträgt die relative elektrische Konstante beispielsweise Er = 10 ist die Ausbreitungsgeschwindigkeit des elektrischen Signals etwa 100 000 km pro Sekunde. Die elektrischen Signale breiten sich auf einer Schaltungsplatine in den Leitungen mit einer endlichen Ausbreitungsgeschwindigkeit aus, die stark von dem Leiterplattenmaterial abhängt. Der zweite beeinflussende Faktor für die Signallaufzeit ist die Länge der Leiterbahnen. Je länger die Leiterbahn ist, an der das hochfrequente Signal angelegt wird, desto länger ist die Zeit, die das Signal benötigt, um von einer Sendeeinrichtung zu einer Empfangseinrichtung zu gelangen. Werden gleichzeitig mehrere Signale, beispielsweise über einen Datenbus übertragen, so werden bei unterschiedlichen Leitungslängen der Datenbusleitungen die Signale zu unterschiedlichen Zeitpunkten an der Empfangseinrichtung ankommen. Während einer Zeitdauer von 400 Picosekunden, die der Datenbitdauer eines Datenübertragungssignals mit einer Datenübertragungsrate von 2,5 Gigabit pro Sekunde entspricht, beträgt die von dem Datensignal zurückgelegte Strecke bei einer Ausbreitungsgeschwindigkeit von 100 000 km pro Sekunde etwa 4 cm. Bei einer Leitungslänge auf der Schaltungsplatine von beispielsweise 10-20 cm befinden sich auf einer Datenübertragungsleitung gleichzeitig mehrere Datenbits, die sich auf der Datenübertragungsleiterbahn ausbreiten. Bei Datenübertragungsraten, die beispielsweise 2-3 Gigabit pro Leiterbahn betragen, können daher, durch die unterschiedliche Leiterbahnlänge, Laufzeitunterschiede hervorgerufen werden, die in der Größenordnung der Datenbitdauer eines übertragenen Datenbits liegen. Dies kann dazu führen, dass parallel über verschiedene Leiterbahnen eines Datenbusses übertragene Daten relativ zueinander verschoben werden.
- Fig. 2 zeigt eine Empfangsstufe einer integrierten Schaltung nach dem Stand der Technik. Wie man aus der Fig. 2 erkennen kann, werden im Idealfall alle auf den Datenbusleitungen anliegenden Eingangsdaten mit einem einzigen von einem Taktgenerator erzeugten Taktsignal zur Datenverarbeitung durch die integrierte Schaltung übernommen. Haben alle Datenübertragungsleitungen die gleiche Länge tritt lediglich eine Signalverzögerung auf der jeweiligen Leiterbahn auf. Diese Signalverzögerung ist dabei für alle Datenübertragungsleitungen gleich groß. In diesem Falle werden alle Datenübertragungssignale durch die integrierte Schaltung genau so empfangen, wie sie durch eine Sendeeinrichtung abgesendet wurde. Bestehen allerdings erhebliche Unterschiede bei der Leitungslänge der unterschiedlichen Datenübertragungsleitungen so werden an den Eingängen der Empfangsstufe Datenübertragungsbits übernommen, die zu unterschiedlichen Takten gehören. Eine Kompensation der Laufzeitunterschiede durch eine Berücksichtigung bei der Datenverarbeitung ist nur möglich, wenn die Laufzeitunterschiede der verschiedenen Leiterbahnen bei der Herstellung der integrierten Schaltung vollständig bekannt sind. Darüber hinaus ist eine Kompensation in jedem Falle mit einem erheblichen zusätzlichen Schaltungsaufwand innerhalb der integrierten Schaltung verbunden.
- Das durch die unterschiedlichen Signallaufzeiten hervorgerufene Problem verschärft sich, je mehr Signale über einen Bus parallel übertragen werden, insbesondere dann, wenn Signale an unterschiedliche Gehäuseseiten der integrierten Schaltung angelegt werden müssen, wie dies in Fig. 3 dargestellt ist. Bei der in Fig. 3 dargestellten Anordnung entstehen drastische Laufzeitunterschiede zwischen den Leitungen des Busses B jedoch auch zwischen den Bussen A und B. Ein einfaches Einlesen der parallel anliegenden Daten durch die integrierte Schaltung IC ist dabei nahezu unmöglich.
- Dies wird in Fig. 4 noch deutlicher. In Fig. 4 sind zur Vereinfachung lediglich vier Datenleitungen gezeigt, nämlich drei Datenleitungen des Datenbusses B und eine Datenleitung des Datenbusses A. Da die Laufzeit eines übertragenen Datensignals direkt proportional zur Leitungslänge der zugehörigen Datenbusleitung ist, führen die unterschiedlichen Leitungslängen der Datenbusleitungen bei hohen Datenübertragungsraten zu Laufzeitunterschieden, die in der Größenordnung oder größer als die Zeitdauer eines übertragenen Datenbits sind. Beispielsweise besitzt ein Signal von 2,5 Gigabit pro Sekunde eine Bitdauer von 400 Picosekunden. In einer angenommenen Ausbreitungsgeschwindigkeit von ca. 10 cm/ns breitet sich ein Dateninformationsbit innerhalb seiner Bitdauer von ca. 4 cm aus. Bestehen nun unterschiedliche Leitungslängen so erreichen die einzelnen Bits der integrierten Schaltung zu unterschiedlichen Breiten. Derartige Laufzeitunterschiede führen zu falsch eingelesenen Datenwerten durch die integrierte Schaltung und somit zu einer fehlerhaften Datenverarbeitung.
- Zum Ausgleich derartiger Laufzeitunterschiede wurden daher bisher mäanderförmige Bögen in die Datenübertragungsleitungen eingefügt, um die Laufzeitunterschiede zu kompensieren. Die im Layout längste Signalleitung bestimmt dabei die notwendige Laufzeitkompensation. Je kürzer die Datensignalleitung im Layout, desto höher ist die Anzahl der eingefügten mäanderförmigen Bögen zur Erhöhung der Datenleitungslänge. Die erhöhte Datenleitungslänge bewirkt einen Ausgleich des Laufzeitunterschiedes zu den längeren Datensignalleitungen.
- Der mäanderförmige Verlauf der Datensignalleitungen führt zu einem erheblich komplexeren Layout der Datenbusleitungen auf der Schaltungsplatine bzw. der Linecard. Die auf der Schaltungsplatine zur Verfügung stehende Fläche ist in vielen Anwendungsfällen sehr begrenzt, so dass die mäanderförmigen Bögen nur sehr schwer oder gar nicht auf dieser Fläche untergebracht werden können. Darüber hinaus führen die mäanderförmigen Bögen zu ungewünschten Induktivitäten, insbesondere bei sehr hohen Datenübertragungsraten.
- Es ist daher die Aufgabe der vorliegenden Erfindung, eine Schaltungsplatine mit mindestens einer darauf angeordneten integrierten Schaltung zur Hochgeschwindigkeitsdatenverarbeitung zu schaffen, bei der die Laufzeitunterschiede zwischen Ein- und Ausgangssignalen der integrierten Schaltung minimal sind.
- Die Aufgabe wird erfindungsgemäß durch eine integrierte Schaltung mit den im Patentanspruch 1 angegebenen Merkmalen gelöst.
- Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Schaltungsplatine sind die Gehäuseseiten der darauf angeordneten integrierten Schaltungen in einem 45° Winkel geneigt und zu einer Vorzugsrichtung der Schaltungsplatine ausgerichtet.
- Bei einer besonders bevorzugten Ausführungsform der erfindungsgemäßen Schaltungsplatine sind die Busleitungen zur Übertragung von Daten mit einer Datenübertragungsrate mit mindestens einem Gigabit pro Sekunde ausgelegt.
- Die Laufzeitunterschiede zwischen den Busleitungen weisen vorzugsweise mindestens die Dauer eines Datenbits des übertragenen Datensignals auf.
- Bei einer besonders bevorzugten Ausführungsform der erfindungsgemäßen Schaltungsplatine weisen die Busleitungen zusätzlich mäanderförmige Bögen zum Ausgleich von Laufzeitunterschieden auf.
- Im weiteren werden vorteilhafte Ausgestaltungen der erfindungsgemäßen integrierten Schaltung unter Bezugnahme auf die beigefügten Figuren zur Erläuterung erfindungswesentlicher Merkmale beschrieben.
- Es zeigen:
- Fig. 1 eine Schaltungsplatine nach dem Stand der Technik;
- Fig. 2 eine Empfangsstufe einer integrierten Schaltung nach dem Stand der Technik
- Fig. 3 einen Verlauf von Datenleitungen bei der in Fig. 1 dargestellten Schaltungsplatine nach dem Stand der Technik;
- Fig. 4 eine Detailansicht der Signalleitungen einer herkömmlichen Linecard zum Ausgleich von Laufzeitunterschieden nach dem Stand der Technik;
- Fig. 5 eine Anordnung einer integrierten Schaltung auf einer Schaltungsplatine gemäß der Erfindung.
- Fig. 5 zeigt die Anordnung einer erfindungsgemäßen integrierten Schaltung auf einer Schaltungsplatine gemäß der Erfindung.
- Die Linecard bzw. Schaltungsplatine 1 ist rechteckig und besitzt vier Ränder 2a, 2b, 2c, 2d. Neben dem auf der Linecard 1 angeordneten integrierten Schaltkreis 3, der in einem Gehäuse 4 integriert ist, können auf der Linecard 1 weitere Bausteine angeordnet sein. An der Stirnseite 2d der Linecard sind beispielsweise Parallelseriellwandler vorgesehen, die mit seriellen Ausgangsports verbunden sind.
- Bei der in Fig. 5 dargestellten Ausführungsform der erfindungsgemäßen Schaltungsplatine 1 besitzt die darauf erfindungsgemäß platzierte integrierte Schaltung 3 integrierten Schaltung 3 besitzt diese vier parallele Schnittstellen an den Gehäuseseiten 5a, 5b, 5c, 5d die jeweils an einen Datenbus 6a, 6b, 6c, 6d angeschlossen sind. Die über die Datenbusse 6a, 6b empfangenen Daten werden bei der in Fig. 5 dargestellten Ausführungsform durch die integrierte Schaltung 3 mit einer hohen Verarbeitungsgeschwindigkeit verarbeitet. Die verarbeiteten Daten werden über Busse 6a, 6d an nachgeschaltete Parallelseriellwandler 7, 8 abgegeben. Die Parallelseriellwandler 7, 8 wandeln jeweils die parallel übertragenen verarbeiteten Daten in einen seriellen Datenstrom um. Der serielle Datenstrom wird von dem Parallelseriellwandler 7 über eine Datenleitung 9 an einen Datenausgang 10 abgegeben. Der von dem Parallelseriellwandler 8 gewandelte Datenstrom wird über eine Datenleitung 11 an einen Datenausgang 12 der Linecard 1 abgegeben.
- Die übrigen Datenbusse 6a, 6b sind über Anschlussstecker 13, 14 an einen Schaltschrankdatenbus anschließbar.
- Wie man aus Fig. 5 erkennen kann, sind die Seiten 5a, 5b, 5c, 5d geneigt zu den Rändern 2a, 2b, 2c, 2d der Schaltungsplatine 1 ausgerichtet. Bei der in Fig. 4 dargestellten, besonders bevorzugten, Ausführungsform werden die Seiten des Gehäuses 4 in einem 45° Winkel geneigt zu den Rändern 2a, 2b, 2c, 2d der Schaltungsplatine 1 ausgerichtet. Die verschiedenen Signalleitungen der Busse weisen jeweils einen Knick auf, wobei der Knickwinkel 180° - 45° = 135° beträgt. Die Signalleitungen weisen vorzugsweise keine mäanderförmigen Bögen zum Ausgleich von Signallaufzeiten auf. Derartige mäanderförmige Bögen können optional zusätzlich vorgesehen werden, wenn die Laufzeitunterschiede weiterhin minimiert werden sollen.
- Aufgrund der in Fig. 5 dargestellten knickförmigen Verlaufs der Datenleitungen sind die Differenzen zwischen den Leitungslängen der Signalleitungen innerhalb eines Datenbusses erheblich geringer als bei der in Fig. 2 dargestellten herkömmlichen Anordnung. Die restlichen Laufzeitunterschiede können bei einer besonders bevorzugten Ausführungsform der integrierten Schaltung durch zusätzliche mäanderförmige Bögen in den Datenbusleitungen ausgeglichen werden. Allerdings ist die Anzahl der notwendigen mäanderförmigen Bögen in den Datenbusleitungen erheblich geringer als die Anzahl der mäanderförmigen Bögen in einer herkömmlichen Anordnung, wie sie in den Fig. 2, 3 dargestellt ist. Durch die Rotation des Gehäuses 4 der integrierten Schaltung 3 um 45°, in Bezug auf die Ränder 2 der Schaltungsplatine 1, ist somit der notwendige Flächenbedarf für die Datenleitungen, die hin zu der integrierten Schaltung 3 führen bzw. von der integrierten Schaltung 3 weg führen, erheblich reduziert. Darüber hinaus wird das Layout der Datenleitungen auf Schaltungsplatine durch die Rotation des Gehäuses um 45° erheblich erleichtert.
- Die auf der Schaltungsplatine angeordneten integrierten Schaltung werden in einer innovativen Weise auf dem Leiterplattenmaterial platziert. Durch die innovative Montagetechnik wird die Datenverarbeitung in den integrierten Schaltungen erheblich vereinfacht bzw. erst ermöglicht. Durch die Neigung der Gehäuseseiten der integrierten Schaltungen relativ zu einer Vorzugsrichtung werden die Laufzeitunterschiede zwischen den Datenübertragungsleitungen minimiert. Durch die Neigung der Gehäuseseiten der integrierten Schaltungen in einem 45° Winkel, in Bezug auf eine Vorzugsrichtung, wird erreicht, dass zwei Gehäuseseiten einer integrierten Schaltung in die Vorzugsrichtung blicken. Es bestehen zwar weiterhin kleine Laufzeitunterschiede der anliegenden Signale, doch sind diese Laufzeitunterschiede in Mittel erheblich verringert. Durch die um 45° gegen die Vorzugsrichtung gedrehte Ausrichtung der integrierten Schaltungen wird zudem eine vereinfachte Gestaltung des Layouts der Schaltungsplatine ermöglicht. Bezugszeichenliste 1 Schaltungsplatine
2 Ränder
3 integrierte Schaltung
4 Gehäuse
5 Gehäuseseiten
6 Busse
7 Parallelseriellwandler
8 Parallelseriellwandler
9 Leitung
10 Ausgang
11 Datenleitung
12 Ausgang
13 Steckverbindung
14 Steckverbindung
Claims (6)
1. Schaltungsplatine mit
mehreren Busleitungen (6), die auf der Schaltungsplatine (1) im wesentlichen parallel zu einer Vorzugsrichtung der Schaltungsplatine (1) verlaufen, und mit
mindestens einer auf der Schaltungsplatine (1) angeordneten integrierten Schaltung (3) zur Hochgeschwindigkeitsdatenverarbeitung von Daten, die in einem Gehäuse (4) mit mehreren Gehäuseseiten (5) integriert ist und mehrere parallele Schnittstellen zum Anschluss an die Busleitungen (6) aufweist,
dadurch gekennzeichnet,
dass die Gehäuseseiten (5) der integrierten Schaltungen (3) geneigt zu der Vorzugsrichtung der Schaltungsplatine (2) ausgerichtet sind.
mehreren Busleitungen (6), die auf der Schaltungsplatine (1) im wesentlichen parallel zu einer Vorzugsrichtung der Schaltungsplatine (1) verlaufen, und mit
mindestens einer auf der Schaltungsplatine (1) angeordneten integrierten Schaltung (3) zur Hochgeschwindigkeitsdatenverarbeitung von Daten, die in einem Gehäuse (4) mit mehreren Gehäuseseiten (5) integriert ist und mehrere parallele Schnittstellen zum Anschluss an die Busleitungen (6) aufweist,
dadurch gekennzeichnet,
dass die Gehäuseseiten (5) der integrierten Schaltungen (3) geneigt zu der Vorzugsrichtung der Schaltungsplatine (2) ausgerichtet sind.
2. Schaltungsplatinen nach Anspruch 1,
dadurch gekennzeichnet,
dass die Vorzugsrichtung der Schaltungsplatinen (1)
parallel zu einem Rand (2) der Schaltungsplatine (1)
verläuft.
3. Schaltungsplatine nach Anspruch 1,
dadurch gekennzeichnet,
dass die Gehäuseseiten (5) der darauf integrierten
Schaltungen (3) in einem 45° Winkel geneigt zu der
Vorzugsrichtung der Schaltungsplatine (1) ausgerichtet
sind.
4. Schaltungsplatine nach einem der vorangehenden
Ansprüche 2,
dadurch gekennzeichnet,
dass die Busleitungen (6) zur Übertragung von Daten mit
einer Datenübertragungsrate von mindestens einem Gigabit
pro Sekunde ausgelegt sind.
5. Schaltungsplatine nach einem der vorangehenden
Ansprüche,
dadurch gekennzeichnet,
dass die Laufzeitunterschiede zwischen den Busleitungen
(6) mindestens die Dauer eines Datenbits des
übertragenden Datensignals aufweisen.
6. Schaltungsplatine nach einem der vorangehenden
Ansprüche,
dadurch gekennzeichnet,
dass die Busleitungen (6) zusätzlich mäanderförmige
Bögen zum Ausgleich von Laufzeitunterschieden aufweisen.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10202878A DE10202878A1 (de) | 2002-01-25 | 2002-01-25 | Schaltungsplatine mit integrierter Schaltung zur Hochgeschwindigkeitsdatenverarbeitung |
US10/348,421 US7167936B2 (en) | 2002-01-25 | 2003-01-21 | Circuit board having an integrated circuit for high-speed data processing |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10202878A DE10202878A1 (de) | 2002-01-25 | 2002-01-25 | Schaltungsplatine mit integrierter Schaltung zur Hochgeschwindigkeitsdatenverarbeitung |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10202878A1 true DE10202878A1 (de) | 2003-08-07 |
Family
ID=7713058
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10202878A Withdrawn DE10202878A1 (de) | 2002-01-25 | 2002-01-25 | Schaltungsplatine mit integrierter Schaltung zur Hochgeschwindigkeitsdatenverarbeitung |
Country Status (2)
Country | Link |
---|---|
US (1) | US7167936B2 (de) |
DE (1) | DE10202878A1 (de) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7341887B2 (en) * | 2004-10-29 | 2008-03-11 | Intel Corporation | Integrated circuit die configuration for packaging |
US7859092B2 (en) * | 2007-01-02 | 2010-12-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package structures |
JP2012203807A (ja) * | 2011-03-28 | 2012-10-22 | Elpida Memory Inc | メモリモジュール |
US20190355697A1 (en) * | 2018-05-18 | 2019-11-21 | Mediatek Inc. | Electronic package for high-data rate communication applications |
US11222850B2 (en) * | 2019-05-15 | 2022-01-11 | Mediatek Inc. | Electronic package with rotated semiconductor die |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4868634A (en) * | 1987-03-13 | 1989-09-19 | Citizen Watch Co., Ltd. | IC-packaged device |
DE19517967A1 (de) * | 1995-05-16 | 1996-11-21 | Siemens Ag | Mechanisch abgleichbare Leiterstruktur |
US6118670A (en) * | 1998-06-30 | 2000-09-12 | Hewlett-Packard Company | PCB mounting arrangement for two components requiring high-speed connections to a third component |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2238265A1 (de) * | 1973-07-18 | 1975-02-14 | Renault | |
US5880987A (en) * | 1997-07-14 | 1999-03-09 | Micron Technology, Inc. | Architecture and package orientation for high speed memory devices |
-
2002
- 2002-01-25 DE DE10202878A patent/DE10202878A1/de not_active Withdrawn
-
2003
- 2003-01-21 US US10/348,421 patent/US7167936B2/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4868634A (en) * | 1987-03-13 | 1989-09-19 | Citizen Watch Co., Ltd. | IC-packaged device |
DE19517967A1 (de) * | 1995-05-16 | 1996-11-21 | Siemens Ag | Mechanisch abgleichbare Leiterstruktur |
US6118670A (en) * | 1998-06-30 | 2000-09-12 | Hewlett-Packard Company | PCB mounting arrangement for two components requiring high-speed connections to a third component |
Also Published As
Publication number | Publication date |
---|---|
US7167936B2 (en) | 2007-01-23 |
US20030147222A1 (en) | 2003-08-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE10043761C2 (de) | HF-Verteilnetz | |
DE60032954T2 (de) | Hochgeschwindigkeitsstecker und Verbindung für Leiterplatte | |
DE3137388C2 (de) | ||
DE19915702A1 (de) | Montagestruktur für gedruckte Leiterplatten | |
DE1809183A1 (de) | Mehrschichtige gedruckte Schaltung | |
EP3132660A1 (de) | Vorrichtung und verfahren zur signalübertragung von differentiellen datensignalen | |
DE10022479B4 (de) | Anordnung zur Übertragung von Signalen zwischen einer Datenverarbeitungseinrichtung und einer Funktionseinheit in einem Hauptspeichersystem eines Computersystems | |
DE10327926A1 (de) | Schaltungsintegriertes Mikromodul | |
DE10121902A1 (de) | Speichermodul | |
DE69726190T2 (de) | Verfahren zur anordnung von signal- und zielkontaktflächen zur realisierung mehrerer signal/ziel-verbindungskombinationen | |
DE10202878A1 (de) | Schaltungsplatine mit integrierter Schaltung zur Hochgeschwindigkeitsdatenverarbeitung | |
DE102007054304A1 (de) | Rechnerarchitektur | |
DE2210541B2 (de) | Polaritäts-Halteverriegelungsanordnung mit Eingangs-Verknüpfungsschaltungen | |
EP1748347A2 (de) | Computeranordnung und Computereinschubmodul | |
DE60018034T2 (de) | Elektronischer aufbau mit schaltplatte zur unterdrückung von elektromagnetischen interferenzen | |
EP1208727B1 (de) | Vorrichtung und brückenkarte für einen computer | |
WO1999046896A1 (de) | Datenbus für mehrere teilnehmer | |
EP0302351B1 (de) | Elektronisches Gerät | |
DE19651800B4 (de) | Leitungs-Steckverbindung | |
DE4232267C2 (de) | Leiterplatte mit optimierter Bausteinanordnung insbesondere für Koppelfelder mit hoher Datenrate | |
EP3447854A1 (de) | Leiterplatte, verbindersystem und verfahren | |
DE1936567U (de) | Elektrische verbindungseinrichtung. | |
DE10107835A1 (de) | Vorrichtung mit einem Speicherelement und Speicherelement | |
DE19811775B4 (de) | Steckkarte zur Erweiterung eines PCs | |
DE3435773A1 (de) | Rueckwandverdrahtung fuer einschiebbare elektrische baugruppen |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |
Effective date: 20140801 |