DE102022201974A1 - Verfahren zum Herstellen eines Trägersubstrats auf einem Halbleiterwafer und Vorrichtung mit einem Halbleiterwafer - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 239000000758 substrate Substances 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title description 8
- 238000000034 method Methods 0.000 claims abstract description 28
- 239000000463 material Substances 0.000 claims abstract description 26
- 238000005516 engineering process Methods 0.000 claims abstract description 16
- 238000007639 printing Methods 0.000 claims abstract description 10
- 230000005855 radiation Effects 0.000 claims abstract description 5
- 238000005245 sintering Methods 0.000 claims abstract description 5
- 239000011248 coating agent Substances 0.000 claims description 7
- 238000000576 coating method Methods 0.000 claims description 7
- 238000011049 filling Methods 0.000 claims description 3
- 235000012431 wafers Nutrition 0.000 description 41
- 238000012545 processing Methods 0.000 description 10
- 238000000227 grinding Methods 0.000 description 6
- 238000011161 development Methods 0.000 description 5
- 239000007788 liquid Substances 0.000 description 5
- 238000012360 testing method Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 238000005452 bending Methods 0.000 description 2
- 238000007373 indentation Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000004132 cross linking Methods 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 229910052500 inorganic mineral Inorganic materials 0.000 description 1
- 229920000592 inorganic polymer Polymers 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000006263 metalation reaction Methods 0.000 description 1
- 239000011707 mineral Substances 0.000 description 1
- 235000011837 pasties Nutrition 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000011253 protective coating Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
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- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/02008—Multistep processes
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
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- H01L21/67011—Apparatus for manufacture or treatment
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- H01L21/67005—Apparatus not specifically provided for elsewhere
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- H01L23/293—Organic, e.g. plastic
- H01L23/295—Organic, e.g. plastic containing a filler
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
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Abstract
Verfahren (100) zum Herstellen eines Trägersubstrats auf einem Halbleiterwafer, der eine Vorderseite und eine Rückseite aufweist, wobei die Vorderseite der Rückseite gegenüberliegt, wobei die Vorderseite eine strukturierte Halbleiterwaferseite mit Kontaktbereichen repräsentiert, mit den Schritten Aufbringen (120) mindestens einer ersten Schicht auf die Vorderseite mittels Drucktechnologie, wobei die mindestens eine erste Schicht ein erstes Material umfasst, das wasserunlöslich ist, und Aushärten (130) der mindestens einen ersten Schicht mittels UV-Strahlung, thermisch oder mittels Sinterung.
Description
- Stand der Technik
- Die Erfindung betrifft ein Verfahren zum Herstellen eines Trägersubstrats auf einem Halbleiterwafer und eine Vorrichtung mit einem Halbleiterwafer.
- Halbleiterbauelemente werden mit Hilfe von bis zu 600 Einzelprozessschritten erzeugt. In vielen Fällen müssen gegen Ende der Herstellungsverfahren die Halbleiterwafer sehr dünn geschliffen werden.
- Nachteilig ist hierbei, dass die Halbleiterwafer durch die verschiedenen vorgelagerten Einzelprozesse sowie Strukturierungen und tiefe Ätzungen, beispielsweise Trench-Ätzung bei MOSFET/IGBT, intrinsiche Druck- und Zugverspannungen aufweisen können, sodass die Halbleiterwafer nach dem Dünnschleifen eine hohe mechanische Verbiegung aufzeigen. Diese unkontrollierbare und inhomogene Verbiegung erschwert die weitere Prozessierung und erhöht das Bruchrisiko um ein Vielfaches, bis zu dem Punkt einer nicht mehr weiteren Prozessierbarkeit der dünnen Halbleiterwafer. Das betrifft sowohl das Waferhandling als auch die nicht mehr mögliche Vakuumansaugung der abgedünnten Substrate, die aber bei der weiteren Prozessierung unabdingbar ist.
- Die Aufgabe der Erfindung ist es diesen Nachteil zu überwinden.
- Offenbarung der Erfindung
- Das erfindungsgemäße Verfahren zum Herstellen eines Trägersubstrats auf einem Halbleiterwafer, der eine Vorderseite und eine Rückseite aufweist, wobei die Vorderseite der Rückseite gegenüberliegt, wobei die Vorderseite eine strukturierte Halbleiterwaferseite mit Kontaktbereichen repräsentiert, umfasst das Aufbringen mindestens einer ersten Schicht auf die Vorderseite mittels einer Drucktechnologie, wobei die mindestens eine erste Schicht ein erstes Material umfasst, das wasserunlöslich ist, und das Aushärten der mindestens einen ersten Schicht mittels UV-Strahlung, thermisch oder mittels Sinterung.
- Der Vorteil ist hierbei, dass der Halbleiterwafer für nachfolgende Prozessschritte mechanisch stabilisiert wird und existierende hohe Verspannungen ausgeglichen werden, die durch dicke Metall- und Passivierungsschichten, sowie tiefe Gräben im Halbleiterwafer entstehen, sodass der Halbleiterwafer prozesssicher bis zum Ende der Prozesskette der Halbleiterbauelementherstellung bearbeitet werden kann. Das bedeutet, dass durch eine dedizierte Wahl des Druckmediums und der Druckprozessierung der Waferbow gezielt ausgeglichen werden kann, auch lokal begrenzt, sodass ein unverspannter Verbund aus Halbleitersubstrat und Trägersubstrat realisiert werden kann.
- In einer Weiterbildung werden Öffnungen der mindestens einen ersten Schicht, die die Kontaktbereiche teilweise offenlegen, mittels Laser erzeugt.
- Vorteilhaft ist hierbei, dass Metallisierungsflächen und Kontaktpads für PCM oder WLT-Tests nach dem Rückdünnen oder nach der Rückseitenmetallisierung zu Testzwecken weiter ankontaktierbar bleiben. Des Weiteren ist dieser Prozessschritt sehr kostengünstig.
- In einer weiteren Ausgestaltung weist die mindestens eine erste Schicht ein zweites Material auf, das oberhalb der Kontaktbereiche der Vorderseite mittels Drucktechnologie aufgebracht wird, wobei Öffnungen der mindestens einen ersten Schicht, die die Kontaktbereiche teilweise offenlegen, durch Entfernen des zweiten Materials erzeugt werden.
- Der Vorteil ist hierbei, dass die Öffnungen scharfe bzw. schärfere Konturen aufweisen, sodass bei großen Schichtdicken kleine Öffnungen realisiert werden können.
- In einer Weiterbildung wird eine strukturierte Einebnungsschicht auf die Vorderseite aufgebracht, wobei die strukturierte Einebnungsschicht Vertiefungen der Vorderseite auffüllt.
- Vorteilhaft ist hierbei, dass mechanische Drücke während der finalen Waferprozessierung und speziell beim mechnischen Rückschleifen der Wafer besser verteilt werden, da der Druck beim Schleifprozess auf einer komplett eingeebneten Topologie angreift, denn Unebenheiten auf der Oberfläche des gedruckten Trägersubstrates können zum Bruch führen oder zu einer inhomogenen Waferdicke nach dem Schleifen.
- In einer weiteren Ausgestaltung wird eine medienlösliche, thermisch lösbare oder optisch lösbare Schicht bereichsweise unmittelbar auf die Vorderseite aufgebracht. Mit anderen Worten die Schicht kann durch eine geeignete Flüssigkeit, thermisch oder eine optische Anregung vom eigentlichen Halbleitersubstrat gelöst werden oder sich selbst dadurch auflösen.
- Der Vorteil ist hierbei, dass das Trägersubstrat nach Beendigung der finalen Waferprozessierung vor oder nach dem Wafersägen auf einfache Weise entfernt werden kann.
- In einer Weiterbildung erfolgt das Aufbringen der mindestens einen ersten Schicht mehrmals, wobei die mindestens eine erste Schicht eine Schichtdicke von mindestens 5 µm aufweist, insbesondere eine Schichtdicke zwischen 5 µm und 40 µm.
- Vorteilhaft ist hierbei, dass das Trägersubstrat eine hohe Stabilität aufweist, da durch das Druckmedium und die Druckprozessierung gezielt ein Verspannungszustand in das Trägersubstrat eingebaut wird.
- In einer weiteren Ausgestaltung erfolgt das Aufbringen der mindestens einen ersten Schicht mittels Inkjettechnologie, LIFT-Technologie, DLP-Technologie oder Stereolithographie, sodass die mindestens eine erste Schicht ein Beschichtungsmaterial umfasst.
- Der Vorteil ist hierbei, dass das Beschichtungsmaterial bzw. der Beschichtungsstoff bzw. das Beschichtungsmedium ortsgenau und direkt justiert zum Halbleiterprozess über Justagemarken aufgetragen werden kann, sowohl lateral, als auch in z-Richtung. Durch die feste Form des Beschichtungsmaterials im Zielzustand wird eine stabilisierende Wirkung im Halbleiterwafer induziert wird. Der Vorteil ist hierbei, dass diese Materialien nach der Vernetzung einen mechanisch stabilen Träger bzw. ein mechanisch stabiles Trägersubstrat mit definierter Geomtrie ausbilden können.
- Die Vorrichtung umfasst einen Halbleiterwafer, der eine Vorderseite und eine Rückseite aufweist, wobei die Vorderseite der Rückseite gegenüberliegt, und die Vorderseite eine strukturierte Halbleiterwaferseite mit Kontaktbereichen repräsentiert. Erfindungsgemäß ist auf der Vorderseite mindestens eine erste Schicht angeordnet, wobei die mindestens eine erste Schicht ein erstes Material umfasst, das medienunlöslich ist und die mindestens eine erste Schicht als Trägersubstrat fungiert.
- Der Vorteil ist hierbei, dass der Halbleiterwafer für die finale Waferprozessierung mechanisch stabilisiert wird.
- In einer Weiterbildung weist die mindestens eine erste Schicht Öffnungen auf, sodass die Kontaktbereiche teilweise offenliegen.
- Vorteilhaft ist hierbei, dass die Kontaktbereiche zu Testzwecken während des Prozessierens ankontaktierbar sind bzw. bleiben.
- In einer Weiterbildung weist die mindestens eine erste Schicht eine Schichtdicke von mindestens 5 µm auf, insbesondere eine Schichtdicke zwischen 5 µm und 40 µm.
- Vorteilhaft ist hierbei, dass mit verschiedenen dicken Schichten des Druckmediums unterschiedlicher Materialien und der Nachbehandlung dieser, der Stresshaushalt des Gesamtsystems gezielt beeinflusst werden kann.
- Weitere Vorteile ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen bzw. den abhängigen Patentansprüchen.
- Figurenliste
- Die vorliegende Erfindung wird nachfolgend anhand bevorzugter Ausführungsformen und beigefügter Zeichnungen erläutert. Es zeigen:
-
1 ein Verfahren zum Herstellen eines Trägersubstrats auf einem Halbleiterwafer, -
2 ein Ausführungsbeispiel einer Vorrichtung mit einem Halbleiterwafer, und -
3 ein weiteres Ausführungsbeispiel einer Vorrichtung mit einem Halbleiterwafer. -
1 zeigt ein Verfahren 100 zum Herstellen eines Trägersubstrats auf einem Halbleiterwafer, wobei der Halbleiterwafer eine Vorderseite und eine Rückseite aufweist und die Vorderseite der Rückseite gegenüberliegt. Die Vorderseite repräsentiert eine strukturierte Halbleiterwaferseite mit Kontaktbereichen. Das Verfahren 100 startet mit einem Schritt 130, in dem mindestens eine erste Schicht mittels Drucktechnologie auf die Vorderseite aufgebracht wird und die mindestens eine erste Schicht vollflächig aufgebracht wird oder Öffnungen aufweist, die die Kontaktbereiche teilweise freilegen bzw. offenlegen, wobei die mindestens eine erste Schicht ein erstes Material aufweist, das wasserunlöslich ist. Mit anderen Worten es wird eine Trägerschicht bzw. ein Trägersubstrat auf dem Halbleiterwafer erzeugt, nachdem die Vorderseite fertig prozessiert ist. Zur Erzeugung eines dicken Trägersubstrats kann der Schritt 130 mehrmals hintereinander durchgeführt werden. Die erste Schicht kann entweder durch eine geeignete Flüssigkeit, thermisch oder eine optische Anregung vom eigentlichen Halbleitersubstrat gelöst werden bzw. sich selbst dadurch auflösen. In einem folgenden Schritt 150 wird die mindestens eine erste Schicht mittels UV-Strahlung, thermisch oder mittels Sinterung ausgehärtet. Beim mehrmaligen Aufbringen der ersten Schicht erfolgt optional ein finaler Härtungs- oder Sinterungsschritt, sodass eine vollständige Vernetzung des ersten Materials erzielt wird, woduch die mechanischen Eigenschaften des Trägersubstrats verbessert werden. Optional wird die mindestens eine erste Schicht mittels Rakel in einem Schritt 140, der zwischen dem Schritt 130 und dem Schritt 150 durchgeführt wird, eingeebnet. Das Auffüllen der Topologie gerade am Waferrand und zwischen Metallisierung und Passivierungsschichten inklusive der organischen Passivierung, beispielsweise Poly-IMID und der Sägebahn erfüllt das Ziel nach dem Druckprozess eine komplett plane Oberfläche auf dem Trägersubstrat zu realisieren. - Optional startet das Verfahren 100 mit einem Schritt 120, der vor dem Schritt 130 ausgeführt wird, wobei eine strukturierte Einebnungsschicht auf die Vorderseite aufgebracht wird. Dabei werden Vertiefungen der Vorderseite verfüllt bzw. aufgefüllt. Alternativ startet das Verfahren 100 optional mit einem Schritt 110, der vor dem optionalen Schritt 120 und vor dem Schritt 130 ausgeführt wird, wobei eine wasserlösliche Schicht bereichsweise unmittelbar auf die Vorderseite aufgebracht wird.
- In einem ersten Ausführungsbeispiel wird die mindestens eine erste Schicht strukturiert auf die Vorderseite aufgebracht, sodass Öffnungen oberhalb der Kontaktbereiche direkt erzeugt werden.
- In einem zweiten Ausführungsbeispiel wird die mindestens eine erste Schicht vollflächig aufgebracht. Die Öffnungen werden anschließend mittels Laser erzeugt. Alternativ werden die Öffnungen mit weiteren lithographischen Prozessen und nachgelagerter Ätzung erzeugt.
- In einem dritten Ausführungsbeispiel weist die mindestens eine erste Schicht ein zweites Material auf, das zeitgleich mit dem ersten Material aufgebracht wird, wobei das zweite Material oberhalb der Kontaktbereiche auf der Vorderseite angeordnet wird. Das zweite Material kann sowohl medienlöslich sein als auch thermisch oder optisch lösbar sein. Die Öffnungen werden in Abhängigkeit des zweiten Materials mit Hilfe eines flüssigen Mediums für den Fall, dass das zweite Material medienlöslich ist und mittels optischer oder thermischer Anregung für den Fall, dass das zweite Material medienunlöslich ist, erzeugt.
- Das Aufbringen der mindestens einen ersten Schicht erfolgt beispielsweise mit Hilfe der Inkjettechnologie, der Laser induced forward transfer LIFT-Technologie, der digital light prozessing DLP-Technologie oder der Stereolithographie. Das erste Material ist medienunlöslich und weist beispielsweise ein anorganisches polymerbasiertes Druckmedium auf. Die mindestens eine erste Schicht umfasst eine Schichtdicke von mindestens 5 µm, insbesondere eine Schichtdicke zwischen 5 µm und 40 µm.
- Das Trägersubstrat kann entweder direkt nach dem mechanischen Schleifprozess der Rückseite der Wafer wieder entfernt werden oder verbleibt bis zum letzten Herstellungsprozessschritt, dem Chipvereinzeln, auf dem Halbleiterwafer und wird während des Vereinzelungsprozesses mittels Prozessflüssigkeit wie Lösungsmittelbad und/oder durch Zugabe von Additiven und/oder mittels optischer Strahlung und/oder Zugabe von Wärme vom Wafer gelöst. Alternativ können zwei Prozesse kombiniert werden, z. B. Bestrahlung und Lösemittelbad oder Wärmezufuhr. Dadurch kann auf eine Schleiffolie oder Schutzfolie beim Laseranneal der Rückseite verzichtet werden. Das Trägersubstrat bietet einen zusätzlichen Schutz beim Vereinzelungsprozess, sodass ein Schutzlack nicht benötigt wird. Damit entfällt das kritische Laminieren und Delaminieren bei sehr dünnen Wafern.
-
2 zeigt ein Ausführungsbeispiel einer Vorrichtung 200 mit einem Halbleiterwafer 201, der eine Vorderseite 202 und eine Rückseite 203 aufweist. Die Vorderseite 202 liegt der Rückseite 203 gegenüber. Auf der Vorderseite 202 sind aktive Bereiche von Halbleiterbauelementen angeordnet, die Kontaktbereiche 204 aufweisen. Auf der Vorderseite 202 ist optional eine strukturierte Einebnungsschicht 205 angeordnet, die Vertiefungen auf der Vorderseite 202 ausgleicht. Auf den Kontaktbereichen 204 ist mindestens eine erste Schicht 206 angeordnet, die als Trägersubstrat fungiert. Die mindestens eine erste Schicht 206 weist Öffnungen 207 auf. Alternativ ist die erste Schicht 206 vollflächig auf den Kontaktbereichen 204 aufgebracht. Das Trägersubstrat kann den Halbleiterchip auf diese Weise ganz oder teilweise abdecken bzw. bedecken. -
3 zeigt ein weiteres Ausführungsbeispiel einer Vorrichtung 300 mit einem Halbleiterwafer 301. Identische hintere Stellen der Bezugszeichen in3 bezeichnen dieselben Merkmale wie diejenigen in2 . Zusätzlich weist die Vorrichtung 300 auf der Vorderseite 302 eine wasserlösliche Schicht 308 auf, die als Opferschicht zum Ablösen des Trägersubstrats nach Beendigung der Rückseitenprozesse dient. - Das Trägersubstrat ist temperaturstabil, hochvakuumtauglich und verformt sich nicht.
- Der Halbleiterwafer 201 und 301 weist beispielsweise einen Durchmesser von 150 mm, 200 mm oder 300 mm auf und umfasst beispielsweise Silizium, Siliziumkarbid, Saphir oder QST für Galliumnitridbauelemente.
- Der Halbleiterwafer 201 und 301 ist im Randbereich abgerundet. Der Rundungsbereich wird eingeebnet und durch das Druckmedium topologisch aufgefüllt, sodass ein ebenes Trägersubstrat entsteht. Das Einebnen erfolgt mit der unmittelbar auf die Vorderseite aufgebrachten Schicht. Das kann sowohl die Einebnungsschicht als auch die mindestens eine erste Schicht 206 und 306 sein. Mit anderen Worten die Vorderseite des Halbleiterwafers wird eingeebnet bevor eine geschlossene Schicht aufgebracht wird. Die optionale organische oder anorganische Einebnungsschicht 205 und 305 dient dabei zur Reduzierung des Waferbows.
- Die mindestens eine erste Schicht 206 und 306 ist ein Druckmedium, d. h. mittels Drucktechnologie hergestellt. Das Druckmedium weist organische oder anorganische, z. B. mineralische oder keramische Füllstoffe auf. Mit anderen Worten das Druckmedium umfasst ein Beschichtungsmaterial, das in flüssiger bis pastöser Form appliziert wird und durch den nachfolgenden Aushärteprozess zu einer festen Schicht wird.
- Das Druckmedium mit den anorganischen Bestandteilen ist dabei beispielsweise polymerbasiert. Die Schichtdicke der mindestens einen ersten Schicht 206 und 306 beträgt bei einmaligem Auftragen 5 µm bis 40 µm. Durch mehrmaliges Auftragen von ersten Schichten 206 und 306 kann das Trägersubstrat eine Schichtdicke von bis zu 1000 µm aufweisen.
- Die Kontaktbereiche 204 und 304 sind durch Öffnungen 207 und 307 in der mindestens einen ersten Schicht 206 und 306 freigelegt, sodass die entstehenden Halbleiterbauelemente während der weiteren Fertigungsstellungsprozesse getestet werden können. Die mindestens eine erste Schicht 206 und 306 fungiert dabei als Isolator, sodass Mehrfachtestköpfe bei den Messungen verwendet werden können und die Gefahr eines elektrischen Überschlags bei Durchbruchspannungen > 1kV reduziert wird.
- Die Vorrichtung 200 und 300 findet beim Herstellen von Leistungshalbleiterbauelementen und Leistungshalbleitermodulen Anwendung, die während der Prozessierung eine Chipdicke kleiner 180 µm aufweisen.
Claims (10)
- Verfahren (100) zum Herstellen eines Trägersubstrats auf einem Halbleiterwafer, der eine Vorderseite und eine Rückseite aufweist, wobei die Vorderseite der Rückseite gegenüberliegt, wobei die Vorderseite eine strukturierte Halbleiterwaferseite mit Kontaktbereichen repräsentiert, mit den Schritten: • Aufbringen (120) mindestens einer ersten Schicht auf die Vorderseite mittels Drucktechnologie, wobei die mindestens eine erste Schicht ein erstes Material umfasst, das wasserunlöslich ist, und • Aushärten (130) der mindestens einen ersten Schicht mittels UV-Strahlung, thermisch oder mittels Sinterung.
- Verfahren (100) nach
Anspruch 1 , dadurch gekennzeichnet, dass Öffnungen der mindestens einen ersten Schicht, die die Kontaktbereiche teilweise offenlegen, mittels Laser erzeugt werden. - Verfahren (100) nach
Anspruch 1 , dadurch gekennzeichnet, dass die mindestens eine erste Schicht ein zweites Material aufweist, das oberhalb der Kontaktbereiche auf der Vorderseite mittels Drucktechnologie aufgebracht wird, wobei Öffnungen der mindestens einen ersten Schicht, die die Kontaktbereiche teilweise offenlegen, durch Entfernen des zweiten Materials erzeugt werden. - Verfahren (100) nach einem der vorhergehenden Ansprüche, wobei eine strukturierte Einebnungsschicht auf die Vorderseite aufgebracht wird, wobei die strukturierte Einebnungsschicht Vertiefungen der Vorderseite auffüllt.
- Verfahren (100) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass eine medienlösliche, thermisch lösbare oder optisch lösbare Schicht unmittelbar bereichsweise auf die Vorderseite aufgebracht wird.
- Verfahren (100) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Aufbringen (120) der mindestens einen ersten Schicht mehrmals erfolgt, wobei die mindestens eine erste Schicht eine Schichtdicke von mindestens 5 µm aufweist, insbesondere eine Schichtdicke zwischen 5 µm und 40 µm.
- Verfahren (100) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Aufbringen (120) der mindestens einen ersten Schicht mittels Inkjettechnologie, LIFT-Technologie, DLP-Technologie oder Stereolithographie erfolgt, sodass die mindestens eine erste Schicht ein Beschichtungsmaterial umfasst.
- Vorrichtung (200, 300) mit einem Halbleiterwafer (201, 301), der eine Vorderseite (202, 302) und eine Rückseite (203, 303) aufweist, wobei die Vorderseite (202, 302) der Rückseite (203, 303) gegenüberliegt, und die Vorderseite (202, 302) eine strukturierte Halbleiterwaferseite mit Kontaktbereichen (204, 304) repräsentiert, dadurch gekennzeichnet, dass auf der Vorderseite (202, 302) mindestens eine erste Schicht (206, 306) angeordnet ist, wobei die mindestens eine erste Schicht (206, 306) ein erstes Material umfasst, das medienunlöslich ist und die mindestens eine erste Schicht (206, 306) als Trägersubstrat fungiert.
- Vorrichtung (200, 300) nach
Anspruch 8 , dadurch gekennzeichnet, dass die mindestens eine erste Schicht (206, 306) Öffnungen aufweist, sodass die Kontaktbereiche teilweise offenliegen. - Vorrichtung (200, 300) nach einem der
Ansprüche 8 oder9 , dadurch gekennzeichnet, dass die mindestens eine erste Schicht (206, 306) mindestens eine Schichtdicke von 5 µm aufweist, insbesondere eine Schichtdicke zwischen 5 µm und 40 µm.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102022201974.1A DE102022201974A1 (de) | 2022-02-25 | 2022-02-25 | Verfahren zum Herstellen eines Trägersubstrats auf einem Halbleiterwafer und Vorrichtung mit einem Halbleiterwafer |
JP2023025774A JP2023124836A (ja) | 2022-02-25 | 2023-02-22 | 半導体ウェハ上にキャリア基板を製造する方法および半導体ウェハを備えた装置 |
US18/173,526 US20230274928A1 (en) | 2022-02-25 | 2023-02-23 | Method for manufacturing a carrier substrate on a semiconductor wafer and device including a semiconductor wafer |
CN202310165850.6A CN116666235A (zh) | 2022-02-25 | 2023-02-24 | 半导体晶片上制造载体衬底的方法和有半导体晶片的设备 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102022201974.1A DE102022201974A1 (de) | 2022-02-25 | 2022-02-25 | Verfahren zum Herstellen eines Trägersubstrats auf einem Halbleiterwafer und Vorrichtung mit einem Halbleiterwafer |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102022201974A1 true DE102022201974A1 (de) | 2023-08-31 |
Family
ID=87557134
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102022201974.1A Pending DE102022201974A1 (de) | 2022-02-25 | 2022-02-25 | Verfahren zum Herstellen eines Trägersubstrats auf einem Halbleiterwafer und Vorrichtung mit einem Halbleiterwafer |
Country Status (4)
Country | Link |
---|---|
US (1) | US20230274928A1 (de) |
JP (1) | JP2023124836A (de) |
CN (1) | CN116666235A (de) |
DE (1) | DE102022201974A1 (de) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102015105509A1 (de) | 2015-04-10 | 2016-10-13 | Osram Opto Semiconductors Gmbh | Bauelement und Verfahren zur Herstellung eines Bauelements |
-
2022
- 2022-02-25 DE DE102022201974.1A patent/DE102022201974A1/de active Pending
-
2023
- 2023-02-22 JP JP2023025774A patent/JP2023124836A/ja active Pending
- 2023-02-23 US US18/173,526 patent/US20230274928A1/en active Pending
- 2023-02-24 CN CN202310165850.6A patent/CN116666235A/zh active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102015105509A1 (de) | 2015-04-10 | 2016-10-13 | Osram Opto Semiconductors Gmbh | Bauelement und Verfahren zur Herstellung eines Bauelements |
Also Published As
Publication number | Publication date |
---|---|
JP2023124836A (ja) | 2023-09-06 |
CN116666235A (zh) | 2023-08-29 |
US20230274928A1 (en) | 2023-08-31 |
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