DE102022114650A1

DE102022114650A1 - 5g-nr software-framework mit mehreren zellen

Info

Publication number: DE102022114650A1
Application number: DE102022114650.2A
Authority: DE
Inventors: Harsha Deepak Banuli Nanje Gowda
Original assignee: Nvidia Corp
Current assignee: Nvidia Corp
Priority date: 2021-06-25
Filing date: 2022-06-10
Publication date: 2022-12-29
Also published as: GB202208886D0; AU2022204378A1; CN115529669A; KR20230000970A; GB2612162A; JP2023004898A; US20220413928A1

Abstract

Vorrichtungen, Systeme und Techniken zur Durchführung von Mehrzellen-Physical-Layer-(PHY)-Verarbeitung in einem New-Radio-(NR)-Netzwerk der fünften Generation (5G). In mindestens einer Ausführungsform gruppiert eine PHY-Bibliothek, die eine PHY-Pipeline implementiert, Mehrbenutzer- und/oder Mehrzellen-5G-NR-PHY-Operationen zur parallelen Ausführung als ein Ergebnis eines oder mehrerer Funktionsaufrufe an eine von der PHY-Bibliothek bereitgestellte Anwendungsprogramm ierschnittstelle.

Description

GEBIET
Mindestens eine Ausführungsform bezieht sich auf Verarbeitungsressourcen, die zur Durchführung und Erleichterung der Verarbeitung der physikalischen Schicht (PHY) mehrerer Zellen in einem New Radio (NR)-Netzwerk der fünften Generation (5G) verwendet werden. Zum Beispiel bezieht sich mindestens eine Ausführungsform auf Prozessoren oder Rechensysteme, die verwendet werden, um parallelisierte Mehrbenutzer- und/oder Mehrzellen-5G-NR-PHY-Operationen unter Verwendung einer Software-PHY-Bibliothek durchzuführen, die eine PHY-Pipeline gemäß verschiedenen hierin beschriebenen neuen Techniken implementiert.
HINTERGRUND
Die Verarbeitung von Operationen der physikalischen Schicht bzw. Physical Layer (PHY) in einem New Radio (NR)-Kommunikationsnetzwerk der fünften Generation (5G) kann erhebliche Speicher-, Zeit- oder andere Rechenressourcen in Anspruch nehmen. Diese Ressourcennutzung nimmt zu, wenn zusätzliche Nutzer oder Rechenzellen zu einer 5G-NR-Basisstation in einem 5G-NR-Netzwerk hinzugefügt werden. Die zunehmende Verbreitung von drahtlosen Kommunikationsgeräten und die verstärkte Implementierung der 5G-NR-Netzwerkinfrastruktur haben zu einem höheren Bedarf an 5G-NR-Netzwerkverarbeitungsressourcen geführt.
Figurenliste

1 ist ein Blockdiagramm, das eine New Radio (NR) der fünften Generation (5G) Physical Layer (PHY)-Pipeline veranschaulicht, die von einer PHY-Bibliothek implementiert wird, gemäß mindestens einer Ausführungsform;
2 ist ein Blockdiagramm, das Funktionsaufrufe an eine PHY-Pipeline, die von einer PHY-Bibliothek implementiert wird, um PHY-Operationen durchzuführen, veranschaulicht, gemäß mindestens einer Ausführungsform;
3A ist ein Blockdiagramm, das einen PHY-Deskriptor veranschaulicht, gemäß mindestens einer Ausführungsform;
3B ist ein Blockdiagramm, das einen beispielhaften PUSCH-Pipeline-Deskriptor in einer PHY-Pipeline, die von einer PHY-Bibliothek implementiert wird, veranschaulicht, gemäß mindestens einer Ausführungsform;
4A ist ein Blockdiagramm, das eine hierarchische Datenorganisation für eine PHY-Pipeline, die von einer PHY-Bibliothek implementiert wird, veranschaulicht, gemäß mindestens einer Ausführungsform;
4B ist ein Blockdiagramm, das eine zeitliche Datenorganisation für eine PHY-Pipeline, die durch eine PHY-Bibliothek implementiert wird, veranschaulicht, gemäß mindestens einer Ausführungsform;
5 ist ein Blockdiagramm, das eine beispielhafte PUSCH-Datenstruktur für eine PHY-Pipeline, die von einer PHY-Bibliothek implementiert wird, veranschaulicht, gemäß mindestens einer Ausführungsform;
6 ist ein Blockdiagramm, das eine PHY-Deskriptor-Pufferung veranschaulicht, gemäß mindestens einer Ausführungsform;
7 ist ein Blockdiagramm, das eine Organisation von stapelweise verarbeiteten Parametern während einer stapelweisen PHY-Operation veranschaulicht, gemäß mindestens einer Ausführungsform;
8 ist ein Blockdiagramm, das eine beispielhafte Pipeline-Topologie zur Ausführung einer stapelweisen PHY-Operationslast veranschaulicht, gemäß mindestens einer Ausführungsform;
9 ist ein Blockdiagramm, das ein Beispiel für eine zeitschlitzbasierte PHY-Pipeline-Stapeltopologie veranschaulicht, gemäß mindestens einer Ausführungsform;
10 ist ein Blockdiagramm, das ein stapelweises PHY-Deskriptor-Layout veranschaulicht, gemäß mindestens einer Ausführungsform;
11 ist ein Blockdiagramm, das eine beispielhafte Anwendungsprogrammierschnittstelle (API) zu einer Physical Layer PHY-Pipeline, die von einer PHY-Bibliothek implementiert wird, veranschaulicht, gemäß mindestens einer Ausführungsform;
12 veranschaulicht einen Prozess zur Durchführung von PHY-Operationen in einer 5G-NR-PHY-Pipeline, die durch eine PHY-Bibliothek implementiert wird, gemäß mindestens einer Ausführungsform;
13 veranschaulicht ein Beispiel für ein Rechenzentrumssystem, gemäß mindestens einer Ausführungsform;
14A veranschaulicht ein Beispiel für ein autonomes Fahrzeug, gemäß mindestens einer Ausführungsform;
14B veranschaulicht ein Beispiel für Kamerastandorte und Sichtfelder für das autonome Fahrzeug von 14A, gemäß mindestens einer Ausführungsform;
14C ist ein Blockdiagramm, das eine beispielhafte Systemarchitektur für das autonome Fahrzeug von 14A veranschaulicht gemäß mindestens einer Ausführungsform;
14D ist ein Diagramm, das ein System zur Kommunikation zwischen einem oder mehreren cloudbasierten Servern und dem autonomen Fahrzeug von 14A darstellt, gemäß mindestens einer Ausführungsform;
15 ist ein Blockdiagramm, das ein Computersystem darstellt, gemäß mindestens einer Ausführungsform;
16 ist ein Blockdiagramm, das ein Computersystem darstellt, gemäß mindestens einer Ausführungsform;
17 veranschaulicht ein Computersystem, gemäß mindestens einer Ausführungsform;
18 veranschaulicht ein Computersystem, gemäß mindestens einer Ausführungsform;
19A veranschaulicht ein Computersystem, gemäß mindestens einer Ausführungsform;
19B veranschaulicht ein Computersystem, gemäß mindestens einer Ausführungsform;
19C veranschaulicht ein Computersystem, gemäß mindestens einer Ausführungsform;
19D veranschaulicht ein Computersystem, gemäß mindestens einer Ausführungsform;
19E und 19F veranschaulichen ein gemeinsames Programmiermodell, gemäß mindestens einer Ausführungsform;
20 veranschaulicht beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, gemäß mindestens einer Ausführungsform;
21A und 21B veranschaulichen beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, gemäß mindestens einer Ausführungsform;
22A und 22B veranschaulichen eine zusätzliche beispielhafte Grafikprozessorlogik, gemäß mindestens einer Ausführungsform;
23 veranschaulicht ein Computersystem, gemäß mindestens einer Ausführungsform;
24A veranschaulicht einen Parallelprozessor, gemäß mindestens einer Ausführungsform;
24B veranschaulicht eine Partitionseinheit, gemäß mindestens einer Ausführungsform;
24C veranschaulicht einen Verarbeitungscluster, gemäß mindestens einer Ausführungsform;
24D veranschaulicht einen Grafik-Multiprozessor, gemäß mindestens einer Ausführungsform;
25 veranschaulicht ein Multi-Grafikprozessoreinheits- (GPU-) System, gemäß mindestens einer Ausführungsform;
26 veranschaulicht einen Grafikprozessor, gemäß mindestens einer Ausführungsform;
27 ist ein Blockdiagramm, das eine Prozessor-Mikroarchitektur für einen Prozessor, gemäß mindestens einer Ausführungsform veranschaulicht;
28 veranschaulicht zumindest Abschnitte eines Grafikprozessors, gemäß einer oder mehreren Ausführungsformen;
29 veranschaulicht zumindest Abschnitte eines Grafikprozessors, gemäß einer oder mehreren Ausführungsformen;
30 veranschaulicht zumindest Abschnitte eines Grafikprozessors, gemäß einer oder mehreren Ausführungsformen;
31 ist ein Blockdiagramm einer Grafikverarbeitungs-Engine eines Grafikprozessors, gemäß mindestens einer Ausführungsform;
32 ist ein Blockdiagramm von mindestens Abschnitten eines Grafikprozessorkerns, gemäß mindestens einer Ausführungsform;
33A und 33B veranschaulichen, gemäß mindestens einer Ausführungsform, eine Thread-Ausführungslogik, die eine Anordnung von Prozessorelementen eines Grafikprozessorkerns aufweist;
34 veranschaulicht eine Parallelverarbeitungseinheit („PPU“), gemäß mindestens einer Ausführungsform;
35 veranschaulicht einen allgemeinen Verarbeitungscluster („GPC“), gemäß mindestens einer Ausführungsform;
36 veranschaulicht eine Speicherpartitionseinheit einer Parallelverarbeitungseinheit („PPU“), gemäß mindestens einer Ausführungsform;
37 veranschaulicht einen Streaming-Multiprozessor, gemäß mindestens einer Ausführungsform;
38 veranschaulicht ein Netzwerk für die Kommunikation von Daten innerhalb eines drahtlosen 5G-Kommunikationsnetzwerks, gemäß mindestens einer Ausführungsform;
39 veranschaulicht eine Netzwerkarchitektur für ein drahtloses 5G-LTE-Netzwerk, gemäß mindestens einer Ausführungsform;
40 ist ein Diagramm, das einige grundlegende Funktionen eines mobilen Telekommunikationsnetzwerkes/-systems veranschaulicht, das gemäß LTE- und 5G-Prinzipien arbeitet, gemäß mindestens einer Ausführungsform;
41 veranschaulicht ein Funkzugangsnetzwerk, das Teil einer 5G-Netzwerkarchitektur sein kann, gemäß mindestens einer Ausführungsform;
42 stellt eine beispielhafte Darstellung eines 5G-Mobilkommunikationssystems bereit, in dem eine Vielzahl verschiedener Arten von Einrichtungen verwendet wird, gemäß mindestens einer Ausführungsform;
43 veranschaulicht ein Beispiel für ein System auf hoher Ebene, gemäß mindestens einer Ausführungsform;
44 veranschaulicht eine Systemarchitektur eines Netzwerks, gemäß mindestens einer Ausführungsform;
45 veranschaulicht beispielhafte Komponenten einer Einrichtung, gemäß mindestens einer Ausführungsform;
46 veranschaulicht beispielhafte Schnittstellen von Basisbandschaltungen, gemäß mindestens einer Ausführungsform;
47 veranschaulicht ein Beispiel für einen Uplink-Kanal gemäß mindestens einer Ausführungsform;
48 veranschaulicht eine Systemarchitektur eines Netzwerks, gemäß mindestens einer Ausführungsform;
49 veranschaulicht einen Steuerebenen-Protokollstack, gemäß mindestens einer Ausführungsform;
50 veranschaulicht einen Nutzebenen-Protokollstack, gemäß mindestens einer Ausführungsform;
51 veranschaulicht Komponenten eines Kernnetzwerks, gemäß mindestens einer Ausführungsform; und
52 veranschaulicht Komponenten eines Systems zur Unterstützung der Netzwerkfunktionsvirtualisierung (NFV), gemäß mindestens einer Ausführungsform.

DETAILLIERTE BESCHREIBUNG
1 ist ein Blockdiagramm, das eine New Radio (NR) der fünften Generation (5G) Physical Layer (PHY)-Pipeline, die von einer PHY-Bibliothek wie beispielsweise cuPHY, cuBB oder einer beliebigen anderen New Radio (NR) der fünften Generation (5G) Software-Bibliothek implementiert wird, veranschaulicht, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist 5G-NR ein Netzwerkkommunikationsstandard für eine Funkzugangstechnologie, wobei 5G anzeigt, dass es sich um die fünfte Generation drahtloser Technologie handelt, und New Radio eine neue Funkschnittstelle und Funkzugangstechnologie für zellulare Kommunikationsnetzwerke bezeichnet. In mindestens einer Ausführungsform umfassen 5G-NR-Netzwerke Basisstationen zur Verarbeitung von Kommunikationsinformationen von Zellen, wie beispielsweise Türmen mit einer Vielzahl von verbundenen Benutzergeräten (UE), wie beispielsweise Mobiltelefonen. Um Informationen aus einer Vielzahl von Zellen zu verarbeiten, implementiert in einer Ausführungsform jede Basisstation verschiedene hierin weiter beschriebene Verarbeitungsoperationen. In mindestens einer Ausführungsform sind die Verarbeitungsoperationen in einem 5G-NR-Netzwerk in eine Hierarchie kategorisiert, die verschiedene Schichten umfasst, wie beispielsweise eine Schicht 1 (L1) 106 oder eine physikalische Schicht (PHY), um Operationen auf niedrigerer Ebene durchzuführen, und eine Schicht 2 (L2) 102, um Operationen auf höherer Ebene durchzuführen.
In mindestens einer Ausführungsform ist die Schicht 2 (L2) 102 eine logische Organisation von Hardware, Software und Operationen auf hoher Ebene, die von einer Basisstation mit dieser Hardware und Software durchgeführt werden. In mindestens einer Ausführungsform sind Operationen auf hoher Ebene beliebige 5G-NR-Rechenoperationen, die von Operationen auf niedrigerer Ebene, die in L1/PHY 106 auf einer Basisstation implementiert sind, abhängen oder anderweitig eine Interaktion mit ihnen erfordern. In mindestens einer Ausführungsform umfasst L2 102 eine oder mehrere Rechenoperationen, um 5G-NR-Netzwerkkommunikation zu erleichtern. In mindestens einer Ausführungsform bereiten L2 102-Operationen Daten und/oder andere Informationen für Berechnungsoperationen vor, die von L1/PHY 106 durchgeführt werden. Um eine oder mehrere von L1/PHY 106 durchgeführte Rechenoperationen aufzurufen oder anderweitig mit ihnen zu interagieren, verwendet L2 102 eine L2-L1-Schnittstelle 104.
In mindestens einer Ausführungsform handelt es sich bei einer L2-L1-Schnittstelle 104 um Hardware- und/oder Softwareanweisungen, die bei ihrer Ausführung eine Schnittstelle zwischen L2 102 und L1 106 in einem 5G-NR-Netzwerk bilden. In mindestens einer Ausführungsform ist eine L2-L1-Schnittstelle 104 eine Anwendungsprogrammierschnittstelle (API). In mindestens einer Ausführungsform ist eine L2-L1-Schnittstelle 104 eine Hardwareschnittstelle. In mindestens einer Ausführungsform ist eine L2-L1-Schnittstelle 104 eine beliebige andere Schnittstelle zur Erleichterung der Interaktion und Übertragung von Daten und/oder anderen Informationen zwischen L2 102 und L1 106 eines 5G-NR-Netzes.
In mindestens einer Ausführungsform ist die Schicht 1 (L1) 106 oder eine physikalische Schicht (PHY) eine logische Organisation von Hardware, Software und Low-Level-Operationen bzw. Operationen auf niedriger Ebene, die von einer Basisstation auszuführen sind, die diese Hardware und Software umfasst. In mindestens einer Ausführungsform ist L1/PHY 106 in Hardware implementiert. In mindestens einer Ausführungsform wird L1/PHY 106 durch eine oder mehrere Softwarebibliotheken implementiert. In mindestens einer Ausführungsform wird L1/PHY 106 durch eine oder mehrere Softwarebibliotheken implementiert, um eine Beschleunigung der L1/PHY 106-Operationen unter Verwendung einer oder mehrerer Parallelverarbeitungseinheiten (PPUs), wie etwa Grafikverarbeitungseinheiten (GPUs), zu ermöglichen.
In mindestens einer Ausführungsform ist L1/PHY 106 in physikalische Kanäle unterteilt, wie beispielsweise in Uplink und Downlink. In mindestens einer Ausführungsform führt jeder Kanal Funktionen für die Übertragung und den Empfang von Daten aus. In mindestens einer Ausführungsform führt jeder Kanal Funktionen für die Übertragung und den Empfang von Steuerinformationen, die Zellenerkennung und den Erstzugang aus. In mindestens einer Ausführungsform stellen Uplink- und Downlink-Signalverarbeitungskomponenten für L1/PHY 106, wie beispielsweise Softwareoperationen, die in einer Bibliothek der physikalischen Schicht (PHY) 116 implementiert sind, eine Signalverarbeitungspipeline bereit, die aus Signalverarbeitungsblöcken von Operationen besteht, die für jeden Kanal L1/PHY 106 spezifisch sind. In mindestens einer Ausführungsform werden für Downlink-Kanäle, bei denen eine Basisbandeinheit (BBU) die Senderkommunikation implementiert, die Signalverarbeitungsblöcke durch eine 3^rd Generation Partnership Project (3GPP) NR-Standardspezifikation bestimmt. In mindestens einer Ausführungsform sind, für Uplink-Kanäle, bei denen eine BBU die Empfängerkommunikation implementiert, die Signalverarbeitungsblöcke implementierungsspezifisch und können verschiedene Komponenten umfassen, die hierin weiter beschriebene Operationen implementieren.
In mindestens einer Ausführungsform stellt zwischen L1/PHY 106 und L2 102 eines 5G-NR-Kommunikationsnetzwerks oder einer beliebigen anderen Art von Kommunikationsnetzwerk eine L2-L1-Schnittstelle 104 eine Schnittstelle zwischen Signalverarbeitungsoperationen der L1/PHY 106-Schicht, wie sie von einer Software-PHY-Bibliothek 116, wie beispielsweise cuPHY, cuBB oder einer beliebigen anderen Software-5G-NR-Bibliothek der fünften Generation, implementiert werden, und oberen Schichten wie beispielsweise L2 102 in einer BBU bereit. In mindestens einer Ausführungsform fungiert eine L2-L1-Schnittstelle 104 als eine Schnittstelle zwischen Komponenten von L1/PHY 106, wie beispielsweise einer PHY-Bibliothek 116, die Signalverarbeitungsoperationen implementiert, und oberen Schichten (wie beispielsweise L2 102) eines 3^rd Generation Partnership Project 3GPP-Protokollstapels.
In mindestens einer Ausführungsform interagiert eine L2-L1-Schnittstelle mit einem Bibliothekstreiber für die physikalische Schicht (PHY) 112 oder kommuniziert anderweitig damit. In mindestens einer Ausführungsform handelt es sich bei einem PHY-Bibliotheks-Treiber um Software-Befehle, die, wenn sie ausgeführt werden, eine oder mehrere L1/PHY-106-Signalverarbeitungsoperationen orchestrieren und/oder aufrufen, die von einer Bibliothek der physikalischen Schicht (PHY) 116 implementiert werden. Um Aufrufe von Signalverarbeitungsoperationen eines PHY-Bibliotheks-Treibers 112 durchzuführen oder zu veranlassen, diese aufzurufen, implementiert der PHY-Bibliotheks-Treiber 112 in einer Ausführungsform eine Bibliotheks-Treiberschnittstelle 110 für die physikalische Schicht (PHY). In mindestens einer Ausführungsform besteht eine PHY-Bibliotheks-Treiberschnittstelle 110 aus Softwareanweisungen, die, wenn sie ausgeführt werden, eine Anwendungsprogrammierschnittstelle (API) bereitstellen, um eine oder mehrere L1/PHY-106-Signalverarbeitungsoperationen aufzurufen, die von einem PHY-Bibliotheks-Treiber 112 durchgeführt und zumindest teilweise von einer PHY-Bibliothek 116 implementiert werden.
In mindestens einer Ausführungsform besteht eine Bibliothek der physikalischen Schicht (PHY) 116 aus Softwareanweisungen, die bei ihrer Ausführung verschiedene Signalverarbeitungsoperationen gemäß einem 5G-NR-Protokollstapel, wie beispielsweise einem 3GPP-Protokollstapel, durchführen. In mindestens einer Ausführungsform umfasst eine PHY-Bibliothek 116 eine Bibliotheksschnittstelle der physikalischen Schicht (PHY) 114 oder stellt diese anderweitig bereit. In mindestens einer Ausführungsform handelt es sich bei einer PHY-Bibliotheksschnittstelle 114 um Softwareanweisungen, die, wenn sie ausgeführt werden, eine API für eine PHY-Bibliothek 116 bereitstellen, um verschiedene Signalverarbeitungsoperationen durchzuführen, die von der PHY-Bibliothek 116 implementiert werden. In mindestens einer Ausführungsform ist eine PHY-Bibliotheksschnittstelle 114 eine API. In mindestens einer Ausführungsform stellt eine PHY-Bibliotheksschnittstelle 114 eine API bereit, die auf einem Standard, wie der Small Cell Forum FAPI-Schnittstelle, basiert. In mindestens einer Ausführungsform stellt eine PHY-Bibliotheksschnittstelle 114 eine proprietäre API bereit.
In mindestens einer Ausführungsform verwaltet eine PHY-Bibliothek 116, wie beispielsweise cuPHY, cuBB oder eine andere 5G-NR-Softwarebibliothek der fünften Generation, Software, die auf einer oder mehreren Parallelverarbeitungseinheiten (PPUs), wie beispielsweise Grafikverarbeitungseinheiten (GPUs), ausgeführt wird, wie hierin weiter beschrieben. In mindestens einer Ausführungsform verwaltet eine PHY-Bibliothek 116 Software-Kernel oder Segmente von Softwareanweisungen zur Durchführung einer oder mehrerer spezifischer Operationen, die Signalverarbeitungsoperationen für L1/PHY 106 eines drahtlosen 5G-NR-Kommunikationssystems implementieren, wobei die Software-Kernel von einer oder mehreren PPUs, wie beispielsweise GPUs, ausgeführt werden, wie hierin weiter beschrieben.
In mindestens einer Ausführungsform implementieren eine oder mehrere PPUs, wie beispielsweise GPUs, die gesamte Funktionalität, wie beispielsweise alle L1/PHY 106-Operationen, in einer Signalverarbeitungspipeline. In mindestens einer Ausführungsform beschleunigen eine oder mehrere PPUs, z.B. GPUs, bestimmte L1/PHY 106-Operationen oder Blöcke von L1/PHY 106-Operationen einer Signalverarbeitungspipeline. In mindestens einer Ausführungsform stellen ein PHY-Bibliotheks-Treiber 112 und/oder eine PHY-Bibliothek 106 Software, wie beispielsweise eine oder mehrere Schnittstellen 110, 114 oder andere APIs, zur Verwaltung der PPU-Interaktion bereit. In mindestens einer Ausführungsform überträgt eine PHY-Bibliothek 116 einen oder mehrere Parameter und/oder Deskriptoren, wie nachstehend beschrieben, an einen oder mehrere Software-Kernel, die von einer oder mehreren PPUs, z.B. GPUs, ausgeführt werden, um eine oder mehrere L1/PHY-106-Signalverarbeitungsoperationen durchzuführen, oder stellt diese auf andere Weise bereit. In mindestens einer Ausführungsform verwaltet eine PHY-Bibliothek 116 und/oder ein PHY-Bibliothekstreiber 112 die Ausgabe von einem oder mehreren Software-Kernel(n), die von einer oder mehreren PPUs, wie beispielsweise GPUs, ausgeführt werden.
In mindestens einer Ausführungsform implementiert und/oder führt eine PHY-Bibliothek 116 Signalverarbeitungsoperationen für die Übertragung von Daten und/oder anderen Informationen in L1/PHY 106 eines 5G-NR-Netzwerks durch. In mindestens einer Ausführungsform umfassen die von einer PHY-Bibliothek 116 implementierten und/oder durchgeführten Signalverarbeitungsoperationen einen gemeinsam genutzten physikalischen Uplink-Kanal (PUSCH; physical uplink shared channel). In mindestens einer Ausführungsform ist der PUSCH in 5G-NR dazu bestimmt, gemultiplexte Steuerinformationen und Benutzeranwendungsdaten zu übertragen, wie hierin weiter beschrieben. In mindestens einer Ausführungsform umfassen die von einer PHY-Bibliothek 116 implementierten und/oder durchgeführten Signalverarbeitungsoperationen einen gemeinsam genutzten physikalischen Downlink-Kanal (PDSCH; physical downlink shared channel). In mindestens einer Ausführungsform überträgt der PDSCH Benutzerdaten und Signalisierung auf höherer Ebene, wie hierin weiter beschrieben.
In mindestens einer Ausführungsform umfassen die von einer PHY-Bibliothek 116 implementierten und/oder durchgeführten Signalverarbeitungsoperationen Komponenten für die Übertragung von Steuerinformationen. In mindestens einer Ausführungsform umfassen die Komponenten für die Übertragung von Steuerinformationen einen physischen Downlink-Steuerkanal (PDCCH; physical downlink control channel) und einen physischen Uplink-Steuerkanal (PUCCH; physical uplink control channel). In mindestens einer Ausführungsform übertragen der PDCCH und der PUCCH Informationen über ein Transportformat und Ressourcenzuweisungen mit Bezug zu PDSCH- und PUSCH-Kanäle, wie hierin weiter beschrieben.
In mindestens einer Ausführungsform enthalten die Komponenten zur Übertragung von Steuerinformationen L1/PHY 106-Referenzsignale. In mindestens einer Ausführungsform sind die L1/PHY 106-Referenzsignale in den Steuerinformationsübertragungskomponenten ein Demodulationsreferenzsignal (DMRS; demodulation reference signal), ein Phasenverfolgungsreferenzsignal (PTRS; phase-tracking reference signal), ein Tonreferenzsignal (SRS; sounding reference signal) und ein Kanalzustandsinformationsreferenzsignal (CSI-RS; channel-state information reference signal). In mindestens einer Ausführungsform wird das DMRS zur Schätzung eines Funkkanals für die Demodulation verwendet, wie hierin weiter beschrieben. In mindestens einer Ausführungsform wird PTRS zur Kompensation des Phasenrauschens des Oszillators verwendet, wie hierin weiter beschrieben. In mindestens einer Ausführungsform werden SRS und CSI-RS verwendet, um Messungen der Kanalzustandsinformationen (CSI; channel state information) für die Planung, Strahlformung und/oder Verbindungsanpassung durchzuführen, wie hierin weiter beschrieben.
In mindestens einer Ausführungsform stellen die Signalverarbeitungsoperationen, die von einer PHY-Bibliothek 116 implementiert und/oder durchgeführt werden, Komponenten für den Erstzugang und die Zellenerkennung bereit. In mindestens einer Ausführungsform umfasst die Zellenerkennung mindestens einen physikalischen Direktzugriffskanal (PRACH; physical random access channel) und einen physikalischen Sendekanal (PBCH; physical broadcast channel), wie hierin weiter beschrieben. In mindestens einer Ausführungsform kann ein Synchronisationssignalblock (SS-Block) gesendet werden, um eine Dienstzelle bzw. Serving Cell auszuwählen, wie hierin weiter beschrieben.
In mindestens einer Ausführungsform umfassen die von einer PHY-Bibliothek 116 implementierten und/oder durchgeführten Signalverarbeitungsoperationen Low-PHY-Funktionen, die grundlegende Operationen an 5G-NR-Signalen durchführen, wie hierin weiter beschrieben. In mindestens einer Ausführungsform umfassen die Low-PHY-Funktionen die schnelle Fourier-Transformation (FFT) und die inverse schnelle Fourier-Transformation (IFFT). In mindestens einer Ausführungsform wandeln FFT und IFFT frequenzbasierte Signalinformationen zur Verarbeitung in zeitbasierte Daten um und umgekehrt, wie hierin weiter beschrieben. In mindestens einer Ausführungsform umfassen die Low-PHY-Funktionen das Einfügen und Entfernen von zyklischen Präfixen (CP). In mindestens einer Ausführungsform erleichtert das Einfügen und Entfernen von CP die Durchführung von FFT- und IFFT-Operationen zur Durchführung von Faltungen, die hierin weiter beschrieben werden. In mindestens einer Ausführungsform umfassen die Low-PHY-Funktionen Sendestrahlformung (Tx Beamforming) und Empfangsstrahlformung (Rx Beamforming). In mindestens einer Ausführungsform ist Beamforming eine Signalfilterungstechnik, die in 5G-NR und anderen drahtlosen Netzwerken verwendet wird, wie hierin weiter beschrieben. In mindestens einer Ausführungsform senden und empfangen eine oder mehrere Antennen in einer oder mehreren Funkeinheiten, wie beispielsweise Zellen, Signaldaten von einem oder mehreren Benutzergeräten (UE), wie beispielsweise Mobiltelefonen und/oder anderen drahtlosen kommunikationsfähigen Geräten.
In mindestens einer Ausführungsform umfassen die von einer PHY-Bibliothek 116 implementierten und/oder durchgeführten Signalverarbeitungsoperationen jede beliebige andere L1/PHY-106-Operation, die hierin weiter beschrieben und/oder von einer 3GPP-Spezifikation oder einem anderen 5G-NR-Spezifikationsdokument gefordert wird. Damit L1/PHY 106-Operationen mit L2 102 interagieren oder anderweitig Daten an L2 102 übertragen können, verwenden die L1/PHY 106-Operationen eine L2-L1-Schnittstelle 104 zwischen L2 102 und L1 106, wie oben beschrieben.
2 ist ein Blockdiagramm, das Funktionsaufrufe 202 an eine Pipeline der physikalischen Schicht (PHY) , die von einer PHY-Bibliothek 210 implementiert wird, um PHY-Operationen durchzuführen, einschließlich der oben in Verbindung mit 1 beschriebenen, veranschaulicht, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform führen eine oder mehrere Komponenten, die einen New-Radio (NR) der fünften Generation (5G) Netzwerkprotokollstapel implementieren, wie beispielsweise Schicht 2 (L2) oder ein PHY-Treiber der Schicht 1 (L1), wie oben beschrieben, einen oder mehrere Funktionsaufrufe 202 an eine PHY-Bibliotheksschnittstelle 208 aus. In mindestens einer Ausführungsform handelt es sich bei einer PHY-Bibliotheksschnittstelle 208 um Softwarebefehle, die bei ihrer Ausführung eine Anwendungsprogrammierschnittstelle (API) für eine PHY-Bibliothek 210 bereitstellen. In mindestens einer Ausführungsform handelt es sich bei einer PHY-Bibliothek 210 um Softwarebefehle, die bei ihrer Ausführung eine oder mehrere L1-Operationen implementieren, um eine oder mehrere PHY-Funktionen eines 5G-NR-Protokollstapels auszuführen, wie oben in Verbindung mit 1 beschrieben und hierin weiter beschrieben. In mindestens einer Ausführungsform ist eine PHY-Bibliothek 210 eine softwareimplementierte 5G-NR-Bibliothek, wie beispielsweise cuPHY, cuBB oder eine andere Software-5G-NR-Bibliothek.
In mindestens einer Ausführungsform sind ein oder mehrere Funktionsaufrufe 202 Softwareanweisungen, die, wenn sie ausgeführt werden, eine oder mehrere Funktionen aufrufen oder auf andere Weise aktivieren, die von einer API einer PHY-Bibliotheksschnittstelle 208 bereitgestellt werden. In mindestens einer Ausführungsform umfassen ein oder mehrere Funktionsaufrufe als Eingabe für den einen oder die mehreren Funktionsaufrufe einen oder mehrere Deskriptoren 204, wie weiter unten in Verbindung mit den 3A und 3B beschrieben. In mindestens einer Ausführungsform ist ein Deskriptor 204 eine Datenstruktur, wie beispielsweise ein Software-Container für Parameter 206 für eine oder mehrere Komponenten einer PHY-Pipeline, die von einer PHY-Bibliothek 210 implementiert wird. In mindestens einer Ausführungsform tritt ein Deskriptor 204 im Zusammenhang mit einer oder mehreren Kernel-Schnittstellen auf. In mindestens einer Ausführungsform tritt ein Deskriptor 204 im Zusammenhang mit einer beliebigen anderen Schnittstelle einer 5G-NR-Plattform auf. In mindestens einer Ausführungsform sind Parameter 206 Datenwerte, die Informationen anzeigen oder umfassen, die einer oder mehreren Operationen zur Verfügung gestellt werden, die von einer oder mehreren Komponenten einer PHY-Pipeline ausgeführt werden, die von einer PHY-Bibliothek 210 implementiert wird, wie weiter unten beschrieben. In mindestens einer Ausführungsform umfassen die Parameter 206 Attribute von einer oder mehreren PHY-Operationen. In mindestens einer Ausführungsform sind die Attribute Datenwerte, die eine oder mehrere Eigenschaften einer oder mehrerer PHY-Operationen angeben. In einer Ausführungsform geben Attribute beispielsweise eine oder mehrere Zellen an, um Informationen von einem oder mehreren Benutzergeräten (UE) zu übermitteln, die zumindest von einer oder mehreren PHY-Operationen verarbeitet werden sollen, die von einer PHY-Bibliothek 210 implementiert werden. In einer anderen Ausführungsform geben die Attribute eine Kennung an, die für ein UE-Gerät eindeutig ist oder von mehreren UE-Geräten gemeinsam genutzt wird.
In mindestens einer Ausführungsform rufen ein oder mehrere Funktionsaufrufe 202 eine oder mehrere Funktionen auf, die von einer PHY-Bibliotheksschnittstelle 208 für eine PHY-Bibliothek 210 bereitgestellt werden, und stellen als Eingabe für die eine oder mehrere Funktionen, die von der PHY-Bibliotheksschnittstelle 208 bereitgestellt werden, einen oder mehrere Deskriptoren 204 bereit, die einen oder mehrere Parameter 206 umfassen, wie weiter unten beschrieben. In mindestens einer Ausführungsform implementiert eine PHY-Bibliothek 210 eine oder mehrere Signalverarbeitungsoperationen. In mindestens einer Ausführungsform zeigen ein oder mehrere Deskriptoren 204, die einen oder mehrere Parameter 206 umfassen, eine oder mehrere Konfigurationen einer oder mehrerer Signalverarbeitungsoperationen an, die von einer PHY-Bibliothek 210 implementiert werden, um eine Stapelverarbeitung 214 der einen oder mehreren Signalverarbeitungsoperationen durchzuführen, die von einem oder mehreren Funktionsaufrufen 202 aufgerufen werden.
In mindestens einer Ausführungsform ist eine Stapelverarbeitung bzw. ein Batching 214 eine logische Organisation einer oder mehrerer Signalverarbeitungsoperationen oder Deskriptoren 204 und/oder Parameter 206 zur Konfiguration einer oder mehrerer Signalverarbeitungsoperationen, die von einer PHY-Bibliothek 210 implementiert werden. In mindestens einer Ausführungsform führt eine PHY-Bibliothek 210 das Batching 214 entsprechend einer oder mehrerer Eigenschaften eines oder mehrerer Funktionsaufrufe 202 durch. Zum Beispiel führt eine PHY-Bibliothek 210 in einer Ausführungsform ein Batching 214 von einem oder mehreren Funktionsaufrufen 202 durch, die einem einzelnen oder mehreren Zellenstandorten oder einer anderen Gruppierung von einem oder mehreren Benutzergeräten (UE) in einem 5G-NR-Netzwerk entsprechen. In einer anderen Ausführungsform führt eine PHY-Bibliothek 210 das Batching 214 gemäß einer beliebigen anderen logischen Organisation von Mitgliedern und/oder Komponenten eines 5G-NR-Netzwerks durch. Um das Batching 214 durchzuführen oder anderweitig zu unterstützen, umfasst eine PHY-Bibliothek 210 in einer Ausführungsform eine strukturierte Datenorganisation 212, wie weiter unten beschrieben. In mindestens einer Ausführungsform ist die Datenorganisation 212 eine logische Organisation von Daten zur Erleichterung des Batchings 214 durch eine PHY-Bibliothek 210, beispielsweise durch Baum- oder andere verknüpfte Datenbeziehungen zwischen Datencontainern in der PHY-Bibliothek 210.
3A ist ein Blockdiagramm, das einen Deskriptor 302 der physikalischen Schicht (PHY) veranschaulicht, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist ein PHY-Deskriptor 302 ein Datencontainer mit Komponentenparametern 304, 306, 308. In mindestens einer Ausführungsform sind die Komponentenparameter 304, 306, 308 Daten, die einen oder mehrere Werte oder andere Datencontainer umfassen, um die Platzierung von Steuer- und/oder Dateninformationen für eine PHY-Verarbeitungspipeline und/oder Komponenten zur Verarbeitung von Informationen innerhalb einer PHY-Verarbeitungspipeline zu beschreiben, wie oben in Verbindung mit 1 beschrieben.
In mindestens einer Ausführungsform umfasst ein PHY-Deskriptor 302 Datenwerte, die gemeinsame Parameter angeben, die für eine oder mehrere Verarbeitungskomponenten in einer PHY-Pipeline verwendet werden können. In mindestens einer Ausführungsform umfasst ein PHY-Deskriptor 302 Datenwerte, die Kernelargumente 316 für eine oder mehrere Verarbeitungskomponenten in einer PHY-Pipeline angeben, wie unten beschrieben. In mindestens einer Ausführungsform umfasst ein PHY-Deskriptor 302 Datenwerte, die die Startgeometrie angeben, z.B. welche Recheneinheiten einer oder mehrerer Parallelverarbeitungseinheiten (PPUs), wie beispielsweise Grafikverarbeitungseinheiten (GPUs), zur Ausführung verschiedener Kernel zu verwenden sind, um eine PHY-Verarbeitungspipeline durchzuführen. In mindestens einer Ausführungsform umfasst ein PHY-Deskriptor 302 Datenwerte, die Kernel-Auswahlparameter angeben, um zu bestimmen, welche von einer PPU, wie beispielsweise einer GPU, ausgeführten Kernel verschiedene Berechnungskomponenten einer PHY-Verarbeitungspipeline ausführen sollen. In mindestens einer Ausführungsform umfasst ein PHY-Deskriptor 302 Datenwerte, die beliebige andere Informationen zur Konfiguration der Steuerung und/oder Datenverarbeitung durch eine zentrale Verarbeitungseinheit (CPU) und/oder eine PPU, wie beispielsweise eine GPU, angeben.
In mindestens einer Ausführungsform sind die Komponentenparameter 304, 306, 308 Datencontainer mit einem oder mehreren Datenwerten, die zur Konfiguration einer PHY-Verarbeitungspipeline oder von Verarbeitungskomponenten in einer PHY-Verarbeitungspipeline verwendet werden können, wie in Verbindung mit 3B beschrieben. In mindestens einer Ausführungsform umfassen die Komponentenparameter 304, 306, 308 Datenwerte zur Steuerung der Datenplatzierung im Speicher, der Betriebszeit, der Datengrößen und/oder der Datenauffrischungsraten. In mindestens einer Ausführungsform umfassen die Komponentenparameter 304, 306, 308 Datenwerte zur Steuerung der Platzierung der Datenwerte des Komponentendeskriptors 310 im Speicher. In mindestens einer Ausführungsform umfassen die Komponentenparameter 304, 306, 308 Datenwerte zur Angabe einer Aktualisierungszeit und/oder einer Aktualisierungsrate von Parametern für eine PHY-Verarbeitungspipeline und/oder Verarbeitungskomponenten der PHY-Verarbeitungspipeline. In einer Ausführungsform umfassen die Komponentenparameter 304, 306, 308 beispielsweise Datenwerte, die anzeigen, dass Kernelargumente während eines Startzeitfensters früher zu aktualisieren sind, z.B. zur Einrichtungszeit oder zur Laufzeit durch einen Treiber, wie oben in Verbindung mit 1 beschrieben. In mindestens einer Ausführungsform umfassen die Komponentenparameter 304, 306, 308 Datenwerte, die die Verschiebung von Parametern im Speicher als Massendatenübertragung anzeigen, z.B. durch Verschieben aller Parameter, die einem Kernel einer PPU, z.B. einer GPU, entsprechen.
In mindestens einer Ausführungsform umfassen die Komponentenparameter 304, 306, 308 einen Datencontainer wie beispielsweise einen Komponentendeskriptor 310. In mindestens einer Ausführungsform ist ein Komponentendeskriptor 310 ein Container von Datenwerten, der Datenwerte umfasst, die zur Konfiguration einer oder mehrerer Verarbeitungskomponenten einer PHY-Pipeline verwendet werden können. In mindestens einer Ausführungsform erleichtert ein Komponentendeskriptor 310 die Konfiguration von Verarbeitungsoperationen durch eine Slot-Verarbeitungs-Engine in einer 5G-NR-Basisbandeinheit oder einer anderen Rechenvorrichtung, um den 5G-NR-Netzwerkbetrieb zu erleichtern. In mindestens einer Ausführungsform plant eine Slot-Verarbeitungs-Engine die während der Slots auszuführenden Berechnungen. In mindestens einer Ausführungsform ist ein Slot ein Zeitfenster für die Ausführung durch eine zentrale Verarbeitungseinheit (CPU) oder eine PPU, wie beispielsweise eine GPU.
In mindestens einer Ausführungsform umfasst ein Komponentendeskriptor 310 ein oder mehrere Flags 312. In mindestens einer Ausführungsform sind die Flags 312 Datenwerte, die einen oder mehrere binäre oder andere Datenwerte anzeigen, die einer Verarbeitungskomponente einer PHY-Pipeline entsprechen. In einer Ausführungsform umfassen die Flags 312 beispielsweise einen binären Datenwert, der anzeigt, ob eine Verarbeitungskomponente einer PHY-Pipeline aktiviert ist. In mindestens einer Ausführungsform umfasst ein Komponentendeskriptor 310 Konfigurationsdatenwerte 314. In mindestens einer Ausführungsform sind die Konfigurationsdatenwerte 314 Datenwerte, die zur Konfiguration einer Verarbeitungskomponente einer PHY-Pipeline verwendet werden können. In einer Ausführungsform geben die Konfigurationsdatenwerte 314 beispielsweise einen oder mehrere Kernel an, die von einer PPU, z.B. einer GPU, auszuführen sind, um eine Verarbeitungskomponente einer PHY-Pipeline auszuführen, die durch einen Komponentendeskriptor 310 angegeben wird. In mindestens einer Ausführungsform umfasst ein Komponentendeskriptor 310 Kernelargumente 316. In mindestens einer Ausführungsform sind Kernelargumente Datenwerte, die einen oder mehrere Datenwerte angeben, die eine Konfiguration eines Kernels, z.B. eines Software-Kernels, angeben, um Verarbeitungskomponentenoperationen in einer PHY-Pipeline zu implementieren und durchzuführen. In mindestens einer Ausführungsform umfasst ein Komponentendeskriptor 310 beliebige andere Datenwerte, die zur Konfiguration einer Verarbeitungskomponente einer PHY-Pipeline verwendet werden können.
3B ist ein Blockdiagramm, das einen beispielhaften PUSCH-Pipeline-Deskriptor 318 in einer Pipeline der physikalischen Schicht (PHY) veranschaulicht, die von einer PHY-Bibliothek, wie beispielsweise cuPHY, cuBB oder einer anderen New Radio (NR) der fünften Generation (5G) Software-Bibliothek, wie oben in Verbindung mit 1 beschrieben, implementiert wird, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist ein PUSCH-Pipeline-Deskriptor 318 ein PHY-Deskriptor, wie vorstehend in Verbindung mit 3A beschrieben. Das heißt, in einer Ausführungsform ist ein PUSCH-Pipeline-Deskriptor 318 ein beispielhafter Datencontainer, der Datenwerte und/oder zusätzliche Datencontainer umfasst, die zur Konfiguration einer oder mehrerer Operationen zur Durchführung von PUSCH in einer PHY-Pipeline verwendet werden können, wie vorstehend in Verbindung mit 1 beschrieben.
In mindestens einer Ausführungsform umfasst ein beispielhafter PUSCH-Pipeline-Deskriptor 318 Container 322, 324, 326, 328, 330, 332, 334, 336, wobei jeder Container 322, 324, 326, 328, 330, 332, 334, 336 Parameter umfasst, die für einen PHY-Verarbeitungsvorgang auf niedriger Ebene spezifisch sind, der zur Durchführung von PUSCH in einem Netzwerk für New Radio (NR) der fünften Generation (5G) verwendet werden kann. In mindestens einer Ausführungsform umfasst ein PUSCH-Pipeline-Deskriptor 318 gemeinsame Parameter 320, bei denen es sich um Datenwerte handelt, die eine oder mehrere Konfigurations- oder andere Optionen angeben, die von einem oder mehreren Containern 322, 324, 326, 328, 330, 332, 334, 336 innerhalb des PUSCH-Pipeline-Deskriptors 318 gemeinsam genutzt werden.
In mindestens einer Ausführungsform umfassen die Container 322, 324, 326, 328, 330, 332, 334, 336 des PUSCH-Pipeline-Deskriptors 318 einzelne Container, die für jede Low-Level-Berechnungsoperation spezifisch sind, die als Teil einer PUSCH-Rechenpipeline durchgeführt wird, die durch einen PUSCH-Pipeline-Deskriptor 318 dargestellt wird. In mindestens einer Ausführungsform umfassen die Container 322, 324, 326, 328, 330, 332, 334, 336 des PUSCH-Pipeline-Deskriptors 318 beispielsweise Kanalschätzungsparameter 322. In mindestens einer Ausführungsform sind die Kanalschätzungsparameter 322 Datenwerte, die Informationen umfassen, die zum Konfigurieren einer Kanalschätzungsoperation verwendet werden können, die während einer PUSCH-Pipeline durchgeführt wird, wie hierin weiter beschrieben. In mindestens einer Ausführungsform umfassen die beispielhaften Container 322, 324, 326, 328, 330, 332, 334, 336 des PUSCH-Pipeline-Deskriptors 318 Equalizer-Parameter 324. In mindestens einer Ausführungsform sind die Equalizer-Parameter 324 Datenwerte, die Informationen enthalten, die zur Konfiguration einer oder mehrerer Entzerrungsoperationen verwendet werden können, die während einer PUSCH-Pipeline durchgeführt werden. In mindestens einer Ausführungsform umfassen die Container 322, 324, 326, 328, 330, 332, 334, 336 des beispielhaften PUSCH-Pipeline-Deskriptors 318 Soft-Demap-Parameter 326. In mindestens einer Ausführungsform sind Soft-Demap-Parameter 326 Datenwerte, die Informationen enthalten, die zur Konfiguration einer Soft-Demapping-Operation verwendet werden können, die während einer PUSCH-Pipeline durchgeführt wird.
Ein beispielhafter PUSCH-Pipeline-Deskriptor 318 enthält in einer Ausführungsform Container 322, 324, 326, 328, 330, 332, 334, 336, die Descramble-Parameter 328 umfassen. In mindestens einer Ausführungsform handelt es sich bei den Descramble-Parametern 328 um Datenwerte, die Informationen enthalten, die zur Konfiguration eines während einer PUSCH-Pipeline durchzuführenden Descrambling-Vorgangs verwendet werden können. In mindestens einer Ausführungsform umfassen die Container 322, 324, 326, 328, 330, 332, 334, 336 des beispielhaften PUSCH-Pipeline-Deskriptors 318 eine Ratenanpassung 330. In mindestens einer Ausführungsform sind Ratenanpassungsparameter 330 Datenwerte, die Informationen enthalten, die zur Konfiguration einer oder mehrerer Ratenanpassungsoperationen verwendet werden können, die während einer PUSCH-Pipeline durchzuführen sind. In mindestens einer Ausführungsform umfassen die Container 322, 324, 326, 328, 330, 332, 334, 336 des beispielhaften PUSCH-Pipeline-Deskriptors 318 Low-Density-Parity-Check (LDPC)-Decodierparameter 332. In mindestens einer Ausführungsform sind die LDPC-Decodierparameter 332 Datenwerte, die Informationen enthalten, die zur Konfiguration einer oder mehrerer LDPC-Decodieroperationen verwendet werden können, die als Teil einer PUSCH-Pipeline durchgeführt werden.
In mindestens einer Ausführungsform umfassen Container 322, 324, 326, 328, 330, 332, 334, 336 des beispielhaften PUSCH-Pipeline-Deskriptors 318 Codeblock-Cyclic Redundancy Check (CRC)-Parameter 334. Codeblock-CRC-Parameter 334 sind Datenwerte, die Informationen umfassen, die zur Konfiguration einer oder mehrerer Codeblock-CRC-Operationen, wie hierin weiter beschrieben, verwendet werden können, die als Teil einer PUSCH-Pipeline entsprechend einem PUSCH-Pipeline-Deskriptor 318 durchgeführt werden. In mindestens einer Ausführungsform umfassen die Container 322, 324, 326, 328, 330, 332, 334, 336 des PUSCH-Pipeline-Deskriptors 318 Transportblock-CRC-Parameter 336. In mindestens einer Ausführungsform handelt es sich bei den Transportblock-CRC-Parametern 336 um Datenwerte, die Informationen enthalten, die zur Konfiguration einer oder mehrerer Transportblock-CRC-Operationen verwendet werden können, die als Teil einer PUSCH-Pipeline durchgeführt werden sollen.
In mindestens einer Ausführungsform umfassen ein oder mehrere Container 322, 324, 326, 328, 330, 332, 334, 336 des beispielhaftem PUSCH-Pipeline-Deskriptors 318 mindestens einen PUSCH-Komponenten-Deskriptor 338. In mindestens einer Ausführungsform ist ein PUSCH-Komponenten-Deskriptor 338 ein Datencontainer mit Datenwerten, die eine oder mehrere Konfigurationsoptionen für eine Berechnungskomponente einer PUSCH-Pipeline angeben. In einer Ausführungsform umfasst ein PUSCH-Komponenten-Deskriptor 338 beispielsweise ein Freigabe-Flag 340, bei dem es sich um einen Datenwert handelt, der anzeigt, ob eine bestimmte PUSCH-Komponente, die einem PUSCH-Komponenten-Deskriptor 338 entspricht, freigegeben ist oder während einer PUSCH-Pipeline auszuführen ist. In mindestens einer Ausführungsform umfasst ein PUSCH-Komponenten-Deskriptor 338 einen Kernel-Zählwert 342. In mindestens einer Ausführungsform ist ein Kernel-Zählwert 342 ein Datenwert und/oder eine Datenstruktur zur Auswahl von Kerneln und zur Bereitstellung von Argumenten für diese ausgewählten Kernel. Beispielsweise ist ein Kernel-Zählwert 342 in einer Ausführungsform eine Bitmap, d.h. ein Datenelement, das mindestens ein ein- oder zweidimensionales Array von Binärwerten umfasst, wobei jeder Binärwert angibt, ob ein bestimmter Software-Kernel eine PUSCH-Komponentenoperation auf einer Parallelverarbeitungseinheit (PPU), z.B. einer Grafikverarbeitungseinheit (GPU), durchführen soll. In mindestens einer Ausführungsform umfasst ein PUSCH-Komponenten-Deskriptor 338 ein oder mehrere Kernelargumente 344, 346, 348 für jeden Kernel, der durch eine Kernelauswahl-Bitmap 342 ausgewählt wurde. In mindestens einer Ausführungsform sind die Kernelargumente 344, 346, 348 Datenwerte, die ein oder mehrere Argumente oder Parameter angeben, die jedem ausgewählten Kernel zur Verfügung gestellt werden, um eine PUSH-Komponentenoperation auf einer PPU, wie beispielsweise einer GPU, durchzuführen.
4A ist ein Blockdiagramm, das eine hierarchische Datenorganisation für eine Pipeline der physikalischen Schicht (PHY), die durch eine PHY-Bibliothek gemäß mindestens einer Ausführungsform implementiert wird, veranschaulicht. In mindestens einer Ausführungsform verbessert die hierarchische Datenorganisation den Datenzugriff und die Speichereffizienz, da das Suchen und der Zugriff auf einen oder mehrere Datenwerte in einem Baum eine schnelle Rechenoperation ist und Baumstrukturen einen geringen Speicher-Overhead haben. In mindestens einer Ausführungsform umfassen Zellenparameter 402 an einer Wurzel einer Baumstruktur zur Organisation von Daten, wie in 4A dargestellt, Datenwerte, die Informationen, wie beispielsweise Konfigurationsinformationen, angeben, die für eine Zelle in einem Netzwerk für New Radio (NR) der fünften Generation (5G) spezifisch sind. Indem alle zellenspezifischen Informationen in einer Baumstruktur mit zellenspezifischen Parametern 402 an einer Wurzel der Baumstruktur enthalten sind, wird in einer Ausführungsform der Informationsaustausch zwischen Zellen eliminiert, was Datenabhängigkeiten reduziert und das Hinzufügen von Zellen zu einem 5G-NR-Netzwerk ohne Änderung bestehender Zellenkonfigurationen ermöglicht. In mindestens einer Ausführungsform umfassen die Zellenparameter 402 Datenwerte, einschließlich Versionsinformationen, gerätespezifische Informationen, eine Anzahl von dargestellten Zellen sowie andere zellenspezifische Informationen. In mindestens einer Ausführungsform ist die Anzahl der dargestellten Zellen ein Attribut einer höheren Abstraktionsebene in einer 5G-NR-Implementierung. In mindestens einer Ausführungsform sind die durch die Zellenparameter 402 angezeigten Zelleninformationen für alle anderen Elemente in einer Baumstruktur sichtbar, die einer durch die Baumstruktur dargestellten Zelle entspricht.
In mindestens einer Ausführungsform sind Kinder des Knotens 402 der übergeordneten Zellenparameter in einer Baumstruktur pipeline-spezifische Parameter 404, 406, 408, 410. In mindestens einer Ausführungsform enthalten die pipeline-spezifischen Parameter 404, 406, 408, 410 Informationen auf Pipeline-Ebene, z.B. Informationen, die über verschiedene Pipelines 404, 406, 408, 410 hinweg gemeinsam genutzt werden können, und die Informationen auf Pipeline-Ebene sind in jeder Pipeline enthalten und werden nicht an die Parameter der übergeordneten Zelle 402 zurückübertragen. In mindestens einer Ausführungsform umfassen die pipeline-spezifischen Parameter 404, 406, 408, 410 Informationen, die von jedem pipeline-spezifischen Parameter 404, 406, 408, 410 in einer Baumstruktur bis hinunter zu allen untergeordneten und absteigenden Knoten in dieser Baumstruktur sichtbar sind.
In mindestens einer Ausführungsform umfassen die pipeline-spezifischen Parameter 404, 406, 408, 410 PHY-Kanalparameter, wie beispielsweise PUCCH-Empfangsparameter 404. In mindestens einer Ausführungsform sind die PUCCH-Empfangsparameter 404 ein Container, wie oben in Verbindung mit 3A und 3B beschrieben, der Parameter und/oder andere Informationen umfasst, die für einen PUCCH-Empfangsvorgang in einer PHY-Pipeline spezifisch sind, wie oben in Verbindung mit 1 beschrieben. In mindestens einer Ausführungsform umfassen die pipeline-spezifischen Parameter 404, 406, 408, 410 die PUSCH-Empfangsparameter 406. In mindestens einer Ausführungsform sind die PUSCH-Empfangsparameter 406 ein Container, wie oben in Verbindung mit 3A und 3B beschrieben, der Parameter und/oder andere Informationen enthält, die für einen PUSCH-Empfangsvorgang in einer PHY-Pipeline spezifisch sind, wie oben in Verbindung mit 1 beschrieben. In mindestens einer Ausführungsform umfassen die pipeline-spezifischen Parameter 404, 406, 408, 410 die PDSCH-Sendeparameter 408. In mindestens einer Ausführungsform sind die PDSCH-Sendeparameter 408 ein Container, wie oben in Verbindung mit 3A und 3B beschrieben, der Parameter und/oder andere Informationen enthält, die für einen PDSCH-Sendevorgang in einer PHY-Pipeline spezifisch sind, wie oben in Verbindung mit 1 beschrieben. In mindestens einer Ausführungsform umfassen die pipeline-spezifischen Parameter 404, 406, 408, 410 die PDCCH-Sendeparameter 410. In mindestens einer Ausführungsform sind die PDCCH-Sendeparameter 410 ein Container, wie oben in Verbindung mit den 3A und 3B beschrieben, der Parameter und/oder andere Informationen enthält, die für einen PDCCH-Sendevorgang in einer PHY-Pipeline spezifisch sind, wie oben in Verbindung mit 1 beschrieben.
In mindestens einer Ausführungsform umfasst jeder pipeline-spezifische Parameter 404, 406, 408, 410 Container pipeline-spezifische Operationsparameter 412, 414, 416, 418. In mindestens einer Ausführungsform sind die pipeline-spezifischen Operationsparameter 412, 414, 416, 418 Komponentendeskriptoren, wie oben in Verbindung mit den 3A und 3B beschrieben. In mindestens einer Ausführungsform umfassen die pipeline-spezifischen Operationsparameter 412, 414, 416, 418 gemeinsame Parameter, wie oben in Verbindung mit 3B beschrieben. In mindestens einer Ausführungsform umfassen die pipeline-spezifischen Operationsparameter 412, 414, 416, 418 Kanalschätzungsparameter 414, Ratenanpassungsparameter 416, Low Density Parity Check (LDPC)-Parameter 418, wie oben in Verbindung mit 3B beschrieben, sowie andere in 4 nicht explizit dargestellte Komponentenparameter, wie beispielsweise Cyclic Redundancy Check (CRC)-Parameter. In mindestens einer Ausführungsform umfassen die pipeline-spezifischen Operationsparameter 412, 414, 416, 418 alle anderen Parameter, die einer oder mehreren PHY-Pipeline-Operationen entsprechen, die als Teil einer PHY-Pipeline durchgeführt werden, die von einer PHY-Bibliothek wie beispielsweise cuPHY, cuBB oder einer anderen hierin weiter beschriebenen Software-5G-NR-Bibliothek implementiert wird.
4B ist ein Blockdiagramm, das eine zeitliche Datenorganisation für eine PHY-Pipeline veranschaulicht, die durch eine PHY-Bibliothek, wie beispielsweise cuPHY, cuBB oder eine andere hierin weiter beschriebene New Radio (NR) der fünften Generation (5G) Software-Bibliothek, implementiert wird, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform werden Parameter auf einer Zentralverarbeitungseinheit (CPU) und/oder einer Parallelverarbeitungseinheit (PPU), wie beispielsweise einer Grafikverarbeitungseinheit (GPU), von einer PHY-Bibliothek, wie beispielsweise cuPHY, cuBB oder einer anderen hierin weiter beschriebenen 5G-NR-Softwarebibliothek, nach zeitlichen Gesichtspunkten, wie beispielsweise Zugriffsrate und Veränderbarkeit, organisiert. In mindestens einer Ausführungsform umfassen die zeitlich organisierten Parameter statische Parameter 422, quasi-statische Parameter 424 und/oder dynamische Parameter 426.
In mindestens einer Ausführungsform handelt es sich bei den statischen Parametern 422 um Parameter, wie sie oben in Verbindung mit den 3A und 3B beschrieben wurden, die während der Ausführung unveränderlich sind. In mindestens einer Ausführungsform werden statische Parameter 422 von einer PHY-Bibliothek, wie beispielsweise cuPHY, cuBB oder einer anderen hierin weiter beschriebenen 5G-NR-Softwarebibliothek, zum Zeitpunkt des Aufbaus und/oder der Konfiguration der Pipeline initialisiert und in einem dauerhaften Speicher gespeichert oder durch diesen gesichert. In mindestens einer Ausführungsform sind quasistatische Parameter 424 Parameter, wie die oben in Verbindung mit den 3A und 3B beschriebenen, die sich während der Ausführung der 5G-NR-Pipeline über eine relativ kleine Anzahl von Slots, oder Berechnungsfenstern, ändern. In mindestens einer Ausführungsform werden quasistatische Parameter 424 initialisiert, wenn bestimmte Ereignisse eintreten, z.B. Konfigurationsnachrichten von höheren Schichten (z.B. Schicht 2, wie oben in Verbindung mit 1 beschrieben). In mindestens einer Ausführungsform handelt es sich bei den dynamischen Parametern 426 um Parameter, wie sie oben im Zusammenhang mit den 3A und 3B beschrieben wurden, die pro PHY-Pipeline-Ausführungsslot, mit einer Slot-Rate und/oder während der Einrichtung des Ausführungsslots aktualisiert werden. In mindestens einer Ausführungsform handelt es sich bei den dynamischen Parametern 426 um Parameter, die häufig aktualisierte Werte oder häufige Änderungen an ihren Werten aufweisen.
In mindestens einer Ausführungsform haben die zeitlich organisierten Parameter eine zunehmende Flexibilität 428. Das heißt, in einer Ausführungsform haben statische Parameter 422 eine geringe Flexibilität oder Veränderungsfähigkeit, während quasistatische Parameter 424 eine erhöhte Flexibilität haben und dynamische Parameter 426 maximal flexibel sind und aktualisiert oder verändert werden können. In mindestens einer Ausführungsform weisen zeitlich organisierte Parameter eine zunehmende Leistung 430 auf, die in umgekehrtem Verhältnis zur Flexibilität 428 steht. Das heißt, in einer Ausführungsform haben dynamische Parameter 426 aufgrund häufiger Aktualisierungen eine geringere Leistung, während quasistatische Parameter 424 aufgrund weniger häufiger Aktualisierungen und/oder Änderungen eine höhere Leistung haben und statische Parameter 422 aufgrund ihrer Unveränderlichkeit eine maximale Leistung haben.
5 ist ein Blockdiagramm, das eine beispielhafte PUSCH-Pipeline-Datenstruktur für eine Pipeline der physikalischen Schicht (PHY) veranschaulicht, die von einer Software-PHY-Bibliothek, wie beispielsweise cuPHY, cuBB oder einer anderen hierin weiter beschriebenen New Radio (NR) der fünften Generation (5G) Software-Bibliothek implementiert wird, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform sind die beispielhaften PUSCH-Empfangsparameter 502 ein PHY-Deskriptor oder PHY-Komponenten-Deskriptor, wie oben in Verbindung mit 3A beschrieben. In mindestens einer Ausführungsform umfassen die PUSCH-Empfangsparameter 502 einen Zeiger auf ein übergeordnetes Element 504, z.B. einen Zeiger auf ein übergeordnetes Element in einer Baumstruktur, wie oben in Verbindung mit 4A für eine hierarchische Datenorganisation dargestellt.
In mindestens einer Ausführungsform umfassen die PUSCH-Empfangsparameter 502 gemeinsame Parameter 506, wobei es sich bei den gemeinsamen Parametern um Datenwerte handelt, die eine oder mehrere Konfigurationsoptionen oder andere Informationen anzeigen, die von einem oder mehreren Komponentendeskriptoren 510, 512, 514 gemeinsam genutzt werden, die dem Deskriptor PUSCH-Empfangsparameter 502 entsprechen. In mindestens einer Ausführungsform umfassen die PUSCH-Empfangsparameter 502 Zeiger auf Kinder bzw. nachgeordnete Elemente 508 in einer hierarchischen Organisation, wie oben in Verbindung mit 4A dargestellt.
In mindestens einer Ausführungsform verweisen Zeiger auf Kindkomponenten 508 auf Kindkomponentendeskriptoren 510, 512, 514. In mindestens einer Ausführungsform umfassen die Deskriptoren 510, 512, 514 der untergeordneten Komponenten Berechnungskomponenten zur Durchführung einer PUSCH-Empfangspipeline, wie oben in Verbindung mit den 1 und 3B beschrieben, wie beispielsweise Kanalschätzungsparameter 510, Ratenanpassungsparameter 512, Low Density Parity Check (LDPC)-Parameter und/oder beliebige andere Parameter, die einer oder mehreren Berechnungsoperationen entsprechen, die Komponenten zur Durchführung einer PUSCH-Empfangspipeline implementieren.
In mindestens einer Ausführungsform werden gemeinsame Parameter 506, 516 in einem PUSCH-Empfangsparameter-Deskriptor 502 von einer Software-PHY-Bibliothek, wie beispielsweise cuPHY, cuBB oder einer anderen hierin weiter beschriebenen Software-5G-NR-Bibliothek, in statische Parameter 518, quasi-statische Parameter 520 und/oder dynamische Parameter 522 organisiert, wie oben in Verbindung mit 4B beschrieben. In mindestens einer Ausführungsform umfassen die statischen Parameter 518, 524 i-Parameter 526, 528, wobei die i-Parameter 526, 528 unveränderlich sind, wie vorstehend in Verbindung mit 4B beschrieben. In mindestens einer Ausführungsform umfassen die quasistatischen Parameter 520, 530 die j-Parameter 532, 534, wobei sich die j-Parameter 532, 534 entsprechend der Slot-Frequenz oder einer anderen Ausführungsplanungsmetrik für einen oder mehrere Slots ändern, um eine PHY-Pipeline wie beispielsweise eine PUSCH-Empfangspipeline durchzuführen, wie oben in Verbindung mit 4B beschrieben. In mindestens einer Ausführungsform umfassen die dynamischen Parameter 522, 536 die k-Parameter 538, 540, wobei sich die k-Parameter 538, 540 häufig ändern und/oder aktualisiert werden, wie oben in Verbindung mit 4B beschrieben.
In mindestens einer Ausführungsform speichert eine Parallelverarbeitungseinheit (PPU) 542, wie beispielsweise eine Grafikverarbeitungseinheit (GPU), statische Parameter 524, 544 in einem Speicher, der zum Speichern unveränderlicher Datenwerte verwendet werden kann. In mindestens einer Ausführungsform speichert eine PPU 542, wie beispielsweise eine GPU, quasi-statische Parameter 530, 546 in einem Speicher, der zum Speichern periodisch aktualisierter Datenwerte verwendet werden kann. In mindestens einer Ausführungsform speichert eine PPU 542, wie beispielsweise eine GPU, dynamische Parameter 536, 548 in einem Speicher, der für Datenwerte mit häufigen Änderungen und/oder Aktualisierungen verwendet werden kann.
6 ist ein Blockdiagramm, das die Pufferung von Deskriptoren der physikalischen Schicht (PHY) gemäß mindestens einer Ausführungsform veranschaulicht. In mindestens einer Ausführungsform wird ein statischer PHY-Deskriptor 604, wie oben in Verbindung mit den 3A und 4B beschrieben, von einer Software-PHY-Bibliothek, wie beispielsweise cuPHY, cuBB oder einer anderen, hierin weiter beschriebenen New Radio (NR) der fünften Generation (5G) Software-Bibliothek, im Speicher der Zentraleinheit (CPU) 602 zusammengestellt und vor der Slot-Ausführungszeit für eine PHY-Pipeline, die dem statischen PHY-Deskriptor 604 entspricht, in den Speicher der Parallelverarbeitungseinheit (PPU) 610, wie beispielsweise den Speicher der Grafikverarbeitungseinheit (GPU), kopiert. In mindestens einer Ausführungsform wird ein statischer PHY-Deskriptor 603 von einer Software-PHY-Bibliothek während der Einrichtung einer PHY-Pipeline, die dem statischen PHY-Deskriptor entspricht, zusammengestellt. In mindestens einer Ausführungsform speichert eine PPU 610, wie beispielsweise eine GPU, einen kopierten statischen PHY-Deskriptor 612, wie oben in Verbindung mit 5 beschrieben.
In mindestens einer Ausführungsform puffert eine Software-PHY-Bibliothek, wie beispielsweise cuPHY, cuBB oder eine andere hierin weiter beschriebene 5G-NR-Softwarebibliothek der fünften Generation, quasistatische PHY-Deskriptoren 606 und dynamische PHY-Deskriptoren 608 auf einer CPU 602. In mindestens einer Ausführungsform erleichtert die Pufferung quasistatischer PHY-Deskriptoren 606 und dynamischer PHY-Deskriptoren 608 die Slot-Verarbeitung einer PHY-Pipeline, die den quasistatischen PHY-Deskriptoren 606 und dynamischen PHY-Deskriptoren 608 entspricht. In mindestens einer Ausführungsform puffert eine Software-PHY-Bibliothek, wie beispielsweise cuPHY, cuBB oder eine andere hierin weiter beschriebene Software-5G-NR-Bibliothek, quasistatische PHY-Deskriptoren 606 und dynamische PHY-Deskriptoren 608 auf einer CPU 602 und kopiert die quasistatischen PHY-Deskriptoren 606 und dynamischen PHY-Deskriptoren 608 zu einer oder mehreren PPUs 610. In mindestens einer Ausführungsform speichern eine oder mehrere PPUs 610, wie beispielsweise GPUs, kopierte quasistatische PHY-Deskriptoren 614 und kopierte dynamische PHY-Deskriptoren 616, wie oben in Verbindung mit 5 beschrieben.
In mindestens einer Ausführungsform wird die Pufferung von zeitlich klassifizierten PHY-Deskriptoren, wie in 6 dargestellt, nur bei Bedarf verwendet. Beispielsweise kann in einer Ausführungsform eine Pipeline-Ebene statische, quasistatische und dynamische Parameter benötigen, die in einem statischen PHY-Deskriptor 604, 612, gepufferten quasistatischen PHY-Deskriptoren 606, 614 und gepufferten dynamischen PHY-Deskriptoren 608, 616 enthalten sind, aber Komponenten können nur statische PHY-Deskriptoren 604, 612 und/oder gepufferte dynamische PHY-Parameter 608, 616 benötigen. In mindestens einer Ausführungsform wird die Anzahl der PHY-Kanalverarbeitungspipelines und die entsprechende PHY-Deskriptor-Puffertiefe von einer Software-PHY-Bibliothek wie beispielsweise cuPHY, cuBB oder einer anderen hierin weiter beschriebenen Software-5G-NR-Bibliothek angepasst, um die Verarbeitungslatenz abzudecken. Beispielsweise können in einer Ausführungsform bis zu N quasistatische PHY-Deskriptoren 606, 614 und bis zu M dynamische PHY-Deskriptoren 608, 616 von einer Software-PHY-Bibliothek gepuffert werden, um die Verarbeitungslatenz für Ausführungs-Slots während der 5G-NR-Verarbeitung abzudecken.
7 ist ein Blockdiagramm, das die Organisation von Stapelparametern während der Stapelverarbeitung von Operationen der physikalischen Schicht (PHY) veranschaulicht, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die Stapelverarbeitung eine logische Organisation oder Kombination von rechnerischen PHY-Operationen in einer PHY-Pipeline, so dass die PHY-Operationen von einem oder mehreren Kernen auf einer Parallelverarbeitungseinheit (PPU), beispielsweise einer Grafikverarbeitungseinheit (GPU), berechnet werden. In mindestens einer Ausführungsform stapelt eine Software-PHY-Bibliothek, wie beispielsweise cuPHY, cuBB oder eine andere New Radio (NR) der fünften Generation (5G) Software-Bibliothek, wie hierin weiter beschrieben, PHY-Operationen gemäß verschiedenen Arbeitslastkonfigurationen. In mindestens einer Ausführungsform ist eine beispielhafte Arbeitslastkonfiguration eine große Anzahl von Zellenstandorten mit einer kleinen Anzahl von angeschlossenen Benutzergeräten (UE), wie beispielsweise Mobiltelefonen, die von einer 5G-NR-Basisbandeinheit (BBU) zu verarbeiten sind. In mindestens einer Ausführungsform ist eine andere Beispiel-Arbeitslastkonfiguration eine kleine Anzahl von Zellenstandorten mit einer großen Anzahl von angeschlossenen UE, die von einer 5G-NR-BBU zu verarbeiten sind.
In mindestens einer Ausführungsform stapelverarbeitet eine Software-PHY-Bibliothek, wie beispielsweise cuPHY, cuBB oder eine andere hierin beschriebene Software-5G-NR-Bibliothek, Parameter, die PHY-Pipeline-Operationen entsprechen, je nach Arbeitslast. Beispielsweise stapelt eine Software-PHY-Bibliothek in einer Ausführungsform Parameter, die PHY-Pipeline-Operationen entsprechen, entsprechend der ankommenden Arbeitslast. In mindestens einer Ausführungsform ordnet oder gruppiert eine Software-PHY-Bibliothek die Parameter nach räumlichen Merkmalen, wobei sie die Parameter für gleichzeitige Arbeitslasten, die in einem bestimmten Zeitschlitz bzw. Zeit-Slot verfügbar sind, wie beispielsweise Parameter zur Konfiguration von Operationen für Informationen, die von Geräten innerhalb einer Zelle oder über mehrere Zellen hinweg empfangen werden, zusammenstellt. In einer anderen Ausführungsform gruppiert eine Software-PHY-Bibliothek Parameter nach zeitlichen Merkmalen, indem sie eine Parameter-Arbeitslast über ein Zeitintervall stapelt, z.B. durch Verarbeitung mehrerer Symbole innerhalb eines Ausführungs-Slots, durch serielle Verarbeitung mehrerer Zellen für kleine Arbeitslasten pro Zelle oder über mehrere PHY-Kanäle, um Operationen wie PUSCH und PDSCH sequenziell durchzuführen.
Ein weiteres Beispiel für die Stapelverarbeitung von PHY-Parametern, die PHY-Pipeline-Operationen auf der Grundlage der Arbeitslast entsprechen, ist in einer Ausführungsform eine Software-PHY-Bibliothek, wie beispielsweise cuPHY, cuBB oder eine andere Software-5G-NR-Bibliothek, die die Stapelverarbeitung bzw. das Batching entsprechend der Arbeitslastkonfiguration vornimmt. In mindestens einer Ausführungsform ordnet oder gruppiert die Stapelverarbeitung gemäß der Arbeitslastkonfiguration die Parameter entsprechend den homogenen Merkmalen der stapelweise zu verarbeitenden PHY-Operationsparameter. In mindestens einer Ausführungsform ermöglicht die homogene Stapelverarbeitung einem einzigen Kernel die Verarbeitung mehrerer identisch konfigurierter Arbeitslasten. In mindestens einer Ausführungsform umfasst das Stapeln nach homogenen Merkmalen das Stapeln innerhalb einer bestimmten Kernel-Spezialisierungsdimension durch Aggregieren von Parametern, die gleichzeitig und zeitübergreifend an einer Software-PHY-Bibliothek ankommen. In mindestens einer Ausführungsform ordnet oder gruppiert die Stapelverarbeitung bzw. das Batching gemäß der Arbeitslastkonfiguration die Parameter entsprechend den heterogenen Merkmalen der stapelweise zu verarbeitenden PHY-Operationsparameter. In mindestens einer Ausführungsform ermöglicht die heterogene Stapelverarbeitung die Einrichtung und Verarbeitung mehrerer heterogener Arbeitslasten durch eine einzige Komponente. In mindestens einer Ausführungsform umfasst die Stapelverarbeitung nach heterogenen Merkmalen die Stapelverarbeitung über Kernelspezialisierungsdimensionen hinweg, um eine Arbeitslast in einen einzigen Berechnungsgraphen zu kombinieren.
In mindestens einer Ausführungsform ist eine Kernel-Spezialisierungsdimension ein Kernel, der von einer PPU, wie beispielsweise einer GPU, auszuführen ist, wobei der Kernel von einer Software-PHY-Bibliothek pro Arbeitslastkonfiguration an eine Problemgröße angepasst wird, was zu einer besseren Ausführungszeit und/oder einem höheren Durchsatz führt, allerdings auf Kosten eines erhöhten Start-Overheads. In mindestens einer Ausführungsform ist eine Kernel-Verallgemeinerungsdimension ein Kernel, der von einer PPU, z.B. einer GPU, ausgeführt wird, wobei der Kernel von einer Software-PHY-Bibliothek angepasst wird, um mehrere Arbeitslasten zu unterstützen, was die Kernel-Effizienz verringern kann.
7 ist ein Blockdiagramm, das ein Beispiel von für die Stapelverarbeitung von Eingabeparametern durch eine Software-PHY-Bibliothek veranschaulicht. PUSCH-Stapel-Konfigurationsparameter 702 sind in einer Ausführungsform ein Datencontainer mit Parametern 704, 706, 708, die für jede PHY-Pipeline-Operation zur Durchführung eines PHY-PUSCH in Stapeln zusammengefasst werden, wie beispielsweise Kanalschätzungs-Stapelparameter 704, Kanalentzerrungs-Stapelparameter 706 und Low Density Parity Check (LDPC)-Stapelparameter 708. In mindestens einer Ausführungsform geben die Stapel-Konfigurationsparameter 702 an, wie die Stapelverarbeitung zu erfolgen hat, z.B. wie die Parameter in einem UE-Gruppen-Supersatz zu gruppieren sind. In mindestens einer Ausführungsform sind die Stapel-Konfigurationsparameter 702 Teil jeder Komponente. In mindestens einer Ausführungsform sind die Stapel-Konfigurationsparameter 702 Teil einer PHY-Pipeline. In mindestens einer Ausführungsform führt eine Software-PHY-Bibliothek eine heterogenes Stapelverarbeitung entsprechend einem Arbeitslasttyp durch. Ein erster LDPC-Stapelparameter 710 gibt in einer Ausführungsform eine Anzahl verschiedener Arbeitslasttypen an, die von einer Software-PHY-Bibliothek stapelweise verarbeitet werden. In 7 zeigt ein erster LDPC-Stapelparameter 710 beispielsweise drei Arbeitslasttypen an, die drei Software-Kernel 712, 726, 736 zur Durchführung von LDPC-Operationen erfordern. In mindestens einer Ausführungsform gruppiert eine Software-PHY-Bibliothek Parameter in eine Anzahl von Kernels 712, 726, 736, die durch einen ersten LDPC-Stapelparameter 710 angegeben wird. Bei einer ersten Art von LDPC-Stapelparametern 714, 716, 718, 720, 722, 724 fasst eine Software-PHY-Bibliothek diese Stapelparameter in einen ersten LDPC-Kernel 712 zusammen.
Für einen ersten Typ von LDPC-Stapelparametern 714, 716, 718, 720, 722, 724 gruppiert oder stapelt eine Software-PHY-Bibliothek in einer Ausführungsform die LDPC-Stapelparameter 714, 716, 718, 720, 722, 724 heterogen nach Arbeitslasttyp, damit sie von einem ersten LDPC-Kernel 712 verarbeitet oder ausgeführt werden. In mindestens einer Ausführungsform gruppiert oder stapelt eine Software-PHY-Bibliothek für einen zweiten Typ von LDPC-Stapelparametern 728, 730, 732, 734 die LDPC-Stapelparameter 728, 730, 732, 734 heterogen nach Arbeitslasttyp, damit sie von einem zweiten LDPC-Kernel 726 verarbeitet oder ausgeführt werden. In mindestens einer Ausführungsform gruppiert oder stapelt eine Software-PHY-Bibliothek für einen dritten Typ von LDPC-Stapelparametern 738, 740, 742, 744, 746 die LDPC-Stapelparameter 738, 740, 742, 744, 746 heterogen nach Arbeitslasttyp, damit sie von einem dritten LDPC-Kernel 736 verarbeitet oder ausgeführt werden.
In mindestens einer Ausführungsform werden Stapelparameter, wie beispielsweise LDPC-Stapelparameter 714, 716, 718, 720, 724, 728, 730, 732, 734, 738, 740, 742, 744, 746, mit einem Typ-Länge-Wert-Format codiert, um Flexibilität und eine effiziente Speichernutzung zu gewährleisten, wie in 7 dargestellt. In mindestens einer Ausführungsform werden Stapelparameter, wie beispielsweise LDPC-Stapelparameter 714, 716, 718, 720, 724, 728, 730, 732, 734, 738, 740, 742, 744, 746, von einer 5G-NR-PHY-Bibliothek codiert, um ein Array mit fester maximaler Länge für jede Gruppe oder jeden Stapeltyp zu verwenden. In mindestens einer Ausführungsform gibt für jede Gruppe oder jeden Stapel von LDPC-Stapelparametern 714, 716, 718, 720, 724, 728, 730, 732, 734, 738, 740, 742, 744, 746 ein erster LDPC-Stapelparameter 714, 728, 738 einen Typ an, der seiner Gruppe oder seinem Stapel von LDPC-Stapelparametern 714, 716, 718, 720, 724, 728, 730, 732, 734, 738, 740, 742, 744, 746 zugeordnet ist, die von jedem LDPC-Kern 712, 726, 736 zu verarbeiten sind. In mindestens einer Ausführungsform gibt für jede Gruppe oder jeden Stapel von LDPC-Stapelparametern 714, 716, 718, 720, 724, 728, 730, 732, 734, 738, 740, 742, 744, 746 ein zweiter LDPC-Stapelparameter 716, 730, 740 eine Länge oder Anzahl von Parametern in jeder Gruppe oder jedem Stapel der LDPC-Stapelparameter 714, 716, 718, 720, 724, 728, 730, 732, 734, 738, 740, 742, 744, 746 an. In mindestens einer Ausführungsform umfassen die verbleibenden LDPC-Stapelparameter 718, 720, 722, 724, 732, 734, 742, 744, 746 einer Gruppe oder eines Stapels von LDPC-Stapelparametern 714, 716, 718, 720, 724, 728, 730, 732, 734, 738, 740, 742, 744, 746 Parameterdatenwerte, wie beispielsweise Indizes in einem User Equipment (UE)-Gruppen-Supersatz 748, wie unten beschrieben. In einer anderen Ausführungsform umfassen die verbleibenden LDPC-Stapelparameter 718, 720, 722, 724, 732, 734, 742, 744, 746 einer Gruppe oder eines Stapels von LDPC-Stapelparametern 714, 716, 718, 720, 724, 728, 730, 732, 734, 738, 740, 742, 744, 746 beliebige andere Parameterdatenwerte, um die Konfiguration einer oder mehrerer PHY-Pipeline-Operationen zu erleichtern.
In mindestens einer Ausführungsform ist ein UE-Gruppen-Supersatz 748 ein Datencontainer, der gepackte PUSCH-Kernel-Parameter 750, 752, 754 für jeden Kernel 712, 726, 736 umfasst. In mindestens einer Ausführungsform fasst eine Software-PHY-Bibliothek die PUSCH-Kernparameter 750, 752, 754 homogen zu einem UE-Gruppen-Supersatz 748 gemäß einer oder mehrerer Eigenschaften der PUSCH-Kernparameter 750, 752, 754 zusammen, wie beispielsweise Ankunftszeit- oder Slot-Ausführungszeit-Anforderungen. In mindestens einer Ausführungsform fasst eine Software-PHY-Bibliothek die Parameter 714, 716, 718, 720, 722, 724, 728, 730, 732, 734, 738, 740, 742, 744, 746 für jede Rechenoperation, wie Kanalschätzung 704, Kanalausgleich 706, LDPC und/oder jede andere Low-Level-PHY-Operation, je nach Parametertyp heterogen in einem oder mehreren Kerneln 712, 726, 736 zusammen. In mindestens einer Ausführungsform fasst eine Software-PHY-Bibliothek die Parameter 750, 752, 754 in einem UE-Gruppen-Supersatz 748 nach anderen Parametereigenschaften zusammen, z.B. nach den Anforderungen an die Ankunftszeit oder die Slot-Ausführungszeit.
8 ist ein Blockdiagramm, das eine beispielhafte Pipeline-Topologie zur Ausführung einer gestapelten PHY-Operationslast veranschaulicht, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform führen eine oder mehrere Parallelverarbeitungseinheiten (PPUs), wie beispielsweise Grafikverarbeitungseinheiten (GPUs), Software-Kernel 802, 810, 834 aus, wobei jeder Software-Kernel eine oder mehrere PHY-Berechnungsoperationen durchführt. In mindestens einer Ausführungsform führt jeder Software-Kernel 802, 810, 834 eine oder mehrere PHY-Berechnungsoperationen unter Verwendung von Stapelparametern durch, wie oben in Verbindung mit 7 beschrieben. In mindestens einer Ausführungsform führt jeder Software-Kernel 802, 810, 834 eine oder mehrere PHY-Berechnungsoperationen unter Verwendung von Stapelparametern durch, wobei die Stapelparameter entsprechend der Stapelung bzw. dem Batching der homogenen Arbeitslastkonfiguration gruppiert werden, wie oben in Verbindung mit 7 beschrieben. In mindestens einer Ausführungsform führt jeder Software-Kernel 802, 810, 834 eine oder mehrere PHY-Berechnungsoperationen unter Verwendung von Stapelparametern durch, wobei die Stapelparameter entsprechend der heterogenen Arbeitslastkonfiguration gruppiert werden, wie oben in Verbindung mit 7 beschrieben. In mindestens einer Ausführungsform führt jeder Software-Kernel 802, 810, 834 eine oder mehrere PHY-Berechnungsoperationen unter Verwendung von Stapelparametern durch, wobei die Stapelparameter gemäß räumlichen Gruppierungen auf der Grundlage der Arbeitslastankunft gruppiert werden, wie oben in Verbindung mit 7 beschrieben. In mindestens einer Ausführungsform führt jeder Software-Kernel 802, 810, 834 eine oder mehrere PHY-Rechenoperationen unter Verwendung von Stapelparametern durch, wobei die Stapelparameter gemäß zeitlichen Gruppierungen auf der Grundlage des Eintreffens der Arbeitslast gruppiert sind, wie oben in Verbindung mit 7 beschrieben.
In mindestens einer Ausführungsform führen die Software-Kernel 802, 810, 834 eine oder mehrere PHY-Berechnungsoperationen parallel zu anderen Software-Kerneln 802, 810, 834 durch. In mindestens einer Ausführungsform führt jeder Software-Kernel 802, 814, 834 eine oder mehrere PHY-Berechnungsoperationen durch, die auf der Grundlage von Parametern konfiguriert sind, die wie oben beschrieben durch heterogenes Batching nach Typ gruppiert oder gestapelt werden. In mindestens einer Ausführungsform führt jeder Software-Kernel 802, 810, 834 eine oder mehrere PHY-Berechnungsoperationen pro Pipeline-Stufe 818, 820, 822, 826, 828 durch. In einer Ausführungsform führt ein Software-Kernel 802, 810, 834 für jede Konfiguration, die durch separat gebündelte bzw. gestapelte Parameter angegeben ist, eine oder mehrere PHY-Berechnungsoperationen durch. Zwischen den PHY-Berechnungsoperationen speichern eine oder mehrere Pipeline-Stufen 818, 820, 822, 826, 828 Daten, die als ein Ergebnis jeder PHY-Berechnungsoperation berechnet wurden, die gemäß den gestapelten Parametern konfiguriert wurde.
In mindestens einer Ausführungsform sind eine oder mehrere Pipelinestufen 818, 820, 822, 826, 828 Speicher, wie beispielsweise Register, um einen oder mehrere Werte zu speichern, die von der einen oder den mehreren Pipelinestufen 818, 820, 822, 826, 828 als Ausgabedaten von einer oder mehreren parallelen PHY-Berechnungsoperationen empfangen werden, die von einem oder mehreren Kernen 802, 810, 834 durchgeführt werden. In mindestens einer Ausführungsform werden eine oder mehrere Pipelinestufen 818, 820, 822, 826, 828 von einem oder mehreren Kernen 802, 810, 834 gemeinsam genutzt. In mindestens einer Ausführungsform umfasst jeder von einem oder mehreren Kernen 802, 810, 834 einzelne Pipelinestufen zum Speichern von Zwischendatenergebnissen einer oder mehrerer PHY-Berechnungsoperationen, die von dem Kernel eines oder mehrerer Kernel 802, 810, 834 durchgeführt werden.
Zwischen jeder Pipelinestufe 818, 820, 822, 826, 828 führt jeder von einem oder mehreren Kerneln 802, 810, 834 eine oder mehrere PHY-Berechnungsoperationen durch, wobei jede von jedem Kernel durchgeführte Berechnungsoperation durch gestapelte oder gruppierte Parameter konfiguriert ist, die für eine Arbeitslast spezifisch sind, wie oben in Verbindung mit 7 beschrieben. In mindestens einer Ausführungsform umfassen eine oder mehrere PHY-Berechnungsoperationen die Kanalschätzung 804, 812, 836, wie hierin weiter beschrieben. In mindestens einer Ausführungsform wird jede Kanalschätzungsoperation 804, 812, 836 durch einen Stapel von Parametern konfiguriert, die einer Art von Arbeitslast entsprechen, wie oben in Verbindung mit 7 beschrieben. In mindestens einer Ausführungsform umfassen eine oder mehrere PHY-Berechnungsoperationen die Kanalschätzung 806, 814, 838, wie hierin weiter beschrieben. In mindestens einer Ausführungsform wird jeder Vorgang der Kanalschätzung 806, 814, 838 durch einen Stapel von Parametern konfiguriert, die einer Art von Arbeitslast entsprechen, wie oben in Verbindung mit 7 beschrieben.
In mindestens einer Ausführungsform werden eine oder mehrere PHY-Rechenoperationen gemeinsam von Sätzen von Konfigurationsparametern genutzt, die durch Batching gruppiert sind. In mindestens einer Ausführungsform umfassen die gemeinsam genutzten PHY-Rechenoperationen Ratenanpassung und Descrambling 824, zyklische Codeblock-Redundanzprüfung (CB CRC) und Aggregation 830, Transportblock (TB)-CRC 832 und/oder jede andere PHY-Rechenoperation, die zwischen Stapeln von Konfigurationsparametern gemeinsam genutzt werden kann. In mindestens einer Ausführungsform umfassen eine oder mehrere PHY-Rechenoperationen, die nicht von einem oder mehreren Kernen 802, 810, 834 gemeinsam genutzt werden, die Decodierung und/oder Codierung der Low-Density-Paritätsprüfung (LDPC) 808, 816, 840, wie hierin weiter beschrieben. In mindestens einer Ausführungsform wird jede LDPC-Decodier- und/oder -Codieroperation 808, 816, 840 durch einen Satz von Parametern konfiguriert, die einer Art von Arbeitslast entsprechen, wie oben in Verbindung mit 7 beschrieben.
9 ist ein Blockdiagramm, das ein Beispiel für eine Stapeltopologie der physikalischen Schicht (PHY) auf der Grundlage von Arbeitslast-Zeit-Slots veranschaulicht, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform führen ein oder mehrere Kernel 906, 926, 946 eine oder mehrere PHY-Rechenoperationen durch, wie beispielsweise Segmentierung und zyklische Codeblock-Redundanzprüfung (Seg + CB CRC) 908, 928, 948, LDPC-Codierung/Decodierung (Low Density Parity Check) 910, 930, 950, Ratenanpassung 912, 932, 952, Scrambling 914, 934, 954, Modulation 916, 936, 956, Schichtzuordnung bzw. Layer-Mapping 918, 938, 958, Vorcodierung 920, 940, 960, Zuordnung bzw. Mapping 922, 942, 962, und/oder jede andere PHY-Pipeline-Operation der fünften Generation (5G), wie hierin weiter beschrieben. In mindestens einer Ausführungsform führen die Kernel 906, 926, 946 eine oder mehrere PHY-Berechnungsoperationen durch, die mit Parametern konfiguriert sind, die auf der Gruppierung nach zeitlichen Merkmalen, wie beispielsweise der Slot-Ausführungszeit, basieren, wie weiter oben in Verbindung mit 7 beschrieben.
In mindestens einer Ausführungsform führen ein oder mehrere Kernel 906, 926, 946 eine oder mehrere PHY-Rechenoperationen aus, die durch Parameter konfiguriert sind, die entsprechend dem Ausführungs-Zeit-Slot gestapelt sind. In mindestens einer Ausführungsform ist ein Slot-Ausführungsstartpunkt 902 ein Zeitpunkt, nach dem ein oder mehrere Kernel 906, 926, 946 für die Ausführung durch einen Planer bzw. Scheduler vorgesehen sind, der von einer Software-PHY-Bibliothek wie beispielsweise cuPHY, cuBB oder einer anderen hierin beschriebenen Software-5G-NR-Bibliothek bereitgestellt wird. In mindestens einer Ausführungsform ist ein Zeitschlitz bzw. Zeit-Slot 904, 924, 944 ein Zeitfenster für die Ausführung eines Zeit-Slots, das nach einem Startpunkt 902 für die Ausführung eines Zeit-Slots liegt. Ab einem Slot-Ausführungsstartpunkt 902 führen in einer Ausführungsform ein oder mehrere Software-Kernel 906 eine oder mehrere PHY-Pipeline-Berechnungsoperationen durch, die mit Parametern konfiguriert sind, die gemäß einem Zeit-Slot t₀ 904 gestapelt sind. In mindestens einer Ausführungsform führen ein oder mehrere Software-Kernel 926 eine oder mehrere PHY-Pipeline-Berechnungsoperationen durch, die mit anderen Parametern konfiguriert sind, die gemäß einem späteren Zeit-Slot t₁ 924 gestapelt sind. Nach einer Verzögerung von t_n 944 von einem Slot-Ausführungsstartpunkt 902 führen in einer Ausführungsform ein oder mehrere Kernel 946 eine oder mehrere PHY-Pipeline-Berechnungsoperationen durch, die mit Parametern konfiguriert sind, die von einer Software-PHY-Bibliothek entsprechend der Zeitverzögerung t_n in einen Ausführungsslot gepackt wurden. In mindestens einer Ausführungsform gilt für jeden Zeit-Slot t₁ 924 ... t_n 944, t_n ≥ t₁ + t_proc , wobei X eine Zeit ist, um einen Prozess wie eine PHY-Pipeline und/oder eine oder mehrere PHY-Pipeline-Operationen abzuschließen.
10 ist ein Blockdiagramm, das ein Stapel-Deskriptor-Layout der physikalischen Schicht (PHY) veranschaulicht, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist für eine PUSCH-Pipeline, wie hierin weiter beschrieben, der PUSCH-Pipeline-Stapel-Deskriptor 1002 ein Container, der einen oder mehrere Pipeline-Deskriptoren 1006, 1008, 1010 für eine Anzahl von Pipeline-Instanzen 1004 umfasst, um PUSCH-Pipeline-Operationen in Stapelbetrieb durch eine Software-PHY-Bibliothek wie beispielsweise cuPHY, cuBB oder eine andere hierin beschriebene New Radio (NR) der fünften Generation (5G) Software-Bibliothek durchzuführen. In mindestens einer Ausführungsform umfassen PUSCH-Pipeline-Stapel-Deskriptoren 1002 oder beliebige andere PHY-Pipeline-Stapel-Deskriptoren Daten, die eine Anzahl von Pipeline-Instanzen 1004 angeben, sowie einen oder mehrere Zeiger auf einen oder mehrere Pipeline-Deskriptoren 1006, 1008, 1010. In mindestens einer Ausführungsform besteht jeder Zeiger auf einen Pipeline-Deskriptor 1006, 1008, 1010 aus Daten, die eine Speicheradresse umfassen, die einen Speicherplatz für einen Pipeline-PHY-Deskriptor, wie beispielsweise einen PUSCH-PHY-Deskriptor 1012, angibt.
In mindestens einer Ausführungsform ist ein Pipeline-PHY-Deskriptor, wie beispielsweise ein PUSCH-PHY-Deskriptor 1012, ein Datencontainer. In mindestens einer Ausführungsform ist ein Pipeline-PHY-Deskriptor, wie beispielsweise ein PUSCH-Pipeline-PHY-Deskriptor 1012, ein Datencontainer, der gemeinsame Parameter 1014 und einen oder mehrere Zeiger auf Komponentendeskriptoren 1016, 1018, 1020 umfasst, wie oben in Verbindung mit den 3 und 5 beschrieben. In mindestens einer Ausführungsform sind ein oder mehrere Zeiger auf Komponentendeskriptoren 1016, 1018, 1020 Daten, die Speicheradressen umfassen, die Speicherplätze für einen oder mehrere Komponentendeskriptoren angeben, wie beispielsweise PUSCH-Komponenten-Stapel-Deskriptoren 1022. In mindestens einer Ausführungsform handelt es sich bei den Komponenten um eine oder mehrere PHY-Rechenoperationen, die von einem oder mehreren Kernel(n) unter Verwendung einer oder mehrerer Parallelverarbeitungseinheiten (PPUs), wie beispielsweise Grafikverarbeitungseinheiten (GPUs), wie oben beschrieben, durchzuführen sind.
In mindestens einer Ausführungsform sind Komponentendeskriptoren, wie beispielsweise PUSCH-Komponenten-Stapel-Deskriptoren 1022, Datencontainer. In mindestens einer Ausführungsform umfassen Komponentendeskriptoren, wie beispielsweise PUSCH-Komponenten-Stapel-Deskriptoren 1022, Daten, die eine Anzahl von Komponenteninstanzen angeben, die von separaten Kerneln auszuführen sind, die jeweils eine andere Konfiguration ausführen, die durch Komponentenparameter 1026, 1028, 1030, 1032 angegeben wird. In mindestens einer Ausführungsform enthalten Komponenten-Deskriptoren, wie beispielsweise PUSCH-Komponenten-Stapel-Deskriptoren 1022, Parameter, die entsprechend der heterogenen Stapelverarbeitung innerhalb einer PHY-Komponente gruppiert sind, wie oben in Verbindung mit 7 beschrieben, durch eine Software-PHY-Bibliothek, wie beispielsweise cuPHY, cuBB oder eine andere hierin beschriebene Software-5G-NR-Bibliothek. In mindestens einer Ausführungsform umfassen Komponentendeskriptoren, wie beispielsweise PUSCH-Komponentenstapeldeskriptoren 1022, Zeiger auf gestapelte Komponentendeskriptoren und/oder Parameter für heterogene Konfigurationen, wobei N3 Kernel jeweils eine andere Konfiguration ausführen, die als Komponentenparameter 1026, 1028, 1030, 1032 gestapelt sind. In mindestens einer Ausführungsform umfassen die Komponentendeskriptoren, wie beispielsweise die PUSCH-Komponenten-Stapel-Deskriptoren 1022, eine Anzahl von Komponenteninstanzen 1024. In mindestens einer Ausführungsform ist eine Anzahl von Komponenteninstanzen 1024 ein Datenwert, der eine Anzahl N3 von Gruppen oder Stapeln von Komponentenparametern 1026, 1028, 1030, 1032 angibt, die von N3 Kerneln auszuführen sind, von denen jeder eine andere Komponentenkonfiguration durchführt, die durch die Komponentenparameter 1026, 1028, 1030, 1032 angegeben ist.
In mindestens einer Ausführungsform werden ein oder mehrere Komponentenparameter 1026, 1028, 1030, 1032 eines Komponentendeskriptors, wie beispielsweise eines PUSCH-Komponenten-Stapel-Deskriptors 1022, von einer Software-PHY-Bibliothek nach zeitlichen oder homogenen Merkmalen, wie beispielsweise der Parameteraktualisierungshäufigkeit, wie oben in Verbindung mit den 4B und 7 beschrieben, organisiert oder gebündelt bzw. gestapelt. In mindestens einer Ausführungsform organisiert eine Software-PHY-Bibliothek die Komponentenparameter 1026, 1028, 1030, 1032 in statische Komponentenparameter, wie beispielsweise die statischen PUSCH-Komponentenparameter 1034. In mindestens einer Ausführungsform organisiert eine Software-PHY-Bibliothek andere Komponentenparameter 1026, 1028, 1030, 1032 in quasistatische Komponentenparameter, wie beispielsweise quasistatische PUSCH-Komponentenparameter 1034. In mindestens einer Ausführungsform organisiert eine Software-PHY-Bibliothek die Komponentenparameter 1026, 1028, 1030, 1032 in dynamische Komponentenparameter, wie beispielsweise die dynamischen PUSCH-Komponentenparameter 1038. In mindestens einer Ausführungsform umfassen statische Komponentenparameter, wie beispielsweise statische PUSCH-Komponentenparameter 1034, quasistatische Komponentenparameter, wie beispielsweise quasistatische PUSCH-Komponentenparameter 1036, und dynamische Komponentenparameter, wie beispielsweise dynamische PUSCH-Komponentenparameter 1038, Zeiger auf gestapelte Komponentendeskriptoren und/oder Parameter für homogene Konfigurationen, wobei jeder Kernel-Stapel eine Vielzahl von Arbeitslasten mit identischen Konfigurationen verarbeitet.
11 ist ein Blockdiagramm, das eine beispielhafte Anwendungsprogrammierschnittstelle (API) 1110 zu einer Pipeline der physikalischen Schicht (PHY) zeigt, die von einer Software-PHY-Bibliothek implementiert wird, um die Pipeline-Konfiguration und/oder das Batching wie oben beschrieben durchzuführen, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform implementiert eine Software-PHY-Bibliothek, wie beispielsweise cuPHY, cuBB oder eine andere New Radio (NR) der fünften Generation (5G) Software-Bibliothek, eine API 1110, um PHY-Pipeline-Operationen unter Verwendung von Konfigurationen zu konfigurieren und durchzuführen, die durch in Deskriptoren enthaltene Parameter definiert sind, wie oben in Verbindung mit den 2 und 3 beschrieben. In mindestens einer Ausführungsform besteht eine PHY-Pipeline-API 1110 aus Softwarebefehlen, die bei ihrer Ausführung eine aufrufbare Schnittstelle zur Durchführung einer oder mehrerer PHY-Pipeline-Operationen bereitstellen. In mindestens einer Ausführungsform stapelt eine Software-PHY-Bibliothek, die eine PHY-Pipeline-API bereitstellt, die in Deskriptoren empfangenen Parameter als ein Ergebnis eines oder mehrerer Funktionsaufrufe 1102, 1104, 1106, 1108 an die PHY-Pipeline-API 1110.
In mindestens einer Ausführungsform empfängt eine PHY-Pipeline-API 1110 einen oder mehrere Deskriptoren, die einen oder mehrere Parameter umfassen, um eine oder mehrere PHY-Operationen und/oder eine oder mehrere Komponenten zu konfigurieren, um eine oder mehrere PHY-Operationen durchzuführen, wie oben in Verbindung mit den 2 und 3 beschrieben, als ein Ergebnis eines oder mehrerer Funktionsaufrufe 1102, 1104, 1106, 1108 an die PHY-Pipeline-API 1110. In mindestens einer Ausführungsform sind ein oder mehrere Funktionsaufrufe 1102, 1104, 1106, 1108 an eine PHY-Pipeline-API 1110 Softwarebefehle, die, wenn sie ausgeführt werden, eine oder mehrere von der PHY-Pipeline-API 1110 bereitgestellte Funktionen aufrufen.
In mindestens einer Ausführungsform rufen ein oder mehrere Funktionsaufrufe 1102, 1104, 1106, 1108 zu einer PHY-Pipeline-API 1110 eine Initialisierungs- (init) oder Deinitialisierungs- (deinit) Funktion 1102 auf, die von der PHY-Pipeline-API 1110 bereitgestellt wird. In mindestens einer Ausführungsform ist eine init 1102-Funktion eine logische Organisation von Softwareanweisungen, die, wenn sie ausgeführt wird, Pipeline-Aufbau- und/oder Konfigurationszeit-Operationen für eine PHY-Pipeline durchführt, die von einer PHY-Bibliothek implementiert wird, wie beispielsweise cuPHY, cuBB oder einer anderen hierin beschriebenen Software-5G-NR-Bibliothek. Beispielsweise führt eine Funktion init 1102, wenn sie ausgeführt wird, eine Objektinstanziierung und/oder eine Speicherzuweisung für eine PHY-Bibliothek und/oder eine andere Softwarebibliothek durch, wie beispielsweise die Compute Uniform Device Architecture (CUDA) oder eine andere hierin weiter beschriebene Bibliothek für parallele Berechnungen. In mindestens einer Ausführungsform ist eine Deinit-Funktion 1102 eine logische Organisation von Softwareanweisungen, die, wenn sie ausgeführt wird, die Pipeline-Ausführung abreißt oder anderweitig anhält und/oder von einer Pipeline verwendete Ressourcen, wie beispielsweise Speicher, freigibt.
In mindestens einer Ausführungsform aktualisiert eine Initialisierungsfunktion oder eine Funktion „create 1102“, wenn sie ausgeführt wird, statische Parameter wie oben in Verbindung mit 4B beschrieben. In mindestens einer Ausführungsform aktualisiert eine Funktion „create 1102“ einen oder mehrere statische Parameter asynchron zur Ausführung des Slots. In mindestens einer Ausführungsform wird eine Funktion „create 1102“ von einer Zentraleinheit (CPU) und/oder einer oder mehreren Parallelverarbeitungseinheiten (PPUs), wie beispielsweise Grafikverarbeitungseinheiten (GPUs), ausgeführt, um Ressourcen zu initialisieren, die von einer Software-PHY-Bibliothek verwendet werden können. In mindestens einer Ausführungsform wird die Funktion create 1102 im Vergleich zu anderen Funktionen einer PHY-Pipeline-API 1110 nur selten aufgerufen. In mindestens einer Ausführungsform hat eine Funktion „create 1102“ ein Zeitbudget in der Größenordnung von Sekunden. In mindestens einer Ausführungsform wird eine Funktion „create 1102“ als ein Ergebnis eines oder mehrerer Aufrufe einer PHY-Pipeline-API 1110 ausgeführt, die von einer PHY-Bibliothek wie beispielsweise cuPHY, cuBB oder einer anderen Software-5G-NR-Bibliothek implementiert wird, um Zelleninformationen wie beispielsweise Sektor-Träger-Informationen zu verarbeiten.
In mindestens einer Ausführungsform rufen ein oder mehrere Funktionsaufrufe 1102, 1104, 1106, 1108 an eine PHY-Pipeline-API 1110 eine Konfigurations- (config) oder Rekonfigurationsfunktion (reconfig) 1104 auf, die von der PHY-Pipeline-API 1110 bereitgestellt wird. In mindestens einer Ausführungsform ist eine Funktion config 1104 eine logische Organisation von Softwareanweisungen, die bei ihrer Ausführung Aktualisierungen der Pipeline-Konfiguration vornehmen. In mindestens einer Ausführungsform ist eine Funktion config 1104 eine logische Organisation von Softwareanweisungen, die bei ihrer Ausführung Aktualisierungen der Pipeline-Konfiguration unter Verwendung von Parametern, wie oben in Verbindung mit den 2 und 3A beschrieben, mit einer Aktualisierungsfrequenz durchführen, die geringer ist als eine Slotrate. Beispielsweise aktualisiert eine Funktion config 1104, wenn sie ausgeführt wird, eine Konfiguration unter Verwendung neuer Parameter, die als ein Ergebnis eines Aufrufs einer oder mehrerer PHY-Pipeline-Operationen an die Funktion config 1104 empfangen werden, die von einer PHY-Bibliothek wie beispielsweise cuPHY, cuBB oder einer anderen Softwarebibliothek wie der Compute Uniform Device Architecture (CUDA) oder einer anderen hierin weiter beschriebenen Bibliothek für parallele Datenverarbeitung oder 5G-NR auszuführen sind. In mindestens einer Ausführungsform ist eine Rekonfigurationsfunktion 1104 eine logische Organisation von Softwareanweisungen, die, wenn sie ausgeführt werden, eine Konfiguration einer oder mehrerer PHY-Pipeline-Rechenoperationen, wie oben beschrieben, während der Ausführung oder zwischen Ausführungs-Slots anpassen.
In mindestens einer Ausführungsform aktualisiert eine Config- und/oder Reconfig-Funktion 1104, wenn sie ausgeführt wird, statische Parameter, wie oben in Verbindung mit 4B beschrieben. In mindestens einer Ausführungsform aktualisiert eine Config- und/oder Reconfig-Funktion 1104 bei ihrer Ausführung quasi-statische Parameter, wie oben in Verbindung mit 4B beschrieben. In mindestens einer Ausführungsform aktualisiert eine Config- und/oder Reconfig-Funktion 1104 einen oder mehrere statische Parameter asynchron. In mindestens einer Ausführungsform aktualisiert eine Config- und/oder Reconfig-Funktion 1104 einen oder mehrere statische Parameter synchron vor einer Slotgrenze. In mindestens einer Ausführungsform wird eine Funktion config und/oder reconfig 1104 von einer CPU und/oder einer oder mehreren PPUs, wie beispielsweise GPUs, ausgeführt, um eine oder mehrere PHY-Operationen zu konfigurieren, die von einer Software-PHY-Bibliothek implementiert und von einer CPU und/oder einer oder mehreren PPUs ausgeführt werden. In mindestens einer Ausführungsform wird eine Config- und/oder Reconfig-Funktion 1104 im Vergleich zu anderen Funktionen einer PHY-Pipeline-API 1110 nur selten aufgerufen. In mindestens einer Ausführungsform wird eine Config- und/oder Reconfig-Funktion 1104 mit einer ähnlichen Häufigkeit wie andere Funktionen einer PHY-Pipeline-API 1110 aufgerufen. In mindestens einer Ausführungsform hat eine Config- und/oder Reconfig-Funktion 1104 ein Zeitbudget von zehn bis hundert Millisekunden. In mindestens einer Ausführungsform hat eine Config- und/oder Reconfig-Funktion 1104 ein Zeitbudget von Hunderten von Mikrosekunden. In mindestens einer Ausführungsform wird eine Config- und/oder Reconfig-Funktion 1104 als ein Ergebnis eines oder mehrerer Aufrufe an eine PHY-Pipeline-API 1110 ausgeführt, die von einer PHY-Bibliothek wie beispielsweise cuPHY, cuBB oder einer anderen 5G-NR-Softwarebibliothek implementiert wird, um Signalisierungsinformationen wie Bereichsaktualisierungen zu verarbeiten. In mindestens einer Ausführungsform wird eine Config- und/oder Reconfig-Funktion 1104 als ein Ergebnis eines oder mehrerer Aufrufe einer PHY-Pipeline-API 1110 ausgeführt, die von einer PHY-Bibliothek wie beispielsweise cuPHY, cuBB oder einer anderen 5G-NR-Softwarebibliothek implementiert wird, um Informationen über Benutzergeräte (UE) zu verarbeiten, z.B. ob UE verbunden oder inaktiv ist.
In mindestens einer Ausführungsform rufen ein oder mehrere Funktionsaufrufe 1102, 1104, 1106, 1108 zu einer PHY-Pipeline-API 1110 eine von der PHY-Pipeline-API 1110 bereitgestellte Funktion setup 1106 auf. In mindestens einer Ausführungsform ist eine Einrichtungsfunktion oder Funktion setup 1106 eine logische Organisation von Softwareanweisungen, die, wenn sie ausgeführt werden, ein PHY-Deskriptor-Setup mit Slot-Strukturinformationen durchführen, die zum Ausführen einer oder mehrerer PHY-Pipelines benötigt werden, die von einer PHY-Bibliothek wie beispielsweise cuPHY, cuBB oder einer anderen hierin beschriebenen Software-5G-NR-Bibliothek implementiert werden. Beispielsweise führt eine Funktion setup 1106, wenn sie ausgeführt wird, die Konfiguration und das Batching unter Verwendung von Deskriptoren durch, die Parameter enthalten, wie oben beschrieben, durch eine PHY-Bibliothek und/oder eine andere Softwarebibliothek, wie die Compute Uniform Device Architecture (CUDA) oder eine andere hierin weiter beschriebene Bibliothek für parallele Datenverarbeitung.
In mindestens einer Ausführungsform aktualisiert eine Funktion setup 1106, wenn sie ausgeführt wird, dynamische Parameter, wie oben in Verbindung mit 4B beschrieben. In mindestens einer Ausführungsform aktualisiert eine Einrichtungsfunktion 1106 einen oder mehrere dynamische Parameter synchron vor einer Slot-Ausführungsgrenze. In mindestens einer Ausführungsform wird eine Funktion setup 1106 von einer CPU und/oder einer oder mehreren PPUs, wie beispielsweise GPUs, ausgeführt, um eine oder mehrere PHY-Pipeline-Operationen zu konfigurieren und/oder zu stapeln, die von einer Software-PHY-Bibliothek implementiert werden. In mindestens einer Ausführungsform wird eine Funktion setup 1106 häufig im Zusammenhang mit anderen Funktionen einer PHY-Pipeline-API 1110 aufgerufen. In mindestens einer Ausführungsform hat eine Funktion setup 1106 ein Zeitbudget von weniger als oder gleich 125 Mikrosekunden. In mindestens einer Ausführungsform wird eine Funktion setup 1106 als ein Ergebnis eines oder mehrerer Aufrufe einer PHY-Pipeline-API 1110 ausgeführt, die von einer PHY-Bibliothek wie beispielsweise cuPHY, cuBB oder einer anderen 5G-NR-Softwarebibliothek implementiert wird, um Slot-Zuweisungsinformationen wie Downlink-Zuweisung und Uplink-Gewährungen zu verarbeiten.
In mindestens einer Ausführungsform rufen ein oder mehrere Funktionsaufrufe 1102, 1104, 1106, 1108 an eine PHY-Pipeline-API 1110 eine Ablauffunktion oder Funktion run 1108 auf, die von der genannten PHY-Pipeline-API 1110 bereitgestellt wird. In mindestens einer Ausführungsform ist eine Funktion run 1108 eine logische Organisation von Softwareanweisungen, die, wenn sie ausgeführt werden, einen Pipeline-Start für eine oder mehrere PHY-Pipelines durchführen, die von einer PHY-Bibliothek implementiert werden, wie beispielsweise cuPHY, cuBB oder einer anderen hierin beschriebenen 5G-NR-Softwarebibliothek. Beispielsweise bewirkt eine Funktion run 1108, wenn sie ausgeführt wird, einen Auslöser zum Starten einer oder mehrerer Pipelines, die von einer PHY-Bibliothek und/oder einer anderen Softwarebibliothek wie der Compute Uniform Device Architecture (CUDA) oder einer anderen hierin weiter beschriebenen Bibliothek für parallele Berechnungen implementiert sind, um von einer CPU und/oder einer oder mehreren PPUs wie GPUs ausgeführt zu werden.
In mindestens einer Ausführungsform aktualisiert eine Funktion run 1108, wenn sie ausgeführt wird, keine der oben in Verbindung mit 4B beschriebenen Parameter. In mindestens einer Ausführungsform wird eine Funktion run 1108 synchron zur Slot-Ausführung und/oder zum Symbolempfang ausgeführt. In mindestens einer Ausführungsform wird eine Funktion run 1108 von einer CPU und/oder einer oder mehreren PPUs, wie beispielsweise einer GPU, ausgeführt, um die Ausführung einer oder mehrerer PHY-Pipelines zu beginnen, die von einer Software-PHY-Bibliothek implementiert werden. In mindestens einer Ausführungsform wird eine Funktion run 1108 häufig im Zusammenhang mit anderen Funktionen einer PHY-Pipeline-API 1110 aufgerufen. In mindestens einer Ausführungsform hat eine Funktion run 1108 ein unmittelbares Zeitbudget, da sie ein Auslöser für den Beginn der Slot-Ausführung ist. In mindestens einer Ausführungsform wird eine Funktion run 1108 als ein Ergebnis eines oder mehrerer Aufrufe einer PHY-Pipeline-API 1110 ausgeführt, die von einer PHY-Bibliothek wie beispielsweise cuPHY, cuBB oder einer anderen 5G-NR-Softwarebibliothek implementiert wird, um als Slot-Verarbeitungsauslöser zu fungieren, der den Start eines oder mehrerer PPU-Kerne und/oder den Start eines oder mehrerer Berechnungsgraphen bewirkt.
12 veranschaulicht einen Prozess 1200 zur Durchführung von PHY-Operationen in einer New Radio (NR) der fünften Generation (5G) Physical Layer (PHY)-Pipeline, die durch eine PHY-Bibliothek wie beispielsweise cuPHY, cuBB oder eine andere hierin weiter beschriebene Software-5G-NR-Bibliothek implementiert wird, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform beginnt ein Prozess 1200 mit 1202, indem 104 eine oder mehrere PHY-Pipelines aufgebaut werden, um PHY-Operationen durchzuführen. Während des Pipeline-Aufbaus 1204 werden in einer Ausführungsform eine oder mehrere Datenstrukturen im Speicher zugewiesen und initialisiert, die einer zentralen Verarbeitungseinheit (CPU) und/oder einer oder mehreren Parallelverarbeitungseinheiten (PPUs), wie beispielsweise Grafikverarbeitungseinheiten (GPUs), entsprechen, wie oben in Verbindung mit 11 beschrieben.
In mindestens einer Ausführungsform konfiguriert eine Software-PHY-Bibliothek, sobald sie eine oder mehrere Pipelines 1204 aufgebaut hat, die eine oder die mehreren Pipelines 1206 gemäß den Konfigurationsparametern, die als ein Ergebnis eines oder mehrerer Funktionsaufrufe empfangen wurden, wie oben in Verbindung mit den 2 und 3A beschrieben. Nach der Konfiguration 1206 führt in einer Ausführungsform eine Software-PHY-Bibliothek, wie beispielsweise cuPHY, cuBB oder eine andere Software-5G-NR-Bibliothek, Setup-Operationen 1208 durch, um PHY-Pipeline-Operationen für die Slot-Ausführung gemäß den Konfigurationsinformationen einzurichten, die von einem oder mehreren Deskriptoren bereitgestellt werden, wie oben in Verbindung mit den 3A und 5 beschrieben. In mindestens einer Ausführungsform umfasst das Setup 1208 das Stapeln einer oder mehrerer PHY-Operationen auf der Grundlage von Parametern, die von einem oder mehreren PHY-Deskriptoren bereitgestellt werden, wie vorstehend in Verbindung mit den 7-9 beschrieben.
In mindestens einer Ausführungsform startet die Software-PHY-Bibliothek, sobald sie 1208 eine oder mehrere PHY-Pipelines gemäß einem oder mehreren Parametern eingerichtet hat, die in einem oder mehreren Deskriptoren enthalten sind, die als ein Ergebnis eines oder mehrerer Funktionsaufrufe an eine Software-PHY-Bibliotheksschnittstelle empfangen wurden, wie oben in Verbindung mit den 1, 2 und 11 beschrieben, 1210 die eine oder mehreren PHY-Pipelines. In einer Ausführungsform startet eine Software-PHY-Bibliothek 1210 eine oder mehrere PHY-Pipelines, die in einem oder mehreren Slots von einer oder mehreren PPUs, wie GPUs, ausgeführt werden. In einer anderen Ausführungsform startet eine Software-PHY-Bibliothek 1210 eine oder mehrere PHY-Pipelines, die in einem oder mehreren Slots von einer CPU ausgeführt werden, wie oben in Verbindung mit 11 beschrieben.
In mindestens einer Ausführungsform kann es vorkommen, dass eine Software-PHY-Bibliothek, sobald sie eine oder mehrere PHY-Pipelines 1210 gestartet hat, während der Ausführung einige oder alle der einen oder mehreren PHY-Pipelines 1212 neu konfigurieren muss. In mindestens einer Ausführungsform rekonfiguriert, wenn eine oder mehrere PHY-Pipelines oder Operationen zur Durchführung der einen oder mehreren PHY-Pipelines als ein Ergebnis eines oder mehrerer Funktionsaufrufe an eine PHY-Bibliotheksschnittstelle, die aktualisierte Parameter und/oder Deskriptoren umfasst, neu konfiguriert werden 1212 müssen, eine PHY-Bibliothek 1206 die eine oder die mehreren PHY-Pipelines und/oder Operationen zur Durchführung der einen oder der mehreren PHY-Pipelines.
In mindestens einer Ausführungsform bestimmt eine PHY-Bibliothek, ob die Slot-Ausführung der einen oder mehreren PHY-Pipelines abgeschlossen ist 1212. Wenn in einer Ausführungsform die Slot-Ausführung einer oder mehrerer PHY-Pipelines abgeschlossen ist 1212, bestimmt ein Prozess 1200, ob eine Rekonfiguration 1214 erforderlich ist. In mindestens einer Ausführungsform rekonfiguriert, wenn eine Rekonfiguration 1214 erforderlich ist, ein Prozess 1200 eine Pipeline 1206. In mindestens einer Ausführungsform bestimmt, wenn eine Rekonfiguration 1214 nicht erforderlich ist, ein Prozess 1200, ob zusätzliche Pipelines 1216 auszuführen sind. In mindestens einer Ausführungsform setzt, wenn zusätzliche Pipelines 1216 auszuführen sind, ein Prozess 1200 die Ausführung des Steckplatzes fort, indem er PHY-Deskriptoren 1208 einrichtet. In mindestens einer Ausführungsform endet 1218 ein Prozess 1200, wenn zusätzliche Pipelines 1216 nicht auszuführen sind oder die Ausführung nicht abgeschlossen ist.
Die hierin beschriebenen und vorgeschlagenen Techniken ermöglichen es, dass Operationen für New Radio (NR) der fünften Generation (5G), wie beispielsweise Operationen der physikalischen Schicht (PHY) einer PHY-Pipeline, wie oben in Verbindung mit 1 beschrieben und hierin weiter beschrieben, in einer Ausführungsform parallel unter Verwendung von Rechenressourcen, wie beispielsweise einer oder mehrerer Parallelverarbeitungseinheiten (PPUs), durchgeführt werden. In anderen Ausführungsformen ermöglichen die hierin beschriebenen und vorgeschlagenen Techniken die parallele Ausführung von 5G-NR-Operationen unter Verwendung anderer Rechenressourcen, z.B. eines oder mehrerer Software-Kernels. Wie oben beschrieben, werden in einer Ausführungsform eine oder mehrere Rechenoperationen, wie beispielsweise 5G-NR-PHY-Operationen, in Gruppen entsprechend den Rechenressourcen, wie beispielsweise ein oder mehrere Kernel und/oder eine oder mehrere PPUs, klassifiziert. In mindestens einer Ausführungsform werden ein oder mehrere Rechenoperationen, wie beispielsweise 5G-NR-PHY-Operationen, in Gruppen nach Attributen klassifiziert, die andere Rechenressourcen angeben, wie beispielsweise 5G-NR-Zellen und/oder Benutzergeräte (UE), die mit einer 5G-NR-Zelle verbunden sind.
In mindestens einer Ausführungsform, wie oben beschrieben, gruppiert eine Softwarebibliothek, wie beispielsweise eine 5G-NR-PHY-Bibliothek, eine oder mehrere Rechenoperationen, so dass die Rechenoperationen unter Verwendung von Rechenressourcen, wie beispielsweise Software-Kernels und/oder PPUs, parallel ausgeführt werden können. In mindestens einer Ausführungsform werden die hierin beschriebenen und vorgeschlagenen Techniken, die eine parallele Ausführung von 5G-NR-Operationen gemäß einer oder mehrerer Rechenressourcen ermöglichen, unter Verwendung einer oder mehrerer Schaltungen bzw. Schaltkreise implementiert, um die parallele Ausführung der 5G-NR-Operationen gemäß den oben beschriebenen Techniken zu bewirken. In mindestens einer Ausführungsform werden die hierin beschriebenen und vorgeschlagenen Techniken in einem oder mehreren Systemen implementiert, die einen oder mehrere Prozessoren umfassen, einschließlich, aber nicht beschränkt auf zentrale Verarbeitungseinheiten und/oder PPUs, wie beispielsweise Grafikverarbeitungseinheiten. In mindestens einer Ausführungsform werden die hierin beschriebenen und vorgeschlagenen Techniken zur parallelen Durchführung von 5G-NR-Operationen unter Verwendung einer Softwarebibliothek implementiert, um eine oder mehrere der hierin weiter beschriebenen Parallelisierungsmethoden durchzuführen. In mindestens einer Ausführungsform werden die hierin beschriebenen und vorgeschlagenen Techniken zur parallelen Durchführung von 5G-NR-Operationen als eine oder mehrere Anweisungen zur Gruppierung der 5G-NR-Operationen entsprechend den Attributen, die die oben beschriebenen Rechenressourcen angeben, auf einem maschinenlesbaren oder computerlesbaren Medium implementiert.
RECHENZENTRUM
13 veranschaulicht ein Beispiel eines Rechenzentrums 1300, in dem mindestens eine Ausführungsform verwendet werden kann. In mindestens einer Ausführungsform weist das Rechenzentrum 1300 eine Rechenzentrumsinfrastrukturschicht 1310, eine Framework-Schicht 1320, eine Softwareschicht 1330 und eine Anwendungsschicht 1340 auf.
In mindestens einer Ausführungsform, wie es in 13 gezeigt ist, kann die Rechenzentrumsinfrastrukturschicht 1310 einen Ressourcen-Orchestrator 1312, gruppierte Rechenressourcen 1314 und Knoten-Rechenressourcen („Knoten-C.R.s“) 1316(1)-1316(N) aufweisen, wobei „N“ eine beliebige ganze, positive Zahl darstellt. In mindestens einer Ausführungsform können die Knoten-C.R.s 1316(1)-1316(N) eine beliebige Anzahl von Zentraleinheiten („CPUs“) oder anderen Prozessoren (einschließlich Beschleunigern, Field Programmable Gate Arrays (FPGAs), Grafikprozessoren usw.), Speichereinrichtungen (z.B., dynamischer Festwertspeicher), Speichereinrichtungen (z.B. Festkörper- oder Festplattenlaufwerke), Netzwerk-Eingabe-/Ausgabeeinrichtungen („NW E/A“), Netzwerk-Switches, virtuelle Maschinen („VMs“), Stromversorgungsmodule und Kühlmodule, usw. einschließen. In mindestens einer Ausführungsform kann es sich bei einem oder mehreren Knoten-C.R.s unter den Knoten-C.R.s 1316(1)-1316(N) um einen Server handeln, der über eine oder mehrere der oben erwähnten Rechenressourcen verfügt.
In mindestens einer Ausführungsform können die gruppierten Rechenressourcen 1314 getrennte Gruppierungen von Knoten-C.R.s aufweisen, die in einem oder mehreren Racks (nicht gezeigt) untergebracht sind, oder viele Racks, die in Rechenzentren an verschiedenen geografischen Standorten untergebracht sind (ebenfalls nicht gezeigt). In mindestens einer Ausführungsform können separate Gruppierungen von Knoten-C.R.s innerhalb der gruppierten Rechenressourcen 1314 gruppierte Rechen-, Netzwerk-, Speicher- oder Storage-Ressourcen aufweisen, die zur Unterstützung einer oder mehrerer Arbeitslasten ausgestaltet oder zugewiesen werden können. In mindestens einer Ausführungsform können mehrere Knoten-C.R.s, die CPUs oder Prozessoren aufweisen, in einem oder mehreren Racks gruppiert sein, um Rechenressourcen zur Unterstützung einer oder mehrerer Arbeitslasten bereitzustellen. In mindestens einer Ausführungsform können ein oder mehrere Racks auch eine beliebige Anzahl von Stromversorgungsmodulen, Kühlmodulen und Netzwerk-Switches in beliebiger Kombination aufweisen.
In mindestens einer Ausführungsform kann der Ressourcen-Orchestrator 1312 einen oder mehrere Knoten C.R.s 1316(1)-1316(N) und/oder gruppierte Rechenressourcen 1314 ausgestalten oder anderweitig steuern. In mindestens einer Ausführungsform kann der Ressourcen-Orchestrator 1312 eine Software-Design-Infrastruktur („SDI“)-Verwaltungseinheit für das Rechenzentrum 1300 aufweisen. In mindestens einer Ausführungsform kann der Ressourcen-Orchestrator Hardware, Software oder eine Kombination davon aufweisen.
In mindestens einer Ausführungsform, wie es in 13 gezeigt ist, weist die Framework-Schicht 1320 einen Job Scheduler 1332, einen Konfigurationsmanager 1334, einen Ressourcenmanager 1336 und ein verteiltes Dateisystem 1338 auf. In mindestens einer Ausführungsform kann die Framework-Schicht 1320 einen Rahmen bzw. Framework zur Unterstützung der Software 1332 der Softwareschicht 1330 und/oder einer oder mehrerer Anwendung(en) 1342 der Anwendungsschicht 1340 aufweisen. In mindestens einer Ausführungsform kann die Software 1332 oder die Anwendung(en) 1342 jeweils webbasierte Dienstsoftware oder Anwendungen aufweisen, wie sie beispielsweise von Amazon Web Services, Google Cloud und Microsoft Azure bereitgestellt werden. In mindestens einer Ausführungsform kann es sich bei der Framework-Schicht 1320 um eine Art freies und quelloffenes Software-Webanwendungs-Framework wie Apache SparkTM (im Folgenden „Spark“) handeln, das ein verteiltes Dateisystem 1338 für die Verarbeitung großer Datenmengen (z.B. „Big Data“) nutzen kann. In mindestens einer Ausführungsform kann der Job Scheduler 1332 einen Spark-Treiber aufweisen, um die Planung von Arbeitslasten zu erleichtern, die von verschiedenen Schichten des Rechenzentrums 1300 unterstützt werden. In mindestens einer Ausführungsform kann der Konfigurationsmanager 1334 in der Lage sein, um verschiedene Schichten wie die Softwareschicht 1330 und die Framework-Schicht 1320, die Spark und das verteilte Dateisystem 1338 aufweist, zur Unterstützung der Verarbeitung gro-ßer Datenmengen zu konfigurieren. In mindestens einer Ausführungsform kann der Ressourcenmanager 1336 in der Lage sein, geclusterte oder gruppierte Computerressourcen zu verwalten, die zur Unterstützung des verteilten Dateisystems 1338 und des Job Schedulers 1332 zugeordnet oder zugewiesen sind. In mindestens einer Ausführungsform können geclusterte oder gruppierte Rechenressourcen gruppierte Rechenressourcen 1314 in der Infrastrukturschicht 1310 des Rechenzentrums aufweisen. In mindestens einer Ausführungsform kann der Ressourcenmanager 1336 mit dem Ressourcenorchestrator 1312 koordiniert sein, um diese zugeordneten oder zugewiesenen Computerressourcen zu verwalten.
In mindestens einer Ausführungsform kann die in der Softwareschicht 1330 enthaltene Software 1332 Software aufweisen, die von mindestens Abschnitten der Knoten-CRs 1316(1)-1316(N), der gruppierten Rechenressourcen 1314 und/oder des verteilten Dateisystems 1338 der Framework-Schicht 1320 verwendet wird. In mindestens einer Ausführungsform können eine oder mehrere Arten von Software eine Internet-Such-Software, eine E-Mail-Virenscan-Software, eine Datenbank-Software und eine Streaming-Video-Content-Software aufweisen, sind aber nicht darauf beschränkt.
In mindestens einer Ausführungsform kann (können) die in der Anwendungsschicht 1340 enthaltene(n) Anwendung(en) 1342 eine oder mehrere Arten von Anwendungen aufweisen, die von mindestens Abschnitten der Knoten C.R.s 1316(1)-1316(N), gruppierten Rechenressourcen 1314 und/oder dem verteilten Dateisystem 1338 der Framework-Schicht 1320 verwendet werden. In mindestens einer Ausführungsform können eine oder mehrere Arten von Anwendungen eine beliebige Anzahl von Genomanwendungen, kognitiven Berechnungen und Anwendungen für maschinelles Lernen aufweisen, einschließlich Trainings- oder Inferencing-Software, Framework-Software für maschinelles Lernen (z.B. PyTorch, TensorFlow, Caffe usw.) oder andere Anwendungen für maschinelles Lernen, die in Verbindung mit einer oder mehreren Ausführungsformen verwendet werden, sind aber nicht darauf beschränkt.
In mindestens einer Ausführungsform kann jeder von Konfigurationsmanager 1334, Ressourcenmanager 1336 und Ressourcen-Orchestrator 1312 eine beliebige Anzahl und Art von selbstmodifizierenden Aktionen implementieren, die auf einer beliebigen Menge und Art von Daten basieren, die auf jede technisch machbare Weise erfasst werden. In mindestens einer Ausführungsform können selbstmodifizierende Aktionen einen Rechenzentrumsbetreiber des Rechenzentrums 1300 davon entlasten, möglicherweise schlechte Konfigurationsentscheidungen zu treffen und möglicherweise nicht ausgelastete und/oder schlecht funktionierende Abschnitte eines Rechenzentrums zu vermeiden.
In mindestens einer Ausführungsform kann das Rechenzentrum 1300 Werkzeuge, Dienste, Software oder andere Ressourcen aufweisen, um ein oder mehrere Modelle zum maschinellen Lernen zu trainieren oder Informationen unter Verwendung eines oder mehrerer Modelle zum maschinellen Lernen gemäß einer oder mehrerer hierin beschriebener Ausführungsformen vorherzusagen oder abzuleiten. Beispielsweise kann In mindestens einer Ausführungsform ein Modell zum maschinellen Lernen durch Berechnung von Gewichtungsparametern gemäß einer neuronalen Netzwerkarchitektur unter Verwendung von Software und Rechenressourcen trainiert werden, die oben in Bezug auf das Rechenzentrum 1300 beschrieben wurden. In mindestens einer Ausführungsform können trainierte Modelle zum maschinellen Lernen, die einem oder mehreren neuronalen Netzen entsprechen, verwendet werden, um Informationen abzuleiten oder vorherzusagen, wobei die oben beschriebenen Ressourcen in Bezug auf das Rechenzentrum 1300 verwendet werden, indem Gewichtungsparameter verwendet werden, die durch eine oder mehrere hierin beschriebene Trainingstechniken berechnet werden.
In mindestens einer Ausführungsform kann das Rechenzentrum CPUs, anwendungsspezifische integrierte Schaltungen (ASICs), GPUs, FPGAs oder andere Hardware verwenden, um Training und/oder Inferencing unter Verwendung der oben beschriebenen Ressourcen durchzuführen. Darüber hinaus können eine oder mehrere der oben beschriebenen Software- und/oder Hardwareressourcen als Dienst ausgestaltet sein, um es Benutzern zu ermöglichen, Informationen zu trainieren oder Inferencing durchzuführen, wie etwa Bilderkennung, Spracherkennung oder andere Dienste der künstlichen Intelligenz.
14A veranschaulicht ein Beispiel für ein autonomes Fahrzeug 1400 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das autonome Fahrzeug 1400 (hierin alternativ als „Fahrzeug 1400“ bezeichnet) ohne Einschränkung ein Personenfahrzeug sein, wie beispielsweise ein Pkw, ein Lkw, ein Bus und/oder eine andere Art von Fahrzeug, das einen oder mehrere Fahrgäste aufnimmt. In mindestens einer Ausführungsform kann das Fahrzeug 1400 ein Sattelschlepper sein, der für den Transport von Gütern verwendet wird. Zum Beispiel kann In mindestens einer Ausführungsform das Fahrzeug 1400 ein Flugzeug, ein Roboterfahrzeug oder eine andere Art von Fahrzeug sein.
Autonome Fahrzeuge können in Form von Automatisierungsstufen beschrieben werden, die von der National Highway Traffic Safety Administration („NHTSA“), einer Abteilung des US-Verkehrsministeriums, und der Society of Automotive Engineers („SAE“) „Taxonomy and Definitions for Terms Related to Driving Automation Systems for On-Road Motor Vehicles“ (z.B. Standard Nr. J3016-201806, veröffentlicht am 15. Juni 2018, Standard Nr. J3016-201609, veröffentlicht am 30. September 2016, sowie frühere und zukünftige Versionen dieses Standards) definiert sind. In einer oder mehreren Ausführungsformen kann das Fahrzeug 1400 in der Lage sein, um eine Funktionalität gemäß einer oder mehrerer der Stufen 1 bis 5 der Stufen des autonomen Fahrens auszuführen. Beispielsweise kann das Fahrzeug 1400 In mindestens einer Ausführungsform in der Lage sein, bedingt automatisiert (Stufe 3), hochautomatisiert (Stufe 4) und/oder vollständig automatisiert (Stufe 5) zu fahren, je nach Ausführungsform.
In mindestens einer Ausführungsform kann das Fahrzeug 1400 ohne Einschränkung Komponenten wie ein Fahrgestell, eine Fahrzeugkarosserie, Räder (z.B. 2, 4, 6, 8, 18 usw.), Reifen, Achsen und andere Komponenten eines Fahrzeugs aufweisen. In mindestens einer Ausführungsform kann das Fahrzeug 1400 ohne Einschränkung ein Antriebssystem 1450 aufweisen, wie beispielsweise einen Verbrennungsmotor, ein Hybrid-Elektroantrieb, einen reinen Elektromotor und/oder einen anderen Antriebssystemtyp. In mindestens einer Ausführungsform kann das Antriebssystem 1450 mit einem Antriebsstrang des Fahrzeugs 1400 verbunden sein, der unter anderem ein Getriebe aufweisen kann, um den Antrieb des Fahrzeugs 1400 zu ermöglichen. In mindestens einer Ausführungsform kann das Antriebssystem 1450 in Reaktion auf den Empfang von Signalen von einer Drosselklappe/einem Gaspedal (bzw. mehreren Gaspedalen) 1452 gesteuert werden.
In mindestens einer Ausführungsform wird ein Lenksystem 1454, das ohne Einschränkung ein Lenkrad aufweisen kann, verwendet, um ein Fahrzeug 1400 zu lenken (z.B. entlang eines gewünschten Weges oder einer Route), wenn ein Antriebssystem 1450 in Betrieb ist (z.B. wenn das Fahrzeug in Bewegung ist). In mindestens einer Ausführungsform kann ein Lenksystem 1454 Signale von einem oder mehreren Lenkaktoren 1456 empfangen. In mindestens einer Ausführungsform kann das Lenkrad optional für die Vollautomatisierung (Stufe 5) eingesetzt werden. In mindestens einer Ausführungsform kann ein Bremssensorsystem 1446 verwendet werden, um die Fahrzeugbremsen in Reaktion auf den Empfang von Signalen von einem oder mehreren Bremsaktuatoren 1448 und/oder Bremssensoren zu betätigen.
In mindestens einer Ausführungsform liefern die Steuerung(en) 1436, die ohne Einschränkung ein oder mehrere System-on-Chips („SoCs“) (in 14A nicht dargestellt) und/oder Grafikverarbeitungseinheiten („GPUs“) aufweisen können, Signale (z.B. repräsentativ für Befehle) an eine oder mehrere Komponenten und/oder Systeme des Fahrzeugs 1400. In mindestens einer Ausführungsform kann (können) die Steuerung(en) 1436 beispielsweise Signale zur Betätigung der Fahrzeugbremsen über die Bremsaktuatoren 1448, zur Betätigung des Lenksystems 1454 über den/die Lenkaktuator(en) 1456 und zur Betätigung des Antriebssystems 1450 über eine Drosselklappe / (ein) Gaspedal(e) 1452 senden. In mindestens einer Ausführungsform kann (können) die Steuerung(en) 1436 eine oder mehrere fahrzeuginterne (z.B. integrierte) Recheneinrichtungen (z.B. Supercomputer) aufweisen, die Sensorsignale verarbeiten und Betriebsbefehle (z.B. Signale, die Befehle darstellen) ausgeben, um autonomes Fahren zu ermöglichen und/oder einen menschlichen Fahrer beim Führen des Fahrzeugs 1400 zu unterstützen. In mindestens einer Ausführungsform kann (können) die Steuerung(en) 1436 eine erste Steuerung 1436 für autonome Fahrfunktionen, eine zweite Steuerung 1436 für funktionale Sicherheitsfunktionen, eine dritte Steuerung 1436 für Funktionen der künstlichen Intelligenz (z.B. Computer Vision), eine vierte Steuerung 1436 für Infotainment-Funktionen, eine fünfte Steuerung 1436 für Redundanz in Notfällen und/oder andere Steuerungen aufweisen. In mindestens einer Ausführungsform kann eine einzige Steuerung 1436 zwei oder mehrere der oben genannten Funktionen übernehmen, zwei oder mehr Steuerungen 1436 können eine einzige Funktion übernehmen und/oder eine beliebige Kombination davon.
In mindestens einer Ausführungsform stellt/stellen die Steuerung(en) 1436 Signale zur Steuerung einer oder mehrerer Komponenten und/oder Systeme des Fahrzeugs 1400 als Reaktion auf Sensordaten bereit, die von einem oder mehreren Sensoren empfangen werden (z.B. Sensoreingaben). In mindestens einer Ausführungsform können Sensordaten beispielsweise und ohne Einschränkung von (einem) Global Navigation Satellite Systems („GNSS“)-Sensor(en) 1458 (z.B., Global Positioning System-Sensor(en)), RADAR-Sensor(en) 1460, Ultraschallsensor(en) 1462, LIDAR-Sensor(en) 1464, Inertialmesseinheit-Sensor(en) („IMU“) 1466 (z.B. Beschleunigungsmesser, Gyroskop(e), Magnetkompass(e), Magnetometer usw.), Mikrofon(en) 1496, Stereokamera(s) 1468, Weitwinkelkamera(s) 1470 (z.B., Fischaugenkameras), Infrarotkamera(s) 1472, Umgebungskamera(s) 1474 (z.B. 360-Grad-Kameras), Fernkameras (nicht in 14A gezeigt), Mittelbereichskamera(s) (nicht in 14A gezeigt), Geschwindigkeitssensor(en) 1444 (z.B. zur Messung der Geschwindigkeit des Fahrzeugs 1400), Vibrationssensor(en) 1442, Lenksensor(en) 1440, Bremssensor(en) (z.B. als Teil des Bremssensorsystems 1446) und/oder anderen Sensortypen empfangen werden.
In mindestens einer Ausführungsform kann eine oder können mehrere der Steuerungen 1436 Eingaben (z.B. in Form von Eingabedaten) von einem Kombiinstrument 1432 des Fahrzeugs 1400 empfangen und Ausgaben (z.B. in Form von Ausgabedaten, Anzeigedaten usw.) über eine Mensch-Engine-Schnittstelle („HMI“)-Anzeige 1434, einen akustischen Melder, einen Lautsprecher und/oder über andere Komponenten des Fahrzeugs 1400 bereitstellen. In mindestens einer Ausführungsform können die Ausgaben Informationen wie Fahrzeuggeschwindigkeit, Drehzahl, Zeit, Kartendaten (z.B. eine hochauflösende Karte (in 14A nicht dargestellt)), Positionsdaten (z.B. die Position des Fahrzeugs 1400, wie auf einer Karte), Richtung, Position anderer Fahrzeuge (z.B. ein Belegungsraster), Informationen über Objekte und den Status von Objekten, wie es von der/den Steuerung(en) 1436 wahrgenommen wird, usw. aufweisen. In mindestens einer Ausführungsform kann die HMI-Anzeige 1434 beispielsweise Informationen über das Vorhandensein eines oder mehrerer Objekte (z.B. ein Straßenschild, ein Warnschild, eine sich ändernde Ampel usw.) und/oder Informationen über Fahrmanöver anzeigen, die das Fahrzeug durchgeführt hat, gerade durchführt oder durchführen wird (z.B. Spurwechsel jetzt, Ausfahrt 34B in zwei Meilen usw.).
In mindestens einer Ausführungsform weist das Fahrzeug 1400 darüber hinaus eine Netzwerkschnittstelle 1424 auf, die (eine) drahtlose Antenne(n) 1426 und/oder (ein) Modem(e) zur Kommunikation über ein oder mehrere Netzwerke verwenden kann. Zum Beispiel kann In mindestens einer Ausführungsform die Netzwerkschnittstelle 1424 in der Lage sein, über Long-Term Evolution („LTE“), Wideband Code Division Multiple Access („WCDMA“), Universal Mobile Telecommunications System („UMTS“), Global System for Mobile communication („GSM“), IMT-CDMA Multi-Carrier („CDMA2000“), etc. zu kommunizieren. In mindestens einer Ausführungsform kann/können die drahtlose(n) Antenne(n) 1426 auch die Kommunikation zwischen Objekten in der Umgebung (z.B. Fahrzeuge, mobile Einrichtungen usw.) unter Verwendung von lokalen Netzwerken wie beispielsweise Bluetooth, Bluetooth Low Energy („LE“), Z-Wave, ZigBee usw. und/oder von Weitverkehrsnetzwerken mit geringer Leistung („LPWANs“) wie LoRaWAN, SigFox usw. ermöglichen.
In mindestens einer Ausführungsform können Software-Bibliotheken der physikalischen Schicht (PHY) 116 auch die Kommunikation zwischen Objekten in der Umgebung (z.B. Fahrzeuge, mobile Geräte usw.) unter Verwendung von lokalen Netzwerken wie beispielsweise Bluetooth, Bluetooth Low Energy („LE“), Z-Wave, ZigBee usw. und/oder von Weitverkehrsnetzwerken mit niedrigem Energieverbrauch („LPWANs“) wie LoRaWAN, SigFox usw. ermöglichen.
14B veranschaulicht ein Beispiel für Kamerapositionen und Sichtfelder für das autonome Fahrzeug 1400 aus 14A, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform stellen die Kameras und die jeweiligen Sichtfelder eine beispielhafte Ausführungsform dar und sind nicht als einschränkend zu betrachten. Beispielsweise können In mindestens einer Ausführungsform zusätzliche und/oder alternative Kameras vorhanden sein und/oder die Kameras können an anderen Stellen des Fahrzeugs 1400 angeordnet sein.
In mindestens einer Ausführungsform können die Kameratypen für Kameras Digitalkameras aufweisen, die für die Verwendung mit Komponenten und/oder Systemen des Fahrzeugs 1400 angepasst sein können, sind aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann/können die Kamera(s) auf dem Automotive Safety Integrity Level („ASIL“) B und/oder auf einem anderen ASIL arbeiten. In mindestens einer Ausführungsform können die Kameratypen je nach Ausführungsform eine beliebige Bildaufnahmerate, wie 60 Bilder pro Sekunde (fps), 1220 fps, 240 fps usw., erreichen. In mindestens einer Ausführungsform können die Kameras Rolling Shutter, Global Shutter, einen anderen Verschlusstyp oder eine Kombination davon verwenden. In mindestens einer Ausführungsform kann die Farbfilteranordnung eine Rot-Klar-Klar-Klar-Farbfilteranordnung („RCCC“), eine Rot-Klar-Klar-Blau-Farbfilteranordnung („RCCB“), eine Rot-Blau-Grün-Klar-Farbfilteranordnung („RBGC“), eine Foveon X3-Farbfilteranordnung, eine Bayer-Sensor-Farbfilteranordnung („RGGB“), eine Monochromsensor-Farbfilteranordnung und/oder eine andere Art von Farbfilteranordnung aufweisen. In mindestens einer Ausführungsform können zur Erhöhung der Lichtempfindlichkeit Klar-Pixel-Kameras, wie beispielsweise Kameras mit einer RCCC-, einer RCCB- und/oder einer RBGC-Farbfilteranordnung, verwendet werden.
In mindestens einer Ausführungsform kann eine oder können mehrere Kameras verwendet werden, um fortschrittliche Fahrerassistenzsysteme („ADAS“) auszuführen (z.B. als Teil eines redundanten oder ausfallsicheren Designs). So kann In mindestens einer Ausführungsform eine Multifunktions-Monokamera installiert sein, die Funktionen wie Spurhalteassistent, Verkehrszeichenassistent und intelligente Scheinwerfersteuerung bietet. In mindestens einer Ausführungsform kann eine oder können mehrere der Kameras (z.B. alle Kameras) gleichzeitig Bilddaten (z.B. Video) aufzeichnen und bereitstellen.
In mindestens einer Ausführungsform kann eine oder können mehrere der Kameras in einer Montageanordnung, wie beispielsweise einer kundenspezifisch entworfenen (dreidimensionalen („3D“) gedruckten) Anordnung, montiert sein, um Streulicht und Reflexionen aus dem Fahrzeuginneren (z.B. Reflexionen vom Armaturenbrett, die in den Windschutzscheibenspiegeln reflektiert werden) auszuschalten, die die Fähigkeit der Kamera zur Bilddatenerfassung beeinträchtigen können. In mindestens einer Ausführungsform können die Anordnungen für die Außenspiegel individuell in 3D gedruckt werden, so dass die Kameramontageplatte der Form des Außenspiegels entspricht. In mindestens einer Ausführungsform kann (können) die Kamera(s) in dem Außenspiegel integriert sein. In mindestens einer Ausführungsform kann (können) die Kamera(s) bei Seitenkameras auch in vier Säulen an jeder Ecke des Fahrzeugs integriert sein.
In mindestens einer Ausführungsform können Kameras mit einem Sichtfeld, das Abschnitte der Umgebung vor dem Fahrzeug 1400 aufweist (z.B. nach vorne gerichtete Kameras), für die Rundumsicht verwendet werden, um bei der Erkennung von nach vorne gerichteten Wegen und Hindernissen zu helfen, sowie mit Hilfe einer oder mehrerer Steuerungen 1436 und/oder Steuer-SoCs Informationen bereitzustellen, die für die Erstellung eines Belegungsrasters und/oder die Bestimmung bevorzugter Fahrzeugwege entscheidend sind. In mindestens einer Ausführungsform können nach vorne gerichtete Kameras verwendet werden, um viele der gleichen ADAS-Funktionen wie LIDAR auszuführen, einschließlich, ohne Einschränkung, Notbremsung, Fußgängererkennung und Kollisionsvermeidung. In mindestens einer Ausführungsform können nach vorne gerichtete Kameras auch für ADAS-Funktionen und -Systeme verwendet werden, einschließlich, aber nicht beschränkt auf eine Warnung vor dem Verlassen der Fahrspur („LDW‟), autonome Geschwindigkeitsregelung („ACC“) und/oder andere Funktionen wie Verkehrszeichenerkennung.
In mindestens einer Ausführungsform kann eine Vielzahl von Kameras in einer nach vorne gerichteten Konfiguration verwendet werden, einschließlich z.B. einer monokularen Kameraplattform, die einen CMOS-Farbbildwandler („Complementary Metal Oxide Semiconductor“) aufweist. In mindestens einer Ausführungsform kann die Weitwinkelkamera 1470 verwendet werden, um Objekte zu erkennen, die von der Peripherie her ins Blickfeld kommen (z.B. Fußgänger, kreuzender Verkehr oder Fahrräder).
Obwohl in 14B nur eine Weitwinkelkamera 1470 dargestellt ist, kann bei anderen Ausführungen eine beliebige Anzahl (einschließlich Null) von Weitwinkelkameras 1470 am Fahrzeug 1400 vorhanden sein. In mindestens einer Ausführungsform kann eine beliebige Anzahl von Weitwinkelkamera(s) 1498 (z.B. ein Weitwinkel-Stereokamerapaar) zur tiefenbasierten Objekterkennung verwendet werden, insbesondere für Objekte, für die ein neuronales Netzwerk noch nicht trainiert worden ist. In mindestens einer Ausführungsform können die Weitwinkelkamera(s) 1498 auch zur Objekterkennung und -klassifizierung sowie zur grundlegenden Objektverfolgung verwendet werden.
In mindestens einer Ausführungsform kann eine beliebige Anzahl von Stereokamera(s) 1468 auch in einer nach vorne gerichteten Konfiguration vorhanden sein. In mindestens einer Ausführungsform kann eine oder können mehrere der Stereokamera(s) 1468 eine integrierte Steuereinheit aufweisen, die eine skalierbare Verarbeitungseinheit umfasst, die eine programmierbare Logik („FPGA“) und einen Multi-Core-Mikroprozessor mit einer integrierten Controller Area Network („CAN“)- oder Ethernet-Schnittstelle auf einem einzigen Chip bereitstellen kann. In mindestens einer Ausführungsform kann eine solche Einheit verwendet werden, um eine 3D-Karte der Umgebung des Fahrzeugs 1400 zu erstellen, die eine Abstandsschätzung für alle Punkte im Bild aufweist. In mindestens einer Ausführungsform kann eine oder können mehrere der Stereokamera(s) 1468 ohne Einschränkung kompakte(n) Stereosicht-Sensor(en) aufweisen, die ohne Einschränkung zwei Kameralinsen (je eine auf der linken und rechten Seite) und einen Bildverarbeitungschip enthalten können, der den Abstand zwischen dem Fahrzeug 1400 und dem Zielobjekt messen und die erzeugten Informationen (z.B. Metadaten) verwenden kann, um autonome Notbrems- und Spurhaltewarnfunktionen zu aktivieren. In mindestens einer Ausführungsform können auch andere Typen von Stereokameras 1468 zusätzlich oder alternativ zu den hierin beschriebenen verwendet werden.
In mindestens einer Ausführungsform können Kameras mit einem Sichtfeld, das Abschnitte der Umgebung seitlich des Fahrzeugs 1400 aufweist (z.B. Seitenkameras), für die Umgebungsansicht verwendet werden und Informationen liefern, die zur Erstellung und Aktualisierung des Belegungsgitters sowie zur Erzeugung von Seitenaufprallwarnungen verwendet werden. In mindestens einer Ausführungsform kann (können) die Umgebungskamera(s) 1474 (z.B. vier Umgebungskameras 1474, wie es in 14B dargestellt ist) am Fahrzeug 1400 positioniert sein. In mindestens einer Ausführungsform kann (können) die Umgebungskamera(s) 1474 ohne Einschränkung eine beliebige Anzahl und Kombination von Weitwinkelkamera(s) 1470, Fischaugenkamera(s), 360-Grad-Kamera(s) und/oder Ähnlichem aufweisen. Zum Beispiel können In mindestens einer Ausführungsform vier Fischaugenkameras an der Vorderseite, der Rückseite und den Seiten des Fahrzeugs 1400 positioniert sein. In mindestens einer Ausführungsform kann das Fahrzeug 1400 drei Surround-Kamera(s) 1474 (z.B. links, rechts und hinten) verwenden und eine oder mehrere andere Kamera(s) (z.B. eine nach vorne gerichtete Kamera) als vierte Surround-View-Kamera nutzen.
In mindestens einer Ausführungsform können Kameras mit einem Sichtfeld, das Abschnitte der Umgebung hinter dem Fahrzeug 1400 aufweist (z.B. Rückfahrkameras), für die Einparkhilfe, die Umgebungsansicht, die Heckkollisionswarnungen und die Erstellung und Aktualisierung des Belegungsgitters verwendet werden. In mindestens einer Ausführungsform kann eine Vielzahl von Kameras verwendet werden, einschließlich, aber nicht beschränkt auf, Kameras, die auch als nach vorne gerichtete Kamera(s) geeignet sind (z.B. Weitbereichskameras 1498 und/oder Mittelbereichskamera(s) 1476, Stereokamera(s) 1468), Infrarotkamera(s) 1472, usw.), wie es hierin beschrieben ist.
14C ist ein Blockdiagramm, das eine beispielhafte Systemarchitektur für das autonome Fahrzeug 1400 aus 14A gemäß mindestens einer Ausführungsform zeigt. In mindestens einer Ausführungsform ist jede Komponente, jedes Merkmal und jedes System des Fahrzeugs 1400 in 14C als über einen Bus 1402 verbunden dargestellt. In mindestens einer Ausführungsform kann der Bus 1402 ohne Einschränkung eine CAN-Datenschnittstelle aufweisen (hierin alternativ als „CAN-Bus“ bezeichnet). In mindestens einer Ausführungsform kann ein CAN ein Netzwerk innerhalb des Fahrzeugs 1400 sein, das zur Unterstützung der Steuerung verschiedener Merkmale und Funktionen des Fahrzeugs 1400 verwendet wird, wie beispielsweise Betätigung der Bremsen, Beschleunigung, Bremsen, Lenkung, Scheibenwischer usw. In mindestens einer Ausführungsform kann der Bus 1402 so ausgestaltet sein, dass er Dutzende oder sogar Hunderte von Knoten aufweist, von denen jeder seine eigene eindeutige Kennung hat (z.B. eine CAN-ID). In mindestens einer Ausführungsform kann der Bus 1402 ausgelesen werden, um den Lenkradwinkel, die Fahrgeschwindigkeit, die Motordrehzahl pro Minute („RPMs“), die Tastenpositionen und/oder andere Fahrzeugstatusanzeigen zu ermitteln. In mindestens einer Ausführungsform kann der Bus 1402 ein CAN-Bus sein, der ASIL B-konform ist.
In mindestens einer Ausführungsform können zusätzlich zu oder alternativ zu CAN auch FlexRay und/oder Ethernet verwendet werden. In mindestens einer Ausführungsform kann eine beliebige Anzahl von Bussen 1402 vorhanden sein, die ohne Einschränkung null oder mehr CAN-Busse, null oder mehr FlexRay-Busse, null oder mehr Ethernet-Busse und/oder null oder mehr andere Arten von Bussen mit einem anderen Protokoll aufweisen können. In mindestens einer Ausführungsform können zwei oder mehr Busse 1402 verwendet werden, um unterschiedliche Funktionen auszuführen, und/oder sie können zur Redundanz verwendet werden. Zum Beispiel kann ein erster Bus 1402 für die Kollisionsvermeidungsfunktionalität und ein zweiter Bus 1402 für die Betätigungssteuerung verwendet werden. In mindestens einer Ausführungsform kann jeder Bus 1402 mit beliebigen Komponenten des Fahrzeugs 1400 kommunizieren, und zwei oder mehr Busse 1402 können mit denselben Komponenten kommunizieren. In mindestens einer Ausführungsform kann jede beliebige Anzahl von System(en) auf (einem) Chip(s) („SoC(s)“) 1404, jede Steuerung 1436 und/oder jeder Computer im Fahrzeug Zugriff auf dieselben Eingabedaten (z.B. Eingaben von Sensoren des Fahrzeugs 1400) haben und mit einem gemeinsamen Bus, wie dem CAN-Bus, verbunden sein.
In mindestens einer Ausführungsform kann das Fahrzeug 1400 eine oder mehrere Steuerung(en) 1436 aufweisen, wie es hierin in Bezug auf 14A beschrieben ist. In mindestens einer Ausführungsform kann (können) die Steuerung(en) 1436 für eine Vielzahl von Funktionen verwendet werden. In mindestens einer Ausführungsform kann (können) die Steuerung(en) 1436 für eine Vielzahl von Funktionen verwendet werden. In mindestens einer Ausführungsform können die Steuereinrichtung(en) 1436 mit verschiedenen anderen Komponenten und Systemen des Fahrzeugs 1400 gekoppelt sein und zur Steuerung des Fahrzeugs 1400, zur künstlichen Intelligenz des Fahrzeugs 1400, zum Infotainment für das Fahrzeug 1400 und/oder ähnlichem verwendet werden.
In mindestens einer Ausführungsform kann das Fahrzeug 1400 eine beliebige Anzahl von SoCs 1404 aufweisen. Jedes der SoCs 1404 kann, ohne Einschränkung, zentrale Verarbeitungseinheiten („CPU(s)“) 1406, Grafikverarbeitungseinheiten („GPU(s)“) 1408, Prozessor(en) 1410, Cache(s) 1412, Beschleuniger 1414, Datenspeicher 1416 und/oder andere nicht dargestellte Komponenten und Merkmale aufweisen. In mindestens einer Ausführungsform können SoC(s) 1404 zur Steuerung des Fahrzeugs 1400 in einer Vielzahl von Plattformen und Systemen verwendet werden. In mindestens einer Ausführungsform kann (können) SoC(s) 1404 beispielsweise in einem System (z.B. dem System des Fahrzeugs 1400) mit einer High-Definition („HD“)-Karte 1422 kombiniert sein, die über eine Netzwerkschnittstelle 1424 von einem oder mehreren Servern (in 14C nicht dargestellt) Kartenauffrischungen und/oder -aktualisierungen erhalten kann.
In mindestens einer Ausführungsform kann (können) die CPU(s) 1406 einen CPU-Cluster oder CPU-Komplex (hierin alternativ als „CCPLEX“ bezeichnet) aufweisen. In mindestens einer Ausführungsform kann (können) die CPU(s) 1406 mehrere Kerne und/oder Level Two („L2“) Caches aufweisen. In mindestens einer Ausführungsform kann (können) die CPU(s) 1406 beispielsweise acht Kerne in einer kohärenten Multiprozessorkonfiguration aufweisen. In mindestens einer Ausführungsform kann (können) die CPU(s) 1406 vier Dual-Core-Cluster aufweisen, wobei jeder Cluster über einen dedizierten L2-Cache verfügt (z.B. einen 2 MB L2-Cache). In mindestens einer Ausführungsform kann (können) die CPU(s) 1406 (z.B. CCPLEX) so ausgestaltet sein, dass sie den gleichzeitigen Clusterbetrieb unterstützen, so dass jede Kombination von Clustern der CPU(s) 1406 zu jedem Zeitpunkt aktiv sein kann.
In mindestens einer Ausführungsform kann eine oder können mehrere der CPU(s) 1406 Energieverwaltungsfunktionen implementieren, die ohne Einschränkung eines oder mehrere der folgenden Merkmale aufweisen: einzelne Hardwareblöcke können im Leerlauf automatisch getaktet sein, um dynamische Energie zu sparen; jeder Kerntakt kann getaktet sein, wenn der Kern aufgrund der Ausführung von Wait for Interrupt („WFI“)/Wait for Event („WFE“)-Befehlen nicht aktiv Befehle ausführt; jeder Kern kann unabhängig stromgesteuert sein; jeder Kerncluster kann unabhängig taktgesteuert sein, wenn alle Kerne taktgesteuert oder stromgesteuert sind; und/oder jeder Kerncluster kann unabhängig stromgesteuert sein, wenn alle Kerne stromgesteuert sind. In mindestens einer Ausführungsform kann/können die CPU(s) 1406 darüber hinaus einen erweiterten Algorithmus für die Verwaltung von Energiezuständen implementieren, bei dem zulässige Energiezustände und erwartete Aufwachzeiten festgelegt werden und die Hardware/der Mikrocode den besten Energiezustand bestimmt, der für Kern, Cluster und CCPLEX einzunehmen ist. In mindestens einer Ausführungsform können die Prozessorkerne vereinfachte Sequenzen zur Eingabe des Energiezustands in Software unterstützen, wobei die Arbeit an den Mikrocode ausgelagert ist.
In mindestens einer Ausführungsform kann (können) die GPU(s) 1408 eine integrierte GPU aufweisen (hierin alternativ als „iGPU“ bezeichnet). In mindestens einer Ausführungsform kann (können) die GPU(s) 1408 programmierbar sein und für parallele Arbeitslasten effizient sein. In mindestens einer Ausführungsform kann/können die GPU(s) 1408 einen erweiterten Tensor-Befehlssatz verwenden. In mindestens einer Ausführungsform kann (können) (die) GPU(s) 1408 einen oder mehrere Streaming-Mikroprozessoren aufweisen, wobei jeder Streaming-Mikroprozessor einen L1-Cache (z.B. einen L1-Cache mit einer Speicherkapazität von mindestens 96 KB) aufweisen kann und zwei oder mehr Streaming-Mikroprozessoren sich einen L2-Cache (z.B. einen L2-Cache mit einer Speicherkapazität von 512 KB) teilen können. In mindestens einer Ausführungsform kann (können) die GPU(s) 1408 mindestens acht Streaming-Mikroprozessoren aufweisen. In mindestens einer Ausführungsform kann (können) die GPU(s) 1408 eine oder mehrere Programmierschnittstellen (API(s)) für Berechnungen verwenden. In mindestens einer Ausführungsform kann (können) die GPU(s) 1408 eine oder mehrere parallele Rechenplattformen und/oder Programmiermodelle (z.B. CUDA von NVIDIA) verwenden.
In mindestens einer Ausführungsform kann eine oder können mehrere der GPU(s) 1408 für die beste Leistung in automobilen und eingebetteten Anwendungsfällen energieoptimiert sein. In einer Ausführungsform kann (können) die GPU(s) 1408 beispielsweise mit Fin-Feldeffekttransistoren („FinFETs“) hergestellt sein. In mindestens einer Ausführungsform kann jeder Streaming-Mikroprozessor eine Anzahl von in mehrere Blöcke unterteilten Rechenkernen mit gemischter Präzision enthalten. Beispielsweise können 64 PF32-Kerne und 32 PF64-Kerne in vier Verarbeitungsblöcke unterteilt sein. In mindestens einer Ausführungsform können jedem Verarbeitungsblock 16 FP32-Kerne, 8 FP64-Kerne, 16 INT32-Kerne, zwei NVIDIA TENSOR COREs mit gemischter Genauigkeit für Deep-Learning-Matrixarithmetik, ein Level-Null-Befehlscache („L0“), ein Warp-Scheduler, eine Dispatch-Einheit und/oder eine 64-KB-Registerdatei zugewiesen sein. In mindestens einer Ausführungsform können Streaming-Mikroprozessoren unabhängige parallele Ganzzahl- und Gleitkomma-Datenpfade aufweisen, um eine effiziente Ausführung von Arbeitslasten mit einer Mischung aus Berechnungen und Adressierungsberechnungen zu ermöglichen. In mindestens einer Ausführungsform können Streaming-Mikroprozessoren eine unabhängige Thread-Planungsfunktion aufweisen, um eine feinkörnigere Synchronisierung und Zusammenarbeit zwischen parallelen Threads zu ermöglichen. In mindestens einer Ausführungsform können Streaming-Mikroprozessoren einen kombinierten L1-Datencache und eine gemeinsame Speichereinheit aufweisen, um die Leistung zu verbessern und gleichzeitig die Programmierung zu vereinfachen.
In mindestens einer Ausführungsform kann eine oder können mehrere der GPU(s) 1408 einen Speicher mit hoher Bandbreite („HBM“) und/oder ein 16-GB-HBM2-Speicher-Subsystem aufweisen, um bei einigen Beispielen eine Spitzen-Speicherbandbreite von etwa 900 GB/Sekunde bereitzustellen. In mindestens einer Ausführungsform kann zusätzlich oder alternativ zum HBM-Speicher ein synchroner Grafik-Direktzugriffsspeicher („SGRAM“) verwendet werden, wie beispielsweise ein synchroner Grafik-Doppeldatenraten-Direktzugriffsspeicher vom Typ 5 („GDDR5“).
In mindestens einer Ausführungsform kann (können) die GPU(s) 1408 eine Unified-Memory-Technologie aufweisen. In mindestens einer Ausführungsform kann die Unterstützung von Adressübersetzungsdiensten („ATS“) verwendet werden, damit die GPU(s) 1408 direkt auf Seitentabellen der CPU(s) 1406 zugreifen können. In mindestens einer Ausführungsform kann eine Adressübersetzungsanforderung an die CPU(s) 1406 übermittelt werden, wenn die Speicherverwaltungseinheit („MMU“) der GPU(s) 1408 einen Fehler feststellt. Als Antwort darauf kann (können) die CPU(s) 1406 in ihren Seitentabellen nach einer virtuell-physikalischen Zuordnung der Adresse suchen und In mindestens einer Ausführungsform die Übersetzung zurück an die GPU(s) 1408 übertragen. In mindestens einer Ausführungsform kann die Unified-Memory-Technologie einen einzigen, einheitlichen virtuellen Adressraum für den Speicher sowohl der CPU(s) 1406 als auch der GPU(s) 1408 ermöglichen, wodurch die Programmierung der GPU(s) 1408 und der Anschluss von Anwendungen an die GPU(s) 1408 vereinfacht wird.
In mindestens einer Ausführungsform kann (können) die GPU(s) 1408 eine beliebige Anzahl von Zugriffszählern aufweisen, die die Häufigkeit des Zugriffs der GPU(s) 1408 auf den Speicher anderer Prozessoren verfolgen können. In mindestens einer Ausführungsform können Zugriffszähler dazu beitragen, dass Speicherseiten in den physischen Speicher desjenigen Prozessors verschoben werden, der am häufigsten auf Seiten zugreift, wodurch die Effizienz von Speicherbereichen verbessert wird, die von Prozessoren gemeinsam genutzt werden.
In mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 1404 eine beliebige Anzahl von Cache(s) 1412 aufweisen, einschließlich der hierin beschriebenen. In mindestens einer Ausführungsform kann (können) der/die Cache(s) 1412 beispielsweise einen Level-3-Cache („L3“) aufweisen, der sowohl der/den CPU(s) 1406 als auch der/den GPU(s) 1408 zur Verfügung steht (z.B. der sowohl mit der/den CPU(s) 1406 als auch der/den GPU(s) 1408 verbunden ist). In mindestens einer Ausführungsform kann (können) der (die) Cache(s) 1412 einen Write-Back-Cache aufweisen, der die Zustände der Zeilen verfolgen kann, z.B. durch Verwendung eines Cache-Kohärenzprotokolls (z.B. MEI, MESI, MSI usw.). In mindestens einer Ausführungsform kann der L3-Cache, je nach Ausführungsform, 4 MB oder mehr aufweisen, obwohl auch kleinere Cache-Größen verwendet werden können.
In mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 1404 einen oder mehrere Beschleuniger 1414 aufweisen (z.B. Hardware-Beschleuniger, Software-Beschleuniger oder eine Kombination davon). In mindestens einer Ausführungsform kann (können) der (die) SoC(s) 1404 einen Hardwarebeschleunigungscluster aufweisen, der optimierte Hardwarebeschleuniger und/oder einen gro-ßen On-Chip-Speicher aufweisen kann. In mindestens einer Ausführungsform kann ein großer On-Chip-Speicher (z.B. 4 MB SRAM) den Hardware-Beschleunigungscluster in die Lage versetzen, neuronale Netzwerke und andere Berechnungen zu beschleunigen. In mindestens einer Ausführungsform kann der Hardware-Beschleunigungscluster zur Ergänzung der GPU(s) 1408 und zur Entlastung einiger Tasks der GPU(s) 1408 verwendet werden (z.B. um mehr Zyklen der GPU(s) 1408 für die Durchführung anderer Tasks freizugeben). In mindestens einer Ausführungsform kann (können) der/die Beschleuniger 1414 für gezielte Arbeitslasten verwendet werden (z.B. Wahrnehmung, faltende neuronale Netzwerke („CNNs“), rückgekoppelte neuronale Netzwerke („RNNs“) usw.), die stabil genug sind, um für eine Beschleunigung geeignet zu sein. In mindestens einer Ausführungsform kann ein CNN ein regionenbasiertes oder regionales faltendes neuronales Netzwerk („RCNNs“) und ein schnelles RCNN (z.B. wie es für die Objekterkennung verwendet wird) oder eine andere Art von CNN aufweisen.
In mindestens einer Ausführungsform kann (können) der (die) Beschleuniger 1414 (z.B. Hardware-Beschleunigungscluster) einen Deep-Learning-Beschleuniger („DLA“) aufweisen. (Ein) DLA(s) kann (können) ohne Einschränkung eine oder mehrere Tensor Processing Units („TPUs“) aufweisen, die so ausgestaltet sein können, dass sie zusätzliche zehn Billionen Operationen pro Sekunde für Deep-Learning-Anwendungen und Inferencing bereitstellen. In mindestens einer Ausführungsform kann es sich bei den TPUs um Beschleuniger handeln, die für die Durchführung von Bildverarbeitungsfunktionen ausgestaltet und optimiert sind (z.B. für CNNs, RCNNs usw.). Der (die) DLA(s) kann (können) darüber hinaus für einen bestimmten Satz neuronaler Netzwerktypen und Gleitkommaoperationen sowie für Inferencing optimiert sein. In mindestens einer Ausführungsform kann das Design von DLA(s) mehr Leistung pro Millimeter bieten als eine typische Allzweck-GPU und übertrifft in der Regel die Leistung einer CPU bei weitem. In mindestens einer Ausführungsform kann (können) die TPU(s) mehrere Funktionen ausführen, einschließlich einer Einzelinstanz-Faltungsfunktion, die z.B. INT8-, INT16- und FP16-Datentypen sowohl für Merkmale als auch für Gewichte sowie Postprozessorfunktionen unterstützt. In mindestens einer Ausführungsform können DLA(s) schnell und effizient neuronale Netze, insbesondere CNNs, auf verarbeiteten oder unverarbeiteten Daten für eine Vielzahl von Funktionen ausführen, einschließlich, zum Beispiel und ohne Einschränkung: ein CNN für die Objektidentifizierung und -erkennung unter Verwendung von Daten von Kamerasensoren; ein CNN für die Abstandsschätzung unter Verwendung von Daten von Kamerasensoren; ein CNN für die Erkennung und Identifizierung von Einsatzfahrzeugen und die Erkennung unter Verwendung von Daten von Mikrofonen 1496; ein CNN für die Gesichtserkennung und die Identifizierung von Fahrzeugeigentümern unter Verwendung von Daten von Kamerasensoren; und/oder ein CNN für sicherheitsrelevante und/oder sicherheitsbezogene Ereignisse.
In mindestens einer Ausführungsform kann (können) DLA(s) jede Funktion der GPU(s) 1408 ausführen, und durch die Verwendung eines Inferenzbeschleunigers kann ein Entwickler beispielsweise entweder DLA(s) oder GPU(s) 1408 für eine beliebige Funktion vorsehen. In mindestens einer Ausführungsform kann der Entwickler beispielsweise die Verarbeitung von CNNs und Gleitkommaoperationen auf DLA(s) konzentrieren und andere Funktionen der GPU(s) 1408 und/oder einem oder mehreren anderen Beschleunigern 1414 überlassen.
In mindestens einer Ausführungsform kann (können) der (die) Beschleuniger 1414 (z.B. Hardware-Beschleunigungscluster) einen programmierbaren Bildverarbeitungsbeschleuniger („PVA“) aufweisen, der hierin alternativ auch als Computer-Vision-Beschleuniger bezeichnet werden kann. In mindestens einer Ausführungsform kann (können) der (die) PVA(s) so gestaltet und ausgestaltet sein, dass er (sie) Computer-Vision-Algorithmen für fortschrittliche Fahrerassistenzsysteme („ADAS“) 1438, autonomes Fahren, Augmented-Reality-Anwendungen („AR“) und/oder Virtual-Reality-Anwendungen („VR“) beschleunigt. PVA(s) können ein Gleichgewicht zwischen Leistung und Flexibilität bieten. In mindestens einer Ausführungsform kann jeder PVA beispielsweise und ohne Einschränkung eine beliebige Anzahl von Rechenkernen mit reduziertem Befehlssatz („RISC“), direkten Speicherzugriff („DMA“) und/oder eine beliebige Anzahl von Vektorprozessoren aufweisen.
In mindestens einer Ausführungsform können die RISC-Kerne mit Bildsensoren (z.B. Bildsensoren einer der hierin beschriebenen Kameras), Bildsignalprozessoren und/oder ähnlichem interagieren. In mindestens einer Ausführungsform kann jeder der RISC-Kerne eine beliebige Menge an Speicher aufweisen. In mindestens einer Ausführungsform können die RISC-Kerne je nach Ausführungsform eines von mehreren Protokollen verwenden. In mindestens einer Ausführungsform können RISC-Kerne ein Echtzeitbetriebssystem („RTOS“) ausführen. In mindestens einer Ausführungsform können RISC-Kerne mit einer oder mehreren integrierten Schaltungseinrichtungen, anwendungsspezifischen integrierten Schaltungen („ASICs“) und/oder Speichereinrichtungen implementiert sein. In mindestens einer Ausführungsform können RISC-Kerne beispielsweise einen Befehls-Cache und/oder einen eng gekoppelten RAM aufweisen.
In mindestens einer Ausführungsform kann ein DMA es Komponenten der PVA(s) ermöglichen, unabhängig von der/den CPU(s) 1406 auf den Systemspeicher zuzugreifen. In mindestens einer Ausführungsform kann ein DMA eine beliebige Anzahl von Merkmalen unterstützen, die zur Optimierung des PVAs verwendet werden, einschließlich, aber nicht beschränkt auf die Unterstützung von mehrdimensionaler Adressierung und/oder zirkulärer Adressierung. In mindestens einer Ausführungsform kann ein DMA bis zu sechs oder mehr Dimensionen der Adressierung unterstützen, die ohne Einschränkung Blockbreite, Blockhöhe, Blocktiefe, horizontales Block-Stepping, vertikales Block-Stepping und/oder Tiefen-Stepping aufweisen können.
In mindestens einer Ausführungsform können Vektorprozessoren programmierbare Prozessoren sein, die für eine effiziente und flexible Ausführung der Programmierung für Computer-Vision-Algorithmen ausgelegt sein können und Signalverarbeitungsfunktionen bieten. In mindestens einer Ausführungsform kann der PVA einen PVA-Kern und zwei Vektorverarbeitungs-Subsystem-Partitionen aufweisen. In mindestens einer Ausführungsform kann der PVA-Kern ein Prozessor-Subsystem, DMA-Engine(s) (z.B. zwei DMA-Engines) und/oder andere Peripheriegeräte aufweisen. In mindestens einer Ausführungsform kann das Vektorverarbeitungs-Subsystem als primäre Verarbeitungseinheit des PVAs fungieren und eine Vektorverarbeitungseinheit („VPU“), einen Befehlscache und/oder einen Vektorspeicher (z.B. „VMEM“) aufweisen. In mindestens einer Ausführungsform kann der VPU-Kern einen digitalen Signalprozessor aufweisen, wie beispielsweise einen digitalen Signalprozessor mit mehreren Daten für eine Anweisung („SIMD“) und sehr langen Anweisungsworten („VLIW“). In mindestens einer Ausführungsform kann eine Kombination aus SIMD und VLIW den Durchsatz und die Geschwindigkeit erhöhen.
In mindestens einer Ausführungsform kann jeder der Vektorprozessoren einen Befehls-Cache aufweisen und mit einem dedizierten Speicher verbunden sein. Infolgedessen kann In mindestens einer Ausführungsform jeder der Vektorprozessoren so konfiguriert sein, dass er unabhängig von anderen Vektorprozessoren arbeitet. In mindestens einer Ausführungsform können Vektorprozessoren, die in einem bestimmten PVA enthalten sind, so konfiguriert sein, dass sie Datenparallelität verwenden. Beispielsweise können In mindestens einer Ausführungsform mehrere Vektorprozessoren, die in einem einzigen PVA enthalten sind, denselben Computer-Vision-Algorithmus ausführen, jedoch für unterschiedliche Bildbereiche. In mindestens einer Ausführungsform können Vektorprozessoren, die in einem bestimmten PVA enthalten sind, gleichzeitig verschiedene Bildverarbeitungsalgorithmen für dasselbe Bild oder sogar verschiedene Algorithmen für aufeinander folgende Bilder oder Abschnitte eines Bildes ausführen. In mindestens einer Ausführungsform kann unter anderem eine beliebige Anzahl von PVAs in einem Hardware-Beschleunigungscluster und eine beliebige Anzahl von Vektorprozessoren in jedem PVA vorhanden sein. In mindestens einer Ausführungsform kann/können (der) PVA(s) einen zusätzlichen Fehlerkorrekturcode-Speicher („ECC“) aufweisen, um die Gesamtsystemsicherheit zu erhöhen.
In mindestens einer Ausführungsform kann (können) der (die) Beschleuniger 1414 (z.B. ein Hardware-Beschleunigungscluster) ein Computer-Vision-Netzwerk auf dem Chip und einen statischen Direktzugriffsspeicher („SRAM“) aufweisen, um einen SRAM mit hoher Bandbreite und geringer Latenz für den (die) Beschleuniger 1414 bereitzustellen. In mindestens einer Ausführungsform kann der On-Chip-Speicher mindestens 4 MB SRAM aufweisen, der beispielsweise und ohne Einschränkung aus acht feldkonfigurierbaren Speicherblöcken besteht, auf die sowohl der PVA als auch der DLA zugreifen können. In mindestens einer Ausführungsform kann jedes Paar von Speicherblöcken eine erweiterte Peripheriebusschnittstelle („APB“), Konfigurationsschaltungen, eine Steuerung und einen Multiplexer aufweisen. In mindestens einer Ausführungsform kann jeder beliebige Speichertyp verwendet werden. In mindestens einer Ausführungsform können PVA und DLA über einen Backbone auf den Speicher zugreifen, der PVA und DLA einen Hochgeschwindigkeitszugriff auf den Speicher ermöglicht. In mindestens einer Ausführungsform kann der Backbone ein Computer-Vision-Netzwerk auf dem Chip aufweisen, das PVA und DLA mit dem Speicher verbindet (z.B. unter Verwendung einer APB).
In mindestens einer Ausführungsform kann das Computer-Vision-Netzwerk auf dem Chip eine Schnittstelle aufweisen, die vor der Übertragung von Steuersignalen/Adressen/Daten feststellt, dass sowohl der PVA als auch der DLA bereitstehende und gültige Signale liefern. In mindestens einer Ausführungsform kann eine Schnittstelle getrennte Phasen und getrennte Kanäle für die Übertragung von Steuersignalen/Adressen/Daten sowie eine Burst-Kommunikation für die kontinuierliche Datenübertragung vorsehen. In mindestens einer Ausführungsform kann eine Schnittstelle den Normen der Internationalen Organisation für Normung („ISO“) 26262 oder der Internationalen Elektrotechnischen Kommission („IEC“) 61508 entsprechen, obwohl auch andere Normen und Protokolle verwendet werden können.
In mindestens einer Ausführungsform kann eines oder können mehrere der SoC(s) 1404 einen Echtzeit-Raytracing-Hardwarebeschleuniger aufweisen. In mindestens einer Ausführungsform kann der Echtzeit-Raytracing-Hardwarebeschleuniger verwendet werden, um schnell und effizient Positionen und Ausmaße von Objekten (z.B. innerhalb eines Weltmodells) zu bestimmen, um Echtzeit-Visualisierungssimulationen zu erzeugen, für RADAR-Signalinterpretation, für Schallausbreitungssynthese und/oder -analyse, für die Simulation von SONAR-Systemen, für eine allgemeine Wellenausbreitungssimulation, für den Vergleich mit LIDAR-Daten zum Zwecke der Lokalisierung und/oder für andere Funktionen und/oder für andere Zwecke.
In mindestens einer Ausführungsform hat/haben der/die Beschleuniger 1414 (z.B. Hardware-Beschleuniger-Cluster) eine breite Palette von Anwendungen für das autonome Fahren. In mindestens einer Ausführungsform kann ein PVA ein programmierbarer Bildverarbeitungsbeschleuniger sein, der für wichtige Verarbeitungsschritte in ADAS und autonomen Fahrzeugen verwendet werden kann. In mindestens einer Ausführungsform eignen sich die Fähigkeiten eines PVAs gut für algorithmische Bereiche, die eine vorhersehbare Verarbeitung bei geringer Leistung und geringer Latenz benötigen. Mit anderen Worten: ein PVA eignet sich gut für halbdichte oder dichte reguläre Berechnungen, selbst bei kleinen Datensätzen, die vorhersehbare Laufzeiten mit geringer Latenz und geringem Stromverbrauch erfordern. In mindestens einer Ausführungsform sind für autonome Fahrzeuge, wie beispielsweise Fahrzeug 1400, PVAs entwickelt, um klassische Computer-Vision-Algorithmen auszuführen, da sie effizient bei der Objekterkennung sind und mit ganzzahligen mathematischen Verfahren arbeiten.
Zum Beispiel wird In mindestens einer Ausführungsform einer Technologie ein PVA verwendet, um Computer-Stereo-Vision durchzuführen. In mindestens einer Ausführungsform kann bei einigen Beispielen ein auf semiglobalem Matching basierender Algorithmus verwendet werden, obwohl dies nicht als Einschränkung gedacht ist. In mindestens einer Ausführungsform werden bei Anwendungen für das autonome Fahren der Stufen 3-5 Bewegungsschätzungen/Stereoabgleich während der Fahrt verwendet (z.B. Struktur aus Bewegung, Fußgängererkennung, Fahrspurerkennung usw.). In mindestens einer Ausführungsform kann der PVA eine Computer-Stereosichtfunktion auf Eingaben von zwei monokularen Kameras ausführen.
In mindestens einer Ausführungsform kann ein PVA verwendet werden, um einen dichten optischen Fluss auszuführen. Zum Beispiel kann ein PVA In mindestens einer Ausführungsform RADAR-Rohdaten verarbeiten (z.B. unter Verwendung einer 4D-Fast-Fourier-Transformation), um verarbeitete RADAR-Daten zu liefern. In mindestens einer Ausführungsform wird ein PVA für die Flugzeittiefenverarbeitung verwendet, indem Flugzeit-Rohdaten verarbeitet werden, um z.B. verarbeitete Flugzeitdaten bereitzustellen.
In mindestens einer Ausführungsform kann ein DLA verwendet werden, um jede Art von Netzwerk zu betreiben, um die Steuerung und die Fahrsicherheit zu verbessern, einschließlich beispielsweise und ohne Einschränkung eines neuronalen Netzes, das für jede Objekterkennung ein Maß für das Vertrauen ausgibt. In mindestens einer Ausführungsform kann das Vertrauen als Wahrscheinlichkeit dargestellt oder interpretiert werden, oder als relative „Gewichtung“ jeder Erkennung im Vergleich zu anderen Erkennungen. In mindestens einer Ausführungsform ermöglicht es die Konfidenz dem System, darüber hinaus Entscheidungen darüber zu treffen, welche Erkennungen als echte positive Erkennungen und welche als falsch positive Erkennungen zu betrachten sind. In mindestens einer Ausführungsform kann ein System einen Schwellenwert für die Zuverlässigkeit festlegen und nur Erkennungen, die den Schwellenwert überschreiten, als echte positive Erkennungen betrachten. In einer Ausführungsform, in der ein automatisches Notbremssystem („AEB“) verwendet wird, würden falsch positive Erkennungen dazu führen, dass das Fahrzeug automatisch eine Notbremsung durchführt, was natürlich unerwünscht ist. In mindestens einer Ausführungsform können sehr sichere Erkennungen als Auslöser für ein AEB angesehen werden. In mindestens einer Ausführungsform kann ein DLA ein neuronales Netzwerk zur Regression des Vertrauenswertes einsetzen. In mindestens einer Ausführungsform kann das neuronale Netzwerk als Eingabe zumindest eine Teilmenge von Parametern verwenden, wie beispielsweise die Abmessungen des Begrenzungsrahmens, die (z.B. von einem anderen Teilsystem) erhaltene Schätzung der Grundfläche, die Ausgabe des/der IMU-Sensors/en 1466, die mit der Ausrichtung des Fahrzeugs 1400 korreliert, die Entfernung, die Schätzungen der 3D-Position des Objekts, die vom neuronalen Netzwerk und/oder anderen Sensoren (z.B. LIDAR-Sensor(en) 1464 oder RADAR-Sensor(en) 1460) erhalten werden, und andere.
In mindestens einer Ausführungsform kann ein oder können mehrere SoC(s) 1404 einen oder mehrere Datenspeicher 1416 (z.B. einen Speicher) aufweisen. In mindestens einer Ausführungsform kann (können) der (die) Datenspeicher 1416 ein On-Chip-Speicher des (der) SoC(s) 1404 sein, der (die) neuronale Netzwerke speichern kann (können), die auf GPU(s) 1408 und/oder einem DLA auszuführen sind. In mindestens einer Ausführungsform kann die Kapazität des/der Datenspeicher(s) 1416 groß genug sein, um mehrere Instanzen von neuronalen Netzen aus Gründen der Redundanz und Sicherheit zu speichern. In mindestens einer Ausführungsform kann/können der/die Datenspeicher 1412 L2 oder L3 Cache(s) umfassen.
In mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 1404 eine beliebige Anzahl von Prozessoren 1410 (z.B. eingebettete Prozessoren) aufweisen. In mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1410 einen Boot- und Energieverwaltungsprozessor aufweisen, bei dem es sich um einen dedizierten Prozessor und ein dediziertes Subsystem handeln kann, um die Boot-Energie- und Verwaltungsfunktionen und die damit verbundene Sicherheitsdurchsetzung zu handhaben. In mindestens einer Ausführungsform kann der Boot- und Energieverwaltungsprozessor ein Teil der Bootsequenz des/der SoC(s) 1404 sein und Laufzeit-Energieverwaltungsdienste bereitstellen. In mindestens einer Ausführungsform kann der Prozessor für die Boot-Energieversorgung und -Verwaltung Takt- und Spannungsprogrammierung, Unterstützung bei Systemübergängen mit niedrigem Energiebedarf, Verwaltung von SoC(s) 1404-Temperaturen und Temperatursensoren und/oder Verwaltung von SoC(s) 1404-Energieversorgungszuständen bereitstellen. In mindestens einer Ausführungsform kann jeder Temperatursensor als Ringoszillator implementiert sein, dessen Ausgangsfrequenz proportional zur Temperatur ist, und (ein) SoC(s) 1404 kann/können Ringoszillatoren verwenden, um Temperaturen von CPU(s) 1406, GPU(s) 1408 und/oder Beschleuniger(n) 1414 zu erfassen. In mindestens einer Ausführungsform kann der Boot- und Energieverwaltungsprozessor, wenn festgestellt wird, dass die Temperaturen einen Schwellenwert überschreiten, in eine Temperaturfehlerroutine eintreten und die SoC(s) 1404 in einen Zustand mit geringerer Leistung versetzen und/oder das Fahrzeug 1400 in einen Chauffeur-zu-sicherem-Halt-Modus versetzen (z.B. das Fahrzeug 1400 zu einem sicheren Halt bringen).
In mindestens einer Ausführungsform kann/können der/die Prozessor(en) 1410 darüber hinaus einen Satz eingebetteter Prozessoren aufweisen, die als Audioverarbeitungs-Engine dienen können. In mindestens einer Ausführungsform kann die Audioverarbeitungs-Engine ein Audio-Subsystem sein, das eine vollständige Hardware-Unterstützung für Mehrkanal-Audio über mehrere Schnittstellen und eine breite und flexible Palette von Audio-E/A-Schnittstellen ermöglicht. In mindestens einer Ausführungsform handelt es sich bei der Audioverarbeitungs-Engine um einen dedizierten Prozessorkern mit einem digitalen Signalprozessor mit dediziertem RAM.
In mindestens einer Ausführungsform kann/können der/die Prozessor(en) 1410 darüber hinaus eine „always on“-Prozessor-Engine aufweisen, die die notwendigen Hardware-Funktionen zur Unterstützung von Sensor-Management mit geringem Stromverbrauch und Aufwach-Anwendungsfälle bereitstellen kann. In mindestens einer Ausführungsform kann die „always on“-Prozessor-Engine ohne Einschränkung einen Prozessorkern, ein eng gekoppeltes RAM, unterstützende Peripheriegeräte (z.B. Timer und Interrupt-Controller), verschiedene E/A-Controller-Peripheriegeräte und Routing-Logik aufweisen.
In mindestens einer Ausführungsform kann/können der/die Prozessor(en) 1410 darüber hinaus eine Sicherheits-Cluster-Engine aufweisen, die ohne Einschränkung ein dediziertes Prozessor-Subsystem zur Handhabung des Sicherheitsmanagements für Automobilanwendungen aufweist. In mindestens einer Ausführungsform kann die Sicherheits-Cluster-Engine ohne Einschränkung zwei oder mehr Prozessorkerne, ein eng gekoppeltes RAM, unterstützende Peripheriegeräte (z.B. Zeitgeber, eine Interrupt-Steuerung usw.) und/oder eine Routing-Logik aufweisen. In einem Sicherheitsmodus können In mindestens einer Ausführungsform zwei oder mehr Kerne in einem Lockstep-Modus arbeiten und als ein einziger Kern mit einer Vergleichslogik funktionieren, um etwaige Unterschiede zwischen ihren Operationen zu erkennen. In mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1410 darüber hinaus eine Echtzeit-Kamera-Engine aufweisen, die ohne Einschränkung ein dediziertes Prozessor-Subsystem zur Handhabung des Echtzeit-Kameramanagements aufweisen kann. In mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1410 darüber hinaus einen Signalprozessor mit hohem Dynamikbereich aufweisen, der ohne Einschränkung einen Bildsignalprozessor aufweisen kann, der eine Hardware-Engine ist, die Teil der Kameraverarbeitungspipeline ist.
In mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1410 einen Videobildkompositor aufweisen, der ein Verarbeitungsblock sein kann (z.B. auf einem Mikroprozessor implementiert), der Videonachverarbeitungsfunktionen implementiert, die von einer Videowiedergabeanwendung benötigt werden, um das endgültige Bild für das Spieler-Fenster zu erzeugen. In mindestens einer Ausführungsform kann der Videobildkompositor eine Linsenverzerrungskorrektur an der/den Weitwinkelkamera(s) 1470, der/den Surround-Kamera(s) 1474 und/oder an dem/den Sensor(en) der Überwachungskamera(s) in der Kabine vornehmen. In mindestens einer Ausführungsform wird/werden der/die Sensor(en) der Überwachungskamera(s) in der Kabine vorzugsweise von einem neuronalen Netzwerk überwacht, das auf einer anderen Instanz des SoC 1404 läuft und so ausgestaltet ist, dass es Ereignisse in der Kabine erkennt und entsprechend reagiert. In mindestens einer Ausführungsform kann ein System im Fahrzeuginneren ohne Einschränkung Lippenlesen durchführen, um den Mobilfunkdienst zu aktivieren und einen Anruf zu tätigen, E-Mails zu diktieren, das Fahrtziel zu ändern, das Infotainmentsystem und die Einstellungen des Fahrzeugs zu aktivieren oder zu ändern oder sprachgesteuertes Surfen im Internet zu ermöglichen. In mindestens einer Ausführungsform stehen dem Fahrer bestimmte Funktionen zur Verfügung, wenn das Fahrzeug in einem autonomen Modus betrieben wird, und sind ansonsten deaktiviert.
In mindestens einer Ausführungsform kann der Videobildkompositor eine verbesserte zeitliche Rauschunterdrückung sowohl für eine räumliche als auch für eine zeitliche Rauschunterdrückung aufweisen. Zum Beispiel In mindestens einer Ausführungsform, wenn Bewegung in einem Video auftritt, gewichtet die Rauschunterdrückung die räumliche Information angemessen und verringert das Gewicht der Information, die von benachbarten Bildern geliefert wird. In mindestens einer Ausführungsform, bei der ein Bild oder ein Abschnitt eines Bildes keine Bewegung aufweist, kann die vom Videobildkompositor durchgeführte zeitliche Rauschreduzierung Informationen aus dem vorherigen Bild verwenden, um das Rauschen im aktuellen Bild zu reduzieren.
In mindestens einer Ausführungsform kann der Videobildkompositor auch so ausgestaltet sein, dass er eine Stereorektifizierung an eingegebenen Stereolinsenrahmen durchführt. In mindestens einer Ausführungsform kann der Videobildkompositor darüber hinaus für die Gestaltung der Benutzeroberfläche verwendet werden, wenn der Desktop des Betriebssystems in Gebrauch ist und die GPU(s) 1408 nicht zum kontinuierlichen Rendern neuer Oberflächen benötigt werden. In mindestens einer Ausführungsform, wenn die GPU(s) 1408 eingeschaltet sind und aktiv 3D-Rendering durchführen, kann der Videobildkompositor verwendet werden, um die GPU(s) 1408 zu entlasten, um die Leistung und Reaktionsfähigkeit zu verbessern.
In mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 1404 darüber hinaus eine serielle MIPI-Kameraschnittstelle zum Empfang von Video und Eingaben von Kameras, eine Hochgeschwindigkeitsschnittstelle und/oder einen Videoeingabeblock aufweisen, der für Kamera- und verwandte Pixeleingabefunktionen verwendet werden kann. In mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 1404 darüber hinaus eine oder mehrere Eingabe-/Ausgabe-Steuerungen aufweisen, die durch Software gesteuert werden können und für den Empfang von E/A-Signalen verwendet werden können, die keiner bestimmten Rolle zugeordnet sind.
In mindestens einer Ausführungsform können ein oder mehrere SoC(s) 1404 darüber hinaus eine breite Palette von Peripherieschnittstellen aufweisen, um die Kommunikation mit Peripheriegeräten, Audio-Encodern/Decodern („Codecs“), der Energieverwaltung und/oder anderen Einrichtungen zu ermöglichen. SoC(s) 1404 kann (können) verwendet werden, um Daten von Kameras (z.B. verbunden über Gigabit Multimedia Serial Link und Ethernet), Sensoren (z.B. LIDAR-Sensor(en) 1464, RADAR-Sensor(en) 1460 usw., die über Ethernet verbunden sein können), Daten von Bus 1402 (z.B. Geschwindigkeit des Fahrzeugs 1400, Lenkradposition usw.), Daten von GNSS-Sensor(en) 1458 (z.B. verbunden über Ethernet oder CAN-Bus) usw. zu verarbeiten. In mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 1404 darüber hinaus dedizierte Hochleistungs-Massenspeichersteuerungen aufweisen, die ihre eigenen DMA-Engines aufweisen können und die verwendet werden können, um die CPU(s) 1406 von Routine-Datenverwaltungsaufgaben zu entlasten.
In mindestens einer Ausführungsform kann (können) der (die) SoC(s) 1404 eine Endto-End-Plattform mit einer flexiblen Architektur sein, die die Automatisierungsebenen 3 bis 5 umfasst und dadurch eine umfassende funktionale Sicherheitsarchitektur bereitstellt, die Computer-Vision- und ADAS-Techniken für Diversität und Redundanz nutzt und eine Plattform für einen flexiblen, zuverlässigen Fahrsoftware-Stack zusammen mit Deep-Learning-Werkzeugen bereitstellt. In mindestens einer Ausführungsform können die SoC(s) 1404 schneller, zuverlässiger und sogar energie- und platzsparender sein als herkömmliche Systeme. Zum Beispiel können In mindestens einer Ausführungsform der/die Beschleuniger 1414 in Kombination mit der/den CPU(s) 1406, der/den GPU(s) 1408 und dem/den Datenspeicher(n) 1416 eine schnelle, effiziente Plattform für autonome Fahrzeuge der Stufe 3-5 bilden.
In mindestens einer Ausführungsform können Computer-Vision-Algorithmen auf CPUs ausgeführt werden, die unter Verwendung einer Hochsprachen-Programmierung, wie beispielsweise C, ausgestaltet sein können, um eine Vielzahl von Verarbeitungsalgorithmen für eine Vielzahl von visuellen Daten auszuführen. In mindestens einer Ausführungsform sind CPUs jedoch oft nicht in der Lage, die Leistungsanforderungen vieler Bildverarbeitungsanwendungen zu erfüllen, wie beispielsweise die Anforderungen an die Ausführungszeit und den Stromverbrauch. In mindestens einer Ausführungsform sind viele CPUs nicht in der Lage, komplexe Objekterkennungsalgorithmen in Echtzeit auszuführen, die in fahrzeuginternen ADAS-Anwendungen und in praktischen autonomen Fahrzeugen der Stufe 3-5 verwendet werden.
Ausführungsformen, wie sie hierin beschrieben sind, ermöglichen die gleichzeitige und/oder sequenzielle Ausführung mehrerer neuronaler Netzwerke und die Kombination der Ergebnisse, um autonome Fahrfunktionen der Stufe 3-5 zu ermöglichen. Zum Beispiel kann In mindestens einer Ausführungsform ein CNN, das auf einem DLA oder einer diskreten GPU (z.B. GPU(s) 1420) ausgeführt wird, eine Text- und Worterkennung aufweisen, die es dem Supercomputer ermöglicht, Verkehrsschilder zu lesen und zu verstehen, einschließlich Schildern, für die das neuronale Netzwerk nicht speziell trainiert wurde. In mindestens einer Ausführungsform kann ein DLA darüber hinaus ein neuronales Netzwerk aufweisen, das in der Lage ist, Verkehrszeichen zu identifizieren, zu interpretieren und semantisch zu verstehen, und dieses semantische Verständnis an die auf einem CPU-Komplex laufenden Wegplanungsmodule weiterzugeben.
In mindestens einer Ausführungsform können mehrere neuronale Netzwerke gleichzeitig ausgeführt werden, wie beim Fahren der Stufe 3, 4 oder 5. Zum Beispiel kann In mindestens einer Ausführungsform ein Warnschild mit der Aufschrift „Vorsicht: Blinkende Lichter deuten auf Vereisung hin“ zusammen mit einem elektrischen Licht unabhängig oder gemeinsam von mehreren neuronalen Netzen interpretiert werden. In mindestens einer Ausführungsform kann das Schild selbst von einem ersten eingesetzten neuronalen Netzwerk (z.B. einem trainierten neuronalen Netz) als Verkehrsschild identifiziert werden, und der Text „Blinkende Lichter deuten auf Glatteis hin“ kann von einem zweiten eingesetzten neuronalen Netzwerk interpretiert werden, das die (vorzugsweise auf einem CPU-Komplex ausgeführte) Wegplanungssoftware des Fahrzeugs darüber informiert, dass, wenn blinkende Lichter erkannt werden, Glatteis vorliegt. In mindestens einer Ausführungsform kann das Blinklicht durch den Betrieb eines dritten neuronalen Netzes über mehrere Bilder identifiziert werden, das die Wegplanungssoftware des Fahrzeugs über das Vorhandensein (oder Fehlen) von Blinklichtern informiert. In mindestens einer Ausführungsform können alle drei neuronalen Netzwerke gleichzeitig laufen, beispielsweise innerhalb eines DLAs und/oder auf GPU(s) 1408.
In mindestens einer Ausführungsform kann ein CNN zur Gesichtserkennung und zur Identifizierung des Fahrzeugbesitzers Daten von Kamerasensoren verwenden, um die Anwesenheit eines autorisierten Fahrers und/oder Besitzers des Fahrzeugs 1400 zu identifizieren. In mindestens einer Ausführungsform kann eine immer aktive Sensorverarbeitungs-Engine verwendet werden, um das Fahrzeug zu entriegeln, wenn sich der Besitzer der Fahrertür nähert, und um die Lichter einzuschalten, und, im Sicherheitsmodus, um das Fahrzeug zu deaktivieren, wenn der Besitzer das Fahrzeug verlässt. Auf diese Weise sorgen die SoC(s) 1404 für Sicherheit gegen Diebstahl und/oder Carjacking.
In mindestens einer Ausführungsform kann ein CNN zur Erkennung und Identifizierung von Einsatzfahrzeugen Daten von Mikrofonen 1496 verwenden, um Sirenen von Einsatzfahrzeugen zu erkennen und zu identifizieren. In mindestens einer Ausführungsform verwenden die SoC(s) 1404 ein CNN zur Klassifizierung von Umwelt- und Stadtgeräuschen sowie zur Klassifizierung visueller Daten. In mindestens einer Ausführungsform wird ein CNN, das auf einem DLA läuft, darauf trainiert, die relative Annäherungsgeschwindigkeit von Einsatzfahrzeugen zu erkennen (z.B. unter Verwendung des Dopplereffekts). In mindestens einer Ausführungsform kann ein CNN auch so trainiert werden, dass es Einsatzfahrzeuge identifiziert, die spezifisch für das lokale Gebiet sind, in dem das Fahrzeug unterwegs ist, wie es von GNSS-Sensor(en) 1458 identifiziert wird. In mindestens einer Ausführungsform wird ein CNN bei einem Einsatz in Europa versuchen, europäische Sirenen zu erkennen, und bei einem Einsatz in den Vereinigten Staaten wird das CNN versuchen, nur nordamerikanische Sirenen zu identifizieren. In mindestens einer Ausführungsform kann, sobald ein Einsatzfahrzeug erkannt wird, ein Steuerprogramm verwendet werden, um eine Sicherheitsroutine für Einsatzfahrzeuge auszuführen, das Fahrzeug zu verlangsamen, an den Straßenrand zu fahren, das Fahrzeug zu parken und/oder das Fahrzeug im Leerlauf laufen zu lassen, mit Hilfe des/der Ultraschallsensors/en 1462, bis das/die Einsatzfahrzeug(e) vorbeifahren.
In mindestens einer Ausführungsform kann das Fahrzeug 1400 eine oder mehrere CPU(s) 1418 (z.B. diskrete CPU(s) oder dCPU(s)) aufweisen, die über eine Hochgeschwindigkeitsverbindung (z.B. PCIe) mit dem/den SoC(s) 1404 verbunden sein können. In mindestens einer Ausführungsform kann (können) die CPU(s) 1418 beispielsweise einen X86-Prozessor aufweisen. (Eine) CPU(s) 1418 kann/können verwendet werden, um eine Vielzahl von Funktionen auszuführen, einschließlich der Schlichtung potenziell inkonsistenter Ergebnisse zwischen ADAS-Sensoren und SoC(s) 1404 und/oder der Überwachung des Status und des Zustands der Steuerung(en) 1436 und/oder eines Infotainment-Systems auf einem Chip („Infotainment-SoC“) 1430, zum Beispiel.
In mindestens einer Ausführungsform kann das Fahrzeug 1400 GPU(s) 1420 (z.B. diskrete GPU(s) oder dGPU(s)) aufweisen, die mit dem/den SoC(s) 1404 über eine Hochgeschwindigkeitsverbindung (z.B. NVIDIAs NVLINK) gekoppelt sein können. In mindestens einer Ausführungsform kann/können GPU(s) 1420 zusätzliche künstliche Intelligenzfunktionalität bereitstellen, beispielsweise durch Ausführen redundanter und/oder unterschiedlicher neuronaler Netze, und kann/können verwendet werden, um neuronale Netzwerke zu trainieren und/oder zu aktualisieren, was zumindest teilweise auf Eingaben (z.B. Sensordaten) von Sensoren des Fahrzeugs 1400 basiert.
In mindestens einer Ausführungsform kann das Fahrzeug 1400 darüber hinaus eine Netzwerkschnittstelle 1424 aufweisen, die ohne Einschränkung eine oder mehrere drahtlose Antennen 1426 aufweisen kann (z.B. eine oder mehrere drahtlose Antennen 1426 für verschiedene Kommunikationsprotokolle, wie beispielsweise eine Mobilfunkantenne, eine Bluetooth-Antenne, usw.). In mindestens einer Ausführungsform kann die Netzwerkschnittstelle 1424 verwendet werden, um eine drahtlose Verbindung über das Internet mit einer Cloud (z.B. mit einem oder mehreren Servern und/oder anderen Netzwerkeinrichtungen), mit anderen Fahrzeugen und/oder mit Recheneinrichtungen (z.B. Clienteinrichtungen von Fahrgästen) zu ermöglichen. In mindestens einer Ausführungsform kann zur Kommunikation mit anderen Fahrzeugen eine direkte Verbindung zwischen dem Fahrzeug 140 und einem anderen Fahrzeug und/oder eine indirekte Verbindung (z.B. über Netzwerke und das Internet) hergestellt werden. In mindestens einer Ausführungsform können direkte Verbindungen über eine Fahrzeug-zu-Fahrzeug-Kommunikationsverbindung hergestellt werden. In mindestens einer Ausführungsform kann die Fahrzeug-zu-Fahrzeug-Kommunikationsverbindung dem Fahrzeug 1400 Informationen über Fahrzeuge in der Nähe des Fahrzeugs 1400 liefern (z.B. Fahrzeuge vor, neben und/oder hinter dem Fahrzeug 1400). In mindestens einer Ausführungsform kann die vorgenannte Funktionalität Teil einer kooperativen adaptiven Geschwindigkeitsregelungsfunktion des Fahrzeugs 1400 sein.
In mindestens einer Ausführungsform kann die Netzwerkschnittstelle 1424 ein SoC aufweisen, das Modulations- und Demodulationsfunktionen bereitstellt und die Steuerung(en) 1436 in die Lage versetzt, über drahtlose Netzwerke zu kommunizieren. In mindestens einer Ausführungsform kann die Netzwerkschnittstelle 1424 ein Hochfrequenz-Frontend für die Aufwärtskonvertierung von einem Basisband auf eine Hochfrequenz und die Abwärtskonvertierung von einer Hochfrequenz auf ein Basisband aufweisen. In mindestens einer Ausführungsform können die Frequenzumwandlungen auf jede technisch mögliche Weise durchgeführt werden. Beispielsweise können Frequenzumwandlungen durch bekannte Verfahren und/oder unter Verwendung von Superheterodyn-Verfahren durchgeführt werden. In mindestens einer Ausführungsform kann die Hochfrequenz-Front-End-Funktionalität durch einen separaten Chip bereitgestellt werden. In mindestens einer Ausführungsform kann die Netzwerkschnittstelle eine drahtlose Funktionalität zur Kommunikation über LTE, WCDMA, UMTS, GSM, CDMA2000, Bluetooth, Bluetooth LE, Wi-Fi, Z-Wave, ZigBee, LoRaWAN und/oder andere drahtlose Protokolle aufweisen.
In mindestens einer Ausführungsform kann das Fahrzeug 1400 darüber hinaus einen oder mehrere Datenspeicher 1428 aufweisen, die ohne Einschränkung einen Off-Chip-Speicher (z.B. Off-SoC(s) 1404) aufweisen können. In mindestens einer Ausführungsform kann (können) der (die) Datenspeicher 1428 ohne Einschränkung ein oder mehrere Speicherelemente aufweisen, darunter RAM, SRAM, dynamischer Direktzugriffsspeicher („DRAM“), Video-Direktzugriffsspeicher („VRAM“), Flash, Festplatten und/oder andere Komponenten und/oder Einrichtungen, die mindestens ein Bit an Daten speichern können.
In mindestens einer Ausführungsform kann das Fahrzeug 1400 darüber hinaus GNSS-Sensor(en) 1458 (z.B. GPS- und/oder unterstützte GPS-Sensoren) aufweisen, um bei der Kartierung, der Wahrnehmung, der Erstellung von Belegungsrastern und/oder der Pfadplanung zu helfen. In mindestens einer Ausführungsform kann eine beliebige Anzahl von GNSS-Sensor(en) 1458 verwendet werden, die beispielsweise und ohne Einschränkung ein GPS aufweisen, das einen USB-Anschluss mit einer Ethernet-zu-Seriell-Brücke (z.B. RS-232) verwendet.
In mindestens einer Ausführungsform kann das Fahrzeug 1400 darüber hinaus RADAR-Sensor(en) 1460 aufweisen. Der/die RADAR-Sensor(en) 1460 kann/können von einem Fahrzeug 1400 für die Fahrzeugerkennung über große Entfernungen verwendet werden, selbst bei Dunkelheit und/oder schlechten Wetterbedingungen. In mindestens einer Ausführungsform können die RADAR-Funktionssicherheitsstufen ASIL B sein. Der/die RADAR-Sensor(en) 1460 kann/können CAN und/oder den Bus 1402 (z.B. zur Übertragung der von dem/den RADAR-Sensor(en) 1460 erzeugten Daten) zur Steuerung und zum Zugriff auf Objektverfolgungsdaten verwenden, wobei bei einigen Beispielen der Zugriff auf Rohdaten über ein Ethernet erfolgt. In mindestens einer Ausführungsform kann eine breite Palette von RADAR-Sensortypen verwendet werden.
Zum Beispiel und ohne Einschränkung können RADAR-Sensor(en) 1460 für die Verwendung von Front-, Heck- und Seiten-RADAR geeignet sein. In mindestens einer Ausführungsform handelt es sich bei einem oder mehreren der RADAR-Sensoren 1460 um Puls-Doppler-RADAR-Sensor(en).
In mindestens einer Ausführungsform kann (können) der (die) RADAR-Sensor(en) 1460 verschiedene Konfigurationen aufweisen, wie beispielsweise große Reichweite mit engem Sichtfeld, kurze Reichweite mit breitem Sichtfeld, seitliche Abdeckung mit kurzer Reichweite usw. In mindestens einer Ausführungsform kann das RADAR mit großer Reichweite für die adaptive Geschwindigkeitsregelung verwendet werden. In mindestens einer Ausführungsform können RADAR-Systeme mit großer Reichweite ein breites Sichtfeld bieten, was durch zwei oder mehr unabhängige Abtastungen, z.B. innerhalb eines Bereichs von 250 m, realisiert wird. In mindestens einer Ausführungsform kann/können der/die RADAR-Sensor(en) 1460 dabei helfen, zwischen stationären und sich bewegenden Objekten zu unterscheiden, und kann/können vom ADAS-System 1438 zur Notbremsunterstützung und zur Vorwärtskollisionswarnung verwendet werden. In mindestens einer Ausführungsform kann (können) der (die) Sensor(en) 1460, der (die) in einem RADAR-System mit großer Reichweite enthalten ist (sind), ohne Einschränkung ein monostatisches multimodales RADAR mit mehreren (z.B. sechs oder mehr) festen RADAR-Antennen und einer Hochgeschwindigkeits-CAN- und FlexRay-Schnittstelle aufweisen. In mindestens einer Ausführungsform mit sechs Antennen können vier Antennen in der Mitte ein fokussiertes Strahlenmuster erzeugen, das dazu dient, die Umgebung des Fahrzeugs bei höheren Geschwindigkeiten mit minimalen Störungen durch den Verkehr auf den angrenzenden Fahrspuren zu erfassen. In mindestens einer Ausführungsform können die beiden anderen Antennen das Sichtfeld erweitern, so dass Fahrzeuge, die in die Fahrspur des Fahrzeugs 1400 einfahren oder diese verlassen, schnell erfasst werden können.
In mindestens einer Ausführungsform können RADAR-Systeme mittlerer Reichweite beispielsweise eine Reichweite von bis zu 160 m (vorn) oder 90 m (hinten) und ein Sichtfeld von bis zu 42 Grad (vorn) oder 150 Grad (hinten) aufweisen. In mindestens einer Ausführungsform können Kurzstrecken-RADAR-Systeme ohne Einschränkung eine beliebige Anzahl von RADAR-Sensoren 1460 aufweisen, die an beiden Enden des hinteren Stoßfängers installiert sein können. In mindestens einer Ausführungsform kann ein RADAR-Sensorsystem, wenn es an beiden Enden des hinteren Stoßfängers installiert ist, zwei Strahlen erzeugen, die den toten Winkel im hinteren Bereich und neben dem Fahrzeug ständig überwachen. In mindestens einer Ausführungsform können RADAR-Systeme mit kurzer Reichweite im ADAS-System 1438 zur Erkennung des toten Winkels und/oder zur Unterstützung beim Spurwechsel verwendet werden.
In mindestens einer Ausführungsform kann das Fahrzeug 1400 darüber hinaus Ultraschallsensor(en) 1462 aufweisen. In mindestens einer Ausführungsform kann (können) der (die) Ultraschallsensor(en) 1462, der (die) an der Vorderseite, an der Rückseite und/oder an den Seiten des Fahrzeugs 1400 angeordnet sein kann (können), zur Einparkhilfe und/oder zur Erstellung und Aktualisierung eines Belegungsrasters verwendet werden. In mindestens einer Ausführungsform kann eine Vielzahl von Ultraschallsensoren 1462 verwendet werden, und unterschiedliche Ultraschallsensoren 1462 können für unterschiedliche Erfassungsbereiche (z.B. 2,5 m, 4 m) verwendet werden. In mindestens einer Ausführungsform kann/können der/die Ultraschallsensor(en) 1462 bei funktionalen Sicherheitsstufen von ASIL B arbeiten.
In mindestens einer Ausführungsform kann das Fahrzeug 1400 LIDAR-Sensor(en) 1464 aufweisen. Der/die LIDAR-Sensor(en) 1464 kann/können zur Objekt- und Fußgängererkennung, Notbremsung, Kollisionsvermeidung und/oder anderen Funktionen verwendet werden. In mindestens einer Ausführungsform kann/können der/die LIDAR-Sensor(en) 1464 die funktionale Sicherheitsstufe ASIL B aufweisen. In mindestens einer Ausführungsform kann das Fahrzeug 1400 mehrere LIDAR-Sensoren 1464 (z.B. zwei, vier, sechs usw.) aufweisen, die Ethernet verwenden können (z.B. um Daten an einen Gigabit-Ethernet-Switch zu liefern).
In mindestens einer Ausführungsform kann/können der/die LIDAR-Sensor(en) 1464 in der Lage sein, eine Liste von Objekten und deren Entfernungen für ein 360-Grad-Sichtfeld zu liefern. In mindestens einer Ausführungsform kann/können der/die handelsübliche(n) LIDAR-Sensor(en) 1464 eine angezeigte Reichweite von etwa 100 m haben, mit einer Genauigkeit von 2 cm bis 3 cm und mit Unterstützung für eine 100-Mbps-Ethernet-Verbindung, zum Beispiel. In mindestens einer Ausführungsform können ein oder mehrere nicht vorstehende LIDAR-Sensoren 1464 verwendet werden. Bei einer solchen Ausführungsform kann/können der/die LIDAR-Sensor(en) 1464 als eine kleine Einrichtung implementiert sein, die in die Front, das Heck, die Seiten und/oder die Ecken des Fahrzeugs 1400 eingebettet sein kann. In mindestens einer Ausführungsform kann/können der/die LIDAR-Sensor(en) 1464 in einer solchen Ausführungsform ein horizontales Sichtfeld von bis zu 120 Grad und ein vertikales Sichtfeld von bis zu 35 Grad mit einer Reichweite von 200 m selbst für Objekte mit geringem Reflexionsvermögen bieten. In mindestens einer Ausführungsform kann/können der/die frontmontierte(n) LIDAR-Sensor(en) 1464 für ein horizontales Sichtfeld zwischen 45 Grad und 135 Grad ausgestaltet sein.
In mindestens einer Ausführungsform können auch LIDAR-Technologien, wie beispielsweise 3D Flash LIDAR, verwendet werden. 3D Flash LIDAR verwendet einen Blitz eines Lasers als Sendequelle, um die Umgebung des Fahrzeugs 1400 bis zu einer Entfernung von etwa 200 m zu beleuchten. In mindestens einer Ausführungsform weist eine Flash-LIDAR-Einheit ohne Einschränkung einen Rezeptor auf, der die Laufzeit des Laserpulses und das reflektierte Licht auf jedem Pixel aufzeichnet, was wiederum der Entfernung des Fahrzeugs 1400 zu Objekten entspricht. In mindestens einer Ausführungsform kann es der Flash-LIDAR ermöglichen, mit jedem Laserblitz hochgenaue und verzerrungsfreie Bilder der Umgebung zu erzeugen. In mindestens einer Ausführungsform können vier Flash-LIDAR-Sensoren eingesetzt werden, einer auf jeder Seite des Fahrzeugs 1400. In mindestens einer Ausführungsform weisen 3D-Blitz-LIDAR-Systeme ohne Einschränkung eine Festkörper-3D-Star-Array-LIDAR-Kamera auf, die außer einem Gebläse keine beweglichen Teile aufweist (z.B. eine nicht scannende LIDAR-Einrichtung). In mindestens einer Ausführungsform kann die Flash-LIDAR-Einrichtung einen 5-Nanosekunden-Laserimpuls der Klasse I (augensicher) pro Bild verwenden und das reflektierte Laserlicht in Form von 3D-Entfernungspunktwolken und koregistrierten Intensitätsdaten erfassen.
In mindestens einer Ausführungsform kann das Fahrzeug darüber hinaus einen oder mehrere IMU-Sensoren 1466 aufweisen. In mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 1466 in der Mitte der Hinterachse des Fahrzeugs 1400 angeordnet sein. In mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 1466 beispielsweise und ohne Einschränkung einen oder mehrere Beschleunigungsmesser, Magnetometer, Gyroskop(e), Magnetkompass(e) und/oder andere Sensortypen aufweisen. In mindestens einer Ausführungsform, wie beispielsweise bei sechsachsigen Anwendungen, kann/können der/die IMU-Sensor(en) 1466 ohne Einschränkung Beschleunigungsmesser und Gyroskope aufweisen. In mindestens einer Ausführungsform, wie beispielsweise bei neunachsigen Anwendungen, kann/können der/die IMU-Sensor(en) 1466 ohne Einschränkung Beschleunigungsmesser, Gyroskope und Magnetometer aufweisen.
In mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 1466 als ein miniaturisiertes, hochleistungsfähiges GPS-gestütztes Trägheitsnavigationssystem („GPS/INS“) implementiert sein, das mikroelektromechanische Systeme („MEMS“) Trägheitssensoren, einen hochempfindlichen GPS-Empfänger und fortschrittliche Kalman-Filteralgorithmen kombiniert, um Schätzungen von Position, Geschwindigkeit und Lage zu liefern. In mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 1466 das Fahrzeug 1400 in die Lage versetzen, den Kurs zu schätzen, ohne dass Eingaben von einem Magnetsensor erforderlich sind, indem Änderungen der Geschwindigkeit vom GPS direkt mit dem/den IMU-Sensor(en) 1466 beobachtet und korreliert werden. In mindestens einer Ausführungsform können IMU-Sensor(en) 1466 und GNSS-Sensor(en) 1458 in einer einzigen integrierten Einheit kombiniert sein.
In mindestens einer Ausführungsform kann das Fahrzeug 1400 ein oder mehrere Mikrofone 1496 aufweisen, die im und/oder um das Fahrzeug 1400 herum angeordnet sind. In mindestens einer Ausführungsform kann (können) das (die) Mikrofon(e) 1496 u.a. zur Erkennung und Identifizierung von Einsatzfahrzeugen verwendet werden.
In mindestens einer Ausführungsform kann das Fahrzeug 1400 darüber hinaus eine beliebige Anzahl von Kameratypen aufweisen, einschließlich Stereokamera(s) 1468, Weitwinkelkamera(s) 1470, Infrarotkamera(s) 1472, Umgebungskamera(s) 1474, Weitbereichskamera(s) 1498, Mittelbereichskamera(s) 1476 und/oder anderer Kameratypen. In mindestens einer Ausführungsform können Kameras verwendet werden, um Bilddaten rund um den gesamten Umfang des Fahrzeugs 1400 zu erfassen. In mindestens einer Ausführungsform hängen die Typen der verwendeten Kameras vom Fahrzeug 1400 ab. In mindestens einer Ausführungsform kann eine beliebige Kombination von Kameratypen verwendet werden, um die erforderliche Abdeckung um das Fahrzeug 1400 herum zu gewährleisten. In mindestens einer Ausführungsform kann die Anzahl der Kameras je nach Ausführungsform unterschiedlich sein. In mindestens einer Ausführungsform kann das Fahrzeug 1400 beispielsweise sechs, sieben, zehn, zwölf oder eine andere Anzahl von Kameras aufweisen. In mindestens einer Ausführungsform können die Kameras zum Beispiel und ohne Einschränkung Gigabit Multimedia Serial Link („GMSL“) und/oder Gigabit Ethernet unterstützen. In mindestens einer Ausführungsform wird jede der Kameras zuvor hierin mit Bezug auf 14A und 14B näher beschrieben.
In mindestens einer Ausführungsform kann das Fahrzeug 1400 darüber hinaus einen oder mehrere Schwingungssensoren 1442 aufweisen. In mindestens einer Ausführungsform kann (können) der (die) Schwingungssensor(en) 1442 Schwingungen von Komponenten des Fahrzeugs 1400, wie beispielsweise der Achse(n), messen. Zum Beispiel können In mindestens einer Ausführungsform Änderungen der Schwingungen eine Änderung der Straßenoberfläche anzeigen. In mindestens einer Ausführungsform, wenn zwei oder mehr Schwingungssensoren 1442 verwendet werden, können Unterschiede zwischen den Schwingungen verwendet werden, um die Reibung oder den Schlupf der Straßenoberfläche zu bestimmen (z.B. wenn der Unterschied in den Schwingungen zwischen einer angetriebenen Achse und einer frei drehenden Achse besteht).
In mindestens einer Ausführungsform kann das Fahrzeug 1400 ein ADAS-System 1438 aufweisen. Das ADAS-System 1438 kann bei einigen Beispielen ohne Einschränkung ein SoC aufweisen. In mindestens einer Ausführungsform kann das ADAS-System 1438 ohne Einschränkung eine beliebige Anzahl und Kombination eines autonomen/adaptiven/automatischen Geschwindigkeitsregelsystems („ACC“), eines kooperativen adaptiven Geschwindigkeitsregelsystems („CACC“), eines Vorwärtscrashwarnsystems („FCW“), eines automatischen Notbremssystems („AEB“) aufweisen, ein System zur Warnung vor dem Verlassen der Fahrspur („LDW“), ein Spurhalteassistent („LKA“), ein System zur Warnung vor dem toten Winkel („BSW‟), ein System zur Warnung vor rückwärtigem Querverkehr („RCTW‟), ein System zur Kollisionswarnung („CW“), ein System zur Zentrierung der Fahrspur („LC“) und/oder andere Systeme, Merkmale und/oder Funktionen.
In mindestens einer Ausführungsform kann das ACC-System RADAR-Sensor(en) 1460, LIDAR-Sensor(en) 1464 und/oder eine beliebige Anzahl von Kameras verwenden. In mindestens einer Ausführungsform kann das ACC-System ein ACC-System in Längsrichtung und/oder ein ACC-System in Querrichtung aufweisen. In mindestens einer Ausführungsform überwacht und steuert das ACC-System in Längsrichtung den Abstand zum unmittelbar vor dem Fahrzeug 1400 befindlichen Fahrzeug und passt die Geschwindigkeit des Fahrzeugs 1400 automatisch an, um einen sicheren Abstand zu vorausfahrenden Fahrzeugen einzuhalten. In mindestens einer Ausführungsform übernimmt das seitliche ACC-System die Abstandshaltung und rät dem Fahrzeug 1400, bei Bedarf die Fahrspur zu wechseln. In mindestens einer Ausführungsform ist das seitliche ACC-System mit anderen ADAS-Anwendungen wie LC und CW verbunden.
In mindestens einer Ausführungsform verwendet das CACC-System Informationen von anderen Fahrzeugen, die über die Netzwerkschnittstelle 1424 und/oder die Funkantenne(n) 1426 von anderen Fahrzeugen über eine drahtlose Verbindung oder indirekt über eine Netzwerkverbindung (z.B. über das Internet) empfangen werden können. In mindestens einer Ausführungsform können direkte Verbindungen durch eine Fahrzeug-zu-Fahrzeug-Kommunikationsverbindung („V2V“) bereitgestellt werden, während indirekte Verbindungen durch eine Infrastruktur-zu-Fahrzeug-Kommunikationsverbindung („I2V“) bereitgestellt werden können. Im Allgemeinen liefert das V2V-Kommunikationskonzept Informationen über unmittelbar vorausfahrende Fahrzeuge (z.B. Fahrzeuge, die sich unmittelbar vor und auf derselben Spur wie Fahrzeug 1400 befinden), während das 12V-Kommunikationskonzept Informationen über den weiter vorausfahrenden Verkehr liefert. In mindestens einer Ausführungsform kann das CACC-System entweder eine oder beide 12V- und V2V-Informationsquellen aufweisen. In mindestens einer Ausführungsform kann das CACC-System angesichts der Informationen über vorausfahrende Fahrzeuge vor Fahrzeug 1400 zuverlässiger sein und es hat das Potenzial, den Verkehrsfluss zu verbessern und Staus auf der Straße zu reduzieren.
In mindestens einer Ausführungsform ist das FCW-System so konzipiert, dass es den Fahrer vor einer Gefahr warnt, so dass er korrigierend eingreifen kann. In mindestens einer Ausführungsform verwendet das FCW-System eine nach vorne gerichtete Kamera und/oder RADAR-Sensor(en) 1460, die mit einem dedizierten Prozessor, DSP, FPGA und/oder ASIC gekoppelt sind, der elektrisch mit der Rückmeldung an den Fahrer gekoppelt ist, z.B. mit einer Anzeige, einem Lautsprecher und/oder einer vibrierenden Komponente. In mindestens einer Ausführungsform kann das FCW-System eine Warnung bereitstellen, z.B. in Form eines Tons, einer visuellen Warnung, einer Vibration und/oder eines schnellen Bremsimpulses.
In mindestens einer Ausführungsform erkennt das AEB-System eine drohende Vorwärtskollision mit einem anderen Fahrzeug oder einem anderen Objekt und kann automatisch die Bremsen betätigen, wenn der Fahrer nicht innerhalb eines bestimmten Zeit- oder Entfernungsparameters korrigierend eingreift. In mindestens einer Ausführungsform kann das AEB-System (eine) nach vorne gerichtete Kamera(s) und/oder RADAR-Sensor(en) 1460 verwenden, die mit einem speziellen Prozessor, DSP, FPGA und/oder ASIC gekoppelt sind. In mindestens einer Ausführungsform warnt das AEB-System, wenn es eine Gefahr erkennt, in der Regel zunächst den Fahrer, damit er korrigierende Maßnahmen ergreift, um eine Kollision zu vermeiden, und wenn der Fahrer keine korrigierenden Maßnahmen ergreift, kann das AEB-System automatisch die Bremsen betätigen, um die Auswirkungen der vorhergesagten Kollision zu verhindern oder zumindest abzumildern. In mindestens einer Ausführungsform kann das AEB-System Techniken wie eine dynamische Bremsunterstützung und/oder eine Crash-Imminent-Bremsung bzw. Bremsung bei bevorstehendem Zusammenstoß aufweisen.
In mindestens einer Ausführungsform bietet das LDW-System optische, akustische und/oder taktile Warnungen, wie beispielsweise Lenkrad- oder Sitzvibrationen, um den Fahrer zu warnen, wenn das Fahrzeug 1400 die Fahrbahnmarkierungen überquert. In mindestens einer Ausführungsform wird das LDW-System nicht aktiviert, wenn der Fahrer ein absichtliches Verlassen der Fahrspur anzeigt, indem er einen Blinker betätigt. In mindestens einer Ausführungsform kann das LDW-System nach vorne gerichtete Kameras verwenden, die mit einem speziellen Prozessor, DSP, FPGA und/oder ASIC gekoppelt sind, der elektrisch mit der Rückmeldung an den Fahrer gekoppelt ist, z.B. mit einer Anzeige, einem Lautsprecher und/oder einer vibrierenden Komponente. In mindestens einer Ausführungsform ist das LKA-System eine Variante des LDW-Systems. Das LKA-System sorgt für einen Lenkeingriff oder ein Bremsen, um das Fahrzeug 1400 zu korrigieren, wenn das Fahrzeug 1400 beginnt, die Fahrspur zu verlassen.
In mindestens einer Ausführungsform erkennt und warnt das BSW-System den Fahrer vor Fahrzeugen, die sich im toten Winkel des Fahrzeugs befinden. In mindestens einer Ausführungsform kann das BSW-System eine optische, akustische und/oder taktile Warnung ausgeben, um darauf hinzuweisen, dass das Zusammenführen oder Wechseln der Fahrspur unsicher ist. In mindestens einer Ausführungsform kann das BSW-System eine zusätzliche Warnung ausgeben, wenn der Fahrer einen Blinker betätigt. In mindestens einer Ausführungsform kann das BSW-System (eine) nach hinten gerichtete Kamera(s) und/oder (einen) RADAR-Sensor(s) 1460 verwenden, der/die mit einem speziellen Prozessor, DSP, FPGA und/oder ASIC gekoppelt ist/sind, der/die elektrisch mit dem Fahrerfeedback gekoppelt ist/sind, wie beispielsweise eine Anzeige, ein Lautsprecher und/oder eine vibrierende Komponente.
In mindestens einer Ausführungsform kann das RCTW-System eine visuelle, akustische und/oder taktile Benachrichtigung liefern, wenn ein Objekt außerhalb des Bereichs der Rückfahrkamera erkannt wird, wenn das Fahrzeug 1400 rückwärtsfährt. In mindestens einer Ausführungsform weist das RCTW-System ein AEB-System auf, um sicherzustellen, dass die Fahrzeugbremsen betätigt werden, um einen Unfall zu vermeiden. In mindestens einer Ausführungsform kann das RCTW-System einen oder mehrere nach hinten gerichtete(n) RADAR-Sensor(en) 1460 verwenden, der/die mit einem dedizierten Prozessor, DSP, FPGA und/oder ASIC gekoppelt ist/sind, der/die elektrisch mit einer Fahrerrückkopplung gekoppelt ist/sind, wie beispielsweise eine Anzeige, ein Lautsprecher und/oder eine vibrierende Komponente.
In mindestens einer Ausführungsform können herkömmliche ADAS-Systeme zu falsch-positiven Ergebnissen neigen, die für den Fahrer ärgerlich und ablenkend sein können, aber typischerweise nicht katastrophal sind, weil herkömmliche ADAS-Systeme den Fahrer warnen und ihm die Möglichkeit geben, zu entscheiden, ob eine Sicherheitsbedingung wirklich vorliegt und entsprechend zu handeln. In mindestens einer Ausführungsform entscheidet das Fahrzeug 1400 bei widersprüchlichen Ergebnissen selbst, ob das Ergebnis eines Primärrechners oder eines Sekundärrechners (z.B. der ersten Steuerung 1436 oder der zweiten Steuerung 1436) beachtet werden soll. In mindestens einer Ausführungsform kann das ADAS-System 1438 beispielsweise ein Backup- und/oder Sekundärcomputer sein, der Wahrnehmungsinformationen an ein Rationalitätsmodul des Backup-Computers liefert. In mindestens einer Ausführungsform kann ein Rationalitätsmonitor des Backup-Rechners eine redundante, diverse Software auf Hardwarekomponenten ausführen, um Fehler bei der Wahrnehmung und bei dynamischen Fahraufgaben zu erkennen. In mindestens einer Ausführungsform können die Ausgaben des ADAS-Systems 1438 an eine übergeordnete MCU weitergeleitet werden. In mindestens einer Ausführungsform bestimmt die überwachende MCU bei Konflikten zwischen den Ausgaben des Primärrechners und des Sekundärrechners, wie der Konflikt beigelegt werden kann, um einen sicheren Betrieb zu gewährleisten.
In mindestens einer Ausführungsform kann der Primärcomputer so ausgestaltet sein, dass er der übergeordneten MCU einen Vertrauenswert liefert, der das Vertrauen des Primärcomputers in das gewählte Ergebnis angibt. In mindestens einer Ausführungsform kann die überwachende MCU der Anweisung des Primärcomputers folgen, wenn der Vertrauenswert einen Schwellenwert überschreitet, unabhängig davon, ob der Sekundärcomputer ein widersprüchliches oder inkonsistentes Ergebnis liefert. In mindestens einer Ausführungsform, bei der der Vertrauenswert den Schwellenwert nicht erreicht und der primäre und der sekundäre Computer unterschiedliche Ergebnisse (z.B. einen Konflikt) anzeigen, kann die überwachende MCU zwischen den Computern vermitteln, um das geeignete Ergebnis zu bestimmen.
In mindestens einer Ausführungsform kann die überwachende MCU so ausgestaltet sein, dass sie ein neuronales Netzwerk bzw. neuronale Netzwerke ausführt, das bzw. die trainiert und so ausgestaltet ist bzw. sind, dass es bzw. sie zumindest teilweise auf der Grundlage der Ausgaben des Primärcomputers und des Sekundärcomputers die Bedingungen bestimmt bzw. bestimmen, unter denen der Sekundärcomputer Fehlalarme auslöst. In mindestens einer Ausführungsform kann (können) das (die) neuronale(n) Netz(e) in der überwachenden MCU lernen, wann der Ausgabe des Sekundärcomputers vertraut werden kann und wann nicht. Zum Beispiel kann In mindestens einer Ausführungsform, wenn der sekundäre Computer ein RADAR-basiertes FCW-System ist, ein neuronales Netzwerk in der überwachenden MCU lernen, wenn das FCW-System metallische Objekte identifiziert, die in Wirklichkeit keine Gefahren sind, wie beispielsweise ein Abflussgitter oder ein Schachtdeckel, der einen Alarm auslöst. In mindestens einer Ausführungsform, wenn der Sekundärcomputer ein kamerabasiertes LDW-System ist, kann ein neuronales Netzwerk in der überwachenden MCU lernen, das LDW-System außer Kraft zu setzen, wenn Radfahrer oder Fußgänger vorhanden sind und ein Verlassen der Fahrspur tatsächlich das sicherste Manöver ist. In mindestens einer Ausführungsform kann die überwachende MCU einen DLA oder eine GPU aufweisen, die für die Ausführung von neuronalen Netzen mit zugehörigem Speicher geeignet sind. In mindestens einer Ausführungsform kann die überwachende MCU eine Komponente des/der SoC(s) 1404 umfassen und/oder in einer solchen enthalten sein.
In mindestens einer Ausführungsform kann das ADAS-System 1438 einen sekundären Computer aufweisen, der die ADAS-Funktionalität unter Verwendung herkömmlicher Regeln der Computer Vision ausführt. In mindestens einer Ausführungsform kann der sekundäre Computer klassische Computer-Vision-Regeln (wenn-dann) verwenden, und das Vorhandensein eines neuronalen Netzes (von neuronalen Netzen) in der übergeordneten MCU kann die Zuverlässigkeit, Sicherheit und Leistung verbessern. In mindestens einer Ausführungsform wird das Gesamtsystem durch die unterschiedliche Implementierung und die absichtliche Nichtidentität fehlertoleranter, insbesondere gegenüber Fehlern, die durch Softwarefunktionen (oder Software-Hardware-Schnittstellen) verursacht werden. Zum Beispiel, In mindestens einer Ausführungsform, wenn es einen Software-Bug oder Fehler in der Software gibt, die auf dem primären Computer läuft, und wenn ein nicht-identischer Software-Code, der auf dem sekundären Computer läuft, dasselbe Gesamtergebnis liefert, dann kann die überwachende MCU ein größeres Vertrauen haben, dass das Gesamtergebnis korrekt ist und der Bug in der Software oder Hardware auf dem primären Computer keinen wesentlichen Fehler verursacht.
In mindestens einer Ausführungsform kann die Ausgabe des ADAS-Systems 1438 in den Wahrnehmungsblock des Primärrechners und/oder den Block für dynamische Fahraufgaben des Primärrechners eingespeist werden. Wenn beispielsweise In mindestens einer Ausführungsform das ADAS-System 1438 eine Vorwärtscrash-Warnung aufgrund eines unmittelbar vorausliegenden Objekts anzeigt, kann der Wahrnehmungsblock diese Information bei der Identifizierung von Objekten verwenden. In mindestens einer Ausführungsform kann der sekundäre Computer über ein eigenes neuronales Netzwerk verfügen, das trainiert ist und so das Risiko von Fehlalarmen reduziert, wie es hierin beschrieben ist.
In mindestens einer Ausführungsform kann das Fahrzeug 1400 darüber hinaus ein Infotainment-SoC 1430 aufweisen (z.B. ein bordeigenes Infotainment-System (IVI)). Obwohl es als SoC dargestellt und beschrieben ist, kann das Infotainment-System 1430 In mindestens einer Ausführungsform kein SoC sein und kann ohne Einschränkung zwei oder mehr diskrete Komponenten aufweisen. In mindestens einer Ausführungsform kann das Infotainment-SoC 1430 ohne Einschränkung eine Kombination aus Hardware und Software aufweisen, die verwendet werden kann, um Audio (z.B. Musik, einen persönlichen digitalen Assistenten, Navigationsanweisungen, Nachrichten, Radio usw.), Video (z.B. TV, Filme, Streaming usw.), Telefon (z.B., (z.B. Freisprecheinrichtung), Netzwerkkonnektivität (z.B. LTE, WiFi usw.) und/oder Informationsdienste (z.B. Navigationssysteme, Einparkhilfe hinten, ein Radiodatensystem, fahrzeugbezogene Informationen wie Kraftstoffstand, zurückgelegte Gesamtstrecke, Bremskraftstoffstand, Ölstand, Tür öffnen/schließen, Luftfilterinformationen usw.) für das Fahrzeug 1400 bereitzustellen. Das Infotainment-SoC 1430 kann beispielsweise Radios, Plattenspieler, Navigationssysteme, Videoplayer, eine USB- und Bluetooth-Konnektivität, Carputer, In-Car-Entertainment, WiFi, Audiobedienelemente am Lenkrad, eine Freisprecheinrichtung, ein Heads-up-Display („HUD“), eine HMI-Anzeige 1434, eine Telematikeinrichtung, ein Bedienfeld (z.B. zur Steuerung und/oder Interaktion mit verschiedenen Komponenten, Funktionen und/oder Systemen) und/oder andere Komponenten aufweisen. In mindestens einer Ausführungsform kann das Infotainment-SoC 1430 darüber hinaus verwendet werden, um dem/den Benutzer(n) des Fahrzeugs Informationen (z.B. visuell und/oder akustisch) bereitzustellen, wie beispielsweise Informationen vom ADAS-System 1438, Informationen zum autonomen Fahren, wie beispielsweise geplante Fahrzeugmanöver, Trajektorien, Umgebungsinformationen (z.B. Kreuzungsinformationen, Fahrzeuginformationen, Straßeninformationen, usw.), und/oder andere Informationen.
In mindestens einer Ausführungsform kann das Infotainment-SoC 1430 eine beliebige Menge und Art von GPU-Funktionalität aufweisen. In mindestens einer Ausführungsform kann das Infotainment-SoC 1430 über den Bus 1402 (z.B. CAN-Bus, Ethernet, etc.) mit anderen Einrichtungen, Systemen und/oder Komponenten des Fahrzeugs 1400 kommunizieren. In mindestens einer Ausführungsform kann das Infotainment-SoC 1430 mit einer Überwachungs-MCU gekoppelt sein, so dass die GPU des Infotainment-Systems einige Selbstfahrfunktionen ausführen kann, falls die primäre(n) Steuerung(en) 1436 (z.B. Primär- und/oder Backup-Computer des Fahrzeugs 1400) ausfallen. In mindestens einer Ausführungsform kann das Infotainment-SoC 1430 das Fahrzeug 1400 in einen Chauffeur-zu-sicherem-Halt-Modus versetzen, wie es hierin beschrieben ist.
In mindestens einer Ausführungsform kann das Fahrzeug 1400 darüber hinaus ein Kombiinstrument 1432 aufweisen (z.B. ein digitales Armaturenbrett, ein elektronisches Kombiinstrument, eine digitale Instrumententafel usw.). In mindestens einer Ausführungsform kann das Kombiinstrument 1432 ohne Einschränkung eine Steuerung und/oder einen Supercomputer (z.B. eine diskrete Steuerung oder einen Supercomputer) aufweisen. In mindestens einer Ausführungsform kann das Kombiinstrument 1432 ohne Einschränkung eine beliebige Anzahl und Kombination von Instrumenten aufweisen, wie beispielsweise Tachometer, Kraftstoffstand, Öldruck, Drehzahlmesser, Kilometerzähler, Blinker, Schaltstellungsanzeige, Sicherheitsgurtwarnleuchte(n), Parkbremswarnleuchte(n), Motorstörungsleuchte(n), Informationen über zusätzliche Rückhaltesysteme (z.B. Airbags), Beleuchtungssteuerungen, Sicherheitssystemsteuerungen, Navigationsinformationen usw. Bei einigen Beispielen können die Informationen auf dem Infotainment-SoC 1430 und dem Kombiinstrument 1432 angezeigt und/oder gemeinsam genutzt werden. In mindestens einer Ausführungsform kann das Kombiinstrument 1432 einen Teil des Infotainment-SoC 1430 aufweisen, oder umgekehrt.
14D ist ein Diagramm eines Systems 1476 für die Kommunikation zwischen dem/den Cloud-basierten Server(n) und dem autonomen Fahrzeug 1400 aus 14A, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das System 1476 ohne Einschränkung den/die Server 1478, das/die Netzwerk(e) 1490 und eine beliebige Anzahl und Art von Fahrzeugen, einschließlich des Fahrzeugs 1400, aufweisen. Der/die Server 1478 kann/können ohne Einschränkung eine Vielzahl von GPUs 1484(A)-1484(H) (hierin kollektiv als GPUs 1484 bezeichnet), PCIe-Switches 1482(A)-1482(H) (hierin kollektiv als PCIe-Switches 1482 bezeichnet), und/oder CPUs 1480(A)-1480(B) (hierin kollektiv als CPUs 1480 bezeichnet) aufweisen. GPUs 1484, CPUs 1480 und PCIe-Switches 1482 können über Hochgeschwindigkeitsverbindungen miteinander verbunden sein, wie beispielsweise und ohne Einschränkung über die von NVIDIA entwickelten NVLink-Schnittstellen 1488 und/oder PCIe-Verbindungen 1486. In mindestens einer Ausführungsform sind die GPUs 1484 über ein NVLink- und/oder NVSwitch-SoC und die GPUs 1484 und PCIe-Switches 1482 über PCIe-Verbindungen verbunden. In mindestens einer Ausführungsform sind zwar acht GPUs 1484, zwei CPUs 1480 und vier PCIe-Switches 1482 dargestellt, dies ist jedoch nicht als Einschränkung zu verstehen. In mindestens einer Ausführungsform kann jeder der Server 1478 ohne Einschränkung eine beliebige Anzahl von GPUs 1484, CPUs 1480 und/oder PCIe-Switches 1482 in beliebiger Kombination aufweisen. In mindestens einer Ausführungsform kann/können der/die Server 1478 beispielsweise jeweils acht, sechzehn, zweiunddreißig und/oder mehr GPUs 1484 aufweisen.
In mindestens einer Ausführungsform kann (können) der (die) Server 1478 über das (die) Netzwerk(e) 1490 und von Fahrzeugen Bilddaten empfangen, die für Bilder repräsentativ sind, die unerwartete oder veränderte Straßenzustände zeigen, wie beispielsweise kürzlich begonnene Straßenarbeiten. In mindestens einer Ausführungsform kann/können der/die Server 1478 über das/die Netzwerk(e) 1490 und an Fahrzeuge neuronale Netzwerke 1492, aktualisierte neuronale Netzwerke 1492 und/oder Karteninformationen 1494 übertragen, die ohne Einschränkung Informationen über den Verkehr und die Straßenbedingungen aufweisen. In mindestens einer Ausführungsform können die Aktualisierungen der Karteninformationen 1494 ohne Einschränkung Aktualisierungen für die HD-Karte 1422 aufweisen, z.B. Informationen zu Baustellen, Schlaglöchern, Umleitungen, Überschwemmungen und/oder anderen Hindernissen. In mindestens einer Ausführungsform können neuronale Netzwerke 1492, aktualisierte neuronale Netzwerke 1492 und/oder Karteninformationen 1494 aus neuem Training und/oder Erfahrungen resultieren, die in Daten repräsentiert sind, die von einer beliebigen Anzahl von Fahrzeugen in der Umgebung empfangen wurden, und/oder zumindest teilweise auf einem Training basieren, das in einem Rechenzentrum durchgeführt wurde (z.B. unter Verwendung von Server(n) 1478 und/oder anderen Servern).
In mindestens einer Ausführungsform kann/können der/die Server 1478 verwendet werden, um Modelle zum maschinellen Lernen (z.B. neuronale Netze) zumindest teilweise auf der Grundlage von Trainingsdaten zu trainieren. In mindestens einer Ausführungsform können die Trainingsdaten von Fahrzeugen und/oder in einer Simulation (z.B. unter Verwendung einer Spiel-Engine) erzeugt werden. In mindestens einer Ausführungsform wird eine beliebige Menge von Trainingsdaten markiert (z.B. wenn das zugehörige neuronale Netzwerk vom überwachten Lernen profitiert) und/oder einer anderen Vorverarbeitung unterzogen. In mindestens einer Ausführungsform wird eine beliebige Menge von Trainingsdaten nicht markiert und/oder vorverarbeitet (z.B. wenn das zugehörige neuronale Netzwerk kein überwachtes Lernen benötigt). In mindestens einer Ausführungsform können, sobald Modelle zum maschinellen Lernen trainiert sind, Modelle zum maschinellen Lernen von Fahrzeugen verwendet werden (z.B. Übertragung an Fahrzeuge über Netzwerk(e) 1490, und/oder Modelle zum maschinellen Lernen können von Server(n) 1478 zur Fernüberwachung von Fahrzeugen verwendet werden.
In mindestens einer Ausführungsform kann (können) der (die) Server 1478 Daten von Fahrzeugen empfangen und Daten auf aktuelle neuronale Echtzeit-Netzwerke für intelligentes Inferencing in Echtzeit anwenden. In mindestens einer Ausführungsform kann/können der/die Server 1478 Deep-Learning-Supercomputer und/oder dedizierte KI-Computer aufweisen, die von GPU(s) 1484 angetrieben werden, wie beispielsweise die von NVIDIA entwickelten DGX- und DGX-Station-Engines. In mindestens einer Ausführungsform kann/können der/die Server 1478 jedoch eine Deep-Learning-Infrastruktur aufweisen, die CPU-betriebene Rechenzentren verwendet.
In mindestens einer Ausführungsform kann die Deep-Learning-Infrastruktur von Server(n) 1478 zu schnellem Inferencing in Echtzeit fähig sein und diese Fähigkeit nutzen, um den Zustand von Prozessoren, Software und/oder zugehöriger Hardware im Fahrzeug 1400 zu bewerten und zu überprüfen. In mindestens einer Ausführungsform kann die Deep-Learning-Infrastruktur beispielsweise periodische Aktualisierungen vom Fahrzeug 1400 erhalten, wie etwa eine Bildsequenz und/oder Objekte, die das Fahrzeug 1400 in dieser Bildsequenz lokalisiert hat (z.B. über Computer Vision und/oder andere maschinelle Objektklassifizierungstechniken). In mindestens einer Ausführungsform kann die Deep-Learning-Infrastruktur ihr eigenes neuronales Netzwerk laufen lassen, um Objekte zu identifizieren und sie mit den vom Fahrzeug 1400 identifizierten Objekten zu vergleichen, und wenn die Ergebnisse nicht übereinstimmen und die Deep-Learning-Infrastruktur zu dem Schluss kommt, dass die KI im Fahrzeug 1400 eine Fehlfunktion aufweist, kann/können der/die Server 1478 ein Signal an das Fahrzeug 1400 senden, das einen ausfallsicheren Computer des Fahrzeugs 1400 anweist, die Steuerung zu übernehmen, die Fahrgäste zu benachrichtigen und ein sicheres Parkmanöver durchzuführen.
In mindestens einer Ausführungsform kann/können der/die Server 1478 GPU(s) 1484 und einen oder mehrere programmierbare Inferenzbeschleuniger (z.B. NVIDIAs TensorRT 3) aufweisen. In mindestens einer Ausführungsform kann die Kombination von GPU-gesteuerten Servern und Inferenzbeschleunigung eine Reaktionsfähigkeit in Echtzeit ermöglichen. In mindestens einer Ausführungsform, z.B. wenn die Leistung weniger kritisch ist, können für das Inferencing auch Server mit CPUs, FPGAs und anderen Prozessoren verwendet werden. In mindestens einer Ausführungsform wird (werden) die Hardwarestruktur(en) 1315 zur Ausführung einer oder mehrerer Ausführungsformen verwendet. Einzelheiten über die Hardwarestruktur(en) 1315 werden in Verbindung mit den 13A und/oder 13B beschrieben.
COMPUTERSYSTEME
15 ist ein Blockdiagramm, das ein beispielhaftes Computersystem veranschaulicht, das ein System mit miteinander verbundenen Einrichtungen und Komponenten, ein System-on-a-Chip (SOC) oder eine Kombination davon 1500 sein kann, das gemäß mindestens einer Ausführungsform einen Prozessor aufweist, der Ausführungseinheiten zur Ausführung eines Befehls enthält. In mindestens einer Ausführungsform kann das Computersystem 1500 ohne Einschränkung eine Komponente, wie beispielsweise einen Prozessor 1502, aufweisen, um Ausführungseinheiten einschließlich Logik zur Durchführung von Algorithmen zur Verarbeitung von Daten gemäß der vorliegenden Offenbarung einzusetzen, wie beispielsweise bei der hierin beschriebenen Ausführungsform. In mindestens einer Ausführungsform kann das Computersystem 1500 Prozessoren aufweisen, wie beispielsweise die PENTIUM®-Prozessorfamilie, XeonTM-, Itanium®-, XScaleTM- und/oder StrongARMTM-, Intel® Core™- oder Intel® Nervana™-Mikroprozessoren, die von der Intel Corporation in Santa Clara, Kalifornien, erhältlich sind, obwohl auch andere Systeme (einschließlich PCs mit anderen Mikroprozessoren, technische Workstations, Set-Top-Boxen und dergleichen) verwendet werden können. In mindestens einer Ausführungsform kann das Computersystem 1500 eine Version des Betriebssystems WINDOWS ausführen, das von der Microsoft Corporation in Redmond, Washington, erhältlich ist, obwohl auch andere Betriebssysteme (z.B. UNIX und Linux), eingebettete Software und/oder grafische Benutzeroberflächen verwendet werden können.
Ausführungsformen können auch bei anderen Ausführungen wie Handheld-Geräten und eingebetteten Anwendungen verwendet werden. Einige Beispiele für tragbare Einrichtungen weisen Mobiltelefone, Internetprotokollgeräte, Digitalkameras, persönliche digitale Assistenten („PDAs“) und Handheld-PCs auf. In mindestens einer Ausführungsform können eingebettete Anwendungen einen Mikrocontroller, einen digitalen Signalprozessor („DSP“), ein System auf einem Chip, Netzwerkcomputer („NetPCs“), Set-Top-Boxen, Netzwerk-Hubs, Wide-Area-Network-Switches („WAN“) oder jedes andere System aufweisen, das eine oder mehrere Anweisungen gemäß mindestens einer Ausführungsform ausführen kann.
In mindestens einer Ausführungsform kann das Computersystem 1500 ohne Einschränkung einen Prozessor 1502 aufweisen, der ohne Einschränkung eine oder mehrere Ausführungseinheiten 1508 aufweisen kann, um das Training eines Modells zum maschinellen Lernen und/oder Inferencing gemäß den hierin beschriebenen Techniken durchzuführen. In mindestens einer Ausführungsform ist das System 15 ein Einzelprozessor-Desktop- oder -Serversystem, aber in einer anderen Ausführungsform kann das System 15 ein Multiprozessorsystem sein. In mindestens einer Ausführungsform kann der Prozessor 1502 ohne Einschränkung einen CISC-Mikroprozessor (Complex Instruction Set Computer), einen RISC-Mikroprozessor (Reduced Instruction Set Computing), einen VLIW-Mikroprozessor (Very Long Instruction Word), einen Prozessor, der eine Kombination von Befehlssätzen implementiert, oder eine beliebige andere Einrichtung, wie beispielsweise einen digitalen Signalprozessor, aufweisen. In mindestens einer Ausführungsform kann der Prozessor 1502 mit einem Prozessorbus 1510 verbunden sein, der Datensignale zwischen dem Prozessor 1502 und anderen Komponenten im Computersystem 1500 übertragen kann.
In mindestens einer Ausführungsform kann der Prozessor 1502 ohne Einschränkung einen internen Level 1 („L1“) Cache-Speicher („Cache“) 1504 aufweisen. In mindestens einer Ausführungsform kann der Prozessor 1502 einen einzigen internen Cache oder mehrere Ebenen eines internen Caches aufweisen. In mindestens einer Ausführungsform kann sich der Cache-Speicher außerhalb des Prozessors 1502 befinden. Andere Ausführungsformen können auch eine Kombination aus internen und externen Caches aufweisen, abhängig von der jeweiligen Implementierung und den Bedürfnissen. In mindestens einer Ausführungsform kann die Registerdatei 1506 verschiedene Datentypen in verschiedenen Registern speichern, einschließlich, ohne Einschränkung, Ganzzahlregister, Gleitkommaregister, Statusregister und Befehlszeigerregister.
In mindestens einer Ausführungsform befindet sich die Ausführungseinheit 1508, die ohne Einschränkung eine Logik zur Durchführung von Ganzzahl- und Gleitkommaoperationen aufweist, ebenfalls im Prozessor 1502. In mindestens einer Ausführungsform kann der Prozessor 1502 auch einen Nur-Lese-Speicher („ROM“) für Mikrocode („ucode“) aufweisen, der Mikrocode für bestimmte Makrobefehle speichert. In mindestens einer Ausführungsform kann die Ausführungseinheit 1508 eine Logik zur Handhabung eines gepackten Befehlssatzes 1509 aufweisen. In mindestens einer Ausführungsform können durch das Vorweisen eines gepackten Befehlssatzes 1509 in einem Befehlssatz eines Mehrzweckprozessors 1502 zusammen mit einer zugehörigen Schaltung zur Ausführung von Befehlen die von vielen Multimedia-Anwendungen verwendeten Operationen unter Verwendung gepackter Daten in einem Mehrzweckprozessor 1502 durchgeführt werden. In einer oder mehreren Ausführungsformen können viele Multimedia-Anwendungen beschleunigt und effizienter ausgeführt werden, indem die volle Breite des Datenbusses eines Prozessors für die Durchführung von Operationen mit gepackten Daten genutzt wird, wodurch die Notwendigkeit entfällt, kleinere Dateneinheiten über den Datenbus des Prozessors zu übertragen, um eine oder mehrere Operationen mit einem Datenelement nach dem anderen durchzuführen.
In mindestens einer Ausführungsform kann die Ausführungseinheit 1508 auch in Mikrocontrollern, eingebetteten Prozessoren, Grafikeinrichtungen, DSPs und anderen Arten von Logikschaltungen verwendet werden. In mindestens einer Ausführungsform kann das Computersystem 1500, ohne Einschränkung, einen Speicher 1520 aufweisen. In mindestens einer Ausführungsform kann der Speicher 1520 als dynamische Random-Access-Memory- („DRAM“) Einrichtung, statische Random-Access-Memory-(„SRAM“) Einrichtung, Flash-Speichereinrichtung oder andere Speichereinrichtung implementiert sein. In mindestens einer Ausführungsform kann der Speicher 1520 (einen) Befehl(e) 1519 und/oder Daten 1521 speichern, die durch Datensignale dargestellt werden, die vom Prozessor 1502 ausgeführt werden können.
In mindestens einer Ausführungsform kann der Systemlogikchip mit dem Prozessorbus 1510 und dem Speicher 1520 verbunden sein. In mindestens einer Ausführungsform kann der Systemlogikchip ohne Einschränkung einen Speichersteuerungs-Hub („MCH“) 1516 aufweisen, und der Prozessor 1502 kann mit dem MCH 1516 über den Prozessorbus 1510 kommunizieren. In mindestens einer Ausführungsform kann der MCH 1516 einen Speicherpfad 1518 mit hoher Bandbreite zum Speicher 1520 für die Befehls- und Datenspeicherung sowie für die Speicherung von Grafikbefehlen, Daten und Texturen bereitstellen. In mindestens einer Ausführungsform kann der MCH 1516 Datensignale zwischen dem Prozessor 1502, dem Speicher 1520 und anderen Komponenten im Computersystem 1500 leiten und Datensignale zwischen dem Prozessorbus 1510, dem Speicher 1520 und einer System-E/A 1522 überbrücken. In mindestens einer Ausführungsform kann der Systemlogikchip einen Grafikanschluss zur Verbindung mit einer Grafiksteuerung bereitstellen. In mindestens einer Ausführungsform kann der MCH 1516 über einen Speicherpfad 1518 mit hoher Bandbreite mit dem Speicher 1520 gekoppelt sein, und die Grafik-/Videokarte 1512 kann über eine AGP-Verbindung 1514 mit dem MCH 1516 gekoppelt sein.
In mindestens einer Ausführungsform kann das Computersystem 1500 einen System-E/A-Bus 1522 verwenden, bei dem es sich um einen proprietären Hub-Interface-Bus handelt, um den MCH 1516 mit dem E/A-Controller-Hub („ICH“) 1530 zu verbinden. In mindestens einer Ausführungsform kann der ICH 1530 direkte Verbindungen zu einigen E/A-Einrichtungen über einen lokalen E/A-Bus bereitstellen. In mindestens einer Ausführungsform kann der lokale E/A-Bus ohne Einschränkung einen Hochgeschwindigkeits-E/A-Bus zur Verbindung von Peripheriegeräten mit dem Speicher 1520, dem Chipsatz und dem Prozessor 1502 aufweisen. Beispiele können unter anderem einen Audiocontroller 1529, einen Firmware-Hub („Flash-BIOS“) 1528, einen drahtlosen Transceiver 1526, einen Datenspeicher 1524, einen Legacy-E/A-Controller 1523 mit Benutzereingabe- und Tastaturschnittstellen, einen seriellen Erweiterungsanschluss 1527, wie Universal Serial Bus („USB“), und eine Netzwerksteuerung 1534 aufweisen. In mindestens einer Ausführungsform kann der Datenspeicher 1524 ein Festplattenlaufwerk, ein Diskettenlaufwerk, eine CD-ROM-Einrichtung, eine Flash-Speichereinrichtung oder eine andere Massenspeichereinrichtung umfassen.
In mindestens einer Ausführungsform zeigt 15 ein System, das miteinander verbundene Hardware-Einrichtungen oder „Chips“ aufweist, während bei anderen Ausführungen 15 ein beispielhaftes System on a Chip („SoC“) zeigen kann. In mindestens einer Ausführungsform können die in cc dargestellten Einrichtungen mit proprietären Verbindungen, standardisierten Verbindungen (z.B. PCIe) oder einer Kombination davon miteinander verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten des Systems 1500 über Compute-Express-Link (CXL)-Verbindungen miteinander verbunden.
16 ist ein Blockdiagramm, das eine elektronische Einrichtung 1600 zur Verwendung eines Prozessors 1610 gemäß mindestens einer Ausführungsform zeigt. In mindestens einer Ausführungsform kann die elektronische Einrichtung 1600 beispielsweise und ohne Einschränkung ein Notebook, ein Tower-Server, ein Rack-Server, ein Blade-Server, ein Laptop, ein Desktop-Computer, ein Tablet, eine mobile Einrichtung, ein Telefon, ein eingebetteter Computer oder jede andere geeignete elektronische Einrichtung sein.
In mindestens einer Ausführungsform kann das System 1600 ohne Einschränkung einen Prozessor 1610 aufweisen, der kommunikativ mit einer beliebigen Anzahl oder Art von Komponenten, Peripheriegeräten, Modulen oder Einrichtungen verbunden ist. In mindestens einer Ausführungsform ist der Prozessor 1610 über einen Bus oder eine Schnittstelle gekoppelt, wie beispielsweise einen 1°C-Bus, einen System-Management-Bus („SMBus“), einen Low-Pin-Count-Bus (LPC), ein Serial-Peripheral-Interface („SPI“), einen High-Definition-Audio-Bus („HDA“), einen Serial-Advance-Technology-Attachment-Bus („SATA“), einen Universal-Serial-Bus („USB“) (Versionen 1, 2, 3) oder einen Universal-Asynchronous-Receiver/Transmitter-Bus („UART“). In mindestens einer Ausführungsform zeigt 16 ein System, das miteinander verbundene Hardware-Einrichtungen oder „Chips“ aufweist, während bei anderen Ausführungen 16 ein beispielhaftes System on a Chip („SoC“) zeigen kann. In mindestens einer Ausführungsform können die in 16 dargestellten Einrichtungen mit proprietären Verbindungen, standardisierten Verbindungen (z.B. PCIe) oder einer Kombination davon miteinander verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten von 16 über Compute-Express-Link (CXL)-Verbindungen miteinander verbunden.
In mindestens einer Ausführungsform kann 16 eine Anzeige 1624, einen Touchscreen 1625, ein Touchpad 1630, eine Near Field Communications-Einheit („NFC“) 1645, einen Sensor-Hub 1640, einen Wärmesensor 1646, einen Express-Chipsatz („EC“) 1635, ein Trusted Platform Module („TPM“) 1638, BIOS/Firmware/Flash-Speicher („BIOS, FW Flash“) 1622, ein DSP 1660, ein Laufwerk („SSD oder HDD“) 1620 wie eine Solid State Disk („SSD“) oder eine Festplatte („HDD“), eine drahtlose lokale Netzwerkeinheit („WLAN“) 1650, eine Bluetooth-Einheit 1652, eine drahtlose Wide Area Network-Einheit („WWAN“) 1656, ein Global Positioning System (GPS) 1655, eine Kamera („USB 3. 0-Kamera“) 1654, wie beispielsweise eine USB 3.0-Kamera, oder eine Low Power Double Data Rate („LPDDR“)-Speichereinheit („LPDDR3“) 1615, die z.B. im LPDDR3-Standard implementiert ist, aufweisen. Diese Komponenten können in jeder geeigneten Weise implementiert sein.
In mindestens einer Ausführungsform können andere Komponenten mit dem Prozessor 1610 über die oben beschriebenen Komponenten kommunikativ verbunden sein. In mindestens einer Ausführungsform können ein Beschleunigungsmesser 1641, ein Umgebungslichtsensor („ALS“) 1642, ein Kompass 1643 und ein Gyroskop 1644 kommunikativ mit dem Sensor-Hub 1640 verbunden sein. In mindestens einer Ausführungsform können ein Wärmesensor 1639, ein Lüfter 1637, eine Tastatur 1646 und ein Touchpad 1630 kommunikativ mit dem EC 1635 verbunden sein. In mindestens einer Ausführungsform können der Lautsprecher 1663, ein Kopfhörer 1664 und ein Mikrofon („mic“) 1665 kommunikativ mit einer Audioeinheit („audio codec and dass d amp“) 1664 gekoppelt sein, die ihrerseits kommunikativ mit dem DSP 1660 gekoppelt sein kann. In mindestens einer Ausführungsform kann die Audioeinheit 1664 beispielsweise und ohne Einschränkung einen Audiocodierer/-Decoder („Codec“) und einen Verstärker der Klasse D aufweisen. In mindestens einer Ausführungsform kann die SIM-Karte („SIM“) 1657 mit der WWAN-Einheit 1656 kommunikativ gekoppelt sein. In mindestens einer Ausführungsform können Komponenten wie die WLAN-Einheit 1650 und die Bluetooth-Einheit 1652 sowie die WWAN-Einheit 1656 in einem Next Generation Form Factor („NGFF“) implementiert sein.
17 veranschaulicht ein Computersystem 1700 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist das Computersystem 1700 ausgestaltet, um verschiedene in dieser Offenbarung beschriebene Prozesse und Verfahren zu implementieren.
In mindestens einer Ausführungsform umfasst das Computersystem 1700 ohne Einschränkung mindestens eine Zentraleinheit („CPU“) 1702, die an einen Kommunikationsbus 1710 angeschlossen ist, der unter Verwendung eines beliebigen geeigneten Protokolls implementiert ist, wie PCI („Peripheral Component Interconnect“), Peripheral Component Interconnect Express („PCI-Express“), AGP („Accelerated Graphics Port“), HyperTransport oder ein anderes Bus- oder Punkt-zu-Punkt-Kommunikationsprotokoll. In mindestens einer Ausführungsform weist das Computersystem 1700 ohne Einschränkung einen Hauptspeicher 1704 und eine Steuerlogik auf (z.B. implementiert als Hardware, Software oder eine Kombination davon), und die Daten werden im Hauptspeicher 1704 gespeichert, der die Form eines Direktzugriffsspeichers („RAM“) annehmen kann. In mindestens einer Ausführungsform stellt ein Netzwerkschnittstellen-Subsystem („Netzwerkschnittstelle“) 1722 eine Schnittstelle zu anderen Recheneinrichtungen und Netzwerken bereit, um Daten von dem Computersystem 1700 zu empfangen und an andere Systeme zu übermitteln.
In mindestens einer Ausführungsform weist das Computersystem 1700 ohne Einschränkung Eingabeeinrichtungen 1708, ein Parallelverarbeitungssystem 1712 und Anzeigeeinrichtungen 1706 auf, die unter Verwendung einer herkömmlichen Kathodenstrahlröhre („CRT“), einer Flüssigkristallanzeige („LCD“), einer lichtemittierenden Diode („LED“), einer Plasmaanzeige oder anderer geeigneter Anzeigetechnologien implementiert sein können. In mindestens einer Ausführungsform werden Benutzereingaben von Eingabeeinrichtungen 1708 wie Tastatur, Maus, Touchpad, Mikrofon und anderen empfangen. In mindestens einer Ausführungsform kann jedes der vorgenannten Module auf einer einzigen Halbleiterplattform angeordnet sein, um ein Verarbeitungssystem zu bilden.
18 veranschaulicht ein Computersystem 1800 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform weist das Computersystem 1800, ohne Einschränkung, einen Computer 1810 und einen USB-Stick 1820 auf. In mindestens einer Ausführungsform kann der Computer 1810 ohne Einschränkung eine beliebige Anzahl und Art von Prozessor(en) (nicht dargestellt) und einen Speicher (nicht dargestellt) aufweisen. In mindestens einer Ausführungsform weist der Computer 1810, ohne Einschränkung, einen Server, eine Cloud-Instanz, einen Laptop und einen Desktop-Computer auf.
In mindestens einer Ausführungsform weist der USB-Stick 1820, ohne Einschränkung, eine Verarbeitungseinheit 1830, eine USB-Schnittstelle 1840 und eine USB-Schnittstellenlogik 1850 auf. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 1830 ein beliebiges Befehlsausführungssystem, ein Gerät oder eine Einrichtung sein, die in der Lage ist, Befehle auszuführen. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 1830 ohne Einschränkung eine beliebige Anzahl und Art von Verarbeitungskernen (nicht dargestellt) aufweisen. In mindestens einer Ausführungsform umfasst der Verarbeitungskern 1830 eine anwendungsspezifische integrierte Schaltung („ASIC“), die für die Durchführung beliebiger Mengen und Arten von Operationen im Zusammenhang mit maschinellem Lernen optimiert ist. In mindestens einer Ausführungsform ist der Verarbeitungskern 1830 beispielsweise eine Tensor Processing Unit („TPC“), die für die Durchführung von Inferenzoperationen des maschinellen Lernens optimiert ist. In mindestens einer Ausführungsform ist der Verarbeitungskern 1830 eine Bildverarbeitungseinheit („VPU“), die für die Durchführung von Bildverarbeitungs- und maschinellen Lernoperationen optimiert ist.
In mindestens einer Ausführungsform kann die USB-Schnittstelle 1840 eine beliebige Art von USB-Stecker oder USB-Buchse sein. In mindestens einer Ausführungsform ist die USB-Schnittstelle 1840 beispielsweise eine USB 3.0 Typ-C-Buchse für Daten und Strom. In mindestens einer Ausführungsform ist die USB-Schnittstelle 1840 ein USB-3.0-Typ-A-Stecker. In mindestens einer Ausführungsform kann die USB-Schnittstellenlogik 1850 eine beliebige Menge und Art von Logik aufweisen, die es der Verarbeitungseinheit 1830 ermöglicht, sich über den USB-Anschluss 1840 mit einer Einrichtung (z.B. einem Computer 1810) zu verbinden.
19A veranschaulicht eine beispielhafte Architektur, in der eine Vielzahl von GPUs 1910-1913 mit einer Vielzahl von Mehrkern-Prozessoren 1905-1906 über Hochgeschwindigkeitsverbindungen 1940-1943 (z.B. Busse, Punkt-zu-Punkt-Verbindungen usw.) kommunikativ gekoppelt ist. In einer Ausführungsform unterstützen die Hochgeschwindigkeitsverbindungen 1940-1943 einen Kommunikationsdurchsatz von 4GB/s, 30GB/s, 80GB/s oder mehr. Es können verschiedene Verbindungsprotokolle verwendet werden, die PCIe 4.0 oder 5.0 und NVLink 2.0 einschließen, aber nicht darauf beschränkt sind.
Zusätzlich und in einer Ausführungsform sind zwei oder mehr GPUs 1910-1913 über Hochgeschwindigkeitsverbindungen 1929-1930 miteinander verbunden, die mit denselben oder anderen Protokollen/Verbindungen implementiert sein können als die für Hochgeschwindigkeitsverbindungen 1940-1943 verwendeten. In ähnlicher Weise können zwei oder mehr Mehrkern-Prozessoren 1905-1906 über Hochgeschwindigkeitsverbindungen 1928 verbunden sein, bei denen es sich um symmetrische Multiprozessorbusse (SMP) handeln kann, die mit 20 GB/s, 30 GB/s, 120 GB/s oder mehr arbeiten. Alternativ kann die gesamte Kommunikation zwischen den verschiedenen in 19A gezeigten Systemkomponenten über dieselben Protokolle/Leitungen erfolgen (z.B. über eine gemeinsame Verbindungsstruktur).
In einer Ausführungsform ist jeder Mehrkern-Prozessor 1905-1906 kommunikativ mit einem Prozessorspeicher 1901-1902 über Speicherverbindungen 1926-1927 verbunden, und jeder Grafikprozessor 1910-1913 ist kommunikativ mit dem Grafikprozessorspeicher 1920-1923 über Grafikprozessorspeicherverbindungen 1950-1953 verbunden. Die Speicherverbindungen 1926-1927 und 1950-1953 können gleiche oder unterschiedliche Speicherzugriffstechnologien verwenden. Beispielsweise können die Prozessorspeicher 1901-1902 und die GPU-Speicher 1920-1923 flüchtige Speicher wie dynamische Direktzugriffsspeicher (DRAMs) (einschließlich gestapelter DRAMs), Grafik-DDR-SDRAM (GDDR) (z.B. GDDR5, GDDR6) oder High Bandwidth Memory (HBM) aufweisen und/oder nichtflüchtige Speicher wie 3D XPoint oder Nano-Ram sein. In einer Ausführungsform kann ein Abschnitt der Prozessorspeicher 1901-1902 ein flüchtiger Speicher und ein anderer Abschnitt ein nichtflüchtiger Speicher sein (z.B. unter Verwendung einer zweistufigen Speicherhierarchie (2LM)).
Wie es hierin beschrieben ist, können zwar verschiedene Prozessoren 1905-1906 und GPUs 1910-1913 physisch mit einem bestimmten Speicher 1901-1902 bzw. 1920-1923 verbunden sein, doch kann eine einheitliche Speicherarchitektur implementiert sein, bei der ein und derselbe virtuelle Systemadressraum (auch als „effektiver Adressraum“ bezeichnet) auf verschiedene physische Speicher verteilt ist. Beispielsweise können die Prozessorspeicher 1901-1902 jeweils 64 GB Systemadressraum umfassen, und die GPU-Speicher 1920-1493 können jeweils 32 GB Systemadressraum umfassen (was in diesem Beispiel zu einem adressierbaren Gesamtspeicher von 256 GB führt).
19B zeigt zusätzliche Details für eine Verbindung zwischen einem Multikern-Prozessor 1907 und einem Grafikbeschleunigungsmodul 1946 gemäß einer beispielhaften Ausführungsform. Das Grafikbeschleunigungsmodul 1946 kann einen oder mehrere GPU-Chips aufweisen, die auf einer Linecard integriert sind, die über eine Hochgeschwindigkeitsverbindung 1940 mit dem Prozessor 1907 verbunden ist. Alternativ kann das Grafikbeschleunigungsmodul 1946 auf einem gleichen Gehäuse oder Chip wie der Prozessor 1907 integriert sein.
In mindestens einer Ausführungsform weist der dargestellte Prozessor 1907 eine Vielzahl von Kernen 1960A-1960D auf, jeder mit einem Translations-Lookaside-Puffer 1961A-1961D und einem oder mehreren Caches 1962A-1962D. In mindestens einer Ausführungsform können die Kerne 1960A-1960D verschiedene andere Komponenten zur Ausführung von Befehlen und Verarbeitung von Daten aufweisen, die nicht dargestellt sind. Die Caches 1962A-1962D können Level-1- (L1) und Level-2- (L2) Caches umfassen. Zusätzlich können ein oder mehrere gemeinsam genutzte Caches 1956 in den Caches 1962A-1962D vorhanden sein, die von Gruppen von Kernen 1960A-1960D gemeinsam genutzt werden. Eine Ausführungsform des Prozessors 1907 weist beispielsweise 24 Kerne auf, jeder mit seinem eigenen L1-Cache, zwölf gemeinsam genutzten L2-Caches und zwölf gemeinsam genutzten L3-Caches. In dieser Ausführungsform werden ein oder mehrere L2 und L3 Caches von zwei benachbarten Kernen gemeinsam genutzt. Der Prozessor 1907 und das Grafikbeschleunigungsmodul 1946 sind mit dem Systemspeicher 1914 verbunden, der die Prozessorspeicher 1901-1902 von 19A aufweisen kann.
Die Kohärenz von Daten und Befehlen, die in verschiedenen Caches 1962A-1962D, 1956 und im Systemspeicher 1914 gespeichert sind, wird durch Kommunikation zwischen den Kernen über einen Kohärenzbus 1964 aufrechterhalten. Beispielsweise kann jeder Cache über eine Cache-Kohärenzlogik/-schaltung verfügen, die mit ihm verbunden ist, um als Reaktion auf erkannte Lese- oder Schreiboperationen in bestimmten Cache-Zeilen über den Kohärenzbus 1964 zu kommunizieren. In einer Implementierung wird ein Cache-Snooping-Protokoll über den Kohärenzbus 1964 implementiert, um Cache-Zugriffe mitzulesen.
In einer Ausführungsform koppelt eine Proxy-Schaltung 1925 das Grafikbeschleunigungsmodul 1946 kommunikativ an den Kohärenzbus 1964, so dass das Grafikbeschleunigungsmodul 1946 an einem Cache-Kohärenzprotokoll als Peer der Kerne 1960A-1960D teilnehmen kann. Insbesondere sorgt eine Schnittstelle 1935 für die Konnektivität mit der Proxy-Schaltung 1925 über die Hochgeschwindigkeitsverbindung 1940 (z.B. ein PCIe-Bus, NVLink usw.), und eine Schnittstelle 1937 verbindet das Grafikbeschleunigungsmodul 1946 mit der Verbindung 1940.
In einer Implementierung bietet eine Beschleuniger-Integrationsschaltung 1936 Cache-Verwaltungs-, Speicherzugriffs-, Kontextverwaltungs- und Unterbrechungs-Verwaltungsdienste im Auftrag einer Vielzahl von Grafikverarbeitungs-Engines 1931, 1932, N des Grafikbeschleunigungsmoduls 1946. Die Grafikverarbeitungs-Engines 1931, 1932, N können jeweils eine separate Grafikverarbeitungseinheit (GPU) umfassen. Alternativ können die Grafikverarbeitungs-Engines 1931, 1932, N verschiedene Arten von Grafikverarbeitungs-Engines innerhalb eines Grafikprozessors umfassen, wie beispielsweise Grafikausführungseinheiten, Medienverarbeitungs-Engines (z.B. Video-Encoder/Decoder), Sampler und Blit-Module. In mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul 1946 eine GPU mit einer Vielzahl von Grafikverarbeitungseinheiten 1931-1932, N sein, oder die Grafikverarbeitungseinheiten 1931-1932, N können einzelne GPUs sein, die in einem gemeinsamen Gehäuse, einer Linecard oder einem Chip integriert sind.
In einer Ausführungsform weist die Beschleuniger-Integrationsschaltung 1936 eine Speicherverwaltungseinheit (MMU) 1939 auf, um verschiedene Speicherverwaltungsfunktionen wie Übersetzungen von virtuellem zu physischem Speicher (auch als Übersetzungen von effektivem zu realem Speicher bezeichnet) und Speicherzugriffsprotokolle für den Zugriff auf den Systemspeicher 1914 durchzuführen. Die MMU 1939 kann auch einen Translations-Lookaside-Buffer (TLB) (nicht gezeigt) aufweisen, um Übersetzungen von virtuellen/effektiven in physische/reale Adressen zwischenzuspeichern. In einer Ausführungsform werden in einem Cache 1938 Befehle und Daten für den effizienten Zugriff durch die Grafikprozessoren 1931-1932, N gespeichert. In einer Ausführungsform werden die im Cache 1938 und in den Grafikspeichern 1933-1934, M gespeicherten Daten mit den Kern-Caches 1962A-1962D, 1956 und dem Systemspeicher 1914 kohärent gehalten. Wie bereits erwähnt, kann dies über eine Proxy-Schaltung 1925 im Namen des Caches 1938 und der Speicher 1933-1934, M erfolgen (z.B. Senden von Aktualisierungen an den Cache 1938 im Zusammenhang mit Änderungen/Zugriffen auf Cache-Zeilen in den Prozessor-Caches 1962A-1962D, 1956 und Empfangen von Aktualisierungen vom Cache 1938).
Ein Satz von Registern 1445 speichert Kontextdaten für Threads, die von Grafikverarbeitungs-Engines 1431-1932, N ausgeführt werden, und eine Kontextverwaltungsschaltung 1448 verwaltet Thread-Kontexte. Beispielsweise kann die Kontextverwaltungsschaltung 1448 Speicher- und Wiederherstellungsoperationen durchführen, um Kontexte verschiedener Threads während Kontextumschaltungen zu speichern und wiederherzustellen (z.B. wenn ein erster Thread gesichert und ein zweiter Thread gespeichert wird, damit ein zweiter Thread von einer Grafikverarbeitungs-Engine ausgeführt werden kann). Bei einer Kontextumschaltung kann die Kontextverwaltungsschaltung 1448 beispielsweise aktuelle Registerwerte in einem bestimmten Bereich im Speicher speichern (z.B. durch einen Kontextzeiger identifiziert). Die Registerwerte können dann bei der Rückkehr zu einem Kontext wiederhergestellt werden. In einer Ausführungsform empfängt und verarbeitet eine Unterbrechungsverwaltungsschaltung 1447 Unterbrechungen, die von Systemeinrichtungen empfangen werden.
In einer Implementierung werden virtuelle/effektive Adressen von einer Grafikverarbeitungs-Engine 1931 durch die MMU 1939 in reale/physische Adressen im Systemspeicher 1914 übersetzt. Eine Ausführungsform der Beschleuniger-Integrationsschaltung 1936 unterstützt mehrere (z.B. 4, 8, 16) Grafikbeschleunigermodule 1946 und/oder andere Beschleunigereinrichtungen. Das Grafikbeschleunigermodul 1946 kann für eine einzelne Anwendung bestimmt sein, die auf dem Prozessor 1907 ausgeführt wird, oder es kann von mehreren Anwendungen gemeinsam genutzt werden. In einer Ausführungsform wird eine virtualisierte Grafikausführungsumgebung vorgestellt, in der die Ressourcen der Grafikprozessoren 1931-1932, N von mehreren Anwendungen oder virtuellen Maschinen (VMs) gemeinsam genutzt werden. In mindestens einer Ausführungsform können die Ressourcen in „Slices“ unterteilt sein, die verschiedenen VMs und/oder Anwendungen auf der Grundlage von Verarbeitungsanforderungen und Prioritäten, die mit VMs und/oder Anwendungen verbunden sind, zugewiesen werden.
In mindestens einer Ausführungsform fungiert eine Beschleuniger-Integrationsschaltung 1936 als Brücke zu einem System für das Grafikbeschleunigungsmodul 1946 und bietet Adressübersetzung und Systemspeicher-Cache-Dienste. Darüber hinaus kann die Beschleuniger-Integrationsschaltung 1936 Virtualisierungsfunktionen für einen Host-Prozessor bereitstellen, um die Virtualisierung der Grafikverarbeitungsmodule 1931-1932, Interrupts und die Speicherverwaltung zu verwalten.
Da die Hardwareressourcen der Grafikprozessoren 1931-1932, N explizit auf einen realen Adressraum abgebildet werden, den der Host-Prozessor 1907 sieht, kann jeder Host-Prozessor diese Ressourcen direkt mit einem effektiven Adresswert adressieren. Eine Funktion der Beschleuniger-Integrationsschaltung 1936 ist in einer Ausführungsform die physische Trennung der Grafikverarbeitungs-Engines 1931-1932, N, so dass sie für ein System als unabhängige Einheiten erscheinen.
In mindestens einer Ausführungsform sind ein oder mehrere Grafikspeicher 1933-1934, M mit jeder der Grafikverarbeitungs-Engines 1931-1932, N verbunden. Die Grafikspeicher 1933-1934, M speichern Anweisungen und Daten, die von jeder der Grafikverarbeitungs-Engines 1931-1932, N verarbeitet werden. Die Grafikspeicher 1933-1934, M können flüchtige Speicher wie DRAMs (einschließlich gestapelter DRAMs), GDDR-Speicher (z.B. GDDR5, GDDR6) oder HBM aufweisen und/oder können nichtflüchtige Speicher wie 3D XPoint oder Nano-Ram sein.
In einer Ausführungsform werden zur Verringerung des Datenverkehrs über die Verbindung 1940 Zuordnungs-Verfahren bzw. Biasing-Verfahren verwendet, um sicherzustellen, dass die in den Grafikspeichern 1933-1934, M gespeicherten Daten Daten sind, die am häufigsten von den Grafikverarbeitungs-Engines 1931-1932, N verwendet werden und vorzugsweise nicht von den Kernen 1960A-1960D (zumindest nicht häufig) verwendet werden. In ähnlicher Weise versucht ein Zuordnungs-Mechanismus bzw. Biasing-Mechanismus, Daten, die von Kernen (und vorzugsweise nicht von den Grafikverarbeitungs-Engines 1931-1932, N) benötigt werden, in den Caches 1962A-1962D, 1956 der Kerne und im Systemspeicher 1914 zu halten.
19C veranschaulicht eine weitere beispielhafte Ausführungsform, bei der die Beschleuniger-Integrationsschaltung 1936 in den Prozessor 1907 integriert ist. In dieser Ausführungsform kommunizieren die Grafikprozessoren 1931-1932, N direkt über die Hochgeschwindigkeitsverbindung 1940 mit der Beschleuniger-Integrationsschaltung 1936 über die Schnittstelle 1937 und die Schnittstelle 1935 (die wiederum jede Form von Bus oder Schnittstellenprotokoll verwenden kann). Die Beschleuniger-Integrationsschaltung 1936 kann dieselben Operationen wie in 19B beschrieben durchführen, jedoch möglicherweise mit einem höheren Durchsatz, da sie sich in unmittelbarer Nähe zum Kohärenzbus 1964 und den Caches 1962A-1962D, 1956 befindet. Eine Ausführungsform unterstützt verschiedene Programmiermodelle, einschließlich eines Programmiermodells für dedizierte Prozesse (ohne Virtualisierung des Grafikbeschleunigungsmoduls) und gemeinsam genutzter Programmiermodelle (mit Virtualisierung), die Programmiermodelle aufweisen können, die von der Beschleuniger-Integrationsschaltung 1936 gesteuert werden, und Programmiermodelle, die vom Grafikbeschleunigungsmodul 1946 gesteuert werden.
In mindestens einer Ausführungsform sind die Grafikverarbeitungs-Engines 1931-1932, N für eine einzige Anwendung oder einen einzigen Prozess unter einem einzigen Betriebssystem bestimmt. In mindestens einer Ausführungsform kann eine einzelne Anwendung andere Anwendungsanforderungen an die Grafikverarbeitungs-Engines 1931-1932, N weiterleiten, wodurch eine Virtualisierung innerhalb einer VM/Partition ermöglicht wird.
In mindestens einer Ausführungsform können die Grafikverarbeitungs-Engines 1931-1932, N, von mehreren VM-/Anwendungspartitionen gemeinsam genutzt werden. In mindestens einer Ausführungsform können gemeinsam genutzte Modelle einen Systemhypervisor verwenden, um die Grafikverarbeitungs-Engines 1931-1932, N zu virtualisieren und den Zugriff durch jedes Betriebssystem zu ermöglichen. Bei Systemen mit einer einzigen Partition ohne Hypervisor gehören die Grafikprozessoren 1931-1932, N zu einem Betriebssystem. In mindestens einer Ausführungsform kann ein Betriebssystem die Grafikverarbeitungs-Engines 1931-1932, N virtualisieren, um jedem Prozess oder jeder Anwendung Zugriff zu gewähren.
In mindestens einer Ausführungsform wählt das Grafikbeschleunigungsmodul 1946 oder eine einzelne Grafikverarbeitungs-Engine 1931-1932, N ein Prozesselement mithilfe eines Prozesshandles aus. In einer Ausführungsform werden Prozesselemente im Systemspeicher 1914 gespeichert und sind unter Verwendung einer Übersetzungstechnik von effektiver Adresse zu realer Adresse adressierbar, was hierin beschrieben ist. In mindestens einer Ausführungsform kann ein Prozesshandle ein implementierungsspezifischer Wert sein, der einem Host-Prozess zur Verfügung gestellt wird, wenn er seinen Kontext bei der Grafikverarbeitungs-Engine 1931-1932, N registriert (d. h. wenn er die Systemsoftware aufruft, um ein Prozesselement zu einer verknüpften Prozesselementliste hinzuzufügen). In mindestens einer Ausführungsform können die unteren 16 Bits eines Prozesshandles ein Offset des Prozesselements innerhalb einer verknüpften Prozesselementliste sein.
19D veranschaulicht ein beispielhaftes Beschleuniger-Integrations-Slice 1990. Wie hierin verwendet, umfasst ein „Slice“ einen bestimmten Abschnitt der Verarbeitungsressourcen der Beschleuniger-Integrationsschaltung 1936. Der effektive Anwendungsadressraum 1982 im Systemspeicher 1914 speichert Prozesselemente 1983. In einer Ausführungsform werden die Prozesselemente 1983 als Reaktion auf GPU-Aufrufe 1981 von Anwendungen 1980, die auf dem Prozessor 1907 ausgeführt werden, gespeichert. Ein Prozesselement 1983 enthält den Prozessstatus für die entsprechende Anwendung 1980. Ein im Prozesselement 1983 enthaltener Arbeitsdeskriptor (Work Descriptor (WD)) 1984 kann ein einzelner, von einer Anwendung angeforderter Job sein oder einen Zeiger auf eine Warteschlange von Jobs enthalten. In mindestens einer Ausführungsform ist der WD 1984 ein Zeiger auf eine Auftragsanforderungs-Warteschlange im Adressraum 1982 einer Anwendung.
Das Grafikbeschleunigungsmodul 1946 und/oder die einzelnen Grafikverarbeitungs-Engines 1931-1932, N können von allen oder einer Teilmenge der Prozesse in einem System gemeinsam genutzt werden. In mindestens einer Ausführungsform kann eine Infrastruktur zum Einrichten des Prozessstatus und zum Senden eines WD 1984 an ein Grafikbeschleunigungsmodul 1946 zum Starten eines Auftrags in einer virtualisierten Umgebung vorhanden sein.
In mindestens einer Ausführungsform ist ein Programmiermodell für dedizierte Prozesse implementierungsspezifisch. In diesem Modell besitzt ein einzelner Prozess das Grafikbeschleunigungsmodul 1946 oder eine einzelne Grafikverarbeitungs-Engine 1931. Da das Grafikbeschleunigungsmodul 1946 einem einzelnen Prozess gehört, initialisiert ein Hypervisor die Beschleuniger-Integrationsschaltung 1936 für eine besitzende Partition, und ein Betriebssystem initialisiert die Beschleuniger-Integrationsschaltung 1936 für einen besitzenden Prozess, wenn das Grafikbeschleunigungsmodul 1946 zugewiesen wird.
Im Betrieb holt eine WD-Abrufeinheit 1991 in dem Beschleuniger-Integrations-Slice 1990 den nächsten WD 1984 ab, der eine Angabe der Arbeit aufweist, die von einer oder mehreren Grafikverarbeitungs-Engines des Grafikbeschleunigungsmoduls 1946 zu erledigen ist. Die Daten aus dem WD 1984 können in Registern 1945 gespeichert und von der MMU 1939, der Unterbrechungsverwaltungsschaltung 1947 und/oder der Kontextverwaltungsschaltung 1948 verwendet werden, wie es dargestellt ist. Eine Ausführungsform der MMU 1939 weist beispielsweise eine Segment-/Seitenlaufschaltung für den Zugriff auf Segment-/Seitentabellen 1986 im virtuellen Adressraum 1985 des Betriebssystems auf. Die Unterbrechungsverwaltungsschaltung 1947 kann vom Grafikbeschleunigungsmodul 1946 empfangene Unterbrechungsereignisse 1992 verarbeiten. Bei der Durchführung von Grafikoperationen wird eine effektive Adresse 1993, die von einer Grafikverarbeitungs-Engine 1931-1932, N erzeugt wird, von der MMU 1939 in eine reale Adresse übersetzt.

In einer Ausführungsform wird für jede Grafikverarbeitungs-Engine 1931-1932, N und/oder jedes Grafikbeschleunigungsmodul 1946 ein und derselbe Satz von Registern 1945 dupliziert und kann von einem Hypervisor oder Betriebssystem initialisiert werden. Jedes dieser duplizierten Register kann in einem Beschleuniger-Integrations-Slice 1990 vorhanden sein. Beispielhafte Register, die von einem Hypervisor initialisiert werden können, sind in Tabelle 1 aufgeführt. Tabelle 1 - Vom Hypervisor initialisierte Register

1	Slice-Steuerungsregister
2	Reale Adresse (RA) Bereichszeiger geplanter Prozesse
3	Autoritätsmasken-Überschreibungsregister
4	Unterbrechungsvektor-Tabelleneintrags-Offset
5	Unterbrechungsvektor-Tabelleneintragsgrenze
6	Statusregister
7	Logische Partitions-ID
8	Reale Adresse (RA) Hypervisor-Beschleuniger-Nutzungsdatensatzzeiger
9	Speicherbeschreibungsregister

Beispielhafte Register, die von einem Betriebssystem initialisiert werden können, sind in Tabelle 2 aufgeführt. Tabelle 2 - Initialisierte Register des Betriebssystems

1	Prozess- und Thread-Identifikation
2	Effektive Adresse (EA) Kontext-Speicher/Wiederherstellungs-Zeiger
3	Virtuelle Adresse (VA) Beschleuniger-Nutzungsdatensatzzeiger
4	Virtuelle Adresse (VA) Zeiger auf die Speichersegmenttabelle
5	Autoritätsmaske
6	Arbeitsdeskriptor

In einer Ausführungsform ist jeder WD 1984 spezifisch für ein bestimmtes Grafikbeschleunigungsmodul 1946 und/oder die Grafikverarbeitungs-Engines 1931-1932, N. Er enthält alle Informationen, die von einer Grafikverarbeitungs-Engine 1931-1932, N benötigt werden, um Arbeit zu verrichten, oder er kann ein Zeiger auf einen Speicherplatz sein, an dem eine Anwendung eine Befehlswarteschlange von zu verrichtender Arbeit eingerichtet hat.
19E veranschaulicht zusätzliche Details für eine beispielhafte Ausführungsform eines gemeinsamen Modells. Diese Ausführungsform weist einen realen Hypervisor-Adressraum 1998 auf, in dem eine Prozesselementliste 1999 gespeichert ist. Auf den realen Hypervisor-Adressraum 1998 kann über einen Hypervisor 1996 zugegriffen werden, der Grafikbeschleunigungsmodul-Engines für das Betriebssystem 1995 virtualisiert.
In mindestens einer Ausführungsform erlauben gemeinsame Programmiermodelle allen oder einer Teilmenge von Prozessen aus allen oder einer Teilmenge von Partitionen in einem System, ein Grafikbeschleunigungsmodul 1946 zu verwenden. Es gibt zwei Programmiermodelle, bei denen das Grafikbeschleunigungsmodul 1946 von mehreren Prozessen und Partitionen gemeinsam genutzt wird: zeitlich geteilte und grafisch gerichtete gemeinsame Nutzung.
Bei diesem Modell ist der System-Hypervisor 1996 Besitzer des Grafikbeschleunigungsmoduls 1946 und stellt seine Funktion allen Betriebssystemen 1995 zur Verfügung. Damit ein Grafikbeschleunigungsmodul 1946 die Virtualisierung durch den System-Hypervisor 1996 unterstützen kann, kann das Grafikbeschleunigungsmodul 1946 folgende Bedingungen erfüllen: 1) Eine Auftragsanforderung einer Anwendung muss autonom sein (d. h. der Zustand muss zwischen den Aufträgen nicht aufrechterhalten werden), oder das Grafikbeschleunigungsmodul 1946 muss einen Mechanismus zur Kontextsicherung und -wiederherstellung bereitstellen. 2) Das Grafikbeschleunigungsmodul 1946 garantiert, dass die Auftragsanforderung einer Anwendung in einer bestimmten Zeitspanne abgeschlossen wird, einschließlich etwaiger Übersetzungsfehler, oder das Grafikbeschleunigungsmodul 1946 bietet die Möglichkeit, die Verarbeitung eines Auftrags zu unterbrechen. 3) Dem Grafikbeschleunigungsmodul 1946 muss Fairness zwischen den Prozessen garantiert werden, wenn es in einem gerichteten gemeinsamen Programmiermodell arbeitet.
In mindestens einer Ausführungsform muss die Anwendung 1980 einen Systemaufruf des Betriebssystems 1995 mit einem Grafikbeschleunigungsmodul 1946-Typ, einem Arbeitsdeskriptor (WD), einem AMR-Wert (Authority Mask Register) und einem CSRP-Zeiger (Context Save/Restore Area Pointer) ausführen. In mindestens einer Ausführungsform beschreibt der Typ des Grafikbeschleunigungsmoduls 1946 eine gezielte Beschleunigungsfunktion für einen Systemaufruf. In mindestens einer Ausführungsform kann der Typ des Grafikbeschleunigungsmoduls 1946 ein systemspezifischer Wert sein. In mindestens einer Ausführungsform ist der WD speziell für das Grafikbeschleunigungsmodul 1946 formatiert und kann in Form eines Grafikbeschleunigungsmodul 1946-Befehls, eines effektiven Adresszeigers auf eine benutzerdefinierte Struktur, eines effektiven Adresszeigers auf eine Befehlswarteschlange oder einer anderen Datenstruktur vorliegen, die die vom Grafikbeschleunigungsmodul 1946 zu verrichtende Arbeit beschreibt. In einer Ausführungsform ist ein AMR-Wert ein AMR-Zustand, der für einen aktuellen Prozess zu verwenden ist. In mindestens einer Ausführungsform ähnelt ein an ein Betriebssystem übergebener Wert der Einstellung eines AMR durch eine Anwendung. Wenn die Implementierungen der Beschleuniger-Integrationsschaltung 1936 und des Grafikbeschleunigungsmoduls 1946 kein Benutzer-Autoritätsmasken-Überschreibungsregister (User Authority Mask Override Register (UAMOR)) unterstützen, kann ein Betriebssystem einen aktuellen UAMOR-Wert auf einen AMR-Wert anwenden, bevor ein AMR in einem Hypervisor-Aufruf übergeben wird. Der Hypervisor 1996 kann optional einen aktuellen AMOR-Wert (Authority Mask Override Register) anwenden, bevor ein AMR in einem Prozesselement 1983 angeordnet wird. In mindestens einer Ausführungsform ist CSRP eines der Register 1945, die eine effektive Adresse eines Bereichs im Adressraum 1982 einer Anwendung für das Grafikbeschleunigungsmodul 1946 zur Speicherung und Wiederherstellung des Kontextstatus enthalten. Dieser Zeiger ist optional, wenn kein Zustand zwischen Aufträgen gespeichert werden muss oder wenn ein Auftrag vorzeitig beendet wird. In mindestens einer Ausführungsform kann der Kontextspeicher-/Wiederherstellungsbereich im Systemspeicher verankert sein.

Beim Empfang eines Systemaufrufs kann das Betriebssystem 1995 überprüfen, ob die Anwendung 1980 registriert ist und die Berechtigung zur Verwendung des Grafikbeschleunigungsmoduls 1946 erhalten hat. Das Betriebssystem 1995 ruft dann den Hypervisor 1996 mit den in Tabelle 3 dargestellten Informationen auf. Tabelle 3 - Hypervisor-Aufrufparameter vom Betriebssystem

1	Ein Arbeitsdeskriptor (WD)
2	Ein Autoritätsmaskenregister- (AMR)-Wert (möglicherweise maskiert)
3	Eine effektive Adresse (EA) Kontext-Sicherungs-/Wiederherstellungs-Bereichszeigers (CSRP)
4	Eine Prozess-ID (PID) und optional eine Thread-ID (TID)
5	Eine virtuelle Adresse (VA) Beschleuniger-Nutzungsdatensatzzeiger (AURP)
6	Virtuelle Adresse eines Speichersegmenttabellenzeigers (SSTP)
7	Eine logische Interrupt-Service-Nummer (LISN)

Beim Empfang eines Hypervisor-Aufrufs überprüft Hypervisor 1996, ob das Betriebssystem 1995 registriert ist und die Berechtigung zur Verwendung des Grafikbeschleunigungsmoduls 1946 erhalten hat. Der Hypervisor 1996 setzt dann das Prozesselement 1983 in eine verknüpfte Prozesselementliste für einen entsprechenden Grafikbeschleunigungsmodultyp 1946. Ein Prozesselement kann die in Tabelle 4 dargestellten Informationen aufweisen. Tabelle 4 -Prozesselementinformation

1	Ein Arbeitsdeskriptor (WD)
2	Ein Autoritätsmaskenregister- (AMR)-Wert (möglicherweise maskiert)
3	Eine effektive Adresse (EA) Kontext-Sicherungs-/Wiederherstellungs-Bereichszeigers (CSRP)
4	Eine Prozess-ID (PID) und optional eine Thread-ID (TID)
5	Eine virtuelle Adresse (VA) Beschleuniger-Nutzungsdatensatzzeiger (AURP)
6	Virtuelle Adresse eines Speichersegmenttabellenzeigers (SSTP)
7	Eine logische Interrupt-Service-Nummer (LISN)
8	Unterbrechungsvektortabelle, abgeleitet von Hypervisor-Aufrufparametern
9	Ein Statusregister- (SR-) Wert
10	Eine logische Partitions-ID (LPID)
11	Reale Adresse (RA) Hypervisor-Beschleuniger-Nutzungsdatensatzzeiger
12	Speicherbeschreibungsregister (SDR)

In mindestens einer Ausführungsform initialisiert der Hypervisor eine Vielzahl von Registern 1945 für Beschleuniger-Integrations-Slices 1990.
Wie es in 19F dargestellt ist, wird In mindestens einer Ausführungsform ein einheitlicher Speicher verwendet, der über einen gemeinsamen virtuellen Speicheradressraum adressierbar ist, der für den Zugriff auf physische Prozessorspeicher 1901-1902 und GPU-Speicher 1920-1923 verwendet wird. Bei dieser Implementierung verwenden die auf den GPUs 1910-1913 ausgeführten Operationen denselben virtuellen/effektiven Speicheradressraum für den Zugriff auf die Prozessorspeicher 1901-1902 und umgekehrt, was die Programmierbarkeit vereinfacht. In einer Ausführungsform wird ein erster Abschnitt eines virtuellen/effektiven Adressraums dem Prozessorspeicher 1901 zugewiesen, ein zweiter Abschnitt dem zweiten Prozessorspeicher 1902, ein dritter Abschnitt dem GPU-Speicher 1920 usw. In mindestens einer Ausführungsform wird dadurch ein gesamter virtueller/effektiver Speicherraum (manchmal auch als effektiver Adressraum bezeichnet) über jeden der Prozessorspeicher 1901-1902 und GPU-Speicher 1920-1923 verteilt, wodurch jeder Prozessor oder jede GPU auf jeden physischen Speicher mit einer diesem Speicher zugeordneten virtuellen Adresse zugreifen kann.
In einer Ausführungsform stellt die Bias/Kohärenz-Management-Schaltung 1994A-1994E innerhalb einer oder mehrerer MMUs 1939A-1939E die Cache-Kohärenz zwischen den Caches eines oder mehrerer Host-Prozessoren (z.B. 1905) und GPUs 1910-1913 sicher und implementiert Biasing-Verfahren, die angeben, in welchen physischen Speichern bestimmte Datentypen gespeichert werden sollen. Während mehrere Instanzen der Bias/Kohärenz-Management-Schaltung 1994A-1994E in 19F dargestellt sind, kann die Bias/Kohärenz-Schaltung innerhalb einer MMU eines oder mehrerer Host-Prozessoren 1905 und/oder innerhalb der Beschleuniger-Integrationsschaltung 1936 implementiert sein.
Eine Ausführungsform ermöglicht es, dass GPU-angeschlossener Speicher 1920-1923 als Teil des Systemspeichers abgebildet ist und dass auf ihn unter Verwendung der SVM-Technologie (Shared Virtual Memory) zugegriffen wird, ohne jedoch Leistungsnachteile zu erleiden, die mit einer vollständigen System-Cache-Kohärenz verbunden sind. In mindestens einer Ausführungsform bietet die Möglichkeit des Zugriffs auf GPU-angeschlossenen Speicher 1920-1923 als Systemspeicher ohne lästigen Cache-Kohärenz-Overhead eine vorteilhafte Betriebsumgebung für GPU-Offload. Diese Anordnung ermöglicht es der Software des Host-Prozessors 1905, Operanden einzustellen und auf Berechnungsergebnisse zuzugreifen, ohne den Overhead herkömmlicher E/A-DMA-Datenkopien. Solche herkömmlichen Kopien beinhalten Treiberaufrufe, Unterbrechungen und speicherabbildende E/A- (MMIO-) Zugriffe, die alle im Vergleich zu einfachen Speicherzugriffen ineffizient sind. In mindestens einer Ausführungsform kann die Fähigkeit, ohne Cache-Kohärenz-Overheads auf den GPU-verbundenen Speicher 1920-1923 zuzugreifen, für die Ausführungszeit einer ausgelagerten Berechnung entscheidend sein. In Fällen mit erheblichem Streaming-Schreibspeicherverkehr kann der Cache-Kohärenz-Overhead beispielsweise die effektive Schreibbandbreite einer GPU 1910-1913 erheblich reduzieren. In mindestens einer Ausführungsform können die Effizienz des Operanden-Setups, die Effizienz des Ergebniszugriffs und die Effizienz der GPU-Berechnung eine Rolle bei der Bestimmung der Effektivität eines GPU-Offloads spielen.
In mindestens einer Ausführungsform wird die Auswahl eines GPU-Bias und eines Host-Prozessor-Bias durch eine Bias-Tracker-Datenstruktur gesteuert. Es kann z.B. eine Bias-Tabelle verwendet werden, die eine seitengranulare Struktur sein kann (d.h. mit der Granularität einer Speicherseite gesteuert), die 1 oder 2 Bits pro GPU-angeschlossene Speicherseite aufweist. In mindestens einer Ausführungsform kann eine Bias-Tabelle in einem gestohlenen Speicherbereich eines oder mehrerer GPU-angeschlossener Speicher 1920-1923 implementiert sein, mit oder ohne Bias-Cache in GPU 1910-1913 (z.B. um häufig/kürzlich verwendete Einträge einer Bias-Tabelle zu cachen). Alternativ dazu kann eine gesamte Bias-Tabelle in einer GPU verwaltet werden.
In mindestens einer Ausführungsform wird vor dem tatsächlichen Zugriff auf einen GPU-Speicher auf einen Bias-Tabelleneintrag zugegriffen, der jedem Zugriff auf den GPU-angeschlossenen Speicher 1920-1923 zugeordnet ist, was die folgenden Operationen bewirkt. Zunächst werden lokale Anfragen von GPU 1910-1913, die ihre Seite im GPU-Bias finden, direkt an einen entsprechenden GPU-Speicher 1920-1923 weitergeleitet. Lokale Anfragen von einer GPU, die ihre Seite im Host-Bias finden, werden an den Prozessor 1905 weitergeleitet (z.B. über eine Hochgeschwindigkeitsverbindung, wie es oben beschrieben ist). In einer Ausführungsform werden Anfragen vom Prozessor 1905, die eine angeforderte Seite im Host-Prozessor-Bias finden, wie ein normaler Speicherlesezugriff abgeschlossen. Alternativ können Anforderungen, die an eine GPU-biased bzw. GPU-gebundene Seite gerichtet sind, an die GPU 1910-1913 weitergeleitet werden. In mindestens einer Ausführungsform kann eine GPU dann eine Seite in einen Host-Prozessor-Bias überführen, wenn sie die Seite gerade nicht verwendet. In mindestens einer Ausführungsform kann der Bias-Zustand einer Seite entweder durch einen softwarebasierten Mechanismus, einen hardwareunterstützten softwarebasierten Mechanismus oder, für eine begrenzte Anzahl von Fällen, einen rein hardwarebasierten Mechanismus geändert werden.
Ein Mechanismus zum Ändern des Bias-Zustands verwendet einen API-Aufruf (z.B. OpenCL), der wiederum den Einrichtungstreiber einer GPU aufruft, der wiederum eine Nachricht an eine GPU sendet (oder einen Befehlsdeskriptor in die Warteschlange stellt), um sie anzuweisen, einen Bias-Zustand zu ändern und für einige Übergänge einen Cache-Flushing-Vorgang in einem Host durchzuführen. In mindestens einer Ausführungsform wird die Cache-Flushing-Operation für einen Übergang von dem Bias des Host-Prozessors 1905 zum Bias der GPU verwendet, aber nicht für einen entgegengesetzten Übergang.
In einer Ausführungsform wird die Cache-Kohärenz aufrechterhalten, indem GPU-gebundene Seiten vorübergehend gerendert werden, die vom Host-Prozessor 1905 nicht gecacht werden können. Um auf diese Seiten zuzugreifen, kann der Prozessor 1905 den Zugriff von der GPU 1910 anfordern, die den Zugriff möglicherweise nicht sofort gewährt. Um die Kommunikation zwischen dem Prozessor 1905 und der GPU 1910 zu reduzieren, ist es daher vorteilhaft, sicherzustellen, dass GPU-gebundene Seiten diejenigen sind, die von einer GPU, aber nicht vom Host-Prozessor 1905 benötigt werden, und umgekehrt.
Hardware-Struktur(en) 1315 werden verwendet, um eine oder mehrere Ausführungsformen auszuführen. Einzelheiten zu der/den Hardwarestruktur(en) 1315 werden hierin in Verbindung mit den 13A und/oder 13B angegeben.
20 zeigt beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne gemäß verschiedenen hierin beschriebenen Ausführungsformen hergestellt werden können. Zusätzlich zu den dargestellten Schaltungen können In mindestens einer Ausführungsform weitere Logik und Schaltkreise vorhanden sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Steuerungen für periphere Schnittstellen oder Allzweck-Prozessorkerne.
20 ist ein Blockdiagramm, das eine beispielhafte integrierte Schaltung 2000 mit einem System auf einem Chip darstellt, die unter Verwendung eines oder mehrerer IP-Kerne gemäß mindestens einer Ausführungsform hergestellt werden kann. In mindestens einer Ausführungsform weist die integrierte Schaltung 2000 einen oder mehrere Anwendungsprozessor(en) 2005 (z.B. CPUs), mindestens einen Grafikprozessor 2010 auf und kann zusätzlich einen Bildprozessor 2015 und/oder einen Videoprozessor 2020 aufweisen, von denen jeder ein modularer IP-Kern sein kann. In mindestens einer Ausführungsform weist die integrierte Schaltung 2000 eine Peripherie- oder Buslogik auf, darunter eine USB-Steuerung 2025, eine UART-Steuerung 2030, eine SPI/SDIO-Steuerung 2035 und eine I.sup.2S/I.sup.2C-Steuerung 2040. In mindestens einer Ausführungsform kann die integrierte Schaltung 2000 eine Anzeigeeinrichtung 2045 aufweisen, die mit einer oder mehreren HDMI- (High-Definition Multimedia Interface-) Steuerungen 2050 und einer MIPI- (Mobile Industry Processor Interface-) Anzeigenschnittstelle 2055 verbunden ist. In mindestens einer Ausführungsform kann der Speicher durch ein Flash-Speicher-Subsystem 2060 bereitgestellt sein, das einen Flash-Speicher und eine Flash-Speicher-Steuerung aufweist. In mindestens einer Ausführungsform kann die Speicherschnittstelle über eine Speichersteuerung 2065 für den Zugriff auf SDRAM- oder SRAM-Speichereinrichtungen bereitgestellt sein. In mindestens einer Ausführungsform weisen einige integrierte Schaltungen zusätzlich eine eingebettete Sicherheits-Engine 2070 auf. In mindestens einer Ausführungsform enthalten einige integrierte Schaltungen zusätzlich eine eingebettete Implementierung einer Bibliothek der physikalischen Schicht (PHY) 116.
21A-21B zeigen beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne gemäß verschiedenen Ausführungsformen, wie sie hierin beschrieben sind, hergestellt werden können. Zusätzlich zu den dargestellten Schaltungen können In mindestens einer Ausführungsform weitere Logik und Schaltungen vorhanden sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Steuerungen für periphere Schnittstellen oder Allzweck-Prozessorkerne.
21A-21B sind Blockdiagramme, die beispielhafte Grafikprozessoren zur Verwendung in einem SoC gemäß den hierin beschriebenen Ausführungsformen zeigen. 21A veranschaulicht einen beispielhaften Grafikprozessor 2110 einer integrierten Schaltung mit einem System auf einem Chip, die gemäß mindestens einer Ausführungsform unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden kann. 21B veranschaulicht einen weiteren beispielhaften Grafikprozessor 2140 einer integrierten Schaltung mit einem System auf einem Chip, die gemäß mindestens einer Ausführungsform unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein kann. In mindestens einer Ausführungsform ist der Grafikprozessor 2110 von 21A ein stromsparender Grafikprozessorkern. In mindestens einer Ausführungsform ist der Grafikprozessor 2140 von 21B ein Grafikprozessorkern mit höherer Leistung. In mindestens einer Ausführungsform kann jeder der Grafikprozessoren 2110, 2140 eine Variante des Grafikprozessors 2010 von 20 sein.
In mindestens einer Ausführungsform weist der Grafikprozessor 2110 einen Vertex-prozessor 2105 und einen oder mehrere Fragmentprozessor(en) 2115A-2115N auf (z.B. 2115A, 2115B, 2115C, 2115D bis 2115N-1 und 2115N). In mindestens einer Ausführungsform kann der Grafikprozessor 2110 verschiedene Shader-Programme über eine separate Logik ausführen, so dass der Vertex-Prozessor 2105 für die Ausführung von Operationen für Vertex-Shader-Programme optimiert ist, während ein oder mehrere Fragment-Prozessor(en) 2115A-2115N Fragment- (z.B. Pixel-) Shading-Operationen für Fragment- oder Pixel-Shader-Programme ausführen. In mindestens einer Ausführungsform führt der Vertex-Prozessor 2105 eine Vertex-Verarbeitungsstufe einer 3D-Grafikpipeline durch und erzeugt Primitives und Vertex-Daten. In mindestens einer Ausführungsform verwenden die Fragmentprozessoren 2115A-2115N die vom Vertex-Prozessor 2105 erzeugten Primitiv- und Vertex-Daten, um einen Bildpuffer zu erzeugen, der auf einer Anzeigeeinrichtung angezeigt wird. In mindestens einer Ausführungsform ist/sind der/die Fragmentprozessor(en) 2115A-2115N für die Ausführung von Fragment-Shader-Programmen optimiert, wie sie in einer OpenGL-API vorgesehen sind, die verwendet werden können, um ähnliche Operationen wie ein Pixel-Shader-Programm durchzuführen, wie sie in einer Direct 3D-API vorgesehen sind.
In mindestens einer Ausführungsform weist der Grafikprozessor 2110 zusätzlich eine oder mehrere Speicherverwaltungseinheiten (MMUs) 2120A-2120B, einen oder mehrere Cache(s) 2125A-2125B und eine oder mehrere Schaltungsverbindungen 2130A-2130B auf. In mindestens einer Ausführungsform sorgen eine oder mehrere MMU(s) 2120A-2120B für die Zuordnung von virtuellen zu physischen Adressen für den Grafikprozessor 2110, einschließlich für den Vertex-Prozessor 2105 und/oder den/die Fragmentprozessor(en) 2115A-2115N, der/die zusätzlich zu den in einem oder mehreren Cache(s) 2125A-2125B gespeicherten Vertex- oder Bild-/Texturdaten auf im Speicher gespeicherte Vertex- oder Bild-/Texturdaten verweisen kann/können. In mindestens einer Ausführungsform kann eine oder können mehrere MMU(s) 2120A-2120B mit anderen MMUs innerhalb des Systems synchronisiert werden, einschließlich einer oder mehrerer MMUs, die einem oder mehreren Anwendungsprozessoren 2005, Bildprozessoren 2015 und/oder Videoprozessoren 2020 von 20 zugeordnet sind, so dass sich jeder Prozessor 2005-2020 an einem gemeinsamen oder vereinheitlichten virtuellen Speichersystem beteiligen kann. In mindestens einer Ausführungsform ermöglichen eine oder mehrere Schaltungsverbindung(en) 2130A-2130B dem Grafikprozessor 2110 die Verbindung mit anderen IP-Kernen innerhalb des SoC, entweder über einen internen Bus des SoC oder über eine direkte Verbindung.
In mindestens einer Ausführungsform weist der Grafikprozessor 2140 eine oder mehrere MMU(s) 2120A-2120B, Caches 2125A-2125B und Schaltungsverbindungen 2130A-2130B des Grafikprozessors 2110 von 21A auf. In mindestens einer Ausführungsform weist der Grafikprozessor 2140 einen oder mehrere Shader-Kern(e) 2155A-2155N auf (z. B. 2155A, 2155B, 2155C, 2155D, 2155E, 2155F bis 2155N-1 und 2155N), was eine einheitliche Shader-Kern-Architektur ermöglicht, bei der ein einziger Kern oder Typ oder Kern alle Arten von programmierbarem Shader-Code ausführen kann, einschließlich Shader-Programmcode zur Implementierung von Vertex-Shadern, Fragment-Shadern und/oder Compute-Shadern. In mindestens einer Ausführungsform kann die Anzahl der Shader-Kerne variieren. In mindestens einer Ausführungsform weist der Grafikprozessor 2140 einen Inter-Core-Task-Manager 2145 auf, der als Thread-Dispatcher fungiert, um Ausführungs-Threads an einen oder mehrere Shader-Kerne 2155A-2155N und eine Tiling-Einheit 2158 zu verteilen, um Tiling-Operationen für kachelbasiertes Rendering zu beschleunigen, bei denen Rendering-Operationen für eine Szene im Bildraum unterteilt sind, um beispielsweise eine lokale räumliche Kohärenz innerhalb einer Szene auszunutzen oder die Nutzung interner Caches zu optimieren.
22A und 22B veranschaulichen eine zusätzliche beispielhafte Grafikprozessorlogik gemäß den hierin beschriebenen Ausführungsformen. 22A veranschaulicht einen Grafikkern 2200, der In mindestens einer Ausführungsform im Grafikprozessor 2010 von 20 vorhanden sein kann und In mindestens einer Ausführungsform ein einheitlicher Shader-Kern 2155A-2155N wie in 21B sein kann. 22B veranschaulicht eine hochparallele Mehrzweck-Grafikverarbeitungseinheit 2230, die In mindestens einer Ausführungsform für den Einsatz auf einem Multi-Chip-Modul geeignet ist.
In mindestens einer Ausführungsform weist der Grafikkern 2200 einen gemeinsam genutzten Befehlscache 2202, eine Textureinheit 2218 und einen Cache/gemeinsamen Speicher 2220 auf, die den Ausführungsressourcen innerhalb des Grafikkerns 2200 gemeinsam sind. In mindestens einer Ausführungsform kann der Grafikkern 2200 mehrere Slices 2201A-2201 N oder Partitionen für jeden Kern aufweisen, und ein Grafikprozessor kann mehrere Instanzen des Grafikkerns 2200 aufweisen. Die Slices 2201A-2201N können eine Unterstützungslogik aufweisen, die einen lokalen Befehlscache 2204A-2204N, einen Thread-Scheduler 2206A-2206N, einen Thread-Dispatcher 2208A-2208N und einen Satz von Registern 2210A-2210N umfasst. In mindestens einer Ausführungsform können die Slices 2201A-2201N einen Satz zusätzlicher Funktionseinheiten (AFUs 2212A-2212N), Gleitkommaeinheiten (FPU 2214A-2214N), ganzzahlige arithmetische Logikeinheiten (ALUs 2216-2216N), Adressberechnungseinheiten (ACU 2213A-2213N), doppeltgenaue Gleitkommaeinheiten (DPFPU 2215A-2215N) und Matrixverarbeitungseinheiten (MPU 2217A-2217N) aufweisen.
In mindestens einer Ausführungsform können die FPUs 2214A-2214N Gleitkommaoperationen mit einfacher Genauigkeit (32 Bit) und halber Genauigkeit (16 Bit) durchführen, während die DPFPUs 2215A-2215N Gleitkommaoperationen mit doppelter Genauigkeit (64 Bit) durchführen. In mindestens einer Ausführungsform können die ALUs 2216A-2216N Integer-Operationen mit variabler Präzision bei 8-Bit-, 16-Bit- und 32-Bit-Präzision durchführen und für Operationen mit gemischter Präzision ausgestaltet sein. In mindestens einer Ausführungsform können die MPUs 2217A-2217N auch für Matrixoperationen mit gemischter Genauigkeit ausgestaltet sein, die Gleitkomma- und 16-Bit-Ganzzahloperationen mit halber Genauigkeit aufweisen. In mindestens einer Ausführungsform können die MPUs 2217-2217N eine Vielzahl von Matrixoperationen durchführen, um Anwendungsrahmen für maschinelles Lernen zu beschleunigen, einschließlich der Unterstützung für eine beschleunigte allgemeine Matrix-Matrix-Multiplikation (GEMM). In mindestens einer Ausführungsform können die AFUs 2212A-2212N zusätzliche logische Operationen durchführen, die von Gleitkomma- oder Ganzzahl-Einheiten nicht unterstützt werden, einschließlich trigonometrischer Operationen (z.B. Sinus, Cosinus usw.).
22B veranschaulicht eine Universalverarbeitungseinheit (GPGPU) 2230, die In mindestens einer Ausführungsform so ausgestaltet sein kann, dass sie hochparallele Rechenoperationen durch ein Array von Grafikverarbeitungseinheiten ausführen kann. In mindestens einer Ausführungsform kann die GPGPU 2230 direkt mit anderen Instanzen der GPGPU 2230 verbunden sein, um einen Multi-GPU-Cluster zu bilden und die Trainingsgeschwindigkeit für tiefe neuronale Netzwerke zu verbessern. In mindestens einer Ausführungsform weist die GPGPU 2230 eine Host-Schnittstelle 2232 auf, um eine Verbindung mit einem Host-Prozessor zu ermöglichen. In mindestens einer Ausführungsform handelt es sich bei der Host-Schnittstelle 2232 um eine PCI-Express-Schnittstelle. In mindestens einer Ausführungsform kann es sich bei der Host-Schnittstelle 2232 um eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur handeln. In mindestens einer Ausführungsform empfängt die GPGPU 2230 Befehle von einem Host-Prozessor und verwendet einen globalen Scheduler 2234, um die mit diesen Befehlen verbundenen Ausführungsthreads auf eine Reihe von Compute-Clustern 2236A-2236H zu verteilen. In mindestens einer Ausführungsform teilen sich die Compute-Cluster 2236A-2236H einen Cache-Speicher 2238. In mindestens einer Ausführungsform kann der Cache-Speicher 2238 als übergeordneter Cache für Cache-Speicher innerhalb von Compute-Clustern 2236A-2236H dienen.
In mindestens einer Ausführungsform weist die GPGPU 2230 einen Speicher 2244A-2244B auf, der über eine Reihe von Speichersteuerungen 2242A-2242B mit Compute-Clustern 2236A-2236H gekoppelt ist. In mindestens einer Ausführungsform kann der Speicher 2244A-2244B verschiedene Arten von Speichereinrichtungen aufweisen, einschließlich dynamischer Direktzugriffsspeicher (DRAM) oder Grafik-Direktzugriffsspeicher, wie synchroner Grafik-Direktzugriffsspeicher (SGRAM), einschließlich Grafik-Doppeldatenraten-Speicher (GDDR).
In mindestens einer Ausführungsform weisen die Compute-Cluster 2236A-2236H jeweils einen Satz von Grafikkernen auf, wie beispielsweise den Grafikkern 2200 von 22A, der mehrere Arten von Ganzzahl- und Gleitkomma-Logikeinheiten aufweisen kann, die Rechenoperationen mit einer Reihe von Genauigkeiten durchführen können, die auch für Berechnungen zum maschinellen Lernen geeignet sind. Zum Beispiel kann In mindestens einer Ausführungsform mindestens eine Teilmenge von Gleitkommaeinheiten in jedem der Compute-Cluster 2236A-2236H so ausgestaltet sein, dass sie 16-Bit- oder 32-Bit-Gleitkommaoperationen durchführen, während eine andere Teilmenge von Gleitkommaeinheiten so ausgestaltet sein kann, dass sie 64-Bit-Gleitkommaoperationen durchführen kann.
In mindestens einer Ausführungsform können mehrere Instanzen der GPGPU 2230 für den Betrieb als ein Compute-Cluster ausgestaltet sein. In mindestens einer Ausführungsform variiert die von den Compute-Clustern 2236A-2236H für die Synchronisation und den Datenaustausch verwendete Kommunikation zwischen den Ausführungsformen. In mindestens einer Ausführungsform kommunizieren mehrere Instanzen der GPGPU 2230 über die Host-Schnittstelle 2232. In mindestens einer Ausführungsform weist die GPGPU 2230 einen E/A-Hub 2239 auf, der die GPGPU 2230 mit einem GPU-Link 2240 koppelt, der eine direkte Verbindung zu anderen Instanzen der GPGPU 2230 ermöglicht. In mindestens einer Ausführungsform ist die GPU-Verbindung 2240 mit einer dedizierten GPU-zu-GPU-Brücke gekoppelt, die die Kommunikation und Synchronisation zwischen mehreren Instanzen der GPGPU 2230 ermöglicht. In mindestens einer Ausführungsform ist der GPU-Link 2240 mit einer Hochgeschwindigkeits-Verbindung gekoppelt, um Daten an andere GPGPUs oder Parallelprozessoren zu senden und zu empfangen. In mindestens einer Ausführungsform befinden sich mehrere Instanzen der GPGPU 2230 in getrennten Datenverarbeitungssystemen und kommunizieren über eine Netzwerkeinrichtung, die über die Host-Schnittstelle 2232 zugänglich ist. In mindestens einer Ausführungsform kann die GPU-Verbindung 2240 so ausgestaltet sein, dass sie zusätzlich oder alternativ zur Hostschnittstelle 2232 eine Verbindung zu einem Hostprozessor ermöglicht.
In mindestens einer Ausführungsform kann die GPGPU 2230 so ausgestaltet sein, dass sie neuronale Netzwerke trainiert. In mindestens einer Ausführungsform kann die GPGPU 2230 innerhalb einer Inferencing-Plattform verwendet werden. In mindestens einer Ausführungsform, bei der die GPGPU 2230 für Inferencing verwendet wird, kann die GPGPU weniger Compute-Cluster 2236A-2236H aufweisen, als wenn die GPGPU zum Training eines neuronalen Netzes verwendet wird. In mindestens einer Ausführungsform kann sich die mit dem Speicher 2244A-2244B verbundene Speichertechnologie zwischen Inferencing- und Trainingskonfigurationen unterscheiden, wobei den Trainingskonfigurationen Speichertechnologien mit höherer Bandbreite zugewiesen werden. In mindestens einer Ausführungsform kann die Inferencing-Konfiguration der GPGPU 2230 Inferencing-spezifische Anweisungen unterstützen. Zum Beispiel kann In mindestens einer Ausführungsform eine Inferencing-Konfiguration Unterstützung für eine oder mehrere 16-Bit-Ganzzahl-Punktprodukt-Anweisungen bieten, die während Inferencing-Operationen für eingesetzte neuronale Netzwerke verwendet werden können. In mindestens einer Ausführungsform kann die Inferenzierungskonfiguration der GPGPU 2230 die Ausführung von Software-Operationen unterstützen, die von einer Software Physical Layer (PHY)-Bibliothek 116 implementiert werden.
23 ist ein Blockdiagramm, das ein Rechensystem 2300 gemäß mindestens einer Ausführungsform zeigt. In mindestens einer Ausführungsform weist das Rechensystem 2300 ein Verarbeitungsteilsystem 2301 mit einem oder mehreren Prozessor(en) 2302 und einem Systemspeicher 2304 auf, die über einen Verbindungspfad kommunizieren, der einen Speicher-Hub 2305 aufweisen kann. In mindestens einer Ausführungsform kann der Speicher-Hub 2305 eine separate Komponente innerhalb einer Chipsatzkomponente sein oder in einen oder mehrere Prozessor(en) 2302 integriert sein. In mindestens einer Ausführungsform ist der Speicher-Hub 2305 über eine Kommunikationsverbindung 2306 mit einem E/A-Subsystem 2311 verbunden. In mindestens einer Ausführungsform weist das E/A-Subsystem 2311 einen E/A-Hub 2307 auf, der es dem Rechensystem 2300 ermöglicht, Eingaben von einer oder mehreren Eingabeeinrichtung(en) 2308 zu empfangen. In mindestens einer Ausführungsform kann der E/A-Hub 2307 eine Anzeigesteuerung, die in einem oder mehreren Prozessor(en) 2302 enthalten sein kann, in die Lage versetzen, Ausgaben an eine oder mehrere Anzeigeeinrichtung(en) 231 0A zu liefern. In mindestens einer Ausführungsform kann eine oder mehrere mit dem E/A-Hub 2307 gekoppelte Anzeigevorrichtung(en) 2310A eine lokale, interne oder eingebettete Anzeigevorrichtung aufweisen.
In mindestens einer Ausführungsform weist das Verarbeitungssubsystem 2301 einen oder mehrere parallele(n) Prozessor(en) 2312 auf, die über einen Bus oder eine andere Kommunikationsverbindung 2313 mit dem Speicher-Hub 2305 verbunden sind. In mindestens einer Ausführungsform kann es sich bei der Kommunikationsverbindung 2313 um eine beliebige Anzahl von standardbasierten Kommunikationsverbindungstechnologien oder -protokollen handeln, wie beispielsweise PCI Express, ist aber nicht darauf beschränkt, oder um eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur. In mindestens einer Ausführungsform bilden ein oder mehrere parallele(r) Prozessor(en) 2312 ein rechnerisch fokussiertes Parallel- oder Vektorverarbeitungssystem, das eine große Anzahl von Verarbeitungskernen und/oder Verarbeitungsclustern aufweisen kann, wie beispielsweise einen MIC-Prozessor (Many Integrated Core). In mindestens einer Ausführungsform bilden ein oder mehrere parallele(r) Prozessor(en) 2312 ein Grafikverarbeitungs-Subsystem, das Pixel an eine oder mehrere über den E/A-Hub 2307 gekoppelte Anzeigeeinrichtung(en) 2310A ausgeben kann. In mindestens einer Ausführungsform kann ein oder können mehrere Parallelprozessor(en) 2312 auch eine Anzeigesteuerung und eine Anzeigeschnittstelle (nicht gezeigt) aufweisen, um eine direkte Verbindung mit einer oder mehreren Anzeigeeinrichtung(en) 2310B zu ermöglichen.
In mindestens einer Ausführungsform kann eine Systemspeichereinheit 2314 mit dem E/A-Hub 2307 verbunden sein, um einen Speichermechanismus für das Computersystem 2300 bereitzustellen. In mindestens einer Ausführungsform kann ein E/A-Switch 2316 verwendet werden, um einen Schnittstellenmechanismus bereitzustellen, um Verbindungen zwischen dem E/A-Hub 2307 und anderen Komponenten zu ermöglichen, wie beispielsweise einem Netzwerkadapter 2318 und/oder einem drahtlosen Netzwerkadapter 2319, der in die Plattform integriert sein kann, und verschiedenen anderen Einrichtungen, die über eine oder mehrere Add-in-Einrichtung(en) 2320 hinzugefügt werden können. In mindestens einer Ausführungsform kann der Netzwerkadapter 2318 ein Ethernet-Adapter oder ein anderer kabelgebundener Netzwerkadapter sein. In mindestens einer Ausführungsform kann der drahtlose Netzwerkadapter 2319 eine oder mehrere Wi-Fi-, Bluetooth-, Near Field Communication (NFC)- oder andere Netzwerkeinrichtungen aufweisen, die ein oder mehrere drahtlose Funkgeräte enthalten.
In mindestens einer Ausführungsform kann das Rechensystem 2300 andere, nicht explizit dargestellte Komponenten aufweisen, einschließlich USB- oder andere Anschlüsse, optische Speicherlaufwerke, Videoaufnahmegeräte und dergleichen, die ebenfalls mit dem E/A-Hub 2307 verbunden sein können. In mindestens einer Ausführungsform können Kommunikationspfade, die verschiedene Komponenten in 23 miteinander verbinden, unter Verwendung beliebiger geeigneter Protokolle implementiert sein, wie beispielsweise PCI (Peripheral Component Interconnect)-basierte Protokolle (z.B. PCI-Express) oder andere Bus- oder Punkt-zu-Punkt-Kommunikationsschnittstellen und/oder Protokolle, wie beispielsweise NV-Link High-Speed-Interconnect oder Interconnect-Protokolle.
In mindestens einer Ausführungsform weisen ein oder mehrere Parallelprozessor(en) 2312 eine für die Grafik- und Videoverarbeitung optimierte Schaltung auf, die beispielsweise eine Videoausgangsschaltung umfasst und eine Grafikverarbeitungseinheit (GPU) darstellt. In mindestens einer Ausführungsform enthalten ein oder mehrere Parallelprozessor(en) 2312 Schaltkreise, die für die allgemeine Verarbeitung optimiert sind. In mindestens einer Ausführungsform können Komponenten des Rechensystems 2300 mit einem oder mehreren anderen Systemelementen auf einem einzigen integrierten Schaltkreis integriert sein. Beispielsweise können In mindestens einer Ausführungsform ein oder mehrere parallele(r) Prozessor(en) 2312, ein Speicher-Hub 2305, ein Prozessor(en) 2302 und ein E/A-Hub 2307 in einer integrierten Schaltung mit einem System mit einem System auf einem Chip (SoC) integriert sein. In mindestens einer Ausführungsform können die Komponenten des Rechnersystems 2300 in einem einzigen Gehäuse integriert sein, um eine System-in-Package-Konfiguration (SIP) auszugestalten. In mindestens einer Ausführungsform kann mindestens ein Abschnitt der Komponenten des Rechensystems 2300 in ein Multi-Chip-Modul (MCM) integriert sein, das mit anderen Multi-Chip-Modulen zu einem modularen Rechensystem zusammengeschaltet sein kann.
PROZESSOREN
24A veranschaulicht einen Parallelprozessor 2400 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform können verschiedene Komponenten des Parallelprozessors 2400 unter Verwendung einer oder mehrerer integrierter Schaltungseinrichtungen, wie beispielsweise programmierbare Prozessoren, anwendungsspezifische integrierte Schaltungen (ASICs) oder feldprogrammierbare Gate-Arrays (FPGAs), implementiert werden. In mindestens einer Ausführungsform ist der dargestellte Parallelprozessor 2400 eine Variante eines oder mehrerer Parallelprozessoren 2312, die in 23 gemäß einer beispielhaften Ausführungsform dargestellt sind.
In mindestens einer Ausführungsform weist der Parallelprozessor 2400 eine Parallelverarbeitungseinheit 2402 auf. In mindestens einer Ausführungsform weist die Parallelverarbeitungseinheit 2402 eine E/A-Einheit 2404 auf, die die Kommunikation mit anderen Einrichtungen, einschließlich anderer Instanzen der Parallelverarbeitungseinheit 2402, ermöglicht. In mindestens einer Ausführungsform kann die E/A-Einheit 2404 direkt mit anderen Einrichtungen verbunden sein. In mindestens einer Ausführungsform ist die E/A-Einheit 2404 über eine Hub- oder Switch-Schnittstelle, wie beispielsweise den Speicher-Hub 2405, mit anderen Einrichtungen verbunden. In mindestens einer Ausführungsform bilden die Verbindungen zwischen Speicher-Hub 2405 und E/A-Einheit 2404 eine Kommunikationsverbindung 2313. In mindestens einer Ausführungsform ist die E/A-Einheit 2404 mit einer Host-Schnittstelle 2406 und einem Speicher-Koppelfeld 2416 verbunden, wobei die Host-Schnittstelle 2406 Befehle zur Durchführung von Verarbeitungsoperationen und das Speicher-Koppelfeld 2416 Befehle zur Durchführung von Speicheroperationen empfängt.
In mindestens einer Ausführungsform, wenn die Host-Schnittstelle 2406 einen Befehlspuffer über die E/A-Einheit 2404 empfängt, kann die Host-Schnittstelle 2406 Arbeitsoperationen zur Ausführung dieser Befehle an ein Frontend 2408 leiten. In mindestens einer Ausführungsform ist das vordere Ende 2408 mit einem Scheduler 2410 gekoppelt, der so ausgestaltet ist, dass er Befehle oder andere Arbeitselemente an eine Verarbeitungsclusteranordnung 2412 verteilt. In mindestens einer Ausführungsform stellt der Scheduler 2410 sicher, dass die Verarbeitungsclusteranordnung 2412 ordnungsgemäß ausgestaltet ist und sich in einem gültigen Zustand befindet, bevor Aufgaben an die Verarbeitungsclusteranordnung 2412 verteilt werden. In mindestens einer Ausführungsform ist der Scheduler 2410 über Firmware-Logik implementiert, die auf einem Mikrocontroller ausgeführt wird. In mindestens einer Ausführungsform ist der Mikrocontroller-implementierte Scheduler 2410 so ausgestaltet, dass er komplexe Ablaufsteuerungs- und Arbeitsverteilungsoperationen mit grober und feiner Granularität durchführen kann, was eine schnelle Unterbrechung und Kontextumschaltung von Threads ermöglicht, die auf der Verarbeitungsanordnung 2412 ausgeführt werden. In mindestens einer Ausführungsform kann die Host-Software Arbeitslasten für die Planung auf der Verarbeitungsanordnung 2412 über eine von mehreren Grafikverarbeitungs-Doorbells nachweisen. In mindestens einer Ausführungsform können die Arbeitslasten dann automatisch durch die Logik des Schedulers 2410 innerhalb eines Mikrocontrollers, der den Scheduler 2410 aufweist, auf der Verarbeitungsanordnung 2412 verteilt werden.
In mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 2412 bis zu „N“ Verarbeitungscluster aufweisen (z.B. Cluster 2414A, Cluster 2414B, bis Cluster 2414N). In mindestens einer Ausführungsform kann jeder Cluster 2414A-1914N der Verarbeitungsclusteranordnung 2412 eine große Anzahl von gleichzeitigen Threads ausführen. In mindestens einer Ausführungsform kann der Scheduler 2410 den Clustern 2414A-2414N der Verarbeitungsclusteranordnung 2412 Arbeit zuweisen, indem er verschiedene Ablaufsteuerungs- und/oder Arbeitsverteilungsalgorithmen verwendet, die je nach der Arbeitslast variieren können, die für jede Art von Programm oder Berechnung entsteht. In mindestens einer Ausführungsform kann die Planung dynamisch durch den Scheduler 2410 erfolgen oder teilweise durch eine Compilerlogik während der Kompilierung der Programmlogik unterstützt werden, die für die Ausführung durch die Verarbeitungsclusteranordnung 2412 ausgestaltet ist. In mindestens einer Ausführungsform können verschiedene Cluster 2414A-2414N der Verarbeitungsclusteranordnung 2412 für die Verarbeitung verschiedener Arten von Programmen oder für die Durchführung verschiedener Arten von Berechnungen zugewiesen werden.
In mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 2412 so ausgestaltet sein, dass sie verschiedene Arten von Parallelverarbeitungsoperationen durchführt. In mindestens einer Ausführungsform ist die Verarbeitungsclusteranordnung 2412 so ausgestaltet, dass sie parallele Allzweck-Rechenoperationen durchführt. Zum Beispiel kann In mindestens einer Ausführungsform die Verarbeitungsclusteranordnung 2412 eine Logik aufweisen, um Verarbeitungsaufgaben auszuführen, einschließlich der Filterung von Video- und/oder Audiodaten, der Durchführung von Modellierungsoperationen, einschließlich physikalischer Operationen, und der Durchführung von Datentransformationen.
In mindestens einer Ausführungsform ist die Verarbeitungsclusteranordnung 2412 so ausgestaltet, dass sie parallele Grafikverarbeitungsoperationen durchführt. In mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 2412 eine zusätzliche Logik aufweisen, um die Ausführung solcher Grafikverarbeitungsoperationen zu unterstützen, einschließlich, aber nicht beschränkt auf Texturabtastlogik, um Texturoperationen durchzuführen, sowie Tesselationslogik und andere Vertexverarbeitungslogik. In mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 2412 so ausgestaltet sein, dass sie grafikverarbeitungsbezogene Shader-Programme ausführt, wie beispielsweise Vertex-Shader, Tesselation-Shader, Geometrie-Shader und Pixel-Shader. In mindestens einer Ausführungsform kann die Parallelverarbeitungseinheit 2402 Daten aus dem Systemspeicher über die E/A-Einheit 2404 zur Verarbeitung übertragen. In mindestens einer Ausführungsform können die übertragenen Daten während der Verarbeitung im On-Chip-Speicher (z.B. im Parallelprozessorspeicher 2422) gespeichert und dann in den Systemspeicher zurückgeschrieben werden.
In mindestens einer Ausführungsform, wenn die Parallelverarbeitungseinheit 2402 zur Durchführung der Grafikverarbeitung verwendet wird, kann der Scheduler 2410 so ausgestaltet sein, dass er eine Verarbeitungslast in ungefähr gleich große Tasks aufteilt, um eine bessere Verteilung der Grafikverarbeitungsoperationen auf mehrere Cluster 2414A-2214N der Verarbeitungsclusteranordnung 2412 zu ermöglichen. In mindestens einer Ausführungsform können Abschnitte der Verarbeitungsclusteranordnung 2412 so ausgestaltet sein, dass sie verschiedene Arten der Verarbeitung durchführen. Zum Beispiel kann In mindestens einer Ausführungsform ein erster Abschnitt so ausgestaltet sein, dass er Vertex-Shading und Topologieerzeugung durchführt, ein zweiter Abschnitt kann so ausgestaltet sein, dass er Tesselations- und Geometrie-Shading durchführt, und ein dritter Abschnitt kann so ausgestaltet sein, dass er Pixel-Shading oder andere Screenspace-Operationen durchführt, um ein gerendertes Bild für die Anzeige zu erzeugen. In mindestens einer Ausführungsform können Zwischendaten, die von einem oder mehreren Clustern 2414A-2214N erzeugt werden, in Puffern gespeichert werden, damit Zwischendaten zwischen den Clustern 2414A-2214N zur weiteren Verarbeitung übertragen werden können.
In mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 2412 über den Scheduler 2410, der Befehle zur Definition von Verarbeitungs-Tasks vom Frontend 2408 erhält, auszuführende Verarbeitungs-Tasks empfangen. In mindestens einer Ausführungsform können die Verarbeitungs-Tasks Indizes der zu verarbeitenden Daten aufweisen, z.B. Oberflächen- (Patch-) Daten, Primitivdaten, Vertexdaten und/oder Pixeldaten, sowie Zustandsparameter und Befehle, die definieren, wie die Daten zu verarbeiten sind (z.B. welches Programm ausgeführt werden soll). In mindestens einer Ausführungsform kann der Scheduler 2410 so ausgestaltet sein, dass er den Tasks entsprechende Indizes abruft oder Indizes vom Frontend 2408 empfängt. In mindestens einer Ausführungsform kann das Frontend 2408 so ausgestaltet sein, dass es sicherstellt, dass die Verarbeitungsclusteranordnung 2412 in einem gültigen Zustand konfiguriert ist, bevor eine durch eingehende Befehlspuffer (z.B. Batch-Puffer, Push-Puffer usw.) spezifizierte Arbeitslast eingeleitet wird.
In mindestens einer Ausführungsform kann jede von einer oder mehreren Instanzen der Parallelverarbeitungseinheit 2402 mit dem Parallelprozessorspeicher 2422 gekoppelt sein. In mindestens einer Ausführungsform kann auf den Parallelprozessorspeicher 2422 über das Speicherkoppelfeld 2416 zugegriffen werden, die Speicheranforderungen von der Verarbeitungsclusteranordnung 2412 sowie der E/A-Einheit 2404 empfangen kann. In mindestens einer Ausführungsform kann das Speicherkoppelfeld 2416 über eine Speicherschnittstelle 2418 auf den Parallelprozessorspeicher 2422 zugreifen. In mindestens einer Ausführungsform kann die Speicherschnittstelle 2418 mehrere Partitionseinheiten aufweisen (z.B. Partitionseinheit 2420A, Partitionseinheit 2420B bis Partitionseinheit 2420N), die jeweils mit einem Abschnitt (z.B. einer Speichereinheit) des Parallelprozessorspeichers 2422 gekoppelt sein können. In mindestens einer Ausführungsform ist eine Anzahl von Partitionseinheiten 2420A-2220N so ausgestaltet, dass sie gleich einer Anzahl von Speichereinheiten ist, so dass eine erste Partitionseinheit 2420A eine entsprechende erste Speichereinheit 2424A hat, eine zweite Partitionseinheit 2420B eine entsprechende Speichereinheit 2424B hat und eine N-te Partitionseinheit 2420N eine entsprechende N-te Speichereinheit 2424N hat. In mindestens einer Ausführungsform kann eine Anzahl von Partitionseinheiten 2420A-2420N nicht gleich einer Anzahl von Speichereinrichtungen sein.
In mindestens einer Ausführungsform können die Speichereinheiten 2424A-2424N verschiedene Arten von Speichereinrichtungen aufweisen, einschließlich dynamischer Direktzugriffsspeicher (DRAM) oder Grafik-Direktzugriffsspeicher, wie synchroner Grafik-Direktzugriffsspeicher (SGRAM), einschließlich Grafik-Doppeldatenraten-Speicher (GDDR). In mindestens einer Ausführungsform können die Speichereinheiten 2424A-2424N auch 3D-Stapelspeicher aufweisen, einschließlich, aber nicht beschränkt auf Speicher mit hoher Bandbreite (High Bandwidth Memory (HBM)). In mindestens einer Ausführungsform können Rendering-Ziele, wie beispielsweise Frame-Puffer oder Textur-Maps, über die Speichereinheiten 2424A-2424N hinweg gespeichert werden, so dass die Partitionseinheiten 2420A-2420N Abschnitte jedes Rendering-Ziels parallel schreiben können, um die verfügbare Bandbreite des Parallelprozessorspeichers 2422 effizient zu nutzen. In mindestens einer Ausführungsform kann eine lokale Instanz des Parallelprozessorspeichers 2422 zugunsten eines vereinheitlichten Speicherentwurfs ausgeschlossen werden, der den Systemspeicher in Verbindung mit dem lokalen Cache-Speicher nutzt.
In mindestens einer Ausführungsform kann jeder der Cluster 2414A-2414N der Verarbeitungsclusteranordnung 2412 Daten verarbeiten, die in jede der Speichereinheiten 2424A-2424N im Parallelprozessorspeicher 2422 geschrieben werden. In mindestens einer Ausführungsform kann das Speicherkoppelfeld 2416 so ausgestaltet sein, dass es eine Ausgabe jedes Clusters 2414A-2414N an eine beliebige Partitionseinheit 2420A-2420N oder an einen anderen Cluster 2414A-2414N überträgt, der zusätzliche Verarbeitungsoperationen an einer Ausgabe durchführen kann. In mindestens einer Ausführungsform kann jeder Cluster 2414A-2414N mit der Speicherschnittstelle 2418 über das Speicherkoppelfeld 2416 kommunizieren, um von verschiedenen externen Einrichtungen zu lesen oder in diese zu schreiben. In mindestens einer Ausführungsform hat das Speicherkoppelfeld 2416 eine Verbindung zur Speicherschnittstelle 2418, um mit der E/A-Einheit 2404 zu kommunizieren, sowie eine Verbindung zu einer lokalen Instanz des Parallelprozessorspeichers 2422, so dass die Verarbeitungseinheiten in den verschiedenen Verarbeitungsclustern 2414A-2414N mit dem Systemspeicher oder einem anderen Speicher kommunizieren können, der nicht lokal zur Parallelverarbeitungseinheit 2402 gehört. In mindestens einer Ausführungsform kann das Speicherkoppelfeld 2416 virtuelle Kanäle verwenden, um Verkehrsströme zwischen Clustern 2414A-2414N und Partitionseinheiten 2420A-2420N zu trennen.
In mindestens einer Ausführungsform können mehrere Instanzen der Parallelverarbeitungseinheit 2402 auf einer einzigen Add-in-Karte bereitgestellt sein, oder mehrere Add-in-Karten können miteinander verbunden sein. In mindestens einer Ausführungsform können verschiedene Instanzen der Parallelverarbeitungseinheit 2402 so ausgestaltet sein, dass sie auch dann zusammenarbeiten, wenn die verschiedenen Instanzen eine unterschiedliche Anzahl von Verarbeitungskernen, unterschiedliche Mengen an lokalem Parallelprozessorspeicher und/oder andere Konfigurationsunterschiede aufweisen. Zum Beispiel können In mindestens einer Ausführungsform einige Instanzen der Parallelverarbeitungseinheit 2402 im Vergleich zu anderen Ausführungen Gleitkommaeinheiten mit höherer Präzision aufweisen. In mindestens einer Ausführungsform können Systeme, die eine oder mehrere Instanzen der Parallelverarbeitungseinheit 2402 oder des Parallelprozessors 2400 enthalten, in einer Vielzahl von Ausführungsformen und Formfaktoren implementiert sein, einschließlich, aber nicht beschränkt auf Desktop-, Laptop- oder Handheld-Personalcomputer, Server, Workstations, Spielkonsolen und/oder eingebettete Systeme.
24B ist ein Blockdiagramm einer Partitionseinheit 2420 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die Partitionseinheit 2420 eine Instanz einer der Partitionseinheiten 2420A-2420N aus 24A. In mindestens einer Ausführungsform weist die Partitionseinheit 2420 einen L2-Cache 2421, eine Rahmenpufferschnittstelle 2425 und eine ROP 2426 (Rasteroperationseinheit) auf. Der L2-Cache 2421 ist ein Lese-/Schreib-Cache, der so ausgestaltet ist, dass er von dem Speicherkoppelfeld 2416 und der ROP 2426 empfangene Lade- und Speicheroperationen durchführt. In mindestens einer Ausführungsform werden Lesefehler und dringende Rückschreibanforderungen vom L2-Cache 2421 an die Rahmenpufferschnittstelle 2425 zur Verarbeitung ausgegeben. In mindestens einer Ausführungsform können Aktualisierungen auch über die Rahmenpufferschnittstelle 2425 zur Verarbeitung an einen Rahmenpuffer gesendet werden. In mindestens einer Ausführungsform ist die Rahmenpufferschnittstelle 2425 mit einer der Speichereinheiten im Parallelprozessorspeicher verbunden, wie den Speichereinheiten 2424A-2424N von 24 (z.B. innerhalb des Parallelprozessorspeichers 2422).
In mindestens einer Ausführungsform ist die ROP 2426 eine Verarbeitungseinheit, die Rasteroperationen wie Schablonieren, Z-Test, Überblendung und ähnliches durchführt. In mindestens einer Ausführungsform gibt die ROP 2426 dann verarbeitete Grafikdaten aus, die im Grafikspeicher abgelegt werden. In mindestens einer Ausführungsform weist die ROP 2426 eine Komprimierungslogik auf, um Tiefen- oder Farbdaten zu komprimieren, die in den Speicher geschrieben werden, und Tiefen- oder Farbdaten zu dekomprimieren, die aus dem Speicher gelesen werden. In mindestens einer Ausführungsform kann die Komprimierungslogik eine verlustfreie Komprimierungslogik sein, die einen oder mehrere von mehreren Komprimierungsalgorithmen verwendet. In mindestens einer Ausführungsform kann die Art der von der ROP 2426 durchgeführten Komprimierung auf der Grundlage statistischer Merkmale der zu komprimierenden Daten variieren. Zum Beispiel wird In mindestens einer Ausführungsform eine Delta-Farbkompression auf Tiefen- und Farbdaten auf einer Pro-Kachel-Basis durchgeführt.
In mindestens einer Ausführungsform ist die ROP 2426 in jedem Verarbeitungscluster (z.B. Cluster 2414A-2414N von 24) und nicht in der Partitionseinheit 2420 vorhanden. In mindestens einer Ausführungsform werden Lese- und Schreibanforderungen für Pixeldaten über das Speicherkoppelfeld 2416 anstelle von Pixelfragmentdaten übertragen. In mindestens einer Ausführungsform können verarbeitete Grafikdaten auf einer Anzeigeeinrichtung, wie einer von einer oder mehreren Anzeigeeinrichtung(en) 2410 von 24, zur weiteren Verarbeitung durch Prozessor(en) 2402 oder zur weiteren Verarbeitung durch eine der Verarbeitungseinheiten innerhalb des Parallelprozessors 2400 von 24A weitergeleitet werden.
24C ist ein Blockdiagramm eines Verarbeitungsclusters 2414 innerhalb einer Parallelverarbeitungseinheit gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist ein Verarbeitungscluster eine Instanz von einem der Verarbeitungscluster 2414A-2414N von 24. In mindestens einer Ausführungsform kann der Verarbeitungscluster 2414 so ausgestaltet sein, dass er viele Threads parallel ausführt, wobei sich der Begriff „Thread“ auf eine Instanz eines bestimmten Programms bezieht, das auf einem bestimmten Satz von Eingabedaten ausgeführt wird. In mindestens einer Ausführungsform werden SIMD-Befehlsausgabetechniken (Single-Instruction, Multiple-Data) verwendet, um die parallele Ausführung einer großen Anzahl von Threads zu unterstützen, ohne mehrere unabhängige Befehlseinheiten bereitzustellen. In mindestens einer Ausführungsform werden Single-Instruction-Multiple-Thread (SIMT)-Techniken verwendet, um die parallele Ausführung einer großen Anzahl von im Allgemeinen synchronisierten Threads zu unterstützen, wobei eine gemeinsame Befehlseinheit ausgestaltet ist, um Befehle an einen Satz von Verarbeitungs-Engines innerhalb jedes der Verarbeitungscluster auszugeben.
In mindestens einer Ausführungsform kann der Betrieb des Verarbeitungsclusters 2414 über einen Pipeline-Manager 2432 gesteuert werden, der die Verarbeitungs-Tasks an parallele SIMT-Prozessoren verteilt. In mindestens einer Ausführungsform empfängt der Pipeline-Manager 2432 Anweisungen vom Scheduler 2410 der 24 und verwaltet die Ausführung dieser Anweisungen über einen Grafik-Multiprozessor 2434 und/oder eine Textureinheit 2436. In mindestens einer Ausführungsform ist der Grafikmultiprozessor 2434 eine beispielhafte Instanz eines SIMT-Parallelprozessors. In mindestens einer Ausführungsform können jedoch verschiedene Typen von SIMT-Parallelprozessoren mit unterschiedlichen Architekturen im Verarbeitungscluster 2414 vorhanden sein. In mindestens einer Ausführungsform können ein oder mehrere Instanzen des Grafik-Multiprozessors 2434 in einem Verarbeitungscluster 2414 vorhanden sein. In mindestens einer Ausführungsform kann der Grafikmultiprozessor 2434 Daten verarbeiten, und ein Datenkoppelfeld 2440 kann verwendet werden, um die verarbeiteten Daten an eines von mehreren möglichen Zielen zu verteilen, einschließlich anderer Shader-Einheiten. In mindestens einer Ausführungsform kann der Pipeline-Manager 2432 die Verteilung der verarbeiteten Daten erleichtern, indem er Ziele für die verarbeiteten Daten angibt, die über das Datenkoppelfeld 2440 verteilt werden sollen.
In mindestens einer Ausführungsform kann jeder Grafik-Multiprozessor 2434 innerhalb des Verarbeitungsclusters 2414 einen identischen Satz funktionaler Ausführungslogik aufweisen (z.B. arithmetische Logikeinheiten, Lastspeichereinheiten usw.). In mindestens einer Ausführungsform kann die funktionale Ausführungslogik in einer Pipeline ausgestaltet sein, so dass neue Befehle ausgegeben werden können, bevor vorherige Befehle abgeschlossen sind. In mindestens einer Ausführungsform unterstützt die funktionale Ausführungslogik eine Vielzahl von Operationen, darunter Ganzzahl- und Gleitkommaarithmetik, Vergleichsoperationen, boolesche Operationen, Bitverschiebung und die Berechnung verschiedener algebraischer Funktionen. In mindestens einer Ausführungsform kann dieselbe Hardware mit Funktionseinheiten genutzt werden, um verschiedene Operationen auszuführen, und es kann eine beliebige Kombination von Funktionseinheiten vorhanden sein.
In mindestens einer Ausführungsform bilden die an den Verarbeitungscluster 2414 übertragenen Anweisungen einen Thread. In mindestens einer Ausführungsform ist ein Satz von Threads, die über einen Satz von Parallelverarbeitungs-Engines ausgeführt werden, eine Thread-Gruppe. In mindestens einer Ausführungsform führt die Thread-Gruppe ein Programm mit unterschiedlichen Eingabedaten aus. In mindestens einer Ausführungsform kann jeder Thread innerhalb einer Thread-Gruppe einer anderen Verarbeitungs-Engine innerhalb eines Grafik-Multiprozessors 2434 zugewiesen sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe weniger Threads aufweisen als die Anzahl der Verarbeitungseinheiten im Grafik-Multiprozessor 2434. In mindestens einer Ausführungsform kann, wenn eine Thread-Gruppe weniger Threads als eine Anzahl von Verarbeitungs-Engines aufweist, eine oder mehrere der Verarbeitungs-Engines während der Zyklen, in denen diese Thread-Gruppe verarbeitet wird, im Leerlauf sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe auch mehr Threads aufweisen als eine Anzahl von Verarbeitungs-Engines im Grafik-Multiprozessor 2434. In mindestens einer Ausführungsform kann, wenn eine Thread-Gruppe mehr Threads aufweist als die Anzahl der Verarbeitungs-Engines im Grafik-Multiprozessor 2434, die Verarbeitung über aufeinander folgende Taktzyklen erfolgen. In mindestens einer Ausführungsform können mehrere Thread-Gruppen gleichzeitig auf einem Grafik-Multiprozessor 2434 ausgeführt werden.
In mindestens einer Ausführungsform weist der Grafik-Multiprozessor 2434 einen internen Cache-Speicher auf, um Lade- und Speicheroperationen durchzuführen. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2434 auf einen internen Cache verzichten und einen Cache-Speicher (z.B. L1-Cache 2448) innerhalb des Verarbeitungsclusters 2414 verwenden. In mindestens einer Ausführungsform hat jeder Grafik-Multiprozessor 2434 auch Zugriff auf L2-Caches innerhalb von Partitionseinheiten (z.B. die Partitionseinheiten 2420A-2420N von 24), die von allen Verarbeitungsclustern 2414 gemeinsam genutzt werden und zur Datenübertragung zwischen Threads verwendet werden können. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2434 auch auf den globalen Speicher außerhalb des Chips zugreifen, der einen oder mehrere lokale Parallelprozessorspeicher und/oder Systemspeicher aufweisen kann. In mindestens einer Ausführungsform kann jeder Speicher außerhalb der Parallelverarbeitungseinheit 2402 als globaler Speicher verwendet werden. In mindestens einer Ausführungsform weist der Verarbeitungscluster 2414 mehrere Instanzen des Grafik-Multiprozessors 2434 auf, die sich gemeinsame Anweisungen und Daten teilen können, die im L1-Cache 2448 gespeichert sein können.
In mindestens einer Ausführungsform kann jeder Verarbeitungscluster 2414 eine MMU 2445 (Memory Management Unit) aufweisen, die so ausgestaltet ist, dass sie virtuelle Adressen in physische Adressen umsetzt. In mindestens einer Ausführungsform können sich eine oder mehrere Instanzen der MMU 2445 innerhalb der Speicherschnittstelle 2418 von 24 befinden. In mindestens einer Ausführungsform weist die MMU 2445 einen Satz von Seitentabelleneinträgen (PTEs) auf, die dazu dienen, eine virtuelle Adresse auf eine physische Adresse einer Kachel abzubilden (weitere Informationen über Kacheln), sowie optional einen Cache-Zeilenindex. In mindestens einer Ausführungsform kann die MMU 2445 Adressübersetzungs-Lookaside-Puffer (TLB) oder Caches aufweisen, die sich im Grafik-Multiprozessor 2434 oder im L1-Cache oder im Verarbeitungscluster 2414 befinden können. In mindestens einer Ausführungsform wird die physikalische Adresse verarbeitet, um die Zugriffslokalität auf die Oberflächendaten zu verteilen, um eine effiziente Anforderungsverschachtelung zwischen den Partitionseinheiten zu ermöglichen. In mindestens einer Ausführungsform kann der Cache-Zeilen-Index verwendet werden, um zu bestimmen, ob eine Anforderung für eine Cache-Zeile ein Treffer (Hit) oder Fehlzugriff (Miss) ist.
In mindestens einer Ausführungsform kann ein Verarbeitungscluster 2414 so ausgestaltet sein, dass jeder Grafik-Multiprozessor 2434 mit einer Textureinheit 2436 gekoppelt ist, um Texturabbildungsoperationen durchzuführen, z.B. Bestimmen von Texturabtastpositionen, Lesen von Texturdaten und Filtern von Texturdaten. In mindestens einer Ausführungsform werden die Texturdaten aus einem internen Textur-L1-Cache (nicht gezeigt) oder aus einem L1-Cache innerhalb des Grafik-Multiprozessors 2434 gelesen und je nach Bedarf aus einem L2-Cache, einem lokalen Parallelprozessorspeicher oder dem Systemspeicher abgerufen. In mindestens einer Ausführungsform gibt jeder Grafikmultiprozessor 2434 verarbeitete Tasks an das Datenkoppelfeld 2440 aus, um die verarbeitete Task einem anderen Verarbeitungscluster 2414 zur weiteren Verarbeitung zur Verfügung zu stellen oder um die verarbeitete Task über das Speicherkoppelfeld 2416 in einem L2-Cache, im lokalen Parallelprozessorspeicher oder im Systemspeicher zu speichern. In mindestens einer Ausführungsform ist eine preROP 2442 (Pre-Raster Operations Unit) so ausgestaltet, dass sie Daten vom Grafik-Multiprozessor 2434 empfängt und Daten an ROP-Einheiten weiterleitet, die sich in den hierin beschriebenen Partitionseinheiten befinden können (z.B. die Partitionseinheiten 2420A-2420N von 24). In mindestens einer Ausführungsform kann die PreROP-Einheit 2442 Optimierungen für die Farbmischung durchführen, Pixelfarbdaten organisieren und Adressübersetzungen durchführen.
24D veranschaulicht einen Grafik-Multiprozessor 2434 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 2434 mit dem Pipeline-Manager 2432 des Verarbeitungsclusters 2414 gekoppelt. In mindestens einer Ausführungsform weist der Grafikmultiprozessor 2434 eine Ausführungspipeline auf, die unter anderem einen Befehlscache 2452, eine Befehlseinheit 2454, eine Adresszuordnungseinheit 2456, eine Registerdatei 2458, einen oder mehrere GPGPU-Kerne 2462 und eine oder mehrere Lade-/Speichereinheiten 2466 aufweist. Die GPGPU-Kerne 2462 und die Lade-/Speichereinheiten 2466 sind über eine Speicher- und Cache-Verbindung 2468 mit dem Cache-Speicher 2472 und dem gemeinsamen Speicher 2470 verbunden.
In mindestens einer Ausführungsform empfängt der Befehlscache 2452 einen Strom von auszuführenden Befehlen vom Pipeline-Manager 2432. In mindestens einer Ausführungsform werden die Befehle im Befehlscache 2452 zwischengespeichert und von der Befehlseinheit 2454 zur Ausführung weitergeleitet. In mindestens einer Ausführungsform kann die Befehlseinheit 2454 die Befehle als Thread-Gruppen (z.B. Warps) versenden, wobei jeder Thread der Thread-Gruppe einer anderen Ausführungseinheit innerhalb des GPGPU-Kerns 2462 zugewiesen ist. In mindestens einer Ausführungsform kann ein Befehl auf einen lokalen, gemeinsam genutzten oder globalen Adressraum zugreifen, indem er eine Adresse innerhalb eines einheitlichen Adressraums angibt. In mindestens einer Ausführungsform kann die Adressabbildungseinheit 2456 verwendet werden, um Adressen in einem vereinheitlichten Adressraum in eine eindeutige Speicheradresse zu übersetzen, auf die die Lade-/Speichereinheiten 2466 zugreifen können.
In mindestens einer Ausführungsform stellt die Registerdatei 2458 einen Satz von Registern für Funktionseinheiten des Grafik-Multiprozessors 2434 bereit. In mindestens einer Ausführungsform stellt die Registerdatei 2458 einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten (z.B. GPGPU-Kerne 2462, Lade-/Speichereinheiten 2466) des Grafik-Multiprozessors 2434 verbunden sind. In mindestens einer Ausführungsform ist die Registerdatei 2458 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein eigener Abschnitt der Registerdatei 2458 zugewiesen ist. In mindestens einer Ausführungsform ist die Registerdatei 2458 auf verschiedene Warps aufgeteilt, die vom Grafikmultiprozessor 2434 ausgeführt werden.
In mindestens einer Ausführungsform können die GPGPU-Kerne 2462 jeweils Gleitkommaeinheiten (FPUs) und/oder ganzzahlige arithmetische Logikeinheiten (ALUs) aufweisen, die zur Ausführung von Anweisungen des Grafikmultiprozessors 2434 verwendet werden. Die GPGPU-Kerne 2462 können sich in ihrer Architektur ähneln oder unterscheiden. In mindestens einer Ausführungsform weist ein erster Abschnitt der GPGPU-Kerne 2462 eine FPU mit einfacher Genauigkeit und eine Ganzzahl-ALU auf, während ein zweiter Abschnitt der GPGPU-Kerne eine FPU mit doppelter Genauigkeit aufweist. In mindestens einer Ausführungsform können die FPUs den IEEE 754-2008-Standard für Gleitkommaarithmetik implementieren oder Gleitkommaarithmetik mit variabler Genauigkeit ermöglichen. In mindestens einer Ausführungsform kann der Grafikmultiprozessor 2434 zusätzlich eine oder mehrere Festfunktions- oder Sonderfunktionseinheiten aufweisen, um spezifische Funktionen wie das Kopieren von Rechtecken oder Pixel-Blending-Operationen durchzuführen. In mindestens einer Ausführungsform kann einer oder können mehrere der GPGPU-Kerne auch eine feste oder spezielle Funktionslogik aufweisen.
In mindestens einer Ausführungsform weisen die GPGPU-Kerne 2462 eine SIMD-Logik auf, die in der Lage ist, einen einzigen Befehl für mehrere Datensätze auszuführen. In mindestens einer Ausführungsform können GPGPU-Kerne 2462 physikalisch SIMD4-, SIMD8- und SIMD16-Befehle und logisch SIMD1-, SIMD2- und SIMD32-Befehle ausführen. In mindestens einer Ausführungsform können SIMD-Befehle für GPGPU-Kerne zur Kompilierzeit von einem Shader-Compiler oder automatisch bei der Ausführung von Programmen erzeugt werden, die für SPMD- oder SIMT-Architekturen (Single Program Multiple Data) geschrieben und kompiliert wurden. In mindestens einer Ausführungsform können mehrere Threads eines Programms, das für ein SIMT-Ausführungsmodell ausgestaltet ist, über einen einzigen SIMD-Befehl ausgeführt werden. Beispielsweise können In mindestens einer Ausführungsform acht SIMT-Threads, die gleiche oder ähnliche Operationen durchführen, über eine einzige SIMD8-Logikeinheit parallel ausgeführt werden.
In mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 2468 ein Verbindungsnetzwerk, das jede Funktionseinheit des Grafik-Multiprozessors 2434 mit der Registerdatei 2458 und dem gemeinsamen Speicher 2470 verbindet. In mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 2468 eine Koppelfeldverbindung, die es der Lade-/Speichereinheit 2466 ermöglicht, Lade- und Speicheroperationen zwischen dem gemeinsamen Speicher 2470 und der Registerdatei 2458 durchzuführen. In mindestens einer Ausführungsform kann die Registerdatei 2458 mit derselben Frequenz wie die GPGPU-Kerne 2462 arbeiten, so dass die Datenübertragung zwischen den GPGPU-Kernen 2462 und der Registerdatei 2458 eine sehr geringe Latenzzeit aufweist. In mindestens einer Ausführungsform kann der gemeinsam genutzte Speicher 2470 verwendet werden, um die Kommunikation zwischen Threads zu ermöglichen, die auf Funktionseinheiten innerhalb des Grafik-Multiprozessors 2434 ausgeführt werden. In mindestens einer Ausführungsform kann der Cache-Speicher 2472 beispielsweise als Daten-Cache verwendet werden, um Texturdaten, die zwischen Funktionseinheiten und der Textureinheit 2436 übertragen werden, zwischenzuspeichern. In mindestens einer Ausführungsform kann der gemeinsame Speicher 2470 auch als programmgesteuerter Cache verwendet werden. In mindestens einer Ausführungsform können Threads, die auf GPGPU-Kernen 2462 ausgeführt werden, zusätzlich zu den automatisch zwischengespeicherten Daten, die im Cache-Speicher 2472 gespeichert sind, programmatisch Daten im gemeinsamen Speicher speichern.
In mindestens einer Ausführungsform ist ein Parallelprozessor oder eine GPGPU, wie es hierin beschrieben ist, kommunikativ mit Host-/Prozessorkernen gekoppelt, um Grafikoperationen, Operationen des maschinellen Lernens, Musteranalyseoperationen und verschiedene allgemeine GPU (GPGPU)-Funktionen zu beschleunigen. In mindestens einer Ausführungsform kann die GPU über einen Bus oder eine andere Verbindung (z.B. eine Hochgeschwindigkeitsverbindung wie PCIe oder NVLink) mit dem Host-Prozessor (den Prozessorkernen) kommunikativ verbunden sein. In mindestens einer Ausführungsform kann die GPU in demselben Gehäuse oder Chip wie die Kerne integriert sein und über einen internen Prozessorbus bzw. eine interne Verbindung (d. h. innerhalb des Gehäuses oder Chips) mit den Kernen kommunizieren. In mindestens einer Ausführungsform können die Prozessorkerne unabhängig von der Art des Anschlusses der GPU der GPU Arbeit in Form von Befehlsfolgen/Befehlen zuweisen, die in einem Arbeitsdeskriptor enthalten sind. In mindestens einer Ausführungsform verwendet die GPU dann dedizierte Schaltkreise/Logiken zur effizienten Verarbeitung dieser Befehle/Anweisungen. In mindestens einer Ausführungsform verwendet die GPU dedizierte Schaltkreise/Logik für die effiziente Verarbeitung von Softwarefunktionen, die von einer Software Physical Layer (PHY)-Bibliothek 116 implementiert werden.
25 veranschaulicht ein Multi-GPU-Rechnersystem 2500 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das Multi-GPU-Rechnersystem 2500 einen Prozessor 2502 aufweisen, der über einen Host-Schnittstellen-Switch 2504 mit mehreren Universal-Grafikverarbeitungseinheiten (GPGPUs) 2506A-D verbunden ist. In mindestens einer Ausführungsform ist der Host-Schnittstellen-Switch 2504 eine PCI-Express-Switch-Einrichtung, die den Prozessor 2502 mit einem PCI-Express-Bus verbindet, über den der Prozessor 2502 mit den GPGPUs 2506A-D kommunizieren kann. Die GPGPUs 2506A-D können über eine Reihe von Hochgeschwindigkeits-Punkt-zu-Punkt-GPU-zu-GPU-Verbindungen 2516 miteinander verbunden sein. In mindestens einer Ausführungsform sind die GPU-zu-GPU-Verbindungen 2516 mit jeder der GPGPUs 2506A-D über eine eigene GPU-Verbindung verbunden. In mindestens einer Ausführungsform ermöglichen die P2P-GPU-Verbindungen 2516 eine direkte Kommunikation zwischen den einzelnen GPGPUs 2506A-D, ohne dass eine Kommunikation über den Host-Schnittstellenbus 2504 erforderlich ist, an den der Prozessor 2502 angeschlossen ist. In mindestens einer Ausführungsform, bei der der GPU-zu-GPU-Verkehr auf P2P-GPU-Verbindungen 2516 geleitet wird, bleibt der Host-Schnittstellenbus 2504 für den Systemspeicherzugriff oder für die Kommunikation mit anderen Instanzen des Multi-GPU-Computersystems 2500 verfügbar, zum Beispiel über eine oder mehrere Netzwerkeinrichtungen. Während In mindestens einer Ausführungsform die GPGPUs 2506A-D mit dem Prozessor 2502 über den Host-Schnittstellen-Switch 2504 verbunden sind, weist der Prozessor 2502 In mindestens einer Ausführungsform eine direkte Unterstützung für P2P-GPU-Verbindungen 2516 auf und kann direkt mit den GPGPUs 2506A-D verbunden sein.
26 ist ein Blockdiagramm eines Grafikprozessors 2600 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform weist der Grafikprozessor 2600 eine Ringverbindung 2602, ein Pipeline-Frontend 2604, eine Media-Engine 2637 und Grafikkerne 2680A-2680N auf. In mindestens einer Ausführungsform verbindet die Ringverbindung 2602 den Grafikprozessor 2600 mit anderen Verarbeitungseinheiten, einschließlich anderer Grafikprozessoren oder eines oder mehrerer Mehrzweckprozessorkerne. In mindestens einer Ausführungsform ist der Grafikprozessor 2600 einer von vielen Prozessoren, die in ein Mehrkern-Verarbeitungssystem integriert sind.
In mindestens einer Ausführungsform empfängt der Grafikprozessor 2600 Stapel von Befehlen über die Ringverbindung 2602. In mindestens einer Ausführungsform werden die eingehenden Befehle von einem Befehls-Streamer 2603 im Pipeline-Frontend 2604 interpretiert. In mindestens einer Ausführungsform weist der Grafikprozessor 2600 eine skalierbare Ausführungslogik auf, um die 3D-Geometrieverarbeitung und die Medienverarbeitung über den/die Grafikkern(e) 2680A-2680N durchzuführen. In mindestens einer Ausführungsform liefert der Befehls-Streamer 2603 für 3D-Geometrieverarbeitungsbefehle Befehle an die Geometrie-Pipeline 2636. In mindestens einer Ausführungsform liefert der Befehls-Streamer 2603 für mindestens einige Medienverarbeitungsbefehle Befehle an ein Video-Frontend 2634, das mit einer Medien-Engine 2637 gekoppelt ist. In mindestens einer Ausführungsform weist die Medien-Engine 2637 eine Video-Qualitäts-Engine (VQE) 2630 für die Video- und Bildnachbearbeitung und eine Multi-Format-Encoder/Decoder-Engine (MFX) 2633 auf, um eine hardwarebeschleunigte Codierung und Decodierung von Mediendaten zu ermöglichen. In mindestens einer Ausführungsform erzeugen die Geometrie-Pipeline 2636 und die Medien-Engine 2637 jeweils Ausführungs-Threads für Thread-Ausführungsressourcen, die von mindestens einem Grafikkern 2680A bereitgestellt werden.
In mindestens einer Ausführungsform weist der Grafikprozessor 2600 skalierbare Thread-Ausführungsressourcen auf, die modulare Kerne 2680A-2680N (manchmal als Kern-Slices bezeichnet) aufweisen, von denen jeder mehrere Sub-Kerne 2650A-550N, 2660A-2660N (manchmal als Kern-Sub-Slices bezeichnet) hat. In mindestens einer Ausführungsform kann der Grafikprozessor 2600 eine beliebige Anzahl von Grafikkernen 2680A bis 2680N haben. In mindestens einer Ausführungsform weist der Grafikprozessor 2600 einen Grafikkern 2680A mit mindestens einem ersten Sub-Kern 2650A und einem zweiten Sub-Kern 2660A auf. In mindestens einer Ausführungsform ist der Grafikprozessor 2600 ein Niedrigleistungsprozessor mit einem einzigen Sub-Kern (z.B. 2650A). In mindestens einer Ausführungsform weist der Grafikprozessor 2600 mehrere Grafikkerne 2680A-2680N auf, von denen jeder einen Satz von ersten Sub-Kernen 2650A-2650N und einen Satz von zweiten Sub-Kernen 2660A-2660N aufweist. In mindestens einer Ausführungsform weist jeder Sub-Kern in den ersten Sub-Kernen 2650A-2650N mindestens einen ersten Satz von Ausführungseinheiten 2652A-2652N und Medien-/Textur-Sampler 2654A-2654N auf. In mindestens einer Ausführungsform weist jeder Sub-Kern in den zweiten Sub-Kernen 2660A-2660N mindestens eine zweite Gruppe von Ausführungseinheiten 2662A-2662N und Samplern 2664A-2664N auf. In mindestens einer Ausführungsform teilt sich jeder Sub-Kern 2650A-2650N, 2660A-2660N einen Satz gemeinsam genutzter Ressourcen 2670A-2670N. In mindestens einer Ausführungsform weisen die gemeinsam genutzten Ressourcen einen gemeinsamen Cache-Speicher und eine Pixeloperationslogik auf.
27 ist ein Blockdiagramm, das die Mikroarchitektur eines Prozessors 2700 veranschaulicht, der logische Schaltungen zur Ausführung von Befehlen gemäß mindestens einer Ausführungsform aufweisen kann. In mindestens einer Ausführungsform kann der Prozessor 2700 Befehle ausführen, die x86-Befehle, ARM-Befehle, spezielle Befehle für anwendungsspezifische integrierte Schaltungen (ASICs) usw. aufweisen. In mindestens einer Ausführungsform kann der Prozessor 2710 Register zum Speichern gepackter Daten aufweisen, wie beispielsweise 64 Bit breite MMXTM-Register in Mikroprozessoren, die mit der MMX-Technologie der Intel Corporation aus Santa Clara, Kalifornien, ausgestattet sind. In mindestens einer Ausführungsform können MMX-Register, die sowohl als Ganzzahl- als auch als Gleitkommaregister verfügbar sind, mit gepackten Datenelementen arbeiten, die mit SIMD- (Single Instruction, Multiple Data) und SSE- (Streaming SIMD Extensions) Anweisungen einhergehen. In mindestens einer Ausführungsform können 128 Bit breite XMM-Register, die sich auf SSE2-, SSE3-, SSE4-, AVX- oder darüber hinausgehende Technologien beziehen (allgemein als „SSEx“ bezeichnet), solche gepackten Datenoperanden enthalten. In mindestens einer Ausführungsform können die Prozessoren 2710 Anweisungen zur Beschleunigung von Algorithmen für maschinelles Lernen oder Deep Learning, Training oder Inferencing ausführen.
In mindestens einer Ausführungsform weist der Prozessor 2700 ein In-Order-Front-End („Front-End“) 2701 auf, um auszuführende Befehle abzurufen und Befehle vorzubereiten, die später in der Prozessor-Pipeline verwendet werden sollen. In mindestens einer Ausführungsform kann das Frontend 2701 mehrere Einheiten aufweisen. In mindestens einer Ausführungsform holt ein Befehls-Prefetcher 2726 Befehle aus dem Speicher und leitet sie an einen Befehlsdecodierer 2728 weiter, der wiederum Befehle decodiert oder interpretiert. In mindestens einer Ausführungsform decodiert der Befehlsdecodierer 2728 beispielsweise einen empfangenen Befehl in eine oder mehrere Operationen, die als „Mikrobefehle“ oder „Mikrooperationen“ (auch „Mikro-Ops“ oder „Uops“ genannt) bezeichnet werden und von der Maschine ausgeführt werden können. In mindestens einer Ausführungsform zerlegt der Befehlsdecodierer 2728 den Befehl in einen Op-Code und entsprechende Daten- und Steuerfelder, die von der Mikroarchitektur zur Durchführung von Operationen gemäß mindestens einer Ausführungsform verwendet werden können. In mindestens einer Ausführungsform kann ein Trace-Cache 2730 decodierte uops zu programmgeordneten Sequenzen oder Traces in einer uop-Warteschlange 2734 zur Ausführung zusammenstellen. In mindestens einer Ausführungsform, wenn der Trace-Cache 2730 auf eine komplexe Anweisung stößt, stellt ein Mikrocode-ROM 2732 die für den Abschluss der Operation erforderlichen uops bereit.
In mindestens einer Ausführungsform können einige Befehle in eine einzige Mikro-OP umgewandelt werden, während andere mehrere Mikro-OPs benötigen, um den Betrieb vollständig abzuschließen. In mindestens einer Ausführungsform kann der Befehlsdecodierer 2728 auf den Mikrocode-ROM 2732 zugreifen, um den Befehl auszuführen, wenn für die Ausführung eines Befehls mehr als vier Mikro-Ops erforderlich sind. In mindestens einer Ausführungsform kann ein Befehl in eine kleine Anzahl von Mikro-Ops zur Verarbeitung im Befehlsdecodierer 2728 decodiert werden. In mindestens einer Ausführungsform kann ein Befehl im Mikrocode-ROM 2732 gespeichert sein, falls eine Anzahl von Mikro-OPs zur Ausführung des Vorgangs erforderlich ist. In mindestens einer Ausführungsform bezieht sich der Trace-Cache 2730 auf ein programmierbare Logik-Anordnung („PLA“) als Einstiegspunkt, um einen korrekten Mikrobefehlszeiger für das Lesen von Mikrocode-Sequenzen zur Vervollständigung eines oder mehrerer Befehle aus dem Mikrocode-ROM 2732 zu bestimmen. In mindestens einer Ausführungsform kann das Frontend 2701 der Maschine, nachdem das Mikrocode-ROM 2732 die Sequenzierung von Mikrobefehlen für einen Befehl beendet hat, das Abrufen von Mikrobefehlen aus dem Trace-Cache 2730 wieder aufnehmen.
In mindestens einer Ausführungsform kann die Außerhalb-der-Reihenfolge- bzw. Out-of-Order-Ausführungs-Engine („Out-of-Order-Engine“) 2703 Befehle für die Ausführung vorbereiten. In mindestens einer Ausführungsform verfügt die Out-of-Order-Ausführungslogik über eine Reihe von Puffern, um den Fluss der Befehle zu glätten und neu zu ordnen, um die Leistung zu optimieren, während sie die Pipeline durchlaufen und zur Ausführung geplant werden. Die Out-of-Order-Ausführungs-Engine 2703 weist ohne Einschränkung einen Allokator/Register-Renamer 2740, eine Speicher-uop-Warteschlange 2742, eine Ganzzahl/Gleitkomma-uop-Warteschlange 2744, einen Speicher-Scheduler 2746, einen schnellen Scheduler 2702, einen langsamen/allgemeinen Gleitkomma-Scheduler („slow/general FP scheduler“) 2704 und einen einfachen Gleitkomma-Scheduler („simple FP scheduler“) 2706 auf. In mindestens einer Ausführungsform werden der schnelle Scheduler 2702, der langsame/allgemeine Gleitkomma-Scheduler 2704 und der einfache Gleitkomma-Scheduler 2706 hierin auch gemeinsam als „uop-Scheduler 2702, 2704, 2706“ bezeichnet. In mindestens einer Ausführungsform weist der Allokator/Register-Renamer 2740 Maschinenpuffer und Ressourcen zu, die jeder uop für seine Ausführung benötigt. In mindestens einer Ausführungsform benennt der Allokator/Register-Renamer 2740 logische Register auf Einträge in einer Registerdatei um. In mindestens einer Ausführungsform weist der Allokator/Register-Renamer 2740 außerdem jedem uop einen Eintrag in einer von zwei uop-Warteschlangen zu, der Speicher-uop-Warteschlange 2742 für Speicheroperationen und der Ganzzahl-/Gleitkomma-uop-Warteschlange 2744 für Nicht-Speicheroperationen, und zwar vor dem Speicher-Scheduler 2746 und den uop-Schedulern 2702, 2704, 2706. In mindestens einer Ausführungsform bestimmen die uop-Scheduler 2702, 2704, 2706 auf der Grundlage der Bereitschaft ihrer abhängigen Eingangsregister-Operandenquellen und der Verfügbarkeit der Ausführungsressourcen, die die uops für den Abschluss ihrer Operation benötigen, wann ein uop zur Ausführung bereit ist. In mindestens einer Ausführungsform kann der schnelle Scheduler 2702 bei jeder Hälfte des Haupttaktzyklus einplanen, während der langsame/allgemeine Gleitkomma-Scheduler 2704 und der einfache Gleitkomma-Scheduler 2706 einmal pro Hauptprozessortaktzyklus einplanen können. In mindestens einer Ausführungsform vermitteln die uop-Scheduler 2702, 2704, 2706 für Dispatch-Anschlüsse, um uops für die Ausführung zu planen.
In mindestens einer Ausführungsform weist der Ausführungsblock b11 ohne Einschränkung ein Ganzzahl-Registerdatei/Umgehungs-Netzwerk 2708, ein(e) Gleitkommaregisterdatei/Umgehungsnetzwerk („eine FP-Registerdatei/Umgehungs-Netzwerk“) 2710, Adresserzeugungseinheiten („AGUs“) 2712 und 2714, schnelle arithmetische Logikeinheiten (ALUs) („schnelle ALUs“) 2716 und 2718, eine langsame arithmetische Logikeinheit („langsame ALU“) 2720, eine Gleitkomma-ALU („FP“) 2722 und eine Gleitkomma-Bewegungseinheit („FP-Bewegung“) 2724 auf. In mindestens einer Ausführungsform werden ein Ganzzahl-Registerdatei/Umgehungs-Netzwerk 2708 und ein Gleitkomma-Registerdatei/Umgehungs-Netzwerk 2710 hierin auch als „Registerdateien 2708, 2710“ bezeichnet. In mindestens einer Ausführungsform werden die AGUSs 2712 und 2714, die schnellen ALUs 2716 und 2718, die langsame ALU 2720, die Gleitkomma-ALU 2722 und die Gleitkomma-Bewegungseinheit 2724 hierin auch als „Ausführungseinheiten 2712, 2714, 2716, 2718, 2720, 2722 und 2724“ bezeichnet. In mindestens einer Ausführungsform kann der Ausführungsblock b11 ohne Einschränkung eine beliebige Anzahl (einschließlich Null) und Art von Registerdateien, Umgehungsnetzwerken, Adresserzeugungseinheiten und Ausführungseinheiten in beliebiger Kombination aufweisen.
In mindestens einer Ausführungsform können die Registerdateien 2708, 2710 zwischen den uop-Schedulern 2702, 2704, 2706 und den Ausführungseinheiten 2712, 2714, 2716, 2718, 2720, 2722 und 2724 angeordnet sein. In mindestens einer Ausführungsform führt das Integer-Registerdatei/Umgehungs-Netzwerk 2708 Integer-Operationen durch. In mindestens einer Ausführungsform führt das Gleitkommaregisterdatei/Umgehungs-Netzwerk 2710 Gleitkommaoperationen durch. In mindestens einer Ausführungsform kann jede der Registerdateien 2708, 2710 ohne Einschränkung ein Umgehungsnetzwerk aufweisen, das gerade abgeschlossene Ergebnisse, die noch nicht in die Registerdatei geschrieben wurden, umleiten oder an neue abhängige Uops weiterleiten kann. In mindestens einer Ausführungsform können die Registerdateien 2708, 2710 Daten miteinander austauschen. In mindestens einer Ausführungsform kann das Integer-Registerdatei/Umgehungs-Netzwerk 2708 ohne Einschränkung zwei separate Registerdateien aufweisen, eine Registerdatei für zweiunddreißig Bits von Daten niedriger Ordnung und eine zweite Registerdatei für zweiunddreißig Bits von Daten hoher Ordnung. In mindestens einer Ausführungsform kann das Gleitkomma-Registerdatei/Umgehungs-Netzwerk 2710 ohne Einschränkung 128 Bit breite Einträge aufweisen, da Gleitkomma-Befehle typischerweise Operanden mit einer Breite von 64 bis 128 Bit aufweisen.
In mindestens einer Ausführungsform können die Ausführungseinheiten 2712, 2714, 2716, 2718, 2720, 2722, 2724 Befehle ausführen. In mindestens einer Ausführungsform speichern Registerdateien 2708, 2710 Ganzzahl- und Gleitkommadaten-Operandenwerte, die für die Ausführung von Mikrobefehlen erforderlich sind. In mindestens einer Ausführungsform kann der Prozessor 2700 ohne Einschränkung eine beliebige Anzahl und Kombination von Ausführungseinheiten 2712, 2714, 2716, 2718, 2720, 2722, 2724 aufweisen. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2722 und die Gleitkomma-Bewegungseinheit 2724 Gleitkomma-, MMX-, SIMD-, AVX- und SSE- oder andere Operationen ausführen, einschließlich spezieller maschineller Lernbefehle. In mindestens einer Ausführungsform kann die Gleitkomma-ALU 2722 ohne Einschränkung einen 64-Bit-durch-64-Bit-Gleitkomma-Teiler aufweisen, um Divisions-, Quadratwurzel- und Restwert-Mikrooperationen auszuführen. In mindestens einer Ausführungsform können Befehle, die einen Gleitkommawert beinhalten, mit Gleitkomma-Hardware verarbeitet werden. In mindestens einer Ausführungsform können ALU-Operationen an schnelle ALUs 2716, 2718 weitergeleitet werden. In mindestens einer Ausführungsform können die schnellen ALUS 2716, 2718 schnelle Operationen mit einer effektiven Latenzzeit von einem halben Taktzyklus ausführen. In mindestens einer Ausführungsform gehen die meisten komplexen ganzzahligen Operationen an die langsame ALU 2720, da die langsame ALU 2720 ohne Einschränkung ganzzahlige Ausführungshardware für Operationen mit langer Latenzzeit aufweisen kann, wie beispielsweise einen Multiplizierer, Schiebeeinheiten, eine Flag-Logik und eine Verzweigungsverarbeitung. In mindestens einer Ausführungsform können Speicherlade-/Speicheroperationen von AG US 2712, 2714 ausgeführt werden. In mindestens einer Ausführungsform können die schnelle ALU 2716, die schnelle ALU 2718 und die langsame ALU 2720 Ganzzahloperationen mit 64-Bit-Datenoperanden durchführen. In mindestens einer Ausführungsform können die schnelle ALU 2716, die schnelle ALU 2718 und die langsame ALU 2720 so implementiert sein, dass sie eine Vielzahl von Datenbitgrößen unterstützen, darunter sechzehn, zweiunddreißig, 128, 256, usw. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2722 und die Gleitkomma-Bewegungseinheit 2724 so implementiert sein, dass sie einen Bereich von Operanden mit Bits unterschiedlicher Breite unterstützen. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2722 und die Gleitkomma-Bewegungseinheit 2724 mit 128 Bit breiten gepackten Datenoperanden in Verbindung mit SIMD- und Multimedia-Anweisungen arbeiten.
In mindestens einer Ausführungsform leiten die uop-Scheduler 2702, 2704, 2706 abhängige Operationen ein, bevor die Ausführung der übergeordneten Last beendet ist. In mindestens einer Ausführungsform kann der Prozessor 2700, da uops spekulativ geplant und im Prozessor 2700 ausgeführt werden können, auch eine Logik zur Behandlung von Speicherfehlern aufweisen. In mindestens einer Ausführungsform kann es, wenn ein Datenladen in den Datencache fehlerhaft ist, abhängige Operationen in der Pipeline geben, die den Scheduler mit vorübergehend falschen Daten verlassen haben. In mindestens einer Ausführungsform verfolgt ein Wiederholungsmechanismus die Anweisungen, die falsche Daten verwenden, und führt sie erneut aus. In mindestens einer Ausführungsform kann es erforderlich sein, abhängige Operationen erneut auszuführen, während unabhängige Operationen zu Ende geführt werden können. In mindestens einer Ausführungsform können Scheduler und ein Wiederholungsmechanismus von mindestens einer Ausführungsform eines Prozessors auch so ausgelegt sein, dass sie Befehlssequenzen für Textstring-Vergleichsoperationen abfangen.
In mindestens einer Ausführungsform kann sich der Begriff „Register“ auf prozessorinterne Speicherplätze beziehen, die als Teil von Befehlen verwendet werden können, um Operanden zu identifizieren. In mindestens einer Ausführungsform kann es sich bei den Registern um solche handeln, die von außerhalb des Prozessors (aus der Sicht eines Programmierers) verwendet werden können. In mindestens einer Ausführungsform können die Register nicht auf einen bestimmten Schaltungstyp beschränkt sein. Vielmehr kann ein Register In mindestens einer Ausführungsform Daten speichern, Daten bereitstellen und hierin beschriebene Funktionen ausführen. In mindestens einer Ausführungsform können die hierin beschriebenen Register durch Schaltkreise innerhalb eines Prozessors unter Verwendung einer beliebigen Anzahl verschiedener Techniken implementiert sein, wie beispielsweise dedizierte physische Register, dynamisch zugewiesene physische Register unter Verwendung von Registerumbenennung, Kombinationen aus dedizierten und dynamisch zugewiesenen physischen Registern usw. In mindestens einer Ausführungsform werden in Ganzzahlregistern 32-Bit-Ganzzahldaten gespeichert. In mindestens einer Ausführungsform enthält eine Registerdatei auch acht Multimedia-SIMD-Register für gepackte Daten.
28 ist ein Blockdiagramm eines Verarbeitungssystems gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform weist das System 2800 einen oder mehrere Prozessoren 2802 und einen oder mehrere Grafikprozessoren 2808 auf und kann ein Einzelprozessor-Desktop-System, ein Multiprozessor-Workstation-System oder ein Server-System mit einer großen Anzahl von Prozessoren 2802 oder Prozessorkernen 2807 sein. In mindestens einer Ausführungsform ist das System 2800 eine Verarbeitungsplattform, die in eine integrierte System-on-a-Chip (SoC)-Schaltung zur Verwendung in mobilen, tragbaren oder eingebetteten Einrichtungen integriert ist.
In mindestens einer Ausführungsform kann das System 2800 eine serverbasierte Spielplattform, eine Spielkonsole, einschließlich einer Spiel- und Medienkonsole, eine mobile Spielkonsole, eine Handheld-Spielkonsole oder eine Online-Spielkonsole aufweisen oder darin integriert sein. In mindestens einer Ausführungsform ist das System 2800 ein Mobiltelefon, ein Smartphone, eine Recheneinrichtung für Tablets oder eine mobile Interneteinrichtung. In mindestens einer Ausführungsform kann das Verarbeitungssystem 2800 auch eine tragbare Einrichtung aufweisen, mit dieser gekoppelt oder in diese integriert sein, wie beispielsweise eine tragbare Einrichtung für eine intelligente Uhr, eine intelligente Brille, eine Augmented-Reality-Einrichtung oder eine Virtual-Reality-Einrichtung. In mindestens einer Ausführungsform ist das Verarbeitungssystem 2800 eine Fernseh- oder Set-Top-Box-Einrichtung mit einem oder mehreren Prozessoren 2802 und einer grafischen Schnittstelle, die von einem oder mehreren Grafikprozessoren 2808 erzeugt ist.
In mindestens einer Ausführungsform weisen ein oder mehrere Prozessoren 2802 jeweils einen oder mehrere Prozessorkerne 2807 auf, um Befehle zu verarbeiten, die, wenn sie ausgeführt werden, Operationen für System- und Benutzersoftware durchführen. In mindestens einer Ausführungsform ist jeder von einem oder mehreren Prozessorkernen 2807 so ausgestaltet, dass er einen bestimmten Befehlssatz 2809 verarbeitet. In mindestens einer Ausführungsform kann der Befehlssatz 2809 das Complex Instruction Set Computing (CISC), das Reduced Instruction Set Computing (RISC) oder das Rechnen über ein Very Long Instruction Word (VLIW) ermöglichen. In mindestens einer Ausführungsform können die Prozessorkerne 2807 jeweils einen anderen Befehlssatz 2809 verarbeiten, der Befehle aufweisen kann, um die Emulation anderer Befehlssätze zu erleichtern. In mindestens einer Ausführungsform kann der Prozessorkern 2807 auch andere verarbeitende Einrichtungen aufweisen, wie etwa einen digitalen Signalprozessor (DSP).
In mindestens einer Ausführungsform weist der Prozessor 2802 einen Cache-Speicher 2804 auf. In mindestens einer Ausführungsform kann der Prozessor 2802 einen einzigen internen Cache oder mehrere Ebenen eines internen Caches aufweisen. In mindestens einer Ausführungsform wird der Cache-Speicher von verschiedenen Komponenten des Prozessors 2802 gemeinsam genutzt. In mindestens einer Ausführungsform verwendet der Prozessor 2802 auch einen externen Cache (z.B. einen Level-3 (L3) Cache oder Last Level Cache (LLC)) (nicht dargestellt), der unter Verwendung bekannter Cache-Kohärenztechniken von den Prozessorkernen 2807 gemeinsam genutzt werden kann. In mindestens einer Ausführungsform ist zusätzlich eine Registerdatei 2806 im Prozessor 2802 vorhanden, die verschiedene Arten von Registern zur Speicherung unterschiedlicher Datentypen aufweisen kann (z.B. Ganzzahlregister, Gleitkommaregister, Statusregister und ein Befehlszeigerregister). In mindestens einer Ausführungsform kann die Registerdatei 2806 Allzweckregister oder andere Register aufweisen.
In mindestens einer Ausführungsform ist (sind) ein oder mehrere Prozessor(en) 2802 mit einem oder mehreren Schnittstellenbus(en) 2810 gekoppelt, um Kommunikationssignale wie Adress-, Daten- oder Steuersignale zwischen dem Prozessor 2802 und anderen Komponenten im System 2800 zu übertragen. In mindestens einer Ausführungsform kann der Schnittstellenbus 2810 ein Prozessorbus sein, beispielsweise eine Version eines Direct Media Interface (DMI)-Busses. In mindestens einer Ausführungsform ist die Schnittstelle 2810 nicht auf einen DMI-Bus beschränkt und kann einen oder mehrere Peripheral Component Interconnect-Busse (z.B. PCI, PCI Express), Speicherbusse oder andere Arten von Schnittstellenbussen aufweisen. In mindestens einer Ausführungsform weisen Prozessor(en) 2802 eine integrierte Speichersteuerung 2816 und einen Plattformsteuerungs-Hub 2830 auf. In mindestens einer Ausführungsform erleichtert die Speichersteuerung 2816 die Kommunikation zwischen einer Speichereinrichtung und anderen Komponenten des Systems 2800, während der Plattform-Controller-Hub (PCH) 2830 Verbindungen zu E/A-Einrichtungen über einen lokalen E/A-Bus bereitstellt.
In mindestens einer Ausführungsform kann die Speichereinrichtung 2820 eine dynamische Direktzugriffsspeichereinrichtung (DRAM), eine statische Direktzugriffsspeichereinrichtung (SRAM), eine Flash-Speichereinrichtung, eine Phasenwechsel-Speichereinrichtung oder eine andere Speichereinrichtung mit geeigneter Leistung sein, um als Prozessspeicher zu dienen. In mindestens einer Ausführungsform kann die Speichereinrichtung 2820 als Systemspeicher für das System 2800 arbeiten, um Daten 2822 und Befehle 2821 zur Verwendung zu speichern, wenn ein oder mehrere Prozessoren 2802 eine Anwendung oder einen Prozess ausführen. In mindestens einer Ausführungsform ist die Speichersteuerung 2816 auch mit einem optionalen externen Grafikprozessor 2812 gekoppelt, der mit einem oder mehreren Grafikprozessoren 2808 in den Prozessoren 2802 kommunizieren kann, um Grafik- und Medienoperationen durchzuführen. In mindestens einer Ausführungsform kann eine Anzeigeeinrichtung 2811 an den (die) Prozessor(en) 2802 angeschlossen sein. In mindestens einer Ausführungsform kann die Anzeigeeinrichtung 2811 eine oder mehrere interne Anzeigeeinrichtungen, wie beispielsweise in einer mobilen elektronischen Einrichtung oder einem Laptop, oder eine externe Anzeigeeinrichtung, die über eine Anzeigeschnittstelle (z.B. DisplayPort usw.) angeschlossen ist, aufweisen. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 2811 eine am Kopf montierte Anzeige (HMD) wie eine stereoskopische Anzeigevorrichtung zur Verwendung bei Virtual-Reality-Anwendungen (VR) oder Augmented-Reality-Anwendungen (AR) aufweisen.
In mindestens einer Ausführungsform ermöglicht der Plattformsteuerungs-Hub 2830 den Anschluss von Peripheriegeräten an die Speichereinrichtung 2820 und dem Prozessor 2802 über einen Hochgeschwindigkeits-E/A-Bus. In mindestens einer Ausführungsform weisen die E/A-Peripheriegeräte unter anderem eine Audio-Steuerung 2846, eine Netzwerk-Steuerung 2834, eine Firmware-Schnittstelle 2828, einen drahtlosen Transceiver 2826, Berührungssensoren 2825 und eine Einrichtung zur Datenspeicherung 2824 (z.B. Festplattenlaufwerk, Flash-Speicher usw.) auf. In mindestens einer Ausführungsform kann die Datenspeichereinrichtung 2824 über eine Speicherschnittstelle (z.B. SATA) oder über einen Peripheriebus, wie einen Peripheral Component Interconnect Bus (z.B. PCI, PCI Express), angeschlossen sein. In mindestens einer Ausführungsform können die Berührungssensoren 2825 Touchscreen-Sensoren, Drucksensoren oder Fingerabdrucksensoren aufweisen. In mindestens einer Ausführungsform kann der drahtlose Transceiver 2826 ein Wi-Fi-Transceiver, ein Bluetooth-Transceiver oder ein Mobilfunk-Transceiver wie ein 3G-, 4G- oder Long Term Evolution (LTE)-Transceiver sein. In mindestens einer Ausführungsform ermöglicht die Firmware-Schnittstelle 2828 die Kommunikation mit der System-Firmware und kann z.B. eine einheitliche erweiterbare Firmware-Schnittstelle (UEFI) sein. In mindestens einer Ausführungsform kann die Netzwerksteuerung 2834 eine Netzwerkverbindung mit einem kabelgebundenen Netzwerk ermöglichen. In mindestens einer Ausführungsform ist eine Hochleistungs-Netzwerksteuerung (nicht dargestellt) mit dem Schnittstellenbus 2810 gekoppelt. In mindestens einer Ausführungsform handelt es sich bei der Audio-Steuerung 2846 um eine mehrkanalige High-Definition-Audio-Steuerung. In mindestens einer Ausführungsform weist das System 2800 eine optionale Legacy-E/A-Steuerung 2840 zur Kopplung von Legacy-Einrichtungen (z.B. Personal System 2 (PS/2)) mit dem System auf. In mindestens einer Ausführungsform kann der Plattformsteuerungs-Hub 2830 auch an eine oder mehrere Universal Serial Bus (USB)-Steuerungen 2842 angeschlossen sein, die Eingabeeinrichtungen wie Tastatur- und Mauskombinationen 2843, eine Kamera 2844 oder andere USB-Eingabeeinrichtungen anschließen.
In mindestens einer Ausführungsform kann eine Instanz der Speichersteuerung 2816 und des Plattformsteuerungs-Hubs 2830 in einen diskreten externen Grafikprozessor, wie den externen Grafikprozessor 2812, integriert sein. In mindestens einer Ausführungsform kann der Plattformsteuerungs-Hub 2830 und/oder die Speichersteuerung 2816 extern bezüglich eines oder mehrerer Prozessor(en) 2802 sein. Zum Beispiel kann das System 2800 In mindestens einer Ausführungsform eine externe Speichersteuerung 2816 und einen Plattformsteuerungs-Hub 2830 aufweisen, der als Speichersteuerungs-Hub und Peripherie-Steuerungs-Hub innerhalb eines System-Chipsatzes ausgestaltet sein kann, der mit dem (den) Prozessor(en) 2802 in Verbindung steht.
In mindestens einer Ausführungsform kann der externe Grafikprozessor 2812 verwendet werden, um eine oder mehrere Funktionen auszuführen, die von einer Software Physical Layer (PHY)-Bibliothek 116 implementiert werden.
29 ist ein Blockdiagramm eines Prozessors 2900 mit einem oder mehreren Prozessorkernen 2902A-2902N, einer integrierten Speichersteuerung 2914 und einem integrierten Grafikprozessor 2908, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozessor 2900 zusätzliche Kerne aufweisen, bis hin zu und einschließlich des zusätzlichen Kerns 2902N, der durch gestrichelte Kästchen dargestellt ist. In mindestens einer Ausführungsform weist jeder der Prozessorkerne 2902A-2902N eine oder mehrere interne Cache-Einheiten 2904A-2904N auf. In mindestens einer Ausführungsform hat jeder Prozessorkern auch Zugriff auf eine oder mehrere gemeinsam genutzte Cache-Einheiten 2906.
In mindestens einer Ausführungsform stellen die internen Cache-Einheiten 2904A-2904N und die gemeinsam genutzten Cache-Einheiten 2906 eine Cache-Speicherhierarchie innerhalb des Prozessors 2900 dar. In mindestens einer Ausführungsform können die Cache-Speichereinheiten 2904A-2904N mindestens eine Ebene eines Befehls- und Daten-Caches innerhalb jedes Prozessorkerns und eine oder mehrere Ebenen eines gemeinsam genutzten Mid-Level-Caches, wie beispielsweise eine Ebene 2 (L2), Ebene 3 (L3), Ebene 4 (L4) oder andere Cache-Ebenen, aufweisen, wobei eine höchste Cache-Ebene vor einem externen Speicher als LLC klassifiziert ist. In mindestens einer Ausführungsform hält die Cache-Kohärenzlogik die Kohärenz zwischen verschiedenen Cache-Einheiten 2906 und 2904A-2904N aufrecht.
In mindestens einer Ausführungsform kann der Prozessor 2900 auch einen Satz von einer oder mehreren Bussteuerungseinheiten 2916 und einen Systemagentenkern 2910 aufweisen. In mindestens einer Ausführungsform verwalten eine oder mehrere Bussteuerungseinheiten 2916 einen Satz von Peripheriebussen, wie einen oder mehrere PCI- oder PCI-Express-Busse. In mindestens einer Ausführungsform bietet der Systemagenten-Kern 2910 Verwaltungsfunktionen für verschiedene Prozessorkomponenten. In mindestens einer Ausführungsform weist der Systemagenten-Kern 2910 eine oder mehrere integrierte Speichersteuerungen 2914 auf, um den Zugriff auf verschiedene externe Speichereinrichtungen (nicht dargestellt) zu verwalten.
In mindestens einer Ausführungsform weist einer oder weisen mehrere der Prozessorkerne 2902A-2902N Unterstützung für gleichzeitiges Multithreading auf. In mindestens einer Ausführungsform weist der Systemagentenkern 2910 Komponenten zur Koordinierung und zum Betrieb der Kerne 2902A-2902N während der Multithreading-Verarbeitung auf. In mindestens einer Ausführungsform kann der Systemagentenkern 2910 zusätzlich eine Leistungssteuerungseinheit (PCU) aufweisen, die Logik und Komponenten zur Regelung eines oder mehrerer Leistungszustände der Prozessorkerne 2902A-2902N und des Grafikprozessors 2908 aufweist.
In mindestens einer Ausführungsform weist der Prozessor 2900 zusätzlich einen Grafikprozessor 2908 zur Ausführung von Grafikverarbeitungsoperationen auf. In mindestens einer Ausführungsform ist der Grafikprozessor 2908 mit gemeinsamen Cache-Einheiten 2906 und dem Systemagenten-Kern 2910 gekoppelt, der eine oder mehrere integrierte Speichersteuerungen 2914 aufweist. In mindestens einer Ausführungsform weist der Systemagenten-Kern 2910 auch eine Anzeigesteuerung 2911 auf, um die Ausgabe des Grafikprozessors an eine oder mehrere gekoppelte Anzeigen zu steuern. In mindestens einer Ausführungsform kann die Anzeigesteuerung 2911 auch ein separates Modul sein, das über mindestens eine Zwischenverbindung mit dem Grafikprozessor 2908 verbunden ist, oder sie kann in den Grafikprozessor 2908 integriert sein.
In mindestens einer Ausführungsform wird eine ringbasierte Verbindungseinheit 2912 verwendet, um interne Komponenten des Prozessors 2900 zu verbinden. In mindestens einer Ausführungsform kann eine alternative Verbindungseinheit verwendet werden, wie beispielsweise eine Punkt-zu-Punkt-Verbindung, eine geschaltete Verbindung oder andere Techniken. In mindestens einer Ausführungsform ist der Grafikprozessor 2908 über eine E/A-Verbindung 2913 mit der Ringverbindung 2912 verbunden.
In mindestens einer Ausführungsform stellt die E/A-Verbindung 2913 mindestens eine von mehreren Arten von E/A-Verbindungen dar, die eine On-Package-E/A-Verbindung aufweisen, die die Kommunikation zwischen verschiedenen Prozessorkomponenten und einem eingebetteten Hochleistungsspeichermodul 2918, wie beispielsweise einem eDRAM-Modul, ermöglicht. In mindestens einer Ausführungsform verwenden jeder der Prozessorkerne 2902A-2902N und der Grafikprozessor 2908 eingebettete Speichermodule 2918 als gemeinsamen Last Level Cache.
In mindestens einer Ausführungsform sind die Prozessorkerne 2902A-2902N homogene Kerne, die eine gemeinsame Befehlssatzarchitektur ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 2902A-2902N in Bezug auf die Befehlssatzarchitektur (ISA) heterogen, wobei ein oder mehrere Prozessorkerne 2902A-2902N einen gemeinsamen Befehlssatz ausführen, während ein oder mehrere andere Kerne der Prozessorkerne 2902A-29-02N eine Teilmenge eines gemeinsamen Befehlssatzes oder einen anderen Befehlssatz ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 2902A-2902N in Bezug auf die Mikroarchitektur heterogen, wobei ein oder mehrere Kerne mit einem relativ höheren Energieverbrauch mit einem oder mehreren Kernen mit einem niedrigeren Energieverbrauch gekoppelt sind. In mindestens einer Ausführungsform kann der Prozessor 2900 auf einem oder mehreren Chips oder als integrierte SoC-Schaltung implementiert sein.
In mindestens einer Ausführungsform können die Prozessorkerne 2902A-2902N eine oder mehrere Softwarefunktionen ausführen, die von einer Bibliothek der physikalischen Schicht (PHY) 116 implementiert werden.
30 ist ein Blockdiagramm eines Grafikprozessors 3000, bei dem es sich um eine diskrete Grafikverarbeitungseinheit oder um einen mit einer Vielzahl von Prozessorkernen integrierten Grafikprozessor handeln kann. In mindestens einer Ausführungsform kommuniziert der Grafikprozessor 3000 über eine einem Speicher zugeordnete E/A-Schnittstelle mit Registern auf dem Grafikprozessor 3000 und mit Befehlen, die im Speicher abgelegt sind. In mindestens einer Ausführungsform weist der Grafikprozessor 3000 eine Speicherschnittstelle 3014 für den Zugriff auf den Speicher auf. In mindestens einer Ausführungsform ist die Speicherschnittstelle 3014 eine Schnittstelle zum lokalen Speicher, einem oder mehreren internen Caches, einem oder mehreren gemeinsam genutzten externen Caches und/oder zum Systemspeicher.
In mindestens einer Ausführungsform weist der Grafikprozessor 3000 auch eine Anzeigesteuerung 3002 auf, um Anzeigeausgangsdaten an eine Anzeigeeinrichtung 3020 zu steuern. In mindestens einer Ausführungsform weist die Anzeigesteuerung 3002 Hardware für eine oder mehrere Überlagerungsebenen für die Anzeigeeinrichtung 3020 und die Zusammensetzung mehrerer Schichten von Video- oder Benutzerschnittstellenelementen auf. In mindestens einer Ausführungsform kann die Anzeigeeinrichtung 3020 eine interne oder externe Anzeigeeinrichtung sein. In mindestens einer Ausführungsform handelt es sich bei der Anzeigeeinrichtung 3020 um eine am Kopf getragene Anzeigeeinrichtung, wie beispielsweise eine Virtual-Reality- (VR-) Anzeigeeinrichtung oder eine Augmented-Reality- (AR-) Anzeigeeinrichtung. In mindestens einer Ausführungsform weist der Grafikprozessor 3000 eine Videocodec-Engine 3006 auf, um Medien in, aus oder zwischen einem oder mehreren Mediencodierformaten zu codieren, zu decodieren oder zu transcodieren, einschließlich, aber nicht beschränkt auf Moving Picture Experts Group (MPEG)-Formate wie MPEG-2, Advanced Video Coding (AVC)-Formate wie H.264 /MPEG-4 AVC, sowie die Society of Motion Picture & Television Engineers (SMPTE) 421M/VC-1 und Joint Photographic Experts Group (JPEG) Formate wie JPEG und Motion JPEG (MJPEG) Formate.
In mindestens einer Ausführungsform weist der Grafikprozessor 3000 eine BLIT-Engine (Block Image Transfer) 3004 auf, um zweidimensionale (2D) Rasterisierungsoperationen durchzuführen, einschließlich z.B. Bit-Boundary Block Transfers. In mindestens einer Ausführungsform werden 2D-Grafikoperationen jedoch mit einer oder mehreren Komponenten der Grafikverarbeitungs-Engine (GPE) 3010 durchgeführt. In mindestens einer Ausführungsform ist die GPE 3010 eine Rechen-Engine zur Durchführung von Grafikoperationen, die dreidimensionale (3D) Grafikoperationen und Medienoperationen einschließen.
In mindestens einer Ausführungsform weist die GPE 3010 eine 3D-Pipeline 3012 zur Durchführung von 3D-Operationen auf, wie beispielsweise das Rendern dreidimensionaler Bilder und Szenen unter Verwendung von Verarbeitungsfunktionen, die auf 3D-Primitivformen (z.B. Rechteck, Dreieck usw.) wirken. Die 3D-Pipeline 3012 weist programmierbare und feste Funktionselemente auf, die verschiedene Aufgaben ausführen und/oder Ausführungs-Threads zu einem 3D/Media-Subsystem 3015 erzeugen. Während die 3D-Pipeline 3012 zur Durchführung von Medienoperationen verwendet werden kann, weist die GPE 3010 In mindestens einer Ausführungsform auch eine Medien-Pipeline 3016 auf, die zur Durchführung von Medienoperationen, wie Videonachbearbeitung und Bildverbesserung, verwendet wird.
In mindestens einer Ausführungsform weist die Medienpipeline 3016 feste Funktions- oder programmierbare Logikeinheiten auf, um eine oder mehrere spezialisierte Medienoperationen wie Videodecodierbeschleunigung, Videoentflechtung und Videocodierbeschleunigung anstelle von oder im Auftrag der Videocodec-Engine 3006 durchzuführen. In mindestens einer Ausführungsform weist die Medien-Pipeline 3016 zusätzlich eine Thread-Spawning-Einheit auf, um Threads zur Ausführung im 3D/Media-Subsystem 3015 zu erzeugen. In mindestens einer Ausführungsform führen die erzeugten Threads Berechnungen für Medienoperationen auf einer oder mehreren Grafikausführungseinheiten durch, die im 3D/Media-Subsystem 3015 vorhanden sind.
In mindestens einer Ausführungsform weist das 3D/Media-Subsystem 3015 eine Logik zur Ausführung von Threads auf, die von der 3D-Pipeline 3012 und der Media-Pipeline 3016 erzeugt werden. In mindestens einer Ausführungsform senden die 3D-Pipeline 3012 und die Medien-Pipeline 3016 Thread-Ausführungsanforderungen an das 3D/Media-Subsystem 3015, das eine Thread-Verteilungslogik aufweist, um verschiedene Anforderungen an verfügbare Thread-Ausführungsressourcen zu vermitteln und zu verteilen. In mindestens einer Ausführungsform weisen die Ausführungsressourcen eine Anordnung von Grafikausführungseinheiten zur Verarbeitung von 3D- und Medien-Threads auf. In mindestens einer Ausführungsform weist das 3D/Media-Subsystem 3015 einen oder mehrere interne Caches für Thread-Anweisungen und -Daten auf. In mindestens einer Ausführungsform weist das Subsystem 3015 auch einen gemeinsamen Speicher auf, einschließlich Registern und adressierbarem Speicher, um Daten zwischen Threads zu teilen und Ausgabedaten zu speichern.
31 ist ein Blockdiagramm einer Grafikverarbeitungs-Engine 3110 eines Grafikprozessors gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die Grafikverarbeitungs-Engine (GPE) 3110 eine Version der in 31 gezeigten GPE 3110. In mindestens einer Ausführungsform ist die Medienpipeline 3116 optional und darf nicht ausdrücklich in der GPE 3110 vorhanden sein. In mindestens einer Ausführungsform ist ein separater Medien- und/oder Bildprozessor mit der GPE 3110 verbunden.
In mindestens einer Ausführungsform ist die GPE 3110 mit einem Befehlsstreamer 3103 gekoppelt oder weist diesen auf, der einen Befehlsstrom an die 3D-Pipeline 3112 und/oder die Medienpipelines 3116 liefert. In mindestens einer Ausführungsform ist der Befehlsstreamer 3103 mit einem Speicher gekoppelt, bei dem es sich um einen Systemspeicher oder um einen oder mehrere interne Cache-Speicher und gemeinsam genutzte Cache-Speicher handeln kann. In mindestens einer Ausführungsform empfängt der Befehlsstreamer 3103 Befehle vom Speicher und sendet Befehle an die 3D-Pipeline 3112 und/oder die Medien-Pipeline 3116. In mindestens einer Ausführungsform handelt es sich bei den Befehlen um Anweisungen, Primitive oder Mikrooperationen, die aus einem Ringpuffer abgerufen werden, der Befehle für die 3D-Pipeline 3112 und die Medien-Pipeline 3116 speichert. In mindestens einer Ausführungsform kann ein Ringpuffer zusätzlich Batch-Befehlspuffer aufweisen, die Stapel von mehreren Befehlen speichern. In mindestens einer Ausführungsform können die Befehle für die 3D-Pipeline 3112 auch Verweise auf im Speicher gespeicherte Daten aufweisen, wie beispielsweise Vertex- und Geometriedaten für die 3D-Pipeline 3112 und/oder Bilddaten und Speicherobjekte für die Medien-Pipeline 3116. In mindestens einer Ausführungsform verarbeiten die 3D-Pipeline 3112 und die Medien-Pipeline 3116 Befehle und Daten, indem sie Operationen durchführen oder einen oder mehrere Ausführungsthreads an eine Grafikkernanordnung 3114 weiterleiten. In mindestens einer Ausführungsform weist die Grafikkernanordnung 3114 einen oder mehrere Blöcke von Grafikkernen auf (z.B. Grafikkern(e) 3115A, Grafikkern(e) 3115B), wobei jeder Block einen oder mehrere Grafikkerne aufweist. In mindestens einer Ausführungsform weist jeder Grafikkern einen Satz von Grafikausführungsressourcen auf, was eine allgemeine und eine grafikspezifische Ausführungslogik zur Durchführung von Grafik- und Rechenoperationen sowie eine Texturverarbeitungslogik mit fester Funktion und/oder eine Beschleunigungslogik für maschinelles Lernen und künstliche Intelligenz einschließt.
In mindestens einer Ausführungsform weist die 3D-Pipeline 3112 eine feste Funktion und eine programmierbare Logik auf, um ein oder mehrere Shader-Programme wie Vertex-Shader, Geometrie-Shader, Pixel-Shader, Fragment-Shader, Rechen-Shader oder andere Shader-Programme zu verarbeiten, indem Befehle verarbeitet und Ausführungs-Threads an die Grafikkernanordnung 3114 gesendet werden. In mindestens einer Ausführungsform stellt die Grafikkernanordnung 3114 einen einheitlichen Block von Ausführungsressourcen für die Verarbeitung von Shader-Programmen bereit. In mindestens einer Ausführungsform weist die Mehrzweck-Ausführungslogik (z.B. Ausführungseinheiten) in den Grafikkernen 3115A-3115B der Grafikkernanordnung 3114 Unterstützung für verschiedene 3D-API-Shader-Sprachen auf und kann mehrere gleichzeitige Ausführungs-Threads ausführen, die mehreren Shadern zugeordnet sind.
In mindestens einer Ausführungsform weist die Grafikkernanordnung 3114 auch eine Ausführungslogik zur Durchführung von Medienfunktionen wie Video- und/oder Bildverarbeitung auf. In mindestens einer Ausführungsform weisen die Ausführungseinheiten zusätzlich eine Allzwecklogik auf, die so programmierbar ist, dass sie zusätzlich zu den Grafikverarbeitungsoperationen parallele Allzweckrechenoperationen durchführt.
In mindestens einer Ausführungsform können Ausgabedaten, die von Threads erzeugt werden, die auf der Grafikkernanordnung 3114 ausgeführt werden, an den Speicher in einem Unified Return Buffer (URB) 3118 ausgegeben werden. Der URB 3118 kann Daten für mehrere Threads speichern. In mindestens einer Ausführungsform kann der URB 3118 verwendet werden, um Daten zwischen verschiedenen Threads zu senden, die auf der Grafikkernanordnung 3114 ausgeführt werden. In mindestens einer Ausführungsform kann der URB 3118 zusätzlich zur Synchronisation zwischen Threads auf der Grafikkernanordnung 3114 und der festen Funktionslogik innerhalb der gemeinsam genutzten Funktionslogik 3120 verwendet werden.
In mindestens einer Ausführungsform ist die Grafikkernanordnung 3114 skalierbar, so dass die Grafikkernanordnung 3114 eine variable Anzahl von Grafikkernen aufweist, von denen jeder eine variable Anzahl von Ausführungseinheiten hat, die auf einem angestrebten Energie- und Leistungsniveau der GPE 3110 basieren. In mindestens einer Ausführungsform sind die Ausführungsressourcen dynamisch skalierbar, so dass die Ausführungsressourcen je nach Bedarf aktiviert oder deaktiviert werden können.
In mindestens einer Ausführungsform ist die Grafikkernanordnung 3114 mit der gemeinsamen Funktionslogik 3120 gekoppelt, die mehrere Ressourcen aufweist, die von den Grafikkernen im der Grafikkernanordnung 3114 gemeinsam genutzt werden. In mindestens einer Ausführungsform sind die gemeinsam genutzten Funktionen, die von der gemeinsam genutzten Funktionslogik 3120 ausgeführt werden, in Hardware-Logikeinheiten verkörpert, die der Grafikkernanordnung 3114 eine spezielle Zusatzfunktionalität bieten. In mindestens einer Ausführungsform weist die gemeinsam genutzte Funktionslogik 3120 unter anderem einen Sampler 3121, eine Mathematik 3122 und eine Inter-Thread-Kommunikations- (ITC-) 3123 Logik auf. In mindestens einer Ausführungsform sind ein oder mehrere Cache(s) 3125 in der gemeinsam genutzten Funktionslogik 3120 vorhanden oder mit ihr gekoppelt.
In mindestens einer Ausführungsform wird eine gemeinsam genutzte Funktion verwendet, wenn die Nachfrage nach einer speziellen Funktion nicht ausreicht, um sie in die Grafikkernanordnung 3114 aufzunehmen. In mindestens einer Ausführungsform wird eine einzelne Instanziierung einer spezialisierten Funktion in der gemeinsam genutzten Funktionslogik 3120 verwendet und von anderen Ausführungsressourcen innerhalb der Grafikkernanordnung 3114 gemeinsam genutzt. In mindestens einer Ausführungsform können bestimmte gemeinsam genutzte Funktionen innerhalb der gemeinsam genutzten Funktionslogik 3120, die vom der Grafikkernanordnung 3114 intensiv genutzt werden, in der gemeinsam genutzten Funktionslogik 3116 innerhalb der Grafikkernanordnung 3114 vorhanden sein. In mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 3116 innerhalb der Grafikkernanordnung 3114 einige oder alle Logiken der gemeinsam genutzten Funktionslogik 3120 aufweisen. In mindestens einer Ausführungsform können alle Logikelemente innerhalb der gemeinsam genutzten Funktionslogik 3120 innerhalb der gemeinsam genutzten Funktionslogik 3116 der Grafikkernanordnung 3114 dupliziert sein. In mindestens einer Ausführungsform ist die gemeinsam genutzte Funktionslogik 3120 zugunsten der gemeinsam genutzten Funktionslogik 3116 innerhalb der Grafikkernanordnung 3114 ausgeschlossen.
In mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 3120 verwendet werden, um eine oder mehrere Softwarefunktionen auszuführen, die von einer Bibliothek der physikalischen Schicht (PHY) 116 implementiert werden.
32 ist ein Blockdiagramm der Hardware-Logik eines Grafikprozessorkerns 3200, wie es hierin in mindestens einer Ausführungsform beschrieben ist. In mindestens einer Ausführungsform ist der Grafikprozessorkern 3200 in einer Grafikkernanordnung vorhanden. In mindestens einer Ausführungsform kann der Grafikprozessorkern 3200, der manchmal auch als Kern-Slice bezeichnet wird, ein oder mehrere Grafikkerne innerhalb eines modularen Grafikprozessors sein. In mindestens einer Ausführungsform ist der Grafikprozessorkern 3200 ein Beispiel für einen Grafikkern-Slice, und ein Grafikprozessor, wie er hierin beschrieben ist, kann mehrere Grafikkern-Slices aufweisen, die auf den angestrebten Energie- und Leistungshüllkurven basieren. In mindestens einer Ausführungsform kann jeder Grafikkern 3200 einen festen Funktionsblock 3230 aufweisen, der mit mehreren Unterkernen 3201A-3201 F gekoppelt ist, die auch als Unter- bzw. Sub-Slices bezeichnet werden und modulare Blöcke mit Allzweck- und fester Funktionslogik aufweisen.
In mindestens einer Ausführungsform weist der Festfunktionsblock 3230 eine Geometrie-/Festfunktionspipeline 3236 auf, die von allen Unterkernen im Grafikprozessor 3200 gemeinsam genutzt werden kann, z.B. bei Grafikprozessorimplementierungen mit geringerer Leistung und/oder geringerem Energieverbrauch. In mindestens einer Ausführungsform weist die Geometrie/Festfunktionspipeline 3236 eine 3D-Festfunktionspipeline, eine Video-Front-End-Einheit, einen Thread-Spawner und Thread-Dispatcher sowie einen Unified-Return-Puffer-Manager auf, der Unified-Return-Puffer verwaltet.
In mindestens einer Ausführungsform weist der feste Funktionsblock 3230 auch eine Grafik-SoC-Schnittstelle 3237, einen Grafik-Mikrocontroller 3238 und eine Medienpipeline 3239 auf. Die Grafik-SoC-Schnittstelle 3237 stellt eine Schnittstelle zwischen dem Grafikkern 3200 und anderen Prozessorkernen innerhalb einer integrierten System-on-Chip-Schaltung bereit. In mindestens einer Ausführungsform ist der Grafik-Mikrocontroller 3238 ein programmierbarer Unterprozessor, der so ausgestaltet werden kann, dass er verschiedene Funktionen des Grafikprozessors 3200 verwaltet, einschließlich Thread-Versand, Zeitplanung und Preemption. In mindestens einer Ausführungsform weist die Medienpipeline 3239 eine Logik zur Erleichterung der Decodierung, Codierung, Vorverarbeitung und/oder Nachverarbeitung von Multimediadaten, einschließlich Bild- und Videodaten, auf. In mindestens einer Ausführungsform implementiert die Medienpipeline 3239 Medienoperationen über Anforderungen an die Berechnungs- oder Abtastlogik innerhalb der Unterkerne 3201-3201 F.
In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 3237 dem Grafikkern 3200 die Kommunikation mit Mehrzweck-Anwendungsprozessorkernen (z.B. CPUs) und/oder anderen Komponenten innerhalb eines SoC, einschließlich Speicherhierarchieelementen wie einem gemeinsam genutzten Cache-Speicher der letzten Ebene, einem System-RAM und/oder einem eingebettetem On-Chip- oder On-Package-DRAM. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 3237 auch die Kommunikation mit Einrichtungen mit fester Funktion innerhalb eines SoCs ermöglichen, wie beispielsweise Kamera-Bildgebungspipelines, und sie ermöglicht die Nutzung und/oder Implementierung globaler Speicher-Atome, die von Grafikkern 3200 und CPUs innerhalb eines SoCs gemeinsam genutzt werden können. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 3237 auch Energieverwaltungssteuerungen für den Grafikkern 3200 implementieren und eine Schnittstelle zwischen einer Taktdomäne des Grafikkerns 3200 und anderen Taktdomänen innerhalb eines SoCs ermöglichen. In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 3237 den Empfang von Befehlspuffern von einem Befehlsstreamer und einem globalen Thread-Dispatcher, die so ausgestaltet sind, dass sie Befehle und Anweisungen für jeden von einem oder mehreren Grafikkernen innerhalb eines Grafikprozessors bereitstellen. In mindestens einer Ausführungsform können Befehle und Anweisungen an die Medienpipeline 3239 gesendet werden, wenn Medienoperationen durchgeführt werden sollen, oder an eine Geometrie- und Festfunktionspipeline (z.B. Geometrie- und Festfunktionspipeline 3236, Geometrie- und Festfunktionspipeline 3214) gesendet werden, wenn Grafikverarbeitungsoperationen durchgeführt werden sollen.
In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 3238 so ausgestaltet sein, dass er verschiedene Planungs- und Verwaltungsaufgaben für den Grafikkern 3200 ausführt. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 3238 die Planung von Grafik- und/oder Rechenaufgaben auf verschiedenen parallelen Grafik-Engines innerhalb von Anordnungen 3202A-3202F, 3204A-3204F von Ausführungseinheiten (EU) innerhalb der Unterkerne 3201A-3201 F durchführen. In mindestens einer Ausführungsform kann eine Host-Software, die auf einem CPU-Kern eines SoC ausgeführt wird, der den Grafikkern 3200 aufweist, Arbeitslasten an eine von mehreren Grafikprozessor-Doorbells übermitteln, die einen Planungsvorgang auf einer geeigneten Grafik-Engine aufruft. In mindestens einer Ausführungsform weisen die Planungsoperationen die Bestimmung der als Nächstes auszuführenden Arbeitslast, die Übermittlung einer Arbeitslast an einen Befehlsstreamer, das Vorziehen bestehender Arbeitslasten, die auf einer Maschine ausgeführt werden, die Überwachung des Fortschritts einer Arbeitslast und die Benachrichtigung der Host-Software nach Abschluss einer Arbeitslast auf. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 3238 auch stromsparende Zustände oder Leerlaufzustände für den Grafikkern 3200 erleichtern, indem er dem Grafikkern 3200 die Möglichkeit bietet, Register innerhalb des Grafikkerns 3200 über stromsparende Zustandsübergänge unabhängig von einem Betriebssystem und/oder einer Grafiktreibersoftware auf einem System zu speichern und wiederherzustellen.
In mindestens einer Ausführungsform kann der Grafikkern 3200 mehr oder weniger als die dargestellten Unterkerne 3201A-3201 F aufweisen, bis zu N modulare Unterkerne. In mindestens einer Ausführungsform kann der Grafikkern 3200 für jeden Satz von N Unterkernen auch eine gemeinsam genutzte Funktionslogik 3210, einen gemeinsam genutzten und/oder Cache-Speicher 3212, eine Geometrie-/Festfunktionspipeline 3214 sowie eine zusätzliche Festfunktionslogik 3216 aufweisen, um verschiedene Grafik- und Rechenverarbeitungsoperationen zu beschleunigen. In mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 3210 logische Einheiten aufweisen (z.B. Sampler, Mathematik und/oder Inter-Thread-Kommunikationslogik), die von jedem der N Unterkerne innerhalb des Grafikkerns 3200 gemeinsam genutzt werden können. Gemeinsamer und/oder Cache-Speicher 3212 kann ein Cache der letzten Ebene für N Unterkerne 3201A-3201F innerhalb des Grafikkerns 3200 sein und kann auch als gemeinsamer Speicher dienen, auf den mehrere Unterkerne zugreifen können. In mindestens einer Ausführungsform kann die Geometrie-/Festfunktionspipeline 3214 anstelle der Geometrie-/Festfunktionspipeline 3236 innerhalb des Festfunktionsblocks 3230 vorhanden sein und kann gleiche oder ähnliche Logikeinheiten aufweisen.
In mindestens einer Ausführungsform weist der Grafikkern 3200 eine zusätzliche Festfunktionslogik 3216 auf, die verschiedene Festfunktions-Beschleunigungslogiken zur Verwendung durch den Grafikkern 3200 aufweisen kann. In mindestens einer Ausführungsform weist die zusätzliche Festfunktionslogik 3216 eine zusätzliche Geometrie-Pipeline zur Verwendung beim positionsgebundenen Shading auf. Bei dem positionsgebundenen Shading gibt es mindestens zwei Geometrie-Pipelines, nämlich eine vollständige Geometrie-Pipeline innerhalb der Geometrie/Festfunktions-Pipeline 3216, 3236, und eine Cull-Pipeline, die eine zusätzliche Geometrie-Pipeline ist und in der eine zusätzliche Festfunktionslogik 3216 enthalten sein kann. In mindestens einer Ausführungsform ist die Cull-Pipeline eine abgespeckte Version einer vollständigen Geometrie-Pipeline. In mindestens einer Ausführungsform können eine vollständige Pipeline und eine Cull-Pipeline verschiedene Instanzen einer Anwendung ausführen, wobei jede Instanz einen eigenen Kontext hat. In mindestens einer Ausführungsform kann das positionsgebundene Shading lange Cull-Läufe von verworfenen Dreiecken verbergen, so dass das Shading bei einigen Ausführungsformen früher abgeschlossen werden kann. Zum Beispiel kann In mindestens einer Ausführungsform die Cull-Pipeline-Logik innerhalb der zusätzlichen Festfunktionslogik 3216 Positions-Shader parallel zu einer Hauptanwendung ausführen und generiert im Allgemeinen kritische Ergebnisse schneller als eine vollständige Pipeline, da die Cull-Pipeline die Positionsattribute von Vertices abruft und schattiert, ohne eine Rasterung und ein Rendering von Pixeln in einen Frame-Puffer durchzuführen. In mindestens einer Ausführungsform kann die Cull-Pipeline die generierten kritischen Ergebnisse verwenden, um die Sichtbarkeitsinformationen für alle Dreiecke zu berechnen, ohne Rücksicht darauf, ob diese Dreiecke aussortiert sind. In mindestens einer Ausführungsform kann die vollständige Pipeline (die in diesem Fall als Wiederholungspipeline bezeichnet werden kann) Sichtbarkeitsinformationen verwenden, um aussortierte Dreiecke zu überspringen, um nur sichtbare Dreiecke zu schattieren, die schließlich an eine Rasterisierungsphase übergeben werden.
In mindestens einer Ausführungsform kann die zusätzliche Festfunktionslogik 3216 auch eine Logik zur Beschleunigung des maschinellen Lernens aufweisen, wie beispielsweise eine Logik zur Matrixmultiplikation mit fester Funktion, für Implementierungen, die Optimierungen für das Training oder Inferencing des maschinellen Lernens umfassen.
In mindestens einer Ausführungsform weist jeder Grafik-Unterkern 3201A-3201F einen Satz von Ausführungsressourcen auf, die verwendet werden können, um Grafik-, Medien- und Rechenoperationen als Reaktion auf Anforderungen von Grafikpipeline-, Medienpipeline- oder Shader-Programmen durchzuführen. In mindestens einer Ausführungsform weisen die Grafik-Unterkerne 3201A-3201F mehrere EU-Arrays 3202A-3202F, 3204A-3204F, eine Thread-Dispatch- und Inter-Thread-Kommunikationslogik (TD/IC) 3203A-3203F, einen 3D-Sampler (z.B. Textur) 3205A-3205F, einen Media-Sampler 3206A-3206F, einen Shader-Prozessor 3207A-3207F und einen gemeinsamen lokalen Speicher (SLM) 3208A-3208F auf. Die EU-Anordnungen 3202A-3202F, 3204A-3204F weisen jeweils mehrere Ausführungseinheiten auf, bei denen es sich um Allzweck-Grafikverarbeitungseinheiten handelt, die in der Lage sind, Gleitkomma- und Ganzzahl-/Festkomma-Logikoperationen bei einer Grafik-, Medien- oder Rechenoperation, einschließlich Grafik-, Medien- oder Rechenshader-Programmen, durchzuführen. In mindestens einer Ausführungsform führt die TD/IC-Logik 3203A-3203F lokale Thread-Dispatch- und Thread-Steuerungsoperationen für Ausführungseinheiten innerhalb eines Unterkerns durch und erleichtert die Kommunikation zwischen Threads, die auf Ausführungseinheiten eines Unterkerns ausgeführt werden. In mindestens einer Ausführungsform kann der 3D-Sampler 3205A-3205F Textur- oder andere 3D-Grafikdaten in den Speicher einlesen. In mindestens einer Ausführungsform kann der 3D-Sampler Texturdaten auf der Grundlage eines konfigurierten Abtaststatus und eines mit einer bestimmten Textur verbundenen Texturformats unterschiedlich lesen. In mindestens einer Ausführungsform kann der Mediensampler 3206A-3206F ähnliche Leseoperationen auf der Grundlage eines Typs und Formats durchführen, die mit den Mediendaten verbunden sind. In mindestens einer Ausführungsform kann jeder Grafik-Unterkern 3201A-3201 F abwechselnd einen vereinheitlichten 3D- und Medien-Sampler aufweisen. In mindestens einer Ausführungsform können Threads, die auf Ausführungseinheiten innerhalb jedes der Unterkerne 3201A-3201F ausgeführt werden, den gemeinsamen lokalen Speicher 3208A-3208F innerhalb jedes Unterkerns nutzen, um Threads, die innerhalb einer Thread-Gruppe ausgeführt werden, die Ausführung unter Verwendung eines gemeinsamen Pools von On-Chip-Speicher zu ermöglichen.
In mindestens einer Ausführungsform können Threads, die auf Ausführungseinheiten in jedem der Unterkerne 3201A-3201F ausgeführt werden, den gemeinsamen lokalen Speicher 3208A-3208F in jedem Unterkern nutzen, um eine oder mehrere Softwarefunktionen auszuführen, die von einer Bibliothek der physikalischen Schicht (PHY) 116 implementiert werden.
33A und 33B zeigen die Thread-Ausführungslogik 3300, die eine Anordnung von Verarbeitungselementen eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform aufweist. 33A veranschaulicht mindestens eine Ausführungsform, in der die Thread-Ausführungslogik 3300 verwendet wird. 33B veranschaulicht beispielhafte interne Details einer Ausführungseinheit gemäß mindestens einer Ausführungsform.
Wie es in 33A dargestellt ist, weist die Thread-Ausführungslogik 3300 In mindestens einer Ausführungsform einen Shader-Prozessor 3302, einen Thread-Dispatcher 3304, einen Befehls-Cache 3306, eine skalierbare Ausführungseinheitenanordnung mit einer Vielzahl von Ausführungseinheiten 3308A-3308N, einen Sampler 3310, einen Daten-Cache 3312 und einen Datenanschluss 3314 auf. In mindestens einer Ausführungsform kann eine skalierbare Ausführungseinheitenanordnung dynamisch skaliert werden, indem eine oder mehrere Ausführungseinheiten (z.B. eine der Ausführungseinheiten 3308A, 3308B, 3308C, 3308D bis 3308N-1 und 3308N) auf der Grundlage der Rechenanforderungen einer Arbeitslast aktiviert oder deaktiviert werden. In mindestens einer Ausführungsform sind die skalierbaren Ausführungseinheiten über eine Verbindungsstruktur miteinander verbunden, die eine Verbindung zu jeder Ausführungseinheit herstellt. In mindestens einer Ausführungsform weist die Thread-Ausführungslogik 3300 eine oder mehrere Verbindungen zum Speicher auf, z.B. zum Systemspeicher oder zum Cache-Speicher, und zwar über einen oder mehrere der folgenden Elemente: Befehlscache 3306, Datenanschluss 3314, Sampler 3310 und Ausführungseinheiten 3308A-3308N. In mindestens einer Ausführungsform ist jede Ausführungseinheit (z.B. 3308A) eine eigenständige programmierbare Mehrzweck-Recheneinheit, die in der Lage ist, mehrere gleichzeitige Hardware-Threads auszuführen und dabei mehrere Datenelemente parallel für jeden Thread zu verarbeiten. In mindestens einer Ausführungsform ist die Anordnung der Ausführungseinheiten 3308A-3308N so skalierbar, dass sie eine beliebige Anzahl einzelner Ausführungseinheiten aufweist.
In mindestens einer Ausführungsform werden die Ausführungseinheiten 3308A-3308N hauptsächlich zur Ausführung von Shader-Programmen verwendet. In mindestens einer Ausführungsform kann der Shader-Prozessor 3302 verschiedene Shader-Programme verarbeiten und die mit den Shader-Programmen verbundenen Ausführungs-Threads über einen Thread-Dispatcher 3304 verteilen. In mindestens einer Ausführungsform weist der Thread-Dispatcher 3304 eine Logik auf, um Thread-Initiierungsanforderungen von Grafik- und Medienpipelines zu vermitteln und angeforderte Threads auf einer oder mehreren Ausführungseinheiten in den Ausführungseinheiten 3308A-3308N zu instanziieren. In mindestens einer Ausführungsform kann eine Geometrie-Pipeline beispielsweise Vertex-, Tessellierungs- oder Geometrie-Shader an die Thread-Ausführungslogik zur Verarbeitung weiterleiten. In mindestens einer Ausführungsform kann der Thread-Dispatcher 3304 auch Laufzeit-Thread-Erzeugungs-Anforderungen von ausführenden Shader-Programmen verarbeiten.
In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 3308A-3308N einen Befehlssatz, der eine native Unterstützung für viele Standard-3D-Grafik-Shader-Befehle aufweist, so dass Shader-Programme aus Grafikbibliotheken (z.B. Direct 3D und OpenGL) mit einer minimalen Übersetzung ausgeführt werden. In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten die Vertex- und Geometrieverarbeitung (z.B. Vertex-Programme, Geometrieprogramme, Vertex-Shader), die Pixelverarbeitung (z.B. Pixel-Shader, Fragment-Shader) und die allgemeine Verarbeitung (z.B. Rechen- und Media-Shader). In mindestens einer Ausführungsform ist jede der Ausführungseinheiten 3308A-3308N, die eine oder mehrere arithmetische Logikeinheiten (ALUs) aufweisen, zur SIMD-Ausführung (Single Instruction Multiple Data) fähig, und der Multi-Thread-Betrieb ermöglicht trotz höherer Latenzzeiten bei Speicherzugriffen eine effiziente Ausführungsumgebung. In mindestens einer Ausführungsform verfügt jeder Hardware-Thread innerhalb jeder Ausführungseinheit über eine eigene Registerdatei mit hoher Bandbreite und einen zugehörigen unabhängigen Thread-Status. In mindestens einer Ausführungsform erfolgt die Ausführung mit mehreren Threads pro Takt auf Pipelines, die Ganzzahl-, Gleitkomma- und Doppelpräzisionsoperationen, SIMD-Verzweigungsfähigkeit, logische Operationen, transzendentale Operationen und andere verschiedene Operationen ausführen können. In mindestens einer Ausführungsform bewirkt die Abhängigkeitslogik in den Ausführungseinheiten 3308A-3308N, dass ein wartender Thread in den Ruhezustand versetzt wird, bis die angeforderten Daten zurückgegeben wurden, während er auf Daten aus dem Speicher oder einer der gemeinsam genutzten Funktionen wartet. In mindestens einer Ausführungsform können, während ein wartender Thread schläft, Hardware-Ressourcen für die Verarbeitung anderer Threads verwendet werden. Zum Beispiel kann In mindestens einer Ausführungsform eine Ausführungseinheit während einer Verzögerung, die mit einer Vertex-Shader-Operation verbunden ist, Operationen für einen Pixel-Shader, Fragment-Shader oder eine andere Art von Shader-Programm durchführen, das einen anderen Vertex-Shader aufweist.
In mindestens einer Ausführungsform arbeitet jede Ausführungseinheit in den Ausführungseinheiten 3308A-3308N mit Anordnungen von Datenelementen. In mindestens einer Ausführungsform ist eine Anzahl von Datenelementen die „Ausführungsgröße“ oder die Anzahl von Kanälen für eine Anweisung. In mindestens einer Ausführungsform ist ein Ausführungskanal eine logische Ausführungseinheit für den Zugriff auf Datenelemente, die Maskierung und die Flusssteuerung innerhalb von Anweisungen. In mindestens einer Ausführungsform kann die Anzahl der Kanäle unabhängig von der Anzahl der physischen Arithmetic Logic Units (ALUs) oder Floating Point Units (FPUs) für einen bestimmten Grafikprozessor sein. In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 3308A-3308N Ganzzahl- und Gleitkomma-Datentypen.
In mindestens einer Ausführungsform weist der Befehlssatz einer Ausführungseinheit SIMD-Befehle auf. In mindestens einer Ausführungsform können verschiedene Datenelemente als gepackter Datentyp in einem Register gespeichert werden, und die Ausführungseinheit verarbeitet verschiedene Elemente basierend auf der Datengröße der Elemente. Zum Beispiel werden In mindestens einer Ausführungsform bei der Bearbeitung eines 256 Bit breiten Vektors 256 Bits eines Vektors in einem Register gespeichert, und eine Ausführungseinheit bearbeitet einen Vektor als vier separate gepackte 64-Bit-Datenelemente (Datenelemente der Größe Quad-Word (QW)), als acht separate gepackte 32-Bit-Datenelemente (Datenelemente der Größe Double Word (DW)), als sechzehn separate gepackte 16-Bit-Datenelemente (Datenelemente der Größe Word (W)) oder als zweiunddreißig separate 8-Bit-Datenelemente (Datenelemente der Größe Byte (B)). In mindestens einer Ausführungsform sind jedoch auch andere Vektorbreiten und Registergrößen möglich.
In mindestens einer Ausführungsform können eine oder mehrere Ausführungseinheiten zu einer fusionierten Ausführungseinheit 3309A-3309N mit einer Thread-Steuerungslogik (2807A-2807N) kombiniert werden, die den fusionierten EUs gemeinsam ist. In mindestens einer Ausführungsform können mehrere EUs zu einer EU-Gruppe verschmolzen werden. In mindestens einer Ausführungsform kann jede EU in einer fusionierten EU-Gruppe so ausgestaltet sein, dass sie einen separaten SIMD-Hardware-Thread ausführt. Die Anzahl der EUs in einer fusionierten EU-Gruppe kann je nach Ausführungsform variieren. In mindestens einer Ausführungsform können verschiedene SIMD-Breiten pro EU ausgeführt werden, die unter anderem SIMD8, SIMD16 und SIMD32 beinhalten. In mindestens einer Ausführungsform weist jede fusionierte Grafikausführungseinheit 3309A-3309N mindestens zwei Ausführungseinheiten auf. In mindestens einer Ausführungsform weist die fusionierte Ausführungseinheit 3309A beispielsweise eine erste EU 3308A, eine zweite EU 3308B und eine Thread-Steuerlogik 3307A auf, die der ersten EU 3308A und der zweiten EU 3308B gemeinsam ist. In mindestens einer Ausführungsform steuert die Thread-Steuerlogik 3307A Threads, die auf der fusionierten Grafikausführungseinheit 3309A ausgeführt werden, so dass jede EU innerhalb der fusionierten Ausführungseinheiten 3309A-3309N unter Verwendung eines gemeinsamen Befehlszeigerregisters ausgeführt werden kann.
In mindestens einer Ausführungsform weist die Thread-Ausführungslogik 3300 einen oder mehrere interne Befehls-Caches (z.B. 3306) auf, um Thread-Befehle für Ausführungseinheiten zu cachen. In mindestens einer Ausführungsform sind ein oder mehrere Daten-Caches (z.B. 3312) vorhanden, um Thread-Daten während der Thread-Ausführung zu cachen. In mindestens einer Ausführungsform ist ein Sampler 3310 vorhanden, um Textur-Sampling für 3D-Operationen und Medien-Sampling für Medien-Operationen bereitzustellen. In mindestens einer Ausführungsform weist der Sampler 3310 eine spezielle Textur- oder Mediensampling-Funktionalität auf, um Textur- oder Mediendaten während des Sampling-Prozesses zu verarbeiten, bevor er die gesampelten Daten an eine Ausführungseinheit weitergibt.
In mindestens einer Ausführungsform senden Grafik- und Medienpipelines während der Ausführung Thread-Initiierungsanforderungen an die Thread-Ausführungslogik 3300 über die Thread-Erzeugungs- und Versandlogik. In mindestens einer Ausführungsform wird, sobald eine Gruppe geometrischer Objekte verarbeitet und in Pixeldaten gerastert wurde, die Pixelprozessorlogik (z.B. Pixel-Shader-Logik, Fragment-Shader-Logik usw.) innerhalb des Shader-Prozessors 3302 aufgerufen, um darüber hinaus Ausgabeinformationen zu berechnen und zu veranlassen, dass die Ergebnisse in Ausgabeflächen (z.B. Farbpuffer, Tiefenpuffer, Schablonenpuffer usw.) geschrieben werden. In mindestens einer Ausführungsform berechnet ein Pixel-Shader oder Fragment-Shader die Werte verschiedener Vertex-Attribute, die über ein gerastertes Objekt interpoliert werden sollen. In mindestens einer Ausführungsform führt die Pixelprozessorlogik innerhalb des Shader-Prozessors 3302 dann ein über eine Anwendungsprogrammierschnittstelle (API) bereitgestelltes Pixel- oder Fragment-Shader-Programm aus. In mindestens einer Ausführungsform leitet der Shader-Prozessor 3302 zur Ausführung eines Shader-Programms Threads über den Thread-Dispatcher 3304 an eine Ausführungseinheit (z.B. 3308A) weiter. In mindestens einer Ausführungsform verwendet der Shader-Prozessor 3302 die Texturabtastlogik im Abtaster 3310, um auf Texturdaten in den im Speicher abgelegten Texturkarten zuzugreifen. In mindestens einer Ausführungsform werden durch arithmetische Operationen an Texturdaten und Eingabegeometriedaten Pixelfarbdaten für jedes geometrische Fragment berechnet oder ein oder mehrere Pixel von der weiteren Verarbeitung ausgeschlossen.
In mindestens einer Ausführungsform stellt der Datenanschluss 3314 einen Speicherzugriffsmechanismus für die Thread-Ausführungslogik 3300 bereit, um verarbeitete Daten zur weiteren Verarbeitung auf einer Grafikprozessor-Ausgabepipeline in den Speicher auszugeben. In mindestens einer Ausführungsform weist der Datenanschluss 3314 einen oder mehrere Cache-Speicher (z.B. den Daten-Cache 3312) auf oder ist mit diesen gekoppelt, um Daten für den Speicherzugriff über einen Datenanschluss zwischenzuspeichern.
Wie in 33B dargestellt ist, kann eine Grafikausführungseinheit 3308 In mindestens einer Ausführungsform eine Befehlsabrufeinheit 3337, eine allgemeine Registerdateianordnung (GRF) 3324, eine architektonische Registerdateianordnung (ARF) 3326, einen Thread-Zuteiler 3322, eine Sendeeinheit 3330, eine Verzweigungseinheit 3332, einen Satz SIMD-Gleitkommaeinheiten (FPUs) 3334 und In mindestens einer Ausführungsform einen Satz dedizierter ganzzahliger SIMD-ALUs 3335 aufweisen. In mindestens einer Ausführungsform weisen die GRF 3324 und die ARF 3326 einen Satz allgemeiner Registerdateien und Architekturregisterdateien auf, die jedem gleichzeitigen Hardware-Thread zugeordnet sind, der in der Grafikausführungseinheit 3308 aktiv sein kann. In mindestens einer Ausführungsform wird der architektonische Zustand pro Thread in der ARF 3326 verwaltet, während die während der Thread-Ausführung verwendeten Daten in der GRF 3324 gespeichert werden. In mindestens einer Ausführungsform kann der Ausführungszustand jedes Threads, der Befehlszeiger für jeden Thread aufweist, in Thread-spezifischen Registern in der ARF 3326 gehalten werden.
In mindestens einer Ausführungsform hat die Grafikausführungseinheit 3308 eine Architektur, die eine Kombination aus simultanem Multi-Threading (SMT) und feinkörnigem Interleaved Multi-Threading (IMT) ist. In mindestens einer Ausführungsform weist die Architektur eine modulare Konfiguration auf, die zur Entwurfszeit auf der Grundlage einer angestrebten Anzahl gleichzeitiger Threads und der Anzahl von Registern pro Ausführungseinheit fein abgestimmt werden kann, wobei die Ressourcen der Ausführungseinheit auf die Logik aufgeteilt werden, die zur Ausführung mehrerer gleichzeitiger Threads verwendet wird.
In mindestens einer Ausführungsform kann die Grafikausführungseinheit 3308 mehrere Befehle gemeinsam ausgeben, die jeweils unterschiedliche Befehle sein können. In mindestens einer Ausführungsform kann der Thread-Zuteiler 3322 des Threads der Grafikausführungseinheit 3308 Anweisungen an eine der Sendeeinheiten 3330, Verzweigungseinheiten 3342 oder SIMD-FPU(s) 3334 zur Ausführung weiterleiten. In mindestens einer Ausführungsform kann jeder Thread auf 128 Allzweckregister innerhalb der GRF 3324 zugreifen, wobei jedes Register 32 Byte speichern kann, die als SIMD-8-Element-Vektor von 32-Bit-Datenelementen zugänglich sind. In mindestens einer Ausführungsform hat jeder Thread der Ausführungseinheit Zugriff auf 4 KByte innerhalb der GRF 3324, obwohl die Ausführungsformen nicht so beschränkt sind und bei anderen Ausführungen mehr oder weniger Registerressourcen bereitgestellt werden können. In mindestens einer Ausführungsform können bis zu sieben Threads gleichzeitig ausgeführt werden, obwohl die Anzahl der Threads pro Ausführungseinheit je nach Ausführungsform auch variieren kann. In mindestens einer Ausführungsform, bei der sieben Threads auf 4 KByte zugreifen können, kann die GRF 3324 insgesamt 33 KByte speichern. In mindestens einer Ausführungsform können flexible Adressierungsmodi ermöglichen, dass Register gemeinsam adressiert werden, um effektiv breitere Register zu bilden oder um strided rechteckige Blockdatenstrukturen darzustellen.
In mindestens einer Ausführungsform werden Speicheroperationen, Abtastoperationen und andere Systemkommunikationen mit längerer Latenzzeit über „Sende“-Befehle abgewickelt, die von einer Nachrichten-Durchlass-Sendeeinheit 3330 ausgeführt werden. In mindestens einer Ausführungsform werden Verzweigungsbefehle an eine dedizierte Verzweigungseinheit 3332 weitergeleitet, um Divergenz und eventuelle Konvergenz bezüglich SIMD zu ermöglichen.
In mindestens einer Ausführungsform weist die Grafikausführungseinheit 3308 eine oder mehrere SIMD-Gleitkommaeinheiten (FPU(s)) 3334 auf, um Gleitkommaoperationen durchzuführen. In mindestens einer Ausführungsform unterstützen die FPU(s) 3334 auch Ganzzahlberechnungen. In mindestens einer Ausführungsform kann (können) die FPU(s) 3334 bis zu einer Anzahl M von 32-Bit-Gleitkomma- (oder Ganzzahl-) Operationen oder bis zu 2M 16-Bit-Ganzzahl- oder 16-Bit-Gleitkomma-Operationen bezüglich SIMD ausführen. In mindestens einer Ausführungsform bietet mindestens eine der FPU(s) erweiterte mathematische Fähigkeiten zur Unterstützung von transzendentalen mathematischen Funktionen mit hohem Durchsatz und 64-Bit-Gleitkommaoperationen mit doppelter Genauigkeit. In mindestens einer Ausführungsform ist auch ein Satz von 8-Bit-Integer-SIMD-ALUs 3335 vorhanden, die speziell für die Durchführung von Operationen im Zusammenhang mit Berechnungen zum maschinellen Lernen optimiert sein können.
In mindestens einer Ausführungsform können Anordnungen aus mehreren Instanzen der Grafikausführungseinheit 3308 in einer Grafik-Unterkern-Gruppierung (z.B. einem Unter-Slice) instanziiert sein. In mindestens einer Ausführungsform kann die Ausführungseinheit 3308 Anweisungen über eine Vielzahl von Ausführungskanälen ausführen. In mindestens einer Ausführungsform wird jeder Thread, der auf der Grafikausführungseinheit 3308 ausgeführt wird, auf einem anderen Kanal ausgeführt.
In mindestens einer Ausführungsform können Anordnungen mehrerer Instanzen der Grafikausführungseinheit 3308 in einer Gruppierung von Grafikunterkernen (z.B. einem Sub-Slice) instanziiert werden, um eine oder mehrere Softwarefunktionen auszuführen, die von einer Bibliothek der physikalischen Schicht (PHY) 116 implementiert werden.
34 veranschaulicht eine Parallelverarbeitungseinheit („PPU“) 3400 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die PPU 3400 mit maschinenlesbarem Code ausgestaltet, der, wenn er von der PPU 3400 ausgeführt wird, die PPU 3400 veranlasst, einige oder alle der in dieser Offenbarung beschriebenen Prozesse und Techniken durchzuführen. In mindestens einer Ausführungsform ist die PPU 3400 ein Multi-Thread-Prozessor, der auf einer oder mehreren integrierten Einrichtungen implementiert ist und der Multithreading als eine Technik zum Verbergen von Latenzzeiten verwendet, die dazu dient, computerlesbare Befehle (auch als maschinenlesbare Befehle oder einfach Befehle bezeichnet) auf mehreren Threads parallel zu verarbeiten. In mindestens einer Ausführungsform bezieht sich ein Thread auf einen Ausführungsstrang und ist eine Instanziierung eines Satzes von Anweisungen, die zur Ausführung durch die PPU 3400 konfiguriert sind. In mindestens einer Ausführungsform ist die PPU 3400 eine Grafikverarbeitungseinheit („GPU“), die so konfiguriert ist, dass sie eine Grafik-Rendering-Pipeline zur Verarbeitung dreidimensionaler („3D“) Grafikdaten implementiert, um zweidimensionale („2D“) Bilddaten für die Anzeige auf einer Einrichtung wie einer Flüssigkristallanzeige („LCD“) zu erzeugen. In mindestens einer Ausführungsform wird die PPU 3400 verwendet, um Berechnungen wie lineare Algebra-Operationen und Operationen des maschinellen Lernens durchzuführen. 34 veranschaulicht ein Beispiel für einen Parallelprozessor, der nur zur Veranschaulichung dient und als nicht begrenzendes Beispiel für Prozessorarchitekturen zu verstehen ist, die im Rahmen dieser Offenbarung in Betracht gezogen werden, wobei jeder geeignete Prozessor zur Ergänzung und/oder zum Ersatz desselben verwendet werden kann.
In mindestens einer Ausführungsform sind eine oder mehrere PPUs 3400 so ausgestaltet, dass sie Anwendungen für High Performance Computing („HPC“), Rechenzentren und maschinelles Lernen beschleunigen. In mindestens einer Ausführungsform ist die PPU 3400 so ausgestaltet, dass sie Deep-Learning-Systeme und -Anwendungen beschleunigt, die die folgenden nicht einschränkenden Beispiele einschließen: autonome Fahrzeugplattformen, Deep Learning, hochpräzise Sprach-, Bild- und Texterkennungssysteme, intelligente Videoanalyse, molekulare Simulationen, Arzneimittelentdeckung, Krankheitsdiagnose, Wettervorhersage, Big-Data-Analytik, Astronomie, Molekulardynamiksimulation, Finanzmodellierung, Robotik, Fabrikautomatisierung, Echtzeit-Sprachübersetzung, Online-Suchoptimierung und personalisierte Benutzerempfehlungen und mehr.
In mindestens einer Ausführungsform weist die PPU 3400 ohne Einschränkung eine Input/Output (E/A-)-Einheit 3406, eine Front-End-Einheit 3410, eine Scheduler-Einheit 3412, eine Arbeitsverteilungseinheit 3414, einen Hub 3416, ein Koppelfeld („Xbar“) 3420, einen oder mehrere allgemeine Verarbeitungscluster („GPCs“) 3418 und eine oder mehrere Partitionseinheiten („Speicherpartitionseinheiten“) 3422 auf. In mindestens einer Ausführungsform ist die PPU 3400 mit einem Host-Prozessor oder anderen PPUs 3400 über eine oder mehrere Hochgeschwindigkeits-GPU-Verbindungen („GPU-Interconnects“) 3408 verbunden. In mindestens einer Ausführungsform ist die PPU 3400 mit einem Host-Prozessor oder anderen peripheren Einrichtungen über eine Zwischenverbindung 3402 verbunden. In mindestens einer Ausführungsform ist die PPU 3400 mit einem lokalen Speicher verbunden, der eine oder mehrere Speichereinrichtungen („Speicher“) 3404 umfasst. In mindestens einer Ausführungsform weisen die Speichereinrichtungen 3404 ohne Einschränkung eine oder mehrere dynamische Direktzugriffsspeicher („DRAM“)-Einrichtungen auf. In mindestens einer Ausführungsform sind eine oder mehrere DRAM-Vorrichtungen als Subsysteme mit Speicher mit hoher Bandbreite („HBM“) ausgestaltet und/oder konfigurierbar, wobei in jeder Einrichtung mehrere DRAM-Dies gestapelt sind.
In mindestens einer Ausführungsform kann sich die Hochgeschwindigkeits-GPU-Verbindung 3408 auf eine drahtbasierte Mehrspur-Kommunikationsverbindung beziehen, die von Systemen verwendet wird, die skalierbar sind und eine oder mehrere PPUs 3400 aufweisen, die mit einer oder mehreren Zentraleinheiten („CPUs“) kombiniert sind, und die Cache-Kohärenz zwischen PPUs 3400 und CPUs sowie CPU-Mastering unterstützt. In mindestens einer Ausführungsform werden Daten und/oder Befehle durch die Hochgeschwindigkeits-GPU-Verbindung 3408 über den Hub 3416 zu/von anderen Einheiten der PPU 3400 übertragen, wie beispielsweise einer oder mehreren Kopier-Engines, Video-Encodern, Video-Decodern, Energieverwaltungseinheiten und anderen Komponenten, die in 34 möglicherweise nicht explizit dargestellt sind.
In mindestens einer Ausführungsform ist die E/A-Einheit 3406 so ausgestaltet, dass sie Kommunikationen (z.B. Befehle, Daten) von einem Host-Prozessor (in 34 nicht dargestellt) über den Systembus 3402 sendet und empfängt. In mindestens einer Ausführungsform kommuniziert die E/A-Einheit 3406 mit dem Host-Prozessor direkt über den Systembus 3402 oder über eine oder mehrere zwischengeschaltete Einrichtungen wie beispielsweise eine Speicherbrücke. In mindestens einer Ausführungsform kann die E/A-Einheit 3406 mit einem oder mehreren anderen Prozessoren, z.B. einer oder mehreren PPUs 3400, über den Systembus 3402 kommunizieren. In mindestens einer Ausführungsform implementiert die E/A-Einheit 3406 eine Peripheral Component Interconnect Express („PCIe“) Schnittstelle für die Kommunikation über einen PCIe-Bus. In mindestens einer Ausführungsform implementiert die E/A-Einheit 3406 Schnittstellen für die Kommunikation mit externen Einrichtungen.
In mindestens einer Ausführungsform decodiert die E/A-Einheit 3406 über den Systembus 3402 empfangene Pakete. In mindestens einer Ausführungsform stellen mindestens einige Pakete Befehle dar, die so ausgestaltet sind, dass sie die PPU 3400 veranlassen, verschiedene Operationen durchzuführen. In mindestens einer Ausführungsform überträgt die E/A-Einheit 3406 decodierte Befehle an verschiedene andere Einheiten der PPU 3400, wie es von den Befehlen angegeben ist. In mindestens einer Ausführungsform werden Befehle an die Front-End-Einheit 3410 und/oder an den Hub 3416 oder andere Einheiten der PPU 3400, wie eine oder mehrere Kopier-Engines, einen Video-Encoder, einen Video-Decoder, eine Energieverwaltungseinheit usw., übertragen, (in 34 nicht explizit dargestellt). In mindestens einer Ausführungsform ist die E/A-Einheit 3406 so ausgestaltet, dass sie die Kommunikation zwischen und unter verschiedenen logischen Einheiten der PPU 3400 leitet.
In mindestens einer Ausführungsform codiert ein vom Host-Prozessor ausgeführtes Programm einen Befehlsstrom in einem Puffer, der der PPU 3400 Arbeitslasten zur Verarbeitung bereitstellt. In mindestens einer Ausführungsform umfasst eine Arbeitslast Befehle und Daten, die von diesen Befehlen verarbeitet werden sollen. In mindestens einer Ausführungsform ist der Puffer ein Bereich in einem Speicher, auf den sowohl der Host-Prozessor als auch die PPU 3400 zugreifen können (z.B. Lese-/Schreibzugriff) - eine Host-Schnittstelleneinheit kann so ausgestaltet sein, dass sie auf den Puffer in einem mit dem Systembus 3402 verbundenen Systemspeicher über Speicheranforderungen zugreift, die von der E/A-Einheit 3406 über den Systembus 3402 übertragen werden. In mindestens einer Ausführungsform schreibt der Host-Prozessor einen Befehlsstrom in den Puffer und überträgt dann einen Zeiger auf den Beginn des Befehlsstroms an die PPU 3400, so dass die Front-End-Einheit 3410 Zeiger auf einen oder mehrere Befehlsströme empfängt und einen oder mehrere Befehlsströme verwaltet, Befehle aus den Befehlsströmen liest und Befehle an verschiedene Einheiten der PPU 3400 weiterleitet.
In mindestens einer Ausführungsform ist die Front-End-Einheit 3410 mit der Scheduler-Einheit 3412 gekoppelt, die verschiedene GPCs 3418 zur Verarbeitung von Tasks ausgestaltet, die durch einen oder mehrere Befehlsströme definiert sind. In mindestens einer Ausführungsform ist die Scheduler-Einheit 3412 so ausgestaltet, dass sie Zustandsinformationen in Bezug auf verschiedene, von der Scheduler-Einheit 3412 verwaltete Tasks verfolgt, wobei die Zustandsinformationen angeben können, welchem der GPCs 3418 eine Task zugewiesen ist, ob die Task aktiv oder inaktiv ist, welche Prioritätsstufe der Task zugeordnet ist und so weiter. In mindestens einer Ausführungsform verwaltet die Scheduler-Einheit 3412 die Ausführung einer Vielzahl von Tasks auf einem oder mehreren GPCs 3418.
In mindestens einer Ausführungsform ist die Scheduler-Einheit 3412 mit der Arbeitsverteilungseinheit 3414 gekoppelt, die so ausgestaltet ist, dass sie Tasks zur Ausführung auf den GPCs 3418 auswählt. In mindestens einer Ausführungsform verfolgt die Arbeitsverteilungseinheit 3414 eine Anzahl geplanter Tasks, die von der Planungseinheit 3412 empfangen wurden, und die Arbeitsverteilungseinheit 3414 verwaltet einen Pool ausstehender Tasks und einen Pool aktiver Tasks für jeden der GPCs 3418. In mindestens einer Ausführungsform umfasst der Pool ausstehender Tasks eine Anzahl von Slots (z.B. 32 Slots), die Tasks enthalten, die zur Verarbeitung durch einen bestimmten GPC 3418 zugewiesen sind; der Pool aktiver Tasks kann eine Anzahl von Slots (z.B. 4 Slots) für Tasks umfassen, die aktiv von den GPCs 3418 verarbeitet werden, so dass, wenn einer der GPCs 3418 die Ausführung einer Task abschließt, diese Task aus dem Pool aktiver Tasks für den GPC 3418 entfernt wird und eine der anderen Tasks aus dem Pool ausstehender Tasks ausgewählt und zur Ausführung auf dem GPC 3418 eingeplant wird. In mindestens einer Ausführungsform wird, wenn eine aktive Task auf dem GPC 3418 im Leerlauf ist, z.B. während des Wartens auf die Auflösung einer Datenabhängigkeit, die aktive Task aus dem GPC 3418 entfernt und in den Pool der anstehenden Tasks zurückgeführt werden, während eine andere Task im Pool der anstehenden Tasks ausgewählt und für die Ausführung auf dem GPC 3418 eingeplant wird.
In mindestens einer Ausführungsform kommuniziert die Arbeitsverteilungseinheit 3414 mit einem oder mehreren GPCs 3418 über die XBar 3420. In mindestens einer Ausführungsform ist die XBar 3420 ein Verbindungsnetzwerk, das viele Einheiten der PPU 3400 mit anderen Einheiten der PPU 3400 verbindet und so ausgestaltet werden kann, dass es die Arbeitsverteilungseinheit 3414 mit einem bestimmten GPC 3418 verbindet. In mindestens einer Ausführungsform können auch eine oder mehrere andere Einheiten der PPU 3400 über den Hub 3416 mit der XBar 3420 verbunden sein.
In mindestens einer Ausführungsform werden die Tasks von der Scheduler-Einheit 3412 verwaltet und von der Arbeitsverteilungseinheit 3414 an einen der GPCs 3418 weitergeleitet. Der GPC 3418 ist ausgestaltet, um Tasks zu verarbeiten und Ergebnisse zu erzeugen. In mindestens einer Ausführungsform können die Ergebnisse von anderen Tasks innerhalb des GPC 3418 aufgenommen, über die XBar 3420 an einen anderen GPC 3418 weitergeleitet oder im Speicher 3404 abgelegt werden. In mindestens einer Ausführungsform können die Ergebnisse in den Speicher 3404 über Partitionseinheiten 3422 geschrieben werden, die eine Speicherschnittstelle zum Lesen und Schreiben von Daten in/aus dem Speicher 3404 implementieren. In mindestens einer Ausführungsform können die Ergebnisse über eine Hochgeschwindigkeits-GPU-Verbindung 3408 an eine andere PPU 3404 oder CPU übertragen werden. In mindestens einer Ausführungsform weist die PPU 3400 ohne Einschränkung eine Anzahl U von Partitionseinheiten 3422 auf, die der Anzahl der mit der PPU 3400 verbundenen separaten und unterschiedlichen Speichereinrichtungen 3404 entspricht. In mindestens einer Ausführungsform wird die Partitionseinheit 3422 hierin in Verbindung mit 36 ausführlicher beschrieben.
In mindestens einer Ausführungsform führt ein Host-Prozessor einen Treiberkern aus, der eine Anwendungsprogrammierschnittstelle („API“) implementiert, die es einer oder mehreren auf dem Host-Prozessor ausgeführten Anwendungen ermöglicht, Operationen zur Ausführung auf der PPU 3400 zu planen. In mindestens einer Ausführungsform werden mehrere Rechenanwendungen gleichzeitig von der PPU 3400 ausgeführt, und die PPU 3400 bietet Isolierung, Dienstgüte („QoS“) und unabhängige Adressräume für mehrere Rechenanwendungen. In mindestens einer Ausführungsform generiert eine Anwendung Anweisungen (z.B. in Form von API-Aufrufen), die den Treiberkern veranlassen, eine oder mehrere Tasks zur Ausführung durch die PPU 3400 zu generieren, und der Treiberkern gibt Tasks an einen oder mehrere Streams aus, die von der PPU 3400 verarbeitet werden. In mindestens einer Ausführungsform umfasst jede Task eine oder mehrere Gruppen von zusammenhängenden Threads, die als Warp bezeichnet werden können. In mindestens einer Ausführungsform umfasst ein Warp eine Vielzahl zusammengehöriger Threads (z.B. 32 Threads), die parallel ausgeführt werden können. In mindestens einer Ausführungsform können sich kooperierende Threads auf eine Vielzahl von Threads beziehen, die Anweisungen zur Ausführung von Tasks aufweisen und Daten über einen gemeinsamen Speicher austauschen. In mindestens einer Ausführungsform werden Threads und kooperierende Threads gemäß mindestens einer Ausführungsform in Verbindung mit 36 ausführlicher beschrieben.
In mindestens einer Ausführungsform können Threads und kooperierende Threads zur Ausführung einer oder mehrerer Softwarefunktionen verwendet werden, die von einer Bibliothek der physikalischen Schicht (PHY) 116 implementiert werden.
35 veranschaulicht einen allgemeinen Verarbeitungscluster („GPC“) 3500 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform handelt es sich bei dem GPC 3500 um den GPC 3418 aus 34. In mindestens einer Ausführungsform weist jeder GPC 3500 ohne Einschränkung eine Anzahl von Hardware-Einheiten für die Verarbeitung von Tasks auf, und jeder GPC 3500 weist ohne Einschränkung einen Pipeline-Manager 3502, eine Pre-Raster-Operationseinheit („PROP“) 3504, eine Raster-Engine 3508, ein Arbeitsverteilungs-Koppelfeld („WDX“) 3516, eine Speicherverwaltungseinheit („MMU“) 3518, einen oder mehrere Datenverarbeitungscluster („DPCs“) 3506 und jede geeignete Kombination von Teilen auf.
In mindestens einer Ausführungsform wird der Betrieb des GPC 3500 durch den Pipeline-Manager 3502 gesteuert. In mindestens einer Ausführungsform verwaltet der Pipeline-Manager 3502 die Konfiguration eines oder mehrerer DPCs 3506 für die Verarbeitung von Tasks, die dem GPC 3500 zugewiesen sind. In mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 3502 mindestens einen von einem oder mehreren DPCs 3506, um mindestens einen Abschnitt einer Grafik-Rendering-Pipeline zu implementieren. In mindestens einer Ausführungsform ist der DPC 3506 so ausgestaltet, dass er ein Vertex-Shader-Programm auf einem programmierbaren Streaming-Multiprozessor („SM“) 3514 ausführt. In mindestens einer Ausführungsform ist der Pipeline-Manager 3502 so ausgestaltet, dass er die von einer Arbeitsverteilungseinheit empfangenen Pakete an geeignete logische Einheiten innerhalb des GPC 3500 weiterleitet, wobei einige Pakete an Hardwareeinheiten mit fester Funktion im PROP 3504 und/oder in der Raster-Engine 3508 weitergeleitet werden können, während andere Pakete an DPCs 3506 zur Verarbeitung durch eine Primitiv-Engine 3512 oder SM 3514 weitergeleitet werden können. In mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 3502 mindestens einen der DPCs 3506 zur Implementierung eines Modells eines neuronalen Netzes und/oder einer Rechenpipeline.
In mindestens einer Ausführungsform ist die PROP-Einheit 3504 so ausgestaltet, dass sie die von der Raster-Engine 3508 und den DPCs 3506 erzeugten Daten an eine Raster Operations („ROP“)-Einheit in der Partitionseinheit 3422 weiterleitet, die oben in Verbindung mit 35 ausführlicher beschrieben ist. In mindestens einer Ausführungsform ist die PROP-Einheit 3504 so ausgestaltet, dass sie Optimierungen für die Farbmischung durchführt, Pixeldaten organisiert, Adressübersetzungen vornimmt und vieles mehr. In mindestens einer Ausführungsform weist die Raster-Engine 3508 ohne Einschränkung eine Reihe von Hardware-Einheiten mit fester Funktion auf, die so konfiguriert sind, dass sie verschiedene Rasteroperationen durchführen, und die Raster-Engine 3508 weist ohne Einschränkung eine Setup-Engine, eine Grobraster-Engine, eine Culling-Engine, eine Clipping-Engine, eine Feinraster-Engine, eine Tile-Coalescing-Engine und eine beliebige geeignete Kombination davon auf. In mindestens einer Ausführungsform empfängt die Setup-Engine transformierte Vertices und erzeugt Ebenengleichungen, die mit einer durch Vertices definierten geometrischen Primitive verbunden sind; die Ebenengleichungen werden an die Grobraster-Engine übertragen, um Abdeckungsinformationen (z.B. eine x-, y-Abdeckungsmaske für eine Kachel) für die Primitive zu erzeugen; die Ausgabe der Grobraster-Engine wird an die Culling-Engine übertragen, wo Fragmente, die dem Primitive zugeordnet sind und einen z-Test nicht bestehen, aussortiert werden, und an eine Clipping-Engine übertragen, wo Fragmente, die außerhalb eines Sichtkegelvolumens liegen, abgeschnitten werden. In mindestens einer Ausführungsform werden die Fragmente, die das Clipping und Culling überstehen, an eine Feinraster-Engine weitergeleitet, um Attribute für Pixelfragmente auf der Grundlage der von der Setup-Engine erstellten Ebenengleichungen zu erzeugen. In mindestens einer Ausführungsform umfasst die Ausgabe der Raster-Engine 3508 Fragmente, die von einer beliebigen geeigneten Einheit, wie beispielsweise einem in DPC 3506 implementierten Fragment-Shader, verarbeitet werden.
In mindestens einer Ausführungsform weist jeder DPC 3506, der in der GPC 3500 enthalten ist, ohne Einschränkung eine M-Pipe-Steuerung („MPC“) 3510, eine Primitiv-Engine 3512, einen oder mehrere SMs 3514 und eine beliebige geeignete Kombination davon auf. In mindestens einer Ausführungsform steuert die MPC 3510 den Betrieb der DPC 3506 und leitet die vom Pipeline-Manager 3502 empfangenen Pakete an die entsprechenden Einheiten im DPC 3506 weiter. In mindestens einer Ausführungsform werden Pakete, die einem Vertex zugeordnet sind, an die Primitiv-Engine 3512 weitergeleitet, die so ausgestaltet ist, dass sie Vertex-Attribute, die dem Vertex zugeordnet sind, aus dem Speicher abruft; im Gegensatz dazu können Pakete, die einem Shader-Programm zugeordnet sind, an den SM 3514 übertragen werden.
In mindestens einer Ausführungsform umfasst der SM 3514 ohne Einschränkung einen programmierbaren Streaming-Prozessor, der so gestaltet ist, dass er Tasks verarbeitet, die durch eine Anzahl von Threads dargestellt werden. In mindestens einer Ausführungsform ist der SM 3514 multi-threaded und so ausgestaltet, dass er eine Vielzahl von Threads (z.B. 32 Threads) aus einer bestimmten Gruppe von Threads gleichzeitig ausführt und eine Single-Instruction, Multiple-Data („SIMD“)-Architektur implementiert, bei der jeder Thread in einer Gruppe von Threads (z.B. ein Warp) so ausgestaltet ist, dass er einen anderen Datensatz auf der Grundlage desselben Satzes von Anweisungen verarbeitet. In mindestens einer Ausführungsform führen alle Threads in einer Gruppe von Threads dieselben Befehle aus. In mindestens einer Ausführungsform implementiert der SM 3514 eine Single-Instruction, Multiple Thread („SIMT“)-Architektur, bei der jeder Thread in einer Gruppe von Threads so ausgestaltet ist, dass er einen anderen Datensatz auf der Grundlage desselben Befehlssatzes verarbeitet, wobei jedoch die einzelnen Threads in der Gruppe von Threads während der Ausführung divergieren dürfen. In mindestens einer Ausführungsform werden ein Programmzähler, ein Aufrufstack und ein Ausführungsstatus für jeden Warp gehalten, wodurch die Gleichzeitigkeit zwischen Warps und die serielle Ausführung innerhalb von Warps ermöglicht wird, wenn Threads innerhalb eines Warps divergieren. In einer anderen Ausführungsform werden ein Programmzähler, ein Aufrufstack und ein Ausführungsstatus für jeden einzelnen Thread gehalten, was eine gleiche Nebenläufigkeit zwischen allen Threads innerhalb und zwischen Warps ermöglicht. In mindestens einer Ausführungsform wird der Ausführungsstatus für jeden einzelnen Thread gehalten, und Threads, die dieselben Befehle ausführen, können zur Verbesserung der Effizienz zusammengeführt und parallel ausgeführt werden. Mindestens eine Ausführungsform des SM 3514 wird hierin ausführlicher beschrieben.
In mindestens einer Ausführungsform stellt die MMU 3518 eine Schnittstelle zwischen dem GPC 3500 und der Speicherpartitionseinheit (z.B. der Partitionseinheit 3422 in 34) bereit, und die MMU 3518 sorgt für die Übersetzung virtueller Adressen in physikalische Adressen, den Speicherschutz und die Konkurrenzbereinigung von Speicheranforderungen. In mindestens einer Ausführungsform stellt die MMU 3518 einen oder mehrere Übersetzungs-Lookaside-Puffer („TLBs“) zur Durchführung der Übersetzung virtueller Adressen in physische Adressen im Speicher bereit.
36 veranschaulicht eine Speicherpartitionseinheit 3600 einer Parallelverarbeitungseinheit („PPU“) In mindestens einer Ausführungsform. In mindestens einer Ausführungsform weist die Speicherpartitionierungseinheit 3600 ohne Einschränkung eine Raster Operations („ROP“)-Einheit 3602, einen Level Two („L2“)-Cache 3604, eine Speicherschnittstelle 3606 und jede geeignete Kombination davon auf. In mindestens einer Ausführungsform ist die Speicherschnittstelle 3606 mit dem Speicher gekoppelt. In mindestens einer Ausführungsform kann die Speicherschnittstelle 3606 32-, 64-, 128-, 1024-Bit-Datenbusse oder ähnliches für die Hochgeschwindigkeitsdatenübertragung implementieren. In mindestens einer Ausführungsform umfasst die PPU U Speicherschnittstellen 3606, eine Speicherschnittstelle 3606 pro Paar von Partitionseinheiten 3600, wobei jedes Paar von Partitionseinheiten 3600 mit einer entsprechenden Speichereinrichtung verbunden ist. In mindestens einer Ausführungsform kann die PPU beispielsweise mit bis zu Y Speichereinrichtungen verbunden sein, wie beispielsweise mit Speicherstacks mit hoher Bandbreite oder mit einem synchronen dynamischen wahlfreien Grafikspeicher mit doppelter Datenrate, Version 5 („GDDR5 SDRAM“).
In mindestens einer Ausführungsform implementiert die Speicherschnittstelle 3606 eine Speicherschnittstelle der zweiten Generation mit hoher Bandbreite („HBM2“), und Y ist gleich der Hälfte von U. In mindestens einer Ausführungsform befinden sich die HBM2-Speicherstacks auf demselben physischen Gehäuse wie die PPU, was im Vergleich zu herkömmlichen GDDR5-SDRAM-Systemen erhebliche Energie- und Flächeneinsparungen ermöglicht. In mindestens einer Ausführungsform weist jeder HBM2-Stack, ohne Einschränkung, vier Speicherchips auf und Y ist gleich 4, wobei jeder HBM2-Stack zwei 128-Bit-Kanäle pro Chip für insgesamt 8 Kanäle und eine Datenbusbreite von 1024 Bit aufweist. In mindestens einer Ausführungsform unterstützt der Speicher den Single-Error Correcting Double-Error Detecting („SECDED“) Error Correction Code („ECC“) zum Schutz der Daten. ECC bietet eine höhere Zuverlässigkeit für Datenverarbeitungsanwendungen, die empfindlich auf Datenverfälschung reagieren.
In mindestens einer Ausführungsform implementiert die PPU eine mehrstufige Speicherhierarchie. In mindestens einer Ausführungsform unterstützt die Speicherpartitionierungseinheit 3600 einen einheitlichen Speicher, um einen einzigen einheitlichen virtuellen Adressraum für die Zentraleinheit („CPU“) und den PPU-Speicher bereitzustellen, was die gemeinsame Nutzung von Daten zwischen virtuellen Speichersystemen ermöglicht. In mindestens einer Ausführungsform wird die Häufigkeit der Zugriffe einer PPU auf Speicher auf anderen Prozessoren verfolgt, um sicherzustellen, dass Speicherseiten in den physischen Speicher der PPU verschoben werden, die häufiger Zugriffe auf Seiten vornimmt. In mindestens einer Ausführungsform unterstützt die Hochgeschwindigkeits-GPU-Verbindung 3608 Adressübersetzungsdienste, die es der PPU ermöglichen, direkt auf die Seitentabellen der CPU zuzugreifen und der PPU vollen Zugriff auf den CPU-Speicher zu ermöglichen.
In mindestens einer Ausführungsform übertragen Kopiermodule Daten zwischen mehreren PPUs oder zwischen PPUs und CPUs. In mindestens einer Ausführungsform können Kopiermodule Seitenfehler für Adressen erzeugen, die nicht in Seitentabellen abgebildet sind, und die Speicherpartitionierungseinheit 3600 bearbeitet dann die Seitenfehler, indem sie die Adressen in die Seitentabelle abbildet, woraufhin das Kopiermodul die Übertragung durchführt. In mindestens einer Ausführungsform wird der Speicher für mehrere Kopiermaschinen-Operationen zwischen mehreren Prozessoren gepinnt (d. h. ist nicht auslagerbar), wodurch der verfügbare Speicher erheblich reduziert wird. In mindestens einer Ausführungsform können mit Hardware für Seitenfehler Adressen an Kopier-Engines weitergegeben werden, ohne Rücksicht darauf, ob Speicherseiten resident sind, und der Kopiervorgang ist transparent.
Daten aus dem Speicher 3404 von 34 oder einem anderen Systemspeicher werden von der Speicherpartitionseinheit 3600 abgerufen und im L2-Cache 3604 gespeichert, der sich auf dem Chip befindet und In mindestens einer Ausführungsform von verschiedenen GPCs gemeinsam genutzt wird. Jede Speicherpartitionseinheit 3600 weist In mindestens einer Ausführungsform ohne Einschränkung mindestens einen Abschnitt des L2-Cache auf, der einer entsprechenden Einrichtung zugeordnet ist. In mindestens einer Ausführungsform sind Caches der unteren Ebene in verschiedenen Einheiten innerhalb von GPCs implementiert. In mindestens einer Ausführungsform kann jeder der SMs 3614 einen Cache der Ebene eins („L1“) implementieren, wobei der L1-Cache ein privater Speicher ist, der einem bestimmten SM 3614 zugeordnet ist, und Daten aus dem L2-Cache 3604 abgerufen und in jedem der L1-Caches zur Verarbeitung in Funktionseinheiten der SMs 3614 gespeichert werden. In mindestens einer Ausführungsform ist der L2-Cache 3604 mit der Speicherschnittstelle 3606 und der XBar 3420 verbunden.
Die ROP-Einheit 3602 führt In mindestens einer Ausführungsform Grafikrasteroperationen durch, die sich auf die Pixelfarbe beziehen, wie beispielsweise Farbkomprimierung, Pixelüberblendung und mehr. In mindestens einer Ausführungsform implementiert die ROP-Einheit 3602 eine Tiefenprüfung in Verbindung mit der Raster-Engine 3508, wobei sie eine Tiefe für eine Abtastposition, die mit einem Pixelfragment verbunden ist, von der Culling-Engine der Raster-Engine 3508 erhält. In mindestens einer Ausführungsform wird die Tiefe gegen eine entsprechende Tiefe in einem Tiefenpuffer für einen mit dem Fragment verbundenen Probenort getestet. In mindestens einer Ausführungsform aktualisiert die ROP-Einheit 3602 den Tiefenpuffer und überträgt das Ergebnis des Tiefentests an die Raster-Engine 3508, wenn das Fragment den Tiefentest für den Probenort besteht. Es wird deutlich, dass die Anzahl der Partitionseinheiten 3600 von der Anzahl der GPCs abweichen kann, und daher kann jede ROP-Einheit 3602 In mindestens einer Ausführungsform mit jedem der GPCs gekoppelt sein. In mindestens einer Ausführungsform verfolgt die ROP-Einheit 3602 die von verschiedenen GPCs empfangenen Pakete und bestimmt, an welche ein von der ROP-Einheit 3602 erzeugtes Ergebnis über die XBar 3420 weitergeleitet wird.
37 veranschaulicht einen Streaming-Multiprozessor („SM“) 3700 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der SM 3700 der SM von 35. In mindestens einer Ausführungsform weist der SM 3700 ohne Einschränkung einen Befehls-Cache 3702, eine oder mehrere Scheduler-Einheiten 3704, eine Registerdatei 3708, einen oder mehrere Verarbeitungskerne („Cores“) 3710, eine oder mehrere Spezialfunktionseinheiten („SFUs“) 3712, eine oder mehrere Lade-/Speichereinheiten („LSUs“) 3714, ein Verbindungsnetzwerk 3716, einen gemeinsamen Speicher/L1-Cache 3718 und eine beliebige geeignete Kombination davon auf. In mindestens einer Ausführungsform verteilt eine Arbeitsverteilungseinheit Tasks zur Ausführung auf allgemeinen Verarbeitungsclustern („GPCs“) von Parallelverarbeitungseinheiten („PPUs“), und jede Task wird einem bestimmten Datenverarbeitungscluster („DPC“) innerhalb eines GPCs zugewiesen, und wenn die Task mit einem Shader-Programm verbunden ist, wird die Task einem der SMs 3700 zugewiesen. In mindestens einer Ausführungsform empfängt die Scheduler-Einheit 3704 Tasks von der Arbeitsverteilungseinheit und verwaltet die Befehlsplanung für einen oder mehrere Thread-Blöcke, die dem SM 3700 zugewiesen sind. In mindestens einer Ausführungsform plant die Scheduler-Einheit 3704 Thread-Blöcke für die Ausführung als Warps von parallelen Threads, wobei jedem Thread-Block mindestens ein Warp zugewiesen wird. In mindestens einer Ausführungsform führt jeder Warp Threads aus. In mindestens einer Ausführungsform verwaltet die Scheduler-Einheit 3704 eine Vielzahl verschiedener Thread-Blöcke, indem sie den verschiedenen Thread-Blöcken Warps zuweist und dann während jedes Taktzyklus Anweisungen aus einer Vielzahl verschiedener kooperativer Gruppen an verschiedene Funktionseinheiten (z.B. Verarbeitungskerne 3710, SFUs 3712 und LSUs 3714) verteilt.
In mindestens einer Ausführungsform können sich kooperative Gruppen auf ein Programmiermodell zum Organisieren von Gruppen kommunizierender Threads beziehen, das es Entwicklern ermöglicht, die Granularität auszudrücken, mit der Threads kommunizieren, und um so reichhaltigere, effizientere parallele Dekompositionen zu ermöglichen. In mindestens einer Ausführungsform unterstützen kooperative Start-APIs die Synchronisierung zwischen Thread-Blöcken zur Ausführung paralleler Algorithmen. In mindestens einer Ausführungsform bieten Anwendungen herkömmlicher Programmiermodelle ein einziges, einfaches Konstrukt für die Synchronisierung kooperierender Threads: eine Barriere über alle Threads eines Thread-Blocks (z.B. die Funktion syncthreads()). In mindestens einer Ausführungsform können Programmierer jedoch Gruppen von Threads mit einer kleineren Granularität als der des Thread-Blocks definieren und innerhalb der definierten Gruppen synchronisieren, um eine höhere Leistung, Designflexibilität und Software-Wiederverwendung in Form von gemeinsamen gruppenweiten Funktionsschnittstellen zu ermöglichen. In mindestens einer Ausführungsform ermöglichen kooperative Gruppen Programmierern, Gruppen von Threads explizit auf Subblock- (d. h. so klein wie ein einzelner Thread) und Multiblock-Granularität zu definieren und kollektive Operationen wie die Synchronisierung auf Threads in einer kooperativen Gruppe durchzuführen. In mindestens einer Ausführungsform unterstützt das Programmiermodell eine saubere Komposition über Softwaregrenzen hinweg, so dass Bibliotheken und Dienstprogramme innerhalb ihres lokalen Kontexts sicher synchronisieren können, ohne dass Annahmen über Konvergenz getroffen werden müssen. In mindestens einer Ausführungsform ermöglichen die Primitives für kooperative Gruppen neue Muster kooperativer Parallelität, die ohne Einschränkung Erzeuger-Verbraucher-Parallelität, opportunistische Parallelität und globale Synchronisierung über ein ganzes Raster von Thread-Blöcken einschließen.
In mindestens einer Ausführungsform ist eine Dispatcher-Einheit 3706 ausgestaltet, um Anweisungen an eine oder mehrere Funktionseinheiten zu übertragen, und die Scheduler-Einheit 3704 weist ohne Einschränkung zwei Dispatcher-Einheiten 3706 auf, die es ermöglichen, dass zwei verschiedene Anweisungen aus demselben Warp während jedes Taktzyklus versandt werden. In mindestens einer Ausführungsform weist jede Scheduler-Einheit 3704 eine einzelne Dispatcher-Einheit 3706 oder zusätzliche Dispatcher-Einheiten 3706 auf.
In mindestens einer Ausführungsform weist jeder SM 3700 ohne Einschränkung eine Registerdatei 3708 auf, die einen Satz von Registern für Funktionseinheiten des SM 3700 bereitstellt. In mindestens einer Ausführungsform ist die Registerdatei 3708 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein eigener Abschnitt der Registerdatei 3708 zugewiesen ist. In mindestens einer Ausführungsform ist die Registerdatei 3708 zwischen verschiedenen Warps aufgeteilt, die von dem SM 3700 ausgeführt werden, und die Registerdatei 3708 stellt einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten verbunden sind. In mindestens einer Ausführungsform umfasst jeder SM 3700 ohne Einschränkung eine Vielzahl von L-Verarbeitungskernen 3710. In mindestens einer Ausführungsform weist der SM 3700 ohne Einschränkung eine große Anzahl (z.B. 128 oder mehr) unterschiedlicher Verarbeitungskerne 3710 auf. In mindestens einer Ausführungsform weist jeder Verarbeitungskern 3710 In mindestens einer Ausführungsform ohne Einschränkung eine Vollpipeline-, Einzelpräzisions-, Doppelpräzisions- und/oder gemischte Präzisionsverarbeitungseinheit auf, die ohne Einschränkung eine arithmetische Gleitkomma-Logikeinheit und eine arithmetische Ganzzahl-Logikeinheit umfasst. In mindestens einer Ausführungsform implementieren die arithmetischen Gleitkomma-Logikeinheiten den Standard IEEE 754-2008 für Gleitkomma-Arithmetik. In mindestens einer Ausführungsform weisen die Verarbeitungskerne 3710 ohne Einschränkung 64 Gleitkomma-Kerne mit einfacher Genauigkeit (32 Bit), 64 Ganzzahl-Kerne, 32 Gleitkomma-Kerne mit doppelter Genauigkeit (64 Bit) und 8 Tensor-Kerne auf.
Tensorkerne sind gemäß mindestens einer Ausführungsform für die Durchführung von Matrixoperationen ausgestaltet. In mindestens einer Ausführungsform sind ein oder mehrere Tensorkerne in den Verarbeitungskernen 3710 vorhanden. In mindestens einer Ausführungsform sind Tensorkerne so ausgestaltet, dass sie Deep-Learning-Matrixarithmetik durchführen, wie beispielsweise Faltungsoperationen für das Training und Inferencing von neuronalen Netzen. In mindestens einer Ausführungsform arbeitet jeder Tensorkern mit einer 4x4-Matrix und führt eine Matrixmultiplikations- und Akkumulationsoperation D = A X B + C durch, wobei A, B, C und D 4x4-Matrizen sind.
In mindestens einer Ausführungsform sind die Matrixmultiplikationseingänge A und B 16-Bit-Gleitkommamatrizen und die Akkumulationsmatrizen C und D sind 16-Bit-Gleitkomma- oder 32-Bit-Gleitkommamatrizen. In mindestens einer Ausführungsform arbeiten die Tensorkerne mit 16-Bit-Gleitkomma-Eingangsdaten und 32-Bit-Gleitkomma-Akkumulation. In mindestens einer Ausführungsform werden für die 16-Bit-Gleitkommamultiplikation 64 Operationen verwendet, was zu einem Produkt mit voller Genauigkeit führt, das dann unter Verwendung einer 32-Bit-Gleitkomma-Addition mit anderen Zwischenprodukten zu einer 4x4x4-Matrixmultiplikation akkumuliert wird. In mindestens einer Ausführungsform werden Tensor-Kerne verwendet, um viel größere zweidimensionale oder höherdimensionale Matrixoperationen durchzuführen, die aus diesen kleineren Elementen aufgebaut sind. In mindestens einer Ausführungsform stellt eine API wie die CUDA 9 C++ API spezialisierte Operationen zum Laden, Multiplizieren und Akkumulieren von Matrizen sowie zum Speichern von Matrizen bereit, um Tensorkerne von einem CUDA C++-Programm aus effizient zu nutzen. In mindestens einer Ausführungsform auf CUDA-Ebene geht die Schnittstelle auf Warp-Ebene von Matrizen der Größe 16x16 aus, die sich über alle 32 Threads des Warp erstrecken.
In mindestens einer Ausführungsform umfasst jeder SM 3700 ohne Einschränkung M SFUs 3712, die spezielle Funktionen ausführen (z.B. Attributauswertung, reziproke Quadratwurzel und dergleichen). In mindestens einer Ausführungsform weisen die SFUs 3712 ohne Einschränkung eine Baum-Traversierungs-Einheit auf, die so ausgestaltet ist, dass sie eine hierarchische Baumdatenstruktur durchläuft. In mindestens einer Ausführungsform weisen die SFUs 3712 ohne Einschränkung eine Textureinheit auf, die so konfiguriert ist, dass sie Filteroperationen für die Texturabbildung durchführt. In mindestens einer Ausführungsform sind die Textureinheiten so ausgestaltet, dass sie Texturkarten (z.B. eine 2D-Anordnung von Texeln) aus dem Speicher laden und Texturkarten abtasten, um abgetastete Texturwerte zur Verwendung in von dem SM 3700 ausgeführten Shader-Programmen zu erzeugen. In mindestens einer Ausführungsform werden die Texturkarten im gemeinsamen Speicher/L1-Cache 3718 gespeichert. In mindestens einer Ausführungsform implementieren die Textureinheiten Texturoperationen wie Filteroperationen unter Verwendung von Mip-Maps (z.B. Texturkarten mit unterschiedlichen Detailstufen). In mindestens einer Ausführungsform weist jeder SM 3700, ohne Einschränkung, zwei Textureinheiten auf.
Jeder SM 3700 umfasst, ohne Einschränkung, N LSUs 3714, die In mindestens einer Ausführungsform Lade- und Speicheroperationen zwischen dem gemeinsamen Speicher/L1-Cache 3718 und der Registerdatei 3708 implementieren. Jeder SM 3700 weist ohne Einschränkung ein Verbindungsnetzwerk 3716 auf, das In mindestens einer Ausführungsform jede der Funktionseinheiten mit der Registerdatei 3708 und die LSU 3714 mit der Registerdatei 3708 und dem gemeinsamen Speicher/L1-Cache 3718 verbindet. In mindestens einer Ausführungsform ist das Verbindungsnetzwerk 3716 ein Koppelfeld, das so ausgestaltet sein kann, dass es jede der Funktionseinheiten mit jedem der Register in der Registerdatei 3708 verbindet und die LSUs 3714 mit der Registerdatei 3708 und den Speicherplätzen im gemeinsamen Speicher/L1-Cache 3718 verbindet.
In mindestens einer Ausführungsform ist der gemeinsam genutzte Speicher/L1-Cache 3718 eine Anordnung von On-Chip-Speicher, der In mindestens einer Ausführungsform die Datenspeicherung und die Kommunikation zwischen dem SM 3700 und der Primitiv-Engine und zwischen Threads im SM 3700 ermöglicht. In mindestens einer Ausführungsform umfasst der gemeinsam genutzte Speicher/L1-Cache 3718 ohne Einschränkung eine Speicherkapazität von 128 KB und befindet sich im Pfad vom SM 3700 zur Partitionseinheit. In mindestens einer Ausführungsform wird der gemeinsame Speicher/L1-Cache 3718 zum Zwischenspeichern von Lese- und Schreiboperationen verwendet. In mindestens einer Ausführungsform sind einer oder mehrere von gemeinsamem Speicher/L1-Cache 3718, L2-Cache und Arbeitsspeicher Zusatzspeicher (Backing-Stores).
Die Kombination von Daten-Cache und gemeinsam genutzter Speicherfunktionalität in einem einzigen Speicherblock bietet In mindestens einer Ausführungsform eine verbesserte Leistung für beide Arten von Speicherzugriffen. In mindestens einer Ausführungsform wird die Kapazität von Programmen, die den gemeinsam genutzten Speicher nicht verwenden, als Cache genutzt oder kann von diesen genutzt werden, z.B. wenn der gemeinsam genutzte Speicher so ausgestaltet ist, dass er die Hälfte der Kapazität nutzt, können Textur- und Lade-/Speicheroperationen die verbleibende Kapazität nutzen. Durch die Integration in den gemeinsam genutzten Speicher/L1-Cache 3718 kann der gemeinsam genutzte Speicher/L1-Cache 3718 gemäß mindestens einer Ausführungsform als durchsatzstarke Leitung für Streaming-Daten fungieren und gleichzeitig Zugriff auf häufig wiederverwendete Daten mit hoher Bandbreite und geringer Latenz bieten. In mindestens einer Ausführungsform kann, wenn sie für allgemeine parallele Berechnungen ausgestaltet ist, eine einfachere Konfiguration im Vergleich zur Grafikverarbeitung verwendet werden. In mindestens einer Ausführungsform werden Grafikverarbeitungseinheiten mit festen Funktionen umgangen, wodurch ein wesentlich einfacheres Programmiermodell entsteht. In mindestens einer Ausführungsform weist die Arbeitsverteilungseinheit in der Konfiguration für allgemeine parallele Berechnungen Blöcke von Threads direkt den DPCs zu und verteilt sie. In mindestens einer Ausführungsform führen Threads in einem Block dasselbe Programm aus, wobei eine eindeutige Thread-ID in der Berechnung verwendet wird, um sicherzustellen, dass jeder Thread eindeutige Ergebnisse erzeugt, wobei der SM 3700 zur Ausführung des Programms und zur Durchführung von Berechnungen, der gemeinsame Speicher/L1-Cache 3718 zur Kommunikation zwischen Threads und die LSU 3714 zum Lesen und Schreiben des globalen Speichers über den gemeinsamen Speicher/L1-Cache 3718 und die Speicherpartitionseinheit verwendet werden. In mindestens einer Ausführungsform schreibt der SM 3700, wenn er für allgemeine parallele Berechnungen ausgestaltet ist, Befehle, die die Scheduler-Einheit 3704 verwenden kann, um neue Arbeiten auf DPCs zu starten.
In mindestens einer Ausführungsform ist die PPU in einem Desktop-Computer, einem Laptop-Computer, einem Tablet-Computer, Servern, Supercomputern, einem Smartphone (z.B. einer drahtlosen Handheld-Einrichtung), einem persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, einem Fahrzeug, einer am Kopf montierten Anzeige, einer elektronischen in der Hand gehaltenen Einrichtung usw. vorhanden oder damit verbunden. In mindestens einer Ausführungsform ist die PPU auf einem einzigen Halbleitersubstrat untergebracht. In mindestens einer Ausführungsform ist die PPU in einem System-on-a-Chip („SoC“) zusammen mit einer oder mehreren anderen Einrichtungen wie zusätzlichen PPUs, Speicher, einer CPU mit reduziertem Befehlssatz („RISC“), einer Speicherverwaltungseinheit („MMU“), einem Digital-Analog-Wandler („DAC“) und dergleichen vorhanden.
In mindestens einer Ausführungsform kann die PPU auf einer Grafikkarte vorhanden sein, die eine oder mehrere Speichereinrichtungen aufweist. In mindestens einer Ausführungsform kann die Grafikkarte so ausgestaltet sein, dass sie mit einem PCIe-Steckplatz auf einem Motherboard eines Desktop-Computers verbunden werden kann. In mindestens einer Ausführungsform kann die PPU eine integrierte Grafikverarbeitungseinheit („iGPU“) sein, die im Chipsatz der Hauptplatine vorhanden ist.
In mindestens einer Ausführungsform kann die PPU eine oder mehrere Softwarefunktionen ausführen, die von einer Bibliothek der physikalischen Schicht (PHY) 116 implementiert werden.
In mindestens einer Ausführungsform kann sich eine einzelne Halbleiterplattform auf eine einzige einheitliche halbleiterbasierte integrierte Schaltung oder einen Chip beziehen. In mindestens einer Ausführungsform können Multi-Chip-Module mit erhöhter Konnektivität verwendet werden, die einen On-Chip-Betrieb simulieren und wesentliche Verbesserungen gegenüber der Verwendung einer herkömmlichen Zentraleinheit („CPU“) und einer Bus-Implementierung bieten. In mindestens einer Ausführungsform können verschiedene Module auch separat oder in verschiedenen Kombinationen von Halbleiterplattformen je nach Wunsch des Benutzers angeordnet sein.
In mindestens einer Ausführungsform sind Computerprogramme in Form von maschinenlesbarem, ausführbarem Code oder Computersteuerungslogik-Algorithmen im Hauptspeicher 1704 und/oder im Sekundärspeicher gespeichert. Computerprogramme, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, ermöglichen es dem System 1700, verschiedene Funktionen gemäß mindestens einer Ausführungsform auszuführen. In mindestens einer Ausführungsform sind Speicher 1704, Speicher und/oder jeder andere Speicher mögliche Beispiele für computerlesbare Medien. In mindestens einer Ausführungsform kann sich der Sekundärspeicher auf jede geeignete Einrichtung oder jedes System beziehen, wie beispielsweise ein Festplattenlaufwerk und/oder ein Wechselspeicherlaufwerk, das ein Diskettenlaufwerk, ein Magnetbandlaufwerk, ein Compact-Disk-Laufwerk, ein DVD-Laufwerk, eine Aufnahmeeinrichtung, einen USB-Flash-Speicher usw. darstellt. In mindestens einer Ausführungsform ist die Architektur und/oder Funktionalität verschiedener vorhergehender Figuren im Zusammenhang mit der CPU 1702, dem Parallelverarbeitungssystem 1712, einem integrierten Schaltkreis, der mindestens einen Abschnitt der Fähigkeiten sowohl der CPU 1702 als auch des Parallelverarbeitungssystems 1712 besitzt, einem Chipsatz (z.B. eine Gruppe integrierter Schaltkreise, die als Einheit zur Ausführung verwandter Funktionen usw. entworfen und verkauft wird) und jeder geeigneten Kombination integrierter Schaltkreise implementiert.
In mindestens einer Ausführungsform ist die Architektur und/oder Funktionalität verschiedener vorhergehender Figuren im Zusammenhang mit einem allgemeinen Computersystem, einem Leiterplattensystem, einem Spielkonsolensystem für Unterhaltungszwecke, einem anwendungsspezifischen System und mehr implementiert. In mindestens einer Ausführungsform kann das Computersystem 1700 die Form eines Desktop-Computers, eines Laptops, eines Tablet-Computers, eines Servers, eines Supercomputers, eines Smartphones (z.B. einer drahtlosen, in der Hand gehaltenen Einrichtung), eines persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, eines Fahrzeugs, einer auf dem Kopf montierten Anzeige, einer in der Hand gehaltenen elektronischen Einrichtung, einer Mobiltelefoneinrichtung, eines Fernsehers, einer Workstation, von Spielkonsolen, eines eingebetteten Systems und/oder jeder anderen Art von Logik annehmen.
In mindestens einer Ausführungsform weist das Parallelverarbeitungssystem 1712 ohne Einschränkung eine Vielzahl von Parallelverarbeitungseinheiten („PPUs“) 1714 und zugehörige Speicher 1716 auf. In mindestens einer Ausführungsform sind die PPUs 1714 mit einem Host-Prozessor oder anderen peripheren Einrichtungen über eine Zwischenverbindung 1718 und einen Switch 1720 oder Multiplexer verbunden. In mindestens einer Ausführungsform verteilt das Parallelverarbeitungssystem 1712 Rechenaufgaben auf PPUs 1714, die parallelisierbar sein können - beispielsweise als Teil der Verteilung von Rechenaufgaben auf mehrere Thread-Blöcke der Grafikverarbeitungseinheit („GPU“). In mindestens einer Ausführungsform wird der Speicher gemeinsam genutzt und ist für einige oder alle PPUs 1714 zugänglich (z.B. für Lese- und/oder Schreibzugriffe), obwohl ein solcher gemeinsam genutzter Speicher zu Leistungseinbußen im Vergleich zur Nutzung von lokalem Speicher und Registern führen kann, die in einer PPU 1714 resident sind. In mindestens einer Ausführungsform wird der Betrieb der PPUs 1714 durch Verwendung eines Befehls wie _syncthreads() synchronisiert, wobei alle Threads in einem Block (z.B. über mehrere PPUs 1714 ausgeführt) einen bestimmten Punkt der Codeausführung erreichen müssen, bevor sie fortfahren.
NETZWERKE
38 veranschaulicht ein Netzwerk 3800 für die Kommunikation von Daten innerhalb eines drahtlosen 5G-Kommunikationsnetzwerks gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst das Netzwerk 3800 eine Basisstation 3806 mit einem Abdeckungsbereich 3804, eine Vielzahl von mobilen Einrichtungen 3808 und ein Backhaul-Netzwerk 3802. In mindestens einer Ausführungsform, wie dargestellt, baut die Basisstation 3806 Uplink- und/oder Downlink-Verbindungen mit mobilen Einrichtungen 3808 auf, die dazu dienen, Daten von mobilen Einrichtungen 3808 zur Basisstation 3806 und umgekehrt zu übertragen. In mindestens einer Ausführungsform können die über Uplink-/Downlink-Verbindungen übertragenen Daten sowohl Daten aufweisen, die zwischen mobilen Einrichtungen 3808 kommuniziert werden, als auch Daten, die über das Backhaul-Netzwerk 3802 zu/von einer Gegenstelle (nicht dargestellt) übertragen werden. In mindestens einer Ausführungsform bezieht sich der Begriff „Basisstation“ auf eine beliebige Komponente (oder eine Sammlung von Komponenten), die so ausgestaltet ist, dass sie einen drahtlosen Zugang zu einem Netzwerk bereitstellt, wie beispielsweise eine erweiterte Basisstation (eNB), eine Makrozelle, eine Femtozelle, ein Wi-Fi-Zugangspunkt (AP) oder andere drahtlose Einrichtungen. In mindestens einer Ausführungsform können die Basisstationen einen drahtlosen Zugang gemäß einem oder mehreren drahtlosen Kommunikationsprotokollen bereitstellen, z.B. Long Term Evolution (LTE), LTE Advanced (LTE-A), High Speed Packet Access (HSPA), Wi-Fi 802.11a/b/g/n/ac, usw. In mindestens einer Ausführungsform bezieht sich der Begriff „mobile Einrichtung“ auf eine beliebige Komponente (oder eine Sammlung von Komponenten), die in der Lage ist, eine drahtlose Verbindung mit einer Basisstation herzustellen, wie beispielsweise ein Benutzergerät (UE), eine Mobilstation (STA) und andere drahtlos arbeitende Einrichtungen. Bei einigen Ausführungsformen kann das Netzwerk 3800 verschiedene andere drahtlose Einrichtungen umfassen, wie beispielsweise ein Relais, einen Low-Power-Knoten usw.
In mindestens einer Ausführungsform ist ein „mobiles Gerät“ ein Benutzergerät (UE) in einem Netzwerk für New Radio (NR) der fünften Generation (5G). In mindestens einer Ausführungsform implementiert eine Bibliothek der physikalischen Schicht (PHY) 116 Operationen zur Verarbeitung von Informationen, die von einem oder mehreren „mobilen Geräten“ empfangen werden.
39 veranschaulicht eine Netzwerkarchitektur 3900 für ein drahtloses 5G-Netzwerk gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform, wie dargestellt, weist die Netzwerkarchitektur 3900 ein Funkzugangsnetzwerk (RAN) 3904, einen Evolved Packet Core (EPC) 3902, der als Kernnetzwerk bezeichnet werden kann, und ein Heimatnetzwerk 3916 eines UE 3908 auf, das versucht, auf das RAN 3904 zuzugreifen. In mindestens einer Ausführungsform bilden das RAN 3904 und der EPC 3902 ein drahtloses Dienstnetzwerk. In mindestens einer Ausführungsform weist das RAN 3904 eine Basisstation 3906 auf, und der EPC 3902 weist eine Mobilitätsverwaltungseinheit (MME) 3912, ein Serving Gateway (SGW) 3910 und ein Packet Data Network (PDN) Gateway (PGW) 3914 auf. In mindestens einer Ausführungsform weist das Heimnetzwerk 3916 einen Anwendungsserver 3918 und einen Home Subscriber Server (HSS) 3920 auf. In mindestens einer Ausführungsform kann der HSS 3920 Teil des Heimnetzes 3916, des EPC 3902 und/oder von Varianten davon sein.
In mindestens einer Ausführungsform ist die MME 3912 ein Anschlusspunkt in einem Netzwerk für Verschlüsselung/Integritätsschutz für NAS-Signalisierung und handhabt die Verwaltung von Sicherheitsschlüsseln. In mindestens einer Ausführungsform sollte beachtet werden, dass der Begriff „MME“ in 4G-LTE-Netzen verwendet wird und dass 5G-LTE-Netzwerke einen Security Anchor Node (SEAN) oder eine Security Access Function (SEAF) aufweisen können, die ähnliche Funktionen ausführen. In mindestens einer Ausführungsform können die Begriffe „MME“, „SEAN“ und „SEAF“ austauschbar verwendet werden. In mindestens einer Ausführungsform bietet die MME 3912 auch eine Steuerebenenfunktion für die Mobilität zwischen LTE- und 2G/3G-Zugangsnetzen sowie eine Schnittstelle zu den Heimatnetzen von Roaming-UEs. In mindestens einer Ausführungsform leitet die SGW 3910 Benutzerdatenpakete weiter und fungiert gleichzeitig als Mobilitätsanker für eine Benutzerebene bei Handover. In mindestens einer Ausführungsform stellt das PGW 3914 die Konnektivität von UEs zu externen Paketdatennetzwerken bereit, indem es als Ausgangs- und Eingangspunkt für den Verkehr von UEs dient. In mindestens einer Ausführungsform ist der HSS 3920 eine zentrale Datenbank, die benutzer- und abonnementbezogene Informationen enthält. In mindestens einer Ausführungsform ist der Anwendungsserver 3918 eine zentrale Datenbank, die benutzerbezogene Informationen über verschiedene Anwendungen enthält, die die Netzwerkarchitektur 3900 nutzen und darüber kommunizieren können.
40 ist ein Diagramm, das einige grundlegende Funktionen eines mobilen Telekommunikationsnetzes/-systems veranschaulicht, das gemäß mindestens einer Ausführungsform nach den LTE- und 5G-Prinzipien arbeitet. In mindestens einer Ausführungsform weist ein mobiles Telekommunikationssystem eine Infrastruktureinrichtung auf, die Basisstationen 4014 umfasst, die mit einem Kernnetzwerk 4002 verbunden sind, das gemäß einer konventionellen Anordnung arbeitet, die für diejenigen, die mit Kommunikationstechnologie vertraut sind, verständlich ist. In mindestens einer Ausführungsform kann die Infrastruktureinrichtung 4014 auch als Basisstation, Netzwerkelement, Enhanced NodeB (eNodeB) oder als koordinierende Instanz bezeichnet werden und stellt eine drahtlose Zugangsschnittstelle für eine oder mehrere Kommunikationseinrichtungen innerhalb eines Abdeckungsbereichs oder einer Zelle bereit, der/die durch eine gestrichelte Linie 4004 dargestellt ist, die als Funkzugangsnetzwerk bezeichnet werden kann. In mindestens einer Ausführungsform können eine oder mehrere mobile Kommunikationseinrichtungen 4006 Daten durch Senden und Empfangen von Signalen, die Daten darstellen, über eine drahtlose Zugangsschnittstelle kommunizieren. In mindestens einer Ausführungsform kann das Kernnetzwerk 4002 auch eine Funktionalität einschließlich Authentifizierung, Mobilitätsmanagement, Aufladen usw. für Kommunikationseinrichtungen, die von einer Netzwerkinstanz bedient werden, aufweisen.
In mindestens einer Ausführungsform können die mobilen Kommunikationseinrichtungen von 40 auch als Kommunikationsendgeräte, Benutzergeräte (UE), Endgeräte usw. bezeichnet werden und sind so ausgestaltet, dass sie mit einer oder mehreren anderen Kommunikationseinrichtungen kommunizieren, die von einem gleichen oder einem anderen Versorgungsgebiet über eine Netzwerkinstanz versorgt werden. In mindestens einer Ausführungsform können diese Kommunikationen durch Senden und Empfangen von Signalen, die Daten darstellen, unter Verwendung einer drahtlosen Zugangsschnittstelle über Zweiwege-Kommunikationsverbindungen durchgeführt werden.
In mindestens einer Ausführungsform, wie sie in 40 gezeigt ist, weist einer der eNodeBs 4014a einen Sender 4012 zum Senden von Signalen über eine drahtlose Zugangsschnittstelle zu einer oder mehreren Kommunikationseinrichtungen oder UEs 4006 und einen Empfänger 4010 zum Empfangen von Signalen von einer oder mehreren UEs innerhalb des Versorgungsbereichs 4004 auf. In mindestens einer Ausführungsform steuert die Steuerung 4008 den Sender 4012 und den Empfänger 4010 zum Senden und Empfangen von Signalen über eine drahtlose Zugangsschnittstelle. In mindestens einer Ausführungsform kann die Steuerung 4008 eine Funktion zur Steuerung der Zuweisung von Kommunikationsressourcenelementen einer drahtlosen Zugangsschnittstelle ausführen und kann bei einigen Ausführungsformen einen Planer zur Planung von Übertragungen über eine drahtlose Zugangsschnittstelle sowohl für eine Uplink- als auch für eine Downlink-Strecke aufweisen.
In mindestens einer Ausführungsform ist ein beispielhaftes UE 4006a detaillierter dargestellt, das einen Sender 4020 zum Übertragen von Signalen auf einer Uplink-Strecke einer drahtlosen Zugangsschnittstelle zu eNodeB 4014 und einen Empfänger 4018 zum Empfangen von Signalen aufweist, die von eNodeB 4014 auf einer Downlink-Strecke über eine drahtlose Zugangsschnittstelle übertragen werden. In mindestens einer Ausführungsform werden der Sender 4020 und der Empfänger 4018 von einer Steuerung 4016 gesteuert.
In mindestens einer Ausführungsform implementiert eine Bibliothek der physikalischen Schicht (PHY) 116 eine oder mehrere Funktionen zur Verarbeitung der von einer oder mehreren UE 4006a empfangenen Informationen.
41 veranschaulicht ein Funkzugangsnetzwerk 4100, das gemäß mindestens einer Ausführungsform Teil einer 5G-Netzwerkarchitektur sein kann. In mindestens einer Ausführungsform deckt das Funkzugangsnetzwerk 4100 eine geografische Region ab, die in eine Anzahl von zellularen Regionen (Zellen) unterteilt ist, die von einem Benutzergerät (UE) eindeutig identifiziert werden können, basierend auf einer Identifikation, die über ein geografisches Gebiet von einem Zugangspunkt oder einer Basisstation gesendet wird. In mindestens einer Ausführungsform können die Makrozellen 4140, 4128 und 4116 sowie eine Kleinzelle 4130 einen oder mehrere Sektoren aufweisen. In mindestens einer Ausführungsform ist ein Sektor ein Teilbereich einer Zelle, und alle Sektoren innerhalb einer Zelle werden von derselben Basisstation versorgt. In mindestens einer Ausführungsform kann eine einzelne logische Kennung, die zu diesem Sektor gehört, eine Funkverbindung innerhalb eines Sektors identifizieren. In mindestens einer Ausführungsform können mehrere Sektoren innerhalb einer Zelle durch Gruppen von Antennen gebildet werden, wobei jede Antenne für die Kommunikation mit UEs in einem Abschnitt einer Zelle zuständig ist.
In mindestens einer Ausführungsform wird jede Zelle von einer Basisstation (BS) bedient. In mindestens einer Ausführungsform ist eine Basisstation ein Netzelement in einem Funkzugangsnetzwerk, das für die Funkübertragung und den Funkempfang in einer oder mehreren Zellen zu oder von einem UE zuständig ist. In mindestens einer Ausführungsform kann eine Basisstation auch als Basis-Transceiver-Station (BTS), Funk-Basisstation, Funk-Transceiver, Transceiver-Funktion, Basic Service Set (BSS), Extended Service Set (ESS), Access Point (AP), Node B (NB), eNode B (eNB), gNode B (gNB) oder mit einer anderen geeigneten Terminologie bezeichnet werden. In mindestens einer Ausführungsform können die Basisstationen eine Backhaul-Schnittstelle zur Kommunikation mit einem Backhaul-Abschnitt eines Netzwerkes aufweisen. In mindestens einer Ausführungsform verfügt eine Basisstation über eine integrierte Antenne oder ist über Zuführungskabel mit einer Antenne oder einem Remote Radio Head (RRH) verbunden.
In mindestens einer Ausführungsform kann ein Backhaul eine Verbindung zwischen einer Basisstation und einem Kernnetzwerk bereitstellen, und bei einigen Ausführungsformen kann ein Backhaul eine Verbindung zwischen den jeweiligen Basisstationen herstellen. In mindestens einer Ausführungsform ist ein Kernnetzwerk ein Teil eines drahtlosen Kommunikationssystems, der im Allgemeinen unabhängig von der in einem Funkzugangsnetzwerk verwendeten Funkzugangstechnologie ist. In mindestens einer Ausführungsform können verschiedene Arten von Backhaul-Schnittstellen verwendet werden, z.B. eine direkte physische Verbindung, ein virtuelles Netzwerk oder ähnliches unter Verwendung eines geeigneten Transportnetzwerkes. In mindestens einer Ausführungsform können einige Basisstationen als integrierte Zugangs- und Backhaul-Knoten (IAB) ausgestaltet sein, bei denen ein drahtloses Spektrum sowohl für Zugangsverbindungen (d. h. drahtlose Verbindungen mit UEs) als auch für Backhaul-Verbindungen genutzt werden kann, was manchmal als drahtloses Self-Backhauling bezeichnet wird. In mindestens einer Ausführungsform kann durch drahtloses Self-Backhauling ein drahtloses Spektrum, das für die Kommunikation zwischen einer Basisstation und einem UE verwendet wird, für die Backhaul-Kommunikation genutzt werden, wodurch eine schnelle und einfache Einrichtung von hochdichten Kleinzellennetzwerken ermöglicht wird, im Gegensatz zu der Notwendigkeit, jede neue Basisstation mit einer eigenen festverdrahteten Backhaul-Verbindung auszustatten.
In mindestens einer Ausführungsform sind die Hochleistungs-Basisstationen 4136 und 4120 in den Zellen 4140 und 4128 dargestellt, und eine Hochleistungs-Basisstation 4110 ist gezeigt, die einen Remote Radio Head (RRH) 4112 in der Zelle 4116 steuert. In mindestens einer Ausführungsform können die Zellen 4140, 4128 und 4116 als Großraumzellen oder Makrozellen bezeichnet werden. In mindestens einer Ausführungsform ist in der kleinen Zelle 4130 (z.B. Mikrozelle, Picozelle, Femtozelle, Heimatbasisstation, Heimatknoten B, Heimat-eNode B usw.), die sich mit einer oder mehreren Makrozellen überschneiden kann, eine Basisstation 4134 mit geringer Leistung dargestellt, die als kleine Zelle oder Small Size Cell bezeichnet werden kann. In mindestens einer Ausführungsform kann die Dimensionierung der Zellen entsprechend dem Systemdesign und den Komponentenbeschränkungen erfolgen. In mindestens einer Ausführungsform kann ein Relaisknoten eingesetzt werden, um die Größe oder den Versorgungsbereich einer bestimmten Zelle zu vergrößern. In mindestens einer Ausführungsform kann das Funkzugangsnetzwerk 4100 eine beliebige Anzahl von drahtlosen Basisstationen und Zellen aufweisen. In mindestens einer Ausführungsform stellen die Basisstationen 4136, 4120, 4110, 4134 drahtlose Zugangspunkte zu einem Kernnetzwerk für eine beliebige Anzahl von mobilen Geräten bereit.
In mindestens einer Ausführungsform kann ein Quadcopter oder eine Drohne 4142 ausgestaltet sein, um als Basisstation zu fungieren. In mindestens einer Ausführungsform muss eine Zelle nicht unbedingt stationär sein, und ein geografisches Gebiet einer Zelle kann sich entsprechend dem Standort einer mobilen Basisstation wie dem Quadcopter 4142 bewegen.
In mindestens einer Ausführungsform unterstützt das Funkzugangsnetzwerk 4100 die drahtlose Kommunikation für mehrere mobile Geräte. In mindestens einer Ausführungsform wird ein mobiles Gerät üblicherweise als Benutzergerät (UE) bezeichnet, kann aber auch als Mobilstation (MS), Teilnehmerstation, mobile Einheit, Teilnehmereinheit, drahtlose Einheit, entfernte Einheit, mobile Einrichtung, drahtlose Einrichtung, drahtlose Kommunikationseinrichtung, entfernte Einrichtung, mobile Teilnehmerstation, Zugangsterminal (AT), mobiles Endgerät, drahtloses Endgerät, entferntes Endgerät, Handgerät, Terminal, Benutzeragent, mobiler Client, Client oder eine andere geeignete Terminologie bezeichnet werden. In mindestens einer Ausführungsform kann ein UE ein Gerät sein, das einem Benutzer den Zugang zu Netzwerkdiensten ermöglicht.
In mindestens einer Ausführungsform muss ein „mobiles“ Gerät nicht notwendigerweise die Fähigkeit haben, sich zu bewegen, und kann stationär sein. In mindestens einer Ausführungsform bezieht sich der Begriff „mobiles Gerät“ oder „mobile Einrichtung“ im weitesten Sinne auf eine Vielzahl von Einrichtungen und Technologien. In mindestens einer Ausführungsform kann ein mobiles Gerät ein Handy, ein Mobiltelefon, ein Smartphone, ein SIP-Telefon (Session Initiation Protocol), ein Laptop, ein Personal Computer (PC), ein Notebook, ein Netbook, ein Smartbook, ein Tablet, ein persönlicher digitaler Assistent (PDA), eine breite Palette eingebetteter Systeme, z. B, die einem „Internet der Dinge“ (IoT) entsprechen, ein Automobil oder ein anderes Transportfahrzeug, ein ferngesteuerter Sensor oder Aktuator, ein Roboter oder eine Robotikeinrichtung, ein Satellitenradio, eine GPS-Einrichtung (Global Positioning System), eine Objektverfolgungseinrichtung, eine Drohne, ein Multicopter, ein Quadcopter, eine Fernsteuerungseinrichtung, eine Verbraucher- und/oder tragbare Einrichtung, wie eine Brille, eine tragbare Kamera, eine Virtual-Reality-Einrichtung, eine intelligente Uhr, ein Gesundheits- oder Fitness-Tracker, ein digitaler Audio-Player (z.B., MP3-Player), eine Kamera, eine Spielkonsole, eine Digital Home- oder Smart Home-Einrichtung wie eine Audio-, Video- und/oder Multimedia-Einrichtung, ein Gerät, ein Verkaufsautomat, eine intelligente Beleuchtung, ein Haussicherheitssystem, ein intelligenter Zähler, eine Sicherheitseinrichtung, ein Solarpanel oder eine Solaranlage, eine kommunale Infrastruktureinrichtung, die Strom (z.B. ein intelligentes Stromnetz), Beleuchtung, Wasser usw. steuert, eine industrielle Automatisierungs- und Unternehmenseinrichtung, eine Logistiksteuerung, landwirtschaftliche Geräte, militärische Verteidigungseinrichtungen, Fahrzeuge, Flugzeuge, Schiffe und Waffen usw. sein. In mindestens einer Ausführungsform kann ein mobiles Gerät für eine vernetzte Medizin oder telemedizinische Unterstützung sorgen, d. h. für eine Gesundheitsversorgung aus der Ferne. In mindestens einer Ausführungsform können telemedizinische Einrichtungen Telemedizin-Überwachungseinrichtungen und Telemedizin-Verwaltungseinrichtungen aufweisen, deren Kommunikation gegenüber anderen Arten von Informationen bevorzugt behandelt oder priorisiert werden kann, z. B. in Form eines priorisierten Zugriffs für den Transport kritischer Dienstdaten und/oder einer relevanten QoS für den Transport kritischer Dienstdaten.
In mindestens einer Ausführungsform können die Zellen des Funkzugangsnetzwerkes 4100 UEs aufweisen, die mit einem oder mehreren Sektoren jeder Zelle in Kommunikation stehen können. In mindestens einer Ausführungsform können UEs 4114 und 4108 über RRH 4112 mit der Basisstation 4110 kommunizieren; UEs 4122 und 4126 können mit der Basisstation 4120 kommunizieren; UE 4132 kann mit der Low-Power-Basisstation 4134 kommunizieren; UEs 4138 und 4118 können mit der Basisstation 4136 kommunizieren; und UE 4144 kann mit der mobilen Basisstation 4142 kommunizieren. In mindestens einer Ausführungsform kann jede Basisstation 4110, 4120, 4134, 4136 und 4142 so ausgestaltet sein, dass sie einen Zugangspunkt zu einem Kernnetzwerk (nicht gezeigt) für alle UEs in den jeweiligen Zellen und Übertragungen von einer Basisstation (z.B. Basisstation 4136) zu einem oder mehreren UEs (z.B. UEs 4138 und 4118) können als Downlink-Übertragungen (DL) bezeichnet werden, während die Übertragungen von einem UE (z.B. UE 4138) zu einer Basisstation als Uplink-Übertragungen (UL) bezeichnet werden können. In mindestens einer Ausführungsform kann sich die Downlink-Strecke auf eine Punkt-zu-Mehrpunkt-Übertragung beziehen, die als Broadcast Channel Multiplexing bezeichnet werden kann. In mindestens einer Ausführungsform kann sich die Uplink-Strecke auf eine Punkt-zu-Punkt-Übertragung beziehen.
In mindestens einer Ausführungsform kann der Quadcopter 4142, der als mobiler Netzwerkknoten bezeichnet werden kann, so ausgestaltet sein, dass er innerhalb der Zelle 4140 als ein UE fungiert, indem er mit der Basisstation 4136 kommuniziert. In mindestens einer Ausführungsform können mehrere UEs (z.B. UEs 4122 und 4126) miteinander kommunizieren, indem sie Peer-to-Peer- (P2P) oder Sidelink-Signale 4124 verwenden, die eine Basisstation wie die Basisstation 4120 umgehen können.
In mindestens einer Ausführungsform wird die Fähigkeit eines UE, während der Bewegung unabhängig von seinem Standort zu kommunizieren, als Mobilität bezeichnet. In mindestens einer Ausführungsform baut eine Mobilitätsmanagementeinheit (MME) verschiedene physikalische Kanäle zwischen einem UE und einem Funkzugangsnetzwerk auf, unterhält sie und gibt sie wieder frei. In mindestens einer Ausführungsform kann eine DL-basierte Mobilität oder UL-basierte Mobilität von einem Funkzugangsnetzwerk 4100 genutzt werden, um Mobilität und Handover zu ermöglichen (d. h. die Übertragung der Verbindung eines UE von einem Funkkanal zu einem anderen). In mindestens einer Ausführungsform kann ein UE in einem Netzwerk, das für DL-basierte Mobilität ausgestaltet ist, verschiedene Parameter eines Signals von seiner versorgenden Zelle sowie verschiedene Parameter von Nachbarzellen überwachen, und je nach Qualität dieser Parameter kann ein UE die Kommunikation mit einer oder mehreren Nachbarzellen aufrechterhalten. In mindestens einer Ausführungsform kann ein Endgerät, wenn die Signalqualität einer benachbarten Zelle die der bedienenden Zelle für eine bestimmte Zeitspanne übersteigt oder wenn sich ein Endgerät von einer Zelle zu einer anderen bewegt, einen Handoff oder Handover von einer bedienenden Zelle zu einer benachbarten (Ziel-)Zelle durchführen. In mindestens einer Ausführungsform kann sich das UE 4118 (dargestellt als Fahrzeug, obwohl jede geeignete Form von UE verwendet werden kann) von einem geografischen Gebiet, das einer Zelle entspricht, wie beispielsweise der versorgenden Zelle 4140, zu einem geografischen Gebiet bewegen, das einer Nachbarzelle entspricht, wie beispielsweise der Nachbarzelle 4116. In mindestens einer Ausführungsform kann das UE 4118 eine Berichtsnachricht an seine bedienende Basisstation 4136 senden, die seinen Zustand anzeigt, wenn die Signalstärke oder -qualität von einer Nachbarzelle 4116 die seiner bedienenden Zelle 4140 für eine bestimmte Zeitspanne übersteigt. In mindestens einer Ausführungsform kann das UE 4118 einen Handover-Befehl empfangen und einen Handover zur Zelle 4116 durchführen.
In mindestens einer Ausführungsform können UL-Referenzsignale von jedem UE durch ein für UL-basierte Mobilität ausgestaltetes Netzwerk verwendet werden, um eine bedienende Zelle (Serving Cell) für jedes UE auszuwählen. In mindestens einer Ausführungsform können die Basisstationen 4136, 4120 und 4110/4112 vereinheitlichte Synchronisationssignale (z.B. vereinheitlichte Primärsynchronisationssignale (PSS), vereinheitlichte Sekundärsynchronisationssignale (SSS) und vereinheitlichte Physical Broadcast Channels (PBCH) senden. In mindestens einer Ausführungsform können die UEs 4138, 4118, 4122, 4126, 4114 und 4108 einheitliche Synchronisationssignale empfangen, eine Trägerfrequenz und ein Slot-Timing aus den Synchronisationssignalen ableiten und als Reaktion auf das abgeleitete Timing ein Uplink-Pilotoder Referenzsignal senden. In mindestens einer Ausführungsform können zwei oder mehr Zellen (z.B. die Basisstationen 4136 und 4110/4112) innerhalb des Funkzugangsnetzwerkes 4100 gleichzeitig ein von einem UE (z.B. UE 4118) gesendetes Uplink-Pilotsignal empfangen. In mindestens einer Ausführungsform können die Zellen die Stärke eines Pilotsignals messen, und ein Funkzugangsnetzwerk (z.B. eine oder mehrere der Basisstationen 4136 und 4110/4112 und/oder ein zentraler Knoten innerhalb eines Kernnetzwerkes) kann eine bedienende Zelle für das UE 4118 bestimmen. In mindestens einer Ausführungsform kann ein Netzwerk weiterhin ein von dem UE 4118 gesendetes Uplink-Pilotsignal überwachen, während sich das UE 4118 durch das Funkzugangsnetzwerk 4100 bewegt. In mindestens einer Ausführungsform kann ein Netzwerk 4100 das UE 4118 von einer bedienenden Zelle an eine benachbarte Zelle übergeben, mit oder ohne das UE 4118 zu informieren, wenn eine Signalstärke oder -qualität eines von einer benachbarten Zelle gemessenen Pilotsignals die einer von einer bedienenden Zelle gemessenen Signalstärke oder -qualität übersteigt.
In mindestens einer Ausführungsform können die von den Basisstationen 4136, 4120 und 4110/4112 gesendeten Synchronisationssignale vereinheitlicht sein, aber möglicherweise keine bestimmte Zelle identifizieren, sondern eine Zone mehrerer Zellen, die auf derselben Frequenz und/oder mit demselben Timing arbeiten. In mindestens einer Ausführungsform ermöglichen Zonen in 5G-Netzwerken oder anderen Kommunikationsnetzwerken der nächsten Generation einen Uplink-basierten Mobilitätsrahmen und verbessern die Effizienz sowohl eines UE als auch eines Netzwerkes, da die Mengen an Mobilitätsnachrichten, die zwischen einem UE und einem Netzwerk ausgetauscht werden müssen, reduziert werden können.
In mindestens einer Ausführungsform kann die Luftschnittstelle in einem Funkzugangsnetzwerk 4100 ein unlizenziertes Spektrum, ein lizenziertes Spektrum oder ein gemeinsam genutztes Spektrum nutzen. In mindestens einer Ausführungsform ermöglicht das unlizenzierte Spektrum die gemeinsame Nutzung eines Abschnitts eines Spektrums, ohne dass eine staatlich erteilte Lizenz erforderlich ist. Während jedoch die Einhaltung einiger technischer Regeln im Allgemeinen immer noch erforderlich ist, um auf ein unlizenziertes Spektrum zuzugreifen, kann im Allgemeinen jeder Betreiber oder jede Einrichtung Zugang erhalten. In mindestens einer Ausführungsform sieht das lizenzierte Spektrum die ausschließliche Nutzung eines Abschnitts des Spektrums vor, im Allgemeinen durch den Erwerb einer Lizenz durch einen Mobilfunknetzbetreiber von einer staatlichen Regulierungsbehörde. In mindestens einer Ausführungsform können gemeinsam genutzte Frequenzen zwischen lizenzierten und unlizenzierten Frequenzen liegen, wobei für den Zugang zu einem Spektrum technische Regeln oder Beschränkungen erforderlich sein können, ein Spektrum aber dennoch von mehreren Betreibern und/oder mehreren RATs gemeinsam genutzt werden kann. In mindestens einer Ausführungsform kann z.B. ein Inhaber einer Lizenz für einen Abschnitt eines lizenzierten Spektrums einen lizenzierten gemeinsamen Zugang (LSA) bereitstellen, um dieses Spektrum mit anderen Parteien zu teilen, z.B. mit geeigneten, von der Lizenz festgelegten Bedingungen, um Zugang zu erhalten.
42 veranschaulicht ein Beispiel für ein 5G-Mobilkommunikationssystem, in dem gemäß mindestens einer Ausführungsform eine Vielzahl verschiedener Arten von Einrichtungen verwendet werden. In mindestens einer Ausführungsform, wie es in 42 gezeigt ist, kann eine erste Basisstation 4218 für eine große Zelle oder Makrozelle bereitgestellt sein, in der die Übertragung von Signalen über mehrere Kilometer erfolgt. In mindestens einer Ausführungsform kann das System jedoch auch die Übertragung über eine sehr kleine Zelle unterstützen, wie sie von einer zweiten Infrastruktureinrichtung 4216 übertragen wird, die Signale über eine Entfernung von Hunderten von Metern sendet und empfängt und damit eine so genannte „Pico“-Zelle bildet. In mindestens einer Ausführungsform kann ein dritter Typ von Infrastruktureinrichtungen 4212 Signale über eine Entfernung von einigen zehn Metern senden und empfangen und somit zur Bildung einer so genannten „Femto“-Zelle verwendet werden.
In mindestens einer Ausführungsform, die auch in 42 dargestellt ist, können verschiedene Arten von Kommunikationseinrichtungen verwendet werden, um Signale über verschiedene Arten von Infrastruktureinrichtungen 4212, 4216, 4218 zu senden und zu empfangen, und die Datenkommunikation kann gemäß den verschiedenen Arten von Infrastruktureinrichtungen unter Verwendung verschiedener Kommunikationsparameter angepasst werden. In mindestens einer Ausführungsform kann konventionell eine mobile Kommunikationseinrichtung ausgestaltet sein, um Daten zu und von einem mobilen Kommunikationsnetzwerk über verfügbare Kommunikationsressourcen des Netzwerkes zu übertragen. In mindestens einer Ausführungsform ist ein drahtloses Zugangssystem so ausgestaltet, dass es Einrichtungen wie beispielsweise Smartphones 4206 höchste Datenraten zur Verfügung stellt. In mindestens einer Ausführungsform kann ein „Internet der Dinge“ bereitgestellt werden, bei dem maschinenartige Kommunikationseinrichtungen mit sehr geringem Stromverbrauch und geringer Bandbreite Daten senden und empfangen und eine geringe Komplexität aufweisen können. In mindestens einer Ausführungsform kann ein Beispiel für eine solche maschinenartige Kommunikationseinrichtung 4214 über eine Pico-Zelle 4216 kommunizieren. In mindestens einer Ausführungsform können eine sehr hohe Datenrate und eine geringe Mobilität charakteristisch für die Kommunikation mit z.B. einem Fernsehgerät 4204 sein, das über eine Pico-Zelle kommunizieren kann. In mindestens einer Ausführungsform können eine sehr hohe Datenrate und eine geringe Latenzzeit für ein Virtual-Reality-Headset 4208 erforderlich sein. In mindestens einer Ausführungsform kann eine Relaiseinrichtung 4210 eingesetzt werden, um die Größe oder den Versorgungsbereich einer bestimmten Zelle oder eines bestimmten Netzwerks zu vergrößern.
In mindestens einer Ausführungsform implementiert eine Bibliothek der physikalischen Schicht (PHY) 116 eine oder mehrere Softwarefunktionen zur Verarbeitung von Informationen in einem Netzwerk, wie in 42 dargestellt.
43 veranschaulicht ein beispielhaftes System 4300 auf hoher Ebene, in dem mindestens eine Ausführungsform verwendet werden kann. In mindestens einer Ausführungsform weist das High-Level-System 4300 Anwendungen 4302, Systemsoftware + Bibliotheken 4304, Rahmensoftware 4306 und eine Rechenzentrumsinfrastruktur + einen Ressourcen-Orchestrator 4308 auf. In mindestens einer Ausführungsform kann das High-Level-System 4300 als Cloud-Dienst, physischer Dienst, virtueller Dienst, Netzwerkdienst und/oder Variationen davon implementiert sein.
In mindestens einer Ausführungsform, wie es in 43 gezeigt ist, kann die Rechenzentrumsinfrastruktur + der Ressourcen-Orchestrator 4308 einen 5G-Radio-Ressourcen-Orchestrator 4310, GPU-Paketverarbeitung & E/A 4312 und Knoten-Rechenressourcen („Knoten-C.R.s“) 4316(1)-4316(N) aufweisen, wobei „N“ eine beliebige ganze, positive Zahl darstellt. In mindestens einer Ausführungsform können die Knoten-C.R.s 4316(1)-4316(N) eine beliebige Anzahl von Zentraleinheiten („CPUs“) oder anderen Prozessoren (einschließlich Beschleunigern, feldprogrammierbaren Gate-Arrays (FPGAs), Grafikprozessoren („GPUs“) usw.), Speichereinrichtungen (z.B., dynamischer Festwertspeicher), Speichereinrichtungen (z.B. Festkörper- oder Festplattenlaufwerke), Netzwerk-Eingabe-/Ausgabeeinrichtungen („NW E/A“), Netzwerk-Switches, virtuelle Maschinen („VMs“), Stromversorgungsmodule und Kühlmodule, usw. aufweisen, sind aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann es sich bei einer oder mehreren Knoten-C.R.s unter den Knoten-C.R.s 4316(1)-4316(N) um einen Server handeln, der eine oder mehrere der oben genannten Rechenressourcen besitzt.
In mindestens einer Ausführungsform kann der 5G-Funkressourcen-Orchestrator 4310 eine oder mehrere Knoten-C.R.s 4316(1)-4316(N) und/oder andere verschiedene Komponenten und Ressourcen, die eine 5G-Netzwerkarchitektur umfassen können, konfigurieren oder anderweitig steuern. In mindestens einer Ausführungsform kann der 5G-Funkressourcen-Orchestrator 4310 eine Software-Design-Infrastruktur („SDI“)-Verwaltungseinheit für das High-Level-System 4300 aufweisen. In mindestens einer Ausführungsform kann der 5G-Funkressourcen-Orchestrator 4310 Hardware, Software oder eine Kombination davon aufweisen. In mindestens einer Ausführungsform kann der 5G-Funkressourcen-Orchestrator 4310 verwendet werden, um verschiedene Medium-Access-Control-Sublayer, Funkzugangsnetze, physikalische Schichten oder Sublayer und/oder Variationen davon, die Teil einer 5G-Netzwerkarchitektur sein können, zu konfigurieren oder anderweitig zu steuern. In mindestens einer Ausführungsform kann der 5G-Funkressourcen-Orchestrator 4310 gruppierte Rechen-, Netzwerk-, Speicher- oder Speicherressourcen konfigurieren oder zuweisen, um eine oder mehrere Arbeitslasten zu unterstützen, die als Teil einer 5G-Netzwerkarchitektur ausgeführt werden können.
In mindestens einer Ausführungsform kann die GPU Packet Processing & E/A 4312 verschiedene Eingänge und Ausgänge sowie Pakete wie Datenpakete konfigurieren oder anderweitig verarbeiten, die als Teil einer 5G-Netzwerkarchitektur gesendet/empfangen werden können, die vom High-Level-System 4300 implementiert werden kann. In mindestens einer Ausführungsform kann es sich bei einem Paket um Daten handeln, die so formatiert sind, dass sie von einem Netzwerk bereitgestellt werden, und die typischerweise in Steuerinformationen und Nutzdaten (d. h. Benutzerdaten) unterteilt werden können. In mindestens einer Ausführungsform können die Pakettypen Internet Protocol Version 4 (IPv4) Pakete, Internet Protocol Version 6 (IPv6) Pakete und Ethernet II Rahmenpakete aufweisen. In mindestens einer Ausführungsform können die Steuerdaten eines Datenpakets in Datenintegritätsfelder und semantische Felder unterteilt werden. In mindestens einer Ausführungsform weisen die Netzwerkverbindungen, über die ein Datenpaket empfangen werden kann, ein lokales Netzwerk, ein Weitverkehrsnetzwerk, ein virtuelles privates Netzwerk, das Internet, ein Intranet, ein Extranet, ein öffentliches Telefonnetz, ein Infrarotnetzwerk, ein drahtloses Netzwerk, ein Satellitennetzwerk und eine beliebige Kombination davon auf.
In mindestens einer Ausführungsform weist die Rahmensoftware 4306 eine KI-Modellarchitektur + Training + Use Cases 4322 auf. In mindestens einer Ausführungsform kann AI Model Architecture + Training + Use Cases 4322 Werkzeuge, Dienste, Softwäre oder andere Ressourcen aufweisen, um ein oder mehrere Modelle zum maschinellen Lernen zu trainieren oder Informationen unter Verwendung eines oder mehrerer Modelle zum maschinellen Lernen gemäß einer oder mehrerer Ausführungsformen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform kann beispielsweise ein Modell zum maschinellen Lernen trainiert werden, indem Gewichtsparameter gemäß einer Architektur eines neuronalen Netzes unter Verwendung von Software und Rechenressourcen berechnet werden, die oben in Bezug auf das High-Level-System 4300 beschrieben wurden. In mindestens einer Ausführungsform können trainierte Modelle zum maschinellen Lernen, die einem oder mehreren neuronalen Netzen entsprechen, verwendet werden, um Informationen abzuleiten oder vorherzusagen, wobei die oben beschriebenen Ressourcen in Bezug auf das übergeordnete System 4300 verwendet werden, indem Gewichtungsparameter verwendet werden, die durch eine oder mehrere Trainingstechniken berechnet werden. In mindestens einer Ausführungsform kann die Rahmensoftware 4306 einen Rahmen zur Unterstützung von Systemsoftware + Bibliotheken 4304 und Anwendungen 4302 aufweisen.
In mindestens einer Ausführungsform können Systemsoftware + Bibliotheken 4304 oder Anwendungen 4302 jeweils webbasierte Service-Software oder Anwendungen aufweisen, wie sie von Amazon Web Services, Google Cloud und Microsoft Azure bereitgestellt werden. In mindestens einer Ausführungsform kann die Rahmensoftware 4306 eine Art von freiem und quelloffenem Software-Webanwendungsrahmen wie Apache SparkTM (im Folgenden „Spark“) aufweisen, ist aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann die Systemsoftware + Bibliotheken 4304 Software aufweisen, die von mindestens Abschnitten der Knoten C.R.s 4316(1)-4316(N) verwendet wird. In mindestens einer Ausführungsform kann eine oder mehrere Arten von Software aufweisen, sind aber nicht beschränkt auf Internet-Webseiten-Such-Software, E-Mail-Virenscan-Software, Datenbank-Software und Streaming-Video-Content-Software.
In mindestens einer Ausführungsform ist PHY 4318 ein Satz von Systemsoftware und Bibliotheken, der so ausgestaltet ist, dass er eine Schnittstelle mit einer physikalischen Schicht einer drahtlosen Technologie bereitstellt, bei der es sich um eine physikalische Schicht wie eine physikalische Schicht von 5G New Radio (NR) handeln kann. In mindestens einer Ausführungsform nutzt eine physikalische Schicht von NR ein flexibles und skalierbares Design und kann verschiedene Komponenten und Technologien umfassen, wie beispielsweise Modulationsschemata, Wellenformstrukturen, Rahmenstrukturen, Referenzsignale, Mehrantennenübertragung und Kanalcodierung.
In mindestens einer Ausführungsform unterstützt eine physikalische Schicht von NR Quadratur-Phasenumtastung (QPSK), 16 Quadratur-Amplitudenmodulations (QAM-), 64 QAM- und 256 QAM-Modulationsformate. In mindestens einer Ausführungsform kann eine physikalische Schicht von NR auch verschiedene Modulationsschemata für verschiedene Kategorien von Benutzergeräten (UE) aufweisen. In mindestens einer Ausführungsform kann eine physikalische Schicht von NR das orthogonale Frequenzmultiplexverfahren mit zyklischem Präfix (CP-OFDM) mit einer skalierbaren Numerologie (Unterträgerabstand, zyklisches Präfix) sowohl Uplink (UL) als auch Downlink (DL) bis zu mindestens 52,6 GHz verwenden. In mindestens einer Ausführungsform kann eine physikalische Schicht von NR das diskrete Fourier-Transformations-Spreiz-Orthogonal-Frequenzmultiplexing (DFT-SOFDM) in UL für abdeckungsbegrenzte Szenarien mit Einzelstromübertragungen (d. h. ohne räumliches Multiplexing) unterstützen.
In mindestens einer Ausführungsform unterstützt ein NR-Rahmen Zeitduplex- (TDD) und Frequenzduplex- (FDD) Übertragungen und den Betrieb sowohl im lizenzierten als auch im unlizenzierten Spektrum, was eine sehr niedrige Latenz, schnelle HARQ-Bestätigungen (Hybrid Automatic Repeat Request), dynamisches TDD, Koexistenz mit LTE und Übertragungen mit variabler Länge (z.B. kurze Dauer für ultrazuverlässige Kommunikation mit niedriger Latenz (URLLC) und lange Dauer für Enhanced Mobile Broadband (eMBB)) ermöglicht. In mindestens einer Ausführungsform folgt die NR-Rahmenstruktur drei wichtigen Gestaltungsprinzipien, um die Vorwärtskompatibilität zu verbessern und Wechselwirkungen zwischen verschiedenen Funktionen zu verringern.
In mindestens einer Ausführungsform besteht ein erster Grundsatz darin, dass Übertragungen in sich geschlossen sind, was sich auf ein Schema beziehen kann, bei dem Daten in einem Slot und in einem Strahl für sich allein decodierbar sind, ohne von anderen Slots und Strahlen abhängig zu sein. In mindestens einer Ausführungsform bedeutet dies, dass die für die Demodulation der Daten erforderlichen Referenzsignale in einem bestimmten Zeit-Slot und einem bestimmten Strahl vorhanden sind. In mindestens einer Ausführungsform besteht ein zweiter Grundsatz darin, dass die Übertragungen zeitlich und frequenzmäßig gut eingegrenzt sind, was zu einem Schema führt, in dem neue Arten von Übertragungen parallel zu den alten Übertragungen eingeführt werden können. In mindestens einer Ausführungsform besteht ein dritter Grundsatz in der Vermeidung statischer und/oder strenger zeitlicher Beziehungen zwischen den Zeit-Slots und den verschiedenen Übertragungsrichtungen. In mindestens einer Ausführungsform kann die Anwendung eines dritten Prinzips die Verwendung einer asynchronen hybriden automatischen Wiederholungsanforderung (HARQ) anstelle einer vordefinierten Wiederübertragungszeit beinhalten.
In mindestens einer Ausführungsform ermöglicht die NR-Rahmenstruktur auch eine schnelle HARQ-Bestätigung, bei der die Decodierung während des Empfangs von DL-Daten durchgeführt und die HARQ-Bestätigung von einem UE während einer Schutzperiode vorbereitet wird, wenn es vom DL-Empfang zur UL-Übertragung wechselt. In mindestens einer Ausführungsform wird zur Erzielung einer niedrigen Latenz ein Slot (oder ein Satz von Slots im Falle der Slot-Aggregation) zu Beginn eines Slots (oder eines Satzes von Slots) mit Steuersignalen und Referenzsignalen vorbelastet.
In mindestens einer Ausführungsform hat NR ein ultraschlankes Design, das Alwayson-Übertragungen minimiert, um die Energieeffizienz des Netzwerks zu verbessern und die Vorwärtskompatibilität zu gewährleisten. In mindestens einer Ausführungsform werden Referenzsignale in NR nur bei Bedarf übertragen. In mindestens einer Ausführungsform sind die vier wichtigsten Referenzsignale das Demodulationsreferenzsignal (DMRS), das Phasenverfolgungsreferenzsignal (PTRS), das Sondierungsreferenzsignal (SRS) und das Kanalzustandsinformationsreferenzsignal (CSI-RS).
In mindestens einer Ausführungsform wird das DMRS zur Schätzung eines Funkkanals für die Demodulation verwendet. In mindestens einer Ausführungsform ist DMRS UE-spezifisch, kann beamformed sein, ist auf eine geplante Ressource beschränkt und wird nur bei Bedarf übertragen, sowohl in DL als auch in UL. In mindestens einer Ausführungsform können zur Unterstützung der MIMO-Übertragung (Multiple-Input, Multiple-Output) mehrere orthogonale DMRS-Anschlüsse eingeplant sein, einer für jede Schicht. In mindestens einer Ausführungsform wird ein grundlegendes DMRS-Muster vorangestellt, da bei einem DMRS-Entwurf eine frühzeitige Decodierung zur Unterstützung von Anwendungen mit geringer Latenzzeit berücksichtigt werden muss. In mindestens einer Ausführungsform verwendet DMRS für Szenarien mit niedriger Geschwindigkeit eine niedrige Dichte in einem Zeitbereich. In mindestens einer Ausführungsform wird jedoch für Hochgeschwindigkeitsszenarien die zeitliche Dichte von DMRS erhöht, um schnelle Änderungen in einem Funkkanal zu verfolgen.
In mindestens einer Ausführungsform wird ein PTRS in NR eingeführt, um eine Kompensation des Oszillatorphasenrauschens zu ermöglichen. In mindestens einer Ausführungsform nimmt das Phasenrauschen typischerweise in Abhängigkeit von der Oszillatorträgerfrequenz zu. In mindestens einer Ausführungsform kann das PTRS daher bei hohen Trägerfrequenzen (wie beispielsweise mmWave) eingesetzt werden, um das Phasenrauschen zu mindern. In mindestens einer Ausführungsform ist das PTRS UE-spezifisch, auf eine geplante Ressource beschränkt und kann beamformed sein. In mindestens einer Ausführungsform ist das PTRS in Abhängigkeit von der Qualität der Oszillatoren, der Trägerfrequenz, dem OFDM-Subträgerabstand und den für die Übertragung verwendeten Modulations- und Codierungsschemata konfigurierbar.
In mindestens einer Ausführungsform wird ein SRS in UL übertragen, um Kanalzustandsinformations- (CSI-) Messungen hauptsächlich für die Planung und Verbindungsanpassung durchzuführen. In mindestens einer Ausführungsform für NR wird das SRS auch für das reziprozitätsbasierte Precoder-Design für Massive MIMO und UL-Beam-Management verwendet. In mindestens einer Ausführungsform hat das SRS einen modularen und flexiblen Aufbau, um verschiedene Verfahren und UE-Fähigkeiten zu unterstützen. In mindestens einer Ausführungsform ist ein Ansatz für ein Kanalzustandsinformationsreferenzsignal (CSI-RS) ähnlich.
In mindestens einer Ausführungsform verwendet NR unterschiedliche Antennenlösungen und -techniken, je nachdem, welcher Teil eines Spektrums für den Betrieb verwendet wird. In mindestens einer Ausführungsform wird bei niedrigeren Frequenzen von einer geringen bis mittleren Anzahl aktiver Antennen (bis zu etwa 16 Senderketten) ausgegangen, und der FDD-Betrieb ist üblich. In mindestens einer Ausführungsform erfordert die Erfassung einer CSI die Übertragung des CSI-RS DL und von CSI-Berichten UL. In mindestens einer Ausführungsform erfordern die begrenzten Bandbreiten, die in diesem Frequenzbereich zur Verfügung stehen, eine hohe spektrale Effizienz, die durch Multi-User-MIMO (MU-MIMO) und räumliches Multiplexing höherer Ordnung ermöglicht wird, was durch eine höher aufgelöste CSI-Meldung im Vergleich zu LTE erreicht wird.
In mindestens einer Ausführungsform kann bei höheren Frequenzen eine größere Anzahl von Antennen in einer gegebenen Öffnung eingesetzt werden, was die Fähigkeit zu Beamforming und Multi-User (MU)-MIMO erhöht. In mindestens einer Ausführungsform werden die Frequenzen nach dem TDD-Verfahren zugewiesen, und es wird von einem reziproken Betrieb ausgegangen. In mindestens einer Ausführungsform wird eine hochauflösende CSI in Form von expliziten Kanalschätzungen durch UL-Kanalsondierung gewonnen. In mindestens einer Ausführungsform ermöglicht eine solche hochauflösende CSI den Einsatz von hochentwickelten Vorcodierungsalgorithmen in einer Basisstation (BS). In mindestens einer Ausführungsform ist für noch höhere Frequenzen (im mmWellenbereich) derzeit in der Regel eine analoge Beamforming-Implementierung erforderlich, die die Übertragung auf eine einzige Strahlrichtung pro Zeiteinheit und Funkkette beschränkt. In mindestens einer Ausführungsform ist eine große Anzahl von Antennenelementen erforderlich, um die Abdeckung aufrechtzuerhalten, da ein isotropes Antennenelement in diesem Frequenzbereich aufgrund der kurzen Trägerwellenlänge sehr klein ist. In mindestens einer Ausführungsform muss Beamforming sowohl auf der Sender- als auch auf der Empfängerseite angewendet werden, um den erhöhten Pfadverlusten entgegenzuwirken, selbst bei der Übertragung über den Kontrollkanal.
In mindestens einer Ausführungsform bietet NR zur Unterstützung dieser verschiedenen Anwendungsfälle einen hochflexiblen, aber einheitlichen CSI-Rahmen, bei dem die Kopplung zwischen CSI-Messung, CSI-Berichterstattung und tatsächlicher DL-Übertragung bei NR im Vergleich zu LTE reduziert ist. In mindestens einer Ausführungsform unterstützt NR auch fortschrittlichere Verfahren wie Mehrpunktübertragung und Koordinierung. In mindestens einer Ausführungsform folgen Steuerungs- und Datenübertragungen einem in sich geschlossenen Prinzip, bei dem alle für die Decodierung einer Übertragung erforderlichen Informationen (z.B. die begleitende DMRS) in der Übertragung selbst enthalten sind. In mindestens einer Ausführungsform kann ein Netzwerk daher nahtlos einen Übertragungspunkt oder -strahl ändern, wenn sich ein UE in einem Netzwerk bewegt.
In mindestens einer Ausführungsform ist MAC 4320 ein Satz von Systemsoftware und Bibliotheken, der so ausgestaltet ist, dass er eine Schnittstelle mit einer MAC-Schicht (Medium Access Control) bereitstellt, die Teil einer 5G-Netzwerkarchitektur sein kann. In mindestens einer Ausführungsform steuert eine MAC-Schicht Hardware, die für die Interaktion mit einem drahtgebundenen, optischen oder drahtlosen Übertragungsmedium verantwortlich ist. In mindestens einer Ausführungsform bietet MAC Flusskontrolle und Multiplexing für ein Übertragungsmedium.
In mindestens einer Ausführungsform stellt eine MAC-Teilschicht eine Abstraktion einer physikalischen Schicht dar, so dass die Komplexität einer physikalischen Verbindungssteuerung für eine logische Verbindungssteuerung (LLC) und höhere Schichten eines Netzwerkstacks unsichtbar ist. In mindestens einer Ausführungsform kann jede LLC-Unterschicht (und höhere Schichten) mit jeder MAC verwendet werden. In mindestens einer Ausführungsform kann jede MAC mit jeder physikalischen Schicht verwendet werden, unabhängig vom Übertragungsmedium. In mindestens einer Ausführungsform kapselt eine MAC-Teilschicht beim Senden von Daten an eine andere Einrichtung in einem Netzwerk Rahmen höherer Ebene in Rahmen ein, die für ein Übertragungsmedium geeignet sind, fügt eine Rahmenprüfsequenz hinzu, um Übertragungsfehler zu erkennen, und leitet dann Daten an eine physikalische Schicht weiter, sobald ein geeignetes Kanalzugriffsverfahren dies erlaubt. In mindestens einer Ausführungsform ist die MAC auch für die Kompensation von Kollisionen zuständig, wenn ein Stausignal erkannt wird, wobei die MAC eine erneute Übertragung einleiten kann.
In mindestens einer Ausführungsform können die Anwendungen 4302 eine oder mehrere Arten von Anwendungen aufweisen, die zumindest von Abschnitten der Knoten C.R.s 4316(1)-4316(N) und/oder der Rahmensoftware 4306 verwendet werden. In mindestens einer Ausführungsform können eine oder mehrere Arten von Anwendungen eine beliebige Anzahl von Genomanwendungen, kognitiven Berechnungen und Anwendungen für maschinelles Lernen aufweisen, einschließlich Trainings- oder Inferencing-Software, Framework-Software für maschinelles Lernen (z.B. PyTorch, TensorFlow, Caffe usw.) oder andere Anwendungen für maschinelles Lernen, die in Verbindung mit einer oder mehreren Ausführungsformen verwendet werden, sind aber nicht darauf beschränkt.
In mindestens einer Ausführungsform können RAN-APIs 4314 ein Satz von Unterprogrammdefinitionen, Kommunikationsprotokollen und/oder Software-Tools sein, die ein Verfahren zur Kommunikation mit Komponenten eines Funkzugangsnetzwerkes (RAN) bereitstellen, das Teil einer 5G-Netzwerkarchitektur sein kann. In mindestens einer Ausführungsform ist ein Funkzugangsnetzwerk Teil eines Netzwerkkommunikationssystems und kann eine Funkzugangstechnologie implementieren. In mindestens einer Ausführungsform wird die Funkzugangsnetzwerkfunktionalität typischerweise durch einen Siliziumchip bereitgestellt, der sich sowohl in einem Kernnetzwerk als auch in Benutzergeräten befindet. Darüber hinausgehende Informationen zu einem Funkzugangsnetzwerk sind in der Beschreibung von 41 zu finden.
In mindestens einer Ausführungsform kann das High-Level-System 4300 CPUs, anwendungsspezifische integrierte Schaltungen (ASICs), GPUs, FPGAs oder andere Hardware verwenden, um Training, Inferencing und/oder andere verschiedene Prozesse unter Verwendung der oben beschriebenen Ressourcen durchzuführen. In mindestens einer Ausführungsform können darüber hinaus eine oder mehrere der oben beschriebenen Software- und/oder Hardwareressourcen als Dienst konfiguriert sein, um Benutzern das Trainieren oder Durchführen von Inferencing von Informationen zu ermöglichen, wie beispielsweise Bilderkennung, Spracherkennung oder andere Dienste der künstlichen Intelligenz, sowie andere Dienste, wie beispielsweise Dienste, die es Benutzern ermöglichen, verschiedene Aspekte einer 5G-Netzwerkarchitektur zu konfigurieren und zu implementieren.
In mindestens einer Ausführungsform kann ein High-Level-System 4300 verwendet werden, um eine oder mehrere Softwarefunktionen auszuführen, die von einer Bibliothek der physikalischen Schicht (PHY) 116 implementiert werden.
44 veranschaulicht eine Architektur eines Systems 4400 eines Netzwerks gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist das System 4400 so dargestellt, dass es ein Benutzergerät (UE) 4402 und ein UE 4404 aufweist. In mindestens einer Ausführungsform sind die UEs 4402 und 4404 als Smartphones (z.B. tragbare mobile Recheneinrichtungen mit Touchscreen, die mit einem oder mehreren zellularen Netzwerken verbunden werden können) dargestellt, können aber auch jede mobile oder nicht-mobile Recheneinrichtung aufweisen, wie beispielsweise Personal Data Assistants (PDAs), Pager, Laptop-Computer, Desktop-Computer, drahtlose Handgeräte oder jede Recheneinrichtung, die eine drahtlose Kommunikationsschnittstelle aufweist.
In mindestens einer Ausführungsform kann jedes der UEs 4402 und 4404 ein Internet der Dinge (IoT) UE umfassen, das eine Netzwerkzugangsschicht umfassen kann, die für IoT-Anwendungen mit geringem Stromverbrauch entwickelt wurde, die kurzlebige UE-Verbindungen nutzen. In mindestens einer Ausführungsform kann ein IoT-UE Technologien wie Machine-to-Machine (M2M) oder Machine-type Communications (MTC) zum Austausch von Daten mit einem MTC-Server oder einer Einrichtung über ein öffentliches Mobilfunknetzwerk (PLMN), Proximity-Based Service (ProSe) oder Device-to-Device (D2D)-Kommunikation, Sensornetzwerke oder IoT-Netzwerke nutzen. In mindestens einer Ausführungsform kann es sich bei einem M2M- oder MTC-Datenaustausch um einen maschineninitiierten Datenaustausch handeln. In mindestens einer Ausführungsform beschreibt ein IoT-Netzwerk die Zusammenschaltung von IoT-UEs, die eindeutig identifizierbare eingebettete Recheneinrichtungen (innerhalb der Internet-Infrastruktur) aufweisen können, mit kurzlebigen Verbindungen. In mindestens einer Ausführungsform können IoT-UEs Hintergrundanwendungen ausführen (z.B. Keepalive-Nachrichten, Statusaktualisierungen usw.), um Verbindungen eines IoT-Netzwerks zu erleichtern.
In mindestens einer Ausführungsform können die UEs 4402 und 4404 so ausgestaltet sein, dass sie sich mit einem Funkzugangsnetzwerk (RAN) 4416 verbinden, z.B. kommunikativ koppeln. In mindestens einer Ausführungsform kann das RAN 4416 beispielsweise ein Evolved Universal Mobile Telecommunications System (UMTS) Terrestrial Radio Access Network (E-UTRAN), ein NextGen RAN (NG RAN) oder eine andere Art von RAN sein. In mindestens einer Ausführungsform nutzen die UEs 4402 und 4404 die Verbindungen 4412 bzw. 4414, die jeweils eine physikalische Kommunikationsschnittstelle oder -schicht umfassen. In mindestens einer Ausführungsform sind die Verbindungen 4412 und 4414 als Luftschnittstelle dargestellt, um eine kommunikative Kopplung zu ermöglichen, und können mit zellularen Kommunikationsprotokollen übereinstimmen, wie beispielsweise einem GSM-Protokoll (Global System for Mobile Communications), einem CDMA-Netzwerkprotokoll (Code-Division Multiple Access), einem Push-to-Talk (PTT)-Protokoll, ein PTT over Cellular (POC)-Protokoll, einem Universal Mobile Telecommunications System (UMTS)-Protokoll, einem 3GPP Long Term Evolution (LTE)-Protokoll, einem Protokoll der fünften Generation (5G), einem New Radio (NR)-Protokoll und Varianten davon.
In mindestens einer Ausführungsform können die UEs 4402 und 4404 darüber hinaus direkt Kommunikationsdaten über eine ProSe-Schnittstelle 4406 austauschen. In mindestens einer Ausführungsform kann die ProSe-Schnittstelle 4406 alternativ als eine Sidelink-Schnittstelle bezeichnet werden, die einen oder mehrere logische Kanäle aufweist, einschließlich, aber nicht beschränkt auf einen Physical Sidelink Control Channel (PSCCH), einen Physical Sidelink Shared Channel (PSSCH), einen Physical Sidelink Discovery Channel (PSDCH) und einen Physical Sidelink Broadcast Channel (PSBCH).
In mindestens einer Ausführungsform ist das UE 4404 so ausgestaltet, dass es über die Verbindung 4408 auf einen Zugangspunkt (AP) 4410 zugreifen kann. In mindestens einer Ausführungsform kann die Verbindung 4408 eine lokale drahtlose Verbindung umfassen, wie beispielsweise eine Verbindung, die mit einem IEEE 802.11-Protokoll übereinstimmt, wobei der AP 4410 einen Wireless Fidelity (WiFi®)-Router umfassen würde. In mindestens einer Ausführungsform ist der AP 4410 so dargestellt, dass er mit dem Internet verbunden ist, ohne sich mit einem Kernnetzwerk eines drahtlosen Systems zu verbinden.
In mindestens einer Ausführungsform kann das RAN 4416 einen oder mehrere Zugangsknoten aufweisen, die die Verbindungen 4412 und 4414 ermöglichen. In mindestens einer Ausführungsform können diese Zugangsknoten (ANs) als Basisstationen (BSs), NodeBs, evolved NodeBs (eNBs), next Generation NodeBs (gNB), RAN-Knoten usw. bezeichnet werden und können Bodenstationen (z.B. terrestrische Zugangspunkte) oder Satellitenstationen umfassen, die eine Abdeckung innerhalb eines geografischen Gebiets (z.B. einer Zelle) bieten. In mindestens einer Ausführungsform kann das RAN 4416 einen oder mehrere RAN-Knoten für die Bereitstellung von Makrozellen, z.B. Makro-RAN-Knoten 4418, und einen oder mehrere RAN-Knoten für die Bereitstellung von Femto- oder Pikozellen (z.B. Zellen mit kleineren Abdeckungsbereichen, geringerer Nutzerkapazität oder höherer Bandbreite im Vergleich zu Makrozellen), z.B. Low Power (LP) RAN-Knoten 4420, aufweisen.
In mindestens einer Ausführungsform kann jeder der RAN-Knoten 4418 und 4420 ein Luftschnittstellenprotokoll abschließen und ein erster Kontaktpunkt für UEs 4402 und 4404 sein. In mindestens einer Ausführungsform kann jeder der RAN-Knoten 4418 und 4420 verschiedene logische Funktionen für RAN 4416 erfüllen, die unter anderem Funktionen der Funknetzsteuerung (RNC) aufweisen, wie beispielsweise die Verwaltung von Funkträgern, die dynamische Verwaltung von Uplink- und Downlink-Funkressourcen und die Planung von Datenpaketen sowie das Mobilitätsmanagement.
In mindestens einer Ausführungsform können die UEs 4402 und 4404 so ausgestaltet sein, dass sie unter Verwendung von Orthogonal Frequency-Division Multiplexing („OFDM“)-Kommunikationssignalen miteinander oder mit einem der RAN-Knoten 4418 und 4420 über einen Mehrträger-Kommunikationskanal gemäß verschiedenen Kommunikationstechniken kommunizieren, wie beispielsweise, aber nicht beschränkt auf, eine Orthogonal Frequency Division Multiple Access (OFDMA)-Kommunikationstechnik (z.B., (z.B. für Downlink-Kommunikationen) oder eine Single Carrier Frequency Division Multiple Access (SC-FDMA)-Kommunikationstechnik (z.B. für Uplink- und ProSe- oder Sidelink-Kommunikationen) und/oder Varianten davon. In mindestens einer Ausführungsform können OFDM-Signale eine Vielzahl von orthogonalen Unterträgern umfassen.
In mindestens einer Ausführungsform kann ein Downlink-Ressourcenraster für Downlink-Übertragungen von einem der RAN-Knoten 4418 und 4420 zu den UEs 4402 und 4404 verwendet werden, während für Uplink-Übertragungen ähnliche Techniken eingesetzt werden können. In mindestens einer Ausführungsform kann ein Raster ein Zeit-Frequenz-Raster sein, das als Ressourcenraster oder Zeit-Frequenz-Ressourcenraster bezeichnet wird und eine physikalische Ressource in einem Downlink in jedem Slot darstellt. In mindestens einer Ausführungsform ist eine solche Darstellung auf der Zeit-Frequenz-Ebene bei OFDM-Systemen üblich, was die Zuweisung von Funkressourcen intuitiv macht. In mindestens einer Ausführungsform entspricht jede Spalte und jede Zeile eines Ressourcenrasters einem OFDM-Symbol bzw. einem OFDM-Unterträger. In mindestens einer Ausführungsform entspricht die Dauer eines Ressourcenrasters in einem Zeitbereich einem Zeit-Slot in einem Funkrahmen. In mindestens einer Ausführungsform wird die kleinste Zeit-/Frequenzeinheit in einem Ressourcenraster als Ressourcenelement bezeichnet. In mindestens einer Ausführungsform umfasst jedes Ressourcenraster eine Anzahl von Ressourcenblöcken, die eine Abbildung bestimmter physikalischer Kanäle auf Ressourcenelemente beschreiben. In mindestens einer Ausführungsform umfasst jeder Ressourcenblock eine Sammlung von Ressourcenelementen. In mindestens einer Ausführungsform kann dies in einem Frequenzbereich eine kleinste Menge von Ressourcen darstellen, die derzeit zugewiesen werden können. In mindestens einer Ausführungsform gibt es mehrere verschiedene physikalische Downlink-Kanäle, die unter Verwendung solcher Ressourcenblöcke übertragen werden.
In mindestens einer Ausführungsform kann ein gemeinsam genutzter physikalischer Downlink-Kanal (PDSCH) Nutzdaten und Signalisierung auf höherer Ebene zu den UEs 4402 und 4404 übertragen. In mindestens einer Ausführungsform kann ein physischer Downlink-Kontrollkanal (PDCCH) unter anderem Informationen über ein Transportformat und Ressourcenzuweisungen in Bezug auf den PDSCH-Kanal übertragen. In mindestens einer Ausführungsform kann er auch die UEs 4402 und 4404 über ein Transportformat, eine Ressourcenzuweisung und HARQ-Informationen (Hybrid Automatic Repeat Request) in Bezug auf einen gemeinsam genutzten Kanal in der Aufwärtsrichtung informieren. In mindestens einer Ausführungsform kann typischerweise das Downlink-Scheduling (Zuweisung von Kontroll- und Shared-Channel-Ressourcenblöcken an UE 4402 innerhalb einer Zelle) an einem der RAN-Knoten 4418 und 4420 auf der Grundlage von Kanalqualitätsinformationen durchgeführt werden, die von einem der UEs 4402 und 4404 zurückgemeldet werden. In mindestens einer Ausführungsform können Informationen über die Zuweisung von Downlink-Ressourcen auf einem PDCCH gesendet werden, der für jedes der UEs 4402 und 4404 verwendet (z.B. zugewiesen) wird.
In mindestens einer Ausführungsform kann ein PDCCH Steuerkanalelemente (CCEs) verwenden, um Steuerinformationen zu übertragen. In mindestens einer Ausführungsform können die komplexwertigen PDCCH-Symbole vor ihrer Zuordnung zu Ressourcenelementen zunächst in Quadrupletts organisiert werden, die dann unter Verwendung eines Subblock-Interleavers zur Ratenanpassung permutiert werden können. In mindestens einer Ausführungsform kann jedes PDCCH unter Verwendung eines oder mehrerer dieser CCEs übertragen werden, wobei jedes CCE neun Sätzen von vier physikalischen Ressourcenelementen, den so genannten Ressourcenelementgruppen (REGs), entsprechen kann. In mindestens einer Ausführungsform können jeder REG vier Quadrature Phase Shift Keying (QPSK)-Symbole zugeordnet werden. In mindestens einer Ausführungsform kann PDCCH unter Verwendung einer oder mehrerer CCEs übertragen werden, abhängig von der Größe einer Downlink-Kontrollinformation (DCI) und einer Kanalbedingung. In mindestens einer Ausführungsform kann es vier oder mehr verschiedene PDCCH-Formate geben, die in LTE mit einer unterschiedlichen Anzahl von CCEs definiert sind (z.B. Aggregationsebene, L=1, 2, 4 oder 8).
In mindestens einer Ausführungsform kann ein erweiterter physikalischer Downlink-Kontrollkanal (EPDCCH), der PDSCH-Ressourcen nutzt, für die Übertragung von Kontrollinformationen verwendet werden. In mindestens einer Ausführungsform kann der EPDCCH unter Verwendung eines oder mehrerer erweiterter Steuerkanalelemente (ECCEs) übertragen werden. In mindestens einer Ausführungsform kann jedes ECCE neun Sätzen von vier physikalischen Ressourcenelementen entsprechen, die als Enhanced Resource Element Groups (EREGs) bezeichnet werden. In mindestens einer Ausführungsform kann eine ECCE bei anderen Ausführungen eine andere Anzahl von EREGs haben.
In mindestens einer Ausführungsform ist das RAN 4416 über eine S1-Schnittstelle 4422 kommunikativ mit einem Kernnetzwerk (CN) 4438 gekoppelt. In mindestens einer Ausführungsform kann das CN 4438 ein Evolved Packet Core (EPC)-Netzwerk, ein NextGen Packet Core (NPC)-Netzwerk oder eine andere Art von CN sein. In mindestens einer Ausführungsform ist die S1-Schnittstelle 4422 in zwei Teile aufgeteilt: S1-U-Schnittstelle 4426, die Verkehrsdaten zwischen RAN-Knoten 4418 und 4420 und Serving Gateway (S-GW) 4430 überträgt, und eine S1-Mobility Management Entity (MME)-Schnittstelle 4424, die eine Signalisierungsschnittstelle zwischen RAN-Knoten 4418 und 4420 und MMEs 4428 ist.
In mindestens einer Ausführungsform umfasst das CN 4438 MMEs 4428, ein S-GW 4430, Packet Data Network (PDN) Gateway (P-GW) 4434 und einen Home Subscriber Server (HSS) 4432. In mindestens einer Ausführungsform können die MMEs 4428 eine ähnliche Funktion haben wie die Steuerebene von älteren Serving General Packet Radio Service (GPRS) Support Nodes (SGSN). In mindestens einer Ausführungsform können die MMEs 4428 Mobilitätsaspekte beim Zugang verwalten, wie beispielsweise die Gateway-Auswahl und die Verwaltung der Tracking Area List. In mindestens einer Ausführungsform kann der HSS 4432 eine Datenbank für Netzwerknutzer aufweisen, die abonnementbezogene Informationen zur Unterstützung der Handhabung von Kommunikationssitzungen durch die Netzwerkeinheiten enthält. In mindestens einer Ausführungsform kann das CN 4438 einen oder mehrere HSS 4432 umfassen, abhängig von der Anzahl der Mobilfunkteilnehmer, der Kapazität eines Geräts, der Organisation eines Netzwerkes usw. In mindestens einer Ausführungsform kann der HSS 4432 Unterstützung für Routing/Roaming, Authentifizierung, Autorisierung, Namens-/Adressierungsauflösung, Standortabhängigkeiten usw. bieten.
In mindestens einer Ausführungsform kann der S-GW 4430 eine S1-Schnittstelle 4422 in Richtung RAN 4416 abschließen und leitet Datenpakete zwischen RAN 4416 und CN 4438 weiter. In mindestens einer Ausführungsform kann S-GW 4430 ein lokaler Mobilitätsankerpunkt für Inter-RAN-Knoten-Handover sein und kann auch einen Anker für Inter-3GPP-Mobilität bereitstellen. In mindestens einer Ausführungsform können andere Zuständigkeiten das rechtmäßige Abfangen, die Gebührenerhebung und die Durchsetzung bestimmter Richtlinien aufweisen.
In mindestens einer Ausführungsform kann der P-GW 4434 eine SGi-Schnittstelle zu einem PDN abschließen. In mindestens einer Ausführungsform kann das P-GW 4434 Datenpakete zwischen einem EPC-Netzwerk 4438 und externen Netzwerken wie einem Netzwerk, das einen Anwendungsserver 4440 (alternativ als Anwendungsfunktion (AF) bezeichnet) aufweist, über eine Internetprotokoll (IP)-Schnittstelle 4442 weiterleiten. In mindestens einer Ausführungsform kann der Anwendungsserver 4440 ein Element sein, das Anwendungen anbietet, die IP-Trägerressourcen mit einem Kernnetzwerk nutzen (z.B. UMTS-Paketdienste (PS)-Domäne, LTE-PS-Datendienste usw.). In mindestens einer Ausführungsform ist das P-GW 4434 über eine IP-Kommunikationsschnittstelle 4442 kommunikativ mit einem Anwendungsserver 4440 gekoppelt. In mindestens einer Ausführungsform kann der Anwendungsserver 4440 auch so ausgestaltet sein, dass er einen oder mehrere Kommunikationsdienste (z.B. Voiceover-Internet Protocol (VoIP)-Sitzungen, PTT-Sitzungen, Gruppenkommunikationssitzungen, Social-Networking-Dienste usw.) für UEs 4402 und 4404 über das CN 4438 unterstützt.
In mindestens einer Ausführungsform kann das P-GW 4434 darüber hinaus ein Knoten für die Durchsetzung von Richtlinien und die Erhebung von Gebührendaten sein. In mindestens einer Ausführungsform ist die Policy and Charging Enforcement Function (PCRF) 4436 ein Policy- und Gebührensteuerungselement des CN 4438. In mindestens einer Ausführungsform kann es in einem Nicht-Roaming-Szenario eine einzige PCRF in einem Home Public Land Mobile Network (HPLMN) geben, die mit einer Internet Protocol Connectivity Access Network (IP-CAN)-Sitzung eines UE verbunden ist. In mindestens einer Ausführungsform kann es in einem Roaming-Szenario mit lokaler Verkehrsaufteilung zwei PCRFs geben, die mit der IP-CAN-Sitzung eines UE verbunden sind: eine Home-PCRF (H-PCRF) innerhalb eines HPLMN und eine Visited-PCRF (V-PCRF) innerhalb eines Visited Public Land Mobile Network (VPLMN). In mindestens einer Ausführungsform kann die PCRF 4436 über das P-GW 4434 mit dem Anwendungsserver 4440 kommunikativ gekoppelt sein. In mindestens einer Ausführungsform kann der Anwendungsserver 4440 dem PCRF 4436 signalisieren, einen neuen Dienstfluss anzuzeigen und eine geeignete Dienstgüte (QoS) und Gebührenparameter auszuwählen. In mindestens einer Ausführungsform kann die PCRF 4436 diese Regel in einer Policy and Charging Enforcement Function (PCEF) (nicht gezeigt) mit einer geeigneten Verkehrsflussvorlage (TFT) und einer QoS-Klassenkennung (QCI) bereitstellen, die eine QoS und eine Gebührenberechnung gemäß den Angaben des Anwendungsservers 4440 einleitet.
45 veranschaulicht beispielhafte Komponenten einer Einrichtung 4500 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann die Einrichtung 4500 eine Anwendungsschaltung 4504, eine Basisbandschaltung 4508, eine Hochfrequenz (HF)-Schaltung 4510, eine Front-End-Modul (FEM)-Schaltung 4502, eine oder mehrere Antennen 4512 und eine Energieverwaltungsschaltung (PMC) 4506 aufweisen, die zumindest wie gezeigt miteinander gekoppelt sind. In mindestens einer Ausführungsform können die Komponenten der dargestellten Einrichtung 4500 in einem UE oder einem RAN-Knoten vorhanden sein. In mindestens einer Ausführungsform kann die Einrichtung 4500 weniger Elemente aufweisen (z.B. kann ein RAN-Knoten keine Anwendungsschaltung 4504 verwenden und stattdessen einen Prozessor/Controller zur Verarbeitung von IP-Daten aufweisen, die von einem EPC empfangen wurden). In mindestens einer Ausführungsform kann die Einrichtung 4500 zusätzliche Elemente aufweisen, wie beispielsweise einen Speicher, eine Anzeige, eine Kamera, einen Sensor oder eine Eingabe-/Ausgabeschnittstelle (E/A). In mindestens einer Ausführungsform können die unten beschriebenen Komponenten in mehr als einer Einrichtung vorhanden sein (z.B. können die Schaltungen separat in mehr als einer Einrichtung für Cloud-RAN (C-RAN)-Implementierungen vorhanden sein).
In mindestens einer Ausführungsform kann die Anwendungsschaltung 4504 einen oder mehrere Anwendungsprozessoren aufweisen. In mindestens einer Ausführungsform kann die Anwendungsschaltung 4504 eine Schaltung aufweisen, wie beispielsweise einen oder mehrere Einkern- oder Mehrkern-Prozessoren, ist aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) eine beliebige Kombination von Allzweckprozessoren und dedizierten Prozessoren (z.B. Grafikprozessoren, Anwendungsprozessoren usw.) aufweisen. In mindestens einer Ausführungsform können die Prozessoren mit einem Speicher gekoppelt sein oder einen solchen aufweisen und so ausgestaltet sein, dass sie im Speicher gespeicherte Befehle ausführen, damit verschiedene Anwendungen oder Betriebssysteme auf der Einrichtung 4500 laufen können. In mindestens einer Ausführungsform können die Prozessoren der Anwendungsschaltung 4504 von einem EPC empfangene IP-Datenpakete verarbeiten.
In mindestens einer Ausführungsform kann die Basisbandschaltung 4508 eine Schaltung aufweisen, wie beispielsweise einen oder mehrere Einkern- oder Mehrkern-Prozessoren, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform kann die Basisbandschaltung 4508 einen oder mehrere Basisbandprozessoren oder eine Steuerlogik aufweisen, um Basisbandsignale zu verarbeiten, die von einem Empfangssignalweg der HF-Schaltung 4510 empfangen werden, und um Basisbandsignale für einen Sendesignalweg der HF-Schaltung 4510 zu erzeugen. In mindestens einer Ausführungsform kann die Basisbandverarbeitungsschaltung 4508 eine Schnittstelle mit der Anwendungsschaltung 4504 zur Erzeugung und Verarbeitung von Basisbandsignalen und zur Steuerung des Betriebs der HF-Schaltung 4510 bilden. In mindestens einer Ausführungsform kann die Basisbandschaltung 4508 einen Basisbandprozessor 4508A der dritten Generation (3G), einen Basisbandprozessor 4508B der vierten Generation (4G), einen Basisbandprozessor 4508C der fünften Generation (5G) oder andere Basisbandprozessoren 4508D für andere bestehende, in der Entwicklung befindliche oder zu entwickelnde Generationen (z.B. zweite Generation (2G), sechste Generation (6G) usw.) aufweisen. In mindestens einer Ausführungsform können die Basisband-Schaltkreise 4508 (z.B. einer oder mehrere der Basisband-Prozessoren 4508A-D) verschiedene Funksteuerungsfunktionen übernehmen, die die Kommunikation mit einem oder mehreren Funknetzwerken über die HF-Schaltkreise 4510 ermöglichen. In mindestens einer Ausführungsform kann ein Teil oder die gesamte Funktionalität der Basisbandprozessoren 4508A-D in Modulen enthalten sein, die im Speicher 4508G gespeichert und über eine Zentraleinheit (CPU) 4508E ausgeführt werden. In mindestens einer Ausführungsform können die Funksteuerungsfunktionen eine Signalmodulation/Demodulation, eine Codierung/Decodierung, eine Funkfrequenzverschiebung usw. aufweisen, sind aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann die Modulations-/Demodulationsschaltung der Basisbandschaltung 4508 eine Fast-Fourier-Transformation (FFT), eine Vorcodierung oder eine Konstellationsabbildungs-/Demodulationsfunktion aufweisen. In mindestens einer Ausführungsform kann die Codier-/Decodierschaltung der Basisbandschaltung 4508 eine Faltung, eine Tailbiting-Faltung, eine Turbo-, eine Viterbi- oder eine Low Density Parity Check (LDPC)-Codier-/Decodierfunktionalität aufweisen.
In mindestens einer Ausführungsform kann die Basisbandschaltung 4508 einen oder mehrere digitale Audiosignalprozessoren (DSP) 4508F aufweisen. In mindestens einer Ausführungsform kann (können) der (die) Audio-DSP(s) 4508F Elemente zur Komprimierung/Dekomprimierung und Echounterdrückung aufweisen und bei anderen Ausführungen andere geeignete Verarbeitungselemente enthalten. In mindestens einer Ausführungsform können die Komponenten des Basisband-Schaltkreises in einem einzigen Chip, einem einzigen Chipsatz oder bei einigen Ausführungsformen auf einer einzigen Leiterplatte kombiniert sein. In mindestens einer Ausführungsform können einige oder alle Komponenten des Basisband-Schaltkreises 4508 und des Anwendungsschaltkreises 4504 zusammen implementiert sein, wie beispielsweise auf einem System on a Chip (SOC).
In mindestens einer Ausführungsform kann die Basisbandschaltung 4508 eine Kommunikation ermöglichen, die mit einer oder mehreren Funktechnologien kompatibel ist. In mindestens einer Ausführungsform kann die Basisbandschaltung 4508 die Kommunikation mit einem entwickelten universellen terrestrischen Funkzugangsnetzwerk (EUTRAN) oder anderen drahtlosen Metropolitan Area Networks (WMAN), einem drahtlosen lokalen Netzwerk (WLAN), einem drahtlosen persönlichen Netzwerk (WPAN) unterstützen. In mindestens einer Ausführungsform ist die Basisbandschaltung 4508 so ausgestaltet, dass sie die Funkkommunikation von mehr als einem drahtlosen Protokoll unterstützt und kann als Multimode-Basisbandschaltung bezeichnet werden.
In mindestens einer Ausführungsform kann die HF-Schaltung 4510 die Kommunikation mit drahtlosen Netzwerken unter Verwendung modulierter elektromagnetischer Strahlung durch ein nichtfestes Medium ermöglichen. In mindestens einer Ausführungsform kann die HF-Schaltung 4510 Switche, Filter, Verstärker usw. aufweisen, um die Kommunikation mit einem drahtlosen Netzwerk zu erleichtern. In mindestens einer Ausführungsform kann die HF-Schaltung 4510 einen Empfangssignalpfad aufweisen, der eine Schaltung zur Abwärtskonvertierung der von der FEM-Schaltung 4502 empfangenen HF-Signale und zur Bereitstellung von Basisbandsignalen für die Basisbandschaltung 4508 aufweisen kann. In mindestens einer Ausführungsform kann die HF-Schaltung 4510 auch einen Sendesignalpfad aufweisen, der eine Schaltung aufweisen kann, um von der Basisbandschaltung 4508 gelieferte HF-Signale aufwärts zu wandeln und HF-Ausgangssignale an die FEM-Schaltung 4502 zur Übertragung bereitzustellen.
In mindestens einer Ausführungsform kann der Empfangssignalweg der HF-Schaltung 4510 eine Mischerschaltung 4510a, eine Verstärkerschaltung 4510b und eine Filterschaltung 4510c aufweisen. In mindestens einer Ausführungsform kann ein Sendesignalpfad der HF-Schaltung 4510 eine Filterschaltung 4510c und eine Mischerschaltung 4510a aufweisen. In mindestens einer Ausführungsform kann die HF-Schaltung 4510 auch eine Syntheseschaltung 4510d zum Synthetisieren einer Frequenz zur Verwendung durch die Mischerschaltung 4510a eines Empfangssignalwegs und eines Sendesignalwegs aufweisen. In mindestens einer Ausführungsform kann die Mischerschaltung 4510a eines Empfangssignalpfades so ausgestaltet sein, dass sie von der FEM-Schaltung 4502 empfangene HF-Signale auf der Grundlage einer von der Synthesizerschaltung 4510d bereitgestellten synthetisierten Frequenz abwärts wandelt. In mindestens einer Ausführungsform kann die Verstärkerschaltung 4510b so ausgestaltet sein, dass sie die abwärtsgewandelten Signale verstärkt, und die Filterschaltung 4510c kann ein Tiefpassfilter (LPF) oder Bandpassfilter (BPF) sein, das so ausgestaltet ist, dass es unerwünschte Signale aus den abwärtsgewandelten Signalen entfernt, um Ausgangs-Basisbandsignale zu erzeugen. In mindestens einer Ausführungsform können die Ausgangs-Basisbandsignale der Basisbandschaltung 4508 zur weiteren Verarbeitung zugeführt werden. In mindestens einer Ausführungsform kann es sich bei den Ausgangs-Basisbandsignalen um Nullfrequenz-Basisbandsignale handeln, obwohl dies keine Voraussetzung ist. In mindestens einer Ausführungsform kann die Mischerschaltung 4510a eines Empfangssignalwegs passive Mischer umfassen.
In mindestens einer Ausführungsform kann die Mischerschaltung 4510a eines Sendesignalpfades so ausgestaltet sein, dass sie Eingangs-Basisbandsignale auf der Grundlage einer synthetisierten Frequenz, die von der Synthesizerschaltung 4510d bereitgestellt wird, hochkonvertiert, um HF-Ausgangssignale für die FEM-Schaltung 4502 zu erzeugen. In mindestens einer Ausführungsform können die Basisbandsignale von der Basisbandschaltung 4508 bereitgestellt und von der Filterschaltung 4510c gefiltert werden.
In mindestens einer Ausführungsform können die Mischerschaltung 4510a eines Empfangssignalpfades und die Mischerschaltung 4510a eines Sendesignalpfades zwei oder mehr Mischer aufweisen und für eine Quadraturabwärts- bzw. -aufwärtskonvertierung angeordnet sein. In mindestens einer Ausführungsform können die Mischerschaltung 4510a eines Empfangssignalpfades und die Mischerschaltung 4510a eines Sendesignalpfades zwei oder mehr Mischer aufweisen und zur Bildunterdrückung (z.B. Hartley-Bildunterdrückung) angeordnet sein. In mindestens einer Ausführungsform können die Mischerschaltung 4510a eines Empfangssignalpfades und die Mischerschaltung 4510a für eine direkte Abwärts- bzw. Aufwärtskonvertierung angeordnet sein. In mindestens einer Ausführungsform können die Mischerschaltung 4510a eines Empfangssignalpfades und die Mischerschaltung 4510a eines Sendesignalpfades für einen Superheterodynbetrieb ausgestaltet sein.
In mindestens einer Ausführungsform können die Ausgangs-Basisbandsignale und die Eingangs-Basisbandsignale analoge Basisbandsignale sein. In mindestens einer Ausführungsform können die Ausgangsbasisbandsignale und die Eingangs-Basisbandsignale digitale Basisbandsignale sein. In mindestens einer Ausführungsform kann die HF-Schaltung 4510 einen Analog-Digital-Wandler (ADC) und einen Digital-AnalogWandler (DAC) aufweisen, und die Basisband-Schaltung 4508 kann eine digitale Basisband-Schnittstelle aufweisen, um mit der HF-Schaltung 4510 zu kommunizieren.
In mindestens einer Ausführungsform kann ein separater Funk-IC-Schaltkreis für die Verarbeitung von Signalen für jedes Spektrum vorgesehen sein. In mindestens einer Ausführungsform kann der Synthesizer-Schaltkreis 4510d ein fraktionaler N-Synthesizer oder ein fraktionaler N/N+1-Synthesizer sein. In mindestens einer Ausführungsform kann die Synthesizerschaltung 4510d ein Delta-Sigma-Synthesizer, ein Frequenzvervielfacher oder ein Synthesizer sein, der einen Phasenregelkreis mit einem Frequenzteiler umfasst.
In mindestens einer Ausführungsform kann die Synthesizerschaltung 4510d so ausgestaltet sein, dass sie eine Ausgangsfrequenz zur Verwendung durch die Mischerschaltung 4510a der HF-Schaltung 4510 auf der Grundlage eines Frequenzeingangs und eines Teilersteuereingangs synthetisiert. In mindestens einer Ausführungsform kann die Synthesizerschaltung 4510d ein fraktionaler N/N+1-Synthesizer sein.
In mindestens einer Ausführungsform kann der Frequenzeingang von einem spannungsgesteuerten Oszillator (VCO) bereitgestellt werden. In mindestens einer Ausführungsform kann die Steuerung des Teilers je nach gewünschter Ausgangsfrequenz entweder von der Basisbandschaltung 4508 oder vom Anwendungsprozessor 4504 bereitgestellt werden. In mindestens einer Ausführungsform kann ein Teilersteuereingang (z.B. N) anhand einer Nachschlagetabelle auf der Grundlage eines vom Anwendungsprozessor 4504 angegebenen Kanals bestimmt werden.
In mindestens einer Ausführungsform kann der Synthesizer-Schaltkreis 451 0d des HF-Schaltkreises 4510 einen Teiler, eine Delay-Locked-Loop (DLL), einen Multiplexer und einen Phasenakkumulator aufweisen. In mindestens einer Ausführungsform kann es sich bei dem Teiler um einen Dual-Modul-Teiler (DMD) und bei dem Phasenakkumulator um einen digitalen Phasenakkumulator (DPA) handeln. In mindestens einer Ausführungsform kann der DMD so ausgestaltet sein, dass er ein Eingangssignal entweder durch N oder N+1 teilt (z.B. auf der Grundlage eines Übertrags), um ein gebrochenes Teilungsverhältnis bereitzustellen. In mindestens einer Ausführungsform kann die DLL einen Satz von kaskadierten, abstimmbaren Verzögerungselementen, einen Phasendetektor, eine Ladungspumpe und ein D-Flip-Flop aufweisen. In mindestens einer Ausführungsform können die Verzögerungselemente so ausgestaltet sein, dass sie eine VCO-Periode in Nd gleiche Phasenpakete aufteilen, wobei Nd eine Anzahl von Verzögerungselementen in einer Verzögerungsleitung ist. In mindestens einer Ausführungsform bietet die DLL auf diese Weise eine negative Rückkopplung, um sicherzustellen, dass die Gesamtverzögerung durch eine Verzögerungsleitung einem VCO-Zyklus entspricht.
In mindestens einer Ausführungsform kann die Synthesizerschaltung 4510d so ausgestaltet sein, dass sie eine Trägerfrequenz als Ausgangsfrequenz erzeugt, während bei anderen Ausführungen die Ausgangsfrequenz ein Vielfaches einer Trägerfrequenz sein kann (z.B. das Zweifache einer Trägerfrequenz, das Vierfache einer Trägerfrequenz) und in Verbindung mit einer Quadraturgenerator- und -teilerschaltung verwendet wird, um mehrere Signale mit einer Trägerfrequenz mit mehreren unterschiedlichen Phasen in Bezug aufeinander zu erzeugen. In mindestens einer Ausführungsform kann die Ausgangsfrequenz eine LO-Frequenz (fLO) sein. In mindestens einer Ausführungsform kann die HF-Schaltung 4510 einen IQ/Pol-Wandler aufweisen.
In mindestens einer Ausführungsform kann die FEM-Schaltung 4502 einen Empfangssignalpfad aufweisen, der eine Schaltung aufweisen kann, die so ausgestaltet ist, dass sie mit den von einer oder mehreren Antennen 4512 empfangenen HF-Signalen arbeitet, die empfangenen Signale verstärkt und verstärkte Versionen der empfangenen Signale der HF-Schaltung 4510 zur weiteren Verarbeitung bereitstellt. In mindestens einer Ausführungsform kann die FEM-Schaltung 4502 auch einen Sendesignalpfad aufweisen, der eine Schaltung aufweisen kann, die so konfiguriert ist, dass sie Signale zur Übertragung verstärkt, die von der HF-Schaltung 4510 zur Übertragung durch eine oder mehrere von einer oder mehreren Antennen 4512 bereitgestellt werden. In mindestens einer Ausführungsform kann die Verstärkung durch einen Sende- oder Empfangssignalpfad ausschließlich in der HF-Schaltung 4510, ausschließlich in einem FEM 4502 oder sowohl in der HF-Schaltung 4510 als auch in einem FEM 4502 erfolgen.
In mindestens einer Ausführungsform kann die FEM-Schaltung 4502 einen TX/RX-Switch aufweisen, um zwischen Sende- und Empfangsbetrieb umzuschalten. In mindestens einer Ausführungsform kann die FEM-Schaltung einen Empfangssignalpfad und einen Sendesignalpfad aufweisen. In mindestens einer Ausführungsform kann ein Empfangssignalpfad der FEM-Schaltung einen LNA aufweisen, um empfangene HF-Signale zu verstärken und verstärkte empfangene HF-Signale als Ausgangssignal bereitzustellen (z.B. an die HF-Schaltung 4510). In mindestens einer Ausführungsform kann ein Sendesignalpfad der FEM-Schaltung 4502 einen Leistungsverstärker (PA), um HF-Eingangssignale zu verstärken (z.B. bereitgestellt von der HF-Schaltung 4510), und einen oder mehrere Filter, um HF-Signale für die anschließende Übertragung zu erzeugen (z.B. durch eine oder mehrere von einer oder mehreren Antennen 4512), aufweisen.
In mindestens einer Ausführungsform kann die PMC 4506 die der Basisbandschaltung 4508 bereitgestellte Leistung verwalten. In mindestens einer Ausführungsform kann die PMC 4506 die Auswahl der Stromquelle, die Spannungsskalierung, die Batterieladung oder die DC/DC-Wandlung steuern. In mindestens einer Ausführungsform kann die PMC 4506 häufig vorhanden sein, wenn die Einrichtung 4500 über eine Batterie mit Strom versorgt werden kann, z.B. wenn die Einrichtung in einem UE enthalten ist. In mindestens einer Ausführungsform kann die PMC 4506 die Leistungsumwandlungseffizienz erhöhen und gleichzeitig eine wünschenswerte Implementierungsgröße und Wärmeableitungseigenschaften bereitstellen.
In mindestens einer Ausführungsform kann die PMC 4506 zusätzlich oder alternativ mit anderen Komponenten gekoppelt sein und ähnliche Energieverwaltungsoperationen für andere Komponenten durchführen, wie beispielsweise, aber nicht beschränkt auf, Anwendungsschaltungen 4504, HF-Schaltungen 4510 oder ein FEM 4502.
In mindestens einer Ausführungsform kann die PMC 4506 verschiedene Stromsparmechanismen der Einrichtung 4500 steuern oder anderweitig Teil davon sein. In mindestens einer Ausführungsform kann die Einrichtung 4500, wenn sie sich in einem RRC-Verbindungszustand befindet, in dem sie noch mit einem RAN-Knoten verbunden ist, da sie erwartet, in Kürze Verkehr zu empfangen, nach einer Zeit der Inaktivität in einen Zustand eintreten, der als Discontinuous Reception Mode (DRX) bekannt ist. In mindestens einer Ausführungsform kann sich die Einrichtung 4500 während dieses Zustands für kurze Zeitabschnitte abschalten und so Energie sparen.
In mindestens einer Ausführungsform kann die Einrichtung 4500, wenn über einen längeren Zeitraum kein Datenverkehr stattfindet, in einen RRC-Idle-Zustand übergehen, in dem sie die Verbindung zu einem Netzwerk trennt und keine Operationen wie eine Kanalqualitätsrückmeldung, ein Handover usw. durchführt. In mindestens einer Ausführungsform geht die Einrichtung 4500 in einen Zustand mit sehr geringem Stromverbrauch über und führt einen Funkruf durch, bei dem sie wiederum periodisch aufwacht, um ein Netzwerk abzuhören, und sich dann wieder abschaltet. In mindestens einer Ausführungsform kann die Einrichtung 4500 in diesem Zustand keine Daten empfangen; um Daten zu empfangen, muss sie wieder in den Zustand RRC Connected übergehen.
In mindestens einer Ausführungsform kann ein zusätzlicher Energiesparmodus es einer Einrichtung ermöglichen, für Zeiträume, die länger sind als ein Paging-Intervall (im Bereich von Sekunden bis zu einigen Stunden), für ein Netzwerk nicht verfügbar zu sein. In mindestens einer Ausführungsform ist eine Einrichtung während dieser Zeit für ein Netzwerk völlig unerreichbar und kann sich vollständig abschalten. In mindestens einer Ausführungsform sind alle während dieser Zeit gesendeten Daten mit einer gro-ßen Verzögerung verbunden, und es wird angenommen, dass die Verzögerung akzeptabel ist.
In mindestens einer Ausführungsform können Prozessoren des Anwendungsschaltkreises 4504 und Prozessoren des Basisbandschaltkreises 4508 verwendet werden, um Elemente einer oder mehrerer Instanzen eines Protokollstacks auszuführen. In mindestens einer Ausführungsform können die Prozessoren der Basisbandschaltung 4508, allein oder in Kombination, zur Ausführung von Schicht-3-, Schicht-2- oder Schicht-1-Funktionalität verwendet werden, während die Prozessoren der Anwendungsschaltung 4508 von diesen Schichten empfangene Daten (z.B. Paketdaten) nutzen und darüber hinaus Schicht-4-Funktionalität ausführen können (z.B. die Schichten Transmission Communication Protocol (TCP) und User Datagram Protocol (UDP)). In mindestens einer Ausführungsform kann die Schicht 3 eine RRC-Schicht (Radio Resource Control) umfassen. In mindestens einer Ausführungsform kann die Schicht 2 eine Medium Access Control (MAC)-Schicht, eine Radio Link Control (RLC)-Schicht und eine Packet Data Convergence Protocol (PDCP)-Schicht umfassen. In mindestens einer Ausführungsform kann die Schicht 1 eine physikalische Schicht (PHY) eines UE/RAN-Knotens umfassen.
In mindestens einer Ausführungsform können die Prozessoren der Anwendungsschaltung 4504 und die Prozessoren der Basisbandschaltung 4508 verwendet werden, um eine oder mehrere Funktionen auszuführen, die von einer Bibliothek der physikalischen Schicht (PHY) 116 implementiert werden.
46 veranschaulicht gemäß mindestens einer Ausführungsform beispielhafte Schnittstellen von Basisbandschaltungen. In mindestens einer Ausführungsform kann die Basisbandschaltung 4508 von 45, wie oben erörtert, die Prozessoren 4508A-4508E und einen von den Prozessoren genutzten Speicher 4508G umfassen. In mindestens einer Ausführungsform kann jeder der Prozessoren 4508A-4508E jeweils eine Speicherschnittstelle 4602A-4602E aufweisen, um Daten an/von Speicher 4508G zu senden/empfangen.
In mindestens einer Ausführungsform kann die Basisbandschaltung 4508 darüber hinaus eine oder mehrere Schnittstellen zur kommunikativen Kopplung mit anderen Schaltungen/Einrichtungen aufweisen, wie beispielsweise eine Speicherschnittstelle 4604 (z.B. eine Schnittstelle zum Senden/Empfangen von Daten zu/von einem Speicher außerhalb der Basisbandschaltung 4508), eine Anwendungsschaltungsschnittstelle 4606 (z.B. eine Schnittstelle zum Senden/Empfangen von Daten zu/von der Anwendungsschaltung 4504 von 45), eine HF-Schaltungsschnittstelle 4608 (z.B. eine Schnittstelle zum Senden/Empfangen von Daten an/von HF-Schaltkreisen 4510 von 45), eine Schnittstelle für drahtlose Hardwarekonnektivität 4610 (z.B. eine Schnittstelle zum Senden/Empfangen von Daten an/von Near Field Communication (NFC)-Komponenten, Bluetooth®-Komponenten (z.B. Bluetooth® Low Energy), Wi-Fi®-Komponenten und anderen Kommunikationskomponenten) und eine Schnittstelle für Energieverwaltung 4612 (z.B. eine Schnittstelle zum Senden/Empfangen von Energie- oder Steuersignalen an/von PMC 4506).
In mindestens einer Ausführungsform kann die Basisbandschaltung 4508 zur Ausführung einer oder mehrerer Funktionen verwendet werden, die von einer Bibliothek der physikalischen Schicht (PHY) 116 implementiert werden.
47 veranschaulicht ein Beispiel für einen Uplink-Kanal gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform veranschaulicht 47 das Senden und Empfangen von Daten innerhalb eines gemeinsam genutzten physikalischen Uplink-Kanals (PUSCH) in 5G NR, der Teil einer physikalischen Schicht eines Netzwerkes einer mobilen Einrichtung sein kann.
In mindestens einer Ausführungsform ist der Physical Uplink Shared Channel (PUSCH) in 5G NR dazu bestimmt, gemultiplexte Steuerinformationen und Benutzeranwendungsdaten zu übertragen. In mindestens einer Ausführungsform bietet 5G NR im Vergleich zu seinem Operationen, der bei einigen Beispielen als 4G LTE bezeichnet werden kann, wesentlich mehr Flexibilität und Zuverlässigkeit, einschließlich elastischerer Pilotanordnungen und Unterstützung sowohl für zyklische Präfix (CP)-OFDM- als auch für gespreizte diskrete Fourier-Transformation (DFT-s)-OFDM-Wellenformen. In mindestens einer Ausführungsform wird die standardmäßig eingeführte gefilterte OFDM-Technik (f-OFDM) verwendet, um zusätzliche Filterung zur Verringerung der Out-of-Band-Emission und zur Verbesserung der Leistung bei höheren Modulationsordnungen hinzuzufügen. In mindestens einer Ausführungsform wurden Änderungen an der Vorwärtsfehlerkorrektur (FEC) vorgenommen, um die in 4G LTE verwendeten Turbo-Codes durch Quasi-Cyclic Low Density Parity Check (QC-LDPC)-Codes zu ersetzen, die nachweislich bessere Übertragungsraten erzielen und Möglichkeiten für effizientere Hardware-Implementierungen bieten.
In mindestens einer Ausführungsform ist die Übertragung von 5G-NR-Daten Downlink und Uplink in Rahmen von 10 ms Dauer organisiert, die jeweils in 10 Unterrahmen von je 1 ms unterteilt sind. In mindestens einer Ausführungsform bestehen die Unterrahmen aus einer variablen Anzahl von Slots, die von einem ausgewählten Unterträgerabstand abhängen, der in 5G-NR parametrisiert ist. In mindestens einer Ausführungsform wird ein Slot aus 14 OFDMA-Symbolen aufgebaut, denen jeweils ein zyklisches Präfix vorangestellt ist. In mindestens einer Ausführungsform wird ein Unterträger, der sich innerhalb eines Durchlassbereichs befindet und für die Übertragung vorgesehen ist, als Ressourcenelement (RE) bezeichnet. In mindestens einer Ausführungsform bildet eine Gruppe von 12 benachbarten REs in einem gleichen Symbol einen physikalischen Ressourcenblock bzw. Physical Resource Block (PRB).
In mindestens einer Ausführungsform definiert der 5G-NR-Standard zwei Typen von Referenzsignalen, die mit der Übertragung innerhalb eines PUSCH-Kanals verbunden sind. In mindestens einer Ausführungsform ist das Demodulationsreferenzsignal (DMRS) ein benutzerspezifisches Referenzsignal mit hoher Frequenzdichte. In mindestens einer Ausführungsform wird ein DMRS nur innerhalb dedizierter OFDMA-Symbole (orthogonal frequency-division multiple access) übertragen und ist für eine frequenzselektive Kanalschätzung vorgesehen. In mindestens einer Ausführungsform kann die Anzahl der DMRS-Symbole innerhalb eines Slots je nach Ausgestaltung zwischen 1 und 4 variieren, wobei ein dichterer DMRS-Symbolabstand in der Zeit für schnelle zeitvariable Kanäle vorgesehen ist, um genauere Schätzungen innerhalb einer Kohärenzzeit eines Kanals zu erhalten. In mindestens einer Ausführungsform werden DMRS-PRBs in einer Frequenzdomäne innerhalb einer gesamten Übertragungszuweisung abgebildet. In mindestens einer Ausführungsform kann der Abstand zwischen einem DMRS-Ressourcenelement (RE), das demselben Antennenanschluss (AP) zugewiesen ist, zwischen 2 und 3 gewählt werden. In mindestens einer Ausführungsform erlaubt ein Standard im Falle von 2-2 Multiple-Input, Multiple-Output (MIMO) eine orthogonale Zuweisung von RE zwischen AP. In mindestens einer Ausführungsform kann ein Empfänger vor der MIMO-Entzerrung eine partielle Single-Input-Multiple-Output-(SIMO-) Kanalschätzung auf der Grundlage eines DMRS-RE durchführen, wobei die räumliche Korrelation vernachlässigt wird.
In mindestens einer Ausführungsform ist ein zweiter Typ von Referenzsignal ein Phasenverfolgungs-Referenzsignal bzw. Phase Tracking Reference Signal (PTRS). In mindestens einer Ausführungsform sind die PTRS-Unterträger in einer Kammstruktur angeordnet, die eine hohe Dichte in einem Zeitbereich aufweist. In mindestens einer Ausführungsform wird es hauptsächlich in mm-Wellen-Frequenzbändern verwendet, um das Phasenrauschen zu verfolgen und zu korrigieren, das eine erhebliche Quelle für Leistungsverluste ist. In mindestens einer Ausführungsform ist die Verwendung eines PTRS optional, da es die gesamte spektrale Effizienz einer Übertragung verringern kann, wenn die Auswirkungen von Phasenrauschen vernachlässigbar sind.
In mindestens einer Ausführungsform kann zur Übertragung von Daten ein Transportblock von einer MAC-Schicht erzeugt und an eine physikalische Schicht weitergegeben werden. In mindestens einer Ausführungsform kann es sich bei einem Transportblock um Daten handeln, die übertragen werden sollen. In mindestens einer Ausführungsform beginnt eine Übertragung in einer physikalischen Schicht mit gruppierten Ressourcendaten, die als Transportblöcke bezeichnet werden können. In mindestens einer Ausführungsform wird ein Transportblock durch eine zyklische Redundanzprüfung (CRC) 4702 empfangen. In mindestens einer Ausführungsform wird an jeden Transportblock eine zyklische Redundanzprüfung zur Fehlererkennung angehängt. In mindestens einer Ausführungsform wird eine zyklische Redundanzprüfung zur Fehlererkennung in Transportblöcken verwendet. In mindestens einer Ausführungsform wird ein ganzer Transportblock zur Berechnung von CRC-Paritätsbits verwendet und diese Paritätsbits werden dann an ein Ende eines Transportblocks angehängt. In mindestens einer Ausführungsform werden minimale und maximale Codeblockgrößen festgelegt, damit die Blockgrößen mit darüber hinausgehenden Prozessen kompatibel sind. In mindestens einer Ausführungsform wird ein Eingabeblock segmentiert, wenn ein Eingabeblock größer als eine maximale Codeblockgröße ist.
In mindestens einer Ausführungsform wird ein Transportblock empfangen und mit einer Paritätsüberprüfungscodierung geringer Dichte bzw. Low-Density Parity Check-(LDPC-) Codierung 4704 codiert. In mindestens einer Ausführungsform verwendet NR Low-Density-Parity-Check- (LDPC-) Codes für einen Datenkanal und Polar-Codes für einen Steuerkanal. In mindestens einer Ausführungsform werden LDPC-Codes durch ihre Paritätsprüfungsmatrizen definiert, wobei jede Spalte ein codiertes Bit und jede Zeile eine Paritätsprüfungsgleichung darstellt. In mindestens einer Ausführungsform werden LDPC-Codes durch den iterativen Austausch von Nachrichten zwischen Variablen und Paritätsprüfungen decodiert. In mindestens einer Ausführungsform verwenden die für NR vorgeschlagenen LDPC-Codes eine quasi-zyklische Struktur, bei der eine Paritätsprüfungsmatrix durch eine kleinere Basismatrix definiert ist. In mindestens einer Ausführungsform stellt jeder Eintrag der Basismatrix entweder eine Z×Z-Nullmatrix oder eine verschobene ZxZ-Identitätsmatrix dar
In mindestens einer Ausführungsform wird ein codierter Transportblock durch eine Ratenanpassung 4706 empfangen. In mindestens einer Ausführungsform wird ein codierter Block verwendet, um einen Ausgangsbitstrom mit einer gewünschten Coderate zu erzeugen. In mindestens einer Ausführungsform wird die Ratenanpassung 4706 verwendet, um einen Ausgangsbitstrom zu erzeugen, der mit einer gewünschten Coderate übertragen wird. In mindestens einer Ausführungsform werden Bits aus einem Puffer ausgewählt und reduziert, um einen Ausgangsbitstrom mit einer gewünschten Coderate zu erzeugen. In mindestens einer Ausführungsform ist ein Hybrid Automatic Repeat Request (HARQ) Fehlerkorrekturschema integriert.
In mindestens einer Ausführungsform werden die Ausgangsbits beim Verschlüsseln 4708 verschlüsselt, was zur Wahrung der Privatsphäre beitragen kann. In mindestens einer Ausführungsform werden die Codewörter bitweise mit einer orthogonalen Sequenz und einer UE-spezifischen Verschlüsselungssequenz multipliziert. In mindestens einer Ausführungsform kann die Ausgabe beim Chiffrieren 4708 in eine Modulation/Abbildung/Vorcodierung und andere Prozesse 4710 eingegeben werden. In mindestens einer Ausführungsform werden verschiedene Modulations-, Abbildungs- und Vorcodierungsprozesse durchgeführt.
In mindestens einer Ausführungsform werden die von der Verschlüsselung 4708 ausgegebenen Bits mit einem Modulationsschema moduliert, was zu Blöcken von Modulationssymbolen führt. In mindestens einer Ausführungsform werden die verschlüsselten Codewörter mit einem der Modulationsschemata QPSK, 16 QAM, 64 QAM moduliert, was zu einem Block von Modulationssymbolen führt. In mindestens einer Ausführungsform kann ein Kanal-Verschachtelungs-Prozess verwendet werden, der eine erste zeitliche Zuordnung von Modulationssymbolen zu einer Übertragungswellenform vornimmt und gleichzeitig sicherstellt, dass HARQ-Informationen in beiden Slots vorhanden sind. In mindestens einer Ausführungsform werden die Modulationssymbole auf der Grundlage der Sendeantennen auf verschiedene Schichten abgebildet. In mindestens einer Ausführungsform können die Symbole vorcodiert werden, wobei sie in Gruppen unterteilt werden und eine inverse Fast-Fourier-Transformation durchgeführt werden kann. In mindestens einer Ausführungsform kann ein Transportdaten- und Steuerungsmultiplexing durchgeführt werden, so dass HARQ-Bestätigungs-Informationen (ACK) in beiden Zeit-Slots vorhanden sind und auf Ressourcen um Demodulationsreferenzsignale herum abgebildet werden. In mindestens einer Ausführungsform werden verschiedene Vorcodierungsverfahren durchgeführt.
In mindestens einer Ausführungsform werden Symbole auf zugewiesene physikalische Ressourcenelemente in der Ressourcenelementzuordnung 4712 abgebildet. In mindestens einer Ausführungsform können die Zuweisungsgrößen auf Werte beschränkt sein, deren Primfaktoren 2, 3 und 5 sind. In mindestens einer Ausführungsform werden die Symbole in aufsteigender Reihenfolge, beginnend mit den Unterträgern, abgebildet. In mindestens einer Ausführungsform werden die Daten der auf die Unterträger abgebildeten Modulationssymbole durch eine IFFT-Operation bei einer OFDMA-Modulation 4714 mittels Orthogonal Frequency-Division Multiple Access moduliert. In mindestens einer Ausführungsform werden die Zeitbereichsdarstellungen jedes Symbols verkettet und mit einem FIR-Sendefilter gefiltert, um unerwünschte Out-of-Band-Emissionen in benachbarten Frequenzbändern zu dämpfen, die durch Phasendiskontinuitäten und die Verwendung unterschiedlicher Numerologien verursacht werden. In mindestens einer Ausführungsform kann eine Ausgabe der OFDMA-Modulation 4714 übertragen werden, um von einem anderen System empfangen und verarbeitet zu werden.
In mindestens einer Ausführungsform kann eine Übertragung durch die OFDMA-Demodulation 4716 empfangen werden. In mindestens einer Ausführungsform kann eine Übertragung von mobilen Einrichtungen des Benutzers über ein zellulares Netzwerk ausgehen, obwohl auch andere Zusammenhänge vorliegen können. In mindestens einer Ausführungsform kann eine Übertragung durch eine IFFT-Verarbeitung demoduliert werden. In mindestens einer Ausführungsform kann nach erfolgter OFDMA-Demodulation durch eine IFFT-Verarbeitung eine Schätzung und Korrektur des verbleibenden Abtastzeitversatzes bzw. Sample Time Offset (STO) und des Trägerfrequenzversatzes bzw. Carrier Frequency Offset (CFO) durchgeführt werden. In mindestens einer Ausführungsform müssen sowohl CFO- als auch STO-Korrekturen im Frequenzbereich durchgeführt werden, da ein empfangenes Signal eine Überlagerung von Übertragungen sein kann, die von mehreren UEs stammen, die in der Frequenz gemultiplext sind und jeweils einen spezifischen Restsynchronisationsfehler aufweisen. In mindestens einer Ausführungsform wird der Rest-CFO als Phasendrehung zwischen Pilotunterträgern, die zu verschiedenen OFDM-Symbolen gehören, geschätzt und durch eine zirkuläre Faltungsoperation im Frequenzbereich korrigiert.
In mindestens einer Ausführungsform kann die Ausgabe der OFDMA-Demodulation 4716 von dem Ressourcenelement-Demapping 4718 empfangen werden. In mindestens einer Ausführungsform kann das Ressourcenelement-Demapping 4718 Symbole bestimmen und Symbole aus zugewiesenen physikalischen Ressourcenelementen demodulieren. In mindestens einer Ausführungsform wird eine Kanalschätzung und - entzerrung bei einer Kanalschätzung 4720 durchgeführt, um die Auswirkungen der Mehrwegeausbreitung zu kompensieren. In mindestens einer Ausführungsform kann die Kanalschätzung 4720 verwendet werden, um die Auswirkungen von Rauschen zu minimieren, das von verschiedenen Übertragungsschichten und Antennen ausgeht. In mindestens einer Ausführungsform kann die Kanalschätzung 4720 entzerrte Symbole aus einer Ausgabe des Ressourcenelement-Demappings 4718 erzeugen. In mindestens einer Ausführungsform kann eine Demodulation/Demapping 4722 entzerrte Symbole von der Kanalschätzung 4720 empfangen. In mindestens einer Ausführungsform werden die entzerrten Symbole entmappt bzw. rückgebildet und durch einen Layer-Demapping-Vorgang permutiert. In mindestens einer Ausführungsform kann ein Maximum A Posteriori Probability- (MAP-) Demodulationsansatz verwendet werden, um Werte zu erzeugen, die die Beliefs repräsentieren, dass ein empfangenes Bit 0 oder 1 ist, ausgedrückt in Form des Log-Likelihood-Verhältnisses (LLR).
In mindestens einer Ausführungsform werden soft-demodulierte Bits unter Verwendung verschiedener Operationen verarbeitet, die ein Entschlüsseln bzw. Descrambling, ein Entschachteln bzw. Deinterleaving und ein Rückgängigmachen der Ratenanpassung bzw. Rate-Unmatching mit LLR Soft-Combining unter Verwendung eines Zirkularpuffers vor der LDPC-Decodierung aufweisen. In mindestens einer Ausführungsform kann das Entschlüsseln 4724 Verfahren beinhalten, die einen oder mehrere Verfahren des Verschlüsselns 4708 umkehren. In mindestens einer Ausführungsform kann das Rate-Unmatching 4726 Verfahren beinhalten, die einen oder mehrere Verfahren von der Ratenanpassung 4706 umkehren. In mindestens einer Ausführungsform kann das Entschlüsseln 4724 die Ausgabe von der Demodulation/Demapping 4722 empfangen und die empfangenen Bits entschlüsseln. In mindestens einer Ausführungsform kann das Rate-Unmatching 4726 entschlüsselte Bits empfangen und LLR-Soft-Combining unter Verwendung eines Zirkularpuffers vor der LDPC-Decodierung 4728 verwenden.
In mindestens einer Ausführungsform erfolgt eine Decodierung von LDPC-Codes in praktischen Anwendungen auf der Grundlage iterativer Belief-Propagation-Algorithmen. In mindestens einer Ausführungsform kann ein LDPC-Code in Form eines bipartiten Graphen mit einer Paritätsprüfungsmatrix H der Größe M x N dargestellt werden, die eine Biadjazenz-Matrix ist, welche die Verbindungen zwischen den Graphknoten definiert. In mindestens einer Ausführungsform entsprechen die M Zeilen der Matrix H den Paritätsprüfungsknoten, wobei die N Spalten den variablen Knoten, d. h. den empfangenen Codewortbits, entsprechen. In mindestens einer Ausführungsform beruht ein Prinzip der Belief-Propagation-Algorithmen auf einem iterativen Nachrichtenaustausch, bei dem die A-Posteriori-Wahrscheinlichkeiten zwischen einem variablen und einem Prüfknoten aktualisiert werden, bis ein gültiges Codewort erhalten wird. In mindestens einer Ausführungsform kann der LDPC-Decodierer 4728 einen Transportblock ausgeben, der Daten umfasst.
In mindestens einer Ausführungsform kann die CRC-Prüfung 4730 Fehler feststellen und eine oder mehrere Aktionen auf der Grundlage von Paritätsbits durchführen, die an einen empfangenen Transportblock angehängt sind. In mindestens einer Ausführungsform kann die CRC-Prüfung 4730 Paritätsbits, die an einen empfangenen Transportblock angehängt sind, oder andere mit einem CRC verbundene Informationen analysieren und verarbeiten. In mindestens einer Ausführungsform kann die CRC-Prüfung 4730 einen verarbeiteten Transportblock zur weiteren Verarbeitung an eine MAC-Schicht weiterleiten.
Es ist zu beachten, dass bei anderen Ausführungen das Senden und Empfangen von Daten, bei denen es sich um einen Transportblock oder eine andere Variante davon handeln kann, verschiedene Verfahren aufweisen kann, die in 47 nicht dargestellt sind. In mindestens einer Ausführungsform sind die in 47 dargestellten Verfahren nicht als vollständig zu betrachten, und darüber hinaus können weitere Verfahren wie eine zusätzliche Modulation, eine zusätzliche Abbildung, ein zusätzliches Multiplexing, eine zusätzliche Vorcodierung, ein zusätzliches Konstellations-Mapping/Demapping, eine zusätzliche MIMO-Detektion, eine zusätzliche Detektion, eine zusätzliche Decodierung und Variationen davon beim Senden und Empfangen von Daten als Teil eines Netzwerks verwendet werden.
In mindestens einer Ausführungsform können die in 47 dargestellten Prozesse zumindest teilweise durch eine Bibliothek der physikalischen Schicht (PHY) 116 implementiert werden.
48 veranschaulicht eine Architektur eines Systems 4800 eines Netzwerks gemäß einigen Ausführungsformen. In mindestens einer Ausführungsform ist das System 4800 so dargestellt, dass es ein UE 4802, einen 5G-Zugangsknoten oder RAN-Knoten (dargestellt als (R)AN-Knoten 4808), eine Benutzerebenenfunktion bzw. User Plane Function (dargestellt als UPF 4804), ein Datennetzwerk (DN 4806), bei dem es sich beispielsweise um Betreiberdienste, Internetzugang oder Dienste von Drittanbietern handeln kann, und ein 5G-Kernnetzwerk (5GC) (dargestellt als CN 4810) aufweist.
In mindestens einer Ausführungsform weist das CN 4810 eine Authentifizierungsserverfunktion (AUSF 4814), eine Kernzugangs- und Mobilitätsmanagementfunktion (AMF 4812), eine Sitzungsmanagementfunktion (SMF 4818), eine Netzwerkexpositionsfunktion (NEF 4816), eine Richtlinienkontrollfunktion (PCF 4822), eine Netzwerkfunktions-(NF)-Repository-Funktion (NRF 4820), eine einheitliche Datenverwaltung (UDM 4824) und eine Anwendungsfunktion (AF 4826) auf. In mindestens einer Ausführungsform kann das CN 4810 auch andere Elemente aufweisen, die nicht dargestellt sind, wie beispielsweise eine Netzwerkfunktion für strukturierte Datenspeicherung (SDSF), eine Netzwerkfunktion für unstrukturierte Datenspeicherung (UDSF) und Varianten davon.
In mindestens einer Ausführungsform kann die UPF 4804 als ein Ankerpunkt für eine Intra-RAT- und Inter-RAT-Mobilität, als externer PDU-Sitzungs-Verbindungspunkt zu dem DN 4806 und als Verzweigungspunkt zur Unterstützung von Multi-Homed-PDU-Sitzungen dienen. In mindestens einer Ausführungsform kann die UPF 4804 auch Paketrouting und -weiterleitung, Paketinspektion, Durchsetzung von Richtlinienregeln für die Benutzerebene, rechtmäßiges Abfangen von Paketen (UP-Sammlung), Verkehrsnutzungsberichte, QoS-Behandlung für die Benutzerebene (z.B. Paketfilterung, Gating, UL/DL-Ratenerzwingung), Uplink-Verkehrsüberprüfung (z.B. SDF zu QoS-Flow-Mapping), Paketmarkierung auf Transportebene in Uplink und Downlink sowie Downlink-Paketpufferung und Auslösung von Downlink-Datenbenachrichtigungen durchführen. In mindestens einer Ausführungsform kann die UPF 4804 einen Uplink-Klassifikator aufweisen, um die Weiterleitung von Verkehrsströmen an ein Datennetzwerk zu unterstützen. In mindestens einer Ausführungsform kann das DN 4806 verschiedene Netzbetreiberdienste, Internetzugang oder Dienste von Drittanbietern darstellen.
In mindestens einer Ausführungsform kann die AUSF 4814 Daten für die Authentifizierung eines UE 4802 speichern und authentifizierungsbezogene Funktionen verwalten. In mindestens einer Ausführungsform kann die AUSF 4814 einen gemeinsamen Authentifizierungsrahmen für verschiedene Zugangstypen ermöglichen.
In mindestens einer Ausführungsform kann die AMF 4812 für das Registrierungsmanagement (z.B. für die Registrierung eines UE 4802 usw.), das Verbindungsmanagement, das Erreichbarkeitsmanagement, das Mobilitätsmanagement und das rechtmä-ßige Abfangen von AMF-bezogenen Ereignissen sowie für die Zugangsauthentifizierung und -autorisierung zuständig sein. In mindestens einer Ausführungsform kann die AMF 4812 den Transport von SM-Nachrichten für die SMF 4818 bereitstellen und als transparenter Proxy für das Routing von SM-Nachrichten fungieren. In mindestens einer Ausführungsform kann die AMF 4812 auch den Transport von SMS-Nachrichten (Short Message Service) zwischen einem UE 4802 und einer SMS-Funktion (SMSF) bereitstellen (nicht in 48 dargestellt). In mindestens einer Ausführungsform kann die AMF 4812 als Sicherheitsankerfunktion (SEA) fungieren, die eine Interaktion mit der AUSF 4814 und einem UE 4802 sowie den Empfang eines Zwischenschlüssels aufweisen kann, der als ein Ergebnis des Authentifizierungsprozesses des UE 4802 erstellt wurde. In mindestens einer Ausführungsform, bei der eine USIM-basierte Authentifizierung verwendet wird, kann die AMF 4812 Sicherheitsmaterial von der AUSF 4814 abrufen. In mindestens einer Ausführungsform kann die AMF 4812 auch eine Sicherheits-Kontext-Management- (SCM-) Funktion aufweisen, die einen Schlüssel von der SEA erhält, den sie zur Ableitung von zugangsnetzspezifischen Schlüsseln verwendet. In mindestens einer Ausführungsform kann die AMF 4812 außerdem ein Abschlusspunkt der RAN-CP-Schnittstelle (N2-Referenzpunkt) und ein Abschlusspunkt der NAS-Signalisierung (NI) sein und eine NAS-Verschlüsselung und einen Integritätsschutz durchführen.
In mindestens einer Ausführungsform kann die AMF 4812 auch eine NAS-Signalisierung mit einem UE 4802 über eine N3-Interworking-Function- (IWF-) Schnittstelle unterstützen. In mindestens einer Ausführungsform kann N31WF verwendet werden, um den Zugang zu nicht vertrauenswürdigen Stellen zu ermöglichen. In mindestens einer Ausführungsform kann die N31WF ein Abschlusspunkt für N2- und N3-Schnittstellen für die Steuerebene bzw. die Benutzerebene sein und als solcher die N2-Signalisierung der SMF und AMF für PDU-Sitzungen und QoS verarbeiten, Pakete für IPSec- und N3-Tunneling einkapseln/entkapseln, N3-Pakete der Benutzerebene im Uplink markieren und die QoS entsprechend der N3-Paketmarkierung durchsetzen, wobei QoS-Anforderungen im Zusammenhang mit einer solchen über N2 empfangenen Markierung berücksichtigt werden. In mindestens einer Ausführungsform kann die N31WF auch die Uplink- und Downlink-Control-Plane-NAS (NI)-Signalisierung zwischen einem UE 4802 und der AMF 4812 weiterleiten und Uplink- und Downlink-User-Plane-Pakete zwischen dem UE 4802 und der UPF 4804 weiterleiten. In mindestens einer Ausführungsform bietet die N31WF auch Mechanismen für den IPsec-Tunnelaufbau mit dem UE 4802.
In mindestens einer Ausführungsform kann die SMF 4818 für das Sitzungsmanagement verantwortlich sein (z.B., Sitzungsaufbau, -änderung und -freigabe, einschließlich der Aufrechterhaltung des Tunnels zwischen der UPF und einem AN-Knoten); Zuweisung und Verwaltung von UE-IP-Adressen (einschließlich optionaler Autorisierung); Auswahl und Steuerung der UP-Funktion; Konfiguration der Verkehrslenkung an der UPF, um den Verkehr an das richtige Ziel zu leiten; Abschluss von Schnittstellen zu Richtlinienkontrollfunktionen; Steuerung des Teils der Richtliniendurchsetzung und der QoS; rechtmäßiges Abfangen (für SM-Ereignisse und die Schnittstelle zum LI-System); Abschluss von SM-Teilen von NAS-Nachrichten; Downlink-Datenbenachrichtigung; Initiator von AN-spezifischen SM-Informationen, die über die AMF über N2 an AN gesendet werden; Bestimmung des SSC-Modus einer Sitzung. In mindestens einer Ausführungsform kann die SMF 4818 folgende Roaming-Funktionalität aufweisen: Handhabung der lokalen Durchsetzung zur Anwendung von QoS SLAB (VPLMN); Gebührendatenerfassung und Gebührenschnittstelle (VPLMN); gesetzeskonformes Abfangen (in VPLMN für SM-Ereignisse und Schnittstelle zum LI-System); Unterstützung der Interaktion mit einem externen DN für den Transport von Signalen zur PDU-Sitzungsautorisierung/Authentifizierung durch ein externes DN.
In mindestens einer Ausführungsform kann die NEF 4816 Mittel zur sicheren Freigabe von Diensten und Fähigkeiten bereitstellen, die von 3GPP-Netzfunktionen für Dritte, interne Freigabe/Wiederfreigabe, Anwendungsfunktionen (z.B. AF 4826), Edge-Computing- oder Fog-Computing-Systeme usw. bereitgestellt werden. In mindestens einer Ausführungsform kann die NEF 4816 AFs authentifizieren, autorisieren und/oder drosseln. In mindestens einer Ausführungsform kann die NEF 4816 auch mit der AF 4826 ausgetauschte Informationen und mit internen Netzwerkfunktionen ausgetauschte Informationen übersetzen. In mindestens einer Ausführungsform kann die NEF 4816 zwischen einem AF-Service-Identifier und einer internen 5GC-Information übersetzen. In mindestens einer Ausführungsform kann die NEF 4816 auch Informationen von anderen Netzfunktionen (NFs) empfangen, die auf den exponierten Fähigkeiten anderer Netzfunktionen basieren. In mindestens einer Ausführungsform können diese Informationen in der NEF 4816 als strukturierte Daten oder in einer Datenspeicher-NF unter Verwendung einer standardisierten Schnittstelle gespeichert werden. In mindestens einer Ausführungsform können die gespeicherten Informationen dann von der NEF 4816 an andere NFs und AFs weitergegeben und/oder für andere Zwecke, wie beispielsweise Analysen, verwendet werden.
In mindestens einer Ausführungsform kann die NRF 4820 Service Discovery Funktionen unterstützen, NF Discovery Requests von NF-Instanzen empfangen und Informationen über entdeckte NF-Instanzen an NF-Instanzen weitergeben. In mindestens einer Ausführungsform verwaltet die NRF 4820 auch Informationen über verfügbare NF-Instanzen und deren unterstützte Dienste.
In mindestens einer Ausführungsform kann die PCF 4822 Regeln für die Funktion(en) der Steuerungsebene bereitstellen, um diese durchzusetzen, und kann auch ein einheitliches Regelwerk unterstützen, um das Netzwerkverhalten zu steuern. In mindestens einer Ausführungsform kann die PCF 4822 auch ein Front-End (FE) implementieren, um auf Abonnementinformationen zuzugreifen, die für Policy-Entscheidungen in einem UDR der UDM 4824 relevant sind.
In mindestens einer Ausführungsform kann die UDM 4824 abonnementbezogene Informationen verarbeiten, um die Handhabung von Kommunikationssitzungen durch Netzwerkentitäten zu unterstützen, und kann Abonnementdaten des UE 4802 speichern. In mindestens einer Ausführungsform kann die UDM 4824 zwei Teile aufweisen, ein Anwendungs-FE und ein User Data Repository (UDR). In mindestens einer Ausführungsform kann die UDM ein UDM-FE aufweisen, das für die Verarbeitung von Berechtigungsnachweisen, die Standortverwaltung, die Abonnementverwaltung usw. zuständig ist. In mindestens einer Ausführungsform können mehrere verschiedene Front-Ends denselben Benutzer bei verschiedenen Transaktionen bedienen. In mindestens einer Ausführungsform greift das UDM-FE auf die in einem UDR gespeicherten Abonnementinformationen zu und führt die Verarbeitung von Authentifizierungsnachweisen, die Bearbeitung der Benutzeridentifikation, die Zugangsberechtigung, die Verwaltung der Registrierung/Mobilität und die Abonnementverwaltung durch. In mindestens einer Ausführungsform kann das UDR mit der PCF 4822 interagieren. In mindestens einer Ausführungsform kann die UDM 4824 auch die SMS-Verwaltung unterstützen, wobei ein SMS-FE eine ähnliche Anwendungslogik implementiert, wie es zuvor beschrieben ist.
In mindestens einer Ausführungsform kann die AF 4826 einen Anwendungseinfluss auf die Verkehrslenkung und den Zugang zu einem Network Capability Exposure (NCE) bieten und mit einem Policy Framework zur Steuerung von Richtlinien interagieren. In mindestens einer Ausführungsform kann das NCE ein Mechanismus sein, der es einem 5GC und der AF 4826 ermöglicht, einander über NEF 4816 Informationen zu liefern, was für Edge-Computing-Implementierungen genutzt werden kann. In mindestens einer Ausführungsform können Dienste des Netzbetreibers und Dritter in der Nähe des Anschlusspunkts des UE 4802 gehostet sein, um eine effiziente Dienstbereitstellung durch eine geringere End-to-End-Latenz und Belastung des Transportnetzes zu erreichen. In mindestens einer Ausführungsform kann das 5GC bei Edge-Computing-Implementierungen eine UPF 4804 in der Nähe des UE 4802 auswählen und eine Verkehrslenkung der UPF 4804 zu dem DN 4806 über die N6-Schnittstelle durchführen. In mindestens einer Ausführungsform kann dies auf UE-Abonnementdaten, dem UE-Standort und von der AF 4826 bereitgestellten Informationen beruhen. In mindestens einer Ausführungsform kann die AF 4826 die UPF-(Neu-)Auswahl und das Verkehrsrouting beeinflussen. In mindestens einer Ausführungsform kann ein Netzbetreiber, wenn die AF 4826 als vertrauenswürdige Instanz angesehen wird, der AF 4826 erlauben, direkt mit relevanten NFs zu interagieren.
In mindestens einer Ausführungsform kann das CN 4810 eine SMSF aufweisen, die für die Überprüfung und Verifizierung von SMS-Abonnements und die Weiterleitung von SM-Nachrichten an das/von dem UE 4802 an/von anderen Entitäten, wie beispielsweise einem SMS-GMSC/IWMSC/SMS-Router, verantwortlich sein kann. In mindestens einer Ausführungsform kann eine SMS auch mit der AMF 4812 und der UDM 4824 für die Benachrichtigungsprozedur interagieren, wobei das UE 4802 für die SMS-Übertragung verfügbar ist (z.B. Setzen eines UE-nicht-erreichbar-Flags und eine Benachrichtigung der UDM 4824, wenn das UE 4802 für SMS verfügbar ist).
In mindestens einer Ausführungsform kann das System 4800 die folgenden dienstbasierten Schnittstellen aufweisen: Namf: Dienstbasierte Schnittstelle, die von der AMF bereitgestellt wird; Nsmf: Service-basierte Schnittstelle, die von der SMF ausgestellt wird; Nnef: Dienstbasierte Schnittstelle, die von der NEF bereitgestellt wird; Npcf: Dienstbasierte Schnittstelle, die von der PCF bereitgestellt wird; Nudm: Dienstbasierte Schnittstelle, die von der UDM ausgestellt wird; Naf: Dienstbasierte Schnittstelle, die von der AF ausgestellt wird; Nnrf: Dienstbasierte Schnittstelle, die von der NRF ausgestellt wird; und Nausf: Service-basierte Schnittstelle, die durch die AUSF dargestellt wird.
In mindestens einer Ausführungsform kann das System 4800 die folgenden Bezugspunkte aufweisen: N1: Referenzpunkt zwischen dem UE und der AMF; N2: Referenzpunkt zwischen dem (R)AN und der AMF; N3: Referenzpunkt zwischen dem (R)AN und der UPF; N4: Referenzpunkt zwischen der SMF und der UPF; und N6: Referenzpunkt zwischen der UPF und einem Datennetzwerk. In mindestens einer Ausführungsform kann es viele weitere Referenzpunkte und/oder dienstbasierte Schnittstellen zwischen NF-Diensten in NFs geben; diese Schnittstellen und Referenzpunkte wurden jedoch aus Gründen der Übersichtlichkeit weggelassen. In mindestens einer Ausführungsform kann ein NS-Referenzpunkt zwischen einer PCF und einer AF liegen; ein N7-Referenzpunkt kann zwischen der PCF und der SMF liegen; ein N11-Referenzpunkt zwischen der AMF und der SMF; usw. In mindestens einer Ausführungsform kann das CN 4810 eine Nx-Schnittstelle aufweisen, die eine Inter-CN-Schnittstelle zwischen einer MME und der AMF 4812 ist, um das Interworking zwischen dem CN 4810 und dem CN 7248 zu ermöglichen.
In mindestens einer Ausführungsform kann das System 4800 mehrere RAN-Knoten (wie beispielsweise (R)AN-Knoten 4808) aufweisen, wobei eine Xn-Schnittstelle zwischen zwei oder mehr (R)AN-Knoten 4808 (z.B. gNBs), die mit dem 5GC 410 verbunden sind, zwischen einem (R)AN-Knoten 4808 (z.B. gNB), der mit dem CN 4810 verbunden ist, und einem eNB (z.B. einem Makro-RAN-Knoten) und/oder zwischen zwei eNBs, die mit dem CN 4810 verbunden sind, definiert ist.
In mindestens einer Ausführungsform kann die Xn-Schnittstelle eine Xn-Benutzerebenen- (Xn-U-) Schnittstelle und eine Xn-Steuerebenen- (Xn-C-) Schnittstelle aufweisen. In mindestens einer Ausführungsform kann die Xn-U eine nicht-garantierte Zustellung von PDUs der Benutzerebene bereitstellen und Datenweiterleitungs- und Flusssteuerungsfunktionen unterstützen/bereitstellen. In mindestens einer Ausführungsform kann die Xn-C Management- und Fehlerbehandlungsfunktionen, Funktionen zur Verwaltung einer Xn-C-Schnittstelle, eine Mobilitätsunterstützung für ein UE 4802 in einem verbundenen Modus (z.B. CM-CONNECTED) einschließlich Funktionen zur Verwaltung der UE-Mobilität für den verbundenen Modus zwischen einem oder mehreren (R)AN-Knoten 4808 bereitstellen. In mindestens einer Ausführungsform kann die Mobilitätsunterstützung eine Kontextübertragung von einem alten (Quell-) dienenden (R)AN-Knoten 4808 zu einem neuen (Ziel-) dienenden (R)AN-Knoten 4808 aufweisen; und die Steuerung von Benutzerebenen-Tunneln zwischen dem alten (Quell-) dienenden (R)AN-Knoten 4808 und dem neuen (Ziel-) dienenden (R)AN-Knoten 4808.
In mindestens einer Ausführungsform kann ein Protokollstack einer Xn-U eine Transportnetzwerkschicht, die auf der Transportschicht des Internetprotokolls (IP) aufbaut, und eine GTP-U-Schicht auf einer UDP- und/oder IP-Schicht(en) aufweisen, um PDUs der Benutzerebene zu übertragen. In mindestens einer Ausführungsform kann der Xn-C-Protokollstack ein Signalisierungsprotokoll der Anwendungsschicht (als Xn Application Protocol (Xn-AP) bezeichnet) und eine Transportnetzwerkschicht, die auf einer SCTP-Schicht aufbaut, aufweisen. In mindestens einer Ausführungsform kann die SCTP-Schicht über einer IP-Schicht liegen. In mindestens einer Ausführungsform stellt die SCTP-Schicht eine garantierte Zustellung von Nachrichten der Anwendungsschicht bereit. In mindestens einer Ausführungsform wird in einer Transport-IP-Schicht eine Punkt-zu-Punkt-Übertragung zur Übermittlung von Signalisierungs-PDUs verwendet. In mindestens einer Ausführungsform kann ein Xn-U-Protokollstack und/oder ein Xn-C-Protokollstack gleich oder ähnlich sein wie der/die hierin gezeigte(n) und beschriebene(n) Protokollstack der Benutzerebene und/oder der Steuerebene.
49 ist eine Darstellung eines Steuerungsebenen-Protokollstacks gemäß einigen Ausführungsformen. In mindestens einer Ausführungsform ist eine Steuerebene 4900 als ein Kommunikationsprotokollstack zwischen dem UE 4402 (oder alternativ dem UE 4404), dem RAN 4416 und der (den) MME(s) 4428 dargestellt.
In mindestens einer Ausführungsform kann die PHY-Schicht 4902 Informationen, die von der MAC-Schicht 4904 verwendet werden, über eine oder mehrere Luftschnittstellen senden oder empfangen. In mindestens einer Ausführungsform kann die PHY-Schicht 4902 darüber hinaus eine Verbindungsanpassung oder adaptive Modulation und Codierung (AMC), eine Leistungssteuerung, eine Zellensuche (z.B. für anfängliche Synchronisations- und Handover-Zwecke) und andere Messungen durchführen, die von höheren Schichten, wie einer RRC-Schicht 4910, verwendet werden. In mindestens einer Ausführungsform kann die PHY-Schicht 4902 darüber hinaus eine Fehlererkennung auf Transportkanälen, eine Codierung/Decodierung von Transportkanälen mit Vorwärtsfehlerkorrektur (FEC), eine Modulation/Demodulation von physikalischen Kanälen, eine Verschachtelung, eine Ratenanpassung, eine Abbildung auf physikalische Kanäle und eine Multiple Input Multiple Output (MIMO-) Antennenverarbeitung durchführen.
In mindestens einer Ausführungsform kann die MAC-Schicht 4904 eine Abbildung zwischen logischen Kanälen und Transportkanälen, ein Multiplexen von MAC-Dienstdateneinheiten (SDUs) von einem oder mehreren logischen Kanälen auf Transportblöcke (TBs), die über Transportkanäle an die PHY zugestellt werden sollen, ein Demultiplexen von MAC-SDUs auf einen oder mehrere logische Kanäle von Transportblöcken (TBs), die von der PHY über Transportkanäle zuzustellen sind, ein Multiplexen von MAC-SDUs auf TBs, ein Melden von Planungsinformationen, eine Fehlerkorrektur durch eine hybride automatische Wiederholungsanforderung (HARD) und eine Priorisierung logischer Kanäle durchführen.
In mindestens einer Ausführungsform kann die RLC-Schicht 4906 in einer Vielzahl von Betriebsmodi arbeiten, die Folgendes aufweisen: einen Transparent Mode (TM), einen Unacknowledged Mode (UM), und einen Acknowledged Mode (AM). In mindestens einer Ausführungsform kann die RLC-Schicht 4906 eine Übertragung von Protokolldateneinheiten (PDUs) der oberen Schicht, eine Fehlerkorrektur durch eine automatische Wiederholungsanforderung (ARQ) für AM-Datenübertragungen sowie eine Verkettung, Segmentierung und Wiederzusammensetzung von RLC-SDUs für UM- und AM-Datenübertragungen durchführen. In mindestens einer Ausführungsform kann die RLC-Schicht 4906 auch eine Neusegmentierung von RLC-Daten-PDUs für AM-Datenübertragungen durchführen, RLC-Daten-PDUs für UM- und AM-Datenübertragungen neu anordnen, doppelte Daten für UM- und AM-Datenübertragungen erkennen, RLC-SDUs für UM- und AM-Datenübertragungen verwerfen, Protokollfehler für AM-Datenübertragungen erkennen und einen RLC-Wiederaufbau durchführen.
In mindestens einer Ausführungsform kann die PDCP-Schicht 4908 durchführen eine Header-Komprimierung und -Dekomprimierung von IP-Daten, PDCP-Sequenznummern (SNs) beibehalten, eine sequenzgenaue Zustellung von PDUs der oberen Schicht bei einer Wiederherstellung der unteren Schichten durchführen, eine Beseitigung von Duplikaten von SDUs der unteren Schicht bei einer Wiederherstellung der unteren Schichten für Funkträger, die auf RLC AM abgebildet sind, eine Ver- und Entschlüsselung von Daten der Steuerebene, eine Ausführung eines Integritätsschutzes und einer Integritätsprüfung von Daten der Steuerebene, eine Steuerung des zeitgesteuerten Verwerfens von Daten und eine Ausführung von Sicherheitsoperationen (z. g., Verschlüsselung, Entschlüsselung, Integritätsschutz, Integritätsüberprüfung usw.).
In mindestens einer Ausführungsform können die Hauptdienste und -funktionen einer RRC-Schicht 4410 aufweisen eine Übertragung von Systeminformationen (z.B. enthalten in Master Information Blocks (MIBs) oder System Information Blocks (SIBs), die sich auf eine Nicht-Zugangsschicht (NAS) beziehen), eine Übertragung von Systeminformationen, die sich auf eine Zugangsschicht (AS) beziehen, ein Paging, einen Aufbau, eine Aufrechterhaltung und einen Abbau einer RRC-Verbindung zwischen einem UE und einem E-UTRAN (z.B., ein RRC-Verbindungs-Paging, ein RRC-Verbindungsaufbau, ein RRC-Verbindungsmodifikation und ein RRC-Verbindungsabbau), ein Aufbau, eine Konfiguration, eine Wartung und eine Freigabe von Punkt-zu-Punkt-Funkträgern, Sicherheitsfunktionen einschließlich Schlüsselmanagement, eine Mobilität zwischen Funkzugangstechnologien (RAT) und eine Messkonfiguration für UE-Messberichte. In mindestens einer Ausführungsform können die MIBs und SIBs ein oder mehrere Informationselemente (IEs) umfassen, die jeweils einzelne Datenfelder oder Datenstrukturen umfassen können.
In mindestens einer Ausführungsform können das UE 4402 und das RAN 4416 eine Uu-Schnittstelle (z.B. eine LTE-Uu-Schnittstelle) verwenden, um Daten der Steuerebene über einen Protokollstack auszutauschen, der die PHY-Schicht 4902, die MAC-Schicht 4904, die RLC-Schicht 4906, die PDCP-Schicht 4908 und die RRC-Schicht 4910 umfasst.
In mindestens einer Ausführungsform bilden Nicht-Zugriffsschicht- (NAS-) Protokolle (NAS-Protokolle 4912) eine höchste Schicht einer Steuerungsebene zwischen dem UE 4402 und der (den) MME(s) 4428. In mindestens einer Ausführungsform unterstützen die NAS-Protokolle 4912 die Mobilität des UE 4402 und Sitzungsmanagementverfahren zum Aufbau und zur Aufrechterhaltung der IP-Konnektivität zwischen dem UE 4402 und dem P-GW 4434.
In mindestens einer Ausführungsform kann die Si-Anwendungsprotokoll- (SIAP-) Schicht (S1-AP-Schicht 4922) Funktionen einer Si-Schnittstelle unterstützen und elementare Prozeduren (EPs) umfassen. In mindestens einer Ausführungsform ist eine EP eine Einheit einer Interaktion zwischen dem RAN 4416 und dem CN 4428. In mindestens einer Ausführungsform können die Dienste der S1-AP-Schicht zwei Gruppen umfassen: UE-assoziierte Dienste und nicht UE-assoziierte Dienste. In mindestens einer Ausführungsform weisen diese Dienste Funktionen auf, einschließlich, aber nicht beschränkt auf E-UTRAN Radio Access Bearer (E-RAB) Management, UE-Fähigkeitsanzeige, Mobilität, NAS-Signaltransport, RAN Information Management (RIM) und Konfigurationsübertragung.
In mindestens einer Ausführungsform kann die Stream Control Transmission Protocol (SCTP)-Schicht (alternativ als Stream Control Transmission Protocol/Internet Protocol (SCTP/IP)-Schicht bezeichnet) (SCTP-Schicht 4920) eine zuverlässige Zustellung von Signalisierungsnachrichten zwischen dem RAN 4416 und der MME(s) 4428 gewährleisten, die zum Teil auf einem IP-Protokoll basiert, das von einer IP-Schicht 4918 unterstützt wird. In mindestens einer Ausführungsform können sich die L2-Schicht 4916 und eine L1-Schicht 4914 auf Kommunikationsverbindungen (z.B. drahtgebunden oder drahtlos) beziehen, die von einem RAN-Knoten und einer MME zum Austausch von Informationen verwendet werden.
In mindestens einer Ausführungsform können das RAN 4416 und die MME(s) 4428 eine S1-MME-Schnittstelle verwenden, um Steuerebenendaten über einen Protokollstack auszutauschen, der eine L1-Schicht 4914, eine L2-Schicht 4916, eine IP-Schicht 4918, eine SCTP-Schicht 4920 und eine Si-AP-Schicht 4922 umfasst.
50 ist eine Darstellung eines Protokollstacks der Benutzerebene gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist eine Benutzerebene 4500 als ein Kommunikationsprotokollstack zwischen einem UE 4402, einem RAN 4416, einem S-GW 4430 und einem P-GW4434 dargestellt. In mindestens einer Ausführungsform kann die Benutzerebene 5000 die gleichen Protokollschichten wie die Steuerebene 5000 verwenden. In mindestens einer Ausführungsform können beispielsweise das UE 4402 und das RAN 4416 eine Uu-Schnittstelle (z.B. eine LTE-Uu-Schnittstelle) verwenden, um Daten der Benutzerebene über einen Protokollstack auszutauschen, der die PHY-Schicht 5002, die MAC-Schicht 5004, die RLC-Schicht 5006 und die PDCP-Schicht 5008 umfasst.
In mindestens einer Ausführungsform kann das General Packet Radio Service (GPRS) Tunneling Protocol für eine Benutzerebenen- (GTP-U) Schicht (GTP-U-Schicht 5004) für die Übertragung von Benutzerdaten innerhalb eines GPRS-Kernnetzwerks und zwischen einem Funkzugangsnetzwerk und einem Kernnetzwerk verwendet werden. In mindestens einer Ausführungsform können die transportierten Nutzdaten beispielsweise als Pakete in einem der Formate IPv4, IPv6 oder PPP vorliegen. In mindestens einer Ausführungsform kann die UDP- und IP-Sicherheits- (UDP/IP-) Schicht (UDP/IP-Schicht 5002) Prüfsummen für die Datenintegrität, Anschlussnummern für die Adressierung verschiedener Funktionen an einer Quelle und einem Ziel sowie Verschlüsselung und Authentifizierung für ausgewählte Datenströme bereitstellen. In mindestens einer Ausführungsform können das RAN 4416 und das S-GW 4430 eine S1-U-Schnittstelle verwenden, um Daten der Benutzerebene über einen Protokollstack auszutauschen, der die L1-Schicht 4914, die L2-Schicht 4916, die UDP/IP-Schicht 5002 und die GTP-U-Schicht 5004 umfasst. In mindestens einer Ausführungsform können das S-GW 4430 und das P-GW 4434 eine S5/S8a-Schnittstelle verwenden, um Daten der Benutzerebene über einen Protokollstack auszutauschen, der die L1-Schicht 4914, die L2-Schicht 4916, die UDP/IP-Schicht 5002 und die GTP-U-Schicht 5004 umfasst. In mindestens einer Ausführungsform, wie es oben in Bezug auf 49 erläutert ist, unterstützen NAS-Protokolle eine Mobilität des UE 4402 und Sitzungsmanagementverfahren zum Aufbau und zur Aufrechterhaltung der IP-Konnektivität zwischen dem UE 4402 und dem P-GW 4434.
51 zeigt die Komponenten 5100 eines Kernnetzwerkes gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform können die Komponenten des CN 4438 in einem physischen Knoten oder in separaten physischen Knoten implementiert sein, die Komponenten zum Lesen und Ausführen von Anweisungen von einem maschinenlesbaren oder computerlesbaren Medium (z.B. einem nicht flüchtigen maschinenlesbaren Speichermedium) aufweisen. In mindestens einer Ausführungsform wird die Netzwerkfunktionsvirtualisierung (NFV) verwendet, um beliebige oder alle der oben beschriebenen Netzwerkknotenfunktionen über ausführbare Anweisungen zu virtualisieren, die in einem oder mehreren computerlesbaren Speichermedien gespeichert sind (was im Folgenden ausführlicher beschrieben ist). In mindestens einer Ausführungsform kann eine logische Instanziierung des CN 4438 als Netzwerk-Slice 5102 bezeichnet werden (z.B. ist das Netzwerk-Slice 5102 so dargestellt, dass es den HSS 4432, die MME(s) 4428 und das S-GW 4430 aufweist). In mindestens einer Ausführungsform kann eine logische Instanziierung eines Abschnitts des CN 4438 als Netzwerk-Sub-Slice 5104 bezeichnet werden (z.B. weist das dargestellte Netzwerk-Sub-Slice 5104 das P-GW 4434 und die PCRF 4436 auf).
In mindestens einer Ausführungsform können NFV-Architekturen und -Infrastrukturen verwendet werden, um eine oder mehrere Netzwerkfunktionen, die alternativ von proprietärer Hardware ausgeführt werden, auf physischen Ressourcen zu virtualisieren, die eine Kombination aus Industriestandard-Serverhardware, Speicherhardware oder Switches umfassen. In mindestens einer Ausführungsform können NFV-Systeme verwendet werden, um virtuelle oder rekonfigurierbare Implementierungen von einer oder mehreren EPC-Komponenten/Funktionen auszuführen.
52 ist ein Blockdiagramm, das Komponenten gemäß mindestens einer Ausführungsform eines Systems 5200 zur Unterstützung der Netzwerkfunktionsvirtualisierung (NFV) zeigt. In mindestens einer Ausführungsform ist das System 5200 so dargestellt, dass es einen virtualisierten Infrastrukturmanager (dargestellt als VIM 5202), eine Netzwerkfunktionsvirtualisierungsinfrastruktur (dargestellt als NFVI 5204), einen VNF-Manager (dargestellt als VNFM 5206), virtualisierte Netzwerkfunktionen (dargestellt als VNF 5208), einen Elementmanager (dargestellt als EM 5210), einen NFV-Orchestrator (dargestellt als NFVO 5212) und einen Netzwerkmanager (dargestellt als NM 5214) aufweist.
In mindestens einer Ausführungsform verwaltet der VIM 5202 Ressourcen der NFVI 5204. In mindestens einer Ausführungsform kann die NFVI 5204 physische oder virtuelle Ressourcen und Anwendungen (einschließlich Hypervisoren) aufweisen, die zur Ausführung des Systems 5200 verwendet werden. In mindestens einer Ausführungsform kann der VIM 5202 einen Lebenszyklus virtueller Ressourcen mit der NFVI 5204 verwalten (z.B. eine Erstellung, eine Wartung und einen Abbau virtueller Maschinen (VMs), die einer oder mehreren physischen Ressourcen zugeordnet sind), VM-Instanzen verfolgen, eine Leistung, einen Fehler und eine Sicherheit von VM-Instanzen und zugehörigen physischen Ressourcen verfolgen und VM-Instanzen und zugehörige physische Ressourcen anderen Managementsystemen zugänglich machen.
In mindestens einer Ausführungsform kann der VNFM 5206 die VNF 5208 verwalten. In mindestens einer Ausführungsform kann die VNF 5208 verwendet werden, um EPC-Komponenten/Funktionen auszuführen. In mindestens einer Ausführungsform kann der VNFM 5206 einen Lebenszyklus von VNF 5208 verwalten und Leistung, Fehler und Sicherheit der virtuellen Aspekte von VNF 5208 verfolgen. In mindestens einer Ausführungsform kann der EM 5210 die Leistung, Fehler und Sicherheit der funktionalen Aspekte von VNF 5208 verfolgen. In mindestens einer Ausführungsform können die Verfolgungsdaten des VNFM 5206 und des EM 5210 z.B. Leistungsmessungs-(PM-) Daten umfassen, die von dem VIM 5202 oder der NFVI 5204 verwendet werden. In mindestens einer Ausführungsform können sowohl der VNFM 5206 als auch der EM 5210 eine Menge von VNFs des Systems 5200 hoch- bzw. herunterskalieren.
In mindestens einer Ausführungsform kann der NFVO 5212 Ressourcen der NFVI 5204 koordinieren, autorisieren, freigeben und in Anspruch nehmen, um einen angeforderten Dienst bereitzustellen (z.B. um eine EPC-Funktion, -Komponente oder-Slice auszuführen). In mindestens einer Ausführungsform kann der NM 5214 ein Paket von Endbenutzerfunktionen mit Verantwortung für die Verwaltung eines Netzwerks bereitstellen, das Netzwerkelemente mit VNFs, nicht virtualisierte Netzwerkfunktionen oder beides aufweisen kann (die Verwaltung der VNFs kann über den EM 5210 erfolgen).
In mindestens einer Ausführungsform kann NM 5214 ein Paket von Funktionen bereitstellen, die als Teil einer Bibliothek der physikalischen Schicht (PHY) 116 implementiert sind.
Andere Variationen sind im Sinne der vorliegenden Offenbarung. Während die offenbarten Verfahren für verschiedene Modifikationen und alternative Konstruktionen anfällig sind, sind bestimmte dargestellte Ausführungsformen davon in den Zeichnungen gezeigt und oben im Detail beschrieben worden. Es ist jedoch klar, dass es nicht beabsichtigt ist, die Offenbarung auf eine bestimmte Form oder bestimmte Formen zu beschränken, sondern dass im Gegenteil beabsichtigt ist, alle Modifikationen, alternativen Konstruktionen und Äquivalente abzudecken, die in den Geist und den Umfang der Offenbarung fallen, wie es in den beigefügten Ansprüchen definiert ist.
Die Verwendung der Begriffe „ein“ und „eine“ sowie „der“, „die“ und „das“ und ähnlicher Bezeichnungen im Zusammenhang mit der Beschreibung offengelegter Ausführungsformen (insbesondere im Zusammenhang mit den folgenden Ansprüchen) ist so auszulegen, dass sie sowohl die Einzahl als auch die Mehrzahl umfasst, sofern es hierin nicht anders angegeben oder durch den Kontext eindeutig widerlegt ist, und nicht als Definition eines Begriffs. Die Begriffe „umfassend“, „mit“, „einschließlich“, „aufweisend“ und „enthaltend“ sind, sofern es nicht anders angegeben ist, als offene Begriffe zu verstehen (d.h. „einschließlich, aber nicht beschränkt auf“). Der Begriff „verbunden“ ist, wenn er unverändert bleibt und sich auf physikalische Verbindungen bezieht, als teilweise oder ganz in einem Teil enthalten, an ihm angebracht oder mit ihm verbunden zu verstehen, auch wenn etwas dazwischen liegt. Die Aufzählung von Wertebereichen soll lediglich als Kurzform dienen, um sich individuell auf jeden einzelnen Wert zu beziehen, der in den Bereich fällt, sofern hierin nichts anderes angegeben ist, und jeder einzelne Wert ist in die Beschreibung aufgenommen, als wäre er hierin einzeln aufgeführt. In mindestens einer Ausführungsform ist die Verwendung des Begriffs „Menge“ (z.B. „eine Menge von Gegenständen“) oder „Teilmenge“, sofern es nicht anders angegeben oder durch den Kontext widerlegt ist, als eine nicht leere Sammlung zu verstehen, die ein oder mehrere Elemente umfasst. Darüber hinaus bezeichnet der Begriff „Teilmenge“ einer entsprechenden Menge, sofern es nicht anders vermerkt oder durch den Kontext widerlegt ist, nicht notwendigerweise eine echte Teilmenge der entsprechenden Menge, sondern die Teilmenge und die entsprechende Menge können gleich sein.
Konjunktive Ausdrücke, wie beispielsweise Sätze der Form „mindestens eines von A, B und C“ oder „mindestens eines von A, B und C“, werden, sofern es nicht ausdrücklich anders angegeben oder durch den Kontext eindeutig widerlegt ist, mit dem Kontext so verstanden, wie sie im Allgemeinen verwendet werden, um darzustellen, dass ein Element, ein Begriff usw., entweder A oder B oder C oder eine beliebige, nicht leere Teilmenge der Menge von A und B und C sein kann. In einem Beispiel für eine Menge mit drei Mitgliedern beziehen sich die konjunktiven Ausdrücke „mindestens eines von A, B, und C“ und „mindestens eines von A, B und C“ auf eine der folgenden Mengen: {A}, {B}, {C}, {A, B}, {A, C}, {B, C}, {A, B, C}. Derartige konjunktive Formulierungen sind also nicht generell so zu verstehen, dass bei bestimmten Ausführungsformen jeweils mindestens eines von A, mindestens eines von B und mindestens eines von C vorhanden sein muss. Sofern es nicht anders vermerkt oder durch den Kontext widerlegt ist, bezeichnet der Begriff „Mehrzahl“ einen Zustand der Pluralität (z.B. „eine Mehrzahl von Elementen“ bezeichnet mehrere Elemente). In mindestens einer Ausführungsform beträgt die Anzahl der Gegenstände in einer Mehrzahl mindestens zwei, kann aber auch mehr sein, wenn dies entweder ausdrücklich oder durch den Kontext angegeben ist. Darüber hinaus bedeutet „basierend auf“, sofern es nicht anders angegeben oder anderweitig aus dem Kontext klar ist, „zumindest teilweise basierend auf“ und nicht „ausschließlich basierend auf“.
Die Operationen der hierin beschriebenen Verfahren können in jeder geeigneten Reihenfolge durchgeführt werden, sofern dies hierin nicht anders angegeben ist oder sich aus dem Kontext eindeutig ergibt. In mindestens einer Ausführungsform wird ein Verfahren wie die hierin beschriebenen Verfahren (oder Variationen und/oder Kombinationen davon) unter der Steuerung eines oder mehrerer Computersysteme durchgeführt, die mit ausführbaren Anweisungen konfiguriert sind und als Code (z.B. ausführbare Anweisungen, ein oder mehrere Computerprogramme oder eine oder mehrere Anwendungen) implementiert sind, die gemeinsam auf einem oder mehreren Prozessoren, durch Hardware oder Kombinationen davon ausgeführt werden. In mindestens einer Ausführungsform ist der Code auf einem computerlesbaren Speichermedium gespeichert, z.B. in Form eines Computerprogramms, das eine Vielzahl von Anweisungen umfasst, die von einem oder mehreren Prozessoren ausgeführt werden können. In mindestens einer Ausführungsform handelt es sich bei einem computerlesbaren Speichermedium um ein nicht flüchtiges computerlesbares Speichermedium, was transitorische Signale (z.B. eine sich ausbreitende transiente elektrische oder elektromagnetische Übertragung) ausschließt, jedoch nicht flüchtige Datenspeicherschaltungen (z.B. Puffer, Cache und Warteschlangen) innerhalb von Transceivern für transitorische Signale einschließt. In mindestens einer Ausführungsform ist ein Code (z.B. ein ausführbarer Code oder Quellcode) auf einem Satz von einem oder mehreren nicht flüchtigen, computerlesbaren Speichermedien gespeichert, auf denen ausführbare Befehle gespeichert sind (oder ein anderer Speicher zum Speichern ausführbarer Befehle), die, wenn sie von einem oder mehreren Prozessoren eines Computersystems ausgeführt werden (d. h. als ein Ergebnis der Ausführung), das Computersystem veranlassen, hierin beschriebene Operationen durchzuführen. In mindestens einer Ausführungsform umfasst ein Satz nicht flüchtiger, computerlesbarer Speichermedien mehrere nicht flüchtige, computerlesbare Speichermedien, wobei auf einem oder mehreren der einzelnen nicht flüchtigen Speichermedien mehrerer nicht flüchtiger, computerlesbarer Speichermedien der gesamte Code fehlt, während auf mehreren nicht flüchtigen, computerlesbaren Speichermedien gemeinsam der gesamte Code gespeichert ist. In mindestens einer Ausführungsform werden ausführbare Befehle so ausgeführt, dass verschiedene Befehle von verschiedenen Prozessoren ausgeführt werden - zum Beispiel speichert ein nicht flüchtiges computerlesbares Speichermedium Befehle und eine Hauptzentraleinheit („CPU“) führt einige der Befehle aus, während eine Grafikverarbeitungseinheit („GPU“) andere Befehle ausführt. In mindestens einer Ausführungsform haben verschiedene Komponenten eines Computersystems getrennte Prozessoren, und verschiedene Prozessoren führen verschiedene Teilmengen von Befehlen aus.
Dementsprechend sind In mindestens einer Ausführungsform Computersysteme ausgestaltet, um einen oder mehrere Dienste zu implementieren, die einzeln oder gemeinsam Operationen der hierin beschriebenen Verfahren durchführen, und solche Computersysteme sind mit anwendbarer Hardware und/oder Software ausgestaltet, die die Durchführung der Operationen ermöglichen. Darüber hinaus ist ein Computersystem, das mindestens eine Ausführungsform der vorliegenden Offenbarung implementiert, eine einzelne Einrichtung und in einer anderen Ausführungsform ein verteiltes Computersystem, das mehrere Einrichtungen umfasst, die unterschiedlich arbeiten, so dass das verteilte Computersystem die hierin beschriebenen Operationen durchführt und dass eine einzelne Einrichtung nicht alle Operationen durchführt.
Die Verwendung von Beispielen oder beispielhaften Formulierungen (z.B. „wie beispielsweise“) dient lediglich der besseren Veranschaulichung von Ausführungsformen der Offenbarung und stellt keine Einschränkung des Umfangs der Offenbarung dar, sofern nicht etwas anderes beansprucht wird. Keine Formulierung in der Beschreibung sollte so ausgelegt werden, dass ein nicht beanspruchtes Element als wesentlich für die Durchführung der Offenbarung angesehen wird.
Alle Referenzen, einschließlich Veröffentlichungen, Patentanmeldungen und Patente, die hierin zitiert werden, werden hiermit durch Bezugnahme in demselben Ausmaß einbezogen, als ob jede Referenz einzeln und ausdrücklich als durch Bezugnahme einbezogen angegeben wäre und hierin in ihrer Gesamtheit wiedergegeben würde.
In der Beschreibung und den Ansprüchen können die Begriffe „gekoppelt“ und „verbunden“ sowie deren Derivate verwendet werden. Es sollte verstanden werden, dass diese Begriffe nicht als Synonyme füreinander zu verstehen sind. Vielmehr kann in bestimmten Beispielen „verbunden“ oder „gekoppelt“ verwendet werden, um anzuzeigen, dass zwei oder mehr Elemente in direktem oder indirektem physischem oder elektrischem Kontakt zueinander stehen. „Gekoppelt“ kann auch bedeuten, dass zwei oder mehr Elemente nicht in direktem Kontakt zueinander stehen, aber dennoch miteinander kooperieren oder interagieren.
Sofern nicht ausdrücklich etwas anderes angegeben ist, beziehen sich Begriffe wie „Verarbeiten“, „Rechnen“, „Berechnen“, „Bestimmen“ oder dergleichen in der gesamten Beschreibung auf Aktionen und/oder Verfahren bzw. Prozesse eines Computers oder eines Rechensystems oder einer ähnlichen elektronischen Recheneinrichtung, die Daten, die als physikalische, z.B. elektronische, Größen in den Registern und/oder Speichern des Rechensystems dargestellt sind, manipulieren und/oder in andere Daten umwandeln, die in ähnlicher Weise als physikalische Größen in den Speichern, Registern oder anderen derartigen Einrichtungen zur Speicherung, Übertragung oder Anzeige von Informationen des Rechensystems dargestellt werden.
In ähnlicher Weise kann sich der Begriff „Prozessor“ auf eine Einrichtung oder einen Abschnitt einer Einrichtung beziehen, die elektronische Daten aus Registern und/oder Speichern verarbeitet und diese elektronischen Daten in andere elektronische Daten umwandelt, die in Registern und/oder Speichern gespeichert werden können. Als nicht einschränkende Beispiele kann der „Prozessor“ eine CPU oder eine GPU sein. Eine „Datenverarbeitungsplattform“ kann einen oder mehrere Prozessoren umfassen. Der hierin verwendete Begriff „Software“-Prozesse kann z.B. Software- und/oder Hardware-Einheiten aufweisen, die im Laufe der Zeit Arbeit verrichten, wie beispielsweise Tasks, Threads und intelligente Agenten. Jeder Prozess bzw. jedes Verfahren kann sich auch auf mehrere Prozesse bzw. Verfahren beziehen, um Anweisungen nacheinander oder parallel, kontinuierlich oder intermittierend auszuführen. Die Begriffe „System“ und „Verfahren“ werden hierin austauschbar verwendet, insofern ein System eine oder mehrere Verfahren umfassen kann und Verfahren als System betrachtet werden können.
Im vorliegenden Dokument kann auf das Gewinnen, Erfassen, Empfangen oder Eingeben analoger oder digitaler Daten in ein Teilsystem, ein Computersystem oder eine computerimplementierte Maschine Bezug genommen werden. Ein Verfahren eines Erhaltens, Erfassens, Empfangens oder Eingebens analoger und digitaler Daten kann auf verschiedene Weise durchgeführt werden, z.B. durch Empfangen von Daten als Parameter eines Funktionsaufrufs oder eines Aufrufs an eine Anwendungsprogrammierschnittstelle. In einigen Implementierungen kann das Verfahren des Erhaltens, Erfassens, Empfangens oder Eingebens von analogen oder digitalen Daten durch die Übertragung von Daten über eine serielle oder parallele Schnittstelle durchgeführt werden. In einer anderen Implementierung kann das Verfahren des Erhaltens, Erfassens, Empfangens oder Eingebens analoger oder digitaler Daten durch die Übertragung von Daten über ein Computernetzwerk von der bereitstellenden Einheit zur erfassenden Einheit durchgeführt werden. Es kann auch auf ein Bereitstellen, Ausgeben, Übertragen, Senden oder Präsentieren analoger oder digitaler Daten Bezug genommen werden. In verschiedenen Beispielen kann das Verfahren eines Bereitstellens, Ausgebens, Übertragens, Sendens oder Darstellens analoger oder digitaler Daten durch die Übertragung von Daten als Eingabe- oder Ausgabeparameter eines Funktionsaufrufs, eines Parameters einer Anwendungsprogrammierschnittstelle oder eines Interprozess-Kommunikationsmechanismus durchgeführt werden.
Obwohl die obige Diskussion beispielhafte Implementierungen der beschriebenen Verfahren bzw. Techniken darlegt, können andere Architekturen verwendet werden, um die beschriebene Funktionalität zu implementieren, und diese sollen in den Anwendungsbereich dieser Offenbarung fallen. Darüber hinaus, obwohl spezifische Verteilungen von Verantwortlichkeiten oben zu Diskussionszwecken definiert sind, können verschiedene Funktionen und Verantwortlichkeiten auf unterschiedliche Weise verteilt und aufgeteilt werden, abhängig von den Umständen.
Obwohl der Gegenstand in einer Sprache beschrieben wurde, die sich auf strukturelle Merkmale und/oder methodische Handlungen bezieht, ist zu verstehen, dass der in den beigefügten Ansprüchen beanspruchte Gegenstand nicht notwendigerweise auf die beschriebenen spezifischen Merkmale oder Handlungen beschränkt ist. Vielmehr sind bestimmte Merkmale und Aktionen als beispielhafte Formen der Umsetzung der Ansprüche offengelegt.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 27122714 [0318]

Claims

Prozessor, umfassend: einen oder mehrere Schaltkreise zum Veranlassen, dass Operationen für New Radio der fünften Generation, 5G-NR, parallel zumindest teilweise basierend auf einer oder mehrerer Rechenressourcen, mit welchen die eine oder die mehreren Operationen durchzuführen sind, durchzuführen sind.
Prozessor nach Anspruch 1, wobei das Veranlassen, dass 5G-NR-Operationen parallel durchgeführt werden, ein Gruppieren der einen oder der mehreren Operationen basierend zumindest teilweise auf einem oder mehreren Attributen umfasst, um zu veranlassen, dass Operationen in jeder Gruppe unter Verwendung der einen oder der mehreren Rechenressourcen durchgeführt werden.
Prozessor nach Anspruch 2, wobei das eine oder die mehreren Attribute eine oder mehrere 5G-NR-Zellen angeben.
Prozessor nach einem der vorhergehenden Ansprüche, wobei das Veranlassen, dass 5G-NR-Operationen parallel durchgeführt werden, ein Empfangen eines oder mehrerer Parameter umfasst, um die eine oder die mehreren Rechenressourcen anzugeben, mit denen die eine oder die mehreren Operationen durchzuführen sind.
Prozessor nach einem der vorhergehenden Ansprüche, wobei das Veranlassen, dass 5G-NR-Operationen parallel durchgeführt werden, ein Konfigurieren der einen oder der mehreren parallel durchzuführenden Operationen basierend zumindest teilweise auf einem oder mehreren Parametern zum Angeben der einen oder der mehreren Rechenressourcen umfasst.
Prozessor nach einem der vorhergehenden Ansprüche, wobei die eine oder die mehreren Rechenressourcen einen oder mehrere Kernel umfassen zum Durchführen der einen oder der mehreren Operationen, und jeder Kernel des einen oder der mehreren Kernel eine oder mehrere Gruppen der einen oder der mehreren Rechenoperationen basierend zumindest teilweise auf Parametern durchführt, die ein oder mehrere Attribute der einen oder der mehreren Rechenoperationen angeben.
Prozessor nach einem der vorhergehenden Ansprüche, wobei der eine oder die mehreren Schaltkreise dazu angeordnet sind, eine Softwarebibliothek zu veranlassen, einen oder mehrere Parameter zu empfangen, die die eine oder die mehreren Rechenressourcen angeben, mit welchen die eine oder die mehreren Operationen durchzuführen sind, und die eine oder die mehreren Operationen zu gruppieren, die unter Verwendung der einen oder der mehreren Rechenressourcen parallel durchzuführen sind.
Prozessor nach einem der vorhergehenden Ansprüche, wobei die eine oder die mehreren Operationen eine oder mehrere Operationen der physikalischen Schicht (PHY) von einer oder mehreren Vorrichtungen umfassen, die einer oder mehreren Zellen eines 5G-NR-Netzwerks zugeordnet sind.
Prozessor nach einem der vorhergehenden Ansprüche, wobei der eine oder die mehreren Schaltkreise ferner veranlassen, dass die 5G-NR-Operationen parallel von einer oder mehreren Parallelverarbeitungseinheiten durchgeführt werden.
Verfahren, umfassend: ein paralleles Durchführen von Operationen für New Radio der fünften Generation, 5G-NR, zumindest teilweise basierend auf einer oder mehrerer Rechenressourcen, mit welchen die eine oder die mehreren Operationen durchzuführen sind, durchzuführen sind.
Verfahren nach Anspruch 10, ferner umfassend ein Gruppieren der einen oder der mehreren Operationen durch eine 5G-NR-Physical-Layer-(PHY)-Bibliothek, wobei die 5G-NR-Physical-Layer-(PHY)-Bibliothek die eine oder die mehreren Operationen basierend zumindest teilweise auf einem oder mehreren Attributen gruppiert, um zu veranlassen, dass Operationen in jeder Gruppe unter Verwendung der einen oder der mehreren Rechenressourcen durchgeführt werden, wobei die 5G-NR-Physical-Layer-(PHY)-Bibliothek das eine oder die mehreren Attribute als ein Ergebnis eines oder mehrerer Funktionsaufrufe an eine Anwendungsprogrammierschnittstelle erhält.
Verfahren nach Anspruch 10 oder 11, wobei die eine oder die mehreren Rechenressourcen einen oder mehrere Software-Kernel zum Durchführen der einen oder der mehreren Operationen unter Verwendung einer oder mehrerer paralleler Verarbeitungseinheiten umfassen.
Verfahren nach einem der Ansprüche 10 bis 12, wobei eine 5G-NR-Physical-Layer-(PHY)-Bibliothek einen oder mehrere Parameter empfängt, um jede der einen oder der mehreren Operationen als ein Ergebnis eines oder mehrerer Funktionsaufrufe an die 5G-NR-PHY-Bibliothek zu konfigurieren, und jeden des einen oder der mehreren Parameter basierend zumindest teilweise darauf speichert, ob jeder Parameter des einen oder der mehreren Parameter zu aktualisieren ist, wenn die eine oder mehreren Operationen durchgeführt werden.
Verfahren nach einem der Ansprüche 10 bis 13, wobei eine 5G-NR-Physical-Layer-(PHY)-Bibliothek bestimmt, welche der einen oder der mehreren Rechenressourcen zu verwenden sind, um die eine oder die mehreren Operationen parallel durchzuführen, basierend zumindest teilweise auf einem oder mehreren Attributen der einen oder der mehreren Operationen, wobei das eine oder die mehreren Attribute mindestens eine 5G-NR-Zelle angeben.
Verfahren nach einem der Ansprüche 10 bis 14, wobei die eine oder die mehreren Operationen einer oder mehreren 5G-NR-Zellen entsprechen und eine 5G-NR-Physical-Layer-(PHY)-Bibliothek die eine oder die mehreren Rechenressourcen, mit welchen die eine oder die mehreren Operationen durchzuführen sind, basierend zumindest teilweise auf der einen oder den mehreren 5G-NR-Zellen auswählt.
Verfahren nach einem der Ansprüche 10 bis 15, ferner umfassend ein Veranlassen, dass eine 5G-NR-Physical-Layer-(PHY)-Bibliothek einen oder mehrere Parameter empfängt, die mindestens die eine oder die mehreren Rechenressourcen angeben, und die eine oder die mehreren Operationen dazu konfiguriert, von der einen oder den mehreren Rechenressourcen basierend zumindest teilweise auf dem einen oder den mehreren Parameter durchgeführt zu werden.
Verfahren nach einem der Ansprüche 10 bis 16, wobei die eine oder die mehreren Rechenressourcen mindestens eine Parallelverarbeitungseinheit einer 5G-NR-Basisbandeinheit umfassen, um die eine oder die mehreren Rechenoperationen durchzuführen.
System, umfassend: einen oder mehrere Prozessoren zum Veranlassen, dass Operationen für New Radio der fünften Generation, 5G-NR, parallel zumindest teilweise basierend auf einer oder mehrerer Rechenressourcen, mit welchen die eine oder die mehreren Operationen durchzuführen sind, durchzuführen sind.
System nach Anspruch 18, wobei die eine oder die mehreren Rechenressourcen mindestens eine Parallelverarbeitungseinheit umfassen und die eine oder die mehreren Operationen durch einen oder mehrere Kernel, die von der mindestens einen Parallelverarbeitungseinheit ausgeführt werden, parallel durchzuführen sind, wobei der eine oder die mehreren Kernel von einer Softwarebibliothek basierend zumindest teilweise auf einem oder mehreren von der Softwarebibliothek empfangenen Parametern ausgewählt werden.
System nach Anspruch 19, wobei der eine oder die mehreren Parameter mindestens ein Attribut für jede der einen oder der mehreren Operationen angeben, wobei das mindestens eine Attribut eine oder mehrere 5G-NR-Zellen angibt, die Informationen erzeugen, die von der einen oder den mehreren Operationen zu verarbeiten sind.
System nach einem der Ansprüche 18 bis 20, umfassend Anweisungen, die, wenn sie von dem einen oder den mehreren Prozessoren durchgeführt werden, eine Softwarebibliothek implementieren, um die eine oder die mehreren Operationen in Übereinstimmung mit einem oder mehreren Parametern, die als ein Ergebnis eines oder mehrerer Funktionsaufrufe an die Softwarebibliothek empfangen wurden, in Gruppen aufzuteilen, wobei Operationen in jeder Gruppe unter Verwendung der einen oder der mehreren Rechenressourcen parallel auszuführen sind.
System nach einem der Ansprüche 18 bis 21, wobei der eine oder die mehreren Prozessoren dazu angeordnet sind, zu veranlassen, dass die eine oder die mehreren Operationen während eines oder mehrerer Ausführungs-Slots parallel ausgeführt werden, wobei der eine oder die mehreren Ausführungs-Slots Zeitperioden umfassen, während welchen die eine oder die mehreren Rechenressourcen zum Durchführen der einen oder der mehreren Operationen verfügbar sind.
System nach einem der Ansprüche 18 bis 22, ferner umfassend eine Softwarebibliothek, wobei die Softwarebibliothek Anweisungen umfasst, die, wenn sie durchgeführt werden, die Softwarebibliothek veranlassen, einen oder mehrere Parameter zu empfangen, die eine oder mehrere Konfigurationen der einen oder der mehreren Operationen angeben, und die eine oder die mehreren Operationen zu gruppieren, die unter Verwendung der einen oder der mehreren Rechenressourcen parallel auszuführen sind, wobei die Softwarebibliothek die eine oder die mehreren Operationen basierend zumindest teilweise auf der einen oder den mehreren Konfigurationen gruppiert und die eine oder die mehreren Konfigurationen die eine oder die mehreren Rechenressourcen angeben, die zum Durchführen der einen oder der mehreren Operationen verwendbar sind.
System nach einem der Ansprüche 18 bis 23, wobei die eine oder die mehreren Rechenressourcen eine oder mehrere Parallelverarbeitungseinheiten umfassen zum parallelen Durchführen einer ersten Gruppe der einen oder der mehreren Operationen und einer zweiten Gruppe der einen oder der mehreren Operationen.
Maschinenlesbares Medium, auf dem ein Satz von Anweisungen gespeichert ist, die, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, den einen oder die mehreren Prozessoren veranlassen zumindest zum: parallelen Durchführen von Operationen für New Radio der fünften Generation, 5G-NR, basierend zumindest teilweise auf einer oder mehreren Rechenressourcen, mit welchen die eine oder die mehreren Operationen durchzuführen sind.
Maschinenlesbares Medium nach Anspruch 25, ferner umfassend Anweisungen zum Implementieren einer 5G-NR Physical Layer (PHY)-Bibliothek, die, wenn sie von dem einen oder den mehreren Prozessoren durchgeführt werden, den einen oder die mehreren Prozessoren veranlassen, die eine oder die mehreren Operationen in eine oder mehrere Gruppen zu gruppieren, wobei jede Gruppe der einen oder der mehreren Gruppen von einem oder mehreren Software-Kernels auszuführen ist, die von der Software-Bibliothek basierend zumindest teilweise auf der einen oder den mehreren Rechenressourcen bestimmt werden.
Maschinenlesbares Medium nach Anspruch 25 oder 26, ferner umfassend Anweisungen zum Implementieren einer 5G-NR-Physical-Layer (PHY)-Bibliothek, die, wenn sie von dem einen oder den mehreren Prozessoren ausgeführt werden, den einen oder die mehreren Prozessoren veranlassen, einen oder mehrere Parameter ZU empfangen, um die eine oder die mehreren parallel durchzuführenden Operationen zu konfigurieren, wobei der eine oder die mehreren Parameter Informationen umfassen, die die eine oder die mehreren Rechenressourcen angeben, mit welchen die eine oder die mehreren Operationen auszuführen sind.
Maschinenlesbares Medium nach einem der Ansprüche 25 bis 27, ferner umfassend Anweisungen zum Implementieren einer 5G-NR-Physical-Layer-(PHY)-Bibliothek, die, wenn sie von dem einen oder den mehreren Prozessoren ausgeführt werden, den einen oder die mehreren Prozessoren veranlassen, die eine oder die mehreren Operationen basierend zumindest teilweise auf einem oder mehreren Attributen der einen oder der mehreren Operationen zu gruppieren, die durch einen oder mehrere Parameter angegeben werden, die der 5G-NR-PHY-Bibliothek bereitgestellt werden, wobei das eine oder die mehreren Attribute von der 5G-NR-PHY-Bibliothek verwendbar sind, um die eine oder die mehreren Rechenressourcen auszuwählen, mit welchen die eine oder die mehreren Operationen auszuführen sind.
Maschinenlesbares Medium nach einem der Ansprüche 25 bis 28, wobei die eine oder die mehreren Rechenressourcen mindestens eine Parallelverarbeitungseinheit umfassen und die mindestens eine Parallelverarbeitungseinheit eine oder mehrere Ausführungseinheiten umfasst, um eine oder mehrere Gruppen der einen oder der mehreren Operationen parallel durchzuführen.
Maschinenlesbares Medium nach einem der Ansprüche 25 bis 29, ferner umfassend Anweisungen zum Implementieren einer Softwarebibliothek, die, wenn sie von dem einen oder den mehreren Prozessoren ausgeführt werden, den einen oder die mehreren Prozessoren veranlassen, die eine oder die mehreren Operationen in Übereinstimmung mit einem oder mehreren Parametern zu gruppieren, die als ein Ergebnis eines oder mehrerer Funktionsaufrufe an eine von der Softwarebibliothek bereitgestellte Schnittstelle empfangen wurden, und die eine oder die mehreren Operationen unter Verwendung eines oder mehrerer Kernel für jede Gruppe durchzuführen, wobei der eine oder die mehreren Kernel unter Verwendung der einen oder der mehreren Rechenressourcen parallel ausgeführt werden.
Maschinenlesbares Medium nach einem der Ansprüche 25 bis 30, ferner umfassend Anweisungen, die, wenn sie von dem einen oder den mehreren Prozessoren ausgeführt werden, den einen oder die mehreren Prozessoren veranlassen, die eine oder die mehreren Operationen in Übereinstimmung mit mindestens einem Attribut der einen oder der mehreren Operationen zu gruppieren und jede Gruppe der einen oder der mehreren Operationen unter Verwendung der einen oder der mehreren Rechenressourcen parallel auszuführen, wobei das mindestens eine Attribut eine 5G-NR-Zelle angibt.
Maschinenlesbares Medium nach einem der Ansprüche 25 bis 31, wobei die eine oder die mehreren Rechenressourcen mindestens eine Parallelverarbeitungseinheit umfassen, wobei die mindestens eine Parallelverarbeitungseinheit zum parallelen Durchführen der einen oder der mehreren Operationen verwendbar ist.