DE102021132995A1

DE102021132995A1 - Parallele vorcodierung für downlink- übertragung

Info

Publication number: DE102021132995A1
Application number: DE102021132995.7A
Authority: DE
Inventors: Harsha Deepak Banuli Nanje Gowda
Original assignee: Nvidia Corp
Current assignee: Nvidia Corp
Priority date: 2020-12-21
Filing date: 2021-12-14
Publication date: 2022-06-23
Also published as: CN114650087A; GB2603637A; US20220200669A1; US11791871B2

Abstract

Einrichtungen, Systeme und Verfahren zur parallelen Bestimmung von Vorcodierungsgewichten für eine Downlink-Übertragung der fünften Generation (5G) New Radio (NR) werden beschrieben. Bei mindestens einer Ausführungsform weist ein Parallelprozessor eine oder mehrere Schaltungen auf, um ein Vorcodieren für ein 5G-Downlink-Signal unter Verwendung von zwei oder mehr parallel arbeitenden Verarbeitungsthreads durchzuführen.

Description

BEREICH DER ERFINDUNG
Mindestens eine Ausführungsform bezieht sich auf Verarbeitungsressourcen, die zur Verarbeitung einer drahtlosen Kommunikation bzw. Funkkommunikation für die Vorcodierung verwendet werden. Zum Beispiel bezieht sich mindestens eine Ausführungsform gemäß verschiedenen neuartigen Verfahren, die hier beschrieben sind, auf parallele Prozessoren oder Rechensysteme, die verwendet werden, um Vorcodierergewichte bzw. Vorcodierungsgewichte für eine Downlink-Signalübertragung einer Funkkommunikationsinformation zu erzeugen.
HINTERGRUND
Die Verarbeitung von Funkkommunikationssignalen und -daten zur Vorcodierung kann erhebliche Rechenressourcen und Zeit in Anspruch nehmen. Ansätze zur Verarbeitung von Funkkommunikationssignalen und -daten können verbessert werden.
Figurenliste

1 ist ein Blockdiagramm, das eine Signalverarbeitungsumgebung der fünften Generation (5G) veranschaulicht, was eine verteilte Einheit zur Durchführung der Vorcodierung gemäß mindestens einer Ausführungsform einschließt;
2 veranschaulicht gemäß mindestens einer Ausführungsform Multi-Element-Antennen, die Downlink-Signale übertragen;
3 ist gemäß mindestens einer Ausführungsform ein Blockdiagramm, das eine Signalverarbeitungsumgebung der fünften Generation (5G) darstellt;
4 ist gemäß mindestens einer Ausführungsform ein Blockdiagramm, das Aspekte eines Vorcodierungsverfahrens darstellt;
5 veranschaulicht gemäß mindestens einer Ausführungsform ein Flussdiagramm eines Verfahrens zur Erzeugung von Vorcodierungsgewichten;
6 zeigt gemäß mindestens einer Ausführungsform ein Flussdiagramm eines Verfahrens zur Erzeugung von Vorcodierungsgewichten, einschließlich der Durchführung einer Faktorisierung einer erweiterten Matrix;
7 veranschaulicht ein Beispiel für ein Rechenzentrumssystem gemäß mindestens einer Ausführungsform;
8A zeigt ein Beispiel für ein autonomes Fahrzeug gemäß mindestens einer Ausführungsform;
8B zeigt ein Beispiel für Kamerastandorte und Sichtfelder für das autonome Fahrzeug von 8A, gemäß mindestens einer Ausführungsform;
8C ist ein Blockdiagramm, das eine beispielhafte Systemarchitektur für das autonome Fahrzeug von 8A gemäß mindestens einer Ausführungsform illustriert;
8D ist ein Diagramm, das ein System zur Kommunikation zwischen einem oder mehreren cloudbasierten Servern und dem autonomen Fahrzeug von 8A gemäß mindestens einer Ausführungsform darstellt;
9 ist ein Blockdiagramm, das ein Computersystem gemäß mindestens einer Ausführungsform darstellt;
10 ist ein Blockdiagramm, das ein Computersystem gemäß mindestens einer Ausführungsform darstellt;
11 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
12 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
13A veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
13B veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
13C veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
13D veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
13E und 13F veranschaulichen ein gemeinsames Programmiermodell gemäß mindestens einer Ausführungsform;
14 illustriert beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren gemäß mindestens einer Ausführungsform;
15A und 15B illustrieren beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren gemäß mindestens einer Ausführungsform;
16A und 16B illustrieren eine zusätzliche beispielhafte Grafikprozessorlogik gemäß mindestens einer Ausführungsform;
17 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
18A illustriert einen Parallelprozessor gemäß mindestens einer Ausführungsform;
18B veranschaulicht eine Partitionseinheit gemäß mindestens einer Ausführungsform;
18C veranschaulicht einen Verarbeitungscluster gemäß mindestens einer Ausführungsform;
18D veranschaulicht einen Grafik-Multiprozessor gemäß mindestens einer Ausführungsform;
19 veranschaulicht ein Multi-Grafikprozessoreinheits- (GPU-) System gemäß mindestens einer Ausführungsform;
20 veranschaulicht einen Grafikprozessor gemäß mindestens einer Ausführungsform;
21 ist ein Blockdiagramm, das eine Prozessor-Mikroarchitektur für einen Prozessor gemäß mindestens einer Ausführungsform illustriert;
22 veranschaulicht zumindest Abschnitte eines Grafikprozessors gemäß einer oder mehrerer Ausführungsformen;
23 veranschaulicht zumindest Abschnitte eines Grafikprozessors gemäß einer oder mehreren Ausführungsformen;
24 veranschaulicht zumindest Abschnitte eines Grafikprozessors gemäß einer oder mehreren Ausführungsformen;
25 ist ein Blockdiagramm einer Grafikverarbeitungsmaschine eines Grafikprozessors gemäß mindestens einer Ausführungsform;
26 ist ein Blockdiagramm von mindestens Abschnitten eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform;
27A und 27B veranschaulichen gemäß mindestens einer Ausführungsform eine Thread-Ausführungslogik, die eine Anordnung von Prozessorelementen eines Grafikprozessorkerns aufweist;
28 veranschaulicht eine Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform;
29 veranschaulicht einen allgemeinen Verarbeitungscluster („GPC“) gemäß mindestens einer Ausführungsform;
30 veranschaulicht eine Speicherpartitionseinheit einer Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform;
31 illustriert einen Streaming-Multiprozessor gemäß mindestens einer Ausführungsform;
32 veranschaulicht ein Netzwerk für die Kommunikation von Daten innerhalb eines drahtlosen 5G-Kommunikationsnetzwerks gemäß mindestens einer Ausführungsform;
33 veranschaulicht eine Netzwerkarchitektur für ein drahtloses 5G-LTE-Netzwerk gemäß mindestens einer Ausführungsform;
34 ist ein Diagramm, das einige grundlegende Funktionen eines mobilen Telekommunikationsnetzwerkes/-systems veranschaulicht, das gemäß LTE- und 5G-Prinzipien arbeitet, gemäß mindestens einer Ausführungsform;
35 illustriert ein Funkzugangsnetzwerk, das Teil einer 5G-Netzwerkarchitektur sein kann, gemäß mindestens einer Ausführungsform;
36 stellt eine beispielhafte Darstellung eines 5G-Mobilkommunikationssystems, in dem eine Vielzahl verschiedener Arten von Einrichtungen verwendet wird, gemäß mindestens einer Ausführungsform bereit;
37 illustriert ein Beispiel für ein System auf hoher Ebene gemäß mindestens einer Ausführungsform;
38 illustriert eine Systemarchitektur eines Netzwerks gemäß mindestens einer Ausführungsform;
39 illustriert beispielhafte Komponenten einer Einrichtung gemäß mindestens einer Ausführungsform;
40 illustriert beispielhafte Schnittstellen von Basisbandschaltungen gemäß mindestens einer Ausführungsform;
41 veranschaulicht ein Beispiel für einen Uplink-Kanal gemäß mindestens einer Ausführungsform;
42 illustriert eine Systemarchitektur eines Netzwerks gemäß mindestens einer Ausführungsform;
43 veranschaulicht einen Steuerebenen-Protokollstack gemäß mindestens einer Ausführungsform;
44 veranschaulicht einen Nutzebenen-Protokollstack gemäß mindestens einer Ausführungsform;
45 veranschaulicht Komponenten eines Kernnetzwerks gemäß mindestens einer Ausführungsform; und
46 illustriert Komponenten eines Systems zur Unterstützung der Netzwerkfunktionsvirtualisierung (NFV) gemäß mindestens einer Ausführungsform.

DETAILLIERTE BESCHREIBUNG
1 ist gemäß mindestens einer Ausführungsform ein Blockdiagramm, das eine Signalverarbeitungsumgebung 100 der fünften Generation (5G) New Radio (NR) 100 zeigt, die eine verteilte Einheit 102 aufweist, um eine Vorcodierung in einem Block 104 durchzuführen. Bei mindestens einer Ausführungsform weist die Vorcodierung in Block 104 eine Online-Berechnung von Matrizen auf. Bei mindestens einer Ausführungsform wird die Online-Berechnung von Matrizen in Block 104 als digitales Beamforming bezeichnet. Bei mindestens einer Ausführungsform weist die Vorcodierung in Block 104 die Berechnung von Beamforming Cancellation (BFC)-Koeffizienten auf. Bei mindestens einer Ausführungsform wird die Berechnung der BFC-Koeffizienten als Beamforming Weight Computation (BWC) bzw. Beamforming-Gewichtsberechnung bezeichnet. Bei mindestens einer Ausführungsform werden die BFC-Koeffizienten als BFC-Gewichte, Vorcodierungsgewichte und/oder Vorcodierergewichte bezeichnet. Bei mindestens einer Ausführungsform werden die BFC-Koeffizienten als Gewichte für das digitale Beamforming oder die räumliche Filterung bezeichnet. Bei mindestens einer Ausführungsform werden die BFC-Koeffizienten als Beamforming-Koeffizienten oder -Gewichte bezeichnet. Bei mindestens einer Ausführungsform steht die verteilte Einheit 102 in Signalkommunikation mit einem entfernten Funkkopf bzw. Remote Radio Head (RRH) 106 (z. B. über eine Glasfaserverbindung 108). Bei mindestens einer Ausführungsform wird der RRH 106 als eine entfernte Einheit bezeichnet. Bei mindestens einer Ausführungsform führt eine andere Art von Hochfrequenz (HF)-Kommunikationseinrichtung und/oder -system (z. B. ein gNodeB) mindestens eine Funktion aus, die in Bezug auf einen RRH 106 beschrieben ist.
Bei mindestens einer Ausführungsform weist die verteilte Einheit 102 Blöcke auf und/oder führt Aktionen auf einer ersten Seite der gestrichelten Linie 110 aus, und der RRH 106 weist Blöcke auf und/oder führt Aktionen auf einer zweiten Seite der gestrichelten Linie 110 aus. Bei mindestens einer Ausführungsform werden die auf einer ersten Seite der gestrichelten Linie 112 durchgeführten Uplink (UL)-Aktionen mit einer (Sondierungsreferenzsignal- bzw. Sounding Reference Signal) SRS-Rate durchgeführt. Bei mindestens einer Ausführungsform werden UL-Aktionen, die auf der ersten Seite der gestrichelten Linie 112 durchgeführt werden, auf einem SRS durchgeführt. Bei mindestens einer Ausführungsform handelt es sich bei dem SRS um ein Pilotsignal. Bei mindestens einer Ausführungsform werden Downlink (DL)-Aktionen auf einer zweiten Seite der gestrichelten Linie 112 mit einer Slotrate bzw. Zeitschlitzrate durchgeführt. Bei mindestens einer Ausführungsform ist davon auszugehen, dass mindestens eine Aktion, die als mit einer SRS-Rate oder einer Zeitschlitzrate durchgeführt dargestellt und/oder beschrieben ist, mit einer anderen Rate als dargestellt und/oder beschrieben durchgeführt wird.
Bei mindestens einer Ausführungsform wird mindestens eine Funktion (z. B. die Vorcodierung in Block 104), die in Bezug auf die verteilte Einheit 102 beschrieben ist, in einer Cloud-Umgebung ausgeführt, die zumindest teilweise auf der Verwendung einer parallel arbeitenden Einrichtung zur Erzeugung von Vorcodierungsgewichten basiert. Bei mindestens einer Ausführungsform wird mindestens eine Funktion (z. B. die Vorcodierung in Block 104), die in Bezug auf die verteilte Einheit 102 beschrieben ist, nicht in einer Cloud-Umgebung (z. B. an einem mit dem RRH 106 assoziierten Randstandort) ausgeführt, und zwar zumindest teilweise auf der Grundlage der Verwendung mindestens einer parallel arbeitenden Einrichtung (z. B. mindestens einer GPU), die in der verteilten Einheit 102 enthalten ist.
Bei mindestens einer Ausführungsform empfängt die verteilte Einheit 102 komprimierte UL SRS-Frequenzbereichs- (FD-) Symbol-In-Phase/Quadratur- (I/Q-) Abtastwerte von dem RRH 106 und führt eine I/Q-Abtastwert-Dekomprimierung bei Block 114 durch. Bei mindestens einer Ausführungsform führt die verteilte Einheit 102 eine SRS-Kanalschätzung bei einem SRS-Kanalschätzerblock 116 durch, zumindest teilweise basierend auf dekomprimierten I/Q-Abtastwerten. Bei mindestens einer Ausführungsform werden die SRS-Kanalschätzungen an eine SRS-Kanalschätzungsbank 118 der verteilten Einheit 102 weitergeleitet, die eine UL-SRS-Rate in eine DL-Zeitschlitzrate umwandelt. Bei mindestens einer Ausführungsform werden SRS-Kanalschätzungen erzeugt und mit der SRS-Rate in die SRS-Kanalschätzungsbank geschrieben. Bei mindestens einer Ausführungsform wird eine Teilmenge der SRS-Kanalschätzungen aus der SRS-Kanalschätzungsbank mit der DL-Zeitschlitzrate abgearbeitet. Bei mindestens einer Ausführungsform erzeugt die verteilte Einheit 102 bei Block 104 Vorcodierungsgewichte, zumindest teilweise basierend auf Downlink-Kanalschätzungen aus der SRS-Kanalschätzungsbank 118. Bei mindestens einer Ausführungsform erzeugt die verteilte Einheit 102 bei Block 104 Vorcodierungsgewichte, basierend zumindest teilweise auf einer Downlink-Kanalschätzungsmatrix (z. B. mit Werten, die den Downlink-Kanalschätzungen aus der SRS-Kanalschätzungsbank 118 entsprechen). Bei mindestens einer Ausführungsform erzeugt die verteilte Einheit 102 bei Block 104 auch Vorcodierungsgewichte, die zumindest teilweise auf einer BFC-Konfigurationsinformation basieren. Bei mindestens einer Ausführungsform ist davon auszugehen, dass mindestens eine Aktion, die als von dem RRH 106 und/oder der verteilten Einheit 102 durchgeführt dargestellt und/oder beschrieben ist, von einer anderen Einrichtung durchgeführt wird (z. B. wird die Kanalschätzung bei Block 116 von dem RRH 106 und nicht von der verteilten Einheit 102 durchgeführt).
Bei mindestens einer Ausführungsform erzeugt die verteilte Einheit 102 bei Block 104 Vorcodierungsgewichte, die zumindest teilweise auf der Verwendung eines linearen Vorcodierungsschemas, wie z. B. eines RZF-Algorithmus (Regularized Zero-Forcing), auf einer Grafikverarbeitungseinheit (GPU) basieren (z. B. wie es in Bezug auf das Vorcodierungsverfahren 400 von 4 beschrieben ist). Bei mindestens einer Ausführungsform wird die RZF-Vorcodierung als Vorcodierung mit minimalem mittleren quadratischen Fehler (MMSE) bezeichnet. Bei mindestens einer Ausführungsform ist der RZF-Algorithmus wie folgt dargestellt: $x_{t x}^{R Z F} = ν W_{t x}^{R Z F} x,$
wobei x einen vorzucodierenden QAM-Symbolvektor darstellt, wobei $x_{t x}^{R Z F}$
einen mittels RZF vorcodierten Vektor darstellt, wobei $W_{t x}^{R Z F} = H_{D L}^{H} {(H_{DL} H_{DL}^{H} + Λ)}^{- 1}$
eine RZF-Vorcodierer-Koeffizientenmatrix darstellt (die z.B. Vorcodierungsgewichte aufweist), wobei H_DL eine Schätzung einer DL-Kanal-Kopplungsmatrix darstellt, wobei Λ eine Diagonalmatrix ist, die die Rauschleistung erfasst, wobei $ν = 1 / {‖ W_{t x}^{R Z F} ‖}_{F}$
einen Skalar für eine Koeffizientennormalisierung darstellt, und wobei ${‖ W_{t x}^{R Z F} ‖}_{F} ≜ \sqrt[2]{\sum_{i = 1}^{n R o w s} \sum_{j = 1}^{n C o l s} {| w_{t x}^{L M M S E} (i, j) |}^{2}}$
eine Forbenius-Norm darstellt. Bei mindestens einer Ausführungsform werden die in Block 104 erzeugten Vorcodierungsgewichte (z. B. BFC-Gewichte) von der verteilten Einheit 102 in einem Koeffizientenkompressionsblock 120 komprimiert.
Bei mindestens einer Ausführungsform sendet die verteilte Einheit 102 die komprimierten BFC-Gewichte an den RRH 106 (z. B. über die Faser 108). Bei mindestens einer Ausführungsform sendet die verteilte Einheit 102 eine zu übertragende Information (z. B. Bitströme, die an mindestens eine Benutzergerät-(UE-) Einrichtung zu übertragen sind, wie z. B. vom Block 122 für die Verarbeitung des physikalischen (PHY) DL-Kanals und die I/Q-Kompression) an den RRH 106. Bei mindestens einer Ausführungsform werden die an eine oder mehrere UEs zu übertragenden Bitströme von dem DL PHY verarbeitet, um I/Q-Abtastwerte zu erzeugen, die komprimiert und über das Fronthaul zum RRH gesendet werden. Bei mindestens einer Ausführungsform sendet die verteilte Einheit 102 komprimierte DL-Frequenzbereichs (FD) -I/Q-Abtastwerte von Block 122 an den RRH 106, was eine Information darstellt, die an mindestens eine UE-Einrichtung zu übertragen ist. Bei mindestens einer Ausführungsform wendet der RRH 106 in Block 124 Vorcodierungsgewichte (z. B. BFC-Koeffizienten) auf komprimierte DL-FD-I/Q-Abtastwerte an. Bei mindestens einer Ausführungsform weist die Anwendung von Vorcodierungsgewichten durch den RRH 106 in Block 124 die Erzeugung von Beamforming-Signalen zur Steuerung einer Antennenanordnung auf. Bei mindestens einer Ausführungsform weist die Anwendung von Vorcodierungsgewichten durch den RRH 106 in Block 124 die Erzeugung eines Signals mittels Beamforming für die Übertragung auf. Bei mindestens einer Ausführungsform wird das mittels Beamforming erzeugte Signal von einer Antennengruppe übertragen. Bei mindestens einer Ausführungsform erzeugt der RRH 106 eine Strahlungscharakteristik durch Anpassen von einer Amplitude und einer Phase eines Signals von jedem strahlenden Element einer Antenne (z. B. einer Antennengruppe), was zumindest teilweise auf einer Multiplikation jedes Nutzsignals mit Vorcodierungsgewichten beruht. Bei mindestens einer Ausführungsform überträgt der RRH 106 mittels Beamforming erzeugte Signale (z. B. für Verfahren von massivem MIMO (Multiple-Input Multiple Output) und/oder Funktechnologien der fünften Generation (5G) New Radio (NR) mit Millimeterwellen (mmWave)), was zumindest teilweise auf einer Anwendung von Vorcodierungsgewichten basiert, die von der verteilten Einheit 102 bei Block 104 erzeugt werden.
2 stellt Antennenanordnungen dar, die Downlink-Signale in einer Funk-Kommunikationsumgebung 200 gemäß mindestens einer Ausführungsform übertragen. Bei mindestens einer Ausführungsform überträgt eine Antennenanordnung 202 Downlink-Signale unter Verwendung einer Gruppe von Strahlen 204 zu einer entsprechenden Gruppe von Benutzergerät- (UE-) Einrichtungen 206. Bei mindestens einer Ausführungsform ist die Antennenanordnung 202 eine 8x8 Panel-Antennenanordnung mit 64 Antennen. Bei mindestens einer Ausführungsform ist jede Antenne der Antennenanordnung 202 doppelt polarisiert (z. B. -45 Grad und +45 Grad). Bei mindestens einer Ausführungsform werden die Strahlen in einer Gruppe von Strahlen 204 zumindest teilweise auf der Grundlage von Vorcodierungsgewichten gebildet (z. B. erzeugt in Block 104 von 1). Bei mindestens einer Ausführungsform weist der RRH 106 eine Antennenanordnung 202 auf. Bei mindestens einer Ausführungsform bildet die Antennenanordnung 202 eine Gruppe von Strahlen 204, um räumliches Multiplexing durchzuführen. Bei mindestens einer Ausführungsform sollte klar sein, dass die Strahlen 204 mindestens eine Nebenkeule aufweisen, die aus Gründen der Übersichtlichkeit nicht dargestellt ist. Bei mindestens einer Ausführungsform realisiert die Antennenanordnung 202 einen räumlichen Multiplexing-Gewinn für eine räumliche Trennung von Nutzern und/oder Strahlen (z. B. in einer Umgebung mit mehreren Nutzern und mehreren Eingängen und mehreren Ausgängen (MU-MIMO)). Bei mindestens einer Ausführungsform realisiert die Antennenanordnung 202 einen räumlichen Multiplexing-Gewinn zur Verbesserung eines Systemdurchsatzes und/oder zur Verbesserung einer spektralen Effizienz bei der Versorgung mehrerer räumlicher Ströme zur gleichen Zeit und/oder mit derselben Frequenz. Bei mindestens einer Ausführungsform realisiert die Antennenanordnung 202 einen räumlichen Multiplexing-Gewinn, indem sie unabhängige Datensignale von einzelnen Antennen überträgt.
Bei mindestens einer Ausführungsform ist eine Antennenanordnung 208 eine 8x8-Panel-Antennenanordnung mit 64 Antennen. Bei mindestens einer Ausführungsform ist jede Antenne der Antennenanordnung 208 doppelt polarisiert (z. B. -45 Grad und +45 Grad). Bei mindestens einer Ausführungsform überträgt die Antennenanordnung 208 ein Downlink-Signal unter Verwendung von Beamforming, um einen Anordnungsgewinn zu erzeugen, um ein mittels Beamforming erzeugtes Signal 210 in eine bestimmte Richtung zu einer UE-Einrichtung 212 zu übertragen. Bei mindestens einer Ausführungsform weist das mittels Beamforming erzeugte Signal 210 eine auf die UE-Einrichtung 212 gerichtete Hauptkeule und mindestens eine Nebenkeule auf. Bei mindestens einer Ausführungsform weist der RRH 106 mindestens eine Antennenanordnung 202 und/oder eine Antennenanordnung 208 auf. Bei mindestens einer Ausführungsform handelt es sich bei der Antennenanordnung 202 und der Antennenanordnung 208 um dieselbe Antennenanordnung, die jedoch in 2 getrennt dargestellt sind, um den räumlichen Multiplexing-Gewinn in Bezug auf die Antennenanordnung 202 und den Anordnungs-Gewinn in Bezug auf die Antennenanordnung 208 zu veranschaulichen. Bei mindestens einer Ausführungsform handelt es sich bei der Antennenanordnung 202 und der Antennenanordnung 208 um dieselbe Antennenanordnung, und es wird ein digitales Beamforming verwendet, um mit räumlichem Multiplexing-Gewinn (MU-MIMO), Anordnungs-Gewinn (SU-MIMO) oder Diversitäts-Gewinn zu senden. Bei mindestens einer Ausführungsform verwendet der RRH 106 Beamforming, um mittels Beamforming erzeugte Signale von der Antennenanordnung 202 und/oder der Antennenanordnung 208 zu erzeugen, was zumindest teilweise auf der Anwendung von Vorcodierungsgewichten in Block 124 basiert. Bei mindestens einer Ausführungsform weist die Antennenanordnung 202 und/oder die Antennenanordnung 208 eine andere Anzahl von Antennenelementen und/oder eine andere Konfiguration (z.B. eine andere Größe und/oder Form als eine 8x8-Gruppe) und/oder eine andere Polarisationskonfiguration (z.B. eine andere Polarisation als -45 Grad und +45 Grad für Antennen in der Antennengruppe) auf.
Bei mindestens einer Ausführungsform verwendet die Antennenanordnung 208 den Anordnungs-Gewinn, um ein Signal in eine gewünschte Richtung zu lenken. Bei mindestens einer Ausführungsform wird der Anordnungs-Gewinn als Beamforming-Gewinn bezeichnet. Bei mindestens einer Ausführungsform verwendet die Antennenanordnung 208 mehrere Antennen der Antennenanordnung 208, um die Richtwirkung des Signals in einer gewünschten Richtung zu verbessern. Bei mindestens einer Ausführungsform verbessert die Antennenanordnung 208 ein Verbindungsbudget und/oder reduziert die Sendeleistung als Ergebnis der Verwendung des Anordnungs-Gewinns. Bei mindestens einer Ausführungsform verwendet die Antennenanordnung 202 und/oder die Antennenanordnung 208 den räumlichen Diversitäts-Gewinn zur Bekämpfung von Mehrweg-Fading. Bei mindestens einer Ausführungsform hängt bei dem räumlichen Diversitäts-Gewinn unter Verwendung von Diversitäts-Übertragung und -Empfang das Ausmaß der Verbesserung des empfangenen Signals von der statistischen Unabhängigkeit der Fading-Charakteristiken eines Signals sowie von Schaltungsausfällen und -störungen auf verschiedenen Diversitätspfaden ab. Bei mindestens einer Ausführungsform verbessert die Verwendung des räumlichen Diversitäts-Gewinns die Zuverlässigkeit und/oder die Qualität und/oder verringert die Ausfallwahrscheinlichkeit einer Funkverbindung.
3 ist ein Blockdiagramm, das eine Signalverarbeitungsumgebung 300 der fünften Generation (5G) New Radio (NR) mit Vorcodierung 302 gemäß mindestens einer Ausführungsform zeigt. Bei mindestens einer Ausführungsform wird die Vorcodierung 302 als Beamforming bezeichnet. Bei mindestens einer Ausführungsform wird die Vorcodierung 302 parallel durchgeführt, wie es in Bezug auf mindestens eine der 1-2 und/oder 4-6 beschrieben ist. Bei mindestens einer Ausführungsform wird die Vorcodierung 302 durch mindestens eine Schaltung, mindestens ein System, mindestens einen Prozessor, mindestens eine Grafikverarbeitungseinheit, mindestens einen Parallelprozessor und/oder mindestens einen anderen Prozessor oder eine andere Komponente davon durchgeführt, wie es hier beschrieben und/oder dargestellt ist. Bei mindestens einer Ausführungsform führt die verteilte Einheit 102 die Vorcodierung 302 durch.
Bei mindestens einer Ausführungsform ist mindestens ein Teil der 5G NR-Signalverarbeitungsumgebung 300 in einem virtuellen Funkzugangsnetz (vRAN) vorhanden. Bei mindestens einer Ausführungsform weist die 5G NR-Signalverarbeitungsumgebung 300 einen 5G vRAN-Stack 306 mit einer unteren (low) physikalischen (PHY) Schicht 308, einer oberen (high) PHY-Schicht 310, einer Medium Access Control (MAC) Schicht 312, einer Radio Link Control (RLC) Schicht 314 und einer Packet Data Convergence Protocol (PDCP) Schicht 316 auf. Bei mindestens einer Ausführungsform werden die untere PHY-Schicht 308 und die obere PHY-Schicht 310 als eine PHY-Schicht bezeichnet und nicht getrennt voneinander aufgeführt. Bei mindestens einer Ausführungsform kommuniziert der 5G vRAN-Stack 306 mit mindestens einem Benutzergerät (UE) 318, dargestellt als UE1 bis UEn, über eine Funkfrequenzschicht 320 und Funkkanäle 322. Bei mindestens einer Ausführungsform kommuniziert der 5G vRAN Stack 106 mit einem 5G Paketkern 324 unter Verwendung von Internetprotokoll (IP)-Paketen.
Bei mindestens einer Ausführungsform weisen die untere PHY-Schicht 308 und die obere PHY-Schicht 310 Signalverarbeitungskomponenten 326 auf, die in einem erweiterten Blockdiagramm zwischen einem Analog-Digital-Wandler (ADC)/Digital-Analog-Wandler (DAC) 328 und der MAC-Schicht 312 dargestellt sind. Bei mindestens einer Ausführungsform weist ein Uplink-Pfad 330 eine orthogonale Frequenzmultiplexing- (OFDM-) Demodulation 332, ein Rx-Beamforming 334, eine Kanalschätzung 336, eine Kanalentzerrung 338, eine Entschlüsselungs-Demodulation 339, ein De-Rate-Matching 340, eine Low Density Parity Check- (LDPC-) Decodierung 341 und einen CRC (Cyclic Redundancy Check) 342 auf. Bei mindestens einer Ausführungsform weist ein Downlink-Pfad 344 eine CRC und Segmentierung 346, eine LDPC-Codierung 348, eine Ratenanpassung 350, eine Verschlüsselungs-Modulation 352, eine Vorcodierung 302, ein Beamforming 356 für die Übertragung (Tx) und eine OFDM-Modulation 358 auf. Bei mindestens einer Ausführungsform werden die Downlink-PHY-Schichten als virtuelle Netzwerkfunktion (VNF) ausgeführt. Bei mindestens einer Ausführungsform wird die VNF, die die Downlink-PHY-Schichten ausführt, in einer Cluster-Computing-Umgebung ausgeführt. Bei mindestens einer Ausführungsform verarbeiten die Downlink-PHY-Schichten Daten, die sich auf MIMO-Schichten (Multiple-Input Multiple-Output) beziehen.
Bei mindestens einer Ausführungsform weist der RRH 106 die RF-Schicht 320 auf. Bei mindestens einer Ausführungsform weist die RF-Schicht 320 eine Antennenanordnung 202 und/oder eine Antennenanordnung 208 auf. Bei mindestens einer Ausführungsform entsprechen die UEs 318 den UE-Einrichtungen 206 und/oder der UE-Einrichtung 212. Bei mindestens einer Ausführungsform wird mindestens ein Aspekt eines Downlink-Pfads 344, der die Vorcodierung 302 aufweist, in einer softwaredefinierten Funkumgebung durchgeführt (z. B. unter Verwendung mindestens einer GPU der verteilten Einheit 102). Bei mindestens einer Ausführungsform ist der Downlink-Pfad 344 latenzempfindlich, und die Durchführung der Vorcodierung 302, wie sie in Bezug auf mindestens einen der Blöcke 104 von 1, ein Vorcodierungsverfahren 400 von 4, ein Verfahren 500 von 5 und/oder ein Verfahren 600 von 6 beschrieben ist, bietet Vorteile gegenüber älteren Verfahren, indem Latenz reduziert und/oder andere Verbesserungen in Bezug auf Rechenleistung, Zeit, Stromverbrauch und/oder andere Ressourcenausnutzung bereitgestellt werden.
4 ist ein Blockdiagramm, das Aspekte eines Vorcodierungsverfahrens 400 gemäß mindestens einer Ausführungsform darstellt. Bei mindestens einer Ausführungsform wird das Vorcodierungsverfahren 400 von mindestens einer Schaltung, mindestens einem System, mindestens einem Prozessor, mindestens einer Grafikverarbeitungseinheit, mindestens einem Parallelprozessor und/oder mindestens einem anderen Prozessor oder einer anderen Komponente davon ausgeführt, die hier beschrieben und/oder gezeigt werden. Bei mindestens einer Ausführungsform wird das Vorcodierungsverfahren 400 von der verteilten Einheit 102 von 1 durchgeführt. Bei mindestens einer Ausführungsform wird mindestens ein Aspekt des Vorcodierungsverfahrens 400 in Block 302 von 3 ausgeführt. Bei mindestens einer Ausführungsform führen eine oder mehrere Schaltungen eines Parallelprozessors das Vorcodierungsverfahren 400 für ein 5G-Downlink-Signal unter Verwendung von zwei oder mehr parallel arbeitenden Verarbeitungsthreads durch. Bei mindestens einer Ausführungsform weist das Vorcodierungsverfahren 400 die Erzeugung einer Gram-Matrix 402, einer Identitätsmatrix 404 und einer Downlink-Kanalschätzungsinformation 406 auf. Bei mindestens einer Ausführungsform ist die Gram-Matrix 402 eine erweiterte Gram-Matrix. Bei mindestens einer Ausführungsform weist das Vorcodierungsverfahren 400 eine Speicherung der Gram-Matrix 402 in einem ersten Abschnitt einer erweiterten Matrix 408 auf. Bei mindestens einer Ausführungsform weist das Vorcodierungsverfahren 400 eine Speicherung der Identitätsmatrix 404 in einem zweiten Abschnitt der erweiterten Matrix 408 auf. Bei mindestens einer Ausführungsform weist das Vorcodierungsverfahren 400 eine Speicherung der Downlink-Kanalschätzungsinformation 406 in einem dritten Abschnitt der erweiterten Matrix 408 auf. Bei mindestens einer Ausführungsform sind Abschnitte der erweiterten Matrix 408 aus Gründen der Übersichtlichkeit nicht maßstabsgetreu dargestellt. Bei mindestens einer Ausführungsform sind die Gram-Matrix 402, die Identitätsmatrix 404 und eine Downlink-Kanalschätzungsmatrix, die die Downlink-Kanalschätzungsinformation 406 aufweist, in der erweiterten Matrix 408 kachelförmig angeordnet.
Bei mindestens einer Ausführungsform ist die Gram-Matrix 402 eine erweiterte Gram-Matrix, die durch $G = (H_{DL} H_{DL}^{H} + Λ),$
dargestellt ist, wobei H_DL eine Schätzung einer DL-Kanal-Kopplungsmatrix ist, wobei $H_{DL}^{H}$
eine konjugierte transponierte Matrix von H_DL ist, und wobei Λ eine Diagonalmatrix ist, die die Rauschleistung erfasst. Bei mindestens einer Ausführungsform wird die Gram-Matrix 402 in der erweiterten Matrix 408 als 16x16-Matrix gespeichert. Bei mindestens einer Ausführungsform ist die Identitätsmatrix 404 als 16x16-Matrix in der erweiterten Matrix 408 gespeichert. Bei mindestens einer Ausführungsform ist die in der erweiterten Matrix 408 gespeicherte Identitätsmatrix 404 als I dargestellt. Bei mindestens einer Ausführungsform ist die Downlink-Kanalschätzungsinformation 406 in der erweiterten Matrix 408 als eine 16x64-Matrix gespeichert. Bei mindestens einer Ausführungsform ist die in der erweiterten Matrix 408 gespeicherte Downlink-Kanalschätzungsinformation 406 als H_DL dargestellt. Bei mindestens einer Ausführungsform ist die erweiterte Matrix 408 als [G |I| H_DL] dargestellt.
Bei mindestens einer Ausführungsform weist das Vorcodierungsverfahren 400 die Durchführung einer gemeinsamen (Unten-Oben- bzw. Lower Upper) (LU) - Faktorisierung in einem Block 410 bezüglich der erweiterten Matrix 408 auf, die G, I, und H_DL enthält. Bei mindestens einer Ausführungsform weist das Vorcodierungsverfahren 400 ein Erzeugen einer Zwischenmatrix 412 auf, was zumindest teilweise auf der Durchführung der LU-Faktorisierung bzw. LR-Faktorisierung im Block 410 basiert. Bei mindestens einer Ausführungsform führen bei jeder Iteration der LU-Faktorisierung Threads in einem Thread-Block (der z. B. auf einer GPU oder einem anderen Parallelprozessor läuft) die Gauß-Elimination an aktiven Spalten von G und allen Spalten von I und H_DL durch. Bei mindestens einer Ausführungsform ist die Zwischenmatrix 412 als [U | L^-1 | M] dargestellt, wobei U = L\G, und M = L\H_DL gilt. Bei mindestens einer Ausführungsform folgt U = L^-1G aus der LU-Faktorisierung von G, wobei G = LU gilt und wodurch M = L^-1H_DL gilt. Bei mindestens einer Ausführungsform wird die Durchführung der LU-Faktorisierung in Block 410 in Bezug auf die erweiterte Matrix 408 an derselben Stelle durchgeführt, so dass die Zwischenmatrix 412 an derselben Speicherstelle wie die erweiterte Matrix 408 erzeugt wird. Bei mindestens einer Ausführungsform sind Abschnitte der Zwischenmatrix 412 der Übersichtlichkeit halber nicht maßstabsgetreu dargestellt.
Bei mindestens einer Ausführungsform weist das Vorcodierungsverfahren 400 die Erzeugung von Vorcodierungsgewichten als Werte in einer Koeffizientenmatrix W^RZF = M^H(D^-1L^-1) auf, wobei D=diag(U) gilt. Bei mindestens einer Ausführungsform wird die erweiterte Matrix 408 als erste erweiterte Matrix bezeichnet, die Zwischenmatrix 412 als zweite erweiterte Matrix, und das Erzeugen von Vorcodierungsgewichten weist ein Erzeugen einer konjugierten transponierten Matrix M^H eines ersten Abschnitts (z.B. Matrix M) der zweiten erweiterten Matrix und ein Durchführen einer Matrixmultiplikationsoperation (z.B. das Multiplizieren von M^H mit (D^-1L^-1))) auf, was zumindest teilweise auf der erzeugten konjugierten transponierten Matrix M^H basiert. Bei mindestens einer Ausführungsform weist das Vorcodierungsverfahren 400 ein Speichern der erzeugten Vorcodierungsgewichte in einem oder mehreren Speichern auf. Bei mindestens einer Ausführungsform verwenden ein oder mehrere Schaltkreise eines Parallelprozessors zwei oder mehr Verarbeitungsthreads parallel, um Vorcodierungsgewichte zu erzeugen, indem zumindest mehrere Matrizen (z. B. die Matrizen G, I und HDL , die in der erweiterten Matrix 408 kombiniert sind) kombiniert in einem Speicherplatz verarbeitet werden (z. B. eine LU-Faktorisierung in Block 410 durchgeführt wird). Bei mindestens einer Ausführungsform sind die erweiterte Matrix 408, die Zwischenmatrix 412 und ihre Komponenten zwar in bestimmten Größen und/oder Formen dargestellt und beschrieben, doch können sie bei anderen Ausführungen auch andere Größen und/oder Formen aufweisen.
Bei mindestens einer Ausführungsform sind die erweiterte Matrix 408 und die Zwischenmatrix 412 in einem gemeinsamen Speicher gespeichert. Bei mindestens einer Ausführungsform ist der gemeinsame Speicher ein vom Benutzer gesteuerter Hochgeschwindigkeitsspeicher. Bei mindestens einer Ausführungsform handelt es sich bei dem gemeinsam genutzten Speicher um einen gemeinsam genutzten Speicher, der einem Streaming-Multiprozessor (SM) einer GPU zur Verfügung steht. Bei mindestens einer Ausführungsform ist der gemeinsam genutzte Speicher begrenzt (z. B. bis zu 96 KB für jeden SM einer bestimmten GPU), und der Umfang des gemeinsam genutzten Speichers wirkt sich auf die Auslastung aus (z. B. auf ein Verhältnis zwischen aktiven Thread-Blöcken und der Gesamtzahl der unterstützten Thread-Blöcke auf einem SM). Bei mindestens einer Ausführungsform überlagert das Vorcodierungsverfahren 400 die erweiterte Matrix (z. B. die erweiterte Matrix 408) mit Zwischenmatrizen (z. B. die Zwischenmatrix 412) im gemeinsamen Speicher, so dass die Berechnungen an derselben Stelle stattfinden (z. B. ersetzen die Ausgaben die Eingaben). Bei mindestens einer Ausführungsform erhöhen Überlagerungen des gemeinsamen Speichers die Effizienz der gemeinsamen Speichernutzung durch Wiederverwendung des gemeinsamen Speichers und verbessern die Belegung.
Bei mindestens einer Ausführungsform wird das Vorcodierungsverfahren 400 mit einem Parallelprozessor (z. B. einer GPU oder einer Parallel Processing Unit (PPU)) durchgeführt. Bei mindestens einer Ausführungsform werden die durch das Vorcodierungsverfahren 400 erzeugten Vorcodierungsgewichte als Sendevorcodierungsgewichte bezeichnet. Bei mindestens einer Ausführungsform erzeugt das Vorcodierungsverfahren 400 die Sendevorcodierungsgewichte zumindest teilweise auf der Grundlage eines linearen Vorcodierungsschemas, wie z. B. eines RZF-Algorithmus. Bei mindestens einer Ausführungsform werden die von dem Vorcodierungsverfahren 400 erzeugten Sendevorcodierungsgewichte durch $W_{t x}^{R Z F} = H_{D L}^{H} {(H_{DL} H_{DL}^{H} + Λ)}^{- 1} = H_{DL}^{H} G^{- 1}$
dargestellt, wobei $G ≜ (H_{DL} H_{DL}^{H} + Λ)$
gilt. Bei mindestens einer Ausführungsform weist G, da sie hermitesch symmetrisch ist, eine LDL (Cholesky)-Zerlegung auf G = LDL^H => G^-1 = L^-HD^-1L^-1. Bei mindestens einer Ausführungsform gilt also: $W_{t x}^{R Z F} = H_{D L}^{H} G^{- 1} = H_{D L}^{H} L^{- H} D^{- 1} L^{- 1} = {(L^{- 1} H_{DL})}^{H} D^{- 1} L^{- 1} .$
Bei mindestens einer Ausführungsform stellt A = [G\I\H_DL] eine erweiterte Matrix dar, die durch Tiling der Matrizen G, I, H_DL erhalten wird (z. B. die erweiterte Matrix 408). Bei mindestens einer Ausführungsform weist das Verfahren 400 ein Anwenden einer LU-Faktorisierung (z.B. in Block 410) bezüglich A auf, so dass $[G | I | H_{DL}] \overset{L U f a c t}{\Rightarrow} [L^{- 1} G | L^{- 1} | L^{- 1} H_{DL}] = [U | L^{- 1} | M]$
gilt, wobei U = L^-1G aus der LU- Faktorisierung von G folgt, G=LU, und dadurch M = L^-1H_DL gilt. Bei mindestens einer Ausführungsform gilt folglich W^RZF = M^H(D^-1L^-1), wobei D=diag(U) gilt.
Bei mindestens einer Ausführungsform führt die Erzeugung von Vorcodierungsgewichten, die zumindest teilweise auf dem Vorcodierungsverfahren 400 basieren, zu Vorteilen gegenüber herkömmlichen Ansätzen, die eine direkte Form der Berechnung von $W_{t x}^{R Z F}$
verwenden, was eine explizite Inversion von $G ≜ (H_{DL} H_{DL}^{H} + Λ)$
beinhaltet, da die explizite Inversion die numerische Genauigkeit beeinträchtigt und sich nicht gut zur Parallelisierung eignet. Bei mindestens einer Ausführungsform basiert die Erzeugung von Vorcodierungsgewichten zumindest teilweise auf dem Vorcodierungsverfahren 400, das eine hermitesche Symmetrie von G ausnutzt, um Rechenschritte zu refaktorisieren, Matrizen zu erweitern und einen parallelen (LU-) Faktorisierungsalgorithmus anzuwenden. Bei mindestens einer Ausführungsform wird durch das Erzeugen von Vorcodierungsgewichten, was zumindest teilweise auf dem Vorcodierungsverfahren 400 basiert, die explizite Berechnung einer Inversen von G vermieden, was eine bessere numerische Genauigkeit als bei herkömmlichen Ansätzen ermöglicht. Bei mindestens einer Ausführungsform wird durch das Erzeugen von Vorcodierungsgewichten, was zumindest teilweise auf dem Vorcodierungsverfahren 400 basiert, die Notwendigkeit einer Vorwärts- oder Rückwärtssubstitution beseitigt, was einen Vorteil gegenüber herkömmlichen Ansätzen darstellt, da diese Vorwärts- und Rückwärtssubstitutionen iterativer Natur und nicht ohne weiteres parallelisierbar sind. Bei mindestens einer Ausführungsform besteht der Nettonutzen der Eliminierung dieser Schritte in einer Beschleunigung der Berechnung der Vorcodierergewichte. Bei mindestens einer Ausführungsform ermöglicht das Erzeugen von Vorcodierungsgewichten, was zumindest teilweise auf dem Vorcodierungsverfahren 400 basiert, eine parallelisierbare Implementierung durch Anwendung einer gemeinsamen LU-Faktorisierung auf eine breitere erweiterte Matrix, die durch gemeinsames Tiling von Matrizen erhalten wird. Bei mindestens einer Ausführungsform wandelt das Erzeugen von Vorcodierungsgewichten, was zumindest teilweise auf dem Vorcodierungsverfahren 400 basiert, kostspieligere vollständige Matrixmultiplikationen in kostengünstigere Multiplikationen von dreieckigen Matrizen oder Diagonalmatrizen um.
5 zeigt ein Flussdiagramm eines Verfahrens 500 zur Erzeugung von Vorcodierungsgewichten gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform wird das Verfahren 500 von mindestens einer Schaltung, mindestens einem System, mindestens einem Prozessor, mindestens einer Grafikverarbeitungseinheit, mindestens einem Parallelprozessor und/oder mindestens einem anderen Prozessor oder einer anderen Komponente davon ausgeführt, die hier beschrieben und/oder gezeigt sind. Bei mindestens einer Ausführungsform führen mehrere Threads von mindestens einem Thread-Block mindestens einen Aspekt des Verfahrens 500 parallel aus. Bei mindestens einer Ausführungsform führt die verteilte Einheit 102 von 1 mindestens einen Aspekt des Verfahrens 500 aus.
Bei mindestens einer Ausführungsform weist das Verfahren 500 in einem Block 502 ein Bestimmen einer Uplink-Kanalinformation auf, was zumindest teilweise auf einem erfassten Uplink-Kanal basiert. Bei mindestens einer Ausführungsform weist das Verfahren 500 in einem Block 504 ein Schätzen eines Downlink-Kanals (z. B. Durchführung einer SRS-Kanalschätzung in Block 116 von 1) auf, was zumindest teilweise auf dem bestimmten Uplink-Kanal basiert. Bei mindestens einer Ausführungsform werden SRS-Piloten bzw. SRS-Pilottöne verwendet, um den Uplink-Kanal zu schätzen, von dem der Downlink-Kanal nach dem Prinzip der Reziprozität abgeleitet wird. Bei mindestens einer Ausführungsform weist das Verfahren 500 in einem Block 506 das Erzeugen von Vorcodierungsgewichten (z. B. zumindest teilweise auf der Grundlage des Vorcodierungsverfahrens 400) unter Verwendung von zwei oder mehr parallel arbeitenden Verarbeitungsthreads auf. Bei mindestens einer Ausführungsform, in Block 508, weist das Verfahren 500 die Durchführung anderer Aktionen auf. Bei mindestens einer Ausführungsform weist die Durchführung anderer Aktionen in Block 508 ein Speichern erzeugter Vorcodierungsgewichte in mindestens einem Speicher auf. Bei mindestens einer Ausführungsform weist die Durchführung anderer Aktionen in Block 508 ein Komprimieren der erzeugten Vorcodierungsgewichte auf. Bei mindestens einer Ausführungsform weist die Durchführung anderer Aktionen in Block 508 ein Senden erzeugter Vorcodierungsgewichte an einen RRH (z.B. RRH 106) auf.
6 stellt gemäß mindestens einer Ausführungsform ein Flussdiagramm eines Verfahrens 600 zur Erzeugung von Vorcodierungsgewichten dar, das die Faktorisierung einer erweiterten Matrix einschließt. Bei mindestens einer Ausführungsform wird das Verfahren 600 von mindestens einer Schaltung, mindestens einem System, mindestens einem Prozessor, mindestens einer Grafikverarbeitungseinheit, mindestens einem Parallelprozessor und/oder mindestens einem anderen Prozessor oder einer Komponente davon, wie es hier beschrieben und/oder dargestellt ist, durchgeführt. Bei mindestens einer Ausführungsform führen mehrere Threads von mindestens einem Thread-Block mindestens einen Aspekt des Verfahrens 600 parallel aus. Bei mindestens einer Ausführungsform führt die verteilte Einheit 102 von 1 mindestens einen Aspekt des Verfahrens 600 aus.
Bei mindestens einer Ausführungsform weist das Verfahren 600 in einem Block 602 die Speicherung einer erweiterten Matrix (z. B. der erweiterten Matrix 408) auf. Bei mindestens einer Ausführungsform weist das Verfahren 600 in einem Block 604 die Durchführung einer Faktorisierung der erweiterten Matrix auf, um eine Zwischenmatrix zu erzeugen (z.B. die Durchführung der LU-Faktorisierung 410, um die Zwischenmatrix 412 zu erzeugen). Bei mindestens einer Ausführungsform, in einem Block 606, weist das Verfahren 600 ein Erzeugen von Vorcodierungsgewichten auf, was zumindest teilweise auf der Zwischenmatrix basiert (z. B. zumindest teilweise basierend auf dem Vorcodierungsverfahren 400). Bei mindestens einer Ausführungsform, in einem Block 608, weist das Verfahren 600 die Durchführung anderer Aktionen auf. Bei mindestens einer Ausführungsform weist die Durchführung anderer Aktionen in Block 608 das Speichern erzeugter Vorcodierungsgewichte in mindestens einem Speicher auf. Bei mindestens einer Ausführungsform weist die Durchführung anderer Aktionen in Block 608 das Senden der erzeugten Vorcodierungsgewichte an einen RRH (z.B. den RRH 106) auf. Bei mindestens einer Ausführungsform weist die Durchführung weiterer Aktionen in Block 608 die Komprimierung der erzeugten Vorcodierungsgewichte auf.
RECHENZENTRUM
7 zeigt ein Beispiel eines Rechenzentrums 700, in dem mindestens eine Ausführungsform verwendet werden kann. Bei mindestens einer Ausführungsform weist das Rechenzentrum 700 eine Rechenzentrumsinfrastrukturschicht 710, eine Framework-Schicht 720, eine Softwareschicht 730 und eine Anwendungsschicht 740 auf.
Bei mindestens einer Ausführungsform, wie es in 7 gezeigt ist, kann die Rechenzentrumsinfrastrukturschicht 710 einen Ressourcen-Orchestrator 712, gruppierte Rechenressourcen 714 und Knoten-Rechenressourcen („Knoten-C.R.s“) 716(1)-716(N) aufweisen, wobei „N“ eine beliebige ganze, positive Zahl darstellt. Bei mindestens einer Ausführungsform können die Knoten-C.R.s 716(1)-716(N) eine beliebige Anzahl von Zentraleinheiten („CPUs“) oder anderen Prozessoren (einschließlich Beschleunigern, Field Programmable Gate Arrays (FPGAs), Grafikprozessoren usw.), Speichereinrichtungen (z. B., dynamischer Festwertspeicher), Speichereinrichtungen (z. B. Festkörper- oder Festplattenlaufwerke), Netzwerk-Eingabe-/Ausgabeeinrichtungen („NW I/O“), Netzwerk-Switches, virtuelle Maschinen („VMs“), Stromversorgungsmodule und Kühlmodule, usw einschließen. Bei mindestens einer Ausführungsform kann es sich bei einem oder mehreren Knoten-C.R.s unter den Knoten-C.R.s 716(1)-716(N) um einen Server handeln, der über eine oder mehrere der oben erwähnten Rechenressourcen verfügt.
Bei mindestens einer Ausführungsform können die gruppierten Rechenressourcen 714 getrennte Gruppierungen von Knoten-C.R.s aufweisen, die in einem oder mehreren Racks (nicht gezeigt) untergebracht sind, oder viele Racks, die in Rechenzentren an verschiedenen geografischen Standorten untergebracht sind (ebenfalls nicht gezeigt). Bei mindestens einer Ausführungsform können separate Gruppierungen von Knoten-C.R.s innerhalb der gruppierten Rechenressourcen 714 gruppierte Rechen-, Netzwerk-, Speicher- oder Storage-Ressourcen aufweisen, die zur Unterstützung einer oder mehrerer Arbeitslasten ausgestaltet oder zugewiesen werden können. Bei mindestens einer Ausführungsform können mehrere Knoten-C.R.s, die CPUs oder Prozessoren aufweisen, in einem oder mehreren Racks gruppiert sein, um Rechenressourcen zur Unterstützung einer oder mehrerer Arbeitslasten bereitzustellen. Bei mindestens einer Ausführungsform können ein oder mehrere Racks auch eine beliebige Anzahl von Stromversorgungsmodulen, Kühlmodulen und Netzwerk-Switches in beliebiger Kombination aufweisen.
Bei mindestens einer Ausführungsform kann der Ressourcen-Orchestrator 712 einen oder mehrere Knoten C.R.s 716(1)-716(N) und/oder gruppierte Rechenressourcen 714 ausgestalten oder anderweitig steuern. Bei mindestens einer Ausführungsform kann der Ressourcen-Orchestrator 712 eine Software-Design-Infrastruktur („SDI“)-Verwaltungseinheit für das Rechenzentrum 700 aufweisen. Bei mindestens einer Ausführungsform kann der Ressourcen-Orchestrator Hardware, Software oder eine Kombination davon aufweisen.
Bei mindestens einer Ausführungsform, wie es in 7 gezeigt ist, weist die Framework-Schicht 720 einen Job Scheduler 732, einen Konfigurationsmanager 734, einen Ressourcenmanager 736 und ein verteiltes Dateisystem 738 auf. Bei mindestens einer Ausführungsform kann die Framework-Schicht 720 einen Rahmen bzw. Framework zur Unterstützung der Software 732 der Softwareschicht 730 und/oder einer oder mehrerer Anwendung(en) 742 der Anwendungsschicht 740 aufweisen. Bei mindestens einer Ausführungsform kann die Software 732 oder die Anwendung(en) 742 jeweils webbasierte Dienstsoftware oder Anwendungen aufweisen, wie sie beispielsweise von Amazon Web Services, Google Cloud und Microsoft Azure bereitgestellt werden. Bei mindestens einer Ausführungsform kann es sich bei der Framework-Schicht 720 um eine Art freies und quelloffenes Software-Webanwendungs-Framework wie Apache SparkTM (im Folgenden „Spark“) handeln, das ein verteiltes Dateisystem 738 für die Verarbeitung großer Datenmengen (z. B. „Big Data“) nutzen kann. Bei mindestens einer Ausführungsform kann der Job Scheduler 732 einen Spark-Treiber aufweisen, um die Planung von Arbeitslasten zu erleichtern, die von verschiedenen Schichten des Rechenzentrums 700 unterstützt werden. Bei mindestens einer Ausführungsform kann der Konfigurationsmanager 734 in der Lage sein, um verschiedene Schichten wie die Softwareschicht 730 und die Framework-Schicht 720, die Spark und das verteilte Dateisystem 738 aufweist, zur Unterstützung der Verarbeitung großer Datenmengen zu konfigurieren. Bei mindestens einer Ausführungsform kann der Ressourcenmanager 736 in der Lage sein, geclusterte oder gruppierte Computerressourcen zu verwalten, die zur Unterstützung des verteilten Dateisystems 738 und des Job Schedulers 732 zugeordnet oder zugewiesen sind. Bei mindestens einer Ausführungsform können geclusterte oder gruppierte Rechenressourcen gruppierte Rechenressourcen 714 in der Infrastrukturschicht 710 des Rechenzentrums aufweisen. Bei mindestens einer Ausführungsform kann der Ressourcenmanager 736 mit dem Ressourcenorchestrator 712 koordiniert sein, um diese zugeordneten oder zugewiesenen Computerressourcen zu verwalten.
Bei mindestens einer Ausführungsform kann die in der Softwareschicht 730 enthaltene Software 732 Software aufweisen, die von mindestens Abschnitten der Knoten-CRs 716(1)-716(N), der gruppierten Rechenressourcen 714 und/oder des verteilten Dateisystems 738 der Framework-Schicht 720 verwendet wird. Bei mindestens einer Ausführungsform können eine oder mehrere Arten von Software eine Internet-Such-Software, eine E-Mail-Virenscan-Software, eine Datenbank-Software und eine Streaming-Video-Content-Software aufweisen, sind aber nicht darauf beschränkt.
Bei mindestens einer Ausführungsform kann (können) die in der Anwendungsschicht 740 enthaltene(n) Anwendung(en) 742 eine oder mehrere Arten von Anwendungen aufweisen, die von mindestens Abschnitten der Knoten C.R.s 716(1)-716(N), gruppierten Rechenressourcen 714 und/oder dem verteilten Dateisystem 738 der Framework-Schicht 720 verwendet werden. Bei mindestens einer Ausführungsform können eine oder mehrere Arten von Anwendungen eine beliebige Anzahl von Genomanwendungen, kognitiven Berechnungen und Anwendungen für maschinelles Lernen aufweisen, einschließlich Trainings- oder Inferencing-Software, Framework-Software für maschinelles Lernen (z. B. PyTorch, TensorFlow, Caffe usw.) oder andere Anwendungen für maschinelles Lernen, die in Verbindung mit einer oder mehreren Ausführungsformen verwendet werden, sind aber nicht darauf beschränkt.
Bei mindestens einer Ausführungsform kann jeder von Konfigurationsmanager 734, Ressourcenmanager 736 und Ressourcen-Orchestrator 712 eine beliebige Anzahl und Art von selbstmodifizierenden Aktionen implementieren, die auf einer beliebigen Menge und Art von Daten basieren, die auf jede technisch machbare Weise erfasst werden. Bei mindestens einer Ausführungsform können selbstmodifizierende Aktionen einen Rechenzentrumsbetreiber des Rechenzentrums 700 davon entlasten, möglicherweise schlechte Konfigurationsentscheidungen zu treffen und möglicherweise nicht ausgelastete und/oder schlecht funktionierende Abschnitte eines Rechenzentrums zu vermeiden.
Bei mindestens einer Ausführungsform kann das Rechenzentrum 700 Werkzeuge, Dienste, Software oder andere Ressourcen aufweisen, um ein oder mehrere Modelle zum maschinellen Lernen zu trainieren oder Informationen unter Verwendung eines oder mehrerer Modelle zum maschinellen Lernen gemäß einer oder mehrerer hier beschriebener Ausführungsformen vorherzusagen oder abzuleiten. Beispielsweise kann bei mindestens einer Ausführungsform ein Modell zum maschinellen Lernen durch Berechnung von Gewichtungsparametern gemäß einer neuronalen Netzwerkarchitektur unter Verwendung von Software und Rechenressourcen trainiert werden, die oben in Bezug auf das Rechenzentrum 700 beschrieben wurden. Bei mindestens einer Ausführungsform können trainierte Modelle zum maschinellen Lernen, die einem oder mehreren neuronalen Netzen entsprechen, verwendet werden, um Informationen abzuleiten oder vorherzusagen, wobei die oben beschriebenen Ressourcen in Bezug auf das Rechenzentrum 700 verwendet werden, indem Gewichtungsparameter verwendet werden, die durch eine oder mehrere hier beschriebene Trainingstechniken berechnet werden.
Bei mindestens einer Ausführungsform kann das Rechenzentrum CPUs, anwendungsspezifische integrierte Schaltungen (ASICs), GPUs, FPGAs oder andere Hardware verwenden, um Training und/oder Inferencing unter Verwendung der oben beschriebenen Ressourcen durchzuführen. Darüber hinaus können eine oder mehrere der oben beschriebenen Software- und/oder Hardwareressourcen als Dienst ausgestaltet sein, um es Benutzern zu ermöglichen, Informationen zu trainieren oder Inferencing durchzuführen, wie etwa Bilderkennung, Spracherkennung oder andere Dienste der künstlichen Intelligenz.
Bei mindestens einer Ausführungsform wird mindestens eine in 7 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird mindestens eine von den gruppierten Rechenressourcen 714 und dem Knoten C.R. 716 verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird mindestens eine von den gruppierten Rechenressourcen 714 und dem Knoten C.R. 716 verwendet, um Vorcodierungsgewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führen mindestens eine von den gruppierten Rechenressourcen 714 und dem Knoten C.R. 716 mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
8A zeigt ein Beispiel für ein autonomes Fahrzeug 800 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform kann das autonome Fahrzeug 800 (hier alternativ als „Fahrzeug 800“ bezeichnet) ohne Einschränkung ein Personenfahrzeug sein, wie z.B. ein Pkw, ein Lkw, ein Bus und/oder eine andere Art von Fahrzeug, das einen oder mehrere Fahrgäste aufnimmt. Bei mindestens einer Ausführungsform kann das Fahrzeug 800 ein Sattelschlepper sein, der für den Transport von Gütern verwendet wird. Bei mindestens einer Ausführungsform kann das Fahrzeug 800 ein Flugzeug, ein Roboterfahrzeug oder eine andere Art von Fahrzeug sein.
Autonome Fahrzeuge können in Form von Automatisierungsstufen beschrieben werden, die von der National Highway Traffic Safety Administration („NHTSA“), einer Abteilung des US-Verkehrsministeriums, und der Society of Automotive Engineers („SAE“) „Taxonomy and Definitions for Terms Related to Driving Automation Systems for On-Road Motor Vehicles“ (z. B. Standard Nr. J3016-201806, veröffentlicht am 15. Juni 2018, Standard Nr. J3016-201609, veröffentlicht am 30. September 2016, sowie frühere und zukünftige Versionen dieses Standards) definiert sind. In einer oder mehreren Ausführungsformen kann das Fahrzeug 800 in der Lage sein, um eine Funktionalität gemäß einer oder mehrerer der Stufen 1 bis 5 der Stufen des autonomen Fahrens auszuführen. Beispielsweise kann das Fahrzeug 800 bei mindestens einer Ausführungsform in der Lage sein, bedingt automatisiert (Stufe 3), hochautomatisiert (Stufe 4) und/oder vollständig automatisiert (Stufe 5) zu fahren, je nach Ausführungsform.
Bei mindestens einer Ausführungsform kann das Fahrzeug 800 ohne Einschränkung Komponenten wie ein Fahrgestell, eine Fahrzeugkarosserie, Räder (z. B. 2, 4, 6, 8, 18 usw.), Reifen, Achsen und andere Komponenten eines Fahrzeugs aufweisen. Bei mindestens einer Ausführungsform kann das Fahrzeug 800 ohne Einschränkung ein Antriebssystem 850 aufweisen, wie z. B. einen Verbrennungsmotor, ein Hybrid-Elektroantrieb, einen reinen Elektromotor und/oder einen anderen Antriebssystemtyp. Bei mindestens einer Ausführungsform kann das Antriebssystem 850 mit einem Antriebsstrang des Fahrzeugs 800 verbunden sein, der unter anderem ein Getriebe aufweisen kann, um den Antrieb des Fahrzeugs 800 zu ermöglichen. Bei mindestens einer Ausführungsform kann das Antriebssystem 850 in Reaktion auf den Empfang von Signalen von einer Drosselklappe/einem Gaspedal (bzw. mehreren Gaspedalen) 852 gesteuert werden.
Bei mindestens einer Ausführungsform wird ein Lenksystem 854, das ohne Einschränkung ein Lenkrad aufweisen kann, verwendet, um ein Fahrzeug 800 zu lenken (z.B. entlang eines gewünschten Weges oder einer Route), wenn ein Antriebssystem 850 in Betrieb ist (z.B. wenn das Fahrzeug in Bewegung ist). Bei mindestens einer Ausführungsform kann ein Lenksystem 854 Signale von einem oder mehreren Lenkaktoren 856 empfangen. Bei mindestens einer Ausführungsform kann das Lenkrad optional für die Vollautomatisierung (Stufe 5) eingesetzt werden. Bei mindestens einer Ausführungsform kann ein Bremssensorsystem 846 verwendet werden, um die Fahrzeugbremsen in Reaktion auf den Empfang von Signalen von einem oder mehreren Bremsaktuatoren 848 und/oder Bremssensoren zu betätigen.
Bei mindestens einer Ausführungsform liefern die Steuerung(en) 836, die ohne Einschränkung ein oder mehrere System-on-Chips („SoCs“) (in 8A nicht dargestellt) und/oder Grafikverarbeitungseinheiten („GPUs“) aufweisen können, Signale (z. B. repräsentativ für Befehle) an eine oder mehrere Komponenten und/oder Systeme des Fahrzeugs 800. Bei mindestens einer Ausführungsform kann (können) die Steuerung(en) 836 beispielsweise Signale zur Betätigung der Fahrzeugbremsen über die Bremsaktuatoren 848, zur Betätigung des Lenksystems 854 über den/die Lenkaktuator(en) 856 und zur Betätigung des Antriebssystems 850 über eine Drosselklappe / (ein) Gaspedal(e) 852 senden. Bei mindestens einer Ausführungsform kann (können) die Steuerung(en) 836 eine oder mehrere fahrzeuginterne (z. B. integrierte) Recheneinrichtungen (z. B. Supercomputer) aufweisen, die Sensorsignale verarbeiten und Betriebsbefehle (z. B. Signale, die Befehle darstellen) ausgeben, um autonomes Fahren zu ermöglichen und/oder einen menschlichen Fahrer beim Führen des Fahrzeugs 800 zu unterstützen. Bei mindestens einer Ausführungsform kann (können) die Steuerung(en) 836 eine erste Steuerung 836 für autonome Fahrfunktionen, eine zweite Steuerung 836 für funktionale Sicherheitsfunktionen, eine dritte Steuerung 836 für Funktionen der künstlichen Intelligenz (z. B. Computer Vision), eine vierte Steuerung 836 für Infotainment-Funktionen, eine fünfte Steuerung 836 für Redundanz in Notfällen und/oder andere Steuerungen aufweisen. Bei mindestens einer Ausführungsform kann eine einzige Steuerung 836 zwei oder mehrere der oben genannten Funktionen übernehmen, zwei oder mehr Steuerungen 836 können eine einzige Funktion übernehmen und/oder eine beliebige Kombination davon.
Bei mindestens einer Ausführungsform stellt/stellen die Steuerung(en) 836 Signale zur Steuerung einer oder mehrerer Komponenten und/oder Systeme des Fahrzeugs 800 als Reaktion auf Sensordaten bereit, die von einem oder mehreren Sensoren empfangen werden (z.B. Sensoreingaben). Bei mindestens einer Ausführungsform können Sensordaten beispielsweise und ohne Einschränkung von (einem) Global Navigation Satellite Systems („GNSS“)-Sensor(en) 858 (z.B., Global Positioning System-Sensor(en)), RADAR-Sensor(en) 860, Ultraschallsensor(en) 862, LIDAR-Sensor(en) 864, Inertialmesseinheit-Sensor(en) („IMU“) 866 (z. B. Beschleunigungsmesser, Gyroskop(e), Magnetkompass(e), Magnetometer usw.), Mikrofon(en) 896, Stereokamera(s) 868, Weitwinkelkamera(s) 870 (z. B., Fischaugenkameras), Infrarotkamera(s) 872, Umgebungskamera(s) 874 (z.B. 360-Grad-Kameras), Fernkameras (nicht in 8A gezeigt), Mittelbereichskamera(s) (nicht in 8A gezeigt), Geschwindigkeitssensor(en) 844 (z.B. zur Messung der Geschwindigkeit des Fahrzeugs 800), Vibrationssensor(en) 842, Lenksensor(en) 840, Bremssensor(en) (z.B. als Teil des Bremssensorsystems 846) und/oder anderen Sensortypen empfangen werden.
Bei mindestens einer Ausführungsform kann eine oder können mehrere der Steuerungen 836 Eingaben (z.B. in Form von Eingabedaten) von einem Kombiinstrument 832 des Fahrzeugs 800 empfangen und Ausgaben (z.B. in Form von Ausgabedaten, Anzeigedaten usw.) über eine Mensch-Maschine-Schnittstelle („HMI“)-Anzeige 834, einen akustischen Melder, einen Lautsprecher und/oder über andere Komponenten des Fahrzeugs 800 bereitstellen. Bei mindestens einer Ausführungsform können die Ausgaben Informationen wie Fahrzeuggeschwindigkeit, Drehzahl, Zeit, Kartendaten (z. B. eine hochauflösende Karte (in 8A nicht dargestellt)), Positionsdaten (z. B. die Position des Fahrzeugs 800, wie auf einer Karte), Richtung, Position anderer Fahrzeuge (z. B. ein Belegungsraster), Informationen über Objekte und den Status von Objekten, wie es von der/den Steuerung(en) 836 wahrgenommen wird, usw. aufweisen. Bei mindestens einer Ausführungsform kann die HMI-Anzeige 834 beispielsweise Informationen über das Vorhandensein eines oder mehrerer Objekte (z. B. ein Straßenschild, ein Warnschild, eine sich ändernde Ampel usw.) und/oder Informationen über Fahrmanöver anzeigen, die das Fahrzeug durchgeführt hat, gerade durchführt oder durchführen wird (z. B. Spurwechsel jetzt, Ausfahrt 34B in zwei Meilen usw.).
Bei mindestens einer Ausführungsform weist das Fahrzeug 800 darüber hinaus eine Netzwerkschnittstelle 824 auf, die (eine) drahtlose Antenne(n) 826 und/oder (ein) Modem(e) zur Kommunikation über ein oder mehrere Netzwerke verwenden kann. Zum Beispiel kann bei mindestens einer Ausführungsform die Netzwerkschnittstelle 824 in der Lage sein, über Long-Term Evolution („LTE“), Wideband Code Division Multiple Access („WCDMA“), Universal Mobile Telecommunications System („UMTS“), Global System for Mobile communication („GSM“), IMT-CDMA Multi-Carrier („CDMA2000“), etc. zu kommunizieren. Bei mindestens einer Ausführungsform kann/können die drahtlose(n) Antenne(n) 826 auch die Kommunikation zwischen Objekten in der Umgebung (z. B. Fahrzeuge, mobile Einrichtungen usw.) ermöglichen, wobei lokale Netzwerke wie Bluetooth, Bluetooth Low Energy („LE“), Z-Wave, ZigBee usw. und/oder Weitverkehrsnetzwerke mit geringer Leistung („LPWANs“) wie LoRaWAN, SigFox usw. verwendet werden.
Bei mindestens einer Ausführungsform können von der Antennenanordnung 202 und/oder der Antennenanordnung 208 von 2 gesendete mittels Beamforming erzeugte Signale an das Fahrzeug 800 übertragen werden, wie es in Bezug auf mindestens eine der 1 bis 6 beschrieben ist, um dem Fahrzeug 800 eine Information für seinen autonomen Betrieb zu liefern, wie z. B. Wetterdaten, Navigationsdaten, Straßenzustandsdaten, und/oder sie kann verwendet werden, um einem abgesetzten Benutzer die Möglichkeit zu geben, das Fahrzeug 800 fernzusteuern.
8B zeigt ein Beispiel für Kamerapositionen und Sichtfelder für das autonome Fahrzeug 800 aus 8A, gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform stellen die Kameras und die jeweiligen Sichtfelder eine beispielhafte Ausführungsform dar und sind nicht als einschränkend zu betrachten. Beispielsweise können bei mindestens einer Ausführungsform zusätzliche und/oder alternative Kameras vorhanden sein und/oder die Kameras können an anderen Stellen des Fahrzeugs 800 angeordnet sein.
Bei mindestens einer Ausführungsform können die Kameratypen für Kameras Digitalkameras aufweisen, die für die Verwendung mit Komponenten und/oder Systemen des Fahrzeugs 800 angepasst sein können, sind aber nicht darauf beschränkt. Bei mindestens einer Ausführungsform kann/können die Kamera(s) auf dem Automotive Safety Integrity Level („ASIL“) B und/oder auf einem anderen ASIL arbeiten. Bei mindestens einer Ausführungsform können die Kameratypen je nach Ausführungsform eine beliebige Bildaufnahmerate, wie 60 Bilder pro Sekunde (fps), 1220 fps, 240 fps usw., erreichen. Bei mindestens einer Ausführungsform können die Kameras Rolling Shutter, Global Shutter, einen anderen Verschlusstyp oder eine Kombination davon verwenden. Bei mindestens einer Ausführungsform kann die Farbfilteranordnung eine Rot-Klar-Klar-Klar-Farbfilteranordnung („RCCC“), eine Rot-Klar-Klar-Blau-Farbfilteranordnung („RCCB“), eine Rot-Blau-Grün-Klar-Farbfilteranordnung („RBGC“), eine Foveon X3-Farbfilteranordnung, eine Bayer-Sensor-Farbfilteranordnung („RGGB“), eine Monochromsensor-Farbfilteranordnung und/oder eine andere Art von Farbfilteranordnung aufweisen. Bei mindestens einer Ausführungsform können zur Erhöhung der Lichtempfindlichkeit Klar-Pixel-Kameras, wie z. B. Kameras mit einer RCCC-, einer RCCB- und/oder einer RBGC-Farbfilteranordnung, verwendet werden.
Bei mindestens einer Ausführungsform kann eine oder können mehrere Kameras verwendet werden, um fortschrittliche Fahrerassistenzsysteme („ADAS“) auszuführen (z. B. als Teil eines redundanten oder ausfallsicheren Designs). So kann bei mindestens einer Ausführungsform eine Multifunktions-Monokamera installiert sein, die Funktionen wie Spurhalteassistent, Verkehrszeichenassistent und intelligente Scheinwerfersteuerung bietet. Bei mindestens einer Ausführungsform kann eine oder können mehrere der Kameras (z.B. alle Kameras) gleichzeitig Bilddaten (z.B. Video) aufzeichnen und bereitstellen.
Bei mindestens einer Ausführungsform kann eine oder können mehrere der Kameras in einer Montageanordnung, wie z.B. einer kundenspezifisch entworfenen (dreidimensionalen („3D“) gedruckten) Anordnung, montiert sein, um Streulicht und Reflexionen aus dem Fahrzeuginneren (z.B. Reflexionen vom Armaturenbrett, die in den Windschutzscheibenspiegeln reflektiert werden) auszuschalten, die die Fähigkeit der Kamera zur Bilddatenerfassung beeinträchtigen können. Bei mindestens einer Ausführungsform können die Anordnungen für die Außenspiegel individuell in 3D gedruckt werden, so dass die Kameramontageplatte der Form des Außenspiegels entspricht. Bei mindestens einer Ausführungsform kann (können) die Kamera(s) in dem Außenspiegel integriert sein. Bei mindestens einer Ausführungsform kann (können) die Kamera(s) bei Seitenkameras auch in vier Säulen an jeder Ecke des Fahrzeugs integriert sein.
Bei mindestens einer Ausführungsform können Kameras mit einem Sichtfeld, das Abschnitte der Umgebung vor dem Fahrzeug 800 aufweist (z. B. nach vorne gerichtete Kameras), für die Rundumsicht verwendet werden, um bei der Erkennung von nach vorne gerichteten Wegen und Hindernissen zu helfen, sowie mit Hilfe einer oder mehrerer Steuerungen 836 und/oder Steuer-SoCs Informationen bereitzustellen, die für die Erstellung eines Belegungsrasters und/oder die Bestimmung bevorzugter Fahrzeugwege entscheidend sind. Bei mindestens einer Ausführungsform können nach vorne gerichtete Kameras verwendet werden, um viele der gleichen ADAS-Funktionen wie LIDAR auszuführen, einschließlich, ohne Einschränkung, Notbremsung, Fußgängererkennung und Kollisionsvermeidung. Bei mindestens einer Ausführungsform können nach vorne gerichtete Kameras auch für ADAS-Funktionen und -Systeme verwendet werden, einschließlich, aber nicht beschränkt auf eine Warnung vor dem Verlassen der Fahrspur („LDW“), autonome Geschwindigkeitsregelung („ACC“) und/oder andere Funktionen wie Verkehrszeichenerkennung.
Bei mindestens einer Ausführungsform kann eine Vielzahl von Kameras in einer nach vorne gerichteten Konfiguration verwendet werden, einschließlich z. B. einer monokularen Kameraplattform, die einen CMOS-Farbbildwandler („Complementary Metal Oxide Semiconductor“) aufweist. Bei mindestens einer Ausführungsform kann die Weitwinkelkamera 870 verwendet werden, um Objekte zu erkennen, die von der Peripherie her ins Blickfeld kommen (z. B. Fußgänger, kreuzender Verkehr oder Fahrräder). Obwohl in 8B nur eine Weitwinkelkamera 870 dargestellt ist, kann bei anderen Ausführungen eine beliebige Anzahl (einschließlich Null) von Weitwinkelkameras 870 am Fahrzeug 800 vorhanden sein. Bei mindestens einer Ausführungsform kann eine beliebige Anzahl von Weitwinkelkamera(s) 898 (z. B. ein Weitwinkel-Stereokamerapaar) zur tiefenbasierten Objekterkennung verwendet werden, insbesondere für Objekte, für die ein neuronales Netz noch nicht trainiert worden ist. Bei mindestens einer Ausführungsform können die Weitwinkelkamera(s) 898 auch zur Objekterkennung und -klassifizierung sowie zur grundlegenden Objektverfolgung verwendet werden.
Bei mindestens einer Ausführungsform kann eine beliebige Anzahl von Stereokamera(s) 868 auch in einer nach vorne gerichteten Konfiguration vorhanden sein. Bei mindestens einer Ausführungsform kann eine oder können mehrere der Stereokamera(s) 868 eine integrierte Steuereinheit aufweisen, die eine skalierbare Verarbeitungseinheit umfasst, die eine programmierbare Logik („FPGA“) und einen Multi-Core-Mikroprozessor mit einer integrierten Controller Area Network („CAN“)- oder Ethernet-Schnittstelle auf einem einzigen Chip bereitstellen kann. Bei mindestens einer Ausführungsform kann eine solche Einheit verwendet werden, um eine 3D-Karte der Umgebung des Fahrzeugs 800 zu erstellen, die eine Abstandsschätzung für alle Punkte im Bild aufweist. Bei mindestens einer Ausführungsform kann eine oder können mehrere der Stereokamera(s) 868 ohne Einschränkung kompakte(n) Stereosicht-Sensor(en) aufweisen, die ohne Einschränkung zwei Kameralinsen (je eine auf der linken und rechten Seite) und einen Bildverarbeitungschip enthalten können, der den Abstand zwischen dem Fahrzeug 800 und dem Zielobjekt messen und die erzeugten Informationen (z. B. Metadaten) verwenden kann, um autonome Notbrems- und Spurhaltewarnfunktionen zu aktivieren. Bei mindestens einer Ausführungsform können auch andere Typen von Stereokameras 868 zusätzlich oder alternativ zu den hier beschriebenen verwendet werden.
Bei mindestens einer Ausführungsform können Kameras mit einem Sichtfeld, das Abschnitte der Umgebung seitlich des Fahrzeugs 800 aufweist (z. B. Seitenkameras), für die Umgebungsansicht verwendet werden und Informationen liefern, die zur Erstellung und Aktualisierung des Belegungsgitters sowie zur Erzeugung von Seitenaufprallwarnungen verwendet werden. Bei mindestens einer Ausführungsform kann (können) die Umgebungskamera(s) 874 (z. B. vier Umgebungskameras 874, wie es in 8B dargestellt ist) am Fahrzeug 800 positioniert sein. Bei mindestens einer Ausführungsform kann (können) die Umgebungskamera(s) 874 ohne Einschränkung eine beliebige Anzahl und Kombination von Weitwinkelkamera(s) 870, Fischaugenkamera(s), 360-Grad-Kamera(s) und/oder Ähnlichem aufweisen. Zum Beispiel können bei mindestens einer Ausführungsform vier Fischaugenkameras an der Vorderseite, der Rückseite und den Seiten des Fahrzeugs 800 positioniert sein. Bei mindestens einer Ausführungsform kann das Fahrzeug 800 drei Surround-Kamera(s) 874 (z.B. links, rechts und hinten) verwenden und eine oder mehrere andere Kamera(s) (z.B. eine nach vorne gerichtete Kamera) als vierte Surround-View-Kamera nutzen.
Bei mindestens einer Ausführungsform können Kameras mit einem Sichtfeld, das Abschnitte der Umgebung hinter dem Fahrzeug 800 aufweist (z. B. Rückfahrkameras), für die Einparkhilfe, die Umgebungsansicht, die Heckkollisionswarnungen und die Erstellung und Aktualisierung des Belegungsgitters verwendet werden. Bei mindestens einer Ausführungsform kann eine Vielzahl von Kameras verwendet werden, einschließlich, aber nicht beschränkt auf, Kameras, die auch als nach vorne gerichtete Kamera(s) geeignet sind (z.B. Weitbereichskameras 898 und/oder Mittelbereichskamera(s) 876, Stereokamera(s) 868), Infrarotkamera(s) 872, usw.), wie es hier beschrieben ist.
Bei mindestens einer Ausführungsform können von der Antennenanordnung 202 und/oder der Antennenanordnung 208 von 2 gesendete mittels Beamforming erzeugte Signale an das Fahrzeug 800 übertragen werden, wie es in Bezug auf mindestens eine der 1 bis 6 beschrieben ist, um dem Fahrzeug 800 eine Information für seinen autonomen Betrieb zu liefern, wie z. B. Wetterdaten, Navigationsdaten, Straßenzustandsdaten, und/oder sie kann verwendet werden, um einem abgesetzten Benutzer die Möglichkeit zu geben, das Fahrzeug 800 fernzusteuern.
8C ist ein Blockdiagramm, das eine beispielhafte Systemarchitektur für das autonome Fahrzeug 800 aus 8A gemäß mindestens einer Ausführungsform zeigt. In mindestens einer Ausführungsform ist jede Komponente, jedes Merkmal und jedes System des Fahrzeugs 800 in 8C als über einen Bus 802 verbunden dargestellt. In mindestens einer Ausführungsform kann der Bus 802 ohne Einschränkung eine CAN-Datenschnittstelle aufweisen (hier alternativ als „CAN-Bus“ bezeichnet). Bei mindestens einer Ausführungsform kann ein CAN ein Netzwerk innerhalb des Fahrzeugs 800 sein, das zur Unterstützung der Steuerung verschiedener Merkmale und Funktionen des Fahrzeugs 800 verwendet wird, wie z. B. Betätigung der Bremsen, Beschleunigung, Bremsen, Lenkung, Scheibenwischer usw. Bei mindestens einer Ausführungsform kann der Bus 802 so ausgestaltet sein, dass er Dutzende oder sogar Hunderte von Knoten aufweist, von denen jeder seine eigene eindeutige Kennung hat (z. B. eine CAN-ID). Bei mindestens einer Ausführungsform kann der Bus 802 ausgelesen werden, um den Lenkradwinkel, die Fahrgeschwindigkeit, die Motordrehzahl pro Minute („RPMs“), die Tastenpositionen und/oder andere Fahrzeugstatusanzeigen zu ermitteln. Bei mindestens einer Ausführungsform kann der Bus 802 ein CAN-Bus sein, der ASIL B-konform ist.
Bei mindestens einer Ausführungsform können zusätzlich zu oder alternativ zu CAN auch FlexRay und/oder Ethernet verwendet werden. Bei mindestens einer Ausführungsform kann eine beliebige Anzahl von Bussen 802 vorhanden sein, die ohne Einschränkung null oder mehr CAN-Busse, null oder mehr FlexRay-Busse, null oder mehr Ethernet-Busse und/oder null oder mehr andere Arten von Bussen mit einem anderen Protokoll aufweisen können. Bei mindestens einer Ausführungsform können zwei oder mehr Busse 802 verwendet werden, um unterschiedliche Funktionen auszuführen, und/oder sie können zur Redundanz verwendet werden. Zum Beispiel kann ein erster Bus 802 für die Kollisionsvermeidungsfunktionalität und ein zweiter Bus 802 für die Betätigungssteuerung verwendet werden. Bei mindestens einer Ausführungsform kann jeder Bus 802 mit beliebigen Komponenten des Fahrzeugs 800 kommunizieren, und zwei oder mehr Busse 802 können mit denselben Komponenten kommunizieren. Bei mindestens einer Ausführungsform kann jede beliebige Anzahl von System(en) auf (einem) Chip(s) („SoC(s)“) 804, jede Steuerung 836 und/oder jeder Computer im Fahrzeug Zugriff auf dieselben Eingabedaten (z.B. Eingaben von Sensoren des Fahrzeugs 800) haben und mit einem gemeinsamen Bus, wie dem CAN-Bus, verbunden sein.
Bei mindestens einer Ausführungsform kann das Fahrzeug 800 eine oder mehrere Steuerung(en) 836 aufweisen, wie es hier in Bezug auf 8A beschrieben ist. Bei mindestens einer Ausführungsform kann (können) die Steuerung(en) 836 für eine Vielzahl von Funktionen verwendet werden. Bei mindestens einer Ausführungsform kann (können) die Steuerung(en) 836 mit verschiedenen anderen Komponenten und Systemen des Fahrzeugs 800 gekoppelt sein und zur Steuerung des Fahrzeugs 800, zur künstlichen Intelligenz des Fahrzeugs 800, zum Infotainment für das Fahrzeug 800 und/oder ähnlichem verwendet werden.
Bei mindestens einer Ausführungsform kann das Fahrzeug 800 eine beliebige Anzahl von SoCs 804 aufweisen. Jedes der SoCs 804 kann, ohne Einschränkung, zentrale Verarbeitungseinheiten („CPU(s)“) 806, Grafikverarbeitungseinheiten („GPU(s)“) 808, Prozessor(en) 810, Cache(s) 812, Beschleuniger 814, Datenspeicher 816 und/oder andere nicht dargestellte Komponenten und Merkmale aufweisen. Bei mindestens einer Ausführungsform können SoC(s) 804 zur Steuerung des Fahrzeugs 800 in einer Vielzahl von Plattformen und Systemen verwendet werden. Bei mindestens einer Ausführungsform kann (können) SoC(s) 804 beispielsweise in einem System (z.B. dem System des Fahrzeugs 800) mit einer High-Definition („HD“)-Karte 822 kombiniert sein, die über eine Netzwerkschnittstelle 824 von einem oder mehreren Servern (in 8C nicht dargestellt) Kartenauffrischungen und/oder - aktualisierungen erhalten kann.
Bei mindestens einer Ausführungsform kann (können) die CPU(s) 806 einen CPU-Cluster oder CPU-Komplex (hier alternativ als „CCPLEX“ bezeichnet) aufweisen. Bei mindestens einer Ausführungsform kann (können) die CPU(s) 806 mehrere Kerne und/oder Level Two („L2“) Caches aufweisen. Bei mindestens einer Ausführungsform kann (können) die CPU(s) 806 beispielsweise acht Kerne in einer kohärenten Multiprozessorkonfiguration aufweisen. Bei mindestens einer Ausführungsform kann (können) die CPU(s) 806 vier Dual-Core-Cluster aufweisen, wobei jeder Cluster über einen dedizierten L2-Cache verfügt (z. B. einen 2 MB L2-Cache). Bei mindestens einer Ausführungsform kann (können) die CPU(s) 806 (z.B. CCPLEX) so ausgestaltet sein, dass sie den gleichzeitigen Clusterbetrieb unterstützen, so dass jede Kombination von Clustern der CPU(s) 806 zu jedem Zeitpunkt aktiv sein kann.
Bei mindestens einer Ausführungsform kann eine oder können mehrere der CPU(s) 806 Energieverwaltungsfunktionen implementieren, die ohne Einschränkung eines oder mehrere der folgenden Merkmale aufweisen: einzelne Hardwareblöcke können im Leerlauf automatisch getaktet sein, um dynamische Energie zu sparen; jeder Kerntakt kann getaktet sein, wenn der Kern aufgrund der Ausführung von Wait for Interrupt („WFI“)/Wait for Event („WFE“)-Befehlen nicht aktiv Befehle ausführt; jeder Kern kann unabhängig stromgesteuert sein; jeder Kerncluster kann unabhängig taktgesteuert sein, wenn alle Kerne taktgesteuert oder stromgesteuert sind; und/oder jeder Kerncluster kann unabhängig stromgesteuert sein, wenn alle Kerne stromgesteuert sind. Bei mindestens einer Ausführungsform kann/können die CPU(s) 806 darüber hinaus einen erweiterten Algorithmus für die Verwaltung von Energiezuständen implementieren, bei dem zulässige Energiezustände und erwartete Aufwachzeiten festgelegt werden und die Hardware/der Mikrocode den besten Energiezustand bestimmt, der für Kern, Cluster und CCPLEX einzunehmen ist. Bei mindestens einer Ausführungsform können die Prozessorkerne vereinfachte Sequenzen zur Eingabe des Energiezustands in Software unterstützen, wobei die Arbeit an den Mikrocode ausgelagert ist.
Bei mindestens einer Ausführungsform kann (können) die GPU(s) 808 eine integrierte GPU aufweisen (hier alternativ als „iGPU“ bezeichnet). Bei mindestens einer Ausführungsform kann (können) die GPU(s) 808 programmierbar sein und für parallele Arbeitslasten effizient sein. Bei mindestens einer Ausführungsform kann/können die GPU(s) 808 einen erweiterten Tensor-Befehlssatz verwenden. Bei mindestens einer Ausführungsform kann (können) (die) GPU(s) 808 einen oder mehrere Streaming-Mikroprozessoren aufweisen, wobei jeder Streaming-Mikroprozessor einen L1-Cache (z. B. einen L1-Cache mit einer Speicherkapazität von mindestens 96 KB) aufweisen kann und zwei oder mehr Streaming-Mikroprozessoren sich einen L2-Cache (z. B. einen L2-Cache mit einer Speicherkapazität von 512 KB) teilen können. Bei mindestens einer Ausführungsform kann (können) die GPU(s) 808 mindestens acht Streaming-Mikroprozessoren aufweisen. Bei mindestens einer Ausführungsform kann (können) die GPU(s) 808 eine oder mehrere Programmierschnittstellen (API(s)) für Berechnungen verwenden. Bei mindestens einer Ausführungsform kann (können) die GPU(s) 808 eine oder mehrere parallele Rechenplattformen und/oder Programmiermodelle (z. B. CUDA von NVIDIA) verwenden.
Bei mindestens einer Ausführungsform kann eine oder können mehrere der GPU(s) 808 für die beste Leistung in automobilen und eingebetteten Anwendungsfällen energieoptimiert sein. In einer Ausführungsform kann (können) die GPU(s) 808 beispielsweise mit Fin-Feldeffekttransistoren („FinFETs“) hergestellt sein. Bei mindestens einer Ausführungsform kann jeder Streaming-Mikroprozessor eine Anzahl von in mehrere Blöcke unterteilten Rechenkernen mit gemischter Präzision enthalten. Beispielsweise können 64 PF32-Kerne und 32 PF64-Kerne in vier Verarbeitungsblöcke unterteilt sein. Bei mindestens einer Ausführungsform können jedem Verarbeitungsblock 16 FP32-Kerne, 8 FP64-Kerne, 16 INT32-Kerne, zwei NVIDIA TENSOR COREs mit gemischter Genauigkeit für Deep-Learning-Matrixarithmetik, ein Level-Null-Befehlscache („L0“), ein Warp-Scheduler, eine Dispatch-Einheit und/oder eine 64-KB-Registerdatei zugewiesen sein. Bei mindestens einer Ausführungsform können Streaming-Mikroprozessoren unabhängige parallele Ganzzahl- und Gleitkomma-Datenpfade aufweisen, um eine effiziente Ausführung von Arbeitslasten mit einer Mischung aus Berechnungen und Adressierungsberechnungen zu ermöglichen. Bei mindestens einer Ausführungsform können Streaming-Mikroprozessoren eine unabhängige Thread-Planungsfunktion aufweisen, um eine feinkörnigere Synchronisierung und Zusammenarbeit zwischen parallelen Threads zu ermöglichen. Bei mindestens einer Ausführungsform können Streaming-Mikroprozessoren einen kombinierten L1-Datencache und eine gemeinsame Speichereinheit aufweisen, um die Leistung zu verbessern und gleichzeitig die Programmierung zu vereinfachen.
Bei mindestens einer Ausführungsform kann eine oder können mehrere der GPU(s) 808 einen Speicher mit hoher Bandbreite („HBM“) und/oder ein 16-GB-HBM2-Speicher-Subsystem aufweisen, um bei einigen Beispielen eine Spitzen-Speicherbandbreite von etwa 900 GB/Sekunde bereitzustellen. Bei mindestens einer Ausführungsform kann zusätzlich oder alternativ zum HBM-Speicher ein synchroner Grafik-Direktzugriffsspeicher („SGRAM“) verwendet werden, wie z. B. ein synchroner Grafik-Doppeldatenraten-Direktzugriffsspeicher vom Typ 5 („GDDR5“).
Bei mindestens einer Ausführungsform kann (können) die GPU(s) 808 eine Unified-Memory-Technologie aufweisen. Bei mindestens einer Ausführungsform kann die Unterstützung von Adressübersetzungsdiensten („ATS“) verwendet werden, damit die GPU(s) 808 direkt auf Seitentabellen der CPU(s) 806 zugreifen können. Bei mindestens einer Ausführungsform kann eine Adressübersetzungsanforderung an die CPU(s) 806 übermittelt werden, wenn die Speicherverwaltungseinheit („MMU“) der GPU(s) 808 einen Fehler feststellt. Als Antwort darauf kann (können) die CPU(s) 806 in ihren Seitentabellen nach einer virtuell-physikalischen Zuordnung der Adresse suchen und bei mindestens einer Ausführungsform die Übersetzung zurück an die GPU(s) 808 übertragen. Bei mindestens einer Ausführungsform kann die Unified-Memory-Technologie einen einzigen, einheitlichen virtuellen Adressraum für den Speicher sowohl der CPU(s) 806 als auch der GPU(s) 808 ermöglichen, wodurch die Programmierung der GPU(s) 808 und der Anschluss von Anwendungen an die GPU(s) 808 vereinfacht wird.
Bei mindestens einer Ausführungsform kann (können) die GPU(s) 808 eine beliebige Anzahl von Zugriffszählern aufweisen, die die Häufigkeit des Zugriffs der GPU(s) 808 auf den Speicher anderer Prozessoren verfolgen können. Bei mindestens einer Ausführungsform können Zugriffszähler dazu beitragen, dass Speicherseiten in den physischen Speicher desjenigen Prozessors verschoben werden, der am häufigsten auf Seiten zugreift, wodurch die Effizienz von Speicherbereichen verbessert wird, die von Prozessoren gemeinsam genutzt werden.
Bei mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 804 eine beliebige Anzahl von Cache(s) 812 aufweisen, einschließlich der hier beschriebenen. Bei mindestens einer Ausführungsform kann (können) der/die Cache(s) 812 beispielsweise einen Level-3-Cache („L3“) aufweisen, der sowohl der/den CPU(s) 806 als auch der/den GPU(s) 808 zur Verfügung steht (z. B. der sowohl mit der/den CPU(s) 806 als auch der/den GPU(s) 808 verbunden ist). Bei mindestens einer Ausführungsform kann (können) der (die) Cache(s) 812 einen Write-Back-Cache aufweisen, der die Zustände der Zeilen verfolgen kann, z. B. durch Verwendung eines Cache-Kohärenzprotokolls (z. B. MEI, MESI, MSI usw.). Bei mindestens einer Ausführungsform kann der L3-Cache, je nach Ausführungsform, 4 MB oder mehr aufweisen, obwohl auch kleinere Cache-Größen verwendet werden können.
Bei mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 804 einen oder mehrere Beschleuniger 814 aufweisen (z. B. Hardware-Beschleuniger, Software-Beschleuniger oder eine Kombination davon). Bei mindestens einer Ausführungsform kann (können) der (die) SoC(s) 804 einen Hardwarebeschleunigungscluster aufweisen, der optimierte Hardwarebeschleuniger und/oder einen großen On-Chip-Speicher aufweisen kann. Bei mindestens einer Ausführungsform kann ein großer On-Chip-Speicher (z. B. 4 MB SRAM) den Hardware-Beschleunigungscluster in die Lage versetzen, neuronale Netze und andere Berechnungen zu beschleunigen. Bei mindestens einer Ausführungsform kann der Hardware-Beschleunigungscluster zur Ergänzung der GPU(s) 808 und zur Entlastung einiger Tasks der GPU(s) 808 verwendet werden (z. B. um mehr Zyklen der GPU(s) 808 für die Durchführung anderer Tasks freizugeben). Bei mindestens einer Ausführungsform kann (können) der/die Beschleuniger 814 für gezielte Arbeitslasten verwendet werden (z. B. Wahrnehmung, faltende neuronale Netze („CNNs“), rückgekoppelte neuronale Netze („RNNs“) usw.), die stabil genug sind, um für eine Beschleunigung geeignet zu sein. Bei mindestens einer Ausführungsform kann ein CNN ein regionenbasiertes oder regionales faltendes neuronales Netz („RCNNs“) und ein schnelles RCNN (z. B. wie es für die Objekterkennung verwendet wird) oder eine andere Art von CNN aufweisen.
Bei mindestens einer Ausführungsform kann (können) der (die) Beschleuniger 814 (z. B. Hardware-Beschleunigungscluster) einen Deep-Learning-Beschleuniger („DLA“) aufweisen. (Ein) DLA(s) kann (können) ohne Einschränkung eine oder mehrere Tensor Processing Units („TPUs“) aufweisen, die so ausgestaltet sein können, dass sie zusätzliche zehn Billionen Operationen pro Sekunde für Deep-Learning-Anwendungen und Inferencing bereitstellen. Bei mindestens einer Ausführungsform kann es sich bei den TPUs um Beschleuniger handeln, die für die Durchführung von Bildverarbeitungsfunktionen ausgestaltet und optimiert sind (z. B. für CNNs, RCNNs usw.). Der (die) DLA(s) kann (können) darüber hinaus für einen bestimmten Satz neuronaler Netzwerktypen und Gleitkommaoperationen sowie für Inferencing optimiert sein. Bei mindestens einer Ausführungsform kann das Design von DLA(s) mehr Leistung pro Millimeter bieten als eine typische Allzweck-GPU und übertrifft in der Regel die Leistung einer CPU bei weitem. Bei mindestens einer Ausführungsform kann (können) die TPU(s) mehrere Funktionen ausführen, einschließlich einer Einzelinstanz-Faltungsfunktion, die z. B. INT8-, INT16- und FP16-Datentypen sowohl für Merkmale als auch für Gewichte sowie Postprozessorfunktionen unterstützt. Bei mindestens einer Ausführungsform können DLA(s) schnell und effizient neuronale Netze, insbesondere CNNs, auf verarbeiteten oder unverarbeiteten Daten für eine Vielzahl von Funktionen ausführen, einschließlich, zum Beispiel und ohne Einschränkung: ein CNN für die Objektidentifizierung und -erkennung unter Verwendung von Daten von Kamerasensoren; ein CNN für die Abstandsschätzung unter Verwendung von Daten von Kamerasensoren; ein CNN für die Erkennung und Identifizierung von Einsatzfahrzeugen und die Erkennung unter Verwendung von Daten von Mikrofonen 896; ein CNN für die Gesichtserkennung und die Identifizierung von Fahrzeugeigentümern unter Verwendung von Daten von Kamerasensoren; und/oder ein CNN für sicherheitsrelevante und/oder sicherheitsbezogene Ereignisse.
Bei mindestens einer Ausführungsform kann (können) DLA(s) jede Funktion der GPU(s) 808 ausführen, und durch die Verwendung eines Inferenzbeschleunigers kann ein Entwickler beispielsweise entweder DLA(s) oder GPU(s) 808 für eine beliebige Funktion vorsehen. Bei mindestens einer Ausführungsform kann der Entwickler beispielsweise die Verarbeitung von CNNs und Gleitkommaoperationen auf DLA(s) konzentrieren und andere Funktionen der GPU(s) 808 und/oder einem oder mehreren anderen Beschleunigern 814 überlassen.
Bei mindestens einer Ausführungsform kann (können) der (die) Beschleuniger 814 (z. B. Hardware-Beschleunigungscluster) einen programmierbaren Bildverarbeitungsbeschleuniger („PVA“) aufweisen, der hier alternativ auch als Computer-Vision-Beschleuniger bezeichnet werden kann. Bei mindestens einer Ausführungsform kann (können) der (die) PVA(s) so gestaltet und ausgestaltet sein, dass er (sie) Computer-Vision-Algorithmen für fortschrittliche Fahrerassistenzsysteme („ADAS“) 838, autonomes Fahren, Augmented-Reality-Anwendungen („AR“) und/oder Virtual-Reality-Anwendungen („VR“) beschleunigt. PVA(s) können ein Gleichgewicht zwischen Leistung und Flexibilität bieten. Bei mindestens einer Ausführungsform kann jeder PVA beispielsweise und ohne Einschränkung eine beliebige Anzahl von Rechenkernen mit reduziertem Befehlssatz („RISC“), direkten Speicherzugriff („DMA“) und/oder eine beliebige Anzahl von Vektorprozessoren aufweisen.
Bei mindestens einer Ausführungsform können die RISC-Kerne mit Bildsensoren (z.B. Bildsensoren einer der hier beschriebenen Kameras), Bildsignalprozessoren und/oder ähnlichem interagieren. Bei mindestens einer Ausführungsform kann jeder der RISC-Kerne eine beliebige Menge an Speicher aufweisen. Bei mindestens einer Ausführungsform können die RISC-Kerne je nach Ausführungsform eines von mehreren Protokollen verwenden. Bei mindestens einer Ausführungsform können RISC-Kerne ein Echtzeitbetriebssystem („RTOS“) ausführen. Bei mindestens einer Ausführungsform können RISC-Kerne mit einer oder mehreren integrierten Schaltungseinrichtungen, anwendungsspezifischen integrierten Schaltungen („ASICs“) und/oder Speichereinrichtungen implementiert sein. Bei mindestens einer Ausführungsform können RISC-Kerne beispielsweise einen Befehls-Cache und/oder einen eng gekoppelten RAM aufweisen.
Bei mindestens einer Ausführungsform kann ein DMA es Komponenten der PVA(s) ermöglichen, unabhängig von der/den CPU(s) 806 auf den Systemspeicher zuzugreifen. Bei mindestens einer Ausführungsform kann ein DMA eine beliebige Anzahl von Merkmalen unterstützen, die zur Optimierung des PVAs verwendet werden, einschließlich, aber nicht beschränkt auf die Unterstützung von mehrdimensionaler Adressierung und/oder zirkulärer Adressierung. Bei mindestens einer Ausführungsform kann ein DMA bis zu sechs oder mehr Dimensionen der Adressierung unterstützen, die ohne Einschränkung Blockbreite, Blockhöhe, Blocktiefe, horizontales Block-Stepping, vertikales Block-Stepping und/oder Tiefen-Stepping aufweisen können.
Bei mindestens einer Ausführungsform können Vektorprozessoren programmierbare Prozessoren sein, die für eine effiziente und flexible Ausführung der Programmierung für Computer-Vision-Algorithmen ausgelegt sein können und Signalverarbeitungsfunktionen bieten. Bei mindestens einer Ausführungsform kann der PVA einen PVA-Kern und zwei Vektorverarbeitungs-Subsystem-Partitionen aufweisen. Bei mindestens einer Ausführungsform kann der PVA-Kern ein Prozessor-Subsystem, DMA-Engine(s) (z. B. zwei DMA-Engines) und/oder andere Peripheriegeräte aufweisen. Bei mindestens einer Ausführungsform kann das Vektorverarbeitungs-Subsystem als primäre Verarbeitungseinheit des PVAs fungieren und eine Vektorverarbeitungseinheit („VPU“), einen Befehlscache und/oder einen Vektorspeicher (z. B. „VMEM“) aufweisen. Bei mindestens einer Ausführungsform kann der VPU-Kern einen digitalen Signalprozessor aufweisen, wie z. B. einen digitalen Signalprozessor mit mehreren Daten für eine Anweisung („SIMD“) und sehr langen Anweisungsworten („VLIW“). Bei mindestens einer Ausführungsform kann eine Kombination aus SIMD und VLIW den Durchsatz und die Geschwindigkeit erhöhen.
Bei mindestens einer Ausführungsform kann jeder der Vektorprozessoren einen Befehls-Cache aufweisen und mit einem dedizierten Speicher verbunden sein. Infolgedessen kann bei mindestens einer Ausführungsform jeder der Vektorprozessoren so konfiguriert sein, dass er unabhängig von anderen Vektorprozessoren arbeitet. Bei mindestens einer Ausführungsform können Vektorprozessoren, die in einem bestimmten PVA enthalten sind, so konfiguriert sein, dass sie Datenparallelität verwenden. Beispielsweise können bei mindestens einer Ausführungsform mehrere Vektorprozessoren, die in einem einzigen PVA enthalten sind, denselben Computer-Vision-Algorithmus ausführen, jedoch für unterschiedliche Bildbereiche. Bei mindestens einer Ausführungsform können Vektorprozessoren, die in einem bestimmten PVA enthalten sind, gleichzeitig verschiedene Bildverarbeitungsalgorithmen für dasselbe Bild oder sogar verschiedene Algorithmen für aufeinander folgende Bilder oder Abschnitte eines Bildes ausführen. Bei mindestens einer Ausführungsform kann unter anderem eine beliebige Anzahl von PVAs in einem Hardware-Beschleunigungscluster und eine beliebige Anzahl von Vektorprozessoren in jedem PVA vorhanden sein. Bei mindestens einer Ausführungsform kann/können (der) PVA(s) einen zusätzlichen Fehlerkorrekturcode-Speicher („ECC“) aufweisen, um die Gesamtsystemsicherheit zu erhöhen.
Bei mindestens einer Ausführungsform kann (können) der (die) Beschleuniger 814 (z. B. ein Hardware-Beschleunigungscluster) ein Computer-Vision-Netzwerk auf dem Chip und einen statischen Direktzugriffsspeicher („SRAM“) aufweisen, um einen SRAM mit hoher Bandbreite und geringer Latenz für den (die) Beschleuniger 814 bereitzustellen. Bei mindestens einer Ausführungsform kann der On-Chip-Speicher mindestens 4 MB SRAM aufweisen, der beispielsweise und ohne Einschränkung aus acht feldkonfigurierbaren Speicherblöcken besteht, auf die sowohl der PVA als auch der DLA zugreifen können. Bei mindestens einer Ausführungsform kann jedes Paar von Speicherblöcken eine erweiterte Peripheriebusschnittstelle („APB“), Konfigurationsschaltungen, eine Steuerung und einen Multiplexer aufweisen. Bei mindestens einer Ausführungsform kann jeder beliebige Speichertyp verwendet werden. Bei mindestens einer Ausführungsform können PVA und DLA über einen Backbone auf den Speicher zugreifen, der PVA und DLA einen Hochgeschwindigkeitszugriff auf den Speicher ermöglicht. Bei mindestens einer Ausführungsform kann der Backbone ein Computer-Vision-Netzwerk auf dem Chip aufweisen, das PVA und DLA mit dem Speicher verbindet (z.B. unter Verwendung einer APB).
Bei mindestens einer Ausführungsform kann das Computer-Vision-Netz auf dem Chip eine Schnittstelle aufweisen, die vor der Übertragung von Steuersignalen/Adressen/Daten feststellt, dass sowohl der PVA als auch der DLA bereitstehende und gültige Signale liefern. Bei mindestens einer Ausführungsform kann eine Schnittstelle getrennte Phasen und getrennte Kanäle für die Übertragung von Steuersignalen/Adressen/Daten sowie eine Burst-Kommunikation für die kontinuierliche Datenübertragung vorsehen. Bei mindestens einer Ausführungsform kann eine Schnittstelle den Normen der Internationalen Organisation für Normung („ISO“) 26262 oder der Internationalen Elektrotechnischen Kommission („IEC“) 61508 entsprechen, obwohl auch andere Normen und Protokolle verwendet werden können.
Bei mindestens einer Ausführungsform kann eines oder können mehrere der SoC(s) 804 einen Echtzeit-Raytracing-Hardwarebeschleuniger aufweisen. Bei mindestens einer Ausführungsform kann der Echtzeit-Raytracing-Hardwarebeschleuniger verwendet werden, um schnell und effizient Positionen und Ausmaße von Objekten (z.B. innerhalb eines Weltmodells) zu bestimmen, um Echtzeit-Visualisierungssimulationen zu erzeugen, für RADAR-Signalinterpretation, für Schallausbreitungssynthese und/oder -analyse, für die Simulation von SONAR-Systemen, für eine allgemeine Wellenausbreitungssimulation, für den Vergleich mit LIDAR-Daten zum Zwecke der Lokalisierung und/oder für andere Funktionen und/oder für andere Zwecke.
Bei mindestens einer Ausführungsform hat/haben der/die Beschleuniger 814 (z. B. Hardware-Beschleuniger-Cluster) eine breite Palette von Anwendungen für das autonome Fahren. Bei mindestens einer Ausführungsform kann ein PVA ein programmierbarer Bildverarbeitungsbeschleuniger sein, der für wichtige Verarbeitungsschritte in ADAS und autonomen Fahrzeugen verwendet werden kann. Bei mindestens einer Ausführungsform eignen sich die Fähigkeiten eines PVAs gut für algorithmische Bereiche, die eine vorhersehbare Verarbeitung bei geringer Leistung und geringer Latenz benötigen. Mit anderen Worten: ein PVA eignet sich gut für halbdichte oder dichte reguläre Berechnungen, selbst bei kleinen Datensätzen, die vorhersehbare Laufzeiten mit geringer Latenz und geringem Stromverbrauch erfordern. Bei mindestens einer Ausführungsform sind für autonome Fahrzeuge, wie z.B. Fahrzeug 800, PVAs entwickelt, um klassische Computer-Vision-Algorithmen auszuführen, da sie effizient bei der Objekterkennung sind und mit ganzzahligen mathematischen Verfahren arbeiten.
Zum Beispiel wird bei mindestens einer Ausführungsform einer Technologie ein PVA verwendet, um Computer-Stereo-Vision durchzuführen. Bei mindestens einer Ausführungsform kann bei einigen Beispielen ein auf semiglobalem Matching basierender Algorithmus verwendet werden, obwohl dies nicht als Einschränkung gedacht ist. Bei mindestens einer Ausführungsform werden bei Anwendungen für das autonome Fahren der Stufen 3-5 Bewegungsschätzungen/Stereoabgleich während der Fahrt verwendet (z. B. Struktur aus Bewegung, Fußgängererkennung, Fahrspurerkennung usw.). Bei mindestens einer Ausführungsform kann der PVA eine Computer-Stereosichtfunktion auf Eingaben von zwei monokularen Kameras ausführen.
Bei mindestens einer Ausführungsform kann ein PVA verwendet werden, um einen dichten optischen Fluss auszuführen. Zum Beispiel kann ein PVA bei mindestens einer Ausführungsform RADAR-Rohdaten verarbeiten (z.B. unter Verwendung einer 4D-Fast-Fourier-Transformation), um verarbeitete RADAR-Daten zu liefern. Bei mindestens einer Ausführungsform wird ein PVA für die Flugzeittiefenverarbeitung verwendet, indem Flugzeit-Rohdaten verarbeitet werden, um z.B. verarbeitete Flugzeitdaten bereitzustellen.
Bei mindestens einer Ausführungsform kann ein DLA verwendet werden, um jede Art von Netzwerk zu betreiben, um die Steuerung und die Fahrsicherheit zu verbessern, einschließlich beispielsweise und ohne Einschränkung eines neuronalen Netzes, das für jede Objekterkennung ein Maß für das Vertrauen ausgibt. Bei mindestens einer Ausführungsform kann das Vertrauen als Wahrscheinlichkeit dargestellt oder interpretiert werden, oder als relative „Gewichtung“ jeder Erkennung im Vergleich zu anderen Erkennungen. Bei mindestens einer Ausführungsform ermöglicht es die Konfidenz dem System, darüber hinaus Entscheidungen darüber zu treffen, welche Erkennungen als echte positive Erkennungen und welche als falsch positive Erkennungen betrachtet werden sollen. Bei mindestens einer Ausführungsform kann ein System einen Schwellenwert für die Zuverlässigkeit festlegen und nur Erkennungen, die den Schwellenwert überschreiten, als echte positive Erkennungen betrachten. In einer Ausführungsform, in der ein automatisches Notbremssystem („AEB“) verwendet wird, würden falsch positive Erkennungen dazu führen, dass das Fahrzeug automatisch eine Notbremsung durchführt, was natürlich unerwünscht ist. Bei mindestens einer Ausführungsform können sehr sichere Erkennungen als Auslöser für ein AEB angesehen werden. Bei mindestens einer Ausführungsform kann ein DLA ein neuronales Netz zur Regression des Vertrauenswertes einsetzen. Bei mindestens einer Ausführungsform kann das neuronale Netz als Eingabe zumindest eine Teilmenge von Parametern verwenden, wie z.B. die Abmessungen des Begrenzungsrahmens, die (z.B. von einem anderen Teilsystem) erhaltene Schätzung der Grundfläche, die Ausgabe des/der IMU-Sensors/en 866, die mit der Ausrichtung des Fahrzeugs 800 korreliert, die Entfernung, die Schätzungen der 3D-Position des Objekts, die vom neuronalen Netz und/oder anderen Sensoren (z.B. LIDAR-Sensor(en) 864 oder RADAR-Sensor(en) 860) erhalten werden, und andere.
Bei mindestens einer Ausführungsform kann ein oder können mehrere SoC(s) 804 einen oder mehrere Datenspeicher 816 (z.B. einen Speicher) aufweisen. Bei mindestens einer Ausführungsform kann (können) der (die) Datenspeicher 816 ein On-Chip-Speicher des (der) SoC(s) 804 sein, der (die) neuronale Netze speichern kann (können), die auf GPU(s) 808 und/oder einem DLA ausgeführt werden sollen. Bei mindestens einer Ausführungsform kann die Kapazität des/der Datenspeichers) 816 groß genug sein, um mehrere Instanzen von neuronalen Netzen aus Gründen der Redundanz und Sicherheit zu speichern. Bei mindestens einer Ausführungsform kann/können der/die Datenspeicher 812 L2 oder L3 Cache(s) umfassen.
Bei mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 804 eine beliebige Anzahl von Prozessoren 810 (z.B. eingebettete Prozessoren) aufweisen. Bei mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 810 einen Boot- und Energieverwaltungsprozessor aufweisen, bei dem es sich um einen dedizierten Prozessor und ein dediziertes Subsystem handeln kann, um die Boot-Energie- und Verwaltungsfunktionen und die damit verbundene Sicherheitsdurchsetzung zu handhaben. Bei mindestens einer Ausführungsform kann der Boot- und Energieverwaltungsprozessor ein Teil der Bootsequenz des/der SoC(s) 804 sein und Laufzeit-Energieverwaltungsdienste bereitstellen. Bei mindestens einer Ausführungsform kann der Prozessor für die Boot-Energieversorgung und -Verwaltung Takt- und Spannungsprogrammierung, Unterstützung bei Systemübergängen mit niedrigem Energiebedarf, Verwaltung von SoC(s) 804-Temperaturen und Temperatursensoren und/oder Verwaltung von SoC(s) 804-Energieversorgungszuständen bereitstellen. Bei mindestens einer Ausführungsform kann jeder Temperatursensor als Ringoszillator implementiert sein, dessen Ausgangsfrequenz proportional zur Temperatur ist, und (ein) SoC(s) 804 kann/können Ringoszillatoren verwenden, um Temperaturen von CPU(s) 806, GPU(s) 808 und/oder Beschleuniger(n) 814 zu erfassen. Bei mindestens einer Ausführungsform kann der Boot- und Energieverwaltungsprozessor, wenn festgestellt wird, dass die Temperaturen einen Schwellenwert überschreiten, in eine Temperaturfehlerroutine eintreten und die SoC(s) 804 in einen Zustand mit geringerer Leistung versetzen und/oder das Fahrzeug 800 in einen Chauffeur-zusicherem-Halt-Modus versetzen (z. B. das Fahrzeug 800 zu einem sicheren Halt bringen).
Bei mindestens einer Ausführungsform kann/können der/die Prozessor(en) 810 darüber hinaus einen Satz eingebetteter Prozessoren aufweisen, die als Audioverarbeitungsmaschine dienen können. Bei mindestens einer Ausführungsform kann die Audioverarbeitungsmaschine ein Audio-Subsystem sein, das eine vollständige Hardware-Unterstützung für Mehrkanal-Audio über mehrere Schnittstellen und eine breite und flexible Palette von Audio-I/O-Schnittstellen ermöglicht. Bei mindestens einer Ausführungsform handelt es sich bei der Audioverarbeitungsmaschine um einen dedizierten Prozessorkern mit einem digitalen Signalprozessor mit dediziertem RAM.
Bei mindestens einer Ausführungsform kann/können der/die Prozessor(en) 810 darüber hinaus eine „always on“-Prozessor-Maschine aufweisen, die die notwendigen Hardware-Funktionen zur Unterstützung von Sensor-Management mit geringem Stromverbrauch und Aufwach-Anwendungsfälle bereitstellen kann. Bei mindestens einer Ausführungsform kann die „always on“-Prozessor-Maschine ohne Einschränkung einen Prozessorkern, ein eng gekoppeltes RAM, unterstützende Peripheriegeräte (z.B. Timer und Interrupt-Controller), verschiedene I/O-Controller-Peripheriegeräte und Routing-Logik aufweisen.
Bei mindestens einer Ausführungsform kann/können der/die Prozessor(en) 810 darüber hinaus eine Sicherheits-Cluster-Maschine aufweisen, die ohne Einschränkung ein dediziertes Prozessor-Subsystem zur Handhabung des Sicherheitsmanagements für Automobilanwendungen aufweist. Bei mindestens einer Ausführungsform kann die Sicherheits-Cluster-Maschine ohne Einschränkung zwei oder mehr Prozessorkerne, ein eng gekoppeltes RAM, unterstützende Peripheriegeräte (z. B. Zeitgeber, eine Interrupt-Steuerung usw.) und/oder eine Routing-Logik aufweisen. In einem Sicherheitsmodus können bei mindestens einer Ausführungsform zwei oder mehr Kerne in einem Lockstep-Modus arbeiten und als ein einziger Kern mit einer Vergleichslogik funktionieren, um etwaige Unterschiede zwischen ihren Operationen zu erkennen. Bei mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 810 darüber hinaus eine Echtzeit-Kamera-Maschine aufweisen, die ohne Einschränkung ein dediziertes Prozessor-Subsystem zur Handhabung des Echtzeit-Kameramanagements aufweisen kann. Bei mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 810 darüber hinaus einen Signalprozessor mit hohem Dynamikbereich aufweisen, der ohne Einschränkung einen Bildsignalprozessor aufweisen kann, der eine Hardware-Maschine ist, die Teil der Kameraverarbeitungspipeline ist.
Bei mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 810 einen Videobildkompositor aufweisen, der ein Verarbeitungsblock sein kann (z. B. auf einem Mikroprozessor implementiert), der Videonachverarbeitungsfunktionen implementiert, die von einer Videowiedergabeanwendung benötigt werden, um das endgültige Bild für das Spieler-Fenster zu erzeugen. Bei mindestens einer Ausführungsform kann der Videobildkompositor eine Linsenverzerrungskorrektur an der/den Weitwinkelkamera(s) 870, der/den Surround-Kamera(s) 874 und/oder an dem/den Sensor(en) der Überwachungskamera(s) in der Kabine vornehmen. Bei mindestens einer Ausführungsform wird/werden der/die Sensor(en) der Überwachungskamera(s) in der Kabine vorzugsweise von einem neuronalen Netz überwacht, das auf einer anderen Instanz des SoC 804 läuft und so ausgestaltet ist, dass es Ereignisse in der Kabine erkennt und entsprechend reagiert. Bei mindestens einer Ausführungsform kann ein System im Fahrzeuginneren ohne Einschränkung Lippenlesen durchführen, um den Mobilfunkdienst zu aktivieren und einen Anruf zu tätigen, E-Mails zu diktieren, das Fahrtziel zu ändern, das Infotainmentsystem und die Einstellungen des Fahrzeugs zu aktivieren oder zu ändern oder sprachgesteuertes Surfen im Internet zu ermöglichen. Bei mindestens einer Ausführungsform stehen dem Fahrer bestimmte Funktionen zur Verfügung, wenn das Fahrzeug in einem autonomen Modus betrieben wird, und sind ansonsten deaktiviert.
Bei mindestens einer Ausführungsform kann der Videobildkompositor eine verbesserte zeitliche Rauschunterdrückung sowohl für eine räumliche als auch für eine zeitliche Rauschunterdrückung aufweisen. Zum Beispiel bei mindestens einer Ausführungsform, wenn Bewegung in einem Video auftritt, gewichtet die Rauschunterdrückung die räumliche Information angemessen und verringert das Gewicht der Information, die von benachbarten Bildern geliefert wird. Bei mindestens einer Ausführungsform, bei der ein Bild oder ein Abschnitt eines Bildes keine Bewegung aufweist, kann die vom Videobildkompositor durchgeführte zeitliche Rauschreduzierung Informationen aus dem vorherigen Bild verwenden, um das Rauschen im aktuellen Bild zu reduzieren.
Bei mindestens einer Ausführungsform kann der Videobildkompositor auch so ausgestaltet sein, dass er eine Stereorektifizierung an eingegebenen Stereolinsenrahmen durchführt. Bei mindestens einer Ausführungsform kann der Videobildkompositor darüber hinaus für die Gestaltung der Benutzeroberfläche verwendet werden, wenn der Desktop des Betriebssystems in Gebrauch ist und die GPU(s) 808 nicht zum kontinuierlichen Rendern neuer Oberflächen benötigt werden. Bei mindestens einer Ausführungsform, wenn die GPU(s) 808 eingeschaltet sind und aktiv 3D-Rendering durchführen, kann der Videobildkompositor verwendet werden, um die GPU(s) 808 zu entlasten, um die Leistung und Reaktionsfähigkeit zu verbessern.
Bei mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 804 darüber hinaus eine serielle MIPI-Kameraschnittstelle zum Empfang von Video und Eingaben von Kameras, eine Hochgeschwindigkeitsschnittstelle und/oder einen Videoeingabeblock aufweisen, der für Kamera- und verwandte Pixeleingabefunktionen verwendet werden kann. Bei mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 804 darüber hinaus eine oder mehrere Eingabe-/Ausgabe-Steuerungen aufweisen, die durch Software gesteuert werden können und für den Empfang von I/O-Signalen verwendet werden können, die keiner bestimmten Rolle zugeordnet sind.
Bei mindestens einer Ausführungsform können ein oder mehrere SoC(s) 804 darüber hinaus eine breite Palette von Peripherieschnittstellen aufweisen, um die Kommunikation mit Peripheriegeräten, Audio-Encodern/Decodern („Codecs“), der Energieverwaltung und/oder anderen Einrichtungen zu ermöglichen. SoC(s) 804 kann (können) verwendet werden, um Daten von Kameras (z. B. verbunden über Gigabit Multimedia Serial Link und Ethernet), Sensoren (z. B. LIDAR-Sensor(en) 864, RADAR-Sensor(en) 860 usw., die über Ethernet verbunden sein können), Daten von Bus 802 (z. B. Geschwindigkeit des Fahrzeugs 800, Lenkradposition usw.), Daten von GNSS-Sensor(en) 858 (z. B. verbunden über Ethernet oder CAN-Bus) usw. zu verarbeiten. Bei mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 804 darüber hinaus dedizierte Hochleistungs-Massenspeichersteuerungen aufweisen, die ihre eigenen DMA-Maschinen aufweisen können und die verwendet werden können, um die CPU(s) 806 von Routine-Datenverwaltungsaufgaben zu entlasten.
Bei mindestens einer Ausführungsform kann (können) der (die) SoC(s) 804 eine End-to-End-Plattform mit einer flexiblen Architektur sein, die die Automatisierungsebenen 3 bis 5 umfasst und dadurch eine umfassende funktionale Sicherheitsarchitektur bereitstellt, die Computer-Vision- und ADAS-Techniken für Diversität und Redundanz nutzt und eine Plattform für einen flexiblen, zuverlässigen Fahrsoftware-Stack zusammen mit Deep-Learning-Werkzeugen bereitstellt. Bei mindestens einer Ausführungsform können die SoC(s) 804 schneller, zuverlässiger und sogar energie- und platzsparender sein als herkömmliche Systeme. Zum Beispiel können bei mindestens einer Ausführungsform der/die Beschleuniger 814 in Kombination mit der/den CPU(s) 806, der/den GPU(s) 808 und dem/den Datenspeicher(n) 816 eine schnelle, effiziente Plattform für autonome Fahrzeuge der Stufe 3-5 bilden.
Bei mindestens einer Ausführungsform können Computer-Vision-Algorithmen auf CPUs ausgeführt werden, die unter Verwendung einer Hochsprachen-Programmierung, wie z.B. C, ausgestaltet sein können, um eine Vielzahl von Verarbeitungsalgorithmen für eine Vielzahl von visuellen Daten auszuführen. Bei mindestens einer Ausführungsform sind CPUs jedoch oft nicht in der Lage, die Leistungsanforderungen vieler Bildverarbeitungsanwendungen zu erfüllen, wie z. B. die Anforderungen an die Ausführungszeit und den Stromverbrauch. Bei mindestens einer Ausführungsform sind viele CPUs nicht in der Lage, komplexe Objekterkennungsalgorithmen in Echtzeit auszuführen, die in fahrzeuginternen ADAS-Anwendungen und in praktischen autonomen Fahrzeugen der Stufe 3-5 verwendet werden.
Ausführungsformen, wie sie hier beschrieben sind, ermöglichen die gleichzeitige und/oder sequentielle Ausführung mehrerer neuronaler Netze und die Kombination der Ergebnisse, um autonome Fahrfunktionen der Stufe 3-5 zu ermöglichen. Zum Beispiel kann bei mindestens einer Ausführungsform ein CNN, das auf einem DLA oder einer diskreten GPU (z.B. GPU(s) 820) ausgeführt wird, eine Text- und Worterkennung aufweisen, die es dem Supercomputer ermöglicht, Verkehrsschilder zu lesen und zu verstehen, einschließlich Schildern, für die das neuronale Netz nicht speziell trainiert wurde. Bei mindestens einer Ausführungsform kann ein DLA darüber hinaus ein neuronales Netz aufweisen, das in der Lage ist, Verkehrszeichen zu identifizieren, zu interpretieren und semantisch zu verstehen, und dieses semantische Verständnis an die auf einem CPU-Komplex laufenden Wegplanungsmodule weiterzugeben.
Bei mindestens einer Ausführungsform können mehrere neuronale Netze gleichzeitig ausgeführt werden, wie beim Fahren der Stufe 3, 4 oder 5. Zum Beispiel kann bei mindestens einer Ausführungsform ein Warnschild mit der Aufschrift „Vorsicht: Blinkende Lichter deuten auf Vereisung hin“ zusammen mit einem elektrischen Licht unabhängig oder gemeinsam von mehreren neuronalen Netzen interpretiert werden. Bei mindestens einer Ausführungsform kann das Schild selbst von einem ersten eingesetzten neuronalen Netz (z. B. einem trainierten neuronalen Netz) als Verkehrsschild identifiziert werden, und der Text „Blinkende Lichter deuten auf Glatteis hin“ kann von einem zweiten eingesetzten neuronalen Netz interpretiert werden, das die (vorzugsweise auf einem CPU-Komplex ausgeführte) Wegplanungssoftware des Fahrzeugs darüber informiert, dass, wenn blinkende Lichter erkannt werden, Glatteis vorliegt. Bei mindestens einer Ausführungsform kann das Blinklicht durch den Betrieb eines dritten neuronalen Netzes über mehrere Bilder identifiziert werden, das die Wegplanungssoftware des Fahrzeugs über das Vorhandensein (oder Fehlen) von Blinklichtern informiert. Bei mindestens einer Ausführungsform können alle drei neuronalen Netze gleichzeitig laufen, beispielsweise innerhalb eines DLAs und/oder auf GPU(s) 808.
Bei mindestens einer Ausführungsform kann ein CNN zur Gesichtserkennung und zur Identifizierung des Fahrzeugbesitzers Daten von Kamerasensoren verwenden, um die Anwesenheit eines autorisierten Fahrers und/oder Besitzers des Fahrzeugs 800 zu identifizieren. Bei mindestens einer Ausführungsform kann eine immer aktive Sensorverarbeitungs-Maschine verwendet werden, um das Fahrzeug zu entriegeln, wenn sich der Besitzer der Fahrertür nähert, und um die Lichter einzuschalten, und, im Sicherheitsmodus, um das Fahrzeug zu deaktivieren, wenn der Besitzer das Fahrzeug verlässt. Auf diese Weise sorgen die SoC(s) 804 für Sicherheit gegen Diebstahl und/oder Carjacking.
Bei mindestens einer Ausführungsform kann ein CNN zur Erkennung und Identifizierung von Einsatzfahrzeugen Daten von Mikrofonen 896 verwenden, um Sirenen von Einsatzfahrzeugen zu erkennen und zu identifizieren. Bei mindestens einer Ausführungsform verwenden die SoC(s) 804 ein CNN zur Klassifizierung von Umwelt- und Stadtgeräuschen sowie zur Klassifizierung visueller Daten. Bei mindestens einer Ausführungsform wird ein CNN, das auf einem DLA läuft, darauf trainiert, die relative Annäherungsgeschwindigkeit von Einsatzfahrzeugen zu erkennen (z. B. unter Verwendung des Dopplereffekts). Bei mindestens einer Ausführungsform kann ein CNN auch so trainiert werden, dass es Einsatzfahrzeuge identifiziert, die spezifisch für das lokale Gebiet sind, in dem das Fahrzeug unterwegs ist, wie es von GNSS-Sensor(en) 858 identifiziert wird. Bei mindestens einer Ausführungsform wird ein CNN bei einem Einsatz in Europa versuchen, europäische Sirenen zu erkennen, und bei einem Einsatz in den Vereinigten Staaten wird das CNN versuchen, nur nordamerikanische Sirenen zu identifizieren. Bei mindestens einer Ausführungsform kann, sobald ein Einsatzfahrzeug erkannt wird, ein Steuerprogramm verwendet werden, um eine Sicherheitsroutine für Einsatzfahrzeuge auszuführen, das Fahrzeug zu verlangsamen, an den Straßenrand zu fahren, das Fahrzeug zu parken und/oder das Fahrzeug im Leerlauf laufen zu lassen, mit Hilfe des/der Ultraschallsensors/en 862, bis das/die Einsatzfahrzeug(e) vorbeifahren.
Bei mindestens einer Ausführungsform kann das Fahrzeug 800 eine oder mehrere CPU(s) 818 (z.B. diskrete CPU(s) oder dCPU(s)) aufweisen, die über eine Hochgeschwindigkeitsverbindung (z.B. PCle) mit dem/den SoC(s) 804 verbunden sein können. Bei mindestens einer Ausführungsform kann (können) die CPU(s) 818 beispielsweise einen X86-Prozessor aufweisen. (Eine) CPU(s) 818 kann/können verwendet werden, um eine Vielzahl von Funktionen auszuführen, einschließlich der Schlichtung potenziell inkonsistenter Ergebnisse zwischen ADAS-Sensoren und SoC(s) 804 und/oder der Überwachung des Status und des Zustands der Steuerung(en) 836 und/oder eines Infotainment-Systems auf einem Chip („Infotainment-SoC“) 830, zum Beispiel.
Bei mindestens einer Ausführungsform kann das Fahrzeug 800 GPU(s) 820 (z.B. diskrete GPU(s) oder dGPU(s)) aufweisen, die mit dem/den SoC(s) 804 über eine Hochgeschwindigkeitsverbindung (z.B. NVIDIAs NVLINK) gekoppelt sein können. Bei mindestens einer Ausführungsform kann/können GPU(s) 820 zusätzliche künstliche Intelligenzfunktionalität bereitstellen, beispielsweise durch Ausführen redundanter und/oder unterschiedlicher neuronaler Netze, und kann/können verwendet werden, um neuronale Netze zu trainieren und/oder zu aktualisieren, was zumindest teilweise auf Eingaben (z.B. Sensordaten) von Sensoren des Fahrzeugs 800 basiert.
Bei mindestens einer Ausführungsform kann das Fahrzeug 800 darüber hinaus eine Netzwerkschnittstelle 824 aufweisen, die ohne Einschränkung eine oder mehrere drahtlose Antennen 826 aufweisen kann (z.B. eine oder mehrere drahtlose Antennen 826 für verschiedene Kommunikationsprotokolle, wie z.B. eine Mobilfunkantenne, eine Bluetooth-Antenne, usw.). Bei mindestens einer Ausführungsform kann die Netzwerkschnittstelle 824 verwendet werden, um eine drahtlose Verbindung über das Internet mit einer Cloud (z. B. mit einem oder mehreren Servern und/oder anderen Netzwerkeinrichtungen), mit anderen Fahrzeugen und/oder mit Recheneinrichtungen (z. B. Clienteinrichtungen von Fahrgästen) zu ermöglichen. Bei mindestens einer Ausführungsform kann zur Kommunikation mit anderen Fahrzeugen eine direkte Verbindung zwischen dem Fahrzeug 80 und einem anderen Fahrzeug und/oder eine indirekte Verbindung (z. B. über Netzwerke und das Internet) hergestellt werden. Bei mindestens einer Ausführungsform können direkte Verbindungen über eine Fahrzeug-zu-Fahrzeug-Kommunikationsverbindung hergestellt werden. Bei mindestens einer Ausführungsform kann die Fahrzeug-zu-Fahrzeug-Kommunikationsverbindung dem Fahrzeug 800 Informationen über Fahrzeuge in der Nähe des Fahrzeugs 800 liefern (z. B. Fahrzeuge vor, neben und/oder hinter dem Fahrzeug 800). Bei mindestens einer Ausführungsform kann die vorgenannte Funktionalität Teil einer kooperativen adaptiven Geschwindigkeitsregelungsfunktion des Fahrzeugs 800 sein.
Bei mindestens einer Ausführungsform kann die Netzwerkschnittstelle 824 ein SoC aufweisen, das Modulations- und Demodulationsfunktionen bereitstellt und die Steuerung(en) 836 in die Lage versetzt, über drahtlose Netzwerke zu kommunizieren. Bei mindestens einer Ausführungsform kann die Netzwerkschnittstelle 824 ein Hochfrequenz-Frontend für die Aufwärtskonvertierung von einem Basisband auf eine Hochfrequenz und die Abwärtskonvertierung von einer Hochfrequenz auf ein Basisband aufweisen. Bei mindestens einer Ausführungsform können die Frequenzumwandlungen auf jede technisch mögliche Weise durchgeführt werden. Beispielsweise können Frequenzumwandlungen durch bekannte Verfahren und/oder unter Verwendung von Superheterodyn-Verfahren durchgeführt werden. Bei mindestens einer Ausführungsform kann die Hochfrequenz-Front-End-Funktionalität durch einen separaten Chip bereitgestellt werden. Bei mindestens einer Ausführungsform kann die Netzwerkschnittstelle eine drahtlose Funktionalität zur Kommunikation über LTE, WCDMA, UMTS, GSM, CDMA2000, Bluetooth, Bluetooth LE, Wi-Fi, Z-Wave, ZigBee, LoRaWAN und/oder andere drahtlose Protokolle aufweisen.
Bei mindestens einer Ausführungsform kann das Fahrzeug 800 darüber hinaus einen oder mehrere Datenspeicher 828 aufweisen, die ohne Einschränkung einen Off-Chip-Speicher (z.B. Off-SoC(s) 804) aufweisen können. Bei mindestens einer Ausführungsform kann (können) der (die) Datenspeicher 828 ohne Einschränkung ein oder mehrere Speicherelemente aufweisen, darunter RAM, SRAM, dynamischer Direktzugriffsspeicher („DRAM“), Video-Direktzugriffsspeicher („VRAM“), Flash, Festplatten und/oder andere Komponenten und/oder Einrichtungen, die mindestens ein Bit an Daten speichern können.
Bei mindestens einer Ausführungsform kann das Fahrzeug 800 darüber hinaus GNSS-Sensor(en) 858 (z.B. GPS- und/oder unterstützte GPS-Sensoren) aufweisen, um bei der Kartierung, der Wahrnehmung, der Erstellung von Belegungsrastern und/oder der Pfadplanung zu helfen. Bei mindestens einer Ausführungsform kann eine beliebige Anzahl von GNSS-Sensor(en) 858 verwendet werden, die beispielsweise und ohne Einschränkung ein GPS aufweisen, das einen USB-Anschluss mit einer Ethernet-zu-Seriell-Brücke (z. B. RS-232) verwendet.
Bei mindestens einer Ausführungsform kann das Fahrzeug 800 darüber hinaus RADAR-Sensor(en) 860 aufweisen. Der/die RADAR-Sensor(en) 860 kann/können von einem Fahrzeug 800 für die Fahrzeugerkennung über große Entfernungen verwendet werden, selbst bei Dunkelheit und/oder schlechten Wetterbedingungen. Bei mindestens einer Ausführungsform können die RADAR-Funktionssicherheitsstufen ASIL B sein. Der/die RADAR-Sensor(en) 860 kann/können CAN und/oder den Bus 802 (z. B. zur Übertragung der von dem/den RADAR-Sensor(en) 860 erzeugten Daten) zur Steuerung und zum Zugriff auf Objektverfolgungsdaten verwenden, wobei bei einigen Beispielen der Zugriff auf Rohdaten über ein Ethernet erfolgt. Bei mindestens einer Ausführungsform kann eine breite Palette von RADAR-Sensortypen verwendet werden. Zum Beispiel und ohne Einschränkung können RADAR-Sensor(en) 860 für die Verwendung von Front-, Heck- und Seiten-RADAR geeignet sein. Bei mindestens einer Ausführungsform handelt es sich bei einem oder mehreren der RADAR-Sensoren 860 um Puls-Doppler-RADAR-Sensor(en).
Bei mindestens einer Ausführungsform kann (können) der (die) RADAR-Sensor(en) 860 verschiedene Konfigurationen aufweisen, wie z. B. große Reichweite mit engem Sichtfeld, kurze Reichweite mit breitem Sichtfeld, seitliche Abdeckung mit kurzer Reichweite usw. Bei mindestens einer Ausführungsform kann das RADAR mit großer Reichweite für die adaptive Geschwindigkeitsregelung verwendet werden. Bei mindestens einer Ausführungsform können RADAR-Systeme mit großer Reichweite ein breites Sichtfeld bieten, was durch zwei oder mehr unabhängige Abtastungen, z. B. innerhalb eines Bereichs von 250 m, realisiert wird. Bei mindestens einer Ausführungsform kann/können der/die RADAR-Sensor(en) 860 dabei helfen, zwischen stationären und sich bewegenden Objekten zu unterscheiden, und kann/können vom ADAS-System 838 zur Notbremsunterstützung und zur Vorwärtskollisionswarnung verwendet werden. Bei mindestens einer Ausführungsform kann (können) der (die) Sensor(en) 860, der (die) in einem RADAR-System mit großer Reichweite enthalten ist (sind), ohne Einschränkung ein monostatisches multimodales RADAR mit mehreren (z. B. sechs oder mehr) festen RADAR-Antennen und einer Hochgeschwindigkeits-CAN- und FlexRay-Schnittstelle aufweisen. Bei mindestens einer Ausführungsform mit sechs Antennen können vier Antennen in der Mitte ein fokussiertes Strahlenmuster erzeugen, das dazu dient, die Umgebung des Fahrzeugs bei höheren Geschwindigkeiten mit minimalen Störungen durch den Verkehr auf den angrenzenden Fahrspuren zu erfassen. Bei mindestens einer Ausführungsform können die beiden anderen Antennen das Sichtfeld erweitern, so dass Fahrzeuge, die in die Fahrspur des Fahrzeugs 800 einfahren oder diese verlassen, schnell erfasst werden können.
Bei mindestens einer Ausführungsform können RADAR-Systeme mittlerer Reichweite beispielsweise eine Reichweite von bis zu 160 m (vorn) oder 80 m (hinten) und ein Sichtfeld von bis zu 42 Grad (vorn) oder 150 Grad (hinten) aufweisen. Bei mindestens einer Ausführungsform können Kurzstrecken-RADAR-Systeme ohne Einschränkung eine beliebige Anzahl von RADAR-Sensoren 860 aufweisen, die an beiden Enden des hinteren Stoßfängers installiert sein können. Bei mindestens einer Ausführungsform kann ein RADAR-Sensorsystem, wenn es an beiden Enden des hinteren Stoßfängers installiert ist, zwei Strahlen erzeugen, die den toten Winkel im hinteren Bereich und neben dem Fahrzeug ständig überwachen. Bei mindestens einer Ausführungsform können RADAR-Systeme mit kurzer Reichweite im ADAS-System 838 zur Erkennung des toten Winkels und/oder zur Unterstützung beim Spurwechsel verwendet werden.
Bei mindestens einer Ausführungsform kann das Fahrzeug 800 darüber hinaus Ultraschallsensor(en) 862 aufweisen. Bei mindestens einer Ausführungsform kann (können) der (die) Ultraschallsensor(en) 862, der (die) an der Vorderseite, an der Rückseite und/oder an den Seiten des Fahrzeugs 800 angeordnet sein kann (können), zur Einparkhilfe und/oder zur Erstellung und Aktualisierung eines Belegungsrasters verwendet werden. Bei mindestens einer Ausführungsform kann eine Vielzahl von Ultraschallsensoren 862 verwendet werden, und unterschiedliche Ultraschallsensoren 862 können für unterschiedliche Erfassungsbereiche (z. B. 2,5 m, 4 m) verwendet werden. Bei mindestens einer Ausführungsform kann/können der/die Ultraschallsensor(en) 862 bei funktionalen Sicherheitsstufen von ASIL B arbeiten.
Bei mindestens einer Ausführungsform kann das Fahrzeug 800 LIDAR-Sensor(en) 864 aufweisen. Der/die LIDAR-Sensor(en) 864 kann/können zur Objekt- und Fußgängererkennung, Notbremsung, Kollisionsvermeidung und/oder anderen Funktionen verwendet werden. Bei mindestens einer Ausführungsform kann/können der/die LIDAR-Sensor(en) 864 die funktionale Sicherheitsstufe ASIL B aufweisen. Bei mindestens einer Ausführungsform kann das Fahrzeug 800 mehrere LIDAR-Sensoren 864 (z.B. zwei, vier, sechs usw.) aufweisen, die Ethernet verwenden können (z.B. um Daten an einen Gigabit-Ethernet-Switch zu liefern).
Bei mindestens einer Ausführungsform kann/können der/die LIDAR-Sensor(en) 864 in der Lage sein, eine Liste von Objekten und deren Entfernungen für ein 360-Grad-Sichtfeld zu liefern. Bei mindestens einer Ausführungsform kann/können der/die handelsübliche(n) LIDAR-Sensor(en) 864 eine angezeigte Reichweite von etwa 100 m haben, mit einer Genauigkeit von 2 cm bis 3 cm und mit Unterstützung für eine 100-Mbps-Ethernet-Verbindung, zum Beispiel. Bei mindestens einer Ausführungsform können ein oder mehrere nicht vorstehende LIDAR-Sensoren 864 verwendet werden. Bei einer solchen Ausführungsform kann/können der/die LIDAR-Sensor(en) 864 als eine kleine Einrichtung implementiert sein, die in die Front, das Heck, die Seiten und/oder die Ecken des Fahrzeugs 800 eingebettet sein kann. Bei mindestens einer Ausführungsform kann/können der/die LIDAR-Sensor(en) 864 in einer solchen Ausführungsform ein horizontales Sichtfeld von bis zu 120 Grad und ein vertikales Sichtfeld von bis zu 35 Grad mit einer Reichweite von 200 m selbst für Objekte mit geringem Reflexionsvermögen bieten. Bei mindestens einer Ausführungsform kann/können der/die frontmontierte(n) LIDAR-Sensor(en) 864 für ein horizontales Sichtfeld zwischen 45 Grad und 135 Grad ausgestaltet sein.
Bei mindestens einer Ausführungsform können auch LIDAR-Technologien, wie z. B. 3D Flash LIDAR, verwendet werden. 3D Flash LIDAR verwendet einen Blitz eines Lasers als Sendequelle, um die Umgebung des Fahrzeugs 800 bis zu einer Entfernung von etwa 200 m zu beleuchten. Bei mindestens einer Ausführungsform weist eine Flash-LIDAR-Einheit ohne Einschränkung einen Rezeptor auf, der die Laufzeit des Laserpulses und das reflektierte Licht auf jedem Pixel aufzeichnet, was wiederum der Entfernung des Fahrzeugs 800 zu Objekten entspricht. Bei mindestens einer Ausführungsform kann es der Flash-LIDAR ermöglichen, mit jedem Laserblitz hochgenaue und verzerrungsfreie Bilder der Umgebung zu erzeugen. Bei mindestens einer Ausführungsform können vier Flash-LIDAR-Sensoren eingesetzt werden, einer auf jeder Seite des Fahrzeugs 800. Bei mindestens einer Ausführungsform weisen 3D-Blitz-LIDAR-Systeme ohne Einschränkung eine Festkörper-3D-Star-Array-LIDAR-Kamera auf, die außer einem Gebläse keine beweglichen Teile aufweist (z. B. eine nicht scannende LIDAR-Einrichtung). Bei mindestens einer Ausführungsform kann die Flash-LIDAR-Einrichtung einen 5-Nanosekunden-Laserimpuls der Klasse I (augensicher) pro Bild verwenden und das reflektierte Laserlicht in Form von 3D-Entfernungspunktwolken und koregistrierten Intensitätsdaten erfassen.
Bei mindestens einer Ausführungsform kann das Fahrzeug darüber hinaus einen oder mehrere IMU-Sensoren 866 aufweisen. Bei mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 866 in der Mitte der Hinterachse des Fahrzeugs 800 angeordnet sein. Bei mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 866 beispielsweise und ohne Einschränkung einen oder mehrere Beschleunigungsmesser, Magnetometer, Gyroskop(e), Magnetkompass(e) und/oder andere Sensortypen aufweisen. Bei mindestens einer Ausführungsform, wie z. B. bei sechsachsigen Anwendungen, kann/können der/die IMU-Sensor(en) 866 ohne Einschränkung Beschleunigungsmesser und Gyroskope aufweisen. Bei mindestens einer Ausführungsform, wie z.B. bei neunachsigen Anwendungen, kann/können der/die IMU-Sensor(en) 866 ohne Einschränkung Beschleunigungsmesser, Gyroskope und Magnetometer aufweisen.
Bei mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 866 als ein miniaturisiertes, hochleistungsfähiges GPS-gestütztes Trägheitsnavigationssystem („GPS/INS“) implementiert sein, das mikroelektromechanische Systeme („MEMS“) Trägheitssensoren, einen hochempfindlichen GPS-Empfänger und fortschrittliche Kalman-Filteralgorithmen kombiniert, um Schätzungen von Position, Geschwindigkeit und Lage zu liefern. Bei mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 866 das Fahrzeug 800 in die Lage versetzen, den Kurs zu schätzen, ohne dass Eingaben von einem Magnetsensor erforderlich sind, indem Änderungen der Geschwindigkeit vom GPS direkt mit dem/den IMU-Sensor(en) 866 beobachtet und korreliert werden. Bei mindestens einer Ausführungsform können IMU-Sensor(en) 866 und GNSS-Sensor(en) 858 in einer einzigen integrierten Einheit kombiniert sein.
Bei mindestens einer Ausführungsform kann das Fahrzeug 800 ein oder mehrere Mikrofone 896 aufweisen, die im und/oder um das Fahrzeug 800 herum angeordnet sind. Bei mindestens einer Ausführungsform kann (können) das (die) Mikrofon(e) 896 u.a. zur Erkennung und Identifizierung von Einsatzfahrzeugen verwendet werden.
Bei mindestens einer Ausführungsform kann das Fahrzeug 800 darüber hinaus eine beliebige Anzahl von Kameratypen aufweisen, einschließlich Stereokamera(s) 868, Weitwinkelkamera(s) 870, Infrarotkamera(s) 872, Umgebungskamera(s) 874, Weitbereichskamera(s) 898, Mittelbereichskamera(s) 876 und/oder anderer Kameratypen. Bei mindestens einer Ausführungsform können Kameras verwendet werden, um Bilddaten rund um den gesamten Umfang des Fahrzeugs 800 zu erfassen. Bei mindestens einer Ausführungsform hängen die Typen der verwendeten Kameras vom Fahrzeug 800 ab. Bei mindestens einer Ausführungsform kann eine beliebige Kombination von Kameratypen verwendet werden, um die erforderliche Abdeckung um das Fahrzeug 800 herum zu gewährleisten. Bei mindestens einer Ausführungsform kann die Anzahl der Kameras je nach Ausführungsform unterschiedlich sein. Bei mindestens einer Ausführungsform kann das Fahrzeug 800 beispielsweise sechs, sieben, zehn, zwölf oder eine andere Anzahl von Kameras aufweisen. Bei mindestens einer Ausführungsform können die Kameras zum Beispiel und ohne Einschränkung Gigabit Multimedia Serial Link („GMSL“) und/oder Gigabit Ethernet unterstützen. Bei mindestens einer Ausführungsform wird jede der Kameras zuvor hier mit Bezug auf 8A und 8B näher beschrieben.
Bei mindestens einer Ausführungsform kann das Fahrzeug 800 darüber hinaus einen oder mehrere Schwingungssensoren 842 aufweisen. Bei mindestens einer Ausführungsform kann (können) der (die) Schwingungssensor(en) 842 Schwingungen von Komponenten des Fahrzeugs 800, wie z.B. der Achse(n), messen. Zum Beispiel können bei mindestens einer Ausführungsform Änderungen der Schwingungen eine Änderung der Straßenoberfläche anzeigen. Bei mindestens einer Ausführungsform, wenn zwei oder mehr Schwingungssensoren 842 verwendet werden, können Unterschiede zwischen den Schwingungen verwendet werden, um die Reibung oder den Schlupf der Straßenoberfläche zu bestimmen (z.B. wenn der Unterschied in den Schwingungen zwischen einer angetriebenen Achse und einer frei drehenden Achse besteht).
Bei mindestens einer Ausführungsform kann das Fahrzeug 800 ein ADAS-System 838 aufweisen. Das ADAS-System 838 kann bei einigen Beispielen ohne Einschränkung ein SoC aufweisen. Bei mindestens einer Ausführungsform kann das ADAS-System 838 ohne Einschränkung eine beliebige Anzahl und Kombination eines autonomen/adaptiven/automatischen Geschwindigkeitsregelsystems („ACC“), eines kooperativen adaptiven Geschwindigkeitsregelsystems („CACC“), eines Vorwärtscrashwarnsystems („FCW“), eines automatischen Notbremssystems („AEB“) aufweisen, ein System zur Warnung vor dem Verlassen der Fahrspur („LDW“), ein Spurhalteassistent („LKA“), ein System zur Warnung vor dem toten Winkel („BSW“), ein System zur Warnung vor rückwärtigem Querverkehr („RCTW“), ein System zur Kollisionswarnung („CW“), ein System zur Zentrierung der Fahrspur („LC“) und/oder andere Systeme, Merkmale und/oder Funktionen.
Bei mindestens einer Ausführungsform kann das ACC-System RADAR-Sensor(en) 860, LIDAR-Sensor(en) 864 und/oder eine beliebige Anzahl von Kameras verwenden. Bei mindestens einer Ausführungsform kann das ACC-System ein ACC-System in Längsrichtung und/oder ein ACC-System in Querrichtung aufweisen. Bei mindestens einer Ausführungsform überwacht und steuert das ACC-System in Längsrichtung den Abstand zum unmittelbar vor dem Fahrzeug 800 befindlichen Fahrzeug und passt die Geschwindigkeit des Fahrzeugs 800 automatisch an, um einen sicheren Abstand zu vorausfahrenden Fahrzeugen einzuhalten. Bei mindestens einer Ausführungsform übernimmt das seitliche ACC-System die Abstandshaltung und rät dem Fahrzeug 800, bei Bedarf die Fahrspur zu wechseln. Bei mindestens einer Ausführungsform ist das seitliche ACC-System mit anderen ADAS-Anwendungen wie LC und CW verbunden.
Bei mindestens einer Ausführungsform verwendet das CACC-System Informationen von anderen Fahrzeugen, die über die Netzwerkschnittstelle 824 und/oder die Funkantenne(n) 826 von anderen Fahrzeugen über eine drahtlose Verbindung oder indirekt über eine Netzwerkverbindung (z. B. über das Internet) empfangen werden können. Bei mindestens einer Ausführungsform können direkte Verbindungen durch eine Fahrzeug-zu-Fahrzeug-Kommunikationsverbindung („V2V“) bereitgestellt werden, während indirekte Verbindungen durch eine Infrastruktur-zu-Fahrzeug-Kommunikationsverbindung („I2V“) bereitgestellt werden können. Im Allgemeinen liefert das V2V-Kommunikationskonzept Informationen über unmittelbar vorausfahrende Fahrzeuge (z. B. Fahrzeuge, die sich unmittelbar vor und auf derselben Spur wie Fahrzeug 800 befinden), während das I2V-Kommunikationskonzept Informationen über den weiter vorausfahrenden Verkehr liefert. Bei mindestens einer Ausführungsform kann das CACC-System entweder eine oder beide I2V- und V2V-Informationsquellen aufweisen. Bei mindestens einer Ausführungsform kann das CACC-System angesichts der Informationen über vorausfahrende Fahrzeuge vor Fahrzeug 800 zuverlässiger sein und es hat das Potenzial, den Verkehrsfluss zu verbessern und Staus auf der Straße zu reduzieren.
Bei mindestens einer Ausführungsform ist das FCW-System so konzipiert, dass es den Fahrer vor einer Gefahr warnt, so dass er korrigierend eingreifen kann. Bei mindestens einer Ausführungsform verwendet das FCW-System eine nach vorne gerichtete Kamera und/oder RADAR-Sensor(en) 860, die mit einem dedizierten Prozessor, DSP, FPGA und/oder ASIC gekoppelt sind, der elektrisch mit der Rückmeldung an den Fahrer gekoppelt ist, z. B. mit einer Anzeige, einem Lautsprecher und/oder einer vibrierenden Komponente. Bei mindestens einer Ausführungsform kann das FCW-System eine Warnung bereitstellen, z. B. in Form eines Tons, einer visuellen Warnung, einer Vibration und/oder eines schnellen Bremsimpulses.
Bei mindestens einer Ausführungsform erkennt das AEB-System eine drohende Vorwärtskollision mit einem anderen Fahrzeug oder einem anderen Objekt und kann automatisch die Bremsen betätigen, wenn der Fahrer nicht innerhalb eines bestimmten Zeit- oder Entfernungsparameters korrigierend eingreift. Bei mindestens einer Ausführungsform kann das AEB-System (eine) nach vorne gerichtete Kamera(s) und/oder RADAR-Sensor(en) 860 verwenden, die mit einem speziellen Prozessor, DSP, FPGA und/oder ASIC gekoppelt sind. Bei mindestens einer Ausführungsform warnt das AEB-System, wenn es eine Gefahr erkennt, in der Regel zunächst den Fahrer, damit er korrigierende Maßnahmen ergreift, um eine Kollision zu vermeiden, und wenn der Fahrer keine korrigierenden Maßnahmen ergreift, kann das AEB-System automatisch die Bremsen betätigen, um die Auswirkungen der vorhergesagten Kollision zu verhindern oder zumindest abzumildern. Bei mindestens einer Ausführungsform kann das AEB-System Techniken wie eine dynamische Bremsunterstützung und/oder eine Crash-Imminent-Bremsung bzw. Bremsung bei bevorstehendem Zusammenstoß aufweisen.
Bei mindestens einer Ausführungsform bietet das LDW-System optische, akustische und/oder taktile Warnungen, wie z. B. Lenkrad- oder Sitzvibrationen, um den Fahrer zu warnen, wenn das Fahrzeug 800 die Fahrbahnmarkierungen überquert. Bei mindestens einer Ausführungsform wird das LDW-System nicht aktiviert, wenn der Fahrer ein absichtliches Verlassen der Fahrspur anzeigt, indem er einen Blinker betätigt. Bei mindestens einer Ausführungsform kann das LDW-System nach vorne gerichtete Kameras verwenden, die mit einem speziellen Prozessor, DSP, FPGA und/oder ASIC gekoppelt sind, der elektrisch mit der Rückmeldung an den Fahrer gekoppelt ist, z. B. mit einer Anzeige, einem Lautsprecher und/oder einer vibrierenden Komponente. Bei mindestens einer Ausführungsform ist das LKA-System eine Variante des LDW-Systems. Das LKA-System sorgt für einen Lenkeingriff oder ein Bremsen, um das Fahrzeug 800 zu korrigieren, wenn das Fahrzeug 800 beginnt, die Fahrspur zu verlassen.
Bei mindestens einer Ausführungsform erkennt und warnt das BSW-System den Fahrer vor Fahrzeugen, die sich im toten Winkel des Fahrzeugs befinden. Bei mindestens einer Ausführungsform kann das BSW-System eine optische, akustische und/oder taktile Warnung ausgeben, um darauf hinzuweisen, dass das Zusammenführen oder Wechseln der Fahrspur unsicher ist. Bei mindestens einer Ausführungsform kann das BSW-System eine zusätzliche Warnung ausgeben, wenn der Fahrer einen Blinker betätigt. Bei mindestens einer Ausführungsform kann das BSW-System (eine) nach hinten gerichtete Kamera(s) und/oder (einen) RADAR-Sensor(s) 860 verwenden, der/die mit einem speziellen Prozessor, DSP, FPGA und/oder ASIC gekoppelt ist/sind, der/die elektrisch mit dem Fahrerfeedback gekoppelt ist/sind, wie z.B. eine Anzeige, ein Lautsprecher und/oder eine vibrierende Komponente.
Bei mindestens einer Ausführungsform kann das RCTW-System eine visuelle, akustische und/oder taktile Benachrichtigung liefern, wenn ein Objekt außerhalb des Bereichs der Rückfahrkamera erkannt wird, wenn das Fahrzeug 800 rückwärts fährt. Bei mindestens einer Ausführungsform weist das RCTW-System ein AEB-System auf, um sicherzustellen, dass die Fahrzeugbremsen betätigt werden, um einen Unfall zu vermeiden. Bei mindestens einer Ausführungsform kann das RCTW-System einen oder mehrere nach hinten gerichtete(n) RADAR-Sensor(en) 860 verwenden, der/die mit einem dedizierten Prozessor, DSP, FPGA und/oder ASIC gekoppelt ist/sind, der/die elektrisch mit einer Fahrerrückkopplung gekoppelt ist/sind, wie z. B. eine Anzeige, ein Lautsprecher und/oder eine vibrierende Komponente.
Bei mindestens einer Ausführungsform können herkömmliche ADAS-Systeme zu falsch-positiven Ergebnissen neigen, die für den Fahrer ärgerlich und ablenkend sein können, aber typischerweise nicht katastrophal sind, weil herkömmliche ADAS-Systeme den Fahrer warnen und ihm die Möglichkeit geben, zu entscheiden, ob eine Sicherheitsbedingung wirklich vorliegt und entsprechend zu handeln. Bei mindestens einer Ausführungsform entscheidet das Fahrzeug 800 bei widersprüchlichen Ergebnissen selbst, ob das Ergebnis eines Primärrechners oder eines Sekundärrechners (z. B. der ersten Steuerung 836 oder der zweiten Steuerung 836) beachtet werden soll. Bei mindestens einer Ausführungsform kann das ADAS-System 838 beispielsweise ein Backup- und/oder Sekundärcomputer sein, der Wahrnehmungsinformationen an ein Rationalitätsmodul des Backup-Computers liefert. Bei mindestens einer Ausführungsform kann ein Rationalitätsmonitor des Backup-Rechners eine redundante, diverse Software auf Hardwarekomponenten ausführen, um Fehler bei der Wahrnehmung und bei dynamischen Fahraufgaben zu erkennen. Bei mindestens einer Ausführungsform können die Ausgaben des ADAS-Systems 838 an eine übergeordnete MCU weitergeleitet werden. Bei mindestens einer Ausführungsform bestimmt die überwachende MCU bei Konflikten zwischen den Ausgaben des Primärrechners und des Sekundärrechners, wie der Konflikt beigelegt werden kann, um einen sicheren Betrieb zu gewährleisten.
Bei mindestens einer Ausführungsform kann der Primärcomputer so ausgestaltet sein, dass er der übergeordneten MCU einen Vertrauenswert liefert, der das Vertrauen des Primärcomputers in das gewählte Ergebnis angibt. Bei mindestens einer Ausführungsform kann die überwachende MCU der Anweisung des Primärcomputers folgen, wenn der Vertrauenswert einen Schwellenwert überschreitet, unabhängig davon, ob der Sekundärcomputer ein widersprüchliches oder inkonsistentes Ergebnis liefert. Bei mindestens einer Ausführungsform, bei der der Vertrauenswert den Schwellenwert nicht erreicht und der primäre und der sekundäre Computer unterschiedliche Ergebnisse (z. B. einen Konflikt) anzeigen, kann die überwachende MCU zwischen den Computern vermitteln, um das geeignete Ergebnis zu bestimmen.
Bei mindestens einer Ausführungsform kann die überwachende MCU so ausgestaltet sein, dass sie ein neuronales Netz bzw. neuronale Netze ausführt, das bzw. die trainiert und so ausgestaltet ist bzw. sind, dass es bzw. sie zumindest teilweise auf der Grundlage der Ausgaben des Primärcomputers und des Sekundärcomputers die Bedingungen bestimmt bzw. bestimmen, unter denen der Sekundärcomputer Fehlalarme auslöst. Bei mindestens einer Ausführungsform kann (können) das (die) neuronale(n) Netz(e) in der überwachenden MCU lernen, wann der Ausgabe des Sekundärcomputers vertraut werden kann und wann nicht. Zum Beispiel kann bei mindestens einer Ausführungsform, wenn der sekundäre Computer ein RADAR-basiertes FCW-System ist, ein neuronales Netz in der überwachenden MCU lernen, wenn das FCW-System metallische Objekte identifiziert, die in Wirklichkeit keine Gefahren sind, wie z. B. ein Abflussgitter oder ein Schachtdeckel, der einen Alarm auslöst. Bei mindestens einer Ausführungsform, wenn der Sekundärcomputer ein kamerabasiertes LDW-System ist, kann ein neuronales Netz in der überwachenden MCU lernen, das LDW-System außer Kraft zu setzen, wenn Radfahrer oder Fußgänger vorhanden sind und ein Verlassen der Fahrspur tatsächlich das sicherste Manöver ist. Bei mindestens einer Ausführungsform kann die überwachende MCU einen DLA oder eine GPU aufweisen, die für die Ausführung von neuronalen Netzen mit zugehörigem Speicher geeignet sind. Bei mindestens einer Ausführungsform kann die überwachende MCU eine Komponente des/der SoC(s) 804 umfassen und/oder in einer solchen enthalten sein.
Bei mindestens einer Ausführungsform kann das ADAS-System 838 einen sekundären Computer aufweisen, der die ADAS-Funktionalität unter Verwendung herkömmlicher Regeln der Computer Vision ausführt. Bei mindestens einer Ausführungsform kann der sekundäre Computer klassische Computer-Vision-Regeln (wenn-dann) verwenden, und das Vorhandensein eines neuronalen Netzes (von neuronalen Netzen) in der übergeordneten MCU kann die Zuverlässigkeit, Sicherheit und Leistung verbessern. Bei mindestens einer Ausführungsform wird das Gesamtsystem durch die unterschiedliche Implementierung und die absichtliche Nichtidentität fehlertoleranter, insbesondere gegenüber Fehlern, die durch Softwarefunktionen (oder Software-Hardware-Schnittstellen) verursacht werden. Zum Beispiel, bei mindestens einer Ausführungsform, wenn es einen Software-Bug oder Fehler in der Software gibt, die auf dem primären Computer läuft, und wenn ein nicht-identischer Software-Code, der auf dem sekundären Computer läuft, dasselbe Gesamtergebnis liefert, dann kann die überwachende MCU ein größeres Vertrauen haben, dass das Gesamtergebnis korrekt ist und der Bug in der Software oder Hardware auf dem primären Computer keinen wesentlichen Fehler verursacht.
Bei mindestens einer Ausführungsform kann die Ausgabe des ADAS-Systems 838 in den Wahrnehmungsblock des Primärrechners und/oder den Block für dynamische Fahraufgaben des Primärrechners eingespeist werden. Wenn beispielsweise bei mindestens einer Ausführungsform das ADAS-System 838 eine Vorwärtscrash-Warnung aufgrund eines unmittelbar vorausliegenden Objekts anzeigt, kann der Wahrnehmungsblock diese Information bei der Identifizierung von Objekten verwenden. Bei mindestens einer Ausführungsform kann der sekundäre Computer über ein eigenes neuronales Netz verfügen, das trainiert ist und so das Risiko von Fehlalarmen reduziert, wie es hier beschrieben ist.
Bei mindestens einer Ausführungsform kann das Fahrzeug 800 darüber hinaus ein Infotainment-SoC 830 aufweisen (z. B. ein bordeigenes Infotainment-System (IVI)). Obwohl es als SoC dargestellt und beschrieben ist, kann das Infotainment-System 830 bei mindestens einer Ausführungsform kein SoC sein und kann ohne Einschränkung zwei oder mehr diskrete Komponenten aufweisen. Bei mindestens einer Ausführungsform kann das Infotainment-SoC 830 ohne Einschränkung eine Kombination aus Hardware und Software aufweisen, die verwendet werden kann, um Audio (z. B. Musik, einen persönlichen digitalen Assistenten, Navigationsanweisungen, Nachrichten, Radio usw.), Video (z. B. TV, Filme, Streaming usw.), Telefon (z. B., (z. B. Freisprecheinrichtung), Netzwerkkonnektivität (z. B. LTE, WiFi usw.) und/oder Informationsdienste (z. B. Navigationssysteme, Einparkhilfe hinten, ein Radiodatensystem, fahrzeugbezogene Informationen wie Kraftstoffstand, zurückgelegte Gesamtstrecke, Bremskraftstoffstand, Ölstand, Tür öffnen/schließen, Luftfilterinformationen usw.) für das Fahrzeug 800 bereitzustellen. Das Infotainment-SoC 830 kann beispielsweise Radios, Plattenspieler, Navigationssysteme, Videoplayer, eine USB- und Bluetooth-Konnektivität, Carputer, In-Car-Entertainment, WiFi, Audiobedienelemente am Lenkrad, eine Freisprecheinrichtung, ein Heads-up-Display („HUD“), eine HMI-Anzeige 834, eine Telematikeinrichtung, ein Bedienfeld (z. B. zur Steuerung und/oder Interaktion mit verschiedenen Komponenten, Funktionen und/oder Systemen) und/oder andere Komponenten aufweisen. Bei mindestens einer Ausführungsform kann das Infotainment-SoC 830 darüber hinaus verwendet werden, um dem/den Benutzer(n) des Fahrzeugs Informationen (z.B. visuell und/oder akustisch) bereitzustellen, wie z.B. Informationen vom ADAS-System 838, Informationen zum autonomen Fahren, wie z.B. geplante Fahrzeugmanöver, Trajektorien, Umgebungsinformationen (z.B. Kreuzungsinformationen, Fahrzeuginformationen, Straßeninformationen, usw.), und/oder andere Informationen.
Bei mindestens einer Ausführungsform kann das Infotainment-SoC 830 eine beliebige Menge und Art von GPU-Funktionalität aufweisen. Bei mindestens einer Ausführungsform kann das Infotainment-SoC 830 über den Bus 802 (z.B. CAN-Bus, Ethernet, etc.) mit anderen Einrichtungen, Systemen und/oder Komponenten des Fahrzeugs 800 kommunizieren. Bei mindestens einer Ausführungsform kann das Infotainment-SoC 830 mit einer Überwachungs-MCU gekoppelt sein, so dass die GPU des Infotainment-Systems einige Selbstfahrfunktionen ausführen kann, falls die primäre(n) Steuerung(en) 836 (z. B. Primär- und/oder Backup-Computer des Fahrzeugs 800) ausfallen. Bei mindestens einer Ausführungsform kann das Infotainment-SoC 830 das Fahrzeug 800 in einen Chauffeur-zu-sicherem-Halt-Modus versetzen, wie es hier beschrieben ist.
Bei mindestens einer Ausführungsform kann das Fahrzeug 800 darüber hinaus ein Kombiinstrument 832 aufweisen (z. B. ein digitales Armaturenbrett, ein elektronisches Kombiinstrument, eine digitale Instrumententafel usw.). Bei mindestens einer Ausführungsform kann das Kombiinstrument 832 ohne Einschränkung eine Steuerung und/oder einen Supercomputer (z. B. eine diskrete Steuerung oder einen Supercomputer) aufweisen. Bei mindestens einer Ausführungsform kann das Kombiinstrument 832 ohne Einschränkung eine beliebige Anzahl und Kombination von Instrumenten aufweisen, wie z. B. Tachometer, Kraftstoffstand, Öldruck, Drehzahlmesser, Kilometerzähler, Blinker, Schaltstellungsanzeige, Sicherheitsgurtwarnleuchte(n), Parkbremswarnleuchte(n), Motorstörungsleuchte(n), Informationen über zusätzliche Rückhaltesysteme (z. B. Airbags), Beleuchtungssteuerungen, Sicherheitssystemsteuerungen, Navigationsinformationen usw. Bei einigen Beispielen können die Informationen auf dem Infotainment-SoC 830 und dem Kombiinstrument 832 angezeigt und/oder gemeinsam genutzt werden. Bei mindestens einer Ausführungsform kann das Kombiinstrument 832 einen Teil des Infotainment-SoC 830 aufweisen, oder umgekehrt.
Bei mindestens einer Ausführungsform können von der Antennenanordnung 202 und/oder der Antennenanordnung 208 von 2 gesendete mittels Beamforming erzeugte Signale an das Fahrzeug 800 übertragen werden, wie es in Bezug auf mindestens eine der 1 bis 6 beschrieben ist, um dem Fahrzeug 800 eine Information für seinen autonomen Betrieb zu liefern, wie z. B. Wetterdaten, Navigationsdaten, Straßenzustandsdaten, und/oder sie kann verwendet werden, um einem abgesetzten Benutzer die Möglichkeit zu geben, das Fahrzeug 800 fernzusteuern.
8D ist ein Diagramm eines Systems 876 für die Kommunikation zwischen dem/den Cloud-basierten Server(n) und dem autonomen Fahrzeug 800 aus 8A, gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform kann das System 876 ohne Einschränkung den/die Server 878, das/die Netzwerk(e) 890 und eine beliebige Anzahl und Art von Fahrzeugen, einschließlich des Fahrzeugs 800, aufweisen. Der/die Server 878 kann/können ohne Einschränkung eine Vielzahl von GPUs 884(A)-884(H) (hierin kollektiv als GPUs 884 bezeichnet), PCIe-Switches 882(A)-882(H) (hierin kollektiv als PCle-Switches 882 bezeichnet), und/oder CPUs 880(A)-880(B) (hierin kollektiv als CPUs 880 bezeichnet) aufweisen. GPUs 884, CPUs 880 und PCIe-Switches 882 können über Hochgeschwindigkeitsverbindungen miteinander verbunden sein, wie z. B. und ohne Einschränkung über die von NVIDIA entwickelten NVLink-Schnittstellen 888 und/oder PCIe-Verbindungen 886. Bei mindestens einer Ausführungsform sind die GPUs 884 über ein NVLink- und/oder NVSwitch-SoC und die GPUs 884 und PCIe-Switches 882 über PCIe-Verbindungen verbunden. Bei mindestens einer Ausführungsform sind zwar acht GPUs 884, zwei CPUs 880 und vier PCIe-Switches 882 dargestellt, dies ist jedoch nicht als Einschränkung zu verstehen. Bei mindestens einer Ausführungsform kann jeder der Server 878 ohne Einschränkung eine beliebige Anzahl von GPUs 884, CPUs 880 und/oder PCIe-Switches 882 in beliebiger Kombination aufweisen. Bei mindestens einer Ausführungsform kann/können der/die Server 878 beispielsweise jeweils acht, sechzehn, zweiunddreißig und/oder mehr GPUs 884 aufweisen.
Bei mindestens einer Ausführungsform kann (können) der (die) Server 878 über das (die) Netzwerk(e) 890 und von Fahrzeugen Bilddaten empfangen, die für Bilder repräsentativ sind, die unerwartete oder veränderte Straßenzustände zeigen, wie beispielsweise kürzlich begonnene Straßenarbeiten. Bei mindestens einer Ausführungsform kann/können der/die Server 878 über das/die Netzwerk(e) 890 und an Fahrzeuge neuronale Netze 892, aktualisierte neuronale Netze 892 und/oder Karteninformationen 894 übertragen, die ohne Einschränkung Informationen über den Verkehr und die Straßenbedingungen aufweisen. Bei mindestens einer Ausführungsform können die Aktualisierungen der Karteninformationen 894 ohne Einschränkung Aktualisierungen für die HD-Karte 822 aufweisen, z. B. Informationen zu Baustellen, Schlaglöchern, Umleitungen, Überschwemmungen und/oder anderen Hindernissen. Bei mindestens einer Ausführungsform können neuronale Netze 892, aktualisierte neuronale Netze 892 und/oder Karteninformationen 894 aus neuem Training und/oder Erfahrungen resultieren, die in Daten repräsentiert sind, die von einer beliebigen Anzahl von Fahrzeugen in der Umgebung empfangen wurden, und/oder zumindest teilweise auf einem Training basieren, das in einem Rechenzentrum durchgeführt wurde (z. B. unter Verwendung von Server(n) 878 und/oder anderen Servern).
Bei mindestens einer Ausführungsform kann/können der/die Server 878 verwendet werden, um Modelle zum maschinellen Lernen (z.B. neuronale Netze) zumindest teilweise auf der Grundlage von Trainingsdaten zu trainieren. Bei mindestens einer Ausführungsform können die Trainingsdaten von Fahrzeugen und/oder in einer Simulation (z. B. unter Verwendung einer Spiel-Maschine) erzeugt werden. Bei mindestens einer Ausführungsform wird eine beliebige Menge von Trainingsdaten markiert (z. B. wenn das zugehörige neuronale Netz vom überwachten Lernen profitiert) und/oder einer anderen Vorverarbeitung unterzogen. Bei mindestens einer Ausführungsform wird eine beliebige Menge von Trainingsdaten nicht markiert und/oder vorverarbeitet (z. B. wenn das zugehörige neuronale Netz kein überwachtes Lernen benötigt). Bei mindestens einer Ausführungsform können, sobald Modelle zum maschinellen Lernen trainiert sind, Modelle zum maschinellen Lernen von Fahrzeugen verwendet werden (z.B. Übertragung an Fahrzeuge über Netzwerk(e) 890, und/oder Modelle zum maschinellen Lernen können von Server(n) 878 zur Fernüberwachung von Fahrzeugen verwendet werden.
Bei mindestens einer Ausführungsform kann (können) der (die) Server 878 Daten von Fahrzeugen empfangen und Daten auf aktuelle neuronale Echtzeit-Netze für intelligentes Inferencing in Echtzeit anwenden. Bei mindestens einer Ausführungsform kann/können der/die Server 878 Deep-Learning-Supercomputer und/oder dedizierte Kl-Computer aufweisen, die von GPU(s) 884 angetrieben werden, wie z. B. die von NVIDIA entwickelten DGX- und DGX-Station-Maschinen. Bei mindestens einer Ausführungsform kann/können der/die Server 878 jedoch eine Deep-Learning-Infrastruktur aufweisen, die CPU-betriebene Rechenzentren verwendet.
Bei mindestens einer Ausführungsform kann die Deep-Learning-Infrastruktur von Server(n) 878 zu schnellem Inferencing in Echtzeit fähig sein und diese Fähigkeit nutzen, um den Zustand von Prozessoren, Software und/oder zugehöriger Hardware im Fahrzeug 800 zu bewerten und zu überprüfen. Bei mindestens einer Ausführungsform kann die Deep-Learning-Infrastruktur beispielsweise periodische Aktualisierungen vom Fahrzeug 800 erhalten, wie etwa eine Bildsequenz und/oder Objekte, die das Fahrzeug 800 in dieser Bildsequenz lokalisiert hat (z. B. über Computer Vision und/oder andere maschinelle Objektklassifizierungstechniken). Bei mindestens einer Ausführungsform kann die Deep-Learning-Infrastruktur ihr eigenes neuronales Netz laufen lassen, um Objekte zu identifizieren und sie mit den vom Fahrzeug 800 identifizierten Objekten zu vergleichen, und wenn die Ergebnisse nicht übereinstimmen und die Deep-Learning-Infrastruktur zu dem Schluss kommt, dass die KI im Fahrzeug 800 eine Fehlfunktion aufweist, kann/können der/die Server 878 ein Signal an das Fahrzeug 800 senden, das einen ausfallsicheren Computer des Fahrzeugs 800 anweist, die Steuerung zu übernehmen, die Fahrgäste zu benachrichtigen und ein sicheres Parkmanöver durchzuführen.
Bei mindestens einer Ausführungsform kann/können der/die Server 878 GPU(s) 884 und einen oder mehrere programmierbare Inferenzbeschleuniger (z.B. NVIDIAs TensorRT 3) aufweisen. Bei mindestens einer Ausführungsform kann die Kombination von GPU-gesteuerten Servern und Inferenzbeschleunigung eine Reaktionsfähigkeit in Echtzeit ermöglichen. Bei mindestens einer Ausführungsform, z. B. wenn die Leistung weniger kritisch ist, können für das Inferencing auch Server mit CPUs, FPGAs und anderen Prozessoren verwendet werden. Bei mindestens einer Ausführungsform wird (werden) die Hardwarestruktur(en) 715 zur Ausführung einer oder mehrerer Ausführungsformen verwendet. Einzelheiten über die Hardwarestruktur(en) 715 werden in Verbindung mit den 7A und/oder 7B beschrieben.
COMPUTERSYSTEME
9 ist ein Blockdiagramm, das ein beispielhaftes Computersystem veranschaulicht, das ein System mit miteinander verbundenen Einrichtungen und Komponenten, ein System-on-a-Chip (SOC) oder eine Kombination davon 900 sein kann, das gemäß mindestens einer Ausführungsform einen Prozessor aufweist, der Ausführungseinheiten zur Ausführung eines Befehls enthält. Bei mindestens einer Ausführungsform kann das Computersystem 900 ohne Einschränkung eine Komponente, wie z. B. einen Prozessor 902, aufweisen, um Ausführungseinheiten einschließlich Logik zur Durchführung von Algorithmen zur Verarbeitung von Daten gemäß der vorliegenden Offenbarung einzusetzen, wie z. B. bei der hier beschriebenen Ausführungsform. Bei mindestens einer Ausführungsform kann das Computersystem 900 Prozessoren aufweisen, wie z. B. die PENTIUMO-Prozessorfamilie, XeonTM-, Itanium®-, XScaleTM- und/oder StrongARMTM-, Intel® Core™- oder Intel® Nervana™-Mikroprozessoren, die von der Intel Corporation in Santa Clara, Kalifornien, erhältlich sind, obwohl auch andere Systeme (einschließlich PCs mit anderen Mikroprozessoren, technische Workstations, Set-Top-Boxen und dergleichen) verwendet werden können. Bei mindestens einer Ausführungsform kann das Computersystem 900 eine Version des Betriebssystems WINDOWS ausführen, das von der Microsoft Corporation in Redmond, Washington, erhältlich ist, obwohl auch andere Betriebssysteme (z.B. UNIX und Linux), eingebettete Software und/oder grafische Benutzeroberflächen verwendet werden können.
Ausführungsformen können auch bei anderen Ausführungen wie Handheld-Geräten und eingebetteten Anwendungen verwendet werden. Einige Beispiele für tragbare Einrichtungen weisen Mobiltelefone, Internetprotokollgeräte, Digitalkameras, persönliche digitale Assistenten („PDAs“) und Handheld-PCs auf. Bei mindestens einer Ausführungsform können eingebettete Anwendungen einen Mikrocontroller, einen digitalen Signalprozessor („DSP“), ein System auf einem Chip, Netzwerkcomputer („NetPCs“), Set-Top-Boxen, Netzwerk-Hubs, Wide-Area-Network-Switches („WAN“) oder jedes andere System aufweisen, das eine oder mehrere Anweisungen gemäß mindestens einer Ausführungsform ausführen kann.
Bei mindestens einer Ausführungsform kann das Computersystem 900 ohne Einschränkung einen Prozessor 902 aufweisen, der ohne Einschränkung eine oder mehrere Ausführungseinheiten 908 aufweisen kann, um das Training eines Modells zum maschinellen Lernen und/oder Inferencing gemäß den hier beschriebenen Techniken durchzuführen. Bei mindestens einer Ausführungsform ist das System 9 ein Einzelprozessor-Desktop- oder -Serversystem, aber in einer anderen Ausführungsform kann das System 9 ein Multiprozessorsystem sein. Bei mindestens einer Ausführungsform kann der Prozessor 902 ohne Einschränkung einen CISC-Mikroprozessor (Complex Instruction Set Computer), einen RISC-Mikroprozessor (Reduced Instruction Set Computing), einen VLIW-Mikroprozessor (Very Long Instruction Word), einen Prozessor, der eine Kombination von Befehlssätzen implementiert, oder eine beliebige andere Einrichtung, wie z. B. einen digitalen Signalprozessor, aufweisen. Bei mindestens einer Ausführungsform kann der Prozessor 902 mit einem Prozessorbus 910 verbunden sein, der Datensignale zwischen dem Prozessor 902 und anderen Komponenten im Computersystem 900 übertragen kann.
Bei mindestens einer Ausführungsform kann der Prozessor 902 ohne Einschränkung einen internen Level 1 („L1“) Cache-Speicher („Cache“) 904 aufweisen. Bei mindestens einer Ausführungsform kann der Prozessor 902 einen einzigen internen Cache oder mehrere Ebenen eines internen Caches aufweisen. Bei mindestens einer Ausführungsform kann sich der Cache-Speicher außerhalb des Prozessors 902 befinden. Andere Ausführungsformen können auch eine Kombination aus internen und externen Caches aufweisen, abhängig von der jeweiligen Implementierung und den Bedürfnissen. Bei mindestens einer Ausführungsform kann die Registerdatei 906 verschiedene Datentypen in verschiedenen Registern speichern, einschließlich, ohne Einschränkung, Ganzzahlregister, Gleitkommaregister, Statusregister und Befehlszeigerregister.
Bei mindestens einer Ausführungsform befindet sich die Ausführungseinheit 908, die ohne Einschränkung eine Logik zur Durchführung von Ganzzahl- und Gleitkommaoperationen aufweist, ebenfalls im Prozessor 902. Bei mindestens einer Ausführungsform kann der Prozessor 902 auch einen Nur-LeseSpeicher („ROM“) für Mikrocode („ucode“) aufweisen, der Mikrocode für bestimmte Makrobefehle speichert. Bei mindestens einer Ausführungsform kann die Ausführungseinheit 908 eine Logik zur Handhabung eines gepackten Befehlssatzes 909 aufweisen. Bei mindestens einer Ausführungsform können durch das Vorweisen eines gepackten Befehlssatzes 909 in einem Befehlssatz eines Mehrzweckprozessors 902 zusammen mit einer zugehörigen Schaltung zur Ausführung von Befehlen die von vielen Multimedia-Anwendungen verwendeten Operationen unter Verwendung gepackter Daten in einem Mehrzweckprozessor 902 durchgeführt werden. In einer oder mehreren Ausführungsformen können viele Multimedia-Anwendungen beschleunigt und effizienter ausgeführt werden, indem die volle Breite des Datenbusses eines Prozessors für die Durchführung von Operationen mit gepackten Daten genutzt wird, wodurch die Notwendigkeit entfällt, kleinere Dateneinheiten über den Datenbus des Prozessors zu übertragen, um eine oder mehrere Operationen mit einem Datenelement nach dem anderen durchzuführen.
Bei mindestens einer Ausführungsform kann die Ausführungseinheit 908 auch in Mikrocontrollern, eingebetteten Prozessoren, Grafikeinrichtungen, DSPs und anderen Arten von Logikschaltungen verwendet werden. Bei mindestens einer Ausführungsform kann das Computersystem 900, ohne Einschränkung, einen Speicher 920 aufweisen. Bei mindestens einer Ausführungsform kann der Speicher 920 als dynamische Random-Access-Memory- („DRAM“) Einrichtung, statische Random-Access-Memory- („SRAM“) Einrichtung, Flash-Speichereinrichtung oder andere Speichereinrichtung implementiert sein. Bei mindestens einer Ausführungsform kann der Speicher 920 (einen) Befehl(e) 919 und/oder Daten 921 speichern, die durch Datensignale dargestellt werden, die vom Prozessor 902 ausgeführt werden können.
Bei mindestens einer Ausführungsform kann der Systemlogikchip mit dem Prozessorbus 910 und dem Speicher 920 verbunden sein. Bei mindestens einer Ausführungsform kann der Systemlogikchip ohne Einschränkung einen Speichersteuerungs-Hub („MCH“) 916 aufweisen, und der Prozessor 902 kann mit dem MCH 916 über den Prozessorbus 910 kommunizieren. Bei mindestens einer Ausführungsform kann der MCH 916 einen Speicherpfad 918 mit hoher Bandbreite zum Speicher 920 für die Befehls- und Datenspeicherung sowie für die Speicherung von Grafikbefehlen, Daten und Texturen bereitstellen. Bei mindestens einer Ausführungsform kann der MCH 916 Datensignale zwischen dem Prozessor 902, dem Speicher 920 und anderen Komponenten im Computersystem 900 leiten und Datensignale zwischen dem Prozessorbus 910, dem Speicher 920 und einem System-I/O 922 überbrücken. Bei mindestens einer Ausführungsform kann der Systemlogikchip einen Grafikanschluss zur Verbindung mit einer Grafiksteuerung bereitstellen. Bei mindestens einer Ausführungsform kann der MCH 916 über einen Speicherpfad 918 mit hoher Bandbreite mit dem Speicher 920 gekoppelt sein, und die Grafik-/Videokarte 912 kann über eine AGP-Verbindung 914 mit dem MCH 916 gekoppelt sein.
Bei mindestens einer Ausführungsform kann das Computersystem 900 einen System-I/O-Bus 922 verwenden, bei dem es sich um einen proprietären Hub-Interface-Bus handelt, um den MCH 916 mit dem I/O-Controller-Hub („ICH“) 930 zu verbinden. Bei mindestens einer Ausführungsform kann der ICH 930 direkte Verbindungen zu einigen I/O-Einrichtungen über einen lokalen I/O-Bus bereitstellen. Bei mindestens einer Ausführungsform kann der lokale I/O-Bus ohne Einschränkung einen Hochgeschwindigkeits-I/O-Bus zur Verbindung von Peripheriegeräten mit dem Speicher 920, dem Chipsatz und dem Prozessor 902 aufweisen. Beispiele können unter anderem einen Audiocontroller 929, einen Firmware-Hub („Flash-BIOS“) 928, einen drahtlosen Transceiver 926, einen Datenspeicher 924, einen Legacy-I/O-Controller 923 mit Benutzereingabe- und Tastaturschnittstellen, einen seriellen Erweiterungsanschluss 927, wie Universal Serial Bus („USB“), und eine Netzwerksteuerung 934 aufweisen. Bei mindestens einer Ausführungsform kann der Datenspeicher 924 ein Festplattenlaufwerk, ein Diskettenlaufwerk, eine CD-ROM-Einrichtung, eine Flash-Speichereinrichtung oder eine andere Massenspeichereinrichtung umfassen.
Bei mindestens einer Ausführungsform zeigt 9 ein System, das miteinander verbundene Hardware-Einrichtungen oder „Chips“ aufweist, während bei anderen Ausführungen 9 ein beispielhaftes System on a Chip („SoC“) zeigen kann. Bei mindestens einer Ausführungsform können die in cc dargestellten Einrichtungen mit proprietären Verbindungen, standardisierten Verbindungen (z. B. PCle) oder einer Kombination davon miteinander verbunden sein. Bei mindestens einer Ausführungsform sind eine oder mehrere Komponenten des Systems 900 über Compute-Express-Link (CXL)-Verbindungen miteinander verbunden.
Bei mindestens einer Ausführungsform wird mindestens eine in 9 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform werden der Prozessor 902 und/oder die Grafikkarte 912 verwendet, um die Vorcodierung (z. B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird der Prozessor 902 und/oder die Grafikkarte 912 verwendet, um Vorcodierungsgewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führen der Prozessor 902 und/oder die Grafikkarte 912 mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, die Vorcodierung 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist. Bei mindestens einer Ausführungsform führt der Prozessor 902 eine Kernel-Startfunktion aus, die Parameter an mindestens einen Kernel auf der Grafikkarte 912 weitergibt, der parallel Vorcodierungsgewichte erzeugt.
10 ist ein Blockdiagramm, das eine elektronische Einrichtung 1000 zur Verwendung eines Prozessors 1010 gemäß mindestens einer Ausführungsform zeigt. Bei mindestens einer Ausführungsform kann die elektronische Einrichtung 1000 beispielsweise und ohne Einschränkung ein Notebook, ein Tower-Server, ein Rack-Server, ein Blade-Server, ein Laptop, ein Desktop-Computer, ein Tablet, eine mobile Einrichtung, ein Telefon, ein eingebetteter Computer oder jede andere geeignete elektronische Einrichtung sein.
Bei mindestens einer Ausführungsform kann das System 1000 ohne Einschränkung einen Prozessor 1010 aufweisen, der kommunikativ mit einer beliebigen Anzahl oder Art von Komponenten, Peripheriegeräten, Modulen oder Einrichtungen verbunden ist. Bei mindestens einer Ausführungsform ist der Prozessor 1010 über einen Bus oder eine Schnittstelle gekoppelt, wie z.B. einen 1°C-Bus, einen System-Management-Bus („SMBus“), einen Low-Pin-Count-Bus (LPC), ein Serial-Peripheral-Interface („SPI“), einen High-Definition-Audio-Bus („HDA“), einen Serial-Advance-Technology-Attachment-Bus („SATA“), einen Universal-Serial-Bus („USB“) (Versionen 1, 2, 3) oder einen Universal-Asynchronous-Receiver/Transmitter-Bus („UART“). Bei mindestens einer Ausführungsform zeigt 10 ein System, das miteinander verbundene Hardware-Einrichtungen oder „Chips“ aufweist, während bei anderen Ausführungen 10 ein beispielhaftes System on a Chip („SoC“) zeigen kann. Bei mindestens einer Ausführungsform können die in 10 dargestellten Einrichtungen mit proprietären Verbindungen, standardisierten Verbindungen (z. B. PCle) oder einer Kombination davon miteinander verbunden sein. Bei mindestens einer Ausführungsform sind eine oder mehrere Komponenten von 10 über Compute-Express-Link (CXL)-Verbindungen miteinander verbunden.
Bei mindestens einer Ausführungsform kann 10 eine Anzeige 1024, einen Touchscreen 1025, ein Touchpad 1030, eine Near Field Communications-Einheit („NFC“) 1045, einen Sensor-Hub 1040, einen Wärmesensor 1046, einen Express-Chipsatz („EC“) 1035, ein Trusted Platform Module („TPM“) 1038, BIOS/Firmware/Flash-Speicher („BIOS, FW Flash“) 1022, ein DSP 1060, ein Laufwerk („SSD oder HDD“) 1020 wie eine Solid State Disk („SSD“) oder eine Festplatte („HDD“), eine drahtlose lokale Netzwerkeinheit („WLAN“) 1050, eine Bluetooth-Einheit 1052, eine drahtlose Wide Area Network-Einheit („WWAN“) 1056, ein Global Positioning System (GPS) 1055, eine Kamera („USB 3. 0-Kamera“) 1054, wie z. B. eine USB 3.0-Kamera, oder eine Low Power Double Data Rate („LPDDR“)-Speichereinheit („LPDDR3“) 1015, die z. B. im LPDDR3-Standard implementiert ist, aufweisen. Diese Komponenten können in jeder geeigneten Weise implementiert sein.
Bei mindestens einer Ausführungsform können andere Komponenten mit dem Prozessor 1010 über die oben beschriebenen Komponenten kommunikativ verbunden sein. Bei mindestens einer Ausführungsform können ein Beschleunigungsmesser 1041, ein Umgebungslichtsensor („ALS“) 1042, ein Kompass 1043 und ein Gyroskop 1044 kommunikativ mit dem Sensor-Hub 1040 verbunden sein. Bei mindestens einer Ausführungsform können ein Wärmesensor 1039, ein Lüfter 1037, eine Tastatur 1046 und ein Touchpad 1030 kommunikativ mit dem EC 1035 verbunden sein. Bei mindestens einer Ausführungsform können der Lautsprecher 1063, ein Kopfhörer 1064 und ein Mikrofon („mic“) 1065 kommunikativ mit einer Audioeinheit („audio codec and dass d amp“) 1064 gekoppelt sein, die ihrerseits kommunikativ mit dem DSP 1060 gekoppelt sein kann. Bei mindestens einer Ausführungsform kann die Audioeinheit 1064 beispielsweise und ohne Einschränkung einen Audiocodierer/-decoder („Codec“) und einen Verstärker der Klasse D aufweisen. Bei mindestens einer Ausführungsform kann die SIM-Karte („SIM“) 1057 mit der WWAN-Einheit 1056 kommunikativ gekoppelt sein. Bei mindestens einer Ausführungsform können Komponenten wie die WLAN-Einheit 1050 und die Bluetooth-Einheit 1052 sowie die WWAN-Einheit 1056 in einem Next Generation Form Factor („NGFF“) implementiert sein.
Bei mindestens einer Ausführungsform wird mindestens eine in 10 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird der Prozessor 1010 verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird der Prozessor 1010 verwendet, um Vorcodierungsgewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt der Prozessor 1010 mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
11 illustriert ein Computersystem 1100 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist das Computersystem 1100 ausgestaltet, um verschiedene in dieser Offenbarung beschriebene Prozesse und Verfahren zu implementieren.
Bei mindestens einer Ausführungsform umfasst das Computersystem 1100 ohne Einschränkung mindestens eine Zentraleinheit („CPU“) 1102, die an einen Kommunikationsbus 1110 angeschlossen ist, der unter Verwendung eines beliebigen geeigneten Protokolls implementiert ist, wie PCI („Peripheral Component Interconnect“), Peripheral Component Interconnect Express („PCI-Express“), AGP („Accelerated Graphics Port“), HyperTransport oder ein anderes Bus- oder Punkt-zu-Punkt-Kommunikationsprotokoll. Bei mindestens einer Ausführungsform weist das Computersystem 1100 ohne Einschränkung einen Hauptspeicher 1104 und eine Steuerlogik auf (z.B. implementiert als Hardware, Software oder eine Kombination davon), und die Daten werden im Hauptspeicher 1104 gespeichert, der die Form eines Direktzugriffsspeichers („RAM“) annehmen kann. Bei mindestens einer Ausführungsform stellt ein Netzwerkschnittstellen-Subsystem („Netzwerkschnittstelle“) 1122 eine Schnittstelle zu anderen Recheneinrichtungen und Netzwerken bereit, um Daten von dem Computersystem 1100 zu empfangen und an andere Systeme zu übermitteln.
In mindestens einer Ausführungsform weist das Computersystem 1100 ohne Einschränkung Eingabeeinrichtungen 1108, ein Parallelverarbeitungssystem 1112 und Anzeigeeinrichtungen 1106 auf, die unter Verwendung einer herkömmlichen Kathodenstrahlröhre („CRT“), einer Flüssigkristallanzeige („LCD“), einer lichtemittierenden Diode („LED“), einer Plasmaanzeige oder anderer geeigneter Anzeigetechnologien implementiert sein können. Bei mindestens einer Ausführungsform werden Benutzereingaben von Eingabeeinrichtungen 1108 wie Tastatur, Maus, Touchpad, Mikrofon und anderen empfangen. Bei mindestens einer Ausführungsform kann jedes der vorgenannten Module auf einer einzigen Halbleiterplattform angeordnet sein, um ein Verarbeitungssystem zu bilden.
Bei mindestens einer Ausführungsform wird mindestens eine in 11 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird/werden das Parallelverarbeitungssystem 1112 und/oder die CPU 1102 verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird/werden das Parallelverarbeitungssystem 1112 und/oder die CPU 1102 verwendet, um Vorcodierungsgewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt/führen das Parallelverarbeitungssystem 1112 und/oder die CPU 1102 mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist. Bei mindestens einer Ausführungsform führt die CPU 1102 eine Kernel-Startfunktion aus, die Parameter an mindestens einen Kern auf den PPUs 1114 weitergibt, der parallel Vorcodierergewichte erzeugt.
12 illustriert ein Computersystem 1200 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform weist das Computersystem 1200, ohne Einschränkung, einen Computer 1210 und einen USB-Stick 1220 auf. Bei mindestens einer Ausführungsform kann der Computer 1210 ohne Einschränkung eine beliebige Anzahl und Art von Prozessor(en) (nicht dargestellt) und einen Speicher (nicht dargestellt) aufweisen. Bei mindestens einer Ausführungsform weist der Computer 1210, ohne Einschränkung, einen Server, eine Cloud-Instanz, einen Laptop und einen Desktop-Computer auf.
Bei mindestens einer Ausführungsform weist der USB-Stick 1220, ohne Einschränkung, eine Verarbeitungseinheit 1230, eine USB-Schnittstelle 1240 und eine USB-Schnittstellenlogik 1250 auf. Bei mindestens einer Ausführungsform kann die Verarbeitungseinheit 1230 ein beliebiges Befehlsausführungssystem, ein Gerät oder eine Einrichtung sein, die in der Lage ist, Befehle auszuführen. Bei mindestens einer Ausführungsform kann die Verarbeitungseinheit 1230 ohne Einschränkung eine beliebige Anzahl und Art von Verarbeitungskernen (nicht dargestellt) aufweisen. Bei mindestens einer Ausführungsform umfasst der Verarbeitungskern 1230 eine anwendungsspezifische integrierte Schaltung („ASIC“), die für die Durchführung beliebiger Mengen und Arten von Operationen im Zusammenhang mit maschinellem Lernen optimiert ist. Bei mindestens einer Ausführungsform ist der Verarbeitungskern 1230 beispielsweise eine Tensor Processing Unit („TPC“), die für die Durchführung von Inferenzoperationen des maschinellen Lernens optimiert ist. Bei mindestens einer Ausführungsform ist der Verarbeitungskern 1230 eine Bildverarbeitungseinheit („VPU“), die für die Durchführung von Bildverarbeitungs- und maschinellen Lernoperationen optimiert ist.
Bei mindestens einer Ausführungsform kann die USB-Schnittstelle 1240 eine beliebige Art von USB-Stecker oder USB-Buchse sein. Bei mindestens einer Ausführungsform ist die USB-Schnittstelle 1240 beispielsweise eine USB 3.0 Typ-C-Buchse für Daten und Strom. Bei mindestens einer Ausführungsform ist die USB-Schnittstelle 1240 ein USB-3.0-Typ-A-Stecker. Bei mindestens einer Ausführungsform kann die USB-Schnittstellenlogik 1250 eine beliebige Menge und Art von Logik aufweisen, die es der Verarbeitungseinheit 1230 ermöglicht, sich über den USB-Anschluss 1240 mit einer Einrichtung (z. B. einem Computer 1210) zu verbinden.
Bei mindestens einer Ausführungsform wird mindestens eine in 12 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird der Computer 1210 verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird der Computer 1210 verwendet, um Vorcodierergewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt der Computer 1210 mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
13A zeigt eine beispielhafte Architektur, in der eine Vielzahl von GPUs 1310-1313 mit einer Vielzahl von Mehrkern-Prozessoren 1305-1306 über Hochgeschwindigkeitsverbindungen 1340-1343 (z.B. Busse, Punkt-zu-Punkt-Verbindungen usw.) kommunikativ gekoppelt ist. In einer Ausführungsform unterstützen die Hochgeschwindigkeitsverbindungen 1340-1343 einen Kommunikationsdurchsatz von 4GB/s, 30GB/s, 80GB/s oder mehr. Es können verschiedene Verbindungsprotokolle verwendet werden, die PCle 4.0 oder 5.0 und NVLink 2.0 einschließen, aber nicht darauf beschränkt sind.
Zusätzlich und in einer Ausführungsform sind zwei oder mehr GPUs 1310-1313 über Hochgeschwindigkeitsverbindungen 1329-1330 miteinander verbunden, die mit denselben oder anderen Protokollen/Verbindungen implementiert sein können als die für Hochgeschwindigkeitsverbindungen 1340-1343 verwendeten. In ähnlicher Weise können zwei oder mehr Mehrkern-Prozessoren 1305-1306 über Hochgeschwindigkeitsverbindungen 1328 verbunden sein, bei denen es sich um symmetrische Multiprozessorbusse (SMP) handeln kann, die mit 20 GB/s, 30 GB/s, 120 GB/s oder mehr arbeiten. Alternativ kann die gesamte Kommunikation zwischen den verschiedenen in 13A gezeigten Systemkomponenten über dieselben Protokolle/Leitungen erfolgen (z. B. über eine gemeinsame Verbindungsstruktur).
In einer Ausführungsform ist jeder Mehrkern-Prozessor 1305-1306 kommunikativ mit einem Prozessorspeicher 1301-1302 über Speicherverbindungen 1326-1327 verbunden, und jeder Grafikprozessor 1310-1313 ist kommunikativ mit dem Grafikprozessorspeicher 1320-1323 über Grafikprozessorspeicherverbindungen 1350-1353 verbunden. Die Speicherverbindungen 1326-1327 und 1350-1353 können gleiche oder unterschiedliche Speicherzugriffstechnologien verwenden. Beispielsweise können die Prozessorspeicher 1301-1302 und die GPU-Speicher 1320-1323 flüchtige Speicher wie dynamische Direktzugriffsspeicher (DRAMs) (einschließlich gestapelter DRAMs), Grafik-DDR-SDRAM (GDDR) (z. B. GDDR5, GDDR6) oder High Bandwidth Memory (HBM) aufweisen und/oder nichtflüchtige Speicher wie 3D XPoint oder Nano-Ram sein. In einer Ausführungsform kann ein Abschnitt der Prozessorspeicher 1301-1302 ein flüchtiger Speicher und ein anderer Abschnitt ein nichtflüchtiger Speicher sein (z. B. unter Verwendung einer zweistufigen Speicherhierarchie (2LM)).
Wie es hier beschrieben ist, können zwar verschiedene Prozessoren 1305-1306 und GPUs 1310-1313 physisch mit einem bestimmten Speicher 1301-1302 bzw. 1320-1323 verbunden sein, doch kann eine einheitliche Speicherarchitektur implementiert sein, bei der ein und derselbe virtuelle Systemadressraum (auch als „effektiver Adressraum“ bezeichnet) auf verschiedene physische Speicher verteilt ist. Beispielsweise können die Prozessorspeicher 1301-1302 jeweils 64 GB Systemadressraum umfassen, und die GPU-Speicher 1320-1323 können jeweils 32 GB Systemadressraum umfassen (was in diesem Beispiel zu einem adressierbaren Gesamtspeicher von 256 GB führt).
13B zeigt zusätzliche Details für eine Verbindung zwischen einem Multikern-Prozessor 1307 und einem Grafikbeschleunigungsmodul 1346 gemäß einer beispielhaften Ausführungsform. Das Grafikbeschleunigungsmodul 1346 kann einen oder mehrere GPU-Chips aufweisen, die auf einer Linecard integriert sind, die über eine Hochgeschwindigkeitsverbindung 1340 mit dem Prozessor 1307 verbunden ist. Alternativ kann das Grafikbeschleunigungsmodul 1346 auf einem gleichen Gehäuse oder Chip wie der Prozessor 1307 integriert sein.
Bei mindestens einer Ausführungsform weist der dargestellte Prozessor 1307 eine Vielzahl von Kernen 1360A-1360D auf, jeder mit einem Translations-Lookaside-Puffer 1361A-1361 D und einem oder mehreren Caches 1362A-1362D. Bei mindestens einer Ausführungsform können die Kerne 1360A-1360D verschiedene andere Komponenten zur Ausführung von Befehlen und Verarbeitung von Daten aufweisen, die nicht dargestellt sind. Die Caches 1362A-1362D können Level-1- (L1) und Level-2- (L2) Caches umfassen. Zusätzlich können ein oder mehrere gemeinsam genutzte Caches 1356 in den Caches 1362A-1362D vorhanden sein, die von Gruppen von Kernen 1360A-1360D gemeinsam genutzt werden. Eine Ausführungsform des Prozessors 1307 weist beispielsweise 24 Kerne auf, jeder mit seinem eigenen L1-Cache, zwölf gemeinsam genutzten L2-Caches und zwölf gemeinsam genutzten L3-Caches. In dieser Ausführungsform werden ein oder mehrere L2 und L3 Caches von zwei benachbarten Kernen gemeinsam genutzt. Der Prozessor 1307 und das Grafikbeschleunigungsmodul 1346 sind mit dem Systemspeicher 1314 verbunden, der die Prozessorspeicher 1301-1302 von 13A aufweisen kann.
Die Kohärenz von Daten und Befehlen, die in verschiedenen Caches 1362A-1362D, 1356 und im Systemspeicher 1314 gespeichert sind, wird durch Kommunikation zwischen den Kernen über einen Kohärenzbus 1364 aufrechterhalten. Beispielsweise kann jeder Cache über eine Cache-Kohärenzlogik/-schaltung verfügen, die mit ihm verbunden ist, um als Reaktion auf erkannte Lese- oder Schreibvorgänge in bestimmten Cache-Zeilen über den Kohärenzbus 1364 zu kommunizieren. In einer Implementierung wird ein Cache-Snooping-Protokoll über den Kohärenzbus 1364 implementiert, um Cache-Zugriffe mitzulesen.
In einer Ausführungsform koppelt eine Proxy-Schaltung 1325 das Grafikbeschleunigungsmodul 1346 kommunikativ an den Kohärenzbus 1364, so dass das Grafikbeschleunigungsmodul 1346 an einem Cache-Kohärenzprotokoll als Peer der Kerne 1360A-1360D teilnehmen kann. Insbesondere sorgt eine Schnittstelle 1335 für die Konnektivität mit der Proxy-Schaltung 1325 über die Hochgeschwindigkeitsverbindung 1340 (z. B. ein PCIe-Bus, NVLink usw.), und eine Schnittstelle 1337 verbindet das Grafikbeschleunigungsmodul 1346 mit der Verbindung 1340.
In einer Implementierung bietet eine Beschleuniger-Integrationsschaltung 1336 Cache-Verwaltungs-, Speicherzugriffs-, Kontextverwaltungs- und Unterbrechungs-Verwaltungsdienste im Auftrag einer Vielzahl von Grafikverarbeitungsmaschinen 1331, 1332, N des Grafikbeschleunigungsmoduls 1346. Die Grafikverarbeitungsmaschinen 1331, 1332, N können jeweils eine separate Grafikverarbeitungseinheit (GPU) umfassen. Alternativ können die Grafikverarbeitungsmaschinen 1331, 1332, N verschiedene Arten von Grafikverarbeitungsmaschinen innerhalb eines Grafikprozessors umfassen, wie z. B. Grafikausführungseinheiten, Medienverarbeitungsmaschinen (z. B. Video-Encoder/Decoder), Sampler und Blit-Module. Bei mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul 1346 eine GPU mit einer Vielzahl von Grafikverarbeitungseinheiten 1331-1332, N sein, oder die Grafikverarbeitungseinheiten 1331-1332, N können einzelne GPUs sein, die in einem gemeinsamen Gehäuse, einer Linecard oder einem Chip integriert sind.
In einer Ausführungsform weist die Beschleuniger-Integrationsschaltung 1336 eine Speicherverwaltungseinheit (MMU) 1339 auf, um verschiedene Speicherverwaltungsfunktionen wie Übersetzungen von virtuellem zu physischem Speicher (auch als Übersetzungen von effektivem zu realem Speicher bezeichnet) und Speicherzugriffsprotokolle für den Zugriff auf den Systemspeicher 1314 durchzuführen. Die MMU 1339 kann auch einen Translations-Lookaside-Buffer (TLB) (nicht gezeigt) aufweisen, um Übersetzungen von virtuellen/effektiven in physische/reale Adressen zwischenzuspeichern. In einer Ausführungsform werden in einem Cache 1338 Befehle und Daten für den effizienten Zugriff durch die Grafikprozessoren 1331-1332, N gespeichert. In einer Ausführungsform werden die im Cache 1338 und in den Grafikspeichern 1333-1334, M gespeicherten Daten mit den Kern-Caches 1362A-1362D, 1356 und dem Systemspeicher 1314 kohärent gehalten. Wie bereits erwähnt, kann dies über eine Proxy-Schaltung 1325 im Namen des Caches 1338 und der Speicher 1333-1334, M erfolgen (z.B. Senden von Aktualisierungen an den Cache 1338 im Zusammenhang mit Änderungen/Zugriffen auf Cache-Zeilen in den Prozessor-Caches 1362A-1362D, 1356 und Empfangen von Aktualisierungen vom Cache 1338).
Ein Satz von Registern 1345 speichert Kontextdaten für Threads, die von Grafikverarbeitungsmaschinen 1331-1332, N ausgeführt werden, und eine Kontextverwaltungsschaltung 1348 verwaltet Thread-Kontexte. Beispielsweise kann die Kontextverwaltungsschaltung 1348 Speicher- und Wiederherstellungsoperationen durchführen, um Kontexte verschiedener Threads während Kontextumschaltungen zu speichern und wiederherzustellen (z. B. wenn ein erster Thread gesichert und ein zweiter Thread gespeichert wird, damit ein zweiter Thread von einer Grafikverarbeitungsmaschine ausgeführt werden kann). Bei einer Kontextumschaltung kann die Kontextverwaltungsschaltung 1348 beispielsweise aktuelle Registerwerte in einem bestimmten Bereich im Speicher speichern (z. B. durch einen Kontextzeiger identifiziert). Die Registerwerte können dann bei der Rückkehr zu einem Kontext wiederhergestellt werden. In einer Ausführungsform empfängt und verarbeitet eine Unterbrechungsverwaltungsschaltung 1347 Unterbrechungen, die von Systemeinrichtungen empfangen werden.
In einer Implementierung werden virtuelle/effektive Adressen von einer Grafikverarbeitungsmaschine 1331 durch die MMU 1339 in reale/physische Adressen im Systemspeicher 1314 übersetzt. Eine Ausführungsform der Beschleuniger-Integrationsschaltung 1336 unterstützt mehrere (z. B. 4, 8, 16) Grafikbeschleunigermodule 1346 und/oder andere Beschleunigereinrichtungen. Das Grafikbeschleunigermodul 1346 kann für eine einzelne Anwendung bestimmt sein, die auf dem Prozessor 1307 ausgeführt wird, oder es kann von mehreren Anwendungen gemeinsam genutzt werden. In einer Ausführungsform wird eine virtualisierte Grafikausführungsumgebung vorgestellt, in der die Ressourcen der Grafikprozessoren 1331-1332, N von mehreren Anwendungen oder virtuellen Maschinen (VMs) gemeinsam genutzt werden. Bei mindestens einer Ausführungsform können die Ressourcen in „Slices“ unterteilt sein, die verschiedenen VMs und/oder Anwendungen auf der Grundlage von Verarbeitungsanforderungen und Prioritäten, die mit VMs und/oder Anwendungen verbunden sind, zugewiesen werden.
Bei mindestens einer Ausführungsform fungiert eine Beschleuniger-Integrationsschaltung 1336 als Brücke zu einem System für das Grafikbeschleunigungsmodul 1346 und bietet Adressübersetzung und Systemspeicher-Cache-Dienste. Darüber hinaus kann die Beschleuniger-Integrationsschaltung 1336 Virtualisierungsfunktionen für einen Host-Prozessor bereitstellen, um die Virtualisierung der Grafikverarbeitungsmodule 1331-1332, Interrupts und die Speicherverwaltung zu verwalten.
Da die Hardwareressourcen der Grafikprozessoren 1331-1332, N explizit auf einen realen Adressraum abgebildet werden, den der Host-Prozessor 1307 sieht, kann jeder Host-Prozessor diese Ressourcen direkt mit einem effektiven Adresswert adressieren. Eine Funktion der Beschleuniger-Integrationsschaltung 1336 ist in einer Ausführungsform die physische Trennung der Grafikverarbeitungsmaschinen 1331-1332, N, so dass sie für ein System als unabhängige Einheiten erscheinen.
Bei mindestens einer Ausführungsform sind ein oder mehrere Grafikspeicher 1333-1334, M mit jeder der Grafikverarbeitungsmaschinen 1331-1332, N verbunden. Die Grafikspeicher 1333-1334, M speichern Anweisungen und Daten, die von jeder der Grafikverarbeitungsmaschinen 1331-1332, N verarbeitet werden. Die Grafikspeicher 1333-1334, M können flüchtige Speicher wie DRAMs (einschließlich gestapelter DRAMs), GDDR-Speicher (z.B. GDDR5, GDDR6) oder HBM aufweisen und/oder können nichtflüchtige Speicher wie 3D XPoint oder Nano-Ram sein.
In einer Ausführungsform werden zur Verringerung des Datenverkehrs über die Verbindung 1340 Zuordnungs-Verfahren bzw. Biasing-Verfahren verwendet, um sicherzustellen, dass die in den Grafikspeichern 1333-1334, M gespeicherten Daten Daten sind, die am häufigsten von den Grafikverarbeitungsmaschinen 1331-1332, N verwendet werden und vorzugsweise nicht von den Kernen 1360A-1360D (zumindest nicht häufig) verwendet werden. In ähnlicher Weise versucht ein Zuordnungs-Mechanismus bzw. Biasing-Mechanismus, Daten, die von Kernen (und vorzugsweise nicht von den Grafikverarbeitungsmaschinen 1331-1332, N) benötigt werden, in den Caches 1362A-1362D, 1356 der Kerne und im Systemspeicher 1314 zu halten.
13C zeigt eine weitere beispielhafte Ausführungsform, bei der die Beschleuniger-Integrationsschaltung 1336 in den Prozessor 1307 integriert ist. In dieser Ausführungsform kommunizieren die Grafikprozessoren 1331-1332, N direkt über die Hochgeschwindigkeitsverbindung 1340 mit der Beschleuniger-Integrationsschaltung 1336 über die Schnittstelle 1337 und die Schnittstelle 1335 (die wiederum jede Form von Bus oder Schnittstellenprotokoll verwenden kann). Die Beschleuniger-Integrationsschaltung 1336 kann dieselben Operationen wie in 13B beschrieben durchführen, jedoch möglicherweise mit einem höheren Durchsatz, da sie sich in unmittelbarer Nähe zum Kohärenzbus 1364 und den Caches 1362A-1362D, 1356 befindet. Eine Ausführungsform unterstützt verschiedene Programmiermodelle, einschließlich eines Programmiermodells für dedizierte Prozesse (ohne Virtualisierung des Grafikbeschleunigungsmoduls) und gemeinsam genutzter Programmiermodelle (mit Virtualisierung), die Programmiermodelle aufweisen können, die von der Beschleuniger-Integrationsschaltung 1336 gesteuert werden, und Programmiermodelle, die vom Grafikbeschleunigungsmodul 1346 gesteuert werden.
Bei mindestens einer Ausführungsform sind die Grafikverarbeitungsmaschinen 1331-1332, N für eine einzige Anwendung oder einen einzigen Prozess unter einem einzigen Betriebssystem bestimmt. Bei mindestens einer Ausführungsform kann eine einzelne Anwendung andere Anwendungsanforderungen an die Grafikverarbeitungsmaschinen 1331-1332, N weiterleiten, wodurch eine Virtualisierung innerhalb einer VM/Partition ermöglicht wird.
Bei mindestens einer Ausführungsform können die Grafikverarbeitungsmaschinen 1331-1332, N, von mehreren VM-/Anwendungspartitionen gemeinsam genutzt werden. Bei mindestens einer Ausführungsform können gemeinsam genutzte Modelle einen Systemhypervisor verwenden, um die Grafikverarbeitungsmaschinen 1331-1332, N zu virtualisieren und den Zugriff durch jedes Betriebssystem zu ermöglichen. Bei Systemen mit einer einzigen Partition ohne Hypervisor gehören die Grafikprozessoren 1331-1332, N zu einem Betriebssystem. Bei mindestens einer Ausführungsform kann ein Betriebssystem die Grafikverarbeitungsmaschinen 1331-1332, N virtualisieren, um jedem Prozess oder jeder Anwendung Zugriff zu gewähren.
Bei mindestens einer Ausführungsform wählt das Grafikbeschleunigungsmodul 1346 oder eine einzelne Grafikverarbeitungsmaschine 1331-1332, N ein Prozesselement mithilfe eines Prozesshandles aus. In einer Ausführungsform werden Prozesselemente im Systemspeicher 1314 gespeichert und sind unter Verwendung einer Übersetzungstechnik von effektiver Adresse zu realer Adresse adressierbar, was hier beschrieben ist. Bei mindestens einer Ausführungsform kann ein Prozesshandle ein implementierungsspezifischer Wert sein, der einem Host-Prozess zur Verfügung gestellt wird, wenn er seinen Kontext bei der Grafikverarbeitungsmaschine 1331-1332, N registriert (d. h. wenn er die Systemsoftware aufruft, um ein Prozesselement zu einer verknüpften Prozesselementliste hinzuzufügen). Bei mindestens einer Ausführungsform können die unteren 16 Bits eines Prozesshandles ein Offset des Prozesselements innerhalb einer verknüpften Prozesselementliste sein.
13D zeigt ein beispielhaftes Beschleuniger-Integrations-Slice 1390. Wie hier verwendet, umfasst ein „Slice“ einen bestimmten Abschnitt der Verarbeitungsressourcen der Beschleuniger-Integrationsschaltung 1336. Der effektive Anwendungsadressraum 1382 im Systemspeicher 1314 speichert Prozesselemente 1383. In einer Ausführungsform werden die Prozesselemente 1383 als Reaktion auf GPU-Aufrufe 1381 von Anwendungen 1380, die auf dem Prozessor 1307 ausgeführt werden, gespeichert. Ein Prozesselement 1383 enthält den Prozessstatus für die entsprechende Anwendung 1380. Ein im Prozesselement 1383 enthaltener Arbeitsdeskriptor (Work Descriptor (WD)) 1384 kann ein einzelner, von einer Anwendung angeforderter Job sein oder einen Zeiger auf eine Warteschlange von Jobs enthalten. Bei mindestens einer Ausführungsform ist der WD 1384 ein Zeiger auf eine Auftragsanforderungs-Warteschlange im Adressraum 1382 einer Anwendung.
Das Grafikbeschleunigungsmodul 1346 und/oder die einzelnen Grafikverarbeitungsmaschinen 1331-1332, N können von allen oder einer Teilmenge der Prozesse in einem System gemeinsam genutzt werden. Bei mindestens einer Ausführungsform kann eine Infrastruktur zum Einrichten des Prozessstatus und zum Senden eines WD 1384 an ein Grafikbeschleunigungsmodul 1346 zum Starten eines Auftrags in einer virtualisierten Umgebung vorhanden sein.
Bei mindestens einer Ausführungsform ist ein Programmiermodell für dedizierte Prozesse implementierungsspezifisch. In diesem Modell besitzt ein einzelner Prozess das Grafikbeschleunigungsmodul 1346 oder eine einzelne Grafikverarbeitungsmaschine 1331. Da das Grafikbeschleunigungsmodul 1346 einem einzelnen Prozess gehört, initialisiert ein Hypervisor die Beschleuniger-Integrationsschaltung 1336 für eine besitzende Partition, und ein Betriebssystem initialisiert die Beschleuniger-Integrationsschaltung 1336 für einen besitzenden Prozess, wenn das Grafikbeschleunigungsmodul 1346 zugewiesen wird.
Im Betrieb holt eine WD-Abrufeinheit 1391 in dem Beschleuniger-Integrations-Slice 1390 den nächsten WD 1384 ab, der eine Angabe der Arbeit aufweist, die von einer oder mehreren Grafikverarbeitungsmaschinen des Grafikbeschleunigungsmoduls 1346 zu erledigen ist. Die Daten aus dem WD 1384 können in Registern 1345 gespeichert und von der MMU 1339, der Unterbrechungsverwaltungsschaltung 1347 und/oder der Kontextverwaltungsschaltung 1348 verwendet werden, wie es dargestellt ist. Eine Ausführungsform der MMU 1339 weist beispielsweise eine Segment-/Seitenlaufschaltung für den Zugriff auf Segment-/Seitentabellen 1386 im virtuellen Adressraum 1385 des Betriebssystems auf. Die Unterbrechungsverwaltungsschaltung 1347 kann vom Grafikbeschleunigungsmodul 1346 empfangene Unterbrechungsereignisse 1392 verarbeiten. Bei der Durchführung von Grafikoperationen wird eine effektive Adresse 1393, die von einer Grafikverarbeitungsmaschine 1331-1332, N erzeugt wird, von der MMU 1339 in eine reale Adresse übersetzt.

In einer Ausführungsform wird für jede Grafikverarbeitungsmaschine 1331-1332, N und/oder jedes Grafikbeschleunigungsmodul 1346 ein und derselbe Satz von Registern 1345 dupliziert und kann von einem Hypervisor oder Betriebssystem initialisiert werden. Jedes dieser duplizierten Register kann in einem Beschleuniger-Integrations-Slice 1390 vorhanden sein. Beispielhafte Register, die von einem Hypervisor initialisiert werden können, sind in Tabelle 1 aufgeführt. Tabelle 1 - Vom Hypervisor initialisierte Register

1	Slice-Steuerungsregister
2	Reale Adresse (RA) Bereichszeiger geplanter Prozesse
3	Autoritätsmasken-Überschreibungsregister
4	Unterbrechungsvektor-Tabelleneintrags-Offset
5	Unterbrechungsvektor-Tabelleneintragsgrenze
6	Statusregister
7	Logische Partitions-ID
8	Reale Adresse (RA) Hypervisor-Beschleuniger-Nutzungsdatensatzzeiger
9	Speicherbeschreibungsregister

Beispielhafte Register, die von einem Betriebssystem initialisiert werden können, sind in Tabelle 2 aufgeführt. Tabelle 2 - Initialisierte Register des Betriebssystems

1	Prozess- und Thread-Identifikation
2	Effektive Adresse (EA) Kontext-Speicher/Wiederherstellungs-Zeiger
3	Virtuelle Adresse (VA) Beschleuniger-Nutzungsdatensatzzeiger
4	Virtuelle Adresse (VA) Zeiger auf die Speichersegmenttabelle
5	Autoritätsmaske
6	Arbeitsdeskriptor

In einer Ausführungsform ist jeder WD 1384 spezifisch für ein bestimmtes Grafikbeschleunigungsmodul 1346 und/oder die Grafikverarbeitungsmaschinen 1331-1332, N. Er enthält alle Informationen, die von einer Grafikverarbeitungsmaschine 1331-1332, N benötigt werden, um Arbeit zu verrichten, oder er kann ein Zeiger auf einen Speicherplatz sein, an dem eine Anwendung eine Befehlswarteschlange von zu verrichtender Arbeit eingerichtet hat.
13E veranschaulicht zusätzliche Details für eine beispielhafte Ausführungsform eines gemeinsamen Modells. Diese Ausführungsform weist einen realen Hypervisor-Adressraum 1398 auf, in dem eine Prozesselementliste 1399 gespeichert ist. Auf den realen Hypervisor-Adressraum 1398 kann über einen Hypervisor 1396 zugegriffen werden, der Grafikbeschleunigungsmodul-Maschinen für das Betriebssystem 1395 virtualisiert.
Bei mindestens einer Ausführungsform erlauben gemeinsame Programmiermodelle allen oder einer Teilmenge von Prozessen aus allen oder einer Teilmenge von Partitionen in einem System, ein Grafikbeschleunigungsmodul 1346 zu verwenden. Es gibt zwei Programmiermodelle, bei denen das Grafikbeschleunigungsmodul 1346 von mehreren Prozessen und Partitionen gemeinsam genutzt wird: zeitlich geteilte und grafisch gerichtete gemeinsame Nutzung.
Bei diesem Modell ist der System-Hypervisor 1396 Besitzer des Grafikbeschleunigungsmoduls 1346 und stellt seine Funktion allen Betriebssystemen 1395 zur Verfügung. Damit ein Grafikbeschleunigungsmodul 1346 die Virtualisierung durch den System-Hypervisor 1396 unterstützen kann, kann das Grafikbeschleunigungsmodul 1346 folgende Bedingungen erfüllen: 1) Eine Auftragsanforderung einer Anwendung muss autonom sein (d. h. der Zustand muss zwischen den Aufträgen nicht aufrechterhalten werden), oder das Grafikbeschleunigungsmodul 1346 muss einen Mechanismus zur Kontextsicherung und -wiederherstellung bereitstellen. 2) Das Grafikbeschleunigungsmodul 1346 garantiert, dass die Auftragsanforderung einer Anwendung in einer bestimmten Zeitspanne abgeschlossen wird, einschließlich etwaiger Übersetzungsfehler, oder das Grafikbeschleunigungsmodul 1346 bietet die Möglichkeit, die Verarbeitung eines Auftrags zu unterbrechen. 3) Dem Grafikbeschleunigungsmodul 1346 muss Fairness zwischen den Prozessen garantiert werden, wenn es in einem gerichteten gemeinsamen Programmiermodell arbeitet.
Bei mindestens einer Ausführungsform muss die Anwendung 1380 einen Systemaufruf des Betriebssystems 1395 mit einem Grafikbeschleunigungsmodul 1346-Typ, einem Arbeitsdeskriptor (WD), einem AMR-Wert (Authority Mask Register) und einem CSRP-Zeiger (Context Save/Restore Area Pointer) ausführen. Bei mindestens einer Ausführungsform beschreibt der Typ des Grafikbeschleunigungsmoduls 1346 eine gezielte Beschleunigungsfunktion für einen Systemaufruf. Bei mindestens einer Ausführungsform kann der Typ des Grafikbeschleunigungsmoduls 1346 ein systemspezifischer Wert sein. Bei mindestens einer Ausführungsform ist der WD speziell für das Grafikbeschleunigungsmodul 1346 formatiert und kann in Form eines Grafikbeschleunigungsmodul 1346-Befehls, eines effektiven Adresszeigers auf eine benutzerdefinierte Struktur, eines effektiven Adresszeigers auf eine Befehlswarteschlange oder einer anderen Datenstruktur vorliegen, die die vom Grafikbeschleunigungsmodul 1346 zu verrichtende Arbeit beschreibt. In einer Ausführungsform ist ein AMR-Wert ein AMR-Zustand, der für einen aktuellen Prozess zu verwenden ist. Bei mindestens einer Ausführungsform ähnelt ein an ein Betriebssystem übergebener Wert der Einstellung eines AMR durch eine Anwendung. Wenn die Implementierungen der Beschleuniger-Integrationsschaltung 1336 und des Grafikbeschleunigungsmoduls 1346 kein Benutzer-Autoritätsmasken-Überschreibungsregister (User Authority Mask Override Register (UAMOR)) unterstützen, kann ein Betriebssystem einen aktuellen UAMOR-Wert auf einen AMR-Wert anwenden, bevor ein AMR in einem Hypervisor-Aufruf übergeben wird. Der Hypervisor 1396 kann optional einen aktuellen AMOR-Wert (Authority Mask Override Register) anwenden, bevor ein AMR in einem Prozesselement 1383 angeordnet wird. Bei mindestens einer Ausführungsform ist CSRP eines der Register 1345, die eine effektive Adresse eines Bereichs im Adressraum 1382 einer Anwendung für das Grafikbeschleunigungsmodul 1346 zur Speicherung und Wiederherstellung des Kontextstatus enthalten. Dieser Zeiger ist optional, wenn kein Zustand zwischen Aufträgen gespeichert werden muss oder wenn ein Auftrag vorzeitig beendet wird. Bei mindestens einer Ausführungsform kann der Kontextspeicher-/Wiederherstellungsbereich im Systemspeicher verankert sein.

Beim Empfang eines Systemaufrufs kann das Betriebssystem 1395 überprüfen, ob die Anwendung 1380 registriert ist und die Berechtigung zur Verwendung des Grafikbeschleunigungsmoduls 1346 erhalten hat. Das Betriebssystem 1395 ruft dann den Hypervisor 1396 mit den in Tabelle 3 dargestellten Informationen auf. Tabelle 3 - Hypervisor-Aufrufparameter vom Betriebssystem

1	Ein Arbeitsdeskriptor (WD)
2	Ein Autoritätsmaskenregister- (AMR)-Wert (möglicherweise maskiert)
3	Eine effektive Adresse (EA) Kontext-Sicherungs-/Wiederherstellungs-Bereichszeigers (CSRP)
4	Eine Prozess-ID (PID) und optional eine Thread-ID (TID)
5	Eine virtuelle Adresse (VA) Beschleuniger-Nutzungsdatensatzzeiger (AURP)
6	Virtuelle Adresse eines Speichersegmenttabellenzeigers (SSTP)
7	Eine logische Interrupt-Service-Nummer (LISN)

Beim Empfang eines Hypervisor-Aufrufs überprüft Hypervisor 1396, ob das Betriebssystem 1395 registriert ist und die Berechtigung zur Verwendung des Grafikbeschleunigungsmoduls 1346 erhalten hat. Der Hypervisor 1396 setzt dann das Prozesselement 1383 in eine verknüpfte Prozesselementliste für einen entsprechenden Grafikbeschleunigungsmodultyp 1346. Ein Prozesselement kann die in Tabelle 4 dargestellten Informationen aufweisen. Tabelle 4 -Prozesselementinformation

1	Ein Arbeitsdeskriptor (WD)
2	Ein Autoritätsmaskenregister- (AMR)-Wert (möglicherweise maskiert)
3	Eine effektive Adresse (EA) Kontext-Sicherungs-/Wiederherstellungs-Bereichszeigers (CSRP)
4	Eine Prozess-ID (PID) und optional eine Thread-ID (TID)
5	Eine virtuelle Adresse (VA) Beschleuniger-Nutzungsdatensatzzeiger (AURP)
6	Virtuelle Adresse eines Speichersegmenttabellenzeigers (SSTP)
7	Eine logische Interrupt-Service-Nummer (LISN)
8	Unterbrechungsvektortabelle, abgeleitet von Hypervisor-Aufrufparametern
9	Ein Statusregister- (SR-) Wert
10	Eine logische Partitions-ID (LPID)
11	Reale Adresse (RA) Hypervisor-Beschleuniger-Nutzungsdatensatzzeiger
12	Speicherbeschreibungsregister (SDR)

Bei mindestens einer Ausführungsform initialisiert der Hypervisor eine Vielzahl von Registern 1345 für Beschleuniger-Integrations-Slices 1390.
Wie es in 13F dargestellt ist, wird bei mindestens einer Ausführungsform ein einheitlicher Speicher verwendet, der über einen gemeinsamen virtuellen Speicheradressraum adressierbar ist, der für den Zugriff auf physische Prozessorspeicher 1301-1302 und GPU-Speicher 1320-1323 verwendet wird. Bei dieser Implementierung verwenden die auf den GPUs 1310-1313 ausgeführten Operationen denselben virtuellen/effektiven Speicheradressraum für den Zugriff auf die Prozessorspeicher 1301-1302 und umgekehrt, was die Programmierbarkeit vereinfacht. In einer Ausführungsform wird ein erster Abschnitt eines virtuellen/effektiven Adressraums dem Prozessorspeicher 1301 zugewiesen, ein zweiter Abschnitt dem zweiten Prozessorspeicher 1302, ein dritter Abschnitt dem GPU-Speicher 1320 usw. Bei mindestens einer Ausführungsform wird dadurch ein gesamter virtueller/effektiver Speicherraum (manchmal auch als effektiver Adressraum bezeichnet) über jeden der Prozessorspeicher 1301-1302 und GPU-Speicher 1320-1323 verteilt, wodurch jeder Prozessor oder jede GPU auf jeden physischen Speicher mit einer diesem Speicher zugeordneten virtuellen Adresse zugreifen kann.
In einer Ausführungsform stellt die Bias/Kohärenz-Management-Schaltung 1394A-1394E innerhalb einer oder mehrerer MMUs 1339A-1339E die Cache-Kohärenz zwischen den Caches eines oder mehrerer Host-Prozessoren (z. B. 1305) und GPUs 1310-1313 sicher und implementiert Biasing-Verfahren, die angeben, in welchen physischen Speichern bestimmte Datentypen gespeichert werden sollen. Während mehrere Instanzen der Bias/Kohärenz-Management-Schaltung 1394A-1394E in 13F dargestellt sind, kann die Bias/Kohärenz-Schaltung innerhalb einer MMU eines oder mehrerer Host-Prozessoren 1305 und/oder innerhalb der Beschleuniger-Integrationsschaltung 1336 implementiert sein.
Eine Ausführungsform ermöglicht es, dass GPU-angeschlossener Speicher 1320-1323 als Teil des Systemspeichers abgebildet ist und dass auf ihn unter Verwendung der SVM-Technologie (Shared Virtual Memory) zugegriffen wird, ohne jedoch Leistungsnachteile zu erleiden, die mit einer vollständigen System-Cache-Kohärenz verbunden sind. Bei mindestens einer Ausführungsform bietet die Möglichkeit des Zugriffs auf GPU-angeschlossenen Speicher 1320-1323 als Systemspeicher ohne lästigen Cache-Kohärenz-Overhead eine vorteilhafte Betriebsumgebung für GPU-Offload. Diese Anordnung ermöglicht es der Software des Host-Prozessors 1305, Operanden einzustellen und auf Berechnungsergebnisse zuzugreifen, ohne den Overhead herkömmlicher I/O-DMA-Datenkopien. Solche herkömmlichen Kopien beinhalten Treiberaufrufe, Unterbrechungen und speicherabbildende I/O- (MMIO-) Zugriffe, die alle im Vergleich zu einfachen Speicherzugriffen ineffizient sind. Bei mindestens einer Ausführungsform kann die Fähigkeit, ohne Cache-Kohärenz-Overheads auf den GPU-verbundenen Speicher 1320-1323 zuzugreifen, für die Ausführungszeit einer ausgelagerten Berechnung entscheidend sein. In Fällen mit erheblichem Streaming-Schreibspeicherverkehr kann der Cache-Kohärenz-Overhead beispielsweise die effektive Schreibbandbreite einer GPU 1310-1313 erheblich reduzieren. Bei mindestens einer Ausführungsform können die Effizienz des Operanden-Setups, die Effizienz des Ergebniszugriffs und die Effizienz der GPU-Berechnung eine Rolle bei der Bestimmung der Effektivität eines GPU-Offloads spielen.
Bei mindestens einer Ausführungsform wird die Auswahl eines GPU-Bias und eines Host-Prozessor-Bias durch eine Bias-Tracker-Datenstruktur gesteuert. Es kann z.B. eine Bias-Tabelle verwendet werden, die eine seitengranulare Struktur sein kann (d.h. mit der Granularität einer Speicherseite gesteuert), die 1 oder 2 Bits pro GPU-angeschlossene Speicherseite aufweist. Bei mindestens einer Ausführungsform kann eine Bias-Tabelle in einem gestohlenen Speicherbereich eines oder mehrerer GPU-angeschlossener Speicher 1320-1323 implementiert sein, mit oder ohne Bias-Cache in GPU 1310-1313 (z. B. um häufig/kürzlich verwendete Einträge einer Bias-Tabelle zu cachen). Alternativ dazu kann eine gesamte Bias-Tabelle in einer GPU verwaltet werden.
Bei mindestens einer Ausführungsform wird vor dem tatsächlichen Zugriff auf einen GPU-Speicher auf einen Bias-Tabelleneintrag zugegriffen, der jedem Zugriff auf den GPU-angeschlossenen Speicher 1320-1323 zugeordnet ist, was die folgenden Vorgänge bewirkt. Zunächst werden lokale Anfragen von GPU 1310-1313, die ihre Seite im GPU-Bias finden, direkt an einen entsprechenden GPU-Speicher 1320-1323 weitergeleitet. Lokale Anfragen von einer GPU, die ihre Seite im Host-Bias finden, werden an den Prozessor 1305 weitergeleitet (z. B. über eine Hochgeschwindigkeitsverbindung, wie es oben beschrieben ist). In einer Ausführungsform werden Anfragen vom Prozessor 1305, die eine angeforderte Seite im Host-Prozessor-Bias finden, wie ein normaler Speicherlesezugriff abgeschlossen. Alternativ können Anforderungen, die an eine GPU-biased bzw. GPU-gebundene Seite gerichtet sind, an die GPU 1310-1313 weitergeleitet werden. Bei mindestens einer Ausführungsform kann eine GPU dann eine Seite in einen Host-Prozessor-Bias überführen, wenn sie die Seite gerade nicht verwendet. Bei mindestens einer Ausführungsform kann der Bias-Zustand einer Seite entweder durch einen softwarebasierten Mechanismus, einen hardwareunterstützten softwarebasierten Mechanismus oder, für eine begrenzte Anzahl von Fällen, einen rein hardwarebasierten Mechanismus geändert werden.
Ein Mechanismus zum Ändern des Bias-Zustands verwendet einen API-Aufruf (z. B. OpenCL), der wiederum den Einrichtungstreiber einer GPU aufruft, der wiederum eine Nachricht an eine GPU sendet (oder einen Befehlsdeskriptor in die Warteschlange stellt), um sie anzuweisen, einen Bias-Zustand zu ändern und für einige Übergänge einen Cache-Flushing-Vorgang in einem Host durchzuführen. Bei mindestens einer Ausführungsform wird die Cache-Flushing-Operation für einen Übergang von dem Bias des Host-Prozessors 1305 zum Bias der GPU verwendet, aber nicht für einen entgegengesetzten Übergang.
In einer Ausführungsform wird die Cache-Kohärenz aufrechterhalten, indem GPU-gebundene Seiten vorübergehend gerendert werden, die vom Host-Prozessor 1305 nicht gecacht werden können. Um auf diese Seiten zuzugreifen, kann der Prozessor 1305 den Zugriff von der GPU 1310 anfordern, die den Zugriff möglicherweise nicht sofort gewährt. Um die Kommunikation zwischen dem Prozessor 1305 und der GPU 1310 zu reduzieren, ist es daher vorteilhaft, sicherzustellen, dass GPU-gebundene Seiten diejenigen sind, die von einer GPU, aber nicht vom Host-Prozessor 1305 benötigt werden, und umgekehrt.
Hardware-Struktur(en) 715 werden verwendet, um eine oder mehrere Ausführungsformen auszuführen. Einzelheiten zu der/den Hardwarestruktur(en) 715 werden hier in Verbindung mit den 7A und/oder 7B angegeben.
14 zeigt beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne gemäß verschiedenen hier beschriebenen Ausführungsformen hergestellt werden können. Zusätzlich zu den dargestellten Schaltungen können bei mindestens einer Ausführungsform weitere Logik und Schaltkreise vorhanden sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Steuerungen für periphere Schnittstellen oder Allzweck-Prozessorkerne.
Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu den 13A-F gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird/werden eine GPU und/oder Mehrkernprozessor, welche mit Bezug zu den 13A-F gezeigt und beschrieben sind, verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird mindestens eine GPU, wie z.B. die 1310, 1311, 1312 und/oder 1313 verwendet, um Vorcodierungsgewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt/führen die GPU und/oder der Mehrkernprozessor mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist. Bei mindestens einer Ausführungsform führt der Mehrkernprozessor, wie z. B. der Mehrkernprozessor 1305, eine Kern-Startfunktion aus, die Parameter an mindestens einen Kern auf einem Grafikprozessor, wie z. B. die GPU 1310, weitergibt, der parallel Vorcodierergewichte erzeugt.
14 ist ein Blockdiagramm, das eine beispielhafte integrierte Schaltung 1400 mit einem System auf einem Chip darstellt, die unter Verwendung eines oder mehrerer IP-Kerne gemäß mindestens einer Ausführungsform hergestellt werden kann. Bei mindestens einer Ausführungsform weist die integrierte Schaltung 1400 einen oder mehrere Anwendungsprozessor(en) 1405 (z. B. CPUs), mindestens einen Grafikprozessor 1410 auf und kann zusätzlich einen Bildprozessor 1415 und/oder einen Videoprozessor 1420 aufweisen, von denen jeder ein modularer IP-Kern sein kann. Bei mindestens einer Ausführungsform weist die integrierte Schaltung 1400 eine Peripherie- oder Buslogik auf, darunter eine USB-Steuerung 1425, eine UART-Steuerung 1430, eine SPI/SDIO-Steuerung 1435 und eine I.sup.2S/I.sup.2C-Steuerung 1440. Bei mindestens einer Ausführungsform kann die integrierte Schaltung 1400 eine Anzeigeeinrichtung 1445 aufweisen, die mit einer oder mehreren HDMI- (High-Definition Multimedia Interface-) Steuerungen 1450 und einer MIPI- (Mobile Industry Processor Interface-) Anzeigenschnittstelle 1455 verbunden ist. Bei mindestens einer Ausführungsform kann der Speicher durch ein Flash-Speicher-Subsystem 1460 bereitgestellt sein, das einen Flash-Speicher und eine Flash-Speicher-Steuerung aufweist. Bei mindestens einer Ausführungsform kann die Speicherschnittstelle über eine Speichersteuerung 1465 für den Zugriff auf SDRAM- oder SRAM-Speichereinrichtungen bereitgestellt sein. Bei mindestens einer Ausführungsform weisen einige integrierte Schaltungen zusätzlich eine eingebettete Sicherheits-Maschine 1470 auf.
Bei mindestens einer Ausführungsform wird mindestens eine in 14 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird der Grafikprozessor 1410 verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird der Grafikprozessor 1410 verwendet, um Vorcodierungsgewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt der Grafikprozessor 1410 mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
15A und 15B zeigen beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne gemäß verschiedenen Ausführungsformen, wie sie hier beschrieben sind, hergestellt werden können. Zusätzlich zu den dargestellten Schaltungen können bei mindestens einer Ausführungsform weitere Logik und Schaltungen vorhanden sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Steuerungen für periphere Schnittstellen oder Allzweck-Prozessorkerne.
15A und 15B sind Blockdiagramme, die beispielhafte Grafikprozessoren zur Verwendung in einem SoC gemäß den hier beschriebenen Ausführungsformen zeigen. 15A zeigt einen beispielhaften Grafikprozessor 1510 einer integrierten Schaltung mit einem System auf einem Chip, die gemäß mindestens einer Ausführungsform unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden kann. 15B zeigt einen weiteren beispielhaften Grafikprozessor 1540 einer integrierten Schaltung mit einem System auf einem Chip, die gemäß mindestens einer Ausführungsform unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein kann. Bei mindestens einer Ausführungsform ist der Grafikprozessor 1510 von 15A ein stromsparender Grafikprozessorkern. Bei mindestens einer Ausführungsform ist der Grafikprozessor 1540 von 15B ein Grafikprozessorkern mit höherer Leistung. Bei mindestens einer Ausführungsform kann jeder der Grafikprozessoren 1510, 1540 eine Variante des Grafikprozessors 1410 von 14 sein.
Bei mindestens einer Ausführungsform weist der Grafikprozessor 1510 einen Vertexprozessor 1505 und einen oder mehrere Fragmentprozessor(en) 1515A-1515N auf (z.B. 1515A, 1515B, 1515C, 1515D bis 1515N-1 und 1515N). Bei mindestens einer Ausführungsform kann der Grafikprozessor 1510 verschiedene Shader-Programme über eine separate Logik ausführen, so dass der Vertex-Prozessor 1505 für die Ausführung von Operationen für Vertex-Shader-Programme optimiert ist, während ein oder mehrere Fragment-Prozessor(en) 1515A-1515N Fragment- (z. B. Pixel-) Shading-Operationen für Fragment- oder Pixel-Shader-Programme ausführen. Bei mindestens einer Ausführungsform führt der Vertex-Prozessor 1505 eine Vertex-Verarbeitungsstufe einer 3D-Grafikpipeline durch und erzeugt Primitives und Vertex-Daten. Bei mindestens einer Ausführungsform verwenden die Fragmentprozessoren 1515A-1515N die vom Vertex-Prozessor 1505 erzeugten Primitiv- und Vertex-Daten, um einen Bildpuffer zu erzeugen, der auf einer Anzeigeeinrichtung angezeigt wird. Bei mindestens einer Ausführungsform ist/sind der/die Fragmentprozessor(en) 1515A-1515N für die Ausführung von Fragment-Shader-Programmen optimiert, wie sie in einer OpenGL-API vorgesehen sind, die verwendet werden können, um ähnliche Operationen wie ein Pixel-Shader-Programm durchzuführen, wie sie in einer Direct 3D-API vorgesehen sind.
Bei mindestens einer Ausführungsform weist der Grafikprozessor 1510 zusätzlich eine oder mehrere Speicherverwaltungseinheiten (MMUs) 1520A-1520B, einen oder mehrere Cache(s) 1525A-1525B und eine oder mehrere Schaltungsverbindungen 1530A-1530B auf. Bei mindestens einer Ausführungsform sorgen eine oder mehrere MMU(s) 1520A-1520B für die Zuordnung von virtuellen zu physischen Adressen für den Grafikprozessor 1510, einschließlich für den Vertex-Prozessor 1505 und/oder den/die Fragmentprozessor(en) 1515A-1515N, der/die zusätzlich zu den in einem oder mehreren Cache(s) 1525A-1525B gespeicherten Vertex- oder Bild-/Texturdaten auf im Speicher gespeicherte Vertex- oder Bild-/Texturdaten verweisen kann/können. Bei mindestens einer Ausführungsform kann eine oder können mehrere MMU(s) 1520A-1520B mit anderen MMUs innerhalb des Systems synchronisiert werden, einschließlich einer oder mehrerer MMUs, die einem oder mehreren Anwendungsprozessoren 1405, Bildprozessoren 1415 und/oder Videoprozessoren 1420 von 14 zugeordnet sind, so dass sich jeder Prozessor 1405-1420 an einem gemeinsamen oder vereinheitlichten virtuellen Speichersystem beteiligen kann. Bei mindestens einer Ausführungsform ermöglichen eine oder mehrere Schaltungsverbindung(en) 1530A-1530B dem Grafikprozessor 1510 die Verbindung mit anderen IP-Kernen innerhalb des SoC, entweder über einen internen Bus des SoC oder über eine direkte Verbindung.
Bei mindestens einer Ausführungsform weist der Grafikprozessor 1540 eine oder mehrere MMU(s) 1520A-1520B, Caches 1525A-1525B und Schaltungsverbindungen 1530A-1530B des Grafikprozessors 1510 von 15A auf. Bei mindestens einer Ausführungsform weist der Grafikprozessor 1540 einen oder mehrere Shader-Kern(e) 1555A-1555N auf (z. B. 1555A, 1555B, 1555C, 1555D, 1555E, 1555F bis 1555N-1 und 1555N), was eine einheitliche Shader-Kern-Architektur ermöglicht, bei der ein einziger Kern oder Typ oder Kern alle Arten von programmierbarem Shader-Code ausführen kann, einschließlich Shader-Programmcode zur Implementierung von Vertex-Shadern, Fragment-Shadern und/oder Compute-Shadern. Bei mindestens einer Ausführungsform kann die Anzahl der Shader-Kerne variieren. Bei mindestens einer Ausführungsform weist der Grafikprozessor 1540 einen Inter-Core-Task-Manager 1545 auf, der als Thread-Dispatcher fungiert, um Ausführungs-Threads an einen oder mehrere Shader-Kerne 1555A-1555N und eine Tiling-Einheit 1558 zu verteilen, um Tiling-Operationen für kachelbasiertes Rendering zu beschleunigen, bei denen Rendering-Operationen für eine Szene im Bildraum unterteilt sind, um beispielsweise eine lokale räumliche Kohärenz innerhalb einer Szene auszunutzen oder die Nutzung interner Caches zu optimieren.
Bei mindestens einer Ausführungsform wird mindestens eine in 15A und 15B gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird zumindest der Grafikprozessor 1510 verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird zumindest der Grafikprozessor 1510 verwendet, um Vorcodierergewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt zumindest der Grafikprozessor 1510 mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
16A und 16B illustrieren eine zusätzliche beispielhafte Grafikprozessorlogik gemäß den hier beschriebenen Ausführungsformen. 16A zeigt einen Grafikkern 1600, der bei mindestens einer Ausführungsform im Grafikprozessor 1410 von 14 vorhanden sein kann und bei mindestens einer Ausführungsform ein einheitlicher Shader-Kern 1555A-1555N wie in 15B sein kann. 16B veranschaulicht eine hochparallele Mehrzweck-Grafikverarbeitungseinheit 1630, die bei mindestens einer Ausführungsform für den Einsatz auf einem Multi-Chip-Modul geeignet ist.
Bei mindestens einer Ausführungsform weist der Grafikkern 1600 einen gemeinsam genutzten Befehlscache 1602, eine Textureinheit 1618 und einen Cache/gemeinsamen Speicher 1620 auf, die den Ausführungsressourcen innerhalb des Grafikkerns 1600 gemeinsam sind. Bei mindestens einer Ausführungsform kann der Grafikkern 1600 mehrere Slices 1601A-1601 N oder Partitionen für jeden Kern aufweisen, und ein Grafikprozessor kann mehrere Instanzen des Grafikkerns 1600 aufweisen. Die Slices 1601A-1601N können eine Unterstützungslogik aufweisen, die einen lokalen Befehlscache 1604A-1604N, einen Thread-Scheduler 1606A-1606N, einen Thread-Dispatcher 1608A-1608N und einen Satz von Registern 1610A-1610N umfasst. Bei mindestens einer Ausführungsform können die Slices 1601A-1601N einen Satz zusätzlicher Funktionseinheiten (AFUs 1612A-1612N), Gleitkommaeinheiten (FPU 1614A-1614N), ganzzahlige arithmetische Logikeinheiten (ALUs 1616-1616N), Adressberechnungseinheiten (ACU 1613A-1613N), doppeltgenaue Gleitkommaeinheiten (DPFPU 1615A-1615N) und Matrixverarbeitungseinheiten (MPU 1617A-1617N) aufweisen.
Bei mindestens einer Ausführungsform können die FPUs 1614A-1614N Gleitkommaoperationen mit einfacher Genauigkeit (32 Bit) und halber Genauigkeit (16 Bit) durchführen, während die DPFPUs 1615A-1615N Gleitkommaoperationen mit doppelter Genauigkeit (64 Bit) durchführen. Bei mindestens einer Ausführungsform können die ALUs 1616A-1616N Integer-Operationen mit variabler Präzision bei 8-Bit-, 16-Bit- und 32-Bit-Präzision durchführen und für Operationen mit gemischter Präzision ausgestaltet sein. Bei mindestens einer Ausführungsform können die MPUs 1617A-1617N auch für Matrixoperationen mit gemischter Genauigkeit ausgestaltet sein, die Gleitkomma- und 8-Bit-Ganzzahloperationen mit halber Genauigkeit aufweisen. Bei mindestens einer Ausführungsform können die MPUs 1617-1617N eine Vielzahl von Matrixoperationen durchführen, um Anwendungsrahmen für maschinelles Lernen zu beschleunigen, einschließlich der Unterstützung für eine beschleunigte allgemeine Matrix-Matrix-Multiplikation (GEMM). Bei mindestens einer Ausführungsform können die AFUs 1612A-1612N zusätzliche logische Operationen durchführen, die von Gleitkomma- oder Ganzzahl-Einheiten nicht unterstützt werden, einschließlich trigonometrischer Operationen (z. B. Sinus, Cosinus usw.).
Bei mindestens einer Ausführungsform wird mindestens eine in 16A gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird zumindest Grafikprozessor 1600 verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird zumindest Grafikprozessor 1600 verwendet, um Vorcodierungsgewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt zumindest Grafikprozessor 1600 mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
16B veranschaulicht eine Universalverarbeitungseinheit (GPGPU) 1630, die bei mindestens einer Ausführungsform so ausgestaltet sein kann, dass sie hochparallele Rechenoperationen durch ein Array von Grafikverarbeitungseinheiten ausführen kann. Bei mindestens einer Ausführungsform kann die GPGPU 1630 direkt mit anderen Instanzen der GPGPU 1630 verbunden sein, um einen Multi-GPU-Cluster zu bilden und die Trainingsgeschwindigkeit für tiefe neuronale Netze zu verbessern. Bei mindestens einer Ausführungsform weist die GPGPU 1630 eine Host-Schnittstelle 1632 auf, um eine Verbindung mit einem Host-Prozessor zu ermöglichen. Bei mindestens einer Ausführungsform handelt es sich bei der Host-Schnittstelle 1632 um eine PCI-Express-Schnittstelle. Bei mindestens einer Ausführungsform kann es sich bei der Host-Schnittstelle 1632 um eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur handeln. Bei mindestens einer Ausführungsform empfängt die GPGPU 1630 Befehle von einem Host-Prozessor und verwendet einen globalen Scheduler 1634, um die mit diesen Befehlen verbundenen Ausführungsthreads auf eine Reihe von Compute-Clustern 1636A-1636H zu verteilen. Bei mindestens einer Ausführungsform teilen sich die Compute-Cluster 1636A-1636H einen Cache-Speicher 1638. Bei mindestens einer Ausführungsform kann der Cache-Speicher 1638 als übergeordneter Cache für Cache-Speicher innerhalb von Compute-Clustern 1636A-1636H dienen.
Bei mindestens einer Ausführungsform weist die GPGPU 1630 einen Speicher 1644A-1644B auf, der über eine Reihe von Speichersteuerungen 1642A-1642B mit Compute-Clustern 1636A-1636H gekoppelt ist. Bei mindestens einer Ausführungsform kann der Speicher 1644A-1644B verschiedene Arten von Speichereinrichtungen aufweisen, einschließlich dynamischer Direktzugriffsspeicher (DRAM) oder Grafik-Direktzugriffsspeicher, wie synchroner Grafik-Direktzugriffsspeicher (SGRAM), einschließlich Grafik-Doppeldatenraten-Speicher (GDDR).
Bei mindestens einer Ausführungsform weisen die Compute-Cluster 1636A-1636H jeweils einen Satz von Grafikkernen auf, wie z. B. den Grafikkern 1600 von 16A, der mehrere Arten von Ganzzahl- und Gleitkomma-Logikeinheiten aufweisen kann, die Rechenoperationen mit einer Reihe von Genauigkeiten durchführen können, die auch für Berechnungen zum maschinellen Lernen geeignet sind. Zum Beispiel kann bei mindestens einer Ausführungsform mindestens eine Teilmenge von Gleitkommaeinheiten in jedem der Compute-Cluster 1636A-1636H so ausgestaltet sein, dass sie 16-Bit- oder 32-Bit-Gleitkommaoperationen durchführen, während eine andere Teilmenge von Gleitkommaeinheiten so ausgestaltet sein kann, dass sie 64-Bit-Gleitkommaoperationen durchführen kann.
Bei mindestens einer Ausführungsform können mehrere Instanzen der GPGPU 1630 für den Betrieb als ein Compute-Cluster ausgestaltet sein. Bei mindestens einer Ausführungsform variiert die von den Compute-Clustern 1636A-1636H für die Synchronisation und den Datenaustausch verwendete Kommunikation zwischen den Ausführungsformen. Bei mindestens einer Ausführungsform kommunizieren mehrere Instanzen der GPGPU 1630 über die Host-Schnittstelle 1632. Bei mindestens einer Ausführungsform weist die GPGPU 1630 einen I/O-Hub 1639 auf, der die GPGPU 1630 mit einem GPU-Link 1640 koppelt, der eine direkte Verbindung zu anderen Instanzen der GPGPU 1630 ermöglicht. Bei mindestens einer Ausführungsform ist die GPU-Verbindung 1640 mit einer dedizierten GPU-zu-GPU-Brücke gekoppelt, die die Kommunikation und Synchronisation zwischen mehreren Instanzen der GPGPU 1630 ermöglicht. Bei mindestens einer Ausführungsform ist der GPU-Link 1640 mit einer Hochgeschwindigkeits-Verbindung gekoppelt, um Daten an andere GPGPUs oder Parallelprozessoren zu senden und zu empfangen. Bei mindestens einer Ausführungsform befinden sich mehrere Instanzen der GPGPU 1630 in getrennten Datenverarbeitungssystemen und kommunizieren über eine Netzwerkeinrichtung, die über die Host-Schnittstelle 1632 zugänglich ist. Bei mindestens einer Ausführungsform kann die GPU-Verbindung 1640 so ausgestaltet sein, dass sie zusätzlich oder alternativ zur Hostschnittstelle 1632 eine Verbindung zu einem Hostprozessor ermöglicht.
Bei mindestens einer Ausführungsform kann die GPGPU 1630 so ausgestaltet sein, dass sie neuronale Netze trainiert. Bei mindestens einer Ausführungsform kann die GPGPU 1630 innerhalb einer Inferencing-Plattform verwendet werden. Bei mindestens einer Ausführungsform, bei der die GPGPU 1630 für Inferencing verwendet wird, kann die GPGPU weniger Compute-Cluster 1636A-1636H aufweisen, als wenn die GPGPU zum Training eines neuronalen Netzes verwendet wird. Bei mindestens einer Ausführungsform kann sich die mit dem Speicher 1644A-1644B verbundene Speichertechnologie zwischen Inferencing- und Trainingskonfigurationen unterscheiden, wobei den Trainingskonfigurationen Speichertechnologien mit höherer Bandbreite zugewiesen werden. Bei mindestens einer Ausführungsform kann die Inferencing-Konfiguration der GPGPU 1630 Inferencing-spezifische Anweisungen unterstützen. Zum Beispiel kann bei mindestens einer Ausführungsform eine Inferencing-Konfiguration Unterstützung für eine oder mehrere 8-Bit-Ganzzahl-Punktprodukt-Anweisungen bieten, die während Inferencing-Operationen für eingesetzte neuronale Netze verwendet werden können.
Bei mindestens einer Ausführungsform wird mindestens eine in 16B gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird zumindest die GPGPU 1630 verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird zumindest die GPGPU 1630 verwendet, um Vorcodierergewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt zumindest die GPGPU 1630 mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
17 ist ein Blockdiagramm, das ein Rechensystem 1700 gemäß mindestens einer Ausführungsform zeigt. Bei mindestens einer Ausführungsform weist das Rechensystem 1700 ein Verarbeitungsteilsystem 1701 mit einem oder mehreren Prozessor(en) 1702 und einem Systemspeicher 1704 auf, die über einen Verbindungspfad kommunizieren, der einen Speicher-Hub 1705 aufweisen kann. Bei mindestens einer Ausführungsform kann der Speicher-Hub 1705 eine separate Komponente innerhalb einer Chipsatzkomponente sein oder in einen oder mehrere Prozessor(en) 1702 integriert sein. Bei mindestens einer Ausführungsform ist der Speicher-Hub 1705 über eine Kommunikationsverbindung 1706 mit einem I/O-Subsystem 1711 verbunden. Bei mindestens einer Ausführungsform weist das I/O-Subsystem 1711 einen I/O-Hub 1707 auf, der es dem Rechensystem 1700 ermöglicht, Eingaben von einer oder mehreren Eingabeeinrichtung(en) 1708 zu empfangen. Bei mindestens einer Ausführungsform kann der I/O-Hub 1707 eine Anzeigesteuerung, die in einem oder mehreren Prozessor(en) 1702 enthalten sein kann, in die Lage versetzen, Ausgaben an eine oder mehrere Anzeigeeinrichtung(en) 1710A zu liefern. Bei mindestens einer Ausführungsform kann eine oder mehrere mit dem I/O-Hub 1707 gekoppelte Anzeigevorrichtung(en) 1710A eine lokale, interne oder eingebettete Anzeigevorrichtung aufweisen.
Bei mindestens einer Ausführungsform weist das Verarbeitungssubsystem 1701 einen oder mehrere parallele(n) Prozessor(en) 1712 auf, die über einen Bus oder eine andere Kommunikationsverbindung 1713 mit dem Speicher-Hub 1705 verbunden sind. Bei mindestens einer Ausführungsform kann es sich bei der Kommunikationsverbindung 1713 um eine beliebige Anzahl von standardbasierten Kommunikationsverbindungstechnologien oder -protokollen handeln, wie z. B. PCI Express, ist aber nicht darauf beschränkt, oder um eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur. Bei mindestens einer Ausführungsform bilden ein oder mehrere parallele(r) Prozessor(en) 1712 ein rechnerisch fokussiertes Parallel- oder Vektorverarbeitungssystem, das eine große Anzahl von Verarbeitungskernen und/oder Verarbeitungsclustern aufweisen kann, wie z. B. einen MIC-Prozessor (Many Integrated Core). Bei mindestens einer Ausführungsform bilden ein oder mehrere parallele(r) Prozessor(en) 1712 ein Grafikverarbeitungs-Subsystem, das Pixel an eine oder mehrere über den I/O-Hub 1707 gekoppelte Anzeigeeinrichtung(en) 1710A ausgeben kann. Bei mindestens einer Ausführungsform kann ein oder können mehrere Parallelprozessor(en) 1712 auch eine Anzeigesteuerung und eine Anzeigeschnittstelle (nicht gezeigt) aufweisen, um eine direkte Verbindung mit einer oder mehreren Anzeigeeinrichtung(en) 1710B zu ermöglichen.
Bei mindestens einer Ausführungsform kann eine Systemspeichereinheit 1714 mit dem I/O-Hub 1707 verbunden sein, um einen Speichermechanismus für das Computersystem 1700 bereitzustellen. Bei mindestens einer Ausführungsform kann ein I/O-Switch 1716 verwendet werden, um einen Schnittstellenmechanismus bereitzustellen, um Verbindungen zwischen dem I/O-Hub 1707 und anderen Komponenten zu ermöglichen, wie z. B. einem Netzwerkadapter 1718 und/oder einem drahtlosen Netzwerkadapter 1719, der in die Plattform integriert sein kann, und verschiedenen anderen Einrichtungen, die über eine oder mehrere Add-in-Einrichtung(en) 1720 hinzugefügt werden können. Bei mindestens einer Ausführungsform kann der Netzwerkadapter 1718 ein Ethernet-Adapter oder ein anderer kabelgebundener Netzwerkadapter sein. Bei mindestens einer Ausführungsform kann der drahtlose Netzwerkadapter 1719 eine oder mehrere Wi-Fi-, Bluetooth-, Near Field Communication (NFC)- oder andere Netzwerkeinrichtungen aufweisen, die ein oder mehrere drahtlose Funkgeräte enthalten.
Bei mindestens einer Ausführungsform kann das Rechensystem 1700 andere, nicht explizit dargestellte Komponenten aufweisen, einschließlich USB- oder andere Anschlüsse, optische Speicherlaufwerke, Videoaufnahmegeräte und dergleichen, die ebenfalls mit dem I/O-Hub 1707 verbunden sein können. Bei mindestens einer Ausführungsform können Kommunikationspfade, die verschiedene Komponenten in 17 miteinander verbinden, unter Verwendung beliebiger geeigneter Protokolle implementiert sein, wie z.B. PCI (Peripheral Component Interconnect)-basierte Protokolle (z.B. PCI-Express) oder andere Bus- oder Punkt-zu-Punkt-Kommunikationsschnittstellen und/oder Protokolle, wie z.B. NV-Link High-Speed-Interconnect oder Interconnect-Protokolle.
Bei mindestens einer Ausführungsform weisen ein oder mehrere Parallelprozessor(en) 1712 eine für die Grafik- und Videoverarbeitung optimierte Schaltung auf, die beispielsweise eine Videoausgangsschaltung umfasst und eine Grafikverarbeitungseinheit (GPU) darstellt. Bei mindestens einer Ausführungsform enthalten ein oder mehrere Parallelprozessor(en) 1712 Schaltkreise, die für die allgemeine Verarbeitung optimiert sind. Bei mindestens einer Ausführungsform können Komponenten des Rechensystems 1700 mit einem oder mehreren anderen Systemelementen auf einem einzigen integrierten Schaltkreis integriert sein. Beispielsweise können bei mindestens einer Ausführungsform ein oder mehrere parallele(r) Prozessor(en) 1712, ein Speicher-Hub 1705, ein Prozessor(en) 1702 und ein I/O-Hub 1707 in einer integrierten Schaltung mit einem System mit einem System auf einem Chip (SoC) integriert sein. Bei mindestens einer Ausführungsform können die Komponenten des Rechnersystems 1700 in einem einzigen Gehäuse integriert sein, um eine System-in-Package-Konfiguration (SIP) auszugestalten. Bei mindestens einer Ausführungsform kann mindestens ein Abschnitt der Komponenten des Rechensystems 1700 in ein Multi-Chip-Modul (MCM) integriert sein, das mit anderen Multi-Chip-Modulen zu einem modularen Rechensystem zusammengeschaltet sein kann.
Bei mindestens einer Ausführungsform wird mindestens eine in 17 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird/werden der Prozessor 1702 und/oder der Parallelprozessor 1712 verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird/werden der Prozessor 1702 und/oder der Parallelprozessor 1712 verwendet, um Vorcodierergewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt/führen der Prozessor 1702 und/oder der Parallelprozessor 1712 mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist. Bei mindestens einer Ausführungsform führt der Prozessor 1702 eine Kern-Startfunktion aus, die Parameter an mindestens einen Kern auf zumindest dem Parallelprozessor 1712 weitergibt, der parallel Vorcodierergewichte erzeugt.
PROZESSOREN
18A veranschaulicht einen Parallelprozessor 1800 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform können verschiedene Komponenten des Parallelprozessors 1800 unter Verwendung einer oder mehrerer integrierter Schaltungseinrichtungen, wie z.B. programmierbare Prozessoren, anwendungsspezifische integrierte Schaltungen (ASICs) oder feldprogrammierbare Gate-Arrays (FPGAs), implementiert werden. Bei mindestens einer Ausführungsform ist der dargestellte Parallelprozessor 1800 eine Variante eines oder mehrerer Parallelprozessoren 1712, die in 17 gemäß einer beispielhaften Ausführungsform dargestellt sind.
Bei mindestens einer Ausführungsform weist der Parallelprozessor 1800 eine Parallelverarbeitungseinheit 1802 auf. Bei mindestens einer Ausführungsform weist die Parallelverarbeitungseinheit 1802 eine I/O-Einheit 1804 auf, die die Kommunikation mit anderen Einrichtungen, einschließlich anderer Instanzen der Parallelverarbeitungseinheit 1802, ermöglicht. Bei mindestens einer Ausführungsform kann die I/O-Einheit 1804 direkt mit anderen Einrichtungen verbunden sein. Bei mindestens einer Ausführungsform ist die I/O-Einheit 1804 über eine Hub- oder Switch-Schnittstelle, wie z. B. den Speicher-Hub 1705, mit anderen Einrichtungen verbunden. Bei mindestens einer Ausführungsform bilden die Verbindungen zwischen Speicher-Hub 1705 und I/O-Einheit 1804 eine Kommunikationsverbindung 1713. Bei mindestens einer Ausführungsform ist die I/O-Einheit 1804 mit einer Host-Schnittstelle 1806 und einem Speicher-Koppelfeld 1816 verbunden, wobei die Host-Schnittstelle 1806 Befehle zur Durchführung von Verarbeitungsvorgängen und das Speicher-Koppelfeld 1816 Befehle zur Durchführung von Speicheroperationen empfängt.
Bei mindestens einer Ausführungsform, wenn die Host-Schnittstelle 1806 einen Befehlspuffer über die I/O-Einheit 1804 empfängt, kann die Host-Schnittstelle 1806 Arbeitsoperationen zur Ausführung dieser Befehle an ein Frontend 1808 leiten. Bei mindestens einer Ausführungsform ist das vordere Ende 1808 mit einem Scheduler 1810 gekoppelt, der so ausgestaltet ist, dass er Befehle oder andere Arbeitselemente an eine Verarbeitungsclusteranordnung 1812 verteilt. Bei mindestens einer Ausführungsform stellt der Scheduler 1810 sicher, dass die Verarbeitungsclusteranordnung 1812 ordnungsgemäß ausgestaltet ist und sich in einem gültigen Zustand befindet, bevor Aufgaben an die Verarbeitungsclusteranordnung 1812 verteilt werden. Bei mindestens einer Ausführungsform ist der Scheduler 1810 über Firmware-Logik implementiert, die auf einem Mikrocontroller ausgeführt wird. Bei mindestens einer Ausführungsform ist der Mikrocontroller-implementierte Scheduler 1810 so ausgestaltet, dass er komplexe Ablaufsteuerungs- und Arbeitsverteilungsoperationen mit grober und feiner Granularität durchführen kann, was eine schnelle Unterbrechung und Kontextumschaltung von Threads ermöglicht, die auf der Verarbeitungsanordnung 1812 ausgeführt werden. Bei mindestens einer Ausführungsform kann die Host-Software Arbeitslasten für die Planung auf der Verarbeitungsanordnung 1812 über eine von mehreren Grafikverarbeitungs-Doorbells nachweisen. Bei mindestens einer Ausführungsform können die Arbeitslasten dann automatisch durch die Logik des Schedulers 1810 innerhalb eines Mikrocontrollers, der den Scheduler 1810 aufweist, auf der Verarbeitungsanordnung 1812 verteilt werden.
Bei mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 1812 bis zu „N“ Verarbeitungscluster aufweisen (z.B. Cluster 1814A, Cluster 1814B, bis Cluster 1814N). Bei mindestens einer Ausführungsform kann jeder Cluster 1814A-1814N der Verarbeitungsclusteranordnung 1812 eine große Anzahl von gleichzeitigen Threads ausführen. Bei mindestens einer Ausführungsform kann der Scheduler 1810 den Clustern 1814A-1814N der Verarbeitungsclusteranordnung 1812 Arbeit zuweisen, indem er verschiedene Ablaufsteuerungs- und/oder Arbeitsverteilungsalgorithmen verwendet, die je nach der Arbeitslast variieren können, die für jede Art von Programm oder Berechnung entsteht. Bei mindestens einer Ausführungsform kann die Planung dynamisch durch den Scheduler 1810 erfolgen oder teilweise durch eine Compilerlogik während der Kompilierung der Programmlogik unterstützt werden, die für die Ausführung durch die Verarbeitungsclusteranordnung 1812 ausgestaltet ist. Bei mindestens einer Ausführungsform können verschiedene Cluster 1814A-1814N der Verarbeitungscusteranordnung 1812 für die Verarbeitung verschiedener Arten von Programmen oder für die Durchführung verschiedener Arten von Berechnungen zugewiesen werden.
Bei mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 1812 so ausgestaltet sein, dass sie verschiedene Arten von Parallelverarbeitungsoperationen durchführt. Bei mindestens einer Ausführungsform ist die Verarbeitungsclusteranordnung 1812 so ausgestaltet, dass sie parallele Allzweck-Rechenoperationen durchführt. Zum Beispiel kann bei mindestens einer Ausführungsform die Verarbeitungsclusteranordnung 1812 eine Logik aufweisen, um Verarbeitungsaufgaben auszuführen, einschließlich der Filterung von Video- und/oder Audiodaten, der Durchführung von Modellierungsoperationen, einschließlich physikalischer Operationen, und der Durchführung von Datentransformationen.
Bei mindestens einer Ausführungsform ist die Verarbeitungsclusteranordnung 1812 so ausgestaltet, dass sie parallele Grafikverarbeitungsoperationen durchführt. Bei mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 1812 eine zusätzliche Logik aufweisen, um die Ausführung solcher Grafikverarbeitungsoperationen zu unterstützen, einschließlich, aber nicht beschränkt auf Texturabtastlogik, um Texturoperationen durchzuführen, sowie Tesselationslogik und andere Vertexverarbeitungslogik. Bei mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 1812 so ausgestaltet sein, dass sie grafikverarbeitungsbezogene Shader-Programme ausführt, wie z. B. Vertex-Shader, Tesselation-Shader, Geometrie-Shader und Pixel-Shader. Bei mindestens einer Ausführungsform kann die Parallelverarbeitungseinheit 1802 Daten aus dem Systemspeicher über die I/O-Einheit 1804 zur Verarbeitung übertragen. Bei mindestens einer Ausführungsform können die übertragenen Daten während der Verarbeitung im On-Chip-Speicher (z. B. im Parallelprozessorspeicher 1822) gespeichert und dann in den Systemspeicher zurückgeschrieben werden.
Bei mindestens einer Ausführungsform, wenn die Parallelverarbeitungseinheit 1802 zur Durchführung der Grafikverarbeitung verwendet wird, kann der Scheduler 1810 so ausgestaltet sein, dass er eine Verarbeitungslast in ungefähr gleich große Tasks aufteilt, um eine bessere Verteilung der Grafikverarbeitungsoperationen auf mehrere Cluster 1814A-1814N der Verarbeitungsclusteranordnung 1812 zu ermöglichen. Bei mindestens einer Ausführungsform können Abschnitte der Verarbeitungsclusteranordnung 1812 so ausgestaltet sein, dass sie verschiedene Arten der Verarbeitung durchführen. Zum Beispiel kann bei mindestens einer Ausführungsform ein erster Abschnitt so ausgestaltet sein, dass er Vertex-Shading und Topologieerzeugung durchführt, ein zweiter Abschnitt kann so ausgestaltet sein, dass er Tesselations- und Geometrie-Shading durchführt, und ein dritter Abschnitt kann so ausgestaltet sein, dass er Pixel-Shading oder andere Screenspace-Operationen durchführt, um ein gerendertes Bild für die Anzeige zu erzeugen. Bei mindestens einer Ausführungsform können Zwischendaten, die von einem oder mehreren Clustern 1814A-1814N erzeugt werden, in Puffern gespeichert werden, damit Zwischendaten zwischen den Clustern 1814A-1814N zur weiteren Verarbeitung übertragen werden können.
Bei mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 1812 über den Scheduler 1810, der Befehle zur Definition von VerarbeitungsTasks vom Frontend 1808 erhält, auszuführende Verarbeitungs-Tasks empfangen. Bei mindestens einer Ausführungsform können die Verarbeitungs-Tasks Indizes der zu verarbeitenden Daten aufweisen, z. B. Oberflächen- (Patch-) Daten, Primitivdaten, Vertexdaten und/oder Pixeldaten, sowie Zustandsparameter und Befehle, die definieren, wie die Daten zu verarbeiten sind (z. B. welches Programm ausgeführt werden soll). Bei mindestens einer Ausführungsform kann der Scheduler 1810 so ausgestaltet sein, dass er den Tasks entsprechende Indizes abruft oder Indizes vom Frontend 1808 empfängt. Bei mindestens einer Ausführungsform kann das Frontend 1808 so ausgestaltet sein, dass es sicherstellt, dass die Verarbeitungsclusteranordnung 1812 in einem gültigen Zustand konfiguriert ist, bevor eine durch eingehende Befehlspuffer (z. B. Batch-Puffer, Push-Puffer usw.) spezifizierte Arbeitslast eingeleitet wird.
Bei mindestens einer Ausführungsform kann jede von einer oder mehreren Instanzen der Parallelverarbeitungseinheit 1802 mit dem Parallelprozessorspeicher 1822 gekoppelt sein. Bei mindestens einer Ausführungsform kann auf den Parallelprozessorspeicher 1822 über das Speicherkoppelfeld 1816 zugegriffen werden, die Speicheranforderungen von der Verarbeitungsclusteranordnung 1812 sowie der I/O-Einheit 1804 empfangen kann. Bei mindestens einer Ausführungsform kann das Speicherkoppelfeld 1816 über eine Speicherschnittstelle 1818 auf den Parallelprozessorspeicher 1822 zugreifen. Bei mindestens einer Ausführungsform kann die Speicherschnittstelle 1818 mehrere Partitionseinheiten aufweisen (z.B. Partitionseinheit 1820A, Partitionseinheit 1820B bis Partitionseinheit 1820N), die jeweils mit einem Abschnitt (z.B. einer Speichereinheit) des Parallelprozessorspeichers 1822 gekoppelt sein können. Bei mindestens einer Ausführungsform ist eine Anzahl von Partitionseinheiten 1820A-1820N so ausgestaltet, dass sie gleich einer Anzahl von Speichereinheiten ist, so dass eine erste Partitionseinheit 1820A eine entsprechende erste Speichereinheit 1824A hat, eine zweite Partitionseinheit 1820B eine entsprechende Speichereinheit 1824B hat und eine N-te Partitionseinheit 1820N eine entsprechende N-te Speichereinheit 1824N hat. Bei mindestens einer Ausführungsform kann eine Anzahl von Partitionseinheiten 1820A-1820N nicht gleich einer Anzahl von Speichereinrichtungen sein.
Bei mindestens einer Ausführungsform können die Speichereinheiten 1824A-1824N verschiedene Arten von Speichereinrichtungen aufweisen, einschließlich dynamischer Direktzugriffsspeicher (DRAM) oder Grafik-Direktzugriffsspeicher, wie synchroner Grafik-Direktzugriffsspeicher (SGRAM), einschließlich Grafik-Doppeldatenraten-Speicher (GDDR). Bei mindestens einer Ausführungsform können die Speichereinheiten 1824A-1824N auch 3D-Stapelspeicher aufweisen, einschließlich, aber nicht beschränkt auf Speicher mit hoher Bandbreite (High Bandwidth Memory (HBM)). Bei mindestens einer Ausführungsform können Rendering-Ziele, wie z. B. Frame-Puffer oder Textur-Maps, über die Speichereinheiten 1824A-1824N hinweg gespeichert werden, so dass die Partitionseinheiten 1820A-1820N Abschnitte jedes Rendering-Ziels parallel schreiben können, um die verfügbare Bandbreite des Parallelprozessorspeichers 1822 effizient zu nutzen. Bei mindestens einer Ausführungsform kann eine lokale Instanz des Parallelprozessorspeichers 1822 zugunsten eines vereinheitlichten Speicherentwurfs ausgeschlossen werden, der den Systemspeicher in Verbindung mit dem lokalen Cache-Speicher nutzt.
Bei mindestens einer Ausführungsform kann jeder der Cluster 1814A-1814N der Verarbeitungsclusteranordnung 1812 Daten verarbeiten, die in jede der Speichereinheiten 1824A-1824N im Parallelprozessorspeicher 1822 geschrieben werden. Bei mindestens einer Ausführungsform kann das Speicherkoppelfeld 1816 so ausgestaltet sein, dass es eine Ausgabe jedes Clusters 1814A-1814N an eine beliebige Partitionseinheit 1820A-1820N oder an einen anderen Cluster 1814A-1814N überträgt, der zusätzliche Verarbeitungsoperationen an einer Ausgabe durchführen kann. Bei mindestens einer Ausführungsform kann jeder Cluster 1814A-1814N mit der Speicherschnittstelle 1818 über das Speicherkoppelfeld 1816 kommunizieren, um von verschiedenen externen Einrichtungen zu lesen oder in diese zu schreiben. Bei mindestens einer Ausführungsform hat das Speicherkoppelfeld 1816 eine Verbindung zur Speicherschnittstelle 1818, um mit der I/O-Einheit 1804 zu kommunizieren, sowie eine Verbindung zu einer lokalen Instanz des Parallelprozessorspeichers 1822, so dass die Verarbeitungseinheiten in den verschiedenen Verarbeitungsclustern 1814A-1814N mit dem Systemspeicher oder einem anderen Speicher kommunizieren können, der nicht lokal zur Parallelverarbeitungseinheit 1802 gehört. Bei mindestens einer Ausführungsform kann das Speicherkoppelfeld 1816 virtuelle Kanäle verwenden, um Verkehrsströme zwischen Clustern 1814A-1814N und Partitionseinheiten 1820A-1820N zu trennen.
Bei mindestens einer Ausführungsform können mehrere Instanzen der Parallelverarbeitungseinheit 1802 auf einer einzigen Add-in-Karte bereitgestellt sein, oder mehrere Add-in-Karten können miteinander verbunden sein. Bei mindestens einer Ausführungsform können verschiedene Instanzen der Parallelverarbeitungseinheit 1802 so ausgestaltet sein, dass sie auch dann zusammenarbeiten, wenn die verschiedenen Instanzen eine unterschiedliche Anzahl von Verarbeitungskernen, unterschiedliche Mengen an lokalem Parallelprozessorspeicher und/oder andere Konfigurationsunterschiede aufweisen. Zum Beispiel können bei mindestens einer Ausführungsform einige Instanzen der Parallelverarbeitungseinheit 1802 im Vergleich zu anderen Ausführungen Gleitkommaeinheiten mit höherer Präzision aufweisen. Bei mindestens einer Ausführungsform können Systeme, die eine oder mehrere Instanzen der Parallelverarbeitungseinheit 1802 oder des Parallelprozessors 1800 enthalten, in einer Vielzahl von Ausführungsformen und Formfaktoren implementiert sein, einschließlich, aber nicht beschränkt auf Desktop-, Laptop- oder Handheld-Personalcomputer, Server, Workstations, Spielkonsolen und/oder eingebettete Systeme.
18B ist ein Blockdiagramm einer Partitionseinheit 1820 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist die Partitionseinheit 1820 eine Instanz einer der Partitionseinheiten 1820A-1820N aus 18A. Bei mindestens einer Ausführungsform weist die Partitionseinheit 1820 einen L2-Cache 1821, eine Rahmenpufferschnittstelle 1825 und eine ROP 1826 (Rasteroperationseinheit) auf. Der L2-Cache 1821 ist ein Lese-/Schreib-Cache, der so ausgestaltet ist, dass er von dem Speicherkoppelfeld 1816 und der ROP 1826 empfangene Lade- und Speicheroperationen durchführt. Bei mindestens einer Ausführungsform werden Lesefehler und dringende Rückschreibanforderungen vom L2-Cache 1821 an die Rahmenpufferschnittstelle 1825 zur Verarbeitung ausgegeben. Bei mindestens einer Ausführungsform können Aktualisierungen auch über die Rahmenpufferschnittstelle 1825 zur Verarbeitung an einen Rahmenpuffer gesendet werden. Bei mindestens einer Ausführungsform ist die Rahmenpufferschnittstelle 1825 mit einer der Speichereinheiten im Parallelprozessorspeicher verbunden, wie den Speichereinheiten 1824A-1824N von 18 (z. B. innerhalb des Parallelprozessorspeichers 1822).
Bei mindestens einer Ausführungsform ist die ROP 1826 eine Verarbeitungseinheit, die Rasteroperationen wie Schablonieren, Z-Test, Überblendung und ähnliches durchführt. Bei mindestens einer Ausführungsform gibt die ROP 1826 dann verarbeitete Grafikdaten aus, die im Grafikspeicher abgelegt werden. Bei mindestens einer Ausführungsform weist die ROP 1826 eine Komprimierungslogik auf, um Tiefen- oder Farbdaten zu komprimieren, die in den Speicher geschrieben werden, und Tiefen- oder Farbdaten zu dekomprimieren, die aus dem Speicher gelesen werden. Bei mindestens einer Ausführungsform kann die Komprimierungslogik eine verlustfreie Komprimierungslogik sein, die einen oder mehrere von mehreren Komprimierungsalgorithmen verwendet. Bei mindestens einer Ausführungsform kann die Art der von der ROP 1826 durchgeführten Komprimierung auf der Grundlage statistischer Merkmale der zu komprimierenden Daten variieren. Zum Beispiel wird bei mindestens einer Ausführungsform eine Delta-Farbkompression auf Tiefen- und Farbdaten auf einer Pro-Kachel-Basis durchgeführt.
Bei mindestens einer Ausführungsform ist die ROP 1826 in jedem Verarbeitungscluster (z. B. Cluster 1814A-1814N von 18) und nicht in der Partitionseinheit 1820 vorhanden. Bei mindestens einer Ausführungsform werden Lese- und Schreibanforderungen für Pixeldaten über das Speicherkoppelfeld 1816 anstelle von Pixelfragmentdaten übertragen. Bei mindestens einer Ausführungsform können verarbeitete Grafikdaten auf einer Anzeigeeinrichtung, wie einer von einer oder mehreren Anzeigeeinrichtung(en) 1710 von 17, zur weiteren Verarbeitung durch Prozessor(en) 1702 oder zur weiteren Verarbeitung durch eine der Verarbeitungseinheiten innerhalb des Parallelprozessors 1800 von 18A weitergeleitet werden.
18C ist ein Blockdiagramm eines Verarbeitungsclusters 1814 innerhalb einer Parallelverarbeitungseinheit gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist ein Verarbeitungscluster eine Instanz von einem der Verarbeitungscluster 1814A-1814N von 18. Bei mindestens einer Ausführungsform kann der Verarbeitungscluster 1814 so ausgestaltet sein, dass er viele Threads parallel ausführt, wobei sich der Begriff „Thread“ auf eine Instanz eines bestimmten Programms bezieht, das auf einem bestimmten Satz von Eingabedaten ausgeführt wird. Bei mindestens einer Ausführungsform werden SIMD-Befehlsausgabetechniken (Single-Instruction, Multiple-Data) verwendet, um die parallele Ausführung einer großen Anzahl von Threads zu unterstützen, ohne mehrere unabhängige Befehlseinheiten bereitzustellen. Bei mindestens einer Ausführungsform werden Single-Instruction-Multiple-Thread (SIMT)-Techniken verwendet, um die parallele Ausführung einer großen Anzahl von im Allgemeinen synchronisierten Threads zu unterstützen, wobei eine gemeinsame Befehlseinheit ausgestaltet ist, um Befehle an einen Satz von Verarbeitungsmaschinen innerhalb jedes der Verarbeitungscluster auszugeben.
Bei mindestens einer Ausführungsform kann der Betrieb des Verarbeitungsclusters 1814 über einen Pipeline-Manager 1832 gesteuert werden, der die Verarbeitungs-Tasks an parallele SIMT-Prozessoren verteilt. Bei mindestens einer Ausführungsform empfängt der Pipeline-Manager 1832 Anweisungen vom Scheduler 1810 der 18 und verwaltet die Ausführung dieser Anweisungen über einen Grafik-Multiprozessor 1834 und/oder eine Textureinheit 1836. Bei mindestens einer Ausführungsform ist der Grafikmultiprozessor 1834 eine beispielhafte Instanz eines SIMT-Parallelprozessors. Bei mindestens einer Ausführungsform können jedoch verschiedene Typen von SIMT-Parallelprozessoren mit unterschiedlichen Architekturen im Verarbeitungscluster 1814 vorhanden sein. Bei mindestens einer Ausführungsform können ein oder mehrere Instanzen des Grafik-Multiprozessors 1834 in einem Verarbeitungscluster 1814 vorhanden sein. Bei mindestens einer Ausführungsform kann der Grafikmultiprozessor 1834 Daten verarbeiten, und ein Datenkoppelfeld 1840 kann verwendet werden, um die verarbeiteten Daten an eines von mehreren möglichen Zielen zu verteilen, einschließlich anderer Shader-Einheiten. Bei mindestens einer Ausführungsform kann der Pipeline-Manager 1832 die Verteilung der verarbeiteten Daten erleichtern, indem er Ziele für die verarbeiteten Daten angibt, die über das Datenkoppelfeld 1840 verteilt werden sollen.
Bei mindestens einer Ausführungsform kann jeder Grafik-Multiprozessor 1834 innerhalb des Verarbeitungsclusters 1814 einen identischen Satz funktionaler Ausführungslogik aufweisen (z. B. arithmetische Logikeinheiten, Lastspeichereinheiten usw.). Bei mindestens einer Ausführungsform kann die funktionale Ausführungslogik in einer Pipeline ausgestaltet sein, so dass neue Befehle ausgegeben werden können, bevor vorherige Befehle abgeschlossen sind. Bei mindestens einer Ausführungsform unterstützt die funktionale Ausführungslogik eine Vielzahl von Operationen, darunter Ganzzahl- und Gleitkommaarithmetik, Vergleichsoperationen, boolesche Operationen, Bitverschiebung und die Berechnung verschiedener algebraischer Funktionen. Bei mindestens einer Ausführungsform kann dieselbe Hardware mit Funktionseinheiten genutzt werden, um verschiedene Operationen auszuführen, und es kann eine beliebige Kombination von Funktionseinheiten vorhanden sein.
Bei mindestens einer Ausführungsform bilden die an den Verarbeitungscluster 1814 übertragenen Anweisungen einen Thread. Bei mindestens einer Ausführungsform ist ein Satz von Threads, die über einen Satz von Parallelverarbeitungsmaschinen ausgeführt werden, eine Thread-Gruppe. Bei mindestens einer Ausführungsform führt die Thread-Gruppe ein Programm mit unterschiedlichen Eingabedaten aus. Bei mindestens einer Ausführungsform kann jeder Thread innerhalb einer Thread-Gruppe einer anderen Verarbeitungsmaschine innerhalb eines Grafik-Multiprozessors 1834 zugewiesen sein. Bei mindestens einer Ausführungsform kann eine Thread-Gruppe weniger Threads aufweisen als die Anzahl der Verarbeitungseinheiten im Grafik-Multiprozessor 1834. Bei mindestens einer Ausführungsform kann, wenn eine Thread-Gruppe weniger Threads als eine Anzahl von Verarbeitungsmaschinen aufweist, eine oder mehrere der Verarbeitungsmaschinen während der Zyklen, in denen diese Thread-Gruppe verarbeitet wird, im Leerlauf sein. Bei mindestens einer Ausführungsform kann eine Thread-Gruppe auch mehr Threads aufweisen als eine Anzahl von Verarbeitungsmaschinen im Grafik-Multiprozessor 1834. Bei mindestens einer Ausführungsform kann, wenn eine Thread-Gruppe mehr Threads aufweist als die Anzahl der Verarbeitungsmaschinen im Grafik-Multiprozessor 1834, die Verarbeitung über aufeinander folgende Taktzyklen erfolgen. Bei mindestens einer Ausführungsform können mehrere Thread-Gruppen gleichzeitig auf einem Grafik-Multiprozessor 1834 ausgeführt werden.
Bei mindestens einer Ausführungsform weist der Grafik-Multiprozessor 1834 einen internen Cache-Speicher auf, um Lade- und Speicheroperationen durchzuführen. Bei mindestens einer Ausführungsform kann der Grafik-Multiprozessor 1834 auf einen internen Cache verzichten und einen Cache-Speicher (z.B. L1-Cache 1848) innerhalb des Verarbeitungsclusters 1814 verwenden. Bei mindestens einer Ausführungsform hat jeder Grafik-Multiprozessor 1834 auch Zugriff auf L2-Caches innerhalb von Partitionseinheiten (z. B. die Partitionseinheiten 1820A-1820N von 18), die von allen Verarbeitungsclustern 1814 gemeinsam genutzt werden und zur Datenübertragung zwischen Threads verwendet werden können. Bei mindestens einer Ausführungsform kann der Grafik-Multiprozessor 1834 auch auf den globalen Speicher außerhalb des Chips zugreifen, der einen oder mehrere lokale Parallelprozessorspeicher und/oder Systemspeicher aufweisen kann. Bei mindestens einer Ausführungsform kann jeder Speicher außerhalb der Parallelverarbeitungseinheit 1802 als globaler Speicher verwendet werden. Bei mindestens einer Ausführungsform weist der Verarbeitungscluster 1814 mehrere Instanzen des Grafik-Multiprozessors 1834 auf, die sich gemeinsame Anweisungen und Daten teilen können, die im L1-Cache 1848 gespeichert sein können.
Bei mindestens einer Ausführungsform kann jeder Verarbeitungscluster 1814 eine MMU 1845 (Memory Management Unit) aufweisen, die so ausgestaltet ist, dass sie virtuelle Adressen in physische Adressen umsetzt. Bei mindestens einer Ausführungsform können sich eine oder mehrere Instanzen der MMU 1845 innerhalb der Speicherschnittstelle 1818 von 18 befinden. Bei mindestens einer Ausführungsform weist die MMU 1845 einen Satz von Seitentabelleneinträgen (PTEs) auf, die dazu dienen, eine virtuelle Adresse auf eine physische Adresse einer Kachel abzubilden (weitere Informationen über Kacheln), sowie optional einen Cache-Zeilenindex. Bei mindestens einer Ausführungsform kann die MMU 1845 Adressübersetzungs-Lookaside-Puffer (TLB) oder Caches aufweisen, die sich im Grafik-Multiprozessor 1834 oder im L1-Cache oder im Verarbeitungscluster 1814 befinden können. Bei mindestens einer Ausführungsform wird die physikalische Adresse verarbeitet, um die Zugriffslokalität auf die Oberflächendaten zu verteilen, um eine effiziente Anforderungsverschachtelung zwischen den Partitionseinheiten zu ermöglichen. Bei mindestens einer Ausführungsform kann der Cache-Zeilen-Index verwendet werden, um zu bestimmen, ob eine Anforderung für eine Cache-Zeile ein Treffer (Hit) oder Fehlzugriff (Miss) ist.
Bei mindestens einer Ausführungsform kann ein Verarbeitungscluster 1814 so ausgestaltet sein, dass jeder Grafik-Multiprozessor 1834 mit einer Textureinheit 1836 gekoppelt ist, um Texturabbildungsoperationen durchzuführen, z.B. Bestimmen von Texturabtastpositionen, Lesen von Texturdaten und Filtern von Texturdaten. Bei mindestens einer Ausführungsform werden die Texturdaten aus einem internen Textur-L1-Cache (nicht gezeigt) oder aus einem L1-Cache innerhalb des Grafik-Multiprozessors 1834 gelesen und je nach Bedarf aus einem L2-Cache, einem lokalen Parallelprozessorspeicher oder dem Systemspeicher abgerufen. Bei mindestens einer Ausführungsform gibt jeder Grafikmultiprozessor 1834 verarbeitete Tasks an das Datenkoppelfeld 1840 aus, um die verarbeitete Task einem anderen Verarbeitungscluster 1814 zur weiteren Verarbeitung zur Verfügung zu stellen oder um die verarbeitete Task über das Speicherkoppelfeld 1816 in einem L2-Cache, im lokalen Parallelprozessorspeicher oder im Systemspeicher zu speichern. Bei mindestens einer Ausführungsform ist eine preROP 1842 (Pre-Raster Operations Unit) so ausgestaltet, dass sie Daten vom Grafik-Multiprozessor 1834 empfängt und Daten an ROP-Einheiten weiterleitet, die sich in den hier beschriebenen Partitionseinheiten befinden können (z. B. die Partitionseinheiten 1820A-1820N von 18). Bei mindestens einer Ausführungsform kann die PreROP-Einheit 1842 Optimierungen für die Farbmischung durchführen, Pixelfarbdaten organisieren und Adressübersetzungen vornehmen.
Bei mindestens einer Ausführungsform wird mindestens eine in 18A-C gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird zumindest der Parallelprozessor 1800 verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird zumindest der Parallelprozessor 1800 verwendet, um Vorcodierungsgewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt zumindest der Parallelprozessor 1800 mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
18D zeigt einen Grafik-Multiprozessor 1834 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist der Grafik-Multiprozessor 1834 mit dem Pipeline-Manager 1832 des Verarbeitungsclusters 1814 gekoppelt. Bei mindestens einer Ausführungsform weist der Grafikmultiprozessor 1834 eine Ausführungspipeline auf, die unter anderem einen Befehlscache 1852, eine Befehlseinheit 1854, eine Adresszuordnungseinheit 1856, eine Registerdatei 1858, einen oder mehrere GPGPU-Kerne 1862 und eine oder mehrere Lade-/Speichereinheiten 1866 aufweist. Die GPGPU-Kerne 1862 und die Lade-/Speichereinheiten 1866 sind über eine Speicher- und Cache-Verbindung 1868 mit dem Cache-Speicher 1872 und dem gemeinsamen Speicher 1870 verbunden.
Bei mindestens einer Ausführungsform empfängt der Befehlscache 1852 einen Strom von auszuführenden Befehlen vom Pipeline-Manager 1832. Bei mindestens einer Ausführungsform werden die Befehle im Befehlscache 1852 zwischengespeichert und von der Befehlseinheit 1854 zur Ausführung weitergeleitet. Bei mindestens einer Ausführungsform kann die Befehlseinheit 1854 die Befehle als Thread-Gruppen (z. B. Warps) versenden, wobei jeder Thread der Thread-Gruppe einer anderen Ausführungseinheit innerhalb des GPGPU-Kerns 1862 zugewiesen ist. Bei mindestens einer Ausführungsform kann ein Befehl auf einen lokalen, gemeinsam genutzten oder globalen Adressraum zugreifen, indem er eine Adresse innerhalb eines einheitlichen Adressraums angibt. Bei mindestens einer Ausführungsform kann die Adressabbildungseinheit 1856 verwendet werden, um Adressen in einem vereinheitlichten Adressraum in eine eindeutige Speicheradresse zu übersetzen, auf die die Lade-/Speichereinheiten 1866 zugreifen können.
Bei mindestens einer Ausführungsform stellt die Registerdatei 1858 einen Satz von Registern für Funktionseinheiten des Grafik-Multiprozessors 1834 bereit. Bei mindestens einer Ausführungsform stellt die Registerdatei 1858 einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten (z.B. GPGPU-Kerne 1862, Lade-/Speichereinheiten 1866) des Grafik-Multiprozessors 1834 verbunden sind. Bei mindestens einer Ausführungsform ist die Registerdatei 1858 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein eigener Abschnitt der Registerdatei 1858 zugewiesen ist. Bei mindestens einer Ausführungsform ist die Registerdatei 1858 auf verschiedene Warps aufgeteilt, die vom Grafikmultiprozessor 1834 ausgeführt werden.
Bei mindestens einer Ausführungsform können die GPGPU-Kerne 1862 jeweils Gleitkommaeinheiten (FPUs) und/oder ganzzahlige arithmetische Logikeinheiten (ALUs) aufweisen, die zur Ausführung von Anweisungen des Grafikmultiprozessors 1834 verwendet werden. Die GPGPU-Kerne 1862 können sich in ihrer Architektur ähneln oder unterscheiden. Bei mindestens einer Ausführungsform weist ein erster Abschnitt der GPGPU-Kerne 1862 eine FPU mit einfacher Genauigkeit und eine Ganzzahl-ALU auf, während ein zweiter Abschnitt der GPGPU-Kerne eine FPU mit doppelter Genauigkeit aufweist. Bei mindestens einer Ausführungsform können die FPUs den IEEE 754-2008-Standard für Gleitkommaarithmetik implementieren oder Gleitkommaarithmetik mit variabler Genauigkeit ermöglichen. Bei mindestens einer Ausführungsform kann der Grafikmultiprozessor 1834 zusätzlich eine oder mehrere Festfunktions- oder Sonderfunktionseinheiten aufweisen, um spezifische Funktionen wie das Kopieren von Rechtecken oder Pixel-Blending-Operationen durchzuführen. Bei mindestens einer Ausführungsform kann einer oder können mehrere der GPGPU-Kerne auch eine feste oder spezielle Funktionslogik aufweisen.
Bei mindestens einer Ausführungsform weisen die GPGPU-Kerne 1862 eine SIMD-Logik auf, die in der Lage ist, einen einzigen Befehl für mehrere Datensätze auszuführen. Bei mindestens einer Ausführungsform können GPGPU-Kerne 1862 physikalisch SIMD4-, SIMD8- und SIMD16-Befehle und logisch SIMD1-, SIMD2- und SIMD32-Befehle ausführen. Bei mindestens einer Ausführungsform können SIMD-Befehle für GPGPU-Kerne zur Kompilierzeit von einem Shader-Compiler oder automatisch bei der Ausführung von Programmen erzeugt werden, die für SPMD- oder SIMT-Architekturen (Single Program Multiple Data) geschrieben und kompiliert wurden. Bei mindestens einer Ausführungsform können mehrere Threads eines Programms, das für ein SIMT-Ausführungsmodell ausgestaltet ist, über einen einzigen SIMD-Befehl ausgeführt werden. Beispielsweise können bei mindestens einer Ausführungsform acht SIMT-Threads, die gleiche oder ähnliche Operationen durchführen, über eine einzige SIMD8-Logikeinheit parallel ausgeführt werden.
Bei mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 1868 ein Verbindungsnetzwerk, das jede Funktionseinheit des Grafik-Multiprozessors 1834 mit der Registerdatei 1858 und dem gemeinsamen Speicher 1870 verbindet. Bei mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 1868 eine Koppelfeldverbindung, die es der Lade-/Speichereinheit 1866 ermöglicht, Lade- und Speicheroperationen zwischen dem gemeinsamen Speicher 1870 und der Registerdatei 1858 durchzuführen. Bei mindestens einer Ausführungsform kann die Registerdatei 1858 mit derselben Frequenz wie die GPGPU-Kerne 1862 arbeiten, so dass die Datenübertragung zwischen den GPGPU-Kernen 1862 und der Registerdatei 1858 eine sehr geringe Latenzzeit aufweist. Bei mindestens einer Ausführungsform kann der gemeinsam genutzte Speicher 1870 verwendet werden, um die Kommunikation zwischen Threads zu ermöglichen, die auf Funktionseinheiten innerhalb des Grafik-Multiprozessors 1834 ausgeführt werden. Bei mindestens einer Ausführungsform kann der Cache-Speicher 1872 beispielsweise als Daten-Cache verwendet werden, um Texturdaten, die zwischen Funktionseinheiten und der Textureinheit 1836 übertragen werden, zwischenzuspeichern. Bei mindestens einer Ausführungsform kann der gemeinsame Speicher 1870 auch als programmgesteuerter Cache verwendet werden. Bei mindestens einer Ausführungsform können Threads, die auf GPGPU-Kernen 1862 ausgeführt werden, zusätzlich zu den automatisch zwischengespeicherten Daten, die im Cache-Speicher 1872 gespeichert sind, programmatisch Daten im gemeinsamen Speicher speichern.
Bei mindestens einer Ausführungsform ist ein Parallelprozessor oder eine GPGPU, wie es hier beschrieben ist, kommunikativ mit Host-/Prozessorkernen gekoppelt, um Grafikoperationen, Operationen des maschinellen Lernens, Musteranalyseoperationen und verschiedene allgemeine GPU (GPGPU)-Funktionen zu beschleunigen. Bei mindestens einer Ausführungsform kann die GPU über einen Bus oder eine andere Verbindung (z. B. eine Hochgeschwindigkeitsverbindung wie PCle oder NVLink) mit dem Host-Prozessor (den Prozessorkernen) kommunikativ verbunden sein. Bei mindestens einer Ausführungsform kann die GPU in demselben Gehäuse oder Chip wie die Kerne integriert sein und über einen internen Prozessorbus bzw. eine interne Verbindung (d. h. innerhalb des Gehäuses oder Chips) mit den Kernen kommunizieren. Bei mindestens einer Ausführungsform können die Prozessorkerne unabhängig von der Art des Anschlusses der GPU der GPU Arbeit in Form von Befehlsfolgen/Befehlen zuweisen, die in einem Arbeitsdeskriptor enthalten sind. Bei mindestens einer Ausführungsform verwendet die GPU dann dedizierte Schaltkreise/Logiken zur effizienten Verarbeitung dieser Befehle/Anweisungen.
Bei mindestens einer Ausführungsform wird mindestens eine in 18D gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird zumindest der Grafik-Multiprozessor 1834 verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird zumindest der Grafik-Multiprozessor 1834 verwendet, um Vorcodierergewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt zumindest der Grafik-Multiprozessor 1834 mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
19 zeigt ein Multi-GPU-Rechnersystem 1900 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform kann das Multi-GPU-Rechnersystem 1900 einen Prozessor 1902 aufweisen, der über einen Host-Schnittstellen-Switch 1904 mit mehreren Universal-Grafikverarbeitungseinheiten (GPGPUs) 1906A-D verbunden ist. Bei mindestens einer Ausführungsform ist der Host-Schnittstellen-Switch 1904 eine PCI-Express-Switch-Einrichtung, die den Prozessor 1902 mit einem PCI-Express-Bus verbindet, über den der Prozessor 1902 mit den GPGPUs 1906A-D kommunizieren kann. Die GPGPUs 1906A-D können über eine Reihe von Hochgeschwindigkeits-Punkt-zu-Punkt-GPU-zu-GPU-Verbindungen 1916 miteinander verbunden sein. Bei mindestens einer Ausführungsform sind die GPU-zu-GPU-Verbindungen 1916 mit jeder der GPGPUs 1906A-D über eine eigene GPU-Verbindung verbunden. Bei mindestens einer Ausführungsform ermöglichen die P2P-GPU-Verbindungen 1916 eine direkte Kommunikation zwischen den einzelnen GPGPUs 1906A-D, ohne dass eine Kommunikation über den Host-Schnittstellenbus 1904 erforderlich ist, an den der Prozessor 1902 angeschlossen ist. Bei mindestens einer Ausführungsform, bei der der GPU-zu-GPU-Verkehr auf P2P-GPU-Verbindungen 1916 geleitet wird, bleibt der Host-Schnittstellenbus 1904 für den Systemspeicherzugriff oder für die Kommunikation mit anderen Instanzen des Multi-GPU-Computersystems 1900 verfügbar, zum Beispiel über eine oder mehrere Netzwerkeinrichtungen. Während bei mindestens einer Ausführungsform die GPGPUs 1906A-D mit dem Prozessor 1902 über den Host-Schnittstellen-Switch 1904 verbunden sind, weist der Prozessor 1902 bei mindestens einer Ausführungsform eine direkte Unterstützung für P2P-GPU-Verbindungen 1916 auf und kann direkt mit den GPGPUs 1906A-D verbunden sein.
Bei mindestens einer Ausführungsform wird mindestens eine in 19 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird zumindest die GPGPU 1906 verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird zumindest die GPGPU 1906 verwendet, um Vorcodierergewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt zumindest die GPGPU 1906 mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
20 ist ein Blockdiagramm eines Grafikprozessors 2000 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform weist der Grafikprozessor 2000 eine Ringverbindung 2002, ein Pipeline-Frontend 2004, eine Media-Maschine 2037 und Grafikkerne 2080A-2080N auf. Bei mindestens einer Ausführungsform verbindet die Ringverbindung 2002 den Grafikprozessor 2000 mit anderen Verarbeitungseinheiten, einschließlich anderer Grafikprozessoren oder eines oder mehrerer Mehrzweckprozessorkerne. Bei mindestens einer Ausführungsform ist der Grafikprozessor 2000 einer von vielen Prozessoren, die in ein Mehrkern-Verarbeitungssystem integriert sind.
Bei mindestens einer Ausführungsform empfängt der Grafikprozessor 2000 Stapel von Befehlen über die Ringverbindung 2002. Bei mindestens einer Ausführungsform werden die eingehenden Befehle von einem Befehls-Streamer 2003 im Pipeline-Frontend 2004 interpretiert. Bei mindestens einer Ausführungsform weist der Grafikprozessor 2000 eine skalierbare Ausführungslogik auf, um die 3D-Geometrieverarbeitung und die Medienverarbeitung über den/die Grafikkern(e) 2080A-2080N durchzuführen. Bei mindestens einer Ausführungsform liefert der Befehls-Streamer 2003 für 3D-Geometrieverarbeitungsbefehle Befehle an die Geometrie-Pipeline 2036. Bei mindestens einer Ausführungsform liefert der Befehls-Streamer 2003 für mindestens einige Medienverarbeitungsbefehle Befehle an ein Video-Frontend 2034, das mit einer Medien-Maschine 2037 gekoppelt ist. Bei mindestens einer Ausführungsform weist die Medien-Maschine 2037 eine Video-Qualitäts-Maschine (VQE) 2030 für die Video- und Bildnachbearbeitung und eine Multi-Format-Encoder/Decoder-Maschine (MFX) 2033 auf, um eine hardwarebeschleunigte Codierung und Decodierung von Mediendaten zu ermöglichen. Bei mindestens einer Ausführungsform erzeugen die Geometrie-Pipeline 2036 und die Medien-Maschine 2037 jeweils Ausführungs-Threads für Thread-Ausführungsressourcen, die von mindestens einem Grafikkern 2080A bereitgestellt werden.
Bei mindestens einer Ausführungsform weist der Grafikprozessor 2000 skalierbare Thread-Ausführungsressourcen auf, die modulare Kerne 2080A-2080N (manchmal als Kern-Slices bezeichnet) aufweisen, von denen jeder mehrere Sub-Kerne 2050A-550N, 2060A-2060N (manchmal als Kern-Sub-Slices bezeichnet) hat. Bei mindestens einer Ausführungsform kann der Grafikprozessor 2000 eine beliebige Anzahl von Grafikkernen 2080A bis 2080N haben. Bei mindestens einer Ausführungsform weist der Grafikprozessor 2000 einen Grafikkern 2080A mit mindestens einem ersten Sub-Kern 2050A und einem zweiten Sub-Kern 2060A auf. Bei mindestens einer Ausführungsform ist der Grafikprozessor 2000 ein Niedrigleistungsprozessor mit einem einzigen Sub-Kern (z. B. 2050A). Bei mindestens einer Ausführungsform weist der Grafikprozessor 2000 mehrere Grafikkerne 2080A-2080N auf, von denen jeder einen Satz von ersten Sub-Kernen 2050A-2050N und einen Satz von zweiten Sub-Kernen 2060A-2060N aufweist. Bei mindestens einer Ausführungsform weist jeder Sub-Kern in den ersten Sub-Kernen 2050A-2050N mindestens einen ersten Satz von Ausführungseinheiten 2052A-2052N und Medien-/Textur-Sampler 2054A-2054N auf. Bei mindestens einer Ausführungsform weist jeder Sub-Kern in den zweiten Sub-Kernen 2060A-2060N mindestens eine zweite Gruppe von Ausführungseinheiten 2062A-2062N und Samplern 2064A-2064N auf. Bei mindestens einer Ausführungsform teilt sich jeder Sub-Kern 2050A-2050N, 2060A-2060N einen Satz gemeinsam genutzter Ressourcen 2070A-2070N. Bei mindestens einer Ausführungsform weisen die gemeinsam genutzten Ressourcen einen gemeinsamen Cache-Speicher und eine Pixeloperationslogik auf.
Bei mindestens einer Ausführungsform wird mindestens eine in 20 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird zumindest der Grafikprozessor 2000 verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird zumindest der Grafikprozessor 2000 verwendet, um Vorcodierergewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt zumindest der Grafikprozessor 2000 mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
21 ist ein Blockdiagramm, das die Mikroarchitektur eines Prozessors 2100 veranschaulicht, der logische Schaltungen zur Ausführung von Befehlen gemäß mindestens einer Ausführungsform aufweisen kann. Bei mindestens einer Ausführungsform kann der Prozessor 2100 Befehle ausführen, die x86-Befehle, ARM-Befehle, spezielle Befehle für anwendungsspezifische integrierte Schaltungen (ASICs) usw. aufweisen. Bei mindestens einer Ausführungsform kann der Prozessor 2110 Register zum Speichern gepackter Daten aufweisen, wie z. B. 64 Bit breite MMXTM-Register in Mikroprozessoren, die mit der MMX-Technologie der Intel Corporation aus Santa Clara, Kalifornien, ausgestattet sind. Bei mindestens einer Ausführungsform können MMX-Register, die sowohl als Ganzzahl- als auch als Gleitkommaregister verfügbar sind, mit gepackten Datenelementen arbeiten, die mit SIMD- (Single Instruction, Multiple Data) und SSE- (Streaming SIMD Extensions) Anweisungen einhergehen. Bei mindestens einer Ausführungsform können 128 Bit breite XMM-Register, die sich auf SSE2-, SSE3-, SSE4-, AVX- oder darüber hinausgehende Technologien beziehen (allgemein als „SSEx“ bezeichnet), solche gepackten Datenoperanden enthalten. Bei mindestens einer Ausführungsform können die Prozessoren 2110 Anweisungen zur Beschleunigung von Algorithmen für maschinelles Lernen oder Deep Learning, Training oder Inferencing ausführen.
Bei mindestens einer Ausführungsform weist der Prozessor 2100 ein In-Order-Front-End („Front-End“) 2101 auf, um auszuführende Befehle abzurufen und Befehle vorzubereiten, die später in der Prozessor-Pipeline verwendet werden sollen. Bei mindestens einer Ausführungsform kann das Frontend 2101 mehrere Einheiten aufweisen. Bei mindestens einer Ausführungsform holt ein Befehls-Prefetcher 2126 Befehle aus dem Speicher und leitet sie an einen Befehlsdecodierer 2128 weiter, der wiederum Befehle decodiert oder interpretiert. Bei mindestens einer Ausführungsform decodiert der Befehlsdecodierer 2128 beispielsweise einen empfangenen Befehl in eine oder mehrere Operationen, die als „Mikrobefehle“ oder „Mikrooperationen“ (auch „Mikro-Ops“ oder „Uops“ genannt) bezeichnet werden und von der Maschine ausgeführt werden können. Bei mindestens einer Ausführungsform zerlegt der Befehlsdecodierer 2128 den Befehl in einen Op-Code und entsprechende Daten- und Steuerfelder, die von der Mikroarchitektur zur Durchführung von Operationen gemäß mindestens einer Ausführungsform verwendet werden können. Bei mindestens einer Ausführungsform kann ein Trace-Cache 2130 decodierte uops zu programmgeordneten Sequenzen oder Traces in einer uop-Warteschlange 2134 zur Ausführung zusammenstellen. Bei mindestens einer Ausführungsform, wenn der Trace-Cache 2130 auf eine komplexe Anweisung stößt, stellt ein Mikrocode-ROM 2132 die für den Abschluss der Operation erforderlichen uops bereit.
Bei mindestens einer Ausführungsform können einige Befehle in eine einzige Mikro-OP umgewandelt werden, während andere mehrere Mikro-OPs benötigen, um den Betrieb vollständig abzuschließen. Bei mindestens einer Ausführungsform kann der Befehlsdecodierer 2128 auf den Mikrocode-ROM 2132 zugreifen, um den Befehl auszuführen, wenn für die Ausführung eines Befehls mehr als vier Mikro-Ops erforderlich sind. Bei mindestens einer Ausführungsform kann ein Befehl in eine kleine Anzahl von Mikro-Ops zur Verarbeitung im Befehlsdecodierer 2128 decodiert werden. Bei mindestens einer Ausführungsform kann ein Befehl im Mikrocode-ROM 2132 gespeichert sein, falls eine Anzahl von Mikro-OPs zur Ausführung des Vorgangs erforderlich ist. Bei mindestens einer Ausführungsform bezieht sich der Trace-Cache 2130 auf ein programmierbare Logik-Anordnung („PLA“) als Einstiegspunkt, um einen korrekten Mikrobefehlszeiger für das Lesen von Mikrocode-Sequenzen zur Vervollständigung eines oder mehrerer Befehle aus dem Mikrocode-ROM 2132 zu bestimmen. Bei mindestens einer Ausführungsform kann das Frontend 2101 der Maschine, nachdem das Mikrocode-ROM 2132 die Sequenzierung von Mikrobefehlen für einen Befehl beendet hat, das Abrufen von Mikrobefehlen aus dem Trace-Cache 2130 wieder aufnehmen.
Bei mindestens einer Ausführungsform kann die Out-of-Order-Ausführungs-Maschine (Out-of-Order-Engine“) 2103 Befehle für die Ausführung vorbereiten. Bei mindestens einer Ausführungsform verfügt die Out-of-Order-Ausführungslogik über eine Reihe von Puffern, um den Fluss der Befehle zu glätten und neu zu ordnen, um die Leistung zu optimieren, während sie die Pipeline durchlaufen und zur Ausführung geplant werden. Die Out-of-Order-Ausführungs-Maschine 2103 weist ohne Einschränkung einen Allokator/Register-Renamer 2140, eine Speicher-uop-Warteschlange 2142, eine Ganzzahl/Gleitkomma-uop-Warteschlange 2144, einen Speicher-Scheduler 2146, einen schnellen Scheduler 2102, einen langsamen/allgemeinen Gleitkomma-Scheduler („slow/general FP scheduler“) 2104 und einen einfachen Gleitkomma-Scheduler („simple FP scheduler“) 2106 auf. Bei mindestens einer Ausführungsform werden der schnelle Scheduler 2102, der langsame/allgemeine Gleitkomma-Scheduler 2104 und der einfache Gleitkomma-Scheduler 2106 hier auch gemeinsam als „uop-Scheduler 2102, 2104, 2106“ bezeichnet. Bei mindestens einer Ausführungsform weist der Allokator/Register-Renamer 2140 Maschinenpuffer und Ressourcen zu, die jeder uop für seine Ausführung benötigt. Bei mindestens einer Ausführungsform benennt der Allokator/Register-Renamer 2140 logische Register auf Einträge in einer Registerdatei um. Bei mindestens einer Ausführungsform weist der Allokator/Register-Renamer 2140 außerdem jedem uop einen Eintrag in einer von zwei uop-Warteschlangen zu, der Speicher-uop-Warteschlange 2142 für Speicheroperationen und der Ganzzahl-/Gleitkomma-uop-Warteschlange 2144 für Nicht-Speicheroperationen, und zwar vor dem Speicher-Scheduler 2146 und den uop-Schedulern 2102, 2104, 2106. Bei mindestens einer Ausführungsform bestimmen die uop-Scheduler 2102, 2104, 2106 auf der Grundlage der Bereitschaft ihrer abhängigen Eingangsregister-Operandenquellen und der Verfügbarkeit der Ausführungsressourcen, die die uops für den Abschluss ihrer Operation benötigen, wann ein uop zur Ausführung bereit ist. Bei mindestens einer Ausführungsform kann der schnelle Scheduler 2102 bei jeder Hälfte des Haupttaktzyklus einplanen, während der langsame/allgemeine Gleitkomma-Scheduler 2104 und der einfache Gleitkomma-Scheduler 2106 einmal pro Hauptprozessortaktzyklus einplanen können. Bei mindestens einer Ausführungsform vermitteln die uop-Scheduler 2102, 2104, 2106 für Dispatch-Anschlüsse, um uops für die Ausführung zu planen.
Bei mindestens einer Ausführungsform weist der Ausführungsblock b11 ohne Einschränkung ein Ganzzahl-Registerdatei/Umgehungs-Netzwerk 2108, ein(e) Gleitkommaregisterdatei/Umgehungsnetzwerk („eine FP-Registerdatei/Umgehungs-Netzwerk“) 2110, Adresserzeugungseinheiten („AGUs“) 2112 und 2114, schnelle arithmetische Logikeinheiten (ALUs) („schnelle ALUs“) 2116 und 2118, eine langsame arithmetische Logikeinheit („langsame ALU“) 2120, eine Gleitkomma-ALU („FP“) 2122 und eine Gleitkomma-Bewegungseinheit („FP-Bewegung“) 2124 auf. Bei mindestens einer Ausführungsform werden ein Ganzzahl-Registerdatei/Umgehungs-Netzwerk 2108 und ein Gleitkomma-Registerdatei/Umgehungs-Netzwerk 2110 hier auch als „Registerdateien 2108, 2110“ bezeichnet. Bei mindestens einer Ausführungsform werden die AGUSs 2112 und 2114, die schnellen ALUs 2116 und 2118, die langsame ALU 2120, die Gleitkomma-ALU 2122 und die Gleitkomma-Bewegungseinheit 2124 hier auch als „Ausführungseinheiten 2112, 2114, 2116, 2118, 2120, 2122 und 2124“ bezeichnet. Bei mindestens einer Ausführungsform kann der Ausführungsblock b11 ohne Einschränkung eine beliebige Anzahl (einschließlich Null) und Art von Registerdateien, Umgehungsnetzwerken, Adresserzeugungseinheiten und Ausführungseinheiten in beliebiger Kombination aufweisen.
Bei mindestens einer Ausführungsform können die Registerdateien 2108, 2110 zwischen den uop-Schedulern 2102, 2104, 2106 und den Ausführungseinheiten 2112, 2114, 2116, 2118, 2120, 2122 und 2124 angeordnet sein. Bei mindestens einer Ausführungsform führt das Integer-Registerdatei/Umgehungs-Netzwerk 2108 Integer-Operationen durch. Bei mindestens einer Ausführungsform führt das Gleitkommaregisterdatei/Umgehungs-Netzwerk 2110 Gleitkommaoperationen durch. Bei mindestens einer Ausführungsform kann jede der Registerdateien 2108, 2110 ohne Einschränkung ein Umgehungsnetzwerk aufweisen, das gerade abgeschlossene Ergebnisse, die noch nicht in die Registerdatei geschrieben wurden, umleiten oder an neue abhängige Uops weiterleiten kann. Bei mindestens einer Ausführungsform können die Registerdateien 2108, 2110 Daten miteinander austauschen. Bei mindestens einer Ausführungsform kann das Integer-Registerdatei/Umgehungs-Netzwerk 2108 ohne Einschränkung zwei separate Registerdateien aufweisen, eine Registerdatei für zweiunddreißig Bits von Daten niedriger Ordnung und eine zweite Registerdatei für zweiunddreißig Bits von Daten hoher Ordnung. Bei mindestens einer Ausführungsform kann das Gleitkomma-Registerdatei/Umgehungs-Netzwerk 2110 ohne Einschränkung 128 Bit breite Einträge aufweisen, da Gleitkomma-Befehle typischerweise Operanden mit einer Breite von 64 bis 128 Bit aufweisen.
Bei mindestens einer Ausführungsform können die Ausführungseinheiten 2112, 2114, 2116, 2118, 2120, 2122, 2124 Befehle ausführen. Bei mindestens einer Ausführungsform speichern Registerdateien 2108, 2110 Ganzzahl- und Gleitkommadaten-Operandenwerte, die für die Ausführung von Mikrobefehlen erforderlich sind. Bei mindestens einer Ausführungsform kann der Prozessor 2100 ohne Einschränkung eine beliebige Anzahl und Kombination von Ausführungseinheiten 2112, 2114, 2116, 2118, 2120, 2122, 2124 aufweisen. Bei mindestens einer Ausführungsform können die Gleitkomma-ALU 2122 und die Gleitkomma-Bewegungseinheit 2124 Gleitkomma-, MMX-, SIMD-, AVX- und SSE- oder andere Operationen ausführen, einschließlich spezieller maschineller Lernbefehle. Bei mindestens einer Ausführungsform kann die Gleitkomma-ALU 2122 ohne Einschränkung einen 64-Bit-durch-64-Bit-Gleitkomma-Teiler aufweisen, um Divisions-, Quadratwurzel- und Restwert-Mikrooperationen auszuführen. Bei mindestens einer Ausführungsform können Befehle, die einen Gleitkommawert beinhalten, mit Gleitkomma-Hardware verarbeitet werden. Bei mindestens einer Ausführungsform können ALU-Operationen an schnelle ALUs 2116, 2118 weitergeleitet werden. Bei mindestens einer Ausführungsform können die schnellen ALUS 2116, 2118 schnelle Operationen mit einer effektiven Latenzzeit von einem halben Taktzyklus ausführen. Bei mindestens einer Ausführungsform gehen die meisten komplexen ganzzahligen Operationen an die langsame ALU 2120, da die langsame ALU 2120 ohne Einschränkung ganzzahlige Ausführungshardware für Operationen mit langer Latenzzeit aufweisen kann, wie z. B. einen Multiplizierer, Schiebeeinheiten, eine Flag-Logik und eine Verzweigungsverarbeitung. Bei mindestens einer Ausführungsform können Speicherlade-/Speicheroperationen von AGUS 2112, 2114 ausgeführt werden. Bei mindestens einer Ausführungsform können die schnelle ALU 2116, die schnelle ALU 2118 und die langsame ALU 2120 Ganzzahloperationen mit 64-Bit-Datenoperanden durchführen. Bei mindestens einer Ausführungsform können die schnelle ALU 2116, die schnelle ALU 2118 und die langsame ALU 2120 so implementiert sein, dass sie eine Vielzahl von Datenbitgrößen unterstützen, darunter sechzehn, zweiunddreißig, 128, 256, usw. Bei mindestens einer Ausführungsform können die Gleitkomma-ALU 2122 und die Gleitkomma-Bewegungseinheit 2124 so implementiert sein, dass sie einen Bereich von Operanden mit Bits unterschiedlicher Breite unterstützen. Bei mindestens einer Ausführungsform können die Gleitkomma-ALU 2122 und die Gleitkomma-Bewegungseinheit 2124 mit 128 Bit breiten gepackten Datenoperanden in Verbindung mit SIMD- und Multimedia-Anweisungen arbeiten.
Bei mindestens einer Ausführungsform leiten die uop-Scheduler 2102, 2104, 2106 abhängige Operationen ein, bevor die Ausführung der übergeordneten Last beendet ist. Bei mindestens einer Ausführungsform kann der Prozessor 2100, da uops spekulativ geplant und im Prozessor 2100 ausgeführt werden können, auch eine Logik zur Behandlung von Speicherfehlern aufweisen. Bei mindestens einer Ausführungsform kann es, wenn ein Datenladen in den Datencache fehlerhaft ist, abhängige Operationen in der Pipeline geben, die den Scheduler mit vorübergehend falschen Daten verlassen haben. Bei mindestens einer Ausführungsform verfolgt ein Wiederholungsmechanismus die Anweisungen, die falsche Daten verwenden, und führt sie erneut aus. Bei mindestens einer Ausführungsform kann es erforderlich sein, abhängige Operationen erneut auszuführen, während unabhängige Operationen zu Ende geführt werden können. Bei mindestens einer Ausführungsform können Scheduler und ein Wiederholungsmechanismus von mindestens einer Ausführungsform eines Prozessors auch so ausgelegt sein, dass sie Befehlssequenzen für Textstring-Vergleichsoperationen abfangen.
Bei mindestens einer Ausführungsform kann sich der Begriff „Register“ auf prozessorinterne Speicherplätze beziehen, die als Teil von Befehlen verwendet werden können, um Operanden zu identifizieren. Bei mindestens einer Ausführungsform kann es sich bei den Registern um solche handeln, die von außerhalb des Prozessors (aus der Sicht eines Programmierers) verwendet werden können. Bei mindestens einer Ausführungsform können die Register nicht auf einen bestimmten Schaltungstyp beschränkt sein. Vielmehr kann ein Register bei mindestens einer Ausführungsform Daten speichern, Daten bereitstellen und hier beschriebene Funktionen ausführen. Bei mindestens einer Ausführungsform können die hier beschriebenen Register durch Schaltkreise innerhalb eines Prozessors unter Verwendung einer beliebigen Anzahl verschiedener Techniken implementiert sein, wie z. B. dedizierte physische Register, dynamisch zugewiesene physische Register unter Verwendung von Registerumbenennung, Kombinationen aus dedizierten und dynamisch zugewiesenen physischen Registern usw. Bei mindestens einer Ausführungsform werden in Ganzzahlregistern 32-Bit-Ganzzahldaten gespeichert. In mindestens einer Ausführungsform enthält eine Registerdatei auch acht Multimedia-SIMD-Register für gepackte Daten.
Bei mindestens einer Ausführungsform wird mindestens eine in 21 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird zumindest der Prozessor 2100 verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird zumindest der Prozessor 2100 verwendet, um Vorcodierergewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt zumindest der Prozessor 2100 mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
22 ist ein Blockdiagramm eines Verarbeitungssystems gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform weist das System 2200 einen oder mehrere Prozessoren 2202 und einen oder mehrere Grafikprozessoren 2208 auf und kann ein Einzelprozessor-Desktop-System, ein Multiprozessor-Workstation-System oder ein Server-System mit einer großen Anzahl von Prozessoren 2202 oder Prozessorkernen 2207 sein. Bei mindestens einer Ausführungsform ist das System 2200 eine Verarbeitungsplattform, die in eine integrierte System-on-a-Chip (SoC)-Schaltung zur Verwendung in mobilen, tragbaren oder eingebetteten Einrichtungen integriert ist.
Bei mindestens einer Ausführungsform kann das System 2200 eine serverbasierte Spielplattform, eine Spielkonsole, einschließlich einer Spiel- und Medienkonsole, eine mobile Spielkonsole, eine Handheld-Spielkonsole oder eine Online-Spielkonsole aufweisen oder darin integriert sein. Bei mindestens einer Ausführungsform ist das System 2200 ein Mobiltelefon, ein Smartphone, eine Recheneinrichtung für Tablets oder eine mobile Interneteinrichtung. Bei mindestens einer Ausführungsform kann das Verarbeitungssystem 2200 auch eine tragbare Einrichtung aufweisen, mit dieser gekoppelt oder in diese integriert sein, wie z. B. eine tragbare Einrichtung für eine intelligente Uhr, eine intelligente Brille, eine Augmented-Reality-Einrichtung oder eine Virtual-Reality-Einrichtung. Bei mindestens einer Ausführungsform ist das Verarbeitungssystem 2200 eine Fernseh- oder Set-Top-Box-Einrichtung mit einem oder mehreren Prozessoren 2202 und einer grafischen Schnittstelle, die von einem oder mehreren Grafikprozessoren 2208 erzeugt ist.
Bei mindestens einer Ausführungsform weisen ein oder mehrere Prozessoren 2202 jeweils einen oder mehrere Prozessorkerne 2207 auf, um Befehle zu verarbeiten, die, wenn sie ausgeführt werden, Operationen für System- und Benutzersoftware durchführen. Bei mindestens einer Ausführungsform ist jeder von einem oder mehreren Prozessorkernen 2207 so ausgestaltet, dass er einen bestimmten Befehlssatz 2209 verarbeitet. Bei mindestens einer Ausführungsform kann der Befehlssatz 2209 das Complex Instruction Set Computing (CISC), das Reduced Instruction Set Computing (RISC) oder das Rechnen über ein Very Long Instruction Word (VLIW) ermöglichen. Bei mindestens einer Ausführungsform können die Prozessorkerne 2207 jeweils einen anderen Befehlssatz 2209 verarbeiten, der Befehle aufweisen kann, um die Emulation anderer Befehlssätze zu erleichtern. Bei mindestens einer Ausführungsform kann der Prozessorkern 2207 auch andere verarbeitende Einrichtungen aufweisen, wie etwa einen digitalen Signalprozessor (DSP).
Bei mindestens einer Ausführungsform weist der Prozessor 2202 einen Cache-Speicher 2204 auf. Bei mindestens einer Ausführungsform kann der Prozessor 2202 einen einzigen internen Cache oder mehrere Ebenen eines internen Caches aufweisen. Bei mindestens einer Ausführungsform wird der Cache-Speicher von verschiedenen Komponenten des Prozessors 2202 gemeinsam genutzt. Bei mindestens einer Ausführungsform verwendet der Prozessor 2202 auch einen externen Cache (z.B. einen Level-3 (L3) Cache oder Last Level Cache (LLC)) (nicht dargestellt), der unter Verwendung bekannter Cache-Kohärenztechniken von den Prozessorkernen 2207 gemeinsam genutzt werden kann. Bei mindestens einer Ausführungsform ist zusätzlich eine Registerdatei 2206 im Prozessor 2202 vorhanden, die verschiedene Arten von Registern zur Speicherung unterschiedlicher Datentypen aufweisen kann (z. B. Ganzzahlregister, Gleitkommaregister, Statusregister und ein Befehlszeigerregister). Bei mindestens einer Ausführungsform kann die Registerdatei 2206 Allzweckregister oder andere Register aufweisen.
Bei mindestens einer Ausführungsform ist (sind) ein oder mehrere Prozessor(en) 2202 mit einem oder mehreren Schnittstellenbus(en) 2210 gekoppelt, um Kommunikationssignale wie Adress-, Daten- oder Steuersignale zwischen dem Prozessor 2202 und anderen Komponenten im System 2200 zu übertragen. Bei mindestens einer Ausführungsform kann der Schnittstellenbus 2210 ein Prozessorbus sein, beispielsweise eine Version eines Direct Media Interface (DMI)-Busses. Bei mindestens einer Ausführungsform ist die Schnittstelle 2210 nicht auf einen DMI-Bus beschränkt und kann einen oder mehrere Peripheral Component Interconnect-Busse (z. B. PCI, PCI Express), Speicherbusse oder andere Arten von Schnittstellenbussen aufweisen. Bei mindestens einer Ausführungsform weisen Prozessor(en) 2202 eine integrierte Speichersteuerung 2216 und einen Plattformsteuerungs-Hub 2230 auf. Bei mindestens einer Ausführungsform erleichtert die Speichersteuerung 2216 die Kommunikation zwischen einer Speichereinrichtung und anderen Komponenten des Systems 2200, während der Plattform-Controller-Hub (PCH) 2230 Verbindungen zu I/O-Einrichtungen über einen lokalen I/O-Bus bereitstellt.
Bei mindestens einer Ausführungsform kann die Speichereinrichtung 2220 eine dynamische Direktzugriffsspeichereinrichtung (DRAM), eine statische Direktzugriffsspeichereinrichtung (SRAM), eine Flash-Speichereinrichtung, eine Phasenwechsel-Speichereinrichtung oder eine andere Speichereinrichtung mit geeigneter Leistung sein, um als Prozessspeicher zu dienen. Bei mindestens einer Ausführungsform kann die Speichereinrichtung 2220 als Systemspeicher für das System 2200 arbeiten, um Daten 2222 und Befehle 2221 zur Verwendung zu speichern, wenn ein oder mehrere Prozessoren 2202 eine Anwendung oder einen Prozess ausführen. Bei mindestens einer Ausführungsform ist die Speichersteuerung 2216 auch mit einem optionalen externen Grafikprozessor 2212 gekoppelt, der mit einem oder mehreren Grafikprozessoren 2208 in den Prozessoren 2202 kommunizieren kann, um Grafik- und Medienoperationen durchzuführen. Bei mindestens einer Ausführungsform kann eine Anzeigeeinrichtung 2211 an den (die) Prozessor(en) 2202 angeschlossen sein. Bei mindestens einer Ausführungsform kann die Anzeigeeinrichtung 2211 eine oder mehrere interne Anzeigeeinrichtungen, wie z. B. in einer mobilen elektronischen Einrichtung oder einem Laptop, oder eine externe Anzeigeeinrichtung, die über eine Anzeigeschnittstelle (z. B. DisplayPort usw.) angeschlossen ist, aufweisen. Bei mindestens einer Ausführungsform kann die Anzeigevorrichtung 2211 eine am Kopf montierte Anzeige (HMD) wie eine stereoskopische Anzeigevorrichtung zur Verwendung bei Virtual-Reality-Anwendungen (VR) oder Augmented-Reality-Anwendungen (AR) aufweisen.
Bei mindestens einer Ausführungsform ermöglicht der Plattformsteuerungs-Hub 2230 den Anschluss von Peripheriegeräten an die Speichereinrichtung 2220 und dem Prozessor 2202 über einen Hochgeschwindigkeits-I/O-Bus. Bei mindestens einer Ausführungsform weisen die I/O-Peripheriegeräte unter anderem eine Audio-Steuerung 2246, eine Netzwerk-Steuerung 2234, eine Firmware-Schnittstelle 2228, einen drahtlosen Transceiver 2226, Berührungssensoren 2225 und eine Einrichtung zur Datenspeicherung 2224 (z. B. Festplattenlaufwerk, Flash-Speicher usw.) auf. Bei mindestens einer Ausführungsform kann die Datenspeichereinrichtung 2224 über eine Speicherschnittstelle (z. B. SATA) oder über einen Peripheriebus, wie einen Peripheral Component Interconnect Bus (z. B. PCI, PCI Express), angeschlossen sein. Bei mindestens einer Ausführungsform können die Berührungssensoren 2225 Touchscreen-Sensoren, Drucksensoren oder Fingerabdrucksensoren aufweisen. Bei mindestens einer Ausführungsform kann der drahtlose Transceiver 2226 ein Wi-Fi-Transceiver, ein Bluetooth-Transceiver oder ein Mobilfunk-Transceiver wie ein 3G-, 4G- oder Long Term Evolution (LTE)-Transceiver sein. Bei mindestens einer Ausführungsform ermöglicht die Firmware-Schnittstelle 2228 die Kommunikation mit der System-Firmware und kann z. B. eine einheitliche erweiterbare Firmware-Schnittstelle (UEFI) sein. Bei mindestens einer Ausführungsform kann die Netzwerksteuerung 2234 eine Netzwerkverbindung mit einem kabelgebundenen Netzwerk ermöglichen. Bei mindestens einer Ausführungsform ist eine Hochleistungs-Netzwerksteuerung (nicht dargestellt) mit dem Schnittstellenbus 2210 gekoppelt. Bei mindestens einer Ausführungsform handelt es sich bei der Audio-Steuerung 2246 um eine mehrkanalige High-Definition-Audio-Steuerung. Bei mindestens einer Ausführungsform weist das System 2200 eine optionale Legacy-I/O-Steuerung 2240 zur Kopplung von Legacy-Einrichtungen (z. B. Personal System 2 (PS/2)) mit dem System auf. Bei mindestens einer Ausführungsform kann der Plattformsteuerungs-Hub 2230 auch an eine oder mehrere Universal Serial Bus (USB)-Steuerungen 2242 angeschlossen sein, die Eingabeeinrichtungen wie Tastatur- und Mauskombinationen 2243, eine Kamera 2244 oder andere USB-Eingabeeinrichtungen anschließen.
Bei mindestens einer Ausführungsform kann eine Instanz der Speichersteuerung 2216 und des Plattformsteuerungs-Hubs 2230 in einen diskreten externen Grafikprozessor, wie den externen Grafikprozessor 2212, integriert sein. Bei mindestens einer Ausführungsform kann der Plattformsteuerungs-Hub 2230 und/oder die Speichersteuerung 2216 extern bezüglich eines oder mehrerer Prozessor(en) 2202 sein. Zum Beispiel kann das System 2200 bei mindestens einer Ausführungsform eine externe Speichersteuerung 2216 und einen Plattformsteuerungs-Hub 2230 aufweisen, der als Speichersteuerungs-Hub und Peripherie-Steuerungs-Hub innerhalb eines System-Chipsatzes ausgestaltet sein kann, der mit dem (den) Prozessor(en) 2202 in Verbindung steht.
Bei mindestens einer Ausführungsform wird mindestens eine in 22 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird zumindest der Grafikprozessor 2208 verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird zumindest der Grafikprozessor 2208 verwendet, um Vorcodierergewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt zumindest der Grafikprozessor 2208 mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist. Bei mindestens einer Ausführungsform führt der Prozessorkern 2207 eine Kern-Startfunktion aus, die Parameter an mindestens einen Kern auf zumindest dem Grafikprozessor 2208 weitergibt, der parallel Vorcodierergewichte erzeugt.
23 ist ein Blockdiagramm eines Prozessors 2300 mit einem oder mehreren Prozessorkernen 2302A-2302N, einer integrierten Speichersteuerung 2314 und einem integrierten Grafikprozessor 2308, gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform kann der Prozessor 2300 zusätzliche Kerne aufweisen, bis hin zu und einschließlich des zusätzlichen Kerns 2302N, der durch gestrichelte Kästchen dargestellt ist. Bei mindestens einer Ausführungsform weist jeder der Prozessorkerne 2302A-2302N eine oder mehrere interne Cache-Einheiten 2304A-2304N auf. Bei mindestens einer Ausführungsform hat jeder Prozessorkern auch Zugriff auf eine oder mehrere gemeinsam genutzte Cache-Einheiten 2306.
Bei mindestens einer Ausführungsform stellen die internen Cache-Einheiten 2304A-2304N und die gemeinsam genutzten Cache-Einheiten 2306 eine Cache-Speicherhierarchie innerhalb des Prozessors 2300 dar. Bei mindestens einer Ausführungsform können die Cache-Speichereinheiten 2304A-2304N mindestens eine Ebene eines Befehls- und Daten-Caches innerhalb jedes Prozessorkerns und eine oder mehrere Ebenen eines gemeinsam genutzten Mid-Level-Caches, wie z.B. eine Ebene 2 (L2), Ebene 3 (L3), Ebene 4 (L4) oder andere Cache-Ebenen, aufweisen, wobei eine höchste Cache-Ebene vor einem externen Speicher als LLC klassifiziert ist. Bei mindestens einer Ausführungsform hält die Cache-Kohärenzlogik die Kohärenz zwischen verschiedenen Cache-Einheiten 2306 und 2304A-2304N aufrecht.
Bei mindestens einer Ausführungsform kann der Prozessor 2300 auch einen Satz von einer oder mehreren Bussteuerungseinheiten 2316 und einen Systemagentenkern 2310 aufweisen. Bei mindestens einer Ausführungsform verwalten eine oder mehrere Bussteuerungseinheiten 2316 einen Satz von Peripheriebussen, wie einen oder mehrere PCI- oder PCI-Express-Busse. Bei mindestens einer Ausführungsform bietet der Systemagenten-Kern 2310 Verwaltungsfunktionen für verschiedene Prozessorkomponenten. Bei mindestens einer Ausführungsform weist der Systemagenten-Kern 2310 eine oder mehrere integrierte Speichersteuerungen 2314 auf, um den Zugriff auf verschiedene externe Speichereinrichtungen (nicht dargestellt) zu verwalten.
Bei mindestens einer Ausführungsform weist einer oder weisen mehrere der Prozessorkerne 2302A-2302N Unterstützung für gleichzeitiges Multithreading auf. Bei mindestens einer Ausführungsform weist der Systemagentenkern 2310 Komponenten zur Koordinierung und zum Betrieb der Kerne 2302A-2302N während der Multithreading-Verarbeitung auf. Bei mindestens einer Ausführungsform kann der Systemagentenkern 2310 zusätzlich eine Leistungssteuerungseinheit (PCU) aufweisen, die Logik und Komponenten zur Regelung eines oder mehrerer Leistungszustände der Prozessorkerne 2302A-2302N und des Grafikprozessors 2308 aufweist.
Bei mindestens einer Ausführungsform weist der Prozessor 2300 zusätzlich einen Grafikprozessor 2308 zur Ausführung von Grafikverarbeitungsoperationen auf. Bei mindestens einer Ausführungsform ist der Grafikprozessor 2308 mit gemeinsamen Cache-Einheiten 2306 und dem Systemagenten-Kern 2310 gekoppelt, der eine oder mehrere integrierte Speichersteuerungen 2314 aufweist. Bei mindestens einer Ausführungsform weist der Systemagenten-Kern 2310 auch eine Anzeigesteuerung 2311 auf, um die Ausgabe des Grafikprozessors an eine oder mehrere gekoppelte Anzeigen zu steuern. Bei mindestens einer Ausführungsform kann die Anzeigesteuerung 2311 auch ein separates Modul sein, das über mindestens eine Zwischenverbindung mit dem Grafikprozessor 2308 verbunden ist, oder sie kann in den Grafikprozessor 2308 integriert sein.
Bei mindestens einer Ausführungsform wird eine ringbasierte Verbindungseinheit 2312 verwendet, um interne Komponenten des Prozessors 2300 zu verbinden. Bei mindestens einer Ausführungsform kann eine alternative Verbindungseinheit verwendet werden, wie z. B. eine Punkt-zu-Punkt-Verbindung, eine geschaltete Verbindung oder andere Techniken. Bei mindestens einer Ausführungsform ist der Grafikprozessor 2308 über eine I/O-Verbindung 2313 mit der Ringverbindung 2312 verbunden.
Bei mindestens einer Ausführungsform stellt die I/O-Verbindung 2313 mindestens eine von mehreren Arten von I/O-Verbindungen dar, die eine On-Package-I/O-Verbindung aufweisen, die die Kommunikation zwischen verschiedenen Prozessorkomponenten und einem eingebetteten Hochleistungsspeichermodul 2318, wie z. B. einem eDRAM-Modul, ermöglicht. Bei mindestens einer Ausführungsform verwenden jeder der Prozessorkerne 2302A-2302N und der Grafikprozessor 2308 eingebettete Speichermodule 2318 als gemeinsamen Last Level Cache.
Bei mindestens einer Ausführungsform sind die Prozessorkerne 2302A-2302N homogene Kerne, die eine gemeinsame Befehlssatzarchitektur ausführen. Bei mindestens einer Ausführungsform sind die Prozessorkerne 2302A-2302N in Bezug auf die Befehlssatzarchitektur (ISA) heterogen, wobei ein oder mehrere Prozessorkerne 2302A-2302N einen gemeinsamen Befehlssatz ausführen, während ein oder mehrere andere Kerne der Prozessorkerne 2302A-23-02N eine Teilmenge eines gemeinsamen Befehlssatzes oder einen anderen Befehlssatz ausführen. Bei mindestens einer Ausführungsform sind die Prozessorkerne 2302A-2302N in Bezug auf die Mikroarchitektur heterogen, wobei ein oder mehrere Kerne mit einem relativ höheren Energieverbrauch mit einem oder mehreren Kernen mit einem niedrigeren Energieverbrauch gekoppelt sind. Bei mindestens einer Ausführungsform kann der Prozessor 2300 auf einem oder mehreren Chips oder als integrierte SoC-Schaltung implementiert sein.
Bei mindestens einer Ausführungsform wird mindestens eine in 23 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird zumindest der Grafikprozessor 2308 verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird zumindest der Grafikprozessor 2308 verwendet, um Vorcodierergewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt zumindest der Grafikprozessor 2308 mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist. Bei mindestens einer Ausführungsform führt zumindest der Prozessorkern 2302 eine Kern-Startfunktion aus, die Parameter an mindestens einen Kern auf zumindest dem Grafikprozessor 2308 weitergibt, der parallel Vorcodierergewichte erzeugt.
24 ist ein Blockdiagramm eines Grafikprozessors 2400, bei dem es sich um eine diskrete Grafikverarbeitungseinheit oder um einen mit einer Vielzahl von Prozessorkernen integrierten Grafikprozessor handeln kann. Bei mindestens einer Ausführungsform kommuniziert der Grafikprozessor 2400 über eine einem Speicher zugeordnete I/O-Schnittstelle mit Registern auf dem Grafikprozessor 2400 und mit Befehlen, die im Speicher abgelegt sind. Bei mindestens einer Ausführungsform weist der Grafikprozessor 2400 eine Speicherschnittstelle 2414 für den Zugriff auf den Speicher auf. Bei mindestens einer Ausführungsform ist die Speicherschnittstelle 2414 eine Schnittstelle zum lokalen Speicher, einem oder mehreren internen Caches, einem oder mehreren gemeinsam genutzten externen Caches und/oder zum Systemspeicher.
Bei mindestens einer Ausführungsform weist der Grafikprozessor 2400 auch eine Anzeigesteuerung 2402 auf, um Anzeigeausgangsdaten an eine Anzeigeeinrichtung 2420 zu steuern. Bei mindestens einer Ausführungsform weist die Anzeigesteuerung 2402 Hardware für eine oder mehrere Überlagerungsebenen für die Anzeigeeinrichtung 2420 und die Zusammensetzung mehrerer Schichten von Video- oder Benutzerschnittstellenelementen auf. Bei mindestens einer Ausführungsform kann die Anzeigeeinrichtung 2420 eine interne oder externe Anzeigeeinrichtung sein. Bei mindestens einer Ausführungsform handelt es sich bei der Anzeigeeinrichtung 2420 um eine am Kopf getragene Anzeigeeinrichtung, wie z. B. eine Virtual-Reality- (VR-) Anzeigeeinrichtung oder eine Augmented-Reality- (AR-) Anzeigeeinrichtung. Bei mindestens einer Ausführungsform weist der Grafikprozessor 2400 eine Videocodec-Maschine 2406 auf, um Medien in, aus oder zwischen einem oder mehreren Mediencodierformaten zu codieren, zu decodieren oder zu transcodieren, einschließlich, aber nicht beschränkt auf Moving Picture Experts Group (MPEG)-Formate wie MPEG-2, Advanced Video Coding (AVC)-Formate wie H.264 /MPEG-4 AVC, sowie die Society of Motion Picture & Television Engineers (SMPTE)
421 M/VC-1 und Joint Photographic Experts Group (JPEG) Formate wie JPEG und Motion JPEG (MJPEG) Formate.
Bei mindestens einer Ausführungsform weist der Grafikprozessor 2400 eine BLIT-Maschine (Block Image Transfer) 2404 auf, um zweidimensionale (2D) Rasterisierungsoperationen durchzuführen, einschließlich z. B. Bit-Boundary Block Transfers. Bei mindestens einer Ausführungsform werden 2D-Grafikoperationen jedoch mit einer oder mehreren Komponenten der Grafikverarbeitungs-Maschine (GPE) 2410 durchgeführt. Bei mindestens einer Ausführungsform ist die GPE 2410 eine Rechenmaschine zur Durchführung von Grafikoperationen, die dreidimensionale (3D) Grafikoperationen und Medienoperationen einschließen.
Bei mindestens einer Ausführungsform weist die GPE 2410 eine 3D-Pipeline 2412 zur Durchführung von 3D-Operationen auf, wie z. B. das Rendern dreidimensionaler Bilder und Szenen unter Verwendung von Verarbeitungsfunktionen, die auf 3D-Primitivformen (z. B. Rechteck, Dreieck usw.) wirken. Die 3D-Pipeline 2412 weist programmierbare und feste Funktionselemente auf, die verschiedene Aufgaben ausführen und/oder Ausführungs-Threads zu einem 3D/Media-Subsystem 2415 erzeugen. Während die 3D-Pipeline 2412 zur Durchführung von Medienoperationen verwendet werden kann, weist die GPE 2410 bei mindestens einer Ausführungsform auch eine Medien-Pipeline 2416 auf, die zur Durchführung von Medienoperationen, wie Videonachbearbeitung und Bildverbesserung, verwendet wird.
Bei mindestens einer Ausführungsform weist die Medienpipeline 2416 feste Funktions- oder programmierbare Logikeinheiten auf, um eine oder mehrere spezialisierte Medienoperationen wie Videodecodierbeschleunigung, Videoentflechtung und Videocodierbeschleunigung anstelle von oder im Auftrag der Videocodec-Maschine 2406 durchzuführen. Bei mindestens einer Ausführungsform weist die Medien-Pipeline 2416 zusätzlich eine Thread-Spawning-Einheit auf, um Threads zur Ausführung im 3D/Media-Subsystem 2415 zu erzeugen. Bei mindestens einer Ausführungsform führen die erzeugten Threads Berechnungen für Medienoperationen auf einer oder mehreren Grafikausführungseinheiten durch, die im 3D/Media-Subsystem 2415 vorhanden sind.
Bei mindestens einer Ausführungsform weist das 3D/Media-Subsystem 2415 eine Logik zur Ausführung von Threads auf, die von der 3D-Pipeline 2412 und der Media-Pipeline 2416 erzeugt werden. Bei mindestens einer Ausführungsform senden die 3D-Pipeline 2412 und die Medien-Pipeline 2416 Thread-Ausführungsanforderungen an das 3D/Media-Subsystem 2415, das eine Thread-Verteilungslogik aufweist, um verschiedene Anforderungen an verfügbare Thread-Ausführungsressourcen zu vermitteln und zu verteilen. Bei mindestens einer Ausführungsform weisen die Ausführungsressourcen eine Anordnung von Grafikausführungseinheiten zur Verarbeitung von 3D- und Medien-Threads auf. Bei mindestens einer Ausführungsform weist das 3D/Media-Subsystem 2415 einen oder mehrere interne Caches für Thread-Anweisungen und -Daten auf. Bei mindestens einer Ausführungsform weist das Subsystem 2415 auch einen gemeinsamen Speicher auf, einschließlich Registern und adressierbarem Speicher, um Daten zwischen Threads zu teilen und Ausgabedaten zu speichern.
Bei mindestens einer Ausführungsform wird mindestens eine in 24 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird zumindest der Grafikprozessor 2400 verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird zumindest der Grafikprozessor 2400 verwendet, um Vorcodierergewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt zumindest der Grafikprozessor 2400 mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
25 ist ein Blockdiagramm einer Grafikverarbeitungsmaschine 2510 eines Grafikprozessors gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist die Grafikverarbeitungsmaschine (GPE) 2510 eine Version der in 24 gezeigten GPE 2410. Bei mindestens einer Ausführungsform ist die Medienpipeline 2516 optional und darf nicht ausdrücklich in der GPE 2510 vorhanden sein. Bei mindestens einer Ausführungsform ist ein separater Medien- und/oder Bildprozessor mit der GPE 2510 verbunden.
Bei mindestens einer Ausführungsform ist die GPE 2510 mit einem Befehlsstreamer 2503 gekoppelt oder weist diesen auf, der einen Befehlsstrom an die 3D-Pipeline 2512 und/oder die Medienpipelines 2516 liefert. Bei mindestens einer Ausführungsform ist der Befehlsstreamer 2503 mit einem Speicher gekoppelt, bei dem es sich um einen Systemspeicher oder um einen oder mehrere interne Cache-Speicher und gemeinsam genutzte Cache-Speicher handeln kann. Bei mindestens einer Ausführungsform empfängt der Befehlsstreamer 2503 Befehle vom Speicher und sendet Befehle an die 3D-Pipeline 2512 und/oder die Medien-Pipeline 2516. Bei mindestens einer Ausführungsform handelt es sich bei den Befehlen um Anweisungen, Primitive oder Mikrooperationen, die aus einem Ringpuffer abgerufen werden, der Befehle für die 3D-Pipeline 2512 und die Medien-Pipeline 2516 speichert. Bei mindestens einer Ausführungsform kann ein Ringpuffer zusätzlich Batch-Befehlspuffer aufweisen, die Stapel von mehreren Befehlen speichern. Bei mindestens einer Ausführungsform können die Befehle für die 3D-Pipeline 2512 auch Verweise auf im Speicher gespeicherte Daten aufweisen, wie z. B. Vertex- und Geometriedaten für die 3D-Pipeline 2512 und/oder Bilddaten und Speicherobjekte für die Medien-Pipeline 2516. Bei mindestens einer Ausführungsform verarbeiten die 3D-Pipeline 2512 und die Medien-Pipeline 2516 Befehle und Daten, indem sie Operationen durchführen oder einen oder mehrere Ausführungsthreads an eine Grafikkernanordnung 2514 weiterleiten. Bei mindestens einer Ausführungsform weist die Grafikkernanordnung 2514 einen oder mehrere Blöcke von Grafikkernen auf (z. B. Grafikkern(e) 2515A, Grafikkern(e) 2515B), wobei jeder Block einen oder mehrere Grafikkerne aufweist. Bei mindestens einer Ausführungsform weist jeder Grafikkern einen Satz von Grafikausführungsressourcen auf, was eine allgemeine und eine grafikspezifische Ausführungslogik zur Durchführung von Grafik- und Rechenoperationen sowie eine Texturverarbeitungslogik mit fester Funktion und/oder eine Beschleunigungslogik für maschinelles Lernen und künstliche Intelligenz einschließt.
Bei mindestens einer Ausführungsform weist die 3D-Pipeline 2512 eine feste Funktion und eine programmierbare Logik auf, um ein oder mehrere Shader-Programme wie Vertex-Shader, Geometrie-Shader, Pixel-Shader, Fragment-Shader, Rechen-Shader oder andere Shader-Programme zu verarbeiten, indem Befehle verarbeitet und Ausführungs-Threads an die Grafikkernanordnung 2514 gesendet werden. Bei mindestens einer Ausführungsform stellt die Grafikkernanordnung 2514 einen einheitlichen Block von Ausführungsressourcen für die Verarbeitung von Shader-Programmen bereit. Bei mindestens einer Ausführungsform weist die Mehrzweck-Ausführungslogik (z. B. Ausführungseinheiten) in den Grafikkernen 2515A-2515B der Grafikkernanordnung 2514 Unterstützung für verschiedene 3D-API-Shader-Sprachen auf und kann mehrere gleichzeitige Ausführungs-Threads ausführen, die mehreren Shadern zugeordnet sind.
Bei mindestens einer Ausführungsform weist die Grafikkernanordnung 2514 auch eine Ausführungslogik zur Durchführung von Medienfunktionen wie Video- und/oder Bildverarbeitung auf. Bei mindestens einer Ausführungsform weisen die Ausführungseinheiten zusätzlich eine Allzwecklogik auf, die so programmierbar ist, dass sie zusätzlich zu den Grafikverarbeitungsoperationen parallele Allzweckrechenoperationen durchführt.
Bei mindestens einer Ausführungsform können Ausgabedaten, die von Threads erzeugt werden, die auf der Grafikkernanordnung 2514 ausgeführt werden, an den Speicher in einem Unified Return Buffer (URB) 2518 ausgegeben werden. Der URB 2518 kann Daten für mehrere Threads speichern. Bei mindestens einer Ausführungsform kann der URB 2518 verwendet werden, um Daten zwischen verschiedenen Threads zu senden, die auf der Grafikkernanordnung 2514 ausgeführt werden. Bei mindestens einer Ausführungsform kann der URB 2518 zusätzlich zur Synchronisation zwischen Threads auf der Grafikkernanordnung 2514 und der festen Funktionslogik innerhalb der gemeinsam genutzten Funktionslogik 2520 verwendet werden.
Bei mindestens einer Ausführungsform ist die Grafikkernanordnung 2514 skalierbar, so dass die Grafikkernanordnung 2514 eine variable Anzahl von Grafikkernen aufweist, von denen jeder eine variable Anzahl von Ausführungseinheiten hat, die auf einem angestrebten Energie- und Leistungsniveau der GPE 2510 basieren. Bei mindestens einer Ausführungsform sind die Ausführungsressourcen dynamisch skalierbar, so dass die Ausführungsressourcen je nach Bedarf aktiviert oder deaktiviert werden können.
Bei mindestens einer Ausführungsform ist die Grafikkernanordnung 2514 mit der gemeinsamen Funktionslogik 2520 gekoppelt, die mehrere Ressourcen aufweist, die von den Grafikkernen im der Grafikkernanordnung 2514 gemeinsam genutzt werden. Bei mindestens einer Ausführungsform sind die gemeinsam genutzten Funktionen, die von der gemeinsam genutzten Funktionslogik 2520 ausgeführt werden, in Hardware-Logikeinheiten verkörpert, die der Grafikkernanordnung 2514 eine spezielle Zusatzfunktionalität bieten. Bei mindestens einer Ausführungsform weist die gemeinsam genutzte Funktionslogik 2520 unter anderem einen Sampler 2521, eine Mathematik 2522 und eine Inter-Thread-Kommunikations- (ITC-) 2523 Logik auf. Bei mindestens einer Ausführungsform sind ein oder mehrere Cache(s) 2525 in der gemeinsam genutzten Funktionslogik 2520 vorhanden oder mit ihr gekoppelt.
Bei mindestens einer Ausführungsform wird eine gemeinsam genutzte Funktion verwendet, wenn die Nachfrage nach einer speziellen Funktion nicht ausreicht, um sie in die Grafikkernanordnung 2514 aufzunehmen. Bei mindestens einer Ausführungsform wird eine einzelne Instanziierung einer spezialisierten Funktion in der gemeinsam genutzten Funktionslogik 2520 verwendet und von anderen Ausführungsressourcen innerhalb der Grafikkernanordnung 2514 gemeinsam genutzt. Bei mindestens einer Ausführungsform können bestimmte gemeinsam genutzte Funktionen innerhalb der gemeinsam genutzten Funktionslogik 2520, die vom der Grafikkernanordnung 2514 intensiv genutzt werden, in der gemeinsam genutzten Funktionslogik 2516 innerhalb der Grafikkernanordnung 2514 vorhanden sein. Bei mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 2516 innerhalb der Grafikkernanordnung 2514 einige oder alle Logiken der gemeinsam genutzten Funktionslogik 2520 aufweisen. Bei mindestens einer Ausführungsform können alle Logikelemente innerhalb der gemeinsam genutzten Funktionslogik 2520 innerhalb der gemeinsam genutzten Funktionslogik 2516 der Grafikkernanordnung 2514 dupliziert sein. Bei mindestens einer Ausführungsform ist die gemeinsam genutzte Funktionslogik 2520 zugunsten der gemeinsam genutzten Funktionslogik 2516 innerhalb der Grafikkernanordnung 2514 ausgeschlossen.
Bei mindestens einer Ausführungsform wird mindestens eine in 25 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird zumindest die Grafikverarbeitungsmaschine 2510 verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird zumindest die Grafikverarbeitungsmaschine 2510 verwendet, um Vorcodierungsgewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt zumindest die Grafikverarbeitungsmaschine 2510 mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
26 ist ein Blockdiagramm der Hardware-Logik eines Grafikprozessorkerns 2600, wie es hier in mindestens einer Ausführungsform beschrieben ist. Bei mindestens einer Ausführungsform ist der Grafikprozessorkern 2600 in einer Grafikkernanordnung vorhanden. Bei mindestens einer Ausführungsform kann der Grafikprozessorkern 2600, der manchmal auch als Kern-Slice bezeichnet wird, ein oder mehrere Grafikkerne innerhalb eines modularen Grafikprozessors sein. Bei mindestens einer Ausführungsform ist der Grafikprozessorkern 2600 ein Beispiel für einen Grafikkern-Slice, und ein Grafikprozessor, wie er hier beschrieben ist, kann mehrere Grafikkern-Slices aufweisen, die auf den angestrebten Energie- und Leistungshüllkurven basieren. Bei mindestens einer Ausführungsform kann jeder Grafikkern 2600 einen festen Funktionsblock 2630 aufweisen, der mit mehreren Unterkernen 2601A-2601 F gekoppelt ist, die auch als Unter- bzw. Sub-Slices bezeichnet werden und modulare Blöcke mit Allzweck- und fester Funktionslogik aufweisen.
Bei mindestens einer Ausführungsform weist der Festfunktionsblock 2630 eine Geometrie-/Festfunktionspipeline 2636 auf, die von allen Unterkernen im Grafikprozessor 2600 gemeinsam genutzt werden kann, z. B. bei Grafikprozessorimplementierungen mit geringerer Leistung und/oder geringerem Energieverbrauch. Bei mindestens einer Ausführungsform weist die Geometrie/Festfunktionspipeline 2636 eine 3D-Festfunktionspipeline, eine Video-Front-End-Einheit, einen Thread-Spawner und Thread-Dispatcher sowie einen Unified-Return-Puffer-Manager auf, der Unified-Return-Puffer verwaltet.
Bei mindestens einer Ausführungsform weist der feste Funktionsblock 2630 auch eine Grafik-SoC-Schnittstelle 2637, einen Grafik-Mikrocontroller 2638 und eine Medienpipeline 2639 auf. Die Grafik-SoC-Schnittstelle 2637 stellt eine Schnittstelle zwischen dem Grafikkern 2600 und anderen Prozessorkernen innerhalb einer integrierten System-on-Chip-Schaltung bereit. Bei mindestens einer Ausführungsform ist der Grafik-Mikrocontroller 2638 ein programmierbarer Unterprozessor, der so ausgestaltet werden kann, dass er verschiedene Funktionen des Grafikprozessors 2600 verwaltet, einschließlich Thread-Versand, Zeitplanung und Preemption. Bei mindestens einer Ausführungsform weist die Medienpipeline 2639 eine Logik zur Erleichterung der Decodierung, Codierung, Vorverarbeitung und/oder Nachverarbeitung von Multimediadaten, einschließlich Bild- und Videodaten, auf. Bei mindestens einer Ausführungsform implementiert die Medienpipeline 2639 Medienoperationen über Anforderungen an die Berechnungs- oder Abtastlogik innerhalb der Unterkerne 2601-2601 F.
Bei mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 2637 dem Grafikkern 2600 die Kommunikation mit Mehrzweck-Anwendungsprozessorkernen (z. B. CPUs) und/oder anderen Komponenten innerhalb eines SoC, einschließlich Speicherhierarchieelementen wie einem gemeinsam genutzten Cache-Speicher der letzten Ebene, einem System-RAM und/oder einem eingebettetem On-Chip- oder On-Package-DRAM. Bei mindestens einer Ausführungsform kann die SoC-Schnittstelle 2637 auch die Kommunikation mit Einrichtungen mit fester Funktion innerhalb eines SoCs ermöglichen, wie z. B. Kamera-Bildgebungspipelines, und sie ermöglicht die Nutzung und/oder Implementierung globaler Speicher-Atome, die von Grafikkern 2600 und CPUs innerhalb eines SoCs gemeinsam genutzt werden können. Bei mindestens einer Ausführungsform kann die SoC-Schnittstelle 2637 auch Energieverwaltungssteuerungen für den Grafikkern 2600 implementieren und eine Schnittstelle zwischen einer Taktdomäne des Grafikkerns 2600 und anderen Taktdomänen innerhalb eines SoCs ermöglichen. Bei mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 2637 den Empfang von Befehlspuffern von einem Befehlsstreamer und einem globalen Thread-Dispatcher, die so ausgestaltet sind, dass sie Befehle und Anweisungen für jeden von einem oder mehreren Grafikkernen innerhalb eines Grafikprozessors bereitstellen. Bei mindestens einer Ausführungsform können Befehle und Anweisungen an die Medienpipeline 2639 gesendet werden, wenn Medienoperationen durchgeführt werden sollen, oder an eine Geometrie- und Festfunktionspipeline (z. B. Geometrie- und Festfunktionspipeline 2636, Geometrie- und Festfunktionspipeline 2614) gesendet werden, wenn Grafikverarbeitungsoperationen durchgeführt werden sollen.
Bei mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2638 so ausgestaltet sein, dass er verschiedene Planungs- und Verwaltungsaufgaben für den Grafikkern 2600 ausführt. Bei mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2638 die Planung von Grafik- und/oder Rechenaufgaben auf verschiedenen parallelen Grafik-Maschinen innerhalb von Anordnungen 2602A-2602F, 2604A-2604F von Ausführungseinheiten (EU) innerhalb der Unterkerne 2601A-2601 F durchführen. Bei mindestens einer Ausführungsform kann eine Host-Software, die auf einem CPU-Kern eines SoC ausgeführt wird, der den Grafikkern 2600 aufweist, Arbeitslasten an eine von mehreren Grafikprozessor-Doorbells übermitteln, die einen Planungsvorgang auf einer geeigneten Grafik-Maschine aufruft. Bei mindestens einer Ausführungsform weisen die Planungsvorgänge die Bestimmung der als Nächstes auszuführenden Arbeitslast, die Übermittlung einer Arbeitslast an einen Befehlsstreamer, das Vorziehen bestehender Arbeitslasten, die auf einer Maschine ausgeführt werden, die Überwachung des Fortschritts einer Arbeitslast und die Benachrichtigung der Host-Software nach Abschluss einer Arbeitslast auf. Bei mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2638 auch stromsparende Zustände oder Leerlaufzustände für den Grafikkern 2600 erleichtern, indem er dem Grafikkern 2600 die Möglichkeit bietet, Register innerhalb des Grafikkerns 2600 über stromsparende Zustandsübergänge unabhängig von einem Betriebssystem und/oder einer Grafiktreibersoftware auf einem System zu speichern und wiederherzustellen.
Bei mindestens einer Ausführungsform kann der Grafikkern 2600 mehr oder weniger als die dargestellten Unterkerne 2601A-2601 F aufweisen, bis zu N modulare Unterkerne. Bei mindestens einer Ausführungsform kann der Grafikkern 2600 für jeden Satz von N Unterkernen auch eine gemeinsam genutzte Funktionslogik 2610, einen gemeinsam genutzten und/oder Cache-Speicher 2612, eine Geometrie-/Festfunktionspipeline 2614 sowie eine zusätzliche Festfunktionslogik 2616 aufweisen, um verschiedene Grafik- und Rechenverarbeitungsvorgänge zu beschleunigen. Bei mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 2610 logische Einheiten aufweisen (z. B. Sampler, Mathematik und/oder Inter-Thread-Kommunikationslogik), die von jedem der N Unterkerne innerhalb des Grafikkerns 2600 gemeinsam genutzt werden können. Gemeinsamer und/oder Cache-Speicher 2612 kann ein Cache der letzten Ebene für N Unterkerne 2601A-2601 F innerhalb des Grafikkerns 2600 sein und kann auch als gemeinsamer Speicher dienen, auf den mehrere Unterkerne zugreifen können. Bei mindestens einer Ausführungsform kann die Geometrie-/Festfunktionspipeline 2614 anstelle der Geometrie-/Festfunktionspipeline 2636 innerhalb des Festfunktionsblocks 2630 vorhanden sein und kann gleiche oder ähnliche Logikeinheiten aufweisen.
Bei mindestens einer Ausführungsform weist der Grafikkern 2600 eine zusätzliche Festfunktionslogik 2616 auf, die verschiedene Festfunktions-Beschleunigungslogiken zur Verwendung durch den Grafikkern 2600 aufweisen kann. Bei mindestens einer Ausführungsform weist die zusätzliche Festfunktionslogik 2616 eine zusätzliche Geometrie-Pipeline zur Verwendung beim positionsgebundenen Shading auf. Bei dem positionsgebundenen Shading gibt es mindestens zwei Geometrie-Pipelines, nämlich eine vollständige Geometrie-Pipeline innerhalb der Geometrie/Festfunktions-Pipeline 2616, 2636, und eine Cull-Pipeline, die eine zusätzliche Geometrie-Pipeline ist und in der eine zusätzliche Festfunktionslogik 2616 enthalten sein kann. Bei mindestens einer Ausführungsform ist die Cull-Pipeline eine abgespeckte Version einer vollständigen Geometrie-Pipeline. Bei mindestens einer Ausführungsform können eine vollständige Pipeline und eine Cull-Pipeline verschiedene Instanzen einer Anwendung ausführen, wobei jede Instanz einen eigenen Kontext hat. Bei mindestens einer Ausführungsform kann das positionsgebundene Shading lange Cull-Läufe von verworfenen Dreiecken verbergen, so dass das Shading bei einigen Ausführungsformen früher abgeschlossen werden kann. Zum Beispiel kann bei mindestens einer Ausführungsform die Cull-Pipeline-Logik innerhalb der zusätzlichen Festfunktionslogik 2616 Positions-Shader parallel zu einer Hauptanwendung ausführen und generiert im Allgemeinen kritische Ergebnisse schneller als eine vollständige Pipeline, da die Cull-Pipeline die Positionsattribute von Vertices abruft und schattiert, ohne eine Rasterung und ein Rendering von Pixeln in einen Frame-Puffer durchzuführen. Bei mindestens einer Ausführungsform kann die Cull-Pipeline die generierten kritischen Ergebnisse verwenden, um die Sichtbarkeitsinformationen für alle Dreiecke zu berechnen, ohne Rücksicht darauf, ob diese Dreiecke aussortiert sind. Bei mindestens einer Ausführungsform kann die vollständige Pipeline (die in diesem Fall als Wiederholungspipeline bezeichnet werden kann) Sichtbarkeitsinformationen verwenden, um aussortierte Dreiecke zu überspringen, um nur sichtbare Dreiecke zu schattieren, die schließlich an eine Rasterisierungsphase übergeben werden.
Bei mindestens einer Ausführungsform kann die zusätzliche Festfunktionslogik 2616 auch eine Logik zur Beschleunigung des maschinellen Lernens aufweisen, wie z. B. eine Logik zur Matrixmultiplikation mit fester Funktion, für Implementierungen, die Optimierungen für das Training oder Inferencing des maschinellen Lernens umfassen.
Bei mindestens einer Ausführungsform weist jeder Grafik-Unterkern 2601A-2601F einen Satz von Ausführungsressourcen auf, die verwendet werden können, um Grafik-, Medien- und Rechenoperationen als Reaktion auf Anforderungen von Grafikpipeline-, Medienpipeline- oder Shader-Programmen durchzuführen. Bei mindestens einer Ausführungsform weisen die Grafik-Unterkerne 2601A-2601F mehrere EU-Arrays 2602A-2602F, 2604A-2604F, eine Thread-Dispatch- und Inter-Thread-Kommunikationslogik (TD/IC) 2603A-2603F, einen 3D-Sampler (z. B. Textur) 2605A-2605F, einen Media-Sampler 2606A-2606F, einen Shader-Prozessor 2607A-2607F und einen gemeinsamen lokalen Speicher (SLM) 2608A-2608F auf. Die EU-Anordnungen 2602A-2602F, 2604A-2604F weisen jeweils mehrere Ausführungseinheiten auf, bei denen es sich um Allzweck-Grafikverarbeitungseinheiten handelt, die in der Lage sind, Gleitkomma- und Ganzzahl-/Festkomma-Logikoperationen bei einer Grafik-, Medien- oder Rechenoperation, einschließlich Grafik-, Medien- oder Rechenshader-Programmen, durchzuführen. Bei mindestens einer Ausführungsform führt die TD/IC-Logik 2603A-2603F lokale Thread-Dispatch- und Thread-Steuerungsoperationen für Ausführungseinheiten innerhalb eines Unterkerns durch und erleichtert die Kommunikation zwischen Threads, die auf Ausführungseinheiten eines Unterkerns ausgeführt werden. Bei mindestens einer Ausführungsform kann der 3D-Sampler 2605A-2605F Textur- oder andere 3D-Grafikdaten in den Speicher einlesen. Bei mindestens einer Ausführungsform kann der 3D-Sampler Texturdaten auf der Grundlage eines konfigurierten Abtaststatus und eines mit einer bestimmten Textur verbundenen Texturformats unterschiedlich lesen. Bei mindestens einer Ausführungsform kann der Mediensampler 2606A-2606F ähnliche Lesevorgänge auf der Grundlage eines Typs und Formats durchführen, die mit den Mediendaten verbunden sind. Bei mindestens einer Ausführungsform kann jeder Grafik-Unterkern 2601A-2601F abwechselnd einen vereinheitlichten 3D- und Medien-Sampler aufweisen. Bei mindestens einer Ausführungsform können Threads, die auf Ausführungseinheiten innerhalb jedes der Unterkerne 2601A-2601 F ausgeführt werden, den gemeinsamen lokalen Speicher 2608A-2608F innerhalb jedes Unterkerns nutzen, um Threads, die innerhalb einer Thread-Gruppe ausgeführt werden, die Ausführung unter Verwendung eines gemeinsamen Pools von On-Chip-Speicher zu ermöglichen.
Bei mindestens einer Ausführungsform wird mindestens eine in 26 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird zumindest der Grafikprozessorkern 2600 verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird zumindest der Grafikprozessorkern 2600 verwendet, um Vorcodierergewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt zumindest der Grafikprozessorkern 2600 mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
27A und 27B zeigen die Thread-Ausführungslogik 2700, die eine Anordnung von Verarbeitungselementen eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform aufweist. 27A illustriert mindestens eine Ausführungsform, in der die Thread-Ausführungslogik 2700 verwendet wird. 27B illustriert beispielhafte interne Details einer Ausführungseinheit gemäß mindestens einer Ausführungsform.
Wie es in 27A dargestellt ist, weist die Thread-Ausführungslogik 2700 bei mindestens einer Ausführungsform einen Shader-Prozessor 2702, einen Thread-Dispatcher 2704, einen Befehls-Cache 2706, eine skalierbare Ausführungseinheitenanordnung mit einer Vielzahl von Ausführungseinheiten 2708A-2708N, einen Sampler 2710, einen Daten-Cache 2712 und einen Datenanschluss 2714 auf. Bei mindestens einer Ausführungsform kann eine skalierbare Ausführungseinheitenanordnung dynamisch skaliert werden, indem eine oder mehrere Ausführungseinheiten (z. B. eine der Ausführungseinheiten 2708A, 2708B, 2708C, 2708D bis 2708N-1 und 2708N) auf der Grundlage der Rechenanforderungen einer Arbeitslast aktiviert oder deaktiviert werden. Bei mindestens einer Ausführungsform sind die skalierbaren Ausführungseinheiten über eine Verbindungsstruktur miteinander verbunden, die eine Verbindung zu jeder Ausführungseinheit herstellt. Bei mindestens einer Ausführungsform weist die Thread-Ausführungslogik 2700 eine oder mehrere Verbindungen zum Speicher auf, z. B. zum Systemspeicher oder zum Cache-Speicher, und zwar über einen oder mehrere der folgenden Elemente: Befehlscache 2706, Datenanschluss 2714, Sampler 2710 und Ausführungseinheiten 2708A-2708N. Bei mindestens einer Ausführungsform ist jede Ausführungseinheit (z. B. 2708A) eine eigenständige programmierbare Mehrzweck-Recheneinheit, die in der Lage ist, mehrere gleichzeitige Hardware-Threads auszuführen und dabei mehrere Datenelemente parallel für jeden Thread zu verarbeiten. Bei mindestens einer Ausführungsform ist die Anordnung der Ausführungseinheiten 2708A-2708N so skalierbar, dass sie eine beliebige Anzahl einzelner Ausführungseinheiten aufweist.
Bei mindestens einer Ausführungsform werden die Ausführungseinheiten 2708A-2708N hauptsächlich zur Ausführung von Shader-Programmen verwendet. Bei mindestens einer Ausführungsform kann der Shader-Prozessor 2702 verschiedene Shader-Programme verarbeiten und die mit den Shader-Programmen verbundenen Ausführungs-Threads über einen Thread-Dispatcher 2704 verteilen. Bei mindestens einer Ausführungsform weist der Thread-Dispatcher 2704 eine Logik auf, um Thread-Initiierungsanforderungen von Grafik- und Medienpipelines zu vermitteln und angeforderte Threads auf einer oder mehreren Ausführungseinheiten in den Ausführungseinheiten 2708A-2708N zu instanziieren. Bei mindestens einer Ausführungsform kann eine Geometrie-Pipeline beispielsweise Vertex-, Tessellierungs- oder Geometrie-Shader an die Thread-Ausführungslogik zur Verarbeitung weiterleiten. Bei mindestens einer Ausführungsform kann der Thread-Dispatcher 2704 auch Laufzeit-Thread-Erzeugungs-Anforderungen von ausführenden Shader-Programmen verarbeiten.
Bei mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 2708A-2708N einen Befehlssatz, der eine native Unterstützung für viele Standard-3D-Grafik-Shader-Befehle aufweist, so dass Shader-Programme aus Grafikbibliotheken (z. B. Direct 3D und OpenGL) mit einer minimalen Übersetzung ausgeführt werden. Bei mindestens einer Ausführungsform unterstützen die Ausführungseinheiten die Vertex- und Geometrieverarbeitung (z. B. Vertex-Programme, Geometrieprogramme, Vertex-Shader), die Pixelverarbeitung (z. B. Pixel-Shader, Fragment-Shader) und die allgemeine Verarbeitung (z. B. Rechen- und Media-Shader). Bei mindestens einer Ausführungsform ist jede der Ausführungseinheiten 2708A-2708N, die eine oder mehrere arithmetische Logikeinheiten (ALUs) aufweisen, zur SIMD-Ausführung (Single Instruction Multiple Data) fähig, und der Multi-Thread-Betrieb ermöglicht trotz höherer Latenzzeiten bei Speicherzugriffen eine effiziente Ausführungsumgebung. Bei mindestens einer Ausführungsform verfügt jeder Hardware-Thread innerhalb jeder Ausführungseinheit über eine eigene Registerdatei mit hoher Bandbreite und einen zugehörigen unabhängigen Thread-Status. Bei mindestens einer Ausführungsform erfolgt die Ausführung mit mehreren Threads pro Takt auf Pipelines, die Ganzzahl-, Gleitkomma- und Doppelpräzisionsoperationen, SIMD-Verzweigungsfähigkeit, logische Operationen, transzendentale Operationen und andere verschiedene Operationen ausführen können. Bei mindestens einer Ausführungsform bewirkt die Abhängigkeitslogik in den Ausführungseinheiten 2708A-2708N, dass ein wartender Thread in den Ruhezustand versetzt wird, bis die angeforderten Daten zurückgegeben wurden, während er auf Daten aus dem Speicher oder einer der gemeinsam genutzten Funktionen wartet. Bei mindestens einer Ausführungsform können, während ein wartender Thread schläft, Hardware-Ressourcen für die Verarbeitung anderer Threads verwendet werden. Zum Beispiel kann bei mindestens einer Ausführungsform eine Ausführungseinheit während einer Verzögerung, die mit einer Vertex-Shader-Operation verbunden ist, Operationen für einen Pixel-Shader, Fragment-Shader oder eine andere Art von Shader-Programm durchführen, das einen anderen Vertex-Shader aufweist.
Bei mindestens einer Ausführungsform arbeitet jede Ausführungseinheit in den Ausführungseinheiten 2708A-2708N mit Anordnungen von Datenelementen. Bei mindestens einer Ausführungsform ist eine Anzahl von Datenelementen die „Ausführungsgröße“ oder die Anzahl von Kanälen für eine Anweisung. Bei mindestens einer Ausführungsform ist ein Ausführungskanal eine logische Ausführungseinheit für den Zugriff auf Datenelemente, die Maskierung und die Flusssteuerung innerhalb von Anweisungen. Bei mindestens einer Ausführungsform kann die Anzahl der Kanäle unabhängig von der Anzahl der physischen Arithmetic Logic Units (ALUs) oder Floating Point Units (FPUs) für einen bestimmten Grafikprozessor sein. Bei mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 2708A-2708N Ganzzahl- und Gleitkomma-Datentypen.
Bei mindestens einer Ausführungsform weist der Befehlssatz einer Ausführungseinheit SIMD-Befehle auf. Bei mindestens einer Ausführungsform können verschiedene Datenelemente als gepackter Datentyp in einem Register gespeichert werden, und die Ausführungseinheit verarbeitet verschiedene Elemente basierend auf der Datengröße der Elemente. Zum Beispiel werden bei mindestens einer Ausführungsform bei der Bearbeitung eines 256 Bit breiten Vektors 256 Bits eines Vektors in einem Register gespeichert, und eine Ausführungseinheit bearbeitet einen Vektor als vier separate gepackte 64-Bit-Datenelemente (Datenelemente der Größe Quad-Word (QW)), als acht separate gepackte 32-Bit-Datenelemente (Datenelemente der Größe Double Word (DW)), als sechzehn separate gepackte 16-Bit-Datenelemente (Datenelemente der Größe Word (W)) oder als zweiunddreißig separate 8-Bit-Datenelemente (Datenelemente der Größe Byte (B)). Bei mindestens einer Ausführungsform sind jedoch auch andere Vektorbreiten und Registergrößen möglich.
Bei mindestens einer Ausführungsform können eine oder mehrere Ausführungseinheiten zu einer fusionierten Ausführungseinheit 2709A-2709N mit einer Thread-Steuerungslogik (2707A-2707N) kombiniert werden, die den fusionierten EUs gemeinsam ist. Bei mindestens einer Ausführungsform können mehrere EUs zu einer EU-Gruppe verschmolzen werden. Bei mindestens einer Ausführungsform kann jede EU in einer fusionierten EU-Gruppe so ausgestaltet sein, dass sie einen separaten SIMD-Hardware-Thread ausführt. Die Anzahl der EUs in einer fusionierten EU-Gruppe kann je nach Ausführungsform variieren. Bei mindestens einer Ausführungsform können verschiedene SIMD-Breiten pro EU ausgeführt werden, die unter anderem SIMD8, SIMD16 und SIMD32 beinhalten. Bei mindestens einer Ausführungsform weist jede fusionierte Grafikausführungseinheit 2709A-2709N mindestens zwei Ausführungseinheiten auf. Bei mindestens einer Ausführungsform weist die fusionierte Ausführungseinheit 2709A beispielsweise eine erste EU 2708A, eine zweite EU 2708B und eine Thread-Steuerlogik 2707A auf, die der ersten EU 2708A und der zweiten EU 2708B gemeinsam ist. Bei mindestens einer Ausführungsform steuert die Thread-Steuerlogik 2707A Threads, die auf der fusionierten Grafikausführungseinheit 2709A ausgeführt werden, so dass jede EU innerhalb der fusionierten Ausführungseinheiten 2709A-2709N unter Verwendung eines gemeinsamen Befehlszeigerregisters ausgeführt werden kann.
Bei mindestens einer Ausführungsform weist die Thread-Ausführungslogik 2700 einen oder mehrere interne Befehls-Caches (z. B. 2706) auf, um Thread-Befehle für Ausführungseinheiten zu cachen. Bei mindestens einer Ausführungsform sind ein oder mehrere Daten-Caches (z.B. 2712) vorhanden, um Thread-Daten während der Thread-Ausführung zu cachen. Bei mindestens einer Ausführungsform ist ein Sampler 2710 vorhanden, um Textur-Sampling für 3D-Operationen und Medien-Sampling für Medien-Operationen bereitzustellen. Bei mindestens einer Ausführungsform weist der Sampler 2710 eine spezielle Textur- oder Mediensampling-Funktionalität auf, um Textur- oder Mediendaten während des Sampling-Prozesses zu verarbeiten, bevor er die gesampelten Daten an eine Ausführungseinheit weitergibt.
Bei mindestens einer Ausführungsform senden Grafik- und Medienpipelines während der Ausführung Thread-Initiierungsanforderungen an die Thread-Ausführungslogik 2700 über die Thread-Erzeugungs- und Versandlogik. Bei mindestens einer Ausführungsform wird, sobald eine Gruppe geometrischer Objekte verarbeitet und in Pixeldaten gerastert wurde, die Pixelprozessorlogik (z. B. Pixel-Shader-Logik, Fragment-Shader-Logik usw.) innerhalb des Shader-Prozessors 2702 aufgerufen, um darüber hinaus Ausgabeinformationen zu berechnen und zu veranlassen, dass die Ergebnisse in Ausgabeflächen (z. B. Farbpuffer, Tiefenpuffer, Schablonenpuffer usw.) geschrieben werden. Bei mindestens einer Ausführungsform berechnet ein Pixel-Shader oder Fragment-Shader die Werte verschiedener Vertex-Attribute, die über ein gerastertes Objekt interpoliert werden sollen. Bei mindestens einer Ausführungsform führt die Pixelprozessorlogik innerhalb des Shader-Prozessors 2702 dann ein über eine Anwendungsprogrammierschnittstelle (API) bereitgestelltes Pixel- oder Fragment-Shader-Programm aus. Bei mindestens einer Ausführungsform leitet der Shader-Prozessor 2702 zur Ausführung eines Shader-Programms Threads über den Thread-Dispatcher 2704 an eine Ausführungseinheit (z. B. 2708A) weiter. Bei mindestens einer Ausführungsform verwendet der Shader-Prozessor 2702 die Texturabtastlogik im Abtaster 2710, um auf Texturdaten in den im Speicher abgelegten Texturkarten zuzugreifen. Bei mindestens einer Ausführungsform werden durch arithmetische Operationen an Texturdaten und Eingabegeometriedaten Pixelfarbdaten für jedes geometrische Fragment berechnet oder ein oder mehrere Pixel von der weiteren Verarbeitung ausgeschlossen.
Bei mindestens einer Ausführungsform stellt der Datenanschluss 2714 einen Speicherzugriffsmechanismus für die Thread-Ausführungslogik 2700 bereit, um verarbeitete Daten zur weiteren Verarbeitung auf einer Grafikprozessor-Ausgabepipeline in den Speicher auszugeben. Bei mindestens einer Ausführungsform weist der Datenanschluss 2714 einen oder mehrere Cache-Speicher (z.B. den Daten-Cache 2712) auf oder ist mit diesen gekoppelt, um Daten für den Speicherzugriff über einen Datenanschluss zwischenzuspeichern.
Wie in 27B dargestellt ist, kann eine Grafikausführungseinheit 2708 bei mindestens einer Ausführungsform eine Befehlsabrufeinheit 2737, eine allgemeine Registerdateianordnung (GRF) 2724, eine architektonische Registerdateianordnung (ARF) 2726, einen Thread-Zuteiler 2722, eine Sendeeinheit 2730, eine Verzweigungseinheit 2732, einen Satz SIMD-Gleitkommaeinheiten (FPUs) 2734 und bei mindestens einer Ausführungsform einen Satz dedizierter ganzzahliger SIMD-ALUs 2735 aufweisen. Bei mindestens einer Ausführungsform weisen die GRF 2724 und die ARF 2726 einen Satz allgemeiner Registerdateien und Architekturregisterdateien auf, die jedem gleichzeitigen Hardware-Thread zugeordnet sind, der in der Grafikausführungseinheit 2708 aktiv sein kann. Bei mindestens einer Ausführungsform wird der architektonische Zustand pro Thread in der ARF 2726 verwaltet, während die während der Thread-Ausführung verwendeten Daten in der GRF 2724 gespeichert werden. Bei mindestens einer Ausführungsform kann der Ausführungszustand jedes Threads, der Befehlszeiger für jeden Thread aufweist, in Thread-spezifischen Registern in der ARF 2726 gehalten werden.
Bei mindestens einer Ausführungsform hat die Grafikausführungseinheit 2708 eine Architektur, die eine Kombination aus simultanem Multi-Threading (SMT) und feinkörnigem Interleaved Multi-Threading (IMT) ist. Bei mindestens einer Ausführungsform weist die Architektur eine modulare Konfiguration auf, die zur Entwurfszeit auf der Grundlage einer angestrebten Anzahl gleichzeitiger Threads und der Anzahl von Registern pro Ausführungseinheit fein abgestimmt werden kann, wobei die Ressourcen der Ausführungseinheit auf die Logik aufgeteilt werden, die zur Ausführung mehrerer gleichzeitiger Threads verwendet wird.
Bei mindestens einer Ausführungsform kann die Grafikausführungseinheit 2708 mehrere Befehle gemeinsam ausgeben, die jeweils unterschiedliche Befehle sein können. Bei mindestens einer Ausführungsform kann der Thread-Zuteiler 2722 des Threads der Grafikausführungseinheit 2708 Anweisungen an eine der Sendeeinheiten 2730, Verzweigungseinheiten 2742 oder SIMD-FPU(s) 2734 zur Ausführung weiterleiten. Bei mindestens einer Ausführungsform kann jeder Thread auf 128 Allzweckregister innerhalb der GRF 2724 zugreifen, wobei jedes Register 32 Byte speichern kann, die als SIMD-8-Element-Vektor von 32-Bit-Datenelementen zugänglich sind. Bei mindestens einer Ausführungsform hat jeder Thread der Ausführungseinheit Zugriff auf 4 KByte innerhalb der GRF 2724, obwohl die Ausführungsformen nicht so beschränkt sind und bei anderen Ausführungen mehr oder weniger Registerressourcen bereitgestellt werden können. Bei mindestens einer Ausführungsform können bis zu sieben Threads gleichzeitig ausgeführt werden, obwohl die Anzahl der Threads pro Ausführungseinheit je nach Ausführungsform auch variieren kann. Bei mindestens einer Ausführungsform, bei der sieben Threads auf 4 KByte zugreifen können, kann die GRF 2724 insgesamt 28 KByte speichern. Bei mindestens einer Ausführungsform können flexible Adressierungsmodi ermöglichen, dass Register gemeinsam adressiert werden, um effektiv breitere Register zu bilden oder um strided rechteckige Blockdatenstrukturen darzustellen.
Bei mindestens einer Ausführungsform werden Speicheroperationen, Abtastoperationen und andere Systemkommunikationen mit längerer Latenzzeit über „Sende“-Befehle abgewickelt, die von einer Nachrichten-Durchlass-Sendeeinheit 2730 ausgeführt werden. Bei mindestens einer Ausführungsform werden Verzweigungsbefehle an eine dedizierte Verzweigungseinheit 2732 weitergeleitet, um Divergenz und eventuelle Konvergenz bezüglich SIMD zu ermöglichen.
Bei mindestens einer Ausführungsform weist die Grafikausführungseinheit 2708 eine oder mehrere SIMD-Gleitkommaeinheiten (FPU(s)) 2734 auf, um Gleitkommaoperationen durchzuführen. Bei mindestens einer Ausführungsform unterstützen die FPU(s) 2734 auch Ganzzahlberechnungen. Bei mindestens einer Ausführungsform kann (können) die FPU(s) 2734 bis zu einer Anzahl M von 32-Bit-Gleitkomma- (oder Ganzzahl-) Operationen oder bis zu 2M 16-Bit-Ganzzahl- oder 16-Bit-Gleitkomma-Operationen bezüglich SIMD ausführen. Bei mindestens einer Ausführungsform bietet mindestens eine der FPU(s) erweiterte mathematische Fähigkeiten zur Unterstützung von transzendentalen mathematischen Funktionen mit hohem Durchsatz und 64-Bit-Gleitkommaoperationen mit doppelter Genauigkeit. Bei mindestens einer Ausführungsform ist auch ein Satz von 8-Bit-Integer-SIMD-ALUs 2735 vorhanden, die speziell für die Durchführung von Operationen im Zusammenhang mit Berechnungen zum maschinellen Lernen optimiert sein können.
Bei mindestens einer Ausführungsform können Anordnungen aus mehreren Instanzen der Grafikausführungseinheit 2708 in einer Grafik-Unterkern-Gruppierung (z. B. einem Unter-Slice) instanziiert sein. Bei mindestens einer Ausführungsform kann die Ausführungseinheit 2708 Anweisungen über eine Vielzahl von Ausführungskanälen ausführen. Bei mindestens einer Ausführungsform wird jeder Thread, der auf der Grafikausführungseinheit 2708 ausgeführt wird, auf einem anderen Kanal ausgeführt.
Bei mindestens einer Ausführungsform wird mindestens eine in 27A und 27B gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird zumindest die Thread-Ausführungslogik 2700 verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird zumindest die Thread-Ausführungslogik 2700 verwendet, um Vorcodierergewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt zumindest die Thread-Ausführungslogik 2700 mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
28 zeigt eine Parallelverarbeitungseinheit („PPU“) 2800 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist die PPU 2800 mit maschinenlesbarem Code ausgestaltet, der, wenn er von der PPU 2800 ausgeführt wird, die PPU 2800 veranlasst, einige oder alle der in dieser Offenbarung beschriebenen Prozesse und Techniken durchzuführen. Bei mindestens einer Ausführungsform ist die PPU 2800 ein Multi-Thread-Prozessor, der auf einer oder mehreren integrierten Einrichtungen implementiert ist und der Multithreading als eine Technik zum Verbergen von Latenzzeiten verwendet, die dazu dient, computerlesbare Befehle (auch als maschinenlesbare Befehle oder einfach Befehle bezeichnet) auf mehreren Threads parallel zu verarbeiten. Bei mindestens einer Ausführungsform bezieht sich ein Thread auf einen Ausführungsstrang und ist eine Instanziierung eines Satzes von Anweisungen, die zur Ausführung durch die PPU 2800 konfiguriert sind. Bei mindestens einer Ausführungsform ist die PPU 2800 eine Grafikverarbeitungseinheit („GPU“), die so konfiguriert ist, dass sie eine Grafik-Rendering-Pipeline zur Verarbeitung dreidimensionaler („3D“) Grafikdaten implementiert, um zweidimensionale („2D“) Bilddaten für die Anzeige auf einer Einrichtung wie einer Flüssigkristallanzeige („LCD“) zu erzeugen. Bei mindestens einer Ausführungsform wird die PPU 2800 verwendet, um Berechnungen wie lineare Algebra-Operationen und Operationen des maschinellen Lernens durchzuführen. 28 zeigt ein Beispiel für einen Parallelprozessor, der nur zur Veranschaulichung dient und als nicht begrenzendes Beispiel für Prozessorarchitekturen zu verstehen ist, die im Rahmen dieser Offenbarung in Betracht gezogen werden, wobei jeder geeignete Prozessor zur Ergänzung und/oder zum Ersatz desselben verwendet werden kann.
Bei mindestens einer Ausführungsform sind eine oder mehrere PPUs 2800 so ausgestaltet, dass sie Anwendungen für High Performance Computing („HPC“), Rechenzentren und maschinelles Lernen beschleunigen. Bei mindestens einer Ausführungsform ist die PPU 2800 so ausgestaltet, dass sie Deep-Learning-Systeme und -Anwendungen beschleunigt, die die folgenden nicht einschränkenden Beispiele einschließen: autonome Fahrzeugplattformen, Deep Learning, hochpräzise Sprach-, Bild- und Texterkennungssysteme, intelligente Videoanalyse, molekulare Simulationen, Arzneimittelentdeckung, Krankheitsdiagnose, Wettervorhersage, Big-Data-Analytik, Astronomie, Molekulardynamiksimulation, Finanzmodellierung, Robotik, Fabrikautomatisierung, Echtzeit-Sprachübersetzung, Online-Suchoptimierung und personalisierte Benutzerempfehlungen und mehr.
Bei mindestens einer Ausführungsform weist die PPU 2800 ohne Einschränkung eine Input/Output (I/O-)-Einheit 2806, eine Front-End-Einheit 2810, eine Scheduler-Einheit 2812, eine Arbeitsverteilungseinheit 2814, einen Hub 2816, ein Koppelfeld („Xbar“) 2820, einen oder mehrere allgemeine Verarbeitungscluster („GPCs“) 2818 und eine oder mehrere Partitionseinheiten („Speicherpartitionseinheiten“) 2822 auf. Bei mindestens einer Ausführungsform ist die PPU 2800 mit einem Host-Prozessor oder anderen PPUs 2800 über eine oder mehrere Hochgeschwindigkeits-GPU-Verbindungen („GPU-Interconnects“) 2808 verbunden. Bei mindestens einer Ausführungsform ist die PPU 2800 mit einem Host-Prozessor oder anderen peripheren Einrichtungen über eine Zwischenverbindung 2802 verbunden. Bei mindestens einer Ausführungsform ist die PPU 2800 mit einem lokalen Speicher verbunden, der eine oder mehrere Speichereinrichtungen („Speicher“) 2804 umfasst. Bei mindestens einer Ausführungsform weisen die Speichereinrichtungen 2804 ohne Einschränkung eine oder mehrere dynamische Direktzugriffsspeicher („DRAM“)-Einrichtungen auf. Bei mindestens einer Ausführungsform sind eine oder mehrere DRAM-Vorrichtungen als Subsysteme mit Speicher mit hoher Bandbreite („HBM“) ausgestaltet und/oder konfigurierbar, wobei in jeder Einrichtung mehrere DRAM-Dies gestapelt sind.
Bei mindestens einer Ausführungsform kann sich die Hochgeschwindigkeits-GPU-Verbindung 2808 auf eine drahtbasierte Mehrspur-Kommunikationsverbindung beziehen, die von Systemen verwendet wird, die skalierbar sind und eine oder mehrere PPUs 2800 aufweisen, die mit einer oder mehreren Zentraleinheiten („CPUs“) kombiniert sind, und die Cache-Kohärenz zwischen PPUs 2800 und CPUs sowie CPU-Mastering unterstützt. Bei mindestens einer Ausführungsform werden Daten und/oder Befehle durch die Hochgeschwindigkeits-GPU-Verbindung 2808 über den Hub 2816 zu/von anderen Einheiten der PPU 2800 übertragen, wie z. B. einer oder mehreren Kopiermaschinen, Video-Encodern, Video-Decodern, Energieverwaltungseinheiten und anderen Komponenten, die in 28 möglicherweise nicht explizit dargestellt sind.
Bei mindestens einer Ausführungsform ist die I/O-Einheit 2806 so ausgestaltet, dass sie Kommunikationen (z. B. Befehle, Daten) von einem Host-Prozessor (in 28 nicht dargestellt) über den Systembus 2802 sendet und empfängt. Bei mindestens einer Ausführungsform kommuniziert die I/O-Einheit 2806 mit dem Host-Prozessor direkt über den Systembus 2802 oder über eine oder mehrere zwischengeschaltete Einrichtungen wie z. B. eine Speicherbrücke. Bei mindestens einer Ausführungsform kann die I/O-Einheit 2806 mit einem oder mehreren anderen Prozessoren, z. B. einer oder mehreren PPUs 2800, über den Systembus 2802 kommunizieren. Bei mindestens einer Ausführungsform implementiert die I/O-Einheit 2806 eine Peripheral Component Interconnect Express („PCle“) Schnittstelle für die Kommunikation über einen PCIe-Bus. Bei mindestens einer Ausführungsform implementiert die I/O-Einheit 2806 Schnittstellen für die Kommunikation mit externen Einrichtungen.
Bei mindestens einer Ausführungsform decodiert die I/O-Einheit 2806 über den Systembus 2802 empfangene Pakete. Bei mindestens einer Ausführungsform stellen mindestens einige Pakete Befehle dar, die so ausgestaltet sind, dass sie die PPU 2800 veranlassen, verschiedene Operationen durchzuführen. Bei mindestens einer Ausführungsform überträgt die I/O-Einheit 2806 decodierte Befehle an verschiedene andere Einheiten der PPU 2800, wie es von den Befehlen angegeben ist. Bei mindestens einer Ausführungsform werden Befehle an die Front-End-Einheit 2810 und/oder an den Hub 2816 oder andere Einheiten der PPU 2800, wie eine oder mehrere Kopiermaschinen, einen Video-Encoder, einen Video-Decoder, eine Energieverwaltungseinheit usw., übertragen, (in 28 nicht explizit dargestellt). Bei mindestens einer Ausführungsform ist die I/O-Einheit 2806 so ausgestaltet, dass sie die Kommunikation zwischen und unter verschiedenen logischen Einheiten der PPU 2800 leitet.
Bei mindestens einer Ausführungsform codiert ein vom Host-Prozessor ausgeführtes Programm einen Befehlsstrom in einem Puffer, der der PPU 2800 Arbeitslasten zur Verarbeitung bereitstellt. Bei mindestens einer Ausführungsform umfasst eine Arbeitslast Befehle und Daten, die von diesen Befehlen verarbeitet werden sollen. Bei mindestens einer Ausführungsform ist der Puffer ein Bereich in einem Speicher, auf den sowohl der Host-Prozessor als auch die PPU 2800 zugreifen können (z. B. Lese-/Schreibzugriff) - eine Host-Schnittstelleneinheit kann so ausgestaltet sein, dass sie auf den Puffer in einem mit dem Systembus 2802 verbundenen Systemspeicher über Speicheranforderungen zugreift, die von der I/O-Einheit 2806 über den Systembus 2802 übertragen werden. Bei mindestens einer Ausführungsform schreibt der Host-Prozessor einen Befehlsstrom in den Puffer und überträgt dann einen Zeiger auf den Beginn des Befehlsstroms an die PPU 2800, so dass die Front-End-Einheit 2810 Zeiger auf einen oder mehrere Befehlsströme empfängt und einen oder mehrere Befehlsströme verwaltet, Befehle aus den Befehlsströmen liest und Befehle an verschiedene Einheiten der PPU 2800 weiterleitet.
Bei mindestens einer Ausführungsform ist die Front-End-Einheit 2810 mit der Scheduler-Einheit 2812 gekoppelt, die verschiedene GPCs 2818 zur Verarbeitung von Tasks ausgestaltet, die durch einen oder mehrere Befehlsströme definiert sind. Bei mindestens einer Ausführungsform ist die Scheduler-Einheit 2812 so ausgestaltet, dass sie Zustandsinformationen in Bezug auf verschiedene, von der Scheduler-Einheit 2812 verwaltete Tasks verfolgt, wobei die Zustandsinformationen angeben können, welchem der GPCs 2818 eine Task zugewiesen ist, ob die Task aktiv oder inaktiv ist, welche Prioritätsstufe der Task zugeordnet ist und so weiter. Bei mindestens einer Ausführungsform verwaltet die Scheduler-Einheit 2812 die Ausführung einer Vielzahl von Tasks auf einem oder mehreren GPCs 2818.
Bei mindestens einer Ausführungsform ist die Scheduler-Einheit 2812 mit der Arbeitsverteilungseinheit 2814 gekoppelt, die so ausgestaltet ist, dass sie Tasks zur Ausführung auf den GPCs 2818 auswählt. Bei mindestens einer Ausführungsform verfolgt die Arbeitsverteilungseinheit 2814 eine Anzahl geplanter Tasks, die von der Planungseinheit 2812 empfangen wurden, und die Arbeitsverteilungseinheit 2814 verwaltet einen Pool ausstehender Tasks und einen Pool aktiver Tasks für jeden der GPCs 2818. Bei mindestens einer Ausführungsform umfasst der Pool ausstehender Tasks eine Anzahl von Slots (z.B. 32 Slots), die Tasks enthalten, die zur Verarbeitung durch einen bestimmten GPC 2818 zugewiesen sind; der Pool aktiver Tasks kann eine Anzahl von Slots (z.B. 4 Slots) für Tasks umfassen, die aktiv von den GPCs 2818 verarbeitet werden, so dass, wenn einer der GPCs 2818 die Ausführung einer Task abschließt, diese Task aus dem Pool aktiver Tasks für den GPC 2818 entfernt wird und eine der anderen Tasks aus dem Pool ausstehender Tasks ausgewählt und zur Ausführung auf dem GPC 2818 eingeplant wird. Bei mindestens einer Ausführungsform wird, wenn eine aktive Task auf dem GPC 2818 im Leerlauf ist, z.B. während des Wartens auf die Auflösung einer Datenabhängigkeit, die aktive Task aus dem GPC 2818 entfernt und in den Pool der anstehenden Tasks zurückgeführt werden, während eine andere Task im Pool der anstehenden Tasks ausgewählt und für die Ausführung auf dem GPC 2818 eingeplant wird.
Bei mindestens einer Ausführungsform kommuniziert die Arbeitsverteilungseinheit 2814 mit einem oder mehreren GPCs 2818 über die XBar 2820. Bei mindestens einer Ausführungsform ist die XBar 2820 ein Verbindungsnetzwerk, das viele Einheiten der PPU 2800 mit anderen Einheiten der PPU 2800 verbindet und so ausgestaltet werden kann, dass es die Arbeitsverteilungseinheit 2814 mit einem bestimmten GPC 2818 verbindet. Bei mindestens einer Ausführungsform können auch eine oder mehrere andere Einheiten der PPU 2800 über den Hub 2816 mit der XBar 2820 verbunden sein.
Bei mindestens einer Ausführungsform werden die Tasks von der Scheduler-Einheit 2812 verwaltet und von der Arbeitsverteilungseinheit 2814 an einen der GPCs 2818 weitergeleitet. Der GPC 2818 ist ausgestaltet, um Tasks zu verarbeiten und Ergebnisse zu erzeugen. Bei mindestens einer Ausführungsform können die Ergebnisse von anderen Tasks innerhalb des GPC 2818 aufgenommen, über die XBar 2820 an einen anderen GPC 2818 weitergeleitet oder im Speicher 2804 abgelegt werden. Bei mindestens einer Ausführungsform können die Ergebnisse in den Speicher 2804 über Partitionseinheiten 2822 geschrieben werden, die eine Speicherschnittstelle zum Lesen und Schreiben von Daten in/aus dem Speicher 2804 implementieren. Bei mindestens einer Ausführungsform können die Ergebnisse über eine Hochgeschwindigkeits-GPU-Verbindung 2808 an eine andere PPU 2804 oder CPU übertragen werden. Bei mindestens einer Ausführungsform weist die PPU 2800 ohne Einschränkung eine Anzahl U von Partitionseinheiten 2822 auf, die der Anzahl der mit der PPU 2800 verbundenen separaten und unterschiedlichen Speichereinrichtungen 2804 entspricht. Bei mindestens einer Ausführungsform wird die Partitionseinheit 2822 hier in Verbindung mit 30 ausführlicher beschrieben.
Bei mindestens einer Ausführungsform führt ein Host-Prozessor einen Treiberkern aus, der eine Anwendungsprogrammierschnittstelle („API“) implementiert, die es einer oder mehreren auf dem Host-Prozessor ausgeführten Anwendungen ermöglicht, Operationen zur Ausführung auf der PPU 2800 zu planen. Bei mindestens einer Ausführungsform werden mehrere Rechenanwendungen gleichzeitig von der PPU 2800 ausgeführt, und die PPU 2800 bietet Isolierung, Dienstgüte („QoS“) und unabhängige Adressräume für mehrere Rechenanwendungen. Bei mindestens einer Ausführungsform generiert eine Anwendung Anweisungen (z. B. in Form von API-Aufrufen), die den Treiberkern veranlassen, eine oder mehrere Tasks zur Ausführung durch die PPU 2800 zu generieren, und der Treiberkern gibt Tasks an einen oder mehrere Streams aus, die von der PPU 2800 verarbeitet werden. Bei mindestens einer Ausführungsform umfasst jede Task eine oder mehrere Gruppen von zusammenhängenden Threads, die als Warp bezeichnet werden können. Bei mindestens einer Ausführungsform umfasst ein Warp eine Vielzahl zusammengehöriger Threads (z. B. 32 Threads), die parallel ausgeführt werden können. Bei mindestens einer Ausführungsform können sich kooperierende Threads auf eine Vielzahl von Threads beziehen, die Anweisungen zur Ausführung von Tasks aufweisen und Daten über einen gemeinsamen Speicher austauschen. Bei mindestens einer Ausführungsform werden Threads und kooperierende Threads gemäß mindestens einer Ausführungsform in Verbindung mit 30 ausführlicher beschrieben.
Bei mindestens einer Ausführungsform wird mindestens eine in 28 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird zumindest die PPU 2800 verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird zumindest die PPU 2800 verwendet, um Vorcodierergewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt zumindest die PPU 2800 mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
29 illustriert einen allgemeinen Verarbeitungscluster („GPC“) 2900 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform handelt es sich bei dem GPC 2900 um den GPC 2818 aus 28. Bei mindestens einer Ausführungsform weist jeder GPC 2900 ohne Einschränkung eine Anzahl von Hardware-Einheiten für die Verarbeitung von Tasks auf, und jeder GPC 2900 weist ohne Einschränkung einen Pipeline-Manager 2902, eine Pre-Raster-Operationseinheit („PROP“) 2904, eine RasterMaschine 2908, ein Arbeitsverteilungs-Koppelfeld („WDX“) 2916, eine Speicherverwaltungseinheit („MMU“) 2918, einen oder mehrere Datenverarbeitungscluster („DPCs“) 2906 und jede geeignete Kombination von Teilen auf.
Bei mindestens einer Ausführungsform wird der Betrieb des GPC 2900 durch den Pipeline-Manager 2902 gesteuert. Bei mindestens einer Ausführungsform verwaltet der Pipeline-Manager 2902 die Konfiguration eines oder mehrerer DPCs 2906 für die Verarbeitung von Tasks, die dem GPC 2900 zugewiesen sind. Bei mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 2902 mindestens einen von einem oder mehreren DPCs 2906, um mindestens einen Abschnitt einer Grafik-Rendering-Pipeline zu implementieren. Bei mindestens einer Ausführungsform ist der DPC 2906 so ausgestaltet, dass er ein Vertex-Shader-Programm auf einem programmierbaren Streaming-Multiprozessor („SM“) 2914 ausführt. Bei mindestens einer Ausführungsform ist der Pipeline-Manager 2902 so ausgestaltet, dass er die von einer Arbeitsverteilungseinheit empfangenen Pakete an geeignete logische Einheiten innerhalb des GPC 2900 weiterleitet, wobei einige Pakete an Hardwareeinheiten mit fester Funktion im PROP 2904 und/oder in der Rastermaschine 2908 weitergeleitet werden können, während andere Pakete an DPCs 2906 zur Verarbeitung durch eine Primitivmaschine 2912 oder SM 2914 weitergeleitet werden können. Bei mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 2902 mindestens einen der DPCs 2906 zur Implementierung eines Modells eines neuronalen Netzes und/oder einer Rechenpipeline.
Bei mindestens einer Ausführungsform ist die PROP-Einheit 2904 so ausgestaltet, dass sie die von der Rastermaschine 2908 und den DPCs 2906 erzeugten Daten an eine Raster Operations („ROP“)-Einheit in der Partitionseinheit 2822 weiterleitet, die oben in Verbindung mit 28 ausführlicher beschrieben ist. Bei mindestens einer Ausführungsform ist die PROP-Einheit 2904 so ausgestaltet, dass sie Optimierungen für die Farbmischung durchführt, Pixeldaten organisiert, Adressübersetzungen vornimmt und vieles mehr. Bei mindestens einer Ausführungsform weist die Rastermaschine 2908 ohne Einschränkung eine Reihe von Hardware-Einheiten mit fester Funktion auf, die so konfiguriert sind, dass sie verschiedene Rasteroperationen durchführen, und die Rastermaschine 2908 weist ohne Einschränkung eine Setup-Maschine, eine Grobraster-Maschine, eine Culling-Maschine, eine Clipping-Maschine, eine Feinraster-Maschine, eine Tile-Coalescing-Maschine und eine beliebige geeignete Kombination davon auf. Bei mindestens einer Ausführungsform empfängt die Setup-Maschine transformierte Vertices und erzeugt Ebenengleichungen, die mit einer durch Vertices definierten geometrischen Primitive verbunden sind; die Ebenengleichungen werden an die Grobraster-Maschine übertragen, um Abdeckungsinformationen (z. B. eine x-, y-Abdeckungsmaske für eine Kachel) für die Primitive zu erzeugen; die Ausgabe der Grobraster-Maschine wird an die Culling-Maschine übertragen, wo Fragmente, die dem Primitive zugeordnet sind und einen z-Test nicht bestehen, aussortiert werden, und an eine Clipping-Maschine übertragen, wo Fragmente, die außerhalb eines Sichtkegelvolumens liegen, abgeschnitten werden. Bei mindestens einer Ausführungsform werden die Fragmente, die das Clipping und Culling überstehen, an eine Feinraster-Maschine weitergeleitet, um Attribute für Pixelfragmente auf der Grundlage der von der Setup-Maschine erstellten Ebenengleichungen zu erzeugen. Bei mindestens einer Ausführungsform umfasst die Ausgabe der Raster-Maschine 2908 Fragmente, die von einer beliebigen geeigneten Einheit, wie z. B. einem in DPC 2906 implementierten Fragment-Shader, verarbeitet werden.
Bei mindestens einer Ausführungsform weist jeder DPC 2906, der in der GPC 2900 enthalten ist, ohne Einschränkung eine M-Pipe-Steuerung („MPC“) 2910, eine Primitiv-Maschine 2912, einen oder mehrere SMs 2914 und eine beliebige geeignete Kombination davon auf. Bei mindestens einer Ausführungsform steuert die MPC 2910 den Betrieb der DPC 2906 und leitet die vom Pipeline-Manager 2902 empfangenen Pakete an die entsprechenden Einheiten im DPC 2906 weiter. Bei mindestens einer Ausführungsform werden Pakete, die einem Vertex zugeordnet sind, an die Primitiv-Maschine 2912 weitergeleitet, die so ausgestaltet ist, dass sie Vertex-Attribute, die dem Vertex zugeordnet sind, aus dem Speicher abruft; im Gegensatz dazu können Pakete, die einem Shader-Programm zugeordnet sind, an den SM 2914 übertragen werden.
Bei mindestens einer Ausführungsform umfasst der SM 2914 ohne Einschränkung einen programmierbaren Streaming-Prozessor, der so gestaltet ist, dass er Tasks verarbeitet, die durch eine Anzahl von Threads dargestellt werden. Bei mindestens einer Ausführungsform ist der SM 2914 multi-threaded und so ausgestaltet, dass er eine Vielzahl von Threads (z.B. 32 Threads) aus einer bestimmten Gruppe von Threads gleichzeitig ausführt und eine Single-Instruction, Multiple-Data („SIMD“)-Architektur implementiert, bei der jeder Thread in einer Gruppe von Threads (z.B. ein Warp) so ausgestaltet ist, dass er einen anderen Datensatz auf der Grundlage desselben Satzes von Anweisungen verarbeitet. Bei mindestens einer Ausführungsform führen alle Threads in einer Gruppe von Threads dieselben Befehle aus. Bei mindestens einer Ausführungsform implementiert der SM 2914 eine Single-Instruction, Multiple Thread („SIMT“)-Architektur, bei der jeder Thread in einer Gruppe von Threads so ausgestaltet ist, dass er einen anderen Datensatz auf der Grundlage desselben Befehlssatzes verarbeitet, wobei jedoch die einzelnen Threads in der Gruppe von Threads während der Ausführung divergieren dürfen. Bei mindestens einer Ausführungsform werden ein Programmzähler, ein Aufrufstack und ein Ausführungsstatus für jeden Warp gehalten, wodurch die Gleichzeitigkeit zwischen Warps und die serielle Ausführung innerhalb von Warps ermöglicht wird, wenn Threads innerhalb eines Warps divergieren. In einer anderen Ausführungsform werden ein Programmzähler, ein Aufrufstack und ein Ausführungsstatus für jeden einzelnen Thread gehalten, was eine gleiche Nebenläufigkeit zwischen allen Threads innerhalb und zwischen Warps ermöglicht. Bei mindestens einer Ausführungsform wird der Ausführungsstatus für jeden einzelnen Thread gehalten, und Threads, die dieselben Befehle ausführen, können zur Verbesserung der Effizienz zusammengeführt und parallel ausgeführt werden. Mindestens eine Ausführungsform des SM 2914 wird hier ausführlicher beschrieben.
Bei mindestens einer Ausführungsform stellt die MMU 2918 eine Schnittstelle zwischen dem GPC 2900 und der Speicherpartitionseinheit (z. B. der Partitionseinheit 2822 in 28) bereit, und die MMU 2918 sorgt für die Übersetzung virtueller Adressen in physikalische Adressen, den Speicherschutz und die Konkurrenzbereinigung von Speicheranforderungen. Bei mindestens einer Ausführungsform stellt die MMU 2918 einen oder mehrere Übersetzungs-Lookaside-Puffer („TLBs“) zur Durchführung der Übersetzung virtueller Adressen in physische Adressen im Speicher bereit.
Bei mindestens einer Ausführungsform wird mindestens eine in 29 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird zumindest der GPC 2900 verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird zumindest der GPC 2900 verwendet, um Vorcodierungsgewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt zumindest der GPC 2900 mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
30 zeigt eine Speicherpartitionseinheit 3000 einer Parallelverarbeitungseinheit („PPU“) bei mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform weist die Speicherpartitionierungseinheit 3000 ohne Einschränkung eine Raster Operations („ROP“)-Einheit 3002, einen Level Two („L2“)-Cache 3004, eine Speicherschnittstelle 3006 und jede geeignete Kombination davon auf. Bei mindestens einer Ausführungsform ist die Speicherschnittstelle 3006 mit dem Speicher gekoppelt. Bei mindestens einer Ausführungsform kann die Speicherschnittstelle 3006 32-, 64-, 128-, 1024-Bit-Datenbusse oder ähnliches für die Hochgeschwindigkeitsdatenübertragung implementieren. Bei mindestens einer Ausführungsform umfasst die PPU U Speicherschnittstellen 3006, eine Speicherschnittstelle 3006 pro Paar von Partitionseinheiten 3000, wobei jedes Paar von Partitionseinheiten 3000 mit einer entsprechenden Speichereinrichtung verbunden ist. Bei mindestens einer Ausführungsform kann die PPU beispielsweise mit bis zu Y Speichereinrichtungen verbunden sein, wie z. B. mit Speicherstacks mit hoher Bandbreite oder mit einem synchronen dynamischen wahlfreien Grafikspeicher mit doppelter Datenrate, Version 5 („GDDR5 SDRAM“).
Bei mindestens einer Ausführungsform implementiert die Speicherschnittstelle 3006 eine Speicherschnittstelle der zweiten Generation mit hoher Bandbreite („HBM2“), und Y ist gleich der Hälfte von U. Bei mindestens einer Ausführungsform befinden sich die HBM2-Speicherstacks auf demselben physischen Gehäuse wie die PPU, was im Vergleich zu herkömmlichen GDDR5-SDRAM-Systemen erhebliche Energie- und Flächeneinsparungen ermöglicht. Bei mindestens einer Ausführungsform weist jeder HBM2-Stack, ohne Einschränkung, vier Speicherchips auf und Y ist gleich 4, wobei jeder HBM2-Stack zwei 128-Bit-Kanäle pro Chip für insgesamt 8 Kanäle und eine Datenbusbreite von 1024 Bit aufweist. Bei mindestens einer Ausführungsform unterstützt der Speicher den Single-Error Correcting Double-Error Detecting („SECDED“) Error Correction Code („ECC“) zum Schutz der Daten. ECC bietet eine höhere Zuverlässigkeit für Datenverarbeitungsanwendungen, die empfindlich auf Datenverfälschung reagieren.
Bei mindestens einer Ausführungsform implementiert die PPU eine mehrstufige Speicherhierarchie. Bei mindestens einer Ausführungsform unterstützt die Speicherpartitionierungseinheit 3000 einen einheitlichen Speicher, um einen einzigen einheitlichen virtuellen Adressraum für die Zentraleinheit („CPU“) und den PPU-Speicher bereitzustellen, was die gemeinsame Nutzung von Daten zwischen virtuellen Speichersystemen ermöglicht. Bei mindestens einer Ausführungsform wird die Häufigkeit der Zugriffe einer PPU auf Speicher auf anderen Prozessoren verfolgt, um sicherzustellen, dass Speicherseiten in den physischen Speicher der PPU verschoben werden, die häufiger Zugriffe auf Seiten vornimmt. Bei mindestens einer Ausführungsform unterstützt die Hochgeschwindigkeits-GPU-Verbindung 2808 Adressübersetzungsdienste, die es der PPU ermöglichen, direkt auf die Seitentabellen der CPU zuzugreifen und der PPU vollen Zugriff auf den CPU-Speicher zu ermöglichen.
Bei mindestens einer Ausführungsform übertragen Kopiermodule Daten zwischen mehreren PPUs oder zwischen PPUs und CPUs. Bei mindestens einer Ausführungsform können Kopiermodule Seitenfehler für Adressen erzeugen, die nicht in Seitentabellen abgebildet sind, und die Speicherpartitionierungseinheit 3000 bearbeitet dann die Seitenfehler, indem sie die Adressen in die Seitentabelle abbildet, woraufhin das Kopiermodul die Übertragung durchführt. Bei mindestens einer Ausführungsform wird der Speicher für mehrere Kopiermaschinen-Operationen zwischen mehreren Prozessoren gepinnt (d. h. ist nicht auslagerbar), wodurch der verfügbare Speicher erheblich reduziert wird. Bei mindestens einer Ausführungsform können mit Hardware für Seitenfehler Adressen an Kopiermaschinen weitergegeben werden, ohne Rücksicht darauf, ob Speicherseiten resident sind, und der Kopiervorgang ist transparent.
Daten aus dem Speicher 2804 von 28 oder einem anderen Systemspeicher werden von der Speicherpartitionseinheit 3000 abgerufen und im L2-Cache 3004 gespeichert, der sich auf dem Chip befindet und bei mindestens einer Ausführungsform von verschiedenen GPCs gemeinsam genutzt wird. Jede Speicherpartitionseinheit 3000 weist bei mindestens einer Ausführungsform ohne Einschränkung mindestens einen Abschnitt des L2-Cache auf, der einer entsprechenden Einrichtung zugeordnet ist. Bei mindestens einer Ausführungsform sind Caches der unteren Ebene in verschiedenen Einheiten innerhalb von GPCs implementiert. Bei mindestens einer Ausführungsform kann jeder der SMs 2914 einen Cache der Ebene eins („L1“) implementieren, wobei der L1-Cache ein privater Speicher ist, der einem bestimmten SM 2914 zugeordnet ist, und Daten aus dem L2-Cache 3004 abgerufen und in jedem der L1-Caches zur Verarbeitung in Funktionseinheiten der SMs 2914 gespeichert werden. Bei mindestens einer Ausführungsform ist der L2-Cache 3004 mit der Speicherschnittstelle 3006 und der XBar 2820 verbunden.
Die ROP-Einheit 3002 führt bei mindestens einer Ausführungsform Grafikrasteroperationen durch, die sich auf die Pixelfarbe beziehen, wie z. B. Farbkomprimierung, Pixelüberblendung und mehr. Bei mindestens einer Ausführungsform implementiert die ROP-Einheit 3002 eine Tiefenprüfung in Verbindung mit der Rastermaschine 2908, wobei sie eine Tiefe für eine Abtastposition, die mit einem Pixelfragment verbunden ist, von der Culling-Maschine der Rastermaschine 2908 erhält. Bei mindestens einer Ausführungsform wird die Tiefe gegen eine entsprechende Tiefe in einem Tiefenpuffer für einen mit dem Fragment verbundenen Probenort getestet. Bei mindestens einer Ausführungsform aktualisiert die ROP-Einheit 3002 den Tiefenpuffer und überträgt das Ergebnis des Tiefentests an die Rastermaschine 2908, wenn das Fragment den Tiefentest für den Probenort besteht. Es wird deutlich, dass die Anzahl der Partitionseinheiten 3000 von der Anzahl der GPCs abweichen kann, und daher kann jede ROP-Einheit 3002 bei mindestens einer Ausführungsform mit jedem der GPCs gekoppelt sein. Bei mindestens einer Ausführungsform verfolgt die ROP-Einheit 3002 die von verschiedenen GPCs empfangenen Pakete und bestimmt, an welche ein von der ROP-Einheit 3002 erzeugtes Ergebnis über das XBar 2820 weitergeleitet wird.
31 zeigt einen Streaming-Multiprozessor („SM“) 3100 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist der SM 3100 der SM von 29. Bei mindestens einer Ausführungsform weist der SM 3100 ohne Einschränkung einen Befehls-Cache 3102, eine oder mehrere Scheduler-Einheiten 3104, eine Registerdatei 3108, einen oder mehrere Verarbeitungskerne („Cores“) 3110, eine oder mehrere Spezialfunktionseinheiten („SFUs“) 3112, eine oder mehrere Lade-/Speichereinheiten („LSUs“) 3114, ein Verbindungsnetzwerk 3116, einen gemeinsamen Speicher/L1-Cache 3118 und eine beliebige geeignete Kombination davon auf. Bei mindestens einer Ausführungsform verteilt eine Arbeitsverteilungseinheit Tasks zur Ausführung auf allgemeinen Verarbeitungsclustern („GPCs“) von Parallelverarbeitungseinheiten („PPUs“), und jede Task wird einem bestimmten Datenverarbeitungscluster („DPC“) innerhalb eines GPCs zugewiesen, und wenn die Task mit einem Shader-Programm verbunden ist, wird die Task einem der SMs 3100 zugewiesen. Bei mindestens einer Ausführungsform empfängt die Scheduler-Einheit 3104 Tasks von der Arbeitsverteilungseinheit und verwaltet die Befehlsplanung für einen oder mehrere Thread-Blöcke, die dem SM 3100 zugewiesen sind. Bei mindestens einer Ausführungsform plant die Scheduler-Einheit 3104 Thread-Blöcke für die Ausführung als Warps von parallelen Threads, wobei jedem Thread-Block mindestens ein Warp zugewiesen wird. Bei mindestens einer Ausführungsform führt jeder Warp Threads aus. Bei mindestens einer Ausführungsform verwaltet die Scheduler-Einheit 3104 eine Vielzahl verschiedener Thread-Blöcke, indem sie den verschiedenen Thread-Blöcken Warps zuweist und dann während jedes Taktzyklus Anweisungen aus einer Vielzahl verschiedener kooperativer Gruppen an verschiedene Funktionseinheiten (z. B. Verarbeitungskerne 3110, SFUs 3112 und LSUs 3114) verteilt.
Bei mindestens einer Ausführungsform können sich kooperative Gruppen auf ein Programmiermodell zum Organisieren von Gruppen kommunizierender Threads beziehen, das es Entwicklern ermöglicht, die Granularität auszudrücken, mit der Threads kommunizieren, und um so reichhaltigere, effizientere parallele Dekompositionen zu ermöglichen. Bei mindestens einer Ausführungsform unterstützen kooperative Start-APIs die Synchronisierung zwischen Thread-Blöcken zur Ausführung paralleler Algorithmen. Bei mindestens einer Ausführungsform bieten Anwendungen herkömmlicher Programmiermodelle ein einziges, einfaches Konstrukt für die Synchronisierung kooperierender Threads: eine Barriere über alle Threads eines Thread-Blocks (z. B. die Funktion syncthreads( )). Bei mindestens einer Ausführungsform können Programmierer jedoch Gruppen von Threads mit einer kleineren Granularität als der des Thread-Blocks definieren und innerhalb der definierten Gruppen synchronisieren, um eine höhere Leistung, Designflexibilität und Software-Wiederverwendung in Form von gemeinsamen gruppenweiten Funktionsschnittstellen zu ermöglichen. Bei mindestens einer Ausführungsform ermöglichen kooperative Gruppen Programmierern, Gruppen von Threads explizit auf Subblock- (d. h. so klein wie ein einzelner Thread) und Multiblock-Granularität zu definieren und kollektive Operationen wie die Synchronisierung auf Threads in einer kooperativen Gruppe durchzuführen. Bei mindestens einer Ausführungsform unterstützt das Programmiermodell eine saubere Komposition über Softwaregrenzen hinweg, so dass Bibliotheken und Dienstprogramme innerhalb ihres lokalen Kontexts sicher synchronisieren können, ohne dass Annahmen über Konvergenz getroffen werden müssen. Bei mindestens einer Ausführungsform ermöglichen die Primitives für kooperative Gruppen neue Muster kooperativer Parallelität, die ohne Einschränkung Erzeuger-Verbraucher-Parallelität, opportunistische Parallelität und globale Synchronisierung über ein ganzes Raster von Thread-Blöcken einschließen.
Bei mindestens einer Ausführungsform ist eine Dispatcher-Einheit 3106 ausgestaltet, um Anweisungen an eine oder mehrere Funktionseinheiten zu übertragen, und die Scheduler-Einheit 3104 weist ohne Einschränkung zwei Dispatcher-Einheiten 3106 auf, die es ermöglichen, dass zwei verschiedene Anweisungen aus demselben Warp während jedes Taktzyklus versandt werden. Bei mindestens einer Ausführungsform weist jede Scheduler-Einheit 3104 eine einzelne Dispatcher-Einheit 3106 oder mehrere Dispatcher-Einheiten 3106 auf.
Bei mindestens einer Ausführungsform weist jeder SM 3100 ohne Einschränkung eine Registerdatei 3108 auf, die einen Satz von Registern für Funktionseinheiten des SM 3100 bereitstellt. Bei mindestens einer Ausführungsform ist die Registerdatei 3108 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein eigener Abschnitt der Registerdatei 3108 zugewiesen ist. Bei mindestens einer Ausführungsform ist die Registerdatei 3108 zwischen verschiedenen Warps aufgeteilt, die von dem SM 3100 ausgeführt werden, und die Registerdatei 3108 stellt einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten verbunden sind. Bei mindestens einer Ausführungsform umfasst jeder SM 3100 ohne Einschränkung eine Vielzahl von L-Verarbeitungskernen 3110. Bei mindestens einer Ausführungsform weist der SM 3100 ohne Einschränkung eine große Anzahl (z. B. 128 oder mehr) unterschiedlicher Verarbeitungskerne 3110 auf. In mindestens einer Ausführungsform weist jeder Verarbeitungskern 3110 bei mindestens einer Ausführungsform ohne Einschränkung eine Vollpipeline-, Einzelpräzisions-, Doppelpräzisions- und/oder gemischte Präzisionsverarbeitungseinheit auf, die ohne Einschränkung eine arithmetische Gleitkomma-Logikeinheit und eine arithmetische Ganzzahl-Logikeinheit umfasst. Bei mindestens einer Ausführungsform implementieren die arithmetischen Gleitkomma-Logikeinheiten den Standard IEEE 754-2008 für Gleitkomma-Arithmetik. Bei mindestens einer Ausführungsform weisen die Verarbeitungskerne 3110 ohne Einschränkung 64 Gleitkomma-Kerne mit einfacher Genauigkeit (32 Bit), 64 Ganzzahl-Kerne, 32 Gleitkomma-Kerne mit doppelter Genauigkeit (64 Bit) und 8 Tensor-Kerne auf.
Tensorkerne sind gemäß mindestens einer Ausführungsform für die Durchführung von Matrixoperationen ausgestaltet. Bei mindestens einer Ausführungsform sind ein oder mehrere Tensorkerne in den Verarbeitungskernen 3110 vorhanden. Bei mindestens einer Ausführungsform sind Tensorkerne so ausgestaltet, dass sie Deep-Learning-Matrixarithmetik durchführen, wie z. B. Faltungsoperationen für das Training und Inferencing von neuronalen Netzen. Bei mindestens einer Ausführungsform arbeitet jeder Tensorkern mit einer 4x4-Matrix und führt eine Matrixmultiplikations- und Akkumulationsoperation D = A X B + C durch, wobei A, B, C und D 4x4-Matrizen sind.
Bei mindestens einer Ausführungsform sind die Matrixmultiplikationseingänge A und B 16-Bit-Gleitkommamatrizen und die Akkumulationsmatrizen C und D sind 16-Bit-Gleitkomma- oder 32-Bit-Gleitkommamatrizen. Bei mindestens einer Ausführungsform arbeiten die Tensorkerne mit 16-Bit-Gleitkomma-Eingangsdaten und 32-Bit-Gleitkomma-Akkumulation. Bei mindestens einer Ausführungsform werden für die 16-Bit-Gleitkommamultiplikation 64 Operationen verwendet, was zu einem Produkt mit voller Genauigkeit führt, das dann unter Verwendung einer 32-Bit-Gleitkomma-Adition mit anderen Zwischenprodukten zu einer 4x4x4-Matrixmultiplikation akkumuliert wird. Bei mindestens einer Ausführungsform werden Tensor-Kerne verwendet, um viel größere zweidimensionale oder höherdimensionale Matrixoperationen durchzuführen, die aus diesen kleineren Elementen aufgebaut sind. Bei mindestens einer Ausführungsform stellt eine API wie die CUDA 9 C++ API spezialisierte Operationen zum Laden, Multiplizieren und Akkumulieren von Matrizen sowie zum Speichern von Matrizen bereit, um Tensorkerne von einem CUDA-C++-Programm aus effizient zu nutzen. Bei mindestens einer Ausführungsform auf CUDA-Ebene geht die Schnittstelle auf Warp-Ebene von Matrizen der Größe 16x16 aus, die sich über alle 32 Threads des Warp erstrecken.
Bei mindestens einer Ausführungsform umfasst jeder SM 3100 ohne Einschränkung M SFUs 3112, die spezielle Funktionen ausführen (z. B. Attributauswertung, reziproke Quadratwurzel und dergleichen). Bei mindestens einer Ausführungsform weisen die SFUs 3112 ohne Einschränkung eine Baum-Traversierungs-Einheit auf, die so ausgestaltet ist, dass sie eine hierarchische Baumdatenstruktur durchläuft. Bei mindestens einer Ausführungsform weisen die SFUs 3112 ohne Einschränkung eine Textureinheit auf, die so konfiguriert ist, dass sie Filteroperationen für die Texturabbildung durchführt. Bei mindestens einer Ausführungsform sind die Textureinheiten so ausgestaltet, dass sie Texturkarten (z. B. eine 2D-Anordnung von Texeln) aus dem Speicher laden und Texturkarten abtasten, um abgetastete Texturwerte zur Verwendung in von dem SM 3100 ausgeführten Shader-Programmen zu erzeugen. Bei mindestens einer Ausführungsform werden die Texturkarten im gemeinsamen Speicher/L1-Cache 3118 gespeichert. Bei mindestens einer Ausführungsform implementieren die Textureinheiten Texturoperationen wie Filteroperationen unter Verwendung von Mip-Maps (z. B. Texturkarten mit unterschiedlichen Detailstufen). Bei mindestens einer Ausführungsform weist jeder SM 3100, ohne Einschränkung, zwei Textureinheiten auf.
Jeder SM 3100 umfasst, ohne Einschränkung, N LSUs 3114, die bei mindestens einer Ausführungsform Lade- und Speicheroperationen zwischen dem gemeinsamen Speicher/L1-Cache 3118 und der Registerdatei 3108 implementieren. Jeder SM 3100 weist ohne Einschränkung ein Verbindungsnetzwerk 3116 auf, das bei mindestens einer Ausführungsform jede der Funktionseinheiten mit der Registerdatei 3108 und die LSU 3114 mit der Registerdatei 3108 und dem gemeinsamen Speicher/L1-Cache 3118 verbindet. Bei mindestens einer Ausführungsform ist das Verbindungsnetzwerk 3116 ein Koppelfeld, das so ausgestaltet sein kann, dass es jede der Funktionseinheiten mit jedem der Register in der Registerdatei 3108 verbindet und die LSUs 3114 mit der Registerdatei 3108 und den Speicherplätzen im gemeinsamen Speicher/L1-Cache 3118 verbindet.
In mindestens einer Ausführungsform ist der gemeinsam genutzte Speicher/L1-Cache 3118 eine Anordnung von On-Chip-Speicher, der bei mindestens einer Ausführungsform die Datenspeicherung und die Kommunikation zwischen dem SM 3100 und der Primitiv-Maschine und zwischen Threads im SM 3100 ermöglicht. Bei mindestens einer Ausführungsform umfasst der gemeinsam genutzte Speicher/L1-Cache 3118 ohne Einschränkung eine Speicherkapazität von 128 KB und befindet sich im Pfad vom SM 3100 zur Partitionseinheit. Bei mindestens einer Ausführungsform wird der gemeinsame Speicher/L1-Cache 3118 zum Zwischenspeichern von Lese- und Schreibvorgängen verwendet. Bei mindestens einer Ausführungsform sind einer oder mehrere von gemeinsamem Speicher/L1-Cache 3118, L2-Cache und Arbeitsspeicher Zusatzspeicher (Backing-Stores).
Die Kombination von Daten-Cache und gemeinsam genutzter Speicherfunktionalität in einem einzigen Speicherblock bietet bei mindestens einer Ausführungsform eine verbesserte Leistung für beide Arten von Speicherzugriffen. Bei mindestens einer Ausführungsform wird die Kapazität von Programmen, die den gemeinsam genutzten Speicher nicht verwenden, als Cache genutzt oder kann von diesen genutzt werden, z. B. wenn der gemeinsam genutzte Speicher so ausgestaltet ist, dass er die Hälfte der Kapazität nutzt, können Textur- und Lade-/Speicheroperationen die verbleibende Kapazität nutzen. Durch die Integration in den gemeinsam genutzten Speicher/L1-Cache 3118 kann der gemeinsam genutzte Speicher/L1-Cache 3118 gemäß mindestens einer Ausführungsform als durchsatzstarke Leitung für Streaming-Daten fungieren und gleichzeitig Zugriff auf häufig wiederverwendete Daten mit hoher Bandbreite und geringer Latenz bieten. Bei mindestens einer Ausführungsform kann, wenn sie für allgemeine parallele Berechnungen ausgestaltet ist, eine einfachere Konfiguration im Vergleich zur Grafikverarbeitung verwendet werden. Bei mindestens einer Ausführungsform werden Grafikverarbeitungseinheiten mit festen Funktionen umgangen, wodurch ein wesentlich einfacheres Programmiermodell entsteht. Bei mindestens einer Ausführungsform weist die Arbeitsverteilungseinheit in der Konfiguration für allgemeine parallele Berechnungen Blöcke von Threads direkt den DPCs zu und verteilt sie. Bei mindestens einer Ausführungsform führen Threads in einem Block dasselbe Programm aus, wobei eine eindeutige Thread-ID in der Berechnung verwendet wird, um sicherzustellen, dass jeder Thread eindeutige Ergebnisse erzeugt, wobei der SM 3100 zur Ausführung des Programms und zur Durchführung von Berechnungen, der gemeinsame Speicher/L1-Cache 3118 zur Kommunikation zwischen Threads und die LSU 3114 zum Lesen und Schreiben des globalen Speichers über den gemeinsamen Speicher/L1-Cache 3118 und die Speicherpartitionseinheit verwendet werden. Bei mindestens einer Ausführungsform schreibt der SM 3100, wenn er für allgemeine parallele Berechnungen ausgestaltet ist, Befehle, die die Scheduler-Einheit 3104 verwenden kann, um neue Arbeiten auf DPCs zu starten.
Bei mindestens einer Ausführungsform ist die PPU in einem Desktop-Computer, einem Laptop-Computer, einem Tablet-Computer, Servern, Supercomputern, einem Smartphone (z. B. einer drahtlosen Handheld-Einrichtung), einem persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, einem Fahrzeug, einer am Kopf montierten Anzeige, einer elektronischen in der Hand gehaltenen Einrichtung usw. vorhanden oder damit verbunden. Bei mindestens einer Ausführungsform ist die PPU auf einem einzigen Halbleitersubstrat untergebracht. Bei mindestens einer Ausführungsform ist die PPU in einem System-on-a-Chip („SoC“) zusammen mit einer oder mehreren anderen Einrichtungen wie zusätzlichen PPUs, Speicher, einer CPU mit reduziertem Befehlssatz („RISC“), einer Speicherverwaltungseinheit („MMU“), einem Digital-Analog-Wandler („DAC“) und dergleichen vorhanden.
Bei mindestens einer Ausführungsform kann die PPU auf einer Grafikkarte vorhanden sein, die eine oder mehrere Speichereinrichtungen aufweist. Bei mindestens einer Ausführungsform kann die Grafikkarte so ausgestaltet sein, dass sie mit einem PCIe-Steckplatz auf einem Motherboard eines Desktop-Computers verbunden werden kann. Bei mindestens einer Ausführungsform kann die PPU eine integrierte Grafikverarbeitungseinheit („iGPU“) sein, die im Chipsatz der Hauptplatine vorhanden ist.
Bei mindestens einer Ausführungsform wird mindestens eine in 31 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird zumindest der Streaming-Multiprozessor 3100 verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird zumindest der Streaming-Multiprozessor 3100 verwendet, um Vorcodierergewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt zumindest der Streaming-Multiprozessor 3100 mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
Bei mindestens einer Ausführungsform kann sich eine einzelne Halbleiterplattform auf eine einzige einheitliche halbleiterbasierte integrierte Schaltung oder einen Chip beziehen. Bei mindestens einer Ausführungsform können Multi-Chip-Module mit erhöhter Konnektivität verwendet werden, die einen On-Chip-Betrieb simulieren und wesentliche Verbesserungen gegenüber der Verwendung einer herkömmlichen Zentraleinheit („CPU“) und einer Bus-Implementierung bieten. Bei mindestens einer Ausführungsform können verschiedene Module auch separat oder in verschiedenen Kombinationen von Halbleiterplattformen je nach Wunsch des Benutzers angeordnet sein.
Bei mindestens einer Ausführungsform sind Computerprogramme in Form von maschinenlesbarem, ausführbarem Code oder Computersteuerungslogik-Algorithmen im Hauptspeicher 1104 und/oder im Sekundärspeicher gespeichert. Computerprogramme, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, ermöglichen es dem System 1100, verschiedene Funktionen gemäß mindestens einer Ausführungsform auszuführen. Bei mindestens einer Ausführungsform sind Speicher 1104, Speicher und/oder jeder andere Speicher mögliche Beispiele für computerlesbare Medien. Bei mindestens einer Ausführungsform kann sich der Sekundärspeicher auf jede geeignete Einrichtung oder jedes System beziehen, wie z. B. ein Festplattenlaufwerk und/oder ein Wechselspeicherlaufwerk, das ein Diskettenlaufwerk, ein Magnetbandlaufwerk, ein Compact-Disk-Laufwerk, ein DVD-Laufwerk, eine Aufnahmeeinrichtung, einen USB-Flash-Speicher usw. darstellt. Bei mindestens einer Ausführungsform ist die Architektur und/oder Funktionalität verschiedener vorhergehender Figuren im Zusammenhang mit der CPU 1102, dem Parallelverarbeitungssystem 1112, einem integrierten Schaltkreis, der mindestens einen Abschnitt der Fähigkeiten sowohl der CPU 1102 als auch des Parallelverarbeitungssystems 1112 besitzt, einem Chipsatz (z.B. eine Gruppe integrierter Schaltkreise, die als Einheit zur Ausführung verwandter Funktionen usw. entworfen und verkauft wird) und jeder geeigneten Kombination integrierter Schaltkreise implementiert.
Bei mindestens einer Ausführungsform ist die Architektur und/oder Funktionalität verschiedener vorhergehender Figuren im Zusammenhang mit einem allgemeinen Computersystem, einem Leiterplattensystem, einem Spielkonsolensystem für Unterhaltungszwecke, einem anwendungsspezifischen System und mehr implementiert. Bei mindestens einer Ausführungsform kann das Computersystem 1100 die Form eines Desktop-Computers, eines Laptops, eines Tablet-Computers, eines Servers, eines Supercomputers, eines Smartphones (z.B. einer drahtlosen, in der Hand gehaltenen Einrichtung), eines persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, eines Fahrzeugs, einer auf dem Kopf montierten Anzeige, einer in der Hand gehaltenen elektronischen Einrichtung, einer Mobiltelefoneinrichtung, eines Fernsehers, einer Workstation, von Spielkonsolen, eines eingebetteten Systems und/oder jeder anderen Art von Logik annehmen.
Bei mindestens einer Ausführungsform weist das Parallelverarbeitungssystem 1112 ohne Einschränkung eine Vielzahl von Parallelverarbeitungseinheiten („PPUs“) 1114 und zugehörige Speicher 1116 auf. Bei mindestens einer Ausführungsform sind die PPUs 1114 mit einem Host-Prozessor oder anderen peripheren Einrichtungen über eine Zwischenverbindung 1118 und einen Switch 1120 oder Multiplexer verbunden. Bei mindestens einer Ausführungsform verteilt das Parallelverarbeitungssystem 1112 Rechenaufgaben auf PPUs 1114, die parallelisierbar sein können - beispielsweise als Teil der Verteilung von Rechenaufgaben auf mehrere Thread-Blöcke der Grafikverarbeitungseinheit („GPU“). Bei mindestens einer Ausführungsform wird der Speicher gemeinsam genutzt und ist für einige oder alle PPUs 1114 zugänglich (z. B. für Lese- und/oder Schreibzugriffe), obwohl ein solcher gemeinsam genutzter Speicher zu Leistungseinbußen im Vergleich zur Nutzung von lokalem Speicher und Registern führen kann, die in einer PPU 1114 resident sind. Bei mindestens einer Ausführungsform wird der Betrieb der PPUs 1114 durch Verwendung eines Befehls wie _syncthreads() synchronisiert, wobei alle Threads in einem Block (z. B. über mehrere PPUs 1114 ausgeführt) einen bestimmten Punkt der Codeausführung erreichen müssen, bevor sie fortfahren.
NETZWERKE
32 veranschaulicht ein Netzwerk 3200 für die Kommunikation von Daten innerhalb eines drahtlosen 5G-Kommunikationsnetzwerks gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform umfasst das Netzwerk 3200 eine Basisstation 3206 mit einem Abdeckungsbereich 3204, eine Vielzahl von mobilen Einrichtungen 3208 und ein Backhaul-Netzwerk 3202. Bei mindestens einer Ausführungsform, wie dargestellt, baut die Basisstation 3206 Uplink- und/oder Downlink-Verbindungen mit mobilen Einrichtungen 3208 auf, die dazu dienen, Daten von mobilen Einrichtungen 3208 zur Basisstation 3206 und umgekehrt zu übertragen. Bei mindestens einer Ausführungsform können die über Uplink-/Downlink-Verbindungen übertragenen Daten sowohl Daten aufweisen, die zwischen mobilen Einrichtungen 3208 kommuniziert werden, als auch Daten, die über das Backhaul-Netzwerk 3202 zu/von einer Gegenstelle (nicht dargestellt) übertragen werden. Bei mindestens einer Ausführungsform bezieht sich der Begriff „Basisstation“ auf eine beliebige Komponente (oder eine Sammlung von Komponenten), die so ausgestaltet ist, dass sie einen drahtlosen Zugang zu einem Netzwerk bereitstellt, wie z. B. eine erweiterte Basisstation (eNB), eine Makrozelle, eine Femtozelle, ein Wi-Fi-Zugangspunkt (AP) oder andere drahtlose Einrichtungen. Bei mindestens einer Ausführungsform können die Basisstationen einen drahtlosen Zugang gemäß einem oder mehreren drahtlosen Kommunikationsprotokollen bereitstellen, z. B. Long Term Evolution (LTE), LTE Advanced (LTE-A), High Speed Packet Access (HSPA), Wi-Fi 802.11 a/b/g/n/ac, usw. Bei mindestens einer Ausführungsform bezieht sich der Begriff „mobile Einrichtung“ auf eine beliebige Komponente (oder eine Sammlung von Komponenten), die in der Lage ist, eine drahtlose Verbindung mit einer Basisstation herzustellen, wie z. B. ein Benutzergerät (UE), eine Mobilstation (STA) und andere drahtlos arbeitende Einrichtungen. Bei einigen Ausführungsformen kann das Netzwerk 3200 verschiedene andere drahtlose Einrichtungen umfassen, wie z. B. ein Relais, einen Low-Power-Knoten usw.
Bei mindestens einer Ausführungsform wird mindestens eine in 32 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird zumindest die Basisstation 3206 verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird zumindest die Basisstation 3206 verwendet, um Vorcodierergewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt zumindest die Basisstation 3206 mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
33 veranschaulicht eine Netzwerkarchitektur 3300 für ein drahtloses 5G-Netzwerk gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform, wie dargestellt, weist die Netzwerkarchitektur 3300 ein Funkzugangsnetzwerk (RAN) 3304, einen Evolved Packet Core (EPC) 3302, der als Kernnetzwerk bezeichnet werden kann, und ein Heimatnetzwerk 3316 eines UE 3308 auf, das versucht, auf das RAN 3304 zuzugreifen. Bei mindestens einer Ausführungsform bilden das RAN 3304 und der EPC 3302 ein drahtloses Dienstnetzwerk. Bei mindestens einer Ausführungsform weist das RAN 3304 eine Basisstation 3306 auf, und der EPC 3302 weist eine Mobilitätsverwaltungseinheit (MME) 3312, ein Serving Gateway (SGW) 3310 und ein Packet Data Network (PDN) Gateway (PGW) 3314 auf. Bei mindestens einer Ausführungsform weist das Heimnetzwerk 3316 einen Anwendungsserver 3318 und einen Home Subscriber Server (HSS) 3320 auf. Bei mindestens einer Ausführungsform kann der HSS 3320 Teil des Heimnetzes 3316, des EPC 3302 und/oder von Varianten davon sein.
Bei mindestens einer Ausführungsform ist die MME 3312 ein Anschlusspunkt in einem Netzwerk für Verschlüsselung/Integritätsschutz für NAS-Signalisierung und handhabt die Verwaltung von Sicherheitsschlüsseln. Bei mindestens einer Ausführungsform sollte beachtet werden, dass der Begriff „MME“ in 4G-LTE-Netzen verwendet wird und dass 5G-LTE-Netze einen Security Anchor Node (SEAN) oder eine Security Access Function (SEAF) aufweisen können, die ähnliche Funktionen ausführen. Bei mindestens einer Ausführungsform können die Begriffe „MME“, „SEAN“ und „SEAF“ austauschbar verwendet werden. Bei mindestens einer Ausführungsform bietet die MME 3312 auch eine Steuerebenenfunktion für die Mobilität zwischen LTE- und 2G/3G-Zugangsnetzen sowie eine Schnittstelle zu den Heimatnetzen von Roaming-UEs. Bei mindestens einer Ausführungsform leitet die SGW 3310 Benutzerdatenpakete weiter und fungiert gleichzeitig als Mobilitätsanker für eine Benutzerebene bei Handover. Bei mindestens einer Ausführungsform stellt das PGW 3314 die Konnektivität von UEs zu externen Paketdatennetzwerken bereit, indem es als Ausgangs- und Eingangspunkt für den Verkehr von UEs dient. Bei mindestens einer Ausführungsform ist der HSS 3320 eine zentrale Datenbank, die benutzer- und abonnementbezogene Informationen enthält. Bei mindestens einer Ausführungsform ist der Anwendungsserver 3318 eine zentrale Datenbank, die benutzerbezogene Informationen über verschiedene Anwendungen enthält, die die Netzwerkarchitektur 3300 nutzen und darüber kommunizieren können.
Bei mindestens einer Ausführungsform wird mindestens eine in 33 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird zumindest die Basisstation 3306 verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird zumindest die Basisstation 3306 verwendet, um Vorcodierergewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt zumindest die Basisstation 3306 mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
34 ist ein Diagramm, das einige grundlegende Funktionen eines mobilen Telekommunikationsnetzes/-systems veranschaulicht, das gemäß mindestens einer Ausführungsform nach den LTE- und 5G-Prinzipien arbeitet. Bei mindestens einer Ausführungsform weist ein mobiles Telekommunikationssystem eine Infrastruktureinrichtung auf, die Basisstationen 3414 umfasst, die mit einem Kernnetzwerk 3402 verbunden sind, das gemäß einer konventionellen Anordnung arbeitet, die für diejenigen, die mit Kommunikationstechnologie vertraut sind, verständlich ist. Bei mindestens einer Ausführungsform kann die Infrastruktureinrichtung 3414 auch als Basisstation, Netzwerkelement, Enhanced NodeB (eNodeB) oder als koordinierende Instanz bezeichnet werden und stellt eine drahtlose Zugangsschnittstelle für eine oder mehrere Kommunikationseinrichtungen innerhalb eines Abdeckungsbereichs oder einer Zelle bereit, der/die durch eine gestrichelte Linie 3404 dargestellt ist, die als Funkzugangsnetzwerk bezeichnet werden kann. Bei mindestens einer Ausführungsform können eine oder mehrere mobile Kommunikationseinrichtungen 3406 Daten durch Senden und Empfangen von Signalen, die Daten darstellen, über eine drahtlose Zugangsschnittstelle kommunizieren. Bei mindestens einer Ausführungsform kann das Kernnetzwerk 3402 auch eine Funktionalität einschließlich Authentifizierung, Mobilitätsmanagement, Aufladen usw. für Kommunikationseinrichtungen, die von einer Netzwerkinstanz bedient werden, aufweisen.
Bei mindestens einer Ausführungsform können die mobilen Kommunikationseinrichtungen von 34 auch als Kommunikationsendgeräte, Benutzergeräte (UE), Endgeräte usw. bezeichnet werden und sind so ausgestaltet, dass sie mit einer oder mehreren anderen Kommunikationseinrichtungen kommunizieren, die von einem gleichen oder einem anderen Versorgungsgebiet über eine Netzwerkinstanz versorgt werden. Bei mindestens einer Ausführungsform können diese Kommunikationen durch Senden und Empfangen von Signalen, die Daten darstellen, unter Verwendung einer drahtlosen Zugangsschnittstelle über Zweiwege-Kommunikationsverbindungen durchgeführt werden.
Bei mindestens einer Ausführungsform, wie sie in 34 gezeigt ist, weist einer der eNodeBs 3414a einen Sender 3412 zum Senden von Signalen über eine drahtlose Zugangsschnittstelle zu einer oder mehreren Kommunikationseinrichtungen oder UEs 3406 und einen Empfänger 3410 zum Empfangen von Signalen von einer oder mehreren UEs innerhalb des Versorgungsbereichs 3404 auf. Bei mindestens einer Ausführungsform steuert die Steuerung 3408 den Sender 3412 und den Empfänger 3410 zum Senden und Empfangen von Signalen über eine drahtlose Zugangsschnittstelle. Bei mindestens einer Ausführungsform kann die Steuerung 3408 eine Funktion zur Steuerung der Zuweisung von Kommunikationsressourcenelementen einer drahtlosen Zugangsschnittstelle ausführen und kann bei einigen Ausführungsformen einen Planer zur Planung von Übertragungen über eine drahtlose Zugangsschnittstelle sowohl für eine Uplink- als auch für eine Downlink-Strecke aufweisen.
Bei mindestens einer Ausführungsform ist ein beispielhaftes UE 3406a detaillierter dargestellt, das einen Sender 3420 zum Übertragen von Signalen auf einer Uplink-Strecke einer drahtlosen Zugangsschnittstelle zu eNodeB 3414 und einen Empfänger 3418 zum Empfangen von Signalen aufweist, die von eNodeB 3414 auf einer Downlink-Strecke über eine drahtlose Zugangsschnittstelle übertragen werden. Bei mindestens einer Ausführungsform werden der Sender 3420 und der Empfänger 3418 von einer Steuerung 3416 gesteuert.
Bei mindestens einer Ausführungsform wird mindestens eine in 34 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird zumindest die Basisstation 3414 verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird zumindest die Basisstation 3414 verwendet, um Vorcodierergewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt zumindest die Basisstation 3414 mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
35 illustriert ein Funkzugangsnetzwerk 3500, das gemäß mindestens einer Ausführungsform Teil einer 5G-Netzwerkarchitektur sein kann. Bei mindestens einer Ausführungsform deckt das Funkzugangsnetzwerk 3500 eine geografische Region ab, die in eine Anzahl von zellularen Regionen (Zellen) unterteilt ist, die von einem Benutzergerät (UE) eindeutig identifiziert werden können, basierend auf einer Identifikation, die über ein geografisches Gebiet von einem Zugangspunkt oder einer Basisstation gesendet wird. Bei mindestens einer Ausführungsform können die Makrozellen 3540, 3528 und 3516 sowie eine Kleinzelle 3530 einen oder mehrere Sektoren aufweisen. Bei mindestens einer Ausführungsform ist ein Sektor ein Teilbereich einer Zelle, und alle Sektoren innerhalb einer Zelle werden von derselben Basisstation versorgt. Bei mindestens einer Ausführungsform kann eine einzelne logische Kennung, die zu diesem Sektor gehört, eine Funkverbindung innerhalb eines Sektors identifizieren. Bei mindestens einer Ausführungsform können mehrere Sektoren innerhalb einer Zelle durch Gruppen von Antennen gebildet werden, wobei jede Antenne für die Kommunikation mit UEs in einem Abschnitt einer Zelle zuständig ist.
Bei mindestens einer Ausführungsform wird jede Zelle von einer Basisstation (BS) bedient. Bei mindestens einer Ausführungsform ist eine Basisstation ein Netzelement in einem Funkzugangsnetzwerk, das für die Funkübertragung und den Funkempfang in einer oder mehreren Zellen zu oder von einem UE zuständig ist. Bei mindestens einer Ausführungsform kann eine Basisstation auch als Basis-Transceiver-Station (BTS), Funk-Basisstation, Funk-Transceiver, Transceiver-Funktion, Basic Service Set (BSS), Extended Service Set (ESS), Access Point (AP), Node B (NB), eNode B (eNB), gNode B (gNB) oder mit einer anderen geeigneten Terminologie bezeichnet werden. Bei mindestens einer Ausführungsform können die Basisstationen eine Backhaul-Schnittstelle zur Kommunikation mit einem Backhaul-Abschnitt eines Netzwerkes aufweisen. Bei mindestens einer Ausführungsform verfügt eine Basisstation über eine integrierte Antenne oder ist über Zuführungskabel mit einer Antenne oder einem Remote Radio Head (RRH) verbunden.
Bei mindestens einer Ausführungsform kann ein Backhaul eine Verbindung zwischen einer Basisstation und einem Kernnetzwerk bereitstellen, und bei einigen Ausführungsformen kann ein Backhaul eine Verbindung zwischen den jeweiligen Basisstationen herstellen. Bei mindestens einer Ausführungsform ist ein Kernnetzwerk ein Teil eines drahtlosen Kommunikationssystems, der im Allgemeinen unabhängig von der in einem Funkzugangsnetzwerk verwendeten Funkzugangstechnologie ist. Bei mindestens einer Ausführungsform können verschiedene Arten von Backhaul-Schnittstellen verwendet werden, z. B. eine direkte physische Verbindung, ein virtuelles Netzwerk oder ähnliches unter Verwendung eines geeigneten Transportnetzwerkes. Bei mindestens einer Ausführungsform können einige Basisstationen als integrierte Zugangs- und Backhaul-Knoten (IAB) ausgestaltet sein, bei denen ein drahtloses Spektrum sowohl für Zugangsverbindungen (d. h. drahtlose Verbindungen mit UEs) als auch für Backhaul-Verbindungen genutzt werden kann, was manchmal als drahtloses Self-Backhauling bezeichnet wird. Bei mindestens einer Ausführungsform kann durch drahtloses Self-Backhauling ein drahtloses Spektrum, das für die Kommunikation zwischen einer Basisstation und einem UE verwendet wird, für die Backhaul-Kommunikation genutzt werden, wodurch eine schnelle und einfache Einrichtung von hochdichten Kleinzellennetzwerken ermöglicht wird, im Gegensatz zu der Notwendigkeit, jede neue Basisstation mit einer eigenen festverdrahteten Backhaul-Verbindung auszustatten.
Bei mindestens einer Ausführungsform sind die Hochleistungs-Basisstationen 3536 und 3520 in den Zellen 3540 und 3528 dargestellt, und eine Hochleistungs-Basisstation 3510 ist gezeigt, die einen Remote Radio Head (RRH) 3512 in der Zelle 3516 steuert. Bei mindestens einer Ausführungsform können die Zellen 3540, 3528 und 3516 als Großraumzellen oder Makrozellen bezeichnet werden. Bei mindestens einer Ausführungsform ist in der kleinen Zelle 3530 (z. B. Mikrozelle, Picozelle, Femtozelle, Heimatbasisstation, Heimatknoten B, HeimateNode B usw.), die sich mit einer oder mehreren Makrozellen überschneiden kann, eine Basisstation 3534 mit geringer Leistung dargestellt, die als kleine Zelle oder Small Size Cell bezeichnet werden kann. Bei mindestens einer Ausführungsform kann die Dimensionierung der Zellen entsprechend dem Systemdesign und den Komponentenbeschränkungen erfolgen. Bei mindestens einer Ausführungsform kann ein Relaisknoten eingesetzt werden, um die Größe oder den Versorgungsbereich einer bestimmten Zelle zu vergrößern. Bei mindestens einer Ausführungsform kann das Funkzugangsnetzwerk 3500 eine beliebige Anzahl von drahtlosen Basisstationen und Zellen aufweisen. Bei mindestens einer Ausführungsform stellen die Basisstationen 3536, 3520, 3510, 3534 drahtlose Zugangspunkte zu einem Kernnetzwerk für eine beliebige Anzahl von mobilen Geräten bereit.
Bei mindestens einer Ausführungsform kann ein Quadcopter oder eine Drohne 3542 ausgestaltet sein, um als Basisstation zu fungieren. Bei mindestens einer Ausführungsform muss eine Zelle nicht unbedingt stationär sein, und ein geografisches Gebiet einer Zelle kann sich entsprechend dem Standort einer mobilen Basisstation wie dem Quadcopter 3542 bewegen.
Bei mindestens einer Ausführungsform unterstützt das Funkzugangsnetzwerk 3500 die drahtlose Kommunikation für mehrere mobile Geräte. Bei mindestens einer Ausführungsform wird ein mobiles Gerät üblicherweise als Benutzergerät (UE) bezeichnet, kann aber auch als Mobilstation (MS), Teilnehmerstation, mobile Einheit, Teilnehmereinheit, drahtlose Einheit, entfernte Einheit, mobile Einrichtung, drahtlose Einrichtung, drahtlose Kommunikationseinrichtung, entfernte Einrichtung, mobile Teilnehmerstation, Zugangsterminal (AT), mobiles Endgerät, drahtloses Endgerät, entferntes Endgerät, Handgerät, Terminal, Benutzeragent, mobiler Client, Client oder eine andere geeignete Terminologie bezeichnet werden. Bei mindestens einer Ausführungsform kann ein UE ein Gerät sein, das einem Benutzer den Zugang zu Netzwerkdiensten ermöglicht.
Bei mindestens einer Ausführungsform muss ein „mobiles“ Gerät nicht notwendigerweise die Fähigkeit haben, sich zu bewegen, und kann stationär sein. Bei mindestens einer Ausführungsform bezieht sich der Begriff „mobiles Gerät“ oder „mobile Einrichtung“ im weitesten Sinne auf eine Vielzahl von Einrichtungen und Technologien. Bei mindestens einer Ausführungsform kann ein mobiles Gerät ein Handy, ein Mobiltelefon, ein Smartphone, ein SIP-Telefon (Session Initiation Protocol), ein Laptop, ein Personal Computer (PC), ein Notebook, ein Netbook, ein Smartbook, ein Tablet, ein persönlicher digitaler Assistent (PDA), eine breite Palette eingebetteter Systeme, z. B, die einem „Internet der Dinge“ (loT) entsprechen, ein Automobil oder ein anderes Transportfahrzeug, ein ferngesteuerter Sensor oder Aktuator, ein Roboter oder eine Robotikeinrichtung, ein Satellitenradio, eine GPS-Einrichtung (Global Positioning System), eine Objektverfolgungseinrichtung, eine Drohne, ein Multicopter, ein Quadcopter, eine Fernsteuerungseinrichtung, eine Verbraucher- und/oder tragbare Einrichtung, wie eine Brille, eine tragbare Kamera, eine Virtual-Reality-Einrichtung, eine intelligente Uhr, ein Gesundheits- oder Fitness-Tracker, ein digitaler Audio-Player (z. B., MP3-Player), eine Kamera, eine Spielkonsole, eine Digital Home- oder Smart Home-Einrichtung wie eine Audio-, Video- und/oder Multimedia-Einrichtung, ein Gerät, ein Verkaufsautomat, eine intelligente Beleuchtung, ein Haussicherheitssystem, ein intelligenter Zähler, eine Sicherheitseinrichtung, ein Solarpanel oder eine Solaranlage, eine kommunale Infrastruktureinrichtung, die Strom (z. B. ein intelligentes Stromnetz), Beleuchtung, Wasser usw. steuert, eine industrielle Automatisierungs- und Unternehmenseinrichtung, eine Logistiksteuerung, landwirtschaftliche Geräte, militärische Verteidigungseinrichtungen, Fahrzeuge, Flugzeuge, Schiffe und Waffen usw sein. Bei mindestens einer Ausführungsform kann ein mobiles Gerät für eine vernetzte Medizin oder telemedizinische Unterstützung sorgen, d. h. für eine Gesundheitsversorgung aus der Ferne. Bei mindestens einer Ausführungsform können telemedizinische Einrichtungen Telemedizin-Überwachungseinrichtungen und Telemedizin-Verwaltungseinrichtungen aufweisen, deren Kommunikation gegenüber anderen Arten von Informationen bevorzugt behandelt oder priorisiert werden kann, z. B. in Form eines priorisierten Zugriffs für den Transport kritischer Dienstdaten und/oder einer relevanten QoS für den Transport kritischer Dienstdaten.
Bei mindestens einer Ausführungsform können die Zellen des Funkzugangsnetzwerkes 3500 UEs aufweisen, die mit einem oder mehreren Sektoren jeder Zelle in Kommunikation stehen können. Bei mindestens einer Ausführungsform können UEs 3514 und 3508 über RRH 3512 mit der Basisstation 3510 kommunizieren; UEs 3522 und 3526 können mit der Basisstation 3520 kommunizieren; UE 3532 kann mit der Low-Power-Basisstation 3534 kommunizieren; UEs 3538 und 3518 können mit der Basisstation 3536 kommunizieren; und UE 3544 kann mit der mobilen Basisstation 3542 kommunizieren. Bei mindestens einer Ausführungsform kann jede Basisstation 3510, 3520, 3534, 3536 und 3542 so ausgestaltet sein, dass sie einen Zugangspunkt zu einem Kernnetzwerk (nicht gezeigt) für alle UEs in den jeweiligen Zellen und Übertragungen von einer Basisstation (z.B. Basisstation 3536) zu einem oder mehreren UEs (z.B. UEs 3538 und 3518) können als Downlink-Übertragungen (DL) bezeichnet werden, während die Übertragungen von einem UE (z.B. UE 3538) zu einer Basisstation als Uplink-Übertragungen (UL) bezeichnet werden können. Bei mindestens einer Ausführungsform kann sich die Downlink-Strecke auf eine Punkt-zu-Mehrpunkt-Übertragung beziehen, die als Broadcast Channel Multiplexing bezeichnet werden kann. Bei mindestens einer Ausführungsform kann sich die Uplink-Strecke auf eine Punkt-zu-Punkt-Übertragung beziehen.
Bei mindestens einer Ausführungsform kann der Quadcopter 3542, der als mobiler Netzwerkknoten bezeichnet werden kann, so ausgestaltet sein, dass er innerhalb der Zelle 3540 als ein UE fungiert, indem er mit der Basisstation 3536 kommuniziert. Bei mindestens einer Ausführungsform können mehrere UEs (z. B. UEs 3522 und 3526) miteinander kommunizieren, indem sie Peer-to-Peer- (P2P) oder Sidelink-Signale 3524 verwenden, die eine Basisstation wie die Basisstation 3520 umgehen können.
Bei mindestens einer Ausführungsform wird die Fähigkeit eines UE, während der Bewegung unabhängig von seinem Standort zu kommunizieren, als Mobilität bezeichnet. Bei mindestens einer Ausführungsform baut eine Mobilitätsmanagementeinheit (MME) verschiedene physikalische Kanäle zwischen einem UE und einem Funkzugangsnetzwerk auf, unterhält sie und gibt sie wieder frei. Bei mindestens einer Ausführungsform kann eine DL-basierte Mobilität oder UL-basierte Mobilität von einem Funkzugangsnetzwerk 3500 genutzt werden, um Mobilität und Handover zu ermöglichen (d. h. die Übertragung der Verbindung eines UE von einem Funkkanal zu einem anderen). Bei mindestens einer Ausführungsform kann ein UE in einem Netzwerk, das für DL-basierte Mobilität ausgestaltet ist, verschiedene Parameter eines Signals von seiner versorgenden Zelle sowie verschiedene Parameter von Nachbarzellen überwachen, und je nach Qualität dieser Parameter kann ein UE die Kommunikation mit einer oder mehreren Nachbarzellen aufrechterhalten. Bei mindestens einer Ausführungsform kann ein Endgerät, wenn die Signalqualität einer benachbarten Zelle die der bedienenden Zelle für eine bestimmte Zeitspanne übersteigt oder wenn sich ein Endgerät von einer Zelle zu einer anderen bewegt, einen Handoff oder Handover von einer bedienenden Zelle zu einer benachbarten (Ziel-)Zelle durchführen. Bei mindestens einer Ausführungsform kann sich das UE 3518 (dargestellt als Fahrzeug, obwohl jede geeignete Form von UE verwendet werden kann) von einem geografischen Gebiet, das einer Zelle entspricht, wie z. B. der versorgenden Zelle 3540, zu einem geografischen Gebiet bewegen, das einer Nachbarzelle entspricht, wie z. B. der Nachbarzelle 3516. Bei mindestens einer Ausführungsform kann das UE 3518 eine Berichtsnachricht an seine bedienende Basisstation 3536 senden, die seinen Zustand anzeigt, wenn die Signalstärke oder -qualität von einer Nachbarzelle 3516 die seiner bedienenden Zelle 3540 für eine bestimmte Zeitspanne übersteigt. Bei mindestens einer Ausführungsform kann das UE 3518 einen Handover-Befehl empfangen und einen Handover zur Zelle 3516 durchführen.
Bei mindestens einer Ausführungsform können UL-Referenzsignale von jedem UE durch ein für UL-basierte Mobilität ausgestaltetes Netzwerk verwendet werden, um eine bedienende Zelle (Serving Cell) für jedes UE auszuwählen. Bei mindestens einer Ausführungsform können die Basisstationen 3536, 3520 und 3510/3512 vereinheitlichte Synchronisationssignale (z. B. vereinheitlichte Primärsynchronisationssignale (PSS), vereinheitlichte Sekundärsynchronisationssignale (SSS) und vereinheitlichte Physical Broadcast Channels (PBCH) senden. Bei mindestens einer Ausführungsform können die UEs 3538, 3518, 3522, 3526, 3514 und 3508 einheitliche Synchronisationssignale empfangen, eine Trägerfrequenz und ein Slot-Timing aus den Synchronisationssignalen ableiten und als Reaktion auf das abgeleitete Timing ein Uplink-Pilot- oder Referenzsignal senden. Bei mindestens einer Ausführungsform können zwei oder mehr Zellen (z. B. die Basisstationen 3536 und 3510/3512) innerhalb des Funkzugangsnetzwerkes 3500 gleichzeitig ein von einem UE (z. B. UE 3518) gesendetes Uplink-Pilotsignal empfangen. Bei mindestens einer Ausführungsform können die Zellen die Stärke eines Pilotsignals messen, und ein Funkzugangsnetzwerk (z. B. eine oder mehrere der Basisstationen 3536 und 3510/3512 und/oder ein zentraler Knoten innerhalb eines Kernnetzwerkes) kann eine bedienende Zelle für das UE 3518 bestimmen. Bei mindestens einer Ausführungsform kann ein Netzwerk weiterhin ein von dem UE 3518 gesendetes Uplink-Pilotsignal überwachen, während sich das UE 3518 durch das Funkzugangsnetzwerk 3500 bewegt. Bei mindestens einer Ausführungsform kann ein Netzwerk 3500 das UE 3518 von einer bedienenden Zelle an eine benachbarte Zelle übergeben, mit oder ohne das UE 3518 zu informieren, wenn eine Signalstärke oder -qualität eines von einer benachbarten Zelle gemessenen Pilotsignals die einer von einer bedienenden Zelle gemessenen Signalstärke oder -qualität übersteigt.
Bei mindestens einer Ausführungsform können die von den Basisstationen 3536, 3520 und 3510/3512 gesendeten Synchronisationssignale vereinheitlicht sein, aber möglicherweise keine bestimmte Zelle identifizieren, sondern eine Zone mehrerer Zellen, die auf derselben Frequenz und/oder mit demselben Timing arbeiten. Bei mindestens einer Ausführungsform ermöglichen Zonen in 5G-Netzwerken oder anderen Kommunikationsnetzwerken der nächsten Generation einen Uplink-basierten Mobilitätsrahmen und verbessern die Effizienz sowohl eines UE als auch eines Netzwerkes, da die Mengen an Mobilitätsnachrichten, die zwischen einem UE und einem Netzwerk ausgetauscht werden müssen, reduziert werden können.
Bei mindestens einer Ausführungsform kann die Luftschnittstelle in einem Funkzugangsnetzwerk 3500 ein unlizenziertes Spektrum, ein lizenziertes Spektrum oder ein gemeinsam genutztes Spektrum nutzen. Bei mindestens einer Ausführungsform ermöglicht das unlizenzierte Spektrum die gemeinsame Nutzung eines Abschnitts eines Spektrums, ohne dass eine staatlich erteilte Lizenz erforderlich ist. Während jedoch die Einhaltung einiger technischer Regeln im Allgemeinen immer noch erforderlich ist, um auf ein unlizenziertes Spektrum zuzugreifen, kann im Allgemeinen jeder Betreiber oder jede Einrichtung Zugang erhalten. Bei mindestens einer Ausführungsform sieht das lizenzierte Spektrum die ausschließliche Nutzung eines Abschnitts des Spektrums vor, im Allgemeinen durch den Erwerb einer Lizenz durch einen Mobilfunknetzbetreiber von einer staatlichen Regulierungsbehörde. Bei mindestens einer Ausführungsform können gemeinsam genutzte Frequenzen zwischen lizenzierten und unlizenzierten Frequenzen liegen, wobei für den Zugang zu einem Spektrum technische Regeln oder Beschränkungen erforderlich sein können, ein Spektrum aber dennoch von mehreren Betreibern und/oder mehreren RATs gemeinsam genutzt werden kann. Bei mindestens einer Ausführungsform kann z. B. ein Inhaber einer Lizenz für einen Abschnitt eines lizenzierten Spektrums einen lizenzierten gemeinsamen Zugang (LSA) bereitstellen, um dieses Spektrum mit anderen Parteien zu teilen, z. B. mit geeigneten, von der Lizenz festgelegten Bedingungen, um Zugang zu erhalten.
Bei mindestens einer Ausführungsform wird mindestens eine in 35 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird mindestens eine Basisstation eines Funkzugangsnetzwerks 3500, z.B. ein gNB, verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird die mindestens eine Basisstation eines Funkzugangsnetzwerks 3500, z.B. ein gNB, verwendet, um Vorcodierungsgewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt die mindestens eine Basisstation eines Funkzugangsnetzwerks 3500, z.B. ein gNB, mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
36 zeigt ein Beispiel für ein 5G-Mobilkommunikationssystem, in dem gemäß mindestens einer Ausführungsform eine Vielzahl verschiedener Arten von Einrichtungen verwendet werden. Bei mindestens einer Ausführungsform, wie es in 36 gezeigt ist, kann eine erste Basisstation 3618 für eine große Zelle oder Makrozelle bereitgestellt sein, in der die Übertragung von Signalen über mehrere Kilometer erfolgt. Bei mindestens einer Ausführungsform kann das System jedoch auch die Übertragung über eine sehr kleine Zelle unterstützen, wie sie von einer zweiten Infrastruktureinrichtung 3616 übertragen wird, die Signale über eine Entfernung von Hunderten von Metern sendet und empfängt und damit eine so genannte „Pico“-Zelle bildet. Bei mindestens einer Ausführungsform kann ein dritter Typ von Infrastruktureinrichtungen 3612 Signale über eine Entfernung von einigen zehn Metern senden und empfangen und somit zur Bildung einer so genannten „Femto“-Zelle verwendet werden.
Bei mindestens einer Ausführungsform, die auch in 36 dargestellt ist, können verschiedene Arten von Kommunikationseinrichtungen verwendet werden, um Signale über verschiedene Arten von Infrastruktureinrichtungen 3612, 3616, 3618 zu senden und zu empfangen, und die Datenkommunikation kann gemäß den verschiedenen Arten von Infrastruktureinrichtungen unter Verwendung verschiedener Kommunikationsparameter angepasst werden. Bei mindestens einer Ausführungsform kann konventionell eine mobile Kommunikationseinrichtung ausgestaltet sein, um Daten zu und von einem mobilen Kommunikationsnetzwerk über verfügbare Kommunikationsressourcen des Netzwerkes zu übertragen. Bei mindestens einer Ausführungsform ist ein drahtloses Zugangssystem so ausgestaltet, dass es Einrichtungen wie z. B. Smartphones 3606 höchste Datenraten zur Verfügung stellt. Bei mindestens einer Ausführungsform kann ein „Internet der Dinge“ bereitgestellt werden, bei dem maschinenartige Kommunikationseinrichtungen mit sehr geringem Stromverbrauch und geringer Bandbreite Daten senden und empfangen und eine geringe Komplexität aufweisen können. Bei mindestens einer Ausführungsform kann ein Beispiel für eine solche maschinenartige Kommunikationseinrichtung 3614 über eine Pico-Zelle 3616 kommunizieren. Bei mindestens einer Ausführungsform können eine sehr hohe Datenrate und eine geringe Mobilität charakteristisch für die Kommunikation mit z. B. einem Fernsehgerät 3604 sein, das über eine Pico-Zelle kommunizieren kann. Bei mindestens einer Ausführungsform können eine sehr hohe Datenrate und eine geringe Latenzzeit für ein Virtual-Reality-Headset 3608 erforderlich sein. Bei mindestens einer Ausführungsform kann eine Relaiseinrichtung 3610 eingesetzt werden, um die Größe oder den Versorgungsbereich einer bestimmten Zelle oder eines bestimmten Netzwerkes zu vergrößern.
Bei mindestens einer Ausführungsform wird mindestens eine in 36 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird mindestens eine Basisstation, wie z.B. die Basisstation 3618, verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird mindestens eine Basisstation, wie z.B. die Basisstation 3618, verwendet, um Vorcodierergewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt mindestens eine Basisstation, wie z.B. die Basisstation 3618, mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
37 veranschaulicht ein beispielhaftes System 3700 auf hoher Ebene, in dem mindestens eine Ausführungsform verwendet werden kann. Bei mindestens einer Ausführungsform weist das High-Level-System 3700 Anwendungen 3702, Systemsoftware + Bibliotheken 3704, Rahmensoftware 3706 und eine Rechenzentrumsinfrastruktur + einen Ressourcen-Orchestrator 3708 auf. Bei mindestens einer Ausführungsform kann das High-Level-System 3700 als Cloud-Dienst, physischer Dienst, virtueller Dienst, Netzwerkdienst und/oder Variationen davon implementiert sein.
Bei mindestens einer Ausführungsform, wie es in 37 gezeigt ist, kann die Rechenzentrumsinfrastruktur + der Ressourcen-Orchestrator 3708 einen 5G-Radio-Ressourcen-Orchestrator 3710, GPU-Paketverarbeitung & I/O 3712 und Knoten-Rechenressourcen („Knoten-C.R.s“) 3716(1)-3716(N) aufweisen, wobei „N“ eine beliebige ganze, positive Zahl darstellt. Bei mindestens einer Ausführungsform können die Knoten-C.R.s 3716(1)-3716(N) eine beliebige Anzahl von Zentraleinheiten („CPUs“) oder anderen Prozessoren (einschließlich Beschleunigern, feldprogrammierbaren Gate-Arrays (FPGAs), Grafikprozessoren („GPUs“) usw.), Speichereinrichtungen (z. B., dynamischer Festwertspeicher), Speichereinrichtungen (z. B. Festkörper- oder Festplattenlaufwerke), Netzwerk-Eingabe-/Ausgabeeinrichtungen („NW I/O“), Netzwerk-Switches, virtuelle Maschinen („VMs“), Stromversorgungsmodule und Kühlmodule, usw. aufweisen, sind aber nicht darauf beschränkt. Bei mindestens einer Ausführungsform kann es sich bei einer oder mehreren Knoten-C.R.s unter den Knoten-C.R.s 3716(1)-3716(N) um einen Server handeln, der eine oder mehrere der oben genannten Rechenressourcen besitzt.
Bei mindestens einer Ausführungsform kann der 5G-Funkressourcen-Orchestrator 3710 eine oder mehrere Knoten-C.R.s 3716(1)-3716(N) und/oder andere verschiedene Komponenten und Ressourcen, die eine 5G-Netzwerkarchitektur umfassen können, konfigurieren oder anderweitig steuern. Bei mindestens einer Ausführungsform kann der 5G-Funkressourcen-Orchestrator 3710 eine Software-Design-Infrastruktur („SDI“)-Verwaltungseinheit für das High-Level-System 3700 aufweisen. Bei mindestens einer Ausführungsform kann der 5G-Funkressourcen-Orchestrator 3710 Hardware, Software oder eine Kombination davon aufweisen. Bei mindestens einer Ausführungsform kann der 5G-Funkressourcen-Orchestrator 3710 verwendet werden, um verschiedene Medium-Access-Control-Sublayer, Funkzugangsnetze, physikalische Schichten oder Sublayer und/oder Variationen davon, die Teil einer 5G-Netzwerkarchitektur sein können, zu konfigurieren oder anderweitig zu steuern. Bei mindestens einer Ausführungsform kann der 5G-Funkressourcen-Orchestrator 3710 gruppierte Rechen-, Netzwerk-, Speicher- oder Speicherressourcen konfigurieren oder zuweisen, um eine oder mehrere Arbeitslasten zu unterstützen, die als Teil einer 5G-Netzwerkarchitektur ausgeführt werden können.
Bei mindestens einer Ausführungsform kann die GPU Packet Processing & I/O 3712 verschiedene Eingänge und Ausgänge sowie Pakete wie Datenpakete konfigurieren oder anderweitig verarbeiten, die als Teil einer 5G-Netzwerkarchitektur gesendet/empfangen werden können, die vom High-Level-System 3700 implementiert werden kann. Bei mindestens einer Ausführungsform kann es sich bei einem Paket um Daten handeln, die so formatiert sind, dass sie von einem Netzwerk bereitgestellt werden, und die typischerweise in Steuerinformationen und Nutzdaten (d. h. Benutzerdaten) unterteilt werden können. Bei mindestens einer Ausführungsform können die Pakettypen Internet Protocol Version 4 (IPv4) Pakete, Internet Protocol Version 6 (IPv6) Pakete und Ethernet II Rahmenpakete aufweisen. Bei mindestens einer Ausführungsform können die Steuerdaten eines Datenpakets in Datenintegritätsfelder und semantische Felder unterteilt werden. Bei mindestens einer Ausführungsform weisen die Netzwerkverbindungen, über die ein Datenpaket empfangen werden kann, ein lokales Netzwerk, ein Weitverkehrsnetzwerk, ein virtuelles privates Netzwerk, das Internet, ein Intranet, ein Extranet, ein öffentliches Telefonnetz, ein Infrarotnetzwerk, ein drahtloses Netzwerk, ein Satellitennetzwerk und eine beliebige Kombination davon auf.
Bei mindestens einer Ausführungsform weist die Rahmensoftware 3706 eine Kl-Modellarchitektur + Training + Use Cases 3722 auf. Bei mindestens einer Ausführungsform kann AI Model Architecture + Training + Use Cases 3722 Werkzeuge, Dienste, Software oder andere Ressourcen aufweisen, um ein oder mehrere Modelle zum maschinellen Lernen zu trainieren oder Informationen unter Verwendung eines oder mehrerer Modelle zum maschinellen Lernen gemäß einer oder mehrerer Ausführungsformen vorherzusagen oder abzuleiten. Bei mindestens einer Ausführungsform kann beispielsweise ein Modell zum maschinellen Lernen trainiert werden, indem Gewichtsparameter gemäß einer Architektur eines neuronalen Netzes unter Verwendung von Software und Rechenressourcen berechnet werden, die oben in Bezug auf das High-Level-System 3700 beschrieben wurden. Bei mindestens einer Ausführungsform können trainierte Modelle zum maschinellen Lernen, die einem oder mehreren neuronalen Netzen entsprechen, verwendet werden, um Informationen abzuleiten oder vorherzusagen, wobei die oben beschriebenen Ressourcen in Bezug auf das übergeordnete System 3700 verwendet werden, indem Gewichtungsparameter verwendet werden, die durch eine oder mehrere Trainingstechniken berechnet werden. Bei mindestens einer Ausführungsform kann die Rahmensoftware 3706 einen Rahmen zur Unterstützung von Systemsoftware + Bibliotheken 3704 und Anwendungen 3702 aufweisen.
Bei mindestens einer Ausführungsform können Systemsoftware + Bibliotheken 3704 oder Anwendungen 3702 jeweils webbasierte Service-Software oder Anwendungen aufweisen, wie sie von Amazon Web Services, Google Cloud und Microsoft Azure bereitgestellt werden. Bei mindestens einer Ausführungsform kann die Rahmensoftware 3706 eine Art von freiem und quelloffenem Software-Webanwendungsrahmen wie Apache SparkTM (im Folgenden „Spark“) aufweisen, ist aber nicht darauf beschränkt. Bei mindestens einer Ausführungsform kann die Systemsoftware + Bibliotheken 3704 Software aufweisen, die von mindestens Abschnitten der Knoten C.R.s 3716(1)-3716(N) verwendet wird. Bei mindestens einer Ausführungsform kann eine oder mehrere Arten von Software aufweisen, sind aber nicht beschränkt auf Internet-Webseiten-Such-Software, E-Mail-Virenscan-Software, Datenbank-Software und Streaming-Video-Content-Software.
Bei mindestens einer Ausführungsform ist PHY 3718 ein Satz von Systemsoftware und Bibliotheken, der so ausgestaltet ist, dass er eine Schnittstelle mit einer physikalischen Schicht einer drahtlosen Technologie bereitstellt, bei der es sich um eine physikalische Schicht wie eine physikalische Schicht von 5G New Radio (NR) handeln kann. Bei mindestens einer Ausführungsform nutzt eine physikalische Schicht von NR ein flexibles und skalierbares Design und kann verschiedene Komponenten und Technologien umfassen, wie z. B. Modulationsschemata, Wellenformstrukturen, Rahmenstrukturen, Referenzsignale, Mehrantennenübertragung und Kanalcodierung.
Bei mindestens einer Ausführungsform unterstützt eine physikalische Schicht von NR Quadratur-Phasenumtastung (QPSK), 16 Quadratur-Amplitudenmodulations (QAM-), 64 QAM- und 256 QAM-Modulationsformate. Bei mindestens einer Ausführungsform kann eine physikalische Schicht von NR auch verschiedene Modulationsschemata für verschiedene Kategorien von Benutzergeräten (UE) aufweisen. Bei mindestens einer Ausführungsform kann eine physikalische Schicht von NR das orthogonale Frequenzmultiplexverfahren mit zyklischem Präfix (CP-OFDM) mit einer skalierbaren Numerologie (Unterträgerabstand, zyklisches Präfix) sowohl Uplink (UL) als auch Downlink (DL) bis zu mindestens 52,6 GHz verwenden. Bei mindestens einer Ausführungsform kann eine physikalische Schicht von NR das diskrete Fourier-Transformations-Spreiz-Orthogonal-Frequenzmultiplexing (DFT-SOFDM) in UL für abdeckungsbegrenzte Szenarien mit Einzelstromübertragungen (d. h. ohne räumliches Multiplexing) unterstützen.
Bei mindestens einer Ausführungsform unterstützt ein NR-Rahmen Zeitduplex- (TDD) und Frequenzduplex- (FDD) Übertragungen und den Betrieb sowohl im lizenzierten als auch im unlizenzierten Spektrum, was eine sehr niedrige Latenz, schnelle HARQ-Bestätigungen (Hybrid Automatic Repeat Request), dynamisches TDD, Koexistenz mit LTE und Übertragungen mit variabler Länge (z. B. kurze Dauer für ultrazuverlässige Kommunikation mit niedriger Latenz (URLLC) und lange Dauer für Enhanced Mobile Broadband (eMBB)) ermöglicht. Bei mindestens einer Ausführungsform folgt die NR-Rahmenstruktur drei wichtigen Gestaltungsprinzipien, um die Vorwärtskompatibilität zu verbessern und Wechselwirkungen zwischen verschiedenen Funktionen zu verringern.
Bei mindestens einer Ausführungsform besteht ein erster Grundsatz darin, dass Übertragungen in sich geschlossen sind, was sich auf ein Schema beziehen kann, bei dem Daten in einem Slot und in einem Strahl für sich allein decodierbar sind, ohne von anderen Slots und Strahlen abhängig zu sein. Bei mindestens einer Ausführungsform bedeutet dies, dass die für die Demodulation der Daten erforderlichen Referenzsignale in einem bestimmten Zeitschlitz und einem bestimmten Strahl vorhanden sind. Bei mindestens einer Ausführungsform besteht ein zweiter Grundsatz darin, dass die Übertragungen zeitlich und frequenzmäßig gut eingegrenzt sind, was zu einem Schema führt, in dem neue Arten von Übertragungen parallel zu den alten Übertragungen eingeführt werden können. Bei mindestens einer Ausführungsform besteht ein dritter Grundsatz in der Vermeidung statischer und/oder strenger zeitlicher Beziehungen zwischen den Zeitschlitzen und den verschiedenen Übertragungsrichtungen. Bei mindestens einer Ausführungsform kann die Anwendung eines dritten Prinzips die Verwendung einer asynchronen hybriden automatischen Wiederholungsanforderung (HARQ) anstelle einer vordefinierten Wiederübertragungszeit beinhalten.
Bei mindestens einer Ausführungsform ermöglicht die NR-Rahmenstruktur auch eine schnelle HARQ-Bestätigung, bei der die Decodierung während des Empfangs von DL-Daten durchgeführt und die HARQ-Bestätigung von einem UE während einer Schutzperiode vorbereitet wird, wenn es vom DL-Empfang zur UL-Übertragung wechselt. Bei mindestens einer Ausführungsform wird zur Erzielung einer niedrigen Latenz ein Schlitz (oder ein Satz von Schlitzen im Falle der Schlitzaggregation) zu Beginn eines Schlitzes (oder eines Satzes von Schlitzen) mit Steuersignalen und Referenzsignalen vorbelastet.
Bei mindestens einer Ausführungsform hat NR ein ultraschlankes Design, das Always-on-Übertragungen minimiert, um die Energieeffizienz des Netzwerks zu verbessern und die Vorwärtskompatibilität zu gewährleisten. Bei mindestens einer Ausführungsform werden Referenzsignale in NR nur bei Bedarf übertragen. Bei mindestens einer Ausführungsform sind die vier wichtigsten Referenzsignale das Demodulationsreferenzsignal (DMRS), das Phasenverfolgungsreferenzsignal (PTRS), das Sondierungsreferenzsignal (SRS) und das Kanalzustandsinformationsreferenzsignal (CSI-RS).
Bei mindestens einer Ausführungsform wird das DMRS zur Schätzung eines Funkkanals für die Demodulation verwendet. Bei mindestens einer Ausführungsform ist DMRS UE-spezifisch, kann beamformed sein, ist auf eine geplante Ressource beschränkt und wird nur bei Bedarf übertragen, sowohl in DL als auch in UL. Bei mindestens einer Ausführungsform können zur Unterstützung der MIMO-Übertragung (Multiple-Input, Multiple-Output) mehrere orthogonale DMRS-Anschlüsse eingeplant sein, einer für jede Schicht. Bei mindestens einer Ausführungsform wird ein grundlegendes DMRS-Muster vorangestellt, da bei einem DMRS-Entwurf eine frühzeitige Decodierung zur Unterstützung von Anwendungen mit geringer Latenzzeit berücksichtigt werden muss. Bei mindestens einer Ausführungsform verwendet DMRS für Szenarien mit niedriger Geschwindigkeit eine niedrige Dichte in einem Zeitbereich. Bei mindestens einer Ausführungsform wird jedoch für Hochgeschwindigkeitsszenarien die zeitliche Dichte von DMRS erhöht, um schnelle Änderungen in einem Funkkanal zu verfolgen.
Bei mindestens einer Ausführungsform wird ein PTRS in NR eingeführt, um eine Kompensation des Oszillatorphasenrauschens zu ermöglichen. Bei mindestens einer Ausführungsform nimmt das Phasenrauschen typischerweise in Abhängigkeit von der Oszillatorträgerfrequenz zu. Bei mindestens einer Ausführungsform kann das PTRS daher bei hohen Trägerfrequenzen (wie z. B. mmWave) eingesetzt werden, um das Phasenrauschen zu mindern. Bei mindestens einer Ausführungsform ist das PTRS UE-spezifisch, auf eine geplante Ressource beschränkt und kann beamformed sein. Bei mindestens einer Ausführungsform ist das PTRS in Abhängigkeit von der Qualität der Oszillatoren, der Trägerfrequenz, dem OFDM-Subträgerabstand und den für die Übertragung verwendeten Modulations- und Codierungsschemata konfigurierbar.
Bei mindestens einer Ausführungsform wird ein SRS in UL übertragen, um Kanalzustandsinformations- (CSI-) Messungen hauptsächlich für die Planung und Verbindungsanpassung durchzuführen. Bei mindestens einer Ausführungsform für NR wird das SRS auch für das reziprozitätsbasierte Precoder-Design für Massive MIMO und UL-Beam-Management verwendet. Bei mindestens einer Ausführungsform hat das SRS einen modularen und flexiblen Aufbau, um verschiedene Verfahren und UE-Fähigkeiten zu unterstützen. Bei mindestens einer Ausführungsform ist ein Ansatz für ein Kanalzustandsinformationsreferenzsignal (CSI-RS) ähnlich.
Bei mindestens einer Ausführungsform verwendet NR unterschiedliche Antennenlösungen und -techniken, je nachdem, welcher Teil eines Spektrums für den Betrieb verwendet wird. Bei mindestens einer Ausführungsform wird bei niedrigeren Frequenzen von einer geringen bis mittleren Anzahl aktiver Antennen (bis zu etwa 32 Senderketten) ausgegangen, und der FDD-Betrieb ist üblich. Bei mindestens einer Ausführungsform erfordert die Erfassung einer CSI die Übertragung des CSI-RS DL und von CSI-Berichten UL. Bei mindestens einer Ausführungsform erfordern die begrenzten Bandbreiten, die in diesem Frequenzbereich zur Verfügung stehen, eine hohe spektrale Effizienz, die durch Multi-User-MIMO (MU-MIMO) und räumliches Multiplexing höherer Ordnung ermöglicht wird, was durch eine höher aufgelöste CSI-Meldung im Vergleich zu LTE erreicht wird.
Bei mindestens einer Ausführungsform kann bei höheren Frequenzen eine größere Anzahl von Antennen in einer gegebenen Öffnung eingesetzt werden, was die Fähigkeit zu Beamforming und Multi-User (MU)-MIMO erhöht. Bei mindestens einer Ausführungsform werden die Frequenzen nach dem TDD-Verfahren zugewiesen, und es wird von einem reziproken Betrieb ausgegangen. Bei mindestens einer Ausführungsform wird eine hochauflösende CSI in Form von expliziten Kanalschätzungen durch UL-Kanalsondierung gewonnen. Bei mindestens einer Ausführungsform ermöglicht eine solche hochauflösende CSI den Einsatz von hochentwickelten Vorcodierungsalgorithmen in einer Basisstation (BS). Bei mindestens einer Ausführungsform ist für noch höhere Frequenzen (im mmWellenbereich) derzeit in der Regel eine analoge Beamforming-Implementierung erforderlich, die die Übertragung auf eine einzige Strahlrichtung pro Zeiteinheit und Funkkette beschränkt. Bei mindestens einer Ausführungsform ist eine große Anzahl von Antennenelementen erforderlich, um die Abdeckung aufrechtzuerhalten, da ein isotropes Antennenelement in diesem Frequenzbereich aufgrund der kurzen Trägerwellenlänge sehr klein ist. Bei mindestens einer Ausführungsform muss Beamforming sowohl auf der Sender- als auch auf der Empfängerseite angewendet werden, um den erhöhten Pfadverlusten entgegenzuwirken, selbst bei der Übertragung über den Kontrollkanal.
Bei mindestens einer Ausführungsform bietet NR zur Unterstützung dieser verschiedenen Anwendungsfälle einen hochflexiblen, aber einheitlichen CSI-Rahmen, bei dem die Kopplung zwischen CSI-Messung, CSI-Berichterstattung und tatsächlicher DL-Übertragung bei NR im Vergleich zu LTE reduziert ist. Bei mindestens einer Ausführungsform unterstützt NR auch fortschrittlichere Verfahren wie Mehrpunktübertragung und Koordinierung. Bei mindestens einer Ausführungsform folgen Steuerungs- und Datenübertragungen einem in sich geschlossenen Prinzip, bei dem alle für die Decodierung einer Übertragung erforderlichen Informationen (z. B. die begleitende DMRS) in der Übertragung selbst enthalten sind. Bei mindestens einer Ausführungsform kann ein Netzwerk daher nahtlos einen Übertragungspunkt oder -strahl ändern, wenn sich ein UE in einem Netzwerk bewegt.
Bei mindestens einer Ausführungsform ist MAC 3720 ein Satz von Systemsoftware und Bibliotheken, der so ausgestaltet ist, dass er eine Schnittstelle mit einer MAC-Schicht (Medium Access Control) bereitstellt, die Teil einer 5G-Netzwerkarchitektur sein kann. Bei mindestens einer Ausführungsform steuert eine MAC-Schicht Hardware, die für die Interaktion mit einem drahtgebundenen, optischen oder drahtlosen Übertragungsmedium verantwortlich ist. Bei mindestens einer Ausführungsform bietet MAC Flusskontrolle und Multiplexing für ein Übertragungsmedium.
Bei mindestens einer Ausführungsform stellt eine MAC-Teilschicht eine Abstraktion einer physikalischen Schicht dar, so dass die Komplexität einer physikalischen Verbindungssteuerung für eine logische Verbindungssteuerung (LLC) und höhere Schichten eines Netzwerkstacks unsichtbar ist. Bei mindestens einer Ausführungsform kann jede LLC-Unterschicht (und höhere Schichten) mit jeder MAC verwendet werden. Bei mindestens einer Ausführungsform kann jede MAC mit jeder physikalischen Schicht verwendet werden, unabhängig vom Übertragungsmedium. Bei mindestens einer Ausführungsform kapselt eine MAC-Teilschicht beim Senden von Daten an eine andere Einrichtung in einem Netzwerk Rahmen höherer Ebene in Rahmen ein, die für ein Übertragungsmedium geeignet sind, fügt eine Rahmenprüfsequenz hinzu, um Übertragungsfehler zu erkennen, und leitet dann Daten an eine physikalische Schicht weiter, sobald ein geeignetes Kanalzugriffsverfahren dies erlaubt. Bei mindestens einer Ausführungsform ist die MAC auch für die Kompensation von Kollisionen zuständig, wenn ein Stausignal erkannt wird, wobei die MAC eine erneute Übertragung einleiten kann.
Bei mindestens einer Ausführungsform können die Anwendungen 3702 eine oder mehrere Arten von Anwendungen aufweisen, die zumindest von Abschnitten der Knoten C.R.s 3716(1)-3716(N) und/oder der Rahmensoftware 3706 verwendet werden. Bei mindestens einer Ausführungsform können eine oder mehrere Arten von Anwendungen eine beliebige Anzahl von Genomanwendungen, kognitiven Berechnungen und Anwendungen für maschinelles Lernen aufweisen, einschließlich Trainings- oder Inferencing-Software, Framework-Software für maschinelles Lernen (z. B. PyTorch, TensorFlow, Caffe usw.) oder andere Anwendungen für maschinelles Lernen, die in Verbindung mit einer oder mehreren Ausführungsformen verwendet werden, sind aber nicht darauf beschränkt.
Bei mindestens einer Ausführungsform können RAN-APIs 3714 ein Satz von Unterprogrammdefinitionen, Kommunikationsprotokollen und/oder Software-Tools sein, die ein Verfahren zur Kommunikation mit Komponenten eines Funkzugangsnetzwerkes (RAN) bereitstellen, das Teil einer 5G-Netzwerkarchitektur sein kann. Bei mindestens einer Ausführungsform ist ein Funkzugangsnetzwerk Teil eines Netzwerkkommunikationssystems und kann eine Funkzugangstechnologie implementieren. Bei mindestens einer Ausführungsform wird die Funkzugangsnetzwerkfunktionalität typischerweise durch einen Siliziumchip bereitgestellt, der sich sowohl in einem Kernnetzwerk als auch in Benutzergeräten befindet. Darüber hinausgehende Informationen zu einem Funkzugangsnetzwerk sind in der Beschreibung von 35 zu finden.
Bei mindestens einer Ausführungsform kann das High-Level-System 3700 CPUs, anwendungsspezifische integrierte Schaltungen (ASICs), GPUs, FPGAs oder andere Hardware verwenden, um Training, Inferencing und/oder andere verschiedene Prozesse unter Verwendung der oben beschriebenen Ressourcen durchzuführen. Bei mindestens einer Ausführungsform können darüber hinaus eine oder mehrere der oben beschriebenen Software- und/oder Hardwareressourcen als Dienst konfiguriert sein, um Benutzern das Trainieren oder Durchführen von Inferencing von Informationen zu ermöglichen, wie z. B. Bilderkennung, Spracherkennung oder andere Dienste der künstlichen Intelligenz, sowie andere Dienste, wie z. B. Dienste, die es Benutzern ermöglichen, verschiedene Aspekte einer 5G-Netzwerkarchitektur zu konfigurieren und zu implementieren.
Bei mindestens einer Ausführungsform wird mindestens eine in 37 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird mindestens einer von PHY 3718 und/oder zumindest einem Knoten C.R. 3716 verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird mindestens einer von PHY 3718 und/oder zumindest einem Knoten C.R. 3716 verwendet, um Vorcodierergewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt mindestens einer von PHY 3718 und/oder zumindest einem Knoten C.R. 3716 mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
38 illustriert eine Architektur eines Systems 3800 eines Netzwerks gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist das System 3800 so dargestellt, dass es ein Benutzergerät (UE) 3802 und ein UE 3804 aufweist. In mindestens einer Ausführungsform sind die UEs 3802 und 3804 als Smartphones (z.B. tragbare mobile Recheneinrichtungen mit Touchscreen, die mit einem oder mehreren zellularen Netzwerken verbunden werden können) dargestellt, können aber auch jede mobile oder nicht-mobile Recheneinrichtung aufweisen, wie z.B. Personal Data Assistants (PDAs), Pager, Laptop-Computer, Desktop-Computer, drahtlose Handgeräte oder jede Recheneinrichtung, die eine drahtlose Kommunikationsschnittstelle aufweist.
Bei mindestens einer Ausführungsform kann jedes der UEs 3802 und 3804 ein Internet der Dinge (loT) UE umfassen, das eine Netzwerkzugangsschicht umfassen kann, die für loT-Anwendungen mit geringem Stromverbrauch entwickelt wurde, die kurzlebige UE-Verbindungen nutzen. Bei mindestens einer Ausführungsform kann ein loT-UE Technologien wie Machine-to-Machine (M2M) oder Machine-type Communications (MTC) zum Austausch von Daten mit einem MTC-Server oder einer Einrichtung über ein öffentliches Mobilfunknetz (PLMN), Proximity-Based Service (ProSe) oder Device-to-Device (D2D)-Kommunikation, Sensornetzwerke oder loT-Netzwerke nutzen. Bei mindestens einer Ausführungsform kann es sich bei einem M2M- oder MTC-Datenaustausch um einen maschineninitiierten Datenaustausch handeln. Bei mindestens einer Ausführungsform beschreibt ein loT-Netz die Zusammenschaltung von loT-UEs, die eindeutig identifizierbare eingebettete Recheneinrichtungen (innerhalb der Internet-Infrastruktur) aufweisen können, mit kurzlebigen Verbindungen. Bei mindestens einer Ausführungsform können loT-UEs Hintergrundanwendungen ausführen (z. B. Keepalive-Nachrichten, Statusaktualisierungen usw.), um Verbindungen eines loT-Netzwerks zu erleichtern.
Bei mindestens einer Ausführungsform können die UEs 3802 und 3804 so ausgestaltet sein, dass sie sich mit einem Funkzugangsnetzwerk (RAN) 3816 verbinden, z. B. kommunikativ koppeln. Bei mindestens einer Ausführungsform kann das RAN 3816 beispielsweise ein Evolved Universal Mobile Telecommunications System (UMTS) Terrestrial Radio Access Network (EUTRAN), ein NextGen RAN (NG RAN) oder eine andere Art von RAN sein. Bei mindestens einer Ausführungsform nutzen die UEs 3802 und 3804 die Verbindungen 3812 bzw. 3814, die jeweils eine physikalische Kommunikationsschnittstelle oder -schicht umfassen. Bei mindestens einer Ausführungsform sind die Verbindungen 3812 und 3814 als Luftschnittstelle dargestellt, um eine kommunikative Kopplung zu ermöglichen, und können mit zellularen Kommunikationsprotokollen übereinstimmen, wie z. B. einem GSM-Protokoll (Global System for Mobile Communications), einem CDMA-Netzwerkprotokoll (Code-Division Multiple Access), einem Push-to-Talk (PTT)-Protokoll, ein PTT over Cellular (POC)-Protokoll, einem Universal Mobile Telecommunications System (UMTS)-Protokoll, einem 3GPP Long Term Evolution (LTE)-Protokoll, einem Protokoll der fünften Generation (5G), einem New Radio (NR)-Protokoll und Varianten davon.
Bei mindestens einer Ausführungsform können die UEs 3802 und 3804 darüber hinaus direkt Kommunikationsdaten über eine ProSe-Schnittstelle 3806 austauschen. Bei mindestens einer Ausführungsform kann die ProSe-Schnittstelle 3806 alternativ als eine Sidelink-Schnittstelle bezeichnet werden, die einen oder mehrere logische Kanäle aufweist, einschließlich, aber nicht beschränkt auf einen Physical Sidelink Control Channel (PSCCH), einen Physical Sidelink Shared Channel (PSSCH), einen Physical Sidelink Discovery Channel (PSDCH) und einen Physical Sidelink Broadcast Channel (PSBCH).
Bei mindestens einer Ausführungsform ist das UE 3804 so ausgestaltet, dass es über die Verbindung 3808 auf einen Zugangspunkt (AP) 3810 zugreifen kann. Bei mindestens einer Ausführungsform kann die Verbindung 3808 eine lokale drahtlose Verbindung umfassen, wie beispielsweise eine Verbindung, die mit einem IEEE 802.11-Protokoll übereinstimmt, wobei der AP 3810 einen Wireless Fidelity (WiFi®)-Router umfassen würde. Bei mindestens einer Ausführungsform ist der AP 3810 so dargestellt, dass er mit dem Internet verbunden ist, ohne sich mit einem Kernnetzwerk eines drahtlosen Systems zu verbinden.
Bei mindestens einer Ausführungsform kann das RAN 3816 einen oder mehrere Zugangsknoten aufweisen, die die Verbindungen 3812 und 3814 ermöglichen. Bei mindestens einer Ausführungsform können diese Zugangsknoten (ANs) als Basisstationen (BSs), NodeBs, evolved NodeBs (eNBs), next Generation NodeBs (gNB), RAN-Knoten usw. bezeichnet werden und können Bodenstationen (z. B. terrestrische Zugangspunkte) oder Satellitenstationen umfassen, die eine Abdeckung innerhalb eines geografischen Gebiets (z. B. einer Zelle) bieten. Bei mindestens einer Ausführungsform kann das RAN 3816 einen oder mehrere RAN-Knoten für die Bereitstellung von Makrozellen, z. B. Makro-RAN-Knoten 3818, und einen oder mehrere RAN-Knoten für die Bereitstellung von Femto- oder Pikozellen (z. B. Zellen mit kleineren Abdeckungsbereichen, geringerer Nutzerkapazität oder höherer Bandbreite im Vergleich zu Makrozellen), z. B. Low Power (LP) RAN-Knoten 3820, aufweisen.
Bei mindestens einer Ausführungsform kann jeder der RAN-Knoten 3818 und 3820 ein Luftschnittstellenprotokoll abschließen und ein erster Kontaktpunkt für UEs 3802 und 3804 sein. Bei mindestens einer Ausführungsform kann jeder der RAN-Knoten 3818 und 3820 verschiedene logische Funktionen für RAN 3816 erfüllen, die unter anderem Funktionen der Funknetzsteuerung (RNC) aufweisen, wie z. B. die Verwaltung von Funkträgern, die dynamische Verwaltung von Uplink- und Downlink-Funkressourcen und die Planung von Datenpaketen sowie das Mobilitätsmanagement.
Bei mindestens einer Ausführungsform können die UEs 3802 und 3804 so ausgestaltet sein, dass sie unter Verwendung von Orthogonal Frequency-Division Multiplexing („OFDM“)-Kommunikationssignalen miteinander oder mit einem der RAN-Knoten 3818 und 3820 über einen Mehrträger-Kommunikationskanal gemäß verschiedenen Kommunikationstechniken kommunizieren, wie z.B., aber nicht beschränkt auf, eine Orthogonal Frequency Division Multiple Access (OFDMA)-Kommunikationstechnik (z.B., (z. B. für Downlink-Kommunikationen) oder eine Single Carrier Frequency Division Multiple Access (SC-FDMA)-Kommunikationstechnik (z. B. für Uplink- und ProSe- oder Sidelink-Kommunikationen) und/oder Varianten davon. Bei mindestens einer Ausführungsform können OFDM-Signale eine Vielzahl von orthogonalen Unterträgern umfassen.
Bei mindestens einer Ausführungsform kann ein Downlink-Ressourcenraster für Downlink-Übertragungen von einem der RAN-Knoten 3818 und 3820 zu den UEs 3802 und 3804 verwendet werden, während für Uplink-Übertragungen ähnliche Techniken eingesetzt werden können. Bei mindestens einer Ausführungsform kann ein Raster ein Zeit-Frequenz-Raster sein, das als Ressourcenraster oder Zeit-Frequenz-Ressourcenraster bezeichnet wird und eine physikalische Ressource in einem Downlink in jedem Slot darstellt. Bei mindestens einer Ausführungsform ist eine solche Darstellung auf der Zeit-Frequenz-Ebene bei OFDM-Systemen üblich, was die Zuweisung von Funkressourcen intuitiv macht. Bei mindestens einer Ausführungsform entspricht jede Spalte und jede Zeile eines Ressourcenrasters einem OFDM-Symbol bzw. einem OFDM-Unterträger. Bei mindestens einer Ausführungsform entspricht die Dauer eines Ressourcenrasters in einem Zeitbereich einem Zeitschlitz in einem Funkrahmen. Bei mindestens einer Ausführungsform wird die kleinste Zeit-/Frequenzeinheit in einem Ressourcenraster als Ressourcenelement bezeichnet. Bei mindestens einer Ausführungsform umfasst jedes Ressourcenraster eine Anzahl von Ressourcenblöcken, die eine Abbildung bestimmter physikalischer Kanäle auf Ressourcenelemente beschreiben. Bei mindestens einer Ausführungsform umfasst jeder Ressourcenblock eine Sammlung von Ressourcenelementen. Bei mindestens einer Ausführungsform kann dies in einem Frequenzbereich eine kleinste Menge von Ressourcen darstellen, die derzeit zugewiesen werden können. Bei mindestens einer Ausführungsform gibt es mehrere verschiedene physikalische Downlink-Kanäle, die unter Verwendung solcher Ressourcenblöcke übertragen werden.
Bei mindestens einer Ausführungsform kann ein gemeinsam genutzter physikalischer Downlink-Kanal (PDSCH) Nutzdaten und Signalisierung auf höherer Ebene zu den UEs 3802 und 3804 übertragen. Bei mindestens einer Ausführungsform kann ein physischer Downlink-Kontrollkanal (PDCCH) unter anderem Informationen über ein Transportformat und Ressourcenzuweisungen in Bezug auf den PDSCH-Kanal übertragen. Bei mindestens einer Ausführungsform kann er auch die UEs 3802 und 3804 über ein Transportformat, eine Ressourcenzuweisung und HARQ-Informationen (Hybrid Automatic Repeat Request) in Bezug auf einen gemeinsam genutzten Kanal in der Aufwärtsrichtung informieren. Bei mindestens einer Ausführungsform kann typischerweise das Downlink-Scheduling (Zuweisung von Kontroll- und Shared-Channel-Ressourcenblöcken an UE 3802 innerhalb einer Zelle) an einem der RAN-Knoten 3818 und 3820 auf der Grundlage von Kanalqualitätsinformationen durchgeführt werden, die von einem der UEs 3802 und 3804 zurückgemeldet werden. Bei mindestens einer Ausführungsform können Informationen über die Zuweisung von Downlink-Ressourcen auf einem PDCCH gesendet werden, der für jedes der UEs 3802 und 3804 verwendet (z. B. zugewiesen) wird.
Bei mindestens einer Ausführungsform kann ein PDCCH Steuerkanalelemente (CCEs) verwenden, um Steuerinformationen zu übertragen. Bei mindestens einer Ausführungsform können die komplexwertigen PDCCH-Symbole vor ihrer Zuordnung zu Ressourcenelementen zunächst in Quadrupletts organisiert werden, die dann unter Verwendung eines Subblock-Interleavers zur Ratenanpassung permutiert werden können. Bei mindestens einer Ausführungsform kann jedes PDCCH unter Verwendung eines oder mehrerer dieser CCEs übertragen werden, wobei jedes CCE neun Sätzen von vier physikalischen Ressourcenelementen, den so genannten Ressourcenelementgruppen (REGs), entsprechen kann. Bei mindestens einer Ausführungsform können jeder REG vier Quadrature Phase Shift Keying (QPSK)-Symbole zugeordnet werden. Bei mindestens einer Ausführungsform kann PDCCH unter Verwendung einer oder mehrerer CCEs übertragen werden, abhängig von der Größe einer Downlink-Kontrollinformation (DCI) und einer Kanalbedingung. Bei mindestens einer Ausführungsform kann es vier oder mehr verschiedene PDCCH-Formate geben, die in LTE mit einer unterschiedlichen Anzahl von CCEs definiert sind (z. B. Aggregationsebene, L=1, 2, 4 oder 8).
Bei mindestens einer Ausführungsform kann ein erweiterter physikalischer Downlink-Kontrollkanal (EPDCCH), der PDSCH-Ressourcen nutzt, für die Übertragung von Kontrollinformationen verwendet werden. Bei mindestens einer Ausführungsform kann der EPDCCH unter Verwendung eines oder mehrerer erweiterter Steuerkanalelemente (ECCEs) übertragen werden. Bei mindestens einer Ausführungsform kann jedes ECCE neun Sätzen von vier physikalischen Ressourcenelementen entsprechen, die als Enhanced Resource Element Groups (EREGs) bezeichnet werden. Bei mindestens einer Ausführungsform kann eine ECCE bei anderen Ausführungen eine andere Anzahl von EREGs haben.
Bei mindestens einer Ausführungsform ist das RAN 3816 über eine S1-Schnittstelle 3822 kommunikativ mit einem Kernnetzwerk (CN) 3838 gekoppelt. Bei mindestens einer Ausführungsform kann das CN 3838 ein Evolved Packet Core (EPC)-Netzwerk, ein NextGen Packet Core (NPC)-Netzwerk oder eine andere Art von CN sein. Bei mindestens einer Ausführungsform ist die S1-Schnittstelle 3822 in zwei Teile aufgeteilt: S1-U-Schnittstelle 3826, die Verkehrsdaten zwischen RAN-Knoten 3818 und 3820 und Serving Gateway (S-GW) 3830 überträgt, und eine S1-Mobility Management Entity (MME)-Schnittstelle 3824, die eine Signalisierungsschnittstelle zwischen RAN-Knoten 3818 und 3820 und MMEs 3828 ist.
Bei mindestens einer Ausführungsform umfasst das CN 3838 MMEs 3828, ein S-GW 3830, Packet Data Network (PDN) Gateway (P-GW) 3834 und einen Home Subscriber Server (HSS) 3832. Bei mindestens einer Ausführungsform können die MMEs 3828 eine ähnliche Funktion haben wie die Steuerebene von älteren Serving General Packet Radio Service (GPRS) Support Nodes (SGSN). Bei mindestens einer Ausführungsform können die MMEs 3828 Mobilitätsaspekte beim Zugang verwalten, wie z. B. die Gateway-Auswahl und die Verwaltung der Tracking Area List. Bei mindestens einer Ausführungsform kann der HSS 3832 eine Datenbank für Netzwerknutzer aufweisen, die abonnementbezogene Informationen zur Unterstützung der Handhabung von Kommunikationssitzungen durch die Netzwerkeinheiten enthält. Bei mindestens einer Ausführungsform kann das CN 3838 einen oder mehrere HSS 3832 umfassen, abhängig von der Anzahl der Mobilfunkteilnehmer, der Kapazität eines Geräts, der Organisation eines Netzwerkes usw. Bei mindestens einer Ausführungsform kann der HSS 3832 Unterstützung für Routing/Roaming, Authentifizierung, Autorisierung, Namens-/Adressierungsauflösung, Standortabhängigkeiten usw. bieten.
Bei mindestens einer Ausführungsform kann der S-GW 3830 eine S1-Schnittstelle 3822 in Richtung RAN 3816 abschließen und leitet Datenpakete zwischen RAN 3816 und CN 3838 weiter. Bei mindestens einer Ausführungsform kann S-GW 3830 ein lokaler Mobilitätsankerpunkt für Inter-RAN-Knoten-Handover sein und kann auch einen Anker für Inter-3GPP-Mobilität bereitstellen. Bei mindestens einer Ausführungsform können andere Zuständigkeiten das rechtmäßige Abfangen, die Gebührenerhebung und die Durchsetzung bestimmter Richtlinien aufweisen.
Bei mindestens einer Ausführungsform kann der P-GW 3834 eine SGi-Schnittstelle zu einem PDN abschließen. Bei mindestens einer Ausführungsform kann das P-GW 3834 Datenpakete zwischen einem EPC-Netzwerk 3838 und externen Netzwerken wie einem Netzwerk, das einen Anwendungsserver 3840 (alternativ als Anwendungsfunktion (AF) bezeichnet) aufweist, über eine Internetprotokoll (IP)-Schnittstelle 3842 weiterleiten. Bei mindestens einer Ausführungsform kann der Anwendungsserver 3840 ein Element sein, das Anwendungen anbietet, die IP-Trägerressourcen mit einem Kernnetzwerk nutzen (z. B. UMTS-Paketdienste (PS)-Domäne, LTE-PS-Datendienste usw.). Bei mindestens einer Ausführungsform ist das P-GW 3834 über eine IP-Kommunikationsschnittstelle 3842 kommunikativ mit einem Anwendungsserver 3840 gekoppelt. Bei mindestens einer Ausführungsform kann der Anwendungsserver 3840 auch so ausgestaltet sein, dass er einen oder mehrere Kommunikationsdienste (z. B. Voice-over-Internet Protocol (VoIP)-Sitzungen, PTT-Sitzungen, Gruppenkommunikationssitzungen, Social-Networking-Dienste usw.) für UEs 3802 und 3804 über das CN 3838 unterstützt.
Bei mindestens einer Ausführungsform kann das P-GW 3834 darüber hinaus ein Knoten für die Durchsetzung von Richtlinien und die Erhebung von Gebührendaten sein. Bei mindestens einer Ausführungsform ist die Policy and Charging Enforcement Function (PCRF) 3836 ein Policy- und Gebührensteuerungselement des CN 3838. Bei mindestens einer Ausführungsform kann es in einem Nicht-Roaming-Szenario eine einzige PCRF in einem Home Public Land Mobile Network (HPLMN) geben, die mit einer Internet Protocol Connectivity Access Network (IP-CAN)-Sitzung eines UE verbunden ist. Bei mindestens einer Ausführungsform kann es in einem Roaming-Szenario mit lokaler Verkehrsaufteilung zwei PCRFs geben, die mit der IP-CAN-Sitzung eines UE verbunden sind: eine Home-PCRF (H-PCRF) innerhalb eines HPLMN und eine Visited-PCRF (V-PCRF) innerhalb eines Visited Public Land Mobile Network (VPLMN). Bei mindestens einer Ausführungsform kann die PCRF 3836 über das P-GW 3834 mit dem Anwendungsserver 3840 kommunikativ gekoppelt sein. Bei mindestens einer Ausführungsform kann der Anwendungsserver 3840 dem PCRF 3836 signalisieren, einen neuen Dienstfluss anzuzeigen und eine geeignete Dienstgüte (QoS) und Gebührenparameter auszuwählen. Bei mindestens einer Ausführungsform kann die PCRF 3836 diese Regel in einer Policy and Charging Enforcement Function (PCEF) (nicht gezeigt) mit einer geeigneten Verkehrsflussvorlage (TFT) und einer QoS-Klassenkennung (QCI) bereitstellen, die eine QoS und eine Gebührenberechnung gemäß den Angaben des Anwendungsservers 3840 einleitet.
Bei mindestens einer Ausführungsform wird mindestens eine in 38 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird zumindest eine Komponente vom RAN 3816, z.B. der RAN-Knoten 3818 oder 3820, verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird zumindest eine Komponente vom RAN 3816, z.B. der RAN-Knoten 3818 oder 3820, verwendet, um Vorcodierungsgewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt zumindest eine Komponente vom RAN 3816, z.B. der RAN-Knoten 3818 oder 3820, mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
39 illustriert beispielhafte Komponenten einer Einrichtung 3900 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform kann die Einrichtung 3900 eine Anwendungsschaltung 3904, eine Basisbandschaltung 3908, eine Hochfrequenz (HF)-Schaltung 3910, eine Front-End-Modul (FEM)-Schaltung 3902, eine oder mehrere Antennen 3912 und eine Energieverwaltungsschaltung (PMC) 3906 aufweisen, die zumindest wie gezeigt miteinander gekoppelt sind. Bei mindestens einer Ausführungsform können die Komponenten der dargestellten Einrichtung 3900 in einem UE oder einem RAN-Knoten vorhanden sein. Bei mindestens einer Ausführungsform kann die Einrichtung 3900 weniger Elemente aufweisen (z. B. kann ein RAN-Knoten keine Anwendungsschaltung 3904 verwenden und stattdessen einen Prozessor/Controller zur Verarbeitung von IP-Daten aufweisen, die von einem EPC empfangen wurden). Bei mindestens einer Ausführungsform kann die Einrichtung 3900 zusätzliche Elemente aufweisen, wie z. B. einen Speicher, eine Anzeige, eine Kamera, einen Sensor oder eine Eingabe-/Ausgabeschnittstelle (I/O). Bei mindestens einer Ausführungsform können die unten beschriebenen Komponenten in mehr als einer Einrichtung vorhanden sein (z. B. können die Schaltungen separat in mehr als einer Einrichtung für Cloud-RAN (C-RAN)-Implementierungen vorhanden sein).
Bei mindestens einer Ausführungsform kann die Anwendungsschaltung 3904 einen oder mehrere Anwendungsprozessoren aufweisen. Bei mindestens einer Ausführungsform kann die Anwendungsschaltung 3904 eine Schaltung aufweisen, wie z. B. einen oder mehrere Einkern- oder Mehrkern-Prozessoren, ist aber nicht darauf beschränkt. Bei mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) eine beliebige Kombination von Allzweckprozessoren und dedizierten Prozessoren (z. B. Grafikprozessoren, Anwendungsprozessoren usw.) aufweisen. Bei mindestens einer Ausführungsform können die Prozessoren mit einem Speicher gekoppelt sein oder einen solchen aufweisen und so ausgestaltet sein, dass sie im Speicher gespeicherte Befehle ausführen, damit verschiedene Anwendungen oder Betriebssysteme auf der Einrichtung 3900 laufen können. Bei mindestens einer Ausführungsform können die Prozessoren der Anwendungsschaltung 3904 von einem EPC empfangene IP-Datenpakete verarbeiten.
Bei mindestens einer Ausführungsform kann die Basisbandschaltung 3908 eine Schaltung aufweisen, wie z. B. einen oder mehrere Einkern- oder Mehrkern-Prozessoren, ohne darauf beschränkt zu sein. Bei mindestens einer Ausführungsform kann die Basisbandschaltung 3908 einen oder mehrere Basisbandprozessoren oder eine Steuerlogik aufweisen, um Basisbandsignale zu verarbeiten, die von einem Empfangssignalweg der HF-Schaltung 3910 empfangen werden, und um Basisbandsignale für einen Sendesignalweg der HF-Schaltung 3910 zu erzeugen. Bei mindestens einer Ausführungsform kann die Basisbandverarbeitungsschaltung 3908 eine Schnittstelle mit der Anwendungsschaltung 3904 zur Erzeugung und Verarbeitung von Basisbandsignalen und zur Steuerung des Betriebs der HF-Schaltung 3910 bilden. Bei mindestens einer Ausführungsform kann die Basisbandschaltung 3908 einen Basisbandprozessor 3908A der dritten Generation (3G), einen Basisbandprozessor 3908B der vierten Generation (4G), einen Basisbandprozessor 3908C der fünften Generation (5G) oder andere Basisbandprozessoren 3908D für andere bestehende, in der Entwicklung befindliche oder zu entwickelnde Generationen (z. B. zweite Generation (2G), sechste Generation (6G) usw.) aufweisen. Bei mindestens einer Ausführungsform können die Basisband-Schaltkreise 3908 (z. B. einer oder mehrere der BasisbandProzessoren 3908A-D) verschiedene Funksteuerungsfunktionen übernehmen, die die Kommunikation mit einem oder mehreren Funknetzwerken über die HF-Schaltkreise 3910 ermöglichen. Bei mindestens einer Ausführungsform kann ein Teil oder die gesamte Funktionalität der Basisbandprozessoren 3908A-D in Modulen enthalten sein, die im Speicher 3908G gespeichert und über eine Zentraleinheit (CPU) 3908E ausgeführt werden. Bei mindestens einer Ausführungsform können die Funksteuerungsfunktionen eine Signalmodulation/Demodulation, eine Codierung/Decodierung, eine Funkfrequenzverschiebung usw. aufweisen, sind aber nicht darauf beschränkt. Bei mindestens einer Ausführungsform kann die Modulations-/Demodulationsschaltung der Basisbandschaltung 3908 eine Fast-FourierTransformation (FFT), eine Vorcodierung oder eine Konstellationsabbildungs-/Demodulationsfunktion aufweisen. Bei mindestens einer Ausführungsform kann die Codier-/Decodierschaltung der Basisbandschaltung 3908 eine Faltung, eine Tailbiting-Faltung, eine Turbo-, eine Viterbi- oder eine Low Density Parity Check (LDPC)-Codier-/Decodierfunktionalität aufweisen.
Bei mindestens einer Ausführungsform kann die Basisbandschaltung 3908 einen oder mehrere digitale Audiosignalprozessoren (DSP) 3908F aufweisen. Bei mindestens einer Ausführungsform kann (können) der (die) Audio-DSP(s) 3908F Elemente zur Komprimierung/Dekomprimierung und Echounterdrückung aufweisen und bei anderen Ausführungen andere geeignete Verarbeitungselemente enthalten. Bei mindestens einer Ausführungsform können die Komponenten des Basisband-Schaltkreises in einem einzigen Chip, einem einzigen Chipsatz oder bei einigen Ausführungsformen auf einer einzigen Leiterplatte kombiniert sein. Bei mindestens einer Ausführungsform können einige oder alle Komponenten des Basisband-Schaltkreises 3908 und des Anwendungsschaltkreises 3904 zusammen implementiert sein, wie z.B. auf einem System on a Chip (SOC).
Bei mindestens einer Ausführungsform kann die Basisbandschaltung 3908 eine Kommunikation ermöglichen, die mit einer oder mehreren Funktechnologien kompatibel ist. Bei mindestens einer Ausführungsform kann die Basisbandschaltung 3908 die Kommunikation mit einem entwickelten universellen terrestrischen Funkzugangsnetzwerk (EUTRAN) oder anderen drahtlosen Metropolitan Area Networks (WMAN), einem drahtlosen lokalen Netzwerk (WLAN), einem drahtlosen persönlichen Netzwerk (WPAN) unterstützen. Bei mindestens einer Ausführungsform ist die Basisbandschaltung 3908 so ausgestaltet, dass sie die Funkkommunikation von mehr als einem drahtlosen Protokoll unterstützt und kann als Multimode-Basisbandschaltung bezeichnet werden.
Bei mindestens einer Ausführungsform kann die HF-Schaltung 3910 die Kommunikation mit drahtlosen Netzwerken unter Verwendung modulierter elektromagnetischer Strahlung durch ein nichtfestes Medium ermöglichen. Bei mindestens einer Ausführungsform kann die HF-Schaltung 3910 Switche, Filter, Verstärker usw. aufweisen, um die Kommunikation mit einem drahtlosen Netzwerk zu erleichtern. Bei mindestens einer Ausführungsform kann die HF-Schaltung 3910 einen Empfangssignalpfad aufweisen, der eine Schaltung zur Abwärtskonvertierung der von der FEM-Schaltung 3902 empfangenen HF-Signale und zur Bereitstellung von Basisbandsignalen für die Basisbandschaltung 3908 aufweisen kann. Bei mindestens einer Ausführungsform kann die HF-Schaltung 3910 auch einen Sendesignalpfad aufweisen, der eine Schaltung aufweisen kann, um von der Basisbandschaltung 3908 gelieferte HF-Signale aufwärts zu wandeln und HF-Ausgangssignale an die FEM-Schaltung 3902 zur Übertragung bereitzustellen.
Bei mindestens einer Ausführungsform kann der Empfangssignalweg der HF-Schaltung 3910 eine Mischerschaltung 3910a, eine Verstärkerschaltung 3910b und eine Filterschaltung 3910c aufweisen. Bei mindestens einer Ausführungsform kann ein Sendesignalpfad der HF-Schaltung 3910 eine Filterschaltung 3910c und eine Mischerschaltung 3910a aufweisen. Bei mindestens einer Ausführungsform kann die HF-Schaltung 3910 auch eine Syntheseschaltung 3910d zum Synthetisieren einer Frequenz zur Verwendung durch die Mischerschaltung 3910a eines Empfangssignalwegs und eines Sendesignalwegs aufweisen. Bei mindestens einer Ausführungsform kann die Mischerschaltung 3910a eines Empfangssignalpfades so ausgestaltet sein, dass sie von der FEM-Schaltung 3902 empfangene HF-Signale auf der Grundlage einer von der Synthesizerschaltung 3910d bereitgestellten synthetisierten Frequenz abwärts wandelt. Bei mindestens einer Ausführungsform kann die Verstärkerschaltung 391 0b so ausgestaltet sein, dass sie die abwärtsgewandelten Signale verstärkt, und die Filterschaltung 3910c kann ein Tiefpassfilter (LPF) oder Bandpassfilter (BPF) sein, das so ausgestaltet ist, dass es unerwünschte Signale aus den abwärtsgewandelten Signalen entfernt, um Ausgangs-Basisbandsignale zu erzeugen. Bei mindestens einer Ausführungsform können die Ausgangs-Basisbandsignale der Basisbandschaltung 3908 zur weiteren Verarbeitung zugeführt werden. Bei mindestens einer Ausführungsform kann es sich bei den Ausgangs-Basisbandsignalen um Nullfrequenz-Basisbandsignale handeln, obwohl dies keine Voraussetzung ist. Bei mindestens einer Ausführungsform kann die Mischerschaltung 3910a eines Empfangssignalwegs passive Mischer umfassen.
Bei mindestens einer Ausführungsform kann die Mischerschaltung 3910a eines Sendesignalpfades so ausgestaltet sein, dass sie Eingangs-Basisbandsignale auf der Grundlage einer synthetisierten Frequenz, die von der Synthesizerschaltung 391 0d bereitgestellt wird, hochkonvertiert, um HF-Ausgangssignale für die FEM-Schaltung 3902 zu erzeugen. Bei mindestens einer Ausführungsform können die Basisbandsignale von der Basisbandschaltung 3908 bereitgestellt und von der Filterschaltung 3910c gefiltert werden.
Bei mindestens einer Ausführungsform können die Mischerschaltung 3910a eines Empfangssignalpfades und die Mischerschaltung 3910a eines Sendesignalpfades zwei oder mehr Mischer aufweisen und für eine Quadraturabwärts- bzw. -aufwärtskonvertierung angeordnet sein. Bei mindestens einer Ausführungsform können die Mischerschaltung 3910a eines Empfangssignalpfades und die Mischerschaltung 3910a eines Sendesignalpfades zwei oder mehr Mischer aufweisen und zur Bildunterdrückung (z. B. Hartley-Bildunterdrückung) angeordnet sein. Bei mindestens einer Ausführungsform können die Mischerschaltung 3910a eines Empfangssignalpfades und die Mischerschaltung 3910a für eine direkte Abwärts- bzw. Aufwärtskonvertierung angeordnet sein. Bei mindestens einer Ausführungsform können die Mischerschaltung 3910a eines Empfangssignalpfades und die Mischerschaltung 3910a eines Sendesignalpfades für einen Superheterodynbetrieb ausgestaltet sein.
Bei mindestens einer Ausführungsform können die Ausgangs-Basisbandsignale und die Eingangs-Basisbandsignale analoge Basisbandsignale sein. Bei mindestens einer Ausführungsform können die Ausgangsbasisbandsignale und die Eingangs-Basisbandsignale digitale Basisbandsignale sein. Bei mindestens einer Ausführungsform kann die HF-Schaltung 3910 einen Analog-Digital-Wandler (ADC) und einen Digital-Analog-Wandler (DAC) aufweisen, und die Basisband-Schaltung 3908 kann eine digitale Basisband-Schnittstelle aufweisen, um mit der HF-Schaltung 3910 zu kommunizieren.
Bei mindestens einer Ausführungsform kann ein separater Funk-IC-Schaltkreis für die Verarbeitung von Signalen für jedes Spektrum vorgesehen sein. Bei mindestens einer Ausführungsform kann der Synthesizer-Schaltkreis 3910d ein fraktionaler N-Synthesizer oder ein fraktionaler N/N+1-Synthesizer sein. Bei mindestens einer Ausführungsform kann die Synthesizerschaltung 3910d ein Delta-Sigma-Synthesizer, ein Frequenzvervielfacher oder ein Synthesizer sein, der einen Phasenregelkreis mit einem Frequenzteiler umfasst.
Bei mindestens einer Ausführungsform kann die Synthesizerschaltung 3910d so ausgestaltet sein, dass sie eine Ausgangsfrequenz zur Verwendung durch die Mischerschaltung 3910a der HF-Schaltung 3910 auf der Grundlage eines Frequenzeingangs und eines Teilersteuereingangs synthetisiert. Bei mindestens einer Ausführungsform kann die Synthesizerschaltung 3910d ein fraktionaler N/N+1-Synthesizer sein.
Bei mindestens einer Ausführungsform kann der Frequenzeingang von einem spannungsgesteuerten Oszillator (VCO) bereitgestellt werden. Bei mindestens einer Ausführungsform kann die Steuerung des Teilers je nach gewünschter Ausgangsfrequenz entweder von der Basisbandschaltung 3908 oder vom Anwendungsprozessor 3904 bereitgestellt werden. Bei mindestens einer Ausführungsform kann ein Teilersteuereingang (z.B. N) anhand einer Nachschlagetabelle auf der Grundlage eines vom Anwendungsprozessor 3904 angegebenen Kanals bestimmt werden.
Bei mindestens einer Ausführungsform kann der Synthesizer-Schaltkreis 3910d des HF-Schaltkreises 3910 einen Teiler, eine Delay-Locked-Loop (DLL), einen Multiplexer und einen Phasenakkumulator aufweisen. Bei mindestens einer Ausführungsform kann es sich bei dem Teiler um einen Dual-Modul-Teiler (DMD) und bei dem Phasenakkumulator um einen digitalen Phasenakkumulator (DPA) handeln. Bei mindestens einer Ausführungsform kann der DMD so ausgestaltet sein, dass er ein Eingangssignal entweder durch N oder N+1 teilt (z. B. auf der Grundlage eines Übertrags), um ein gebrochenes Teilungsverhältnis bereitzustellen. Bei mindestens einer Ausführungsform kann die DLL einen Satz von kaskadierten, abstimmbaren Verzögerungselementen, einen Phasendetektor, eine Ladungspumpe und ein D-Flip-Flop aufweisen. Bei mindestens einer Ausführungsform können die Verzögerungselemente so ausgestaltet sein, dass sie eine VCO-Periode in Nd gleiche Phasenpakete aufteilen, wobei Nd eine Anzahl von Verzögerungselementen in einer Verzögerungsleitung ist. Bei mindestens einer Ausführungsform bietet die DLL auf diese Weise eine negative Rückkopplung, um sicherzustellen, dass die Gesamtverzögerung durch eine Verzögerungsleitung einem VCO-Zyklus entspricht.
Bei mindestens einer Ausführungsform kann die Synthesizerschaltung 3910dso ausgestaltet sein, dass sie eine Trägerfrequenz als Ausgangsfrequenz erzeugt, während bei anderen Ausführungen die Ausgangsfrequenz ein Vielfaches einer Trägerfrequenz sein kann (z. B. das Zweifache einer Trägerfrequenz, das Vierfache einer Trägerfrequenz) und in Verbindung mit einer Quadraturgenerator- und -teilerschaltung verwendet wird, um mehrere Signale mit einer Trägerfrequenz mit mehreren unterschiedlichen Phasen in Bezug aufeinander zu erzeugen. Bei mindestens einer Ausführungsform kann die Ausgangsfrequenz eine LO-Frequenz (fLO) sein. Bei mindestens einer Ausführungsform kann die HF-Schaltung 3910 einen IQ/Pol-Wandler aufweisen.
Bei mindestens einer Ausführungsform kann die FEM-Schaltung 3902 einen Empfangssignalpfad aufweisen, der eine Schaltung aufweisen kann, die so ausgestaltet ist, dass sie mit den von einer oder mehreren Antennen 3912 empfangenen HF-Signalen arbeitet, die empfangenen Signale verstärkt und verstärkte Versionen der empfangenen Signale der HF-Schaltung 3910 zur weiteren Verarbeitung bereitstellt. Bei mindestens einer Ausführungsform kann die FEM-Schaltung 3902 auch einen Sendesignalpfad aufweisen, der eine Schaltung aufweisen kann, die so konfiguriert ist, dass sie Signale zur Übertragung verstärkt, die von der HF-Schaltung 3910 zur Übertragung durch eine oder mehrere von einer oder mehreren Antennen 3912 bereitgestellt werden. Bei mindestens einer Ausführungsform kann die Verstärkung durch einen Sende- oder Empfangssignalpfad ausschließlich in der HF-Schaltung 3910, ausschließlich in einem FEM 3902 oder sowohl in der HF-Schaltung 3910 als auch in einem FEM 3902 erfolgen.
Bei mindestens einer Ausführungsform kann die FEM-Schaltung 3902 einen TX/RX-Switch aufweisen, um zwischen Sende- und Empfangsbetrieb umzuschalten. Bei mindestens einer Ausführungsform kann die FEM-Schaltung einen Empfangssignalpfad und einen Sendesignalpfad aufweisen. Bei mindestens einer Ausführungsform kann ein Empfangssignalpfad der FEM-Schaltung einen LNA aufweisen, um empfangene HF-Signale zu verstärken und verstärkte empfangene HF-Signale als Ausgangssignal bereitzustellen (z. B. an die HF-Schaltung 3910). Bei mindestens einer Ausführungsform kann ein Sendesignalpfad der FEM-Schaltung 3902 einen Leistungsverstärker (PA), um HF-Eingangssignale zu verstärken (z. B. bereitgestellt von der HF-Schaltung 3910), und einen oder mehrere Filter, um HF-Signale für die anschließende Übertragung zu erzeugen (z. B. durch eine oder mehrere von einer oder mehreren Antennen 3912), aufweisen.
Bei mindestens einer Ausführungsform kann die PMC 3906 die der Basisbandschaltung 3908 bereitgestellte Leistung verwalten. Bei mindestens einer Ausführungsform kann die PMC 3906 die Auswahl der Stromquelle, die Spannungsskalierung, die Batterieladung oder die DC/DC-Wandlung steuern. Bei mindestens einer Ausführungsform kann die PMC 3906 häufig vorhanden sein, wenn die Einrichtung 3900 über eine Batterie mit Strom versorgt werden kann, z. B. wenn die Einrichtung in einem UE enthalten ist. Bei mindestens einer Ausführungsform kann die PMC 3906 die Leistungsumwandlungseffizienz erhöhen und gleichzeitig eine wünschenswerte Implementierungsgröße und Wärmeableitungseigenschaften bereitstellen.
Bei mindestens einer Ausführungsform kann die PMC 3906 zusätzlich oder alternativ mit anderen Komponenten gekoppelt sein und ähnliche Energieverwaltungsoperationen für andere Komponenten durchführen, wie z.B., aber nicht beschränkt auf, Anwendungsschaltungen 3904, HF-Schaltungen 3910 oder ein FEM 3902.
Bei mindestens einer Ausführungsform kann die PMC 3906 verschiedene Stromsparmechanismen der Einrichtung 3900 steuern oder anderweitig Teil davon sein. Bei mindestens einer Ausführungsform kann die Einrichtung 3900, wenn sie sich in einem RRC-Verbindungszustand befindet, in dem sie noch mit einem RAN-Knoten verbunden ist, da sie erwartet, in Kürze Verkehr zu empfangen, nach einer Zeit der Inaktivität in einen Zustand eintreten, der als Discontinuous Reception Mode (DRX) bekannt ist. Bei mindestens einer Ausführungsform kann sich die Einrichtung 3900 während dieses Zustands für kurze Zeitabschnitte abschalten und so Energie sparen.
Bei mindestens einer Ausführungsform kann die Einrichtung 3900, wenn über einen längeren Zeitraum kein Datenverkehr stattfindet, in einen RRC-Idle-Zustand übergehen, in dem sie die Verbindung zu einem Netzwerk trennt und keine Operationen wie eine Kanalqualitätsrückmeldung, ein Handover usw. durchführt. Bei mindestens einer Ausführungsform geht die Einrichtung 3900 in einen Zustand mit sehr geringem Stromverbrauch über und führt einen Funkruf durch, bei dem sie wiederum periodisch aufwacht, um ein Netzwerk abzuhören, und sich dann wieder abschaltet. Bei mindestens einer Ausführungsform kann die Einrichtung 3900 in diesem Zustand keine Daten empfangen; um Daten zu empfangen, muss sie wieder in den Zustand RRC Connected übergehen.
Bei mindestens einer Ausführungsform kann ein zusätzlicher Energiesparmodus es einer Einrichtung ermöglichen, für Zeiträume, die länger sind als ein Paging-Intervall (im Bereich von Sekunden bis zu einigen Stunden), für ein Netzwerk nicht verfügbar zu sein. Bei mindestens einer Ausführungsform ist eine Einrichtung während dieser Zeit für ein Netzwerk völlig unerreichbar und kann sich vollständig abschalten. Bei mindestens einer Ausführungsform sind alle während dieser Zeit gesendeten Daten mit einer großen Verzögerung verbunden, und es wird angenommen, dass die Verzögerung akzeptabel ist.
Bei mindestens einer Ausführungsform können Prozessoren des Anwendungsschaltkreises 3904 und Prozessoren des Basisbandschaltkreises 3908 verwendet werden, um Elemente einer oder mehrerer Instanzen eines Protokollstacks auszuführen. Bei mindestens einer Ausführungsform können die Prozessoren der Basisbandschaltung 3908, allein oder in Kombination, zur Ausführung von Schicht-3-, Schicht-2- oder Schicht-1-Funktionalität verwendet werden, während die Prozessoren der Anwendungsschaltung 3908 von diesen Schichten empfangene Daten (z. B. Paketdaten) nutzen und darüber hinaus Schicht-4-Funktionalität ausführen können (z. B. die Schichten Transmission Communication Protocol (TCP) und User Datagram Protocol (UDP)). Bei mindestens einer Ausführungsform kann die Schicht 3 eine RRC-Schicht (Radio Resource Control) umfassen. Bei mindestens einer Ausführungsform kann die Schicht 2 eine Medium Access Control (MAC)-Schicht, eine Radio Link Control (RLC)-Schicht und eine Packet Data Convergence Protocol (PDCP)-Schicht umfassen. Bei mindestens einer Ausführungsform kann die Schicht 1 eine physikalische Schicht (PHY) eines UE/RAN-Knotens umfassen.
Bei mindestens einer Ausführungsform wird mindestens eine in 39 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird zumindest eine Komponente der Einrichtung 3900, wie z.B. die 5G-Basisbandschaltung 3908C, verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird zumindest eine Komponente der Einrichtung 3900, wie z.B. die 5G-Basisbandschaltung 3908C, verwendet, um Vorcodierergewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt zumindest eine Komponente der Einrichtung 3900, wie z.B. die 5G-Basisbandschaltung 3908C, mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
40 veranschaulicht gemäß mindestens einer Ausführungsform beispielhafte Schnittstellen von Basisbandschaltungen. Bei mindestens einer Ausführungsform kann die Basisbandschaltung 3908 von 39, wie oben erörtert, die Prozessoren 3908A-3908E und einen von den Prozessoren genutzten Speicher 3908G umfassen. Bei mindestens einer Ausführungsform kann jeder der Prozessoren 3908A-3908E jeweils eine Speicherschnittstelle 4002A-4002E aufweisen, um Daten an/von Speicher 3908G zu senden/empfangen.
Bei mindestens einer Ausführungsform kann die Basisbandschaltung 3908 darüber hinaus eine oder mehrere Schnittstellen zur kommunikativen Kopplung mit anderen Schaltungen/Einrichtungen aufweisen, wie z.B. eine Speicherschnittstelle 4004 (z.B. eine Schnittstelle zum Senden/Empfangen von Daten zu/von einem Speicher außerhalb der Basisbandschaltung 3908), eine Anwendungsschaltungsschnittstelle 4006 (z.B. eine Schnittstelle zum Senden/Empfangen von Daten zu/von der Anwendungsschaltung 3904 von 39), eine HF-Schaltungsschnittstelle 4008 (z.B. eine Schnittstelle zum Senden/Empfangen von Daten an/von HF-Schaltkreisen 3910 von 39), eine Schnittstelle für drahtlose Hardwarekonnektivität 4010 (z.B. eine Schnittstelle zum Senden/Empfangen von Daten an/von Near Field Communication (NFC)-Komponenten, Bluetooth®-Komponenten (z.B. Bluetooth® Low Energy), Wi-Fi®-Komponenten und anderen Kommunikationskomponenten) und eine Schnittstelle für Energieverwaltung 4012 (z.B. eine Schnittstelle zum Senden/Empfangen von Energie- oder Steuersignalen an/von PMC 3906).
Bei mindestens einer Ausführungsform wird mindestens eine in 40 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird zumindest eine Komponente der Basisbandschaltung 4008 verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird zumindest eine Komponente der Basisbandschaltung 4008 verwendet, um Vorcodierergewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt zumindest eine Komponente der Basisbandschaltung 4008 mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
41 veranschaulicht ein Beispiel für einen Uplink-Kanal gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform veranschaulicht 41 das Senden und Empfangen von Daten innerhalb eines gemeinsam genutzten physikalischen Uplink-Kanals (PUSCH) in 5G NR, der Teil einer physikalischen Schicht eines Netzwerkes einer mobilen Einrichtung sein kann.
Bei mindestens einer Ausführungsform ist der Physical Uplink Shared Channel (PUSCH) in 5G NR dazu bestimmt, gemultiplexte Steuerinformationen und Benutzeranwendungsdaten zu übertragen. Bei mindestens einer Ausführungsform bietet 5G NR im Vergleich zu seinem Vorgänger, der bei einigen Beispielen als 4G LTE bezeichnet werden kann, wesentlich mehr Flexibilität und Zuverlässigkeit, einschließlich elastischerer Pilotanordnungen und Unterstützung sowohl für zyklische Präfix (CP)-OFDM- als auch für gespreizte diskrete FourierTransformation (DFT-s)-OFDM-Wellenformen. Bei mindestens einer Ausführungsform wird die standardmäßig eingeführte gefilterte OFDM-Technik (f-OFDM) verwendet, um zusätzliche Filterung zur Verringerung der Out-of-Band-Emission und zur Verbesserung der Leistung bei höheren Modulationsordnungen hinzuzufügen. Bei mindestens einer Ausführungsform wurden Änderungen an der Vorwärtsfehlerkorrektur (FEC) vorgenommen, um die in 4G LTE verwendeten Turbo-Codes durch Quasi-Cyclic Low Density Parity Check (QC-LDPC)-Codes zu ersetzen, die nachweislich bessere Übertragungsraten erzielen und Möglichkeiten für effizientere Hardware-Implementierungen bieten.
Bei mindestens einer Ausführungsform ist die Übertragung von 5G-NR-Daten Downlink und Uplink in Rahmen von 10 ms Dauer organisiert, die jeweils in 10 Unterrahmen von je 1 ms unterteilt sind. Bei mindestens einer Ausführungsform bestehen die Unterrahmen aus einer variablen Anzahl von Schlitzen bzw. Slots, die von einem ausgewählten Unterträgerabstand abhängen, der in 5G-NR parametrisiert ist. Bei mindestens einer Ausführungsform wird ein Slot aus 14 OFDMA-Symbolen aufgebaut, denen jeweils ein zyklisches Präfix vorangestellt ist. Bei mindestens einer Ausführungsform wird ein Unterträger, der sich innerhalb eines Durchlassbereichs befindet und für die Übertragung vorgesehen ist, als Ressourcenelement (RE) bezeichnet. Bei mindestens einer Ausführungsform bildet eine Gruppe von 12 benachbarten REs in einem gleichen Symbol einen physikalischen Ressourcenblock bzw. Physical Resource Block (PRB).
Bei mindestens einer Ausführungsform definiert der 5G-NR-Standard zwei Typen von Referenzsignalen, die mit der Übertragung innerhalb eines PUSCH-Kanals verbunden sind. Bei mindestens einer Ausführungsform ist das Demodulationsreferenzsignal (DMRS) ein benutzerspezifisches Referenzsignal mit hoher Frequenzdichte. Bei mindestens einer Ausführungsform wird ein DMRS nur innerhalb dedizierter OFDMA-Symbole (orthogonal frequency-division multiple access) übertragen und ist für eine frequenzselektive Kanalschätzung vorgesehen. Bei mindestens einer Ausführungsform kann die Anzahl der DMRS-Symbole innerhalb eines Schlitzes je nach Ausgestaltung zwischen 1 und 4 variieren, wobei ein dichterer DMRS-Symbolabstand in der Zeit für schnelle zeitvariable Kanäle vorgesehen ist, um genauere Schätzungen innerhalb einer Kohärenzzeit eines Kanals zu erhalten. Bei mindestens einer Ausführungsform werden DMRS-PRBs in einer Frequenzdomäne innerhalb einer gesamten Übertragungszuweisung abgebildet. Bei mindestens einer Ausführungsform kann der Abstand zwischen einem DMRS-Ressourcenelement (RE), das demselben Antennenanschluss (AP) zugewiesen ist, zwischen 2 und 3 gewählt werden. Bei mindestens einer Ausführungsform erlaubt ein Standard im Falle von 2-2 Multiple-Input, Multiple-Output (MIMO) eine orthogonale Zuweisung von RE zwischen AP. Bei mindestens einer Ausführungsform kann ein Empfänger vor der MIMO-Entzerrung eine partielle Single-Input-Multiple-Output-(SIMO-) Kanalschätzung auf der Grundlage eines DMRS-RE durchführen, wobei die räumliche Korrelation vernachlässigt wird.
Bei mindestens einer Ausführungsform ist ein zweiter Typ von Referenzsignal ein Phasenverfolgungs-Referenzsignal bzw. Phase Tracking Reference Signal (PTRS). Bei mindestens einer Ausführungsform sind die PTRS-Unterträger in einer Kammstruktur angeordnet, die eine hohe Dichte in einem Zeitbereich aufweist. Bei mindestens einer Ausführungsform wird es hauptsächlich in mm-Wellen-Frequenzbändern verwendet, um das Phasenrauschen zu verfolgen und zu korrigieren, das eine erhebliche Quelle für Leistungsverluste ist. Bei mindestens einer Ausführungsform ist die Verwendung eines PTRS optional, da es die gesamte spektrale Effizienz einer Übertragung verringern kann, wenn die Auswirkungen von Phasenrauschen vernachlässigbar sind.
Bei mindestens einer Ausführungsform kann zur Übertragung von Daten ein Transportblock von einer MAC-Schicht erzeugt und an eine physikalische Schicht weitergegeben werden. Bei mindestens einer Ausführungsform kann es sich bei einem Transportblock um Daten handeln, die übertragen werden sollen. Bei mindestens einer Ausführungsform beginnt eine Übertragung in einer physikalischen Schicht mit gruppierten Ressourcendaten, die als Transportblöcke bezeichnet werden können. Bei mindestens einer Ausführungsform wird ein Transportblock durch eine zyklische Redundanzprüfung (CRC) 4102 empfangen. Bei mindestens einer Ausführungsform wird an jeden Transportblock eine zyklische Redundanzprüfung zur Fehlererkennung angehängt. Bei mindestens einer Ausführungsform wird eine zyklische Redundanzprüfung zur Fehlererkennung in Transportblöcken verwendet. Bei mindestens einer Ausführungsform wird ein ganzer Transportblock zur Berechnung von CRC-Paritätsbits verwendet und diese Paritätsbits werden dann an ein Ende eines Transportblocks angehängt. Bei mindestens einer Ausführungsform werden minimale und maximale Codeblockgrößen festgelegt, damit die Blockgrößen mit darüber hinausgehenden Prozessen kompatibel sind. Bei mindestens einer Ausführungsform wird ein Eingabeblock segmentiert, wenn ein Eingabeblock größer als eine maximale Codeblockgröße ist.
Bei mindestens einer Ausführungsform wird ein Transportblock empfangen und mit einer Paritätsüberprüfungscodierung geringer Dichte bzw. Low-Density Parity Check- (LDPC-) Codierung 4104 codiert. Bei mindestens einer Ausführungsform verwendet NR Low-Density-Parity-Check- (LDPC-) Codes für einen Datenkanal und Polar-Codes für einen Steuerkanal. Bei mindestens einer Ausführungsform werden LDPC-Codes durch ihre Paritätsprüfungsmatrizen definiert, wobei jede Spalte ein codiertes Bit und jede Zeile eine Paritätsprüfungsgleichung darstellt. Bei mindestens einer Ausführungsform werden LDPC-Codes durch den iterativen Austausch von Nachrichten zwischen Variablen und Paritätsprüfungen decodiert. Bei mindestens einer Ausführungsform verwenden die für NR vorgeschlagenen LDPC-Codes eine quasi-zyklische Struktur, bei der eine Paritätsprüfungsmatrix durch eine kleinere Basismatrix definiert ist. Bei mindestens einer Ausführungsform stellt jeder Eintrag der Basismatrix entweder eine ZxZ-Nullmatrix oder eine verschobene ZxZ-Identitätsmatrix dar
Bei mindestens einer Ausführungsform wird ein codierter Transportblock durch eine Ratenanpassung 4106 empfangen. Bei mindestens einer Ausführungsform wird ein codierter Block verwendet, um einen Ausgangsbitstrom mit einer gewünschten Coderate zu erzeugen. Bei mindestens einer Ausführungsform wird die Ratenanpassung 4106 verwendet, um einen Ausgangsbitstrom zu erzeugen, der mit einer gewünschten Coderate übertragen wird. Bei mindestens einer Ausführungsform werden Bits aus einem Puffer ausgewählt und reduziert, um einen Ausgangsbitstrom mit einer gewünschten Coderate zu erzeugen. Bei mindestens einer Ausführungsform ist ein Hybrid Automatic Repeat Request (HARQ) Fehlerkorrekturschema integriert.
Bei mindestens einer Ausführungsform werden die Ausgangsbits beim Verschlüsseln 4108 verschlüsselt, was zur Wahrung der Privatsphäre beitragen kann. Bei mindestens einer Ausführungsform werden die Codewörter bitweise mit einer orthogonalen Sequenz und einer UE-spezifischen Verschlüsselungssequenz multipliziert. Bei mindestens einer Ausführungsform kann die Ausgabe beim Chieffrieren 4108 in eine Modulation/Abbildung/Vorcodierung und andere Prozesse 4110 eingegeben werden. Bei mindestens einer Ausführungsform werden verschiedene Modulations-, Abbildungs- und Vorcodierungsprozesse durchgeführt.
Bei mindestens einer Ausführungsform werden die von der Verschlüsselung 4108 ausgegebenen Bits mit einem Modulationsschema moduliert, was zu Blöcken von Modulationssymbolen führt. Bei mindestens einer Ausführungsform werden die verschlüsselten Codewörter mit einem der Modulationsschemata QPSK, 16 QAM, 64 QAM moduliert, was zu einem Block von Modulationssymbolen führt. Bei mindestens einer Ausführungsform kann ein Kanal-Verschachtelungs-Prozess verwendet werden, der eine erste zeitliche Zuordnung von Modulationssymbolen zu einer Übertragungswellenform vornimmt und gleichzeitig sicherstellt, dass HARQ-Informationen in beiden Schlitzen vorhanden sind. Bei mindestens einer Ausführungsform werden die Modulationssymbole auf der Grundlage der Sendeantennen auf verschiedene Schichten abgebildet. Bei mindestens einer Ausführungsform können die Symbole vorcodiert werden, wobei sie in Gruppen unterteilt werden und eine inverse Fast-Fourier-Transformation durchgeführt werden kann. Bei mindestens einer Ausführungsform kann ein Transportdaten- und Steuerungsmultiplexing durchgeführt werden, so dass HARQ-Bestätigungs-Informationen (ACK) in beiden Zeitschlitzen vorhanden sind und auf Ressourcen um Demodulationsreferenzsignale herum abgebildet werden. Bei mindestens einer Ausführungsform werden verschiedene Vorcodierungsverfahren durchgeführt.
Bei mindestens einer Ausführungsform werden Symbole auf zugewiesene physikalische Ressourcenelemente in der Ressourcenelementzuordnung 4112 abgebildet. Bei mindestens einer Ausführungsform können die Zuweisungsgrößen auf Werte beschränkt sein, deren Primfaktoren 2, 3 und 5 sind. Bei mindestens einer Ausführungsform werden die Symbole in aufsteigender Reihenfolge, beginnend mit den Unterträgern, abgebildet. Bei mindestens einer Ausführungsform werden die Daten der auf die Unterträger abgebildeten Modulationssymbole durch eine IFFT-Operation bei einer OFDMA-Modulation 4114 mittels Orthogonal Frequency-Division Multiple Access moduliert. Bei mindestens einer Ausführungsform werden die Zeitbereichsdarstellungen jedes Symbols verkettet und mit einem FIR-Sendefilter gefiltert, um unerwünschte Outof-Band-Emissionen in benachbarten Frequenzbändern zu dämpfen, die durch Phasendiskontinuitäten und die Verwendung unterschiedlicher Numerologien verursacht werden. Bei mindestens einer Ausführungsform kann eine Ausgabe der OFDMA-Modulation 4114 übertragen werden, um von einem anderen System empfangen und verarbeitet zu werden.
Bei mindestens einer Ausführungsform kann eine Übertragung durch die OFDMA-Demodulation 4116 empfangen werden. Bei mindestens einer Ausführungsform kann eine Übertragung von mobilen Einrichtungen des Benutzers über ein zellulares Netz ausgehen, obwohl auch andere Zusammenhänge vorliegen können. Bei mindestens einer Ausführungsform kann eine Übertragung durch eine IFFT-Verarbeitung demoduliert werden. Bei mindestens einer Ausführungsform kann nach erfolgter OFDMA-Demodulation durch eine IFFT-Verarbeitung eine Schätzung und Korrektur des verbleibenden Abtastzeitversatzes bzw. Sample Time Offset (STO) und des Trägerfrequenzversatzes bzw. Carrier Frequency Offset (CFO) durchgeführt werden. Bei mindestens einer Ausführungsform müssen sowohl CFO- als auch STO-Korrekturen im Frequenzbereich durchgeführt werden, da ein empfangenes Signal eine Überlagerung von Übertragungen sein kann, die von mehreren UEs stammen, die in der Frequenz gemultiplext sind und jeweils einen spezifischen Restsynchronisationsfehler aufweisen. Bei mindestens einer Ausführungsform wird der Rest-CFO als Phasendrehung zwischen Pilotunterträgern, die zu verschiedenen OFDM-Symbolen gehören, geschätzt und durch eine zirkuläre Faltungsoperation im Frequenzbereich korrigiert.
Bei mindestens einer Ausführungsform kann die Ausgabe der OFDMA-Demodulation 4116 von dem Ressourcenelement-Demapping 4118 empfangen werden. Bei mindestens einer Ausführungsform kann das Ressourcenelement-Demapping 4118 Symbole bestimmen und Symbole aus zugewiesenen physikalischen Ressourcenelementen demodulieren. Bei mindestens einer Ausführungsform wird eine Kanalschätzung und -entzerrung bei einer Kanalschätzung 4120 durchgeführt, um die Auswirkungen der Mehrwegeausbreitung zu kompensieren. Bei mindestens einer Ausführungsform kann die Kanalschätzung 4120 verwendet werden, um die Auswirkungen von Rauschen zu minimieren, das von verschiedenen Übertragungsschichten und Antennen ausgeht. Bei mindestens einer Ausführungsform kann die Kanalschätzung 4120 entzerrte Symbole aus einer Ausgabe des Ressourcenelement-Demappings 4118 erzeugen. Bei mindestens einer Ausführungsform kann eine Demodulation/Demapping 4122 entzerrte Symbole von der Kanalschätzung 4120 empfangen. Bei mindestens einer Ausführungsform werden die entzerrten Symbole entmappt bzw. rückgebildet und durch einen Layer-Demapping-Vorgang permutiert. Bei mindestens einer Ausführungsform kann ein Maximum A Posteriori Probability- (MAP-) Demodulationsansatz verwendet werden, um Werte zu erzeugen, die die Beliefs repräsentieren, dass ein empfangenes Bit 0 oder 1 ist, ausgedrückt in Form des Log-Likelihood-Verhältnisses (LLR).
Bei mindestens einer Ausführungsform werden soft-demodulierte Bits unter Verwendung verschiedener Operationen verarbeitet, die ein Entschlüsseln bzw. Descrambling, ein Entschachteln bzw. Deinterleaving und ein Rückgängigmachen der Ratenanpassung bzw. Rate-Unmatching mit LLR Soft-Combining unter Verwendung eines Zirkularpuffers vor der LDPC-Decodierung aufweisen. Bei mindestens einer Ausführungsform kann das Entschlüsseln 4124 Verfahren beinhalten, die einen oder mehrere Verfahren des Verschlüsselns 4108 umkehren. Bei mindestens einer Ausführungsform kann das Rate-Unmatching 4126 Verfahren beinhalten, die einen oder mehrere Verfahren von der Ratenanpassung 4106 umkehren. Bei mindestens einer Ausführungsform kann das Entschlüsseln 4124 die Ausgabe von der Demodulation/Demapping 4122 empfangen und die empfangenen Bits entschlüsseln. Bei mindestens einer Ausführungsform kann das Rate-Unmatching 4126 entschlüsselte Bits empfangen und LLR-Soft-Combining unter Verwendung eines Zirkularpuffers vor der LDPC-Decodierung 4128 verwenden.
Bei mindestens einer Ausführungsform erfolgt eine Decodierung von LDPC-Codes in praktischen Anwendungen auf der Grundlage iterativer Belief-Propagation-Algorithmen. Bei mindestens einer Ausführungsform kann ein LDPC-Code in Form eines bipartiten Graphen mit einer Paritätsprüfungsmatrix H der Größe M x N dargestellt werden, die eine Biadjazenz-Matrix ist, welche die Verbindungen zwischen den Graphknoten definiert. Bei mindestens einer Ausführungsform entsprechen die M Zeilen der Matrix H den Paritätsprüfungsknoten, wobei die N Spalten den variablen Knoten, d. h. den empfangenen Codewortbits, entsprechen. Bei mindestens einer Ausführungsform beruht ein Prinzip der Belief-Propagation-Algorithmen auf einem iterativen Nachrichtenaustausch, bei dem die A-Posteriori-Wahrscheinlichkeiten zwischen einem variablen und einem Prüfknoten aktualisiert werden, bis ein gültiges Codewort erhalten wird. Bei mindestens einer Ausführungsform kann der LDPC-Decodierer 4128 einen Transportblock ausgeben, der Daten umfasst.
Bei mindestens einer Ausführungsform kann die CRC-Prüfung 4130 Fehler feststellen und eine oder mehrere Aktionen auf der Grundlage von Paritätsbits durchführen, die an einen empfangenen Transportblock angehängt sind. Bei mindestens einer Ausführungsform kann die CRC-Prüfung 4130 Paritätsbits, die an einen empfangenen Transportblock angehängt sind, oder andere mit einem CRC verbundene Informationen analysieren und verarbeiten. Bei mindestens einer Ausführungsform kann die CRC-Prüfung 4130 einen verarbeiteten Transportblock zur weiteren Verarbeitung an eine MAC-Schicht weiterleiten.
Es ist zu beachten, dass bei anderen Ausführungen das Senden und Empfangen von Daten, bei denen es sich um einen Transportblock oder eine andere Variante davon handeln kann, verschiedene Verfahren aufweisen kann, die in 41 nicht dargestellt sind. Bei mindestens einer Ausführungsform sind die in 41 dargestellten Verfahren nicht als vollständig zu betrachten, und darüber hinaus können weitere Verfahren wie eine zusätzliche Modulation, eine zusätzliche Abbildung, ein zusätzliches Multiplexing, eine zusätzliche Vorcodierung, ein zusätzliches Konstellations-Mapping/Demapping, eine zusätzliche MIMO-Detektion, eine zusätzliche Detektion, eine zusätzliche Decodierung und Variationen davon beim Senden und Empfangen von Daten als Teil eines Netzwerks verwendet werden.
Bei mindestens einer Ausführungsform wird mindestens eine in 41 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird mindestens eine in 41 gezeigte oder beschriebene Komponente verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird mindestens eine in 41 gezeigte oder beschriebene Komponente verwendet, um Vorcodierungsgewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt mindestens eine in 41 gezeigte oder beschriebene Komponente mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
42 veranschaulicht eine Architektur eines Systems 4200 eines Netzwerks gemäß einigen Ausführungsformen. Bei mindestens einer Ausführungsform ist das System 4200 so dargestellt, dass es ein UE 4202, einen 5G-Zugangsknoten oder RAN-Knoten (dargestellt als (R)AN-Knoten 4208), eine Benutzerebenenfunktion bzw. User Plane Function (dargestellt als UPF 4204), ein Datennetzwerk (DN 4206), bei dem es sich beispielsweise um Betreiberdienste, Internetzugang oder Dienste von Drittanbietern handeln kann, und ein 5G-Kernnetzwerk (5GC) (dargestellt als CN 4210) aufweist.
Bei mindestens einer Ausführungsform weist das CN 4210 eine Authentifizierungsserverfunktion (AUSF 4214), eine Kernzugangs- und Mobilitätsmanagementfunktion (AMF 4212), eine Sitzungsmanagementfunktion (SMF 4218), eine Netzwerkexpositionsfunktion (NEF 4216), eine Richtlinienkontrollfunktion (PCF 4222), eine Netzwerkfunktions-(NF)-Repository-Funktion (NRF 4220), eine einheitliche Datenverwaltung (UDM 4224) und eine Anwendungsfunktion (AF 4226) auf. Bei mindestens einer Ausführungsform kann das CN 4210 auch andere Elemente aufweisen, die nicht dargestellt sind, wie z. B. eine Netzwerkfunktion für strukturierte Datenspeicherung (SDSF), eine Netzwerkfunktion für unstrukturierte Datenspeicherung (UDSF) und Varianten davon.
Bei mindestens einer Ausführungsform kann die UPF 4204 als ein Ankerpunkt für eine Intra-RAT- und Inter-RAT-Mobilität, als externer PDU-Sitzungs-Verbindungspunkt zu dem DN 4206 und als Verzweigungspunkt zur Unterstützung von Multi-Homed-PDU-Sitzungen dienen. Bei mindestens einer Ausführungsform kann die UPF 4204 auch Paketrouting und -weiterleitung, Paketinspektion, Durchsetzung von Richtlinienregeln für die Benutzerebene, rechtmäßiges Abfangen von Paketen (UP-Sammlung), Verkehrsnutzungsberichte, QoS-Behandlung für die Benutzerebene (z. B. Paketfilterung, Gating, UL/DL-Ratenerzwingung), Uplink-Verkehrsüberprüfung (z. B. SDF zu QoS-Flow-Mapping), Paketmarkierung auf Transportebene in Uplink und Downlink sowie Downlink-Paketpufferung und Auslösung von Downlink-Datenbenachrichtigungen durchführen. Bei mindestens einer Ausführungsform kann die UPF 4204 einen Uplink-Klassifikator aufweisen, um die Weiterleitung von Verkehrsströmen an ein Datennetzwerk zu unterstützen. Bei mindestens einer Ausführungsform kann das DN 4206 verschiedene Netzbetreiberdienste, Internetzugang oder Dienste von Drittanbietern darstellen.
Bei mindestens einer Ausführungsform kann die AUSF 4214 Daten für die Authentifizierung eines UE 4202 speichern und authentifizierungsbezogene Funktionen verwalten. Bei mindestens einer Ausführungsform kann die AUSF 4214 einen gemeinsamen Authentifizierungsrahmen für verschiedene Zugangstypen ermöglichen.
Bei mindestens einer Ausführungsform kann die AMF 4212 für das Registrierungsmanagement (z. B. für die Registrierung eines UE 4202 usw.), das Verbindungsmanagement, das Erreichbarkeitsmanagement, das Mobilitätsmanagement und das rechtmäßige Abfangen von AMF-bezogenen Ereignissen sowie für die Zugangsauthentifizierung und -autorisierung zuständig sein. Bei mindestens einer Ausführungsform kann die AMF 4212 den Transport von SM-Nachrichten für die SMF 4218 bereitstellen und als transparenter Proxy für das Routing von SM-Nachrichten fungieren. Bei mindestens einer Ausführungsform kann die AMF 4212 auch den Transport von SMS-Nachrichten (Short Message Service) zwischen einem UE 4202 und einer SMS-Funktion (SMSF) bereitstellen (nicht in 42 dargestellt). Bei mindestens einer Ausführungsform kann die AMF 4212 als Sicherheitsankerfunktion (SEA) fungieren, die eine Interaktion mit der AUSF 4214 und einem UE 4202 sowie den Empfang eines Zwischenschlüssels aufweisen kann, der als Ergebnis des Authentifizierungsprozesses des UE 4202 erstellt wurde. Bei mindestens einer Ausführungsform, bei der eine USIM-basierte Authentifizierung verwendet wird, kann die AMF 4212 Sicherheitsmaterial von der AUSF 4214 abrufen. Bei mindestens einer Ausführungsform kann die AMF 4212 auch eine Sicherheits-Kontext-Management- (SCM-) Funktion aufweisen, die einen Schlüssel von der SEA erhält, den sie zur Ableitung von zugangsnetzspezifischen Schlüsseln verwendet. Bei mindestens einer Ausführungsform kann die AMF 4212 außerdem ein Abschlusspunkt der RAN-CP-Schnittstelle (N2-Referenzpunkt) und ein Abschlusspunkt der NAS-Signalisierung (Nl) sein und eine NAS-Verschlüsselung und einen Integritätsschutz durchführen.
Bei mindestens einer Ausführungsform kann die AMF 4212 auch eine NAS-Signalisierung mit einem UE 4202 über eine N3-Interworking-Function- (IWF-) Schnittstelle unterstützen. Bei mindestens einer Ausführungsform kann N3IWF verwendet werden, um den Zugang zu nicht vertrauenswürdigen Stellen zu ermöglichen. Bei mindestens einer Ausführungsform kann die N3IWFein Abschlusspunkt für N2- und N3-Schnittstellen für die Steuerebene bzw. die Benutzerebene sein und als solcher die N2-Signalisierung der SMF und AMF für PDU-Sitzungen und QoS verarbeiten, Pakete für IPSec- und N3-Tunneling einkapseln/entkapseln, N3-Pakete der Benutzerebene im Uplink markieren und die QoS entsprechend der N3-Paketmarkierung durchsetzen, wobei QoS-Anforderungen im Zusammenhang mit einer solchen über N2 empfangenen Markierung berücksichtigt werden. Bei mindestens einer Ausführungsform kann die N3IWFauch die Uplink- und Downlink-Control-Plane-NAS (Nl)-Signalisierung zwischen einem UE 4202 und der AMF 4212 weiterleiten und Uplink- und Downlink-User-Plane-Pakete zwischen dem UE 4202 und der UPF 4204 weiterleiten. Bei mindestens einer Ausführungsform bietet die N3IWFauch Mechanismen für den IPsec-Tunnelaufbau mit dem UE 4202.
Bei mindestens einer Ausführungsform kann die SMF 4218 für das Sitzungsmanagement verantwortlich sein (z. B., Sitzungsaufbau, -änderung und - freigabe, einschließlich der Aufrechterhaltung des Tunnels zwischen der UPF und einem AN-Knoten); Zuweisung und Verwaltung von UE-IP-Adressen (einschließlich optionaler Autorisierung); Auswahl und Steuerung der UP-Funktion; Konfiguration der Verkehrslenkung an der UPF, um den Verkehr an das richtige Ziel zu leiten; Abschluss von Schnittstellen zu Richtlinienkontrollfunktionen; Steuerung des Teils der Richtliniendurchsetzung und der QoS; rechtmäßiges Abfangen (für SM-Ereignisse und die Schnittstelle zum LI-System); Abschluss von SM-Teilen von NAS-Nachrichten; Downlink-Datenbenachrichtigung; Initiator von AN-spezifischen SM-Informationen, die über die AMF über N2 an AN gesendet werden; Bestimmung des SSC-Modus einer Sitzung. Bei mindestens einer Ausführungsform kann die SMF 4218 folgende Roaming-Funktionalität aufweisen: Handhabung der lokalen Durchsetzung zur Anwendung von QoS SLAB (VPLMN); Gebührendatenerfassung und Gebührenschnittstelle (VPLMN); gesetzeskonformes Abfangen (in VPLMN für SM-Ereignisse und Schnittstelle zum LI-System); Unterstützung der Interaktion mit einem externen DN für den Transport von Signalen zur PDU-Sitzungsautorisierung/Authentifizierung durch ein externes DN.
Bei mindestens einer Ausführungsform kann die NEF 4216 Mittel zur sicheren Freigabe von Diensten und Fähigkeiten bereitstellen, die von 3GPP-Netzfunktionen für Dritte, interne Freigabe/Wiederfreigabe, Anwendungsfunktionen (z. B. AF 4226), Edge-Computing- oder Fog-Computing-Systeme usw. bereitgestellt werden. Bei mindestens einer Ausführungsform kann die NEF 4216 AFs authentifizieren, autorisieren und/oder drosseln. Bei mindestens einer Ausführungsform kann die NEF 4216 auch mit der AF 4226 ausgetauschte Informationen und mit internen Netzwerkfunktionen ausgetauschte Informationen übersetzen. Bei mindestens einer Ausführungsform kann die NEF 4216 zwischen einem AF-Service-Identifier und einer internen 5GC-Information übersetzen. Bei mindestens einer Ausführungsform kann die NEF 4216 auch Informationen von anderen Netzfunktionen (NFs) empfangen, die auf den exponierten Fähigkeiten anderer Netzfunktionen basieren. Bei mindestens einer Ausführungsform können diese Informationen in der NEF 4216 als strukturierte Daten oder in einer Datenspeicher-NF unter Verwendung einer standardisierten Schnittstelle gespeichert werden. Bei mindestens einer Ausführungsform können die gespeicherten Informationen dann von der NEF 4216 an andere NFs und AFs weitergegeben und/oder für andere Zwecke, wie z. B. Analysen, verwendet werden.
Bei mindestens einer Ausführungsform kann die NRF 4220 Service Discovery Funktionen unterstützen, NF Discovery Requests von NF-Instanzen empfangen und Informationen über entdeckte NF-Instanzen an NF-Instanzen weitergeben. Bei mindestens einer Ausführungsform verwaltet die NRF 4220 auch Informationen über verfügbare NF-Instanzen und deren unterstützte Dienste.
Bei mindestens einer Ausführungsform kann die PCF 4222 Regeln für die Funktion(en) der Steuerungsebene bereitstellen, um diese durchzusetzen, und kann auch ein einheitliches Regelwerk unterstützen, um das Netzwerkverhalten zu steuern. Bei mindestens einer Ausführungsform kann die PCF 4222 auch ein Front-End (FE) implementieren, um auf Abonnementinformationen zuzugreifen, die für Policy-Entscheidungen in einem UDR der UDM 4224 relevant sind.
Bei mindestens einer Ausführungsform kann die UDM 4224 abonnementbezogene Informationen verarbeiten, um die Handhabung von Kommunikationssitzungen durch Netzwerkentitäten zu unterstützen, und kann Abonnementdaten des UE 4202 speichern. Bei mindestens einer Ausführungsform kann die UDM 4224 zwei Teile aufweisen, ein Anwendungs-FE und ein User Data Repository (UDR). Bei mindestens einer Ausführungsform kann die UDM ein UDM-FE aufweisen, das für die Verarbeitung von Berechtigungsnachweisen, die Standortverwaltung, die Abonnementverwaltung usw. zuständig ist. Bei mindestens einer Ausführungsform können mehrere verschiedene Frontends denselben Benutzer bei verschiedenen Transaktionen bedienen. Bei mindestens einer Ausführungsform greift dasUDM-FE auf die in einem UDR gespeicherten Abonnementinformationen zu und führt die Verarbeitung von Authentifizierungsnachweisen, die Bearbeitung der Benutzeridentifikation, die Zugangsberechtigung, die Verwaltung der Registrierung/Mobilität und die Abonnementverwaltung durch. Bei mindestens einer Ausführungsform kann das UDR mit der PCF 4222 interagieren. Bei mindestens einer Ausführungsform kann die UDM 4224 auch die SMS-Verwaltung unterstützen, wobei ein SMS-FE eine ähnliche Anwendungslogik implementiert, wie es zuvor beschrieben ist.
Bei mindestens einer Ausführungsform kann die AF 4226 einen Anwendungseinfluss auf die Verkehrslenkung und den Zugang zu einem Network Capability Exposure (NCE) bieten und mit einem Policy Framework zur Steuerung von Richtlinien interagieren. Bei mindestens einer Ausführungsform kann das NCE ein Mechanismus sein, der es einem 5GC und der AF 4226 ermöglicht, einander über NEF 4216 Informationen zu liefern, was für Edge-Computing-Implementierungen genutzt werden kann. Bei mindestens einer Ausführungsform können Dienste des Netzbetreibers und Dritter in der Nähe des Anschlusspunkts des UE 4202 gehostet sein, um eine effiziente Dienstbereitstellung durch eine geringere End-to-End-Latenz und Belastung des Transportnetzes zu erreichen. Bei mindestens einer Ausführungsform kann das 5GC bei Edge-Computing-Implementierungen eine UPF 4204 in der Nähe des UE 4202 auswählen und eine Verkehrslenkung der UPF 4204 zu dem DN 4206 über die N6-Schnittstelle durchführen. Bei mindestens einer Ausführungsform kann dies auf UE-Abonnementdaten, dem UE-Standort und von der AF 4226 bereitgestellten Informationen beruhen. Bei mindestens einer Ausführungsform kann die AF 4226 die UPF-(Neu-)Auswahl und das Verkehrsrouting beeinflussen. Bei mindestens einer Ausführungsform kann ein Netzbetreiber, wenn die AF 4226 als vertrauenswürdige Instanz angesehen wird, der AF 4226 erlauben, direkt mit relevanten NFs zu interagieren.
Bei mindestens einer Ausführungsform kann das CN 4210 eine SMSF aufweisen, die für die Überprüfung und Verifizierung von SMS-Abonnements und die Weiterleitung von SM-Nachrichten an das/von dem UE 4202 an/von anderen Entitäten, wie z. B. einem SMS-GMSC/IWMSC/SMS-Router, verantwortlich sein kann. Bei mindestens einer Ausführungsform kann eine SMS auch mit der AMF 4212 und der UDM 4224 für die Benachrichtigungsprozedur interagieren, wobei das UE 4202 für die SMS-Übertragung verfügbar ist (z. B. Setzen eines UE-nichterreichbar-Flags und eine Benachrichtigung der UDM 4224, wenn das UE 4202 für SMS verfügbar ist).
Bei mindestens einer Ausführungsform kann das System 4200 die folgenden dienstbasierten Schnittstellen aufweisen: Namf: Dienstbasierte Schnittstelle, die von der AMF bereitgestellt wird; Nsmf: Service-basierte Schnittstelle, die von der SMF ausgestellt wird; Nnef: Dienstbasierte Schnittstelle, die von der NEF bereitgestellt wird; Npcf: Dienstbasierte Schnittstelle, die von der PCF bereitgestellt wird; Nudm: Dienstbasierte Schnittstelle, die von der UDM ausgestellt wird; Naf: Dienstbasierte Schnittstelle, die von der AF ausgestellt wird; Nnrf: Dienstbasierte Schnittstelle, die von der NRF ausgestellt wird; und Nausf: Service-basierte Schnittstelle, die durch die AUSF dargestellt wird.
Bei mindestens einer Ausführungsform kann das System 4200 die folgenden Bezugspunkte aufweisen: N1: Referenzpunkt zwischen dem UE und der AMF; N2: Referenzpunkt zwischen dem (R)AN und der AMF; N3: Referenzpunkt zwischen dem (R)AN und der UPF; N4: Referenzpunkt zwischen der SMF und der UPF; und N6: Referenzpunkt zwischen der UPF und einem Datennetzwerk. Bei mindestens einer Ausführungsform kann es viele weitere Referenzpunkte und/oder dienstbasierte Schnittstellen zwischen NF-Diensten in NFs geben; diese Schnittstellen und Referenzpunkte wurden jedoch aus Gründen der Übersichtlichkeit weggelassen. Bei mindestens einer Ausführungsform kann ein NS-Referenzpunkt zwischen einer PCF und einer AF liegen; ein N7-Referenzpunkt kann zwischen der PCF und der SMF liegen; ein N11-Referenzpunkt zwischen der AMF und der SMF; usw. Bei mindestens einer Ausführungsform kann das CN 4210 eine Nx-Schnittstelle aufweisen, die eine Inter-CN-Schnittstelle zwischen einer MME und der AMF 4212 ist, um das Interworking zwischen dem CN 4210 und dem CN 7242 zu ermöglichen.
Bei mindestens einer Ausführungsform kann das System 4200 mehrere RAN-Knoten (wie z.B. (R)AN-Knoten 4208) aufweisen, wobei eine Xn-Schnittstelle zwischen zwei oder mehr (R)AN-Knoten 4208 (z.B. gNBs), die mit dem 5GC 410 verbunden sind, zwischen einem (R)AN-Knoten 4208 (z.B. gNB), der mit dem CN 4210 verbunden ist, und einem eNB (z.B. einem Makro-RAN-Knoten) und/oder zwischen zwei eNBs, die mit dem CN 4210 verbunden sind, definiert ist.
Bei mindestens einer Ausführungsform kann die Xn-Schnittstelle eine Xn-Benutzerebenen- (Xn-U-) Schnittstelle und eine Xn-Steuerebenen- (Xn-C-) Schnittstelle aufweisen. Bei mindestens einer Ausführungsform kann die Xn-U eine nicht-garantierte Zustellung von PDUs der Benutzerebene bereitstellen und Datenweiterleitungs- und Flusssteuerungsfunktionen unterstützen/bereitstellen. Bei mindestens einer Ausführungsform kann die Xn-C Management- und Fehlerbehandlungsfunktionen, Funktionen zur Verwaltung einer Xn-C-Schnittstelle, eine Mobilitätsunterstützung für ein UE 4202 in einem verbundenen Modus (z. B. CM-CONNECTED) einschließlich Funktionen zur Verwaltung der UE-Mobilität für den verbundenen Modus zwischen einem oder mehreren (R)AN-Knoten 4208 bereitstellen. Bei mindestens einer Ausführungsform kann die Mobilitätsunterstützung eine Kontextübertragung von einem alten (Quell-) dienenden (R)AN-Knoten 4208 zu einem neuen (Ziel-) dienenden (R)AN-Knoten 4208 aufweisen; und die Steuerung von Benutzerebenen-Tunneln zwischen dem alten (Quell-) dienenden (R)AN-Knoten 4208 und dem neuen (Ziel-) dienenden (R)AN-Knoten 4208.
Bei mindestens einer Ausführungsform kann ein Protokollstack einer Xn-U eine Transportnetzwerkschicht, die auf der Transportschicht des Internetprotokolls (IP) aufbaut, und eine GTP-U-Schicht auf einer UDP- und/oder IP-Schicht(en) aufweisen, um PDUs der Benutzerebene zu übertragen. Bei mindestens einer Ausführungsform kann der Xn-C-Protokollstack ein Signalisierungsprotokoll der Anwendungsschicht (als Xn Application Protocol (Xn-AP) bezeichnet) und eine Transportnetzwerkschicht, die auf einer SCTP-Schicht aufbaut, aufweisen. Bei mindestens einer Ausführungsform kann die SCTP-Schicht über einer IP-Schicht liegen. Bei mindestens einer Ausführungsform stellt die SCTP-Schicht eine garantierte Zustellung von Nachrichten der Anwendungsschicht bereit. Bei mindestens einer Ausführungsform wird in einer Transport-IP-Schicht eine Punkt-zu-Punkt-Übertragung zur Übermittlung von Signalisierungs-PDUs verwendet. Bei mindestens einer Ausführungsform kann ein Xn-U-Protokollstack und/oder ein Xn-C-Protokollstack gleich oder ähnlich sein wie der/die hier gezeigte(n) und beschriebene(n) Protokollstack der Benutzerebene und/oder der Steuerebene.
Bei mindestens einer Ausführungsform wird mindestens eine in Fig. 742 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird mindestens eine Komponente des Systems 4200, wie z.B. der RAN-Knoten 4208, verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird mindestens eine Komponente des Systems 4200, wie z.B. der RAN-Knoten 4208, verwendet, um Vorcodierergewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt mindestens eine Komponente des Systems 4200, wie z.B. der RAN-Knoten 4208, mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
43 ist eine Illustration eines Steuerungsebenen-Protokollstacks gemäß einigen Ausführungsformen. Bei mindestens einer Ausführungsform ist eine Steuerebene 4300 als ein Kommunikationsprotokollstack zwischen dem UE 3802 (oder alternativ dem UE 3804), dem RAN 3816 und der (den) MME(s) 3828 dargestellt.
Bei mindestens einer Ausführungsform kann die PHY-Schicht 4302 Informationen, die von der MAC-Schicht 4304 verwendet werden, über eine oder mehrere Luftschnittstellen senden oder empfangen. Bei mindestens einer Ausführungsform kann die PHY-Schicht 4302 darüber hinaus eine Verbindungsanpassung oder adaptive Modulation und Codierung (AMC), eine Leistungssteuerung, eine Zellensuche (z. B. für anfängliche Synchronisations- und Handover-Zwecke) und andere Messungen durchführen, die von höheren Schichten, wie einer RRC-Schicht 4310, verwendet werden. Bei mindestens einer Ausführungsform kann die PHY-Schicht 4302 darüber hinaus eine Fehlererkennung auf Transportkanälen, eine Codierung/Decodierung von Transportkanälen mit Vorwärtsfehlerkorrektur (FEC), eine Modulation/Demodulation von physikalischen Kanälen, eine Verschachtelung, eine Ratenanpassung, eine Abbildung auf physikalische Kanäle und eine Multiple Input Multiple Output (MIMO-) Antennenverarbeitung durchführen.
Bei mindestens einer Ausführungsform kann die MAC-Schicht 4304 eine Abbildung zwischen logischen Kanälen und Transportkanälen, ein Multiplexen von MAC-Dienstdateneinheiten (SOUs) von einem oder mehreren logischen Kanälen auf Transportblöcke (TBs), die über Transportkanäle an die PHY zugestellt werden sollen, ein Demultiplexen von MAC-SDUs auf einen oder mehrere logische Kanäle von Transportblöcken (TBs), die von der PHY über Transportkanäle zuzustellen sind, ein Multiplexen von MAC-SDUs auf TBs, ein Melden von Planungsinformationen, eine Fehlerkorrektur durch eine hybride automatische Wiederholungsanforderung (HARD) und eine Priorisierung logischer Kanäle durchführen.
Bei mindestens einer Ausführungsform kann die RLC-Schicht 4306 in einer Vielzahl von Betriebsmodi arbeiten, die Folgendes aufweisen: einen Transparent Mode (TM), einen Unacknowledged Mode (UM), und einen Acknowledged Mode (AM). Bei mindestens einer Ausführungsform kann die RLC-Schicht 4306 eine Übertragung von Protokolldateneinheiten (PDUs) der oberen Schicht, eine Fehlerkorrektur durch eine automatische Wiederholungsanforderung (ARQ) für AM-Datenübertragungen sowie eine Verkettung, Segmentierung und Wiederzusammensetzung von RLC-SDUs für UM- und AM-Datenübertragungen durchführen. Bei mindestens einer Ausführungsform kann die RLC-Schicht 4306 auch eine Neusegmentierung von RLC-Daten-PDUs für AM-Datenübertragungen durchführen, RLC-Daten-PDUs für UM- und AM-Datenübertragungen neu anordnen, doppelte Daten für UM- und AM-Datenübertragungen erkennen, RLC-SDUs für UM- und AM-Datenübertragungen verwerfen, Protokollfehler für AM-Datenübertragungen erkennen und einen RLC-Wiederaufbau durchführen.
Bei mindestens einer Ausführungsform kann die PDCP-Schicht 4308 durchführen eine Header-Komprimierung und -Dekomprimierung von IP-Daten, PDCP-Sequenznummern (SNs) beibehalten, eine sequenzgenaue Zustellung von PDUs der oberen Schicht bei einer Wiederherstellung der unteren Schichten durchführen, eine Beseitigung von Duplikaten von SDUs der unteren Schicht bei einer Wiederherstellung der unteren Schichten für Funkträger, die auf RLC AM abgebildet sind, eine Ver- und Entschlüsselung von Daten der Steuerebene, eine Ausführung eines Integritätsschutzes und einer Integritätsprüfung von Daten der Steuerebene, eine Steuerung des zeitgesteuerten Verwerfens von Daten und eine Ausführung von Sicherheitsoperationen (z. g., Verschlüsselung, Entschlüsselung, Integritätsschutz, Integritätsüberprüfung usw.).
Bei mindestens einer Ausführungsform können die Hauptdienste und - funktionen einer RRC-Schicht 4310 aufweisen eine Übertragung von Systeminformationen (z. B. enthalten in Master Information Blocks (MIBs) oder System Information Blocks (SIBs), die sich auf eine Nicht-Zugangsschicht (NAS) beziehen), eine Übertragung von Systeminformationen, die sich auf eine Zugangsschicht (AS) beziehen, ein Paging, einen Aufbau, eine Aufrechterhaltung und einen Abbau einer RRC-Verbindung zwischen einem UE und einem E-UTRAN (z. B., ein RRC-Verbindungs-Paging, ein RRC-Verbindungsaufbau, ein RRC-Verbindungsmodifikation und ein RRC-Verbindungsabbau), ein Aufbau, eine Konfiguration, eine Wartung und eine Freigabe von Punkt-zu-Punkt-Funkträgern, Sicherheitsfunktionen einschließlich Schlüsselmanagement, eine Mobilität zwischen Funkzugangstechnologien (RAT) und eine Messkonfiguration für UE-Messberichte. Bei mindestens einer Ausführungsform können die MIBs und SIBs ein oder mehrere Informationselemente (IEs) umfassen, die jeweils einzelne Datenfelder oder Datenstrukturen umfassen können.
Bei mindestens einer Ausführungsform können das UE 3802 und das RAN 3816 eine Uu-Schnittstelle (z. B. eine LTE-Uu-Schnittstelle) verwenden, um Daten der Steuerebene über einen Protokollstack auszutauschen, der die PHY-Schicht 4302, die MAC-Schicht 4304, die RLC-Schicht 4306, die PDCP-Schicht 4308 und die RRC-Schicht 4310 umfasst.
Bei mindestens einer Ausführungsform bilden Nicht-Zugriffsschicht- (NAS-) Protokolle (NAS-Protokolle 4312) eine höchste Schicht einer Steuerungsebene zwischen dem UE 3802 und der (den) MME(s) 3828. Bei mindestens einer Ausführungsform unterstützen die NAS-Protokolle 4312 die Mobilität des UE 3802 und Sitzungsmanagementverfahren zum Aufbau und zur Aufrechterhaltung der IP-Konnektivität zwischen dem UE 3802 und dem P-GW 3834.
Bei mindestens einer Ausführungsform kann die Si-Anwendungsprotokoll-(SIAP-) Schicht (S1-AP-Schicht 4322) Funktionen einer Si-Schnittstelle unterstützen und elementare Prozeduren (EPs) umfassen. Bei mindestens einer Ausführungsform ist eine EP eine Einheit einer Interaktion zwischen dem RAN 3816 und dem CN 3828. Bei mindestens einer Ausführungsform können die Dienste der S1 -AP-Schicht zwei Gruppen umfassen: UE-assoziierte Dienste und nicht UE-assoziierte Dienste. Bei mindestens einer Ausführungsform weisen diese Dienste Funktionen auf, einschließlich, aber nicht beschränkt auf E-UTRAN Radio Access Bearer (E-RAB) Management, UE-Fähigkeitsanzeige, Mobilität, NAS-Signaltransport, RAN Information Management (RIM) und Konfigurationsübertragung.
Bei mindestens einer Ausführungsform kann die Stream Control Transmission Protocol (SCTP)-Schicht (alternativ als Stream Control Transmission Protocol/Internet Protocol (SCTP/IP)-Schicht bezeichnet) (SCTP-Schicht 4320) eine zuverlässige Zustellung von Signalisierungsnachrichten zwischen dem RAN 3816 und der MME(s) 3828 gewährleisten, die zum Teil auf einem IP-Protokoll basiert, das von einer IP-Schicht 4318 unterstützt wird. Bei mindestens einer Ausführungsform können sich die L2-Schicht 4316 und eine L1-Schicht 4314 auf Kommunikationsverbindungen (z. B. drahtgebunden oder drahtlos) beziehen, die von einem RAN-Knoten und einer MME zum Austausch von Informationen verwendet werden.
Bei mindestens einer Ausführungsform können das RAN 3816 und die MME(s) 3828 eine S1-MME-Schnittstelle verwenden, um Steuerebenendaten über einen Protokollstack auszutauschen, der eine L1-Schicht 4314, eine L2-Schicht 4316, eine IP-Schicht 4318, eine SCTP-Schicht 4320 und eine Si-AP-Schicht 4322 umfasst.
Bei mindestens einer Ausführungsform wird mindestens eine in 43 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird mindestens eine Komponente des RAN 4316, wie. z.B. PHY 4302, verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird mindestens eine Komponente des RAN 4316, wie. z.B. PHY 4302, verwendet, um Vorcodierergewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt mindestens eine Komponente des RAN 4316, wie. z.B. PHY 4302, mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
44 ist eine Darstellung eines Protokollstacks der Benutzerebene gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist eine Benutzerebene 4400 als ein Kommunikationsprotokollstack zwischen einem UE 3802, einem RAN 3816, einem S-GW 3830 und einem P-GW 3834 dargestellt. Bei mindestens einer Ausführungsform kann die Benutzerebene 4400 die gleichen Protokollschichten wie die Steuerebene 4300 verwenden. Bei mindestens einer Ausführungsform können beispielsweise das UE 3802 und das RAN 3816 eine Uu-Schnittstelle (z.B. eine LTE-Uu-Schnittstelle) verwenden, um Daten der Benutzerebene über einen Protokollstack auszutauschen, der die PHY-Schicht 4302, die MAC-Schicht 4304, die RLC-Schicht 4306 und die PDCP-Schicht 4308 umfasst.
Bei mindestens einer Ausführungsform kann das General Packet Radio Service (GPRS) Tunneling Protocol für eine Benutzerebenen- (GTP-U) Schicht (GTP-U-Schicht 4404) für die Übertragung von Benutzerdaten innerhalb eines GPRS-Kernnetzwerks und zwischen einem Funkzugangsnetzwerk und einem Kernnetzwerk verwendet werden. Bei mindestens einer Ausführungsform können die transportierten Nutzdaten beispielsweise als Pakete in einem der Formate IPv4, IPv6 oder PPP vorliegen. Bei mindestens einer Ausführungsform kann die UDP- und IP-Sicherheits- (UDP/IP-) Schicht (UDP/IP-Schicht 4402) Prüfsummen für die Datenintegrität, Anschlussnummern für die Adressierung verschiedener Funktionen an einer Quelle und einem Ziel sowie Verschlüsselung und Authentifizierung für ausgewählte Datenströme bereitstellen. Bei mindestens einer Ausführungsform können das RAN 3816 und das S-GW 3830 eine S1-U-Schnittstelle verwenden, um Daten der Benutzerebene über einen Protokollstack auszutauschen, der die L1-Schicht 4314, die L2-Schicht 4316, die UDP/IP-Schicht 4402 und die GTP-U-Schicht 4404 umfasst. Bei mindestens einer Ausführungsform können das S-GW 3830 und das P-GW 3834 eine S5/S8a-Schnittstelle verwenden, um Daten der Benutzerebene über einen Protokollstack auszutauschen, der die L1-Schicht 4314, die L2-Schicht 4316, die UDP/IP-Schicht 4402 und die GTP-U-Schicht 4404 umfasst. Bei mindestens einer Ausführungsform, wie es oben in Bezug auf 43 erläutert ist, unterstützen NAS-Protokolle eine Mobilität des UE 3802 und Sitzungsmanagementverfahren zum Aufbau und zur Aufrechterhaltung der IP-Konnektivität zwischen dem UE 3802 und dem P-GW 3834.
Bei mindestens einer Ausführungsform wird mindestens eine in 44 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird mindestens eine Komponente des RAN 4416, wie. z.B. PHY 4402, verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird mindestens eine Komponente des RAN 4416, wie. z.B. PHY 4402, verwendet, um Vorcodierergewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt mindestens eine Komponente des RAN 4416, wie. z.B. PHY 4402, mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
45 zeigt die Komponenten 4500 eines Kernnetzwerkes gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform können die Komponenten des CN 3838 in einem physischen Knoten oder in separaten physischen Knoten implementiert sein, die Komponenten zum Lesen und Ausführen von Anweisungen von einem maschinenlesbaren oder computerlesbaren Medium (z. B. einem nicht flüchtigen maschinenlesbaren Speichermedium) aufweisen. Bei mindestens einer Ausführungsform wird die Netzwerkfunktionsvirtualisierung (NFV) verwendet, um beliebige oder alle der oben beschriebenen Netzwerkknotenfunktionen über ausführbare Anweisungen zu virtualisieren, die in einem oder mehreren computerlesbaren Speichermedien gespeichert sind (was im Folgenden ausführlicher beschrieben ist). Bei mindestens einer Ausführungsform kann eine logische Instanziierung des CN 3838 als Netzwerk-Slice 4502 bezeichnet werden (z. B. ist das Netzwerk-Slice 4502 so dargestellt, dass es den HSS 3832, die MME(s) 3828 und das S-GW 3830 aufweist). Bei mindestens einer Ausführungsform kann eine logische Instanziierung eines Abschnitts des CN 3838 als Netzwerk-Sub-Slice 4504 bezeichnet werden (z.B. weist das dargestellte Netzwerk-Sub-Slice 4504 das P-GW 3834 und die PCRF 3836 auf).
Bei mindestens einer Ausführungsform können NFV-Architekturen und - Infrastrukturen verwendet werden, um eine oder mehrere Netzwerkfunktionen, die alternativ von proprietärer Hardware ausgeführt werden, auf physischen Ressourcen zu virtualisieren, die eine Kombination aus Industriestandard-Serverhardware, Speicherhardware oder Switches umfassen. Bei mindestens einer Ausführungsform können NFV-Systeme verwendet werden, um virtuelle oder rekonfigurierbare Implementierungen von einer oder mehreren EPC-Komponenten/Funktionen auszuführen.
Bei mindestens einer Ausführungsform wird mindestens eine in 45 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird mindestens eine Komponente der Komponenten 4500 verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird mindestens eine Komponente der Komponenten 4500 verwendet, um Vorcodierungsgewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt mindestens eine Komponente der Komponenten 4500 mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
46 ist ein Blockdiagramm, das Komponenten gemäß mindestens einer Ausführungsform eines Systems 4600 zur Unterstützung der Netzwerkfunktionsvirtualisierung (NFV) zeigt. Bei mindestens einer Ausführungsform ist das System 4600 so dargestellt, dass es einen virtualisierten Infrastrukturmanager (dargestellt als VIM 4602), eine Netzwerkfunktionsvirtualisierungsinfrastruktur (dargestellt als NFVI 4604), einen VNF-Manager (dargestellt als VNFM 4606), virtualisierte Netzwerkfunktionen (dargestellt als VNF 4608), einen Elementmanager (dargestellt als EM 4610), einen NFV-Orchestrator (dargestellt als NFVO 4612) und einen Netzwerkmanager (dargestellt als NM 4614) aufweist.
Bei mindestens einer Ausführungsform verwaltet der VIM 4602 Ressourcen der NFVI 4604. Bei mindestens einer Ausführungsform kann die NFVI 4604 physische oder virtuelle Ressourcen und Anwendungen (einschließlich Hypervisoren) aufweisen, die zur Ausführung des Systems 4600 verwendet werden. Bei mindestens einer Ausführungsform kann der VIM 4602 einen Lebenszyklus virtueller Ressourcen mit der NFVI 4604 verwalten (z.B. eine Erstellung, eine Wartung und einen Abbau virtueller Maschinen (VMs), die einer oder mehreren physischen Ressourcen zugeordnet sind), VM-Instanzen verfolgen, eine Leistung, einen Fehler und eine Sicherheit von VM-Instanzen und zugehörigen physischen Ressourcen verfolgen und VM-Instanzen und zugehörige physische Ressourcen anderen Managementsystemen zugänglich machen.
Bei mindestens einer Ausführungsform kann der VNFM 4606 die VNF 4608 verwalten. Bei mindestens einer Ausführungsform kann die VNF 4608 verwendet werden, um EPC-Komponenten/Funktionen auszuführen. Bei mindestens einer Ausführungsform kann der VNFM 4606 einen Lebenszyklus von VNF 4608 verwalten und Leistung, Fehler und Sicherheit der virtuellen Aspekte von VNF 4608 verfolgen. Bei mindestens einer Ausführungsform kann der EM 4610 die Leistung, Fehler und Sicherheit der funktionalen Aspekte von VNF 4608 verfolgen. Bei mindestens einer Ausführungsform können die Verfolgungsdaten des VNFM 4606 und des EM 4610 z. B. Leistungsmessungs- (PM-) Daten umfassen, die von dem VIM 4602 oder der NFVI 4604 verwendet werden. Bei mindestens einer Ausführungsform können sowohl der VNFM 4606 als auch der EM 4610 eine Menge von VNFs des Systems 4600 hoch- bzw. herunterskalieren.
Bei mindestens einer Ausführungsform kann der NFVO 4612 Ressourcen der NFVI 4604 koordinieren, autorisieren, freigeben und in Anspruch nehmen, um einen angeforderten Dienst bereitzustellen (z. B. um eine EPC-Funktion, - Komponente oder -Slice auszuführen). Bei mindestens einer Ausführungsform kann der NM 4614 ein Paket von Endbenutzerfunktionen mit Verantwortung für die Verwaltung eines Netzwerks bereitstellen, das Netzwerkelemente mit VNFs, nicht virtualisierte Netzwerkfunktionen oder beides aufweisen kann (die Verwaltung der VNFs kann über den EM 4610 erfolgen).
Bei mindestens einer Ausführungsform wird mindestens eine in 46 gezeigte oder beschriebene Komponente verwendet, um Verfahren und/oder Funktionen zu implementieren, die in Verbindung mit den 1-6 beschrieben sind. Bei mindestens einer Ausführungsform wird mindestens eine Komponente des Systems 4600 verwendet, um die Vorcodierung (z.B. die Erzeugung von Vorcodierungsgewichten) parallel durch eine Vielzahl von Threads eines Parallelprozessors durchzuführen. Bei mindestens einer Ausführungsform wird mindestens eine Komponente des Systems 4600 verwendet, um Vorcodierergewichte mit zwei oder mehr parallelen Verarbeitungsthreads zu erzeugen, indem mindestens mehrere Matrizen kombiniert in einem Speicherplatz verarbeitet werden. Bei mindestens einer Ausführungsform führt mindestens eine Komponente des Systems 4600 mindestens einen Aspekt aus, der in Bezug auf die verteilte Einheit 102, das Vorcodieren 302, das Vorcodierungsverfahren 400, das Verfahren 500 und/oder das Verfahren 600 beschrieben ist.
Zumindest eine Ausführungsform kann mit zumindest einer der folgenden Sätze beschrieben werden.

1. Parallelprozessor umfassend:
- eine oder mehrere Schaltungen, um ein Vorcodieren für ein Downlink-Signal der fünften Generation (5G) unter Verwendung von zwei oder mehr parallel arbeitenden Verarbeitungsthreads auszuführen.
2. Parallelprozessor nach Satz 1, wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, Vorcodierergewichte zu erzeugen, indem mindestens mehrere Matrizen in einem Speicherplatz kombiniert verarbeitet werden.
3. Parallelprozessor nach Satz 2, wobei die mehreren Matrizen eine Downlink-Kanalschätzungsmatrix aufweisen.
4. Parallelprozessor nach einem der Sätze 2-3, wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um eine Faktorisierung einer erweiterten Matrix auszuführen, welche die mehreren Matrizen aufweist.
5. Parallelprozessor nach Satz 4, wobei die Faktorisierung eine Unten-Oben-Faktorisierung ist.
6. Parallelprozessor nach einem der Sätze 4-5, wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um eine Zwischenmatrix, welche durch die Unten-Oben-Faktorisierung der erweiterten Matrix erzeugt wird, in dem Speicherplatz zu speichern.
7. Parallelprozessor nach einem der Sätze 1-6, wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um die Vorcodierergewichte zumindest teilweise auf der Grundlage der Zwischenmatrix zu erzeugen.
8. Parallelprozessor nach einem der Sätze 1-7, wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um die Vorcodierergewichte an einen entfernten Funkkopf zu senden.
9. System umfassend:
- einen oder mehrere Prozessoren, um ein Vorcodieren für ein Downlink-Signal der fünften Generation (5G) unter Verwendung von zwei oder mehr parallel arbeitenden Verarbeitungsthreads auszuführen, um zumindest Vorcodierergewichte zu erzeugen; und
- einen oder mehrere Speicher, um die Vorcodierergewichte zu speichern.
10. System nach Satz 9, wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um die Vorcodierergewichte zu erzeugen, indem mindestens mehrere Matrizen in einem Speicherplatz kombiniert verarbeitet werden.
11. System nach Satz 10, wobei die mehreren Matrizen eine Downlink-Kanalschätzungsmatrix und eine Identitätsmatrix aufweisen.
12. System nach einem der Sätze 10-11, wobei die mehreren Matrizen zu einer erweiterten Matrix in dem Speicherplatz kombiniert werden, und wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um eine Faktorisierung der erweiterten Matrix durchzuführen.
13. System nach Satz 12, wobei die Faktorisierung eine Unten-Oben-Faktorisierung ist.
14. System nach einem der Sätze 9-13, wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um eine Zwischenmatrix, welche durch die Faktorisierung der erweiterten Matrix erzeugt wird, in dem Speicherplatz zu speichern.
15. System nach einem der Sätze 9-14, wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um die Vorcodierergewichte zumindest teilweise auf der Grundlage der Zwischenmatrix zu erzeugen.
16. System nach einem der Sätze 9-14, wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um die Vorcodierergewichte zu komprimieren.
17. Maschinenlesbares Medium, auf dem ein Satz von Befehlen gespeichert ist, welche, wenn sie ausgeführt werden, einen Parallelprozessor veranlassen, um zumindest durchzuführen:
- Ausführen eines Vorcodierens für ein Downlink-Signal der fünften Generation (5G) unter Verwendung von zwei oder mehr parallel arbeitenden Verarbeitungsthreads.
18. Maschinenlesbares Medium nach Satz 17, wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um Vorcodierergewichte zu erzeugen, indem mindestens mehrere Matrizen in einem Speicherplatz kombiniert verarbeitet werden.
19. Maschinenlesbares Medium nach Satz 18, wobei die mehren Matrizen eine Downlink-Kanalschätzungsmatrix und eine erweiterte Gram-Matrix aufweisen.
20. Maschinenlesbares Medium nach einem der Sätze 17-19, wobei die erweiterte Gram-Matrix zumindest teilweise auf einer Downlink-Kanalschätzungsmatrix und einer konjugierten Transponierten der Downlink-Kanalschätzungsmatrix basiert.
21. Maschinenlesbares Medium nach einem der Sätze 18-20, wobei die mehreren Matrizen zu einer erweiterten Matrix in dem Speicherplatz kombiniert werden.
22. Maschinenlesbares Medium nach einem der Sätze 17-21, wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um eine Zwischenmatrix zumindest teilweise basierend auf einer Durchführung einer Unten-Oben-Faktorisierung der erweiterten Matrix zu erzeugen.
23. Maschinenlesbares Medium nach einem der Sätze 17-22, wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um die Vorcodierergewichte zumindest teilweise auf der Grundlage der Zwischenmatrix zu erzeugen.
24. Maschinenlesbares Medium nach einem der Sätze 17-23, wobei die erweiterte Matrix eine erste erweiterte Matrix ist, wobei die Zwischenmatrix eine zweite erweiterte Matrix ist, und wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um die Vorcodierergewichte zumindest teilweise auf der Grundlage eines Erzeugens einer konjugierten transponierten Matrix eines ersten Abschnitts der zweiten erweiterten Matrix und eines Durchführens einer Matrixmultiplikationsoperation zumindest teilweise auf der Grundlage der erzeugten konjugierten transponierten Matrix zu erzeugen.
25. Verfahren umfassend:
- Durchführen eines Vorcodierens für ein Downlink-Signal der fünften Generation (5G) unter Verwendung von zwei oder mehr parallel arbeitenden Verarbeitungsthreads.
26. Verfahren nach Satz 25, wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um Vorcodierergewichte zu erzeugen, indem zumindest mehrere Matrizen in einem Speicherplatz kombiniert verarbeitet werden.
27. Verfahren nach Satz 26, wobei die mehreren Matrizen eine Downlink-Kanalschätzungsmatrix, eine erweiterte Gram-Matrix und eine Identitätsmatrix aufweisen.
28. Verfahren nach einem der Sätze 25-27, wobei die mehreren Matrizen zu einer erweiterten Matrix in dem Speicherplatz kombiniert werden, und wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um eine Zwischenmatrix zu erzeugen und die Zwischenmatrix in dem Speicherplatz zu speichern.
29. Verfahren nach einem der Sätze 25-28, wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um die Zwischenmatrix durch Ausführen einer Faktorisierung der erweiterten Matrix zu erzeugen.
30. Verfahren nach einem der Sätze 25-29, wobei der Speicherplatz ein gemeinsam genutzter Speicherplatz ist, welcher für einen Parallelprozessor zugreifbar ist, der die zwei oder mehr Verarbeitungsthreads ausführt.
31. Verfahren nach einem der Sätze 26-30, welches darüber hinaus umfasst:
- Komprimieren der Vorcodierergewichte; und Senden der komprimierten Vorcodierergewichte an einen entfernten Funkkopf.
32. Verfahren nach einem der Sätze 25-31, wobei die zwei oder mehr Verarbeitungsthreads auf einer Grafikverarbeitungseinheit (GPU) ausgeführt werden.

Andere Variationen sind im Sinne der vorliegenden Offenbarung. Während die offenbarten Verfahren für verschiedene Modifikationen und alternative Konstruktionen anfällig sind, sind bestimmte dargestellte Ausführungsformen davon in den Zeichnungen gezeigt und oben im Detail beschrieben worden. Es ist jedoch klar, dass es nicht beabsichtigt ist, die Offenbarung auf eine bestimmte Form oder bestimmte Formen zu beschränken, sondern dass im Gegenteil beabsichtigt ist, alle Modifikationen, alternativen Konstruktionen und Äquivalente abzudecken, die in den Geist und den Umfang der Offenbarung fallen, wie es in den beigefügten Ansprüchen definiert ist.
Die Verwendung der Begriffe „ein“ und „eine“ sowie „der“, „die“ und „das“ und ähnlicher Bezeichnungen im Zusammenhang mit der Beschreibung offengelegter Ausführungsformen (insbesondere im Zusammenhang mit den folgenden Ansprüchen) ist so auszulegen, dass sie sowohl die Einzahl als auch die Mehrzahl umfasst, sofern es hier nicht anders angegeben oder durch den Kontext eindeutig widerlegt ist, und nicht als Definition eines Begriffs. Die Begriffe „umfassend“, „mit“, „einschließlich“, „aufweisend“ und „enthaltend“ sind, sofern es nicht anders angegeben ist, als offene Begriffe zu verstehen (d.h. „einschließlich, aber nicht beschränkt auf“). Der Begriff „verbunden“ ist, wenn er unverändert bleibt und sich auf physikalische Verbindungen bezieht, als teilweise oder ganz in einem Teil enthalten, an ihm angebracht oder mit ihm verbunden zu verstehen, auch wenn etwas dazwischen liegt. Die Aufzählung von Wertebereichen soll lediglich als Kurzform dienen, um sich individuell auf jeden einzelnen Wert zu beziehen, der in den Bereich fällt, sofern hier nichts anderes angegeben ist, und jeder einzelne Wert ist in die Beschreibung aufgenommen, als wäre er hier einzeln aufgeführt. Bei mindestens einer Ausführungsform ist die Verwendung des Begriffs „Menge“ (z. B. „eine Menge von Gegenständen“) oder „Teilmenge“, sofern es nicht anders angegeben oder durch den Kontext widerlegt ist, als eine nicht leere Sammlung zu verstehen, die ein oder mehrere Elemente umfasst. Darüber hinaus bezeichnet der Begriff „Teilmenge“ einer entsprechenden Menge, sofern es nicht anders vermerkt oder durch den Kontext widerlegt ist, nicht notwendigerweise eine echte Teilmenge der entsprechenden Menge, sondern die Teilmenge und die entsprechende Menge können gleich sein.
Konjunktive Ausdrücke, wie z. B. Sätze der Form „mindestens eines von A, B und C“ oder „mindestens eines von A, B und C“, werden, sofern es nicht ausdrücklich anders angegeben oder durch den Kontext eindeutig widerlegt ist, mit dem Kontext so verstanden, wie sie im Allgemeinen verwendet werden, um darzustellen, dass ein Element, ein Begriff usw, entweder A oder B oder C oder eine beliebige, nicht leere Teilmenge der Menge von A und B und C sein kann. In einem Beispiel für eine Menge mit drei Mitgliedern beziehen sich die konjunktiven Ausdrücke „mindestens eines von A, B, und C“ und „mindestens eines von A, B und C“ auf eine der folgenden Mengen: {A}, {B}, {C}, {A, B}, {A, C}, {B, C}, {A, B, C}. Derartige konjunktive Formulierungen sind also nicht generell so zu verstehen, dass bei bestimmten Ausführungsformen jeweils mindestens eines von A, mindestens eines von B und mindestens eines von C vorhanden sein muss. Sofern es nicht anders vermerkt oder durch den Kontext widerlegt ist, bezeichnet der Begriff „Mehrzahl“ einen Zustand der Pluralität (z. B. „eine Mehrzahl von Elementen“ bezeichnet mehrere Elemente). Bei mindestens einer Ausführungsform beträgt die Anzahl der Gegenstände in einer Mehrzahl mindestens zwei, kann aber auch mehr sein, wenn dies entweder ausdrücklich oder durch den Kontext angegeben ist. Darüber hinaus bedeutet „basierend auf“, sofern es nicht anders angegeben oder anderweitig aus dem Kontext klar ist, „zumindest teilweise basierend auf“ und nicht „ausschließlich basierend auf“.
Die Vorgänge der hier beschriebenen Verfahren können in jeder geeigneten Reihenfolge durchgeführt werden, sofern dies hier nicht anders angegeben ist oder sich aus dem Kontext eindeutig ergibt. Bei mindestens einer Ausführungsform wird ein Verfahren wie die hier beschriebenen Verfahren (oder Variationen und/oder Kombinationen davon) unter der Steuerung eines oder mehrerer Computersysteme durchgeführt, die mit ausführbaren Anweisungen konfiguriert sind und als Code (z. B. ausführbare Anweisungen, ein oder mehrere Computerprogramme oder eine oder mehrere Anwendungen) implementiert sind, die gemeinsam auf einem oder mehreren Prozessoren, durch Hardware oder Kombinationen davon ausgeführt werden. Bei mindestens einer Ausführungsform ist der Code auf einem computerlesbaren Speichermedium gespeichert, z. B. in Form eines Computerprogramms, das eine Vielzahl von Anweisungen umfasst, die von einem oder mehreren Prozessoren ausgeführt werden können. Bei mindestens einer Ausführungsform handelt es sich bei einem computerlesbaren Speichermedium um ein nicht flüchtiges computerlesbares Speichermedium, was transitorische Signale (z. B. eine sich ausbreitende transiente elektrische oder elektromagnetische Übertragung) ausschließt, jedoch nicht flüchtige Datenspeicherschaltungen (z. B. Puffer, Cache und Warteschlangen) innerhalb von Transceivern für transitorische Signale einschließt. Bei mindestens einer Ausführungsform ist ein Code (z. B. ein ausführbarer Code oder Quellcode) auf einem Satz von einem oder mehreren nicht flüchtigen, computerlesbaren Speichermedien gespeichert, auf denen ausführbare Befehle gespeichert sind (oder ein anderer Speicher zum Speichern ausführbarer Befehle), die, wenn sie von einem oder mehreren Prozessoren eines Computersystems ausgeführt werden (d. h. als Ergebnis der Ausführung), das Computersystem veranlassen, hier beschriebene Operationen durchzuführen. Bei mindestens einer Ausführungsform umfasst ein Satz nicht flüchtiger, computerlesbarer Speichermedien mehrere nicht flüchtige, computerlesbare Speichermedien, wobei auf einem oder mehreren der einzelnen nicht flüchtigen Speichermedien mehrerer nicht flüchtiger, computerlesbarer Speichermedien der gesamte Code fehlt, während auf mehreren nicht flüchtigen, computerlesbaren Speichermedien gemeinsam der gesamte Code gespeichert ist. Bei mindestens einer Ausführungsform werden ausführbare Befehle so ausgeführt, dass verschiedene Befehle von verschiedenen Prozessoren ausgeführt werden - zum Beispiel speichert ein nicht flüchtiges computerlesbares Speichermedium Befehle und eine Hauptzentraleinheit („CPU“) führt einige der Befehle aus, während eine Grafikverarbeitungseinheit („GPU“) andere Befehle ausführt. Bei mindestens einer Ausführungsform haben verschiedene Komponenten eines Computersystems getrennte Prozessoren, und verschiedene Prozessoren führen verschiedene Teilmengen von Befehlen aus.
Dementsprechend sind bei mindestens einer Ausführungsform Computersysteme ausgestaltet, um einen oder mehrere Dienste zu implementieren, die einzeln oder gemeinsam Operationen der hier beschriebenen Verfahren durchführen, und solche Computersysteme sind mit anwendbarer Hardware und/oder Software ausgestaltet, die die Durchführung der Operationen ermöglichen. Darüber hinaus ist ein Computersystem, das mindestens eine Ausführungsform der vorliegenden Offenbarung implementiert, eine einzelne Einrichtung und in einer anderen Ausführungsform ein verteiltes Computersystem, das mehrere Einrichtungen umfasst, die unterschiedlich arbeiten, so dass das verteilte Computersystem die hier beschriebenen Operationen durchführt und dass eine einzelne Einrichtung nicht alle Operationen durchführt.
Die Verwendung von Beispielen oder beispielhaften Formulierungen (z.B. „wie z.B.“) dient lediglich der besseren Veranschaulichung von Ausführungsformen der Offenbarung und stellt keine Einschränkung des Umfangs der Offenbarung dar, sofern nicht etwas anderes beansprucht wird. Keine Formulierung in der Beschreibung sollte so ausgelegt werden, dass ein nicht beanspruchtes Element als wesentlich für die Durchführung der Offenbarung angesehen wird.
Alle Referenzen, einschließlich Veröffentlichungen, Patentanmeldungen und Patente, die hierin zitiert werden, werden hiermit durch Bezugnahme in demselben Ausmaß einbezogen, als ob jede Referenz einzeln und ausdrücklich als durch Bezugnahme einbezogen angegeben wäre und hier in ihrer Gesamtheit wiedergegeben würde.
In der Beschreibung und den Ansprüchen können die Begriffe „gekoppelt“ und „verbunden“ sowie deren Derivate verwendet werden. Es sollte verstanden werden, dass diese Begriffe nicht als Synonyme füreinander zu verstehen sind. Vielmehr kann in bestimmten Beispielen „verbunden“ oder „gekoppelt“ verwendet werden, um anzuzeigen, dass zwei oder mehr Elemente in direktem oder indirektem physischem oder elektrischem Kontakt zueinander stehen. „Gekoppelt“ kann auch bedeuten, dass zwei oder mehr Elemente nicht in direktem Kontakt zueinander stehen, aber dennoch miteinander kooperieren oder interagieren.
Sofern nicht ausdrücklich etwas anderes angegeben ist, beziehen sich Begriffe wie „Verarbeiten“, „Rechnen“, „Berechnen“, „Bestimmen“ oder dergleichen in der gesamten Beschreibung auf Aktionen und/oder Verfahren bzw. Prozesse eines Computers oder eines Rechensystems oder einer ähnlichen elektronischen Recheneinrichtung, die Daten, die als physikalische, z. B. elektronische, Größen in den Registern und/oder Speichern des Rechensystems dargestellt sind, manipulieren und/oder in andere Daten umwandeln, die in ähnlicher Weise als physikalische Größen in den Speichern, Registern oder anderen derartigen Einrichtungen zur Speicherung, Übertragung oder Anzeige von Informationen des Rechensystems dargestellt werden.
In ähnlicher Weise kann sich der Begriff „Prozessor“ auf eine Einrichtung oder einen Abschnitt einer Einrichtung beziehen, die elektronische Daten aus Registern und/oder Speichern verarbeitet und diese elektronischen Daten in andere elektronische Daten umwandelt, die in Registern und/oder Speichern gespeichert werden können. Als nicht einschränkende Beispiele kann der „Prozessor“ eine CPU oder eine GPU sein. Eine „Datenverarbeitungsplattform“ kann einen oder mehrere Prozessoren umfassen. Der hier verwendete Begriff „Software“-Prozesse kann z. B. Software- und/oder Hardware-Einheiten aufweisen, die im Laufe der Zeit Arbeit verrichten, wie z. B. Tasks, Threads und intelligente Agenten. Jeder Prozess bzw. jedes Verfahren kann sich auch auf mehrere Prozesse bzw. Verfahren beziehen, um Anweisungen nacheinander oder parallel, kontinuierlich oder intermittierend auszuführen. Die Begriffe „System“ und „Verfahren“ werden hier austauschbar verwendet, insofern ein System eine oder mehrere Verfahren umfassen kann und Verfahren als System betrachtet werden können.
Im vorliegenden Dokument kann auf das Gewinnen, Erfassen, Empfangen oder Eingeben analoger oder digitaler Daten in ein Teilsystem, ein Computersystem oder eine computerimplementierte Maschine Bezug genommen werden. Ein Verfahren eines Erhaltens, Erfassens, Empfangens oder Eingebens analoger und digitaler Daten kann auf verschiedene Weise durchgeführt werden, z. B. durch Empfangen von Daten als Parameter eines Funktionsaufrufs oder eines Aufrufs an eine Anwendungsprogrammierschnittstelle. In einigen Implementierungen kann das Verfahren des Erhaltens, Erfassens, Empfangens oder Eingebens von analogen oder digitalen Daten durch die Übertragung von Daten über eine serielle oder parallele Schnittstelle durchgeführt werden. In einer anderen Implementierung kann das Verfahren des Erhaltens, Erfassens, Empfangens oder Eingebens analoger oder digitaler Daten durch die Übertragung von Daten über ein Computernetzwerk von der bereitstellenden Einheit zur erfassenden Einheit durchgeführt werden. Es kann auch auf ein Bereitstellen, Ausgeben, Übertragen, Senden oder Präsentieren analoger oder digitaler Daten Bezug genommen werden. In verschiedenen Beispielen kann das Verfahren eines Bereitstellens, Ausgebens, Übertragens, Sendens oder Darstellens analoger oder digitaler Daten durch die Übertragung von Daten als Eingabe- oder Ausgabeparameter eines Funktionsaufrufs, eines Parameters einer Anwendungsprogrammierschnittstelle oder eines Interprozess-Kommunikationsmechanismus durchgeführt werden.
Obwohl die obige Diskussion beispielhafte Implementierungen der beschriebenen Verfahren bzw. Techniken darlegt, können andere Architekturen verwendet werden, um die beschriebene Funktionalität zu implementieren, und diese sollen in den Anwendungsbereich dieser Offenbarung fallen. Darüber hinaus, obwohl spezifische Verteilungen von Verantwortlichkeiten oben zu Diskussionszwecken definiert sind, können verschiedene Funktionen und Verantwortlichkeiten auf unterschiedliche Weise verteilt und aufgeteilt werden, abhängig von den Umständen.
Obwohl der Gegenstand in einer Sprache beschrieben wurde, die sich auf strukturelle Merkmale und/oder methodische Handlungen bezieht, ist zu verstehen, dass der in den beigefügten Ansprüchen beanspruchte Gegenstand nicht notwendigerweise auf die beschriebenen spezifischen Merkmale oder Handlungen beschränkt ist. Vielmehr sind bestimmte Merkmale und Aktionen als beispielhafte Formen der Umsetzung der Ansprüche offengelegt.

Claims

Parallelprozessor umfassend: eine oder mehrere Schaltungen, um ein Vorcodieren für ein Downlink-Signal der fünften Generation (5G) unter Verwendung von zwei oder mehr parallel arbeitenden Verarbeitungsthreads auszuführen.
Parallelprozessor nach Anspruch 1, wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, Vorcodierergewichte zu erzeugen, indem mindestens mehrere Matrizen in einem Speicherplatz kombiniert verarbeitet werden.
Parallelprozessor nach Anspruch 2, wobei die mehreren Matrizen eine Downlink-Kanalschätzungsmatrix aufweisen.
Parallelprozessor nach Anspruch 2 oder 3, wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um eine Faktorisierung einer erweiterten Matrix auszuführen, welche die mehreren Matrizen aufweist.
Parallelprozessor nach Anspruch 4, wobei die Faktorisierung eine Unten-Oben-Faktorisierung ist.
Parallelprozessor nach Anspruch 5, wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um eine Zwischenmatrix, welche durch die Unten-Oben-Faktorisierung der erweiterten Matrix erzeugt wird, in dem Speicherplatz zu speichern.
Parallelprozessor nach Anspruch 6, wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um die Vorcodierergewichte zumindest teilweise auf der Grundlage der Zwischenmatrix zu erzeugen.
Parallelprozessor nach einem der Ansprüche 2-7, wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um die Vorcodierergewichte an einen entfernten Funkkopf zu senden.
System umfassend: einen oder mehrere Prozessoren, um ein Vorcodieren für ein Downlink-Signal der fünften Generation (5G) unter Verwendung von zwei oder mehr parallel arbeitenden Verarbeitungsthreads auszuführen, um zumindest Vorcodierergewichte zu erzeugen; und einen oder mehrere Speicher, um die Vorcodierergewichte zu speichern.
System nach Anspruch 9, wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um die Vorcodierergewichte zu erzeugen, indem mindestens mehrere Matrizen in einem Speicherplatz kombiniert verarbeitet werden.
System nach Anspruch 10, wobei die mehreren Matrizen eine Downlink-Kanalschätzungsmatrix und eine Identitätsmatrix aufweisen.
System nach Anspruch 10 oder 11, wobei die mehreren Matrizen zu einer erweiterten Matrix in dem Speicherplatz kombiniert werden, und wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um eine Faktorisierung der erweiterten Matrix durchzuführen.
System nach Anspruch 12, wobei die Faktorisierung eine Unten-Oben-Faktorisierung ist.
System nach Anspruch 12 oder 13, wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um eine Zwischenmatrix, welche durch die Faktorisierung der erweiterten Matrix erzeugt wird, in dem Speicherplatz zu speichern.
System nach Anspruch 14, wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um die Vorcodierergewichte zumindest teilweise auf der Grundlage der Zwischenmatrix zu erzeugen.
System nach einem der Ansprüche 9 bis 15, wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um die Vorcodierergewichte zu komprimieren.
Maschinenlesbares Medium, auf dem ein Satz von Befehlen gespeichert ist, welche, wenn sie ausgeführt werden, einen Parallelprozessor veranlassen, um zumindest durchzuführen: Ausführen eines Vorcodierens für ein Downlink-Signal der fünften Generation (5G) unter Verwendung von zwei oder mehr parallel arbeitenden Verarbeitungsthreads.
Maschinenlesbares Medium nach Anspruch 17, wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um Vorcodierergewichte zu erzeugen, indem mindestens mehrere Matrizen in einem Speicherplatz kombiniert verarbeitet werden.
Maschinenlesbares Medium nach Anspruch 18, wobei die mehren Matrizen eine Downlink-Kanalschätzungsmatrix und eine erweiterte Gram-Matrix aufweisen.
Maschinenlesbares Medium nach Anspruch 19, wobei die erweiterte Gram-Matrix zumindest teilweise auf einer Downlink-Kanalschätzungsmatrix und einer konjugierten Transponierten der Downlink-Kanalschätzungsmatrix basiert.
Maschinenlesbares Medium nach einem der Ansprüche 18 bis 20, wobei die mehreren Matrizen zu einer erweiterten Matrix in dem Speicherplatz kombiniert werden.
Maschinenlesbares Medium nach Anspruch 21, wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um eine Zwischenmatrix zumindest teilweise basierend auf einer Durchführung einer Unten-Oben-Faktorisierung der erweiterten Matrix zu erzeugen.
Maschinenlesbares Medium nach Anspruch 22, wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um die Vorcodierergewichte zumindest teilweise auf der Grundlage der Zwischenmatrix zu erzeugen.
Maschinenlesbares Medium nach Anspruch 23, wobei die erweiterte Matrix eine erste erweiterte Matrix ist, wobei die Zwischenmatrix eine zweite erweiterte Matrix ist, und wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um die Vorcodierergewichte zumindest teilweise auf der Grundlage eines Erzeugens einer konjugierten transponierten Matrix eines ersten Abschnitts der zweiten erweiterten Matrix und eines Durchführens einer Matrixmultiplikationsoperation zumindest teilweise auf der Grundlage der erzeugten konjugierten transponierten Matrix zu erzeugen.
Verfahren umfassend: Durchführen eines Vorcodierens für ein Downlink-Signal der fünften Generation (5G) unter Verwendung von zwei oder mehr parallel arbeitenden Verarbeitungsthreads.
Verfahren nach Anspruch 25, wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um Vorcodierergewichte zu erzeugen, indem zumindest mehrere Matrizen in einem Speicherplatz kombiniert verarbeitet werden.
Verfahren nach Anspruch 26, wobei die mehreren Matrizen eine Downlink-Kanalschätzungsmatrix, eine erweiterte Gram-Matrix und eine Identitätsmatrix aufweisen.
Verfahren nach Anspruch 26 oder 27, wobei die mehreren Matrizen zu einer erweiterten Matrix in dem Speicherplatz kombiniert werden, und wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um eine Zwischenmatrix zu erzeugen und die Zwischenmatrix in dem Speicherplatz zu speichern.
Verfahren nach Anspruch 28, wobei die zwei oder mehr Verarbeitungsthreads dazu dienen, um die Zwischenmatrix durch Ausführen einer Faktorisierung der erweiterten Matrix zu erzeugen.
Verfahren nach einem der Ansprüche 25 bis 29, wobei der Speicherplatz ein gemeinsam genutzter Speicherplatz ist, welcher für einen Parallelprozessor zugreifbar ist, der die zwei oder mehr Verarbeitungsthreads ausführt.
Verfahren nach einem der Ansprüche 26 bis 30, welches darüber hinaus umfasst: Komprimieren der Vorcodierergewichte; und Senden der komprimierten Vorcodierergewichte an einen entfernten Funkkopf.
Verfahren nach einem der Ansprüche 26 bis 31, wobei die zwei oder mehr Verarbeitungsthreads auf einer Grafikverarbeitungseinheit (GPU) ausgeführt werden.