DE102023106289A1 - Anwendungsprogrammierschnittstelle zum erhalten von daten - Google Patents

Anwendungsprogrammierschnittstelle zum erhalten von daten Download PDF

Info

Publication number
DE102023106289A1
DE102023106289A1 DE102023106289.1A DE102023106289A DE102023106289A1 DE 102023106289 A1 DE102023106289 A1 DE 102023106289A1 DE 102023106289 A DE102023106289 A DE 102023106289A DE 102023106289 A1 DE102023106289 A1 DE 102023106289A1
Authority
DE
Germany
Prior art keywords
api
computing resources
buffer
memory
transport
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102023106289.1A
Other languages
English (en)
Inventor
Lopamudra Kundu
Nidhi Tomar
Jinyou Wu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nvidia Corp
Original Assignee
Nvidia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from PCT/CN2022/081192 external-priority patent/WO2023173324A1/en
Application filed by Nvidia Corp filed Critical Nvidia Corp
Publication of DE102023106289A1 publication Critical patent/DE102023106289A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04W—WIRELESS COMMUNICATION NETWORKS
    • H04W4/00—Services specially adapted for wireless communication networks; Facilities therefor
    • H04W4/30—Services specially adapted for particular environments, situations or purposes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/54—Interprogram communication
    • G06F9/543—User-generated data transfer, e.g. clipboards, dynamic data exchange [DDE], object linking and embedding [OLE]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/54—Interprogram communication
    • G06F9/544—Buffers; Shared memory; Pipes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/54—Interprogram communication
    • G06F9/546—Message passing systems or structures, e.g. queues
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/9005—Buffering arrangements using dynamic buffer space allocation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
    • H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computing Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer And Data Communications (AREA)

Abstract

Vorrichtungen, Systeme und Verfahren zur Durchführung einer oder mehrerer APIs werden offenbart. Bei mindestens einer Ausführungsform ist ein Prozessor ausgestaltet, um eine API auszuführen, um Daten von einem Speicher zu erhalten, der ausgewählt ist, um zur Übertragung von Informationen zwischen einer Vielzahl von Rechenressourcen der fünften Generation New Radio (5G-NR) verwendet zu werden.

Description

  • Mindestens eine Ausführungsform bezieht sich auf Verarbeitungsressourcen für Operationen der fünften Generation New Radio („5G-NR“). Beispielsweise umfasst ein Prozessor eine oder mehrere Schaltungen zur Durchführung einer Anwendungsprogrammierschnittstelle (API) zur Auswahl eines Speichers, der zur Übertragung von Informationen zwischen einer Vielzahl von Rechenressourcen der fünften Generation New Radio (5G-NR) zu verwenden ist.
  • HINTERGRUND
  • Die Schaffung von Interoperabilität zwischen disaggregierten Rechenressourcen, die in einer 5G-NR-Architektur verwendet werden, kann erhebliche Zeit-, Rechen- oder Personalressourcen erfordern. Der Zeit-, Rechen- oder Personalaufwand für die Schaffung der Interoperabilität zwischen disaggregierten Rechenressourcen, die in der 5G-NR-Architektur verwendet werden, kann verbessert werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
    • 1 ist ein schematisches Blockdiagramm für einen Netz(werk)protokollstack gemäß mindestens einer Ausführungsform;
    • 2 veranschaulicht einen Transportabstraktionsframework gemäß mindestens einer Ausführungsform;
    • 3 veranschaulicht ein schematisches Flussdiagramm für die Übertragung von Daten unter Verwendung einer Transportabstraktion und eines Non-Zero-Copy-Ansatzes gemäß mindestens einer Ausführungsform;
    • 4 zeigt ein schematisches Flussdiagramm für die Übertragung von Daten unter Verwendung einer Transportabstraktion und eines Zero-Copy-Ansatzes gemäß mindestens einer Ausführungsform;
    • 5 zeigt ein schematisches Flussdiagramm für die Übertragung von Daten unter Verwendung einer Transportabstraktion und eines Zero-Copy-Ansatzes gemäß mindestens einer Ausführungsform;
    • 6 zeigt ein schematisches Flussdiagramm für den Empfang von Daten unter Verwendung einer Transportabstraktion und eines Non-Zero-Copy-Ansatzes gemäß mindestens einer Ausführungsform;
    • 7 zeigt ein schematisches Flussdiagramm für den Empfang von Daten unter Verwendung einer Transportabstraktion und eines Zero-Copy-Ansatzes gemäß mindestens einer Ausführungsform;
    • 8 zeigt ein schematisches Flussdiagramm für den Empfang von Daten unter Verwendung einer Transportabstraktion und eines Zero-Copy-Ansatzes, gemäß mindestens einer Ausführungsform;
    • 9 zeigt ein schematisches Flussdiagramm für den Empfang von Daten unter Verwendung einer Transportabstraktion und eines Zero-Copy-Ansatzes gemäß mindestens einer Ausführungsform;
    • 10 veranschaulicht ein schematisches Blockdiagramm zum Abbilden von Transportabstraktions-APIs auf eine auf Peripheral Component Interconnect Express (PCIe) basierende Transportkonfiguration gemäß mindestens einer Ausführungsform;
    • 11 zeigt ein schematisches Blockdiagramm zum Abbilden von Transportabstraktions-APIs auf eine Transportkonfiguration, die auf einem gemeinsamen Speicher basiert, gemäß mindestens einer Ausführungsform;
    • 12 illustriert ein schematisches Blockdiagramm zum Abbilden von Transportabstraktions-APIs auf eine auf dem User Datagram Protocol (UDP) basierende Transportkonfiguration gemäß mindestens einer Ausführungsform;
    • 13 zeigt ein schematisches Blockdiagramm für Aufrufe zwischen einem Netz(werk)-Orchestrator, einer Anwendung und einem Hardware-Beschleuniger gemäß mindestens einer Ausführungsform;
    • 14 zeigt gemäß mindestens einer Ausführungsform ein schematisches Blockdiagramm für Aufrufe zwischen einem Netz(werk)-Orchestrator, mehreren Anwendungen und einem Beschleuniger, auf dem virtuelle Einrichtungen laufen;
    • 15A illustriert ein Verfahrensflussdiagramm für einen abstrahierten Transport von Informationen zwischen zwei Rechenressourcen gemäß mindestens einer Ausführungsform;
    • 15B veranschaulicht eine Tabelle von Transportabstraktions-APIs und zugehörigen Referenzzählerwerten gemäß mindestens einer Ausführungsform;
    • 16 veranschaulicht ein Beispiel für ein Rechenzentrumssystem gemäß mindestens einer Ausführungsform;
    • 17A zeigt ein Beispiel für ein autonomes Fahrzeug gemäß mindestens einer Ausführungsform;
    • 17B zeigt ein Beispiel für Kamerapositionen und Sichtfelder für das autonome Fahrzeug von 17A gemäß mindestens einer Ausführungsform;
    • 17C ist ein Blockdiagramm, das eine beispielhafte Systemarchitektur für das autonome Fahrzeug von 17A gemäß mindestens einer Ausführungsform illustriert;
    • 17D ist ein Diagramm, das ein System zur Kommunikation zwischen einem oder mehreren cloudbasierten Servern und dem autonomen Fahrzeug von 17A gemäß mindestens einer Ausführungsform darstellt;
    • 18 ist ein Blockdiagramm, das ein Computersystem gemäß mindestens einer Ausführungsform darstellt;
    • 19 ist ein Blockdiagramm, das ein Computersystem gemäß mindestens einer Ausführungsform darstellt;
    • 20 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
    • 21 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
    • 22A veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
    • 22B veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
    • 22C veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
    • 22D veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
    • 22E und 22F veranschaulichen ein gemeinsames Programmiermodell gemäß mindestens einer Ausführungsform;
    • 23 illustriert beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren gemäß mindestens einer Ausführungsform;
    • 24A und 24B illustrieren beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren gemäß mindestens einer Ausführungsform;
    • 25A und 25B illustrieren eine zusätzliche beispielhafte Grafikprozessorlogik gemäß mindestens einer Ausführungsform;
    • 26 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
    • 27A illustriert einen Parallelprozessor gemäß mindestens einer Ausführungsform;
    • 27B veranschaulicht eine Partitionseinheit gemäß mindestens einer Ausführungsform;
    • 27C veranschaulicht einen Verarbeitungscluster gemäß mindestens einer Ausführungsform;
    • 27D veranschaulicht einen Grafik-Multiprozessor gemäß mindestens einer Ausführungsform;
    • 28 veranschaulicht ein Multi-Grafikprozessoreinheits- (GPU-) System gemäß mindestens einer Ausführungsform;
    • 29 veranschaulicht einen Grafikprozessor gemäß mindestens einer Ausführungsform;
    • 30 ist ein Blockdiagramm, das eine Prozessor-Mikroarchitektur für einen Prozessor gemäß mindestens einer Ausführungsform illustriert;
    • 31 veranschaulicht zumindest Abschnitte eines Grafikprozessors gemäß einer oder mehreren Ausführungsformen;
    • 32 veranschaulicht zumindest Abschnitte eines Grafikprozessors gemäß einer oder mehreren Ausführungsformen;
    • 33 veranschaulicht zumindest Abschnitte eines Grafikprozessors gemäß einer oder mehreren Ausführungsformen;
    • 34 ist ein Blockdiagramm einer Grafikverarbeitungsmaschine eines Grafikprozessors gemäß mindestens einer Ausführungsform;
    • 35 ist ein Blockdiagramm von mindestens Abschnitten eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform;
    • 36A und 36B veranschaulichen gemäß mindestens einer Ausführungsform eine Thread-Ausführungslogik, die eine Anordnung von Prozessorelementen eines Grafikprozessorkerns aufweist;
    • 37 veranschaulicht eine Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform;
    • 38 veranschaulicht einen allgemeinen Verarbeitungscluster („GPC“) gemäß mindestens einer Ausführungsform;
    • 39 veranschaulicht eine Speicherpartitionseinheit einer Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform;
    • 40 illustriert einen Streaming-Multiprozessor gemäß mindestens einer Ausführungsform;
    • 41 veranschaulicht ein Netzwerk für die Kommunikation von Daten innerhalb eines drahtlosen 5G-Kommunikationsnetzwerks gemäß mindestens einer Ausführungsform;
    • 42 veranschaulicht eine Netzwerkarchitektur für ein drahtloses 5G-LTE-Netzwerk gemäß mindestens einer Ausführungsform;
    • 43 ist ein Diagramm, das einige grundlegende Funktionen eines mobilen Telekommunikationsnetzwerkes/-systems veranschaulicht, das gemäß LTE- und 5G-Prinzipien arbeitet, gemäß mindestens einer Ausführungsform;
    • 44 illustriert ein Funkzugangsnetzwerk, das Teil einer 5G-Netzwerkarchitektur sein kann, gemäß mindestens einer Ausführungsform;
    • 45 stellt eine beispielhafte Darstellung eines 5G-Mobilkommunikationssystems, in dem eine Vielzahl verschiedener Typen von Einrichtungen verwendet wird, gemäß mindestens einer Ausführungsform bereit;
    • 46 illustriert ein Beispiel für ein System auf hoher Ebene gemäß mindestens einer Ausführungsform;
    • 47 illustriert eine Systemarchitektur eines Netzwerks gemäß mindestens einer Ausführungsform;
    • 48 illustriert beispielhafte Komponenten einer Einrichtung gemäß mindestens einer Ausführungsform;
    • 49 illustriert beispielhafte Schnittstellen von Basisbandschaltungen gemäß mindestens einer Ausführungsform;
    • 50 veranschaulicht ein Beispiel für einen Uplink-Kanal gemäß mindestens einer Ausführungsform;
    • 51 illustriert eine Systemarchitektur eines Netzwerks gemäß mindestens einer Ausführungsform;
    • 52 veranschaulicht einen Steuerebenen-Protokollstack gemäß mindestens einer Ausführungsform;
    • 53 veranschaulicht einen Benutzerebenen-Protokollstack gemäß mindestens einer Ausführungsform;
    • 54 veranschaulicht Komponenten eines Kernnetzwerks gemäß mindestens einer Ausführungsform; und
    • 55 illustriert Komponenten eines Systems zur Unterstützung der Netzwerkfunktionsvirtualisierung (NFV) gemäß mindestens einer Ausführungsform.
  • DETAILLIERTE BESCHREIBUNG
  • Zahlreiche spezifische Details werden dargelegt, um ein gründlicheres Verständnis von mindestens einer Ausführungsform zu ermöglichen. Dem Fachmann ist jedoch klar, dass diese erfindungsgemäßen Konzepte auch ohne eines oder mehrere dieser spezifischen Details praktiziert werden können und dass Aspekte einer oder mehrerer hier beschriebener Ausführungsformen kombiniert werden können.
  • Bei mindestens einer Ausführungsform in einem offenen Funkzugangsnetz („O-RAN“) verarbeiten eine oder mehrere Zentraleinheiten („CPUs“) funktionale Vorgänge bzw. Operationen, die Teil einer verteilten Einheit (Distributed Unit „DU“)) oder einer zentralisierten Einheit (Centralized Unit („CU“)) sind. Bei mindestens einer Ausführungsform können beim O-RAN-Einsatz eine oder mehrere CPUs Operationen für rechenintensive Algorithmen, wie z. B. Signalverarbeitung auf der physikalischen Schicht, Spielverarbeitung und Videoverarbeitung, an Hardware-Beschleuniger in einer unteren Schicht eines O-RAN-Netz(werk)protokollstacks auslagern. Bei mindestens einer Ausführungsform kann es sich bei den Hardwarebeschleunigern um eine GPU, ein Field Programmable Gate Array („FPGA“), eine anwendungsspezifische integrierte Schaltung („ASIC“), ein System on Chip („SoC“) oder einen anderen Prozessor handeln, der auf die Beschleunigung der Verarbeitung spezialisiert ist (z. B. Datenverarbeitungseinheiten (DPUs), PPUs). Bei mindestens einer Ausführungsform sorgen der Hardware-Beschleuniger für einen Leistungsschub bei Verarbeitungsvorgängen im O-RAN, da sie auf eine Beschleunigung der Verarbeitung ausgelegt sind. So kann eine GPU beispielsweise Tausende von Operationen parallel durchführen, während eine CPU Operationen seriell ausführt. Während drahtlose Funknetze wie 5G hier zum Zweck der Veranschaulichung verwendet werden, können ein oder mehrere Aspekte der hier beschriebenen Ausführungsformen in anderen geeigneten Computermodellen, Architekturen, Frameworks, Protokollen und/oder Netz(werk)en verwendet werden.
  • Bei mindestens einer Ausführungsform verwenden 5G-NR-Dienstanbieter das O-RAN, um eine Reihe von Diensten bereitzustellen. Bei mindestens einer Ausführungsform können die Hardware-Beschleuniger unterschiedliche Fähigkeiten für die Verarbeitung verschiedener Arten von 5G-NR-Arbeitslasten haben, z. B. für die Verarbeitung von Arbeitslasten in verschiedenen Netz(werk)-Slices, die unterschiedliche Anforderungen an die Dienstgüte (QoS) haben. Bei mindestens einer Ausführungsform können verschiedene Hardwarebeschleuniger für unterschiedliche Zwecke verwendet werden. Beispielsweise kann eine bestimmte GPU oder eine Gruppe von GPUs von Natur aus besser für die Ausführung einer Massive Machine-Type Communications (mMTC)-Arbeitslast im Zusammenhang mit Spielen geeignet sein als eine CPU aufgrund der parallelen Verarbeitungsarchitektur; als weiteres Beispiel kann ein FPGA oder eine Gruppe von FPGAs, die für Arbeitslasten mit geringer Latenz programmiert sind, besser für die Ausführung einer URLLC-Arbeitslast geeignet sein, um eine QoS-Anforderung zu erfüllen, als eine CPU aufgrund des Programmierdesigns zur Reduzierung der Latenz in dem FPGA oder in der Gruppe von FPGAs. Verschiedene Hardware-Beschleuniger können verschiedene Kommunikations- oder Transportprotokolle verwenden.
  • Bei mindestens einer Ausführungsform erhält eine in einem O-RAN-Netz eingesetzte Anwendung möglicherweise keine Informationen darüber, ob Hardwarebeschleuniger in einer niedrigeren Schicht (z. B. Schicht 1) ein Transportprotokoll unterstützen, das auch von der Anwendung unterstützt wird, oder hat keinen Zugriff darauf. Bei mindestens einer Ausführungsform führen Geräte, Systeme und Verfahren eine oder mehrere APIs aus, die Daten zwischen einer Schicht 2 („L2“) und einer Schicht 1 („L1“) eines O-RAN-Netz(werk)protokollstacks kommunizieren, ohne dass Änderungen an einer Anwendung in L2 erforderlich sind, um die Unterschiede bei den von den Hardwarebeschleunigern und den Anwendungen verwendeten Transportprotokollen zu berücksichtigen. Bei mindestens einer Ausführungsform können die eine oder die mehreren APIs von einem oder mehreren Prozessoren, wie es im Folgenden beschrieben ist, ausgeführt werden, um Informationen zwischen L2 und L1 des O-RAN-Netz(werk)protokollstacks auszutauschen, trotz der Unterschiede in den Transportprotokollen, die L2 und L1 zugeordnet sind.
  • 1 ist ein schematisches Übersichtsblockdiagramm für einen Netz(werk)protokollstack 100 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist der Netz(werk)protokollstack 100 ausgestaltet, um eine oder mehrere Operationen für ein O-RAN-Netz auszuführen oder entspricht einem anderen Netz(werk)protokollstack, der ausgestaltet ist, um einen 5G-NR-Dienst bereitzustellen, bei anderen Ausführungen entspricht der Netz(werk)protokollstack 100 der Bereitstellung eines Netz(werk)-Dienstes der sechsten Generation (6G) New Radio oder eines anderen Funkkommunikationsprotokollstacks (z. B. eines beliebigen Funkkommunikationsstandards des 3rd Generation Partnership Project (3GPP)). Bei mindestens einer Ausführungsform wird der Netz(werk)protokollstack 100 verwendet, um Netz(werk)e zu unterstützen, die in Verbindung mit mindestens 47 beschrieben sind.
  • 1 weist den Netz(werk)protokollstapel 100, eine Anwendung 105, eine Schicht 2 („L2“) oder eine höhere Schicht 110 (auch als „L2+“ bezeichnet), eine Schnittstelle zwischen der Schicht 2 und der Schicht 1 115 (auch als „L2-L1-Schnittstelle“ bezeichnet), eine Transportabstraktionsschicht 117, Treiber 120, einen ersten Prozessor 125, einen zweiten Prozessor 130 und eine Netz(werk)schnittstellensteuerung 135 auf. Bei mindestens einer Ausführungsform bezieht sich L2 auf eine Datenverbindungsschicht für 5G-NR, die für Ablaufsteuerungsfunktionen im Zusammenhang mit 5G-NR-Arbeitslasten zuständig ist. Bei mindestens einer Ausführungsform bezieht sich die Schicht 1 („L1“) auf eine physikalische Schicht des RAN-Protokollstacks, die als L1-Softwarebibliothek implementiert sein kann, die auf dem ersten Prozessor 125 (z. B. einer CPU) und/oder dem zweiten Prozessor 130 läuft (z. B. eine beschleunigte L1, die von einem FPGA, GPU, ASIC oder einem SoC ausgeführt wird). Bei mindestens einer Ausführungsform bezieht sich eine Schicht auf eine Abstraktion von Hardware, die Funktionen oder Operationen für ein System, ein Netz(werk) oder einen Computer ausführt, z. B. ist L2 eine Abstraktion von Hardware, die Datenverbindungs- und Ausführungsoperationen für ein O-RAN-Netz(werk) ausführt, und L1 ist eine Abstraktion von Echtzeit-Hardware, die Operationen der physikalischen Schicht für ein O-RAN-Netz(werk) (z. B. das O-RAN-Netz(werk)) ausführt. Beispielsweise entsprechen die Schichten dem OSI-Modell (Open Systems Interconnection) (z. B. L1, L2, L3), die durch eine oder mehrere Schnittstellen offengelegt werden, um Funktionen oder Operationen für 5G-NR zu verarbeiten.
  • Bei mindestens einer Ausführungsform befindet sich die Transportabstraktionsschicht 115 des 5G-NR-Netz(werk)protokollstacks zwischen der Schicht 1 (L1) und der Schicht 2 plus (L2+), weist eine oder mehrere Anwendungsprogrammierschnittstellen (APIs) auf und abstrahiert Transporte bzw. Transportmittel, die mit L2+ verbunden sind, so dass Software und/oder Hardware, die mit L1 verbunden sind, auf Anfragen von L2+ reagieren können, unabhängig davon, welche Art von Transportprotokoll oder Informationsübertragungstypen (z. B., Peripheral Component Interconnect Express (PCIe), Shared Memory, User Datagram Protocol (UDP)) von L2+ verwendet werden. Bei mindestens einer Ausführungsform weist die Abstraktion ein Abbilden eines Satzes von Funktionen auf entsprechende Funktionen auf, die in mehreren Transportprotokollen enthalten sind. Bei mindestens einer Ausführungsform weist ein Informationsübertragungstyp einen oder mehrere Informationsübertragungstypen auf, die innerhalb eines Transports bzw. Transportmittels verwendet werden, um Informationen zwischen zwei 5G-NR-Rechenressourcen zu übertragen. Bei mindestens einer Ausführungsform entsprechen ein erster Informationsübertragungstyp und ein zweiter Informationsübertragungstyp unterschiedlichen Nachrichten, die über ein Transportmittel transportiert werden, und eine oder mehrere zugehörige Pufferzuweisungen treten bei unterschiedlichen Verfahren und/oder Einrichtungen auf, z. B. hat ein erster Übertragungstyp entsprechende Puffer, die von einem Puffer-Pool in einer CPU zugewiesen werden, und ein zweiter Übertragungstyp hat entsprechende Puffer, die in einem Hardware-Beschleuniger (z. B. GPU) zugewiesen werden, wobei der erste Informationsübertragungstyp mit Nachrichten der Steuerebene korrespondiert und der zweite Informationsübertragungstyp mit Nachrichten der Benutzerebene (z. B. einem Transportblock) korrespondiert. Bei mindestens einer Ausführungsform sind sowohl der erste als auch der zweite Informationsübertragungstyp Nachrichten der Steuerebene, Daten der Benutzerebene oder eine Kombination davon, die auf verschiedene Transport(mittel)typen abgebildet werden.
  • Bei mindestens einer Ausführungsform ist die Anwendung 105 ein RAN-Protokollstackprogramm, das auf einer Host-CPU (z. B. dem ersten Prozessor 125) läuft. Zum Beispiel bezieht sich die Anwendung 105 auf Software für einen Dienstanbieter von 5G-NR, um eMBB, URLLC, mMTC und/oder V2X für eine oder mehrere Zellen in einem 5G-NR-Netz(werk) bereitzustellen. Während in 1 eine Anwendung 105 gezeigt ist, können mehrere Anwendungen auf dem Netz(werk)protokollstack 100 ausgeführt werden, wobei jede Anwendung 105 identische oder unterschiedliche Dienste bereitstellt.
  • Bei mindestens einer Ausführungsform ermöglicht die L2-L1-Schnittstelle 115 der Anwendung 105, mit L1 zu kommunizieren und die Treiber 120 in L1 zu veranlassen, den ersten Prozessor 125, den zweiten Prozessor 130 und die Netz(werk)schnittstellensteuerung 135 zu steuern. Bei mindestens einer Ausführungsform verwendet die Anwendung 105 die L2-L1-Schnittstelle 115 und eine oder mehrere APIs, um zu bestimmen, wie viele 5G-NR-Zellen gleichzeitig von L1-Ressourcen (z. B. Hardware-Beschleunigern) unterstützt werden können, um Arbeitslasten auszuführen oder zu priorisieren, die von den L1-Ressourcen verarbeitet werden, und um Operationen zur Neukonfiguration oder Aktualisierung der L1-Ressourcen durchzuführen, wenn sich die Verkehrsbedingungen in dem 5G-NR-Netz(werk) ändern. Bei mindestens einer Ausführungsform ist die L2-L1-Schnittstelle 115 eine Schnittstelle wie eine funktionale Anwendungsprogrammierschnittstelle der fünften Generation (5th Generation Functional Application Programming Interface (5G FAPI)) und/oder Variationen davon. Bei mindestens einer Ausführungsform kommuniziert die L2-L1-Schnittstelle 115 mit einer Schnittstelle der Beschleunigungsabstraktionsschicht (Acceleration Abstraction Layer (AAL)).
  • Bei mindestens einer Ausführungsform weist der Netz(werk)protokollstack 100 die Transportabstraktionsschicht 117 auf, die hier weiter in Verbindung mit zumindest den 2-15 beschrieben wird. Bei mindestens einer Ausführungsform besteht die Transportabstraktionsschicht 117 zwischen der L2-L1-Schnittstelle 115 und den Treibern 120. Bei mindestens einer Ausführungsform befindet sich die Transportabstraktionsschicht 117 zwischen L2+ und L1. Bei mindestens einer Ausführungsform weist die Transportabstraktionsschicht 117 eine oder mehrere Transportabstraktions-APIs und einen oder mehrere Transportabstraktionsimplementierer auf. Bei mindestens einer Ausführungsform befindet sich die Transportabstraktionsschicht 117 unterhalb der Treiber 120. Bei mindestens einer Ausführungsform weist die L2-L1-Schnittstelle 115 die Transportabstraktionsschicht 117 auf. Bei mindestens einer Ausführungsform ermöglicht die Transportabstraktionsschicht 117 einer RAN-Anwendung eines Anbieters, Daten zu und/oder von einer Hardware- und/oder Softwarekomponente eines anderen Anbieters zu transportieren, ohne dass die RAN-Anwendung Informationen darüber hat, welche Transportkonfigurationen die Komponente unterstützt, z. B. kann eine RAN-Anwendung in L2+ unter Verwendung der Transportabstraktionsschicht 117 mit einer L1-Software kommunizieren, die einen auf einem gemeinsamen Speicher basierenden Transport unterstützt, und mit einer anderen L1-Software kommunizieren, die einen auf PCIe-Interconnect basierenden Transport unterstützt.
  • Bei mindestens einer Ausführungsform weisen die Treiber 120 Bibliotheken zum Betrieb des ersten Prozessors 125, des zweiten Prozessors 130 und der Netz(werk)schnittstellensteuerung 135 auf. In mindestens einer Ausführungsform ist der Treiber, der auch als Gerätetreiber bezeichnet wird, ein Computerprogramm, das eine Schnittstelle mit verschiedener Hardware, wie Hardware-Beschleunigungseinrichtungen und Netz(werk)kommunikations-/Schnittstelleneinrichtungen, betreibt, steuert oder anderweitig bereitstellt. Bei mindestens einer Ausführungsform umfassen die Treiber 120 eine oder mehrere Funktionen, Verfahren, Bibliotheken, Schnittstellen und/oder Variationen davon, die eine Unterstützung für die L2-L1-Schnittstelle 115 bereitstellen. Bei mindestens einer Ausführungsform sind die Treiber 120 so implementiert, dass die Funktionen der L2-L1-Schnittstelle 115 in Verbindung mit dem ersten Prozessor 125, dem zweiten Prozessor 130 und der Netz(werk)schnittstellensteuerung 135 angemessen verarbeitet werden können.
  • Bei mindestens einer Ausführungsform ist der erste Prozessor 125 ein Prozessor, der über eine oder mehrere Schaltungen zur Durchführung von Operationen verfügt, die mit dem Netz(werk)protokollstack 100 korrespondieren. Zum Beispiel ist der erste Prozessor 125 eine CPU, die ausgestaltet ist, um eine DU oder CU für ein O-RAN auszuführen oder zu betreiben. Bei mindestens einer Ausführungsform ist der zweite Prozessor 130 ein Hardwarebeschleuniger. Bei Hardwarebeschleunigern kann es sich um Grafikverarbeitungseinheiten (GPUs), Field Programmable Gate Arrays (FPGAs), anwendungsspezifische integrierte Schaltungen (ASICs), System on Chip (SoC) oder andere Prozessoren handeln, die auf die Verbesserung der Verarbeitungsleistung spezialisiert sind (z. B. Parallelverarbeitungseinheiten). Bei mindestens einer Ausführungsform kann der erste Prozessor 125 (z. B. eine CPU, auf der eine DU in einem O-RAN-Netz läuft) Operationen für rechenintensive Algorithmen wie eine Signalverarbeitung auf der physikalischen Schicht (PHY), eine spielbezogene Verarbeitung, eine Videoverarbeitung und eine Kryptoverarbeitung auf den zweiten Prozessor 130 (z. B. Hardwarebeschleuniger) verlagern.
  • Bei mindestens einer Ausführungsform ist eine Netz(werk)schnittstellensteuerung (Network Interface Controller (NIC)) 135 eine Hardwarekomponente, die ein oder mehrere Rechnersysteme mit einem oder mehreren Rechnernetz(werk)en verbindet. Bei mindestens einer Ausführungsform empfängt die NIC 135 Daten, die von dem ersten Prozessor 125 oder dem zweiten Prozessor 130 (z. B. einem Hardware-Beschleuniger) zu verarbeiten sind, und überträgt die von dem ersten Prozessor 125 oder dem zweiten Prozessor 130 verarbeiteten Daten an eine andere Komponente in dem O-RAN-Netz(werk) (z. B. eine Basisstation). Bei mindestens einer Ausführungsform empfängt die NIC 135 die zu verarbeitenden Daten über eine oder mehrere Funktionen der Beschleunigungsabstraktionsschichtschnittstelle (z. B. die Transportabstraktionsschichtschnittstelle) und überträgt die verarbeiteten Daten über eine oder mehrere Funktionen der Beschleunigungsabstraktionsschichtschnittstelle. Bei mindestens einer Ausführungsform interagiert die NIC 135 mit einem Remote Radio Head (RRH), der auch als Remote Radio Unit (RRU) bezeichnet wird, als Teil der Bereitstellung des 5G-NR-Dienstes. Ein oder mehrere Aspekte einer oder mehrerer Ausführungsformen, die in Verbindung mit 1 beschrieben sind, können mit einem oder mehreren Aspekten einer oder mehrerer Ausführungsformen kombiniert werden, die in Verbindung mit den 2-15 beschrieben sind.
  • 2 zeigt das Transportabstraktionsframework 200 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform weist das Transportabstraktionsframework 200 die L2+ 210, die L1 212, die Transportabstraktionsschicht 217, Transportabstraktions-APIs 219, Anwendungsprozesse 220, Beschleunigungsprozesse 222, Transportabstraktions-APIs 219, einen Transportabstraktions-Implementierer 230, Gemeinschaftsspeicher-Protokollinformationen 232, Frameworkinformationen eines Data Plane Development Kits (DPDK) 234 und Socket-Protokollinformationen eines User Datagram Protocols (UDP) 236 auf. Bei mindestens einer Ausführungsform sind die Transportabstraktions-APIs 219 ein einheitlicher Satz von Transportabstraktions-APIs. Bei mindestens einer Ausführungsform ist jede Transportabstraktions-API 219 verschiedenen Typen von Transportprotokollen zugeordnet, die von 5G-NR-Rechenressourcen (z. B. Hardwarebeschleunigern) unterstützt werden. Bei mindestens einer Ausführungsform bezieht sich der Begriff „Transport“ auf ein Verfahren und/oder ein Protokoll zum Senden von Daten von einer Rechenressource zu einer anderen. Bei mindestens einer Ausführungsform können Rechenressourcen ein Transportprotokoll unterstützen, und wenn eine Rechenressource ausgestaltet ist, um dieses Transportprotokoll zu unterstützen, wird die Rechenressource als eine Rechenressource, die eine Transportkonfiguration aufweist, bezeichnet. Bei mindestens einer Ausführungsform wird das Transportabstraktionsframework 200 zumindest teilweise verwendet, um Daten zwischen disaggregierten 5G-NR-Rechenressourcen zu übertragen. Bei mindestens einer Ausführungsform befinden sich disaggregierte 5G-NR-Rechenressourcen physisch in einem System, z. B. kann eine Anwendung auf einem Computer von einer CPU auf dem Computer disaggregiert sein, da die CPU eine PCIe-Kartenschnittstelle unterstützt, die die Anwendung nicht unterstützt. Bei mindestens einer Ausführungsform sind die disaggregierten 5G-NR-Rechenressourcen physisch nach geografischem Standort disaggregiert bzw. verteilt. Bei mindestens einer Ausführungsform weisen die disaggregierten Rechenressourcen physikalisch getrennte Rechenressourcen auf. Bei mindestens einer Ausführungsform weisen disaggregierte Rechenressourcen Rechenressourcen auf, die kommunikativ verbunden sind. Bei mindestens einer Ausführungsform weisen disaggregierte Rechenressourcen Rechenressourcen auf, die kommunikativ getrennt sind, sofern sie nicht modifiziert werden (z. B. da sie ohne Modifikation inkompatibel, ohne Modifikation nicht interoperabel sind). Bei mindestens einer Ausführungsform wird jede Transportabstraktions-API 219 konzeptionell so betrachtet, dass sie auf verschiedene Typen von Transportprotokollen abgebildet werden kann. Bei mindestens einer Ausführungsform wird davon ausgegangen, dass das Transportabstraktionsframework 200 konzeptionell dazu dient, Transportprotokollvarianten zumindest teilweise basierend auf den Transportabstraktions-APIs 219 zu abstrahieren. Bei mindestens einer Ausführungsform ermöglicht das Transportabstraktionsframework 200 den Anwendungsprozessen 220, die mit der L2+ 210 verbunden sind, mit der L1 212 zu interagieren und Daten zu und von der L1 212 zu transportieren, indem die Transportabstraktions-APIs 219 verwendet werden, was unabhängig davon ist, welches Transportprotokoll (z. B. PCIe, Shared Memory, UDP) die L1 212 unterstützt. Bei mindestens einer Ausführungsform abstrahiert das Transportabstraktionsframework 200 die Anwendungsprozesse 220 in der L2+ 210 von verschiedenen Transportimplementierungen der L1 212, ohne dass eine Modifikation des den Anwendungsprozessen 220 zugeordneten Codes erforderlich ist.
  • Bei mindestens einer Ausführungsform weisen die Transportabstraktions-APIs 219 fünf APIs auf - buffer_alloc(), buffer_clone(), buffer_send(), buffer_release(), und buffer_recv(). Bei mindestens einer Ausführungsform führen eine oder mehrere Schaltungen eines Prozessors eine API (z. B. buffer_alloc()) aus, um einen Speicherplatz (z. B. einen Speicher) auszuwählen, der zur Übertragung von Informationen zwischen einer Vielzahl von 5G-NR-Rechenressourcen zu verwenden ist. Wie hierin verwendet, weist ein „Puffer“ einen oder mehrere Puffer(speicher) auf. Bei mindestens einer Ausführungsform ist der Puffer ein Ringpuffer(speicher), obwohl es sich auch um eine andere Art von Puffer(speicher) handeln kann. Bei mindestens einer Ausführungsform ruft eine Anwendung buffer_alloc() auf, woraufhin der Transportabstraktions-Implementierer 230 den von der Anwendung angeforderten Puffer aus einem vorkonfigurierten Pufferpool zuweist und den Puffer an die Anwendung sendet, um Daten von der Anwendung zu dem Transportabstraktions-Implementierer 230 zu übertragen. Bei mindestens einer Ausführungsform initialisiert buffer_alloc() einen Referenzzähler und setzt den Referenzzähler auf eins (z. B. ref_count = 1). Bei mindestens einer Ausführungsform wird der durch buffer_alloc() initialisierte Referenzzähler verwendet, um festzustellen, wann der zugewiesene Puffer zu deallokieren oder freizugeben ist. Bei mindestens einer Ausführungsform ruft eine Anwendung buffer_alloc() auf, um einen Puffer zuzuweisen.
  • Bei mindestens einer Ausführungsform führen eine oder mehrere Schaltungen eines Prozessors eine API (z. B. buffer_clone(), buffer_retain()) aus, um ein Aufheben der Zuweisung von Speicher zu verhindern, der für die Übertragung von Informationen zwischen einer Vielzahl von 5G-NR-Rechenressourcen ausgewählt wurde. Bei mindestens einer Ausführungsform ruft eine Anwendung optional buffer_clone() auf, wenn die Anwendung ausgestaltet ist, um einen Puffer zu behalten, anstatt den Transportabstraktions-Implementierer 230 den Puffer freigeben zu lassen. Bei mindestens einer Ausführungsform inkrementiert buffer_clone() den Referenzzähler, der dem zugewiesenen Puffer zugeordnet ist, z. B. wenn der Referenzzähler vor dem Aufruf von buffer_clone() den Wert 1 hatte, dann wird durch die Ausführung von buffer_clone() der Referenzzähler inkrementiert, so dass er einen Wert von zwei hat (z. B. ref_count = 2).
  • Bei mindestens einer Ausführungsform führen eine oder mehrere Schaltungen eines Prozessors eine API (z. B. buffer_send()) aus, um zu veranlassen, dass Daten in einem Speicher gespeichert werden, der für die Übertragung von Informationen zwischen einer Vielzahl von 5G-NR-Rechenressourcen ausgewählt ist. Bei mindestens einer Ausführungsform ruft eine Anwendung buffer_send() auf, nachdem Daten in einen durch buffer_alloc() zugewiesenen Puffer eingefügt wurden, und als Antwort veranlasst buffer_send() den Transportabstraktions-Implementierer 230, die Daten zu senden. Bei mindestens einer Ausführungsform veranlasst buffer_send() den Transportabstraktions-Implementierer, den Referenzzähler um eins zu dekrementieren, z. B. wenn der Transportabstraktions-Implementierer 230 als Reaktion auf buffer_send() den Referenzzähler auf Null dekrementiert (z. B. ref_count = 0), dann gibt der Transportabstraktions-Implementierer 230 den zugewiesenen Puffer frei. Bei mindestens einer Ausführungsform ist buffer_send() als asynchrone (oder nicht blockierende) oder synchrone (oder blockierende) API implementiert. Wenn buffer_send() beispielsweise als asynchrone API oder in einem asynchronen Modus implementiert ist, wird eine Anwendung (oder ein Anwendungsthread), die/der buffer_send() aufruft, nicht blockiert und muss nicht auf eine Antwort des API-Aufrufs warten; der Anwendungsthread kann später einen Status der buffer_send()-API mit einer Abfrage wie buffer_status_query() abfragen. In einem anderen Beispiel, in dem buffer_send als synchrone API oder mit einem synchronen Modus implementiert ist, könnte eine Anwendung (oder ein Anwendungsthread), die/der buffer_send() aufruft, blockiert werden, bis der Transportabstraktions-Implementierer eine Rückruffunktion bereitstellt, die bestätigt, dass der Puffer erfolgreich gesendet wurde, während kein Aufruf von buffer_status_query() der Anwendung erforderlich ist.
  • Wenn bei mindestens einer Ausführungsform eine Anwendung buffer_release() aufruft, erfolgt eine Übertragung des Puffereigentums (oder wem ein Puffer zugewiesen ist) von der Anwendung zu dem Transportabstraktions-Implementierer. Bei mindestens einer Ausführungsform wird ein von einer Anwendung an den Transportabstraktions-Implementierer übertragener Puffer von diesem nicht sofort freigegeben; der Transportabstraktions-Implementierer gibt den Puffer frei, wenn der Transportabstraktions-Implementierer vor dem Aufruf von buffer_release() durch die Anwendung eine durch buffer_send() ausgelöste Operation, wie z. B. das Senden des Puffers, abgeschlossen hat; wenn jedoch eine Pufferübertragung noch im Gange ist, gibt der Transportabstraktions-Implementierer den Puffer nicht sofort frei und gibt den Puffer erst nach Abschluss der Übertragung frei. Bei mindestens einer Ausführungsform ist ein separater buffer_release()-Aufruf, der von einer Anwendung getrennt bzw. abstrahiert ist, intern bezüglich des Transportabstraktions-Implementierers oder kommt von diesem, wobei zum Beispiel der Referenzzähler entsprechend angepasst wird, so dass der Referenzzähler nur dann 0 erreicht, wenn beide also auch der Transportabstraktions-Implementierer separat buffer_release() aufgerufen haben.
  • Bei mindestens einer Ausführungsform führen eine oder mehrere Schaltungen eines Prozessors eine API (z. B. buffer_release()) aus, um Speicher abzuwählen bzw. freizugeben, der für die Übertragung von Informationen zwischen einer Vielzahl von 5G-NR-Rechenressourcen ausgewählt wurde. Bei mindestens einer Ausführungsform ruft eine Anwendung buffer_release() auf, um den Transportabstraktions-Implementierer 230 zu veranlassen, den Referenzzähler zu dekrementieren, wenn z. B. der Transportabstraktions-Implementierer 230 als Reaktion auf buffer_release() den Referenzzähler auf Null dekrementiert (z. B. ref_count = 0), dann gibt der Transportabstraktions-Implementierer 230 den zugewiesenen Puffer frei.
  • Bei mindestens einer Ausführungsform führen eine oder mehrere Schaltungen eines Prozessors eine API (z. B. buffer_recv()) aus, um Daten aus einem Speicher zu erhalten, der für die Übertragung von Informationen zwischen einer Vielzahl von 5G-NR-Rechenressourcen ausgewählt wurde. Bei mindestens einer Ausführungsform ruft eine Anwendung buffer_recv() auf, um den Transportabstraktions-Implementierer 230 zu veranlassen, einen Puffer zuzuweisen und den Puffer mit von der Anwendung angeforderten Daten zu füllen, wobei die Daten an die Anwendung zu übertragen sind. Bei mindestens einer Ausführungsform wird, wenn der Transportabstraktions-Implementierer 230 als Reaktion auf buffer_recv() den Puffer zuweist, der Referenzzähler auf einen Wert von eins gesetzt und wird nicht mit buffer_recv() dekrementiert. Bei mindestens einer Ausführungsform ruft die Anwendung buffer_release() nach dem Aufruf von buffer_recv() auf, um den zugewiesenen Puffer in einen Pufferpool freizugeben.
  • Bei mindestens einer Ausführungsform weisen die Anwendungsprozesse 220 Verfahren von in der L2+ 210 implementierten Anwendungen auf. Bei mindestens einer Ausführungsform weisen die Anwendungsprozesse 220 Verfahren auf, die sich auf Anwendungen beziehen, die aufgrund disaggregierter Rechenressourcen die RAN-Architektur nutzen, z. B. Anwendungen, die in einem Fahrzeug implementiert sind, die zur Bereitstellung einer Fahrassistenz (z. B. Schildererkennung, Hinderniserkennung, Navigation) verwendet werden und drahtlosen Zugriff auf Hardwarebeschleuniger und/oder Datenbanken benötigen. Bei mindestens einer Ausführungsform weisen die Beschleunigungsprozesse 222 Verfahren auf, die von hardware- und/oder softwarebasierten Beschleunigern durchgeführt werden. Bei mindestens einer Ausführungsform weisen die Beschleunigungsprozesse 222 Verfahren auf, die von Hardwarebeschleunigern wie GPUs, FPGAs und ASICs durchgeführt werden.
  • Bei mindestens einer Ausführungsform ist der Transportabstraktions-Implementierer 230 zumindest teilweise auf einer 5G-NR-Rechenressource installiert. Bei mindestens einer Ausführungsform ist der Transportabstraktions-Implementierer 230 zumindest teilweise auf einem Hardwarebeschleuniger installiert. Bei mindestens einer Ausführungsform befindet sich der Transportabstraktions-Implementierer 230 in der L1 des 5G-NR-Netz(werk)protokollstacks. Bei mindestens einer Ausführungsform weist der Transportabstraktions-Implementator 230 Bibliotheken, Treiber, Zuordnungen zwischen Transportprotokollen oder eine Kombination davon auf. Bei mindestens einer Ausführungsform ist der Transportabstraktions-Implementierer zumindest teilweise auf einer Host-CPU in einem 5G-NR-Netz(werk) installiert. Bei mindestens einer Ausführungsform weist der Transportabstraktions-Implementierer 230 eine beliebige Kombination von Hardware und/oder Software auf, die erforderlich ist, damit eine oder mehrere 5G-NR-Rechenressourcen, die einem ersten Transportprofil zugeordnet sind, Daten an und/oder von eine(r) oder mehrere(n) andere(n) 5G-NR-Rechenressourcen, die einem zweiten Transportprofil zugeordnet sind, übertragen können. Bei mindestens einer Ausführungsform ist der Transportabstraktions-Implementierer 230 eine Anwendung.
  • Bei mindestens einer Ausführungsform weist der Transportabstraktions-Implementierer 230 (auch als Implementierer von Transportabstraktions-APIs bezeichnet) die Gemeinschaftsspeicher-Protokollinformationen 232, die DPDK-Bibliothek 234 und die UDP-Socket-Protokollinformationen 236 auf. Bei mindestens einer Ausführungsform schließen die Protokollinformationen Bibliotheken, Treiber, Protokolle, Anwendungen oder eine Kombination davon ein. Bei mindestens einer Ausführungsform schließen die Gemeinschaftsspeicher-Bibliothek oder Gemeinschaftsspeicher-Protokollinformationen 232 Treiber, Funktionen, Operationen, Protokolle, Routinen, Programme, Codes oder eine Kombination davon ein, die zumindest teilweise zur Ausführung eines Datentransports mit einem Gemeinschaftsspeicher (shared memory) verwendet werden. Bei mindestens einer Ausführungsform befindet sich der Gemeinschaftsspeicher auf einem Hardware-Beschleuniger, wie z. B. einer GPU. Bei mindestens einer Ausführungsform schließt die DPDK-Bibliothek 234 Treiber, Funktionen, Operationen, Protokolle, Routinen, Programme, Code oder eine Kombination davon ein, die zumindest teilweise zur Ausführung einer auf einem DPDK basierenden Transportimplementierung verwendet werden. Bei mindestens einer Ausführungsform schließen die UDP-Socket-Protokollinformationen 236 Treiber, Funktionen, Operationen, Protokolle, Routinen, Programme, Code oder eine Kombination davon ein, die zumindest teilweise zur Ausführung einer Transportimplementierung auf der Grundlage von Socket-Aufrufen verwendet werden. Bei mindestens einer Ausführungsform wird beim Aufruf der Transportabstraktions-API 219 durch eine Anwendung die API an den Transportabstraktions-Implementierer 230 gesendet. Bei mindestens einer Ausführungsform weist der Transportabstraktions-Implementierer 230 eine Abbildung oder einen Satz von Assoziationen zwischen einer oder mehreren Transportabstraktions-APIs 219 und einer oder mehreren Operationen auf, die sich auf die Gemeinschaftsspeicher-Protokollinformationen 232, die DPDK-Bibliothek 234, die UDP-Socket-Protokollinformationen 236 oder eine Kombination davon beziehen. Bei mindestens einer Ausführungsform veranlasst der Transportabstraktions-Implementierer 230 einen Hardware- und/oder Softwarebeschleuniger, eine mit einem Transportprofil verknüpfte Operation abhängig davon durchzuführen, dass die Transportabstraktions-API 219 zumindest teilweise von einer Anwendung aufgerufen wird, die eine andere Transportimplementierung verwendet. Ein oder mehrere Aspekte einer oder mehrerer Ausführungsformen, die in Verbindung mit 2 beschrieben sind, können mit einem oder mehreren Aspekten einer oder mehrerer Ausführungsformen kombiniert werden, die in Verbindung mit 1 und 3-15 beschrieben sind.
  • 3 zeigt ein schematisches Blockdiagramm für einen Ablauf 300 zur Übertragung von Daten mit einer Transportabstraktion gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform wird von oben nach unten in dem Ablauf 300 ein zeitlicher Verlauf dargestellt. Der Ablauf 300 und seine Blöcke, die eine oder mehrere Operationen darstellen, sind nicht maßstabsgetreu dargestellt. Bei mindestens einer Ausführungsform veranschaulicht der Ablauf 300 zumindest teilweise die Übertragung von Daten unter Verwendung von Non-Zero-Copy-Verfahren. Bei mindestens einer Ausführungsform weisen die Non-Zero-Copy-Verfahren auf, dass die Anwendung 320 Daten in einen neu zugewiesenen Puffer kopiert (z. B. unter Verwendung einer Memcopy-Funktion), anstatt einen zuvor zugewiesenen und von der Anwendung verwendeten Puffer zu verwenden. Bei mindestens einer Ausführungsform benutzt der Ablauf 300 die Verfahren, die hier und zumindest in Verbindung mit den 4-14 beschrieben sind. Bei mindestens einer Ausführungsform schließt der Ablauf 300 die Anwendung 320, den Transportabstraktions-API-Implementierer 330, die buffer_allocate()-API 350 und die buffer_send()-API 352 ein. Bei mindestens einer Ausführungsform beginnt der Ablauf 300 mit dem Aufruf der buffer_allocate()-API 350 durch die Anwendung. Bei mindestens einer Ausführungsform weist der Transportabstraktions-API-Implementierer 330 als Reaktion auf den Aufruf der buffer_allocate()-API 350 durch die Anwendung 320 einen Puffer zu, gibt den Puffer zurück (z. B. eine Pufferidentifikation (buffer id)) und initialisiert den Referenzzähler 360, wie es hier und zumindest in Verbindung mit 2 beschrieben ist. Wenn bei mindestens einer Ausführungsform die Anwendung 320 den Puffer von dem Transportabstraktions-API-Implementierer erhält, kopiert die Anwendung 320 Daten in den Puffer 342. Bei mindestens einer Ausführungsform ruft die Anwendung die buffer_send()-API 352 auf, um die in den zugewiesenen Puffer kopierten Daten zu senden. Bei mindestens einer Ausführungsform sendet der Transportabstraktions-API-Implementierer 330 als Reaktion auf den Aufruf der buffer_send()-API 352 durch die Anwendung 320 Daten über einen Transport bzw. ein Transportmittel, dekrementiert den Referenzzähler um eins und gibt den zugewiesenen Puffer zurück in einen Pufferpool 362. Bei mindestens einer Ausführungsform leitet die Anwendung 320 eine erneute Übertragung mit dem Transportabstraktions-API-Implementierer 330 ein 344, indem sie die buffer_allocate()-API 350 aufruft, was dazu führt, dass ein Puffer aus dem zuvor erstellten Pool zugewiesen wird, der zugewiesene Puffer an die Anwendung zurückgegeben und der Referenzzähler um eins erhöht wird 364. Bei mindestens einer Ausführungsform kopiert die Anwendung 320 als Reaktion auf den Empfang des Puffers Daten in den Puffer 346 und ruft die buffer_send()-API 352 auf, die den Transportabstraktions-API-Implementierer veranlasst, Daten über einen Transport bzw. ein Transportmittel zu senden, den Referenzzähler um eins zu dekrementieren und den zugewiesenen Puffer zurück in den Pufferpool freizugeben 366. Bei mindestens einer Ausführungsform weist der Ablauf 300 einen oder mehrere Blöcke zwischen den in 3 dargestellten Blöcken auf. Ein oder mehrere Aspekte einer oder mehrerer Ausführungsformen, die in Verbindung mit 3 beschrieben sind, können mit einem oder mehreren Aspekten einer oder mehrerer Ausführungsformen kombiniert werden, die in Verbindung mit den 1-2 und 4-15 beschrieben sind.
  • 4 zeigt ein schematisches Blockdiagramm für einen Ablauf 400 zur Übertragung von Daten mit einer Transportabstraktion gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform wird von oben nach unten in dem Ablauf 400 ein zeitlicher Verlauf dargestellt. Der Ablauf 400 und seine Blöcke sind nicht maßstabsgetreu dargestellt. Bei mindestens einer Ausführungsform veranschaulicht der Ablauf 400 zumindest teilweise die Übertragung von Daten unter Verwendung von Zero-Copy-Verfahren. Bei mindestens einer Ausführungsform weisen die Zero-Copy-Verfahren eine Anwendung 420 auf, die einen Puffer beibehält, anstatt während der erneuten Übertragung Memcopy zu verwenden. Bei mindestens einer Ausführungsform nutzt der Ablauf 400 die Verfahren, die hier und zumindest in Verbindung mit den 3 und 5-14 beschrieben sind. Bei mindestens einer Ausführungsform schließt der Ablauf 400 eine Anwendung 420, den Transportabstraktions-API-Implementierer 430, die buffer_allocate()-API 450, die buffer_send()- API 452, die buffer_clone()-API 454 und die buffer_release-API 458 ein. Bei mindestens einer Ausführungsform weist der Transportabstraktions-API-Implementierer 430 als Reaktion auf den Aufruf der buffer_allocate()-API 450 durch die Anwendung 420 einen Puffer zu, gibt den Puffer zurück und initialisiert den Referenzzähler 460, wie es hier und zumindest in Verbindung mit 2 beschrieben ist. Bei mindestens einer Ausführungsform weist der Ablauf 400 die buffer_clone()-API 454 auf, die einen von der buffer_allocate()-API 450 zugewiesenen Puffer beibehält, wie es hier zumindest in Verbindung mit 2 beschrieben ist. Bei mindestens einer Ausführungsform ist die Anwendung 420 von einem Benutzer oder einer separaten Anwendung so konfiguriert, dass sie Zero-Copy-Verfahren implementiert, und daher ruft die Anwendung 420 die buffer_clone()-API 454 auf. Bei mindestens einer Ausführungsform macht die buffer_clone()-API die erneute Zuweisung eines Puffers für die erneute Übertragung durch die Anwendung überflüssig. Bei mindestens einer Ausführungsform inkrementiert die buffer_clone()-API 454 den Referenzzähler 462, um zu verhindern, dass der Puffer freigegeben wird, nachdem die Anwendung 420 die buffer_send()-API 452 aufgerufen hat. Bei mindestens einer Ausführungsform inkrementiert buffer_clone() den Referenzzähler auf 2, damit der zugewiesene Puffer nicht freigegeben wird, nachdem die buffer_send()-API 452 den Referenzzähler auf 1 dekrementiert hat. Bei mindestens einer Ausführungsform belegt die Anwendung 420 den von der buffer_clone()-API 454 duplizierten Puffer mit Daten 442. Bei mindestens einer Ausführungsform ruft die Anwendung 420 im Anschluss an die Datenbelegung 442 die buffer_send-API 452 auf, die den Transportabstraktions-API-Implementierer 430 veranlasst, die Daten über einen Transport bzw. ein Transportmittel zu senden und den Referenzzähler um eins zu dekrementieren 464. Bei mindestens einer Ausführungsform leitet die Anwendung 420, nachdem der Transportabstraktions-API-Implementierer 430 die Daten über den Transport bzw. die Transportmittel gesendet hat, eine erneute Übertragung ein 444, indem sie die buffer_clone()-API 454 aufruft. Bei mindestens einer Ausführungsform veranlasst die buffer_send()-API 452 den Transportabstraktions-API-Implementierer 430, Daten aus dem zuvor von der buffer_clone()-API 454 duplizierten Puffer zu senden 468. Bei mindestens einer Ausführungsform ruft die Anwendung 420 die buffer_release()-API 458 auf, um den Puffer zu deallokieren oder freizugeben 446. Bei mindestens einer Ausführungsform dekrementiert die buffer_release()-API 458 den Referenzzähler um 1, wodurch der Referenzzähler einen Wert von Null erhält und der Transportabstraktions-API-Implementierer 430 veranlasst wird, den Puffer an den Pufferpool zurückzugeben 470. Bei mindestens einer Ausführungsform weist der Ablauf 400 einen oder mehrere Blöcke zwischen den in 4 dargestellten Blöcken auf. Ein oder mehrere Aspekte einer oder mehrerer Ausführungsformen, die in Verbindung mit 4 beschrieben sind, können mit einem oder mehreren Aspekten einer oder mehrerer Ausführungsformen kombiniert werden, die in Verbindung mit den 1-3 und 5-15 beschrieben sind.
  • 5 zeigt ein schematisches Blockdiagramm für einen Ablauf 500 zur Übertragung von Daten mit einer Transportabstraktion gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform wird von oben nach unten in dem Ablauf 500 ein zeitlicher Verlauf dargestellt. Der Ablauf 500 und seine Blöcke sind nicht maßstabsgetreu dargestellt. Bei mindestens einer Ausführungsform veranschaulicht der Ablauf 500 zumindest teilweise die Übertragung von Daten unter Verwendung von Zero-Copy-Verfahren ohne automatische Pufferfreigabe. Bei mindestens einer Ausführungsform weisen die Zero-Copy-Verfahren eine Anwendung 520 auf, die während einer erneuten Übertragung einen Puffer beibehält, anstatt memcopy zu verwenden. Bei mindestens einer Ausführungsform gibt der Ablauf 500 den Puffer nur dann frei, wenn die Anwendung 520 die buffer_release()-API 558 aufruft. Bei mindestens einer Ausführungsform benutzt der Ablauf 500 die Verfahren, die hier und zumindest in Verbindung mit den 3-4 und 6-14 beschrieben sind. Bei mindestens einer Ausführungsform schließt der Ablauf 500 die Anwendung 520, den Transportabstraktions-API-Implementierer 530, die buffer_allocate()-API 550, die buffer_send()-API 552 und die buffer_release()-API 558 ein. Bei mindestens einer Ausführungsform weist der Transportabstraktions-API-Implementierer 530 als Reaktion auf den Aufruf der buffer_allocate()-API 550 durch die Anwendung 520 einen Puffer zu, gibt den Puffer zurück und initialisiert den Referenzzähler 560, wie es hier und zumindest in Verbindung mit 2 beschrieben ist. Wenn bei mindestens einer Ausführungsform die Anwendung 520 den Puffer von dem Transportabstraktions-API-Implementierer erhält, kopiert die Anwendung 520 Daten in den Puffer 542. Bei mindestens einer Ausführungsform ruft die Anwendung die buffer_send()-API 552 auf, um die in den zugewiesenen Puffer kopierten Daten zu senden. Bei mindestens einer Ausführungsform sendet der Transportabstraktions-API-Implementierer 530 als Reaktion auf den Aufruf der buffer_send()-API 552 durch die Anwendung 520 die Daten über einen Transport bzw. ein Transportmittel, ohne den Referenzzähler zu dekrementieren 562, und gibt dadurch den zugewiesenen Puffer nicht an den Pufferpool zurück. Bei mindestens einer Ausführungsform leitet die Anwendung 520 eine erneute Übertragung mit dem Transportabstraktions-API-Implementierer 530 ein 544, indem ein weiteres Mal die buffer_send()-API 552 aufgerufen wird, ohne dass der Referenzzähler dekrementiert wird. Bei mindestens einer Ausführungsform fordert die Anwendung 520, nachdem die buffer_send()-API 552 den Transportabstraktions-API-Implementierer 530 veranlasst hat, die Daten über einen Transport bzw. ein Transportmittel zu senden 564, die Freigabe des Puffers 546 durch den Aufruf der buffer_release()-API 558 an. Bei mindestens einer Ausführungsform dekrementiert die buffer_release()-API 558 den Referenzzähler um 1, wodurch der Referenzzähler einen Wert von Null erhält und der Transportabstraktions-API-Implementierer 530 veranlasst wird, den Puffer an den Pufferpool zurückzugeben 566. Bei mindestens einer Ausführungsform weist der Ablauf 500 einen oder mehrere Blöcke zwischen den in 5 dargestellten Blöcken auf. Ein oder mehrere Aspekte einer oder mehrerer Ausführungsformen, die in Verbindung mit 5 beschrieben sind, können mit einem oder mehreren Aspekten einer oder mehrerer Ausführungsformen kombiniert werden, die in Verbindung mit den 1-4 und 6-15 beschrieben sind.
  • 6 zeigt ein schematisches Blockdiagramm für einen Ablauf 600 zum Empfang von Daten mit einer Transportabstraktion gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform veranschaulicht der Ablauf 600 zumindest teilweise die Übertragung von Daten unter Verwendung von Non-Zero-Copy-Verfahren. Bei mindestens einer Ausführungsform wird von oben nach unten in dem Ablauf 600 ein zeitlicher Verlauf dargestellt. Der Ablauf 600 und seine Blöcke, die eine oder mehrere Operationen darstellen, sind nicht maßstabsgetreu abgebildet. Bei mindestens einer Ausführungsform weist der Ablauf 600 eine Anwendung 620 auf, die über eine eigene Kopie eines Puffers für ein Wiederzusammensetzen verfügt. Bei mindestens einer Ausführungsform bezieht sich das Wiederzusammensetzen auf ein Wiederzusammensetzen fragmentierter IP-Pakete, beispielsweise wenn die Paketgröße eine maximale Übertragungseinheit (MTU) von Ethernet überschreitet. Bei mindestens einer Ausführungsform bezieht sich das Wiederzusammensetzen im Kontext eines Gemeinschaftsspeichers auf Verteilungs- und Vereinigungsoperationen, z. B. Operationen, die verwendet werden, wenn Transportblöcke (TBs) in nicht zusammenhängenden Puffern im Speicher gespeichert werden. Bei mindestens einer Ausführungsform weisen die Non-Zero-Copy-Verfahren die Anwendung 620 auf, die Daten in den Puffer kopiert (z. B. unter Verwendung der memcopy-Funktion), der der Anwendung 620 zugewiesen ist. Bei mindestens einer Ausführungsform nutzt der Ablauf 600 die Verfahren, wie sie hier und zumindest in Verbindung mit den 3-5 und 7-14 beschrieben sind. Bei mindestens einer Ausführungsform weist der Ablauf 600 die Anwendung 620, den Transportabstraktions-API-Implementierer 630, die buffer_allocate()-API 650, die buffer_recv()-API 656 und die buffer_release-API 658 auf. Bei mindestens einer Ausführungsform weist der Transportabstraktions-API-Implementierer 630 als Reaktion auf den Aufruf der buffer_allocate()-API 650 durch die Anwendung 620 einen Puffer zu, gibt den Puffer zurück und initialisiert den Referenzzähler 660, wie es hier und zumindest in Verbindung mit 2 beschrieben ist. Bei mindestens einer Ausführungsform ruft die Anwendung 620, nachdem sie die buffer_allocate()-API 650 aufgerufen hat, die buffer_recv()-API 656 auf, was den Transportabstraktions-API-Implementierer 630 veranlasst, Daten in den zugewiesenen Puffer aufzunehmen und den Referenzzähler 660 nicht zu erhöhen oder zu verringern 662. Bei mindestens einer Ausführungsform führt die Anwendung 620 eine memcopy-Funktion bezüglich eines eigenen Puffers der Anwendung aus 640. Bei mindestens einer Ausführungsform leitet die Anwendung 620, nachdem sie die memcopy-Operation durchgeführt hat 640, eine Freigabe des zugewiesenen Puffers 641 ein 642, indem sie die buffer_release()-API 658 aufruft, was den Transportabstraktions-API-Implementierer 630 veranlasst, den Referenzzähler um eins zu dekrementieren, so dass der Referenzzähler einen Wert von null erhält, was den zugewiesenen Puffer an den Pufferpool zurückgibt 664. Bei mindestens einer Ausführungsform weist der Ablauf 600 einen oder mehrere Blöcke zwischen den in 6 dargestellten Blöcken auf. Ein oder mehrere Aspekte einer oder mehrerer Ausführungsformen, die in Verbindung mit 6 beschrieben sind, können mit einem oder mehreren Aspekten einer oder mehrerer Ausführungsformen kombiniert werden, die in Verbindung mit den 1-5 und 7-15 beschrieben sind.
  • 7 zeigt ein schematisches Blockdiagramm für einen Ablauf 700 zum Empfangen von Daten mit einer Transportabstraktion gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform veranschaulicht der Ablauf 700 zumindest teilweise die Übertragung von Daten unter Verwendung von Zero-Copy-Verfahren. Bei mindestens einer Ausführungsform wird von oben nach unten in dem Ablauf 700 ein zeitlicher Verlauf dargestellt. Der Ablauf 700 und seine Blöcke, die einen oder mehrere Vorgänge darstellen, sind nicht maßstabsgetreu dargestellt. Bei mindestens einer Ausführungsform weist der Ablauf 700 eine Anwendung 720 auf, die einen Puffer für die Wiederzusammensetzung beibehält. Bei mindestens einer Ausführungsform nutzt der Ablauf 700 die Verfahren, wie sie hier und zumindest in Verbindung mit den 3-6 und 8-14 beschrieben sind. Bei mindestens einer Ausführungsform weist der Ablauf 700 die Anwendung 720, den Transportabstraktions-API-Implementierer 730, die buffer_allocate()-API 750, die buffer_recv()-API 757 und die buffer_release-API 758 auf. Bei mindestens einer Ausführungsform weist der Transportabstraktions-API-Implementierer 730 als Reaktion auf den Aufruf der buffer_allocate()-API 750 durch die Anwendung 720 einen Puffer zu, gibt den Puffer zurück und initialisiert den Referenzzähler 760, wie es hier und zumindest in Verbindung mit 2 beschrieben ist. Bei mindestens einer Ausführungsform ruft die Anwendung 720, nachdem sie die buffer_allocate()-API 750 aufgerufen hat, die buffer_recv()-API 756 auf, was den Transportabstraktions-API-Implementierer 730 veranlasst, Daten in den zugewiesenen Puffer aufzunehmen und den Referenzzähler nicht zu erhöhen oder zu verringern 762. Bei mindestens einer Ausführungsform ruft die Anwendung 720 die buffer_allocate()-API 750 auf, so dass die Anwendung 720 beispielsweise eine Pufferzuweisung erhält. Bei mindestens einer Ausführungsform gibt der Transportabstraktions-API-Implementierer 730 den Puffer als Antwort auf den Funktionsaufruf der buffer_allocate()-API 750 zurück, und der Puffer wird von der Anwendung 720 in dem nachfolgenden Aufruf der buffer_recv()-API 756 übergeben. Bei mindestens einer Ausführungsform platziert der Transportabstraktions-API-Implementierer 730 die empfangenen Daten in dem Puffer 762, der von der Anwendung 720 in der nachfolgenden buffer_recv()-API 756 übergeben wird. Bei mindestens einer Ausführungsform leitet die Anwendung 720 die Freigabe des zugewiesenen Puffers 741 ein 740, indem sie die buffer_release()-API 758 aufruft, was den Transportabstraktions-API-Implementierer 730 veranlasst, den Referenzzähler um eins zu dekrementieren, so dass der Referenzzähler einen Wert von null erhält, wodurch der zugewiesene Puffer an den Pufferpool zurückgegeben wird 764. Bei mindestens einer Ausführungsform weist der Ablauf 700 einen oder mehrere Blöcke zwischen den in 7 dargestellten Blöcken auf. Ein oder mehrere Aspekte einer oder mehrerer Ausführungsformen, die in Verbindung mit 7 beschrieben sind, können mit einem oder mehreren Aspekten einer oder mehrerer Ausführungsformen kombiniert werden, die in Verbindung mit den 1-6 und 8-15 beschrieben sind.
  • 8 zeigt ein schematisches Blockdiagramm für einen Ablauf 800 zum Empfangen von Daten mit einer Transportabstraktion gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform veranschaulicht der Ablauf 800 zumindest teilweise die Übertragung von Daten unter Verwendung von Non-Zero-Copy-Verfahren. Bei mindestens einer Ausführungsform wird von oben nach unten in dem Ablauf 800 ein zeitlicher Verlauf dargestellt. Der Ablauf 800 und seine Blöcke, die einen oder mehrere Vorgänge darstellen, sind nicht maßstabsgetreu dargestellt. Bei mindestens einer Ausführungsform weist der Ablauf 800 eine Anwendung 820 auf, die über eine eigene Kopie eines Puffers für die Wiederzusammensetzung verfügt. Bei mindestens einer Ausführungsform weisen die Non-Zero-Copy-Verfahren die Anwendung 820 auf, die Daten in einen Puffer kopiert (z. B. unter Verwendung der memcopy-Funktion), der der Anwendung 820 zugewiesen wird. Bei mindestens einer Ausführungsform nutzt der Ablauf 800 die Verfahren, die hier und zumindest in Verbindung mit den 3-7 und 9-14 beschrieben sind. Bei mindestens einer Ausführungsform weist der Ablauf 800 die Anwendung 820, den Transportabstraktions-API-Implementierer 830, die buffer_recv()-API 856 und die buffer_release-API 858 auf. Bei mindestens einer Ausführungsform ruft die Anwendung die buffer_recv()-API 856 auf, was den Transportabstraktions-API-Implementierer 830 veranlasst, Daten in den zugewiesenen Puffer aufzunehmen und den Referenzzähler zu erhöhen 860. Bei mindestens einer Ausführungsform führt die Anwendung 820 die memcopy-Funktion in den eigenen Puffer der Anwendung aus 840. Bei mindestens einer Ausführungsform leitet die Anwendung 820, nachdem sie die memcopy-Operation durchgeführt hat 840, eine Freigabe des zugewiesenen Puffers 841 ein 842, indem sie die buffer_release()-API 858 aufruft, die den Transportabstraktions-API-Implementierer 830 veranlasst, den Referenzzähler um eins zu dekrementieren, so dass der Referenzzähler einen Wert von Null erhält, wodurch der zugewiesene Puffer an den Pufferpool 862 zurückgegeben wird. Bei mindestens einer Ausführungsform weist der Ablauf 800 einen oder mehrere Blöcke zwischen den in 8 dargestellten Blöcken auf. Ein oder mehrere Aspekte einer oder mehrerer Ausführungsformen, die in Verbindung mit 8 beschrieben sind, können mit einem oder mehreren Aspekten einer oder mehrerer Ausführungsformen kombiniert werden, die in Verbindung mit den 1-7 und 9-15 beschrieben sind.
  • 9 zeigt ein schematisches Blockdiagramm für einen Ablauf 900 zum Empfangen von Daten mit einer Transportabstraktion gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform veranschaulicht der Ablauf 900 zumindest teilweise die Übertragung von Daten unter Verwendung von Zero-Copy-Verfahren. Bei mindestens einer Ausführungsform wird von oben nach unten in dem Ablauf 900 ein zeitlicher Verlauf dargestellt. Der Ablauf 900 und seine Blöcke, die einen oder mehrere Vorgänge darstellen, sind nicht maßstabsgetreu abgebildet. Bei mindestens einer Ausführungsform weist der Ablauf 900 eine Anwendung 920 auf, die einen Puffer für die Wiederzusammensetzung beibehält. Bei mindestens einer Ausführungsform nutzt der Ablauf 900 die Verfahren, wie sie hier und zumindest in Verbindung mit den 3-8 und 10-14 beschrieben sind. Bei mindestens einer Ausführungsform weist der Ablauf 900 die Anwendung 920, den Transportabstraktions-API-Implementierer 930, die buffer_recv()-API 956 und die buffer_release()-API 958 auf. Bei mindestens einer Ausführungsform ruft die Anwendung die buffer_recv()-API 956 auf, was den Transportabstraktions-API-Implementierer 930 veranlasst, Daten in den zugewiesenen Puffer aufzunehmen und den Referenzzähler 960 zu erhöhen. Bei mindestens einer Ausführungsform leitet die Anwendung 920 eine Freigabe 940 des zugewiesenen Puffers 941 ein, indem sie die buffer_release()-API 958 aufruft, was den Transportabstraktions-API-Implementierer 930 veranlasst, den Referenzzähler um eins zu dekrementieren, so dass der Referenzzähler einen Wert von null erhält, wodurch der zugewiesene Puffer an den Pufferpool 962 zurückgegeben wird. Bei mindestens einer Ausführungsform weist der Ablauf 900 einen oder mehrere Blöcke zwischen den in 9 dargestellten Blöcken auf. Ein oder mehrere Aspekte einer oder mehrerer Ausführungsformen, die in Verbindung mit 9 beschrieben sind, können mit einem oder mehreren Aspekten einer oder mehrerer Ausführungsformen kombiniert werden, die in Verbindung mit den 1-8 und 10-15 beschrieben sind.
  • 10 zeigt ein schematisches Blockdiagramm 1000, das eine Abbildung von Transportabstraktions-APIs auf ein Transportprofil gemäß mindestens einer Ausführungsform darstellt. Bei mindestens einer Ausführungsform weist der Ablauf 1000 eine Anwendung 1020, den Transportabstraktions-API-Implementierer 1030 und die Transportkonfiguration PCIe mit DPDK 1070 auf. Bei mindestens einer Ausführungsform weist das Blockdiagramm 1000 die buffer_allocate()-API 1050, die buffer_send()-API 1052, die buffer_recv()-API 1056 und die buffer_release()-API 1058 auf. Bei mindestens einer Ausführungsform weist das Blockdiagramm 1000 die PCIe-Operationen mbuff alloc 1072, enqueue und tx_burst 1074, mbuff free 1076 sowie dequeue und rx_burst 1078 auf. Bei mindestens einer Ausführungsform, z. B. wenn die Anwendung 1020 die Transportabstraktions-API aufruft, bildet der Transportabstraktions-API-Implementierer 1030 die buffer_allocate()-API 1050 auf mbuff alloc 1072, die buffer_send()-API 1052 auf enqueue und tx_burst 1074 und die buffer_release()-API 1058 auf mbuff free 1076 ab. Bei mindestens einer Ausführungsform wird während eines Empfangens, z. B. wenn ein Puffer von der Anwendung 1020 empfangen wird, die buffer_allocate()-API 1050 auf mbuff alloc 1072 abgebildet, die buffer_recv()-API 1056 auf dequeue und rx_burst 1078 abgebildet, und die buffer_release()-API 1058 auf mbuff free 1076 abgebildet.
  • Bei mindestens einer Ausführungsform ruft, wie es im Ablauf 1000 dargestellt ist, die Anwendung 1020 die Transportabstraktions-APIs buffer_allocate(), buffer_send(), buffer_release() und buffer_recv() während Sende- und Empfangsvorgängen auf. Bei mindestens einer Ausführungsform befindet sich die Anwendung 1020 in der L2+ und ruft die Transportabstraktions-APIs ohne Informationen oder Kenntnisse über ein mit der L1 verbundenes Transportprofil auf. Bei mindestens einer Ausführungsform ruft, wenn die Anwendung 1020 eine Transportabstraktions-API aufruft, der Transportabstraktions-API-Implementierer 1030 eine entsprechende Funktion aus einer Bibliothek auf, die mit dem genannten Transportprofil verbunden ist, z. B. wenn die Anwendung die buffer_alloc()-API 1050 aufruft, ruft der Transportabstraktions-API-Implementierer 1030 die Funktion mbuff alloc aus der DPDK-Bibliothek auf, die mit der buffer_alloc()-API 1050 korrespondiert. Ein oder mehrere Aspekte einer oder mehrerer Ausführungsformen, die in Verbindung mit 10 beschrieben sind, können mit einem oder mehreren Aspekten einer oder mehrerer Ausführungsformen kombiniert werden, die in Verbindung mit den 1-9 und 11-15 beschrieben sind.
  • 11 zeigt ein schematisches Blockdiagramm 1100, das eine Abbildung von Transportabstraktions-APIs auf ein Transportprofil gemäß mindestens einer Ausführungsform darstellt. Bei mindestens einer Ausführungsform weist der Ablauf 1100 eine Anwendung 1120, den Transportabstraktions-API-Implementierer 1130 und die Transportkonfiguration unter Verwendung eines Gemeinschaftsspeichers 1170 auf. Bei mindestens einer Ausführungsform weist das Blockdiagramm 1100 die buffer_allocate()-API 1150, die buffer_send()-API 1152, die buffer_recv()-API 1156 und die buffer_release()-API 1158 auf. Bei mindestens einer Ausführungsform weist das Blockdiagramm 1100 Operationen für einen Gemeinschaftsspeicher auf: Allokieren von Speicher aus einem Pool 1172, Einreihen des Puffers 1174, Freigeben von Speicher in den Pool 1176 und Ausreihen des Puffers 1178. Bei mindestens einer Ausführungsform bildet der Transportabstraktions-API-Implementierer 1130 während der Übertragung, z. B. wenn ein Puffer von einer Anwendung 1120 gesendet wird, die buffer_allocate()-API 1050 auf ein Zuweisen von Speicher aus einem Pool 1172 ab, bildet die buffer_send()-API 1152 auf ein Einreihen des Puffers 1174 ab, und bildet die buffer_release()-API 1158 auf ein Freigeben vom Speicher in den Pool 1176 ab. Bei mindestens einer Ausführungsform wird während des Empfangens, z. B. wenn ein Puffer von einer Anwendung 1120 empfangen wird, die buffer_allocate()-API 1150 auf ein Zuweisen von Speicher aus einem Pool 1172 abgebildet, die buffer_recv()-API 1152 auf ein Ausreihen eines Puffers 1178 abgebildet, und die buffer_release()-API 1158 auf ein Freigeben von Speicher in den Pool abgebildet. Ein oder mehrere Aspekte einer oder mehrerer Ausführungsformen, die in Verbindung mit 11 beschrieben sind, können mit einem oder mehreren Aspekten einer oder mehrerer Ausführungsformen kombiniert werden, die in Verbindung mit den 1-10 und 12-15 beschrieben sind.
  • 12 zeigt ein schematisches Blockdiagramm 1100, das ein Abbilden von Transportabstraktions-APIs auf ein Transportprofil gemäß mindestens einer Ausführungsform darstellt. Bei mindestens einer Ausführungsform weist der Ablauf 1200 eine Anwendung 1220, den Transportabstraktions-API-Implementierer 1230 und eine Transportkonfiguration unter Verwendung eines Gemeinschaftsspeichers 1270 auf. Bei mindestens einer Ausführungsform weist das Blockdiagramm 1200 die buffer_allocate()-API 1250, die buffer_send()-API 1252, die buffer_recv()-API 1256 und die buffer_release()-API 1258 auf. Bei mindestens einer Ausführungsform weist das Blockdiagramm 1200 Operationen für einen Gemeinschaftsspeicher bzw. gemeinsam genutzten Speicher auf, die Speicher aus einem Pool zuweisen 1272, Puffer einreihen 1274, Speicher an einen Pool freigeben 1276 und einen Puffer ausreihen 1278. Bei mindestens einer Ausführungsform wird während eines Sendens, z. B. wenn ein Puffer von einer Anwendung 1220 gesendet wird, die buffer_allocate()-API 1050 auf ein Zuweisen von Speicher von einem Pool abgebildet, die buffer_send()-API 1252 auf ein Senden eines Sockets 1274 abgebildet, und die buffer_release()-API 1258 auf ein Freigeben von Speicher in den Pool 1276 abgebildet. Bei mindestens einer Ausführungsform während des Empfangens, z. B. wenn ein Puffer von einer Anwendung 1220 empfangen wird, wird die buffer_allocate()-API 1250 auf ein Zuweisen von Speicher aus einem Pool 1272 abgebildet, die buffer_recv()-API 1256 auf ein Empfangen eines Sockets 1278 abgebildet, und die buffer_release()-API 1258 auf ein Freigeben von Speicher in den Pool 1276 abgebildet. Ein oder mehrere Aspekte einer oder mehrerer Ausführungsformen, die in Verbindung mit 12 beschrieben sind, können mit einem oder mehreren Aspekten einer oder mehrerer Ausführungsformen kombiniert werden, die in Verbindung mit den 1-11 und 13-15 beschrieben sind.
  • 13 veranschaulicht ein Aufrufflussdiagramm 1300 für Aufrufe zwischen einem Netz(werk)-Orchestrator 1380, einem Hardware-Beschleuniger 1390 und einer Anwendung 1320 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform weist der Netz(werk)-Orchestrator 1380 eine beliebige Rechenkomponente, Einrichtung und/oder ein System auf, das den Informationsfluss innerhalb eines 5G-NR-Netz(werk)s verwaltet. Bei mindestens einer Ausführungsform wird der Netz(werk)-Orchestrator als Dienstverwaltungs- und Orchestrierungsplattform (Service Management and Orchestration (SMO)) bezeichnet. Bei mindestens einer Ausführungsform verwaltet der Netz(werk)-Orchestrator 1380 den Informationsfluss zwischen den Schichten eines 5G-NR-Netz(werk)protokollstacks. Bei mindestens einer Ausführungsform weist der Hardware-Beschleuniger 1390 eine beliebige Rechenkomponente, Einrichtung und/oder ein System auf, das Funktionen zur Verarbeitung und/oder Übertragung von Informationen innerhalb eines 5G-NR-Netz(werk)s ausführt. Bei mindestens einer Ausführungsform weist der Hardwarebeschleuniger 1390 einen oder mehrere Gerätetreiber 1392, eine oder mehrere Bibliotheken 1394, einen oder mehrere Hardwarebeschleunigungsmanager 1396 oder eine Kombination davon auf. Bei mindestens einer Ausführungsform beginnt das Diagramm 1300 mit der Abfrage der Fähigkeiten 1340 des Hardwarebeschleunigers durch den Netz(werk)-Orchestrator 1380, was einschließt, welche Transportprofile der Hardwarebeschleuniger unterstützt. Bei mindestens einer Ausführungsform gibt der Hardwarebeschleuniger 1390 dem Netz(werk)-Orchestrator 1380 Informationen zurück 1342, die mit seinen Fähigkeiten verbunden sind, einschließlich der unterstützten Transportprofile. Bei mindestens einer Ausführungsform konfiguriert der Netz(werk)-Orchestrator 1380 den Hardwarebeschleuniger 1344 mit transportspezifischen Konfigurationen für unterstützte Transportprofiltypen. Bei mindestens einer Ausführungsform sendet der Hardwarebeschleuniger 1390 eine Bestätigung 1346 an den Netz(werk)-Orchestrator 1380, dass der Hardwarebeschleuniger 1390 mit den transportspezifischen Konfigurationen für die unterstützten Transportprofiltypen konfiguriert worden ist. Bei mindestens einer Ausführungsform wählt, wenn der Hardwarebeschleuniger 1390 mehr als ein Transportprofil unterstützt, der Netz(werk)-Orchestrator 1380 aus, mit welchem Transportprofil der Hardwarebeschleuniger zu konfigurieren ist. Bei mindestens einer Ausführungsform können, wenn der Hardwarebeschleuniger 1390 die Instanziierung von mehr als einer virtuellen Hardware-Einrichtung (auch bekannt als virtuelle Einrichtung oder virtuelle Maschine) von einem physischen Hardwarebeschleuniger aus unterstützt, verschiedene virtuelle Einrichtungen mit verschiedenen Transportprofilen konfiguriert werden, falls dies unterstützt wird.
  • Bei mindestens einer Ausführungsform setzt der Netz(werk)-Orchestrator 1380 nach Erhalt der Bestätigung von Transportkonfigurationen eine Anwendung mit einem Hardwarebeschleuniger ein 1348, der mit einem Transportprofil (z. B. einer Datei mit Transportkonfigurationsparametern) konfiguriert ist, das mit der Anwendung 1320 kompatibel ist. Bei mindestens einer Ausführungsform ist die Anwendung 1320 unabhängig davon, welche Ressourcen, einschließlich Transportkonfigurationen, für den Hardwarebeschleuniger 1390 verfügbar sind. In mindestens einer Ausführungsform ruft die Anwendung Transportabstraktions-APIs auf, um Daten über eine abstrahierte Transportschicht an den Hardwarebeschleuniger zu senden und/oder von ihm zu empfangen, wie es hier weiter in Verbindung mit zumindest 2 beschrieben ist. Bei mindestens einer Ausführungsform ruft die Anwendung 1320 die buffer_alloc()-API 1350 auf. In mindestens einer Ausführungsform führt der Aufruf der buffer_alloc()-API 1350 zu folgenden Vorgängen: einer Rückgabe einer pool_id 1351 a (Speicherpool-Identifizierungsinformationen) und einer Inkrementierung von ref_count 1351 b, was weiter in Verbindung mit zumindest 2 beschrieben ist. Bei mindestens einer Ausführungsform ruft die Anwendung 1320 die buffer_send()-API 1352 auf, die die folgenden Vorgänge ausführt: Senden von Daten 1353a und Senden einer Bestätigung (ACK) 1353b von dem Hardwarebeschleuniger 1390 an die Anwendung 1320, dass die Daten gesendet wurden. Bei mindestens einer Ausführungsform ruft die Anwendung 1320 die buffer_release()-API 1358 auf, die die folgenden Operationen ausführt: Dekrementieren des Referenzzählers 1358a und Freigeben eines Puffers zurück in einen Pufferpool 1358b. Ein oder mehrere Aspekte einer oder mehrerer Ausführungsformen, die in Verbindung mit 13 beschrieben sind, können mit einem oder mehreren Aspekten einer oder mehrerer Ausführungsformen kombiniert werden, die in Verbindung mit den 1-12 und 14-15 beschrieben sind.
  • 14 veranschaulicht gemäß mindestens einer Ausführungsform ein Aufrufflussdiagramm 1400 für Anrufe zwischen einem Netz(werk)-Orchestrator, Anwendungen und einem Beschleuniger. Bei mindestens einer Ausführungsform weist das Diagramm 1400 einen Netz(werk)-Orchestrator 1480, einen Hardware-Beschleuniger 1490, auf dem virtuelle Einrichtungen 1498 laufen, und Anwendungen 1420 auf, die in einem disaggregierten Netz(werk) mit virtuellen Einrichtungen verwendet werden. Bei mindestens einer Ausführungsform beginnt das Diagramm 1400 mit einer Abfrage der Fähigkeiten des Hardwarebeschleunigers 1490 durch den Netz(werk)-Orchestrator 1440, die einschließt, welche Transportprofile der Hardwarebeschleuniger 1490 unterstützt und wie viele virtuelle Einrichtungen der Hardwarebeschleuniger 1490 instanziieren kann. Bei mindestens einer Ausführungsform weist der Hardwarebeschleuniger 1490 einen Gerätetreiber 1492 und Bibliotheken 1494 auf. Bei mindestens einer Ausführungsform gibt der Hardwarebeschleuniger 1490 seine Fähigkeiten an den Netz(werk)-Orchestrator 1480 zurück, einschließlich der unterstützten Transportprofile und der Anzahl der instanzierbaren virtuellen Einrichtungen. Bei mindestens einer Ausführungsform stellt der Netz(werk)-Orchestrator 1480 n virtuelle Einrichtungen mit Konfigurationen für m Transportprofile ein 1444, wobei n <= N, wobei m <=M. Bei mindestens einer Ausführungsform konfiguriert der Netz(werk)-Orchestrator 1480 jede virtuelle Einrichtung mit Transportprofilen (z. B. TF1, TF2, ..., TFn), wobei die Transportprofile einen oder mehrere Typen von Transportprofilen aufweisen können. Bei mindestens einer Ausführungsform wählt, wenn der Hardware-Beschleuniger 1490 mehr als ein Transportprofil unterstützt, der Netz(werk)-Orchestrator 1480 aus, wie er jede virtuelle Einrichtung in Bezug auf ihr Transportprofil konfiguriert, z. B. kann der Netz(werk)-Orchestrator 1480 wählen, die jeweilige virtuelle Einrichtung mit einem spezifischen Transportprofil abhängig von einem nachfolgenden Einsatz der Anwendung zu konfigurieren.
  • Bei mindestens einer Ausführungsform setzt der Netz(werk)-Orchestrator 1480 nach Erhalt der Bestätigung 1448 der Transportkonfigurationen für jede virtuelle Einrichtung eine Vielzahl von Anwendungen mit transportkonfigurierten virtuellen Einrichtungen ein, z. B. wird die Anwendung 1 1420a mit der virtuellen Einrichtung 1 1498a eingesetzt, die mit dem Transportprofil 1 (TF1) konfiguriert ist. Bei mindestens einer Ausführungsform weisen die Anwendungen 1420 einen oder mehrere Typen von Anwendungen auf, z. B. weisen die Anwendungen nur L2+-Anwendungen auf, oder in einem anderen Beispiel weisen die Anwendungen eine Kombination aus Anwendungen für verteilte Einheiten (DU), für zentralisierte Einheiten (CU) und für intelligente RAN-Steuerungen (RIC) auf, jeweils mit unterschiedlichen Arbeitslasten für den Beschleuniger. Bei mindestens einer Ausführungsform ruft jede Anwendung der Anwendungen 1420 unabhängig voneinander die Transportabstraktions-APIs 1449 auf, um Daten über die abstrahierte Transportschicht an eine einer virtuellen Einrichtung zugeordnete Anwendung zu senden und/oder von dieser zu empfangen. Bei mindestens einer Ausführungsform sind die Transportabstraktions-APIs verschiedenen Transportprofilen auf dem Hardwarebeschleuniger zugeordnet, der die virtuellen Einrichtungen betreibt. Ein oder mehrere Aspekte einer oder mehrerer Ausführungsformen, die in Verbindung mit 14 beschrieben sind, können mit einem oder mehreren Aspekten einer oder mehrerer Ausführungsformen kombiniert werden, die in Verbindung mit 1-13 und 15A-15B beschrieben sind.
  • 15A illustriert ein Verfahren 1500 für den abstrahierten Transport von Informationen zwischen zwei 5G-NR-Rechenressourcen gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform beginnt das Verfahren 1500 mit dem Aufruf einer API von einer 5G-NR-Rechenressource während des Vorgangs 1510. Bei mindestens einer Ausführungsform verwendet die 5G-NR-Rechenressource bei dem Vorgang 1510 eine oder mehrere spezifische Transportkonfigurationen. Bei mindestens einer Ausführungsform weist die API bei dem Vorgang 1510 eine Transportabstraktions-API auf, die hier weiter zumindest in Verbindung mit den 1-14 und 15B beschrieben ist. Bei mindestens einer Ausführungsform schließt die API bei dem Vorgang bzw. der Operation 1510 buffer_alloc(), buffer_clone(), buffer_send(), buffer_recv() und buffer_release() ein. Bei mindestens einer Ausführungsform kann die 5G-NR-Rechenressource eine L2+-Anwendung aufweisen.
  • Bei mindestens einer Ausführungsform weist das Verfahren 1500 nach dem Aufruf der API bei dem Vorgang 1510 ein Abstrahieren von Informationen von der 5G-NR-Rechenressource während des Vorgangs 1515 auf. Bei mindestens einer Ausführungsform schließt das Abstrahieren von Informationen während des Vorgangs 1515 ein Verfahren einer Abbildung eines Vorgangs von einer Transportkonfiguration auf einen anderen Vorgang von einer anderen Transportkonfiguration auf. Bei mindestens einer Ausführungsform weist das Abstrahieren von Informationen während des Vorgangs 1515 ein Identifizieren auf, welcher Vorgang in Bezug auf eine bestimmte Transportkonfiguration auf der Grundlage eines von der Anwendung getätigten Transportabstraktions-API-Aufrufs durchzuführen ist, was hierin zumindest in Verbindung mit den 1-14 und 15B diskutiert wird.
  • Bei mindestens einer Ausführungsform wird das Verfahren 1500 unter Verwendung der abstrahierten Informationen aus dem Vorgang 1515 fortgesetzt, indem ein Vorgang auf einer anderen 5G-NR-Rechenressource während eines Vorgangs 1520 ausgeführt wird. Bei mindestens einer Ausführungsform verwendet die andere 5G-NR-Rechenressource bei dem Vorgang 1520 eine oder mehrere spezifische Transportkonfigurationen, die sich von der Transportkonfiguration unterscheiden, die von der 5G-NR-Rechenressource in dem Vorgang 1510 verwendet wird. Bei mindestens einer Ausführungsform werden Aspekte des Vorgangs 1520 weiter hier zumindest in Verbindung mit den 1-14 und 15B beschrieben. Ein oder mehrere Aspekte einer oder mehrerer Ausführungsformen, die in Verbindung mit 15 beschrieben sind, können mit einem oder mehreren Aspekten einer oder mehrerer Ausführungsformen, die in Verbindung mit 1-14 und 15B beschrieben sind, kombiniert werden.
  • 15B zeigt gemäß mindestens einer Ausführungsform eine Tabelle 1550, die Transportabstraktions-APIs mit Referenzwerten verknüpft. Bei mindestens einer Ausführungsform veranschaulicht die Tabelle 1550 ein Beispiel für eine oder mehrere Transportabstraktions-APIs, wie sie hier zumindest in Verbindung mit 2 erörtert werden, die in eine vorherige oder nachfolgende (folgende) API zusammen mit einem zusätzlichen Eingabeparameter eingebettet werden können, z. B. anstelle einer dedizierten buffer_clone()-API, um über den Erhalt einer Eigentümerschaft für einen Puffer durch eine Anwendung zu informieren, wird buffer_clone(), sein Äquivalent oder etwas Ähnliches in eine vorherige (z. B., buffer_alloc()-) und/oder eine nachfolgende (z. B. buffer_send()-) API mit einem zusätzlichen Eingabeparameter (zusätzlichen Angabe) eingebettet. Bei mindestens einer Ausführungsform können die Inkrementierungs- und/oder Dekrementierungsoperationen von ref_count auf der Implementierungsseite aufgrund der in eine vorherige oder nachfolgende API eingebetteten API zusammen mit der zusätzlichen Angabe unterschiedlich sein (anstatt immer +1 oder -1 zu rechnen). Bei mindestens einer Ausführungsform werden in der Tabelle 1550 ref_count-Änderungen anhand eines Beispiels (Option 1), das einen expliziten API-Aufruf buffer_clone() für das Erhalten eines Puffers aufweist, eines Beispiels (Option 2a), das eine implizite Angabe des Beibehaltens eines Puffers in buffer_alloc() aufweist, und eines Beispiels (Option 2b), das eine implizite Angabe des Beibehaltens eines Puffers in buffer_send() aufweist, erläutert. Bei mindestens einer Ausführungsform weisen die Optionen 2a und 2b buffer_retain()-APIs auf, die in entsprechende APIs eingebettet sind. Ein oder mehrere Aspekte einer oder mehrerer Ausführungsformen, die in Verbindung mit 15B beschrieben sind, können mit einem oder mehreren Aspekten einer oder mehrerer Ausführungsformen, die in Verbindung mit Figure 1-15A beschrieben sind, kombiniert werden.
  • RECHENZENTRUM
  • 16 zeigt ein Beispiel eines Rechenzentrums 1600, in dem mindestens eine Ausführungsform verwendet werden kann. Bei mindestens einer Ausführungsform weist das Rechenzentrum 1600 eine Rechenzentrumsinfrastrukturschicht 1610, eine Framework-Schicht 1620, eine Softwareschicht 1630 und eine Anwendungsschicht 1640 auf.
  • Bei mindestens einer Ausführungsform, wie es in 16 gezeigt ist, kann die Rechenzentrumsinfrastrukturschicht 1610 einen Ressourcen-Orchestrator 1612, gruppierte Rechenressourcen 1614 und Knoten-Rechenressourcen („Knoten-C.R.s“) 1616(1)-1616(N) aufweisen, wobei „N“ eine beliebige ganze, positive Zahl darstellt. Bei mindestens einer Ausführungsform können die Knoten-C.R.s 1616(1)-1616(N) eine beliebige Anzahl von Zentraleinheiten („CPUs“) oder anderen Prozessoren (einschließlich Beschleunigern, Field Programmable Gate Arrays (FPGAs), Grafikprozessoren usw.), Speichereinrichtungen (z. B., dynamischer Festwertspeicher), Speichereinrichtungen (z. B. Festkörper- oder Festplattenlaufwerke), Netzwerk-Eingabe-/Ausgabeeinrichtungen („NW I/O“), Netzwerk-Switches, virtuelle Maschinen („VMs“), Stromversorgungsmodule und Kühlmodule, usw einschließen. Bei mindestens einer Ausführungsform kann es sich bei einem oder mehreren Knoten-C.R.s unter den Knoten-C.R.s 1616(1)-1616(N) um einen Server handeln, der über eine oder mehrere der oben erwähnten Rechenressourcen verfügt.
  • Bei mindestens einer Ausführungsform können die gruppierten Rechenressourcen 1614 getrennte Gruppierungen von Knoten-C.R.s aufweisen, die in einem oder mehreren Racks (nicht gezeigt) untergebracht sind, oder viele Racks, die in Rechenzentren an verschiedenen geografischen Standorten untergebracht sind (ebenfalls nicht gezeigt). Bei mindestens einer Ausführungsform können separate Gruppierungen von Knoten-C.R.s innerhalb der gruppierten Rechenressourcen 1614 gruppierte Rechen-, Netzwerk-, Speicher- oder Storage-Ressourcen aufweisen, die zur Unterstützung einer oder mehrerer Arbeitslasten ausgestaltet oder zugewiesen werden können. Bei mindestens einer Ausführungsform können mehrere Knoten-C.R.s, die CPUs oder Prozessoren aufweisen, in einem oder mehreren Racks gruppiert sein, um Rechenressourcen zur Unterstützung einer oder mehrerer Arbeitslasten bereitzustellen. Bei mindestens einer Ausführungsform können ein oder mehrere Racks auch eine beliebige Anzahl von Stromversorgungsmodulen, Kühlmodulen und Netzwerk-Switches in beliebiger Kombination aufweisen.
  • Bei mindestens einer Ausführungsform kann der Ressourcen-Orchestrator 1612 einen oder mehrere Knoten C.R.s 1616(1)-1616(N) und/oder gruppierte Rechenressourcen 1614 ausgestalten oder anderweitig steuern. Bei mindestens einer Ausführungsform kann der Ressourcen-Orchestrator 1612 eine Software-Design-Infrastruktur („SDI“)-Verwaltungseinheit für das Rechenzentrum 1600 aufweisen. Bei mindestens einer Ausführungsform kann der Ressourcen-Orchestrator Hardware, Software oder eine Kombination davon aufweisen.
  • Bei mindestens einer Ausführungsform, wie es in 16 gezeigt ist, weist die Framework-Schicht 1620 einen Job Scheduler 1632, einen Konfigurationsmanager 1634, einen Ressourcenmanager 1636 und ein verteiltes Dateisystem 1638 auf. Bei mindestens einer Ausführungsform kann die Framework-Schicht 1620 einen Rahmen bzw. Framework zur Unterstützung der Software 1632 der Softwareschicht 1630 und/oder einer oder mehrerer Anwendung(en) 1642 der Anwendungsschicht 1640 aufweisen. Bei mindestens einer Ausführungsform kann die Software 1632 oder die Anwendung(en) 1642 jeweils webbasierte Dienstsoftware oder Anwendungen aufweisen, wie sie beispielsweise von Amazon Web Services, Google Cloud und Microsoft Azure bereitgestellt werden. Bei mindestens einer Ausführungsform kann es sich bei der Framework-Schicht 1620 um eine Art freies und quelloffenes Software-Webanwendungs-Framework wie Apache SparkTM (im Folgenden „Spark“) handeln, das ein verteiltes Dateisystem 1638 für die Verarbeitung großer Datenmengen (z. B. „Big Data“) nutzen kann. Bei mindestens einer Ausführungsform kann der Job Scheduler 1632 einen Spark-Treiber aufweisen, um die Planung von Arbeitslasten zu erleichtern, die von verschiedenen Schichten des Rechenzentrums 1600 unterstützt werden. Bei mindestens einer Ausführungsform kann der Konfigurationsmanager 1634 in der Lage sein, um verschiedene Schichten wie die Softwareschicht 1630 und die Framework-Schicht 1620, die Spark und das verteilte Dateisystem 1638 aufweist, zur Unterstützung der Verarbeitung großer Datenmengen zu konfigurieren. Bei mindestens einer Ausführungsform kann der Ressourcenmanager 1636 in der Lage sein, geclusterte oder gruppierte Computerressourcen zu verwalten, die zur Unterstützung des verteilten Dateisystems 1638 und des Job Schedulers 1632 zugeordnet oder zugewiesen sind. Bei mindestens einer Ausführungsform können geclusterte oder gruppierte Rechenressourcen gruppierte Rechenressourcen 1614 in der Infrastrukturschicht 1610 des Rechenzentrums aufweisen. Bei mindestens einer Ausführungsform kann der Ressourcenmanager 1636 mit dem Ressourcenorchestrator 1612 koordiniert sein, um diese zugeordneten oder zugewiesenen Computerressourcen zu verwalten.
  • Bei mindestens einer Ausführungsform kann die in der Softwareschicht 1630 enthaltene Software 1632 Software aufweisen, die von mindestens Abschnitten der Knoten-CRs 1616(1)-1616(N), der gruppierten Rechenressourcen 1614 und/oder des verteilten Dateisystems 1638 der Framework-Schicht 1620 verwendet wird. Bei mindestens einer Ausführungsform können eine oder mehrere Arten von Software eine Internet-Such-Software, eine E-Mail-Virenscan-Software, eine Datenbank-Software und eine Streaming-Video-Content-Software aufweisen, sind aber nicht darauf beschränkt.
  • Bei mindestens einer Ausführungsform kann (können) die in der Anwendungsschicht 1640 enthaltene(n) Anwendung(en) 1642 eine oder mehrere Arten von Anwendungen aufweisen, die von mindestens Abschnitten der Knoten C.R.s 1616(1)-1616(N), gruppierten Rechenressourcen 1614 und/oder dem verteilten Dateisystem 1638 der Framework-Schicht 1620 verwendet werden. Bei mindestens einer Ausführungsform können eine oder mehrere Arten von Anwendungen eine beliebige Anzahl von Genomanwendungen, kognitiven Berechnungen und Anwendungen für maschinelles Lernen aufweisen, einschließlich Trainings- oder Inferencing-Software, Framework-Software für maschinelles Lernen (z. B. PyTorch, TensorFlow, Caffe usw.) oder andere Anwendungen für maschinelles Lernen, die in Verbindung mit einer oder mehreren Ausführungsformen verwendet werden, sind aber nicht darauf beschränkt.
  • Bei mindestens einer Ausführungsform kann jeder von Konfigurationsmanager 1634, Ressourcenmanager 1636 und Ressourcen-Orchestrator 1612 eine beliebige Anzahl und Art von selbstmodifizierenden Aktionen implementieren, die auf einer beliebigen Menge und Art von Daten basieren, die auf jede technisch machbare Weise erfasst werden. Bei mindestens einer Ausführungsform können selbstmodifizierende Aktionen einen Rechenzentrumsbetreiber des Rechenzentrums 1600 davon entlasten, möglicherweise schlechte Konfigurationsentscheidungen zu treffen und möglicherweise nicht ausgelastete und/oder schlecht funktionierende Abschnitte eines Rechenzentrums zu vermeiden.
  • Bei mindestens einer Ausführungsform kann das Rechenzentrum 1600 Werkzeuge, Dienste, Software oder andere Ressourcen aufweisen, um ein oder mehrere Modelle zum maschinellen Lernen zu trainieren oder Informationen unter Verwendung eines oder mehrerer Modelle zum maschinellen Lernen gemäß einer oder mehrerer hier beschriebener Ausführungsformen vorherzusagen oder abzuleiten. Beispielsweise kann bei mindestens einer Ausführungsform ein Modell zum maschinellen Lernen durch Berechnung von Gewichtungsparametern gemäß einer neuronalen Netzwerkarchitektur unter Verwendung von Software und Rechenressourcen trainiert werden, die oben in Bezug auf das Rechenzentrum 1600 beschrieben wurden. Bei mindestens einer Ausführungsform können trainierte Modelle zum maschinellen Lernen, die einem oder mehreren neuronalen Netzen entsprechen, verwendet werden, um Informationen abzuleiten oder vorherzusagen, wobei die oben beschriebenen Ressourcen in Bezug auf das Rechenzentrum 1600 verwendet werden, indem Gewichtungsparameter verwendet werden, die durch eine oder mehrere hier beschriebene Trainingstechniken berechnet werden.
  • Bei mindestens einer Ausführungsform kann das Rechenzentrum CPUs, anwendungsspezifische integrierte Schaltungen (ASICs), GPUs, FPGAs oder andere Hardware verwenden, um Training und/oder Inferencing unter Verwendung der oben beschriebenen Ressourcen durchzuführen. Darüber hinaus können eine oder mehrere der oben beschriebenen Software- und/oder Hardwareressourcen als Dienst ausgestaltet sein, um es Benutzern zu ermöglichen, Informationen zu trainieren oder Inferencing durchzuführen, wie etwa Bilderkennung, Spracherkennung oder andere Dienste der künstlichen Intelligenz. Bei mindestens einer Ausführungsform weist das Rechenzentrum 1600 eine oder mehrere CPUs, ASICs, GPUs, FPGAs, Systems on Chip (SoC) oder andere Hardware, Schaltungen oder integrierte Schaltungskomponenten auf, die z.B. einen Upscaler oder Upsampler zum Hochskalieren eines Bildes, einen Sampler zum Abtasten eines Bildes (z.B. als Teil eines DSP), eine Schaltung eines neuronalen Netzes, die so ausgestaltet ist, dass sie einen Upscaler zum Hochskalieren eines Bildes durchführt (z.B, von einem Bild mit niedriger Auflösung zu einem Bild mit hoher Auflösung), oder andere Hardware, um ein Bild, ein Einzelbild oder ein Video zu modifizieren oder zu erzeugen, um seine Auflösung, Größe oder Pixel einzustellen; das Rechenzentrum 1600 kann die in dieser Offenbarung beschriebenen Komponenten verwenden, um Verfahren, Operationen oder Anweisungen auszuführen, die ein Bild erzeugen oder modifizieren. Bei mindestens einer Ausführungsform wird mindestens eine in 16 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • Autonome Fahrzeuge können in Form von Automatisierungsstufen beschrieben werden, die von der National Highway Traffic Safety Administration („NHTSA“), einer Abteilung des US-Verkehrsministeriums, und der Society of Automotive Engineers („SAE“) „Taxonomy and Definitions for Terms Related to Driving Automation Systems for On-Road Motor Vehicles“ (z. B. Standard Nr. J3016-201806, veröffentlicht am 15. Juni 2018, Standard Nr. J3016-201609, veröffentlicht am 30. September 2016, sowie frühere und zukünftige Versionen dieses Standards) definiert sind. In einer oder mehreren Ausführungsformen kann das Fahrzeug 1700 in der Lage sein, um eine Funktionalität gemäß einer oder mehrerer der Stufen 1 bis 5 der Stufen des autonomen Fahrens auszuführen. Beispielsweise kann das Fahrzeug 1700 bei mindestens einer Ausführungsform in der Lage sein, bedingt automatisiert (Stufe 3), hochautomatisiert (Stufe 4) und/oder vollständig automatisiert (Stufe 5) zu fahren, je nach Ausführungsform.
  • Bei mindestens einer Ausführungsform kann das Fahrzeug 1700 ohne Einschränkung Komponenten wie ein Fahrgestell, eine Fahrzeugkarosserie, Räder (z. B. 2, 4, 6, 8, 18 usw.), Reifen, Achsen und andere Komponenten eines Fahrzeugs aufweisen. Bei mindestens einer Ausführungsform kann das Fahrzeug 1700 ohne Einschränkung ein Antriebssystem 1750 aufweisen, wie z. B. einen Verbrennungsmotor, ein Hybrid-Elektroantrieb, einen reinen Elektromotor und/oder einen anderen Antriebssystemtyp. Bei mindestens einer Ausführungsform kann das Antriebssystem 1750 mit einem Antriebsstrang des Fahrzeugs 1700 verbunden sein, der unter anderem ein Getriebe aufweisen kann, um den Antrieb des Fahrzeugs 1700 zu ermöglichen. Bei mindestens einer Ausführungsform kann das Antriebssystem 1750 in Reaktion auf den Empfang von Signalen von einer Drosselklappe/einem Gaspedal (bzw. mehreren Gaspedalen) 1752 gesteuert werden.
  • Bei mindestens einer Ausführungsform wird ein Lenksystem 1754, das ohne Einschränkung ein Lenkrad aufweisen kann, verwendet, um ein Fahrzeug 1700 zu lenken (z.B. entlang eines gewünschten Weges oder einer Route), wenn ein Antriebssystem 1750 in Betrieb ist (z.B. wenn das Fahrzeug in Bewegung ist). Bei mindestens einer Ausführungsform kann ein Lenksystem 1754 Signale von einem oder mehreren Lenkaktoren 1756 empfangen. Bei mindestens einer Ausführungsform kann das Lenkrad optional für die Vollautomatisierung (Stufe 5) eingesetzt werden. Bei mindestens einer Ausführungsform kann ein Bremssensorsystem 1746 verwendet werden, um die Fahrzeugbremsen in Reaktion auf den Empfang von Signalen von einem oder mehreren Bremsaktuatoren 1748 und/oder Bremssensoren zu betätigen.
  • Bei mindestens einer Ausführungsform liefern die Steuerung(en) 1736, die ohne Einschränkung ein oder mehrere System-on-Chips („SoCs“) (in 17A nicht dargestellt) und/oder Grafikverarbeitungseinheiten („GPUs“) aufweisen können, Signale (z. B. repräsentativ für Befehle) an eine oder mehrere Komponenten und/oder Systeme des Fahrzeugs 1700. Bei mindestens einer Ausführungsform kann (können) die Steuerung(en) 1736 beispielsweise Signale zur Betätigung der Fahrzeugbremsen über die Bremsaktuatoren 1748, zur Betätigung des Lenksystems 1754 über den/die Lenkaktuator(en) 1756 und zur Betätigung des Antriebssystems 1750 über eine Drosselklappe / (ein) Gaspedal(e) 1752 senden. Bei mindestens einer Ausführungsform kann (können) die Steuerung(en) 1736 eine oder mehrere fahrzeuginterne (z. B. integrierte) Recheneinrichtungen (z. B. Supercomputer) aufweisen, die Sensorsignale verarbeiten und Betriebsbefehle (z. B. Signale, die Befehle darstellen) ausgeben, um autonomes Fahren zu ermöglichen und/oder einen menschlichen Fahrer beim Führen des Fahrzeugs 1700 zu unterstützen. Bei mindestens einer Ausführungsform kann (können) die Steuerung(en) 1736 eine erste Steuerung 1736 für autonome Fahrfunktionen, eine zweite Steuerung 1736 für funktionale Sicherheitsfunktionen, eine dritte Steuerung 1736 für Funktionen der künstlichen Intelligenz (z. B. Computer Vision), eine vierte Steuerung 1736 für Infotainment-Funktionen, eine fünfte Steuerung 1736 für Redundanz in Notfällen und/oder andere Steuerungen aufweisen. Bei mindestens einer Ausführungsform kann eine einzige Steuerung 1736 zwei oder mehrere der oben genannten Funktionen übernehmen, zwei oder mehr Steuerungen 1736 können eine einzige Funktion übernehmen und/oder eine beliebige Kombination davon.
  • Bei mindestens einer Ausführungsform stellt/stellen die Steuerung(en) 1736 Signale zur Steuerung einer oder mehrerer Komponenten und/oder Systeme des Fahrzeugs 1700 als Reaktion auf Sensordaten bereit, die von einem oder mehreren Sensoren empfangen werden (z.B. Sensoreingaben). Bei mindestens einer Ausführungsform können Sensordaten beispielsweise und ohne Einschränkung von (einem) Global Navigation Satellite Systems („GNSS“)-Sensor(en) 1758 (z.B., Global Positioning System-Sensor(en)), RADAR-Sensor(en) 1760, Ultraschallsensor(en) 1762, LIDAR-Sensor(en) 1764, Inertialmesseinheit-Sensor(en) („IMU“) 1766 (z. B. Beschleunigungsmesser, Gyroskop(e), Magnetkompass(e), Magnetometer usw.), Mikrofon(en) 1796, Stereokamera(s) 1768, Weitwinkelkamera(s) 1770 (z. B., Fischaugenkameras), Infrarotkamera(s) 1772, Umgebungskamera(s) 1774 (z.B. 360-Grad-Kameras), Fernkameras (nicht in 17A gezeigt), Mittelbereichskamera(s) (nicht in 17A gezeigt), Geschwindigkeitssensor(en) 1744 (z.B. zur Messung der Geschwindigkeit des Fahrzeugs 1700), Vibrationssensor(en) 1742, Lenksensor(en) 1740, Bremssensor(en) (z.B. als Teil des Bremssensorsystems 1746) und/oder anderen Sensortypen empfangen werden.
  • Bei mindestens einer Ausführungsform kann eine oder können mehrere der Steuerungen 1736 Eingaben (z.B. in Form von Eingabedaten) von einem Kombiinstrument 1732 des Fahrzeugs 1700 empfangen und Ausgaben (z.B. in Form von Ausgabedaten, Anzeigedaten usw.) über eine Mensch-Maschine-Schnittstelle („HMI“)-Anzeige 1734, einen akustischen Melder, einen Lautsprecher und/oder über andere Komponenten des Fahrzeugs 1700 bereitstellen. Bei mindestens einer Ausführungsform können die Ausgaben Informationen wie Fahrzeuggeschwindigkeit, Drehzahl, Zeit, Kartendaten (z. B. eine hochauflösende Karte (in 17A nicht dargestellt)), Positionsdaten (z. B. die Position des Fahrzeugs 1700, wie auf einer Karte), Richtung, Position anderer Fahrzeuge (z. B. ein Belegungsraster), Informationen über Objekte und den Status von Objekten, wie es von der/den Steuerung(en) 1736 wahrgenommen wird, usw. aufweisen. Bei mindestens einer Ausführungsform kann die HMI-Anzeige 1734 beispielsweise Informationen über das Vorhandensein eines oder mehrerer Objekte (z. B. ein Straßenschild, ein Warnschild, eine sich ändernde Ampel usw.) und/oder Informationen über Fahrmanöver anzeigen, die das Fahrzeug durchgeführt hat, gerade durchführt oder durchführen wird (z. B. Spurwechsel jetzt, Ausfahrt 34B in zwei Meilen usw.).
  • Bei mindestens einer Ausführungsform weist das Fahrzeug 1700 darüber hinaus eine Netzwerkschnittstelle 1724 auf, die (eine) drahtlose Antenne(n) 1726 und/oder (ein) Modem(e) zur Kommunikation über ein oder mehrere Netzwerke verwenden kann. Zum Beispiel kann bei mindestens einer Ausführungsform die Netzwerkschnittstelle 1724 in der Lage sein, über Long-Term Evolution („LTE“), Wideband Code Division Multiple Access („WCDMA“), Universal Mobile Telecommunications System („UMTS“), Global System for Mobile communication („GSM“), IMT-CDMA Multi-Carrier („CDMA2000“), etc. zu kommunizieren. Bei mindestens einer Ausführungsform kann/können die drahtlose(n) Antenne(n) 1726 auch die Kommunikation zwischen Objekten in der Umgebung (z. B. Fahrzeuge, mobile Einrichtungen usw.) ermöglichen, wobei lokale Netzwerke wie Bluetooth, Bluetooth Low Energy („LE“), Z-Wave, ZigBee usw. und/oder Weitverkehrsnetzwerke mit geringer Leistung („LPWANs“) wie LoRaWAN, SigFox usw. verwendet werden. Bei mindestens einer Ausführungsform weist das das Fahrzeug 1700 darüber hinaus eine oder mehrere CPUs, ASICs, GPUs, FPGAs, Systems on Chip (SoC) oder andere Hardware, Schaltungen oder integrierte Schaltungskomponenten auf, die z.B. einen Upscaler oder Upsampler zum Hochskalieren eines Bildes, einen Sampler zum Abtasten eines Bildes (z.B. als Teil eines DSP), eine Schaltung eines neuronalen Netzes, die so ausgestaltet ist, dass sie einen Upscaler zum Hochskalieren eines Bildes durchführt (z.B, von einem Bild mit niedriger Auflösung zu einem Bild mit hoher Auflösung), oder andere Hardware, um ein Bild, ein Einzelbild oder ein Video zu modifizieren oder zu erzeugen, um seine Auflösung, Größe oder Pixel einzustellen. Bei mindestens einer Ausführungsform wird mindestens eine in 17A gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 17B zeigt ein Beispiel für Kamerapositionen und Sichtfelder für das autonome Fahrzeug 1700 aus 17A, gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform stellen die Kameras und die jeweiligen Sichtfelder eine beispielhafte Ausführungsform dar und sind nicht als einschränkend zu betrachten. Beispielsweise können bei mindestens einer Ausführungsform zusätzliche und/oder alternative Kameras vorhanden sein und/oder die Kameras können an anderen Stellen des Fahrzeugs 1700 angeordnet sein.
  • Bei mindestens einer Ausführungsform können die Kameratypen für Kameras Digitalkameras aufweisen, die für die Verwendung mit Komponenten und/oder Systemen des Fahrzeugs 1700 angepasst sein können, sind aber nicht darauf beschränkt. Bei mindestens einer Ausführungsform kann/können die Kamera(s) auf dem Automotive Safety Integrity Level („ASIL“) B und/oder auf einem anderen ASIL arbeiten. Bei mindestens einer Ausführungsform können die Kameratypen je nach Ausführungsform eine beliebige Bildaufnahmerate, wie 60 Bilder pro Sekunde (fps), 2020 fps, 240 fps usw., erreichen. Bei mindestens einer Ausführungsform können die Kameras Rolling Shutter, Global Shutter, einen anderen Verschlusstyp oder eine Kombination davon verwenden. Bei mindestens einer Ausführungsform kann die Farbfilteranordnung eine Rot-Klar-Klar-Klar-Farbfilteranordnung („RCCC“), eine Rot-Klar-Klar-Blau-Farbfilteranordnung („RCCB“), eine Rot-Blau-Grün-Klar-Farbfilteranordnung („RBGC“), eine Foveon X3-Farbfilteranordnung, eine Bayer-Sensor-Farbfilteranordnung („RGGB“), eine Monochromsensor-Farbfilteranordnung und/oder eine andere Art von Farbfilteranordnung aufweisen. Bei mindestens einer Ausführungsform können zur Erhöhung der Lichtempfindlichkeit Klar-Pixel-Kameras, wie z. B. Kameras mit einer RCCC-, einer RCCB- und/oder einer RBGC-Farbfilteranordnung, verwendet werden.
  • Bei mindestens einer Ausführungsform kann eine oder können mehrere Kameras verwendet werden, um fortschrittliche Fahrerassistenzsysteme („ADAS“) auszuführen (z. B. als Teil eines redundanten oder ausfallsicheren Designs). So kann bei mindestens einer Ausführungsform eine Multifunktions-Monokamera installiert sein, die Funktionen wie Spurhalteassistent, Verkehrszeichenassistent und intelligente Scheinwerfersteuerung bietet. Bei mindestens einer Ausführungsform kann eine oder können mehrere der Kameras (z.B. alle Kameras) gleichzeitig Bilddaten (z.B. Video) aufzeichnen und bereitstellen.
  • Bei mindestens einer Ausführungsform kann eine oder können mehrere Kameras in einer Montageanordnung, wie z.B. einer kundenspezifisch entworfenen (dreidimensionalen („3D“) gedruckten) Anordnung, montiert sein, um Streulicht und Reflexionen aus dem Fahrzeuginneren (z.B. Reflexionen vom Armaturenbrett, die in den Windschutzscheibenspiegeln reflektiert werden) auszuschalten, die die Fähigkeit der Kamera zur Bilddatenerfassung beeinträchtigen können. Bei mindestens einer Ausführungsform können die Anordnungen für die Außenspiegel individuell in 3D gedruckt werden, so dass die Kameramontageplatte der Form des Außenspiegels entspricht. Bei mindestens einer Ausführungsform kann (können) die Kamera(s) in dem Außenspiegel integriert sein. Bei mindestens einer Ausführungsform kann (können) die Kamera(s) bei Seitenkameras auch in vier Säulen an jeder Ecke des Fahrzeugs integriert sein.
  • Bei mindestens einer Ausführungsform können Kameras mit einem Sichtfeld, das Abschnitte der Umgebung vor dem Fahrzeug 1700 aufweist (z. B. nach vorne gerichtete Kameras), für die Rundumsicht verwendet werden, um bei der Erkennung von nach vorne gerichteten Wegen und Hindernissen zu helfen, sowie mit Hilfe einer oder mehrerer Steuerungen 1736 und/oder Steuer-SoCs Informationen bereitzustellen, die für die Erstellung eines Belegungsrasters und/oder die Bestimmung bevorzugter Fahrzeugwege entscheidend sind. Bei mindestens einer Ausführungsform können nach vorne gerichtete Kameras verwendet werden, um viele der gleichen ADAS-Funktionen wie LIDAR auszuführen, einschließlich, ohne Einschränkung, Notbremsung, Fußgängererkennung und Kollisionsvermeidung. Bei mindestens einer Ausführungsform können nach vorne gerichtete Kameras auch für ADAS-Funktionen und -Systeme verwendet werden, einschließlich, aber nicht beschränkt auf eine Warnung vor dem Verlassen der Fahrspur („LDW”), autonome Geschwindigkeitsregelung („ACC“) und/oder andere Funktionen wie Verkehrszeichenerkennung.
  • Bei mindestens einer Ausführungsform kann eine Vielzahl von Kameras in einer nach vorne gerichteten Konfiguration verwendet werden, einschließlich z. B. einer monokularen Kameraplattform, die einen CMOS-Farbbildwandler („Complementary Metal Oxide Semiconductor“) aufweist. Bei mindestens einer Ausführungsform kann die Weitwinkelkamera 1770 verwendet werden, um Objekte zu erkennen, die von der Peripherie her ins Blickfeld kommen (z. B. Fußgänger, kreuzender Verkehr oder Fahrräder). Obwohl in 17B nur eine Weitwinkelkamera 1770 dargestellt ist, kann bei anderen Ausführungen eine beliebige Anzahl (einschließlich Null) von Weitwinkelkameras 1770 am Fahrzeug 1700 vorhanden sein. Bei mindestens einer Ausführungsform kann eine beliebige Anzahl von Weitwinkelkamera(s) 1798 (z. B. ein Weitwinkel-Stereokamerapaar) zur tiefenbasierten Objekterkennung verwendet werden, insbesondere für Objekte, für die ein neuronales Netz noch nicht trainiert worden ist. Bei mindestens einer Ausführungsform können die Weitwinkelkamera(s) 1798 auch zur Objekterkennung und -klassifizierung sowie zur grundlegenden Objektverfolgung verwendet werden.
  • Bei mindestens einer Ausführungsform kann eine beliebige Anzahl von Stereokamera(s) 1768 auch in einer nach vorne gerichteten Konfiguration vorhanden sein. Bei mindestens einer Ausführungsform kann eine oder können mehrere der Stereokamera(s) 1768 eine integrierte Steuereinheit aufweisen, die eine skalierbare Verarbeitungseinheit umfasst, die eine programmierbare Logik („FPGA“) und einen Multi-Core-Mikroprozessor mit einer integrierten Controller Area Network („CAN“)- oder Ethernet-Schnittstelle auf einem einzigen Chip bereitstellen kann. Bei mindestens einer Ausführungsform kann eine solche Einheit verwendet werden, um eine 3D-Karte der Umgebung des Fahrzeugs 1700 zu erstellen, die eine Abstandsschätzung für alle Punkte im Bild aufweist. Bei mindestens einer Ausführungsform kann eine oder können mehrere der Stereokamera(s) 1768 ohne Einschränkung kompakte(n) Stereosicht-Sensor(en) aufweisen, die ohne Einschränkung zwei Kameralinsen (je eine auf der linken und rechten Seite) und einen Bildverarbeitungschip enthalten können, der den Abstand zwischen dem Fahrzeug 1700 und dem Zielobjekt messen und die erzeugten Informationen (z. B. Metadaten) verwenden kann, um autonome Notbrems- und Spurhaltewarnfunktionen zu aktivieren. Bei mindestens einer Ausführungsform können auch andere Typen von Stereokameras 1768 zusätzlich oder alternativ zu den hier beschriebenen verwendet werden.
  • Bei mindestens einer Ausführungsform können Kameras mit einem Sichtfeld, das Abschnitte der Umgebung seitlich des Fahrzeugs 1700 aufweist (z. B. Seitenkameras), für die Umgebungsansicht verwendet werden und Informationen liefern, die zur Erstellung und Aktualisierung des Belegungsgitters sowie zur Erzeugung von Seitenaufprallwarnungen verwendet werden. Bei mindestens einer Ausführungsform kann (können) die Umgebungskamera(s) 1774 (z. B. vier Umgebungskameras 1774, wie es in 17B dargestellt ist) am Fahrzeug 1700 positioniert sein. Bei mindestens einer Ausführungsform kann (können) die Umgebungskamera(s) 1774 ohne Einschränkung eine beliebige Anzahl und Kombination von Weitwinkelkamera(s) 1770, Fischaugenkamera(s), 360-Grad-Kamera(s) und/oder Ähnlichem aufweisen. Zum Beispiel können bei mindestens einer Ausführungsform vier Fischaugenkameras an der Vorderseite, der Rückseite und den Seiten des Fahrzeugs 1700 positioniert sein. Bei mindestens einer Ausführungsform kann das Fahrzeug 1700 drei Surround-Kamera(s) 1774 (z.B. links, rechts und hinten) verwenden und eine oder mehrere andere Kamera(s) (z.B. eine nach vorne gerichtete Kamera) als vierte Surround-View-Kamera nutzen.
  • Bei mindestens einer Ausführungsform können Kameras mit einem Sichtfeld, das Abschnitte der Umgebung hinter dem Fahrzeug 1700 aufweist (z. B. Rückfahrkameras), für die Einparkhilfe, die Umgebungsansicht, die Heckkollisionswarnungen und die Erstellung und Aktualisierung des Belegungsgitters verwendet werden. Bei mindestens einer Ausführungsform kann eine Vielzahl von Kameras verwendet werden, einschließlich, aber nicht beschränkt auf, Kameras, die auch als nach vorne gerichtete Kamera(s) geeignet sind (z.B. Weitbereichskameras 1798 und/oder Mittelbereichskamera(s) 1776, Stereokamera(s) 1768), Infrarotkamera(s) 1772, usw.), wie es hier beschrieben ist. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 17B gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 17C ist ein Blockdiagramm, das eine beispielhafte Systemarchitektur für das autonome Fahrzeug 1700 aus 17A gemäß mindestens einer Ausführungsform zeigt. In mindestens einer Ausführungsform ist jede Komponente, jedes Merkmal und jedes System des Fahrzeugs 1700 in 17C als über einen Bus 1702 verbunden dargestellt. In mindestens einer Ausführungsform kann der Bus 1702 ohne Einschränkung eine CAN-Datenschnittstelle aufweisen (hier alternativ als „CAN-Bus“ bezeichnet). Bei mindestens einer Ausführungsform kann ein CAN ein Netzwerk innerhalb des Fahrzeugs 1700 sein, das zur Unterstützung der Steuerung verschiedener Merkmale und Funktionen des Fahrzeugs 1700 verwendet wird, wie z. B. Betätigung der Bremsen, Beschleunigung, Bremsen, Lenkung, Scheibenwischer usw. Bei mindestens einer Ausführungsform kann der Bus 1702 so ausgestaltet sein, dass er Dutzende oder sogar Hunderte von Knoten aufweist, von denen jeder seine eigene eindeutige Kennung hat (z. B. eine CAN-ID). Bei mindestens einer Ausführungsform kann der Bus 1702 ausgelesen werden, um den Lenkradwinkel, die Fahrgeschwindigkeit, die Motordrehzahl pro Minute („RPMs“), die Tastenpositionen und/oder andere Fahrzeugstatusanzeigen zu ermitteln. Bei mindestens einer Ausführungsform kann der Bus 1702 ein CAN-Bus sein, der ASIL B-konform ist.
  • Bei mindestens einer Ausführungsform können zusätzlich zu oder alternativ zu CAN auch FlexRay und/oder Ethernet verwendet werden. Bei mindestens einer Ausführungsform kann eine beliebige Anzahl von Bussen 1702 vorhanden sein, die ohne Einschränkung null oder mehr CAN-Busse, null oder mehr FlexRay-Busse, null oder mehr Ethernet-Busse und/oder null oder mehr andere Arten von Bussen mit einem anderen Protokoll aufweisen können. Bei mindestens einer Ausführungsform können zwei oder mehr Busse 1702 verwendet werden, um unterschiedliche Funktionen auszuführen, und/oder sie können zur Redundanz verwendet werden. Zum Beispiel kann ein erster Bus 1702 für die Kollisionsvermeidungsfunktionalität und ein zweiter Bus 1702 für die Betätigungssteuerung verwendet werden. Bei mindestens einer Ausführungsform kann jeder Bus 1702 mit beliebigen Komponenten des Fahrzeugs 1700 kommunizieren, und zwei oder mehr Busse 1702 können mit denselben Komponenten kommunizieren. Bei mindestens einer Ausführungsform kann jede beliebige Anzahl von System(en) auf (einem) Chip(s) („SoC(s)“) 1704, jede Steuerung 1736 und/oder jeder Computer im Fahrzeug Zugriff auf dieselben Eingabedaten (z.B. Eingaben von Sensoren des Fahrzeugs 1700) haben und mit einem gemeinsamen Bus, wie dem CAN-Bus, verbunden sein.
  • Bei mindestens einer Ausführungsform kann das Fahrzeug 1700 eine oder mehrere Steuerung(en) 1736 aufweisen, wie es hier in Bezug auf 17A beschrieben ist. Bei mindestens einer Ausführungsform kann (können) die Steuerung(en) 1736 für eine Vielzahl von Funktionen verwendet werden. Bei mindestens einer Ausführungsform kann (können) die Steuerung(en) 1736 mit verschiedenen anderen Komponenten und Systemen des Fahrzeugs 1700 gekoppelt sein und zur Steuerung des Fahrzeugs 1700, zur künstlichen Intelligenz des Fahrzeugs 1700, zum Infotainment für das Fahrzeug 1700 und/oder ähnlichem verwendet werden.
  • Bei mindestens einer Ausführungsform kann das Fahrzeug 1700 eine beliebige Anzahl von SoCs 1704 aufweisen. Jedes der SoCs 1704 kann, ohne Einschränkung, zentrale Verarbeitungseinheiten („CPU(s)“) 1706, Grafikverarbeitungseinheiten („GPU(s)“) 1708, Prozessor(en) 1710, Cache(s) 1712, Beschleuniger 1714, Datenspeicher 1716 und/oder andere nicht dargestellte Komponenten und Merkmale aufweisen. Bei mindestens einer Ausführungsform können SoC(s) 1704 zur Steuerung des Fahrzeugs 1700 in einer Vielzahl von Plattformen und Systemen verwendet werden. Bei mindestens einer Ausführungsform kann (können) SoC(s) 1704 beispielsweise in einem System (z.B. dem System des Fahrzeugs 1700) mit einer High-Definition („HD“)-Karte 1722 kombiniert sein, die über eine Netzwerkschnittstelle 1724 von einem oder mehreren Servern (in 17C nicht dargestellt) Kartenauffrischungen und/oder - aktualisierungen erhalten kann.
  • Bei mindestens einer Ausführungsform kann (können) die CPU(s) 1706 einen CPU-Cluster oder CPU-Komplex (hier alternativ als „CCPLEX“ bezeichnet) aufweisen. Bei mindestens einer Ausführungsform kann (können) die CPU(s) 1706 mehrere Kerne und/oder Level Two („L2“) Caches aufweisen. Bei mindestens einer Ausführungsform kann (können) die CPU(s) 1706 beispielsweise acht Kerne in einer kohärenten Multiprozessorkonfiguration aufweisen. Bei mindestens einer Ausführungsform kann (können) die CPU(s) 1706 vier Dual-Core-Cluster aufweisen, wobei jeder Cluster über einen dedizierten L2-Cache verfügt (z. B. einen 2 MB L2-Cache). Bei mindestens einer Ausführungsform kann (können) die CPU(s) 1706 (z.B. CCPLEX) so ausgestaltet sein, dass sie den gleichzeitigen Clusterbetrieb unterstützen, so dass jede Kombination von Clustern der CPU(s) 1706 zu jedem Zeitpunkt aktiv sein kann.
  • Bei mindestens einer Ausführungsform kann eine oder können mehrere der CPU(s) 1706 Energieverwaltungsfunktionen implementieren, die ohne Einschränkung eines oder mehrere der folgenden Merkmale aufweisen: einzelne Hardwareblöcke können im Leerlauf automatisch getaktet sein, um dynamische Energie zu sparen; jeder Kerntakt kann getaktet sein, wenn der Kern aufgrund der Ausführung von Wait for Interrupt („WFI“)/Wait for Event („WFE“)-Befehlen nicht aktiv Befehle ausführt; jeder Kern kann unabhängig stromgesteuert sein; jeder Kerncluster kann unabhängig taktgesteuert sein, wenn alle Kerne taktgesteuert oder stromgesteuert sind; und/oder jeder Kerncluster kann unabhängig stromgesteuert sein, wenn alle Kerne stromgesteuert sind. Bei mindestens einer Ausführungsform kann/können die CPU(s) 1706 darüber hinaus einen erweiterten Algorithmus für die Verwaltung von Energiezuständen implementieren, bei dem zulässige Energiezustände und erwartete Aufwachzeiten festgelegt werden und die Hardware/der Mikrocode den besten Energiezustand bestimmt, der für Kern, Cluster und CCPLEX einzunehmen ist. Bei mindestens einer Ausführungsform können die Prozessorkerne vereinfachte Sequenzen zur Eingabe des Energiezustands in Software unterstützen, wobei die Arbeit an den Mikrocode ausgelagert ist.
  • Bei mindestens einer Ausführungsform kann (können) die GPU(s) 1708 eine integrierte GPU aufweisen (hier alternativ als „iGPU“ bezeichnet). Bei mindestens einer Ausführungsform kann (können) die GPU(s) 1708 programmierbar sein und für parallele Arbeitslasten effizient sein. Bei mindestens einer Ausführungsform kann/können die GPU(s) 1708 einen erweiterten Tensor-Befehlssatz verwenden. Bei mindestens einer Ausführungsform kann (können) (die) GPU(s) 1708 einen oder mehrere Streaming-Mikroprozessoren aufweisen, wobei jeder Streaming-Mikroprozessor einen L1-Cache (z. B. einen L1-Cache mit einer Speicherkapazität von mindestens 96 KB) aufweisen kann und zwei oder mehr Streaming-Mikroprozessoren sich einen L2-Cache (z. B. einen L2-Cache mit einer Speicherkapazität von 512 KB) teilen können. Bei mindestens einer Ausführungsform kann (können) die GPU(s) 1708 mindestens acht Streaming-Mikroprozessoren aufweisen. Bei mindestens einer Ausführungsform kann (können) die GPU(s) 1708 eine oder mehrere Programmierschnittstellen (API(s)) für Berechnungen verwenden. Bei mindestens einer Ausführungsform kann (können) die GPU(s) 1708 eine oder mehrere parallele Rechenplattformen und/oder Programmiermodelle (z. B. CUDA von NVIDIA) verwenden.
  • Bei mindestens einer Ausführungsform kann eine oder können mehrere der GPU(s) 1708 für die beste Leistung in automobilen und eingebetteten Anwendungsfällen energieoptimiert sein. In einer Ausführungsform kann (können) die GPU(s) 1708 beispielsweise mit Fin-Feldeffekttransistoren („FinFETs“) hergestellt sein. Bei mindestens einer Ausführungsform kann jeder Streaming-Mikroprozessor eine Anzahl von in mehrere Blöcke unterteilten Rechenkernen mit gemischter Präzision enthalten. Beispielsweise können 64 PF32-Kerne und 32 PF64-Kerne in vier Verarbeitungsblöcke unterteilt sein. Bei mindestens einer Ausführungsform können jedem Verarbeitungsblock 16 FP32-Kerne, 8 FP64-Kerne, 16 INT32-Kerne, zwei NVIDIA TENSOR COREs mit gemischter Genauigkeit für Deep-Learning-Matrixarithmetik, ein Level-Null-Befehlscache („L0“), ein Warp-Scheduler, eine Dispatch-Einheit und/oder eine 64-KB-Registerdatei zugewiesen sein. Bei mindestens einer Ausführungsform können Streaming-Mikroprozessoren unabhängige parallele Ganzzahl- und Gleitkomma-Datenpfade aufweisen, um eine effiziente Ausführung von Arbeitslasten mit einer Mischung aus Berechnungen und Adressierungsberechnungen zu ermöglichen. Bei mindestens einer Ausführungsform können Streaming-Mikroprozessoren eine unabhängige Thread-Planungsfunktion aufweisen, um eine feinkörnigere Synchronisierung und Zusammenarbeit zwischen parallelen Threads zu ermöglichen. Bei mindestens einer Ausführungsform können Streaming-Mikroprozessoren einen kombinierten L1-Datencache und eine gemeinsame Speichereinheit aufweisen, um die Leistung zu verbessern und gleichzeitig die Programmierung zu vereinfachen.
  • Bei mindestens einer Ausführungsform kann eine oder können mehrere der GPU(s) 1708 einen Speicher mit hoher Bandbreite („HBM“) und/oder ein 16-GB-HBM2-Speicher-Subsystem aufweisen, um bei einigen Beispielen eine Spitzen-Speicherbandbreite von etwa 900 GB/Sekunde bereitzustellen. Bei mindestens einer Ausführungsform kann zusätzlich oder alternativ zum HBM-Speicher ein synchroner Grafik-Direktzugriffsspeicher („SGRAM“) verwendet werden, wie z. B. ein synchroner Grafik-Doppeldatenraten-Direktzugriffsspeicher vom Typ 5 („GDDR5“).
  • Bei mindestens einer Ausführungsform kann (können) die GPU(s) 1708 eine Unified-Memory-Technologie aufweisen. Bei mindestens einer Ausführungsform kann die Unterstützung von Adressübersetzungsdiensten („ATS“) verwendet werden, damit die GPU(s) 1708 direkt auf Seitentabellen der CPU(s) 1706 zugreifen können. Bei mindestens einer Ausführungsform kann eine Adressübersetzungsanforderung an die CPU(s) 1706 übermittelt werden, wenn die Speicherverwaltungseinheit („MMU“) der GPU(s) 1708 einen Fehler feststellt. Als Antwort darauf kann (können) die CPU(s) 1706 in ihren Seitentabellen nach einer virtuell-physikalischen Zuordnung der Adresse suchen und bei mindestens einer Ausführungsform die Übersetzung zurück an die GPU(s) 1708 übertragen. Bei mindestens einer Ausführungsform kann die Unified-Memory-Technologie einen einzigen, einheitlichen virtuellen Adressraum für den Speicher sowohl der CPU(s) 1706 als auch der GPU(s) 1708 ermöglichen, wodurch die Programmierung der GPU(s) 1708 und der Anschluss von Anwendungen an die GPU(s) 1708 vereinfacht wird.
  • Bei mindestens einer Ausführungsform kann (können) die GPU(s) 1708 eine beliebige Anzahl von Zugriffszählern aufweisen, die die Häufigkeit des Zugriffs der GPU(s) 1708 auf den Speicher anderer Prozessoren verfolgen können. Bei mindestens einer Ausführungsform können Zugriffszähler dazu beitragen, dass Speicherseiten in den physischen Speicher desjenigen Prozessors verschoben werden, der am häufigsten auf Seiten zugreift, wodurch die Effizienz von Speicherbereichen verbessert wird, die von Prozessoren gemeinsam genutzt werden.
  • Bei mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 1704 eine beliebige Anzahl von Cache(s) 1712 aufweisen, einschließlich der hier beschriebenen. Bei mindestens einer Ausführungsform kann (können) der/die Cache(s) 1712 beispielsweise einen Level-3-Cache („L3“) aufweisen, der sowohl der/den CPU(s) 1706 als auch der/den GPU(s) 1708 zur Verfügung steht (z. B. der sowohl mit der/den CPU(s) 1706 als auch der/den GPU(s) 1708 verbunden ist). Bei mindestens einer Ausführungsform kann (können) der (die) Cache(s) 1712 einen Write-Back-Cache aufweisen, der die Zustände der Zeilen verfolgen kann, z. B. durch Verwendung eines Cache-Kohärenzprotokolls (z. B. MEI, MESI, MSI usw.). Bei mindestens einer Ausführungsform kann der L3-Cache, je nach Ausführungsform, 4 MB oder mehr aufweisen, obwohl auch kleinere Cache-Größen verwendet werden können.
  • Bei mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 1704 einen oder mehrere Beschleuniger 1714 aufweisen (z. B. Hardware-Beschleuniger, Software-Beschleuniger oder eine Kombination davon). Bei mindestens einer Ausführungsform kann (können) der (die) SoC(s) 1704 einen Hardwarebeschleunigungscluster aufweisen, der optimierte Hardwarebeschleuniger und/oder einen großen On-Chip-Speicher aufweisen kann. Bei mindestens einer Ausführungsform kann ein großer On-Chip-Speicher (z. B. 4 MB SRAM) den Hardware-Beschleunigungscluster in die Lage versetzen, neuronale Netze und andere Berechnungen zu beschleunigen. Bei mindestens einer Ausführungsform kann der Hardware-Beschleunigungscluster zur Ergänzung der GPU(s) 1708 und zur Entlastung einiger Tasks der GPU(s) 1708 verwendet werden (z. B. um mehr Zyklen der GPU(s) 1708 für die Durchführung anderer Tasks freizugeben). Bei mindestens einer Ausführungsform kann (können) der/die Beschleuniger 1714 für gezielte Arbeitslasten verwendet werden (z. B. Wahrnehmung, faltende neuronale Netze („CNNs“), rückgekoppelte neuronale Netze („RNNs“) usw.), die stabil genug sind, um für eine Beschleunigung geeignet zu sein. Bei mindestens einer Ausführungsform kann ein CNN ein regionenbasiertes oder regionales faltendes neuronales Netz („RCNNs“) und ein schnelles RCNN (z. B. wie es für die Objekterkennung verwendet wird) oder eine andere Art von CNN aufweisen.
  • Bei mindestens einer Ausführungsform kann (können) der (die) Beschleuniger 1714 (z. B. Hardware-Beschleunigungscluster) einen Deep-Learning-Beschleuniger („DLA“) aufweisen. (Ein) DLA(s) kann (können) ohne Einschränkung eine oder mehrere Tensor Processing Units („TPUs“) aufweisen, die so ausgestaltet sein können, dass sie zusätzliche zehn Billionen Operationen pro Sekunde für Deep-Learning-Anwendungen und Inferencing bereitstellen. Bei mindestens einer Ausführungsform kann es sich bei den TPUs um Beschleuniger handeln, die für die Durchführung von Bildverarbeitungsfunktionen ausgestaltet und optimiert sind (z. B. für CNNs, RCNNs usw.). Der (die) DLA(s) kann (können) darüber hinaus für einen bestimmten Satz neuronaler Netzwerktypen und Gleitkommaoperationen sowie für Inferencing optimiert sein. Bei mindestens einer Ausführungsform kann das Design von DLA(s) mehr Leistung pro Millimeter bieten als eine typische Allzweck-GPU und übertrifft in der Regel die Leistung einer CPU bei weitem. Bei mindestens einer Ausführungsform kann (können) die TPU(s) mehrere Funktionen ausführen, einschließlich einer Einzelinstanz-Faltungsfunktion, die z. B. INT8-, INT16- und FP16-Datentypen sowohl für Merkmale als auch für Gewichte sowie Postprozessorfunktionen unterstützt. Bei mindestens einer Ausführungsform können DLA(s) schnell und effizient neuronale Netze, insbesondere CNNs, auf verarbeiteten oder unverarbeiteten Daten für eine Vielzahl von Funktionen ausführen, einschließlich, zum Beispiel und ohne Einschränkung: ein CNN für die Objektidentifizierung und -erkennung unter Verwendung von Daten von Kamerasensoren; ein CNN für die Abstandsschätzung unter Verwendung von Daten von Kamerasensoren; ein CNN für die Erkennung und Identifizierung von Einsatzfahrzeugen und die Erkennung unter Verwendung von Daten von Mikrofonen 1796; ein CNN für die Gesichtserkennung und die Identifizierung von Fahrzeugeigentümern unter Verwendung von Daten von Kamerasensoren; und/oder ein CNN für sicherheitsrelevante und/oder sicherheitsbezogene Ereignisse.
  • Bei mindestens einer Ausführungsform kann (können) DLA(s) jede Funktion der GPU(s) 1708 ausführen, und durch die Verwendung eines Inferenzbeschleunigers kann ein Entwickler beispielsweise entweder DLA(s) oder GPU(s) 1708 für eine beliebige Funktion vorsehen. Bei mindestens einer Ausführungsform kann der Entwickler beispielsweise die Verarbeitung von CNNs und Gleitkommaoperationen auf DLA(s) konzentrieren und andere Funktionen der GPU(s) 1708 und/oder einem oder mehreren anderen Beschleunigern 1714 überlassen.
  • Bei mindestens einer Ausführungsform kann (können) der (die) Beschleuniger 1714 (z. B. Hardware-Beschleunigungscluster) einen programmierbaren Bildverarbeitungsbeschleuniger („PVA“) aufweisen, der hier alternativ auch als Computer-Vision-Beschleuniger bezeichnet werden kann. Bei mindestens einer Ausführungsform kann (können) der (die) PVA(s) so gestaltet und ausgestaltet sein, dass er (sie) Computer-Vision-Algorithmen für fortschrittliche Fahrerassistenzsysteme („ADAS“) 1738, autonomes Fahren, Augmented-Reality-Anwendungen („AR“) und/oder Virtual-Reality-Anwendungen („VR“) beschleunigt. PVA(s) können ein Gleichgewicht zwischen Leistung und Flexibilität bieten. Bei mindestens einer Ausführungsform kann jeder PVA beispielsweise und ohne Einschränkung eine beliebige Anzahl von Rechenkernen mit reduziertem Befehlssatz („RISC“), direkten Speicherzugriff („DMA“) und/oder eine beliebige Anzahl von Vektorprozessoren aufweisen.
  • Bei mindestens einer Ausführungsform können die RISC-Kerne mit Bildsensoren (z.B. Bildsensoren einer der hier beschriebenen Kameras), Bildsignalprozessoren und/oder ähnlichem interagieren. Bei mindestens einer Ausführungsform kann jeder der RISC-Kerne eine beliebige Menge an Speicher aufweisen. Bei mindestens einer Ausführungsform können die RISC-Kerne je nach Ausführungsform eines von mehreren Protokollen verwenden. Bei mindestens einer Ausführungsform können RISC-Kerne ein Echtzeitbetriebssystem („RTOS“) ausführen. Bei mindestens einer Ausführungsform können RISC-Kerne mit einer oder mehreren integrierten Schaltungseinrichtungen, anwendungsspezifischen integrierten Schaltungen („ASICs“) und/oder Speichereinrichtungen implementiert sein. Bei mindestens einer Ausführungsform können RISC-Kerne beispielsweise einen Befehls-Cache und/oder einen eng gekoppelten RAM aufweisen.
  • Bei mindestens einer Ausführungsform kann ein DMA es Komponenten der PVA(s) ermöglichen, unabhängig von der/den CPU(s) 1706 auf den Systemspeicher zuzugreifen. Bei mindestens einer Ausführungsform kann ein DMA eine beliebige Anzahl von Merkmalen unterstützen, die zur Optimierung des PVAs verwendet werden, einschließlich, aber nicht beschränkt auf die Unterstützung von mehrdimensionaler Adressierung und/oder zirkulärer Adressierung. Bei mindestens einer Ausführungsform kann ein DMA bis zu sechs oder mehr Dimensionen der Adressierung unterstützen, die ohne Einschränkung Blockbreite, Blockhöhe, Blocktiefe, horizontales Block-Stepping, vertikales Block-Stepping und/oder Tiefen-Stepping aufweisen können.
  • Bei mindestens einer Ausführungsform können Vektorprozessoren programmierbare Prozessoren sein, die für eine effiziente und flexible Ausführung der Programmierung für Computer-Vision-Algorithmen ausgelegt sein können und Signalverarbeitungsfunktionen bieten. Bei mindestens einer Ausführungsform kann der PVA einen PVA-Kern und zwei Vektorverarbeitungs-Subsystem-Partitionen aufweisen. Bei mindestens einer Ausführungsform kann der PVA-Kern ein Prozessor-Subsystem, DMA-Engine(s) (z. B. zwei DMA-Engines) und/oder andere Peripheriegeräte aufweisen. Bei mindestens einer Ausführungsform kann das Vektorverarbeitungs-Subsystem als primäre Verarbeitungseinheit des PVAs fungieren und eine Vektorverarbeitungseinheit („VPU“), einen Befehlscache und/oder einen Vektorspeicher (z. B. „VMEM“) aufweisen. Bei mindestens einer Ausführungsform kann der VPU-Kern einen digitalen Signalprozessor aufweisen, wie z. B. einen digitalen Signalprozessor mit mehreren Daten für eine Anweisung („SIMD“) und sehr langen Anweisungsworten („VLIW“). Bei mindestens einer Ausführungsform kann eine Kombination aus SIMD und VLIW den Durchsatz und die Geschwindigkeit erhöhen.
  • Bei mindestens einer Ausführungsform kann jeder der Vektorprozessoren einen Befehls-Cache aufweisen und mit einem dedizierten Speicher verbunden sein. Infolgedessen kann bei mindestens einer Ausführungsform jeder der Vektorprozessoren so konfiguriert sein, dass er unabhängig von anderen Vektorprozessoren arbeitet. Bei mindestens einer Ausführungsform können Vektorprozessoren, die in einem bestimmten PVA enthalten sind, so konfiguriert sein, dass sie Datenparallelität verwenden. Beispielsweise können bei mindestens einer Ausführungsform mehrere Vektorprozessoren, die in einem einzigen PVA enthalten sind, denselben Computer-Vision-Algorithmus ausführen, jedoch für unterschiedliche Bildbereiche. Bei mindestens einer Ausführungsform können Vektorprozessoren, die in einem bestimmten PVA enthalten sind, gleichzeitig verschiedene Bildverarbeitungsalgorithmen für dasselbe Bild oder sogar verschiedene Algorithmen für aufeinander folgende Bilder oder Abschnitte eines Bildes ausführen. Bei mindestens einer Ausführungsform kann unter anderem eine beliebige Anzahl von PVAs in einem Hardware-Beschleunigungscluster und eine beliebige Anzahl von Vektorprozessoren in jedem PVA vorhanden sein. Bei mindestens einer Ausführungsform kann/können (der) PVA(s) einen zusätzlichen Fehlerkorrekturcode-Speicher („ECC“) aufweisen, um die Gesamtsystemsicherheit zu erhöhen.
  • Bei mindestens einer Ausführungsform kann (können) der (die) Beschleuniger 1714 (z. B. ein Hardware-Beschleunigungscluster) ein Computer-Vision-Netzwerk auf dem Chip und einen statischen Direktzugriffsspeicher („SRAM“) aufweisen, um einen SRAM mit hoher Bandbreite und geringer Latenz für den (die) Beschleuniger 1714 bereitzustellen. Bei mindestens einer Ausführungsform kann der On-Chip-Speicher mindestens 4 MB SRAM aufweisen, der beispielsweise und ohne Einschränkung aus acht feldkonfigurierbaren Speicherblöcken besteht, auf die sowohl der PVA als auch der DLA zugreifen können. Bei mindestens einer Ausführungsform kann jedes Paar von Speicherblöcken eine erweiterte Peripheriebusschnittstelle („APB“), Konfigurationsschaltungen, eine Steuerung und einen Multiplexer aufweisen. Bei mindestens einer Ausführungsform kann jeder beliebige Speichertyp verwendet werden. Bei mindestens einer Ausführungsform können PVA und DLA über einen Backbone auf den Speicher zugreifen, der PVA und DLA einen Hochgeschwindigkeitszugriff auf den Speicher ermöglicht. Bei mindestens einer Ausführungsform kann der Backbone ein Computer-Vision-Netzwerk auf dem Chip aufweisen, das PVA und DLA mit dem Speicher verbindet (z.B. unter Verwendung einer APB).
  • Bei mindestens einer Ausführungsform kann das Computer-Vision-Netz auf dem Chip eine Schnittstelle aufweisen, die vor der Übertragung von Steuersignalen/Adressen/Daten feststellt, dass sowohl der PVA als auch der DLA bereitstehende und gültige Signale liefern. Bei mindestens einer Ausführungsform kann eine Schnittstelle getrennte Phasen und getrennte Kanäle für die Übertragung von Steuersignalen/Adressen/Daten sowie eine Burst-Kommunikation für die kontinuierliche Datenübertragung vorsehen. Bei mindestens einer Ausführungsform kann eine Schnittstelle den Normen der Internationalen Organisation für Normung („ISO“) 26262 oder der Internationalen Elektrotechnischen Kommission („IEC“) 61508 entsprechen, obwohl auch andere Normen und Protokolle verwendet werden können.
  • Bei mindestens einer Ausführungsform kann eines oder können mehrere der SoC(s) 1704 einen Echtzeit-Raytracing-Hardwarebeschleuniger aufweisen. Bei mindestens einer Ausführungsform kann der Echtzeit-Raytracing-Hardwarebeschleuniger verwendet werden, um schnell und effizient Positionen und Ausmaße von Objekten (z.B. innerhalb eines Weltmodells) zu bestimmen, um Echtzeit-Visualisierungssimulationen zu erzeugen, für RADAR-Signalinterpretation, für Schallausbreitungssynthese und/oder -analyse, für die Simulation von SONAR-Systemen, für eine allgemeine Wellenausbreitungssimulation, für den Vergleich mit LIDAR-Daten zum Zwecke der Lokalisierung und/oder für andere Funktionen und/oder für andere Zwecke.
  • Bei mindestens einer Ausführungsform hat/haben der/die Beschleuniger 1714 (z. B. Hardware-Beschleuniger-Cluster) eine breite Palette von Anwendungen für das autonome Fahren. Bei mindestens einer Ausführungsform kann ein PVA ein programmierbarer Bildverarbeitungsbeschleuniger sein, der für wichtige Verarbeitungsschritte in ADAS und autonomen Fahrzeugen verwendet werden kann. Bei mindestens einer Ausführungsform eignen sich die Fähigkeiten eines PVAs gut für algorithmische Bereiche, die eine vorhersehbare Verarbeitung bei geringer Leistung und geringer Latenz benötigen. Mit anderen Worten: ein PVA eignet sich gut für halbdichte oder dichte reguläre Berechnungen, selbst bei kleinen Datensätzen, die vorhersehbare Laufzeiten mit geringer Latenz und geringem Stromverbrauch erfordern. Bei mindestens einer Ausführungsform sind für autonome Fahrzeuge, wie z.B. Fahrzeug 1700, PVAs entwickelt, um klassische Computer-Vision-Algorithmen auszuführen, da sie effizient bei der Objekterkennung sind und mit ganzzahligen mathematischen Verfahren arbeiten.
  • Zum Beispiel wird bei mindestens einer Ausführungsform einer Technologie ein PVA verwendet, um Computer-Stereo-Vision durchzuführen. Bei mindestens einer Ausführungsform kann bei einigen Beispielen ein auf semiglobalem Matching basierender Algorithmus verwendet werden, obwohl dies nicht als Einschränkung gedacht ist. Bei mindestens einer Ausführungsform werden bei Anwendungen für das autonome Fahren der Stufen 3-5 Bewegungsschätzungen/Stereoabgleich während der Fahrt verwendet (z. B. Struktur aus Bewegung, Fußgängererkennung, Fahrspurerkennung usw.). Bei mindestens einer Ausführungsform kann der PVA eine Computer-Stereosichtfunktion auf Eingaben von zwei monokularen Kameras ausführen.
  • Bei mindestens einer Ausführungsform kann ein PVA verwendet werden, um einen dichten optischen Fluss auszuführen. Zum Beispiel kann ein PVA bei mindestens einer Ausführungsform RADAR-Rohdaten verarbeiten (z.B. unter Verwendung einer 4D-Fast-Fourier-Transformation), um verarbeitete RADAR-Daten zu liefern. Bei mindestens einer Ausführungsform wird ein PVA für die Flugzeittiefenverarbeitung verwendet, indem Flugzeit-Rohdaten verarbeitet werden, um z.B. verarbeitete Flugzeitdaten bereitzustellen.
  • Bei mindestens einer Ausführungsform kann ein DLA verwendet werden, um jede Art von Netzwerk zu betreiben, um die Steuerung und die Fahrsicherheit zu verbessern, einschließlich beispielsweise und ohne Einschränkung eines neuronalen Netzes, das für jede Objekterkennung ein Maß für das Vertrauen ausgibt. Bei mindestens einer Ausführungsform kann das Vertrauen als Wahrscheinlichkeit dargestellt oder interpretiert werden, oder als relative „Gewichtung“ jeder Erkennung im Vergleich zu anderen Erkennungen. Bei mindestens einer Ausführungsform ermöglicht es die Konfidenz dem System, darüber hinaus Entscheidungen darüber zu treffen, welche Erkennungen als echte positive Erkennungen und welche als falsch positive Erkennungen betrachtet werden sollen. Bei mindestens einer Ausführungsform kann ein System einen Schwellenwert für die Zuverlässigkeit festlegen und nur Erkennungen, die den Schwellenwert überschreiten, als echte positive Erkennungen betrachten. In einer Ausführungsform, in der ein automatisches Notbremssystem („AEB“) verwendet wird, würden falsch positive Erkennungen dazu führen, dass das Fahrzeug automatisch eine Notbremsung durchführt, was natürlich unerwünscht ist. Bei mindestens einer Ausführungsform können sehr sichere Erkennungen als Auslöser für ein AEB angesehen werden. Bei mindestens einer Ausführungsform kann ein DLA ein neuronales Netz zur Regression des Vertrauenswertes einsetzen. Bei mindestens einer Ausführungsform kann das neuronale Netz als Eingabe zumindest eine Teilmenge von Parametern verwenden, wie z.B. die Abmessungen des Begrenzungsrahmens, die (z.B. von einem anderen Teilsystem) erhaltene Schätzung der Grundfläche, die Ausgabe des/der IMU-Sensors/en 1766, die mit der Ausrichtung des Fahrzeugs 1700 korreliert, die Entfernung, die Schätzungen der 3D-Position des Objekts, die vom neuronalen Netz und/oder anderen Sensoren (z.B. LIDAR-Sensor(en) 1764 oder RADAR-Sensor(en) 1760) erhalten werden, und andere.
  • Bei mindestens einer Ausführungsform kann ein oder können mehrere SoC(s) 1704 einen oder mehrere Datenspeicher 1716 (z.B. einen Speicher) aufweisen. Bei mindestens einer Ausführungsform kann (können) der (die) Datenspeicher 1716 ein On-Chip-Speicher des (der) SoC(s) 1704 sein, der (die) neuronale Netze speichern kann (können), die auf GPU(s) 1708 und/oder einem DLA ausgeführt werden sollen. Bei mindestens einer Ausführungsform kann die Kapazität des/der Datenspeicher(s) 1716 groß genug sein, um mehrere Instanzen von neuronalen Netzen aus Gründen der Redundanz und Sicherheit zu speichern. Bei mindestens einer Ausführungsform kann/können der/die Datenspeicher 1712 L2 oder L3 Cache(s) umfassen.
  • Bei mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 1704 eine beliebige Anzahl von Prozessoren 1710 (z.B. eingebettete Prozessoren) aufweisen. Bei mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1710 einen Boot- und Energieverwaltungsprozessor aufweisen, bei dem es sich um einen dedizierten Prozessor und ein dediziertes Subsystem handeln kann, um die Boot-Energie- und Verwaltungsfunktionen und die damit verbundene Sicherheitsdurchsetzung zu handhaben. Bei mindestens einer Ausführungsform kann der Boot- und Energieverwaltungsprozessor ein Teil der Bootsequenz des/der SoC(s) 1704 sein und Laufzeit-Energieverwaltungsdienste bereitstellen. Bei mindestens einer Ausführungsform kann der Prozessor für die Boot-Energieversorgung und -Verwaltung Takt- und Spannungsprogrammierung, Unterstützung bei Systemübergängen mit niedrigem Energiebedarf, Verwaltung von SoC(s) 1704-Temperaturen und Temperatursensoren und/oder Verwaltung von SoC(s) 1704-Energieversorgungszuständen bereitstellen. Bei mindestens einer Ausführungsform kann jeder Temperatursensor als Ringoszillator implementiert sein, dessen Ausgangsfrequenz proportional zur Temperatur ist, und (ein) SoC(s) 1704 kann/können Ringoszillatoren verwenden, um Temperaturen von CPU(s) 1706, GPU(s) 1708 und/oder Beschleuniger(n) 1714 zu erfassen. Bei mindestens einer Ausführungsform kann der Boot- und Energieverwaltungsprozessor, wenn festgestellt wird, dass die Temperaturen einen Schwellenwert überschreiten, in eine Temperaturfehlerroutine eintreten und die SoC(s) 1704 in einen Zustand mit geringerer Leistung versetzen und/oder das Fahrzeug 1700 in einen Chauffeur-zu-sicherem-Halt-Modus versetzen (z. B. das Fahrzeug 1700 zu einem sicheren Halt bringen).
  • Bei mindestens einer Ausführungsform kann/können der/die Prozessor(en) 1710 darüber hinaus einen Satz eingebetteter Prozessoren aufweisen, die als Audioverarbeitungsmaschine dienen können. Bei mindestens einer Ausführungsform kann die Audioverarbeitungsmaschine ein Audio-Subsystem sein, das eine vollständige Hardware-Unterstützung für Mehrkanal-Audio über mehrere Schnittstellen und eine breite und flexible Palette von Audio-I/O-Schnittstellen ermöglicht. Bei mindestens einer Ausführungsform handelt es sich bei der Audioverarbeitungsmaschine um einen dedizierten Prozessorkern mit einem digitalen Signalprozessor mit dediziertem RAM.
  • Bei mindestens einer Ausführungsform kann/können der/die Prozessor(en) 1710 darüber hinaus eine „always on“-Prozessor-Maschine aufweisen, die die notwendigen Hardware-Funktionen zur Unterstützung von Sensor-Management mit geringem Stromverbrauch und Aufwach-Anwendungsfälle bereitstellen kann. Bei mindestens einer Ausführungsform kann die „always on“-Prozessor-Maschine ohne Einschränkung einen Prozessorkern, ein eng gekoppeltes RAM, unterstützende Peripheriegeräte (z.B. Timer und Interrupt-Controller), verschiedene I/O-Controller-Peripheriegeräte und Routing-Logik aufweisen.
  • Bei mindestens einer Ausführungsform kann/können der/die Prozessor(en) 1710 darüber hinaus eine Sicherheits-Cluster-Maschine aufweisen, die ohne Einschränkung ein dediziertes Prozessor-Subsystem zur Handhabung des Sicherheitsmanagements für Automobilanwendungen aufweist. Bei mindestens einer Ausführungsform kann die Sicherheits-Cluster-Maschine ohne Einschränkung zwei oder mehr Prozessorkerne, ein eng gekoppeltes RAM, unterstützende Peripheriegeräte (z. B. Zeitgeber, eine Interrupt-Steuerung usw.) und/oder eine Routing-Logik aufweisen. In einem Sicherheitsmodus können bei mindestens einer Ausführungsform zwei oder mehr Kerne in einem Lockstep-Modus arbeiten und als ein einziger Kern mit einer Vergleichslogik funktionieren, um etwaige Unterschiede zwischen ihren Operationen zu erkennen. Bei mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1710 darüber hinaus eine Echtzeit-Kamera-Maschine aufweisen, die ohne Einschränkung ein dediziertes Prozessor-Subsystem zur Handhabung des Echtzeit-Kameramanagements aufweisen kann. Bei mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1710 darüber hinaus einen Signalprozessor mit hohem Dynamikbereich aufweisen, der ohne Einschränkung einen Bildsignalprozessor aufweisen kann, der eine Hardware-Maschine ist, die Teil der Kameraverarbeitungspipeline ist.
  • Bei mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 1710 einen Videobildkompositor aufweisen, der ein Verarbeitungsblock sein kann (z. B. auf einem Mikroprozessor implementiert), der Videonachverarbeitungsfunktionen implementiert, die von einer Videowiedergabeanwendung benötigt werden, um das endgültige Bild für das Spieler-Fenster zu erzeugen. Bei mindestens einer Ausführungsform kann der Videobildkompositor eine Linsenverzerrungskorrektur an der/den Weitwinkelkamera(s) 1770, der/den Surround-Kamera(s) 1774 und/oder an dem/den Sensor(en) der Überwachungskamera(s) in der Kabine vornehmen. Bei mindestens einer Ausführungsform wird/werden der/die Sensor(en) der Überwachungskamera(s) in der Kabine vorzugsweise von einem neuronalen Netz überwacht, das auf einer anderen Instanz des SoC 1704 läuft und so ausgestaltet ist, dass es Ereignisse in der Kabine erkennt und entsprechend reagiert. Bei mindestens einer Ausführungsform kann ein System im Fahrzeuginneren ohne Einschränkung Lippenlesen durchführen, um den Mobilfunkdienst zu aktivieren und einen Anruf zu tätigen, E-Mails zu diktieren, das Fahrtziel zu ändern, das Infotainmentsystem und die Einstellungen des Fahrzeugs zu aktivieren oder zu ändern oder sprachgesteuertes Surfen im Internet zu ermöglichen. Bei mindestens einer Ausführungsform stehen dem Fahrer bestimmte Funktionen zur Verfügung, wenn das Fahrzeug in einem autonomen Modus betrieben wird, und sind ansonsten deaktiviert.
  • Bei mindestens einer Ausführungsform kann der Videobildkompositor eine verbesserte zeitliche Rauschunterdrückung sowohl für eine räumliche als auch für eine zeitliche Rauschunterdrückung aufweisen. Zum Beispiel bei mindestens einer Ausführungsform, wenn Bewegung in einem Video auftritt, gewichtet die Rauschunterdrückung die räumliche Information angemessen und verringert das Gewicht der Information, die von benachbarten Bildern geliefert wird. Bei mindestens einer Ausführungsform, bei der ein Bild oder ein Abschnitt eines Bildes keine Bewegung aufweist, kann die vom Videobildkompositor durchgeführte zeitliche Rauschreduzierung Informationen aus dem vorherigen Bild verwenden, um das Rauschen im aktuellen Bild zu reduzieren.
  • Bei mindestens einer Ausführungsform kann der Videobildkompositor auch so ausgestaltet sein, dass er eine Stereorektifizierung an eingegebenen Stereolinsenrahmen durchführt. Bei mindestens einer Ausführungsform kann der Videobildkompositor darüber hinaus für die Gestaltung der Benutzeroberfläche verwendet werden, wenn der Desktop des Betriebssystems in Gebrauch ist und die GPU(s) 1708 nicht zum kontinuierlichen Rendern neuer Oberflächen benötigt werden. Bei mindestens einer Ausführungsform, wenn die GPU(s) 1708 eingeschaltet sind und aktiv 3D-Rendering durchführen, kann der Videobildkompositor verwendet werden, um die GPU(s) 1708 zu entlasten, um die Leistung und Reaktionsfähigkeit zu verbessern.
  • Bei mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 1704 darüber hinaus eine serielle MIPI-Kameraschnittstelle zum Empfang von Video und Eingaben von Kameras, eine Hochgeschwindigkeitsschnittstelle und/oder einen Videoeingabeblock aufweisen, der für Kamera- und verwandte Pixeleingabefunktionen verwendet werden kann. Bei mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 1704 darüber hinaus eine oder mehrere Eingabe-/Ausgabe-Steuerungen aufweisen, die durch Software gesteuert werden können und für den Empfang von I/O-Signalen verwendet werden können, die keiner bestimmten Rolle zugeordnet sind.
  • Bei mindestens einer Ausführungsform können ein oder mehrere SoC(s) 1704 darüber hinaus eine breite Palette von Peripherieschnittstellen aufweisen, um die Kommunikation mit Peripheriegeräten, Audio-Encodern/Decodern („Codecs“), der Energieverwaltung und/oder anderen Einrichtungen zu ermöglichen. SoC(s) 1704 kann (können) verwendet werden, um Daten von Kameras (z. B. verbunden über Gigabit Multimedia Serial Link und Ethernet), Sensoren (z. B. LIDAR-Sensor(en) 1764, RADAR-Sensor(en) 1760 usw., die über Ethernet verbunden sein können), Daten von Bus 1702 (z. B. Geschwindigkeit des Fahrzeugs 1700, Lenkradposition usw.), Daten von GNSS-Sensor(en) 1758 (z. B. verbunden über Ethernet oder CAN-Bus) usw. zu verarbeiten. Bei mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 1704 darüber hinaus dedizierte Hochleistungs-Massenspeichersteuerungen aufweisen, die ihre eigenen DMA-Maschinen aufweisen können und die verwendet werden können, um die CPU(s) 1706 von Routine-Datenverwaltungsaufgaben zu entlasten.
  • Bei mindestens einer Ausführungsform kann (können) der (die) SoC(s) 1704 eine End-to-End-Plattform mit einer flexiblen Architektur sein, die die Automatisierungsebenen 3 bis 5 umfasst und dadurch eine umfassende funktionale Sicherheitsarchitektur bereitstellt, die Computer-Vision- und ADAS-Techniken für Diversität und Redundanz nutzt und eine Plattform für einen flexiblen, zuverlässigen Fahrsoftware-Stack zusammen mit Deep-Learning-Werkzeugen bereitstellt. Bei mindestens einer Ausführungsform können die SoC(s) 1704 schneller, zuverlässiger und sogar energie- und platzsparender sein als herkömmliche Systeme. Zum Beispiel können bei mindestens einer Ausführungsform der/die Beschleuniger 1714 in Kombination mit der/den CPU(s) 1706, der/den GPU(s) 1708 und dem/den Datenspeicher(n) 1716 eine schnelle, effiziente Plattform für autonome Fahrzeuge der Stufe 3-5 bilden.
  • Bei mindestens einer Ausführungsform können Computer-Vision-Algorithmen auf CPUs ausgeführt werden, die unter Verwendung einer Hochsprachen-Programmierung, wie z.B. C, ausgestaltet sein können, um eine Vielzahl von Verarbeitungsalgorithmen für eine Vielzahl von visuellen Daten auszuführen. Bei mindestens einer Ausführungsform sind CPUs jedoch oft nicht in der Lage, die Leistungsanforderungen vieler Bildverarbeitungsanwendungen zu erfüllen, wie z. B. die Anforderungen an die Ausführungszeit und den Stromverbrauch. Bei mindestens einer Ausführungsform sind viele CPUs nicht in der Lage, komplexe Objekterkennungsalgorithmen in Echtzeit auszuführen, die in fahrzeuginternen ADAS-Anwendungen und in praktischen autonomen Fahrzeugen der Stufe 3-5 verwendet werden.
  • Ausführungsformen, wie sie hier beschrieben sind, ermöglichen die gleichzeitige und/oder sequentielle Ausführung mehrerer neuronaler Netze und die Kombination der Ergebnisse, um autonome Fahrfunktionen der Stufe 3-5 zu ermöglichen. Zum Beispiel kann bei mindestens einer Ausführungsform ein CNN, das auf einem DLA oder einer diskreten GPU (z.B. GPU(s) 1720) ausgeführt wird, eine Text- und Worterkennung aufweisen, die es dem Supercomputer ermöglicht, Verkehrsschilder zu lesen und zu verstehen, einschließlich Schildern, für die das neuronale Netz nicht speziell trainiert wurde. Bei mindestens einer Ausführungsform kann ein DLA darüber hinaus ein neuronales Netz aufweisen, das in der Lage ist, Verkehrszeichen zu identifizieren, zu interpretieren und semantisch zu verstehen, und dieses semantische Verständnis an die auf einem CPU-Komplex laufenden Wegplanungsmodule weiterzugeben.
  • Bei mindestens einer Ausführungsform können mehrere neuronale Netze gleichzeitig ausgeführt werden, wie beim Fahren der Stufe 3, 4 oder 5. Zum Beispiel kann bei mindestens einer Ausführungsform ein Warnschild mit der Aufschrift „Vorsicht: Blinkende Lichter deuten auf Vereisung hin“ zusammen mit einem elektrischen Licht unabhängig oder gemeinsam von mehreren neuronalen Netzen interpretiert werden. Bei mindestens einer Ausführungsform kann das Schild selbst von einem ersten eingesetzten neuronalen Netz (z. B. einem trainierten neuronalen Netz) als Verkehrsschild identifiziert werden, und der Text „Blinkende Lichter deuten auf Glatteis hin“ kann von einem zweiten eingesetzten neuronalen Netz interpretiert werden, das die (vorzugsweise auf einem CPU-Komplex ausgeführte) Wegplanungssoftware des Fahrzeugs darüber informiert, dass, wenn blinkende Lichter erkannt werden, Glatteis vorliegt. Bei mindestens einer Ausführungsform kann das Blinklicht durch den Betrieb eines dritten neuronalen Netzes über mehrere Bilder identifiziert werden, das die Wegplanungssoftware des Fahrzeugs über das Vorhandensein (oder Fehlen) von Blinklichtern informiert. Bei mindestens einer Ausführungsform können alle drei neuronalen Netze gleichzeitig laufen, beispielsweise innerhalb eines DLAs und/oder auf GPU(s) 1708.
  • Bei mindestens einer Ausführungsform kann ein CNN zur Gesichtserkennung und zur Identifizierung des Fahrzeugbesitzers Daten von Kamerasensoren verwenden, um die Anwesenheit eines autorisierten Fahrers und/oder Besitzers des Fahrzeugs 1700 zu identifizieren. Bei mindestens einer Ausführungsform kann eine immer aktive Sensorverarbeitungs-Maschine verwendet werden, um das Fahrzeug zu entriegeln, wenn sich der Besitzer der Fahrertür nähert, und um die Lichter einzuschalten, und, im Sicherheitsmodus, um das Fahrzeug zu deaktivieren, wenn der Besitzer das Fahrzeug verlässt. Auf diese Weise sorgen die SoC(s) 1704 für Sicherheit gegen Diebstahl und/oder Carjacking.
  • Bei mindestens einer Ausführungsform kann ein CNN zur Erkennung und Identifizierung von Einsatzfahrzeugen Daten von Mikrofonen 1796 verwenden, um Sirenen von Einsatzfahrzeugen zu erkennen und zu identifizieren. Bei mindestens einer Ausführungsform verwenden die SoC(s) 1704 ein CNN zur Klassifizierung von Umwelt- und Stadtgeräuschen sowie zur Klassifizierung visueller Daten. Bei mindestens einer Ausführungsform wird ein CNN, das auf einem DLA läuft, darauf trainiert, die relative Annäherungsgeschwindigkeit von Einsatzfahrzeugen zu erkennen (z. B. unter Verwendung des Dopplereffekts). Bei mindestens einer Ausführungsform kann ein CNN auch so trainiert werden, dass es Einsatzfahrzeuge identifiziert, die spezifisch für das lokale Gebiet sind, in dem das Fahrzeug unterwegs ist, wie es von GNSS-Sensor(en) 1758 identifiziert wird. Bei mindestens einer Ausführungsform wird ein CNN bei einem Einsatz in Europa versuchen, europäische Sirenen zu erkennen, und bei einem Einsatz in den Vereinigten Staaten wird das CNN versuchen, nur nordamerikanische Sirenen zu identifizieren. Bei mindestens einer Ausführungsform kann, sobald ein Einsatzfahrzeug erkannt wird, ein Steuerprogramm verwendet werden, um eine Sicherheitsroutine für Einsatzfahrzeuge auszuführen, das Fahrzeug zu verlangsamen, an den Straßenrand zu fahren, das Fahrzeug zu parken und/oder das Fahrzeug im Leerlauf laufen zu lassen, mit Hilfe des/der Ultraschallsensors/en 1762, bis das/die Einsatzfahrzeug(e) vorbeifahren.
  • Bei mindestens einer Ausführungsform kann das Fahrzeug 1700 eine oder mehrere CPU(s) 1718 (z.B. diskrete CPU(s) oder dCPU(s)) aufweisen, die über eine Hochgeschwindigkeitsverbindung (z.B. PCIe) mit dem/den SoC(s) 1704 verbunden sein können. Bei mindestens einer Ausführungsform kann (können) die CPU(s) 1718 beispielsweise einen X86-Prozessor aufweisen. (Eine) CPU(s) 1718 kann/können verwendet werden, um eine Vielzahl von Funktionen auszuführen, einschließlich der Schlichtung potenziell inkonsistenter Ergebnisse zwischen ADAS-Sensoren und SoC(s) 1704 und/oder der Überwachung des Status und des Zustands der Steuerung(en) 1736 und/oder eines Infotainment-Systems auf einem Chip („Infotainment-SoC“) 1730, zum Beispiel.
  • Bei mindestens einer Ausführungsform kann das Fahrzeug 1700 GPU(s) 1720 (z.B. diskrete GPU(s) oder dGPU(s)) aufweisen, die mit dem/den SoC(s) 1704 über eine Hochgeschwindigkeitsverbindung (z.B. NVIDIAs NVLINK) gekoppelt sein können. Bei mindestens einer Ausführungsform kann/können GPU(s) 1720 zusätzliche künstliche Intelligenzfunktionalität bereitstellen, beispielsweise durch Ausführen redundanter und/oder unterschiedlicher neuronaler Netze, und kann/können verwendet werden, um neuronale Netze zu trainieren und/oder zu aktualisieren, was zumindest teilweise auf Eingaben (z.B. Sensordaten) von Sensoren des Fahrzeugs 1700 basiert.
  • Bei mindestens einer Ausführungsform kann das Fahrzeug 1700 darüber hinaus eine Netzwerkschnittstelle 1724 aufweisen, die ohne Einschränkung eine oder mehrere drahtlose Antennen 1726 aufweisen kann (z.B. eine oder mehrere drahtlose Antennen 1726 für verschiedene Kommunikationsprotokolle, wie z.B. eine Mobilfunkantenne, eine Bluetooth-Antenne, usw.). Bei mindestens einer Ausführungsform kann die Netzwerkschnittstelle 1724 verwendet werden, um eine drahtlose Verbindung über das Internet mit einer Cloud (z. B. mit einem oder mehreren Servern und/oder anderen Netzwerkeinrichtungen), mit anderen Fahrzeugen und/oder mit Recheneinrichtungen (z. B. Clienteinrichtungen von Fahrgästen) zu ermöglichen. Bei mindestens einer Ausführungsform kann zur Kommunikation mit anderen Fahrzeugen eine direkte Verbindung zwischen dem Fahrzeug 80 und einem anderen Fahrzeug und/oder eine indirekte Verbindung (z. B. über Netzwerke und das Internet) hergestellt werden. Bei mindestens einer Ausführungsform können direkte Verbindungen über eine Fahrzeug-zu-Fahrzeug-Kommunikationsverbindung hergestellt werden. Bei mindestens einer Ausführungsform kann die Fahrzeug-zu-Fahrzeug-Kommunikationsverbindung dem Fahrzeug 1700 Informationen über Fahrzeuge in der Nähe des Fahrzeugs 1700 liefern (z. B. Fahrzeuge vor, neben und/oder hinter dem Fahrzeug 1700). Bei mindestens einer Ausführungsform kann die vorgenannte Funktionalität Teil einer kooperativen adaptiven Geschwindigkeitsregelungsfunktion des Fahrzeugs 1700 sein.
  • Bei mindestens einer Ausführungsform kann die Netzwerkschnittstelle 1724 ein SoC aufweisen, das Modulations- und Demodulationsfunktionen bereitstellt und die Steuerung(en) 1736 in die Lage versetzt, über drahtlose Netzwerke zu kommunizieren. Bei mindestens einer Ausführungsform kann die Netzwerkschnittstelle 1724 ein Hochfrequenz-Frontend für die Aufwärtskonvertierung von einem Basisband auf eine Hochfrequenz und die Abwärtskonvertierung von einer Hochfrequenz auf ein Basisband aufweisen. Bei mindestens einer Ausführungsform können die Frequenzumwandlungen auf jede technisch mögliche Weise durchgeführt werden. Beispielsweise können Frequenzumwandlungen durch bekannte Verfahren und/oder unter Verwendung von Superheterodyn-Verfahren durchgeführt werden. Bei mindestens einer Ausführungsform kann die Hochfrequenz-Front-End-Funktionalität durch einen separaten Chip bereitgestellt werden. Bei mindestens einer Ausführungsform kann die Netzwerkschnittstelle eine drahtlose Funktionalität zur Kommunikation über LTE, WCDMA, UMTS, GSM, CDMA2000, Bluetooth, Bluetooth LE, Wi-Fi, Z-Wave, ZigBee, LoRaWAN und/oder andere drahtlose Protokolle aufweisen.
  • Bei mindestens einer Ausführungsform kann das Fahrzeug 1700 darüber hinaus einen oder mehrere Datenspeicher 1728 aufweisen, die ohne Einschränkung einen Off-Chip-Speicher (z.B. Off-SoC(s) 1704) aufweisen können. Bei mindestens einer Ausführungsform kann (können) der (die) Datenspeicher 1728 ohne Einschränkung ein oder mehrere Speicherelemente aufweisen, darunter RAM, SRAM, dynamischer Direktzugriffsspeicher („DRAM“), Video-Direktzugriffsspeicher („VRAM“), Flash, Festplatten und/oder andere Komponenten und/oder Einrichtungen, die mindestens ein Bit an Daten speichern können.
  • Bei mindestens einer Ausführungsform kann das Fahrzeug 1700 darüber hinaus GNSS-Sensor(en) 1758 (z.B. GPS- und/oder unterstützte GPS-Sensoren) aufweisen, um bei der Kartierung, der Wahrnehmung, der Erstellung von Belegungsrastern und/oder der Pfadplanung zu helfen. Bei mindestens einer Ausführungsform kann eine beliebige Anzahl von GNSS-Sensor(en) 1758 verwendet werden, die beispielsweise und ohne Einschränkung ein GPS aufweisen, das einen USB-Anschluss mit einer Ethernet-zu-Seriell-Brücke (z. B. RS-232) verwendet.
  • Bei mindestens einer Ausführungsform kann das Fahrzeug 1700 darüber hinaus RADAR-Sensor(en) 1760 aufweisen. Der/die RADAR-Sensor(en) 1760 kann/können von einem Fahrzeug 1700 für die Fahrzeugerkennung über große Entfernungen verwendet werden, selbst bei Dunkelheit und/oder schlechten Wetterbedingungen. Bei mindestens einer Ausführungsform können die RADAR-Funktionssicherheitsstufen ASIL B sein. Der/die RADAR-Sensor(en) 1760 kann/können CAN und/oder den Bus 1702 (z. B. zur Übertragung der von dem/den RADAR-Sensor(en) 1760 erzeugten Daten) zur Steuerung und zum Zugriff auf Objektverfolgungsdaten verwenden, wobei bei einigen Beispielen der Zugriff auf Rohdaten über ein Ethernet erfolgt. Bei mindestens einer Ausführungsform kann eine breite Palette von RADAR-Sensortypen verwendet werden. Zum Beispiel und ohne Einschränkung können RADAR-Sensor(en) 1760 für die Verwendung von Front-, Heck- und Seiten-RADAR geeignet sein. Bei mindestens einer Ausführungsform handelt es sich bei einem oder mehreren der RADAR-Sensoren 1760 um Puls-Doppler-RADAR-Sensor(en).
  • Bei mindestens einer Ausführungsform kann (können) der (die) RADAR-Sensor(en) 1760 verschiedene Konfigurationen aufweisen, wie z. B. große Reichweite mit engem Sichtfeld, kurze Reichweite mit breitem Sichtfeld, seitliche Abdeckung mit kurzer Reichweite usw. Bei mindestens einer Ausführungsform kann das RADAR mit großer Reichweite für die adaptive Geschwindigkeitsregelung verwendet werden. Bei mindestens einer Ausführungsform können RADAR-Systeme mit großer Reichweite ein breites Sichtfeld bieten, was durch zwei oder mehr unabhängige Abtastungen, z. B. innerhalb eines Bereichs von 250 m, realisiert wird. Bei mindestens einer Ausführungsform kann/können der/die RADAR-Sensor(en) 1760 dabei helfen, zwischen stationären und sich bewegenden Objekten zu unterscheiden, und kann/können vom ADAS-System 1738 zur Notbremsunterstützung und zur Vorwärtskollisionswarnung verwendet werden. Bei mindestens einer Ausführungsform kann (können) der (die) Sensor(en) 1760, der (die) in einem RADAR-System mit großer Reichweite enthalten ist (sind), ohne Einschränkung ein monostatisches multimodales RADAR mit mehreren (z. B. sechs oder mehr) festen RADAR-Antennen und einer Hochgeschwindigkeits-CAN- und FlexRay-Schnittstelle aufweisen. Bei mindestens einer Ausführungsform mit sechs Antennen können vier Antennen in der Mitte ein fokussiertes Strahlenmuster erzeugen, das dazu dient, die Umgebung des Fahrzeugs bei höheren Geschwindigkeiten mit minimalen Störungen durch den Verkehr auf den angrenzenden Fahrspuren zu erfassen. Bei mindestens einer Ausführungsform können die beiden anderen Antennen das Sichtfeld erweitern, so dass Fahrzeuge, die in die Fahrspur des Fahrzeugs 1700 einfahren oder diese verlassen, schnell erfasst werden können.
  • Bei mindestens einer Ausführungsform können RADAR-Systeme mittlerer Reichweite beispielsweise eine Reichweite von bis zu 160 m (vorn) oder 80 m (hinten) und ein Sichtfeld von bis zu 42 Grad (vorn) oder 150 Grad (hinten) aufweisen. Bei mindestens einer Ausführungsform können Kurzstrecken-RADAR-Systeme ohne Einschränkung eine beliebige Anzahl von RADAR-Sensoren 1760 aufweisen, die an beiden Enden des hinteren Stoßfängers installiert sein können. Bei mindestens einer Ausführungsform kann ein RADAR-Sensorsystem, wenn es an beiden Enden des hinteren Stoßfängers installiert ist, zwei Strahlen erzeugen, die den toten Winkel im hinteren Bereich und neben dem Fahrzeug ständig überwachen. Bei mindestens einer Ausführungsform können RADAR-Systeme mit kurzer Reichweite im ADAS-System 1738 zur Erkennung des toten Winkels und/oder zur Unterstützung beim Spurwechsel verwendet werden.
  • Bei mindestens einer Ausführungsform kann das Fahrzeug 1700 darüber hinaus Ultraschallsensor(en) 1762 aufweisen. Bei mindestens einer Ausführungsform kann (können) der (die) Ultraschallsensor(en) 1762, der (die) an der Vorderseite, an der Rückseite und/oder an den Seiten des Fahrzeugs 1700 angeordnet sein kann (können), zur Einparkhilfe und/oder zur Erstellung und Aktualisierung eines Belegungsrasters verwendet werden. Bei mindestens einer Ausführungsform kann eine Vielzahl von Ultraschallsensoren 1762 verwendet werden, und unterschiedliche Ultraschallsensoren 1762 können für unterschiedliche Erfassungsbereiche (z. B. 2,5 m, 4 m) verwendet werden. Bei mindestens einer Ausführungsform kann/können der/die Ultraschallsensor(en) 1762 bei funktionalen Sicherheitsstufen von ASIL B arbeiten.
  • Bei mindestens einer Ausführungsform kann das Fahrzeug 1700 LIDAR-Sensor(en) 1764 aufweisen. Der/die LIDAR-Sensor(en) 1764 kann/können zur Objekt- und Fußgängererkennung, Notbremsung, Kollisionsvermeidung und/oder anderen Funktionen verwendet werden. Bei mindestens einer Ausführungsform kann/können der/die LIDAR-Sensor(en) 1764 die funktionale Sicherheitsstufe ASIL B aufweisen. Bei mindestens einer Ausführungsform kann das Fahrzeug 1700 mehrere LIDAR-Sensoren 1764 (z.B. zwei, vier, sechs usw.) aufweisen, die Ethernet verwenden können (z.B. um Daten an einen Gigabit-Ethernet-Switch zu liefern).
  • Bei mindestens einer Ausführungsform kann/können der/die LIDAR-Sensor(en) 1764 in der Lage sein, eine Liste von Objekten und deren Entfernungen für ein 360-Grad-Sichtfeld zu liefern. Bei mindestens einer Ausführungsform kann/können der/die handelsübliche(n) LIDAR-Sensor(en) 1764 eine angezeigte Reichweite von etwa 100 m haben, mit einer Genauigkeit von 2 cm bis 3 cm und mit Unterstützung für eine 100-Mbps-Ethernet-Verbindung, zum Beispiel. Bei mindestens einer Ausführungsform können ein oder mehrere nicht vorstehende LIDAR-Sensoren 1764 verwendet werden. Bei einer solchen Ausführungsform kann/können der/die LIDAR-Sensor(en) 1764 als eine kleine Einrichtung implementiert sein, die in die Front, das Heck, die Seiten und/oder die Ecken des Fahrzeugs 1700 eingebettet sein kann. Bei mindestens einer Ausführungsform kann/können der/die LIDAR-Sensor(en) 1764 in einer solchen Ausführungsform ein horizontales Sichtfeld von bis zu 120 Grad und ein vertikales Sichtfeld von bis zu 35 Grad mit einer Reichweite von 200 m selbst für Objekte mit geringem Reflexionsvermögen bieten. Bei mindestens einer Ausführungsform kann/können der/die frontmontierte(n) LIDAR-Sensor(en) 1764 für ein horizontales Sichtfeld zwischen 45 Grad und 135 Grad ausgestaltet sein.
  • Bei mindestens einer Ausführungsform können auch LIDAR-Technologien, wie z. B. 3D Flash LIDAR, verwendet werden. 3D Flash LIDAR verwendet einen Blitz eines Lasers als Sendequelle, um die Umgebung des Fahrzeugs 1700 bis zu einer Entfernung von etwa 200 m zu beleuchten. Bei mindestens einer Ausführungsform weist eine Flash-LIDAR-Einheit ohne Einschränkung einen Rezeptor auf, der die Laufzeit des Laserpulses und das reflektierte Licht auf jedem Pixel aufzeichnet, was wiederum der Entfernung des Fahrzeugs 1700 zu Objekten entspricht. Bei mindestens einer Ausführungsform kann es der Flash-LIDAR ermöglichen, mit jedem Laserblitz hochgenaue und verzerrungsfreie Bilder der Umgebung zu erzeugen. Bei mindestens einer Ausführungsform können vier Flash-LIDAR-Sensoren eingesetzt werden, einer auf jeder Seite des Fahrzeugs 1700. Bei mindestens einer Ausführungsform weisen 3D-Blitz-LIDAR-Systeme ohne Einschränkung eine Festkörper-3D-Star-Array-LIDAR-Kamera auf, die außer einem Gebläse keine beweglichen Teile aufweist (z. B. eine nicht scannende LIDAR-Einrichtung). Bei mindestens einer Ausführungsform kann die Flash-LIDAR-Einrichtung einen 5-Nanosekunden-Laserimpuls der Klasse I (augensicher) pro Bild verwenden und das reflektierte Laserlicht in Form von 3D-Entfernungspunktwolken und koregistrierten Intensitätsdaten erfassen.
  • Bei mindestens einer Ausführungsform kann das Fahrzeug darüber hinaus einen oder mehrere IMU-Sensoren 1766 aufweisen. Bei mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 1766 in der Mitte der Hinterachse des Fahrzeugs 1700 angeordnet sein. Bei mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 1766 beispielsweise und ohne Einschränkung einen oder mehrere Beschleunigungsmesser, Magnetometer, Gyroskop(e), Magnetkompass(e) und/oder andere Sensortypen aufweisen. Bei mindestens einer Ausführungsform, wie z. B. bei sechsachsigen Anwendungen, kann/können der/die IMU-Sensor(en) 1766 ohne Einschränkung Beschleunigungsmesser und Gyroskope aufweisen. Bei mindestens einer Ausführungsform, wie z.B. bei neunachsigen Anwendungen, kann/können der/die IMU-Sensor(en) 1766 ohne Einschränkung Beschleunigungsmesser, Gyroskope und Magnetometer aufweisen.
  • Bei mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 1766 als ein miniaturisiertes, hochleistungsfähiges GPS-gestütztes Trägheitsnavigationssystem („GPS/INS“) implementiert sein, das mikroelektromechanische Systeme („MEMS“) Trägheitssensoren, einen hochempfindlichen GPS-Empfänger und fortschrittliche Kalman-Filteralgorithmen kombiniert, um Schätzungen von Position, Geschwindigkeit und Lage zu liefern. Bei mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 1766 das Fahrzeug 1700 in die Lage versetzen, den Kurs zu schätzen, ohne dass Eingaben von einem Magnetsensor erforderlich sind, indem Änderungen der Geschwindigkeit vom GPS direkt mit dem/den IMU-Sensor(en) 1766 beobachtet und korreliert werden. Bei mindestens einer Ausführungsform können IMU-Sensor(en) 1766 und GNSS-Sensor(en) 1758 in einer einzigen integrierten Einheit kombiniert sein.
  • Bei mindestens einer Ausführungsform kann das Fahrzeug 1700 ein oder mehrere Mikrofone 1796 aufweisen, die im und/oder um das Fahrzeug 1700 herum angeordnet sind. Bei mindestens einer Ausführungsform kann (können) das (die) Mikrofon(e) 1796 u.a. zur Erkennung und Identifizierung von Einsatzfahrzeugen verwendet werden.
  • Bei mindestens einer Ausführungsform kann das Fahrzeug 1700 darüber hinaus eine beliebige Anzahl von Kameratypen aufweisen, einschließlich Stereokamera(s) 1768, Weitwinkelkamera(s) 1770, Infrarotkamera(s) 1772, Umgebungskamera(s) 1774, Weitbereichskamera(s) 1798, Mittelbereichskamera(s) 1776 und/oder anderer Kameratypen. Bei mindestens einer Ausführungsform können Kameras verwendet werden, um Bilddaten rund um den gesamten Umfang des Fahrzeugs 1700 zu erfassen. Bei mindestens einer Ausführungsform hängen die Typen der verwendeten Kameras vom Fahrzeug 1700 ab. Bei mindestens einer Ausführungsform kann eine beliebige Kombination von Kameratypen verwendet werden, um die erforderliche Abdeckung um das Fahrzeug 1700 herum zu gewährleisten. Bei mindestens einer Ausführungsform kann die Anzahl der Kameras je nach Ausführungsform unterschiedlich sein. Bei mindestens einer Ausführungsform kann das Fahrzeug 1700 beispielsweise sechs, sieben, zehn, zwölf oder eine andere Anzahl von Kameras aufweisen. Bei mindestens einer Ausführungsform können die Kameras zum Beispiel und ohne Einschränkung Gigabit Multimedia Serial Link („GMSL“) und/oder Gigabit Ethernet unterstützen. Bei mindestens einer Ausführungsform wird jede der Kameras zuvor hier mit Bezug auf 17A und 17B näher beschrieben.
  • Bei mindestens einer Ausführungsform kann das Fahrzeug 1700 darüber hinaus einen oder mehrere Schwingungssensoren 1742 aufweisen. Bei mindestens einer Ausführungsform kann (können) der (die) Schwingungssensor(en) 1742 Schwingungen von Komponenten des Fahrzeugs 1700, wie z.B. der Achse(n), messen. Zum Beispiel können bei mindestens einer Ausführungsform Änderungen der Schwingungen eine Änderung der Straßenoberfläche anzeigen. Bei mindestens einer Ausführungsform, wenn zwei oder mehr Schwingungssensoren 1742 verwendet werden, können Unterschiede zwischen den Schwingungen verwendet werden, um die Reibung oder den Schlupf der Straßenoberfläche zu bestimmen (z.B. wenn der Unterschied in den Schwingungen zwischen einer angetriebenen Achse und einer frei drehenden Achse besteht).
  • Bei mindestens einer Ausführungsform kann das Fahrzeug 1700 ein ADAS-System 1738 aufweisen. Das ADAS-System 1738 kann bei einigen Beispielen ohne Einschränkung ein SoC aufweisen. Bei mindestens einer Ausführungsform kann das ADAS-System 1738 ohne Einschränkung eine beliebige Anzahl und Kombination eines autonomen/adaptiven/automatischen Geschwindigkeitsregelsystems („ACC“), eines kooperativen adaptiven Geschwindigkeitsregelsystems („CACC“), eines Vorwärtscrashwarnsystems („FCW“), eines automatischen Notbremssystems („AEB“) aufweisen, ein System zur Warnung vor dem Verlassen der Fahrspur („LDW”), ein Spurhalteassistent („LKA“), ein System zur Warnung vor dem toten Winkel („BSW”), ein System zur Warnung vor rückwärtigem Querverkehr („RCTW”), ein System zur Kollisionswarnung („CW”), ein System zur Zentrierung der Fahrspur („LC“) und/oder andere Systeme, Merkmale und/oder Funktionen.
  • Bei mindestens einer Ausführungsform kann das ACC-System RADAR-Sensor(en) 1760, LIDAR-Sensor(en) 1764 und/oder eine beliebige Anzahl von Kameras verwenden. Bei mindestens einer Ausführungsform kann das ACC-System ein ACC-System in Längsrichtung und/oder ein ACC-System in Querrichtung aufweisen. Bei mindestens einer Ausführungsform überwacht und steuert das ACC-System in Längsrichtung den Abstand zum unmittelbar vor dem Fahrzeug 1700 befindlichen Fahrzeug und passt die Geschwindigkeit des Fahrzeugs 1700 automatisch an, um einen sicheren Abstand zu vorausfahrenden Fahrzeugen einzuhalten. Bei mindestens einer Ausführungsform übernimmt das seitliche ACC-System die Abstandshaltung und rät dem Fahrzeug 1700, bei Bedarf die Fahrspur zu wechseln. Bei mindestens einer Ausführungsform ist das seitliche ACC-System mit anderen ADAS-Anwendungen wie LC und CW verbunden.
  • Bei mindestens einer Ausführungsform verwendet das CACC-System Informationen von anderen Fahrzeugen, die über die Netzwerkschnittstelle 1724 und/oder die Funkantenne(n) 1726 von anderen Fahrzeugen über eine drahtlose Verbindung oder indirekt über eine Netzwerkverbindung (z. B. über das Internet) empfangen werden können. Bei mindestens einer Ausführungsform können direkte Verbindungen durch eine Fahrzeug-zu-Fahrzeug-Kommunikationsverbindung („V2V“) bereitgestellt werden, während indirekte Verbindungen durch eine Infrastruktur-zu-Fahrzeug-Kommunikationsverbindung („I2V“) bereitgestellt werden können. Im Allgemeinen liefert das V2V-Kommunikationskonzept Informationen über unmittelbar vorausfahrende Fahrzeuge (z. B. Fahrzeuge, die sich unmittelbar vor und auf derselben Spur wie Fahrzeug 1700 befinden), während das 12V-Kommunikationskonzept Informationen über den weiter vorausfahrenden Verkehr liefert. Bei mindestens einer Ausführungsform kann das CACC-System entweder eine oder beide I2V- und V2V-Informationsquellen aufweisen. Bei mindestens einer Ausführungsform kann das CACC-System angesichts der Informationen über vorausfahrende Fahrzeuge vor Fahrzeug 1700 zuverlässiger sein und es hat das Potenzial, den Verkehrsfluss zu verbessern und Staus auf der Straße zu reduzieren.
  • Bei mindestens einer Ausführungsform ist das FCW-System so konzipiert, dass es den Fahrer vor einer Gefahr warnt, so dass er korrigierend eingreifen kann. Bei mindestens einer Ausführungsform verwendet das FCW-System eine nach vorne gerichtete Kamera und/oder RADAR-Sensor(en) 1760, die mit einem dedizierten Prozessor, DSP, FPGA und/oder ASIC gekoppelt sind, der elektrisch mit der Rückmeldung an den Fahrer gekoppelt ist, z. B. mit einer Anzeige, einem Lautsprecher und/oder einer vibrierenden Komponente. Bei mindestens einer Ausführungsform kann das FCW-System eine Warnung bereitstellen, z. B. in Form eines Tons, einer visuellen Warnung, einer Vibration und/oder eines schnellen Bremsimpulses.
  • Bei mindestens einer Ausführungsform erkennt das AEB-System eine drohende Vorwärtskollision mit einem anderen Fahrzeug oder einem anderen Objekt und kann automatisch die Bremsen betätigen, wenn der Fahrer nicht innerhalb eines bestimmten Zeit- oder Entfernungsparameters korrigierend eingreift. Bei mindestens einer Ausführungsform kann das AEB-System (eine) nach vorne gerichtete Kamera(s) und/oder RADAR-Sensor(en) 1760 verwenden, die mit einem speziellen Prozessor, DSP, FPGA und/oder ASIC gekoppelt sind. Bei mindestens einer Ausführungsform warnt das AEB-System, wenn es eine Gefahr erkennt, in der Regel zunächst den Fahrer, damit er korrigierende Maßnahmen ergreift, um eine Kollision zu vermeiden, und wenn der Fahrer keine korrigierenden Maßnahmen ergreift, kann das AEB-System automatisch die Bremsen betätigen, um die Auswirkungen der vorhergesagten Kollision zu verhindern oder zumindest abzumildern. Bei mindestens einer Ausführungsform kann das AEB-System Techniken wie eine dynamische Bremsunterstützung und/oder eine Crash-Imminent-Bremsung bzw. Bremsung bei bevorstehendem Zusammenstoß aufweisen.
  • Bei mindestens einer Ausführungsform bietet das LDW-System optische, akustische und/oder taktile Warnungen, wie z. B. Lenkrad- oder Sitzvibrationen, um den Fahrer zu warnen, wenn das Fahrzeug 1700 die Fahrbahnmarkierungen überquert. Bei mindestens einer Ausführungsform wird das LDW-System nicht aktiviert, wenn der Fahrer ein absichtliches Verlassen der Fahrspur anzeigt, indem er einen Blinker betätigt. Bei mindestens einer Ausführungsform kann das LDW-System nach vorne gerichtete Kameras verwenden, die mit einem speziellen Prozessor, DSP, FPGA und/oder ASIC gekoppelt sind, der elektrisch mit der Rückmeldung an den Fahrer gekoppelt ist, z. B. mit einer Anzeige, einem Lautsprecher und/oder einer vibrierenden Komponente. Bei mindestens einer Ausführungsform ist das LKA-System eine Variante des LDW-Systems. Das LKA-System sorgt für einen Lenkeingriff oder ein Bremsen, um das Fahrzeug 1700 zu korrigieren, wenn das Fahrzeug 1700 beginnt, die Fahrspur zu verlassen.
  • Bei mindestens einer Ausführungsform erkennt und warnt das BSW-System den Fahrer vor Fahrzeugen, die sich im toten Winkel des Fahrzeugs befinden. Bei mindestens einer Ausführungsform kann das BSW-System eine optische, akustische und/oder taktile Warnung ausgeben, um darauf hinzuweisen, dass das Zusammenführen oder Wechseln der Fahrspur unsicher ist. Bei mindestens einer Ausführungsform kann das BSW-System eine zusätzliche Warnung ausgeben, wenn der Fahrer einen Blinker betätigt. Bei mindestens einer Ausführungsform kann das BSW-System (eine) nach hinten gerichtete Kamera(s) und/oder (einen) RADAR-Sensor(s) 1760 verwenden, der/die mit einem speziellen Prozessor, DSP, FPGA und/oder ASIC gekoppelt ist/sind, der/die elektrisch mit dem Fahrerfeedback gekoppelt ist/sind, wie z.B. eine Anzeige, ein Lautsprecher und/oder eine vibrierende Komponente.
  • Bei mindestens einer Ausführungsform kann das RCTW-System eine visuelle, akustische und/oder taktile Benachrichtigung liefern, wenn ein Objekt außerhalb des Bereichs der Rückfahrkamera erkannt wird, wenn das Fahrzeug 1700 rückwärts fährt. Bei mindestens einer Ausführungsform weist das RCTW-System ein AEB-System auf, um sicherzustellen, dass die Fahrzeugbremsen betätigt werden, um einen Unfall zu vermeiden. Bei mindestens einer Ausführungsform kann das RCTW-System einen oder mehrere nach hinten gerichtete(n) RADAR-Sensor(en) 1760 verwenden, der/die mit einem dedizierten Prozessor, DSP, FPGA und/oder ASIC gekoppelt ist/sind, der/die elektrisch mit einer Fahrerrückkopplung gekoppelt ist/sind, wie z. B. eine Anzeige, ein Lautsprecher und/oder eine vibrierende Komponente.
  • Bei mindestens einer Ausführungsform können herkömmliche ADAS-Systeme zu falsch-positiven Ergebnissen neigen, die für den Fahrer ärgerlich und ablenkend sein können, aber typischerweise nicht katastrophal sind, weil herkömmliche ADAS-Systeme den Fahrer warnen und ihm die Möglichkeit geben, zu entscheiden, ob eine Sicherheitsbedingung wirklich vorliegt und entsprechend zu handeln. Bei mindestens einer Ausführungsform entscheidet das Fahrzeug 1700 bei widersprüchlichen Ergebnissen selbst, ob das Ergebnis eines Primärrechners oder eines Sekundärrechners (z. B. der ersten Steuerung 1736 oder der zweiten Steuerung 1736) beachtet werden soll. Bei mindestens einer Ausführungsform kann das ADAS-System 1738 beispielsweise ein Backup- und/oder Sekundärcomputer sein, der Wahrnehmungsinformationen an ein Rationalitätsmodul des Backup-Computers liefert. Bei mindestens einer Ausführungsform kann ein Rationalitätsmonitor des Backup-Rechners eine redundante, diverse Software auf Hardwarekomponenten ausführen, um Fehler bei der Wahrnehmung und bei dynamischen Fahraufgaben zu erkennen. Bei mindestens einer Ausführungsform können die Ausgaben des ADAS-Systems 1738 an eine übergeordnete MCU weitergeleitet werden. Bei mindestens einer Ausführungsform bestimmt die überwachende MCU bei Konflikten zwischen den Ausgaben des Primärrechners und des Sekundärrechners, wie der Konflikt beigelegt werden kann, um einen sicheren Betrieb zu gewährleisten.
  • Bei mindestens einer Ausführungsform kann der Primärcomputer so ausgestaltet sein, dass er der übergeordneten MCU einen Vertrauenswert liefert, der das Vertrauen des Primärcomputers in das gewählte Ergebnis angibt. Bei mindestens einer Ausführungsform kann die überwachende MCU der Anweisung des Primärcomputers folgen, wenn der Vertrauenswert einen Schwellenwert überschreitet, unabhängig davon, ob der Sekundärcomputer ein widersprüchliches oder inkonsistentes Ergebnis liefert. Bei mindestens einer Ausführungsform, bei der der Vertrauenswert den Schwellenwert nicht erreicht und der primäre und der sekundäre Computer unterschiedliche Ergebnisse (z. B. einen Konflikt) anzeigen, kann die überwachende MCU zwischen den Computern vermitteln, um das geeignete Ergebnis zu bestimmen.
  • Bei mindestens einer Ausführungsform kann die überwachende MCU so ausgestaltet sein, dass sie ein neuronales Netz bzw. neuronale Netze ausführt, das bzw. die trainiert und so ausgestaltet ist bzw. sind, dass es bzw. sie zumindest teilweise auf der Grundlage der Ausgaben des Primärcomputers und des Sekundärcomputers die Bedingungen bestimmt bzw. bestimmen, unter denen der Sekundärcomputer Fehlalarme auslöst. Bei mindestens einer Ausführungsform kann (können) das (die) neuronale(n) Netz(e) in der überwachenden MCU lernen, wann der Ausgabe des Sekundärcomputers vertraut werden kann und wann nicht. Zum Beispiel kann bei mindestens einer Ausführungsform, wenn der sekundäre Computer ein RADAR-basiertes FCW-System ist, ein neuronales Netz in der überwachenden MCU lernen, wenn das FCW-System metallische Objekte identifiziert, die in Wirklichkeit keine Gefahren sind, wie z. B. ein Abflussgitter oder ein Schachtdeckel, der einen Alarm auslöst. Bei mindestens einer Ausführungsform, wenn der Sekundärcomputer ein kamerabasiertes LDW-System ist, kann ein neuronales Netz in der überwachenden MCU lernen, das LDW-System außer Kraft zu setzen, wenn Radfahrer oder Fußgänger vorhanden sind und ein Verlassen der Fahrspur tatsächlich das sicherste Manöver ist. Bei mindestens einer Ausführungsform kann die überwachende MCU einen DLA oder eine GPU aufweisen, die für die Ausführung von neuronalen Netzen mit zugehörigem Speicher geeignet sind. Bei mindestens einer Ausführungsform kann die überwachende MCU eine Komponente des/der SoC(s) 1704 umfassen und/oder in einer solchen enthalten sein.
  • Bei mindestens einer Ausführungsform kann das ADAS-System 1738 einen sekundären Computer aufweisen, der die ADAS-Funktionalität unter Verwendung herkömmlicher Regeln der Computer Vision ausführt. Bei mindestens einer Ausführungsform kann der sekundäre Computer klassische Computer-Vision-Regeln (wenn-dann) verwenden, und das Vorhandensein eines neuronalen Netzes (von neuronalen Netzen) in der übergeordneten MCU kann die Zuverlässigkeit, Sicherheit und Leistung verbessern. Bei mindestens einer Ausführungsform wird das Gesamtsystem durch die unterschiedliche Implementierung und die absichtliche Nichtidentität fehlertoleranter, insbesondere gegenüber Fehlern, die durch Softwarefunktionen (oder Software-Hardware-Schnittstellen) verursacht werden. Zum Beispiel, bei mindestens einer Ausführungsform, wenn es einen Software-Bug oder Fehler in der Software gibt, die auf dem primären Computer läuft, und wenn ein nicht-identischer Software-Code, der auf dem sekundären Computer läuft, dasselbe Gesamtergebnis liefert, dann kann die überwachende MCU ein größeres Vertrauen haben, dass das Gesamtergebnis korrekt ist und der Bug in der Software oder Hardware auf dem primären Computer keinen wesentlichen Fehler verursacht.
  • Bei mindestens einer Ausführungsform kann die Ausgabe des ADAS-Systems 1738 in den Wahrnehmungsblock des Primärrechners und/oder den Block für dynamische Fahraufgaben des Primärrechners eingespeist werden. Wenn beispielsweise bei mindestens einer Ausführungsform das ADAS-System 1738 eine Vorwärtscrash-Warnung aufgrund eines unmittelbar vorausliegenden Objekts anzeigt, kann der Wahrnehmungsblock diese Information bei der Identifizierung von Objekten verwenden. Bei mindestens einer Ausführungsform kann der sekundäre Computer über ein eigenes neuronales Netz verfügen, das trainiert ist und so das Risiko von Fehlalarmen reduziert, wie es hier beschrieben ist.
  • Bei mindestens einer Ausführungsform kann das Fahrzeug 1700 darüber hinaus ein Infotainment-SoC 1730 aufweisen (z. B. ein bordeigenes Infotainment-System (IVI)). Obwohl es als SoC dargestellt und beschrieben ist, kann das Infotainment-System 1730 bei mindestens einer Ausführungsform kein SoC sein und kann ohne Einschränkung zwei oder mehr diskrete Komponenten aufweisen. Bei mindestens einer Ausführungsform kann das Infotainment-SoC 1730 ohne Einschränkung eine Kombination aus Hardware und Software aufweisen, die verwendet werden kann, um Audio (z. B. Musik, einen persönlichen digitalen Assistenten, Navigationsanweisungen, Nachrichten, Radio usw.), Video (z. B. TV, Filme, Streaming usw.), Telefon (z. B., (z. B. Freisprecheinrichtung), Netzwerkkonnektivität (z. B. LTE, WiFi usw.) und/oder Informationsdienste (z. B. Navigationssysteme, Einparkhilfe hinten, ein Radiodatensystem, fahrzeugbezogene Informationen wie Kraftstoffstand, zurückgelegte Gesamtstrecke, Bremskraftstoffstand, Ölstand, Tür öffnen/schließen, Luftfilterinformationen usw.) für das Fahrzeug 1700 bereitzustellen. Das Infotainment-SoC 1730 kann beispielsweise Radios, Plattenspieler, Navigationssysteme, Videoplayer, eine USB- und Bluetooth-Konnektivität, Carputer, In-Car-Entertainment, WiFi, Audiobedienelemente am Lenkrad, eine Freisprecheinrichtung, ein Heads-up-Display („HUD“), eine HMI-Anzeige 1734, eine Telematikeinrichtung, ein Bedienfeld (z. B. zur Steuerung und/oder Interaktion mit verschiedenen Komponenten, Funktionen und/oder Systemen) und/oder andere Komponenten aufweisen. Bei mindestens einer Ausführungsform kann das Infotainment-SoC 1730 darüber hinaus verwendet werden, um dem/den Benutzer(n) des Fahrzeugs Informationen (z.B. visuell und/oder akustisch) bereitzustellen, wie z.B. Informationen vom ADAS-System 1738, Informationen zum autonomen Fahren, wie z.B. geplante Fahrzeugmanöver, Trajektorien, Umgebungsinformationen (z.B. Kreuzungsinformationen, Fahrzeuginformationen, Straßeninformationen, usw.), und/oder andere Informationen.
  • Bei mindestens einer Ausführungsform kann das Infotainment-SoC 1730 eine beliebige Menge und Art von GPU-Funktionalität aufweisen. Bei mindestens einer Ausführungsform kann das Infotainment-SoC 1730 über den Bus 1702 (z.B. CAN-Bus, Ethernet, etc.) mit anderen Einrichtungen, Systemen und/oder Komponenten des Fahrzeugs 1700 kommunizieren. Bei mindestens einer Ausführungsform kann das Infotainment-SoC 1730 mit einer Überwachungs-MCU gekoppelt sein, so dass die GPU des Infotainment-Systems einige Selbstfahrfunktionen ausführen kann, falls die primäre(n) Steuerung(en) 1736 (z. B. Primär- und/oder Backup-Computer des Fahrzeugs 1700) ausfallen. Bei mindestens einer Ausführungsform kann das Infotainment-SoC 1730 das Fahrzeug 1700 in einen Chauffeur-zu-sicherem-Halt-Modus versetzen, wie es hier beschrieben ist.
  • Bei mindestens einer Ausführungsform kann das Fahrzeug 1700 darüber hinaus ein Kombiinstrument 1732 aufweisen (z. B. ein digitales Armaturenbrett, ein elektronisches Kombiinstrument, eine digitale Instrumententafel usw.). Bei mindestens einer Ausführungsform kann das Kombiinstrument 1732 ohne Einschränkung eine Steuerung und/oder einen Supercomputer (z. B. eine diskrete Steuerung oder einen Supercomputer) aufweisen. Bei mindestens einer Ausführungsform kann das Kombiinstrument 1732 ohne Einschränkung eine beliebige Anzahl und Kombination von Instrumenten aufweisen, wie z. B. Tachometer, Kraftstoffstand, Öldruck, Drehzahlmesser, Kilometerzähler, Blinker, Schaltstellungsanzeige, Sicherheitsgurtwarnleuchte(n), Parkbremswarnleuchte(n), Motorstörungsleuchte(n), Informationen über zusätzliche Rückhaltesysteme (z. B. Airbags), Beleuchtungssteuerungen, Sicherheitssystemsteuerungen, Navigationsinformationen usw. Bei einigen Beispielen können die Informationen auf dem Infotainment-SoC 1730 und dem Kombiinstrument 1732 angezeigt und/oder gemeinsam genutzt werden. Bei mindestens einer Ausführungsform kann das Kombiinstrument 1732 einen Teil des Infotainment-SoC 1730 aufweisen, oder umgekehrt. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 17C gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 17D ist ein Diagramm eines Systems 1776 für die Kommunikation zwischen dem/den Cloud-basierten Server(n) und dem autonomen Fahrzeug 1700 aus 17A, gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform kann das System 1776 ohne Einschränkung den/die Server 1778, das/die Netzwerk(e) 1790 und eine beliebige Anzahl und Art von Fahrzeugen, einschließlich des Fahrzeugs 1700, aufweisen. Der/die Server 1778 kann/können ohne Einschränkung eine Vielzahl von GPUs 1784(A)-1784(H) (hierin kollektiv als GPUs 1784 bezeichnet), PCIe-Switches 1782(A)-1782(H) (hierin kollektiv als PCIe-Switches 1782 bezeichnet), und/oder CPUs 1780(A)-1780(B) (hierin kollektiv als CPUs 1780 bezeichnet) aufweisen. GPUs 1784, CPUs 1780 und PCIe-Switches 1782 können über Hochgeschwindigkeitsverbindungen miteinander verbunden sein, wie z. B. und ohne Einschränkung über die von NVIDIA entwickelten NVLink-Schnittstellen 1788 und/oder PCIe-Verbindungen 1786. Bei mindestens einer Ausführungsform sind die GPUs 1784 über ein NVLink- und/oder NVSwitch-SoC und die GPUs 1784 und PCIe-Switches 1782 über PCIe-Verbindungen verbunden. Bei mindestens einer Ausführungsform sind zwar acht GPUs 1784, zwei CPUs 1780 und vier PCIe-Switches 1782 dargestellt, dies ist jedoch nicht als Einschränkung zu verstehen. Bei mindestens einer Ausführungsform kann jeder der Server 1778 ohne Einschränkung eine beliebige Anzahl von GPUs 1784, CPUs 1780 und/oder PCIe-Switches 1782 in beliebiger Kombination aufweisen. Bei mindestens einer Ausführungsform kann/können der/die Server 1778 beispielsweise jeweils acht, sechzehn, zweiunddreißig und/oder mehr GPUs 1784 aufweisen. Bei mindestens einer Ausführungsform weist/en der/die Server 1778 eine oder mehrere CPUs, ASICs, GPUs, FPGAs, Systems on Chip (SoC) oder andere Hardware, Schaltungen oder integrierte Schaltungskomponenten auf, die z.B. einen Upscaler oder Upsampler zum Hochskalieren eines Bildes, einen Sampler zum Abtasten eines Bildes (z.B. als Teil eines DSP), eine Schaltung eines neuronalen Netzes, die so ausgestaltet ist, dass sie einen Upscaler zum Hochskalieren eines Bildes durchführt (z.B, von einem Bild mit niedriger Auflösung zu einem Bild mit hoher Auflösung), oder andere Hardware, um ein Bild, ein Einzelbild oder ein Video zu modifizieren oder zu erzeugen, um seine Auflösung, Größe oder Pixel einzustellen; der/die Server 1778 können die in dieser Offenbarung beschriebenen Komponenten verwenden, um Verfahren, Operationen oder Anweisungen auszuführen, die ein Bild erzeugen oder modifizieren.
  • Bei mindestens einer Ausführungsform kann (können) der (die) Server 1778 über das (die) Netzwerk(e) 1790 und von Fahrzeugen Bilddaten empfangen, die für Bilder repräsentativ sind, die unerwartete oder veränderte Straßenzustände zeigen, wie beispielsweise kürzlich begonnene Straßenarbeiten. Bei mindestens einer Ausführungsform kann/können der/die Server 1778 über das/die Netzwerk(e) 1790 und an Fahrzeuge neuronale Netze 1792, aktualisierte neuronale Netze 1792 und/oder Karteninformationen 1794 übertragen, die ohne Einschränkung Informationen über den Verkehr und die Straßenbedingungen aufweisen. Bei mindestens einer Ausführungsform können die Aktualisierungen der Karteninformationen 1794 ohne Einschränkung Aktualisierungen für die HD-Karte 1722 aufweisen, z. B. Informationen zu Baustellen, Schlaglöchern, Umleitungen, Überschwemmungen und/oder anderen Hindernissen. Bei mindestens einer Ausführungsform können neuronale Netze 1792, aktualisierte neuronale Netze 1792 und/oder Karteninformationen 1794 aus neuem Training und/oder Erfahrungen resultieren, die in Daten repräsentiert sind, die von einer beliebigen Anzahl von Fahrzeugen in der Umgebung empfangen wurden, und/oder zumindest teilweise auf einem Training basieren, das in einem Rechenzentrum durchgeführt wurde (z. B. unter Verwendung von Server(n) 1778 und/oder anderen Servern).
  • Bei mindestens einer Ausführungsform kann/können der/die Server 1778 verwendet werden, um Modelle zum maschinellen Lernen (z.B. neuronale Netze) zumindest teilweise auf der Grundlage von Trainingsdaten zu trainieren. Bei mindestens einer Ausführungsform können die Trainingsdaten von Fahrzeugen und/oder in einer Simulation (z. B. unter Verwendung einer Spiel-Maschine) erzeugt werden. Bei mindestens einer Ausführungsform wird eine beliebige Menge von Trainingsdaten markiert (z. B. wenn das zugehörige neuronale Netz vom überwachten Lernen profitiert) und/oder einer anderen Vorverarbeitung unterzogen. Bei mindestens einer Ausführungsform wird eine beliebige Menge von Trainingsdaten nicht markiert und/oder vorverarbeitet (z. B. wenn das zugehörige neuronale Netz kein überwachtes Lernen benötigt). Bei mindestens einer Ausführungsform können, sobald Modelle zum maschinellen Lernen trainiert sind, Modelle zum maschinellen Lernen von Fahrzeugen verwendet werden (z.B. Übertragung an Fahrzeuge über Netzwerk(e) 1790, und/oder Modelle zum maschinellen Lernen können von Server(n) 1778 zur Fernüberwachung von Fahrzeugen verwendet werden.
  • Bei mindestens einer Ausführungsform kann (können) der (die) Server 1778 Daten von Fahrzeugen empfangen und Daten auf aktuelle neuronale Echtzeit-Netze für intelligentes Inferencing in Echtzeit anwenden. Bei mindestens einer Ausführungsform kann/können der/die Server 1778 Deep-Learning-Supercomputer und/oder dedizierte KI-Computer aufweisen, die von GPU(s) 1784 angetrieben werden, wie z. B. die von NVIDIA entwickelten DGX- und DGX-Station-Maschinen. Bei mindestens einer Ausführungsform kann/können der/die Server 1778 jedoch eine Deep-Learning-Infrastruktur aufweisen, die CPUbetriebene Rechenzentren verwendet.
  • Bei mindestens einer Ausführungsform kann die Deep-Learning-Infrastruktur von Server(n) 1778 zu schnellem Inferencing in Echtzeit fähig sein und diese Fähigkeit nutzen, um den Zustand von Prozessoren, Software und/oder zugehöriger Hardware im Fahrzeug 1700 zu bewerten und zu überprüfen. Bei mindestens einer Ausführungsform kann die Deep-Learning-Infrastruktur beispielsweise periodische Aktualisierungen vom Fahrzeug 1700 erhalten, wie etwa eine Bildsequenz und/oder Objekte, die das Fahrzeug 1700 in dieser Bildsequenz lokalisiert hat (z. B. über Computer Vision und/oder andere maschinelle Objektklassifizierungstechniken). Bei mindestens einer Ausführungsform kann die Deep-Learning-Infrastruktur ihr eigenes neuronales Netz laufen lassen, um Objekte zu identifizieren und sie mit den vom Fahrzeug 1700 identifizierten Objekten zu vergleichen, und wenn die Ergebnisse nicht übereinstimmen und die Deep-Learning-Infrastruktur zu dem Schluss kommt, dass die KI im Fahrzeug 1700 eine Fehlfunktion aufweist, kann/können der/die Server 1778 ein Signal an das Fahrzeug 1700 senden, das einen ausfallsicheren Computer des Fahrzeugs 1700 anweist, die Steuerung zu übernehmen, die Fahrgäste zu benachrichtigen und ein sicheres Parkmanöver durchzuführen.
  • Bei mindestens einer Ausführungsform kann/können der/die Server 1778 GPU(s) 1784 und einen oder mehrere programmierbare Inferenzbeschleuniger (z.B. NVIDIAs TensorRT 3) aufweisen. Bei mindestens einer Ausführungsform kann die Kombination von GPU-gesteuerten Servern und Inferenzbeschleunigung eine Reaktionsfähigkeit in Echtzeit ermöglichen. Bei mindestens einer Ausführungsform, z. B. wenn die Leistung weniger kritisch ist, können für das Inferencing auch Server mit CPUs, FPGAs und anderen Prozessoren verwendet werden.
  • COMPUTERSYSTEME
  • 18 ist ein Blockdiagramm, das ein beispielhaftes Computersystem veranschaulicht, das ein System mit miteinander verbundenen Einrichtungen und Komponenten, ein System-on-a-Chip (SOC) oder eine Kombination davon 1800 sein kann, das gemäß mindestens einer Ausführungsform einen Prozessor aufweist, der Ausführungseinheiten zur Ausführung eines Befehls enthält. Bei mindestens einer Ausführungsform kann das Computersystem 1800 ohne Einschränkung eine Komponente, wie z. B. einen Prozessor 1802, aufweisen, um Ausführungseinheiten einschließlich Logik zur Durchführung von Algorithmen zur Verarbeitung von Daten gemäß der vorliegenden Offenbarung einzusetzen, wie z. B. bei der hier beschriebenen Ausführungsform. Bei mindestens einer Ausführungsform kann das Computersystem 1800 Prozessoren aufweisen, wie z. B. die PENTIUM®-Prozessorfamilie, XeonTM-, Itanium®-, XScaleTM- und/oder StrongARMTM-, Intel® Core™- oder Intel® Nervana™-Mikroprozessoren, die von der Intel Corporation in Santa Clara, Kalifornien, erhältlich sind, obwohl auch andere Systeme (einschließlich PCs mit anderen Mikroprozessoren, technische Workstations, Set-Top-Boxen und dergleichen) verwendet werden können. Bei mindestens einer Ausführungsform kann das Computersystem 1800 eine Version des Betriebssystems WINDOWS ausführen, das von der Microsoft Corporation in Redmond, Washington, erhältlich ist, obwohl auch andere Betriebssysteme (z.B. UNIX und Linux), eingebettete Software und/oder grafische Benutzeroberflächen verwendet werden können.
  • Ausführungsformen können auch bei anderen Ausführungen wie Handheld-Geräten und eingebetteten Anwendungen verwendet werden. Einige Beispiele für tragbare Einrichtungen weisen Mobiltelefone, Internetprotokollgeräte, Digitalkameras, persönliche digitale Assistenten („PDAs“) und Handheld-PCs auf. Bei mindestens einer Ausführungsform können eingebettete Anwendungen einen Mikrocontroller, einen digitalen Signalprozessor („DSP“), ein System auf einem Chip, Netzwerkcomputer („NetPCs“), Set-Top-Boxen, Netzwerk-Hubs, Wide-Area-Network-Switches („WAN“) oder jedes andere System aufweisen, das eine oder mehrere Anweisungen gemäß mindestens einer Ausführungsform ausführen kann.
  • Bei mindestens einer Ausführungsform kann das Computersystem 1800 ohne Einschränkung einen Prozessor 1802 aufweisen, der ohne Einschränkung eine oder mehrere Ausführungseinheiten 1808 aufweisen kann, um das Training eines Modells zum maschinellen Lernen und/oder Inferencing gemäß den hier beschriebenen Techniken durchzuführen. Bei mindestens einer Ausführungsform ist das System 9 ein Einzelprozessor-Desktop- oder -Serversystem, aber in einer anderen Ausführungsform kann das System 9 ein Multiprozessorsystem sein. Bei mindestens einer Ausführungsform kann der Prozessor 1802 ohne Einschränkung einen CISC-Mikroprozessor (Complex Instruction Set Computer), einen RISC-Mikroprozessor (Reduced Instruction Set Computing), einen VLIW-Mikroprozessor (Very Long Instruction Word), einen Prozessor, der eine Kombination von Befehlssätzen implementiert, oder eine beliebige andere Einrichtung, wie z. B. einen digitalen Signalprozessor, aufweisen. Bei mindestens einer Ausführungsform kann der Prozessor 1802 mit einem Prozessorbus 1810 verbunden sein, der Datensignale zwischen dem Prozessor 1802 und anderen Komponenten im Computersystem 1800 übertragen kann.
  • Bei mindestens einer Ausführungsform kann der Prozessor 1802 ohne Einschränkung einen internen Level 1 („L1“) Cache-Speicher („Cache“) 1804 aufweisen. Bei mindestens einer Ausführungsform kann der Prozessor 1802 einen einzigen internen Cache oder mehrere Ebenen eines internen Caches aufweisen. Bei mindestens einer Ausführungsform kann sich der Cache-Speicher außerhalb des Prozessors 1802 befinden. Andere Ausführungsformen können auch eine Kombination aus internen und externen Caches aufweisen, abhängig von der jeweiligen Implementierung und den Bedürfnissen. Bei mindestens einer Ausführungsform kann die Registerdatei 1806 verschiedene Datentypen in verschiedenen Registern speichern, einschließlich, ohne Einschränkung, Ganzzahlregister, Gleitkommaregister, Statusregister und Befehlszeigerregister.
  • Bei mindestens einer Ausführungsform befindet sich die Ausführungseinheit 1808, die ohne Einschränkung eine Logik zur Durchführung von Ganzzahl- und Gleitkommaoperationen aufweist, ebenfalls im Prozessor 1802. Bei mindestens einer Ausführungsform kann der Prozessor 1802 auch einen Nur-Lese-Speicher („ROM“) für Mikrocode („ucode“) aufweisen, der Mikrocode für bestimmte Makrobefehle speichert. Bei mindestens einer Ausführungsform kann die Ausführungseinheit 1808 eine Logik zur Handhabung eines gepackten Befehlssatzes 1809 aufweisen. Bei mindestens einer Ausführungsform können durch das Vorweisen eines gepackten Befehlssatzes 1809 in einem Befehlssatz eines Mehrzweckprozessors 1802 zusammen mit einer zugehörigen Schaltung zur Ausführung von Befehlen die von vielen Multimedia-Anwendungen verwendeten Operationen unter Verwendung gepackter Daten in einem Mehrzweckprozessor 1802 durchgeführt werden. In einer oder mehreren Ausführungsformen können viele Multimedia-Anwendungen beschleunigt und effizienter ausgeführt werden, indem die volle Breite des Datenbusses eines Prozessors für die Durchführung von Operationen mit gepackten Daten genutzt wird, wodurch die Notwendigkeit entfällt, kleinere Dateneinheiten über den Datenbus des Prozessors zu übertragen, um eine oder mehrere Operationen mit einem Datenelement nach dem anderen durchzuführen.
  • Bei mindestens einer Ausführungsform kann die Ausführungseinheit 1808 auch in Mikrocontrollern, eingebetteten Prozessoren, Grafikeinrichtungen, DSPs und anderen Arten von Logikschaltungen verwendet werden. Bei mindestens einer Ausführungsform kann das Computersystem 1800, ohne Einschränkung, einen Speicher 1820 aufweisen. Bei mindestens einer Ausführungsform kann der Speicher 1820 als dynamische Random-Access-Memory- („DRAM“) Einrichtung, statische Random-Access-Memory- („SRAM“) Einrichtung, Flash-Speichereinrichtung oder andere Speichereinrichtung implementiert sein. Bei mindestens einer Ausführungsform kann der Speicher 1820 (einen) Befehl(e) 1819 und/oder Daten 1821 speichern, die durch Datensignale dargestellt werden, die vom Prozessor 1802 ausgeführt werden können.
  • Bei mindestens einer Ausführungsform kann der Systemlogikchip mit dem Prozessorbus 1810 und dem Speicher 1820 verbunden sein. Bei mindestens einer Ausführungsform kann der Systemlogikchip ohne Einschränkung einen Speichersteuerungs-Hub („MCH“) 1816 aufweisen, und der Prozessor 1802 kann mit dem MCH 1816 über den Prozessorbus 1810 kommunizieren. Bei mindestens einer Ausführungsform kann der MCH 1816 einen Speicherpfad 1818 mit hoher Bandbreite zum Speicher 1820 für die Befehls- und Datenspeicherung sowie für die Speicherung von Grafikbefehlen, Daten und Texturen bereitstellen. Bei mindestens einer Ausführungsform kann der MCH 1816 Datensignale zwischen dem Prozessor 1802, dem Speicher 1820 und anderen Komponenten im Computersystem 1800 leiten und Datensignale zwischen dem Prozessorbus 1810, dem Speicher 1820 und einem System-I/O 1822 überbrücken. Bei mindestens einer Ausführungsform kann der Systemlogikchip einen Grafikanschluss zur Verbindung mit einer Grafiksteuerung bereitstellen. Bei mindestens einer Ausführungsform kann der MCH 1816 über einen Speicherpfad 1818 mit hoher Bandbreite mit dem Speicher 1820 gekoppelt sein, und die Grafik-/Videokarte 1812 kann über eine AGP-Verbindung 1814 mit dem MCH 1816 gekoppelt sein.
  • Bei mindestens einer Ausführungsform kann das Computersystem 1800 einen System-I/O-Bus 1822 verwenden, bei dem es sich um einen proprietären Hub-Interface-Bus handelt, um den MCH 1816 mit dem I/O-Controller-Hub („ICH“) 1830 zu verbinden. Bei mindestens einer Ausführungsform kann der ICH 1830 direkte Verbindungen zu einigen I/O-Einrichtungen über einen lokalen I/O-Bus bereitstellen. Bei mindestens einer Ausführungsform kann der lokale I/O-Bus ohne Einschränkung einen Hochgeschwindigkeits-I/O-Bus zur Verbindung von Peripheriegeräten mit dem Speicher 1820, dem Chipsatz und dem Prozessor 1802 aufweisen. Beispiele können unter anderem einen Audiocontroller 1829, einen Firmware-Hub („Flash-BIOS“) 1828, einen drahtlosen Transceiver 1826, einen Datenspeicher 1824, einen Legacy-I/O-Controller 1823 mit Benutzereingabe- und Tastaturschnittstellen, einen seriellen Erweiterungsanschluss 1827, wie Universal Serial Bus („USB“), und eine Netzwerksteuerung 1834 aufweisen. Bei mindestens einer Ausführungsform kann der Datenspeicher 1824 ein Festplattenlaufwerk, ein Diskettenlaufwerk, eine CD-ROM-Einrichtung, eine Flash-Speichereinrichtung oder eine andere Massenspeichereinrichtung umfassen.
  • Bei mindestens einer Ausführungsform zeigt 18 ein System, das miteinander verbundene Hardware-Einrichtungen oder „Chips“ aufweist, während bei anderen Ausführungen 18 ein beispielhaftes System on a Chip („SoC“) zeigen kann. Bei mindestens einer Ausführungsform können die in 18 dargestellten Einrichtungen mit proprietären Verbindungen, standardisierten Verbindungen (z. B. PCIe) oder einer Kombination davon miteinander verbunden sein. Bei mindestens einer Ausführungsform sind eine oder mehrere Komponenten des Systems 1800 über Compute-Express-Link (CXL)-Verbindungen miteinander verbunden. Bei mindestens einer Ausführungsform weisen eine oder mehrere Komponenten des Systems 1800 eine oder mehrere CPUs, ASICs, GPUs, FPGAs, Systems on Chip (SoC) oder andere Hardware, Schaltungen oder integrierte Schaltungskomponenten auf, die z.B. einen Upscaler oder Upsampler zum Hochskalieren eines Bildes, einen Sampler zum Abtasten eines Bildes (z.B. als Teil eines DSP), eine Schaltung eines neuronalen Netzes, die so ausgestaltet ist, dass sie einen Upscaler zum Hochskalieren eines Bildes durchführt (z.B, von einem Bild mit niedriger Auflösung zu einem Bild mit hoher Auflösung), oder andere Hardware, um ein Bild, ein Einzelbild oder ein Video zu modifizieren oder zu erzeugen, um seine Auflösung, Größe oder Pixel einzustellen; eine oder mehrere Komponenten des Systems 1800 können die in dieser Offenbarung beschriebenen Komponenten verwenden, um Verfahren, Operationen oder Anweisungen auszuführen, die ein Bild erzeugen oder modifizieren. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 18 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 19 ist ein Blockdiagramm, das eine elektronische Einrichtung 1900 zur Verwendung eines Prozessors 1910 gemäß mindestens einer Ausführungsform zeigt. Bei mindestens einer Ausführungsform kann die elektronische Einrichtung 1900 beispielsweise und ohne Einschränkung ein Notebook, ein Tower-Server, ein Rack-Server, ein Blade-Server, ein Laptop, ein Desktop-Computer, ein Tablet, eine mobile Einrichtung, ein Telefon, ein eingebetteter Computer oder jede andere geeignete elektronische Einrichtung sein.
  • Bei mindestens einer Ausführungsform kann das System 1900 ohne Einschränkung einen Prozessor 1910 aufweisen, der kommunikativ mit einer beliebigen Anzahl oder Art von Komponenten, Peripheriegeräten, Modulen oder Einrichtungen verbunden ist. Bei mindestens einer Ausführungsform ist der Prozessor 1910 über einen Bus oder eine Schnittstelle gekoppelt, wie z.B. einen 1°C-Bus, einen System-Management-Bus („SMBus“), einen Low-Pin-Count-Bus (LPC), ein Serial-Peripheral-Interface („SPI“), einen High-Definition-Audio-Bus („HDA“), einen Serial-Advance-Technology-Attachment-Bus („SATA“), einen Universal-Serial-Bus („USB“) (Versionen 1, 2, 3) oder einen Universal-Asynchronous-Receiver/Transmitter-Bus („UART“). Bei mindestens einer Ausführungsform zeigt 19 ein System, das miteinander verbundene Hardware-Einrichtungen oder „Chips“ aufweist, während bei anderen Ausführungen 19 ein beispielhaftes System on a Chip („SoC“) zeigen kann. Bei mindestens einer Ausführungsform können die in 19 dargestellten Einrichtungen mit proprietären Verbindungen, standardisierten Verbindungen (z. B. PCIe) oder einer Kombination davon miteinander verbunden sein. Bei mindestens einer Ausführungsform sind eine oder mehrere Komponenten von 19 über Compute-Express-Link (CXL)-Verbindungen miteinander verbunden.
  • Bei mindestens einer Ausführungsform kann 19 eine Anzeige 1924, einen Touchscreen 1925, ein Touchpad 1930, eine Near Field Communications-Einheit („NFC“) 1945, einen Sensor-Hub 1940, einen Wärmesensor 1946, einen Express-Chipsatz („EC“) 1935, ein Trusted Platform Module („TPM“) 1938, BIOS/Firmware/Flash-Speicher („BIOS, FW Flash“) 1922, ein DSP 1960, ein Laufwerk („SSD oder HDD“) 1920 wie eine Solid State Disk („SSD“) oder eine Festplatte („HDD“), eine drahtlose lokale Netzwerkeinheit („WLAN“) 1950, eine Bluetooth-Einheit 1952, eine drahtlose Wide Area Network-Einheit („WWAN“) 1956, ein Global Positioning System (GPS) 1955, eine Kamera („USB 3. 0-Kamera“) 1954, wie z. B. eine USB 3.0-Kamera, oder eine Low Power Double Data Rate („LPDDR“)-Speichereinheit („LPDDR3“) 1915, die z. B. im LPDDR3-Standard implementiert ist, aufweisen. Diese Komponenten können in jeder geeigneten Weise implementiert sein.
  • Bei mindestens einer Ausführungsform können andere Komponenten mit dem Prozessor 1910 über die oben beschriebenen Komponenten kommunikativ verbunden sein. Bei mindestens einer Ausführungsform können ein Beschleunigungsmesser 1941, ein Umgebungslichtsensor („ALS“) 1942, ein Kompass 1943 und ein Gyroskop 1944 kommunikativ mit dem Sensor-Hub 1940 verbunden sein. Bei mindestens einer Ausführungsform können ein Wärmesensor 1939, ein Lüfter 1937, eine Tastatur 1946 und ein Touchpad 1930 kommunikativ mit dem EC 1935 verbunden sein. Bei mindestens einer Ausführungsform können der Lautsprecher 1963, ein Kopfhörer 1964 und ein Mikrofon („mic“) 1965 kommunikativ mit einer Audioeinheit („audio codec and dass d amp“) 1964 gekoppelt sein, die ihrerseits kommunikativ mit dem DSP 1960 gekoppelt sein kann. Bei mindestens einer Ausführungsform kann die Audioeinheit 1964 beispielsweise und ohne Einschränkung einen Audiocodierer/-decoder („Codec“) und einen Verstärker der Klasse D aufweisen. Bei mindestens einer Ausführungsform kann die SIM-Karte („SIM“) 1957 mit der WWAN-Einheit 1956 kommunikativ gekoppelt sein. Bei mindestens einer Ausführungsform können Komponenten wie die WLAN-Einheit 1950 und die Bluetooth-Einheit 1952 sowie die WWAN-Einheit 1956 in einem Next Generation Form Factor („NGFF“) implementiert sein. Bei mindestens einer Ausführungsform wird mindestens eine in Verbindung mit 19 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 20 illustriert ein Computersystem 2000 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist das Computersystem 2000 ausgestaltet, um verschiedene in dieser Offenbarung beschriebene Prozesse und Verfahren zu implementieren.
  • Bei mindestens einer Ausführungsform umfasst das Computersystem 2000 ohne Einschränkung mindestens eine Zentraleinheit („CPU“) 2002, die an einen Kommunikationsbus 2010 angeschlossen ist, der unter Verwendung eines beliebigen geeigneten Protokolls implementiert ist, wie PCI („Peripheral Component Interconnect“), Peripheral Component Interconnect Express („PCI-Express“), AGP („Accelerated Graphics Port“), HyperTransport oder ein anderes Bus- oder Punkt-zu-Punkt-Kommunikationsprotokoll. Bei mindestens einer Ausführungsform weist das Computersystem 2000 ohne Einschränkung einen Hauptspeicher 2004 und eine Steuerlogik auf (z.B. implementiert als Hardware, Software oder eine Kombination davon), und die Daten werden im Hauptspeicher 2004 gespeichert, der die Form eines Direktzugriffsspeichers („RAM“) annehmen kann. Bei mindestens einer Ausführungsform stellt ein Netzwerkschnittstellen-Subsystem („Netzwerkschnittstelle“) 2022 eine Schnittstelle zu anderen Recheneinrichtungen und Netzwerken bereit, um Daten von dem Computersystem 2000 zu empfangen und an andere Systeme zu übermitteln.
  • In mindestens einer Ausführungsform weist das Computersystem 2000 ohne Einschränkung Eingabeeinrichtungen 2008, ein Parallelverarbeitungssystem 2012 und Anzeigeeinrichtungen 2006 auf, die unter Verwendung einer herkömmlichen Kathodenstrahlröhre („CRT“), einer Flüssigkristallanzeige („LCD“), einer lichtemittierenden Diode („LED“), einer Plasmaanzeige oder anderer geeigneter Anzeigetechnologien implementiert sein können. Bei mindestens einer Ausführungsform werden Benutzereingaben von Eingabeeinrichtungen 2008 wie Tastatur, Maus, Touchpad, Mikrofon und anderen empfangen. Bei mindestens einer Ausführungsform kann jedes der vorgenannten Module auf einer einzigen Halbleiterplattform angeordnet sein, um ein Verarbeitungssystem zu bilden. Bei mindestens einer Ausführungsform können eine oder mehrere Komponenten des Computersystems 2000 mit einer oder mehreren CPUs, ASICs, GPUs, FPGAs, Systems on Chip (SoC) oder andere Hardware, Schaltungen oder integrierte Schaltungskomponenten kommunizieren, die z.B. einen Upscaler oder Upsampler zum Hochskalieren eines Bildes, einen Sampler zum Abtasten eines Bildes (z.B. als Teil eines DSP), eine Schaltung eines neuronalen Netzes, die so ausgestaltet ist, dass sie einen Upscaler zum Hochskalieren eines Bildes durchführt (z.B, von einem Bild mit niedriger Auflösung zu einem Bild mit hoher Auflösung), oder andere Hardware, um ein Bild, ein Einzelbild oder ein Video zu modifizieren oder zu erzeugen, um seine Auflösung, Größe oder Pixel einzustellen; eine oder mehrere Komponenten des Computersystems 2000 können die in dieser Offenbarung beschriebenen Komponenten verwenden, um Verfahren, Operationen oder Anweisungen auszuführen, die ein Bild erzeugen oder modifizieren. Bei mindestens einer Ausführungsform wird mindestens eine in Verbindung mit 20 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 21 illustriert ein Computersystem 2100 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform weist das Computersystem 2100, ohne Einschränkung, einen Computer 2110 und einen USB-Stick 2120 auf. Bei mindestens einer Ausführungsform kann der Computer 2110 ohne Einschränkung eine beliebige Anzahl und Art von Prozessor(en) (nicht dargestellt) und einen Speicher (nicht dargestellt) aufweisen. Bei mindestens einer Ausführungsform weist der Computer 2110, ohne Einschränkung, einen Server, eine Cloud-Instanz, einen Laptop und einen Desktop-Computer auf.
  • Bei mindestens einer Ausführungsform weist der USB-Stick 2120, ohne Einschränkung, eine Verarbeitungseinheit 2130, eine USB-Schnittstelle 2140 und eine USB-Schnittstellenlogik 2150 auf. Bei mindestens einer Ausführungsform kann die Verarbeitungseinheit 2130 ein beliebiges Befehlsausführungssystem, ein Gerät oder eine Einrichtung sein, die in der Lage ist, Befehle auszuführen. Bei mindestens einer Ausführungsform kann die Verarbeitungseinheit 2130 ohne Einschränkung eine beliebige Anzahl und Art von Verarbeitungskernen (nicht dargestellt) aufweisen. Bei mindestens einer Ausführungsform umfasst der Verarbeitungskern 2130 eine anwendungsspezifische integrierte Schaltung („ASIC“), die für die Durchführung beliebiger Mengen und Arten von Operationen im Zusammenhang mit maschinellem Lernen optimiert ist. Bei mindestens einer Ausführungsform ist der Verarbeitungskern 2130 beispielsweise eine Tensor Processing Unit („TPC“), die für die Durchführung von Inferenzoperationen des maschinellen Lernens optimiert ist. Bei mindestens einer Ausführungsform ist der Verarbeitungskern 2130 eine Bildverarbeitungseinheit („VPU“), die für die Durchführung von Bildverarbeitungs- und maschinellen Lernoperationen optimiert ist.
  • Bei mindestens einer Ausführungsform kann die USB-Schnittstelle 2140 eine beliebige Art von USB-Stecker oder USB-Buchse sein. Bei mindestens einer Ausführungsform ist die USB-Schnittstelle 2140 beispielsweise eine USB 3.0 Typ-C-Buchse für Daten und Strom. Bei mindestens einer Ausführungsform ist die USB-Schnittstelle 2140 ein USB-3.0-Typ-A-Stecker. Bei mindestens einer Ausführungsform kann die USB-Schnittstellenlogik 2150 eine beliebige Menge und Art von Logik aufweisen, die es der Verarbeitungseinheit 2130 ermöglicht, sich über den USB-Anschluss 2140 mit einer Einrichtung (z. B. einem Computer 2110) zu verbinden.
  • Bei mindestens einer Ausführungsform können eine oder mehrere Komponenten des Verarbeitungskerns 2130 mit einer oder mehreren CPUs, ASICs, GPUs, FPGAs, Systems on Chip (SoC) oder andere Hardware, Schaltungen oder integrierte Schaltungskomponenten kommunizieren, die z.B. einen Upscaler oder Upsampler zum Hochskalieren eines Bildes, einen Sampler zum Abtasten eines Bildes (z.B. als Teil eines DSP), eine Schaltung eines neuronalen Netzes, die so ausgestaltet ist, dass sie einen Upscaler zum Hochskalieren eines Bildes durchführt (z.B, von einem Bild mit niedriger Auflösung zu einem Bild mit hoher Auflösung), oder andere Hardware, um ein Bild, ein Einzelbild oder ein Video zu modifizieren oder zu erzeugen, um seine Auflösung, Größe oder Pixel einzustellen; eine oder mehrere Komponenten des Verarbeitungskerns 2130 können die in dieser Offenbarung beschriebenen Komponenten verwenden, um Verfahren, Operationen oder Anweisungen auszuführen, die ein Bild erzeugen oder modifizieren. Bei mindestens einer Ausführungsform wird mindestens eine in Verbindung mit 21 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 22A zeigt eine beispielhafte Architektur, in der eine Vielzahl von GPUs 2210-2213 mit einer Vielzahl von Mehrkern-Prozessoren 2205-2206 über Hochgeschwindigkeitsverbindungen 2240-2243 (z.B. Busse, Punkt-zu-Punkt-Verbindungen usw.) kommunikativ gekoppelt ist. In einer Ausführungsform unterstützen die Hochgeschwindigkeitsverbindungen 2240-2243 einen Kommunikationsdurchsatz von 4GB/s, 30GB/s, 80GB/s oder mehr. Es können verschiedene Verbindungsprotokolle verwendet werden, die PCIe 4.0 oder 5.0 und NVLink 2.0 einschließen, aber nicht darauf beschränkt sind.
  • Zusätzlich und in einer Ausführungsform sind zwei oder mehr GPUs 2210-2213 über Hochgeschwindigkeitsverbindungen 2229-2230 miteinander verbunden, die mit denselben oder anderen Protokollen/Verbindungen implementiert sein können als die für Hochgeschwindigkeitsverbindungen 2240-2243 verwendeten. In ähnlicher Weise können zwei oder mehr Mehrkern-Prozessoren 2205-2206 über Hochgeschwindigkeitsverbindungen 2228 verbunden sein, bei denen es sich um symmetrische Multiprozessorbusse (SMP) handeln kann, die mit 20 GB/s, 30 GB/s, 120 GB/s oder mehr arbeiten. Alternativ kann die gesamte Kommunikation zwischen den verschiedenen in 22A gezeigten Systemkomponenten über dieselben Protokolle/Leitungen erfolgen (z. B. über eine gemeinsame Verbindungsstruktur).
  • In einer Ausführungsform ist jeder Mehrkern-Prozessor 2205-2206 kommunikativ mit einem Prozessorspeicher 2201-2202 über Speicherverbindungen 2226-2227 verbunden, und jeder Grafikprozessor 2210-2213 ist kommunikativ mit dem Grafikprozessorspeicher 2220-2223 über Grafikprozessorspeicherverbindungen 2250-2253 verbunden. Die Speicherverbindungen 2226-2227 und 2250-2253 können gleiche oder unterschiedliche Speicherzugriffstechnologien verwenden. Beispielsweise können die Prozessorspeicher 2201-2202 und die GPU-Speicher 2220-2223 flüchtige Speicher wie dynamische Direktzugriffsspeicher (DRAMs) (einschließlich gestapelter DRAMs), Grafik-DDR-SDRAM (GDDR) (z. B. GDDR5, GDDR6) oder High Bandwidth Memory (HBM) aufweisen und/oder nichtflüchtige Speicher wie 3D XPoint oder Nano-Ram sein. In einer Ausführungsform kann ein Abschnitt der Prozessorspeicher 2201-2202 ein flüchtiger Speicher und ein anderer Abschnitt ein nichtflüchtiger Speicher sein (z. B. unter Verwendung einer zweistufigen Speicherhierarchie (2LM)).
  • Wie es hier beschrieben ist, können zwar verschiedene Prozessoren 2205-2206 und GPUs 2210-2213 physisch mit einem bestimmten Speicher 2201-2202 bzw. 2220-2223 verbunden sein, doch kann eine einheitliche Speicherarchitektur implementiert sein, bei der ein und derselbe virtuelle Systemadressraum (auch als „effektiver Adressraum“ bezeichnet) auf verschiedene physische Speicher verteilt ist. Beispielsweise können die Prozessorspeicher 2201-2202 jeweils 64 GB Systemadressraum umfassen, und die GPU-Speicher 2220-2223 können jeweils 32 GB Systemadressraum umfassen (was in diesem Beispiel zu einem adressierbaren Gesamtspeicher von 256 GB führt).
  • 22B zeigt zusätzliche Details für eine Verbindung zwischen einem Multikern-Prozessor 2207 und einem Grafikbeschleunigungsmodul 2246 gemäß einer beispielhaften Ausführungsform. Das Grafikbeschleunigungsmodul 2246 kann einen oder mehrere GPU-Chips aufweisen, die auf einer Linecard integriert sind, die über eine Hochgeschwindigkeitsverbindung 2240 mit dem Prozessor 2207 verbunden ist. Alternativ kann das Grafikbeschleunigungsmodul 2246 auf einem gleichen Gehäuse oder Chip wie der Prozessor 2207 integriert sein.
  • Bei mindestens einer Ausführungsform weist der dargestellte Prozessor 2207 eine Vielzahl von Kernen 2260A-2260D auf, jeder mit einem Translations-Lookaside-Puffer 2261A-2261 D und einem oder mehreren Caches 2262A-2262D. Bei mindestens einer Ausführungsform können die Kerne 2260A-2260D verschiedene andere Komponenten zur Ausführung von Befehlen und Verarbeitung von Daten aufweisen, die nicht dargestellt sind. Die Caches 2262A-2262D können Level-1- (L1) und Level-2- (L2) Caches umfassen. Zusätzlich können ein oder mehrere gemeinsam genutzte Caches 2256 in den Caches 2262A-2262D vorhanden sein, die von Gruppen von Kernen 2260A-2260D gemeinsam genutzt werden. Eine Ausführungsform des Prozessors 2207 weist beispielsweise 24 Kerne auf, jeder mit seinem eigenen L1-Cache, zwölf gemeinsam genutzten L2-Caches und zwölf gemeinsam genutzten L3-Caches. In dieser Ausführungsform werden ein oder mehrere L2 und L3 Caches von zwei benachbarten Kernen gemeinsam genutzt. Der Prozessor 2207 und das Grafikbeschleunigungsmodul 2246 sind mit dem Systemspeicher 2214 verbunden, der die Prozessorspeicher 2201-2202 von 22A aufweisen kann.
  • Die Kohärenz von Daten und Befehlen, die in verschiedenen Caches 2262A-2262D, 2256 und im Systemspeicher 2214 gespeichert sind, wird durch Kommunikation zwischen den Kernen über einen Kohärenzbus 2264 aufrechterhalten. Beispielsweise kann jeder Cache über eine Cache-Kohärenzlogik/-schaltung verfügen, die mit ihm verbunden ist, um als Reaktion auf erkannte Lese- oder Schreibvorgänge in bestimmten Cache-Zeilen über den Kohärenzbus 2264 zu kommunizieren. In einer Implementierung wird ein Cache-Snooping-Protokoll über den Kohärenzbus 2264 implementiert, um Cache-Zugriffe mitzulesen.
  • In einer Ausführungsform koppelt eine Proxy-Schaltung 2225 das Grafikbeschleunigungsmodul 2246 kommunikativ an den Kohärenzbus 2264, so dass das Grafikbeschleunigungsmodul 2246 an einem Cache-Kohärenzprotokoll als Peer der Kerne 2260A-2260D teilnehmen kann. Insbesondere sorgt eine Schnittstelle 2235 für die Konnektivität mit der Proxy-Schaltung 2225 über die Hochgeschwindigkeitsverbindung 2240 (z. B. ein PCIe-Bus, NVLink usw.), und eine Schnittstelle 2237 verbindet das Grafikbeschleunigungsmodul 2246 mit der Verbindung 2240.
  • In einer Implementierung bietet eine Beschleuniger-Integrationsschaltung 2236 Cache-Verwaltungs-, Speicherzugriffs-, Kontextverwaltungs- und Unterbrechungs-Verwaltungsdienste im Auftrag einer Vielzahl von Grafikverarbeitungsmaschinen 2231, 2232, N des Grafikbeschleunigungsmoduls 2246. Die Grafikverarbeitungsmaschinen 2231, 2232, N können jeweils eine separate Grafikverarbeitungseinheit (GPU) umfassen. Alternativ können die Grafikverarbeitungsmaschinen 2231, 2232, N verschiedene Arten von Grafikverarbeitungsmaschinen innerhalb eines Grafikprozessors umfassen, wie z. B. Grafikausführungseinheiten, Medienverarbeitungsmaschinen (z. B. Video-Encoder/Decoder), Sampler und Blit-Module. Bei mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul 2246 eine GPU mit einer Vielzahl von Grafikverarbeitungseinheiten 2231-2232, N sein, oder die Grafikverarbeitungseinheiten 2231-2232, N können einzelne GPUs sein, die in einem gemeinsamen Gehäuse, einer Linecard oder einem Chip integriert sind.
  • In einer Ausführungsform weist die Beschleuniger-Integrationsschaltung 2236 eine Speicherverwaltungseinheit (MMU) 2239 auf, um verschiedene Speicherverwaltungsfunktionen wie Übersetzungen von virtuellem zu physischem Speicher (auch als Übersetzungen von effektivem zu realem Speicher bezeichnet) und Speicherzugriffsprotokolle für den Zugriff auf den Systemspeicher 2214 durchzuführen. Die MMU 2239 kann auch einen Translations-Lookaside-Buffer (TLB) (nicht gezeigt) aufweisen, um Übersetzungen von virtuellen/effektiven in physische/reale Adressen zwischenzuspeichern. In einer Ausführungsform werden in einem Cache 2238 Befehle und Daten für den effizienten Zugriff durch die Grafikprozessoren 2231-2232, N gespeichert. In einer Ausführungsform werden die im Cache 2238 und in den Grafikspeichern 2233-2234, M gespeicherten Daten mit den Kern-Caches 2262A-2262D, 2256 und dem Systemspeicher 2214 kohärent gehalten. Wie bereits erwähnt, kann dies über eine Proxy-Schaltung 2225 im Namen des Caches 2238 und der Speicher 2233-2234, M erfolgen (z.B. Senden von Aktualisierungen an den Cache 2238 im Zusammenhang mit Änderungen/Zugriffen auf Cache-Zeilen in den Prozessor-Caches 2262A-2262D, 2256 und Empfangen von Aktualisierungen vom Cache 2238).
  • Ein Satz von Registern 2245 speichert Kontextdaten für Threads, die von Grafikverarbeitungsmaschinen 2231-2232, N ausgeführt werden, und eine Kontextverwaltungsschaltung 2248 verwaltet Thread-Kontexte. Beispielsweise kann die Kontextverwaltungsschaltung 2248 Speicher- und Wiederherstellungsoperationen durchführen, um Kontexte verschiedener Threads während Kontextumschaltungen zu speichern und wiederherzustellen (z. B. wenn ein erster Thread gesichert und ein zweiter Thread gespeichert wird, damit ein zweiter Thread von einer Grafikverarbeitungsmaschine ausgeführt werden kann). Bei einer Kontextumschaltung kann die Kontextverwaltungsschaltung 2248 beispielsweise aktuelle Registerwerte in einem bestimmten Bereich im Speicher speichern (z. B. durch einen Kontextzeiger identifiziert). Die Registerwerte können dann bei der Rückkehr zu einem Kontext wiederhergestellt werden. In einer Ausführungsform empfängt und verarbeitet eine Unterbrechungsverwaltungsschaltung 2247 Unterbrechungen, die von Systemeinrichtungen empfangen werden.
  • In einer Implementierung werden virtuelle/effektive Adressen von einer Grafikverarbeitungsmaschine 2231 durch die MMU 2239 in reale/physische Adressen im Systemspeicher 2214 übersetzt. Eine Ausführungsform der Beschleuniger-Integrationsschaltung 2236 unterstützt mehrere (z. B. 4, 8, 16) Grafikbeschleunigermodule 2246 und/oder andere Beschleunigereinrichtungen. Das Grafikbeschleunigermodul 2246 kann für eine einzelne Anwendung bestimmt sein, die auf dem Prozessor 2207 ausgeführt wird, oder es kann von mehreren Anwendungen gemeinsam genutzt werden. In einer Ausführungsform wird eine virtualisierte Grafikausführungsumgebung vorgestellt, in der die Ressourcen der Grafikprozessoren 2231-2232, N von mehreren Anwendungen oder virtuellen Maschinen (VMs) gemeinsam genutzt werden. Bei mindestens einer Ausführungsform können die Ressourcen in „Slices“ unterteilt sein, die verschiedenen VMs und/oder Anwendungen auf der Grundlage von Verarbeitungsanforderungen und Prioritäten, die mit VMs und/oder Anwendungen verbunden sind, zugewiesen werden.
  • Bei mindestens einer Ausführungsform fungiert eine Beschleuniger-Integrationsschaltung 2236 als Brücke zu einem System für das Grafikbeschleunigungsmodul 2246 und bietet Adressübersetzung und Systemspeicher-Cache-Dienste. Darüber hinaus kann die Beschleuniger-Integrationsschaltung 2236 Virtualisierungsfunktionen für einen Host-Prozessor bereitstellen, um die Virtualisierung der Grafikverarbeitungsmodule 2231-2232, Interrupts und die Speicherverwaltung zu verwalten.
  • Da die Hardwareressourcen der Grafikprozessoren 2231-2232, N explizit auf einen realen Adressraum abgebildet werden, den der Host-Prozessor 2207 sieht, kann jeder Host-Prozessor diese Ressourcen direkt mit einem effektiven Adresswert adressieren. Eine Funktion der Beschleuniger-Integrationsschaltung 2236 ist in einer Ausführungsform die physische Trennung der Grafikverarbeitungsmaschinen 2231-2232, N, so dass sie für ein System als unabhängige Einheiten erscheinen.
  • Bei mindestens einer Ausführungsform sind ein oder mehrere Grafikspeicher 2233-2234, M mit jeder der Grafikverarbeitungsmaschinen 2231-2232, N verbunden. Die Grafikspeicher 2233-2234, M speichern Anweisungen und Daten, die von jeder der Grafikverarbeitungsmaschinen 2231-2232, N verarbeitet werden. Die Grafikspeicher 2233-2234, M können flüchtige Speicher wie DRAMs (einschließlich gestapelter DRAMs), GDDR-Speicher (z.B. GDDR5, GDDR6) oder HBM aufweisen und/oder können nichtflüchtige Speicher wie 3D XPoint oder Nano-Ram sein.
  • In einer Ausführungsform werden zur Verringerung des Datenverkehrs über die Verbindung 2240 Zuordnungs-Verfahren bzw. Biasing-Verfahren verwendet, um sicherzustellen, dass die in den Grafikspeichern 2233-2234, M gespeicherten Daten Daten sind, die am häufigsten von den Grafikverarbeitungsmaschinen 2231-2232, N verwendet werden und vorzugsweise nicht von den Kernen 2260A-2260D (zumindest nicht häufig) verwendet werden. In ähnlicher Weise versucht ein Zuordnungs-Mechanismus bzw. Biasing-Mechanismus, Daten, die von Kernen (und vorzugsweise nicht von den Grafikverarbeitungsmaschinen 2231-2232, N) benötigt werden, in den Caches 2262A-2262D, 2256 der Kerne und im Systemspeicher 2214 zu halten.
  • 22C zeigt eine weitere beispielhafte Ausführungsform, bei der die Beschleuniger-Integrationsschaltung 2236 in den Prozessor 2207 integriert ist. In dieser Ausführungsform kommunizieren die Grafikprozessoren 2231-2232, N direkt über die Hochgeschwindigkeitsverbindung 2240 mit der Beschleuniger-Integrationsschaltung 2236 über die Schnittstelle 2237 und die Schnittstelle 2235 (die wiederum jede Form von Bus oder Schnittstellenprotokoll verwenden kann). Die Beschleuniger-Integrationsschaltung 2236 kann dieselben Operationen wie in 22B beschrieben durchführen, jedoch möglicherweise mit einem höheren Durchsatz, da sie sich in unmittelbarer Nähe zum Kohärenzbus 2264 und den Caches 2262A-2262D, 2256 befindet. Eine Ausführungsform unterstützt verschiedene Programmiermodelle, einschließlich eines Programmiermodells für dedizierte Prozesse (ohne Virtualisierung des Grafikbeschleunigungsmoduls) und gemeinsam genutzter Programmiermodelle (mit Virtualisierung), die Programmiermodelle aufweisen können, die von der Beschleuniger-Integrationsschaltung 2236 gesteuert werden, und Programmiermodelle, die vom Grafikbeschleunigungsmodul 2246 gesteuert werden.
  • Bei mindestens einer Ausführungsform sind die Grafikverarbeitungsmaschinen 2231-2232, N für eine einzige Anwendung oder einen einzigen Prozess unter einem einzigen Betriebssystem bestimmt. Bei mindestens einer Ausführungsform kann eine einzelne Anwendung andere Anwendungsanforderungen an die Grafikverarbeitungsmaschinen 2231-2232, N weiterleiten, wodurch eine Virtualisierung innerhalb einer VM/Partition ermöglicht wird.
  • Bei mindestens einer Ausführungsform können die Grafikverarbeitungsmaschinen 2231-2232, N, von mehreren VM-/Anwendungspartitionen gemeinsam genutzt werden. Bei mindestens einer Ausführungsform können gemeinsam genutzte Modelle einen Systemhypervisor verwenden, um die Grafikverarbeitungsmaschinen 2231-2232, N zu virtualisieren und den Zugriff durch jedes Betriebssystem zu ermöglichen. Bei Systemen mit einer einzigen Partition ohne Hypervisor gehören die Grafikprozessoren 2231-2232, N zu einem Betriebssystem. Bei mindestens einer Ausführungsform kann ein Betriebssystem die Grafikverarbeitungsmaschinen 2231-2232, N virtualisieren, um jedem Prozess oder jeder Anwendung Zugriff zu gewähren.
  • Bei mindestens einer Ausführungsform wählt das Grafikbeschleunigungsmodul 2246 oder eine einzelne Grafikverarbeitungsmaschine 2231-2232, N ein Prozesselement mithilfe eines Prozesshandles aus. In einer Ausführungsform werden Prozesselemente im Systemspeicher 2214 gespeichert und sind unter Verwendung einer Übersetzungstechnik von effektiver Adresse zu realer Adresse adressierbar, was hier beschrieben ist. Bei mindestens einer Ausführungsform kann ein Prozesshandle ein implementierungsspezifischer Wert sein, der einem Host-Prozess zur Verfügung gestellt wird, wenn er seinen Kontext bei der Grafikverarbeitungsmaschine 2231-2232, N registriert (d. h. wenn er die Systemsoftware aufruft, um ein Prozesselement zu einer verknüpften Prozesselementliste hinzuzufügen). Bei mindestens einer Ausführungsform können die unteren 16 Bits eines Prozesshandles ein Offset des Prozesselements innerhalb einer verknüpften Prozesselementliste sein.
  • 22D zeigt ein beispielhaftes Beschleuniger-Integrations-Slice 2290. Wie hier verwendet, umfasst ein „Slice“ einen bestimmten Abschnitt der Verarbeitungsressourcen der Beschleuniger-Integrationsschaltung 2236. Der effektive Anwendungsadressraum 2282 im Systemspeicher 2214 speichert Prozesselemente 2283. In einer Ausführungsform werden die Prozesselemente 2283 als Reaktion auf GPU-Aufrufe 2281 von Anwendungen 2280, die auf dem Prozessor 2207 ausgeführt werden, gespeichert. Ein Prozesselement 2283 enthält den Prozessstatus für die entsprechende Anwendung 2280. Ein im Prozesselement 2283 enthaltener Arbeitsdeskriptor (Work Descriptor (WD)) 2284 kann ein einzelner, von einer Anwendung angeforderter Job sein oder einen Zeiger auf eine Warteschlange von Jobs enthalten. Bei mindestens einer Ausführungsform ist der WD 2284 ein Zeiger auf eine Auftragsanforderungs-Warteschlange im Adressraum 2282 einer Anwendung.
  • Das Grafikbeschleunigungsmodul 2246 und/oder die einzelnen Grafikverarbeitungsmaschinen 2231-2232, N können von allen oder einer Teilmenge der Prozesse in einem System gemeinsam genutzt werden. Bei mindestens einer Ausführungsform kann eine Infrastruktur zum Einrichten des Prozessstatus und zum Senden eines WD 2284 an ein Grafikbeschleunigungsmodul 2246 zum Starten eines Auftrags in einer virtualisierten Umgebung vorhanden sein.
  • Bei mindestens einer Ausführungsform ist ein Programmiermodell für dedizierte Prozesse implementierungsspezifisch. In diesem Modell besitzt ein einzelner Prozess das Grafikbeschleunigungsmodul 2246 oder eine einzelne Grafikverarbeitungsmaschine 2231. Da das Grafikbeschleunigungsmodul 2246 einem einzelnen Prozess gehört, initialisiert ein Hypervisor die Beschleuniger-Integrationsschaltung 2236 für eine besitzende Partition, und ein Betriebssystem initialisiert die Beschleuniger-Integrationsschaltung 2236 für einen besitzenden Prozess, wenn das Grafikbeschleunigungsmodul 2246 zugewiesen wird.
  • Im Betrieb holt eine WD-Abrufeinheit 2291 in dem Beschleuniger-Integrations-Slice 2290 den nächsten WD 2284 ab, der eine Angabe der Arbeit aufweist, die von einer oder mehreren Grafikverarbeitungsmaschinen des Grafikbeschleunigungsmoduls 2246 zu erledigen ist. Die Daten aus dem WD 2284 können in Registern 2245 gespeichert und von der MMU 2239, der Unterbrechungsverwaltungsschaltung 2247 und/oder der Kontextverwaltungsschaltung 2248 verwendet werden, wie es dargestellt ist. Eine Ausführungsform der MMU 2239 weist beispielsweise eine Segment-/Seitenlaufschaltung für den Zugriff auf Segment-/Seitentabellen 2286 im virtuellen Adressraum 2285 des Betriebssystems auf. Die Unterbrechungsverwaltungsschaltung 2247 kann vom Grafikbeschleunigungsmodul 2246 empfangene Unterbrechungsereignisse 2292 verarbeiten. Bei der Durchführung von Grafikoperationen wird eine effektive Adresse 2293, die von einer Grafikverarbeitungsmaschine 2231-2232, N erzeugt wird, von der MMU 2239 in eine reale Adresse übersetzt.
  • In einer Ausführungsform wird für jede Grafikverarbeitungsmaschine 2231-2232, N und/oder jedes Grafikbeschleunigungsmodul 2246 ein und derselbe Satz von Registern 2245 dupliziert und kann von einem Hypervisor oder Betriebssystem initialisiert werden. Jedes dieser duplizierten Register kann in einem Beschleuniger-Integrations-Slice 2290 vorhanden sein. Beispielhafte Register, die von einem Hypervisor initialisiert werden können, sind in Tabelle 1 aufgeführt. Tabelle 1 - Vom Hypervisor initialisierte Register
    1 Slice-Steuerungsregister
    2 Reale Adresse (RA) Bereichszeiger geplanter Prozesse
    3 Autoritätsmasken-Überschreibungsregister
    4 Unterbrechungsvektor-Tabelleneintrags-Offset
    5 Unterbrechungsvektor-Tabelleneintragsgrenze
    6 Statusregister
    7 Logische Partitions-ID
    8 Reale Adresse (RA) Hypervisor-Beschleuniger-Nutzungsdatensatzzeiger
    9 Speicherbeschreibungsregister
  • Beispielhafte Register, die von einem Betriebssystem initialisiert werden können, sind in Tabelle 2 aufgeführt. Tabelle 2 - Initialisierte Register des Betriebssystems
    1 Prozess- und Thread-Identifikation
    2 Effektive Adresse (EA) Kontext-Speicher/Wiederherstellungs-Zeiger
    3 Virtuelle Adresse (VA) Beschleuniger-Nutzungsdatensatzzeiger
    4 Virtuelle Adresse (VA) Zeiger auf die Speichersegmenttabelle
    5 Autoritätsmaske
    6 Arbeitsdeskriptor
  • In einer Ausführungsform ist jeder WD 2284 spezifisch für ein bestimmtes Grafikbeschleunigungsmodul 2246 und/oder die Grafikverarbeitungsmaschinen 2231-2232, N. Er enthält alle Informationen, die von einer Grafikverarbeitungsmaschine 2231-2232, N benötigt werden, um Arbeit zu verrichten, oder er kann ein Zeiger auf einen Speicherplatz sein, an dem eine Anwendung eine Befehlswarteschlange von zu verrichtender Arbeit eingerichtet hat.
  • 22E veranschaulicht zusätzliche Details für eine beispielhafte Ausführungsform eines gemeinsamen Modells. Diese Ausführungsform weist einen realen Hypervisor-Adressraum 2298 auf, in dem eine Prozesselementliste 2299 gespeichert ist. Auf den realen Hypervisor-Adressraum 2298 kann über einen Hypervisor 2296 zugegriffen werden, der Grafikbeschleunigungsmodul-Maschinen für das Betriebssystem 2295 virtualisiert.
  • Bei mindestens einer Ausführungsform erlauben gemeinsame Programmiermodelle allen oder einer Teilmenge von Prozessen aus allen oder einer Teilmenge von Partitionen in einem System, ein Grafikbeschleunigungsmodul 2246 zu verwenden. Es gibt zwei Programmiermodelle, bei denen das Grafikbeschleunigungsmodul 2246 von mehreren Prozessen und Partitionen gemeinsam genutzt wird: zeitlich geteilte und grafisch gerichtete gemeinsame Nutzung.
  • Bei diesem Modell ist der System-Hypervisor 2296 Besitzer des Grafikbeschleunigungsmoduls 2246 und stellt seine Funktion allen Betriebssystemen 2295 zur Verfügung. Damit ein Grafikbeschleunigungsmodul 2246 die Virtualisierung durch den System-Hypervisor 2296 unterstützen kann, kann das Grafikbeschleunigungsmodul 2246 folgende Bedingungen erfüllen: 1) Eine Auftragsanforderung einer Anwendung muss autonom sein (d. h. der Zustand muss zwischen den Aufträgen nicht aufrechterhalten werden), oder das Grafikbeschleunigungsmodul 2246 muss einen Mechanismus zur Kontextsicherung und -wiederherstellung bereitstellen. 2) Das Grafikbeschleunigungsmodul 2246 garantiert, dass die Auftragsanforderung einer Anwendung in einer bestimmten Zeitspanne abgeschlossen wird, einschließlich etwaiger Übersetzungsfehler, oder das Grafikbeschleunigungsmodul 2246 bietet die Möglichkeit, die Verarbeitung eines Auftrags zu unterbrechen. 3) Dem Grafikbeschleunigungsmodul 2246 muss Fairness zwischen den Prozessen garantiert werden, wenn es in einem gerichteten gemeinsamen Programmiermodell arbeitet.
  • Bei mindestens einer Ausführungsform muss die Anwendung 2280 einen Systemaufruf des Betriebssystems 2295 mit einem Grafikbeschleunigungsmodul 2246-Typ, einem Arbeitsdeskriptor (WD), einem AMR-Wert (Authority Mask Register) und einem CSRP-Zeiger (Context Save/Restore Area Pointer) ausführen. Bei mindestens einer Ausführungsform beschreibt der Typ des Grafikbeschleunigungsmoduls 2246 eine gezielte Beschleunigungsfunktion für einen Systemaufruf. Bei mindestens einer Ausführungsform kann der Typ des Grafikbeschleunigungsmoduls 2246 ein systemspezifischer Wert sein. Bei mindestens einer Ausführungsform ist der WD speziell für das Grafikbeschleunigungsmodul 2246 formatiert und kann in Form eines Grafikbeschleunigungsmodul 2246-Befehls, eines effektiven Adresszeigers auf eine benutzerdefinierte Struktur, eines effektiven Adresszeigers auf eine Befehlswarteschlange oder einer anderen Datenstruktur vorliegen, die die vom Grafikbeschleunigungsmodul 2246 zu verrichtende Arbeit beschreibt. In einer Ausführungsform ist ein AMR-Wert ein AMR-Zustand, der für einen aktuellen Prozess zu verwenden ist. Bei mindestens einer Ausführungsform ähnelt ein an ein Betriebssystem übergebener Wert der Einstellung eines AMR durch eine Anwendung. Wenn die Implementierungen der Beschleuniger-Integrationsschaltung 2236 und des Grafikbeschleunigungsmoduls 2246 kein Benutzer-Autoritätsmasken-Überschreibungsregister (User Authority Mask Override Register (UAMOR)) unterstützen, kann ein Betriebssystem einen aktuellen UAMOR-Wert auf einen AMR-Wert anwenden, bevor ein AMR in einem Hypervisor-Aufruf übergeben wird. Der Hypervisor 2296 kann optional einen aktuellen AMOR-Wert (Authority Mask Override Register) anwenden, bevor ein AMR in einem Prozesselement 2283 angeordnet wird. Bei mindestens einer Ausführungsform ist CSRP eines der Register 2245, die eine effektive Adresse eines Bereichs im Adressraum 2282 einer Anwendung für das Grafikbeschleunigungsmodul 2246 zur Speicherung und Wiederherstellung des Kontextstatus enthalten. Dieser Zeiger ist optional, wenn kein Zustand zwischen Aufträgen gespeichert werden muss oder wenn ein Auftrag vorzeitig beendet wird. Bei mindestens einer Ausführungsform kann der Kontextspeicher-/Wiederherstellungsbereich im Systemspeicher verankert sein.
  • Beim Empfang eines Systemaufrufs kann das Betriebssystem 2295 überprüfen, ob die Anwendung 2280 registriert ist und die Berechtigung zur Verwendung des Grafikbeschleunigungsmoduls 2246 erhalten hat. Das Betriebssystem 2295 ruft dann den Hypervisor 2296 mit den in Tabelle 3 dargestellten Informationen auf. Tabelle 3 - Hypervisor-Aufrufparameter vom Betriebssystem
    1 Ein Arbeitsdeskriptor (WD)
    2 Ein Autoritätsmaskenregister- (AMR)-Wert (möglicherweise maskiert)
    3 Eine effektive Adresse (EA) Kontext-Sicherungs-/Wiederherstellungs-Bereichszeigers (CSRP)
    4 Eine Prozess-ID (PID) und optional eine Thread-ID (TID)
    5 Eine virtuelle Adresse (VA) Beschleuniger-Nutzungsdatensatzzeiger (AURP)
    6 Virtuelle Adresse eines Speichersegmenttabellenzeigers (SSTP)
    7 Eine logische Interrupt-Service-Nummer (LISN)
  • Beim Empfang eines Hypervisor-Aufrufs überprüft Hypervisor 2296, ob das Betriebssystem 2295 registriert ist und die Berechtigung zur Verwendung des Grafikbeschleunigungsmoduls 2246 erhalten hat. Der Hypervisor 2296 setzt dann das Prozesselement 2283 in eine verknüpfte Prozesselementliste für einen entsprechenden Grafikbeschleunigungsmodultyp 2246. Ein Prozesselement kann die in Tabelle 4 dargestellten Informationen aufweisen. Tabelle 4 -Prozesselementinformation
    1 Ein Arbeitsdeskriptor (WD)
    2 Ein Autoritätsmaskenregister- (AMR)-Wert (möglicherweise maskiert)
    3 Eine effektive Adresse (EA) Kontext-Sicherungs-/Wiederherstellungs-Bereichszeigers (CSRP)
    4 Eine Prozess-ID (PID) und optional eine Thread-ID (TID)
    5 Eine virtuelle Adresse (VA) Beschleuniger-Nutzungsdatensatzzeiger (AURP)
    6 Virtuelle Adresse eines Speichersegmenttabellenzeigers (SSTP)
    7 Eine logische Interrupt-Service-Nummer (LISN)
    8 Unterbrechungsvektortabelle, abgeleitet von Hypervisor-Aufrufparametern
    9 Ein Statusregister- (SR-) Wert
    10 Eine logische Partitions-ID (LPID)
    11 Reale Adresse (RA) Hypervisor-Beschleuniger-Nutzungsdatensatzzeiger
    12 Speicherbeschreibungsregister (SDR)
  • Bei mindestens einer Ausführungsform initialisiert der Hypervisor eine Vielzahl von Registern 2245 für Beschleuniger-Integrations-Slices 2290.
  • Wie es in 22F dargestellt ist, wird bei mindestens einer Ausführungsform ein einheitlicher Speicher verwendet, der über einen gemeinsamen virtuellen Speicheradressraum adressierbar ist, der für den Zugriff auf physische Prozessorspeicher 2201-2202 und GPU-Speicher 2220-2223 verwendet wird. Bei dieser Implementierung verwenden die auf den GPUs 2210-2213 ausgeführten Operationen denselben virtuellen/effektiven Speicheradressraum für den Zugriff auf die Prozessorspeicher 2201-2202 und umgekehrt, was die Programmierbarkeit vereinfacht. In einer Ausführungsform wird ein erster Abschnitt eines virtuellen/effektiven Adressraums dem Prozessorspeicher 2201 zugewiesen, ein zweiter Abschnitt dem zweiten Prozessorspeicher 2202, ein dritter Abschnitt dem GPU-Speicher 2220 usw. Bei mindestens einer Ausführungsform wird dadurch ein gesamter virtueller/effektiver Speicherraum (manchmal auch als effektiver Adressraum bezeichnet) über jeden der Prozessorspeicher 2201-2202 und GPU-Speicher 2220-2223 verteilt, wodurch jeder Prozessor oder jede GPU auf jeden physischen Speicher mit einer diesem Speicher zugeordneten virtuellen Adresse zugreifen kann.
  • In einer Ausführungsform stellt die Bias/Kohärenz-Management-Schaltung 2294A-2294E innerhalb einer oder mehrerer MMUs 2239A-2239E die Cache-Kohärenz zwischen den Caches eines oder mehrerer Host-Prozessoren (z. B. 2205) und GPUs 2210-2213 sicher und implementiert Biasing-Verfahren, die angeben, in welchen physischen Speichern bestimmte Datentypen gespeichert werden sollen. Während mehrere Instanzen der Bias/Kohärenz-Management-Schaltung 2294A-2294E in 22F dargestellt sind, kann die Bias/Kohärenz-Schaltung innerhalb einer MMU eines oder mehrerer Host-Prozessoren 2205 und/oder innerhalb der Beschleuniger-Integrationsschaltung 2236 implementiert sein.
  • Eine Ausführungsform ermöglicht es, dass GPU-angeschlossener Speicher 2220-2223 als Teil des Systemspeichers abgebildet ist und dass auf ihn unter Verwendung der SVM-Technologie (Shared Virtual Memory) zugegriffen wird, ohne jedoch Leistungsnachteile zu erleiden, die mit einer vollständigen System-Cache-Kohärenz verbunden sind. Bei mindestens einer Ausführungsform bietet die Möglichkeit des Zugriffs auf GPU-angeschlossenen Speicher 2220-2223 als Systemspeicher ohne lästigen Cache-Kohärenz-Overhead eine vorteilhafte Betriebsumgebung für GPU-Offload. Diese Anordnung ermöglicht es der Software des Host-Prozessors 2205, Operanden einzustellen und auf Berechnungsergebnisse zuzugreifen, ohne den Overhead herkömmlicher I/O-DMA-Datenkopien. Solche herkömmlichen Kopien beinhalten Treiberaufrufe, Unterbrechungen und speicherabbildende I/O- (MMIO-) Zugriffe, die alle im Vergleich zu einfachen Speicherzugriffen ineffizient sind. Bei mindestens einer Ausführungsform kann die Fähigkeit, ohne Cache-Kohärenz-Overheads auf den GPU-verbundenen Speicher 2220-2223 zuzugreifen, für die Ausführungszeit einer ausgelagerten Berechnung entscheidend sein. In Fällen mit erheblichem Streaming-Schreibspeicherverkehr kann der Cache-Kohärenz-Overhead beispielsweise die effektive Schreibbandbreite einer GPU 2210-2213 erheblich reduzieren. Bei mindestens einer Ausführungsform können die Effizienz des Operanden-Setups, die Effizienz des Ergebniszugriffs und die Effizienz der GPU-Berechnung eine Rolle bei der Bestimmung der Effektivität eines GPU-Offloads spielen.
  • Bei mindestens einer Ausführungsform wird die Auswahl eines GPU-Bias und eines Host-Prozessor-Bias durch eine Bias-Tracker-Datenstruktur gesteuert. Es kann z.B. eine Bias-Tabelle verwendet werden, die eine seitengranulare Struktur sein kann (d.h. mit der Granularität einer Speicherseite gesteuert), die 1 oder 2 Bits pro GPU-angeschlossene Speicherseite aufweist. Bei mindestens einer Ausführungsform kann eine Bias-Tabelle in einem gestohlenen Speicherbereich eines oder mehrerer GPU-angeschlossener Speicher 2220-2223 implementiert sein, mit oder ohne Bias-Cache in GPU 2210-2213 (z. B. um häufig/kürzlich verwendete Einträge einer Bias-Tabelle zu cachen). Alternativ dazu kann eine gesamte Bias-Tabelle in einer GPU verwaltet werden.
  • Bei mindestens einer Ausführungsform wird vor dem tatsächlichen Zugriff auf einen GPU-Speicher auf einen Bias-Tabelleneintrag zugegriffen, der jedem Zugriff auf den GPU-angeschlossenen Speicher 2220-2223 zugeordnet ist, was die folgenden Vorgänge bewirkt. Zunächst werden lokale Anfragen von GPU 2210-2213, die ihre Seite im GPU-Bias finden, direkt an einen entsprechenden GPU-Speicher 2220-2223 weitergeleitet. Lokale Anfragen von einer GPU, die ihre Seite im Host-Bias finden, werden an den Prozessor 2205 weitergeleitet (z. B. über eine Hochgeschwindigkeitsverbindung, wie es oben beschrieben ist). In einer Ausführungsform werden Anfragen vom Prozessor 2205, die eine angeforderte Seite im Host-Prozessor-Bias finden, wie ein normaler Speicherlesezugriff abgeschlossen. Alternativ können Anforderungen, die an eine GPU-biased bzw. GPU-gebundene Seite gerichtet sind, an die GPU 2210-2213 weitergeleitet werden. Bei mindestens einer Ausführungsform kann eine GPU dann eine Seite in einen Host-Prozessor-Bias überführen, wenn sie die Seite gerade nicht verwendet. Bei mindestens einer Ausführungsform kann der Bias-Zustand einer Seite entweder durch einen softwarebasierten Mechanismus, einen hardwareunterstützten softwarebasierten Mechanismus oder, für eine begrenzte Anzahl von Fällen, einen rein hardwarebasierten Mechanismus geändert werden.
  • Ein Mechanismus zum Ändern des Bias-Zustands verwendet einen API-Aufruf (z. B. OpenCL), der wiederum den Einrichtungstreiber einer GPU aufruft, der wiederum eine Nachricht an eine GPU sendet (oder einen Befehlsdeskriptor in die Warteschlange stellt), um sie anzuweisen, einen Bias-Zustand zu ändern und für einige Übergänge einen Cache-Flushing-Vorgang in einem Host durchzuführen. Bei mindestens einer Ausführungsform wird die Cache-Flushing-Operation für einen Übergang von dem Bias des Host-Prozessors 2205 zum Bias der GPU verwendet, aber nicht für einen entgegengesetzten Übergang.
  • In einer Ausführungsform wird die Cache-Kohärenz aufrechterhalten, indem GPU-gebundene Seiten vorübergehend gerendert werden, die vom Host-Prozessor 2205 nicht gecacht werden können. Um auf diese Seiten zuzugreifen, kann der Prozessor 2205 den Zugriff von der GPU 2210 anfordern, die den Zugriff möglicherweise nicht sofort gewährt. Um die Kommunikation zwischen dem Prozessor 2205 und der GPU 2210 zu reduzieren, ist es daher vorteilhaft, sicherzustellen, dass GPU-gebundene Seiten diejenigen sind, die von einer GPU, aber nicht vom Host-Prozessor 2205 benötigt werden, und umgekehrt.
  • 23 zeigt beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne gemäß verschiedenen hier beschriebenen Ausführungsformen hergestellt werden können. Zusätzlich zu den dargestellten Schaltungen können bei mindestens einer Ausführungsform weitere Logik und Schaltkreise vorhanden sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Steuerungen für periphere Schnittstellen oder Allzweck-Prozessorkerne.
  • 23 ist ein Blockdiagramm, das eine beispielhafte integrierte Schaltung 2300 mit einem System auf einem Chip darstellt, die unter Verwendung eines oder mehrerer IP-Kerne gemäß mindestens einer Ausführungsform hergestellt werden kann. Bei mindestens einer Ausführungsform weist die integrierte Schaltung 2300 einen oder mehrere Anwendungsprozessor(en) 2305 (z. B. CPUs), mindestens einen Grafikprozessor 2310 auf und kann zusätzlich einen Bildprozessor 2315 und/oder einen Videoprozessor 2320 aufweisen, von denen jeder ein modularer IP-Kern sein kann. Bei mindestens einer Ausführungsform weist die integrierte Schaltung 2300 eine Peripherie- oder Buslogik auf, darunter eine USB-Steuerung 2325, eine UART-Steuerung 2330, eine SPI/SDIO-Steuerung 2335 und eine I.sup.2S/I.sup.2C-Steuerung 2340. Bei mindestens einer Ausführungsform kann die integrierte Schaltung 2300 eine Anzeigeeinrichtung 2345 aufweisen, die mit einer oder mehreren HDMI- (High-Definition Multimedia Interface-) Steuerungen 2350 und einer MIPI- (Mobile Industry Processor Interface-) Anzeigenschnittstelle 2355 verbunden ist. Bei mindestens einer Ausführungsform kann der Speicher durch ein Flash-Speicher-Subsystem 2360 bereitgestellt sein, das einen Flash-Speicher und eine Flash-Speicher-Steuerung aufweist. Bei mindestens einer Ausführungsform kann die Speicherschnittstelle über eine Speichersteuerung 2365 für den Zugriff auf SDRAM- oder SRAM-Speichereinrichtungen bereitgestellt sein. Bei mindestens einer Ausführungsform weisen einige integrierte Schaltungen zusätzlich eine eingebettete Sicherheits-Maschine 2370 auf. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 23 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 24A und 24B zeigen beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne gemäß verschiedenen Ausführungsformen, wie sie hier beschrieben sind, hergestellt werden können. Zusätzlich zu den dargestellten Schaltungen können bei mindestens einer Ausführungsform weitere Logik und Schaltungen vorhanden sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Steuerungen für periphere Schnittstellen oder Allzweck-Prozessorkerne.
  • 24A und 24B sind Blockdiagramme, die beispielhafte Grafikprozessoren zur Verwendung in einem SoC gemäß den hier beschriebenen Ausführungsformen zeigen. 24A zeigt einen beispielhaften Grafikprozessor 2410 einer integrierten Schaltung mit einem System auf einem Chip, die gemäß mindestens einer Ausführungsform unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden kann. 24B zeigt einen weiteren beispielhaften Grafikprozessor 2440 einer integrierten Schaltung mit einem System auf einem Chip, die gemäß mindestens einer Ausführungsform unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein kann. Bei mindestens einer Ausführungsform ist der Grafikprozessor 2410 von 24A ein stromsparender Grafikprozessorkern. Bei mindestens einer Ausführungsform ist der Grafikprozessor 2440 von 24B ein Grafikprozessorkern mit höherer Leistung. Bei mindestens einer Ausführungsform kann jeder der Grafikprozessoren 2410, 2440 eine Variante des Grafikprozessors 2310 von 23 sein.
  • Bei mindestens einer Ausführungsform weist der Grafikprozessor 2410 einen Vertexprozessor 2405 und einen oder mehrere Fragmentprozessor(en) 2415A-2415N auf (z.B. 2415A, 2415B, 2415C, 2415D bis 2415N-1 und 2415N). Bei mindestens einer Ausführungsform kann der Grafikprozessor 2410 verschiedene Shader-Programme über eine separate Logik ausführen, so dass der Vertex-Prozessor 2405 für die Ausführung von Operationen für Vertex-Shader-Programme optimiert ist, während ein oder mehrere Fragment-Prozessor(en) 2415A-2415N Fragment- (z. B. Pixel-) Shading-Operationen für Fragment- oder Pixel-Shader-Programme ausführen. Bei mindestens einer Ausführungsform führt der Vertex-Prozessor 2405 eine Vertex-Verarbeitungsstufe einer 3D-Grafikpipeline durch und erzeugt Primitives und Vertex-Daten. Bei mindestens einer Ausführungsform verwenden die Fragmentprozessoren 2415A-2415N die vom Vertex-Prozessor 2405 erzeugten Primitiv- und Vertex-Daten, um einen Bildpuffer zu erzeugen, der auf einer Anzeigeeinrichtung angezeigt wird. Bei mindestens einer Ausführungsform ist/sind der/die Fragmentprozessor(en) 2415A-2415N für die Ausführung von Fragment-Shader-Programmen optimiert, wie sie in einer OpenGL-API vorgesehen sind, die verwendet werden können, um ähnliche Operationen wie ein Pixel-Shader-Programm durchzuführen, wie sie in einer Direct 3D-API vorgesehen sind.
  • Bei mindestens einer Ausführungsform weist der Grafikprozessor 2410 zusätzlich eine oder mehrere Speicherverwaltungseinheiten (MMUs) 2420A-2420B, einen oder mehrere Cache(s) 2425A-2425B und eine oder mehrere Schaltungsverbindungen 2430A-2430B auf. Bei mindestens einer Ausführungsform sorgen eine oder mehrere MMU(s) 2420A-2420B für die Zuordnung von virtuellen zu physischen Adressen für den Grafikprozessor 2410, einschließlich für den Vertex-Prozessor 2405 und/oder den/die Fragmentprozessor(en) 2415A-2415N, der/die zusätzlich zu den in einem oder mehreren Cache(s) 2425A-2425B gespeicherten Vertex- oder Bild-/Texturdaten auf im Speicher gespeicherte Vertex- oder Bild-/Texturdaten verweisen kann/können. Bei mindestens einer Ausführungsform kann eine oder können mehrere MMU(s) 2420A-2420B mit anderen MMUs innerhalb des Systems synchronisiert werden, einschließlich einer oder mehrerer MMUs, die einem oder mehreren Anwendungsprozessoren 2305, Bildprozessoren 2315 und/oder Videoprozessoren 2320 von 23 zugeordnet sind, so dass sich jeder Prozessor 2305-2320 an einem gemeinsamen oder vereinheitlichten virtuellen Speichersystem beteiligen kann. Bei mindestens einer Ausführungsform ermöglichen eine oder mehrere Schaltungsverbindung(en) 2430A-2430B dem Grafikprozessor 2410 die Verbindung mit anderen IP-Kernen innerhalb des SoC, entweder über einen internen Bus des SoC oder über eine direkte Verbindung.
  • Bei mindestens einer Ausführungsform weist der Grafikprozessor 2440 eine oder mehrere MMU(s) 2420A-2420B, Caches 2425A-2425B und Schaltungsverbindungen 2430A-2430B des Grafikprozessors 2410 von 24A auf. Bei mindestens einer Ausführungsform weist der Grafikprozessor 2440 einen oder mehrere Shader-Kern(e) 2455A-2455N auf (z. B. 2455A, 2455B, 2455C, 2455D, 2455E, 2455F bis 2455N-1 und 2455N), was eine einheitliche Shader-Kern-Architektur ermöglicht, bei der ein einziger Kern oder Typ oder Kern alle Arten von programmierbarem Shader-Code ausführen kann, einschließlich Shader-Programmcode zur Implementierung von Vertex-Shadern, Fragment-Shadern und/oder Compute-Shadern. Bei mindestens einer Ausführungsform kann die Anzahl der Shader-Kerne variieren. Bei mindestens einer Ausführungsform weist der Grafikprozessor 2440 einen Inter-Core-Task-Manager 2445 auf, der als Thread-Dispatcher fungiert, um Ausführungs-Threads an einen oder mehrere Shader-Kerne 2455A-2455N und eine Tiling-Einheit 2458 zu verteilen, um Tiling-Operationen für kachelbasiertes Rendering zu beschleunigen, bei denen Rendering-Operationen für eine Szene im Bildraum unterteilt sind, um beispielsweise eine lokale räumliche Kohärenz innerhalb einer Szene auszunutzen oder die Nutzung interner Caches zu optimieren.
  • Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu den 24A-24B gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 25A und 25B illustrieren eine zusätzliche beispielhafte Grafikprozessorlogik gemäß den hier beschriebenen Ausführungsformen. 25A zeigt einen Grafikkern 2500, der bei mindestens einer Ausführungsform im Grafikprozessor 2310 von 23 vorhanden sein kann und bei mindestens einer Ausführungsform ein einheitlicher Shader-Kern 2455A-2455N wie in 24B sein kann. 25B veranschaulicht eine hochparallele Mehrzweck-Grafikverarbeitungseinheit 2530, die bei mindestens einer Ausführungsform für den Einsatz auf einem Multi-Chip-Modul geeignet ist.
  • Bei mindestens einer Ausführungsform weist der Grafikkern 2500 einen gemeinsam genutzten Befehlscache 2502, eine Textureinheit 2518 und einen Cache/gemeinsamen Speicher 2520 auf, die den Ausführungsressourcen innerhalb des Grafikkerns 2500 gemeinsam sind. Bei mindestens einer Ausführungsform kann der Grafikkern 2500 mehrere Slices 2501A-2501 N oder Partitionen für jeden Kern aufweisen, und ein Grafikprozessor kann mehrere Instanzen des Grafikkerns 2500 aufweisen. Die Slices 2501A-2501 N können eine Unterstützungslogik aufweisen, die einen lokalen Befehlscache 2504A-2504N, einen Thread-Scheduler 2506A-2506N, einen Thread-Dispatcher 2508A-2508N und einen Satz von Registern 2510A-2510N umfasst. Bei mindestens einer Ausführungsform können die Slices 2501A-2501 N einen Satz zusätzlicher Funktionseinheiten (AFUs 2512A-2512N), Gleitkommaeinheiten (FPU 2514A-2514N), ganzzahlige arithmetische Logikeinheiten (ALUs 2516-2516N), Adressberechnungseinheiten (ACU 2513A-2513N), doppeltgenaue Gleitkommaeinheiten (DPFPU 2515A-2515N) und Matrixverarbeitungseinheiten (MPU 2517A-2517N) aufweisen.
  • Bei mindestens einer Ausführungsform können die FPUs 2514A-2514N Gleitkommaoperationen mit einfacher Genauigkeit (32 Bit) und halber Genauigkeit (16 Bit) durchführen, während die DPFPUs 2515A-2515N Gleitkommaoperationen mit doppelter Genauigkeit (64 Bit) durchführen. Bei mindestens einer Ausführungsform können die ALUs 2516A-2516N Integer-Operationen mit variabler Präzision bei 8-Bit-, 16-Bit- und 32-Bit-Präzision durchführen und für Operationen mit gemischter Präzision ausgestaltet sein. Bei mindestens einer Ausführungsform können die MPUs 2517A-2517N auch für Matrixoperationen mit gemischter Genauigkeit ausgestaltet sein, die Gleitkomma- und 8-Bit-Ganzzahloperationen mit halber Genauigkeit aufweisen. Bei mindestens einer Ausführungsform können die MPUs 2517-2517N eine Vielzahl von Matrixoperationen durchführen, um Anwendungsrahmen für maschinelles Lernen zu beschleunigen, einschließlich der Unterstützung für eine beschleunigte allgemeine Matrix-Matrix-Multiplikation (GEMM). Bei mindestens einer Ausführungsform können die AFUs 2512A-2512N zusätzliche logische Operationen durchführen, die von Gleitkomma- oder Ganzzahl-Einheiten nicht unterstützt werden, einschließlich trigonometrischer Operationen (z. B. Sinus, Cosinus usw.).
  • Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 25A gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 25B veranschaulicht eine Universalverarbeitungseinheit (GPGPU) 2530, die bei mindestens einer Ausführungsform so ausgestaltet sein kann, dass sie hochparallele Rechenoperationen durch ein Array von Grafikverarbeitungseinheiten ausführen kann. Bei mindestens einer Ausführungsform kann die GPGPU 2530 direkt mit anderen Instanzen der GPGPU 2530 verbunden sein, um einen Multi-GPU-Cluster zu bilden und die Trainingsgeschwindigkeit für tiefe neuronale Netze zu verbessern. Bei mindestens einer Ausführungsform weist die GPGPU 2530 eine Host-Schnittstelle 2532 auf, um eine Verbindung mit einem Host-Prozessor zu ermöglichen. Bei mindestens einer Ausführungsform handelt es sich bei der Host-Schnittstelle 2532 um eine PCI-Express-Schnittstelle. Bei mindestens einer Ausführungsform kann es sich bei der Host-Schnittstelle 2532 um eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur handeln. Bei mindestens einer Ausführungsform empfängt die GPGPU 2530 Befehle von einem Host-Prozessor und verwendet einen globalen Scheduler 2534, um die mit diesen Befehlen verbundenen Ausführungsthreads auf eine Reihe von Compute-Clustern 2536A-2536H zu verteilen. Bei mindestens einer Ausführungsform teilen sich die Compute-Cluster 2536A-2536H einen Cache-Speicher 2538. Bei mindestens einer Ausführungsform kann der Cache-Speicher 2538 als übergeordneter Cache für Cache-Speicher innerhalb von Compute-Clustern 2536A-2536H dienen.
  • Bei mindestens einer Ausführungsform weist die GPGPU 2530 einen Speicher 2544A-2544B auf, der über eine Reihe von Speichersteuerungen 2542A-2542B mit Compute-Clustern 2536A-2536H gekoppelt ist. Bei mindestens einer Ausführungsform kann der Speicher 2544A-2544B verschiedene Arten von Speichereinrichtungen aufweisen, einschließlich dynamischer Direktzugriffsspeicher (DRAM) oder Grafik-Direktzugriffsspeicher, wie synchroner Grafik-Direktzugriffsspeicher (SGRAM), einschließlich Grafik-Doppeldatenraten-Speicher (GDDR).
  • Bei mindestens einer Ausführungsform weisen die Compute-Cluster 2536A-2536H jeweils einen Satz von Grafikkernen auf, wie z. B. den Grafikkern 2500 von 25A, der mehrere Arten von Ganzzahl- und Gleitkomma-Logikeinheiten aufweisen kann, die Rechenoperationen mit einer Reihe von Genauigkeiten durchführen können, die auch für Berechnungen zum maschinellen Lernen geeignet sind. Zum Beispiel kann bei mindestens einer Ausführungsform mindestens eine Teilmenge von Gleitkommaeinheiten in jedem der Compute-Cluster 2536A-2536H so ausgestaltet sein, dass sie 16-Bit- oder 32-Bit-Gleitkommaoperationen durchführen, während eine andere Teilmenge von Gleitkommaeinheiten so ausgestaltet sein kann, dass sie 64-Bit-Gleitkommaoperationen durchführen kann.
  • Bei mindestens einer Ausführungsform können mehrere Instanzen der GPGPU 2530 für den Betrieb als ein Compute-Cluster ausgestaltet sein. Bei mindestens einer Ausführungsform variiert die von den Compute-Clustern 2536A-2536H für die Synchronisation und den Datenaustausch verwendete Kommunikation zwischen den Ausführungsformen. Bei mindestens einer Ausführungsform kommunizieren mehrere Instanzen der GPGPU 2530 über die Host-Schnittstelle 2532. Bei mindestens einer Ausführungsform weist die GPGPU 2530 einen I/O-Hub 2539 auf, der die GPGPU 2530 mit einem GPU-Link 2540 koppelt, der eine direkte Verbindung zu anderen Instanzen der GPGPU 2530 ermöglicht. Bei mindestens einer Ausführungsform ist die GPU-Verbindung 2540 mit einer dedizierten GPU-zu-GPU-Brücke gekoppelt, die die Kommunikation und Synchronisation zwischen mehreren Instanzen der GPGPU 2530 ermöglicht. Bei mindestens einer Ausführungsform ist der GPU-Link 2540 mit einer Hochgeschwindigkeits-Verbindung gekoppelt, um Daten an andere GPGPUs oder Parallelprozessoren zu senden und zu empfangen. Bei mindestens einer Ausführungsform befinden sich mehrere Instanzen der GPGPU 2530 in getrennten Datenverarbeitungssystemen und kommunizieren über eine Netzwerkeinrichtung, die über die Host-Schnittstelle 2532 zugänglich ist. Bei mindestens einer Ausführungsform kann die GPU-Verbindung 2540 so ausgestaltet sein, dass sie zusätzlich oder alternativ zur Hostschnittstelle 2532 eine Verbindung zu einem Hostprozessor ermöglicht.
  • Bei mindestens einer Ausführungsform kann die GPGPU 2530 so ausgestaltet sein, dass sie neuronale Netze trainiert. Bei mindestens einer Ausführungsform kann die GPGPU 2530 innerhalb einer Inferencing-Plattform verwendet werden. Bei mindestens einer Ausführungsform, bei der die GPGPU 2530 für Inferencing verwendet wird, kann die GPGPU weniger Compute-Cluster 2536A-2536H aufweisen, als wenn die GPGPU zum Training eines neuronalen Netzes verwendet wird. Bei mindestens einer Ausführungsform kann sich die mit dem Speicher 2544A-2544B verbundene Speichertechnologie zwischen Inferencing- und Trainingskonfigurationen unterscheiden, wobei den Trainingskonfigurationen Speichertechnologien mit höherer Bandbreite zugewiesen werden. Bei mindestens einer Ausführungsform kann die Inferencing-Konfiguration der GPGPU 2530 Inferencing-spezifische Anweisungen unterstützen. Zum Beispiel kann bei mindestens einer Ausführungsform eine Inferencing-Konfiguration Unterstützung für eine oder mehrere 8-Bit-Ganzzahl-Punktprodukt-Anweisungen bieten, die während Inferencing-Operationen für eingesetzte neuronale Netze verwendet werden können.
  • Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 25B gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 26 ist ein Blockdiagramm, das ein Rechensystem 2600 gemäß mindestens einer Ausführungsform zeigt. Bei mindestens einer Ausführungsform weist das Rechensystem 2600 ein Verarbeitungsteilsystem 2601 mit einem oder mehreren Prozessor(en) 2602 und einem Systemspeicher 2604 auf, die über einen Verbindungspfad kommunizieren, der einen Speicher-Hub 2605 aufweisen kann. Bei mindestens einer Ausführungsform kann der Speicher-Hub 2605 eine separate Komponente innerhalb einer Chipsatzkomponente sein oder in einen oder mehrere Prozessor(en) 2602 integriert sein. Bei mindestens einer Ausführungsform ist der Speicher-Hub 2605 über eine Kommunikationsverbindung 2606 mit einem I/O-Subsystem 2611 verbunden. Bei mindestens einer Ausführungsform weist das I/O-Subsystem 2611 einen I/O-Hub 2607 auf, der es dem Rechensystem 2600 ermöglicht, Eingaben von einer oder mehreren Eingabeeinrichtung(en) 2608 zu empfangen. Bei mindestens einer Ausführungsform kann der I/O-Hub 2607 eine Anzeigesteuerung, die in einem oder mehreren Prozessor(en) 2602 enthalten sein kann, in die Lage versetzen, Ausgaben an eine oder mehrere Anzeigeeinrichtung(en) 261 0A zu liefern. Bei mindestens einer Ausführungsform kann eine oder mehrere mit dem I/O-Hub 2607 gekoppelte Anzeigevorrichtung(en) 2610A eine lokale, interne oder eingebettete Anzeigevorrichtung aufweisen.
  • Bei mindestens einer Ausführungsform weist das Verarbeitungssubsystem 2601 einen oder mehrere parallele(n) Prozessor(en) 2612 auf, die über einen Bus oder eine andere Kommunikationsverbindung 2613 mit dem Speicher-Hub 2605 verbunden sind. Bei mindestens einer Ausführungsform kann es sich bei der Kommunikationsverbindung 2613 um eine beliebige Anzahl von standardbasierten Kommunikationsverbindungstechnologien oder -protokollen handeln, wie z. B. PCI Express, ist aber nicht darauf beschränkt, oder um eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur. Bei mindestens einer Ausführungsform bilden ein oder mehrere parallele(r) Prozessor(en) 2612 ein rechnerisch fokussiertes Parallel- oder Vektorverarbeitungssystem, das eine große Anzahl von Verarbeitungskernen und/oder Verarbeitungsclustern aufweisen kann, wie z. B. einen MIC-Prozessor (Many Integrated Core). Bei mindestens einer Ausführungsform bilden ein oder mehrere parallele(r) Prozessor(en) 2612 ein Grafikverarbeitungs-Subsystem, das Pixel an eine oder mehrere über den I/O-Hub 2607 gekoppelte Anzeigeeinrichtung(en) 2610A ausgeben kann. Bei mindestens einer Ausführungsform kann ein oder können mehrere Parallelprozessor(en) 2612 auch eine Anzeigesteuerung und eine Anzeigeschnittstelle (nicht gezeigt) aufweisen, um eine direkte Verbindung mit einer oder mehreren Anzeigeeinrichtung(en) 2610B zu ermöglichen.
  • Bei mindestens einer Ausführungsform kann eine Systemspeichereinheit 2614 mit dem I/O-Hub 2607 verbunden sein, um einen Speichermechanismus für das Computersystem 2600 bereitzustellen. Bei mindestens einer Ausführungsform kann ein I/O-Switch 2616 verwendet werden, um einen Schnittstellenmechanismus bereitzustellen, um Verbindungen zwischen dem I/O-Hub 2607 und anderen Komponenten zu ermöglichen, wie z. B. einem Netzwerkadapter 2618 und/oder einem drahtlosen Netzwerkadapter 2619, der in die Plattform integriert sein kann, und verschiedenen anderen Einrichtungen, die über eine oder mehrere Add-in-Einrichtung(en) 2620 hinzugefügt werden können. Bei mindestens einer Ausführungsform kann der Netzwerkadapter 2618 ein Ethernet-Adapter oder ein anderer kabelgebundener Netzwerkadapter sein. Bei mindestens einer Ausführungsform kann der drahtlose Netzwerkadapter 2619 eine oder mehrere Wi-Fi-, Bluetooth-, Near Field Communication (NFC)- oder andere Netzwerkeinrichtungen aufweisen, die ein oder mehrere drahtlose Funkgeräte enthalten.
  • Bei mindestens einer Ausführungsform kann das Rechensystem 2600 andere, nicht explizit dargestellte Komponenten aufweisen, einschließlich USB- oder andere Anschlüsse, optische Speicherlaufwerke, Videoaufnahmegeräte und dergleichen, die ebenfalls mit dem I/O-Hub 2607 verbunden sein können. Bei mindestens einer Ausführungsform können Kommunikationspfade, die verschiedene Komponenten in 26 miteinander verbinden, unter Verwendung beliebiger geeigneter Protokolle implementiert sein, wie z.B. PCI (Peripheral Component Interconnect)-basierte Protokolle (z.B. PCI-Express) oder andere Bus- oder Punkt-zu-Punkt-Kommunikationsschnittstellen und/oder Protokolle, wie z.B. NV-Link High-Speed-Interconnect oder Interconnect-Protokolle.
  • Bei mindestens einer Ausführungsform weisen ein oder mehrere Parallelprozessor(en) 2612 eine für die Grafik- und Videoverarbeitung optimierte Schaltung auf, die beispielsweise eine Videoausgangsschaltung umfasst und eine Grafikverarbeitungseinheit (GPU) darstellt. Bei mindestens einer Ausführungsform enthalten ein oder mehrere Parallelprozessor(en) 2612 Schaltkreise, die für die allgemeine Verarbeitung optimiert sind. Bei mindestens einer Ausführungsform können Komponenten des Rechensystems 2600 mit einem oder mehreren anderen Systemelementen auf einem einzigen integrierten Schaltkreis integriert sein. Beispielsweise können bei mindestens einer Ausführungsform ein oder mehrere parallele(r) Prozessor(en) 2612, ein Speicher-Hub 2605, ein Prozessor(en) 2602 und ein I/O-Hub 2607 in einer integrierten Schaltung mit einem System mit einem System auf einem Chip (SoC) integriert sein. Bei mindestens einer Ausführungsform können die Komponenten des Rechnersystems 2600 in einem einzigen Gehäuse integriert sein, um eine System-in-Package-Konfiguration (SIP) auszugestalten. Bei mindestens einer Ausführungsform kann mindestens ein Abschnitt der Komponenten des Rechensystems 2600 in ein Multi-Chip-Modul (MCM) integriert sein, das mit anderen Multi-Chip-Modulen zu einem modularen Rechensystem zusammengeschaltet sein kann. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 26 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • PROZESSOREN
  • 27A veranschaulicht einen Parallelprozessor 2700 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform können verschiedene Komponenten des Parallelprozessors 2700 unter Verwendung einer oder mehrerer integrierter Schaltungseinrichtungen, wie z.B. programmierbare Prozessoren, anwendungsspezifische integrierte Schaltungen (ASICs) oder feldprogrammierbare Gate-Arrays (FPGAs), implementiert werden. Bei mindestens einer Ausführungsform ist der dargestellte Parallelprozessor 2700 eine Variante eines oder mehrerer Parallelprozessoren 2612, die in 26 gemäß einer beispielhaften Ausführungsform dargestellt sind.
  • Bei mindestens einer Ausführungsform weist der Parallelprozessor 2700 eine Parallelverarbeitungseinheit 2702 auf. Bei mindestens einer Ausführungsform weist die Parallelverarbeitungseinheit 2702 eine I/O-Einheit 2704 auf, die die Kommunikation mit anderen Einrichtungen, einschließlich anderer Instanzen der Parallelverarbeitungseinheit 2702, ermöglicht. Bei mindestens einer Ausführungsform kann die I/O-Einheit 2704 direkt mit anderen Einrichtungen verbunden sein. Bei mindestens einer Ausführungsform ist die I/O-Einheit 2704 über eine Hub- oder Switch-Schnittstelle, wie z. B. den Speicher-Hub 2605, mit anderen Einrichtungen verbunden. Bei mindestens einer Ausführungsform bilden die Verbindungen zwischen Speicher-Hub 2605 und I/O-Einheit 2704 eine Kommunikationsverbindung 2613. Bei mindestens einer Ausführungsform ist die I/O-Einheit 2704 mit einer Host-Schnittstelle 2706 und einem Speicher-Koppelfeld 2716 verbunden, wobei die Host-Schnittstelle 2706 Befehle zur Durchführung von Verarbeitungsvorgängen und das Speicher-Koppelfeld 2716 Befehle zur Durchführung von Speicheroperationen empfängt.
  • Bei mindestens einer Ausführungsform, wenn die Host-Schnittstelle 2706 einen Befehlspuffer über die I/O-Einheit 2704 empfängt, kann die Host-Schnittstelle 2706 Arbeitsoperationen zur Ausführung dieser Befehle an ein Frontend 2708 leiten. Bei mindestens einer Ausführungsform ist das vordere Ende 2708 mit einem Scheduler 2710 gekoppelt, der so ausgestaltet ist, dass er Befehle oder andere Arbeitselemente an eine Verarbeitungsclusteranordnung 2712 verteilt. Bei mindestens einer Ausführungsform stellt der Scheduler 2710 sicher, dass die Verarbeitungsclusteranordnung 2712 ordnungsgemäß ausgestaltet ist und sich in einem gültigen Zustand befindet, bevor Aufgaben an die Verarbeitungsclusteranordnung 2712 verteilt werden. Bei mindestens einer Ausführungsform ist der Scheduler 2710 über Firmware-Logik implementiert, die auf einem Mikrocontroller ausgeführt wird. Bei mindestens einer Ausführungsform ist der Mikrocontroller-implementierte Scheduler 2710 so ausgestaltet, dass er komplexe Ablaufsteuerungs- und Arbeitsverteilungsoperationen mit grober und feiner Granularität durchführen kann, was eine schnelle Unterbrechung und Kontextumschaltung von Threads ermöglicht, die auf der Verarbeitungsanordnung 2712 ausgeführt werden. Bei mindestens einer Ausführungsform kann die Host-Software Arbeitslasten für die Planung auf der Verarbeitungsanordnung 2712 über eine von mehreren Grafikverarbeitungs-Doorbells nachweisen. Bei mindestens einer Ausführungsform können die Arbeitslasten dann automatisch durch die Logik des Schedulers 2710 innerhalb eines Mikrocontrollers, der den Scheduler 2710 aufweist, auf der Verarbeitungsanordnung 2712 verteilt werden.
  • Bei mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 2712 bis zu „N“ Verarbeitungscluster aufweisen (z.B. Cluster 2714A, Cluster 2714B, bis Cluster 2714N). Bei mindestens einer Ausführungsform kann jeder Cluster 2714A-2714N der Verarbeitungsclusteranordnung 2712 eine große Anzahl von gleichzeitigen Threads ausführen. Bei mindestens einer Ausführungsform kann der Scheduler 2710 den Clustern 2714A-2714N der Verarbeitungsclusteranordnung 2712 Arbeit zuweisen, indem er verschiedene Ablaufsteuerungs- und/oder Arbeitsverteilungsalgorithmen verwendet, die je nach der Arbeitslast variieren können, die für jede Art von Programm oder Berechnung entsteht. Bei mindestens einer Ausführungsform kann die Planung dynamisch durch den Scheduler 2710 erfolgen oder teilweise durch eine Compilerlogik während der Kompilierung der Programmlogik unterstützt werden, die für die Ausführung durch die Verarbeitungsclusteranordnung 2712 ausgestaltet ist. Bei mindestens einer Ausführungsform können verschiedene Cluster 2714A-2714N der Verarbeitungscusteranordnung 2712 für die Verarbeitung verschiedener Arten von Programmen oder für die Durchführung verschiedener Arten von Berechnungen zugewiesen werden.
  • Bei mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 2712 so ausgestaltet sein, dass sie verschiedene Arten von Parallelverarbeitungsoperationen durchführt. Bei mindestens einer Ausführungsform ist die Verarbeitungsclusteranordnung 2712 so ausgestaltet, dass sie parallele Allzweck-Rechenoperationen durchführt. Zum Beispiel kann bei mindestens einer Ausführungsform die Verarbeitungsclusteranordnung 2712 eine Logik aufweisen, um Verarbeitungsaufgaben auszuführen, einschließlich der Filterung von Video- und/oder Audiodaten, der Durchführung von Modellierungsoperationen, einschließlich physikalischer Operationen, und der Durchführung von Datentransformationen.
  • Bei mindestens einer Ausführungsform ist die Verarbeitungsclusteranordnung 2712 so ausgestaltet, dass sie parallele Grafikverarbeitungsoperationen durchführt. Bei mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 2712 eine zusätzliche Logik aufweisen, um die Ausführung solcher Grafikverarbeitungsoperationen zu unterstützen, einschließlich, aber nicht beschränkt auf Texturabtastlogik, um Texturoperationen durchzuführen, sowie Tesselationslogik und andere Vertexverarbeitungslogik. Bei mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 2712 so ausgestaltet sein, dass sie grafikverarbeitungsbezogene Shader-Programme ausführt, wie z. B. Vertex-Shader, Tesselation-Shader, Geometrie-Shader und Pixel-Shader. Bei mindestens einer Ausführungsform kann die Parallelverarbeitungseinheit 2702 Daten aus dem Systemspeicher über die I/O-Einheit 2704 zur Verarbeitung übertragen. Bei mindestens einer Ausführungsform können die übertragenen Daten während der Verarbeitung im On-Chip-Speicher (z. B. im Parallelprozessorspeicher 2722) gespeichert und dann in den Systemspeicher zurückgeschrieben werden.
  • Bei mindestens einer Ausführungsform, wenn die Parallelverarbeitungseinheit 2702 zur Durchführung der Grafikverarbeitung verwendet wird, kann der Scheduler 2710 so ausgestaltet sein, dass er eine Verarbeitungslast in ungefähr gleich große Tasks aufteilt, um eine bessere Verteilung der Grafikverarbeitungsoperationen auf mehrere Cluster 2714A-2714N der Verarbeitungsclusteranordnung 2712 zu ermöglichen. Bei mindestens einer Ausführungsform können Abschnitte der Verarbeitungsclusteranordnung 2712 so ausgestaltet sein, dass sie verschiedene Arten der Verarbeitung durchführen. Zum Beispiel kann bei mindestens einer Ausführungsform ein erster Abschnitt so ausgestaltet sein, dass er Vertex-Shading und Topologieerzeugung durchführt, ein zweiter Abschnitt kann so ausgestaltet sein, dass er Tesselations- und Geometrie-Shading durchführt, und ein dritter Abschnitt kann so ausgestaltet sein, dass er Pixel-Shading oder andere Screenspace-Operationen durchführt, um ein gerendertes Bild für die Anzeige zu erzeugen. Bei mindestens einer Ausführungsform können Zwischendaten, die von einem oder mehreren Clustern 2714A-2714N erzeugt werden, in Puffern gespeichert werden, damit Zwischendaten zwischen den Clustern 2714A-2714N zur weiteren Verarbeitung übertragen werden können.
  • Bei mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 2712 über den Scheduler 2710, der Befehle zur Definition von VerarbeitungsTasks vom Frontend 2708 erhält, auszuführende Verarbeitungs-Tasks empfangen. Bei mindestens einer Ausführungsform können die Verarbeitungs-Tasks Indizes der zu verarbeitenden Daten aufweisen, z. B. Oberflächen- (Patch-) Daten, Primitivdaten, Vertexdaten und/oder Pixeldaten, sowie Zustandsparameter und Befehle, die definieren, wie die Daten zu verarbeiten sind (z. B. welches Programm ausgeführt werden soll). Bei mindestens einer Ausführungsform kann der Scheduler 2710 so ausgestaltet sein, dass er den Tasks entsprechende Indizes abruft oder Indizes vom Frontend 2708 empfängt. Bei mindestens einer Ausführungsform kann das Frontend 2708 so ausgestaltet sein, dass es sicherstellt, dass die Verarbeitungsclusteranordnung 2712 in einem gültigen Zustand konfiguriert ist, bevor eine durch eingehende Befehlspuffer (z. B. Batch-Puffer, Push-Puffer usw.) spezifizierte Arbeitslast eingeleitet wird.
  • Bei mindestens einer Ausführungsform kann jede von einer oder mehreren Instanzen der Parallelverarbeitungseinheit 2702 mit dem Parallelprozessorspeicher 2722 gekoppelt sein. Bei mindestens einer Ausführungsform kann auf den Parallelprozessorspeicher 2722 über das Speicherkoppelfeld 2716 zugegriffen werden, die Speicheranforderungen von der Verarbeitungsclusteranordnung 2712 sowie der I/O-Einheit 2704 empfangen kann. Bei mindestens einer Ausführungsform kann das Speicherkoppelfeld 2716 über eine Speicherschnittstelle 2718 auf den Parallelprozessorspeicher 2722 zugreifen. Bei mindestens einer Ausführungsform kann die Speicherschnittstelle 2718 mehrere Partitionseinheiten aufweisen (z.B. Partitionseinheit 2720A, Partitionseinheit 2720B bis Partitionseinheit 2720N), die jeweils mit einem Abschnitt (z.B. einer Speichereinheit) des Parallelprozessorspeichers 2722 gekoppelt sein können. Bei mindestens einer Ausführungsform ist eine Anzahl von Partitionseinheiten 2720A-2720N so ausgestaltet, dass sie gleich einer Anzahl von Speichereinheiten ist, so dass eine erste Partitionseinheit 2720A eine entsprechende erste Speichereinheit 2724A hat, eine zweite Partitionseinheit 2720B eine entsprechende Speichereinheit 2724B hat und eine N-te Partitionseinheit 2720N eine entsprechende N-te Speichereinheit 2724N hat. Bei mindestens einer Ausführungsform kann eine Anzahl von Partitionseinheiten 2720A-2720N nicht gleich einer Anzahl von Speichereinrichtungen sein.
  • Bei mindestens einer Ausführungsform können die Speichereinheiten 2724A-2724N verschiedene Arten von Speichereinrichtungen aufweisen, einschließlich dynamischer Direktzugriffsspeicher (DRAM) oder Grafik-Direktzugriffsspeicher, wie synchroner Grafik-Direktzugriffsspeicher (SGRAM), einschließlich Grafik-Doppeldatenraten-Speicher (GDDR). Bei mindestens einer Ausführungsform können die Speichereinheiten 2724A-2724N auch 3D-Stapelspeicher aufweisen, einschließlich, aber nicht beschränkt auf Speicher mit hoher Bandbreite (High Bandwidth Memory (HBM)). Bei mindestens einer Ausführungsform können Rendering-Ziele, wie z. B. Frame-Puffer oder Textur-Maps, über die Speichereinheiten 2724A-2724N hinweg gespeichert werden, so dass die Partitionseinheiten 2720A-2720N Abschnitte jedes Rendering-Ziels parallel schreiben können, um die verfügbare Bandbreite des Parallelprozessorspeichers 2722 effizient zu nutzen. Bei mindestens einer Ausführungsform kann eine lokale Instanz des Parallelprozessorspeichers 2722 zugunsten eines vereinheitlichten Speicherentwurfs ausgeschlossen werden, der den Systemspeicher in Verbindung mit dem lokalen Cache-Speicher nutzt.
  • Bei mindestens einer Ausführungsform kann jeder der Cluster 2714A-2714N der Verarbeitungsclusteranordnung 2712 Daten verarbeiten, die in jede der Speichereinheiten 2724A-2724N im Parallelprozessorspeicher 2722 geschrieben werden. Bei mindestens einer Ausführungsform kann das Speicherkoppelfeld 2716 so ausgestaltet sein, dass es eine Ausgabe jedes Clusters 2714A-2714N an eine beliebige Partitionseinheit 2720A-2720N oder an einen anderen Cluster 2714A-2714N überträgt, der zusätzliche Verarbeitungsoperationen an einer Ausgabe durchführen kann. Bei mindestens einer Ausführungsform kann jeder Cluster 2714A-2714N mit der Speicherschnittstelle 2718 über das Speicherkoppelfeld 2716 kommunizieren, um von verschiedenen externen Einrichtungen zu lesen oder in diese zu schreiben. Bei mindestens einer Ausführungsform hat das Speicherkoppelfeld 2716 eine Verbindung zur Speicherschnittstelle 2718, um mit der I/O-Einheit 2704 zu kommunizieren, sowie eine Verbindung zu einer lokalen Instanz des Parallelprozessorspeichers 2722, so dass die Verarbeitungseinheiten in den verschiedenen Verarbeitungsclustern 2714A-2714N mit dem Systemspeicher oder einem anderen Speicher kommunizieren können, der nicht lokal zur Parallelverarbeitungseinheit 2702 gehört. Bei mindestens einer Ausführungsform kann das Speicherkoppelfeld 2716 virtuelle Kanäle verwenden, um Verkehrsströme zwischen Clustern 2714A-2714N und Partitionseinheiten 2720A-2720N zu trennen.
  • Bei mindestens einer Ausführungsform können mehrere Instanzen der Parallelverarbeitungseinheit 2702 auf einer einzigen Add-in-Karte bereitgestellt sein, oder mehrere Add-in-Karten können miteinander verbunden sein. Bei mindestens einer Ausführungsform können verschiedene Instanzen der Parallelverarbeitungseinheit 2702 so ausgestaltet sein, dass sie auch dann zusammenarbeiten, wenn die verschiedenen Instanzen eine unterschiedliche Anzahl von Verarbeitungskernen, unterschiedliche Mengen an lokalem Parallelprozessorspeicher und/oder andere Konfigurationsunterschiede aufweisen. Zum Beispiel können bei mindestens einer Ausführungsform einige Instanzen der Parallelverarbeitungseinheit 2702 im Vergleich zu anderen Ausführungen Gleitkommaeinheiten mit höherer Präzision aufweisen. Bei mindestens einer Ausführungsform können Systeme, die eine oder mehrere Instanzen der Parallelverarbeitungseinheit 2702 oder des Parallelprozessors 2700 enthalten, in einer Vielzahl von Ausführungsformen und Formfaktoren implementiert sein, einschließlich, aber nicht beschränkt auf Desktop-, Laptop- oder Handheld-Personalcomputer, Server, Workstations, Spielkonsolen und/oder eingebettete Systeme.
  • 27B ist ein Blockdiagramm einer Partitionseinheit 2720 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist die Partitionseinheit 2720 eine Instanz einer der Partitionseinheiten 2720A-2720N aus 27A. Bei mindestens einer Ausführungsform weist die Partitionseinheit 2720 einen L2-Cache 2721, eine Bildpufferschnittstelle 2725 und eine ROP 2726 (Rasteroperationseinheit) auf. Der L2-Cache 2721 ist ein Lese-/Schreib-Cache, der so ausgestaltet ist, dass er von dem Speicherkoppelfeld 2716 und der ROP 2726 empfangene Lade- und Speicheroperationen durchführt. Bei mindestens einer Ausführungsform werden Lesefehler und dringende Rückschreibanforderungen vom L2-Cache 2721 an die Bildpufferschnittstelle 2725 zur Verarbeitung ausgegeben. Bei mindestens einer Ausführungsform können Aktualisierungen auch über die Bildpufferschnittstelle 2725 zur Verarbeitung an einen Bildpuffer gesendet werden. Bei mindestens einer Ausführungsform ist die Bildpufferschnittstelle 2725 mit einer der Speichereinheiten im Parallelprozessorspeicher verbunden, wie den Speichereinheiten 2724A-2724N von 27 (z. B. innerhalb des Parallelprozessorspeichers 2722).
  • Bei mindestens einer Ausführungsform ist die ROP 2726 eine Verarbeitungseinheit, die Rasteroperationen wie Schablonieren, Z-Test, Überblendung und ähnliches durchführt. Bei mindestens einer Ausführungsform gibt die ROP 2726 dann verarbeitete Grafikdaten aus, die im Grafikspeicher abgelegt werden. Bei mindestens einer Ausführungsform weist die ROP 2726 eine Komprimierungslogik auf, um Tiefen- oder Farbdaten zu komprimieren, die in den Speicher geschrieben werden, und Tiefen- oder Farbdaten zu dekomprimieren, die aus dem Speicher gelesen werden. Bei mindestens einer Ausführungsform kann die Komprimierungslogik eine verlustfreie Komprimierungslogik sein, die einen oder mehrere von mehreren Komprimierungsalgorithmen verwendet. Bei mindestens einer Ausführungsform kann die Art der von der ROP 2726 durchgeführten Komprimierung auf der Grundlage statistischer Merkmale der zu komprimierenden Daten variieren. Zum Beispiel wird bei mindestens einer Ausführungsform eine Delta-Farbkompression auf Tiefen- und Farbdaten auf einer Pro-Kachel-Basis durchgeführt.
  • Bei mindestens einer Ausführungsform ist die ROP 2726 in jedem Verarbeitungscluster (z. B. Cluster 2714A-2714N von 27) und nicht in der Partitionseinheit 2720 vorhanden. Bei mindestens einer Ausführungsform werden Lese- und Schreibanforderungen für Pixeldaten über das Speicherkoppelfeld 2716 anstelle von Pixelfragmentdaten übertragen. Bei mindestens einer Ausführungsform können verarbeitete Grafikdaten auf einer Anzeigeeinrichtung, wie einer von einer oder mehreren Anzeigeeinrichtung(en) 2610 von 26, zur weiteren Verarbeitung durch Prozessor(en) 2602 oder zur weiteren Verarbeitung durch eine der Verarbeitungseinheiten innerhalb des Parallelprozessors 2700 von 27A weitergeleitet werden.
  • 27C ist ein Blockdiagramm eines Verarbeitungsclusters 2714 innerhalb einer Parallelverarbeitungseinheit gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist ein Verarbeitungscluster eine Instanz von einem der Verarbeitungscluster 2714A-2714N von 27. Bei mindestens einer Ausführungsform kann der Verarbeitungscluster 2714 so ausgestaltet sein, dass er viele Threads parallel ausführt, wobei sich der Begriff „Thread“ auf eine Instanz eines bestimmten Programms bezieht, das auf einem bestimmten Satz von Eingabedaten ausgeführt wird. Bei mindestens einer Ausführungsform werden SIMD-Befehlsausgabetechniken (Single-Instruction, Multiple-Data) verwendet, um die parallele Ausführung einer großen Anzahl von Threads zu unterstützen, ohne mehrere unabhängige Befehlseinheiten bereitzustellen. Bei mindestens einer Ausführungsform werden Single-Instruction-Multiple-Thread (SIMT)-Techniken verwendet, um die parallele Ausführung einer großen Anzahl von im Allgemeinen synchronisierten Threads zu unterstützen, wobei eine gemeinsame Befehlseinheit ausgestaltet ist, um Befehle an einen Satz von Verarbeitungsmaschinen innerhalb jedes der Verarbeitungscluster auszugeben.
  • Bei mindestens einer Ausführungsform kann der Betrieb des Verarbeitungsclusters 2714 über einen Pipeline-Manager 2732 gesteuert werden, der die Verarbeitungs-Tasks an parallele SIMT-Prozessoren verteilt. Bei mindestens einer Ausführungsform empfängt der Pipeline-Manager 2732 Anweisungen vom Scheduler 2710 der 27 und verwaltet die Ausführung dieser Anweisungen über einen Grafik-Multiprozessor 2734 und/oder eine Textureinheit 2736. Bei mindestens einer Ausführungsform ist der Grafikmultiprozessor 2734 eine beispielhafte Instanz eines SIMT-Parallelprozessors. Bei mindestens einer Ausführungsform können jedoch verschiedene Typen von SIMT-Parallelprozessoren mit unterschiedlichen Architekturen im Verarbeitungscluster 2714 vorhanden sein. Bei mindestens einer Ausführungsform können ein oder mehrere Instanzen des Grafik-Multiprozessors 2734 in einem Verarbeitungscluster 2714 vorhanden sein. Bei mindestens einer Ausführungsform kann der Grafikmultiprozessor 2734 Daten verarbeiten, und ein Datenkoppelfeld 2740 kann verwendet werden, um die verarbeiteten Daten an eines von mehreren möglichen Zielen zu verteilen, einschließlich anderer Shader-Einheiten. Bei mindestens einer Ausführungsform kann der Pipeline-Manager 2732 die Verteilung der verarbeiteten Daten erleichtern, indem er Ziele für die verarbeiteten Daten angibt, die über das Datenkoppelfeld 2740 verteilt werden sollen.
  • Bei mindestens einer Ausführungsform kann jeder Grafik-Multiprozessor 2734 innerhalb des Verarbeitungsclusters 2714 einen identischen Satz funktionaler Ausführungslogik aufweisen (z. B. arithmetische Logikeinheiten, Lastspeichereinheiten usw.). Bei mindestens einer Ausführungsform kann die funktionale Ausführungslogik in einer Pipeline ausgestaltet sein, so dass neue Befehle ausgegeben werden können, bevor vorherige Befehle abgeschlossen sind. Bei mindestens einer Ausführungsform unterstützt die funktionale Ausführungslogik eine Vielzahl von Operationen, darunter Ganzzahl- und Gleitkommaarithmetik, Vergleichsoperationen, boolesche Operationen, Bitverschiebung und die Berechnung verschiedener algebraischer Funktionen. Bei mindestens einer Ausführungsform kann dieselbe Hardware mit Funktionseinheiten genutzt werden, um verschiedene Operationen auszuführen, und es kann eine beliebige Kombination von Funktionseinheiten vorhanden sein.
  • Bei mindestens einer Ausführungsform bilden die an den Verarbeitungscluster 2714 übertragenen Anweisungen einen Thread. Bei mindestens einer Ausführungsform ist ein Satz von Threads, die über einen Satz von Parallelverarbeitungsmaschinen ausgeführt werden, eine Thread-Gruppe. Bei mindestens einer Ausführungsform führt die Thread-Gruppe ein Programm mit unterschiedlichen Eingabedaten aus. Bei mindestens einer Ausführungsform kann jeder Thread innerhalb einer Thread-Gruppe einer anderen Verarbeitungsmaschine innerhalb eines Grafik-Multiprozessors 2734 zugewiesen sein. Bei mindestens einer Ausführungsform kann eine Thread-Gruppe weniger Threads aufweisen als die Anzahl der Verarbeitungseinheiten im Grafik-Multiprozessor 2734. Bei mindestens einer Ausführungsform kann, wenn eine Thread-Gruppe weniger Threads als eine Anzahl von Verarbeitungsmaschinen aufweist, eine oder mehrere der Verarbeitungsmaschinen während der Zyklen, in denen diese Thread-Gruppe verarbeitet wird, im Leerlauf sein. Bei mindestens einer Ausführungsform kann eine Thread-Gruppe auch mehr Threads aufweisen als eine Anzahl von Verarbeitungsmaschinen im Grafik-Multiprozessor 2734. Bei mindestens einer Ausführungsform kann, wenn eine Thread-Gruppe mehr Threads aufweist als die Anzahl der Verarbeitungsmaschinen im Grafik-Multiprozessor 2734, die Verarbeitung über aufeinander folgende Taktzyklen erfolgen. Bei mindestens einer Ausführungsform können mehrere Thread-Gruppen gleichzeitig auf einem Grafik-Multiprozessor 2734 ausgeführt werden.
  • Bei mindestens einer Ausführungsform weist der Grafik-Multiprozessor 2734 einen internen Cache-Speicher auf, um Lade- und Speicheroperationen durchzuführen. Bei mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2734 auf einen internen Cache verzichten und einen Cache-Speicher (z.B. L1-Cache 2748) innerhalb des Verarbeitungsclusters 2714 verwenden. Bei mindestens einer Ausführungsform hat jeder Grafik-Multiprozessor 2734 auch Zugriff auf L2-Caches innerhalb von Partitionseinheiten (z. B. die Partitionseinheiten 2720A-2720N von 27), die von allen Verarbeitungsclustern 2714 gemeinsam genutzt werden und zur Datenübertragung zwischen Threads verwendet werden können. Bei mindestens einer Ausführungsform kann der Grafik-Multiprozessor 2734 auch auf den globalen Speicher außerhalb des Chips zugreifen, der einen oder mehrere lokale Parallelprozessorspeicher und/oder Systemspeicher aufweisen kann. Bei mindestens einer Ausführungsform kann jeder Speicher außerhalb der Parallelverarbeitungseinheit 2702 als globaler Speicher verwendet werden. Bei mindestens einer Ausführungsform weist der Verarbeitungscluster 2714 mehrere Instanzen des Grafik-Multiprozessors 2734 auf, die sich gemeinsame Anweisungen und Daten teilen können, die im L1-Cache 2748 gespeichert sein können.
  • Bei mindestens einer Ausführungsform kann jeder Verarbeitungscluster 2714 eine MMU 2745 (Memory Management Unit) aufweisen, die so ausgestaltet ist, dass sie virtuelle Adressen in physische Adressen umsetzt. Bei mindestens einer Ausführungsform können sich eine oder mehrere Instanzen der MMU 2745 innerhalb der Speicherschnittstelle 2718 von 27 befinden. Bei mindestens einer Ausführungsform weist die MMU 2745 einen Satz von Seitentabelleneinträgen (PTEs) auf, die dazu dienen, eine virtuelle Adresse auf eine physische Adresse einer Kachel abzubilden (weitere Informationen über Kacheln), sowie optional einen Cache-Zeilenindex. Bei mindestens einer Ausführungsform kann die MMU 2745 Adressübersetzungs-Lookaside-Puffer (TLB) oder Caches aufweisen, die sich im Grafik-Multiprozessor 2734 oder im L1-Cache oder im Verarbeitungscluster 2714 befinden können. Bei mindestens einer Ausführungsform wird die physikalische Adresse verarbeitet, um die Zugriffslokalität auf die Oberflächendaten zu verteilen, um eine effiziente Anforderungsverschachtelung zwischen den Partitionseinheiten zu ermöglichen. Bei mindestens einer Ausführungsform kann der Cache-Zeilen-Index verwendet werden, um zu bestimmen, ob eine Anforderung für eine Cache-Zeile ein Treffer (Hit) oder Fehlzugriff (Miss) ist.
  • Bei mindestens einer Ausführungsform kann ein Verarbeitungscluster 2714 so ausgestaltet sein, dass jeder Grafik-Multiprozessor 2734 mit einer Textureinheit 2736 gekoppelt ist, um Texturabbildungsoperationen durchzuführen, z.B. Bestimmen von Texturabtastpositionen, Lesen von Texturdaten und Filtern von Texturdaten. Bei mindestens einer Ausführungsform werden die Texturdaten aus einem internen Textur-L1-Cache (nicht gezeigt) oder aus einem L1-Cache innerhalb des Grafik-Multiprozessors 2734 gelesen und je nach Bedarf aus einem L2-Cache, einem lokalen Parallelprozessorspeicher oder dem Systemspeicher abgerufen. Bei mindestens einer Ausführungsform gibt jeder Grafikmultiprozessor 2734 verarbeitete Tasks an das Datenkoppelfeld 2740 aus, um die verarbeitete Task einem anderen Verarbeitungscluster 2714 zur weiteren Verarbeitung zur Verfügung zu stellen oder um die verarbeitete Task über das Speicherkoppelfeld 2716 in einem L2-Cache, im lokalen Parallelprozessorspeicher oder im Systemspeicher zu speichern. Bei mindestens einer Ausführungsform ist eine preROP 2742 (Pre-Raster Operations Unit) so ausgestaltet, dass sie Daten vom Grafik-Multiprozessor 2734 empfängt und Daten an ROP-Einheiten weiterleitet, die sich in den hier beschriebenen Partitionseinheiten befinden können (z. B. die Partitionseinheiten 2720A-2720N von 27). Bei mindestens einer Ausführungsform kann die PreROP-Einheit 2742 Optimierungen für die Farbmischung durchführen, Pixelfarbdaten organisieren und Adressübersetzungen vornehmen. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu den 27A-27C gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 27D zeigt einen Grafik-Multiprozessor 2734 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist der Grafik-Multiprozessor 2734 mit dem Pipeline-Manager 2732 des Verarbeitungsclusters 2714 gekoppelt. Bei mindestens einer Ausführungsform weist der Grafikmultiprozessor 2734 eine Ausführungspipeline auf, die unter anderem einen Befehlscache 2752, eine Befehlseinheit 2754, eine Adresszuordnungseinheit 2756, eine Registerdatei 2758, einen oder mehrere GPGPU-Kerne 2762 und eine oder mehrere Lade-/Speichereinheiten 2766 aufweist. Die GPGPU-Kerne 2762 und die Lade-/Speichereinheiten 2766 sind über eine Speicher- und Cache-Verbindung 2768 mit dem Cache-Speicher 2772 und dem gemeinsamen Speicher 2770 verbunden.
  • Bei mindestens einer Ausführungsform empfängt der Befehlscache 2752 einen Strom von auszuführenden Befehlen vom Pipeline-Manager 2732. Bei mindestens einer Ausführungsform werden die Befehle im Befehlscache 2752 zwischengespeichert und von der Befehlseinheit 2754 zur Ausführung weitergeleitet. Bei mindestens einer Ausführungsform kann die Befehlseinheit 2754 die Befehle als Thread-Gruppen (z. B. Warps) versenden, wobei jeder Thread der Thread-Gruppe einer anderen Ausführungseinheit innerhalb des GPGPU-Kerns 2762 zugewiesen ist. Bei mindestens einer Ausführungsform kann ein Befehl auf einen lokalen, gemeinsam genutzten oder globalen Adressraum zugreifen, indem er eine Adresse innerhalb eines einheitlichen Adressraums angibt. Bei mindestens einer Ausführungsform kann die Adressabbildungseinheit 2756 verwendet werden, um Adressen in einem vereinheitlichten Adressraum in eine eindeutige Speicheradresse zu übersetzen, auf die die Lade-/Speichereinheiten 2766 zugreifen können.
  • Bei mindestens einer Ausführungsform stellt die Registerdatei 2758 einen Satz von Registern für Funktionseinheiten des Grafik-Multiprozessors 2734 bereit. Bei mindestens einer Ausführungsform stellt die Registerdatei 2758 einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten (z.B. GPGPU-Kerne 2762, Lade-/Speichereinheiten 2766) des Grafik-Multiprozessors 2734 verbunden sind. Bei mindestens einer Ausführungsform ist die Registerdatei 2758 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein eigener Abschnitt der Registerdatei 2758 zugewiesen ist. Bei mindestens einer Ausführungsform ist die Registerdatei 2758 auf verschiedene Warps aufgeteilt, die vom Grafikmultiprozessor 2734 ausgeführt werden.
  • Bei mindestens einer Ausführungsform können die GPGPU-Kerne 2762 jeweils Gleitkommaeinheiten (FPUs) und/oder ganzzahlige arithmetische Logikeinheiten (ALUs) aufweisen, die zur Ausführung von Anweisungen des Grafikmultiprozessors 2734 verwendet werden. Die GPGPU-Kerne 2762 können sich in ihrer Architektur ähneln oder unterscheiden. Bei mindestens einer Ausführungsform weist ein erster Abschnitt der GPGPU-Kerne 2762 eine FPU mit einfacher Genauigkeit und eine Ganzzahl-ALU auf, während ein zweiter Abschnitt der GPGPU-Kerne eine FPU mit doppelter Genauigkeit aufweist. Bei mindestens einer Ausführungsform können die FPUs den IEEE 754-2008-Standard für Gleitkommaarithmetik implementieren oder Gleitkommaarithmetik mit variabler Genauigkeit ermöglichen. Bei mindestens einer Ausführungsform kann der Grafikmultiprozessor 2734 zusätzlich eine oder mehrere Festfunktions- oder Sonderfunktionseinheiten aufweisen, um spezifische Funktionen wie das Kopieren von Rechtecken oder Pixel-Blending-Operationen durchzuführen. Bei mindestens einer Ausführungsform kann einer oder können mehrere der GPGPU-Kerne auch eine feste oder spezielle Funktionslogik aufweisen.
  • Bei mindestens einer Ausführungsform weisen die GPGPU-Kerne 2762 eine SIMD-Logik auf, die in der Lage ist, einen einzigen Befehl für mehrere Datensätze auszuführen. Bei mindestens einer Ausführungsform können GPGPU-Kerne 2762 physikalisch SIMD4-, SIMD8- und SIMD16-Befehle und logisch SIMD1-, SIMD2- und SIMD32-Befehle ausführen. Bei mindestens einer Ausführungsform können SIMD-Befehle für GPGPU-Kerne zur Kompilierzeit von einem Shader-Compiler oder automatisch bei der Ausführung von Programmen erzeugt werden, die für SPMD- oder SIMT-Architekturen (Single Program Multiple Data) geschrieben und kompiliert wurden. Bei mindestens einer Ausführungsform können mehrere Threads eines Programms, das für ein SIMT-Ausführungsmodell ausgestaltet ist, über einen einzigen SIMD-Befehl ausgeführt werden. Beispielsweise können bei mindestens einer Ausführungsform acht SIMT-Threads, die gleiche oder ähnliche Operationen durchführen, über eine einzige SIMD8-Logikeinheit parallel ausgeführt werden.
  • Bei mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 2768 ein Verbindungsnetzwerk, das jede Funktionseinheit des Grafik-Multiprozessors 2734 mit der Registerdatei 2758 und dem gemeinsamen Speicher 2770 verbindet. Bei mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 2768 eine Koppelfeldverbindung, die es der Lade-/Speichereinheit 2766 ermöglicht, Lade- und Speicheroperationen zwischen dem gemeinsamen Speicher 2770 und der Registerdatei 2758 durchzuführen. Bei mindestens einer Ausführungsform kann die Registerdatei 2758 mit derselben Frequenz wie die GPGPU-Kerne 2762 arbeiten, so dass die Datenübertragung zwischen den GPGPU-Kernen 2762 und der Registerdatei 2758 eine sehr geringe Latenzzeit aufweist. Bei mindestens einer Ausführungsform kann der gemeinsam genutzte Speicher 2770 verwendet werden, um die Kommunikation zwischen Threads zu ermöglichen, die auf Funktionseinheiten innerhalb des Grafik-Multiprozessors 2734 ausgeführt werden. Bei mindestens einer Ausführungsform kann der Cache-Speicher 2772 beispielsweise als Daten-Cache verwendet werden, um Texturdaten, die zwischen Funktionseinheiten und der Textureinheit 2736 übertragen werden, zwischenzuspeichern. Bei mindestens einer Ausführungsform kann der gemeinsame Speicher 2770 auch als programmgesteuerter Cache verwendet werden. Bei mindestens einer Ausführungsform können Threads, die auf GPGPU-Kernen 2762 ausgeführt werden, zusätzlich zu den automatisch zwischengespeicherten Daten, die im Cache-Speicher 2772 gespeichert sind, programmatisch Daten im gemeinsamen Speicher speichern.
  • Bei mindestens einer Ausführungsform ist ein Parallelprozessor oder eine GPGPU, wie es hier beschrieben ist, kommunikativ mit Host-/Prozessorkernen gekoppelt, um Grafikoperationen, Operationen des maschinellen Lernens, Musteranalyseoperationen und verschiedene allgemeine GPU (GPGPU)-Funktionen zu beschleunigen. Bei mindestens einer Ausführungsform kann die GPU über einen Bus oder eine andere Verbindung (z. B. eine Hochgeschwindigkeitsverbindung wie PCIe oder NVLink) mit dem Host-Prozessor (den Prozessorkernen) kommunikativ verbunden sein. Bei mindestens einer Ausführungsform kann die GPU in demselben Gehäuse oder Chip wie die Kerne integriert sein und über einen internen Prozessorbus bzw. eine interne Verbindung (d. h. innerhalb des Gehäuses oder Chips) mit den Kernen kommunizieren. Bei mindestens einer Ausführungsform können die Prozessorkerne unabhängig von der Art des Anschlusses der GPU der GPU Arbeit in Form von Befehlsfolgen/Befehlen zuweisen, die in einem Arbeitsdeskriptor enthalten sind. Bei mindestens einer Ausführungsform verwendet die GPU dann dedizierte Schaltkreise/Logiken zur effizienten Verarbeitung dieser Befehle/Anweisungen. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 27D gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 28 zeigt ein Multi-GPU-Rechnersystem 2800 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform kann das Multi-GPU-Rechnersystem 2800 einen Prozessor 2802 aufweisen, der über einen Host-Schnittstellen-Switch 2804 mit mehreren Universal-Grafikverarbeitungseinheiten (GPGPUs) 2806A-D verbunden ist. Bei mindestens einer Ausführungsform ist der Host-Schnittstellen-Switch 2804 eine PCI-Express-Switch-Einrichtung, die den Prozessor 2802 mit einem PCI-Express-Bus verbindet, über den der Prozessor 2802 mit den GPGPUs 2806A-D kommunizieren kann. Die GPGPUs 2806A-D können über eine Reihe von Hochgeschwindigkeits-Punkt-zu-Punkt-GPU-zu-GPU-Verbindungen 2816 miteinander verbunden sein. Bei mindestens einer Ausführungsform sind die GPU-zu-GPU-Verbindungen 2816 mit jeder der GPGPUs 2806A-D über eine eigene GPU-Verbindung verbunden. Bei mindestens einer Ausführungsform ermöglichen die P2P-GPU-Verbindungen 2816 eine direkte Kommunikation zwischen den einzelnen GPGPUs 2806A-D, ohne dass eine Kommunikation über den Host-Schnittstellenbus 2804 erforderlich ist, an den der Prozessor 2802 angeschlossen ist. Bei mindestens einer Ausführungsform, bei der der GPU-zu-GPU-Verkehr auf P2P-GPU-Verbindungen 2816 geleitet wird, bleibt der Host-Schnittstellenbus 2804 für den Systemspeicherzugriff oder für die Kommunikation mit anderen Instanzen des Multi-GPU-Computersystems 2800 verfügbar, zum Beispiel über eine oder mehrere Netzwerkeinrichtungen. Während bei mindestens einer Ausführungsform die GPGPUs 2806A-D mit dem Prozessor 2802 über den Host-Schnittstellen-Switch 2804 verbunden sind, weist der Prozessor 2802 bei mindestens einer Ausführungsform eine direkte Unterstützung für P2P-GPU-Verbindungen 2816 auf und kann direkt mit den GPGPUs 2806A-D verbunden sein. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 28 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 29 ist ein Blockdiagramm eines Grafikprozessors 2900 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform weist der Grafikprozessor 2900 eine Ringverbindung 2902, ein Pipeline-Frontend 2904, eine Media-Maschine 2937 und Grafikkerne 2980A-2980N auf. Bei mindestens einer Ausführungsform verbindet die Ringverbindung 2902 den Grafikprozessor 2900 mit anderen Verarbeitungseinheiten, einschließlich anderer Grafikprozessoren oder eines oder mehrerer Mehrzweckprozessorkerne. Bei mindestens einer Ausführungsform ist der Grafikprozessor 2900 einer von vielen Prozessoren, die in ein Mehrkern-Verarbeitungssystem integriert sind.
  • Bei mindestens einer Ausführungsform empfängt der Grafikprozessor 2900 Stapel von Befehlen über die Ringverbindung 2902. Bei mindestens einer Ausführungsform werden die eingehenden Befehle von einem Befehls-Streamer 2903 im Pipeline-Frontend 2904 interpretiert. Bei mindestens einer Ausführungsform weist der Grafikprozessor 2900 eine skalierbare Ausführungslogik auf, um die 3D-Geometrieverarbeitung und die Medienverarbeitung über den/die Grafikkern(e) 2980A-2980N durchzuführen. Bei mindestens einer Ausführungsform liefert der Befehls-Streamer 2903 für 3D-Geometrieverarbeitungsbefehle Befehle an die Geometrie-Pipeline 2936. Bei mindestens einer Ausführungsform liefert der Befehls-Streamer 2903 für mindestens einige Medienverarbeitungsbefehle Befehle an ein Video-Frontend 2934, das mit einer Medien-Maschine 2937 gekoppelt ist. Bei mindestens einer Ausführungsform weist die Medien-Maschine 2937 eine Video-Qualitäts-Maschine (VQE) 2930 für die Video- und Bildnachbearbeitung und eine Multi-Format-Encoder/Decoder-Maschine (MFX) 2933 auf, um eine hardwarebeschleunigte Codierung und Decodierung von Mediendaten zu ermöglichen. Bei mindestens einer Ausführungsform erzeugen die Geometrie-Pipeline 2936 und die Medien-Maschine 2937 jeweils Ausführungs-Threads für Thread-Ausführungsressourcen, die von mindestens einem Grafikkern 2980A bereitgestellt werden.
  • Bei mindestens einer Ausführungsform weist der Grafikprozessor 2900 skalierbare Thread-Ausführungsressourcen auf, die modulare Kerne 2980A-2980N (manchmal als Kern-Slices bezeichnet) aufweisen, von denen jeder mehrere Sub-Kerne 2950A-2950N, 2960A-2960N (manchmal als Kern-Sub-Slices bezeichnet) hat. Bei mindestens einer Ausführungsform kann der Grafikprozessor 2900 eine beliebige Anzahl von Grafikkernen 2980A bis 2980N haben. Bei mindestens einer Ausführungsform weist der Grafikprozessor 2900 einen Grafikkern 2980A mit mindestens einem ersten Sub-Kern 2950A und einem zweiten Sub-Kern 2960A auf. Bei mindestens einer Ausführungsform ist der Grafikprozessor 2900 ein Niedrigleistungsprozessor mit einem einzigen Sub-Kern (z. B. 2950A). Bei mindestens einer Ausführungsform weist der Grafikprozessor 2900 mehrere Grafikkerne 2980A-2980N auf, von denen jeder einen Satz von ersten Sub-Kernen 2950A-2950N und einen Satz von zweiten Sub-Kernen 2960A-2960N aufweist. Bei mindestens einer Ausführungsform weist jeder Sub-Kern in den ersten Sub-Kernen 2950A-2950N mindestens einen ersten Satz von Ausführungseinheiten 2952A-2952N und Medien-/Textur-Sampler 2954A-2954N auf. Bei mindestens einer Ausführungsform weist jeder Sub-Kern in den zweiten Sub-Kernen 2960A-2960N mindestens eine zweite Gruppe von Ausführungseinheiten 2962A-2962N und Samplern 2964A-2964N auf. Bei mindestens einer Ausführungsform teilt sich jeder Sub-Kern 2950A-2950N, 2960A-2960N einen Satz gemeinsam genutzter Ressourcen 2970A-2970N. Bei mindestens einer Ausführungsform weisen die gemeinsam genutzten Ressourcen einen gemeinsamen Cache-Speicher und eine Pixeloperationslogik auf. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 29 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 30 ist ein Blockdiagramm, das die Mikroarchitektur eines Prozessors 3000 veranschaulicht, der logische Schaltungen zur Ausführung von Befehlen gemäß mindestens einer Ausführungsform aufweisen kann. Bei mindestens einer Ausführungsform kann der Prozessor 3000 Befehle ausführen, die x86-Befehle, ARM-Befehle, spezielle Befehle für anwendungsspezifische integrierte Schaltungen (ASICs) usw. aufweisen. Bei mindestens einer Ausführungsform kann der Prozessor 3010 Register zum Speichern gepackter Daten aufweisen, wie z. B. 64 Bit breite MMXTM-Register in Mikroprozessoren, die mit der MMX-Technologie der Intel Corporation aus Santa Clara, Kalifornien, ausgestattet sind. Bei mindestens einer Ausführungsform können MMX-Register, die sowohl als Ganzzahl- als auch als Gleitkommaregister verfügbar sind, mit gepackten Datenelementen arbeiten, die mit SIMD- (Single Instruction, Multiple Data) und SSE- (Streaming SIMD Extensions) Anweisungen einhergehen. Bei mindestens einer Ausführungsform können 128 Bit breite XMM-Register, die sich auf SSE2-, SSE3-, SSE4-, AVX- oder darüber hinausgehende Technologien beziehen (allgemein als „SSEx“ bezeichnet), solche gepackten Datenoperanden enthalten. Bei mindestens einer Ausführungsform können die Prozessoren 3010 Anweisungen zur Beschleunigung von Algorithmen für maschinelles Lernen oder Deep Learning, Training oder Inferencing ausführen.
  • Bei mindestens einer Ausführungsform weist der Prozessor 3000 ein In-Order-Front-End („Front-End“) 3001 auf, um auszuführende Befehle abzurufen und Befehle vorzubereiten, die später in der Prozessor-Pipeline verwendet werden sollen. Bei mindestens einer Ausführungsform kann das Frontend 3001 mehrere Einheiten aufweisen. Bei mindestens einer Ausführungsform holt ein Befehls-Prefetcher 3026 Befehle aus dem Speicher und leitet sie an einen Befehlsdecodierer 3028 weiter, der wiederum Befehle decodiert oder interpretiert. Bei mindestens einer Ausführungsform decodiert der Befehlsdecodierer 3028 beispielsweise einen empfangenen Befehl in eine oder mehrere Operationen, die als „Mikrobefehle“ oder „Mikrooperationen“ (auch „Mikro-Ops“ oder „Uops“ genannt) bezeichnet werden und von der Maschine ausgeführt werden können. Bei mindestens einer Ausführungsform zerlegt der Befehlsdecodierer 3028 den Befehl in einen Op-Code und entsprechende Daten- und Steuerfelder, die von der Mikroarchitektur zur Durchführung von Operationen gemäß mindestens einer Ausführungsform verwendet werden können. Bei mindestens einer Ausführungsform kann ein Trace-Cache 3030 decodierte uops zu programmgeordneten Sequenzen oder Traces in einer uop-Warteschlange 3034 zur Ausführung zusammenstellen. Bei mindestens einer Ausführungsform, wenn der Trace-Cache 3030 auf eine komplexe Anweisung stößt, stellt ein Mikrocode-ROM 3032 die für den Abschluss der Operation erforderlichen uops bereit.
  • Bei mindestens einer Ausführungsform können einige Befehle in eine einzige Mikro-OP umgewandelt werden, während andere mehrere Mikro-OPs benötigen, um den Betrieb vollständig abzuschließen. Bei mindestens einer Ausführungsform kann der Befehlsdecodierer 3028 auf den Mikrocode-ROM 3032 zugreifen, um den Befehl auszuführen, wenn für die Ausführung eines Befehls mehr als vier Mikro-Ops erforderlich sind. Bei mindestens einer Ausführungsform kann ein Befehl in eine kleine Anzahl von Mikro-Ops zur Verarbeitung im Befehlsdecodierer 3028 decodiert werden. Bei mindestens einer Ausführungsform kann ein Befehl im Mikrocode-ROM 3032 gespeichert sein, falls eine Anzahl von Mikro-OPs zur Ausführung des Vorgangs erforderlich ist. Bei mindestens einer Ausführungsform bezieht sich der Trace-Cache 3030 auf ein programmierbare Logik-Anordnung („PLA“) als Einstiegspunkt, um einen korrekten Mikrobefehlszeiger für das Lesen von Mikrocode-Sequenzen zur Vervollständigung eines oder mehrerer Befehle aus dem Mikrocode-ROM 3032 zu bestimmen. Bei mindestens einer Ausführungsform kann das Frontend 3001 der Maschine, nachdem das Mikrocode-ROM 3032 die Sequenzierung von Mikrobefehlen für einen Befehl beendet hat, das Abrufen von Mikrobefehlen aus dem Trace-Cache 3030 wieder aufnehmen.
  • Bei mindestens einer Ausführungsform kann die Out-of-Order-Ausführungs-Maschine (Out-of-Order-Engine") 3003 Befehle für die Ausführung vorbereiten. Bei mindestens einer Ausführungsform verfügt die Out-of-Order-Ausführungslogik über eine Reihe von Puffern, um den Fluss der Befehle zu glätten und neu zu ordnen, um die Leistung zu optimieren, während sie die Pipeline durchlaufen und zur Ausführung geplant werden. Die Out-of-Order-Ausführungs-Maschine 3003 weist ohne Einschränkung einen Allokator/Register-Renamer 3040, eine Speicher-uop-Warteschlange 3042, eine Ganzzahl/Gleitkomma-uop-Warteschlange 3044, einen Speicher-Scheduler 3046, einen schnellen Scheduler 3002, einen langsamen/allgemeinen Gleitkomma-Scheduler („slow/general FP scheduler“) 3004 und einen einfachen Gleitkomma-Scheduler („simple FP scheduler“) 3006 auf. Bei mindestens einer Ausführungsform werden der schnelle Scheduler 3002, der langsame/allgemeine Gleitkomma-Scheduler 3004 und der einfache Gleitkomma-Scheduler 3006 hier auch gemeinsam als „uop-Scheduler 3002, 3004, 3006“ bezeichnet. Bei mindestens einer Ausführungsform weist der Allokator/Register-Renamer 3040 Maschinenpuffer und Ressourcen zu, die jeder uop für seine Ausführung benötigt. Bei mindestens einer Ausführungsform benennt der Allokator/Register-Renamer 3040 logische Register auf Einträge in einer Registerdatei um. Bei mindestens einer Ausführungsform weist der Allokator/Register-Renamer 3040 außerdem jedem uop einen Eintrag in einer von zwei uop-Warteschlangen zu, der Speicher-uop-Warteschlange 3042 für Speicheroperationen und der Ganzzahl-/Gleitkomma-uop-Warteschlange 3044 für Nicht-Speicheroperationen, und zwar vor dem Speicher-Scheduler 3046 und den uop-Schedulern 3002, 3004, 3006. Bei mindestens einer Ausführungsform bestimmen die uop-Scheduler 3002, 3004, 3006 auf der Grundlage der Bereitschaft ihrer abhängigen Eingangsregister-Operandenquellen und der Verfügbarkeit der Ausführungsressourcen, die die uops für den Abschluss ihrer Operation benötigen, wann ein uop zur Ausführung bereit ist. Bei mindestens einer Ausführungsform kann der schnelle Scheduler 3002 bei jeder Hälfte des Haupttaktzyklus einplanen, während der langsame/allgemeine Gleitkomma-Scheduler 3004 und der einfache Gleitkomma-Scheduler 3006 einmal pro Hauptprozessortaktzyklus einplanen können. Bei mindestens einer Ausführungsform vermitteln die uop-Scheduler 3002, 3004, 3006 für Dispatch-Anschlüsse, um uops für die Ausführung zu planen.
  • Bei mindestens einer Ausführungsform weist der Ausführungsblock b11 ohne Einschränkung ein Ganzzahl-Registerdatei/Umgehungs-Netzwerk 3008, ein(e) Gleitkommaregisterdatei/Umgehungsnetzwerk („eine FP-Registerdatei/Umgehungs-Netzwerk“) 3010, Adresserzeugungseinheiten („AGUs“) 3012 und 3014, schnelle arithmetische Logikeinheiten (ALUs) („schnelle ALUs“) 3016 und 3018, eine langsame arithmetische Logikeinheit („langsame ALU“) 3020, eine Gleitkomma-ALU („FP“) 3022 und eine Gleitkomma-Bewegungseinheit („FP-Bewegung“) 3024 auf. Bei mindestens einer Ausführungsform werden ein Ganzzahl-Registerdatei/Umgehungs-Netzwerk 3008 und ein Gleitkomma-Registerdatei/Umgehungs-Netzwerk 3010 hier auch als „Registerdateien 3008, 3010“ bezeichnet. Bei mindestens einer Ausführungsform werden die AGUSs 3012 und 3014, die schnellen ALUs 3016 und 3018, die langsame ALU 3020, die Gleitkomma-ALU 3022 und die Gleitkomma-Bewegungseinheit 3024 hier auch als „Ausführungseinheiten 3012, 3014, 3016, 3018, 3020, 3022 und 3024“ bezeichnet. Bei mindestens einer Ausführungsform kann der Ausführungsblock b11 ohne Einschränkung eine beliebige Anzahl (einschließlich Null) und Art von Registerdateien, Umgehungsnetzwerken, Adresserzeugungseinheiten und Ausführungseinheiten in beliebiger Kombination aufweisen.
  • Bei mindestens einer Ausführungsform können die Registerdateien 3008, 3010 zwischen den uop-Schedulern 3002, 3004, 3006 und den Ausführungseinheiten 3012, 3014, 3016, 3018, 3020, 3022 und 3024 angeordnet sein. Bei mindestens einer Ausführungsform führt das Integer-Registerdatei/Umgehungs-Netzwerk 3008 Integer-Operationen durch. Bei mindestens einer Ausführungsform führt das Gleitkommaregisterdatei/Umgehungs-Netzwerk 3010 Gleitkommaoperationen durch. Bei mindestens einer Ausführungsform kann jede der Registerdateien 3008, 3010 ohne Einschränkung ein Umgehungsnetzwerk aufweisen, das gerade abgeschlossene Ergebnisse, die noch nicht in die Registerdatei geschrieben wurden, umleiten oder an neue abhängige Uops weiterleiten kann. Bei mindestens einer Ausführungsform können die Registerdateien 3008, 3010 Daten miteinander austauschen. Bei mindestens einer Ausführungsform kann das Integer-Registerdatei/Umgehungs-Netzwerk 3008 ohne Einschränkung zwei separate Registerdateien aufweisen, eine Registerdatei für zweiunddreißig Bits von Daten niedriger Ordnung und eine zweite Registerdatei für zweiunddreißig Bits von Daten hoher Ordnung. Bei mindestens einer Ausführungsform kann das Gleitkomma-Registerdatei/Umgehungs-Netzwerk 3010 ohne Einschränkung 128 Bit breite Einträge aufweisen, da Gleitkomma-Befehle typischerweise Operanden mit einer Breite von 64 bis 128 Bit aufweisen.
  • Bei mindestens einer Ausführungsform können die Ausführungseinheiten 3012, 3014, 3016, 3018, 3020, 3022, 3024 Befehle ausführen. Bei mindestens einer Ausführungsform speichern Registerdateien 3008, 3010 Ganzzahl- und Gleitkommadaten-Operandenwerte, die für die Ausführung von Mikrobefehlen erforderlich sind. Bei mindestens einer Ausführungsform kann der Prozessor 3000 ohne Einschränkung eine beliebige Anzahl und Kombination von Ausführungseinheiten 3012, 3014, 3016, 3018, 3020, 3022, 3024 aufweisen. Bei mindestens einer Ausführungsform können die Gleitkomma-ALU 3022 und die Gleitkomma-Bewegungseinheit 3024 Gleitkomma-, MMX-, SIMD-, AVX- und SSE- oder andere Operationen ausführen, einschließlich spezieller maschineller Lernbefehle. Bei mindestens einer Ausführungsform kann die Gleitkomma-ALU 3022 ohne Einschränkung einen 64-Bit-durch-64-Bit-Gleitkomma-Teiler aufweisen, um Divisions-, Quadratwurzel- und Restwert-Mikrooperationen auszuführen. Bei mindestens einer Ausführungsform können Befehle, die einen Gleitkommawert beinhalten, mit Gleitkomma-Hardware verarbeitet werden. Bei mindestens einer Ausführungsform können ALU-Operationen an schnelle ALUs 3016, 3018 weitergeleitet werden. Bei mindestens einer Ausführungsform können die schnellen ALUS 3016, 3018 schnelle Operationen mit einer effektiven Latenzzeit von einem halben Taktzyklus ausführen. Bei mindestens einer Ausführungsform gehen die meisten komplexen ganzzahligen Operationen an die langsame ALU 3020, da die langsame ALU 3020 ohne Einschränkung ganzzahlige Ausführungshardware für Operationen mit langer Latenzzeit aufweisen kann, wie z. B. einen Multiplizierer, Schiebeeinheiten, eine Flag-Logik und eine Verzweigungsverarbeitung. Bei mindestens einer Ausführungsform können Speicherlade-/Speicheroperationen von AGUS 3012, 3014 ausgeführt werden. Bei mindestens einer Ausführungsform können die schnelle ALU 3016, die schnelle ALU 3018 und die langsame ALU 3020 Ganzzahloperationen mit 64-Bit-Datenoperanden durchführen. Bei mindestens einer Ausführungsform können die schnelle ALU 3016, die schnelle ALU 3018 und die langsame ALU 3020 so implementiert sein, dass sie eine Vielzahl von Datenbitgrößen unterstützen, darunter sechzehn, zweiunddreißig, 128, 256, usw. Bei mindestens einer Ausführungsform können die Gleitkomma-ALU 3022 und die Gleitkomma-Bewegungseinheit 3024 so implementiert sein, dass sie einen Bereich von Operanden mit Bits unterschiedlicher Breite unterstützen. Bei mindestens einer Ausführungsform können die Gleitkomma-ALU 3022 und die Gleitkomma-Bewegungseinheit 3024 mit 128 Bit breiten gepackten Datenoperanden in Verbindung mit SIMD- und Multimedia-Anweisungen arbeiten.
  • Bei mindestens einer Ausführungsform leiten die uop-Scheduler 3002, 3004, 3006 abhängige Operationen ein, bevor die Ausführung der übergeordneten Last beendet ist. Bei mindestens einer Ausführungsform kann der Prozessor 3000, da uops spekulativ geplant und im Prozessor 3000 ausgeführt werden können, auch eine Logik zur Behandlung von Speicherfehlern aufweisen. Bei mindestens einer Ausführungsform kann es, wenn ein Datenladen in den Datencache fehlerhaft ist, abhängige Operationen in der Pipeline geben, die den Scheduler mit vorübergehend falschen Daten verlassen haben. Bei mindestens einer Ausführungsform verfolgt ein Wiederholungsmechanismus die Anweisungen, die falsche Daten verwenden, und führt sie erneut aus. Bei mindestens einer Ausführungsform kann es erforderlich sein, abhängige Operationen erneut auszuführen, während unabhängige Operationen zu Ende geführt werden können. Bei mindestens einer Ausführungsform können Scheduler und ein Wiederholungsmechanismus von mindestens einer Ausführungsform eines Prozessors auch so ausgelegt sein, dass sie Befehlssequenzen für Textstring-Vergleichsoperationen abfangen.
  • Bei mindestens einer Ausführungsform kann sich der Begriff „Register“ auf prozessorinterne Speicherplätze beziehen, die als Teil von Befehlen verwendet werden können, um Operanden zu identifizieren. Bei mindestens einer Ausführungsform kann es sich bei den Registern um solche handeln, die von außerhalb des Prozessors (aus der Sicht eines Programmierers) verwendet werden können. Bei mindestens einer Ausführungsform können die Register nicht auf einen bestimmten Schaltungstyp beschränkt sein. Vielmehr kann ein Register bei mindestens einer Ausführungsform Daten speichern, Daten bereitstellen und hier beschriebene Funktionen ausführen. Bei mindestens einer Ausführungsform können die hier beschriebenen Register durch Schaltkreise innerhalb eines Prozessors unter Verwendung einer beliebigen Anzahl verschiedener Techniken implementiert sein, wie z. B. dedizierte physische Register, dynamisch zugewiesene physische Register unter Verwendung von Registerumbenennung, Kombinationen aus dedizierten und dynamisch zugewiesenen physischen Registern usw. Bei mindestens einer Ausführungsform werden in Ganzzahlregistern 32-Bit-Ganzzahldaten gespeichert. In mindestens einer Ausführungsform enthält eine Registerdatei auch acht Multimedia-SIMD-Register für gepackte Daten. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 30 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 31 ist ein Blockdiagramm eines Verarbeitungssystems gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform weist das System 3100 einen oder mehrere Prozessoren 3102 und einen oder mehrere Grafikprozessoren 3108 auf und kann ein Einzelprozessor-Desktop-System, ein Multiprozessor-Workstation-System oder ein Server-System mit einer großen Anzahl von Prozessoren 3102 oder Prozessorkernen 3107 sein. Bei mindestens einer Ausführungsform ist das System 3100 eine Verarbeitungsplattform, die in eine integrierte System-on-a-Chip (SoC)-Schaltung zur Verwendung in mobilen, tragbaren oder eingebetteten Einrichtungen integriert ist.
  • Bei mindestens einer Ausführungsform kann das System 3100 eine serverbasierte Spielplattform, eine Spielkonsole, einschließlich einer Spiel- und Medienkonsole, eine mobile Spielkonsole, eine Handheld-Spielkonsole oder eine Online-Spielkonsole aufweisen oder darin integriert sein. Bei mindestens einer Ausführungsform ist das System 3100 ein Mobiltelefon, ein Smartphone, eine Recheneinrichtung für Tablets oder eine mobile Interneteinrichtung. Bei mindestens einer Ausführungsform kann das Verarbeitungssystem 3100 auch eine tragbare Einrichtung aufweisen, mit dieser gekoppelt oder in diese integriert sein, wie z. B. eine tragbare Einrichtung für eine intelligente Uhr, eine intelligente Brille, eine Augmented-Reality-Einrichtung oder eine Virtual-Reality-Einrichtung. Bei mindestens einer Ausführungsform ist das Verarbeitungssystem 3100 eine Fernseh- oder Set-Top-Box-Einrichtung mit einem oder mehreren Prozessoren 3102 und einer grafischen Schnittstelle, die von einem oder mehreren Grafikprozessoren 3108 erzeugt ist.
  • Bei mindestens einer Ausführungsform weisen ein oder mehrere Prozessoren 3102 jeweils einen oder mehrere Prozessorkerne 3107 auf, um Befehle zu verarbeiten, die, wenn sie ausgeführt werden, Operationen für System- und Benutzersoftware durchführen. Bei mindestens einer Ausführungsform ist jeder von einem oder mehreren Prozessorkernen 3107 so ausgestaltet, dass er einen bestimmten Befehlssatz 3109 verarbeitet. Bei mindestens einer Ausführungsform kann der Befehlssatz 3109 das Complex Instruction Set Computing (CISC), das Reduced Instruction Set Computing (RISC) oder das Rechnen über ein Very Long Instruction Word (VLIW) ermöglichen. Bei mindestens einer Ausführungsform können die Prozessorkerne 3107 jeweils einen anderen Befehlssatz 3109 verarbeiten, der Befehle aufweisen kann, um die Emulation anderer Befehlssätze zu erleichtern. Bei mindestens einer Ausführungsform kann der Prozessorkern 3107 auch andere verarbeitende Einrichtungen aufweisen, wie etwa einen digitalen Signalprozessor (DSP).
  • Bei mindestens einer Ausführungsform weist der Prozessor 3102 einen Cache-Speicher 3104 auf. Bei mindestens einer Ausführungsform kann der Prozessor 3102 einen einzigen internen Cache oder mehrere Ebenen eines internen Caches aufweisen. Bei mindestens einer Ausführungsform wird der Cache-Speicher von verschiedenen Komponenten des Prozessors 3102 gemeinsam genutzt. Bei mindestens einer Ausführungsform verwendet der Prozessor 3102 auch einen externen Cache (z.B. einen Level-3 (L3) Cache oder Last Level Cache (LLC)) (nicht dargestellt), der unter Verwendung bekannter Cache-Kohärenztechniken von den Prozessorkernen 3107 gemeinsam genutzt werden kann. Bei mindestens einer Ausführungsform ist zusätzlich eine Registerdatei 3106 im Prozessor 3102 vorhanden, die verschiedene Arten von Registern zur Speicherung unterschiedlicher Datentypen aufweisen kann (z. B. Ganzzahlregister, Gleitkommaregister, Statusregister und ein Befehlszeigerregister). Bei mindestens einer Ausführungsform kann die Registerdatei 3106 Allzweckregister oder andere Register aufweisen.
  • Bei mindestens einer Ausführungsform ist (sind) ein oder mehrere Prozessor(en) 3102 mit einem oder mehreren Schnittstellenbus(en) 3110 gekoppelt, um Kommunikationssignale wie Adress-, Daten- oder Steuersignale zwischen dem Prozessor 3102 und anderen Komponenten im System 3100 zu übertragen. Bei mindestens einer Ausführungsform kann der Schnittstellenbus 3110 ein Prozessorbus sein, beispielsweise eine Version eines Direct Media Interface (DMI)-Busses. Bei mindestens einer Ausführungsform ist die Schnittstelle 3110 nicht auf einen DMI-Bus beschränkt und kann einen oder mehrere Peripheral Component Interconnect-Busse (z. B. PCI, PCI Express), Speicherbusse oder andere Arten von Schnittstellenbussen aufweisen. Bei mindestens einer Ausführungsform weisen Prozessor(en) 3102 eine integrierte Speichersteuerung 3116 und einen Plattformsteuerungs-Hub 3130 auf. Bei mindestens einer Ausführungsform erleichtert die Speichersteuerung 3116 die Kommunikation zwischen einer Speichereinrichtung und anderen Komponenten des Systems 3100, während der Plattform-Controller-Hub (PCH) 3130 Verbindungen zu I/O-Einrichtungen über einen lokalen I/O-Bus bereitstellt.
  • Bei mindestens einer Ausführungsform kann die Speichereinrichtung 3120 eine dynamische Direktzugriffsspeichereinrichtung (DRAM), eine statische Direktzugriffsspeichereinrichtung (SRAM), eine Flash-Speichereinrichtung, eine Phasenwechsel-Speichereinrichtung oder eine andere Speichereinrichtung mit geeigneter Leistung sein, um als Prozessspeicher zu dienen. Bei mindestens einer Ausführungsform kann die Speichereinrichtung 3120 als Systemspeicher für das System 3100 arbeiten, um Daten 3122 und Befehle 3121 zur Verwendung zu speichern, wenn ein oder mehrere Prozessoren 3102 eine Anwendung oder einen Prozess ausführen. Bei mindestens einer Ausführungsform ist die Speichersteuerung 3116 auch mit einem optionalen externen Grafikprozessor 3112 gekoppelt, der mit einem oder mehreren Grafikprozessoren 3108 in den Prozessoren 3102 kommunizieren kann, um Grafik- und Medienoperationen durchzuführen. Bei mindestens einer Ausführungsform kann eine Anzeigeeinrichtung 3111 an den (die) Prozessor(en) 3102 angeschlossen sein. Bei mindestens einer Ausführungsform kann die Anzeigeeinrichtung 3111 eine oder mehrere interne Anzeigeeinrichtungen, wie z. B. in einer mobilen elektronischen Einrichtung oder einem Laptop, oder eine externe Anzeigeeinrichtung, die über eine Anzeigeschnittstelle (z. B. DisplayPort usw.) angeschlossen ist, aufweisen. Bei mindestens einer Ausführungsform kann die Anzeigevorrichtung 3111 eine am Kopf montierte Anzeige (HMD) wie eine stereoskopische Anzeigevorrichtung zur Verwendung bei Virtual-Reality-Anwendungen (VR) oder Augmented-Reality-Anwendungen (AR) aufweisen.
  • Bei mindestens einer Ausführungsform ermöglicht der Plattformsteuerungs-Hub 3130 den Anschluss von Peripheriegeräten an die Speichereinrichtung 3120 und dem Prozessor 3102 über einen Hochgeschwindigkeits-I/O-Bus. Bei mindestens einer Ausführungsform weisen die I/O-Peripheriegeräte unter anderem eine Audio-Steuerung 3146, eine Netzwerk-Steuerung 3134, eine Firmware-Schnittstelle 3128, einen drahtlosen Transceiver 3126, Berührungssensoren 3125 und eine Einrichtung zur Datenspeicherung 3124 (z. B. Festplattenlaufwerk, Flash-Speicher usw.) auf. Bei mindestens einer Ausführungsform kann die Datenspeichereinrichtung 3124 über eine Speicherschnittstelle (z. B. SATA) oder über einen Peripheriebus, wie einen Peripheral Component Interconnect Bus (z. B. PCI, PCI Express), angeschlossen sein. Bei mindestens einer Ausführungsform können die Berührungssensoren 3125 Touchscreen-Sensoren, Drucksensoren oder Fingerabdrucksensoren aufweisen. Bei mindestens einer Ausführungsform kann der drahtlose Transceiver 3126 ein Wi-Fi-Transceiver, ein Bluetooth-Transceiver oder ein Mobilfunk-Transceiver wie ein 3G-, 4G- oder Long Term Evolution (LTE)-Transceiver sein. Bei mindestens einer Ausführungsform ermöglicht die Firmware-Schnittstelle 3128 die Kommunikation mit der System-Firmware und kann z. B. eine einheitliche erweiterbare Firmware-Schnittstelle (UEFI) sein. Bei mindestens einer Ausführungsform kann die Netzwerksteuerung 3134 eine Netzwerkverbindung mit einem kabelgebundenen Netzwerk ermöglichen. Bei mindestens einer Ausführungsform ist eine Hochleistungs-Netzwerksteuerung (nicht dargestellt) mit dem Schnittstellenbus 3110 gekoppelt. Bei mindestens einer Ausführungsform handelt es sich bei der Audio-Steuerung 3146 um eine mehrkanalige High-Definition-Audio-Steuerung. Bei mindestens einer Ausführungsform weist das System 3100 eine optionale Legacy-I/O-Steuerung 3140 zur Kopplung von Legacy-Einrichtungen (z. B. Personal System 2 (PS/2)) mit dem System auf. Bei mindestens einer Ausführungsform kann der Plattformsteuerungs-Hub 3130 auch an eine oder mehrere Universal Serial Bus (USB)-Steuerungen 3142 angeschlossen sein, die Eingabeeinrichtungen wie Tastatur- und Mauskombinationen 3143, eine Kamera 3144 oder andere USB-Eingabeeinrichtungen anschließen.
  • Bei mindestens einer Ausführungsform kann eine Instanz der Speichersteuerung 3116 und des Plattformsteuerungs-Hubs 3130 in einen diskreten externen Grafikprozessor, wie den externen Grafikprozessor 3112, integriert sein. Bei mindestens einer Ausführungsform kann der Plattformsteuerungs-Hub 3130 und/oder die Speichersteuerung 3116 extern bezüglich eines oder mehrerer Prozessor(en) 3102 sein. Zum Beispiel kann das System 3100 bei mindestens einer Ausführungsform eine externe Speichersteuerung 3116 und einen Plattformsteuerungs-Hub 3130 aufweisen, der als Speichersteuerungs-Hub und Peripherie-Steuerungs-Hub innerhalb eines System-Chipsatzes ausgestaltet sein kann, der mit dem (den) Prozessor(en) 3102 in Verbindung steht. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 31 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 32 ist ein Blockdiagramm eines Prozessors 3200 mit einem oder mehreren Prozessorkernen 3202A-3202N, einer integrierten Speichersteuerung 3214 und einem integrierten Grafikprozessor 3208, gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform kann der Prozessor 3200 zusätzliche Kerne aufweisen, bis hin zu und einschließlich des zusätzlichen Kerns 3202N, der durch gestrichelte Kästchen dargestellt ist. Bei mindestens einer Ausführungsform weist jeder der Prozessorkerne 3202A-3202N eine oder mehrere interne Cache-Einheiten 3204A-3204N auf. Bei mindestens einer Ausführungsform hat jeder Prozessorkern auch Zugriff auf eine oder mehrere gemeinsam genutzte Cache-Einheiten 3206.
  • Bei mindestens einer Ausführungsform stellen die internen Cache-Einheiten 3204A-3204N und die gemeinsam genutzten Cache-Einheiten 3206 eine Cache-Speicherhierarchie innerhalb des Prozessors 3200 dar. Bei mindestens einer Ausführungsform können die Cache-Speichereinheiten 3204A-3204N mindestens eine Ebene eines Befehls- und Daten-Caches innerhalb jedes Prozessorkerns und eine oder mehrere Ebenen eines gemeinsam genutzten Mid-Level-Caches, wie z.B. eine Ebene 2 (L2), Ebene 3 (L3), Ebene 4 (L4) oder andere Cache-Ebenen, aufweisen, wobei eine höchste Cache-Ebene vor einem externen Speicher als LLC klassifiziert ist. Bei mindestens einer Ausführungsform hält die Cache-Kohärenzlogik die Kohärenz zwischen verschiedenen Cache-Einheiten 3206 und 3204A-3204N aufrecht.
  • Bei mindestens einer Ausführungsform kann der Prozessor 3200 auch einen Satz von einer oder mehreren Bussteuerungseinheiten 3216 und einen Systemagentenkern 3210 aufweisen. Bei mindestens einer Ausführungsform verwalten eine oder mehrere Bussteuerungseinheiten 3216 einen Satz von Peripheriebussen, wie einen oder mehrere PCI- oder PCI-Express-Busse. Bei mindestens einer Ausführungsform bietet der Systemagenten-Kern 3210 Verwaltungsfunktionen für verschiedene Prozessorkomponenten. Bei mindestens einer Ausführungsform weist der Systemagenten-Kern 3210 eine oder mehrere integrierte Speichersteuerungen 3214 auf, um den Zugriff auf verschiedene externe Speichereinrichtungen (nicht dargestellt) zu verwalten.
  • Bei mindestens einer Ausführungsform weist einer oder weisen mehrere der Prozessorkerne 3202A-3202N Unterstützung für gleichzeitiges Multithreading auf. Bei mindestens einer Ausführungsform weist der Systemagentenkern 3210 Komponenten zur Koordinierung und zum Betrieb der Kerne 3202A-3202N während der Multithreading-Verarbeitung auf. Bei mindestens einer Ausführungsform kann der Systemagentenkern 3210 zusätzlich eine Leistungssteuerungseinheit (PCU) aufweisen, die Logik und Komponenten zur Regelung eines oder mehrerer Leistungszustände der Prozessorkerne 3202A-3202N und des Grafikprozessors 3208 aufweist.
  • Bei mindestens einer Ausführungsform weist der Prozessor 3200 zusätzlich einen Grafikprozessor 3208 zur Ausführung von Grafikverarbeitungsoperationen auf. Bei mindestens einer Ausführungsform ist der Grafikprozessor 3208 mit gemeinsamen Cache-Einheiten 3206 und dem Systemagenten-Kern 3210 gekoppelt, der eine oder mehrere integrierte Speichersteuerungen 3214 aufweist. Bei mindestens einer Ausführungsform weist der Systemagenten-Kern 3210 auch eine Anzeigesteuerung 3211 auf, um die Ausgabe des Grafikprozessors an eine oder mehrere gekoppelte Anzeigen zu steuern. Bei mindestens einer Ausführungsform kann die Anzeigesteuerung 3211 auch ein separates Modul sein, das über mindestens eine Zwischenverbindung mit dem Grafikprozessor 3208 verbunden ist, oder sie kann in den Grafikprozessor 3208 integriert sein.
  • Bei mindestens einer Ausführungsform wird eine ringbasierte Verbindungseinheit 3212 verwendet, um interne Komponenten des Prozessors 3200 zu verbinden. Bei mindestens einer Ausführungsform kann eine alternative Verbindungseinheit verwendet werden, wie z. B. eine Punkt-zu-Punkt-Verbindung, eine geschaltete Verbindung oder andere Techniken. Bei mindestens einer Ausführungsform ist der Grafikprozessor 3208 über eine I/O-Verbindung 3213 mit der Ringverbindung 3212 verbunden.
  • Bei mindestens einer Ausführungsform stellt die I/O-Verbindung 3213 mindestens eine von mehreren Arten von I/O-Verbindungen dar, die eine On-Package-I/O-Verbindung aufweisen, die die Kommunikation zwischen verschiedenen Prozessorkomponenten und einem eingebetteten Hochleistungsspeichermodul 3218, wie z. B. einem eDRAM-Modul, ermöglicht. Bei mindestens einer Ausführungsform verwenden jeder der Prozessorkerne 3202A-3202N und der Grafikprozessor 3208 eingebettete Speichermodule 3218 als gemeinsamen Last Level Cache.
  • Bei mindestens einer Ausführungsform sind die Prozessorkerne 3202A-3202N homogene Kerne, die eine gemeinsame Befehlssatzarchitektur ausführen. Bei mindestens einer Ausführungsform sind die Prozessorkerne 3202A-3202N in Bezug auf die Befehlssatzarchitektur (ISA) heterogen, wobei ein oder mehrere Prozessorkerne 3202A-3202N einen gemeinsamen Befehlssatz ausführen, während ein oder mehrere andere Kerne der Prozessorkerne 3202A-23-02N eine Teilmenge eines gemeinsamen Befehlssatzes oder einen anderen Befehlssatz ausführen. Bei mindestens einer Ausführungsform sind die Prozessorkerne 3202A-3202N in Bezug auf die Mikroarchitektur heterogen, wobei ein oder mehrere Kerne mit einem relativ höheren Energieverbrauch mit einem oder mehreren Kernen mit einem niedrigeren Energieverbrauch gekoppelt sind. Bei mindestens einer Ausführungsform kann der Prozessor 3200 auf einem oder mehreren Chips oder als integrierte SoC-Schaltung implementiert sein. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 32 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 33 ist ein Blockdiagramm eines Grafikprozessors 3300, bei dem es sich um eine diskrete Grafikverarbeitungseinheit oder um einen mit einer Vielzahl von Prozessorkernen integrierten Grafikprozessor handeln kann. Bei mindestens einer Ausführungsform kommuniziert der Grafikprozessor 3300 über eine einem Speicher zugeordnete I/O-Schnittstelle mit Registern auf dem Grafikprozessor 3300 und mit Befehlen, die im Speicher abgelegt sind. Bei mindestens einer Ausführungsform weist der Grafikprozessor 3300 eine Speicherschnittstelle 3314 für den Zugriff auf den Speicher auf. Bei mindestens einer Ausführungsform ist die Speicherschnittstelle 3314 eine Schnittstelle zum lokalen Speicher, einem oder mehreren internen Caches, einem oder mehreren gemeinsam genutzten externen Caches und/oder zum Systemspeicher.
  • Bei mindestens einer Ausführungsform weist der Grafikprozessor 3300 auch eine Anzeigesteuerung 3302 auf, um Anzeigeausgangsdaten an eine Anzeigeeinrichtung 3320 zu steuern. Bei mindestens einer Ausführungsform weist die Anzeigesteuerung 3302 Hardware für eine oder mehrere Überlagerungsebenen für die Anzeigeeinrichtung 3320 und die Zusammensetzung mehrerer Schichten von Video- oder Benutzerschnittstellenelementen auf. Bei mindestens einer Ausführungsform kann die Anzeigeeinrichtung 3320 eine interne oder externe Anzeigeeinrichtung sein. Bei mindestens einer Ausführungsform handelt es sich bei der Anzeigeeinrichtung 3320 um eine am Kopf getragene Anzeigeeinrichtung, wie z. B. eine Virtual-Reality- (VR-) Anzeigeeinrichtung oder eine Augmented-Reality- (AR-) Anzeigeeinrichtung. Bei mindestens einer Ausführungsform weist der Grafikprozessor 3300 eine Videocodec-Maschine 3306 auf, um Medien in, aus oder zwischen einem oder mehreren Mediencodierformaten zu codieren, zu decodieren oder zu transcodieren, einschließlich, aber nicht beschränkt auf Moving Picture Experts Group (MPEG)-Formate wie MPEG-2, Advanced Video Coding (AVC)-Formate wie H.264 /MPEG-4 AVC, sowie die Society of Motion Picture & Television Engineers (SMPTE)
    421 M/VC-1 und Joint Photographic Experts Group (JPEG) Formate wie JPEG und Motion JPEG (MJPEG) Formate.
  • Bei mindestens einer Ausführungsform weist der Grafikprozessor 3300 eine BLIT-Maschine (Block Image Transfer) 3304 auf, um zweidimensionale (2D) Rasterisierungsoperationen durchzuführen, einschließlich z. B. Bit-Boundary Block Transfers. Bei mindestens einer Ausführungsform werden 2D-Grafikoperationen jedoch mit einer oder mehreren Komponenten der Grafikverarbeitungs-Maschine (GPE) 3310 durchgeführt. Bei mindestens einer Ausführungsform ist die GPE 3310 eine Rechenmaschine zur Durchführung von Grafikoperationen, die dreidimensionale (3D) Grafikoperationen und Medienoperationen einschließen.
  • Bei mindestens einer Ausführungsform weist die GPE 3310 eine 3D-Pipeline 3312 zur Durchführung von 3D-Operationen auf, wie z. B. das Rendern dreidimensionaler Bilder und Szenen unter Verwendung von Verarbeitungsfunktionen, die auf 3D-Primitivformen (z. B. Rechteck, Dreieck usw.) wirken. Die 3D-Pipeline 3312 weist programmierbare und feste Funktionselemente auf, die verschiedene Aufgaben ausführen und/oder Ausführungs-Threads zu einem 3D/Media-Subsystem 3315 erzeugen. Während die 3D-Pipeline 3312 zur Durchführung von Medienoperationen verwendet werden kann, weist die GPE 3310 bei mindestens einer Ausführungsform auch eine Medien-Pipeline 3316 auf, die zur Durchführung von Medienoperationen, wie Videonachbearbeitung und Bildverbesserung, verwendet wird.
  • Bei mindestens einer Ausführungsform weist die Medienpipeline 3316 feste Funktions- oder programmierbare Logikeinheiten auf, um eine oder mehrere spezialisierte Medienoperationen wie Videodecodierbeschleunigung, Videoentflechtung und Videocodierbeschleunigung anstelle von oder im Auftrag der Videocodec-Maschine 3306 durchzuführen. Bei mindestens einer Ausführungsform weist die Medien-Pipeline 3316 zusätzlich eine Thread-Spawning-Einheit auf, um Threads zur Ausführung im 3D/Media-Subsystem 3315 zu erzeugen. Bei mindestens einer Ausführungsform führen die erzeugten Threads Berechnungen für Medienoperationen auf einer oder mehreren Grafikausführungseinheiten durch, die im 3D/Media-Subsystem 3315 vorhanden sind.
  • Bei mindestens einer Ausführungsform weist das 3D/Media-Subsystem 3315 eine Logik zur Ausführung von Threads auf, die von der 3D-Pipeline 3312 und der Media-Pipeline 3316 erzeugt werden. Bei mindestens einer Ausführungsform senden die 3D-Pipeline 3312 und die Medien-Pipeline 3316 Thread-Ausführungsanforderungen an das 3D/Media-Subsystem 3315, das eine Thread-Verteilungslogik aufweist, um verschiedene Anforderungen an verfügbare Thread-Ausführungsressourcen zu vermitteln und zu verteilen. Bei mindestens einer Ausführungsform weisen die Ausführungsressourcen eine Anordnung von Grafikausführungseinheiten zur Verarbeitung von 3D- und Medien-Threads auf. Bei mindestens einer Ausführungsform weist das 3D/Media-Subsystem 3315 einen oder mehrere interne Caches für Thread-Anweisungen und -Daten auf. Bei mindestens einer Ausführungsform weist das Subsystem 3315 auch einen gemeinsamen Speicher auf, einschließlich Registern und adressierbarem Speicher, um Daten zwischen Threads zu teilen und Ausgabedaten zu speichern. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 33 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 34 ist ein Blockdiagramm einer Grafikverarbeitungsmaschine 3410 eines Grafikprozessors gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist die Grafikverarbeitungsmaschine (GPE) 3410 eine Version der in 33 gezeigten GPE 3310. Bei mindestens einer Ausführungsform ist die Medienpipeline 3416 optional und darf nicht ausdrücklich in der GPE 3410 vorhanden sein. Bei mindestens einer Ausführungsform ist ein separater Medien- und/oder Bildprozessor mit der GPE 3410 verbunden.
  • Bei mindestens einer Ausführungsform ist die GPE 3410 mit einem Befehlsstreamer 3403 gekoppelt oder weist diesen auf, der einen Befehlsstrom an die 3D-Pipeline 3412 und/oder die Medienpipelines 3416 liefert. Bei mindestens einer Ausführungsform ist der Befehlsstreamer 3403 mit einem Speicher gekoppelt, bei dem es sich um einen Systemspeicher oder um einen oder mehrere interne Cache-Speicher und gemeinsam genutzte Cache-Speicher handeln kann. Bei mindestens einer Ausführungsform empfängt der Befehlsstreamer 3403 Befehle vom Speicher und sendet Befehle an die 3D-Pipeline 3412 und/oder die Medien-Pipeline 3416. Bei mindestens einer Ausführungsform handelt es sich bei den Befehlen um Anweisungen, Primitive oder Mikrooperationen, die aus einem Ringpuffer abgerufen werden, der Befehle für die 3D-Pipeline 3412 und die Medien-Pipeline 3416 speichert. Bei mindestens einer Ausführungsform kann ein Ringpuffer zusätzlich Batch-Befehlspuffer aufweisen, die Stapel von mehreren Befehlen speichern. Bei mindestens einer Ausführungsform können die Befehle für die 3D-Pipeline 3412 auch Verweise auf im Speicher gespeicherte Daten aufweisen, wie z. B. Vertex- und Geometriedaten für die 3D-Pipeline 3412 und/oder Bilddaten und Speicherobjekte für die Medien-Pipeline 3416. Bei mindestens einer Ausführungsform verarbeiten die 3D-Pipeline 3412 und die Medien-Pipeline 3416 Befehle und Daten, indem sie Operationen durchführen oder einen oder mehrere Ausführungsthreads an eine Grafikkernanordnung 3414 weiterleiten. Bei mindestens einer Ausführungsform weist die Grafikkernanordnung 3414 einen oder mehrere Blöcke von Grafikkernen auf (z. B. Grafikkern(e) 3415A, Grafikkern(e) 3415B), wobei jeder Block einen oder mehrere Grafikkerne aufweist. Bei mindestens einer Ausführungsform weist jeder Grafikkern einen Satz von Grafikausführungsressourcen auf, was eine allgemeine und eine grafikspezifische Ausführungslogik zur Durchführung von Grafik- und Rechenoperationen sowie eine Texturverarbeitungslogik mit fester Funktion und/oder eine Beschleunigungslogik für maschinelles Lernen und künstliche Intelligenz einschließt.
  • Bei mindestens einer Ausführungsform weist die 3D-Pipeline 3412 eine feste Funktion und eine programmierbare Logik auf, um ein oder mehrere Shader-Programme wie Vertex-Shader, Geometrie-Shader, Pixel-Shader, Fragment-Shader, Rechen-Shader oder andere Shader-Programme zu verarbeiten, indem Befehle verarbeitet und Ausführungs-Threads an die Grafikkernanordnung 3414 gesendet werden. Bei mindestens einer Ausführungsform stellt die Grafikkernanordnung 3414 einen einheitlichen Block von Ausführungsressourcen für die Verarbeitung von Shader-Programmen bereit. Bei mindestens einer Ausführungsform weist die Mehrzweck-Ausführungslogik (z. B. Ausführungseinheiten) in den Grafikkernen 3415A-3415B der Grafikkernanordnung 3414 Unterstützung für verschiedene 3D-API-Shader-Sprachen auf und kann mehrere gleichzeitige Ausführungs-Threads ausführen, die mehreren Shadern zugeordnet sind.
  • Bei mindestens einer Ausführungsform weist die Grafikkernanordnung 3414 auch eine Ausführungslogik zur Durchführung von Medienfunktionen wie Video- und/oder Bildverarbeitung auf. Bei mindestens einer Ausführungsform weisen die Ausführungseinheiten zusätzlich eine Allzwecklogik auf, die so programmierbar ist, dass sie zusätzlich zu den Grafikverarbeitungsoperationen parallele Allzweckrechenoperationen durchführt.
  • Bei mindestens einer Ausführungsform können Ausgabedaten, die von Threads erzeugt werden, die auf der Grafikkernanordnung 3414 ausgeführt werden, an den Speicher in einem Unified Return Buffer (URB) 3418 ausgegeben werden. Der URB 3418 kann Daten für mehrere Threads speichern. Bei mindestens einer Ausführungsform kann der URB 3418 verwendet werden, um Daten zwischen verschiedenen Threads zu senden, die auf der Grafikkernanordnung 3414 ausgeführt werden. Bei mindestens einer Ausführungsform kann der URB 3418 zusätzlich zur Synchronisation zwischen Threads auf der Grafikkernanordnung 3414 und der festen Funktionslogik innerhalb der gemeinsam genutzten Funktionslogik 3420 verwendet werden.
  • Bei mindestens einer Ausführungsform ist die Grafikkernanordnung 3414 skalierbar, so dass die Grafikkernanordnung 3414 eine variable Anzahl von Grafikkernen aufweist, von denen jeder eine variable Anzahl von Ausführungseinheiten hat, die auf einem angestrebten Energie- und Leistungsniveau der GPE 3410 basieren. Bei mindestens einer Ausführungsform sind die Ausführungsressourcen dynamisch skalierbar, so dass die Ausführungsressourcen je nach Bedarf aktiviert oder deaktiviert werden können.
  • Bei mindestens einer Ausführungsform ist die Grafikkernanordnung 3414 mit der gemeinsamen Funktionslogik 3420 gekoppelt, die mehrere Ressourcen aufweist, die von den Grafikkernen im der Grafikkernanordnung 3414 gemeinsam genutzt werden. Bei mindestens einer Ausführungsform sind die gemeinsam genutzten Funktionen, die von der gemeinsam genutzten Funktionslogik 3420 ausgeführt werden, in Hardware-Logikeinheiten verkörpert, die der Grafikkernanordnung 3414 eine spezielle Zusatzfunktionalität bieten. Bei mindestens einer Ausführungsform weist die gemeinsam genutzte Funktionslogik 3420 unter anderem einen Sampler 3421, eine Mathematik 3422 und eine Inter-Thread-Kommunikations- (ITC-) 3423 Logik auf. Bei mindestens einer Ausführungsform sind ein oder mehrere Cache(s) 3425 in der gemeinsam genutzten Funktionslogik 3420 vorhanden oder mit ihr gekoppelt.
  • Bei mindestens einer Ausführungsform wird eine gemeinsam genutzte Funktion verwendet, wenn die Nachfrage nach einer speziellen Funktion nicht ausreicht, um sie in die Grafikkernanordnung 3414 aufzunehmen. Bei mindestens einer Ausführungsform wird eine einzelne Instanziierung einer spezialisierten Funktion in der gemeinsam genutzten Funktionslogik 3420 verwendet und von anderen Ausführungsressourcen innerhalb der Grafikkernanordnung 3414 gemeinsam genutzt. Bei mindestens einer Ausführungsform können bestimmte gemeinsam genutzte Funktionen innerhalb der gemeinsam genutzten Funktionslogik 3420, die vom der Grafikkernanordnung 3414 intensiv genutzt werden, in der gemeinsam genutzten Funktionslogik 3416 innerhalb der Grafikkernanordnung 3414 vorhanden sein. Bei mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 3416 innerhalb der Grafikkernanordnung 3414 einige oder alle Logiken der gemeinsam genutzten Funktionslogik 3420 aufweisen. Bei mindestens einer Ausführungsform können alle Logikelemente innerhalb der gemeinsam genutzten Funktionslogik 3420 innerhalb der gemeinsam genutzten Funktionslogik 3416 der Grafikkernanordnung 3414 dupliziert sein. Bei mindestens einer Ausführungsform ist die gemeinsam genutzte Funktionslogik 3420 zugunsten der gemeinsam genutzten Funktionslogik 3416 innerhalb der Grafikkernanordnung 3414 ausgeschlossen. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 34 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 35 ist ein Blockdiagramm der Hardware-Logik eines Grafikprozessorkerns 3500, wie es hier in mindestens einer Ausführungsform beschrieben ist. Bei mindestens einer Ausführungsform ist der Grafikprozessorkern 3500 in einer Grafikkernanordnung vorhanden. Bei mindestens einer Ausführungsform kann der Grafikprozessorkern 3500, der manchmal auch als Kern-Slice bezeichnet wird, ein oder mehrere Grafikkerne innerhalb eines modularen Grafikprozessors sein. Bei mindestens einer Ausführungsform ist der Grafikprozessorkern 3500 ein Beispiel für einen Grafikkern-Slice, und ein Grafikprozessor, wie er hier beschrieben ist, kann mehrere Grafikkern-Slices aufweisen, die auf den angestrebten Energie- und Leistungshüllkurven basieren. Bei mindestens einer Ausführungsform kann jeder Grafikkern 3500 einen festen Funktionsblock 3530 aufweisen, der mit mehreren Unterkernen 3501A-3501 F gekoppelt ist, die auch als Unter- bzw. Sub-Slices bezeichnet werden und modulare Blöcke mit Allzweck- und fester Funktionslogik aufweisen.
  • Bei mindestens einer Ausführungsform weist der Festfunktionsblock 3530 eine Geometrie-/Festfunktionspipeline 3536 auf, die von allen Unterkernen im Grafikprozessor 3500 gemeinsam genutzt werden kann, z. B. bei Grafikprozessorimplementierungen mit geringerer Leistung und/oder geringerem Energieverbrauch. Bei mindestens einer Ausführungsform weist die Geometrie/Festfunktionspipeline 3536 eine 3D-Festfunktionspipeline, eine Video-Front-End-Einheit, einen Thread-Spawner und Thread-Dispatcher sowie einen Unified-Return-Puffer-Manager auf, der Unified-Return-Puffer verwaltet.
  • Bei mindestens einer Ausführungsform weist der feste Funktionsblock 3530 auch eine Grafik-SoC-Schnittstelle 3537, einen Grafik-Mikrocontroller 3538 und eine Medienpipeline 3539 auf. Die Grafik-SoC-Schnittstelle 3537 stellt eine Schnittstelle zwischen dem Grafikkern 3500 und anderen Prozessorkernen innerhalb einer integrierten System-on-Chip-Schaltung bereit. Bei mindestens einer Ausführungsform ist der Grafik-Mikrocontroller 3538 ein programmierbarer Unterprozessor, der so ausgestaltet werden kann, dass er verschiedene Funktionen des Grafikprozessors 3500 verwaltet, einschließlich Thread-Versand, Zeitplanung und Preemption. Bei mindestens einer Ausführungsform weist die Medienpipeline 3539 eine Logik zur Erleichterung der Decodierung, Codierung, Vorverarbeitung und/oder Nachverarbeitung von Multimediadaten, einschließlich Bild- und Videodaten, auf. Bei mindestens einer Ausführungsform implementiert die Medienpipeline 3539 Medienoperationen über Anforderungen an die Berechnungs- oder Abtastlogik innerhalb der Unterkerne 3501-3501 F.
  • Bei mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 3537 dem Grafikkern 3500 die Kommunikation mit Mehrzweck-Anwendungsprozessorkernen (z. B. CPUs) und/oder anderen Komponenten innerhalb eines SoC, einschließlich Speicherhierarchieelementen wie einem gemeinsam genutzten Cache-Speicher der letzten Ebene, einem System-RAM und/oder einem eingebettetem On-Chip- oder On-Package-DRAM. Bei mindestens einer Ausführungsform kann die SoC-Schnittstelle 3537 auch die Kommunikation mit Einrichtungen mit fester Funktion innerhalb eines SoCs ermöglichen, wie z. B. Kamera-Bildgebungspipelines, und sie ermöglicht die Nutzung und/oder Implementierung globaler Speicher-Atome, die von Grafikkern 3500 und CPUs innerhalb eines SoCs gemeinsam genutzt werden können. Bei mindestens einer Ausführungsform kann die SoC-Schnittstelle 3537 auch Energieverwaltungssteuerungen für den Grafikkern 3500 implementieren und eine Schnittstelle zwischen einer Taktdomäne des Grafikkerns 3500 und anderen Taktdomänen innerhalb eines SoCs ermöglichen. Bei mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 3537 den Empfang von Befehlspuffern von einem Befehlsstreamer und einem globalen Thread-Dispatcher, die so ausgestaltet sind, dass sie Befehle und Anweisungen für jeden von einem oder mehreren Grafikkernen innerhalb eines Grafikprozessors bereitstellen. Bei mindestens einer Ausführungsform können Befehle und Anweisungen an die Medienpipeline 3539 gesendet werden, wenn Medienoperationen durchgeführt werden sollen, oder an eine Geometrie- und Festfunktionspipeline (z. B. Geometrie- und Festfunktionspipeline 3536, Geometrie- und Festfunktionspipeline 3514) gesendet werden, wenn Grafikverarbeitungsoperationen durchgeführt werden sollen.
  • Bei mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 3538 so ausgestaltet sein, dass er verschiedene Planungs- und Verwaltungsaufgaben für den Grafikkern 3500 ausführt. Bei mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 3538 die Planung von Grafik- und/oder Rechenaufgaben auf verschiedenen parallelen Grafik-Maschinen innerhalb von Anordnungen 3502A-3502F, 3504A-3504F von Ausführungseinheiten (EU) innerhalb der Unterkerne 3501A-3501 F durchführen. Bei mindestens einer Ausführungsform kann eine Host-Software, die auf einem CPU-Kern eines SoC ausgeführt wird, der den Grafikkern 3500 aufweist, Arbeitslasten an eine von mehreren Grafikprozessor-Doorbells übermitteln, die einen Planungsvorgang auf einer geeigneten Grafik-Maschine aufruft. Bei mindestens einer Ausführungsform weisen die Planungsvorgänge die Bestimmung der als Nächstes auszuführenden Arbeitslast, die Übermittlung einer Arbeitslast an einen Befehlsstreamer, das Vorziehen bestehender Arbeitslasten, die auf einer Maschine ausgeführt werden, die Überwachung des Fortschritts einer Arbeitslast und die Benachrichtigung der Host-Software nach Abschluss einer Arbeitslast auf. Bei mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 3538 auch stromsparende Zustände oder Leerlaufzustände für den Grafikkern 3500 erleichtern, indem er dem Grafikkern 3500 die Möglichkeit bietet, Register innerhalb des Grafikkerns 3500 über stromsparende Zustandsübergänge unabhängig von einem Betriebssystem und/oder einer Grafiktreibersoftware auf einem System zu speichern und wiederherzustellen.
  • Bei mindestens einer Ausführungsform kann der Grafikkern 3500 mehr oder weniger als die dargestellten Unterkerne 3501A-3501 F aufweisen, bis zu N modulare Unterkerne. Bei mindestens einer Ausführungsform kann der Grafikkern 3500 für jeden Satz von N Unterkernen auch eine gemeinsam genutzte Funktionslogik 3510, einen gemeinsam genutzten und/oder Cache-Speicher 3512, eine Geometrie-/Festfunktionspipeline 3514 sowie eine zusätzliche Festfunktionslogik 3516 aufweisen, um verschiedene Grafik- und Rechenverarbeitungsvorgänge zu beschleunigen. Bei mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 3510 logische Einheiten aufweisen (z. B. Sampler, Mathematik und/oder Inter-Thread-Kommunikationslogik), die von jedem der N Unterkerne innerhalb des Grafikkerns 3500 gemeinsam genutzt werden können. Gemeinsamer und/oder Cache-Speicher 3512 kann ein Cache der letzten Ebene für N Unterkerne 3501A-3501 F innerhalb des Grafikkerns 3500 sein und kann auch als gemeinsamer Speicher dienen, auf den mehrere Unterkerne zugreifen können. Bei mindestens einer Ausführungsform kann die Geometrie-/Festfunktionspipeline 3514 anstelle der Geometrie-/Festfunktionspipeline 3536 innerhalb des Festfunktionsblocks 3530 vorhanden sein und kann gleiche oder ähnliche Logikeinheiten aufweisen.
  • Bei mindestens einer Ausführungsform weist der Grafikkern 3500 eine zusätzliche Festfunktionslogik 3516 auf, die verschiedene Festfunktions-Beschleunigungslogiken zur Verwendung durch den Grafikkern 3500 aufweisen kann. Bei mindestens einer Ausführungsform weist die zusätzliche Festfunktionslogik 3516 eine zusätzliche Geometrie-Pipeline zur Verwendung beim positionsgebundenen Shading auf. Bei dem positionsgebundenen Shading gibt es mindestens zwei Geometrie-Pipelines, nämlich eine vollständige Geometrie-Pipeline innerhalb der Geometrie/Festfunktions-Pipeline 3516, 3536, und eine Cull-Pipeline, die eine zusätzliche Geometrie-Pipeline ist und in der eine zusätzliche Festfunktionslogik 3516 enthalten sein kann. Bei mindestens einer Ausführungsform ist die Cull-Pipeline eine abgespeckte Version einer vollständigen Geometrie-Pipeline. Bei mindestens einer Ausführungsform können eine vollständige Pipeline und eine Cull-Pipeline verschiedene Instanzen einer Anwendung ausführen, wobei jede Instanz einen eigenen Kontext hat. Bei mindestens einer Ausführungsform kann das positionsgebundene Shading lange Cull-Läufe von verworfenen Dreiecken verbergen, so dass das Shading bei einigen Ausführungsformen früher abgeschlossen werden kann. Zum Beispiel kann bei mindestens einer Ausführungsform die Cull-Pipeline-Logik innerhalb der zusätzlichen Festfunktionslogik 3516 Positions-Shader parallel zu einer Hauptanwendung ausführen und generiert im Allgemeinen kritische Ergebnisse schneller als eine vollständige Pipeline, da die Cull-Pipeline die Positionsattribute von Vertices abruft und schattiert, ohne eine Rasterung und ein Rendering von Pixeln in einen Frame-Puffer durchzuführen. Bei mindestens einer Ausführungsform kann die Cull-Pipeline die generierten kritischen Ergebnisse verwenden, um die Sichtbarkeitsinformationen für alle Dreiecke zu berechnen, ohne Rücksicht darauf, ob diese Dreiecke aussortiert sind. Bei mindestens einer Ausführungsform kann die vollständige Pipeline (die in diesem Fall als Wiederholungspipeline bezeichnet werden kann) Sichtbarkeitsinformationen verwenden, um aussortierte Dreiecke zu überspringen, um nur sichtbare Dreiecke zu schattieren, die schließlich an eine Rasterisierungsphase übergeben werden.
  • Bei mindestens einer Ausführungsform kann die zusätzliche Festfunktionslogik 3516 auch eine Logik zur Beschleunigung des maschinellen Lernens aufweisen, wie z. B. eine Logik zur Matrixmultiplikation mit fester Funktion, für Implementierungen, die Optimierungen für das Training oder Inferencing des maschinellen Lernens umfassen.
  • Bei mindestens einer Ausführungsform weist jeder Grafik-Unterkern 3501A-3501 F einen Satz von Ausführungsressourcen auf, die verwendet werden können, um Grafik-, Medien- und Rechenoperationen als Reaktion auf Anforderungen von Grafikpipeline-, Medienpipeline- oder Shader-Programmen durchzuführen. Bei mindestens einer Ausführungsform weisen die Grafik-Unterkerne 3501A-3501 F mehrere EU-Arrays 3502A-3502F, 3504A-3504F, eine Thread-Dispatch- und Inter-Thread-Kommunikationslogik (TD/IC) 3503A-3503F, einen 3D-Sampler (z. B. Textur) 3505A-3505F, einen Media-Sampler 3506A-3506F, einen Shader-Prozessor 3507A-3507F und einen gemeinsamen lokalen Speicher (SLM) 3508A-3508F auf. Die EU-Anordnungen 3502A-3502F, 3504A-3504F weisen jeweils mehrere Ausführungseinheiten auf, bei denen es sich um Allzweck-Grafikverarbeitungseinheiten handelt, die in der Lage sind, Gleitkomma- und Ganzzahl-/Festkomma-Logikoperationen bei einer Grafik-, Medien- oder Rechenoperation, einschließlich Grafik-, Medien- oder Rechenshader-Programmen, durchzuführen. Bei mindestens einer Ausführungsform führt die TD/IC-Logik 3503A-3503F lokale Thread-Dispatch- und Thread-Steuerungsoperationen für Ausführungseinheiten innerhalb eines Unterkerns durch und erleichtert die Kommunikation zwischen Threads, die auf Ausführungseinheiten eines Unterkerns ausgeführt werden. Bei mindestens einer Ausführungsform kann der 3D-Sampler 3505A-3505F Textur- oder andere 3D-Grafikdaten in den Speicher einlesen. Bei mindestens einer Ausführungsform kann der 3D-Sampler Texturdaten auf der Grundlage eines konfigurierten Abtaststatus und eines mit einer bestimmten Textur verbundenen Texturformats unterschiedlich lesen. Bei mindestens einer Ausführungsform kann der Mediensampler 3506A-3506F ähnliche Lesevorgänge auf der Grundlage eines Typs und Formats durchführen, die mit den Mediendaten verbunden sind. Bei mindestens einer Ausführungsform kann jeder Grafik-Unterkern 3501A-3501 F abwechselnd einen vereinheitlichten 3D- und Medien-Sampler aufweisen. Bei mindestens einer Ausführungsform können Threads, die auf Ausführungseinheiten innerhalb jedes der Unterkerne 3501A-3501 F ausgeführt werden, den gemeinsamen lokalen Speicher 3508A-3508F innerhalb jedes Unterkerns nutzen, um Threads, die innerhalb einer Thread-Gruppe ausgeführt werden, die Ausführung unter Verwendung eines gemeinsamen Pools von On-Chip-Speicher zu ermöglichen. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 35 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 36A und 36B zeigen die Thread-Ausführungslogik 3600, die eine Anordnung von Verarbeitungselementen eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform aufweist. 36A illustriert mindestens eine Ausführungsform, in der die Thread-Ausführungslogik 3600 verwendet wird. 36B illustriert beispielhafte interne Details einer Ausführungseinheit gemäß mindestens einer Ausführungsform.
  • Wie es in 36A dargestellt ist, weist die Thread-Ausführungslogik 3600 bei mindestens einer Ausführungsform einen Shader-Prozessor 3602, einen Thread-Dispatcher 3604, einen Befehls-Cache 3606, eine skalierbare Ausführungseinheitenanordnung mit einer Vielzahl von Ausführungseinheiten 3608A-3608N, einen Sampler 3610, einen Daten-Cache 3612 und einen Datenanschluss 3614 auf. Bei mindestens einer Ausführungsform kann eine skalierbare Ausführungseinheitenanordnung dynamisch skaliert werden, indem eine oder mehrere Ausführungseinheiten (z. B. eine der Ausführungseinheiten 3608A, 3608B, 3608C, 3608D bis 3608N-1 und 3608N) auf der Grundlage der Rechenanforderungen einer Arbeitslast aktiviert oder deaktiviert werden. Bei mindestens einer Ausführungsform sind die skalierbaren Ausführungseinheiten über eine Verbindungsstruktur miteinander verbunden, die eine Verbindung zu jeder Ausführungseinheit herstellt. Bei mindestens einer Ausführungsform weist die Thread-Ausführungslogik 3600 eine oder mehrere Verbindungen zum Speicher auf, z. B. zum Systemspeicher oder zum Cache-Speicher, und zwar über einen oder mehrere der folgenden Elemente: Befehlscache 3606, Datenanschluss 3614, Sampler 3610 und Ausführungseinheiten 3608A-3608N. Bei mindestens einer Ausführungsform ist jede Ausführungseinheit (z. B. 3608A) eine eigenständige programmierbare Mehrzweck-Recheneinheit, die in der Lage ist, mehrere gleichzeitige Hardware-Threads auszuführen und dabei mehrere Datenelemente parallel für jeden Thread zu verarbeiten. Bei mindestens einer Ausführungsform ist die Anordnung der Ausführungseinheiten 3608A-3608N so skalierbar, dass sie eine beliebige Anzahl einzelner Ausführungseinheiten aufweist.
  • Bei mindestens einer Ausführungsform werden die Ausführungseinheiten 3608A-3608N hauptsächlich zur Ausführung von Shader-Programmen verwendet. Bei mindestens einer Ausführungsform kann der Shader-Prozessor 3602 verschiedene Shader-Programme verarbeiten und die mit den Shader-Programmen verbundenen Ausführungs-Threads über einen Thread-Dispatcher 3604 verteilen. Bei mindestens einer Ausführungsform weist der Thread-Dispatcher 3604 eine Logik auf, um Thread-Initiierungsanforderungen von Grafik- und Medienpipelines zu vermitteln und angeforderte Threads auf einer oder mehreren Ausführungseinheiten in den Ausführungseinheiten 3608A-3608N zu instanziieren. Bei mindestens einer Ausführungsform kann eine Geometrie-Pipeline beispielsweise Vertex-, Tessellierungs- oder Geometrie-Shader an die Thread-Ausführungslogik zur Verarbeitung weiterleiten. Bei mindestens einer Ausführungsform kann der Thread-Dispatcher 3604 auch Laufzeit-Thread-Erzeugungs-Anforderungen von ausführenden Shader-Programmen verarbeiten.
  • Bei mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 3608A-3608N einen Befehlssatz, der eine native Unterstützung für viele Standard-3D-Grafik-Shader-Befehle aufweist, so dass Shader-Programme aus Grafikbibliotheken (z. B. Direct 3D und OpenGL) mit einer minimalen Übersetzung ausgeführt werden. Bei mindestens einer Ausführungsform unterstützen die Ausführungseinheiten die Vertex- und Geometrieverarbeitung (z. B. Vertex-Programme, Geometrieprogramme, Vertex-Shader), die Pixelverarbeitung (z. B. Pixel-Shader, Fragment-Shader) und die allgemeine Verarbeitung (z. B. Rechen- und Media-Shader). Bei mindestens einer Ausführungsform ist jede der Ausführungseinheiten 3608A-3608N, die eine oder mehrere arithmetische Logikeinheiten (ALUs) aufweisen, zur SIMD-Ausführung (Single Instruction Multiple Data) fähig, und der Multi-Thread-Betrieb ermöglicht trotz höherer Latenzzeiten bei Speicherzugriffen eine effiziente Ausführungsumgebung. Bei mindestens einer Ausführungsform verfügt jeder Hardware-Thread innerhalb jeder Ausführungseinheit über eine eigene Registerdatei mit hoher Bandbreite und einen zugehörigen unabhängigen Thread-Status. Bei mindestens einer Ausführungsform erfolgt die Ausführung mit mehreren Threads pro Takt auf Pipelines, die Ganzzahl-, Gleitkomma- und Doppelpräzisionsoperationen, SIMD-Verzweigungsfähigkeit, logische Operationen, transzendentale Operationen und andere verschiedene Operationen ausführen können. Bei mindestens einer Ausführungsform bewirkt die Abhängigkeitslogik in den Ausführungseinheiten 3608A-3608N, dass ein wartender Thread in den Ruhezustand versetzt wird, bis die angeforderten Daten zurückgegeben wurden, während er auf Daten aus dem Speicher oder einer der gemeinsam genutzten Funktionen wartet. Bei mindestens einer Ausführungsform können, während ein wartender Thread schläft, Hardware-Ressourcen für die Verarbeitung anderer Threads verwendet werden. Zum Beispiel kann bei mindestens einer Ausführungsform eine Ausführungseinheit während einer Verzögerung, die mit einer Vertex-Shader-Operation verbunden ist, Operationen für einen Pixel-Shader, Fragment-Shader oder eine andere Art von Shader-Programm durchführen, das einen anderen Vertex-Shader aufweist.
  • Bei mindestens einer Ausführungsform arbeitet jede Ausführungseinheit in den Ausführungseinheiten 3608A-3608N mit Anordnungen von Datenelementen. Bei mindestens einer Ausführungsform ist eine Anzahl von Datenelementen die „Ausführungsgröße“ oder die Anzahl von Kanälen für eine Anweisung. Bei mindestens einer Ausführungsform ist ein Ausführungskanal eine logische Ausführungseinheit für den Zugriff auf Datenelemente, die Maskierung und die Flusssteuerung innerhalb von Anweisungen. Bei mindestens einer Ausführungsform kann die Anzahl der Kanäle unabhängig von der Anzahl der physischen Arithmetic Logic Units (ALUs) oder Floating Point Units (FPUs) für einen bestimmten Grafikprozessor sein. Bei mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 3608A-3608N Ganzzahl- und Gleitkomma-Datentypen.
  • Bei mindestens einer Ausführungsform weist der Befehlssatz einer Ausführungseinheit SIMD-Befehle auf. Bei mindestens einer Ausführungsform können verschiedene Datenelemente als gepackter Datentyp in einem Register gespeichert werden, und die Ausführungseinheit verarbeitet verschiedene Elemente basierend auf der Datengröße der Elemente. Zum Beispiel werden bei mindestens einer Ausführungsform bei der Bearbeitung eines 256 Bit breiten Vektors 256 Bits eines Vektors in einem Register gespeichert, und eine Ausführungseinheit bearbeitet einen Vektor als vier separate gepackte 64-Bit-Datenelemente (Datenelemente der Größe Quad-Word (QW)), als acht separate gepackte 32-Bit-Datenelemente (Datenelemente der Größe Double Word (DW)), als sechzehn separate gepackte 16-Bit-Datenelemente (Datenelemente der Größe Word (W)) oder als zweiunddreißig separate 8-Bit-Datenelemente (Datenelemente der Größe Byte (B)). Bei mindestens einer Ausführungsform sind jedoch auch andere Vektorbreiten und Registergrößen möglich.
  • Bei mindestens einer Ausführungsform können eine oder mehrere Ausführungseinheiten zu einer fusionierten Ausführungseinheit 3609A-3609N mit einer Thread-Steuerungslogik (3607A-3607N) kombiniert werden, die den fusionierten EUs gemeinsam ist. Bei mindestens einer Ausführungsform können mehrere EUs zu einer EU-Gruppe verschmolzen werden. Bei mindestens einer Ausführungsform kann jede EU in einer fusionierten EU-Gruppe so ausgestaltet sein, dass sie einen separaten SIMD-Hardware-Thread ausführt. Die Anzahl der EUs in einer fusionierten EU-Gruppe kann je nach Ausführungsform variieren. Bei mindestens einer Ausführungsform können verschiedene SIMD-Breiten pro EU ausgeführt werden, die unter anderem SIMD8, SIMD16 und SIMD32 beinhalten. Bei mindestens einer Ausführungsform weist jede fusionierte Grafikausführungseinheit 3609A-3609N mindestens zwei Ausführungseinheiten auf. Bei mindestens einer Ausführungsform weist die fusionierte Ausführungseinheit 3609A beispielsweise eine erste EU 3608A, eine zweite EU 3608B und eine Thread-Steuerlogik 3607A auf, die der ersten EU 3608A und der zweiten EU 3608B gemeinsam ist. Bei mindestens einer Ausführungsform steuert die Thread-Steuerlogik 3607A Threads, die auf der fusionierten Grafikausführungseinheit 3609A ausgeführt werden, so dass jede EU innerhalb der fusionierten Ausführungseinheiten 3609A-3609N unter Verwendung eines gemeinsamen Befehlszeigerregisters ausgeführt werden kann.
  • Bei mindestens einer Ausführungsform weist die Thread-Ausführungslogik 3600 einen oder mehrere interne Befehls-Caches (z. B. 3606) auf, um Thread-Befehle für Ausführungseinheiten zu cachen. Bei mindestens einer Ausführungsform sind ein oder mehrere Daten-Caches (z.B. 3612) vorhanden, um Thread-Daten während der Thread-Ausführung zu cachen. Bei mindestens einer Ausführungsform ist ein Sampler 3610 vorhanden, um Textur-Sampling für 3D-Operationen und Medien-Sampling für Medien-Operationen bereitzustellen. Bei mindestens einer Ausführungsform weist der Sampler 3610 eine spezielle Textur- oder Mediensampling-Funktionalität auf, um Textur- oder Mediendaten während des Sampling-Prozesses zu verarbeiten, bevor er die gesampelten Daten an eine Ausführungseinheit weitergibt.
  • Bei mindestens einer Ausführungsform senden Grafik- und Medienpipelines während der Ausführung Thread-Initiierungsanforderungen an die Thread-Ausführungslogik 3600 über die Thread-Erzeugungs- und Versandlogik. Bei mindestens einer Ausführungsform wird, sobald eine Gruppe geometrischer Objekte verarbeitet und in Pixeldaten gerastert wurde, die Pixelprozessorlogik (z. B. Pixel-Shader-Logik, Fragment-Shader-Logik usw.) innerhalb des Shader-Prozessors 3602 aufgerufen, um darüber hinaus Ausgabeinformationen zu berechnen und zu veranlassen, dass die Ergebnisse in Ausgabeflächen (z. B. Farbpuffer, Tiefenpuffer, Schablonenpuffer usw.) geschrieben werden. Bei mindestens einer Ausführungsform berechnet ein Pixel-Shader oder Fragment-Shader die Werte verschiedener Vertex-Attribute, die über ein gerastertes Objekt interpoliert werden sollen. Bei mindestens einer Ausführungsform führt die Pixelprozessorlogik innerhalb des Shader-Prozessors 3602 dann ein über eine Anwendungsprogrammierschnittstelle (API) bereitgestelltes Pixel- oder Fragment-Shader-Programm aus. Bei mindestens einer Ausführungsform leitet der Shader-Prozessor 3602 zur Ausführung eines Shader-Programms Threads über den Thread-Dispatcher 3604 an eine Ausführungseinheit (z. B. 3608A) weiter. Bei mindestens einer Ausführungsform verwendet der Shader-Prozessor 3602 die Texturabtastlogik im Abtaster 3610, um auf Texturdaten in den im Speicher abgelegten Texturkarten zuzugreifen. Bei mindestens einer Ausführungsform werden durch arithmetische Operationen an Texturdaten und Eingabegeometriedaten Pixelfarbdaten für jedes geometrische Fragment berechnet oder ein oder mehrere Pixel von der weiteren Verarbeitung ausgeschlossen.
  • Bei mindestens einer Ausführungsform stellt der Datenanschluss 3614 einen Speicherzugriffsmechanismus für die Thread-Ausführungslogik 3600 bereit, um verarbeitete Daten zur weiteren Verarbeitung auf einer Grafikprozessor-Ausgabepipeline in den Speicher auszugeben. Bei mindestens einer Ausführungsform weist der Datenanschluss 3614 einen oder mehrere Cache-Speicher (z.B. den Daten-Cache 3612) auf oder ist mit diesen gekoppelt, um Daten für den Speicherzugriff über einen Datenanschluss zwischenzuspeichern.
  • Wie in 36B dargestellt ist, kann eine Grafikausführungseinheit 3608 bei mindestens einer Ausführungsform eine Befehlsabrufeinheit 3637, eine allgemeine Registerdateianordnung (GRF) 3624, eine architektonische Registerdateianordnung (ARF) 3626, einen Thread-Zuteiler 3622, eine Sendeeinheit 3630, eine Verzweigungseinheit 3632, einen Satz SIMD-Gleitkommaeinheiten (FPUs) 3634 und bei mindestens einer Ausführungsform einen Satz dedizierter ganzzahliger SIMD-ALUs 3635 aufweisen. Bei mindestens einer Ausführungsform weisen die GRF 3624 und die ARF 3626 einen Satz allgemeiner Registerdateien und Architekturregisterdateien auf, die jedem gleichzeitigen Hardware-Thread zugeordnet sind, der in der Grafikausführungseinheit 3608 aktiv sein kann. Bei mindestens einer Ausführungsform wird der architektonische Zustand pro Thread in der ARF 3626 verwaltet, während die während der Thread-Ausführung verwendeten Daten in der GRF 3624 gespeichert werden. Bei mindestens einer Ausführungsform kann der Ausführungszustand jedes Threads, der Befehlszeiger für jeden Thread aufweist, in Thread-spezifischen Registern in der ARF 3626 gehalten werden.
  • Bei mindestens einer Ausführungsform hat die Grafikausführungseinheit 3608 eine Architektur, die eine Kombination aus simultanem Multi-Threading (SMT) und feinkörnigem Interleaved Multi-Threading (IMT) ist. Bei mindestens einer Ausführungsform weist die Architektur eine modulare Konfiguration auf, die zur Entwurfszeit auf der Grundlage einer angestrebten Anzahl gleichzeitiger Threads und der Anzahl von Registern pro Ausführungseinheit fein abgestimmt werden kann, wobei die Ressourcen der Ausführungseinheit auf die Logik aufgeteilt werden, die zur Ausführung mehrerer gleichzeitiger Threads verwendet wird.
  • Bei mindestens einer Ausführungsform kann die Grafikausführungseinheit 3608 mehrere Befehle gemeinsam ausgeben, die jeweils unterschiedliche Befehle sein können. Bei mindestens einer Ausführungsform kann der Thread-Zuteiler 3622 des Threads der Grafikausführungseinheit 3608 Anweisungen an eine der Sendeeinheiten 3630, Verzweigungseinheiten 3642 oder SIMD-FPU(s) 3634 zur Ausführung weiterleiten. Bei mindestens einer Ausführungsform kann jeder Thread auf 128 Allzweckregister innerhalb der GRF 3624 zugreifen, wobei jedes Register 32 Byte speichern kann, die als SIMD-8-Element-Vektor von 32-Bit-Datenelementen zugänglich sind. Bei mindestens einer Ausführungsform hat jeder Thread der Ausführungseinheit Zugriff auf 4 KByte innerhalb der GRF 3624, obwohl die Ausführungsformen nicht so beschränkt sind und bei anderen Ausführungen mehr oder weniger Registerressourcen bereitgestellt werden können. Bei mindestens einer Ausführungsform können bis zu sieben Threads gleichzeitig ausgeführt werden, obwohl die Anzahl der Threads pro Ausführungseinheit je nach Ausführungsform auch variieren kann. Bei mindestens einer Ausführungsform, bei der sieben Threads auf 4 KByte zugreifen können, kann die GRF 3624 insgesamt 28 KByte speichern. Bei mindestens einer Ausführungsform können flexible Adressierungsmodi ermöglichen, dass Register gemeinsam adressiert werden, um effektiv breitere Register zu bilden oder um strided rechteckige Blockdatenstrukturen darzustellen.
  • Bei mindestens einer Ausführungsform werden Speicheroperationen, Abtastoperationen und andere Systemkommunikationen mit längerer Latenzzeit über „Sende“-Befehle abgewickelt, die von einer Nachrichten-Durchlass-Sendeeinheit 3630 ausgeführt werden. Bei mindestens einer Ausführungsform werden Verzweigungsbefehle an eine dedizierte Verzweigungseinheit 3632 weitergeleitet, um Divergenz und eventuelle Konvergenz bezüglich SIMD zu ermöglichen.
  • Bei mindestens einer Ausführungsform weist die Grafikausführungseinheit 3608 eine oder mehrere SIMD-Gleitkommaeinheiten (FPU(s)) 3634 auf, um Gleitkommaoperationen durchzuführen. Bei mindestens einer Ausführungsform unterstützen die FPU(s) 3634 auch Ganzzahlberechnungen. Bei mindestens einer Ausführungsform kann (können) die FPU(s) 3634 bis zu einer Anzahl M von 32-Bit-Gleitkomma- (oder Ganzzahl-) Operationen oder bis zu 2M 16-Bit-Ganzzahl- oder 16-Bit-Gleitkomma-Operationen bezüglich SIMD ausführen. Bei mindestens einer Ausführungsform bietet mindestens eine der FPU(s) erweiterte mathematische Fähigkeiten zur Unterstützung von transzendentalen mathematischen Funktionen mit hohem Durchsatz und 64-Bit-Gleitkommaoperationen mit doppelter Genauigkeit. Bei mindestens einer Ausführungsform ist auch ein Satz von 8-Bit-Integer-SIMD-ALUs 3635 vorhanden, die speziell für die Durchführung von Operationen im Zusammenhang mit Berechnungen zum maschinellen Lernen optimiert sein können.
  • Bei mindestens einer Ausführungsform können Anordnungen aus mehreren Instanzen der Grafikausführungseinheit 3608 in einer Grafik-Unterkern-Gruppierung (z. B. einem Unter-Slice) instanziiert sein. Bei mindestens einer Ausführungsform kann die Ausführungseinheit 3608 Anweisungen über eine Vielzahl von Ausführungskanälen ausführen. Bei mindestens einer Ausführungsform wird jeder Thread, der auf der Grafikausführungseinheit 3608 ausgeführt wird, auf einem anderen Kanal ausgeführt. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu den 36A-36B gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 37 zeigt eine Parallelverarbeitungseinheit („PPU“) 3700 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist die PPU 3700 mit maschinenlesbarem Code ausgestaltet, der, wenn er von der PPU 3700 ausgeführt wird, die PPU 3700 veranlasst, einige oder alle der in dieser Offenbarung beschriebenen Prozesse und Techniken durchzuführen. Bei mindestens einer Ausführungsform ist die PPU 3700 ein Multi-Thread-Prozessor, der auf einer oder mehreren integrierten Einrichtungen implementiert ist und der Multithreading als eine Technik zum Verbergen von Latenzzeiten verwendet, die dazu dient, computerlesbare Befehle (auch als maschinenlesbare Befehle oder einfach Befehle bezeichnet) auf mehreren Threads parallel zu verarbeiten. Bei mindestens einer Ausführungsform bezieht sich ein Thread auf einen Ausführungsstrang und ist eine Instanziierung eines Satzes von Anweisungen, die zur Ausführung durch die PPU 3700 konfiguriert sind. Bei mindestens einer Ausführungsform ist die PPU 3700 eine Grafikverarbeitungseinheit („GPU“), die so konfiguriert ist, dass sie eine Grafik-Rendering-Pipeline zur Verarbeitung dreidimensionaler („3D“) Grafikdaten implementiert, um zweidimensionale („2D“) Bilddaten für die Anzeige auf einer Einrichtung wie einer Flüssigkristallanzeige („LCD“) zu erzeugen. Bei mindestens einer Ausführungsform wird die PPU 3700 verwendet, um Berechnungen wie lineare Algebra-Operationen und Operationen des maschinellen Lernens durchzuführen. 37 zeigt ein Beispiel für einen Parallelprozessor, der nur zur Veranschaulichung dient und als nicht begrenzendes Beispiel für Prozessorarchitekturen zu verstehen ist, die im Rahmen dieser Offenbarung in Betracht gezogen werden, wobei jeder geeignete Prozessor zur Ergänzung und/oder zum Ersatz desselben verwendet werden kann.
  • Bei mindestens einer Ausführungsform sind eine oder mehrere PPUs 3700 so ausgestaltet, dass sie Anwendungen für High Performance Computing („HPC“), Rechenzentren und maschinelles Lernen beschleunigen. Bei mindestens einer Ausführungsform ist die PPU 3700 so ausgestaltet, dass sie Deep-Learning-Systeme und -Anwendungen beschleunigt, die die folgenden nicht einschränkenden Beispiele einschließen: autonome Fahrzeugplattformen, Deep Learning, hochpräzise Sprach-, Bild- und Texterkennungssysteme, intelligente Videoanalyse, molekulare Simulationen, Arzneimittelentdeckung, Krankheitsdiagnose, Wettervorhersage, Big-Data-Analytik, Astronomie, Molekulardynamiksimulation, Finanzmodellierung, Robotik, Fabrikautomatisierung, Echtzeit-Sprachübersetzung, Online-Suchoptimierung und personalisierte Benutzerempfehlungen und mehr.
  • Bei mindestens einer Ausführungsform weist die PPU 3700 ohne Einschränkung eine Input/Output (I/O-)-Einheit 3706, eine Front-End-Einheit 3710, eine Scheduler-Einheit 3712, eine Arbeitsverteilungseinheit 3714, einen Hub 3716, ein Koppelfeld („Xbar“) 3720, einen oder mehrere allgemeine Verarbeitungscluster („GPCs“) 3718 und eine oder mehrere Partitionseinheiten („Speicherpartitionseinheiten“) 3722 auf. Bei mindestens einer Ausführungsform ist die PPU 3700 mit einem Host-Prozessor oder anderen PPUs 3700 über eine oder mehrere Hochgeschwindigkeits-GPU-Verbindungen („GPU-Interconnects“) 3708 verbunden. Bei mindestens einer Ausführungsform ist die PPU 3700 mit einem Host-Prozessor oder anderen peripheren Einrichtungen über eine Zwischenverbindung 3702 verbunden. Bei mindestens einer Ausführungsform ist die PPU 3700 mit einem lokalen Speicher verbunden, der eine oder mehrere Speichereinrichtungen („Speicher“) 3704 umfasst. Bei mindestens einer Ausführungsform weisen die Speichereinrichtungen 3704 ohne Einschränkung eine oder mehrere dynamische Direktzugriffsspeicher („DRAM“)-Einrichtungen auf. Bei mindestens einer Ausführungsform sind eine oder mehrere DRAM-Vorrichtungen als Subsysteme mit Speicher mit hoher Bandbreite („HBM“) ausgestaltet und/oder konfigurierbar, wobei in jeder Einrichtung mehrere DRAM-Dies gestapelt sind.
  • Bei mindestens einer Ausführungsform kann sich die Hochgeschwindigkeits-GPU-Verbindung 3708 auf eine drahtbasierte Mehrspur-Kommunikationsverbindung beziehen, die von Systemen verwendet wird, die skalierbar sind und eine oder mehrere PPUs 3700 aufweisen, die mit einer oder mehreren Zentraleinheiten („CPUs“) kombiniert sind, und die Cache-Kohärenz zwischen PPUs 3700 und CPUs sowie CPU-Mastering unterstützt. Bei mindestens einer Ausführungsform werden Daten und/oder Befehle durch die Hochgeschwindigkeits-GPU-Verbindung 3708 über den Hub 3716 zu/von anderen Einheiten der PPU 3700 übertragen, wie z. B. einer oder mehreren Kopiermaschinen, Video-Encodern, Video-Decodern, Energieverwaltungseinheiten und anderen Komponenten, die in 37 möglicherweise nicht explizit dargestellt sind.
  • Bei mindestens einer Ausführungsform ist die I/O-Einheit 3706 so ausgestaltet, dass sie Kommunikationen (z. B. Befehle, Daten) von einem Host-Prozessor (in 37 nicht dargestellt) über den Systembus 3702 sendet und empfängt. Bei mindestens einer Ausführungsform kommuniziert die I/O-Einheit 3706 mit dem Host-Prozessor direkt über den Systembus 3702 oder über eine oder mehrere zwischengeschaltete Einrichtungen wie z. B. eine Speicherbrücke. Bei mindestens einer Ausführungsform kann die I/O-Einheit 3706 mit einem oder mehreren anderen Prozessoren, z. B. einer oder mehreren PPUs 3700, über den Systembus 3702 kommunizieren. Bei mindestens einer Ausführungsform implementiert die I/O-Einheit 3706 eine Peripheral Component Interconnect Express („PCIe“) Schnittstelle für die Kommunikation über einen PCIe-Bus. Bei mindestens einer Ausführungsform implementiert die I/O-Einheit 3706 Schnittstellen für die Kommunikation mit externen Einrichtungen.
  • Bei mindestens einer Ausführungsform decodiert die I/O-Einheit 3706 über den Systembus 3702 empfangene Pakete. Bei mindestens einer Ausführungsform stellen mindestens einige Pakete Befehle dar, die so ausgestaltet sind, dass sie die PPU 3700 veranlassen, verschiedene Operationen durchzuführen. Bei mindestens einer Ausführungsform überträgt die I/O-Einheit 3706 decodierte Befehle an verschiedene andere Einheiten der PPU 3700, wie es von den Befehlen angegeben ist. Bei mindestens einer Ausführungsform werden Befehle an die Front-End-Einheit 3710 und/oder an den Hub 3716 oder andere Einheiten der PPU 3700, wie eine oder mehrere Kopiermaschinen, einen Video-Encoder, einen Video-Decoder, eine Energieverwaltungseinheit usw., übertragen, (in 37 nicht explizit dargestellt). Bei mindestens einer Ausführungsform ist die I/O-Einheit 3706 so ausgestaltet, dass sie die Kommunikation zwischen und unter verschiedenen logischen Einheiten der PPU 3700 leitet.
  • Bei mindestens einer Ausführungsform codiert ein vom Host-Prozessor ausgeführtes Programm einen Befehlsstrom in einem Puffer, der der PPU 3700 Arbeitslasten zur Verarbeitung bereitstellt. Bei mindestens einer Ausführungsform umfasst eine Arbeitslast Befehle und Daten, die von diesen Befehlen verarbeitet werden sollen. Bei mindestens einer Ausführungsform ist der Puffer ein Bereich in einem Speicher, auf den sowohl der Host-Prozessor als auch die PPU 3700 zugreifen können (z. B. Lese-/Schreibzugriff) - eine Host-Schnittstelleneinheit kann so ausgestaltet sein, dass sie auf den Puffer in einem mit dem Systembus 3702 verbundenen Systemspeicher über Speicheranforderungen zugreift, die von der I/O-Einheit 3706 über den Systembus 3702 übertragen werden. Bei mindestens einer Ausführungsform schreibt der Host-Prozessor einen Befehlsstrom in den Puffer und überträgt dann einen Zeiger auf den Beginn des Befehlsstroms an die PPU 3700, so dass die Front-End-Einheit 3710 Zeiger auf einen oder mehrere Befehlsströme empfängt und einen oder mehrere Befehlsströme verwaltet, Befehle aus den Befehlsströmen liest und Befehle an verschiedene Einheiten der PPU 3700 weiterleitet.
  • Bei mindestens einer Ausführungsform ist die Front-End-Einheit 3710 mit der Scheduler-Einheit 3712 gekoppelt, die verschiedene GPCs 3718 zur Verarbeitung von Tasks ausgestaltet, die durch einen oder mehrere Befehlsströme definiert sind. Bei mindestens einer Ausführungsform ist die Scheduler-Einheit 3712 so ausgestaltet, dass sie Zustandsinformationen in Bezug auf verschiedene, von der Scheduler-Einheit 3712 verwaltete Tasks verfolgt, wobei die Zustandsinformationen angeben können, welchem der GPCs 3718 eine Task zugewiesen ist, ob die Task aktiv oder inaktiv ist, welche Prioritätsstufe der Task zugeordnet ist und so weiter. Bei mindestens einer Ausführungsform verwaltet die Scheduler-Einheit 3712 die Ausführung einer Vielzahl von Tasks auf einem oder mehreren GPCs 3718.
  • Bei mindestens einer Ausführungsform ist die Scheduler-Einheit 3712 mit der Arbeitsverteilungseinheit 3714 gekoppelt, die so ausgestaltet ist, dass sie Tasks zur Ausführung auf den GPCs 3718 auswählt. Bei mindestens einer Ausführungsform verfolgt die Arbeitsverteilungseinheit 3714 eine Anzahl geplanter Tasks, die von der Planungseinheit 3712 empfangen wurden, und die Arbeitsverteilungseinheit 3714 verwaltet einen Pool ausstehender Tasks und einen Pool aktiver Tasks für jeden der GPCs 3718. Bei mindestens einer Ausführungsform umfasst der Pool ausstehender Tasks eine Anzahl von Slots (z.B. 32 Slots), die Tasks enthalten, die zur Verarbeitung durch einen bestimmten GPC 3718 zugewiesen sind; der Pool aktiver Tasks kann eine Anzahl von Slots (z.B. 4 Slots) für Tasks umfassen, die aktiv von den GPCs 3718 verarbeitet werden, so dass, wenn einer der GPCs 3718 die Ausführung einer Task abschließt, diese Task aus dem Pool aktiver Tasks für den GPC 3718 entfernt wird und eine der anderen Tasks aus dem Pool ausstehender Tasks ausgewählt und zur Ausführung auf dem GPC 3718 eingeplant wird. Bei mindestens einer Ausführungsform wird, wenn eine aktive Task auf dem GPC 3718 im Leerlauf ist, z.B. während des Wartens auf die Auflösung einer Datenabhängigkeit, die aktive Task aus dem GPC 3718 entfernt und in den Pool der anstehenden Tasks zurückgeführt werden, während eine andere Task im Pool der anstehenden Tasks ausgewählt und für die Ausführung auf dem GPC 3718 eingeplant wird.
  • Bei mindestens einer Ausführungsform kommuniziert die Arbeitsverteilungseinheit 3714 mit einem oder mehreren GPCs 3718 über die XBar 3720. Bei mindestens einer Ausführungsform ist die XBar 3720 ein Verbindungsnetzwerk, das viele Einheiten der PPU 3700 mit anderen Einheiten der PPU 3700 verbindet und so ausgestaltet werden kann, dass es die Arbeitsverteilungseinheit 3714 mit einem bestimmten GPC 3718 verbindet. Bei mindestens einer Ausführungsform können auch eine oder mehrere andere Einheiten der PPU 3700 über den Hub 3716 mit der XBar 3720 verbunden sein.
  • Bei mindestens einer Ausführungsform werden die Tasks von der Scheduler-Einheit 3712 verwaltet und von der Arbeitsverteilungseinheit 3714 an einen der GPCs 3718 weitergeleitet. Der GPC 3718 ist ausgestaltet, um Tasks zu verarbeiten und Ergebnisse zu erzeugen. Bei mindestens einer Ausführungsform können die Ergebnisse von anderen Tasks innerhalb des GPC 3718 aufgenommen, über die XBar 3720 an einen anderen GPC 3718 weitergeleitet oder im Speicher 3704 abgelegt werden. Bei mindestens einer Ausführungsform können die Ergebnisse in den Speicher 3704 über Partitionseinheiten 3722 geschrieben werden, die eine Speicherschnittstelle zum Lesen und Schreiben von Daten in/aus dem Speicher 3704 implementieren. Bei mindestens einer Ausführungsform können die Ergebnisse über eine Hochgeschwindigkeits-GPU-Verbindung 3708 an eine andere PPU 3704 oder CPU übertragen werden. Bei mindestens einer Ausführungsform weist die PPU 3700 ohne Einschränkung eine Anzahl U von Partitionseinheiten 3722 auf, die der Anzahl der mit der PPU 3700 verbundenen separaten und unterschiedlichen Speichereinrichtungen 3704 entspricht. Bei mindestens einer Ausführungsform wird die Partitionseinheit 3722 hier in Verbindung mit 39 ausführlicher beschrieben.
  • Bei mindestens einer Ausführungsform führt ein Host-Prozessor einen Treiberkern aus, der eine Anwendungsprogrammierschnittstelle („API“) implementiert, die es einer oder mehreren auf dem Host-Prozessor ausgeführten Anwendungen ermöglicht, Operationen zur Ausführung auf der PPU 3700 zu planen. Bei mindestens einer Ausführungsform werden mehrere Rechenanwendungen gleichzeitig von der PPU 3700 ausgeführt, und die PPU 3700 bietet Isolierung, Dienstgüte („QoS“) und unabhängige Adressräume für mehrere Rechenanwendungen. Bei mindestens einer Ausführungsform generiert eine Anwendung Anweisungen (z. B. in Form von API-Aufrufen), die den Treiberkern veranlassen, eine oder mehrere Tasks zur Ausführung durch die PPU 3700 zu generieren, und der Treiberkern gibt Tasks an einen oder mehrere Streams aus, die von der PPU 3700 verarbeitet werden. Bei mindestens einer Ausführungsform umfasst jede Task eine oder mehrere Gruppen von zusammenhängenden Threads, die als Warp bezeichnet werden können. Bei mindestens einer Ausführungsform umfasst ein Warp eine Vielzahl zusammengehöriger Threads (z. B. 32 Threads), die parallel ausgeführt werden können. Bei mindestens einer Ausführungsform können sich kooperierende Threads auf eine Vielzahl von Threads beziehen, die Anweisungen zur Ausführung von Tasks aufweisen und Daten über einen gemeinsamen Speicher austauschen. Bei mindestens einer Ausführungsform werden Threads und kooperierende Threads gemäß mindestens einer Ausführungsform in Verbindung mit 39 ausführlicher beschrieben. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 37 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 38 illustriert einen allgemeinen Verarbeitungscluster („GPC“) 3800 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform handelt es sich bei dem GPC 3800 um den GPC 3718 aus 37. Bei mindestens einer Ausführungsform weist jeder GPC 3800 ohne Einschränkung eine Anzahl von Hardware-Einheiten für die Verarbeitung von Tasks auf, und jeder GPC 3800 weist ohne Einschränkung einen Pipeline-Manager 3802, eine Pre-Raster-Operationseinheit („PROP“) 3804, eine Raster-Maschine 3808, ein Arbeitsverteilungs-Koppelfeld („WDX“) 3816, eine Speicherverwaltungseinheit („MMU“) 3818, einen oder mehrere Datenverarbeitungscluster („DPCs“) 3806 und jede geeignete Kombination von Teilen auf.
  • Bei mindestens einer Ausführungsform wird der Betrieb des GPC 3800 durch den Pipeline-Manager 3802 gesteuert. Bei mindestens einer Ausführungsform verwaltet der Pipeline-Manager 3802 die Konfiguration eines oder mehrerer DPCs 3806 für die Verarbeitung von Tasks, die dem GPC 3800 zugewiesen sind. Bei mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 3802 mindestens einen von einem oder mehreren DPCs 3806, um mindestens einen Abschnitt einer Grafik-Rendering-Pipeline zu implementieren. Bei mindestens einer Ausführungsform ist der DPC 3806 so ausgestaltet, dass er ein Vertex-Shader-Programm auf einem programmierbaren Streaming-Multiprozessor („SM“) 3814 ausführt. Bei mindestens einer Ausführungsform ist der Pipeline-Manager 3802 so ausgestaltet, dass er die von einer Arbeitsverteilungseinheit empfangenen Pakete an geeignete logische Einheiten innerhalb des GPC 3800 weiterleitet, wobei einige Pakete an Hardwareeinheiten mit fester Funktion im PROP 3804 und/oder in der Rastermaschine 3808 weitergeleitet werden können, während andere Pakete an DPCs 3806 zur Verarbeitung durch eine Primitivmaschine 3812 oder SM 3814 weitergeleitet werden können. Bei mindestens einer Ausführungsform konfiguriert der Pipeline-Manager 3802 mindestens einen der DPCs 3806 zur Implementierung eines Modells eines neuronalen Netzes und/oder einer Rechenpipeline.
  • Bei mindestens einer Ausführungsform ist die PROP-Einheit 3804 so ausgestaltet, dass sie die von der Rastermaschine 3808 und den DPCs 3806 erzeugten Daten an eine Raster Operations („ROP“)-Einheit in der Partitionseinheit 3722 weiterleitet, die oben in Verbindung mit 37 ausführlicher beschrieben ist. Bei mindestens einer Ausführungsform ist die PROP-Einheit 3804 so ausgestaltet, dass sie Optimierungen für die Farbmischung durchführt, Pixeldaten organisiert, Adressübersetzungen vornimmt und vieles mehr. Bei mindestens einer Ausführungsform weist die Rastermaschine 3808 ohne Einschränkung eine Reihe von Hardware-Einheiten mit fester Funktion auf, die so konfiguriert sind, dass sie verschiedene Rasteroperationen durchführen, und die Rastermaschine 3808 weist ohne Einschränkung eine Setup-Maschine, eine Grobraster-Maschine, eine Culling-Maschine, eine Clipping-Maschine, eine Feinraster-Maschine, eine Tile-Coalescing-Maschine und eine beliebige geeignete Kombination davon auf. Bei mindestens einer Ausführungsform empfängt die Setup-Maschine transformierte Vertices und erzeugt Ebenengleichungen, die mit einer durch Vertices definierten geometrischen Primitive verbunden sind; die Ebenengleichungen werden an die Grobraster-Maschine übertragen, um Abdeckungsinformationen (z. B. eine x-, y-Abdeckungsmaske für eine Kachel) für die Primitive zu erzeugen; die Ausgabe der Grobraster-Maschine wird an die Culling-Maschine übertragen, wo Fragmente, die dem Primitive zugeordnet sind und einen z-Test nicht bestehen, aussortiert werden, und an eine Clipping-Maschine übertragen, wo Fragmente, die außerhalb eines Sichtkegelvolumens liegen, abgeschnitten werden. Bei mindestens einer Ausführungsform werden die Fragmente, die das Clipping und Culling überstehen, an eine Feinraster-Maschine weitergeleitet, um Attribute für Pixelfragmente auf der Grundlage der von der Setup-Maschine erstellten Ebenengleichungen zu erzeugen. Bei mindestens einer Ausführungsform umfasst die Ausgabe der Raster-Maschine 3808 Fragmente, die von einer beliebigen geeigneten Einheit, wie z. B. einem in DPC 3806 implementierten Fragment-Shader, verarbeitet werden.
  • Bei mindestens einer Ausführungsform weist jeder DPC 3806, der in der GPC 3800 enthalten ist, ohne Einschränkung eine M-Pipe-Steuerung („MPC“) 3810, eine Primitiv-Maschine 3812, einen oder mehrere SMs 3814 und eine beliebige geeignete Kombination davon auf. Bei mindestens einer Ausführungsform steuert die MPC 3810 den Betrieb der DPC 3806 und leitet die vom Pipeline-Manager 3802 empfangenen Pakete an die entsprechenden Einheiten im DPC 3806 weiter. Bei mindestens einer Ausführungsform werden Pakete, die einem Vertex zugeordnet sind, an die Primitiv-Maschine 3812 weitergeleitet, die so ausgestaltet ist, dass sie Vertex-Attribute, die dem Vertex zugeordnet sind, aus dem Speicher abruft; im Gegensatz dazu können Pakete, die einem Shader-Programm zugeordnet sind, an den SM 3814 übertragen werden.
  • Bei mindestens einer Ausführungsform umfasst der SM 3814 ohne Einschränkung einen programmierbaren Streaming-Prozessor, der so gestaltet ist, dass er Tasks verarbeitet, die durch eine Anzahl von Threads dargestellt werden. Bei mindestens einer Ausführungsform ist der SM 3814 multi-threaded und so ausgestaltet, dass er eine Vielzahl von Threads (z.B. 32 Threads) aus einer bestimmten Gruppe von Threads gleichzeitig ausführt und eine Single-Instruction, Multiple-Data („SIMD“)-Architektur implementiert, bei der jeder Thread in einer Gruppe von Threads (z.B. ein Warp) so ausgestaltet ist, dass er einen anderen Datensatz auf der Grundlage desselben Satzes von Anweisungen verarbeitet. Bei mindestens einer Ausführungsform führen alle Threads in einer Gruppe von Threads dieselben Befehle aus. Bei mindestens einer Ausführungsform implementiert der SM 3814 eine Single-Instruction, Multiple Thread („SIMT“)-Architektur, bei der jeder Thread in einer Gruppe von Threads so ausgestaltet ist, dass er einen anderen Datensatz auf der Grundlage desselben Befehlssatzes verarbeitet, wobei jedoch die einzelnen Threads in der Gruppe von Threads während der Ausführung divergieren dürfen. Bei mindestens einer Ausführungsform werden ein Programmzähler, ein Aufrufstack und ein Ausführungsstatus für jeden Warp gehalten, wodurch die Gleichzeitigkeit zwischen Warps und die serielle Ausführung innerhalb von Warps ermöglicht wird, wenn Threads innerhalb eines Warps divergieren. In einer anderen Ausführungsform werden ein Programmzähler, ein Aufrufstack und ein Ausführungsstatus für jeden einzelnen Thread gehalten, was eine gleiche Nebenläufigkeit zwischen allen Threads innerhalb und zwischen Warps ermöglicht. Bei mindestens einer Ausführungsform wird der Ausführungsstatus für jeden einzelnen Thread gehalten, und Threads, die dieselben Befehle ausführen, können zur Verbesserung der Effizienz zusammengeführt und parallel ausgeführt werden. Mindestens eine Ausführungsform des SM 3814 wird hier ausführlicher beschrieben.
  • Bei mindestens einer Ausführungsform stellt die MMU 3818 eine Schnittstelle zwischen dem GPC 3800 und der Speicherpartitionseinheit (z. B. der Partitionseinheit 3722 in 37) bereit, und die MMU 3818 sorgt für die Übersetzung virtueller Adressen in physikalische Adressen, den Speicherschutz und die Konkurrenzbereinigung von Speicheranforderungen. Bei mindestens einer Ausführungsform stellt die MMU 3818 einen oder mehrere Übersetzungs-Lookaside-Puffer („TLBs“) zur Durchführung der Übersetzung virtueller Adressen in physische Adressen im Speicher bereit. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 38 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 39 zeigt eine Speicherpartitionseinheit 3900 einer Parallelverarbeitungseinheit („PPU“) bei mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform weist die Speicherpartitionierungseinheit 3900 ohne Einschränkung eine Raster Operations („ROP“)-Einheit 3902, einen Level Two („L2“)-Cache 3904, eine Speicherschnittstelle 3906 und jede geeignete Kombination davon auf. Bei mindestens einer Ausführungsform ist die Speicherschnittstelle 3906 mit dem Speicher gekoppelt. Bei mindestens einer Ausführungsform kann die Speicherschnittstelle 3906 32-, 64-, 128-, 1024-Bit-Datenbusse oder ähnliches für die Hochgeschwindigkeitsdatenübertragung implementieren. Bei mindestens einer Ausführungsform umfasst die PPU U Speicherschnittstellen 3906, eine Speicherschnittstelle 3906 pro Paar von Partitionseinheiten 3900, wobei jedes Paar von Partitionseinheiten 3900 mit einer entsprechenden Speichereinrichtung verbunden ist. Bei mindestens einer Ausführungsform kann die PPU beispielsweise mit bis zu Y Speichereinrichtungen verbunden sein, wie z. B. mit Speicherstacks mit hoher Bandbreite oder mit einem synchronen dynamischen wahlfreien Grafikspeicher mit doppelter Datenrate, Version 5 („GDDR5 SDRAM“).
  • Bei mindestens einer Ausführungsform implementiert die Speicherschnittstelle 3906 eine Speicherschnittstelle der zweiten Generation mit hoher Bandbreite („HBM2“), und Y ist gleich der Hälfte von U. Bei mindestens einer Ausführungsform befinden sich die HBM2-Speicherstacks auf demselben physischen Gehäuse wie die PPU, was im Vergleich zu herkömmlichen GDDR5-SDRAM-Systemen erhebliche Energie- und Flächeneinsparungen ermöglicht. Bei mindestens einer Ausführungsform weist jeder HBM2-Stack, ohne Einschränkung, vier Speicherchips auf und Y ist gleich 4, wobei jeder HBM2-Stack zwei 128-Bit-Kanäle pro Chip für insgesamt 8 Kanäle und eine Datenbusbreite von 1024 Bit aufweist. Bei mindestens einer Ausführungsform unterstützt der Speicher den Single-Error Correcting Double-Error Detecting („SECDED“) Error Correction Code („ECC“) zum Schutz der Daten. ECC bietet eine höhere Zuverlässigkeit für Datenverarbeitungsanwendungen, die empfindlich auf Datenverfälschung reagieren.
  • Bei mindestens einer Ausführungsform implementiert die PPU eine mehrstufige Speicherhierarchie. Bei mindestens einer Ausführungsform unterstützt die Speicherpartitionierungseinheit 3900 einen einheitlichen Speicher, um einen einzigen einheitlichen virtuellen Adressraum für die Zentraleinheit („CPU“) und den PPU-Speicher bereitzustellen, was die gemeinsame Nutzung von Daten zwischen virtuellen Speichersystemen ermöglicht. Bei mindestens einer Ausführungsform wird die Häufigkeit der Zugriffe einer PPU auf Speicher auf anderen Prozessoren verfolgt, um sicherzustellen, dass Speicherseiten in den physischen Speicher der PPU verschoben werden, die häufiger Zugriffe auf Seiten vornimmt. Bei mindestens einer Ausführungsform unterstützt die Hochgeschwindigkeits-GPU-Verbindung 3708 Adressübersetzungsdienste, die es der PPU ermöglichen, direkt auf die Seitentabellen der CPU zuzugreifen und der PPU vollen Zugriff auf den CPU-Speicher zu ermöglichen.
  • Bei mindestens einer Ausführungsform übertragen Kopiermodule Daten zwischen mehreren PPUs oder zwischen PPUs und CPUs. Bei mindestens einer Ausführungsform können Kopiermodule Seitenfehler für Adressen erzeugen, die nicht in Seitentabellen abgebildet sind, und die Speicherpartitionierungseinheit 3900 bearbeitet dann die Seitenfehler, indem sie die Adressen in die Seitentabelle abbildet, woraufhin das Kopiermodul die Übertragung durchführt. Bei mindestens einer Ausführungsform wird der Speicher für mehrere Kopiermaschinen-Operationen zwischen mehreren Prozessoren gepinnt (d. h. ist nicht auslagerbar), wodurch der verfügbare Speicher erheblich reduziert wird. Bei mindestens einer Ausführungsform können mit Hardware für Seitenfehler Adressen an Kopiermaschinen weitergegeben werden, ohne Rücksicht darauf, ob Speicherseiten resident sind, und der Kopiervorgang ist transparent.
  • Daten aus dem Speicher 3704 von 37 oder einem anderen Systemspeicher werden von der Speicherpartitionseinheit 3900 abgerufen und im L2-Cache 3904 gespeichert, der sich auf dem Chip befindet und bei mindestens einer Ausführungsform von verschiedenen GPCs gemeinsam genutzt wird. Jede Speicherpartitionseinheit 3900 weist bei mindestens einer Ausführungsform ohne Einschränkung mindestens einen Abschnitt des L2-Cache auf, der einer entsprechenden Einrichtung zugeordnet ist. Bei mindestens einer Ausführungsform sind Caches der unteren Ebene in verschiedenen Einheiten innerhalb von GPCs implementiert. Bei mindestens einer Ausführungsform kann jeder der SMs 3814 einen Cache der Ebene eins („L1") implementieren, wobei der L1-Cache ein privater Speicher ist, der einem bestimmten SM 3814 zugeordnet ist, und Daten aus dem L2-Cache 3904 abgerufen und in jedem der L1-Caches zur Verarbeitung in Funktionseinheiten der SMs 3814 gespeichert werden. Bei mindestens einer Ausführungsform ist der L2-Cache 3904 mit der Speicherschnittstelle 3906 und der XBar 3720 verbunden.
  • Die ROP-Einheit 3902 führt bei mindestens einer Ausführungsform Grafikrasteroperationen durch, die sich auf die Pixelfarbe beziehen, wie z. B. Farbkomprimierung, Pixelüberblendung und mehr. Bei mindestens einer Ausführungsform implementiert die ROP-Einheit 3902 eine Tiefenprüfung in Verbindung mit der Rastermaschine 3808, wobei sie eine Tiefe für eine Abtastposition, die mit einem Pixelfragment verbunden ist, von der Culling-Maschine der Rastermaschine 3808 erhält. Bei mindestens einer Ausführungsform wird die Tiefe gegen eine entsprechende Tiefe in einem Tiefenpuffer für einen mit dem Fragment verbundenen Probenort getestet. Bei mindestens einer Ausführungsform aktualisiert die ROP-Einheit 3902 den Tiefenpuffer und überträgt das Ergebnis des Tiefentests an die Rastermaschine 3808, wenn das Fragment den Tiefentest für den Probenort besteht. Es wird deutlich, dass die Anzahl der Partitionseinheiten 3900 von der Anzahl der GPCs abweichen kann, und daher kann jede ROP-Einheit 3902 bei mindestens einer Ausführungsform mit jedem der GPCs gekoppelt sein. Bei mindestens einer Ausführungsform verfolgt die ROP-Einheit 3902 die von verschiedenen GPCs empfangenen Pakete und bestimmt, an welche ein von der ROP-Einheit 3902 erzeugtes Ergebnis über das XBar 3720 weitergeleitet wird.
  • 40 zeigt einen Streaming-Multiprozessor („SM“) 4000 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist der SM 4000 der SM von 39. Bei mindestens einer Ausführungsform weist der SM 4000 ohne Einschränkung einen Befehls-Cache 4002, eine oder mehrere Scheduler-Einheiten 4004, eine Registerdatei 4008, einen oder mehrere Verarbeitungskerne („Cores“) 4010, eine oder mehrere Spezialfunktionseinheiten („SFUs“) 4012, eine oder mehrere Lade-/Speichereinheiten („LSUs“) 4014, ein Verbindungsnetzwerk 4016, einen gemeinsamen Speicher/L1-Cache 4018 und eine beliebige geeignete Kombination davon auf. Bei mindestens einer Ausführungsform verteilt eine Arbeitsverteilungseinheit Tasks zur Ausführung auf allgemeinen Verarbeitungsclustern („GPCs“) von Parallelverarbeitungseinheiten („PPUs“), und jede Task wird einem bestimmten Datenverarbeitungscluster („DPC“) innerhalb eines GPCs zugewiesen, und wenn die Task mit einem Shader-Programm verbunden ist, wird die Task einem der SMs 4000 zugewiesen. Bei mindestens einer Ausführungsform empfängt die Scheduler-Einheit 4004 Tasks von der Arbeitsverteilungseinheit und verwaltet die Befehlsplanung für einen oder mehrere Thread-Blöcke, die dem SM 4000 zugewiesen sind. Bei mindestens einer Ausführungsform plant die Scheduler-Einheit 4004 Thread-Blöcke für die Ausführung als Warps von parallelen Threads, wobei jedem Thread-Block mindestens ein Warp zugewiesen wird. Bei mindestens einer Ausführungsform führt jeder Warp Threads aus. Bei mindestens einer Ausführungsform verwaltet die Scheduler-Einheit 4004 eine Vielzahl verschiedener Thread-Blöcke, indem sie den verschiedenen Thread-Blöcken Warps zuweist und dann während jedes Taktzyklus Anweisungen aus einer Vielzahl verschiedener kooperativer Gruppen an verschiedene Funktionseinheiten (z. B. Verarbeitungskerne 4010, SFUs 4012 und LSUs 4014) verteilt.
  • Bei mindestens einer Ausführungsform können sich kooperative Gruppen auf ein Programmiermodell zum Organisieren von Gruppen kommunizierender Threads beziehen, das es Entwicklern ermöglicht, die Granularität auszudrücken, mit der Threads kommunizieren, und um so reichhaltigere, effizientere parallele Dekompositionen zu ermöglichen. Bei mindestens einer Ausführungsform unterstützen kooperative Start-APIs die Synchronisierung zwischen Thread-Blöcken zur Ausführung paralleler Algorithmen. Bei mindestens einer Ausführungsform bieten Anwendungen herkömmlicher Programmiermodelle ein einziges, einfaches Konstrukt für die Synchronisierung kooperierender Threads: eine Barriere über alle Threads eines Thread-Blocks (z. B. die Funktion syncthreads( )). Bei mindestens einer Ausführungsform können Programmierer jedoch Gruppen von Threads mit einer kleineren Granularität als der des Thread-Blocks definieren und innerhalb der definierten Gruppen synchronisieren, um eine höhere Leistung, Designflexibilität und Software-Wiederverwendung in Form von gemeinsamen gruppenweiten Funktionsschnittstellen zu ermöglichen. Bei mindestens einer Ausführungsform ermöglichen kooperative Gruppen Programmierern, Gruppen von Threads explizit auf Subblock- (d. h. so klein wie ein einzelner Thread) und Multiblock-Granularität zu definieren und kollektive Operationen wie die Synchronisierung auf Threads in einer kooperativen Gruppe durchzuführen. Bei mindestens einer Ausführungsform unterstützt das Programmiermodell eine saubere Komposition über Softwaregrenzen hinweg, so dass Bibliotheken und Dienstprogramme innerhalb ihres lokalen Kontexts sicher synchronisieren können, ohne dass Annahmen über Konvergenz getroffen werden müssen. Bei mindestens einer Ausführungsform ermöglichen die Primitives für kooperative Gruppen neue Muster kooperativer Parallelität, die ohne Einschränkung Erzeuger-Verbraucher-Parallelität, opportunistische Parallelität und globale Synchronisierung über ein ganzes Raster von Thread-Blöcken einschließen.
  • Bei mindestens einer Ausführungsform ist eine Dispatcher-Einheit 4006 ausgestaltet, um Anweisungen an eine oder mehrere Funktionseinheiten zu übertragen, und die Scheduler-Einheit 4004 weist ohne Einschränkung zwei Dispatcher-Einheiten 4006 auf, die es ermöglichen, dass zwei verschiedene Anweisungen aus demselben Warp während jedes Taktzyklus versandt werden. Bei mindestens einer Ausführungsform weist jede Scheduler-Einheit 4004 eine einzelne Dispatcher-Einheit 4006 oder mehrere Dispatcher-Einheiten 4006 auf.
  • Bei mindestens einer Ausführungsform weist jeder SM 4000 ohne Einschränkung eine Registerdatei 4008 auf, die einen Satz von Registern für Funktionseinheiten des SM 4000 bereitstellt. Bei mindestens einer Ausführungsform ist die Registerdatei 4008 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein eigener Abschnitt der Registerdatei 4008 zugewiesen ist. Bei mindestens einer Ausführungsform ist die Registerdatei 4008 zwischen verschiedenen Warps aufgeteilt, die von dem SM 4000 ausgeführt werden, und die Registerdatei 4008 stellt einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten verbunden sind. Bei mindestens einer Ausführungsform umfasst jeder SM 4000 ohne Einschränkung eine Vielzahl von L-Verarbeitungskernen 4010. Bei mindestens einer Ausführungsform weist der SM 4000 ohne Einschränkung eine große Anzahl (z. B. 128 oder mehr) unterschiedlicher Verarbeitungskerne 4010 auf. In mindestens einer Ausführungsform weist jeder Verarbeitungskern 4010 bei mindestens einer Ausführungsform ohne Einschränkung eine Vollpipeline-, Einzelpräzisions-, Doppelpräzisions- und/oder gemischte Präzisionsverarbeitungseinheit auf, die ohne Einschränkung eine arithmetische Gleitkomma-Logikeinheit und eine arithmetische Ganzzahl-Logikeinheit umfasst. Bei mindestens einer Ausführungsform implementieren die arithmetischen Gleitkomma-Logikeinheiten den Standard IEEE 754-2008 für Gleitkomma-Arithmetik. Bei mindestens einer Ausführungsform weisen die Verarbeitungskerne 4010 ohne Einschränkung 64 Gleitkomma-Kerne mit einfacher Genauigkeit (32 Bit), 64 Ganzzahl-Kerne, 32 Gleitkomma-Kerne mit doppelter Genauigkeit (64 Bit) und 8 Tensor-Kerne auf.
  • Tensorkerne sind gemäß mindestens einer Ausführungsform für die Durchführung von Matrixoperationen ausgestaltet. Bei mindestens einer Ausführungsform sind ein oder mehrere Tensorkerne in den Verarbeitungskernen 4010 vorhanden. Bei mindestens einer Ausführungsform sind Tensorkerne so ausgestaltet, dass sie Deep-Learning-Matrixarithmetik durchführen, wie z. B. Faltungsoperationen für das Training und Inferencing von neuronalen Netzen. Bei mindestens einer Ausführungsform arbeitet jeder Tensorkern mit einer 4x4-Matrix und führt eine Matrixmultiplikations- und Akkumulationsoperation D = A X B + C durch, wobei A, B, C und D 4x4-Matrizen sind.
  • Bei mindestens einer Ausführungsform sind die Matrixmultiplikationseingänge A und B 16-Bit-Gleitkommamatrizen und die Akkumulationsmatrizen C und D sind 16-Bit-Gleitkomma- oder 32-Bit-Gleitkommamatrizen. Bei mindestens einer Ausführungsform arbeiten die Tensorkerne mit 16-Bit-Gleitkomma-Eingangsdaten und 32-Bit-Gleitkomma-Akkumulation. Bei mindestens einer Ausführungsform werden für die 16-Bit-Gleitkommamultiplikation 64 Operationen verwendet, was zu einem Produkt mit voller Genauigkeit führt, das dann unter Verwendung einer 32-Bit-Gleitkomma-Adition mit anderen Zwischenprodukten zu einer 4x4x4-Matrixmultiplikation akkumuliert wird. Bei mindestens einer Ausführungsform werden Tensor-Kerne verwendet, um viel größere zweidimensionale oder höherdimensionale Matrixoperationen durchzuführen, die aus diesen kleineren Elementen aufgebaut sind. Bei mindestens einer Ausführungsform stellt eine API wie die CUDA 9 C++ API spezialisierte Operationen zum Laden, Multiplizieren und Akkumulieren von Matrizen sowie zum Speichern von Matrizen bereit, um Tensorkerne von einem CUDA-C++-Programm aus effizient zu nutzen. Bei mindestens einer Ausführungsform auf CUDA-Ebene geht die Schnittstelle auf Warp-Ebene von Matrizen der Größe 16x16 aus, die sich über alle 32 Threads des Warp erstrecken.
  • Bei mindestens einer Ausführungsform umfasst jeder SM 4000 ohne Einschränkung M SFUs 4012, die spezielle Funktionen ausführen (z. B. Attributauswertung, reziproke Quadratwurzel und dergleichen). Bei mindestens einer Ausführungsform weisen die SFUs 4012 ohne Einschränkung eine Baum-Traversierungs-Einheit auf, die so ausgestaltet ist, dass sie eine hierarchische Baumdatenstruktur durchläuft. Bei mindestens einer Ausführungsform weisen die SFUs 4012 ohne Einschränkung eine Textureinheit auf, die so konfiguriert ist, dass sie Filteroperationen für die Texturabbildung durchführt. Bei mindestens einer Ausführungsform sind die Textureinheiten so ausgestaltet, dass sie Texturkarten (z. B. eine 2D-Anordnung von Texeln) aus dem Speicher laden und Texturkarten abtasten, um abgetastete Texturwerte zur Verwendung in von dem SM 4000 ausgeführten Shader-Programmen zu erzeugen. Bei mindestens einer Ausführungsform werden die Texturkarten im gemeinsamen Speicher/L1-Cache 4018 gespeichert. Bei mindestens einer Ausführungsform implementieren die Textureinheiten Texturoperationen wie Filteroperationen unter Verwendung von Mip-Maps (z. B. Texturkarten mit unterschiedlichen Detailstufen). Bei mindestens einer Ausführungsform weist jeder SM 4000, ohne Einschränkung, zwei Textureinheiten auf.
  • Jeder SM 4000 umfasst, ohne Einschränkung, N LSUs 4014, die bei mindestens einer Ausführungsform Lade- und Speicheroperationen zwischen dem gemeinsamen Speicher/L1-Cache 4018 und der Registerdatei 4008 implementieren. Jeder SM 4000 weist ohne Einschränkung ein Verbindungsnetzwerk 4016 auf, das bei mindestens einer Ausführungsform jede der Funktionseinheiten mit der Registerdatei 4008 und die LSU 4014 mit der Registerdatei 4008 und dem gemeinsamen Speicher/L1-Cache 4018 verbindet. Bei mindestens einer Ausführungsform ist das Verbindungsnetzwerk 4016 ein Koppelfeld, das so ausgestaltet sein kann, dass es jede der Funktionseinheiten mit jedem der Register in der Registerdatei 4008 verbindet und die LSUs 4014 mit der Registerdatei 4008 und den Speicherplätzen im gemeinsamen Speicher/L1-Cache 4018 verbindet.
  • In mindestens einer Ausführungsform ist der gemeinsam genutzte Speicher/L1-Cache 4018 eine Anordnung von On-Chip-Speicher, der bei mindestens einer Ausführungsform die Datenspeicherung und die Kommunikation zwischen dem SM 4000 und der Primitiv-Maschine und zwischen Threads im SM 4000 ermöglicht. Bei mindestens einer Ausführungsform umfasst der gemeinsam genutzte Speicher/L1-Cache 4018 ohne Einschränkung eine Speicherkapazität von 128 KB und befindet sich im Pfad vom SM 4000 zur Partitionseinheit. Bei mindestens einer Ausführungsform wird der gemeinsame Speicher/L1-Cache 4018 zum Zwischenspeichern von Lese- und Schreibvorgängen verwendet. Bei mindestens einer Ausführungsform sind einer oder mehrere von gemeinsamem Speicher/L1-Cache 4018, L2-Cache und Arbeitsspeicher Zusatzspeicher (Backing-Stores).
  • Die Kombination von Daten-Cache und gemeinsam genutzter Speicherfunktionalität in einem einzigen Speicherblock bietet bei mindestens einer Ausführungsform eine verbesserte Leistung für beide Arten von Speicherzugriffen. Bei mindestens einer Ausführungsform wird die Kapazität von Programmen, die den gemeinsam genutzten Speicher nicht verwenden, als Cache genutzt oder kann von diesen genutzt werden, z. B. wenn der gemeinsam genutzte Speicher so ausgestaltet ist, dass er die Hälfte der Kapazität nutzt, können Textur- und Lade-/Speicheroperationen die verbleibende Kapazität nutzen. Durch die Integration in den gemeinsam genutzten Speicher/L1-Cache 4018 kann der gemeinsam genutzte Speicher/L1-Cache 4018 gemäß mindestens einer Ausführungsform als durchsatzstarke Leitung für Streaming-Daten fungieren und gleichzeitig Zugriff auf häufig wiederverwendete Daten mit hoher Bandbreite und geringer Latenz bieten. Bei mindestens einer Ausführungsform kann, wenn sie für allgemeine parallele Berechnungen ausgestaltet ist, eine einfachere Konfiguration im Vergleich zur Grafikverarbeitung verwendet werden. Bei mindestens einer Ausführungsform werden Grafikverarbeitungseinheiten mit festen Funktionen umgangen, wodurch ein wesentlich einfacheres Programmiermodell entsteht. Bei mindestens einer Ausführungsform weist die Arbeitsverteilungseinheit in der Konfiguration für allgemeine parallele Berechnungen Blöcke von Threads direkt den DPCs zu und verteilt sie. Bei mindestens einer Ausführungsform führen Threads in einem Block dasselbe Programm aus, wobei eine eindeutige Thread-ID in der Berechnung verwendet wird, um sicherzustellen, dass jeder Thread eindeutige Ergebnisse erzeugt, wobei der SM 4000 zur Ausführung des Programms und zur Durchführung von Berechnungen, der gemeinsame Speicher/L1-Cache 4018 zur Kommunikation zwischen Threads und die LSU 4014 zum Lesen und Schreiben des globalen Speichers über den gemeinsamen Speicher/L1-Cache 4018 und die Speicherpartitionseinheit verwendet werden. Bei mindestens einer Ausführungsform schreibt der SM 4000, wenn er für allgemeine parallele Berechnungen ausgestaltet ist, Befehle, die die Scheduler-Einheit 4004 verwenden kann, um neue Arbeiten auf DPCs zu starten.
  • Bei mindestens einer Ausführungsform ist die PPU in einem Desktop-Computer, einem Laptop-Computer, einem Tablet-Computer, Servern, Supercomputern, einem Smartphone (z. B. einer drahtlosen Handheld-Einrichtung), einem persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, einem Fahrzeug, einer am Kopf montierten Anzeige, einer elektronischen in der Hand gehaltenen Einrichtung usw. vorhanden oder damit verbunden. Bei mindestens einer Ausführungsform ist die PPU auf einem einzigen Halbleitersubstrat untergebracht. Bei mindestens einer Ausführungsform ist die PPU in einem System-on-a-Chip („SoC“) zusammen mit einer oder mehreren anderen Einrichtungen wie zusätzlichen PPUs, Speicher, einer CPU mit reduziertem Befehlssatz („RISC“), einer Speicherverwaltungseinheit („MMU“), einem Digital-Analog-Wandler („DAC“) und dergleichen vorhanden.
  • Bei mindestens einer Ausführungsform kann die PPU auf einer Grafikkarte vorhanden sein, die eine oder mehrere Speichereinrichtungen aufweist. Bei mindestens einer Ausführungsform kann die Grafikkarte so ausgestaltet sein, dass sie mit einem PCIe-Steckplatz auf einem Motherboard eines Desktop-Computers verbunden werden kann. Bei mindestens einer Ausführungsform kann die PPU eine integrierte Grafikverarbeitungseinheit („iGPU“) sein, die im Chipsatz der Hauptplatine vorhanden ist. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 39 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • Bei mindestens einer Ausführungsform kann sich eine einzelne Halbleiterplattform auf eine einzige einheitliche halbleiterbasierte integrierte Schaltung oder einen Chip beziehen. Bei mindestens einer Ausführungsform können Multi-Chip-Module mit erhöhter Konnektivität verwendet werden, die einen On-Chip-Betrieb simulieren und wesentliche Verbesserungen gegenüber der Verwendung einer herkömmlichen Zentraleinheit („CPU“) und einer Bus-Implementierung bieten. Bei mindestens einer Ausführungsform können verschiedene Module auch separat oder in verschiedenen Kombinationen von Halbleiterplattformen je nach Wunsch des Benutzers angeordnet sein.
  • Bei mindestens einer Ausführungsform sind Computerprogramme in Form von maschinenlesbarem, ausführbarem Code oder Computersteuerungslogik-Algorithmen im Hauptspeicher 2004 und/oder im Sekundärspeicher gespeichert. Computerprogramme, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, ermöglichen es dem System 2000, verschiedene Funktionen gemäß mindestens einer Ausführungsform auszuführen. Bei mindestens einer Ausführungsform sind Speicher 2004, Speicher und/oder jeder andere Speicher mögliche Beispiele für computerlesbare Medien. Bei mindestens einer Ausführungsform kann sich der Sekundärspeicher auf jede geeignete Einrichtung oder jedes System beziehen, wie z. B. ein Festplattenlaufwerk und/oder ein Wechselspeicherlaufwerk, das ein Diskettenlaufwerk, ein Magnetbandlaufwerk, ein Compact-Disk-Laufwerk, ein DVD-Laufwerk, eine Aufnahmeeinrichtung, einen USB-Flash-Speicher usw. darstellt. Bei mindestens einer Ausführungsform ist die Architektur und/oder Funktionalität verschiedener vorhergehender Figuren im Zusammenhang mit der CPU 2002, dem Parallelverarbeitungssystem 2012, einem integrierten Schaltkreis, der mindestens einen Abschnitt der Fähigkeiten sowohl der CPU 2002 als auch des Parallelverarbeitungssystems 2012 besitzt, einem Chipsatz (z.B. eine Gruppe integrierter Schaltkreise, die als Einheit zur Ausführung verwandter Funktionen usw. entworfen und verkauft wird) und jeder geeigneten Kombination integrierter Schaltkreise implementiert.
  • Bei mindestens einer Ausführungsform ist die Architektur und/oder Funktionalität verschiedener vorhergehender Figuren im Zusammenhang mit einem allgemeinen Computersystem, einem Leiterplattensystem, einem Spielkonsolensystem für Unterhaltungszwecke, einem anwendungsspezifischen System und mehr implementiert. Bei mindestens einer Ausführungsform kann das Computersystem 2000 die Form eines Desktop-Computers, eines Laptops, eines Tablet-Computers, eines Servers, eines Supercomputers, eines Smartphones (z.B. einer drahtlosen, in der Hand gehaltenen Einrichtung), eines persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, eines Fahrzeugs, einer auf dem Kopf montierten Anzeige, einer in der Hand gehaltenen elektronischen Einrichtung, einer Mobiltelefoneinrichtung, eines Fernsehers, einer Workstation, von Spielkonsolen, eines eingebetteten Systems und/oder jeder anderen Art von Logik annehmen.
  • Bei mindestens einer Ausführungsform weist das Parallelverarbeitungssystem 2012 ohne Einschränkung eine Vielzahl von Parallelverarbeitungseinheiten („PPUs“) 2014 und zugehörige Speicher 2016 auf. Bei mindestens einer Ausführungsform sind die PPUs 2014 mit einem Host-Prozessor oder anderen peripheren Einrichtungen über eine Zwischenverbindung 2018 und einen Switch 2020 oder Multiplexer verbunden. Bei mindestens einer Ausführungsform verteilt das Parallelverarbeitungssystem 2012 Rechenaufgaben auf PPUs 2014, die parallelisierbar sein können - beispielsweise als Teil der Verteilung von Rechenaufgaben auf mehrere Thread-Blöcke der Grafikverarbeitungseinheit („GPU“). Bei mindestens einer Ausführungsform wird der Speicher gemeinsam genutzt und ist für einige oder alle PPUs 2014 zugänglich (z. B. für Lese- und/oder Schreibzugriffe), obwohl ein solcher gemeinsam genutzter Speicher zu Leistungseinbußen im Vergleich zur Nutzung von lokalem Speicher und Registern führen kann, die in einer PPU 2014 resident sind. Bei mindestens einer Ausführungsform wird der Betrieb der PPUs 2014 durch Verwendung eines Befehls wie _syncthreads() synchronisiert, wobei alle Threads in einem Block (z. B. über mehrere PPUs 2014 ausgeführt) einen bestimmten Punkt der Codeausführung erreichen müssen, bevor sie fortfahren.
  • NETZWERKE
  • 41 veranschaulicht ein Netzwerk 4100 für die Kommunikation von Daten innerhalb eines drahtlosen 5G-Kommunikationsnetzwerks gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform umfasst das Netzwerk 4100 eine Basisstation 4106 mit einem Abdeckungsbereich 4104, eine Vielzahl von mobilen Einrichtungen 4108 und ein Backhaul-Netzwerk 4102. Bei mindestens einer Ausführungsform, wie dargestellt, baut die Basisstation 4106 Uplink- und/oder Downlink-Verbindungen mit mobilen Einrichtungen 4108 auf, die dazu dienen, Daten von mobilen Einrichtungen 4108 zur Basisstation 4106 und umgekehrt zu übertragen. Bei mindestens einer Ausführungsform können die über Uplink-/Downlink-Verbindungen übertragenen Daten sowohl Daten aufweisen, die zwischen mobilen Einrichtungen 4108 kommuniziert werden, als auch Daten, die über das Backhaul-Netzwerk 4102 zu/von einer Gegenstelle (nicht dargestellt) übertragen werden. Bei mindestens einer Ausführungsform bezieht sich der Begriff „Basisstation“ auf eine beliebige Komponente (oder eine Sammlung von Komponenten), die so ausgestaltet ist, dass sie einen drahtlosen Zugang zu einem Netzwerk bereitstellt, wie z. B. eine erweiterte Basisstation (eNB), eine Makrozelle, eine Femtozelle, ein Wi-Fi-Zugangspunkt (AP) oder andere drahtlose Einrichtungen. Bei mindestens einer Ausführungsform können die Basisstationen einen drahtlosen Zugang gemäß einem oder mehreren drahtlosen Kommunikationsprotokollen bereitstellen, z. B. Long Term Evolution (LTE), LTE Advanced (LTE-A), High Speed Packet Access (HSPA), Wi-Fi 1702.11 a/b/g/n/ac, usw. Bei mindestens einer Ausführungsform bezieht sich der Begriff „mobile Einrichtung“ auf eine beliebige Komponente (oder eine Sammlung von Komponenten), die in der Lage ist, eine drahtlose Verbindung mit einer Basisstation herzustellen, wie z. B. ein Benutzergerät (UE), eine Mobilstation (STA) und andere drahtlos arbeitende Einrichtungen. Bei einigen Ausführungsformen kann das Netzwerk 4100 verschiedene andere drahtlose Einrichtungen umfassen, wie z. B. ein Relais, einen Low-Power-Knoten usw. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 41 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 42 veranschaulicht eine Netzwerkarchitektur 4200 für ein drahtloses 5G-Netzwerk gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform, wie dargestellt, weist die Netzwerkarchitektur 4200 ein Funkzugangsnetzwerk (RAN) 4204, einen Evolved Packet Core (EPC) 4202, der als Kernnetzwerk bezeichnet werden kann, und ein Heimatnetzwerk 4216 eines UE 4208 auf, das versucht, auf das RAN 4204 zuzugreifen. Bei mindestens einer Ausführungsform bilden das RAN 4204 und der EPC 4202 ein drahtloses Dienstnetzwerk. Bei mindestens einer Ausführungsform weist das RAN 4204 eine Basisstation 4206 auf, und der EPC 4202 weist eine Mobilitätsverwaltungseinheit (MME) 4212, ein Serving Gateway (SGW) 4210 und ein Packet Data Network (PDN) Gateway (PGW) 4214 auf. Bei mindestens einer Ausführungsform weist das Heimnetzwerk 4216 einen Anwendungsserver 4218 und einen Home Subscriber Server (HSS) 4220 auf. Bei mindestens einer Ausführungsform kann der HSS 4220 Teil des Heimnetzes 4216, des EPC 4202 und/oder von Varianten davon sein.
  • Bei mindestens einer Ausführungsform ist die MME 4212 ein Anschlusspunkt in einem Netzwerk für Verschlüsselung/Integritätsschutz für NAS-Signalisierung und handhabt die Verwaltung von Sicherheitsschlüsseln. Bei mindestens einer Ausführungsform sollte beachtet werden, dass der Begriff „MME“ in 4G-LTE-Netzen verwendet wird und dass 5G-LTE-Netze einen Security Anchor Node (SEAN) oder eine Security Access Function (SEAF) aufweisen können, die ähnliche Funktionen ausführen. Bei mindestens einer Ausführungsform können die Begriffe „MME“, „SEAN“ und „SEAF“ austauschbar verwendet werden. Bei mindestens einer Ausführungsform bietet die MME 4212 auch eine Steuerebenenfunktion für die Mobilität zwischen LTE- und 2G/3G-Zugangsnetzen sowie eine Schnittstelle zu den Heimatnetzen von Roaming-UEs. Bei mindestens einer Ausführungsform leitet die SGW 4210 Benutzerdatenpakete weiter und fungiert gleichzeitig als Mobilitätsanker für eine Benutzerebene bei Handover. Bei mindestens einer Ausführungsform stellt das PGW 4214 die Konnektivität von UEs zu externen Paketdatennetzwerken bereit, indem es als Ausgangs- und Eingangspunkt für den Verkehr von UEs dient. Bei mindestens einer Ausführungsform ist der HSS 4220 eine zentrale Datenbank, die benutzer- und abonnementbezogene Informationen enthält. Bei mindestens einer Ausführungsform ist der Anwendungsserver 4218 eine zentrale Datenbank, die benutzerbezogene Informationen über verschiedene Anwendungen enthält, die die Netzwerkarchitektur 4200 nutzen und darüber kommunizieren können. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 42 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 43 ist ein Diagramm, das einige grundlegende Funktionen eines mobilen Telekommunikationsnetzes/-systems veranschaulicht, das gemäß mindestens einer Ausführungsform nach den LTE- und 5G-Prinzipien arbeitet. Bei mindestens einer Ausführungsform weist ein mobiles Telekommunikationssystem eine Infrastruktureinrichtung auf, die Basisstationen 4314 umfasst, die mit einem Kernnetzwerk 4302 verbunden sind, das gemäß einer konventionellen Anordnung arbeitet, die für diejenigen, die mit Kommunikationstechnologie vertraut sind, verständlich ist. Bei mindestens einer Ausführungsform kann die Infrastruktureinrichtung 4314 auch als Basisstation, Netzwerkelement, Enhanced NodeB (eNodeB) oder als koordinierende Instanz bezeichnet werden und stellt eine drahtlose Zugangsschnittstelle für eine oder mehrere Kommunikationseinrichtungen innerhalb eines Abdeckungsbereichs oder einer Zelle bereit, der/die durch eine gestrichelte Linie 4304 dargestellt ist, die als Funkzugangsnetzwerk bezeichnet werden kann. Bei mindestens einer Ausführungsform können eine oder mehrere mobile Kommunikationseinrichtungen 4306 Daten durch Senden und Empfangen von Signalen, die Daten darstellen, über eine drahtlose Zugangsschnittstelle kommunizieren. Bei mindestens einer Ausführungsform kann das Kernnetzwerk 4302 auch eine Funktionalität einschließlich Authentifizierung, Mobilitätsmanagement, Aufladen usw. für Kommunikationseinrichtungen, die von einer Netzwerkinstanz bedient werden, aufweisen.
  • Bei mindestens einer Ausführungsform können die mobilen Kommunikationseinrichtungen von 43 auch als Kommunikationsendgeräte, Benutzergeräte (UE), Endgeräte usw. bezeichnet werden und sind so ausgestaltet, dass sie mit einer oder mehreren anderen Kommunikationseinrichtungen kommunizieren, die von einem gleichen oder einem anderen Versorgungsgebiet über eine Netzwerkinstanz versorgt werden. Bei mindestens einer Ausführungsform können diese Kommunikationen durch Senden und Empfangen von Signalen, die Daten darstellen, unter Verwendung einer drahtlosen Zugangsschnittstelle über Zweiwege-Kommunikationsverbindungen durchgeführt werden.
  • Bei mindestens einer Ausführungsform, wie sie in 43 gezeigt ist, weist einer der eNodeBs 4314a einen Sender 4312 zum Senden von Signalen über eine drahtlose Zugangsschnittstelle zu einer oder mehreren Kommunikationseinrichtungen oder UEs 4306 und einen Empfänger 4310 zum Empfangen von Signalen von einer oder mehreren UEs innerhalb des Versorgungsbereichs 4304 auf. Bei mindestens einer Ausführungsform steuert die Steuerung 4308 den Sender 4312 und den Empfänger 4310 zum Senden und Empfangen von Signalen über eine drahtlose Zugangsschnittstelle. Bei mindestens einer Ausführungsform kann die Steuerung 4308 eine Funktion zur Steuerung der Zuweisung von Kommunikationsressourcenelementen einer drahtlosen Zugangsschnittstelle ausführen und kann bei einigen Ausführungsformen einen Planer zur Planung von Übertragungen über eine drahtlose Zugangsschnittstelle sowohl für eine Uplink- als auch für eine Downlink-Strecke aufweisen.
  • Bei mindestens einer Ausführungsform ist ein beispielhaftes UE 4306a detaillierter dargestellt, das einen Sender 4320 zum Übertragen von Signalen auf einer Uplink-Strecke einer drahtlosen Zugangsschnittstelle zu eNodeB 4314 und einen Empfänger 4318 zum Empfangen von Signalen aufweist, die von eNodeB 4314 auf einer Downlink-Strecke über eine drahtlose Zugangsschnittstelle übertragen werden. Bei mindestens einer Ausführungsform werden der Sender 4320 und der Empfänger 4318 von einer Steuerung 4316 gesteuert. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 43 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 44 illustriert ein Funkzugangsnetzwerk 4400, das gemäß mindestens einer Ausführungsform Teil einer 5G-Netzwerkarchitektur sein kann. Bei mindestens einer Ausführungsform deckt das Funkzugangsnetzwerk 4400 eine geografische Region ab, die in eine Anzahl von zellularen Regionen (Zellen) unterteilt ist, die von einem Benutzergerät (UE) eindeutig identifiziert werden können, basierend auf einer Identifikation, die über ein geografisches Gebiet von einem Zugangspunkt oder einer Basisstation gesendet wird. Bei mindestens einer Ausführungsform können die Makrozellen 4440, 4428 und 4416 sowie eine Kleinzelle 4430 einen oder mehrere Sektoren aufweisen. Bei mindestens einer Ausführungsform ist ein Sektor ein Teilbereich einer Zelle, und alle Sektoren innerhalb einer Zelle werden von derselben Basisstation versorgt. Bei mindestens einer Ausführungsform kann eine einzelne logische Kennung, die zu diesem Sektor gehört, eine Funkverbindung innerhalb eines Sektors identifizieren. Bei mindestens einer Ausführungsform können mehrere Sektoren innerhalb einer Zelle durch Gruppen von Antennen gebildet werden, wobei jede Antenne für die Kommunikation mit UEs in einem Abschnitt einer Zelle zuständig ist.
  • Bei mindestens einer Ausführungsform wird jede Zelle von einer Basisstation (BS) bedient. Bei mindestens einer Ausführungsform ist eine Basisstation ein Netzelement in einem Funkzugangsnetzwerk, das für die Funkübertragung und den Funkempfang in einer oder mehreren Zellen zu oder von einem UE zuständig ist. Bei mindestens einer Ausführungsform kann eine Basisstation auch als Basis-Transceiver-Station (BTS), Funk-Basisstation, Funk-Transceiver, Transceiver-Funktion, Basic Service Set (BSS), Extended Service Set (ESS), Access Point (AP), Node B (NB), eNode B (eNB), gNode B (gNB) oder mit einer anderen geeigneten Terminologie bezeichnet werden. Bei mindestens einer Ausführungsform können die Basisstationen eine Backhaul-Schnittstelle zur Kommunikation mit einem Backhaul-Abschnitt eines Netzwerkes aufweisen. Bei mindestens einer Ausführungsform verfügt eine Basisstation über eine integrierte Antenne oder ist über Zuführungskabel mit einer Antenne oder einem Remote Radio Head (RRH) verbunden.
  • Bei mindestens einer Ausführungsform kann ein Backhaul eine Verbindung zwischen einer Basisstation und einem Kernnetzwerk bereitstellen, und bei einigen Ausführungsformen kann ein Backhaul eine Verbindung zwischen den jeweiligen Basisstationen herstellen. Bei mindestens einer Ausführungsform ist ein Kernnetzwerk ein Teil eines drahtlosen Kommunikationssystems, der im Allgemeinen unabhängig von der in einem Funkzugangsnetzwerk verwendeten Funkzugangstechnologie ist. Bei mindestens einer Ausführungsform können verschiedene Arten von Backhaul-Schnittstellen verwendet werden, z. B. eine direkte physische Verbindung, ein virtuelles Netzwerk oder ähnliches unter Verwendung eines geeigneten Transportnetzwerkes. Bei mindestens einer Ausführungsform können einige Basisstationen als integrierte Zugangs- und Backhaul-Knoten (IAB) ausgestaltet sein, bei denen ein drahtloses Spektrum sowohl für Zugangsverbindungen (d. h. drahtlose Verbindungen mit UEs) als auch für Backhaul-Verbindungen genutzt werden kann, was manchmal als drahtloses Self-Backhauling bezeichnet wird. Bei mindestens einer Ausführungsform kann durch drahtloses Self-Backhauling ein drahtloses Spektrum, das für die Kommunikation zwischen einer Basisstation und einem UE verwendet wird, für die Backhaul-Kommunikation genutzt werden, wodurch eine schnelle und einfache Einrichtung von hochdichten Kleinzellennetzwerken ermöglicht wird, im Gegensatz zu der Notwendigkeit, jede neue Basisstation mit einer eigenen festverdrahteten Backhaul-Verbindung auszustatten.
  • Bei mindestens einer Ausführungsform sind die Hochleistungs-Basisstationen 4436 und 4420 in den Zellen 4440 und 4428 dargestellt, und eine Hochleistungs-Basisstation 4410 ist gezeigt, die einen Remote Radio Head (RRH) 4412 in der Zelle 4416 steuert. Bei mindestens einer Ausführungsform können die Zellen 4440, 4428 und 4416 als Großraumzellen oder Makrozellen bezeichnet werden. Bei mindestens einer Ausführungsform ist in der kleinen Zelle 4430 (z. B. Mikrozelle, Picozelle, Femtozelle, Heimatbasisstation, Heimatknoten B, HeimateNode B usw.), die sich mit einer oder mehreren Makrozellen überschneiden kann, eine Basisstation 4434 mit geringer Leistung dargestellt, die als kleine Zelle oder Small Size Cell bezeichnet werden kann. Bei mindestens einer Ausführungsform kann die Dimensionierung der Zellen entsprechend dem Systemdesign und den Komponentenbeschränkungen erfolgen. Bei mindestens einer Ausführungsform kann ein Relaisknoten eingesetzt werden, um die Größe oder den Versorgungsbereich einer bestimmten Zelle zu vergrößern. Bei mindestens einer Ausführungsform kann das Funkzugangsnetzwerk 4400 eine beliebige Anzahl von drahtlosen Basisstationen und Zellen aufweisen. Bei mindestens einer Ausführungsform stellen die Basisstationen 4436, 4420, 4410, 4434 drahtlose Zugangspunkte zu einem Kernnetzwerk für eine beliebige Anzahl von mobilen Geräten bereit.
  • Bei mindestens einer Ausführungsform kann ein Quadcopter oder eine Drohne 4442 ausgestaltet sein, um als Basisstation zu fungieren. Bei mindestens einer Ausführungsform muss eine Zelle nicht unbedingt stationär sein, und ein geografisches Gebiet einer Zelle kann sich entsprechend dem Standort einer mobilen Basisstation wie dem Quadcopter 4442 bewegen.
  • Bei mindestens einer Ausführungsform unterstützt das Funkzugangsnetzwerk 4400 die drahtlose Kommunikation für mehrere mobile Geräte. Bei mindestens einer Ausführungsform wird ein mobiles Gerät üblicherweise als Benutzergerät (UE) bezeichnet, kann aber auch als Mobilstation (MS), Teilnehmerstation, mobile Einheit, Teilnehmereinheit, drahtlose Einheit, entfernte Einheit, mobile Einrichtung, drahtlose Einrichtung, drahtlose Kommunikationseinrichtung, entfernte Einrichtung, mobile Teilnehmerstation, Zugangsterminal (AT), mobiles Endgerät, drahtloses Endgerät, entferntes Endgerät, Handgerät, Terminal, Benutzeragent, mobiler Client, Client oder eine andere geeignete Terminologie bezeichnet werden. Bei mindestens einer Ausführungsform kann ein UE ein Gerät sein, das einem Benutzer den Zugang zu Netzwerkdiensten ermöglicht.
  • Bei mindestens einer Ausführungsform muss ein „mobiles“ Gerät nicht notwendigerweise die Fähigkeit haben, sich zu bewegen, und kann stationär sein. Bei mindestens einer Ausführungsform bezieht sich der Begriff „mobiles Gerät“ oder „mobile Einrichtung“ im weitesten Sinne auf eine Vielzahl von Einrichtungen und Technologien. Bei mindestens einer Ausführungsform kann ein mobiles Gerät ein Handy, ein Mobiltelefon, ein Smartphone, ein SIP-Telefon (Session Initiation Protocol), ein Laptop, ein Personal Computer (PC), ein Notebook, ein Netbook, ein Smartbook, ein Tablet, ein persönlicher digitaler Assistent (PDA), eine breite Palette eingebetteter Systeme, z. B, die einem „Internet der Dinge“ (IoT) entsprechen, ein Automobil oder ein anderes Transportfahrzeug, ein ferngesteuerter Sensor oder Aktuator, ein Roboter oder eine Robotikeinrichtung, ein Satellitenradio, eine GPS-Einrichtung (Global Positioning System), eine Objektverfolgungseinrichtung, eine Drohne, ein Multicopter, ein Quadcopter, eine Fernsteuerungseinrichtung, eine Verbraucher- und/oder tragbare Einrichtung, wie eine Brille, eine tragbare Kamera, eine Virtual-Reality-Einrichtung, eine intelligente Uhr, ein Gesundheits- oder Fitness-Tracker, ein digitaler Audio-Player (z. B., MP3-Player), eine Kamera, eine Spielkonsole, eine Digital Home- oder Smart Home-Einrichtung wie eine Audio-, Video- und/oder Multimedia-Einrichtung, ein Gerät, ein Verkaufsautomat, eine intelligente Beleuchtung, ein Haussicherheitssystem, ein intelligenter Zähler, eine Sicherheitseinrichtung, ein Solarpanel oder eine Solaranlage, eine kommunale Infrastruktureinrichtung, die Strom (z. B. ein intelligentes Stromnetz), Beleuchtung, Wasser usw. steuert, eine industrielle Automatisierungs- und Unternehmenseinrichtung, eine Logistiksteuerung, landwirtschaftliche Geräte, militärische Verteidigungseinrichtungen, Fahrzeuge, Flugzeuge, Schiffe und Waffen usw sein. Bei mindestens einer Ausführungsform kann ein mobiles Gerät für eine vernetzte Medizin oder telemedizinische Unterstützung sorgen, d. h. für eine Gesundheitsversorgung aus der Ferne. Bei mindestens einer Ausführungsform können telemedizinische Einrichtungen Telemedizin-Überwachungseinrichtungen und Telemedizin-Verwaltungseinrichtungen aufweisen, deren Kommunikation gegenüber anderen Arten von Informationen bevorzugt behandelt oder priorisiert werden kann, z. B. in Form eines priorisierten Zugriffs für den Transport kritischer Dienstdaten und/oder einer relevanten QoS für den Transport kritischer Dienstdaten.
  • Bei mindestens einer Ausführungsform können die Zellen des Funkzugangsnetzwerkes 4400 UEs aufweisen, die mit einem oder mehreren Sektoren jeder Zelle in Kommunikation stehen können. Bei mindestens einer Ausführungsform können UEs 4414 und 4408 über RRH 4412 mit der Basisstation 4410 kommunizieren; UEs 4422 und 4426 können mit der Basisstation 4420 kommunizieren; UE 4432 kann mit der Low-Power-Basisstation 4434 kommunizieren; UEs 4438 und 4418 können mit der Basisstation 4436 kommunizieren; und UE 4444 kann mit der mobilen Basisstation 4442 kommunizieren. Bei mindestens einer Ausführungsform kann jede Basisstation 4410, 4420, 4434, 4436 und 4442 so ausgestaltet sein, dass sie einen Zugangspunkt zu einem Kernnetzwerk (nicht gezeigt) für alle UEs in den jeweiligen Zellen und Übertragungen von einer Basisstation (z.B. Basisstation 4436) zu einem oder mehreren UEs (z.B. UEs 4438 und 4418) können als Downlink-Übertragungen (DL) bezeichnet werden, während die Übertragungen von einem UE (z.B. UE 4438) zu einer Basisstation als Uplink-Übertragungen (UL) bezeichnet werden können. Bei mindestens einer Ausführungsform kann sich die Downlink-Strecke auf eine Punkt-zu-Mehrpunkt-Übertragung beziehen, die als Broadcast Channel Multiplexing bezeichnet werden kann. Bei mindestens einer Ausführungsform kann sich die Uplink-Strecke auf eine Punkt-zu-Punkt-Übertragung beziehen.
  • Bei mindestens einer Ausführungsform kann der Quadcopter 4442, der als mobiler Netzwerkknoten bezeichnet werden kann, so ausgestaltet sein, dass er innerhalb der Zelle 4440 als ein UE fungiert, indem er mit der Basisstation 4436 kommuniziert. Bei mindestens einer Ausführungsform können mehrere UEs (z. B. UEs 4422 und 4426) miteinander kommunizieren, indem sie Peer-to-Peer- (P2P) oder Sidelink-Signale 4424 verwenden, die eine Basisstation wie die Basisstation 4420 umgehen können.
  • Bei mindestens einer Ausführungsform wird die Fähigkeit eines UE, während der Bewegung unabhängig von seinem Standort zu kommunizieren, als Mobilität bezeichnet. Bei mindestens einer Ausführungsform baut eine Mobilitätsmanagementeinheit (MME) verschiedene physikalische Kanäle zwischen einem UE und einem Funkzugangsnetzwerk auf, unterhält sie und gibt sie wieder frei. Bei mindestens einer Ausführungsform kann eine DL-basierte Mobilität oder UL-basierte Mobilität von einem Funkzugangsnetzwerk 4400 genutzt werden, um Mobilität und Handover zu ermöglichen (d. h. die Übertragung der Verbindung eines UE von einem Funkkanal zu einem anderen). Bei mindestens einer Ausführungsform kann ein UE in einem Netzwerk, das für DL-basierte Mobilität ausgestaltet ist, verschiedene Parameter eines Signals von seiner versorgenden Zelle sowie verschiedene Parameter von Nachbarzellen überwachen, und je nach Qualität dieser Parameter kann ein UE die Kommunikation mit einer oder mehreren Nachbarzellen aufrechterhalten. Bei mindestens einer Ausführungsform kann ein Endgerät, wenn die Signalqualität einer benachbarten Zelle die der bedienenden Zelle für eine bestimmte Zeitspanne übersteigt oder wenn sich ein Endgerät von einer Zelle zu einer anderen bewegt, einen Handoff oder Handover von einer bedienenden Zelle zu einer benachbarten (Ziel-)Zelle durchführen. Bei mindestens einer Ausführungsform kann sich das UE 4418 (dargestellt als Fahrzeug, obwohl jede geeignete Form von UE verwendet werden kann) von einem geografischen Gebiet, das einer Zelle entspricht, wie z. B. der versorgenden Zelle 4440, zu einem geografischen Gebiet bewegen, das einer Nachbarzelle entspricht, wie z. B. der Nachbarzelle 4416. Bei mindestens einer Ausführungsform kann das UE 4418 eine Berichtsnachricht an seine bedienende Basisstation 4436 senden, die seinen Zustand anzeigt, wenn die Signalstärke oder -qualität von einer Nachbarzelle 4416 die seiner bedienenden Zelle 4440 für eine bestimmte Zeitspanne übersteigt. Bei mindestens einer Ausführungsform kann das UE 4418 einen Handover-Befehl empfangen und einen Handover zur Zelle 4416 durchführen.
  • Bei mindestens einer Ausführungsform können UL-Referenzsignale von jedem UE durch ein für UL-basierte Mobilität ausgestaltetes Netzwerk verwendet werden, um eine bedienende Zelle (Serving Cell) für jedes UE auszuwählen. Bei mindestens einer Ausführungsform können die Basisstationen 4436, 4420 und 4410/4412 vereinheitlichte Synchronisationssignale (z. B. vereinheitlichte Primärsynchronisationssignale (PSS), vereinheitlichte Sekundärsynchronisationssignale (SSS) und vereinheitlichte Physical Broadcast Channels (PBCH) senden. Bei mindestens einer Ausführungsform können die UEs 4438, 4418, 4422, 4426, 4414 und 4408 einheitliche Synchronisationssignale empfangen, eine Trägerfrequenz und ein Slot-Timing aus den Synchronisationssignalen ableiten und als Reaktion auf das abgeleitete Timing ein Uplink-Pilot- oder Referenzsignal senden. Bei mindestens einer Ausführungsform können zwei oder mehr Zellen (z. B. die Basisstationen 4436 und 4410/4412) innerhalb des Funkzugangsnetzwerkes 4400 gleichzeitig ein von einem UE (z. B. UE 4418) gesendetes Uplink-Pilotsignal empfangen. Bei mindestens einer Ausführungsform können die Zellen die Stärke eines Pilotsignals messen, und ein Funkzugangsnetzwerk (z. B. eine oder mehrere der Basisstationen 4436 und 4410/4412 und/oder ein zentraler Knoten innerhalb eines Kernnetzwerkes) kann eine bedienende Zelle für das UE 4418 bestimmen. Bei mindestens einer Ausführungsform kann ein Netzwerk weiterhin ein von dem UE 4418 gesendetes Uplink-Pilotsignal überwachen, während sich das UE 4418 durch das Funkzugangsnetzwerk 4400 bewegt. Bei mindestens einer Ausführungsform kann ein Netzwerk 4400 das UE 4418 von einer bedienenden Zelle an eine benachbarte Zelle übergeben, mit oder ohne das UE 4418 zu informieren, wenn eine Signalstärke oder -qualität eines von einer benachbarten Zelle gemessenen Pilotsignals die einer von einer bedienenden Zelle gemessenen Signalstärke oder -qualität übersteigt.
  • Bei mindestens einer Ausführungsform können die von den Basisstationen 4436, 4420 und 4410/4412 gesendeten Synchronisationssignale vereinheitlicht sein, aber möglicherweise keine bestimmte Zelle identifizieren, sondern eine Zone mehrerer Zellen, die auf derselben Frequenz und/oder mit demselben Timing arbeiten. Bei mindestens einer Ausführungsform ermöglichen Zonen in 5G-Netzwerken oder anderen Kommunikationsnetzwerken der nächsten Generation einen Uplink-basierten Mobilitätsrahmen und verbessern die Effizienz sowohl eines UE als auch eines Netzwerkes, da die Mengen an Mobilitätsnachrichten, die zwischen einem UE und einem Netzwerk ausgetauscht werden müssen, reduziert werden können.
  • Bei mindestens einer Ausführungsform kann die Luftschnittstelle in einem Funkzugangsnetzwerk 4400 ein unlizenziertes Spektrum, ein lizenziertes Spektrum oder ein gemeinsam genutztes Spektrum nutzen. Bei mindestens einer Ausführungsform ermöglicht das unlizenzierte Spektrum die gemeinsame Nutzung eines Abschnitts eines Spektrums, ohne dass eine staatlich erteilte Lizenz erforderlich ist. Während jedoch die Einhaltung einiger technischer Regeln im Allgemeinen immer noch erforderlich ist, um auf ein unlizenziertes Spektrum zuzugreifen, kann im Allgemeinen jeder Betreiber oder jede Einrichtung Zugang erhalten. Bei mindestens einer Ausführungsform sieht das lizenzierte Spektrum die ausschließliche Nutzung eines Abschnitts des Spektrums vor, im Allgemeinen durch den Erwerb einer Lizenz durch einen Mobilfunknetzbetreiber von einer staatlichen Regulierungsbehörde. Bei mindestens einer Ausführungsform können gemeinsam genutzte Frequenzen zwischen lizenzierten und unlizenzierten Frequenzen liegen, wobei für den Zugang zu einem Spektrum technische Regeln oder Beschränkungen erforderlich sein können, ein Spektrum aber dennoch von mehreren Betreibern und/oder mehreren RATs gemeinsam genutzt werden kann. Bei mindestens einer Ausführungsform kann z. B. ein Inhaber einer Lizenz für einen Abschnitt eines lizenzierten Spektrums einen lizenzierten gemeinsamen Zugang (LSA) bereitstellen, um dieses Spektrum mit anderen Parteien zu teilen, z. B. mit geeigneten, von der Lizenz festgelegten Bedingungen, um Zugang zu erhalten. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 44 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 45 zeigt ein Beispiel für ein 5G-Mobilkommunikationssystem, in dem gemäß mindestens einer Ausführungsform eine Vielzahl verschiedener Arten von Einrichtungen verwendet werden. Bei mindestens einer Ausführungsform, wie es in 45 gezeigt ist, kann eine erste Basisstation 4518 für eine große Zelle oder Makrozelle bereitgestellt sein, in der die Übertragung von Signalen über mehrere Kilometer erfolgt. Bei mindestens einer Ausführungsform kann das System jedoch auch die Übertragung über eine sehr kleine Zelle unterstützen, wie sie von einer zweiten Infrastruktureinrichtung 4516 übertragen wird, die Signale über eine Entfernung von Hunderten von Metern sendet und empfängt und damit eine so genannte „Pico“-Zelle bildet. Bei mindestens einer Ausführungsform kann ein dritter Typ von Infrastruktureinrichtungen 4512 Signale über eine Entfernung von einigen zehn Metern senden und empfangen und somit zur Bildung einer so genannten „Femto“-Zelle verwendet werden.
  • Bei mindestens einer Ausführungsform, die auch in 45 dargestellt ist, können verschiedene Arten von Kommunikationseinrichtungen verwendet werden, um Signale über verschiedene Arten von Infrastruktureinrichtungen 4512, 4516, 4518 zu senden und zu empfangen, und die Datenkommunikation kann gemäß den verschiedenen Arten von Infrastruktureinrichtungen unter Verwendung verschiedener Kommunikationsparameter angepasst werden. Bei mindestens einer Ausführungsform kann konventionell eine mobile Kommunikationseinrichtung ausgestaltet sein, um Daten zu und von einem mobilen Kommunikationsnetzwerk über verfügbare Kommunikationsressourcen des Netzwerkes zu übertragen. Bei mindestens einer Ausführungsform ist ein drahtloses Zugangssystem so ausgestaltet, dass es Einrichtungen wie z. B. Smartphones 4506 höchste Datenraten zur Verfügung stellt. Bei mindestens einer Ausführungsform kann ein „Internet der Dinge“ bereitgestellt werden, bei dem maschinenartige Kommunikationseinrichtungen mit sehr geringem Stromverbrauch und geringer Bandbreite Daten senden und empfangen und eine geringe Komplexität aufweisen können. Bei mindestens einer Ausführungsform kann ein Beispiel für eine solche maschinenartige Kommunikationseinrichtung 4514 über eine Pico-Zelle 4516 kommunizieren. Bei mindestens einer Ausführungsform können eine sehr hohe Datenrate und eine geringe Mobilität charakteristisch für die Kommunikation mit z. B. einem Fernsehgerät 4504 sein, das über eine Pico-Zelle kommunizieren kann. Bei mindestens einer Ausführungsform können eine sehr hohe Datenrate und eine geringe Latenzzeit für ein Virtual-Reality-Headset 4508 erforderlich sein. Bei mindestens einer Ausführungsform kann eine Relaiseinrichtung 4510 eingesetzt werden, um die Größe oder den Versorgungsbereich einer bestimmten Zelle oder eines bestimmten Netzwerkes zu vergrößern. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 45 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 46 veranschaulicht ein beispielhaftes System 4600 auf hoher Ebene, in dem mindestens eine Ausführungsform verwendet werden kann. Bei mindestens einer Ausführungsform weist das High-Level-System 4600 Anwendungen 4602, Systemsoftware + Bibliotheken 4604, Framework-Software 4606 und eine Rechenzentrumsinfrastruktur + einen Ressourcen-Orchestrator 4608 auf. Bei mindestens einer Ausführungsform kann das High-Level-System 4600 als Cloud-Dienst, physischer Dienst, virtueller Dienst, Netzwerkdienst und/oder Variationen davon implementiert sein.
  • Bei mindestens einer Ausführungsform, wie es in 46 gezeigt ist, kann die Rechenzentrumsinfrastruktur + der Ressourcen-Orchestrator 4608 einen 5G-Radio-Ressourcen-Orchestrator 4610, GPU-Paketverarbeitung & I/O 4612 und Knoten-Rechenressourcen („Knoten-C.R.s“) 4616(1)-4616(N) aufweisen, wobei „N“ eine beliebige ganze, positive Zahl darstellt. Bei mindestens einer Ausführungsform können die Knoten-C.R.s 4616(1)-4616(N) eine beliebige Anzahl von Zentraleinheiten („CPUs“) oder anderen Prozessoren (einschließlich Beschleunigern, feldprogrammierbaren Gate-Arrays (FPGAs), Grafikprozessoren („GPUs“) usw.), Speichereinrichtungen (z. B., dynamischer Festwertspeicher), Speichereinrichtungen (z. B. Festkörper- oder Festplattenlaufwerke), Netzwerk-Eingabe-/Ausgabeeinrichtungen („NW I/O“), Netzwerk-Switches, virtuelle Maschinen („VMs“), Stromversorgungsmodule und Kühlmodule, usw. aufweisen, sind aber nicht darauf beschränkt. Bei mindestens einer Ausführungsform kann es sich bei einer oder mehreren Knoten-C.R.s unter den Knoten-C.R.s 4616(1)-4616(N) um einen Server handeln, der eine oder mehrere der oben genannten Rechenressourcen besitzt.
  • Bei mindestens einer Ausführungsform kann der 5G-Funkressourcen-Orchestrator 4610 eine oder mehrere Knoten-C.R.s 4616(1)-4616(N) und/oder andere verschiedene Komponenten und Ressourcen, die eine 5G-Netzwerkarchitektur umfassen können, konfigurieren oder anderweitig steuern. Bei mindestens einer Ausführungsform kann der 5G-Funkressourcen-Orchestrator 4610 eine Software-Design-Infrastruktur („SDI“)-Verwaltungseinheit für das High-Level-System 4600 aufweisen. Bei mindestens einer Ausführungsform kann der 5G-Funkressourcen-Orchestrator 4610 Hardware, Software oder eine Kombination davon aufweisen. Bei mindestens einer Ausführungsform kann der 5G-Funkressourcen-Orchestrator 4610 verwendet werden, um verschiedene Medium-Access-Control-Sublayer, Funkzugangsnetze, physikalische Schichten oder Sublayer und/oder Variationen davon, die Teil einer 5G-Netzwerkarchitektur sein können, zu konfigurieren oder anderweitig zu steuern. Bei mindestens einer Ausführungsform kann der 5G-Funkressourcen-Orchestrator 4610 gruppierte Rechen-, Netzwerk-, Speicher- oder Speicherressourcen konfigurieren oder zuweisen, um eine oder mehrere Arbeitslasten zu unterstützen, die als Teil einer 5G-Netzwerkarchitektur ausgeführt werden können.
  • Bei mindestens einer Ausführungsform kann die GPU Packet Processing & I/O 4612 verschiedene Eingänge und Ausgänge sowie Pakete wie Datenpakete konfigurieren oder anderweitig verarbeiten, die als Teil einer 5G-Netzwerkarchitektur gesendet/empfangen werden können, die vom High-Level-System 4600 implementiert werden kann. Bei mindestens einer Ausführungsform kann es sich bei einem Paket um Daten handeln, die so formatiert sind, dass sie von einem Netzwerk bereitgestellt werden, und die typischerweise in Steuerinformationen und Nutzdaten (d. h. Benutzerdaten) unterteilt werden können. Bei mindestens einer Ausführungsform können die Pakettypen Internet Protocol Version 4 (IPv4) Pakete, Internet Protocol Version 6 (IPv6) Pakete und Ethernet II Rahmenpakete aufweisen. Bei mindestens einer Ausführungsform können die Steuerdaten eines Datenpakets in Datenintegritätsfelder und semantische Felder unterteilt werden. Bei mindestens einer Ausführungsform weisen die Netzwerkverbindungen, über die ein Datenpaket empfangen werden kann, ein lokales Netzwerk, ein Weitverkehrsnetzwerk, ein virtuelles privates Netzwerk, das Internet, ein Intranet, ein Extranet, ein öffentliches Telefonnetz, ein Infrarotnetzwerk, ein drahtloses Netzwerk, ein Satellitennetzwerk und eine beliebige Kombination davon auf.
  • Bei mindestens einer Ausführungsform weist die Framework-Software 4606 eine Kl-Modellarchitektur + Training + Use Cases 4622 auf. Bei mindestens einer Ausführungsform kann AI Model Architecture + Training + Use Cases 4622 Werkzeuge, Dienste, Software oder andere Ressourcen aufweisen, um ein oder mehrere Modelle zum maschinellen Lernen zu trainieren oder Informationen unter Verwendung eines oder mehrerer Modelle zum maschinellen Lernen gemäß einer oder mehrerer Ausführungsformen vorherzusagen oder abzuleiten. Bei mindestens einer Ausführungsform kann beispielsweise ein Modell zum maschinellen Lernen trainiert werden, indem Gewichtsparameter gemäß einer Architektur eines neuronalen Netzes unter Verwendung von Software und Rechenressourcen berechnet werden, die oben in Bezug auf das High-Level-System 4600 beschrieben wurden. Bei mindestens einer Ausführungsform können trainierte Modelle zum maschinellen Lernen, die einem oder mehreren neuronalen Netzen entsprechen, verwendet werden, um Informationen abzuleiten oder vorherzusagen, wobei die oben beschriebenen Ressourcen in Bezug auf das übergeordnete System 4600 verwendet werden, indem Gewichtungsparameter verwendet werden, die durch eine oder mehrere Trainingstechniken berechnet werden. Bei mindestens einer Ausführungsform kann die Framework-Software 4606 ein Framework zur Unterstützung von Systemsoftware + Bibliotheken 4604 und Anwendungen 4602 aufweisen.
  • Bei mindestens einer Ausführungsform können Systemsoftware + Bibliotheken 4604 oder Anwendungen 4602 jeweils webbasierte Service-Software oder Anwendungen aufweisen, wie sie von Amazon Web Services, Google Cloud und Microsoft Azure bereitgestellt werden. Bei mindestens einer Ausführungsform kann die Framework-Software 4606 eine Art von freiem und quelloffenem Software-Webanwendungsrahmen wie Apache SparkTM (im Folgenden „Spark“) aufweisen, ist aber nicht darauf beschränkt. Bei mindestens einer Ausführungsform kann die Systemsoftware + Bibliotheken 4604 Software aufweisen, die von mindestens Abschnitten der Knoten C.R.s 4616(1)-4616(N) verwendet wird. Bei mindestens einer Ausführungsform kann eine oder mehrere Arten von Software aufweisen, sind aber nicht beschränkt auf Internet-Webseiten-Such-Software, E-Mail-Virenscan-Software, Datenbank-Software und Streaming-Video-Content-Software.
  • Bei mindestens einer Ausführungsform ist PHY 4618 ein Satz von Systemsoftware und Bibliotheken, der so ausgestaltet ist, dass er eine Schnittstelle mit einer physikalischen Schicht einer drahtlosen Technologie bereitstellt, bei der es sich um eine physikalische Schicht wie eine physikalische Schicht von 5G New Radio (NR) handeln kann. Bei mindestens einer Ausführungsform nutzt eine physikalische Schicht von NR ein flexibles und skalierbares Design und kann verschiedene Komponenten und Technologien umfassen, wie z. B. Modulationsschemata, Wellenformstrukturen, Rahmenstrukturen, Referenzsignale, Mehrantennenübertragung und Kanalcodierung.
  • Bei mindestens einer Ausführungsform unterstützt eine physikalische Schicht von NR Quadratur-Phasenumtastung (QPSK), 16 Quadratur-Amplitudenmodulations (QAM-), 64 QAM- und 256 QAM-Modulationsformate. Bei mindestens einer Ausführungsform kann eine physikalische Schicht von NR auch verschiedene Modulationsschemata für verschiedene Kategorien von Benutzergeräten (UE) aufweisen. Bei mindestens einer Ausführungsform kann eine physikalische Schicht von NR das orthogonale Frequenzmultiplexverfahren mit zyklischem Präfix (CP-OFDM) mit einer skalierbaren Numerologie (Unterträgerabstand, zyklisches Präfix) sowohl Uplink (UL) als auch Downlink (DL) bis zu mindestens 52,6 GHz verwenden. Bei mindestens einer Ausführungsform kann eine physikalische Schicht von NR das diskrete Fourier-Transformations-Spreiz-Orthogonal-Frequenzmultiplexing (DFT-SOFDM) in UL für abdeckungsbegrenzte Szenarien mit Einzelstromübertragungen (d. h. ohne räumliches Multiplexing) unterstützen.
  • Bei mindestens einer Ausführungsform unterstützt ein NR-Rahmen Zeitduplex- (TDD) und Frequenzduplex- (FDD) Übertragungen und den Betrieb sowohl im lizenzierten als auch im unlizenzierten Spektrum, was eine sehr niedrige Latenz, schnelle HARQ-Bestätigungen (Hybrid Automatic Repeat Request), dynamisches TDD, Koexistenz mit LTE und Übertragungen mit variabler Länge (z. B. kurze Dauer für ultrazuverlässige Kommunikation mit niedriger Latenz (URLLC) und lange Dauer für Enhanced Mobile Broadband (eMBB)) ermöglicht. Bei mindestens einer Ausführungsform folgt die NR-Rahmenstruktur drei wichtigen Gestaltungsprinzipien, um die Vorwärtskompatibilität zu verbessern und Wechselwirkungen zwischen verschiedenen Funktionen zu verringern.
  • Bei mindestens einer Ausführungsform besteht ein erster Grundsatz darin, dass Übertragungen in sich geschlossen sind, was sich auf ein Schema beziehen kann, bei dem Daten in einem Slot und in einem Strahl für sich allein decodierbar sind, ohne von anderen Slots und Strahlen abhängig zu sein. Bei mindestens einer Ausführungsform bedeutet dies, dass die für die Demodulation der Daten erforderlichen Referenzsignale in einem bestimmten Zeitschlitz und einem bestimmten Strahl vorhanden sind. Bei mindestens einer Ausführungsform besteht ein zweiter Grundsatz darin, dass die Übertragungen zeitlich und frequenzmäßig gut eingegrenzt sind, was zu einem Schema führt, in dem neue Arten von Übertragungen parallel zu den alten Übertragungen eingeführt werden können. Bei mindestens einer Ausführungsform besteht ein dritter Grundsatz in der Vermeidung statischer und/oder strenger zeitlicher Beziehungen zwischen den Zeitschlitzen und den verschiedenen Übertragungsrichtungen. Bei mindestens einer Ausführungsform kann die Anwendung eines dritten Prinzips die Verwendung einer asynchronen hybriden automatischen Wiederholungsanforderung (HARQ) anstelle einer vordefinierten Wiederübertragungszeit beinhalten.
  • Bei mindestens einer Ausführungsform ermöglicht die NR-Rahmenstruktur auch eine schnelle HARQ-Bestätigung, bei der die Decodierung während des Empfangs von DL-Daten durchgeführt und die HARQ-Bestätigung von einem UE während einer Schutzperiode vorbereitet wird, wenn es vom DL-Empfang zur UL-Übertragung wechselt. Bei mindestens einer Ausführungsform wird zur Erzielung einer niedrigen Latenz ein Schlitz (oder ein Satz von Schlitzen im Falle der Schlitzaggregation) zu Beginn eines Schlitzes (oder eines Satzes von Schlitzen) mit Steuersignalen und Referenzsignalen vorbelastet.
  • Bei mindestens einer Ausführungsform hat NR ein ultraschlankes Design, das Always-on-Übertragungen minimiert, um die Energieeffizienz des Netzwerks zu verbessern und die Vorwärtskompatibilität zu gewährleisten. Bei mindestens einer Ausführungsform werden Referenzsignale in NR nur bei Bedarf übertragen. Bei mindestens einer Ausführungsform sind die vier wichtigsten Referenzsignale das Demodulationsreferenzsignal (DMRS), das Phasenverfolgungsreferenzsignal (PTRS), das Sondierungsreferenzsignal (SRS) und das Kanalzustandsinformationsreferenzsignal (CSI-RS).
  • Bei mindestens einer Ausführungsform wird das DMRS zur Schätzung eines Funkkanals für die Demodulation verwendet. Bei mindestens einer Ausführungsform ist DMRS UE-spezifisch, kann beamformed sein, ist auf eine geplante Ressource beschränkt und wird nur bei Bedarf übertragen, sowohl in DL als auch in UL. Bei mindestens einer Ausführungsform können zur Unterstützung der MIMO-Übertragung (Multiple-Input, Multiple-Output) mehrere orthogonale DMRS-Anschlüsse eingeplant sein, einer für jede Schicht. Bei mindestens einer Ausführungsform wird ein grundlegendes DMRS-Muster vorangestellt, da bei einem DMRS-Entwurf eine frühzeitige Decodierung zur Unterstützung von Anwendungen mit geringer Latenzzeit berücksichtigt werden muss. Bei mindestens einer Ausführungsform verwendet DMRS für Szenarien mit niedriger Geschwindigkeit eine niedrige Dichte in einem Zeitbereich. Bei mindestens einer Ausführungsform wird jedoch für Hochgeschwindigkeitsszenarien die zeitliche Dichte von DMRS erhöht, um schnelle Änderungen in einem Funkkanal zu verfolgen.
  • Bei mindestens einer Ausführungsform wird ein PTRS in NR eingeführt, um eine Kompensation des Oszillatorphasenrauschens zu ermöglichen. Bei mindestens einer Ausführungsform nimmt das Phasenrauschen typischerweise in Abhängigkeit von der Oszillatorträgerfrequenz zu. Bei mindestens einer Ausführungsform kann das PTRS daher bei hohen Trägerfrequenzen (wie z. B. mmWave) eingesetzt werden, um das Phasenrauschen zu mindern. Bei mindestens einer Ausführungsform ist das PTRS UE-spezifisch, auf eine geplante Ressource beschränkt und kann beamformed sein. Bei mindestens einer Ausführungsform ist das PTRS in Abhängigkeit von der Qualität der Oszillatoren, der Trägerfrequenz, dem OFDM-Subträgerabstand und den für die Übertragung verwendeten Modulations- und Codierungsschemata konfigurierbar.
  • Bei mindestens einer Ausführungsform wird ein SRS in UL übertragen, um Kanalzustandsinformations- (CSI-) Messungen hauptsächlich für die Planung und Verbindungsanpassung durchzuführen. Bei mindestens einer Ausführungsform für NR wird das SRS auch für das reziprozitätsbasierte Precoder-Design für Massive MIMO und UL-Beam-Management verwendet. Bei mindestens einer Ausführungsform hat das SRS einen modularen und flexiblen Aufbau, um verschiedene Verfahren und UE-Fähigkeiten zu unterstützen. Bei mindestens einer Ausführungsform ist ein Ansatz für ein Kanalzustandsinformationsreferenzsignal (CSI-RS) ähnlich.
  • Bei mindestens einer Ausführungsform verwendet NR unterschiedliche Antennenlösungen und -techniken, je nachdem, welcher Teil eines Spektrums für den Betrieb verwendet wird. Bei mindestens einer Ausführungsform wird bei niedrigeren Frequenzen von einer geringen bis mittleren Anzahl aktiver Antennen (bis zu etwa 32 Senderketten) ausgegangen, und der FDD-Betrieb ist üblich. Bei mindestens einer Ausführungsform erfordert die Erfassung einer CSI die Übertragung des CSI-RS DL und von CSI-Berichten UL. Bei mindestens einer Ausführungsform erfordern die begrenzten Bandbreiten, die in diesem Frequenzbereich zur Verfügung stehen, eine hohe spektrale Effizienz, die durch Multi-User-MIMO (MU-MIMO) und räumliches Multiplexing höherer Ordnung ermöglicht wird, was durch eine höher aufgelöste CSI-Meldung im Vergleich zu LTE erreicht wird.
  • Bei mindestens einer Ausführungsform kann bei höheren Frequenzen eine größere Anzahl von Antennen in einer gegebenen Öffnung eingesetzt werden, was die Fähigkeit zu Beamforming und Multi-User (MU)-MIMO erhöht. Bei mindestens einer Ausführungsform werden die Frequenzen nach dem TDD-Verfahren zugewiesen, und es wird von einem reziproken Betrieb ausgegangen. Bei mindestens einer Ausführungsform wird eine hochauflösende CSI in Form von expliziten Kanalschätzungen durch UL-Kanalsondierung gewonnen. Bei mindestens einer Ausführungsform ermöglicht eine solche hochauflösende CSI den Einsatz von hochentwickelten Vorcodierungsalgorithmen in einer Basisstation (BS). Bei mindestens einer Ausführungsform ist für noch höhere Frequenzen (im mmWellenbereich) derzeit in der Regel eine analoge Beamforming-Implementierung erforderlich, die die Übertragung auf eine einzige Strahlrichtung pro Zeiteinheit und Funkkette beschränkt. Bei mindestens einer Ausführungsform ist eine große Anzahl von Antennenelementen erforderlich, um die Abdeckung aufrechtzuerhalten, da ein isotropes Antennenelement in diesem Frequenzbereich aufgrund der kurzen Trägerwellenlänge sehr klein ist. Bei mindestens einer Ausführungsform muss Beamforming sowohl auf der Sender- als auch auf der Empfängerseite angewendet werden, um den erhöhten Pfadverlusten entgegenzuwirken, selbst bei der Übertragung über den Kontrollkanal.
  • Bei mindestens einer Ausführungsform bietet NR zur Unterstützung dieser verschiedenen Anwendungsfälle einen hochflexiblen, aber einheitlichen CSI-Rahmen, bei dem die Kopplung zwischen CSI-Messung, CSI-Berichterstattung und tatsächlicher DL-Übertragung bei NR im Vergleich zu LTE reduziert ist. Bei mindestens einer Ausführungsform unterstützt NR auch fortschrittlichere Verfahren wie Mehrpunktübertragung und Koordinierung. Bei mindestens einer Ausführungsform folgen Steuerungs- und Datenübertragungen einem in sich geschlossenen Prinzip, bei dem alle für die Decodierung einer Übertragung erforderlichen Informationen (z. B. die begleitende DMRS) in der Übertragung selbst enthalten sind. Bei mindestens einer Ausführungsform kann ein Netzwerk daher nahtlos einen Übertragungspunkt oder -strahl ändern, wenn sich ein UE in einem Netzwerk bewegt.
  • Bei mindestens einer Ausführungsform ist MAC 4620 ein Satz von Systemsoftware und Bibliotheken, der so ausgestaltet ist, dass er eine Schnittstelle mit einer MAC-Schicht (Medium Access Control) bereitstellt, die Teil einer 5G-Netzwerkarchitektur sein kann. Bei mindestens einer Ausführungsform steuert eine MAC-Schicht Hardware, die für die Interaktion mit einem drahtgebundenen, optischen oder drahtlosen Übertragungsmedium verantwortlich ist. Bei mindestens einer Ausführungsform bietet MAC Flusskontrolle und Multiplexing für ein Übertragungsmedium.
  • Bei mindestens einer Ausführungsform stellt eine MAC-Teilschicht eine Abstraktion einer physikalischen Schicht dar, so dass die Komplexität einer physikalischen Verbindungssteuerung für eine logische Verbindungssteuerung (LLC) und höhere Schichten eines Netzwerkstacks unsichtbar ist. Bei mindestens einer Ausführungsform kann jede LLC-Unterschicht (und höhere Schichten) mit jeder MAC verwendet werden. Bei mindestens einer Ausführungsform kann jede MAC mit jeder physikalischen Schicht verwendet werden, unabhängig vom Übertragungsmedium. Bei mindestens einer Ausführungsform kapselt eine MAC-Teilschicht beim Senden von Daten an eine andere Einrichtung in einem Netzwerk Rahmen höherer Ebene in Rahmen ein, die für ein Übertragungsmedium geeignet sind, fügt eine Rahmenprüfsequenz hinzu, um Übertragungsfehler zu erkennen, und leitet dann Daten an eine physikalische Schicht weiter, sobald ein geeignetes Kanalzugriffsverfahren dies erlaubt. Bei mindestens einer Ausführungsform ist die MAC auch für die Kompensation von Kollisionen zuständig, wenn ein Stausignal erkannt wird, wobei die MAC eine erneute Übertragung einleiten kann.
  • Bei mindestens einer Ausführungsform können die Anwendungen 4602 eine oder mehrere Arten von Anwendungen aufweisen, die zumindest von Abschnitten der Knoten C.R.s 4616(1)-4616(N) und/oder der Framework-Software 4606 verwendet werden. Bei mindestens einer Ausführungsform können eine oder mehrere Arten von Anwendungen eine beliebige Anzahl von Genomanwendungen, kognitiven Berechnungen und Anwendungen für maschinelles Lernen aufweisen, einschließlich Trainings- oder Inferencing-Software, Framework-Software für maschinelles Lernen (z. B. PyTorch, TensorFlow, Caffe usw.) oder andere Anwendungen für maschinelles Lernen, die in Verbindung mit einer oder mehreren Ausführungsformen verwendet werden, sind aber nicht darauf beschränkt.
  • Bei mindestens einer Ausführungsform können RAN-APIs 4614 ein Satz von Unterprogrammdefinitionen, Kommunikationsprotokollen und/oder Software-Tools sein, die ein Verfahren zur Kommunikation mit Komponenten eines Funkzugangsnetzwerkes (RAN) bereitstellen, das Teil einer 5G-Netzwerkarchitektur sein kann. Bei mindestens einer Ausführungsform ist ein Funkzugangsnetzwerk Teil eines Netzwerkkommunikationssystems und kann eine Funkzugangstechnologie implementieren. Bei mindestens einer Ausführungsform wird die Funkzugangsnetzwerkfunktionalität typischerweise durch einen Siliziumchip bereitgestellt, der sich sowohl in einem Kernnetzwerk als auch in Benutzergeräten befindet. Darüber hinausgehende Informationen zu einem Funkzugangsnetzwerk sind in der Beschreibung von 44 zu finden.
  • Bei mindestens einer Ausführungsform kann das High-Level-System 4600 CPUs, anwendungsspezifische integrierte Schaltungen (ASICs), GPUs, FPGAs oder andere Hardware verwenden, um Training, Inferencing und/oder andere verschiedene Prozesse unter Verwendung der oben beschriebenen Ressourcen durchzuführen. Bei mindestens einer Ausführungsform können darüber hinaus eine oder mehrere der oben beschriebenen Software- und/oder Hardwareressourcen als Dienst konfiguriert sein, um Benutzern das Trainieren oder Durchführen von Inferencing von Informationen zu ermöglichen, wie z. B. Bilderkennung, Spracherkennung oder andere Dienste der künstlichen Intelligenz, sowie andere Dienste, wie z. B. Dienste, die es Benutzern ermöglichen, verschiedene Aspekte einer 5G-Netzwerkarchitektur zu konfigurieren und zu implementieren. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 46 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 47 illustriert eine Architektur eines Systems 4700 eines Netzwerks gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist das System 4700 so dargestellt, dass es ein Benutzergerät (UE) 4702 und ein UE 4704 aufweist. In mindestens einer Ausführungsform sind die UEs 4702 und 4704 als Smartphones (z.B. tragbare mobile Recheneinrichtungen mit Touchscreen, die mit einem oder mehreren zellularen Netzwerken verbunden werden können) dargestellt, können aber auch jede mobile oder nicht-mobile Recheneinrichtung aufweisen, wie z.B. Personal Data Assistants (PDAs), Pager, Laptop-Computer, Desktop-Computer, drahtlose Handgeräte oder jede Recheneinrichtung, die eine drahtlose Kommunikationsschnittstelle aufweist.
  • Bei mindestens einer Ausführungsform kann jedes der UEs 4702 und 4704 ein Internet der Dinge (IoT) UE umfassen, das eine Netzwerkzugangsschicht umfassen kann, die für loT-Anwendungen mit geringem Stromverbrauch entwickelt wurde, die kurzlebige UE-Verbindungen nutzen. Bei mindestens einer Ausführungsform kann ein loT-UE Technologien wie Machine-to-Machine (M2M) oder Machine-type Communications (MTC) zum Austausch von Daten mit einem MTC-Server oder einer Einrichtung über ein öffentliches Mobilfunknetz (PLMN), Proximity-Based Service (ProSe) oder Device-to-Device (D2D)-Kommunikation, Sensornetzwerke oder loT-Netzwerke nutzen. Bei mindestens einer Ausführungsform kann es sich bei einem M2M- oder MTC-Datenaustausch um einen maschineninitiierten Datenaustausch handeln. Bei mindestens einer Ausführungsform beschreibt ein IoT-Netz die Zusammenschaltung von IoT-UEs, die eindeutig identifizierbare eingebettete Recheneinrichtungen (innerhalb der Internet-Infrastruktur) aufweisen können, mit kurzlebigen Verbindungen. Bei mindestens einer Ausführungsform können IoT-UEs Hintergrundanwendungen ausführen (z. B. Keepalive-Nachrichten, Statusaktualisierungen usw.), um Verbindungen eines loT-Netzwerks zu erleichtern.
  • Bei mindestens einer Ausführungsform können die UEs 4702 und 4704 so ausgestaltet sein, dass sie sich mit einem Funkzugangsnetzwerk (RAN) 4716 verbinden, z. B. kommunikativ koppeln. Bei mindestens einer Ausführungsform kann das RAN 4716 beispielsweise ein Evolved Universal Mobile Telecommunications System (UMTS) Terrestrial Radio Access Network (EUTRAN), ein NextGen RAN (NG RAN) oder eine andere Art von RAN sein. Bei mindestens einer Ausführungsform nutzen die UEs 4702 und 4704 die Verbindungen 4712 bzw. 4714, die jeweils eine physikalische Kommunikationsschnittstelle oder -schicht umfassen. Bei mindestens einer Ausführungsform sind die Verbindungen 4712 und 4714 als Luftschnittstelle dargestellt, um eine kommunikative Kopplung zu ermöglichen, und können mit zellularen Kommunikationsprotokollen übereinstimmen, wie z. B. einem GSM-Protokoll (Global System for Mobile Communications), einem CDMA-Netzwerkprotokoll (Code-Division Multiple Access), einem Push-to-Talk (PTT)-Protokoll, ein PTT over Cellular (POC)-Protokoll, einem Universal Mobile Telecommunications System (UMTS)-Protokoll, einem 3GPP Long Term Evolution (LTE)-Protokoll, einem Protokoll der fünften Generation (5G), einem New Radio (NR)-Protokoll und Varianten davon.
  • Bei mindestens einer Ausführungsform können die UEs 4702 und 4704 darüber hinaus direkt Kommunikationsdaten über eine ProSe-Schnittstelle 4706 austauschen. Bei mindestens einer Ausführungsform kann die ProSe-Schnittstelle 4706 alternativ als eine Sidelink-Schnittstelle bezeichnet werden, die einen oder mehrere logische Kanäle aufweist, einschließlich, aber nicht beschränkt auf einen Physical Sidelink Control Channel (PSCCH), einen Physical Sidelink Shared Channel (PSSCH), einen Physical Sidelink Discovery Channel (PSDCH) und einen Physical Sidelink Broadcast Channel (PSBCH).
  • Bei mindestens einer Ausführungsform ist das UE 4704 so ausgestaltet, dass es über die Verbindung 4708 auf einen Zugangspunkt (AP) 4710 zugreifen kann. Bei mindestens einer Ausführungsform kann die Verbindung 4708 eine lokale drahtlose Verbindung umfassen, wie beispielsweise eine Verbindung, die mit einem IEEE 802.11-Protokoll übereinstimmt, wobei der AP 4710 einen Wireless Fidelity (WiFi®)-Router umfassen würde. Bei mindestens einer Ausführungsform ist der AP 4710 so dargestellt, dass er mit dem Internet verbunden ist, ohne sich mit einem Kernnetzwerk eines drahtlosen Systems zu verbinden.
  • Bei mindestens einer Ausführungsform kann das RAN 4716 einen oder mehrere Zugangsknoten aufweisen, die die Verbindungen 4712 und 4714 ermöglichen. Bei mindestens einer Ausführungsform können diese Zugangsknoten (ANs) als Basisstationen (BSs), NodeBs, evolved NodeBs (eNBs), next Generation NodeBs (gNB), RAN-Knoten usw. bezeichnet werden und können Bodenstationen (z. B. terrestrische Zugangspunkte) oder Satellitenstationen umfassen, die eine Abdeckung innerhalb eines geografischen Gebiets (z. B. einer Zelle) bieten. Bei mindestens einer Ausführungsform kann das RAN 4716 einen oder mehrere RAN-Knoten für die Bereitstellung von Makrozellen, z. B. Makro-RAN-Knoten 4718, und einen oder mehrere RAN-Knoten für die Bereitstellung von Femto- oder Pikozellen (z. B. Zellen mit kleineren Abdeckungsbereichen, geringerer Nutzerkapazität oder höherer Bandbreite im Vergleich zu Makrozellen), z. B. Low Power (LP) RAN-Knoten 4720, aufweisen.
  • Bei mindestens einer Ausführungsform kann jeder der RAN-Knoten 4718 und 4720 ein Luftschnittstellenprotokoll abschließen und ein erster Kontaktpunkt für UEs 4702 und 4704 sein. Bei mindestens einer Ausführungsform kann jeder der RAN-Knoten 4718 und 4720 verschiedene logische Funktionen für RAN 4716 erfüllen, die unter anderem Funktionen der Funknetzsteuerung (RNC) aufweisen, wie z. B. die Verwaltung von Funkträgern, die dynamische Verwaltung von Uplink- und Downlink-Funkressourcen und die Planung von Datenpaketen sowie das Mobilitätsmanagement.
  • Bei mindestens einer Ausführungsform können die UEs 4702 und 4704 so ausgestaltet sein, dass sie unter Verwendung von Orthogonal Frequency-Division Multiplexing („OFDM“)-Kommunikationssignalen miteinander oder mit einem der RAN-Knoten 4718 und 4720 über einen Mehrträger-Kommunikationskanal gemäß verschiedenen Kommunikationstechniken kommunizieren, wie z.B., aber nicht beschränkt auf, eine Orthogonal Frequency Division Multiple Access (OFDMA)-Kommunikationstechnik (z.B., (z. B. für Downlink-Kommunikationen) oder eine Single Carrier Frequency Division Multiple Access (SC-FDMA)-Kommunikationstechnik (z. B. für Uplink- und ProSe- oder Sidelink-Kommunikationen) und/oder Varianten davon. Bei mindestens einer Ausführungsform können OFDM-Signale eine Vielzahl von orthogonalen Unterträgern umfassen.
  • Bei mindestens einer Ausführungsform kann ein Downlink-Ressourcenraster für Downlink-Übertragungen von einem der RAN-Knoten 4718 und 4720 zu den UEs 4702 und 4704 verwendet werden, während für Uplink-Übertragungen ähnliche Techniken eingesetzt werden können. Bei mindestens einer Ausführungsform kann ein Raster ein Zeit-Frequenz-Raster sein, das als Ressourcenraster oder Zeit-Frequenz-Ressourcenraster bezeichnet wird und eine physikalische Ressource in einem Downlink in jedem Slot darstellt. Bei mindestens einer Ausführungsform ist eine solche Darstellung auf der Zeit-Frequenz-Ebene bei OFDM-Systemen üblich, was die Zuweisung von Funkressourcen intuitiv macht. Bei mindestens einer Ausführungsform entspricht jede Spalte und jede Zeile eines Ressourcenrasters einem OFDM-Symbol bzw. einem OFDM-Unterträger. Bei mindestens einer Ausführungsform entspricht die Dauer eines Ressourcenrasters in einem Zeitbereich einem Zeitschlitz in einem Funkrahmen. Bei mindestens einer Ausführungsform wird die kleinste Zeit-/Frequenzeinheit in einem Ressourcenraster als Ressourcenelement bezeichnet. Bei mindestens einer Ausführungsform umfasst jedes Ressourcenraster eine Anzahl von Ressourcenblöcken, die eine Abbildung bestimmter physikalischer Kanäle auf Ressourcenelemente beschreiben. Bei mindestens einer Ausführungsform umfasst jeder Ressourcenblock eine Sammlung von Ressourcenelementen. Bei mindestens einer Ausführungsform kann dies in einem Frequenzbereich eine kleinste Menge von Ressourcen darstellen, die derzeit zugewiesen werden können. Bei mindestens einer Ausführungsform gibt es mehrere verschiedene physikalische Downlink-Kanäle, die unter Verwendung solcher Ressourcenblöcke übertragen werden.
  • Bei mindestens einer Ausführungsform kann ein gemeinsam genutzter physikalischer Downlink-Kanal (PDSCH) Nutzdaten und Signalisierung auf höherer Ebene zu den UEs 4702 und 4704 übertragen. Bei mindestens einer Ausführungsform kann ein physischer Downlink-Kontrollkanal (PDCCH) unter anderem Informationen über ein Transportformat und Ressourcenzuweisungen in Bezug auf den PDSCH-Kanal übertragen. Bei mindestens einer Ausführungsform kann er auch die UEs 4702 und 4704 über ein Transportformat, eine Ressourcenzuweisung und HARQ-Informationen (Hybrid Automatic Repeat Request) in Bezug auf einen gemeinsam genutzten Kanal in der Aufwärtsrichtung informieren. Bei mindestens einer Ausführungsform kann typischerweise das Downlink-Scheduling (Zuweisung von Kontroll- und Shared-Channel-Ressourcenblöcken an UE 4702 innerhalb einer Zelle) an einem der RAN-Knoten 4718 und 4720 auf der Grundlage von Kanalqualitätsinformationen durchgeführt werden, die von einem der UEs 4702 und 4704 zurückgemeldet werden. Bei mindestens einer Ausführungsform können Informationen über die Zuweisung von Downlink-Ressourcen auf einem PDCCH gesendet werden, der für jedes der UEs 4702 und 4704 verwendet (z. B. zugewiesen) wird.
  • Bei mindestens einer Ausführungsform kann ein PDCCH Steuerkanalelemente (CCEs) verwenden, um Steuerinformationen zu übertragen. Bei mindestens einer Ausführungsform können die komplexwertigen PDCCH-Symbole vor ihrer Zuordnung zu Ressourcenelementen zunächst in Quadrupletts organisiert werden, die dann unter Verwendung eines Subblock-Interleavers zur Ratenanpassung permutiert werden können. Bei mindestens einer Ausführungsform kann jedes PDCCH unter Verwendung eines oder mehrerer dieser CCEs übertragen werden, wobei jedes CCE neun Sätzen von vier physikalischen Ressourcenelementen, den so genannten Ressourcenelementgruppen (REGs), entsprechen kann. Bei mindestens einer Ausführungsform können jeder REG vier Quadrature Phase Shift Keying (QPSK)-Symbole zugeordnet werden. Bei mindestens einer Ausführungsform kann PDCCH unter Verwendung einer oder mehrerer CCEs übertragen werden, abhängig von der Größe einer Downlink-Kontrollinformation (DCI) und einer Kanalbedingung. Bei mindestens einer Ausführungsform kann es vier oder mehr verschiedene PDCCH-Formate geben, die in LTE mit einer unterschiedlichen Anzahl von CCEs definiert sind (z. B. Aggregationsebene, L=1, 2, 4 oder 8).
  • Bei mindestens einer Ausführungsform kann ein erweiterter physikalischer Downlink-Kontrollkanal (EPDCCH), der PDSCH-Ressourcen nutzt, für die Übertragung von Kontrollinformationen verwendet werden. Bei mindestens einer Ausführungsform kann der EPDCCH unter Verwendung eines oder mehrerer erweiterter Steuerkanalelemente (ECCEs) übertragen werden. Bei mindestens einer Ausführungsform kann jedes ECCE neun Sätzen von vier physikalischen Ressourcenelementen entsprechen, die als Enhanced Resource Element Group (EREG) bezeichnet werden. Bei mindestens einer Ausführungsform kann eine ECCE bei anderen Ausführungen eine andere Anzahl von EREGs haben.
  • Bei mindestens einer Ausführungsform ist das RAN 4716 über eine S1-Schnittstelle 4722 kommunikativ mit einem Kernnetzwerk (CN) 4738 gekoppelt. Bei mindestens einer Ausführungsform kann das CN 4738 ein Evolved Packet Core (EPC)-Netzwerk, ein NextGen Packet Core (NPC)-Netzwerk oder eine andere Art von CN sein. Bei mindestens einer Ausführungsform ist die S1 - Schnittstelle 4722 in zwei Teile aufgeteilt: S1-U-Schnittstelle 4726, die Verkehrsdaten zwischen RAN-Knoten 4718 und 4720 und Serving Gateway (S-GW) 4730 überträgt, und eine S1-Mobility Management Entity (MME)-Schnittstelle 4724, die eine Signalisierungsschnittstelle zwischen RAN-Knoten 4718 und 4720 und MMEs 4728 ist.
  • Bei mindestens einer Ausführungsform umfasst das CN 4738 MMEs 4728, ein S-GW 4730, Packet Data Network (PDN) Gateway (P-GW) 4734 und einen Home Subscriber Server (HSS) 4732. Bei mindestens einer Ausführungsform können die MMEs 4728 eine ähnliche Funktion haben wie die Steuerebene von älteren Serving General Packet Radio Service (GPRS) Support Nodes (SGSN). Bei mindestens einer Ausführungsform können die MMEs 4728 Mobilitätsaspekte beim Zugang verwalten, wie z. B. die Gateway-Auswahl und die Verwaltung der Tracking Area List. Bei mindestens einer Ausführungsform kann der HSS 4732 eine Datenbank für Netzwerknutzer aufweisen, die abonnementbezogene Informationen zur Unterstützung der Handhabung von Kommunikationssitzungen durch die Netzwerkeinheiten enthält. Bei mindestens einer Ausführungsform kann das CN 4738 einen oder mehrere HSS 4732 umfassen, abhängig von der Anzahl der Mobilfunkteilnehmer, der Kapazität eines Geräts, der Organisation eines Netzwerkes usw. Bei mindestens einer Ausführungsform kann der HSS 4732 Unterstützung für Routing/Roaming, Authentifizierung, Autorisierung, Namens-/Adressierungsauflösung, Standortabhängigkeiten usw. bieten.
  • Bei mindestens einer Ausführungsform kann der S-GW4730 eine S1-Schnittstelle 4722 in Richtung RAN 4716 abschließen und leitet Datenpakete zwischen RAN 4716 und CN 4738 weiter. Bei mindestens einer Ausführungsform kann S-GW4730 ein lokaler Mobilitätsankerpunkt für Inter-RAN-Knoten-Handover sein und kann auch einen Anker für Inter-3GPP-Mobilität bereitstellen. Bei mindestens einer Ausführungsform können andere Zuständigkeiten das rechtmäßige Abfangen, die Gebührenerhebung und die Durchsetzung bestimmter Richtlinien aufweisen.
  • Bei mindestens einer Ausführungsform kann der P-GW 4734 eine SGi-Schnittstelle zu einem PDN abschließen. Bei mindestens einer Ausführungsform kann das P-GW 4734 Datenpakete zwischen einem EPC-Netzwerk 4738 und externen Netzwerken wie einem Netzwerk, das einen Anwendungsserver 4740 (alternativ als Anwendungsfunktion (AF) bezeichnet) aufweist, über eine Internetprotokoll (IP)-Schnittstelle 4742 weiterleiten. Bei mindestens einer Ausführungsform kann der Anwendungsserver 4740 ein Element sein, das Anwendungen anbietet, die IP-Trägerressourcen mit einem Kernnetzwerk nutzen (z. B. UMTS-Paketdienste (PS)-Domäne, LTE-PS-Datendienste usw.). Bei mindestens einer Ausführungsform ist das P-GW 4734 über eine IP-Kommunikationsschnittstelle 4742 kommunikativ mit einem Anwendungsserver 4740 gekoppelt. Bei mindestens einer Ausführungsform kann der Anwendungsserver 4740 auch so ausgestaltet sein, dass er einen oder mehrere Kommunikationsdienste (z. B. Voice-over-Internet Protocol (VoIP)-Sitzungen, PTT-Sitzungen, Gruppenkommunikationssitzungen, Social-Networking-Dienste usw.) für UEs 4702 und 4704 über das CN 4738 unterstützt.
  • Bei mindestens einer Ausführungsform kann das P-GW 4734 darüber hinaus ein Knoten für die Durchsetzung von Richtlinien und die Erhebung von Gebührendaten sein. Bei mindestens einer Ausführungsform ist die Policy and Charging Enforcement Function (PCRF) 4736 ein Policy- und Gebührensteuerungselement des CN 4738. Bei mindestens einer Ausführungsform kann es in einem Nicht-Roaming-Szenario eine einzige PCRF in einem Home Public Land Mobile Network (HPLMN) geben, die mit einer Internet Protocol Connectivity Access Network (IP-CAN)-Sitzung eines UE verbunden ist. Bei mindestens einer Ausführungsform kann es in einem Roaming-Szenario mit lokaler Verkehrsaufteilung zwei PCRFs geben, die mit der IP-CAN-Sitzung eines UE verbunden sind: eine Home-PCRF (H-PCRF) innerhalb eines HPLMN und eine Visited-PCRF (V-PCRF) innerhalb eines Visited Public Land Mobile Network (VPLMN). Bei mindestens einer Ausführungsform kann die PCRF 4736 über das P-GW 4734 mit dem Anwendungsserver 4740 kommunikativ gekoppelt sein. Bei mindestens einer Ausführungsform kann der Anwendungsserver 4740 dem PCRF 4736 signalisieren, einen neuen Dienstfluss anzuzeigen und eine geeignete Dienstgüte (QoS) und Gebührenparameter auszuwählen. Bei mindestens einer Ausführungsform kann die PCRF 4736 diese Regel in einer Policy and Charging Enforcement Function (PCEF) (nicht gezeigt) mit einer geeigneten Verkehrsflussvorlage (TFT) und einer QoS-Klassenkennung (QCI) bereitstellen, die eine QoS und eine Gebührenberechnung gemäß den Angaben des Anwendungsservers 4740 einleitet. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 47 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 48 illustriert beispielhafte Komponenten einer Einrichtung 4800 gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform kann die Einrichtung 4800 eine Anwendungsschaltung 4804, eine Basisbandschaltung 4808, eine Hochfrequenz (HF)-Schaltung 4810, eine Front-End-Modul (FEM)-Schaltung 4802, eine oder mehrere Antennen 4812 und eine Energieverwaltungsschaltung (PMC) 4806 aufweisen, die zumindest wie gezeigt miteinander gekoppelt sind. Bei mindestens einer Ausführungsform können die Komponenten der dargestellten Einrichtung 4800 in einem UE oder einem RAN-Knoten vorhanden sein. Bei mindestens einer Ausführungsform kann die Einrichtung 4800 weniger Elemente aufweisen (z. B. kann ein RAN-Knoten keine Anwendungsschaltung 4804 verwenden und stattdessen einen Prozessor/Controller zur Verarbeitung von IP-Daten aufweisen, die von einem EPC empfangen wurden). Bei mindestens einer Ausführungsform kann die Einrichtung 4800 zusätzliche Elemente aufweisen, wie z. B. einen Speicher, eine Anzeige, eine Kamera, einen Sensor oder eine Eingabe-/Ausgabeschnittstelle (I/O). Bei mindestens einer Ausführungsform können die unten beschriebenen Komponenten in mehr als einer Einrichtung vorhanden sein (z. B. können die Schaltungen separat in mehr als einer Einrichtung für Cloud-RAN (C-RAN)-Implementierungen vorhanden sein).
  • Bei mindestens einer Ausführungsform kann die Anwendungsschaltung 4804 einen oder mehrere Anwendungsprozessoren aufweisen. Bei mindestens einer Ausführungsform kann die Anwendungsschaltung 4804 eine Schaltung aufweisen, wie z. B. einen oder mehrere Einkern- oder Mehrkern-Prozessoren, ist aber nicht darauf beschränkt. Bei mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) eine beliebige Kombination von Allzweckprozessoren und dedizierten Prozessoren (z. B. Grafikprozessoren, Anwendungsprozessoren usw.) aufweisen. Bei mindestens einer Ausführungsform können die Prozessoren mit einem Speicher gekoppelt sein oder einen solchen aufweisen und so ausgestaltet sein, dass sie im Speicher gespeicherte Befehle ausführen, damit verschiedene Anwendungen oder Betriebssysteme auf der Einrichtung 4800 laufen können. Bei mindestens einer Ausführungsform können die Prozessoren der Anwendungsschaltung 4804 von einem EPC empfangene IP-Datenpakete verarbeiten.
  • Bei mindestens einer Ausführungsform kann die Basisbandschaltung 4808 eine Schaltung aufweisen, wie z. B. einen oder mehrere Einkern- oder Mehrkern-Prozessoren, ohne darauf beschränkt zu sein. Bei mindestens einer Ausführungsform kann die Basisbandschaltung 4808 einen oder mehrere Basisbandprozessoren oder eine Steuerlogik aufweisen, um Basisbandsignale zu verarbeiten, die von einem Empfangssignalweg der HF-Schaltung 4810 empfangen werden, und um Basisbandsignale für einen Sendesignalweg der HF-Schaltung 4810 zu erzeugen. Bei mindestens einer Ausführungsform kann die Basisbandverarbeitungsschaltung 4808 eine Schnittstelle mit der Anwendungsschaltung 4804 zur Erzeugung und Verarbeitung von Basisbandsignalen und zur Steuerung des Betriebs der HF-Schaltung 4810 bilden. Bei mindestens einer Ausführungsform kann die Basisbandschaltung 4808 einen Basisbandprozessor 4808A der dritten Generation (3G), einen Basisbandprozessor 4808B der vierten Generation (4G), einen Basisbandprozessor 4808C der fünften Generation (5G) oder andere Basisbandprozessoren 4808D für andere bestehende, in der Entwicklung befindliche oder zu entwickelnde Generationen (z. B. zweite Generation (2G), sechste Generation (6G) usw.) aufweisen. Bei mindestens einer Ausführungsform können die Basisband-Schaltkreise 4808 (z. B. einer oder mehrere der BasisbandProzessoren 4808A-D) verschiedene Funksteuerungsfunktionen übernehmen, die die Kommunikation mit einem oder mehreren Funknetzwerken über die HF-Schaltkreise 4810 ermöglichen. Bei mindestens einer Ausführungsform kann ein Teil oder die gesamte Funktionalität der Basisbandprozessoren 4808A-D in Modulen enthalten sein, die im Speicher 4808G gespeichert und über eine Zentraleinheit (CPU) 4808E ausgeführt werden. Bei mindestens einer Ausführungsform können die Funksteuerungsfunktionen eine Signalmodulation/Demodulation, eine Codierung/Decodierung, eine Funkfrequenzverschiebung usw. aufweisen, sind aber nicht darauf beschränkt. Bei mindestens einer Ausführungsform kann die Modulations-/Demodulationsschaltung der Basisbandschaltung 4808 eine Fast-FourierTransformation (FFT), eine Vorcodierung oder eine Konstellationsabbildungs-/Demodulationsfunktion aufweisen. Bei mindestens einer Ausführungsform kann die Codier-/Decodierschaltung der Basisbandschaltung 4808 eine Faltung, eine Tailbiting-Faltung, eine Turbo-, eine Viterbi- oder eine Low Density Parity Check (LDPC)-Codier-/Decodierfunktionalität aufweisen.
  • Bei mindestens einer Ausführungsform kann die Basisbandschaltung 4808 einen oder mehrere digitale Audiosignalprozessoren (DSP) 4808F aufweisen. Bei mindestens einer Ausführungsform kann (können) der (die) Audio-DSP(s) 4808F Elemente zur Komprimierung/Dekomprimierung und Echounterdrückung aufweisen und bei anderen Ausführungen andere geeignete Verarbeitungselemente enthalten. Bei mindestens einer Ausführungsform können die Komponenten des Basisband-Schaltkreises in einem einzigen Chip, einem einzigen Chipsatz oder bei einigen Ausführungsformen auf einer einzigen Leiterplatte kombiniert sein. Bei mindestens einer Ausführungsform können einige oder alle Komponenten des Basisband-Schaltkreises 4808 und des Anwendungsschaltkreises 4804 zusammen implementiert sein, wie z.B. auf einem System on a Chip (SOC).
  • Bei mindestens einer Ausführungsform kann die Basisbandschaltung 4808 eine Kommunikation ermöglichen, die mit einer oder mehreren Funktechnologien kompatibel ist. Bei mindestens einer Ausführungsform kann die Basisbandschaltung 4808 die Kommunikation mit einem entwickelten universellen terrestrischen Funkzugangsnetzwerk (EUTRAN) oder anderen drahtlosen Metropolitan Area Networks (WMAN), einem drahtlosen lokalen Netzwerk (WLAN), einem drahtlosen persönlichen Netzwerk (WPAN) unterstützen. Bei mindestens einer Ausführungsform ist die Basisbandschaltung 4808 so ausgestaltet, dass sie die Funkkommunikation von mehr als einem drahtlosen Protokoll unterstützt und kann als Multimode-Basisbandschaltung bezeichnet werden.
  • Bei mindestens einer Ausführungsform kann die HF-Schaltung 4810 die Kommunikation mit drahtlosen Netzwerken unter Verwendung modulierter elektromagnetischer Strahlung durch ein nichtfestes Medium ermöglichen. Bei mindestens einer Ausführungsform kann die HF-Schaltung 4810 Switche, Filter, Verstärker usw. aufweisen, um die Kommunikation mit einem drahtlosen Netzwerk zu erleichtern. Bei mindestens einer Ausführungsform kann die HF-Schaltung 4810 einen Empfangssignalpfad aufweisen, der eine Schaltung zur Abwärtskonvertierung der von der FEM-Schaltung 4802 empfangenen HF-Signale und zur Bereitstellung von Basisbandsignalen für die Basisbandschaltung 4808 aufweisen kann. Bei mindestens einer Ausführungsform kann die HF-Schaltung 4810 auch einen Sendesignalpfad aufweisen, der eine Schaltung aufweisen kann, um von der Basisbandschaltung 4808 gelieferte HF-Signale aufwärts zu wandeln und HF-Ausgangssignale an die FEM-Schaltung 4802 zur Übertragung bereitzustellen.
  • Bei mindestens einer Ausführungsform kann der Empfangssignalweg der HF-Schaltung 4810 eine Mischerschaltung 4810a, eine Verstärkerschaltung 4810b und eine Filterschaltung 481 0c aufweisen. Bei mindestens einer Ausführungsform kann ein Sendesignalpfad der HF-Schaltung 4810 eine Filterschaltung 4810c und eine Mischerschaltung 4810a aufweisen. Bei mindestens einer Ausführungsform kann die HF-Schaltung 4810 auch eine Syntheseschaltung 4810d zum Synthetisieren einer Frequenz zur Verwendung durch die Mischerschaltung 4810a eines Empfangssignalwegs und eines Sendesignalwegs aufweisen. Bei mindestens einer Ausführungsform kann die Mischerschaltung 4810a eines Empfangssignalpfades so ausgestaltet sein, dass sie von der FEM-Schaltung 4802 empfangene HF-Signale auf der Grundlage einer von der Synthesizerschaltung 481 0d bereitgestellten synthetisierten Frequenz abwärts wandelt. Bei mindestens einer Ausführungsform kann die Verstärkerschaltung 4810b so ausgestaltet sein, dass sie die abwärtsgewandelten Signale verstärkt, und die Filterschaltung 4810c kann ein Tiefpassfilter (LPF) oder Bandpassfilter (BPF) sein, das so ausgestaltet ist, dass es unerwünschte Signale aus den abwärtsgewandelten Signalen entfernt, um Ausgangs-Basisbandsignale zu erzeugen. Bei mindestens einer Ausführungsform können die AusgangsBasisbandsignale der Basisbandschaltung 4808 zur weiteren Verarbeitung zugeführt werden. Bei mindestens einer Ausführungsform kann es sich bei den Ausgangs-Basisbandsignalen um Nullfrequenz-Basisbandsignale handeln, obwohl dies keine Voraussetzung ist. Bei mindestens einer Ausführungsform kann die Mischerschaltung 4810a eines Empfangssignalwegs passive Mischer umfassen.
  • Bei mindestens einer Ausführungsform kann die Mischerschaltung 4810a eines Sendesignalpfades so ausgestaltet sein, dass sie Eingangs-Basisbandsignale auf der Grundlage einer synthetisierten Frequenz, die von der Synthesizerschaltung 481 0d bereitgestellt wird, hochkonvertiert, um HF-Ausgangssignale für die FEM-Schaltung 4802 zu erzeugen. Bei mindestens einer Ausführungsform können die Basisbandsignale von der Basisbandschaltung 4808 bereitgestellt und von der Filterschaltung 481 0c gefiltert werden.
  • Bei mindestens einer Ausführungsform können die Mischerschaltung 4810a eines Empfangssignalpfades und die Mischerschaltung 4810a eines Sendesignalpfades zwei oder mehr Mischer aufweisen und für eine Quadraturabwärts- bzw. -aufwärtskonvertierung angeordnet sein. Bei mindestens einer Ausführungsform können die Mischerschaltung 4810a eines Empfangssignalpfades und die Mischerschaltung 4810a eines Sendesignalpfades zwei oder mehr Mischer aufweisen und zur Bildunterdrückung (z. B. Hartley-Bildunterdrückung) angeordnet sein. Bei mindestens einer Ausführungsform können die Mischerschaltung 4810a eines Empfangssignalpfades und die Mischerschaltung 481 0a für eine direkte Abwärts- bzw. Aufwärtskonvertierung angeordnet sein. Bei mindestens einer Ausführungsform können die Mischerschaltung 4810a eines Empfangssignalpfades und die Mischerschaltung 4810a eines Sendesignalpfades für einen Superheterodynbetrieb ausgestaltet sein.
  • Bei mindestens einer Ausführungsform können die AusgangsBasisbandsignale und die Eingangs-Basisbandsignale analoge Basisbandsignale sein. Bei mindestens einer Ausführungsform können die Ausgangsbasisbandsignale und die Eingangs-Basisbandsignale digitale Basisbandsignale sein. Bei mindestens einer Ausführungsform kann die HF-Schaltung 4810 einen Analog-Digital-Wandler (ADC) und einen Digital-AnalogWandler (DAC) aufweisen, und die Basisband-Schaltung 4808 kann eine digitale Basisband-Schnittstelle aufweisen, um mit der HF-Schaltung 4810 zu kommunizieren.
  • Bei mindestens einer Ausführungsform kann ein separater Funk-IC-Schaltkreis für die Verarbeitung von Signalen für jedes Spektrum vorgesehen sein. Bei mindestens einer Ausführungsform kann der Synthesizer-Schaltkreis 4810d ein fraktionaler N-Synthesizer oder ein fraktionaler N/N+1-Synthesizer sein. Bei mindestens einer Ausführungsform kann die Synthesizerschaltung 4810d ein Delta-Sigma-Synthesizer, ein Frequenzvervielfacher oder ein Synthesizer sein, der einen Phasenregelkreis mit einem Frequenzteiler umfasst.
  • Bei mindestens einer Ausführungsform kann die Synthesizerschaltung 4810d so ausgestaltet sein, dass sie eine Ausgangsfrequenz zur Verwendung durch die Mischerschaltung 4810a der HF-Schaltung 4810 auf der Grundlage eines Frequenzeingangs und eines Teilersteuereingangs synthetisiert. Bei mindestens einer Ausführungsform kann die Synthesizerschaltung 4810d ein fraktionaler N/N+1-Synthesizer sein.
  • Bei mindestens einer Ausführungsform kann der Frequenzeingang von einem spannungsgesteuerten Oszillator (VCO) bereitgestellt werden. Bei mindestens einer Ausführungsform kann die Steuerung des Teilers je nach gewünschter Ausgangsfrequenz entweder von der Basisbandschaltung 4808 oder vom Anwendungsprozessor 4804 bereitgestellt werden. Bei mindestens einer Ausführungsform kann ein Teilersteuereingang (z.B. N) anhand einer Nachschlagetabelle auf der Grundlage eines vom Anwendungsprozessor 4804 angegebenen Kanals bestimmt werden.
  • Bei mindestens einer Ausführungsform kann der Synthesizer-Schaltkreis 4810d des HF-Schaltkreises 4810 einen Teiler, eine Delay-Locked-Loop (DLL), einen Multiplexer und einen Phasenakkumulator aufweisen. Bei mindestens einer Ausführungsform kann es sich bei dem Teiler um einen Dual-Modul-Teiler (DMD) und bei dem Phasenakkumulator um einen digitalen Phasenakkumulator (DPA) handeln. Bei mindestens einer Ausführungsform kann der DMD so ausgestaltet sein, dass er ein Eingangssignal entweder durch N oder N+1 teilt (z. B. auf der Grundlage eines Übertrags), um ein gebrochenes Teilungsverhältnis bereitzustellen. Bei mindestens einer Ausführungsform kann die DLL einen Satz von kaskadierten, abstimmbaren Verzögerungselementen, einen Phasendetektor, eine Ladungspumpe und ein D-Flip-Flop aufweisen. Bei mindestens einer Ausführungsform können die Verzögerungselemente so ausgestaltet sein, dass sie eine VCO-Periode in Nd gleiche Phasenpakete aufteilen, wobei Nd eine Anzahl von Verzögerungselementen in einer Verzögerungsleitung ist. Bei mindestens einer Ausführungsform bietet die DLL auf diese Weise eine negative Rückkopplung, um sicherzustellen, dass die Gesamtverzögerung durch eine Verzögerungsleitung einem VCO-Zyklus entspricht.
  • Bei mindestens einer Ausführungsform kann die Synthesizerschaltung 4810d so ausgestaltet sein, dass sie eine Trägerfrequenz als Ausgangsfrequenz erzeugt, während bei anderen Ausführungen die Ausgangsfrequenz ein Vielfaches einer Trägerfrequenz sein kann (z. B. das Zweifache einer Trägerfrequenz, das Vierfache einer Trägerfrequenz) und in Verbindung mit einer Quadraturgenerator- und -teilerschaltung verwendet wird, um mehrere Signale mit einer Trägerfrequenz mit mehreren unterschiedlichen Phasen in Bezug aufeinander zu erzeugen. Bei mindestens einer Ausführungsform kann die Ausgangsfrequenz eine LO-Frequenz (fLO) sein. Bei mindestens einer Ausführungsform kann die HF-Schaltung 4810 einen IQ/Pol-Wandler aufweisen.
  • Bei mindestens einer Ausführungsform kann die FEM-Schaltung 4802 einen Empfangssignalpfad aufweisen, der eine Schaltung aufweisen kann, die so ausgestaltet ist, dass sie mit den von einer oder mehreren Antennen 4812 empfangenen HF-Signalen arbeitet, die empfangenen Signale verstärkt und verstärkte Versionen der empfangenen Signale der HF-Schaltung 4810 zur weiteren Verarbeitung bereitstellt. Bei mindestens einer Ausführungsform kann die FEM-Schaltung 4802 auch einen Sendesignalpfad aufweisen, der eine Schaltung aufweisen kann, die so konfiguriert ist, dass sie Signale zur Übertragung verstärkt, die von der HF-Schaltung 4810 zur Übertragung durch eine oder mehrere von einer oder mehreren Antennen 4812 bereitgestellt werden. Bei mindestens einer Ausführungsform kann die Verstärkung durch einen Sende- oder Empfangssignalpfad ausschließlich in der HF-Schaltung 4810, ausschließlich in einem FEM 4802 oder sowohl in der HF-Schaltung 4810 als auch in einem FEM 4802 erfolgen.
  • Bei mindestens einer Ausführungsform kann die FEM-Schaltung 4802 einen TX/RX-Switch aufweisen, um zwischen Sende- und Empfangsbetrieb umzuschalten. Bei mindestens einer Ausführungsform kann die FEM-Schaltung einen Empfangssignalpfad und einen Sendesignalpfad aufweisen. Bei mindestens einer Ausführungsform kann ein Empfangssignalpfad der FEM-Schaltung einen LNA aufweisen, um empfangene HF-Signale zu verstärken und verstärkte empfangene HF-Signale als Ausgangssignal bereitzustellen (z. B. an die HF-Schaltung 4810). Bei mindestens einer Ausführungsform kann ein Sendesignalpfad der FEM-Schaltung 4802 einen Leistungsverstärker (PA), um HF-Eingangssignale zu verstärken (z. B. bereitgestellt von der HF-Schaltung 4810), und einen oder mehrere Filter, um HF-Signale für die anschließende Übertragung zu erzeugen (z. B. durch eine oder mehrere von einer oder mehreren Antennen 4812), aufweisen.
  • Bei mindestens einer Ausführungsform kann die PMC 4806 die der Basisbandschaltung 4808 bereitgestellte Leistung verwalten. Bei mindestens einer Ausführungsform kann die PMC 4806 die Auswahl der Stromquelle, die Spannungsskalierung, die Batterieladung oder die DC/DC-Wandlung steuern. Bei mindestens einer Ausführungsform kann die PMC 4806 häufig vorhanden sein, wenn die Einrichtung 4800 über eine Batterie mit Strom versorgt werden kann, z. B. wenn die Einrichtung in einem UE enthalten ist. Bei mindestens einer Ausführungsform kann die PMC 4806 die Leistungsumwandlungseffizienz erhöhen und gleichzeitig eine wünschenswerte Implementierungsgröße und Wärmeableitungseigenschaften bereitstellen.
  • Bei mindestens einer Ausführungsform kann die PMC 4806 zusätzlich oder alternativ mit anderen Komponenten gekoppelt sein und ähnliche Energieverwaltungsoperationen für andere Komponenten durchführen, wie z.B., aber nicht beschränkt auf, Anwendungsschaltungen 4804, HF-Schaltungen 4810 oder ein FEM 4802.
  • Bei mindestens einer Ausführungsform kann die PMC 4806 verschiedene Stromsparmechanismen der Einrichtung 4800 steuern oder anderweitig Teil davon sein. Bei mindestens einer Ausführungsform kann die Einrichtung 4800, wenn sie sich in einem RRC-Verbindungszustand befindet, in dem sie noch mit einem RAN-Knoten verbunden ist, da sie erwartet, in Kürze Verkehr zu empfangen, nach einer Zeit der Inaktivität in einen Zustand eintreten, der als Discontinuous Reception Mode (DRX) bekannt ist. Bei mindestens einer Ausführungsform kann sich die Einrichtung 4800 während dieses Zustands für kurze Zeitabschnitte abschalten und so Energie sparen.
  • Bei mindestens einer Ausführungsform kann die Einrichtung 4800, wenn über einen längeren Zeitraum kein Datenverkehr stattfindet, in einen RRC-Idle-Zustand übergehen, in dem sie die Verbindung zu einem Netzwerk trennt und keine Operationen wie eine Kanalqualitätsrückmeldung, ein Handover usw. durchführt. Bei mindestens einer Ausführungsform geht die Einrichtung 4800 in einen Zustand mit sehr geringem Stromverbrauch über und führt einen Funkruf durch, bei dem sie wiederum periodisch aufwacht, um ein Netzwerk abzuhören, und sich dann wieder abschaltet. Bei mindestens einer Ausführungsform kann die Einrichtung 4800 in diesem Zustand keine Daten empfangen; um Daten zu empfangen, muss sie wieder in den Zustand RRC Connected übergehen.
  • Bei mindestens einer Ausführungsform kann ein zusätzlicher Energiesparmodus es einer Einrichtung ermöglichen, für Zeiträume, die länger sind als ein Paging-Intervall (im Bereich von Sekunden bis zu einigen Stunden), für ein Netzwerk nicht verfügbar zu sein. Bei mindestens einer Ausführungsform ist eine Einrichtung während dieser Zeit für ein Netzwerk völlig unerreichbar und kann sich vollständig abschalten. Bei mindestens einer Ausführungsform sind alle während dieser Zeit gesendeten Daten mit einer großen Verzögerung verbunden, und es wird angenommen, dass die Verzögerung akzeptabel ist.
  • Bei mindestens einer Ausführungsform können Prozessoren des Anwendungsschaltkreises 4804 und Prozessoren des Basisbandschaltkreises 4808 verwendet werden, um Elemente einer oder mehrerer Instanzen eines Protokollstacks auszuführen. Bei mindestens einer Ausführungsform können die Prozessoren der Basisbandschaltung 4808, allein oder in Kombination, zur Ausführung von Schicht-3-, Schicht-2- oder Schicht-1-Funktionalität verwendet werden, während die Prozessoren der Anwendungsschaltung 4808 von diesen Schichten empfangene Daten (z. B. Paketdaten) nutzen und darüber hinaus Schicht-4-Funktionalität ausführen können (z. B. die Schichten Transmission Communication Protocol (TCP) und User Datagram Protocol (UDP)). Bei mindestens einer Ausführungsform kann die Schicht 3 eine RRC-Schicht (Radio Resource Control) umfassen. Bei mindestens einer Ausführungsform kann die Schicht 2 eine Medium Access Control (MAC)-Schicht, eine Radio Link Control (RLC)-Schicht und eine Packet Data Convergence Protocol (PDCP)-Schicht umfassen. Bei mindestens einer Ausführungsform kann die Schicht 1 eine physikalische Schicht (PHY) eines UE/RAN-Knotens umfassen. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 48 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 49 veranschaulicht gemäß mindestens einer Ausführungsform beispielhafte Schnittstellen von Basisbandschaltungen. Bei mindestens einer Ausführungsform kann die Basisbandschaltung 4808 von 48, wie oben erörtert, die Prozessoren 4808A-4808E und einen von den Prozessoren genutzten Speicher 4808G umfassen. Bei mindestens einer Ausführungsform kann jeder der Prozessoren 4808A-4808E jeweils eine Speicherschnittstelle 4902A-4902E aufweisen, um Daten an/von Speicher 4808G zu senden/empfangen.
  • Bei mindestens einer Ausführungsform kann die Basisbandschaltung 4808 darüber hinaus eine oder mehrere Schnittstellen zur kommunikativen Kopplung mit anderen Schaltungen/Einrichtungen aufweisen, wie z.B. eine Speicherschnittstelle 4904 (z.B. eine Schnittstelle zum Senden/Empfangen von Daten zu/von einem Speicher außerhalb der Basisbandschaltung 4808), eine Anwendungsschaltungsschnittstelle 4906 (z.B. eine Schnittstelle zum Senden/Empfangen von Daten zu/von der Anwendungsschaltung 4804 von 48), eine HF-Schaltungsschnittstelle 4908 (z.B. eine Schnittstelle zum Senden/Empfangen von Daten an/von HF-Schaltkreisen 4810 von 48), eine Schnittstelle für drahtlose Hardwarekonnektivität 4910 (z.B. eine Schnittstelle zum Senden/Empfangen von Daten an/von Near Field Communication (NFC)-Komponenten, Bluetooth®-Komponenten (z.B. Bluetooth® Low Energy), Wi-Fi®-Komponenten und anderen Kommunikationskomponenten) und eine Schnittstelle für Energieverwaltung 4912 (z.B. eine Schnittstelle zum Senden/Empfangen von Energie- oder Steuersignalen an/von PMC 4806). Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 49 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 50 veranschaulicht ein Beispiel für einen Uplink-Kanal gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform veranschaulicht 50 das Senden und Empfangen von Daten innerhalb eines gemeinsam genutzten physikalischen Uplink-Kanals (PUSCH) in 5G NR, der Teil einer physikalischen Schicht eines Netzwerkes einer mobilen Einrichtung sein kann.
  • Bei mindestens einer Ausführungsform ist der Physical Uplink Shared Channel (PUSCH) in 5G NR dazu bestimmt, gemultiplexte Steuerinformationen und Benutzeranwendungsdaten zu übertragen. Bei mindestens einer Ausführungsform bietet 5G NR im Vergleich zu seinem Vorgänger, der bei einigen Beispielen als 4G LTE bezeichnet werden kann, wesentlich mehr Flexibilität und Zuverlässigkeit, einschließlich elastischerer Pilotanordnungen und Unterstützung sowohl für zyklische Präfix (CP)-OFDM- als auch für gespreizte diskrete FourierTransformation (DFT-s)-OFDM-Wellenformen. Bei mindestens einer Ausführungsform wird die standardmäßig eingeführte gefilterte OFDM-Technik (f-OFDM) verwendet, um zusätzliche Filterung zur Verringerung der Out-of-Band-Emission und zur Verbesserung der Leistung bei höheren Modulationsordnungen hinzuzufügen. Bei mindestens einer Ausführungsform wurden Änderungen an der Vorwärtsfehlerkorrektur (FEC) vorgenommen, um die in 4G LTE verwendeten Turbo-Codes durch Quasi-Cyclic Low Density Parity Check (QC-LDPC)-Codes zu ersetzen, die nachweislich bessere Übertragungsraten erzielen und Möglichkeiten für effizientere Hardware-Implementierungen bieten.
  • Bei mindestens einer Ausführungsform ist die Übertragung von 5G-NR-Daten Downlink und Uplink in Rahmen von 10 ms Dauer organisiert, die jeweils in 10 Unterrahmen von je 1 ms unterteilt sind. Bei mindestens einer Ausführungsform bestehen die Unterrahmen aus einer variablen Anzahl von Schlitzen bzw. Slots, die von einem ausgewählten Unterträgerabstand abhängen, der in 5G-NR parametrisiert ist. Bei mindestens einer Ausführungsform wird ein Slot aus 14 OFDMA-Symbolen aufgebaut, denen jeweils ein zyklisches Präfix vorangestellt ist. Bei mindestens einer Ausführungsform wird ein Unterträger, der sich innerhalb eines Durchlassbereichs befindet und für die Übertragung vorgesehen ist, als Ressourcenelement (RE) bezeichnet. Bei mindestens einer Ausführungsform bildet eine Gruppe von 12 benachbarten REs in einem gleichen Symbol einen physikalischen Ressourcenblock bzw. Physical Resource Block (PRB).
  • Bei mindestens einer Ausführungsform definiert der 5G-NR-Standard zwei Typen von Referenzsignalen, die mit der Übertragung innerhalb eines PUSCH-Kanals verbunden sind. Bei mindestens einer Ausführungsform ist das Demodulationsreferenzsignal (DMRS) ein benutzerspezifisches Referenzsignal mit hoher Frequenzdichte. Bei mindestens einer Ausführungsform wird ein DMRS nur innerhalb dedizierter OFDMA-Symbole (orthogonal frequency-division multiple access) übertragen und ist für eine frequenzselektive Kanalschätzung vorgesehen. Bei mindestens einer Ausführungsform kann die Anzahl der DMRS-Symbole innerhalb eines Schlitzes je nach Ausgestaltung zwischen 1 und 4 variieren, wobei ein dichterer DMRS-Symbolabstand in der Zeit für schnelle zeitvariable Kanäle vorgesehen ist, um genauere Schätzungen innerhalb einer Kohärenzzeit eines Kanals zu erhalten. Bei mindestens einer Ausführungsform werden DMRS-PRBs in einer Frequenzdomäne innerhalb einer gesamten Übertragungszuweisung abgebildet. Bei mindestens einer Ausführungsform kann der Abstand zwischen einem DMRS-Ressourcenelement (RE), das demselben Antennenanschluss (AP) zugewiesen ist, zwischen 2 und 3 gewählt werden. Bei mindestens einer Ausführungsform erlaubt ein Standard im Falle von 2-2 Multiple-Input, Multiple-Output (MIMO) eine orthogonale Zuweisung von RE zwischen AP. Bei mindestens einer Ausführungsform kann ein Empfänger vor der MIMO-Entzerrung eine partielle Single-Input-Multiple-Output-(SIMO-) Kanalschätzung auf der Grundlage eines DMRS-RE durchführen, wobei die räumliche Korrelation vernachlässigt wird.
  • Bei mindestens einer Ausführungsform ist ein zweiter Typ von Referenzsignal ein Phasenverfolgungs-Referenzsignal bzw. Phase Tracking Reference Signal (PTRS). Bei mindestens einer Ausführungsform sind die PTRS-Unterträger in einer Kammstruktur angeordnet, die eine hohe Dichte in einem Zeitbereich aufweist. Bei mindestens einer Ausführungsform wird es hauptsächlich in mm-Wellen-Frequenzbändern verwendet, um das Phasenrauschen zu verfolgen und zu korrigieren, das eine erhebliche Quelle für Leistungsverluste ist. Bei mindestens einer Ausführungsform ist die Verwendung eines PTRS optional, da es die gesamte spektrale Effizienz einer Übertragung verringern kann, wenn die Auswirkungen von Phasenrauschen vernachlässigbar sind.
  • Bei mindestens einer Ausführungsform kann zur Übertragung von Daten ein Transportblock von einer MAC-Schicht erzeugt und an eine physikalische Schicht weitergegeben werden. Bei mindestens einer Ausführungsform kann es sich bei einem Transportblock um Daten handeln, die übertragen werden sollen. Bei mindestens einer Ausführungsform beginnt eine Übertragung in einer physikalischen Schicht mit gruppierten Ressourcendaten, die als Transportblöcke bezeichnet werden können. Bei mindestens einer Ausführungsform wird ein Transportblock durch eine zyklische Redundanzprüfung (CRC) 5002 empfangen. Bei mindestens einer Ausführungsform wird an jeden Transportblock eine zyklische Redundanzprüfung zur Fehlererkennung angehängt. Bei mindestens einer Ausführungsform wird eine zyklische Redundanzprüfung zur Fehlererkennung in Transportblöcken verwendet. Bei mindestens einer Ausführungsform wird ein ganzer Transportblock zur Berechnung von CRC-Paritätsbits verwendet und diese Paritätsbits werden dann an ein Ende eines Transportblocks angehängt. Bei mindestens einer Ausführungsform werden minimale und maximale Codeblockgrößen festgelegt, damit die Blockgrößen mit darüber hinausgehenden Prozessen kompatibel sind. Bei mindestens einer Ausführungsform wird ein Eingabeblock segmentiert, wenn ein Eingabeblock größer als eine maximale Codeblockgröße ist.
  • Bei mindestens einer Ausführungsform wird ein Transportblock empfangen und mit einer Paritätsüberprüfungscodierung geringer Dichte bzw. Low-Density Parity Check- (LDPC-) Codierung 5004 codiert. Bei mindestens einer Ausführungsform verwendet NR Low-Density-Parity-Check- (LDPC-) Codes für einen Datenkanal und Polar-Codes für einen Steuerkanal. Bei mindestens einer Ausführungsform werden LDPC-Codes durch ihre Paritätsprüfungsmatrizen definiert, wobei jede Spalte ein codiertes Bit und jede Zeile eine Paritätsprüfungsgleichung darstellt. Bei mindestens einer Ausführungsform werden LDPC-Codes durch den iterativen Austausch von Nachrichten zwischen Variablen und Paritätsprüfungen decodiert. Bei mindestens einer Ausführungsform verwenden die für NR vorgeschlagenen LDPC-Codes eine quasi-zyklische Struktur, bei der eine Paritätsprüfungsmatrix durch eine kleinere Basismatrix definiert ist. Bei mindestens einer Ausführungsform stellt jeder Eintrag der Basismatrix entweder eine ZxZ-Nullmatrix oder eine verschobene ZxZ-Identitätsmatrix dar
  • Bei mindestens einer Ausführungsform wird ein codierter Transportblock durch eine Ratenanpassung 5006 empfangen. Bei mindestens einer Ausführungsform wird ein codierter Block verwendet, um einen Ausgangsbitstrom mit einer gewünschten Coderate zu erzeugen. Bei mindestens einer Ausführungsform wird die Ratenanpassung 5006 verwendet, um einen Ausgangsbitstrom zu erzeugen, der mit einer gewünschten Coderate übertragen wird. Bei mindestens einer Ausführungsform werden Bits aus einem Puffer ausgewählt und reduziert, um einen Ausgangsbitstrom mit einer gewünschten Coderate zu erzeugen. Bei mindestens einer Ausführungsform ist ein Hybrid Automatic Repeat Request (HARQ) Fehlerkorrekturschema integriert.
  • Bei mindestens einer Ausführungsform werden die Ausgangsbits beim Verschlüsseln 5008 verschlüsselt, was zur Wahrung der Privatsphäre beitragen kann. Bei mindestens einer Ausführungsform werden die Codewörter bitweise mit einer orthogonalen Sequenz und einer UE-spezifischen Verschlüsselungssequenz multipliziert. Bei mindestens einer Ausführungsform kann die Ausgabe beim Chieffrieren 5008 in eine Modulation/Abbildung/Vorcodierung und andere Prozesse 5010 eingegeben werden. Bei mindestens einer Ausführungsform werden verschiedene Modulations-, Abbildungs- und Vorcodierungsprozesse durchgeführt.
  • Bei mindestens einer Ausführungsform werden die von der Verschlüsselung 5008 ausgegebenen Bits mit einem Modulationsschema moduliert, was zu Blöcken von Modulationssymbolen führt. Bei mindestens einer Ausführungsform werden die verschlüsselten Codewörter mit einem der Modulationsschemata QPSK, 16 QAM, 64 QAM moduliert, was zu einem Block von Modulationssymbolen führt. Bei mindestens einer Ausführungsform kann ein Kanal-Verschachtelungs-Prozess verwendet werden, der eine erste zeitliche Zuordnung von Modulationssymbolen zu einer Übertragungswellenform vornimmt und gleichzeitig sicherstellt, dass HARQ-Informationen in beiden Schlitzen vorhanden sind. Bei mindestens einer Ausführungsform werden die Modulationssymbole auf der Grundlage der Sendeantennen auf verschiedene Schichten abgebildet. Bei mindestens einer Ausführungsform können die Symbole vorcodiert werden, wobei sie in Gruppen unterteilt werden und eine inverse Fast-Fourier-Transformation durchgeführt werden kann. Bei mindestens einer Ausführungsform kann ein Transportdaten- und Steuerungsmultiplexing durchgeführt werden, so dass HARQ-Bestätigungs-Informationen (ACK) in beiden Zeitschlitzen vorhanden sind und auf Ressourcen um Demodulationsreferenzsignale herum abgebildet werden. Bei mindestens einer Ausführungsform werden verschiedene Vorcodierungsverfahren durchgeführt.
  • Bei mindestens einer Ausführungsform werden Symbole auf zugewiesene physikalische Ressourcenelemente in der Ressourcenelementzuordnung 5012 abgebildet. Bei mindestens einer Ausführungsform können die Zuweisungsgrößen auf Werte beschränkt sein, deren Primfaktoren 2, 3 und 5 sind. Bei mindestens einer Ausführungsform werden die Symbole in aufsteigender Reihenfolge, beginnend mit den Unterträgern, abgebildet. Bei mindestens einer Ausführungsform werden die Daten der auf die Unterträger abgebildeten Modulationssymbole durch eine IFFT-Operation bei einer OFDMA-Modulation 5014 mittels Orthogonal Frequency-Division Multiple Access moduliert. Bei mindestens einer Ausführungsform werden die Zeitbereichsdarstellungen jedes Symbols verkettet und mit einem FIR-Sendefilter gefiltert, um unerwünschte Outof-Band-Emissionen in benachbarten Frequenzbändern zu dämpfen, die durch Phasendiskontinuitäten und die Verwendung unterschiedlicher Numerologien verursacht werden. Bei mindestens einer Ausführungsform kann eine Ausgabe der OFDMA-Modulation 5014 übertragen werden, um von einem anderen System empfangen und verarbeitet zu werden.
  • Bei mindestens einer Ausführungsform kann eine Übertragung durch die OFDMA-Demodulation 5016 empfangen werden. Bei mindestens einer Ausführungsform kann eine Übertragung von mobilen Einrichtungen des Benutzers über ein zellulares Netz ausgehen, obwohl auch andere Zusammenhänge vorliegen können. Bei mindestens einer Ausführungsform kann eine Übertragung durch eine IFFT-Verarbeitung demoduliert werden. Bei mindestens einer Ausführungsform kann nach erfolgter OFDMA-Demodulation durch eine IFFT-Verarbeitung eine Schätzung und Korrektur des verbleibenden Abtastzeitversatzes bzw. Sample Time Offset (STO) und des Trägerfrequenzversatzes bzw. Carrier Frequency Offset (CFO) durchgeführt werden. Bei mindestens einer Ausführungsform müssen sowohl CFO- als auch STO-Korrekturen im Frequenzbereich durchgeführt werden, da ein empfangenes Signal eine Überlagerung von Übertragungen sein kann, die von mehreren UEs stammen, die in der Frequenz gemultiplext sind und jeweils einen spezifischen Restsynchronisationsfehler aufweisen. Bei mindestens einer Ausführungsform wird der Rest-CFO als Phasendrehung zwischen Pilotunterträgern, die zu verschiedenen OFDM-Symbolen gehören, geschätzt und durch eine zirkuläre Faltungsoperation im Frequenzbereich korrigiert.
  • Bei mindestens einer Ausführungsform kann die Ausgabe der OFDMA-Demodulation 5016 von dem Ressourcenelement-Demapping 5018 empfangen werden. Bei mindestens einer Ausführungsform kann das Ressourcenelement-Demapping 5018 Symbole bestimmen und Symbole aus zugewiesenen physikalischen Ressourcenelementen demodulieren. Bei mindestens einer Ausführungsform wird eine Kanalschätzung und -entzerrung bei einer Kanalschätzung 5020 durchgeführt, um die Auswirkungen der Mehrwegeausbreitung zu kompensieren. Bei mindestens einer Ausführungsform kann die Kanalschätzung 5020 verwendet werden, um die Auswirkungen von Rauschen zu minimieren, das von verschiedenen Übertragungsschichten und Antennen ausgeht. Bei mindestens einer Ausführungsform kann die Kanalschätzung 5020 entzerrte Symbole aus einer Ausgabe des Ressourcenelement-Demappings 5018 erzeugen. Bei mindestens einer Ausführungsform kann eine Demodulation/Demapping 5022 entzerrte Symbole von der Kanalschätzung 5020 empfangen. Bei mindestens einer Ausführungsform werden die entzerrten Symbole entmappt bzw. rückgebildet und durch einen Layer-Demapping-Vorgang permutiert. Bei mindestens einer Ausführungsform kann ein Maximum A Posteriori Probability- (MAP-) Demodulationsansatz verwendet werden, um Werte zu erzeugen, die die Beliefs repräsentieren, dass ein empfangenes Bit 0 oder 1 ist, ausgedrückt in Form des Log-Likelihood-Verhältnisses (LLR).
  • Bei mindestens einer Ausführungsform werden soft-demodulierte Bits unter Verwendung verschiedener Operationen verarbeitet, die ein Entschlüsseln bzw. Descrambling, ein Entschachteln bzw. Deinterleaving und ein Rückgängigmachen der Ratenanpassung bzw. Rate-Unmatching mit LLR Soft-Combining unter Verwendung eines Zirkularpuffers vor der LDPC-Decodierung aufweisen. Bei mindestens einer Ausführungsform kann das Entschlüsseln 5024 Verfahren beinhalten, die einen oder mehrere Verfahren des Verschlüsselns 5008 umkehren. Bei mindestens einer Ausführungsform kann das Rate-Unmatching 5026 Verfahren beinhalten, die einen oder mehrere Verfahren von der Ratenanpassung 5006 umkehren. Bei mindestens einer Ausführungsform kann das Entschlüsseln 5024 die Ausgabe von der Demodulation/Demapping 5022 empfangen und die empfangenen Bits entschlüsseln. Bei mindestens einer Ausführungsform kann das Rate-Unmatching 5026 entschlüsselte Bits empfangen und LLR-Soft-Combining unter Verwendung eines Zirkularpuffers vor der LDPC-Decodierung 5028 verwenden.
  • Bei mindestens einer Ausführungsform erfolgt eine Decodierung von LDPC-Codes in praktischen Anwendungen auf der Grundlage iterativer Belief-Propagation-Algorithmen. Bei mindestens einer Ausführungsform kann ein LDPC-Code in Form eines bipartiten Graphen mit einer Paritätsprüfungsmatrix H der Größe M x N dargestellt werden, die eine Biadjazenz-Matrix ist, welche die Verbindungen zwischen den Graphknoten definiert. Bei mindestens einer Ausführungsform entsprechen die M Zeilen der Matrix H den Paritätsprüfungsknoten, wobei die N Spalten den variablen Knoten, d. h. den empfangenen Codewortbits, entsprechen. Bei mindestens einer Ausführungsform beruht ein Prinzip der Belief-Propagation-Algorithmen auf einem iterativen Nachrichtenaustausch, bei dem die A-Posteriori-Wahrscheinlichkeiten zwischen einem variablen und einem Prüfknoten aktualisiert werden, bis ein gültiges Codewort erhalten wird. Bei mindestens einer Ausführungsform kann der LDPC-Decodierer 5028 einen Transportblock ausgeben, der Daten umfasst.
  • Bei mindestens einer Ausführungsform kann die CRC-Prüfung 5030 Fehler feststellen und eine oder mehrere Aktionen auf der Grundlage von Paritätsbits durchführen, die an einen empfangenen Transportblock angehängt sind. Bei mindestens einer Ausführungsform kann die CRC-Prüfung 5030 Paritätsbits, die an einen empfangenen Transportblock angehängt sind, oder andere mit einem CRC verbundene Informationen analysieren und verarbeiten. Bei mindestens einer Ausführungsform kann die CRC-Prüfung 5030 einen verarbeiteten Transportblock zur weiteren Verarbeitung an eine MAC-Schicht weiterleiten.
  • Es ist zu beachten, dass bei anderen Ausführungen das Senden und Empfangen von Daten, bei denen es sich um einen Transportblock oder eine andere Variante davon handeln kann, verschiedene Verfahren aufweisen kann, die in 50 nicht dargestellt sind. Bei mindestens einer Ausführungsform sind die in 51 dargestellten Verfahren nicht als vollständig zu betrachten, und darüber hinaus können weitere Verfahren wie eine zusätzliche Modulation, eine zusätzliche Abbildung, ein zusätzliches Multiplexing, eine zusätzliche Vorcodierung, ein zusätzliches Konstellations-Mapping/Demapping, eine zusätzliche MIMO-Detektion, eine zusätzliche Detektion, eine zusätzliche Decodierung und Variationen davon beim Senden und Empfangen von Daten als Teil eines Netzwerks verwendet werden. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 50 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 51 veranschaulicht eine Architektur eines Systems 5100 eines Netzwerks gemäß einigen Ausführungsformen. Bei mindestens einer Ausführungsform ist das System 5100 so dargestellt, dass es ein UE 5102, einen 5G-Zugangsknoten oder RAN-Knoten (dargestellt als (R)AN-Knoten 5108), eine Benutzerebenenfunktion bzw. User Plane Function (dargestellt als UPF 5104), ein Datennetzwerk (DN 5106), bei dem es sich beispielsweise um Betreiberdienste, Internetzugang oder Dienste von Drittanbietern handeln kann, und ein 5G-Kernnetzwerk (5GC) (dargestellt als CN 5110) aufweist.
  • Bei mindestens einer Ausführungsform weist das CN 5110 eine Authentifizierungsserverfunktion (AUSF 5114), eine Kernzugangs- und Mobilitätsmanagementfunktion (AMF 5112), eine Sitzungsmanagementfunktion (SMF 5118), eine Netzwerkexpositionsfunktion (NEF 5116), eine Richtlinienkontrollfunktion (PCF 5122), eine Netzwerkfunktions-(NF)-Repository-Funktion (NRF 5120), eine einheitliche Datenverwaltung (UDM 5124) und eine Anwendungsfunktion (AF 5126) auf. Bei mindestens einer Ausführungsform kann das CN 5110 auch andere Elemente aufweisen, die nicht dargestellt sind, wie z. B. eine Netzwerkfunktion für strukturierte Datenspeicherung (SDSF), eine Netzwerkfunktion für unstrukturierte Datenspeicherung (UDSF) und Varianten davon.
  • Bei mindestens einer Ausführungsform kann die UPF 5104 als ein Ankerpunkt für eine Intra-RAT- und Inter-RAT-Mobilität, als externer PDU-Sitzungs-Verbindungspunkt zu dem DN 5106 und als Verzweigungspunkt zur Unterstützung von Multi-Homed-PDU-Sitzungen dienen. Bei mindestens einer Ausführungsform kann die UPF 5104 auch Paketrouting und -weiterleitung, Paketinspektion, Durchsetzung von Richtlinienregeln für die Benutzerebene, rechtmäßiges Abfangen von Paketen (UP-Sammlung), Verkehrsnutzungsberichte, QoS-Behandlung für die Benutzerebene (z. B. Paketfilterung, Gating, UL/DL-Ratenerzwingung), Uplink-Verkehrsüberprüfung (z. B. SDF zu QoS-Flow-Mapping), Paketmarkierung auf Transportebene in Uplink und Downlink sowie Downlink-Paketpufferung und Auslösung von Downlink-Datenbenachrichtigungen durchführen. Bei mindestens einer Ausführungsform kann die UPF 5104 einen Uplink-Klassifikator aufweisen, um die Weiterleitung von Verkehrsströmen an ein Datennetzwerk zu unterstützen. Bei mindestens einer Ausführungsform kann das DN 5106 verschiedene Netzbetreiberdienste, Internetzugang oder Dienste von Drittanbietern darstellen.
  • Bei mindestens einer Ausführungsform kann die AUSF 5114 Daten für die Authentifizierung eines UE 5102 speichern und authentifizierungsbezogene Funktionen verwalten. Bei mindestens einer Ausführungsform kann die AUSF 5114 einen gemeinsamen Authentifizierungsrahmen für verschiedene Zugangstypen ermöglichen.
  • Bei mindestens einer Ausführungsform kann die AMF 5112 für das Registrierungsmanagement (z. B. für die Registrierung eines UE 5102 usw.), das Verbindungsmanagement, das Erreichbarkeitsmanagement, das Mobilitätsmanagement und das rechtmäßige Abfangen von AMF-bezogenen Ereignissen sowie für die Zugangsauthentifizierung und -autorisierung zuständig sein. Bei mindestens einer Ausführungsform kann die AMF 5112 den Transport von SM-Nachrichten für die SMF 5118 bereitstellen und als transparenter Proxy für das Routing von SM-Nachrichten fungieren. Bei mindestens einer Ausführungsform kann die AMF 5112 auch den Transport von SMS-Nachrichten (Short Message Service) zwischen einem UE 5102 und einer SMS-Funktion (SMSF) bereitstellen (nicht in 51 dargestellt). Bei mindestens einer Ausführungsform kann die AMF 5112 als Sicherheitsankerfunktion (SEA) fungieren, die eine Interaktion mit der AUSF 5114 und einem UE 5102 sowie den Empfang eines Zwischenschlüssels aufweisen kann, der als Ergebnis des Authentifizierungsprozesses des UE 5102 erstellt wurde. Bei mindestens einer Ausführungsform, bei der eine USIM-basierte Authentifizierung verwendet wird, kann die AMF 5112 Sicherheitsmaterial von der AUSF 5114 abrufen. Bei mindestens einer Ausführungsform kann die AMF 5112 auch eine Sicherheits-Kontext-Management- (SCM-) Funktion aufweisen, die einen Schlüssel von der SEA erhält, den sie zur Ableitung von zugangsnetzspezifischen Schlüsseln verwendet. Bei mindestens einer Ausführungsform kann die AMF 5112 außerdem ein Abschlusspunkt der RAN-CP-Schnittstelle (N2-Referenzpunkt) und ein Abschlusspunkt der NAS-Signalisierung (NI) sein und eine NAS-Verschlüsselung und einen Integritätsschutz durchführen.
  • Bei mindestens einer Ausführungsform kann die AMF 5112 auch eine NAS-Signalisierung mit einem UE 5102 über eine N3-Interworking-Function- (IWF-) Schnittstelle unterstützen. Bei mindestens einer Ausführungsform kann N3IWF verwendet werden, um den Zugang zu nicht vertrauenswürdigen Stellen zu ermöglichen. Bei mindestens einer Ausführungsform kann die N31WF ein Abschlusspunkt für N2- und N3-Schnittstellen für die Steuerebene bzw. die Benutzerebene sein und als solcher die N2-Signalisierung der SMF und AMF für PDU-Sitzungen und QoS verarbeiten, Pakete für IPSec- und N3-Tunneling einkapseln/entkapseln, N3-Pakete der Benutzerebene im Uplink markieren und die QoS entsprechend der N3-Paketmarkierung durchsetzen, wobei QoS-Anforderungen im Zusammenhang mit einer solchen über N2 empfangenen Markierung berücksichtigt werden. Bei mindestens einer Ausführungsform kann die N31WF auch die Uplink- und Downlink-Control-Plane-NAS (NI)-Signalisierung zwischen einem UE 5102 und der AMF 5112 weiterleiten und Uplink- und Downlink-User-Plane-Pakete zwischen dem UE 5102 und der UPF 5104 weiterleiten. Bei mindestens einer Ausführungsform bietet die N31WF auch Mechanismen für den IPsec-Tunnelaufbau mit dem UE 5102.
  • Bei mindestens einer Ausführungsform kann die SMF 5118 für das Sitzungsmanagement verantwortlich sein (z. B., Sitzungsaufbau, -änderung und - freigabe, einschließlich der Aufrechterhaltung des Tunnels zwischen der UPF und einem AN-Knoten); Zuweisung und Verwaltung von UE-IP-Adressen (einschließlich optionaler Autorisierung); Auswahl und Steuerung der UP-Funktion; Konfiguration der Verkehrslenkung an der UPF, um den Verkehr an das richtige Ziel zu leiten; Abschluss von Schnittstellen zu Richtlinienkontrollfunktionen; Steuerung des Teils der Richtliniendurchsetzung und der QoS; rechtmäßiges Abfangen (für SM-Ereignisse und die Schnittstelle zum LI-System); Abschluss von SM-Teilen von NAS-Nachrichten; Downlink-Datenbenachrichtigung; Initiator von AN-spezifischen SM-Informationen, die über die AMF über N2 an AN gesendet werden; Bestimmung des SSC-Modus einer Sitzung. Bei mindestens einer Ausführungsform kann die SMF 5118 folgende Roaming-Funktionalität aufweisen: Handhabung der lokalen Durchsetzung zur Anwendung von QoS SLAB (VPLMN); Gebührendatenerfassung und Gebührenschnittstelle (VPLMN); gesetzeskonformes Abfangen (in VPLMN für SM-Ereignisse und Schnittstelle zum LI-System); Unterstützung der Interaktion mit einem externen DN für den Transport von Signalen zur PDU-Sitzungsautorisierung/Authentifizierung durch ein externes DN.
  • Bei mindestens einer Ausführungsform kann die NEF 5116 Mittel zur sicheren Freigabe von Diensten und Fähigkeiten bereitstellen, die von 3GPP-Netzfunktionen für Dritte, interne Freigabe/Wiederfreigabe, Anwendungsfunktionen (z. B. AF 5126), Edge-Computing- oder Fog-Computing-Systeme usw. bereitgestellt werden. Bei mindestens einer Ausführungsform kann die NEF 5116 AFs authentifizieren, autorisieren und/oder drosseln. Bei mindestens einer Ausführungsform kann die NEF 5116 auch mit der AF 5126 ausgetauschte Informationen und mit internen Netzwerkfunktionen ausgetauschte Informationen übersetzen. Bei mindestens einer Ausführungsform kann die NEF 5116 zwischen einem AF-Service-Identifier und einer internen 5GC-Information übersetzen. Bei mindestens einer Ausführungsform kann die NEF 5116 auch Informationen von anderen Netzfunktionen (NFs) empfangen, die auf den exponierten Fähigkeiten anderer Netzfunktionen basieren. Bei mindestens einer Ausführungsform können diese Informationen in der NEF 5116 als strukturierte Daten oder in einer Datenspeicher-NF unter Verwendung einer standardisierten Schnittstelle gespeichert werden. Bei mindestens einer Ausführungsform können die gespeicherten Informationen dann von der NEF 5116 an andere NFs und AFs weitergegeben und/oder für andere Zwecke, wie z. B. Analysen, verwendet werden.
  • Bei mindestens einer Ausführungsform kann die NRF 5120 Service Discovery Funktionen unterstützen, NF Discovery Requests von NF-Instanzen empfangen und Informationen über entdeckte NF-Instanzen an NF-Instanzen weitergeben. Bei mindestens einer Ausführungsform verwaltet die NRF 5120 auch Informationen über verfügbare NF-Instanzen und deren unterstützte Dienste.
  • Bei mindestens einer Ausführungsform kann die PCF 5122 Regeln für die Funktion(en) der Steuerebene bereitstellen, um diese durchzusetzen, und kann auch ein einheitliches Regelwerk unterstützen, um das Netzwerkverhalten zu steuern. Bei mindestens einer Ausführungsform kann die PCF 5122 auch ein Front-End (FE) implementieren, um auf Abonnementinformationen zuzugreifen, die für Policy-Entscheidungen in einem UDR der UDM 5124 relevant sind.
  • Bei mindestens einer Ausführungsform kann die UDM 5124 abonnementbezogene Informationen verarbeiten, um die Handhabung von Kommunikationssitzungen durch Netzwerkentitäten zu unterstützen, und kann Abonnementdaten des UE 5102 speichern. Bei mindestens einer Ausführungsform kann die UDM 5124 zwei Teile aufweisen, ein Anwendungs-FE und ein User Data Repository (UDR). Bei mindestens einer Ausführungsform kann die UDM ein UDM-FE aufweisen, das für die Verarbeitung von Berechtigungsnachweisen, die Standortverwaltung, die Abonnementverwaltung usw. zuständig ist. Bei mindestens einer Ausführungsform können mehrere verschiedene Frontends denselben Benutzer bei verschiedenen Transaktionen bedienen. Bei mindestens einer Ausführungsform greift dasUDM-FE auf die in einem UDR gespeicherten Abonnementinformationen zu und führt die Verarbeitung von Authentifizierungsnachweisen, die Bearbeitung der Benutzeridentifikation, die Zugangsberechtigung, die Verwaltung der Registrierung/Mobilität und die Abonnementverwaltung durch. Bei mindestens einer Ausführungsform kann das UDR mit der PCF 5122 interagieren. Bei mindestens einer Ausführungsform kann die UDM 5124 auch die SMS-Verwaltung unterstützen, wobei ein SMS-FE eine ähnliche Anwendungslogik implementiert, wie es zuvor beschrieben ist.
  • Bei mindestens einer Ausführungsform kann die AF 5126 einen Anwendungseinfluss auf die Verkehrslenkung und den Zugang zu einem Network Capability Exposure (NCE) bieten und mit einem Policy Framework zur Steuerung von Richtlinien interagieren. Bei mindestens einer Ausführungsform kann das NCE ein Mechanismus sein, der es einem 5GC und der AF 5126 ermöglicht, einander über NEF 5116 Informationen zu liefern, was für Edge-Computing-Implementierungen genutzt werden kann. Bei mindestens einer Ausführungsform können Dienste des Netzbetreibers und Dritter in der Nähe des Anschlusspunkts des UE 5102 gehostet sein, um eine effiziente Dienstbereitstellung durch eine geringere End-to-End-Latenz und Belastung des Transportnetzes zu erreichen. Bei mindestens einer Ausführungsform kann das 5GC bei Edge-Computing-Implementierungen eine UPF 5104 in der Nähe des UE 5102 auswählen und eine Verkehrslenkung der UPF 5104 zu dem DN 5106 über die N6-Schnittstelle durchführen. Bei mindestens einer Ausführungsform kann dies auf UE-Abonnementdaten, dem UE-Standort und von der AF 5126 bereitgestellten Informationen beruhen. Bei mindestens einer Ausführungsform kann die AF 5126 die UPF-(Neu-)Auswahl und das Verkehrsrouting beeinflussen. Bei mindestens einer Ausführungsform kann ein Netzbetreiber, wenn die AF 5126 als vertrauenswürdige Instanz angesehen wird, der AF 5126 erlauben, direkt mit relevanten NFs zu interagieren.
  • Bei mindestens einer Ausführungsform kann das CN 5110 eine SMSF aufweisen, die für die Überprüfung und Verifizierung von SMS-Abonnements und die Weiterleitung von SM-Nachrichten an das/von dem UE 5102 an/von anderen Entitäten, wie z. B. einem SMS-GMSC/IWMSC/SMS-Router, verantwortlich sein kann. Bei mindestens einer Ausführungsform kann eine SMS auch mit der AMF 5112 und der UDM 5124 für die Benachrichtigungsprozedur interagieren, wobei das UE 5102 für die SMS-Übertragung verfügbar ist (z. B. Setzen eines UE-nichterreichbar-Flags und eine Benachrichtigung der UDM 5124, wenn das UE 5102 für SMS verfügbar ist).
  • Bei mindestens einer Ausführungsform kann das System 5100 die folgenden dienstbasierten Schnittstellen aufweisen: Namf: Dienstbasierte Schnittstelle, die von der AMF bereitgestellt wird; Nsmf: Service-basierte Schnittstelle, die von der SMF ausgestellt wird; Nnef: Dienstbasierte Schnittstelle, die von der NEF bereitgestellt wird; Npcf: Dienstbasierte Schnittstelle, die von der PCF bereitgestellt wird; Nudm: Dienstbasierte Schnittstelle, die von der UDM ausgestellt wird; Naf: Dienstbasierte Schnittstelle, die von der AF ausgestellt wird; Nnrf: Dienstbasierte Schnittstelle, die von der NRF ausgestellt wird; und Nausf: Service-basierte Schnittstelle, die durch die AUSF dargestellt wird.
  • Bei mindestens einer Ausführungsform kann das System 5100 die folgenden Bezugspunkte aufweisen: N1: Referenzpunkt zwischen dem UE und der AMF; N2: Referenzpunkt zwischen dem (R)AN und der AMF; N3: Referenzpunkt zwischen dem (R)AN und der UPF; N4: Referenzpunkt zwischen der SMF und der UPF; und N6: Referenzpunkt zwischen der UPF und einem Datennetzwerk. Bei mindestens einer Ausführungsform kann es viele weitere Referenzpunkte und/oder dienstbasierte Schnittstellen zwischen NF-Diensten in NFs geben; diese Schnittstellen und Referenzpunkte wurden jedoch aus Gründen der Übersichtlichkeit weggelassen. Bei mindestens einer Ausführungsform kann ein NS-Referenzpunkt zwischen einer PCF und einer AF liegen; ein N7-Referenzpunkt kann zwischen der PCF und der SMF liegen; ein N11-Referenzpunkt zwischen der AMF und der SMF; usw. Bei mindestens einer Ausführungsform kann das CN 5110 eine Nx-Schnittstelle aufweisen, die eine Inter-CN-Schnittstelle zwischen einer MME und der AMF 5112 ist, um das Interworking zwischen dem CN 5110 und dem CN 7251 zu ermöglichen.
  • Bei mindestens einer Ausführungsform kann das System 5100 mehrere RAN-Knoten (wie z.B. (R)AN-Knoten 5108) aufweisen, wobei eine Xn-Schnittstelle zwischen zwei oder mehr (R)AN-Knoten 5108 (z.B. gNBs), die mit dem 5GC 5110 verbunden sind, zwischen einem (R)AN-Knoten 5108 (z.B. gNB), der mit dem CN 5110 verbunden ist, und einem eNB (z.B. einem Makro-RAN-Knoten) und/oder zwischen zwei eNBs, die mit dem CN 5110 verbunden sind, definiert ist.
  • Bei mindestens einer Ausführungsform kann die Xn-Schnittstelle eine Xn-Benutzerebenen- (Xn-U-) Schnittstelle und eine Xn-Steuerebenen- (Xn-C-) Schnittstelle aufweisen. Bei mindestens einer Ausführungsform kann die Xn-U eine nicht-garantierte Zustellung von PDUs der Benutzerebene bereitstellen und Datenweiterleitungs- und Flusssteuerungsfunktionen unterstützen/bereitstellen. Bei mindestens einer Ausführungsform kann die Xn-C Management- und Fehlerbehandlungsfunktionen, Funktionen zur Verwaltung einer Xn-C-Schnittstelle, eine Mobilitätsunterstützung für ein UE 5102 in einem verbundenen Modus (z. B. CM-CONNECTED) einschließlich Funktionen zur Verwaltung der UE-Mobilität für den verbundenen Modus zwischen einem oder mehreren (R)AN-Knoten 5108 bereitstellen. Bei mindestens einer Ausführungsform kann die Mobilitätsunterstützung eine Kontextübertragung von einem alten (Quell-) dienenden (R)AN-Knoten 5108 zu einem neuen (Ziel-) dienenden (R)AN-Knoten 5108 aufweisen; und die Steuerung von Benutzerebenen-Tunneln zwischen dem alten (Quell-) dienenden (R)AN-Knoten 5108 und dem neuen (Ziel-) dienenden (R)AN-Knoten 5108.
  • Bei mindestens einer Ausführungsform kann ein Protokollstack einer Xn-U eine Transportnetzwerkschicht, die auf der Transportschicht des Internetprotokolls (IP) aufbaut, und eine GTP-U-Schicht auf einer UDP- und/oder IP-Schicht(en) aufweisen, um PDUs der Benutzerebene zu übertragen. Bei mindestens einer Ausführungsform kann der Xn-C-Protokollstack ein Signalisierungsprotokoll der Anwendungsschicht (als Xn Application Protocol (Xn-AP) bezeichnet) und eine Transportnetzwerkschicht, die auf einer SCTP-Schicht aufbaut, aufweisen. Bei mindestens einer Ausführungsform kann die SCTP-Schicht über einer IP-Schicht liegen. Bei mindestens einer Ausführungsform stellt die SCTP-Schicht eine garantierte Zustellung von Nachrichten der Anwendungsschicht bereit. Bei mindestens einer Ausführungsform wird in einer Transport-IP-Schicht eine Punkt-zu-Punkt-Übertragung zur Übermittlung von Signalisierungs-PDUs verwendet. Bei mindestens einer Ausführungsform kann ein Xn-U-Protokollstack und/oder ein Xn-C-Protokollstack gleich oder ähnlich sein wie der/die hier gezeigte(n) und beschriebene(n) Protokollstack der Benutzerebene und/oder der Steuerebene. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 51 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 52 ist eine Illustration eines Steuerebenen-Protokollstacks gemäß einigen Ausführungsformen. Bei mindestens einer Ausführungsform ist eine Steuerebene 5200 als ein Kommunikationsprotokollstack zwischen dem UE 4702 (oder alternativ dem UE 4704), dem RAN 4716 und der (den) MME(s) 4728 dargestellt.
  • Bei mindestens einer Ausführungsform kann die PHY-Schicht 5202 Informationen, die von der MAC-Schicht 5204 verwendet werden, über eine oder mehrere Luftschnittstellen senden oder empfangen. Bei mindestens einer Ausführungsform kann die PHY-Schicht 5202 darüber hinaus eine Verbindungsanpassung oder adaptive Modulation und Codierung (AMC), eine Leistungssteuerung, eine Zellensuche (z. B. für anfängliche Synchronisations- und Handover-Zwecke) und andere Messungen durchführen, die von höheren Schichten, wie einer RRC-Schicht 5210, verwendet werden. Bei mindestens einer Ausführungsform kann die PHY-Schicht 5202 darüber hinaus eine Fehlererkennung auf Transportkanälen, eine Codierung/Decodierung von Transportkanälen mit Vorwärtsfehlerkorrektur (FEC), eine Modulation/Demodulation von physikalischen Kanälen, eine Verschachtelung, eine Ratenanpassung, eine Abbildung auf physikalische Kanäle und eine Multiple Input Multiple Output (MIMO-) Antennenverarbeitung durchführen.
  • Bei mindestens einer Ausführungsform kann die MAC-Schicht 5204 eine Abbildung zwischen logischen Kanälen und Transportkanälen, ein Multiplexen von MAC-Dienstdateneinheiten (SDUs) von einem oder mehreren logischen Kanälen auf Transportblöcke (TBs), die über Transportkanäle an die PHY zugestellt werden sollen, ein Demultiplexen von MAC-SDUs auf einen oder mehrere logische Kanäle von Transportblöcken (TBs), die von der PHY über Transportkanäle zuzustellen sind, ein Multiplexen von MAC-SDUs auf TBs, ein Melden von Planungsinformationen, eine Fehlerkorrektur durch eine hybride automatische Wiederholungsanforderung (HARD) und eine Priorisierung logischer Kanäle durchführen.
  • Bei mindestens einer Ausführungsform kann die RLC-Schicht 5206 in einer Vielzahl von Betriebsmodi arbeiten, die Folgendes aufweisen: einen Transparent Mode (TM), einen Unacknowledged Mode (UM), und einen Acknowledged Mode (AM). Bei mindestens einer Ausführungsform kann die RLC-Schicht 5206 eine Übertragung von Protokolldateneinheiten (PDUs) der oberen Schicht, eine Fehlerkorrektur durch eine automatische Wiederholungsanforderung (ARQ) für AM-Datenübertragungen sowie eine Verkettung, Segmentierung und Wiederzusammensetzung von RLC-SDUs für UM- und AM-Datenübertragungen durchführen. Bei mindestens einer Ausführungsform kann die RLC-Schicht 5206 auch eine Neusegmentierung von RLC-Daten-PDUs für AM-Datenübertragungen durchführen, RLC-Daten-PDUs für UM- und AM-Datenübertragungen neu anordnen, doppelte Daten für UM- und AM-Datenübertragungen erkennen, RLC-SDUs für UM- und AM-Datenübertragungen verwerfen, Protokollfehler für AM-Datenübertragungen erkennen und einen RLC-Wiederaufbau durchführen.
  • Bei mindestens einer Ausführungsform kann die PDCP-Schicht 5208 durchführen eine Header-Komprimierung und -Dekomprimierung von IP-Daten, PDCP-Sequenznummern (SNs) beibehalten, eine sequenzgenaue Zustellung von PDUs der oberen Schicht bei einer Wiederherstellung der unteren Schichten durchführen, eine Beseitigung von Duplikaten von SDUs der unteren Schicht bei einer Wiederherstellung der unteren Schichten für Funkträger, die auf RLC AM abgebildet sind, eine Ver- und Entschlüsselung von Daten der Steuerebene, eine Ausführung eines Integritätsschutzes und einer Integritätsprüfung von Daten der Steuerebene, eine Steuerung des zeitgesteuerten Verwerfens von Daten und eine Ausführung von Sicherheitsoperationen (z. g., Verschlüsselung, Entschlüsselung, Integritätsschutz, Integritätsüberprüfung usw.).
  • Bei mindestens einer Ausführungsform können die Hauptdienste und - funktionen einer RRC-Schicht 5210 aufweisen eine Übertragung von Systeminformationen (z. B. enthalten in Master Information Blocks (MIBs) oder System Information Blocks (SIBs), die sich auf eine Nicht-Zugangsschicht (NAS) beziehen), eine Übertragung von Systeminformationen, die sich auf eine Zugangsschicht (AS) beziehen, ein Paging, einen Aufbau, eine Aufrechterhaltung und einen Abbau einer RRC-Verbindung zwischen einem UE und einem E-UTRAN (z. B., ein RRC-Verbindungs-Paging, ein RRC-Verbindungsaufbau, ein RRC-Verbindungsmodifikation und ein RRC-Verbindungsabbau), ein Aufbau, eine Konfiguration, eine Wartung und eine Freigabe von Punkt-zu-Punkt-Funkträgern, Sicherheitsfunktionen einschließlich Schlüsselmanagement, eine Mobilität zwischen Funkzugangstechnologien (RAT) und eine Messkonfiguration für UE-Messberichte. Bei mindestens einer Ausführungsform können die MIBs und SIBs ein oder mehrere Informationselemente (IEs) umfassen, die jeweils einzelne Datenfelder oder Datenstrukturen umfassen können.
  • Bei mindestens einer Ausführungsform können das UE 4702 und das RAN 4716 eine Uu-Schnittstelle (z. B. eine LTE-Uu-Schnittstelle) verwenden, um Daten der Steuerebene über einen Protokollstack auszutauschen, der die PHY-Schicht 5202, die MAC-Schicht 5204, die RLC-Schicht 5206, die PDCP-Schicht 5208 und die RRC-Schicht 5210 umfasst.
  • Bei mindestens einer Ausführungsform bilden Nicht-Zugriffsschicht- (NAS-) Protokolle (NAS-Protokolle 5212) eine höchste Schicht einer Steuerebene zwischen dem UE 4702 und der (den) MME(s) 4728. Bei mindestens einer Ausführungsform unterstützen die NAS-Protokolle 5212 die Mobilität des UE 4702 und Sitzungsmanagementverfahren zum Aufbau und zur Aufrechterhaltung der IP-Konnektivität zwischen dem UE 4702 und dem P-GW 4734.
  • Bei mindestens einer Ausführungsform kann die Si-Anwendungsprotokoll-(SIAP-) Schicht (S1-AP-Schicht 5222) Funktionen einer Si-Schnittstelle unterstützen und elementare Prozeduren (EPs) umfassen. Bei mindestens einer Ausführungsform ist eine EP eine Einheit einer Interaktion zwischen dem RAN 4716 und dem CN 4728. Bei mindestens einer Ausführungsform können die Dienste der S1 -AP-Schicht zwei Gruppen umfassen: UE-assoziierte Dienste und nicht UE-assoziierte Dienste. Bei mindestens einer Ausführungsform weisen diese Dienste Funktionen auf, einschließlich, aber nicht beschränkt auf E-UTRAN Radio Access Bearer (E-RAB) Management, UE-Fähigkeitsanzeige, Mobilität, NAS-Signaltransport, RAN Information Management (RIM) und Konfigurationsübertragung.
  • Bei mindestens einer Ausführungsform kann die Stream Control Transmission Protocol (SCTP)-Schicht (alternativ als Stream Control Transmission Protocol/Internet Protocol (SCTP/IP)-Schicht bezeichnet) (SCTP-Schicht 5220) eine zuverlässige Zustellung von Signalisierungsnachrichten zwischen dem RAN 4716 und der MME(s) 4728 gewährleisten, die zum Teil auf einem IP-Protokoll basiert, das von einer IP-Schicht 5218 unterstützt wird. Bei mindestens einer Ausführungsform können sich die L2-Schicht 5216 und eine L1-Schicht 5214 auf Kommunikationsverbindungen (z. B. drahtgebunden oder drahtlos) beziehen, die von einem RAN-Knoten und einer MME zum Austausch von Informationen verwendet werden.
  • Bei mindestens einer Ausführungsform können das RAN 4716 und die MME(s) 4728 eine S1-MME-Schnittstelle verwenden, um Steuerebenendaten über einen Protokollstack auszutauschen, der eine L1-Schicht 5214, eine L2-Schicht 5216, eine IP-Schicht 5218, eine SCTP-Schicht 5220 und eine Si-AP-Schicht 5222 umfasst. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 52 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 53 ist eine Darstellung eines Protokollstacks der Benutzerebene gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform ist eine Benutzerebene 5300 als ein Kommunikationsprotokollstack zwischen einem UE 4702, einem RAN 4716, einem S-GW4730 und einem P-GW 4734 dargestellt. Bei mindestens einer Ausführungsform kann die Benutzerebene 5300 die gleichen Protokollschichten wie die Steuerebene 5200 verwenden. Bei mindestens einer Ausführungsform können beispielsweise das UE 4702 und das RAN 4716 eine Uu-Schnittstelle (z.B. eine LTE-Uu-Schnittstelle) verwenden, um Daten der Benutzerebene über einen Protokollstack auszutauschen, der die PHY-Schicht 5202, die MAC-Schicht 5204, die RLC-Schicht 5206 und die PDCP-Schicht 5208 umfasst.
  • Bei mindestens einer Ausführungsform kann das General Packet Radio Service (GPRS) Tunneling Protocol für eine Benutzerebenen- (GTP-U) Schicht (GTP-U-Schicht 5304) für die Übertragung von Benutzerdaten innerhalb eines GPRS-Kernnetzwerks und zwischen einem Funkzugangsnetzwerk und einem Kernnetzwerk verwendet werden. Bei mindestens einer Ausführungsform können die transportierten Nutzdaten beispielsweise als Pakete in einem der Formate IPv4, IPv6 oder PPP vorliegen. Bei mindestens einer Ausführungsform kann die UDP- und IP-Sicherheits- (UDP/IP-) Schicht (UDP/IP-Schicht 5302) Prüfsummen für die Datenintegrität, Anschlussnummern für die Adressierung verschiedener Funktionen an einer Quelle und einem Ziel sowie Verschlüsselung und Authentifizierung für ausgewählte Datenströme bereitstellen. Bei mindestens einer Ausführungsform können das RAN 4716 und das S-GW4730 eine S1-U-Schnittstelle verwenden, um Daten der Benutzerebene über einen Protokollstack auszutauschen, der die L1-Schicht 5214, die L2-Schicht 5216, die UDP/IP-Schicht 5302 und die GTP-U-Schicht 5304 umfasst. Bei mindestens einer Ausführungsform können das S-GW 4730 und das P-GW 4734 eine S5/S8a-Schnittstelle verwenden, um Daten der Benutzerebene über einen Protokollstack auszutauschen, der die L1-Schicht 5214, die L2-Schicht 5216, die UDP/IP-Schicht 5302 und die GTP-U-Schicht 5304 umfasst. Bei mindestens einer Ausführungsform, wie es oben in Bezug auf 52 erläutert ist, unterstützen NAS-Protokolle eine Mobilität des UE 4702 und Sitzungsmanagementverfahren zum Aufbau und zur Aufrechterhaltung der IP-Konnektivität zwischen dem UE 4702 und dem P-GW 4734. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 53 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 54 zeigt die Komponenten 5400 eines Kernnetzwerkes gemäß mindestens einer Ausführungsform. Bei mindestens einer Ausführungsform können die Komponenten des CN 4738 in einem physischen Knoten oder in separaten physischen Knoten implementiert sein, die Komponenten zum Lesen und Ausführen von Anweisungen von einem maschinenlesbaren oder computerlesbaren Medium (z. B. einem nicht flüchtigen maschinenlesbaren Speichermedium) aufweisen. Bei mindestens einer Ausführungsform wird die Netzwerkfunktionsvirtualisierung (NFV) verwendet, um beliebige oder alle der oben beschriebenen Netzwerkknotenfunktionen über ausführbare Anweisungen zu virtualisieren, die in einem oder mehreren computerlesbaren Speichermedien gespeichert sind (was im Folgenden ausführlicher beschrieben ist). Bei mindestens einer Ausführungsform kann eine logische Instanziierung des CN 4738 als Netzwerk-Slice 5402 bezeichnet werden (z. B. ist das Netzwerk-Slice 5402 so dargestellt, dass es den HSS 4732, die MME(s) 4728 und das S-GW 4730 aufweist). Bei mindestens einer Ausführungsform kann eine logische Instanziierung eines Abschnitts des CN 4738 als Netzwerk-Sub-Slice 5404 bezeichnet werden (z.B. weist das dargestellte Netzwerk-Sub-Slice 5404 das P-GW4734 und die PCRF 4736 auf).
  • Bei mindestens einer Ausführungsform können NFV-Architekturen und - Infrastrukturen verwendet werden, um eine oder mehrere Netzwerkfunktionen, die alternativ von proprietärer Hardware ausgeführt werden, auf physischen Ressourcen zu virtualisieren, die eine Kombination aus Industriestandard-Serverhardware, Speicherhardware oder Switches umfassen. Bei mindestens einer Ausführungsform können NFV-Systeme verwendet werden, um virtuelle oder rekonfigurierbare Implementierungen von einer oder mehreren EPC-Komponenten/Funktionen auszuführen. Bei mindestens einer Ausführungsform wird mindestens eine mit Bezug zu 54 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • 55 ist ein Blockdiagramm, das Komponenten gemäß mindestens einer Ausführungsform eines Systems 5500 zur Unterstützung der Netzwerkfunktionsvirtualisierung (NFV) zeigt. Bei mindestens einer Ausführungsform ist das System 5500 so dargestellt, dass es einen virtualisierten Infrastrukturmanager (dargestellt als VIM 5502), eine Netzwerkfunktionsvirtualisierungsinfrastruktur (dargestellt als NFVI 5504), einen VNF-Manager (dargestellt als VNFM 5506), virtualisierte Netzwerkfunktionen (dargestellt als VNF 5508), einen Elementmanager (dargestellt als EM 5510), einen NFV-Orchestrator (dargestellt als NFVO 5512) und einen Netzwerkmanager (dargestellt als NM 5514) aufweist.
  • Bei mindestens einer Ausführungsform verwaltet der VIM 5502 Ressourcen der NFVI 5504. Bei mindestens einer Ausführungsform kann die NFVI 5504 physische oder virtuelle Ressourcen und Anwendungen (einschließlich Hypervisoren) aufweisen, die zur Ausführung des Systems 5500 verwendet werden. Bei mindestens einer Ausführungsform kann der VIM 5502 einen Lebenszyklus virtueller Ressourcen mit der NFVI 5504 verwalten (z.B. eine Erstellung, eine Wartung und einen Abbau virtueller Maschinen (VMs), die einer oder mehreren physischen Ressourcen zugeordnet sind), VM-Instanzen verfolgen, eine Leistung, einen Fehler und eine Sicherheit von VM-Instanzen und zugehörigen physischen Ressourcen verfolgen und VM-Instanzen und zugehörige physische Ressourcen anderen Managementsystemen zugänglich machen.
  • Bei mindestens einer Ausführungsform kann der VNFM 5506 die VNF 5508 verwalten. Bei mindestens einer Ausführungsform kann die VNF 5508 verwendet werden, um EPC-Komponenten/Funktionen auszuführen. Bei mindestens einer Ausführungsform kann der VNFM 5506 einen Lebenszyklus von VNF 5508 verwalten und Leistung, Fehler und Sicherheit der virtuellen Aspekte von VNF 5508 verfolgen. Bei mindestens einer Ausführungsform kann der EM 5510 die Leistung, Fehler und Sicherheit der funktionalen Aspekte von VNF 5508 verfolgen. Bei mindestens einer Ausführungsform können die Verfolgungsdaten des VNFM 5506 und des EM 5510 z. B. Leistungsmessungs- (PM-) Daten umfassen, die von dem VIM 5502 oder der NFVI 5504 verwendet werden. Bei mindestens einer Ausführungsform können sowohl der VNFM 5506 als auch der EM 5510 eine Menge von VNFs des Systems 5500 hoch- bzw. herunterskalieren.
  • Bei mindestens einer Ausführungsform kann der NFVO 5512 Ressourcen der NFVI 5504 koordinieren, autorisieren, freigeben und in Anspruch nehmen, um einen angeforderten Dienst bereitzustellen (z. B. um eine EPC-Funktion, - Komponente oder -Slice auszuführen). Bei mindestens einer Ausführungsform kann der NM 5514 ein Paket von Endbenutzerfunktionen mit Verantwortung für die Verwaltung eines Netzwerks bereitstellen, das Netzwerkelemente mit VNFs, nicht virtualisierte Netzwerkfunktionen oder beides aufweisen kann (die Verwaltung der VNFs kann über den EM 5510 erfolgen).
  • Bei mindestens einer Ausführungsform können eine oder mehrere Komponenten von vorab offenbarten Systemen und/oder Prozessoren mit einer oder mehreren CPUs, ASICs, GPUs, FPGAs, Systems on Chip (SoC) oder andere Hardware, Schaltungen oder integrierte Schaltungskomponenten kommunizieren, die z.B. einen Upscaler oder Upsampler zum Hochskalieren eines Bildes, einen Sampler zum Abtasten eines Bildes (z.B. als Teil eines DSP), eine Schaltung eines neuronalen Netzes, die so ausgestaltet ist, dass sie einen Upscaler zum Hochskalieren eines Bildes durchführt (z.B, von einem Bild mit niedriger Auflösung zu einem Bild mit hoher Auflösung), oder andere Hardware, um ein Bild, ein Einzelbild oder ein Video zu modifizieren oder zu erzeugen, um seine Auflösung, Größe oder Pixel einzustellen; eine oder mehrere Komponenten von vorab offenbarten Systemen und/oder Prozessoren können die in dieser Offenbarung beschriebenen Komponenten verwenden, um Verfahren, Operationen oder Anweisungen auszuführen, die ein Bild erzeugen oder modifizieren. Bei mindestens einer Ausführungsform wird mindestens eine in Verbindung mit 55 gezeigte oder beschriebene Komponente verwendet, um die in Verbindung mit den 1-15B beschriebenen Verfahren und/oder Funktionen zu implementieren.
  • Zumindest eine Ausführungsform der Offenbarung kann mit den folgenden Sätzen beschrieben werden.
    1. 1. Prozessor umfassend:
      • eine oder mehrere Schaltungen, um eine Anwendungsprogrammierschnittstelle, API, auszuführen, um Daten von einem Speicher zu erhalten, der ausgewählt ist,
      • um zur Übertragung von Informationen zwischen einer Vielzahl von Rechenressourcen der fünften Generation New Radio, 5G-NR, verwendet zu werden.
    2. 2. Prozessor nach Satz 1, wobei die Ausführung der API eine aus der Vielzahl der 5G-NR-Rechenressourcen veranlasst,:
      • die Daten zu empfangen, die in dem Speicher von einer anderen der 5G-NR-Rechenressourcen gespeichert wurden.
    3. 3. Prozessor nach einem der Sätze 1 - 2, wobei die Informationen zwischen einer aus der Vielzahl der 5G-NR-Rechenressourcen, die einem ersten Informationsübertragungstyp zugeordnet ist, und einer anderen 5G-NR-Rechenressource aus der Vielzahl der 5G-NR-Rechenressourcen, die einem zweiten Informationsübertragungstyp zugeordnet ist, zu übertragen sind.
    4. 4. Prozessor nach einem der Sätze 1 - 3, wobei die eine oder die mehreren Schaltungen darüber hinaus ausgestaltet sind, um die API ohne Informationen über einen Übertragungstyp, der einer oder mehreren der 5G-NR-Rechenressourcen zugeordnet ist, auszuführen.
    5. 5. Prozessor nach einem der Sätze 1 - 4, wobei das Ausführen der API darüber hinaus eine oder mehrere aus der Vielzahl der 5G-NR-Rechenressourcen veranlasst, eine oder mehrere Operationen auszuführen, die einer Vielzahl von Informationsübertragungstypen zugeordnet sind, die einer oder mehreren aus der Vielzahl der 5G-NR-Rechenressourcen zugeordnet sind.
    6. 6. Prozessor nach einem der Sätze 1 - 5, wobei die API zumindest teilweise auf Informationen basiert, die einen Informationsübertragungstyp identifizieren, der einer oder mehreren aus der Vielzahl der 5G-NR-Rechenressourcen zugeordnet ist.
    7. 7. Prozessor nach einem der Sätze 1 - 6, wobei das Ausführen der API darüber hinaus ausgestaltet ist, um eine oder mehrere aus der Vielzahl der 5G-NR-Rechenressourcen zu veranlassen, eine Operation, die mit einem ersten Informationsübertragungstyp in Bezug steht, zumindest teilweise basierend auf einer entsprechenden Operation, die mit einem zweiten Informationsübertragungstyp in Bezug steht, auszuführen.
    8. 8. Prozessor nach einem der Sätze 1 - 7, wobei:
      • die Vielzahl von 5G-NR-Rechenressourcen einem 5G-NR-Netzprotokollstack zugeordnet ist, der eine erste Schicht, eine zweite Schicht und eine dritte Schicht aufweist;
      • eine erste 5G-NR-Rechenressource der Vielzahl der 5G-NR-Rechenressourcen der ersten Schicht zugeordnet ist;
      • eine zweite 5G-NR-Rechenressource der Vielzahl der 5G-NR-Rechenressourcen der zweiten Schicht zugeordnet ist;
      • die API der dritten Schicht zugeordnet ist; und
      • die dritte Schicht sich zwischen der ersten und der zweiten Schicht befindet.
    9. 9. Prozessor nach einem der Sätze 1 - 8, wobei:
      • die API darüber hinaus ausgestaltet ist, um Informationen zwischen einer ersten Schicht und einer zweiten Schicht zu übertragen, die einem 5G-NR-Netzprotokoll entsprechen, wobei eine oder mehrere aus der Vielzahl der 5G-NR-Rechenressourcen, die der zweiten Schicht zugeordnet sind, eine Operation anfordern, die einem ersten Informationsübertragungstyp zugeordnet ist; und
      • die Ausführung der API eine oder mehrere aus der Vielzahl der 5G-NR-Rechenressourcen, die der ersten Schicht zugeordnet sind, veranlasst, eine Operation auszuführen, die einem zweiten Informationsübertragungstyp zugeordnet ist.
    10. 10. System, das einen Speicher umfasst, um Anweisungen zu speichern, die als Ergebnis einer Ausführung durch einen oder mehrere Prozessoren das System veranlassen,:
      • dass eine oder mehrere Schaltungen eine Anwendungsprogrammierschnittstelle, API, ausführen, um Daten von einem Speicher zu erhalten, der ausgewählt ist, um zur Übertragung von Informationen zwischen einer Vielzahl von Rechenressourcen der fünften Generation New Radio, 5G-NR, verwendet zu werden.
    11. 11. System nach Satz 10, wobei die Ausführung der API zumindest teilweise auf einem Transportprotokoll basiert, das einer aus der Vielzahl der 5G-NR-Rechenressourcen zugeordnet ist.
    12. 12. System nach einem der Sätze 10 - 11, wobei:
      • die Informationen zwischen einer ersten Schicht und einer zweiten Schicht eines 5G-NR-Netzprotokollstacks zu übertragen sind; und
      • die erste Schicht und die zweite Schicht jeweils einem anderen Transportprotokoll zugeordnet sind.
    13. 13. System nach einem der Sätze 10 - 12, wobei eine Anwendung, die einer aus der Vielzahl der 5G-NR-Rechenressourcen zugeordnet ist, die API aufruft und keine Informationen über ein Transportprotokoll hat, das von einer oder mehreren aus der Vielzahl der 5G-NR-Rechenressourcen unterstützt wird.
    14. 14. System nach einem der Sätze 10 - 13, wobei die API in eine andere API eingebettet ist.
    15. 15. System nach einem der Sätze 10 - 14, wobei die Informationen unter Verwendung einer Anwendung zu übertragen sind, die bewirkt, dass Aufrufe von einer Schicht, die einem Transportprotokoll zugeordnet ist, Operationen in einer zweiten Schicht, die einem zweiten Transportprotokoll zugeordnet ist, durchführen.
    16. 16. System nach einem der Sätze 10 - 15, das darüber hinaus umfasst einen Netz-Orchestrator, der ausgestaltet ist, um ein oder mehrere Transportprofile zu identifizieren, die von einer aus der Vielzahl der 5G-NR-Rechenressourcen unterstützt werden, und wobei der Netz-Orchestrator ausgestaltet ist, um eine zweite aus der Vielzahl der 5G-NR-Rechenressourcen mit der einen 5G-NR-Rechenressource einzusetzen, die mit einem Transportprofil konfiguriert ist, das von der zweiten 5G-NR-Rechenressource unterstützt wird.
    17. 17. System nach einem der Sätze 10 - 16, wobei eine oder mehrere aus der Vielzahl der 5G-NR-Rechenressourcen eine virtuelle Einrichtung sind.
    18. 18. Maschinenlesbares Medium, auf dem ein oder mehrere Anweisungen gespeichert sind, die, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, den einen oder die mehreren Prozessoren veranlassen, dass zumindest:
      • eine oder mehrere Schaltungen eine Anwendungsprogrammierschnittstelle, API, ausführen, um Daten von einem Speicher zu erhalten, der ausgewählt ist, um zum Übertragen von Informationen zwischen einer Vielzahl von Rechenressourcen der fünften Generation New Radio, 5G-NR, verwendet zu werden.
    19. 19. Maschinenlesbares Medium nach Satz 18, wobei die Ausführung der API zumindest teilweise auf einer Transportkonfiguration basiert, die einer aus der Vielzahl der 5G-NR-Rechenressourcen zugeordnet ist.
    20. 20. Maschinenlesbares Medium nach einem der Sätze 18 - 19, wobei:
      • die Informationen zwischen einer ersten Schicht und einer zweiten Schicht eines 5G-NR-Netzprotokollstacks unter Verwendung einer dritten Schicht zwischen der ersten und der zweiten Schicht zu übertragen sind, was zumindest teilweise auf mehreren Transportprotokollen basiert.
    21. 21. Maschinenlesbares Medium nach einem der Sätze 18 - 20, wobei die eine oder die mehreren Schaltungen darüber hinaus ausgestaltet sind, um die API ohne Informationen ausführen, die einem Übertragungstyp zugeordnet sind, der einer oder mehreren der 5G-NR-Rechenressourcen zugeordnet ist.
    22. 22. Maschinenlesbares Medium nach einem der Sätze 18 - 21, wobei der eine oder die mehreren Prozessoren eine oder mehrere Grafikverarbeitungseinheiten, GPUs, sind.
    23. 23. Maschinenlesbares Medium nach einem der Sätze 18 - 22, wobei:
      • eine aus der Vielzahl der 5G-NR-Rechenressourcen ausgestaltet ist, um die API aufzurufen; und
      • die Ausführung der API zumindest teilweise bewirkt, dass die eine 5G-NR-Rechenressource Informationen an eine oder mehrere andere aus der Vielzahl der 5G-NR-Rechenressourcen überträgt, die unterschiedliche Transportprotokolle unterstützen, ohne Modifikation bezüglich der einen 5G-NR-Rechenressource.
    24. 24. Maschinenlesbares Medium nach einem der Sätze 18 - 23, wobei:
      • der ausgewählte Speicher ein zugewiesener Puffer ist; und
      • ein Referenzzähler, der dem zugewiesenen Puffer zugeordnet ist, nach der Ausführung der API unverändert bleibt.
    25. 25. Maschinenlesbares Medium nach einem der Sätze 18 - 24, wobei eine aus der Vielzahl der 5G-NR-Rechenressourcen mit einem Transportprofil konfiguriert wurde, das von einer zweiten aus der Vielzahl der 5G-NR-Rechenressourcen unterstützt wird.
    26. 26. Verfahren umfassend:
      • Ausführen einer Anwendungsprogrammierschnittstelle, API, um Daten von einem Speicher zu erhalten, der ausgewählt wird, um zum Übertragen von Informationen zwischen einer Vielzahl von Rechenressourcen der fünften Generation New Radio, 5G-NR, verwendet zu werden.
    27. 27. Verfahren nach Satz 26, wobei die Ausführung der API zumindest teilweise auf einem Transportprofil basiert, das einer aus der Vielzahl der 5G-NR-Rechenressourcen zugeordnet ist.
    28. 28. Verfahren nach einem der Sätze 26 - 27, das darüber hinaus ein Identifizieren eines oder mehrerer Transportprofile, die von einer oder mehreren aus der Vielzahl der 5G-NR-Rechenressourcen unterstützt werden, umfasst.
    29. 29. Verfahren nach einem der Sätze 26 - 28, das darüber hinaus umfasst Konfigurieren einer 5G-NR-Rechenressource aus der Vielzahl der 5G-NR-Rechenressourcen mit einem Transportprofil, das von der einen 5G-NR-Rechenressource unterstützt wird; und Einsetzen der konfigurierten einen 5G-NR-Rechenressource mit einer zweiten 5G-N R-Rechenressource.
    30. 30. Verfahren nach einem der Sätze 26 - 29, wobei die API ausgestaltet ist, um von einer 5G-NR-Rechenressource aus der Vielzahl der 5G-NR-Rechenressourcen aufgerufen zu werden, die mit einer zweiten 5G-NR-Rechenressource aus der Vielzahl der 5G-NR-Rechenressourcen eingesetzt wurde, wobei die zweite 5G-NR-Rechenressource mit einem oder mehreren Transportprofilen konfiguriert wurde.
    31. 31. Verfahren nach einem der Sätze 26 - 30, das darüber hinaus ein Übertragen der Informationen unter Verwendung einer Anwendung umfasst, die die API auf eine Operation abbildet, die mit einem Transportprotokoll in Beziehung steht, wobei die Anwendung zumindest teilweise auf einem Hardwarebeschleuniger implementiert ist.
    32. 32. Verfahren nach einem der Sätze 26 - 31, wobei eine Ausführung der API eine oder mehrere aus der Vielzahl der 5G-NR-Rechenressourcen veranlasst, eine pufferbezogene Operation aus einem Satz von pufferbezogenen Operationen durchzuführen, die in Bezug zu einer Vielzahl von Transportprofilen stehen.
    33. 33. Verfahren nach einem der Sätze 26 - 32, wobei:
      • die Informationen zwischen zwei Schichten eines 5G-NR-Netzprotokollstacks zu übertragen sind, wobei jede Schicht einem anderen Transportprotokoll zugeordnet ist; und
      • die API sich in einer dritten Schicht befindet.
    34. 34. Verfahren nach einem der Sätze 26 - 33, wobei die API als Teil eines Zero-Copy-Puffer-Verfahrens verwendet wird.
    35. 35. Verfahren nach einem der Sätze 26 - 34, wobei die Informationen verschiedene Nachrichten aufweisen, die jeweils einem anderen Informationsübertragungstyp zugeordnet sind; und die Informationen zwischen zwei aus der Vielzahl der 5G-NR-Rechenressourcen unter Verwendung von Transportmitteln zu übertragen sind.
  • Andere Variationen sind im Sinne der vorliegenden Offenbarung. Während die offenbarten Verfahren für verschiedene Modifikationen und alternative Konstruktionen anfällig sind, sind bestimmte dargestellte Ausführungsformen davon in den Zeichnungen gezeigt und oben im Detail beschrieben worden. Es ist jedoch klar, dass es nicht beabsichtigt ist, die Offenbarung auf eine bestimmte Form oder bestimmte Formen zu beschränken, sondern dass im Gegenteil beabsichtigt ist, alle Modifikationen, alternativen Konstruktionen und Äquivalente abzudecken, die in den Geist und den Umfang der Offenbarung fallen, wie es in den beigefügten Ansprüchen definiert ist.
  • Die Verwendung der Begriffe „ein“ und „eine“ sowie „der“, „die“ und „das“ und ähnlicher Bezeichnungen im Zusammenhang mit der Beschreibung offengelegter Ausführungsformen (insbesondere im Zusammenhang mit den folgenden Ansprüchen) ist so auszulegen, dass sie sowohl die Einzahl als auch die Mehrzahl umfasst, sofern es hier nicht anders angegeben oder durch den Kontext eindeutig widerlegt ist, und nicht als Definition eines Begriffs. Die Begriffe „umfassend“, „mit“, „einschließlich“, „aufweisend“ und „enthaltend“ sind, sofern es nicht anders angegeben ist, als offene Begriffe zu verstehen (d.h. „einschließlich, aber nicht beschränkt auf“). Der Begriff „verbunden“ ist, wenn er unverändert bleibt und sich auf physikalische Verbindungen bezieht, als teilweise oder ganz in einem Teil enthalten, an ihm angebracht oder mit ihm verbunden zu verstehen, auch wenn etwas dazwischen liegt. Die Aufzählung von Wertebereichen soll lediglich als Kurzform dienen, um sich individuell auf jeden einzelnen Wert zu beziehen, der in den Bereich fällt, sofern hier nichts anderes angegeben ist, und jeder einzelne Wert ist in die Beschreibung aufgenommen, als wäre er hier einzeln aufgeführt. Bei mindestens einer Ausführungsform ist die Verwendung des Begriffs „Menge“ (z. B. „eine Menge von Gegenständen“) oder „Teilmenge“, sofern es nicht anders angegeben oder durch den Kontext widerlegt ist, als eine nicht leere Sammlung zu verstehen, die ein oder mehrere Elemente umfasst. Darüber hinaus bezeichnet der Begriff „Teilmenge“ einer entsprechenden Menge, sofern es nicht anders vermerkt oder durch den Kontext widerlegt ist, nicht notwendigerweise eine echte Teilmenge der entsprechenden Menge, sondern die Teilmenge und die entsprechende Menge können gleich sein.
  • Konjunktive Ausdrücke, wie z. B. Sätze der Form „mindestens eines von A, B und C“ oder „mindestens eines von A, B und C“, werden, sofern es nicht ausdrücklich anders angegeben oder durch den Kontext eindeutig widerlegt ist, mit dem Kontext so verstanden, wie sie im Allgemeinen verwendet werden, um darzustellen, dass ein Element, ein Begriff usw, entweder A oder B oder C oder eine beliebige, nicht leere Teilmenge der Menge von A und B und C sein kann. In einem Beispiel für eine Menge mit drei Mitgliedern beziehen sich die konjunktiven Ausdrücke „mindestens eines von A, B, und C“ und „mindestens eines von A, B und C“ auf eine der folgenden Mengen: {A}, {B}, {C}, {A, B}, {A, C}, {B, C}, {A, B, C}. Derartige konjunktive Formulierungen sind also nicht generell so zu verstehen, dass bei bestimmten Ausführungsformen jeweils mindestens eines von A, mindestens eines von B und mindestens eines von C vorhanden sein muss. Sofern es nicht anders vermerkt oder durch den Kontext widerlegt ist, bezeichnet der Begriff „Mehrzahl“ einen Zustand der Pluralität (z. B. „eine Mehrzahl von Elementen“ bezeichnet mehrere Elemente). Bei mindestens einer Ausführungsform beträgt die Anzahl der Gegenstände in einer Mehrzahl mindestens zwei, kann aber auch mehr sein, wenn dies entweder ausdrücklich oder durch den Kontext angegeben ist. Darüber hinaus bedeutet „basierend auf“, sofern es nicht anders angegeben oder anderweitig aus dem Kontext klar ist, „zumindest teilweise basierend auf“ und nicht „ausschließlich basierend auf”.
  • Die Vorgänge der hier beschriebenen Verfahren können in jeder geeigneten Reihenfolge durchgeführt werden, sofern dies hier nicht anders angegeben ist oder sich aus dem Kontext eindeutig ergibt. Bei mindestens einer Ausführungsform wird ein Verfahren wie die hier beschriebenen Verfahren (oder Variationen und/oder Kombinationen davon) unter der Steuerung eines oder mehrerer Computersysteme durchgeführt, die mit ausführbaren Anweisungen konfiguriert sind und als Code (z. B. ausführbare Anweisungen, ein oder mehrere Computerprogramme oder eine oder mehrere Anwendungen) implementiert sind, die gemeinsam auf einem oder mehreren Prozessoren, durch Hardware oder Kombinationen davon ausgeführt werden. Bei mindestens einer Ausführungsform ist der Code auf einem computerlesbaren Speichermedium gespeichert, z. B. in Form eines Computerprogramms, das eine Vielzahl von Anweisungen umfasst, die von einem oder mehreren Prozessoren ausgeführt werden können. Bei mindestens einer Ausführungsform handelt es sich bei einem computerlesbaren Speichermedium um ein nicht flüchtiges computerlesbares Speichermedium, was transitorische Signale (z. B. eine sich ausbreitende transiente elektrische oder elektromagnetische Übertragung) ausschließt, jedoch nicht flüchtige Datenspeicherschaltungen (z. B. Puffer, Cache und Warteschlangen) innerhalb von Transceivern für transitorische Signale einschließt. Bei mindestens einer Ausführungsform ist ein Code (z. B. ein ausführbarer Code oder Quellcode) auf einem Satz von einem oder mehreren nicht flüchtigen, computerlesbaren Speichermedien gespeichert, auf denen ausführbare Befehle gespeichert sind (oder ein anderer Speicher zum Speichern ausführbarer Befehle), die, wenn sie von einem oder mehreren Prozessoren eines Computersystems ausgeführt werden (d. h. als Ergebnis der Ausführung), das Computersystem veranlassen, hier beschriebene Operationen durchzuführen. Bei mindestens einer Ausführungsform umfasst ein Satz nicht flüchtiger, computerlesbarer Speichermedien mehrere nicht flüchtige, computerlesbare Speichermedien, wobei auf einem oder mehreren der einzelnen nicht flüchtigen Speichermedien mehrerer nicht flüchtiger, computerlesbarer Speichermedien der gesamte Code fehlt, während auf mehreren nicht flüchtigen, computerlesbaren Speichermedien gemeinsam der gesamte Code gespeichert ist. Bei mindestens einer Ausführungsform werden ausführbare Befehle so ausgeführt, dass verschiedene Befehle von verschiedenen Prozessoren ausgeführt werden - zum Beispiel speichert ein nicht flüchtiges computerlesbares Speichermedium Befehle und eine Hauptzentraleinheit („CPU“) führt einige der Befehle aus, während eine Grafikverarbeitungseinheit („GPU“) andere Befehle ausführt. Bei mindestens einer Ausführungsform haben verschiedene Komponenten eines Computersystems getrennte Prozessoren, und verschiedene Prozessoren führen verschiedene Teilmengen von Befehlen aus.
  • Dementsprechend sind bei mindestens einer Ausführungsform Computersysteme ausgestaltet, um einen oder mehrere Dienste zu implementieren, die einzeln oder gemeinsam Operationen der hier beschriebenen Verfahren durchführen, und solche Computersysteme sind mit anwendbarer Hardware und/oder Software ausgestaltet, die die Durchführung der Operationen ermöglichen. Darüber hinaus ist ein Computersystem, das mindestens eine Ausführungsform der vorliegenden Offenbarung implementiert, eine einzelne Einrichtung und in einer anderen Ausführungsform ein verteiltes Computersystem, das mehrere Einrichtungen umfasst, die unterschiedlich arbeiten, so dass das verteilte Computersystem die hier beschriebenen Operationen durchführt und dass eine einzelne Einrichtung nicht alle Operationen durchführt.
  • Die Verwendung von Beispielen oder beispielhaften Formulierungen (z.B. „wie z.B.“) dient lediglich der besseren Veranschaulichung von Ausführungsformen der Offenbarung und stellt keine Einschränkung des Umfangs der Offenbarung dar, sofern nicht etwas anderes beansprucht wird. Keine Formulierung in der Beschreibung sollte so ausgelegt werden, dass ein nicht beanspruchtes Element als wesentlich für die Durchführung der Offenbarung angesehen wird.
  • Alle Referenzen, einschließlich Veröffentlichungen, Patentanmeldungen und Patente, die hierin zitiert werden, werden hiermit durch Bezugnahme in demselben Ausmaß einbezogen, als ob jede Referenz einzeln und ausdrücklich als durch Bezugnahme einbezogen angegeben wäre und hier in ihrer Gesamtheit wiedergegeben würde.
  • In der Beschreibung und den Ansprüchen können die Begriffe „gekoppelt“ und „verbunden“ sowie deren Derivate verwendet werden. Es sollte verstanden werden, dass diese Begriffe nicht als Synonyme füreinander zu verstehen sind. Vielmehr kann in bestimmten Beispielen „verbunden“ oder „gekoppelt“ verwendet werden, um anzuzeigen, dass zwei oder mehr Elemente in direktem oder indirektem physischem oder elektrischem Kontakt zueinander stehen. „Gekoppelt“ kann auch bedeuten, dass zwei oder mehr Elemente nicht in direktem Kontakt zueinander stehen, aber dennoch miteinander kooperieren oder interagieren.
  • Sofern nicht ausdrücklich etwas anderes angegeben ist, beziehen sich Begriffe wie „Verarbeiten“, „Rechnen“, „Berechnen“, „Bestimmen“ oder dergleichen in der gesamten Beschreibung auf Aktionen und/oder Verfahren bzw. Prozesse eines Computers oder eines Rechensystems oder einer ähnlichen elektronischen Recheneinrichtung, die Daten, die als physikalische, z. B. elektronische, Größen in den Registern und/oder Speichern des Rechensystems dargestellt sind, manipulieren und/oder in andere Daten umwandeln, die in ähnlicher Weise als physikalische Größen in den Speichern, Registern oder anderen derartigen Einrichtungen zur Speicherung, Übertragung oder Anzeige von Informationen des Rechensystems dargestellt werden.
  • In ähnlicher Weise kann sich der Begriff „Prozessor“ auf eine Einrichtung oder einen Abschnitt einer Einrichtung beziehen, die elektronische Daten aus Registern und/oder Speichern verarbeitet und diese elektronischen Daten in andere elektronische Daten umwandelt, die in Registern und/oder Speichern gespeichert werden können. Als nicht einschränkende Beispiele kann der „Prozessor“ eine CPU oder eine GPU sein. Eine „Datenverarbeitungsplattform“ kann einen oder mehrere Prozessoren umfassen. Der hier verwendete Begriff „Software“-Prozesse kann z. B. Software- und/oder Hardware-Einheiten aufweisen, die im Laufe der Zeit Arbeit verrichten, wie z. B. Tasks, Threads und intelligente Agenten. Jeder Prozess bzw. jedes Verfahren kann sich auch auf mehrere Prozesse bzw. Verfahren beziehen, um Anweisungen nacheinander oder parallel, kontinuierlich oder intermittierend auszuführen. Die Begriffe „System“ und „Verfahren“ werden hier austauschbar verwendet, insofern ein System eine oder mehrere Verfahren umfassen kann und Verfahren als System betrachtet werden können.
  • Bei mindestens einer Ausführungsform ist eine arithmetische Logikeinheit ein Satz kombinatorischer Logikschaltungen, der eine oder mehrere Eingaben verarbeitet, um ein Ergebnis zu erzeugen. Bei mindestens einer Ausführungsform wird eine arithmetische Logikeinheit von einem Prozessor verwendet, um mathematische Operationen wie Addition, Subtraktion oder Multiplikation durchzuführen. Bei mindestens einer Ausführungsform wird eine arithmetische Logikeinheit verwendet, um logische Operationen wie logisches UND/ODER oder XOR zu implementieren. Bei mindestens einer Ausführungsform ist eine arithmetische Logikeinheit zustandslos und besteht aus physikalischen Schaltkomponenten wie Halbleitertransistoren, die zur Bildung logischer Gatter angeordnet sind. Bei mindestens einer Ausführungsform kann eine arithmetische Logikeinheit intern als zustandsabhängige logische Schaltung mit einem zugehörigen Taktgeber arbeiten. Bei mindestens einer Ausführungsform kann eine arithmetische Logikeinheit als asynchrone logische Schaltung aufgebaut sein, deren interner Zustand nicht in einem zugehörigen Registersatz gehalten wird. Bei mindestens einer Ausführungsform wird eine arithmetische Logikeinheit von einem Prozessor verwendet, um in einem oder mehreren Registern des Prozessors gespeicherte Operanden zu kombinieren und eine Ausgabe zu erzeugen, die vom Prozessor in einem anderen Register oder einem Speicherplatz gespeichert werden kann.
  • Bei mindestens einer Ausführungsform übergibt der Prozessor als Ergebnis der Verarbeitung eines vom Prozessor abgerufenen Befehls eine oder mehrere Eingaben oder Operanden an eine arithmetische Logikeinheit, wodurch die arithmetische Logikeinheit veranlasst wird, ein Ergebnis zu erzeugen, das zumindest teilweise auf einem Befehlscode basiert, der den Eingängen der arithmetischen Logikeinheit bereitgestellt wird. Bei mindestens einer Ausführungsform basieren die vom Prozessor an die ALU gelieferten Befehlscodes zumindest teilweise auf dem vom Prozessor ausgeführten Befehl. Bei mindestens einer Ausführungsform verarbeitet die kombinatorische Logik in der ALU die Eingaben und erzeugt eine Ausgabe, die auf einen Bus innerhalb des Prozessors gelegt wird. Bei mindestens einer Ausführungsform wählt der Prozessor ein Zielregister, einen Speicherplatz, eine Ausgabeeinrichtung oder einen Ausgabespeicherplatz auf dem Ausgangsbus aus, so dass die Taktung des Prozessors bewirkt, dass die von der ALU erzeugten Ergebnisse an den gewünschten Ort gesendet werden.
  • Im Rahmen dieser Anwendung wird der Begriff arithmetische Logikeinheit oder ALU verwendet, um sich auf jede logische Schaltung zu beziehen, die Operanden verarbeitet, um ein Ergebnis zu erzeugen. Im vorliegenden Dokument kann sich der Begriff ALU beispielsweise auf eine Gleitkommaeinheit, einen DSP, einen Tensorkern, einen Shader-Kern, einen Coprozessor oder eine CPU beziehen.
  • Im vorliegenden Dokument kann auf das Gewinnen, Erfassen, Empfangen oder Eingeben analoger oder digitaler Daten in ein Teilsystem, ein Computersystem oder eine computerimplementierte Maschine Bezug genommen werden. Ein Verfahren eines Erhaltens, Erfassens, Empfangens oder Eingebens analoger und digitaler Daten kann auf verschiedene Weise durchgeführt werden, z. B. durch Empfangen von Daten als Parameter eines Funktionsaufrufs oder eines Aufrufs an eine Anwendungsprogrammierschnittstelle. In einigen Implementierungen kann das Verfahren des Erhaltens, Erfassens, Empfangens oder Eingebens von analogen oder digitalen Daten durch die Übertragung von Daten über eine serielle oder parallele Schnittstelle durchgeführt werden. In einer anderen Implementierung kann das Verfahren des Erhaltens, Erfassens, Empfangens oder Eingebens analoger oder digitaler Daten durch die Übertragung von Daten über ein Computernetzwerk von der bereitstellenden Einheit zur erfassenden Einheit durchgeführt werden. Es kann auch auf ein Bereitstellen, Ausgeben, Übertragen, Senden oder Präsentieren analoger oder digitaler Daten Bezug genommen werden. In verschiedenen Beispielen kann das Verfahren eines Bereitstellens, Ausgebens, Übertragens, Sendens oder Darstellens analoger oder digitaler Daten durch die Übertragung von Daten als Eingabe- oder Ausgabeparameter eines Funktionsaufrufs, eines Parameters einer Anwendungsprogrammierschnittstelle oder eines Interprozess-Kommunikationsmechanismus durchgeführt werden.
  • Obwohl die obige Diskussion beispielhafte Implementierungen der beschriebenen Verfahren bzw. Techniken darlegt, können andere Architekturen verwendet werden, um die beschriebene Funktionalität zu implementieren, und diese sollen in den Anwendungsbereich dieser Offenbarung fallen. Darüber hinaus, obwohl spezifische Verteilungen von Verantwortlichkeiten oben zu Diskussionszwecken definiert sind, können verschiedene Funktionen und Verantwortlichkeiten auf unterschiedliche Weise verteilt und aufgeteilt werden, abhängig von den Umständen.
  • Obwohl der Gegenstand in einer Sprache beschrieben wurde, die sich auf strukturelle Merkmale und/oder methodische Handlungen bezieht, ist zu verstehen, dass der in den beigefügten Ansprüchen beanspruchte Gegenstand nicht notwendigerweise auf die beschriebenen spezifischen Merkmale oder Handlungen beschränkt ist. Vielmehr sind bestimmte Merkmale und Aktionen als beispielhafte Formen der Umsetzung der Ansprüche offengelegt.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Nicht-Patentliteratur
    • M mit jeder der Grafikverarbeitungsmaschinen 2231-2232 [0188]
    • Grafikspeicher 2233-2234 [0188]
    • Grafikverarbeitungsmaschinen 2231-2232 [0195]

Claims (35)

  1. Prozessor umfassend: eine oder mehrere Schaltungen, um eine Anwendungsprogrammierschnittstelle, API, auszuführen, um Daten von einem Speicher zu erhalten, der ausgewählt ist, um zur Übertragung von Informationen zwischen einer Vielzahl von Rechenressourcen der fünften Generation New Radio, 5G-NR, verwendet zu werden.
  2. Prozessor nach Anspruch 1, wobei die Ausführung der API eine aus der Vielzahl der 5G-NR-Rechenressourcen veranlasst,: die Daten zu empfangen, die in dem Speicher von einer anderen der 5G-NR-Rechenressourcen gespeichert wurden.
  3. Prozessor nach Anspruch 1 oder 2, wobei die Informationen zwischen einer aus der Vielzahl der 5G-NR-Rechenressourcen, die einem ersten Informationsübertragungstyp zugeordnet ist, und einer anderen 5G-NR-Rechenressource aus der Vielzahl der 5G-NR-Rechenressourcen, die einem zweiten Informationsübertragungstyp zugeordnet ist, zu übertragen sind.
  4. Prozessor nach einem der vorhergehenden Ansprüche, wobei die eine oder die mehreren Schaltungen darüber hinaus ausgestaltet sind, um die API ohne Informationen über einen Übertragungstyp, der einer oder mehreren der 5G-NR-Rechenressourcen zugeordnet ist, auszuführen.
  5. Prozessor nach einem der vorhergehenden Ansprüche, wobei das Ausführen der API darüber hinaus eine oder mehrere aus der Vielzahl der 5G-NR-Rechenressourcen veranlasst, eine oder mehrere Operationen auszuführen, die einer Vielzahl von Informationsübertragungstypen zugeordnet sind, die einer oder mehreren aus der Vielzahl der 5G-NR-Rechenressourcen zugeordnet sind.
  6. Prozessor nach einem der vorhergehenden Ansprüche, wobei die API zumindest teilweise auf Informationen basiert, die einen Informationsübertragungstyp identifizieren, der einer oder mehreren aus der Vielzahl der 5G-NR-Rechenressourcen zugeordnet ist.
  7. Prozessor nach einem der vorhergehenden Ansprüche, wobei das Ausführen der API darüber hinaus ausgestaltet ist, um eine oder mehrere aus der Vielzahl der 5G-NR-Rechenressourcen zu veranlassen, eine Operation, die mit einem ersten Informationsübertragungstyp in Bezug steht, zumindest teilweise basierend auf einer entsprechenden Operation, die mit einem zweiten Informationsübertragungstyp in Bezug steht, auszuführen.
  8. Prozessor nach einem der vorhergehenden Ansprüche, wobei: die Vielzahl von 5G-NR-Rechenressourcen einem 5G-NR-Netzprotokollstack zugeordnet ist, der eine erste Schicht, eine zweite Schicht und eine dritte Schicht aufweist; eine erste 5G-NR-Rechenressource der Vielzahl der 5G-NR-Rechenressourcen der ersten Schicht zugeordnet ist; eine zweite 5G-NR-Rechenressource der Vielzahl der 5G-NR-Rechenressourcen der zweiten Schicht zugeordnet ist; die API der dritten Schicht zugeordnet ist; und die dritte Schicht sich zwischen der ersten und der zweiten Schicht befindet.
  9. Prozessor nach einem der vorhergehenden Ansprüche, wobei: die API darüber hinaus ausgestaltet ist, um Informationen zwischen einer ersten Schicht und einer zweiten Schicht zu übertragen, die einem 5G-NR-Netzprotokoll entsprechen, wobei eine oder mehrere aus der Vielzahl der 5G-NR-Rechenressourcen, die der zweiten Schicht zugeordnet sind, eine Operation anfordern, die einem ersten Informationsübertragungstyp zugeordnet ist; und die Ausführung der API eine oder mehrere aus der Vielzahl der 5G-NR-Rechenressourcen, die der ersten Schicht zugeordnet sind, veranlasst, eine Operation auszuführen, die einem zweiten Informationsübertragungstyp zugeordnet ist.
  10. System, das einen Speicher umfasst, um Anweisungen zu speichern, die als Ergebnis einer Ausführung durch einen oder mehrere Prozessoren das System veranlassen,: dass eine oder mehrere Schaltungen eine Anwendungsprogrammierschnittstelle, API, ausführen, um Daten von einem Speicher zu erhalten, der ausgewählt ist, um zur Übertragung von Informationen zwischen einer Vielzahl von Rechenressourcen der fünften Generation New Radio, 5G-NR, verwendet zu werden.
  11. System nach Anspruch 10, wobei die Ausführung der API zumindest teilweise auf einem Transportprotokoll basiert, das einer aus der Vielzahl der 5G-NR-Rechenressourcen zugeordnet ist.
  12. System nach Anspruch 10 oder 11, wobei: die Informationen zwischen einer ersten Schicht und einer zweiten Schicht eines 5G-NR-Netzprotokollstacks zu übertragen sind; und die erste Schicht und die zweite Schicht jeweils einem anderen Transportprotokoll zugeordnet sind.
  13. System nach einem der Ansprüche 10 bis 12, wobei eine Anwendung, die einer aus der Vielzahl der 5G-NR-Rechenressourcen zugeordnet ist, die API aufruft und keine Informationen über ein Transportprotokoll hat, das von einer oder mehreren aus der Vielzahl der 5G-NR-Rechenressourcen unterstützt wird.
  14. System nach einem der Ansprüche 10 bis 13, wobei die API in eine andere API eingebettet ist.
  15. System nach einem der Ansprüche 10 bis 14, wobei die Informationen unter Verwendung einer Anwendung zu übertragen sind, die bewirkt, dass Aufrufe von einer Schicht, die einem Transportprotokoll zugeordnet ist, Operationen in einer zweiten Schicht, die einem zweiten Transportprotokoll zugeordnet ist, durchführen.
  16. System nach einem der Ansprüche 10 bis 15, das darüber hinaus umfasst einen Netz-Orchestrator, der ausgestaltet ist, um ein oder mehrere Transportprofile zu identifizieren, die von einer aus der Vielzahl der 5G-NR-Rechenressourcen unterstützt werden, und wobei der Netz-Orchestrator ausgestaltet ist, um eine zweite aus der Vielzahl der 5G-NR-Rechenressourcen mit der einen 5G-NR-Rechenressource einzusetzen, die mit einem Transportprofil konfiguriert ist, das von der zweiten 5G-NR-Rechenressource unterstützt wird.
  17. System nach einem der Ansprüche 10 bis 16, wobei eine oder mehrere aus der Vielzahl der 5G-NR-Rechenressourcen eine virtuelle Einrichtung sind.
  18. Maschinenlesbares Medium, auf dem ein oder mehrere Anweisungen gespeichert sind, die, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, den einen oder die mehreren Prozessoren veranlassen, dass zumindest: eine oder mehrere Schaltungen eine Anwendungsprogrammierschnittstelle, API, ausführen, um Daten von einem Speicher zu erhalten, der ausgewählt ist, um zum Übertragen von Informationen zwischen einer Vielzahl von Rechenressourcen der fünften Generation New Radio, 5G-NR, verwendet zu werden.
  19. Maschinenlesbares Medium nach Anspruch 18, wobei die Ausführung der API zumindest teilweise auf einer Transportkonfiguration basiert, die einer aus der Vielzahl der 5G-NR-Rechenressourcen zugeordnet ist.
  20. Maschinenlesbares Medium nach Anspruch 18 oder 19, wobei: die Informationen zwischen einer ersten Schicht und einer zweiten Schicht eines 5G-NR-Netzprotokollstacks unter Verwendung einer dritten Schicht zwischen der ersten und der zweiten Schicht zu übertragen sind, was zumindest teilweise auf mehreren Transportprotokollen basiert.
  21. Maschinenlesbares Medium nach einem der Ansprüche 18 bis 20, wobei die eine oder die mehreren Schaltungen darüber hinaus ausgestaltet sind, um die API ohne Informationen ausführen, die einem Übertragungstyp zugeordnet sind, der einer oder mehreren der 5G-NR-Rechenressourcen zugeordnet ist.
  22. Maschinenlesbares Medium nach einem der Ansprüche 18 bis 21, wobei der eine oder die mehreren Prozessoren eine oder mehrere Grafikverarbeitungseinheiten, GPUs, sind.
  23. Maschinenlesbares Medium nach einem der Ansprüche 18 bis 22, wobei: eine aus der Vielzahl der 5G-NR-Rechenressourcen ausgestaltet ist, um die API aufzurufen; und die Ausführung der API zumindest teilweise bewirkt, dass die eine 5G-NR-Rechenressource Informationen an eine oder mehrere andere aus der Vielzahl der 5G-NR-Rechenressourcen überträgt, die unterschiedliche Transportprotokolle unterstützen, ohne Modifikation bezüglich der einen 5G-NR-Rechenressource.
  24. Maschinenlesbares Medium nach einem der Ansprüche 18 bis 23, wobei: der ausgewählte Speicher ein zugewiesener Puffer ist; und ein Referenzzähler, der dem zugewiesenen Puffer zugeordnet ist, nach der Ausführung der API unverändert bleibt.
  25. Maschinenlesbares Medium nach einem der Ansprüche 18 bis 24, wobei eine aus der Vielzahl der 5G-NR-Rechenressourcen mit einem Transportprofil konfiguriert wurde, das von einer zweiten aus der Vielzahl der 5G-NR-Rechenressourcen unterstützt wird.
  26. Verfahren umfassend: Ausführen einer Anwendungsprogrammierschnittstelle, API, um Daten von einem Speicher zu erhalten, der ausgewählt wird, um zum Übertragen von Informationen zwischen einer Vielzahl von Rechenressourcen der fünften Generation New Radio, 5G-NR, verwendet zu werden.
  27. Verfahren nach Anspruch 26, wobei die Ausführung der API zumindest teilweise auf einem Transportprofil basiert, das einer aus der Vielzahl der 5G-NR-Rechenressourcen zugeordnet ist.
  28. Verfahren nach Anspruch 26 oder 27, das darüber hinaus ein Identifizieren eines oder mehrerer Transportprofile, die von einer oder mehreren aus der Vielzahl der 5G-NR-Rechenressourcen unterstützt werden, umfasst.
  29. Verfahren nach einem der Ansprüche 26 bis 28, das darüber hinaus umfasst Konfigurieren einer 5G-NR-Rechenressource aus der Vielzahl der 5G-NR-Rechenressourcen mit einem Transportprofil, das von der einen 5G-NR-Rechenressource unterstützt wird; und Einsetzen der konfigurierten einen 5G-NR-Rechenressource mit einer zweiten 5G-N R-Rechenressource.
  30. Verfahren nach einem der Ansprüche 26 bis 29, wobei die API ausgestaltet ist, um von einer 5G-NR-Rechenressource aus der Vielzahl der 5G-NR-Rechenressourcen aufgerufen zu werden, die mit einer zweiten 5G-NR-Rechenressource aus der Vielzahl der 5G-NR-Rechenressourcen eingesetzt wurde, wobei die zweite 5G-NR-Rechenressource mit einem oder mehreren Transportprofilen konfiguriert wurde.
  31. Verfahren nach einem der Ansprüche 26 bis 30, das darüber hinaus ein Übertragen der Informationen unter Verwendung einer Anwendung umfasst, die die API auf eine Operation abbildet, die mit einem Transportprotokoll in Beziehung steht, wobei die Anwendung zumindest teilweise auf einem Hardwarebeschleuniger implementiert ist.
  32. Verfahren nach einem der Ansprüche 26 bis 31, wobei die API in eine andere API eingebettet ist.
  33. Verfahren nach einem der Ansprüche 26 bis 32, wobei: die Informationen zwischen zwei Schichten eines 5G-NR-Netzprotokollstacks zu übertragen sind, wobei jede Schicht einem anderen Transportprotokoll zugeordnet ist; und die API sich in einer dritten Schicht befindet.
  34. Verfahren nach einem der Ansprüche 26 bis 33, wobei die API als Teil eines Zero-Copy-Puffer-Verfahrens verwendet wird.
  35. Verfahren nach einem der Ansprüche 26 bis 34, wobei die Informationen verschiedene Nachrichten aufweisen, die jeweils einem anderen Informationsübertragungstyp zugeordnet sind; und die Informationen zwischen zwei aus der Vielzahl der 5G-NR-Rechenressourcen unter Verwendung von Transportmitteln zu übertragen sind.
DE102023106289.1A 2022-03-16 2023-03-14 Anwendungsprogrammierschnittstelle zum erhalten von daten Pending DE102023106289A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
PCT/CN2022/081192 WO2023173324A1 (en) 2022-03-16 2022-03-16 Application programming interface to select storage
IBPCT/CN2022/081192 2022-03-16
US17/720,205 2022-04-13
US17/720,205 US20230297452A1 (en) 2022-03-16 2022-04-13 Application programming interface to obtain data

Publications (1)

Publication Number Publication Date
DE102023106289A1 true DE102023106289A1 (de) 2023-09-21

Family

ID=87849544

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102023106289.1A Pending DE102023106289A1 (de) 2022-03-16 2023-03-14 Anwendungsprogrammierschnittstelle zum erhalten von daten

Country Status (2)

Country Link
CN (1) CN116775328A (de)
DE (1) DE102023106289A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117275654B (zh) * 2023-11-02 2024-05-03 中世康恺科技有限公司 一种检查检验互认数据采集方法及装置

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
Grafikspeicher 2233-2234
Grafikverarbeitungsmaschinen 2231-2232
M mit jeder der Grafikverarbeitungsmaschinen 2231-2232

Also Published As

Publication number Publication date
CN116775328A (zh) 2023-09-19

Similar Documents

Publication Publication Date Title
DE112021001731T5 (de) Beschleunigte betriebsabläufe von new radio der fünften generation (5g)
DE112020006125T5 (de) Beschleunigte parallele verarbeitung von 5g nr-signalinformationen
DE112020005347T5 (de) 5g-ressourcen-zuweisungstechnik
DE112020005097T5 (de) Parallele ratenanpassungsaufhebung und schicht-demapping für gemeinsamen physischen uplink-kanal
DE102021104387A1 (de) Verfahren zur durchführung bit-linearer transformationen
DE112020004562T5 (de) Paritätsprüfungs-Decodierung
DE112020005237T5 (de) Ablaufsteuerungsverfahren für LDPC-Dekodierung
DE102021129866A1 (de) Steuerung der Bandbreitenzuweisung für Kommunikationen der fünften Generation (5G) new radio
DE102021132995A1 (de) Parallele vorcodierung für downlink- übertragung
DE102022103365A1 (de) Verfahren zum durchführen einer demodulation von funkkommunikations-signaldaten
US20230281053A1 (en) Application programing interface to indicate concurrent wireless cell capability
US20230283691A1 (en) Application programming interface to indicate a technique to perform a wireless cell
DE112021000792T5 (de) Kanalentzerrung für new radio der fünften generation (5g)
DE102023121057A1 (de) Drahtlose strahlauswahl
DE102023121370A1 (de) Referenzsignalerzeugung
DE102023106289A1 (de) Anwendungsprogrammierschnittstelle zum erhalten von daten
DE102023104842A1 (de) Anwendungsprogrammierschnittstelle zur angabe einer anzahl von funkzellen
DE102023104847A1 (de) Anwendungsprogrammierschnittstelle zum bestimmen, ob funkzellen zugewiesen wurden
DE102023104845A1 (de) Anwendungsprogrammierschnittstelle zum zuweisen von funkzellen
DE102022128028A1 (de) Angaben einer funksignalstärke
DE102022124608A1 (de) Parallele auswahl von informationen von new radio der fünften generation (5g)
DE102022114650A1 (de) 5g-nr software-framework mit mehreren zellen
DE112022001318T5 (de) Schnittstelle für mehrere Prozessoren
DE112022000278T5 (de) Verfahren zur durchführung einer min-sum-decodierung von qc-ldpc-codewörtern von signaldaten zur drahtlosen kommunikation
DE112020007672T5 (de) Intra-schicht-adapter für die new radio-kommunikation der fünften generation (5g-nr)

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H04L0069300000

Ipc: H04W0080000000