DE112020005347T5

DE112020005347T5 - 5g-ressourcen-zuweisungstechnik

Info

Publication number: DE112020005347T5
Application number: DE112020005347.4T
Authority: DE
Inventors: Yan Huang; James Hansen Delfeld; Harsha Deepak Banuli Nanje Gowda
Original assignee: Nvidia Corp
Current assignee: Nvidia Corp
Priority date: 2019-10-30
Filing date: 2020-10-23
Publication date: 2022-08-11
Also published as: GB2602934A; WO2021086759A1; GB202205670D0; KR20220083769A; JP2023501135A; CN114930904A; US20210135733A1; AU2020375735A1

Abstract

Vorrichtungen, Systeme und Techniken zum Auswählen einer Gruppe von Geräten zur Nutzung eines Frequenzbands. In mindestens einer Ausführungsform wird eine Vielzahl von Gruppierungen parallel erzeugt, und eine der ausgewählten Gruppierungen wird ausgewählt, um das Frequenzband zu nutzen.

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNG
Diese Anmeldung beansprucht Priorität aus der US-Patentanmeldung Nr. 16/669,402 , eingereicht am 30. Oktober 2019, mit dem Titel „5G RESOURCE ASSIGNMENT TECHNIQUE“, deren gesamter Inhalt durch Bezugnahme in vollem Umfang und für alle Zwecke hierin einbezogen wird.
GEBIET DER ERFINDUNG
Mindestens eine Ausführungsform bezieht sich auf Techniken zum Zuweisen mehrerer Kommunikationsgeräte zu einem Frequenzband zur gleichzeitigen Übertragung von Daten.
HINTERGRUND
Eine drahtlose Kommunikationsvorrichtung kann Übertragungen an mehrere Empfangsvorrichtungen richten. Die Bestimmung von Betriebsparametern für solche Übertragungen kann verbessert werden.
Figurenliste
Verschiedene Techniken werden unter Bezugnahme auf die Zeichnungen beschrieben, in denen:

1 veranschaulicht ein Beispielsystem, das eine Zuweisung von Frequenzressourcen durchführt, gemäß mindestens einer Ausführungsform;
2 veranschaulicht ein Beispiel einer Zuweisung von Frequenzressourcen, gemäß mindestens einer Ausführungsform;
3 veranschaulicht eine beispielhafte Technik zum Durchführen einer Zuweisung von Frequenzressourcen, gemäß mindestens einer Ausführungsform;
4 veranschaulicht ein beispielhaftes Parallelrechensystem zur Durchführung einer Zuweisung von Frequenzressourcen, gemäß mindestens einer Ausführungsform;
5 veranschaulicht ein Beispiel eines heuristischen Algorithmus zur Erzeugung einer Kandidatengruppe, gemäß mindestens einer Ausführungsform;
6 veranschaulicht ein Beispielsystem zur Durchführung einer MU-MIMO-Übertragung, gemäß mindestens einer Ausführungsform;
7 veranschaulicht ein Beispielsystem zum Auswählen einer Gruppe von Geräten zur Nutzung eines Frequenzbands, gemäß mindestens einer Ausführungsform;
8 veranschaulicht ein Beispiel für ein Rechenzentrumssystem gemäß mindestens einer Ausführungsform;
9A veranschaulicht ein Beispiel für ein autonomes Fahrzeug gemäß mindestens einer Ausführungsform;
9B veranschaulicht ein Beispiel für Kamerastandorte und Sichtfelder für das autonome Fahrzeug von 9A, gemäß mindestens einer Ausführungsform;
9C ist ein Blockdiagramm, das eine beispielhafte Systemarchitektur für das autonome Fahrzeug von 9A gemäß mindestens einer Ausführungsform veranschaulicht;
9D ist ein Diagramm, das ein System zur Kommunikation zwischen einem oder mehreren cloudbasierten Servern und dem autonomen Fahrzeug von 9A gemäß mindestens einer Ausführungsform darstellt;
10 ist ein Blockdiagramm, das ein Computersystem gemäß mindestens einer Ausführungsform darstellt;
11 ist ein Blockdiagramm, das ein Computersystem gemäß mindestens einer Ausführungsform darstellt;
12 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
13 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
14A veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
14B veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
14C veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
14D veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
14E und 14F veranschaulichen ein gemeinsames Programmiermodell gemäß mindestens einer Ausführungsform;
15 veranschaulicht beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren gemäß mindestens einer Ausführungsform;
16A und 16B veranschaulichen beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren gemäß mindestens einer Ausführungsform;
17A und 17B veranschaulichen eine zusätzliche beispielhafte Grafikprozessorlogik gemäß mindestens einer Ausführungsform;
18 veranschaulicht ein Computersystem gemäß mindestens einer Ausführungsform;
19A veranschaulicht einen Parallelprozessor gemäß mindestens einer Ausführungsform;
19B veranschaulicht eine Partitionseinheit gemäß mindestens einer Ausführungsform;
19C veranschaulicht einen Verarbeitungscluster gemäß mindestens einer Ausführungsform;
19D veranschaulicht einen Grafik-Multiprozessor gemäß mindestens einer Ausführungsform;
20 veranschaulicht ein Multi-Grafikprozessoreinheits- (GPU-) System gemäß mindestens einer Ausführungsform;
21 veranschaulicht einen Grafikprozessor gemäß mindestens einer Ausführungsform;
22 ist ein Blockdiagramm, das eine Prozessor-Mikroarchitektur für einen Prozessor gemäß mindestens einer Ausführungsform veranschaulicht;
23 veranschaulicht zumindest Abschnitte eines Grafikprozessors gemäß einer oder mehrerer Ausführungsformen;
24 veranschaulicht zumindest Abschnitte eines Grafikprozessors gemäß einer oder mehreren Ausführungsformen;
25 veranschaulicht zumindest Abschnitte eines Grafikprozessors gemäß einer oder mehreren Ausführungsformen;
26 ist ein Blockdiagramm einer Grafikverarbeitungsmaschine eines Grafikprozessors gemäß mindestens einer Ausführungsform;
27 ist ein Blockdiagramm von mindestens Abschnitten eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform;
28A und 28B veranschaulichen gemäß mindestens einer Ausführungsform eine Thread-Ausführungslogik, die eine Anordnung von Prozessorelementen eines Grafikprozessorkerns aufweist;
29 veranschaulicht eine Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform;
30 veranschaulicht einen allgemeinen Verarbeitungscluster („GPC“) gemäß mindestens einer Ausführungsform;
31 veranschaulicht eine Speicherpartitionseinheit einer Parallelverarbeitungseinheit („PPU“) gemäß mindestens einer Ausführungsform;
32 veranschaulicht einen Streaming-Multiprozessor gemäß mindestens einer Ausführungsform;
33 veranschaulicht ein Netzwerk für die Kommunikation von Daten innerhalb eines drahtlosen 5G-Kommunikationsnetzwerks gemäß mindestens einer Ausführungsform;
34 veranschaulicht eine Netzwerkarchitektur für ein drahtloses 5G-LTE-Netzwerk gemäß mindestens einer Ausführungsform;
35 ist ein Diagramm, das einige grundlegende Funktionen eines mobilen Telekommunikationsnetzwerkes/-systems veranschaulicht, das gemäß LTE- und 5G-Prinzipien arbeitet, gemäß mindestens einer Ausführungsform;
36 veranschaulicht ein Funkzugangsnetzwerk, das Teil einer 5G-Netzwerkarchitektur sein kann, gemäß mindestens einer Ausführungsform;
37 stellt eine beispielhafte Darstellung eines 5G-Mobilkommunikationssystems, in dem eine Vielzahl verschiedener Arten von Einrichtungen verwendet wird, gemäß mindestens einer Ausführungsform bereit;
38 veranschaulicht ein Beispiel für ein System auf hoher Ebene gemäß mindestens einer Ausführungsform;
39 veranschaulicht eine Systemarchitektur eines Netzwerks gemäß mindestens einer Ausführungsform;
40 veranschaulicht beispielhafte Komponenten einer Einrichtung gemäß mindestens einer Ausführungsform;
41 veranschaulicht beispielhafte Schnittstellen von Basisbandschaltungen gemäß mindestens einer Ausführungsform;
42 veranschaulicht ein Beispiel für einen Uplink-Kanal gemäß mindestens einer Ausführungsform;
43 veranschaulicht eine Systemarchitektur eines Netzwerks gemäß mindestens einer Ausführungsform;
44 veranschaulicht einen Steuerebenen-Protokollstack gemäß mindestens einer Ausführungsform;
45 veranschaulicht einen Nutzebenen-Protokollstack gemäß mindestens einer Ausführungsform;
46 veranschaulicht Komponenten eines Kernnetzwerks gemäß mindestens einer Ausführungsform; und
47 veranschaulicht Komponenten eines Systems zur Unterstützung der Netzwerkfunktionsvirtualisierung (NFV) gemäß mindestens einer Ausführungsform.

DETAILLIERTE BESCHREIBUNG
1 veranschaulicht ein Beispielsystem, das eine Zuweisung von Frequenzressourcen durchführt, gemäß mindestens einer Ausführungsform.
In mindestens einer Ausführungsform sendet eine Basisstation 100 Signale an ein oder mehrere Kommunikationsgeräte 104. In mindestens einer Ausführungsform ist ein von der Basisstation übertragenes Signal ein Wi-Fi- oder 802.11-Signal. Beispiele von 802.11 können, in mindestens einer Ausführungsform, eines oder mehrere von 802.11ac Wave 1, 802.11ac Wave 2 und 802. 11ax umfassen.
In mindestens einer Ausführungsform umfasst eine Basisstation 100 Basisstationsantennen 102, die gleichzeitig Signale an eine Vielzahl von Kommunikationsgeräten 104 übertragen. In mindestens einer Ausführungsform umfasst die gleichzeitige Übertragung die Nutzung einer gleichen Frequenzressource, in einer Zeitspanne, um eine Vielzahl von Signalen zu übertragen. In mindestens einer Ausführungsform ist die Zeitspanne in Übereinstimmung mit 802.11, das 802.11ac Wave 2 beinhalten kann.
In mindestens einer Ausführungsform wird ein von einer Basisstation 100 übertragenes Signal in Übereinstimmung mit dem MU-MIMO (Multiple-User, Multiple-Input, Multiple-Output)-Protokoll übertragen. In mindestens einer Ausführungsform beinhaltet die MU-MIMO-Technologie 802.11ac Wave 2 oder NextGen AC.
In mindestens einer Ausführungsform verwendet die Basisstation 100 Beamforming bzw. Strahlformung, um ein Signal hin zu einer beabsichtigten drahtlosen Vorrichtung zu richten.
In mindestens einer Ausführungsform bestimmt ein Planer 108 einen Sendeplan für das Senden von Signalen von der Basisstation 100 an Kommunikationsvorrichtungen 104. Dies kann, in mindestens einer Ausführungsform, ein Steuern der Nutzung der Antennen der Basisstation 102 beinhalten. In mindestens einer Ausführungsform identifiziert der Planer 108 Gruppen von Kommunikationsvorrichtungen 104, an welche Signale gleichzeitig an mehrere Geräte übertragen werden können. In mindestens einer Ausführungsform kann ein Planer 108 beispielsweise gleichzeitig Signale an Kommunikationsvorrichtungen 106a, b, c in einer ersten Gruppe übertragen und dann gleichzeitig Signale an Kommunikationsvorrichtungen 106d, e in einer zweiten Gruppe übertragen.
In mindestens einer Ausführungsform umfasst ein Gruppieren von Geräten einen Satz von Vorrichtungen bzw. Geräten, die einer Frequenzressource zuzuordnen sind, wie beispielsweise einem Bereich von Frequenzen von f₁ bis f₂, während einer Zeitspanne von t₁ bis t₂. Dabei können die Frequenzen f1 und f2 und die Zeiten t1 und t2 beliebig oder durch einen Industriestandard, wie beispielsweise 5G New Radio, MU-MIMO usw., definiert sein.
2 veranschaulicht ein Beispiel für die Zuweisung von Frequenzressourcen, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform bestimmt ein Planer 202 eine Zuweisung von Ressourcen 200 unter einer Vielzahl von Kommunikationsvorrichtungen 204.
In mindestens einer Ausführungsform umfasst die Zuweisung von Frequenzressourcen 200 die Zuweisung von Geräten 204 zu Gruppen 206, 208.
In mindestens einer Ausführungsform sind verfügbare Frequenzen nach Frequenz und Zeit in Frequenzressourcen 200 unterteilt. Zum Beispiel umfasst in mindestens einer Ausführungsform eine Frequenzressource die Nutzung von Frequenzen f₁ bis f₂, von der Zeit t₁ bis t₂, wobei f₁ und f₂ ein Frequenzband und t₁ und t₂ einen Zeitschlitz definieren.
In mindestens einer Ausführungsform führt ein Planer 202 eine Zuweisung von Frequenzressourcen durch. In mindestens einer Ausführungsform führt ein Planer 202 eine Zuweisung von Frequenzressourcen durch, indem er zumindest die Geräte 204 Gruppen zuweist. In mindestens einer Ausführungsform könnte ein Planer beispielsweise einen Satz von Geräten 204b, c, e einer ersten Gruppe 206 und einen anderen Satz von Geräten 204a, e, f einer zweiten Gruppe 208 zuweisen.
In mindestens einer Ausführungsform führt ein Planer 202 eine Zuweisung von Frequenzressourcen durch, indem er zumindest Gruppen zu Frequenzressourcen zuweist. In mindestens einer Ausführungsform weist ein Planer 202 beispielsweise eine erste Gruppe 206 einer ersten Frequenzressource 214 und eine zweite Gruppe 216 einer zweiten Frequenzressource zu.
3 veranschaulicht ein Beispiel der Durchführung einer Zuweisung von Frequenzressourcen, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform erzeugt ein Planer, wie z.B. der in 8 dargestellte Planer 108, eine Gruppe von Geräten, die eine Frequenzressource verwenden sollen, basierend auf einer Parallelrechentechnik. In mindestens einer Ausführungsform führt ein Ausführungsstrang bzw. Ausführungs-Thread Operationen durch, die ein Erzeugen einer Kandidatengruppe 302, ein Berechnen einer Vorcodierungsmatrix 304 und ein Vorhersagen einer Summenrate 306 umfassen. In mindestens einer Ausführungsform wird eine Vielzahl solcher Threads ausgeführt, um eine Vielzahl von Kandidatengruppierungen zu erzeugen. Aus diesen kann dann eine Gruppe aus den Kandidatengruppen 308 ausgewählt und einer Frequenzressource 300 zugewiesen werden.
In mindestens einer Ausführungsform ist eine Summenrate eine Summe von Kommunikationsraten zwischen einer Basisstation und Kommunikationsvorrichtungen bzw. -geräten, mit welchen die Basisstation kommuniziert. In mindestens einer Ausführungsform ist eine Summenrate eine Summe von Kommunikationsraten zwischen einer Basisstation und Kommunikationsvorrichtungen in einer Gruppierung von Kommunikationsvorrichtungen. In mindestens einer Ausführungsform wird eine Summenrate auf der Grundlage von Vorhersagen von Kommunikationsraten berechnet.
In mindestens einer Ausführungsform wird eine Kandidatengruppe unter Verwendung eines heuristischen Algorithmus erstellt. Ein heuristischer Algorithmus umfasst in mindestens einer Ausführungsform einen Algorithmus, welcher Lösungen erzeugt, die zwar nicht unbedingt optimal, vollständig oder genau sind, aber in einem angemessenen Zeitrahmen erzeugt werden oder anderweitig einigermaßen effizient sind. In mindestens einer Ausführungsform berechnet ein Planer beispielsweise Kanalgewinne bzw. Kanalverstärkungen für jede Kommunikationsvorrichtung, ordnet die Kommunikationsvorrichtungen nach Kanalverstärkung und wählt Mitglieder der Kandidatengruppe auf der Grundlage der Rangfolge aus. Dieser Ansatz kann dazu führen, dass innerhalb eines angemessenen Zeitrahmens Kandidatengruppen gebildet werden, die einigermaßen, wenn auch nicht notwendigerweise optimal, geeignet sind.
In mindestens einer Ausführungsform wird eine Vorcodierungsmatrix für die Kandidatengruppe berechnet. In mindestens einer Ausführungsform bezieht sich eine Vorcodierungsmatrix auf die Strahlformung und beschreibt Parameter für die Kombination von Daten zur Übertragung über mehrere Antennen. In mindestens einer Ausführungsform erleichtern diese Parameter eine Multi-Stream- oder Multi-Layer-Übertragung in einem drahtlosen Kommunikationssystem.
In mindestens einer Ausführungsform wird eine Summenrate berechnet, um den Durchsatz des Kommunikationssystems abzuschätzen, der unter Verwendung der Kandidatengruppierung erreicht werden kann. In mindestens einer Ausführungsform ist der Durchsatz ein Indikator für die durchschnittliche Rate der Nachrichtenübermittlung zwischen einer Basisstation und Kommunikationsvorrichtungen in einer Kandidatengruppe.
In mindestens einer Ausführungsform wird eine Gruppe aus den generierten Kandidatengruppen ausgewählt. In mindestens einer Ausführungsform werden die Kandidatengruppen parallel generiert, um die Bewertung einer breiten Vielzahl von möglichen Gruppierungen zu erleichtern. In mindestens einer Ausführungsform wird eine Kandidatengruppe ausgewählt, die einer hohen Summenrate zugeordnet ist. In mindestens einer Ausführungsform wird eine Kandidatengruppe mit der höchsten Summenrate unter den ausgewerteten Gruppen ausgewählt. In mindestens einer Ausführungsform wird eine ausgewählte Gruppe verwendet, um Parameter für die Übertragung von Daten zwischen einer Basisstation und Kommunikationsvorrichtungen in einer ausgewählten Gruppe festzulegen.
4 veranschaulicht Beispiel eines parallelen Rechensystems zum Durchführen einer Zuweisung von Frequenzressourcen, gemäß mindestens einer Ausführungsform.
In mindestens einer Ausführungsform erzeugt ein Thread-Block 400a eines Prozessors Kandidatengruppierungen für eine Frequenzressource 402b und wählt eine Gruppierung unter diesen Kandidaten aus. Ebenso erzeugt ein Thread-Block 400b...400n jeweils Kandidatengruppierungen für eine entsprechende Frequenzressource 402b...400n und wählt eine Gruppierung aus den jeweils erzeugten Kandidaten aus. In mindestens einer Ausführungsform arbeiten die Thread-Gruppen 400a...400n parallel, um für ihre jeweiligen Frequenzressourcen 402a...400n Kandidatengruppierungen zu erzeugen und Gruppierungen aus diesen Kandidaten auszuwählen.
In mindestens einer Ausführungsform umfasst ein Thread-Block eine Gruppe von Threads, die seriell oder parallel ausgeführt werden. In mindestens einer Ausführungsform wird jeder Thread eines Thread-Blocks parallel auf einem Streaming-Prozessor ausgeführt, der allen Threads dieses Thread-Blocks gemeinsam ist.
In mindestens einer Ausführungsform führt jeder der Thread-Blöcke 400a...400n Operationen durch, die ein Erzeugen von Kandidatengruppierungen 410, ein Auswerten von Kandidatengruppierungen 412 und ein Auswählen einer besten Gruppierung aus den Kandidatengruppierungen 414 umfassen.
In mindestens einer Ausführungsform beinhaltet eine Operation zum Erzeugen von Kandidatengruppierungen 410 weitere Operationen, welche ein Berechnen von Kanalgewinnen bzw. - verstärkungen 420, ein Sortieren von Kommunikationsvorrichtungsgruppen auf der Grundlage ihrer jeweiligen Kanalverstärkungen 422 und ein Verwenden eines heuristischen Algorithmus zum Erzeugen von Kandidatengruppierungen 424 umfassen können.
In mindestens einer Ausführungsform beinhaltet eine Operation zur Bewertung von Kandidatengruppierungen 412 weitere Operationen, welche eine Berechnung von Gram-Matrizen 430, eine Berechnung von Matrixinversen 432 und eine Berechnung von Summenraten 434 umfassen können.
5 veranschaulicht ein Beispiel für einen heuristischen Algorithmus zur Erzeugung einer Kandidatengruppe, gemäß mindestens einer Ausführungsform.
In mindestens einer Ausführungsform werden mehrere heuristische Algorithmen zur Erzeugung einer Kandidatengruppe parallel ausgeführt. In mindestens einer Ausführungsform wird eine Operation 502 durchgeführt, um die Ausführung eines heuristischen Algorithmus zum Erzeugen einer Kandidatengruppe durch Starten von Rechenkernen zur parallelen Ausführung einzuleiten. In mindestens einer Ausführungsform entspricht ein Rechenkern einer Funktion oder Routine zur Ausführung durch eine Parallelrechenarchitektur. In mindestens einer Ausführungsform ist ein Rechenkern einem CUDA-Programmiermodell und einer CUDA-Architektur zugeordnet. In mindestens einer Ausführungsform führt ein Rechenkern eine oder mehrere von Operationen 504-512 durch.
In mindestens einer Ausführungsform umfasst ein heuristischer Algorithmus zum Erzeugen einer Kandidatengruppe eine Operation 504 zum Berechnen der Kanalverstärkung für eine Kommunikationsvorrichtung.
In mindestens einer Ausführungsform umfasst ein heuristischer Algorithmus zur Erzeugung einer Kandidatengruppe eine Operation 506 zur Einstufung bzw. Rangordnung von Kommunikationsvorrichtungen nach ihren jeweiligen Kanalverstärkungen.
In mindestens einer Ausführungsform umfasst ein heuristischer Algorithmus zur Erzeugung einer Kandidatengruppe eine Operation 508 zur Prüfung auf Orthogonalität in Bezug auf eine Basisstation und eine Kommunikationsvorrichtung, mit welcher eine Basisstation kommuniziert. In mindestens einer Ausführungsform umfassen Prüfungen auf Orthogonalität ein Bestimmen eines Interferenzgrads zwischen zwei oder mehr Signalen.
In mindestens einer Ausführungsform umfasst ein heuristischer Algorithmus zum Erzeugen einer Kandidatengruppe eine Operation 510 zum Hinzufügen einer nächstran-gigen Kommunikationsvorrichtung einer Kandidatengruppe unter Einhaltung von Orthogonalitätsbeschränkungen.
In mindestens einer Ausführungsform umfasst ein Algorithmus zur Erzeugung einer Kandidatengruppe eine Operation 512 zur Vervollständigung einer Kandidatengruppe. In mindestens einer Ausführungsform wird eine Kandidatengruppe als abgeschlossen betrachtet, wenn der Frequenzressource keine weiteren Kommunikationen zugewiesen werden können.
6 veranschaulicht ein Beispielsystem zur Durchführung einer MU-MIMO-Übertragung, gemäß mindestens einer Ausführungsform.
In mindestens einer Ausführungsform weist eine Operation 602 Prozessorkerne zu, um eine Vielzahl von Kandidatengruppierungen zu erzeugen, wobei die Kandidatengruppierungen für die Nutzung einer Frequenzressource in einer MU-MIMO-Übertragung bestimmt sind.
In mindestens einer Ausführungsform entspricht ein Kernel einem Programm, einer Funktion oder einer Prozedur, die Rechenoperationen durchführt. In mindestens einer Ausführungsform dienen diese Rechenoperationen der Erzeugung von Kandidatengruppierungen durch Ausführung eines Algorithmus, wie beispielsweise eines heuristischen Algorithmus zur Gruppierung von Kommunikationsvorrichtungen zur gleichzeitigen Nutzung einer Frequenzressource.
In mindestens einer Ausführungsform führt ein Kernel Threads aus, die einer Thread-Gruppe oder einem Thread-Warp zugeordnet sind. In mindestens einer Ausführungsform führt ein Prozessorkern Threads einer Thread-Gruppe oder eines Thread-Warps aus. In mindestens einer Ausführungsform umfasst eine Operation 602 zum Zuweisen von Prozessorkernen zur Erzeugung von Kandidatengruppierungen den Aufruf von Anwendungsprogrammierschnittstellen, um die Ausführung eines Kernels durch einen Prozessorkern zu veranlassen. In mindestens einer Ausführungsform wird der Kernel mehrmals parallel durch eine Thread-Gruppe oder einen Thread-Warp ausgeführt, die auf einem Prozessorkern ausgeführt wird.
In mindestens einer Ausführungsform erzeugt eine Operation 604 parallel Kandidatengruppierungen. In mindestens einer Ausführungsform werden mehrere Threads einer Thread-Gruppe oder eines Thread-Warps parallel auf einem Prozessorkern ausgeführt, um mehrere Kandidatengruppierungen zu erzeugen. In mindestens einer Ausführungsform erzeugt ein Thread einer Thread-Gruppe oder eines Thread-Warps eine Kandidatengruppierung unter Verwendung eines heuristischen Algorithmus, wie beispielsweise eines heuristischen Algorithmus ähnlich dem in 5 dargestellten. In mindestens einer Ausführungsform werden die Operationen eines heuristischen Algorithmus zur Erzeugung von Kandidatengruppen parallel von Threads einer Thread-Gruppe oder eines Thread-Warps ausgeführt. In mindestens einer Ausführungsform umfassen die parallel durchgeführten Operationen zum Erzeugen einer Kandidatengruppierung Operationen zum Berechnen von Kanalverstärkungen, Operationen zum Einstufen oder Sortieren von Kommunikationsvorrichtungen und Operationen zum Auswählen von Kommunikationsvorrichtungen zur Aufnahme in eine Kandidatengruppe.
In mindestens einer Ausführungsform wertet eine Operation 606 Kandidatengruppierungen parallel aus. In mindestens einer Ausführungsform umfassen die von den Threads einer Thread-Gruppe oder eines Thread-Warps parallel durchgeführten Operationen Operationen zur Berechnung von Gram-Matrizen, Operationen zur Berechnung von Matrixinversen und Operationen zur Berechnung von Summenraten.
In mindestens einer Ausführungsform wählt eine Operation 608 eine Gruppierung aus Kandidatengruppierungen aus. In mindestens einer Ausführungsform umfasst das Auswählen einer Gruppierung aus den Kandidatengruppierungen ein Vergleichen von für die Kandidatengruppen berechneten Summenraten und ein Auswählen einer Gruppe auf der Grundlage einer berechneten Summenrate.
In mindestens einer Ausführungsform führt eine Operation 610 eine MU-MIMO-Übertragung unter Verwendung einer ausgewählten Gruppierung durch. In mindestens einer Ausführungsform umfasst die Durchführung einer MU-MIMO-Übertragung die Strahlformung von Signalen an Kommunikationsvorrichtungen in einer ausgewählten Gruppierung.
7 veranschaulicht ein Beispielsystem zum Auswählen einer Gruppe von Geräten zum Nutzen eines Frequenzbands, gemäß mindestens einer Ausführungsform.
In mindestens einer Ausführungsform leitet eine Operation 702 die parallele Verarbeitung eines Gruppenauswahlalgorithmus ein. In mindestens einer Ausführungsform wird die parallele Verarbeitung durch eine Anwendungsprogrammierschnittstelle zur Nutzung einer parallelen Rechenarchitektur eingeleitet. In mindestens einer Ausführungsform wird eine Anwendungsprogrammierschnittstelle für eine CUDA-Architektur verwendet.
In mindestens einer Ausführungsform ist ein Thread-Block einem Frequenzband zugeordnet, und werden viele individuelle Ausführungen eines Gruppenauswahlalgorithmus von einem Prozessorkern durchgeführt, der Threads ausführt, die einem Thread-Block zugeordnet sind.
In mindestens einer Ausführungsform werden Parameter bereitgestellt, um die parallele Ausführung eines Gruppenauswahlalgorithmus zu veranlassen, eine Vielzahl möglicher Gruppierungen zu erzeugen. In mindestens einer Ausführungsform werden Parameter so bereitgestellt, dass Startbedingungen für jede Ausführung eines Gruppenauswahlalgorithmus variiert werden und die mehrfache Ausführung eines Gruppenauswahlalgorithmus dazu führt, dass eine Vielzahl von Kandidatengruppierungen erzeugt wird.
In mindestens einer Ausführungsform wird eine Operation 704 mehrfach parallel durchgeführt, um mehrere Gruppierungen für ein bestimmtes Frequenzband zu erzeugen. In mindestens einer Ausführungsform wird, wie unter Bezugnahme auf eie Operation 702 beschrieben wurde, eine Anwendungsprogrammierschnittstelle verwendet, um die Ausführung eines Algorithmus mehrfach parallel zu planen, so dass die Ausführung dieser Algorithmen eine Vielzahl potenzieller Gruppierungen erzeugt.
In mindestens einer Ausführungsform wird eine Gruppierung von Geräten zumindest teilweise auf der Grundlage eines heuristischen Algorithmus vorgenommen. In mindestens einer Ausführungsform kann ein heuristischer Algorithmus dazu neigen, Ergebnisse zu produzieren, die auf der Suche nach einem lokalen Maximum oder einem lokalen Minimum beruhen, die aber nicht global optimal sind. In mindestens einer Ausführungsform wird ein heuristischer Algorithmus mehrfach parallel mit unterschiedlichen Ausgangsbedingungen durchgeführt und erzeugt eine Vielzahl von potenzieller Gruppierungen.
In mindestens einer Ausführungsform umfasst ein heuristischer Algorithmus zur Erzeugung einer Gruppierung von Geräten ein iteratives Hinzufügen von Geräten zu einer Gruppierung von Geräten auf der Grundlage der Kanalverstärkung. In mindestens einer Ausführungsform werden Kommunikationsvorrichtungen nach der der jeweiligen Kommunikationsvorrichtung zugeordneten Verstärkung geordnet und der Reihe nach zu der Gruppe hinzugefügt. In mindestens einer Ausführungsform werden der Gruppe Geräte hinzugefügt, die Orthogonalitätsbeschränkungen unterliegen, die den bereits zu der Gruppe hinzugefügten Geräten zugeordnet sind.
In mindestens einer Ausführungsform wählt eine Operation 706 eine erzeugte Gruppierung aus und weist sie einer Frequenzressource zu, die dem Frequenzband und einer Zeitspanne zugeordnet ist.
In mindestens einer Ausführungsform wird eine erzeugte Gruppierung zumindest teilweise auf der Grundlage einer der ausgewählten Gruppierung zugeordneten Summenrate ausgewählt.
In mindestens einer Ausführungsform überträgt eine Operation 708 Daten in Übereinstimmung mit einer ausgewählten Gruppierung. In mindestens einer Ausführungsform umfasst die Übertragung in Übereinstimmung mit einer ausgewählten Gruppierung ein Übertragen innerhalb eines Frequenzbands für eine Zeitspanne. In mindestens einer Ausführungsform erfolgt die Übertragung innerhalb eines Frequenzbands und einer Zeitspanne zumindest teilweise auf der Grundlage eines 5G-Kommunikationsstandards. In mindestens einer Ausführungsform basiert eine MU-MIMO-Übertragung zumindest teilweise auf einer ausgewählten Gruppierung.
RECHENZENTRUM
8 veranschaulicht ein Beispiel eines Rechenzentrums 800, in dem mindestens eine Ausführungsform verwendet werden kann. In mindestens einer Ausführungsform weist das Rechenzentrum 800 eine Rechenzentrumsinfrastrukturschicht 810, eine Framework-Schicht 820, eine Software-Schicht 830 und eine Anwendungs-Schicht 840 auf.
In mindestens einer Ausführungsform, wie es in 8 gezeigt ist, kann die Rechenzentrumsinfrastrukturschicht 810 einen Ressourcen-Orchestrator 812, gruppierte Rechenressourcen 814 und Knoten-Rechenressourcen („Knoten-C.R.s“) 816(1)-916(N) aufweisen, wobei „N“ eine beliebige ganze, positive Zahl darstellt. In mindestens einer Ausführungsform können die Knoten-C.R.s 816(1)-916(N) eine beliebige Anzahl von Zentraleinheiten („CPUs“) oder anderen Prozessoren (einschließlich Beschleunigern, Field Programmable Gate Arrays (FPGAs), Grafikprozessoren usw.), Speichereinrichtungen (z.B., dynamischer Festwertspeicher), Speichereinrichtungen (z.B. Festkörper- oder Festplattenlaufwerke), Netzwerk-Eingabe-/Ausgabeeinrichtungen („NW I/O“), Netzwerk-Switches, virtuelle Maschinen („VMs“), Stromversorgungsmodule und Kühlmodule, usw. einschließen. In mindestens einer Ausführungsform kann es sich bei einem oder mehreren Knoten-C.R.s unter den Knoten-C.R.s 816(1)-916(N) um einen Server handeln, der über eine oder mehrere der oben erwähnten Rechenressourcen verfügt.
In mindestens einer Ausführungsform können die gruppierten Rechenressourcen 814 getrennte Gruppierungen von Knoten-C.R.s aufweisen, die in einem oder mehreren Racks (nicht gezeigt) untergebracht sind, oder viele Racks, die in Rechenzentren an verschiedenen geografischen Standorten untergebracht sind (ebenfalls nicht gezeigt). In mindestens einer Ausführungsform können separate Gruppierungen von Knoten-C.R.s innerhalb der gruppierten Rechenressourcen 814 gruppierte Rechen-, Netzwerk-, Speicher- oder Storage-Ressourcen aufweisen, die zur Unterstützung einer oder mehrerer Arbeitslasten ausgestaltet oder zugewiesen werden können. In mindestens einer Ausführungsform können mehrere Knoten-C.R.s, die CPUs oder Prozessoren aufweisen, in einem oder mehreren Racks gruppiert sein, um Rechenressourcen zur Unterstützung einer oder mehrerer Arbeitslasten bereitzustellen. In mindestens einer Ausführungsform können ein oder mehrere Racks auch eine beliebige Anzahl von Stromversorgungsmodulen, Kühlmodulen und Netzwerk-Switches in beliebiger Kombination aufweisen.
In mindestens einer Ausführungsform kann der Ressourcen-Orchestrator812 einen oder mehrere Knoten C.R.s 816(1)-916(N) und/oder gruppierte Rechenressourcen 814 ausgestalten oder anderweitig steuern. In mindestens einer Ausführungsform kann der Ressourcen-Orchestrator 812 eine Software-Design-Infrastruktur („SDI“)-Verwaltungseinheit für das Rechenzentrum 800 aufweisen. In mindestens einer Ausführungsform kann der Ressourcen-Orchestrator Hardware, Software oder eine Kombination davon aufweisen.
In mindestens einer Ausführungsform, wie es in 8 gezeigt ist, weist die Framework-Schicht 820 einen Job Scheduler bzw. Auftragsplaner 832, einen Konfigurationsverwalter 834, einen Ressourcenverwalter 836 und ein verteiltes Dateisystem 838 auf. In mindestens einer Ausführungsform kann die Framework-Schicht 820 einen Rahmen bzw. Framework zur Unterstützung der Software 832 der Software-Schicht 830 und/oder einer oder mehrerer Anwendungen) 842 der Anwendungs-Schicht 840 aufweisen. In mindestens einer Ausführungsform kann die Software 832 oder die Anwendung(en) 842 jeweils webbasierte Dienstsoftware oder Anwendungen aufweisen, wie sie beispielsweise von Amazon Web Services, Google Cloud und Microsoft Azure bereitgestellt werden. In mindestens einer Ausführungsform kann es sich bei der Framework-Schicht 820 um eine Art freies und quelloffenes Software-Webanwendungs-Framework wie Apache SparkTM (im Folgenden „Spark“) handeln, das ein verteiltes Dateisystem 838 für die Verarbeitung großer Datenmengen (z.B. „Big Data“) nutzen kann. In mindestens einer Ausführungsform kann der Auftragsplaner 832 einen Spark-Treiber aufweisen, um die Planung von Arbeitslasten zu erleichtern, die von verschiedenen Schichten des Rechenzentrums 800 unterstützt werden. In mindestens einer Ausführungsform kann der Konfigurationsverwalter 834 in der Lage sein, um verschiedene Schichten wie die Software-Schicht 830 und die Framework-Schicht 820, die Spark und das verteilte Dateisystem 838 aufweist, zur Unterstützung der Verarbeitung großer Datenmengen zu konfigurieren. In mindestens einer Ausführungsform kann der Ressourcenverwalter 836 in der Lage sein, geclusterte oder gruppierte Computerressourcen zu verwalten, die zur Unterstützung des verteilten Dateisystems 838 und des Auftragsplaners 832 zugeordnet oder zugewiesen sind. In mindestens einer Ausführungsform können geclusterte oder gruppierte Rechenressourcen gruppierte Rechenressourcen 814 in der Infrastrukturschicht810 des Rechenzentrums aufweisen. In mindestens einer Ausführungsform kann der Ressourcenverwalter 836 mit dem Ressourcenorchestrator 812 koordiniert sein, um diese zugeordneten oder zugewiesenen Computerressourcen zu verwalten.
In mindestens einer Ausführungsform kann die in der Software-Schicht 830 enthaltene Software 832 Software aufweisen, die von mindestens Abschnitten der Knoten-CRs 816(1)-916(N), der gruppierten Rechenressourcen 814 und/oder des verteilten Dateisystems 838 der Framework-Schicht 820 verwendet wird. In mindestens einer Ausführungsform können eine oder mehrere Arten von Software eine Internet-Such-Software, eine E-Mail-Virenscan-Software, eine Datenbank-Software und eine Streaming-Video-Content-Software aufweisen, sind aber nicht darauf beschränkt.
In mindestens einer Ausführungsform kann (können) die in der Anwendungs-Schicht 840 enthaltene(n) Anwendung(en) 842 eine oder mehrere Arten von Anwendungen aufweisen, die von mindestens Abschnitten der Knoten C.R.s 816(1)-916(N), gruppierten Rechenressourcen 814 und/oder dem verteilten Dateisystem 838 der Framework-Schicht 820 verwendet werden. In mindestens einer Ausführungsform können eine oder mehrere Arten von Anwendungen eine beliebige Anzahl von Genomanwendungen, kognitiven Berechnungen und Anwendungen für maschinelles Lernen aufweisen, einschließlich Trainings- oder Inferencing-Software, Framework-Software für maschinelles Lernen (z.B. PyTorch, TensorFlow, Caffe usw.) oder andere Anwendungen für maschinelles Lernen, die in Verbindung mit einer oder mehreren Ausführungsformen verwendet werden, sind aber nicht darauf beschränkt.
In mindestens einer Ausführungsform kann jeder von Konfigurationsverwalter 834, Ressourcenverwalter 836 und Ressourcen-Orchestrator 812 eine beliebige Anzahl und Art von selbstmodifizierenden Aktionen implementieren, die auf einer beliebigen Menge und Art von Daten basieren, die auf jede technisch machbare Weise erfasst werden. In mindestens einer Ausführungsform können selbstmodifizierende Aktionen einen Rechenzentrumsbetreiber des Rechenzentrums 800 davon entlasten, möglicherweise schlechte Konfigurationsentscheidungen zu treffen und möglicherweise nicht ausgelastete und/oder schlecht funktionierende Abschnitte eines Rechenzentrums zu vermeiden.
In mindestens einer Ausführungsform kann das Rechenzentrum 800 Werkzeuge, Dienste, Software oder andere Ressourcen aufweisen, um ein oder mehrere Modelle zum maschinellen Lernen zu trainieren oder Informationen unter Verwendung eines oder mehrerer Modelle zum maschinellen Lernen gemäß einer oder mehrerer hier beschriebener Ausführungsformen vorherzusagen oder abzuleiten. Beispielsweise kann in mindestens einer Ausführungsform ein Modell zum maschinellen Lernen durch Berechnung von Gewichtungsparametern gemäß einer neuronalen Netzwerkarchitektur unter Verwendung von Software und Rechenressourcen trainiert werden, die oben in Bezug auf das Rechenzentrum 800 beschrieben wurden. In mindestens einer Ausführungsform können trainierte Modelle zum maschinellen Lernen, die einem oder mehreren neuronalen Netzen entsprechen, verwendet werden, um Informationen abzuleiten oder vorherzusagen, wobei die oben beschriebenen Ressourcen in Bezug auf das Rechenzentrum 800 verwendet werden, indem Gewichtungsparameter verwendet werden, die durch eine oder mehrere hier beschriebene Trainingstechniken berechnet werden.
In mindestens einer Ausführungsform kann das Rechenzentrum CPUs, anwendungsspezifische integrierte Schaltungen (ASICs), GPUs, FPGAs oder andere Hardware verwenden, um Training und/oder Inferencing unter Verwendung der oben beschriebenen Ressourcen durchzuführen. Darüber hinaus können eine oder mehrere der oben beschriebenen Software- und/oder Hardwareressourcen als Dienst ausgestaltet sein, um es Benutzern zu ermöglichen, Informationen zu trainieren oder Inferencing durchzuführen, wie etwa Bilderkennung, Spracherkennung oder andere Dienste der künstlichen Intelligenz.
In mindestens einer Ausführungsform wird eine drahtlose Datenübertragung im Rechenzentrum 800 von Prozessoren, Rechenkernen oder Schaltkreisen zum parallelen Erzeugen von Gruppierungen von Geräten zur Nutzung eines Frequenzbands und Auswählen einer der erzeugten Gruppierungen durchgeführt.
AUTONOMES FAHRZEUG
9A veranschaulicht ein Beispiel für ein autonomes Fahrzeug 900 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das autonome Fahrzeug 900 (hier alternativ als „Fahrzeug 900“ bezeichnet) ohne Einschränkung ein Personenfahrzeug sein, wie z.B. ein Pkw, ein Lkw, ein Bus und/oder eine andere Art von Fahrzeug, das einen oder mehrere Fahrgäste aufnimmt. In mindestens einer Ausführungsform kann das Fahrzeug 900 ein Sattelschlepper sein, der für den Transport von Gütern verwendet wird. In mindestens einer Ausführungsform kann das Fahrzeug 900 ein Flugzeug, ein Roboterfahrzeug oder eine andere Art von Fahrzeug sein.
Autonome Fahrzeuge können in Form von Automatisierungsstufen beschrieben werden, die von der National Highway Traffic Safety Administration („NHTSA“), einer Abteilung des US-Verkehrsministeriums, und der Society of Automotive Engineers („SAE“) „Taxonomy and Definitions for Terms Related to Driving Automation Systems for On-Road Motor Vehicles“ (z.B. Standard Nr. J3016-201806, veröffentlicht am 15. Juni 2018, Standard Nr. J3016-201609, veröffentlicht am 30. September 2016, sowie frühere und zukünftige Versionen dieses Standards) definiert sind. In einer oder mehreren Ausführungsformen kann das Fahrzeug 900 in der Lage sein, um eine Funktionalität gemäß einer oder mehrerer der Stufen 1 bis 5 der Stufen des autonomen Fahrens auszuführen. Beispielsweise kann das Fahrzeug 900 in mindestens einer Ausführungsform in der Lage sein, bedingt automatisiert (Stufe 3), hochautomatisiert (Stufe 4) und/oder vollständig automatisiert (Stufe 5) zu fahren, je nach Ausführungsform.
In mindestens einer Ausführungsform kann das Fahrzeug 900 ohne Einschränkung Komponenten wie ein Fahrgestell, eine Fahrzeugkarosserie, Räder (z.B. 2, 4, 6, 8, 18 usw.), Reifen, Achsen und andere Komponenten eines Fahrzeugs aufweisen. In mindestens einer Ausführungsform kann das Fahrzeug 900 ohne Einschränkung ein Antriebssystem 950 aufweisen, wie z.B. einen Verbrennungsmotor, ein Hybrid-Elektroantrieb, einen reinen Elektromotor und/oder einen anderen Antriebssystemtyp. In mindestens einer Ausführungsform kann das Antriebssystem 950 mit einem Antriebsstrang des Fahrzeugs 900 verbunden sein, der unter anderem ein Getriebe aufweisen kann, um den Antrieb des Fahrzeugs 900 zu ermöglichen. In mindestens einer Ausführungsform kann das Antriebssystem 950 in Reaktion auf den Empfang von Signalen von einer Drosselklappe/einem Gaspedal (bzw. mehreren Gaspedalen) 952 gesteuert werden.
In mindestens einer Ausführungsform wird ein Lenksystem 954, das ohne Einschränkung ein Lenkrad aufweisen kann, verwendet, um ein Fahrzeug 900 zu lenken (z.B. entlang eines gewünschten Weges oder einer Route), wenn ein Antriebssystem 950 in Betrieb ist (z.B. wenn das Fahrzeug in Bewegung ist). In mindestens einer Ausführungsform kann ein Lenksystem 954 Signale von einem oder mehreren Lenkaktoren 956 empfangen. In mindestens einer Ausführungsform kann das Lenkrad optional für die Vollautomatisierung (Stufe 5) eingesetzt werden. In mindestens einer Ausführungsform kann ein Bremssensorsystem 946 verwendet werden, um die Fahrzeugbremsen in Reaktion auf den Empfang von Signalen von einem oder mehreren Bremsaktuatoren 948 und/oder Bremssensoren zu betätigen.
In mindestens einer Ausführungsform liefern die Steuerung(en) 936, die ohne Einschränkung ein oder mehrere System-on-Chips („SoCs“) (in 9A nicht dargestellt) und/oder Grafikverarbeitungseinheiten („GPUs“) aufweisen können, Signale (z.B. repräsentativ für Befehle) an eine oder mehrere Komponenten und/oder Systeme des Fahrzeugs 900. In mindestens einer Ausführungsform kann (können) die Steuerung(en) 936 beispielsweise Signale zur Betätigung der Fahrzeugbremsen über die Bremsaktuatoren 948, zur Betätigung des Lenksystems 954 über den/die Lenkaktuator(en) 956 und zur Betätigung des Antriebssystems 950 über eine Drosselklappe / (ein) Gaspedal(e) 952 senden. In mindestens einer Ausführungsform kann (können) die Steuerung(en) 936 eine oder mehrere fahrzeuginterne (z.B. integrierte) Recheneinrichtungen (z.B. Supercomputer) aufweisen, die Sensorsignale verarbeiten und Betriebsbefehle (z.B. Signale, die Befehle darstellen) ausgeben, um autonomes Fahren zu ermöglichen und/oder einen menschlichen Fahrer beim Führen des Fahrzeugs 900 zu unterstützen. In mindestens einer Ausführungsform kann (können) die Steuerung(en) 936 eine erste Steuerung 936 für autonome Fahrfunktionen, eine zweite Steuerung 936 für funktionale Sicherheitsfunktionen, eine dritte Steuerung 936 für Funktionen der künstlichen Intelligenz (z.B. Computer Vision), eine vierte Steuerung 936 für Infotainment-Funktionen, eine fünfte Steuerung 936 für Redundanz in Notfällen und/oder andere Steuerungen aufweisen. In mindestens einer Ausführungsform kann eine einzige Steuerung 936 zwei oder mehrere der oben genannten Funktionen übernehmen, zwei oder mehr Steuerungen 936 können eine einzige Funktion übernehmen und/oder eine beliebige Kombination davon.
In mindestens einer Ausführungsform stellt/stellen die Steuerung(en) 936 Signale zur Steuerung einer oder mehrerer Komponenten und/oder Systeme des Fahrzeugs 900 als Reaktion auf Sensordaten bereit, die von einem oder mehreren Sensoren empfangen werden (z.B. Sensoreingaben). In mindestens einer Ausführungsform können Sensordaten beispielsweise und ohne Einschränkung von (einem) Global Navigation Satellite Systems („GNSS“)-Sensor(en) 958 (z.B., Global Positioning System-Sensor(en)), RADAR-Sensor(en) 960, Ultraschallsensor(en) 962, LIDAR-Sensor(en) 964, Inertialmesseinheit-Sensor(en) („IMU“) 966 (z.B. Beschleunigungsmesser, Gyroskop(e), Magnetkompass(e), Magnetometer usw.), Mikrofon(en) 996, Stereokamera(s) 968, Weitwinkelkamera(s) 970 (z.B., Fischaugenkameras), Infrarotkamera(s) 972, Umgebungskamera(s) 974 (z.B. 360-Grad-Kameras), Fernkameras (nicht in 9A gezeigt), Mittelbereichskamera(s) (nicht in 9A gezeigt), Geschwindigkeitssensor(en) 944 (z.B. zur Messung der Geschwindigkeit des Fahrzeugs 900), Vibrationssensor(en) 942, Lenksensor(en) 940, Bremssensor(en) (z.B. als Teil des Bremssensorsystems 946) und/oder anderen Sensortypen empfangen werden.
In mindestens einer Ausführungsform kann eine oder können mehrere der Steuerungen 936 Eingaben (z.B. in Form von Eingabedaten) von einem Kombiinstrument 932 des Fahrzeugs 900 empfangen und Ausgaben (z.B. in Form von Ausgabedaten, Anzeigedaten usw.) über eine Mensch-Maschine-Schnittstelle („HMI“)-Anzeige 934, einen akustischen Melder, einen Lautsprecher und/oder über andere Komponenten des Fahrzeugs 900 bereitstellen. In mindestens einer Ausführungsform können die Ausgaben Informationen wie Fahrzeuggeschwindigkeit, Drehzahl, Zeit, Kartendaten (z.B. eine hochauflösende Karte (in 9A nicht dargestellt)), Positionsdaten (z.B. die Position des Fahrzeugs 900, wie auf einer Karte), Richtung, Position anderer Fahrzeuge (z.B. ein Belegungsraster), Informationen über Objekte und den Status von Objekten, wie es von der/den Steuerung(en) 936 wahrgenommen wird, usw. aufweisen. In mindestens einer Ausführungsform kann die HMI-Anzeige 934 beispielsweise Informationen über das Vorhandensein eines oder mehrerer Objekte (z.B. ein Straßenschild, ein Warnschild, eine sich ändernde Ampel usw.) und/oder Informationen über Fahrmanöver anzeigen, die das Fahrzeug durchgeführt hat, gerade durchführt oder durchführen wird (z.B. Spurwechsel jetzt, Ausfahrt 34B in zwei Meilen usw.).
In mindestens einer Ausführungsform weist das Fahrzeug 900 darüber hinaus eine Netzwerkschnittstelle 924 auf, die (eine) drahtlose Antenne(n) 926 und/oder (ein) Modem(e) zur Kommunikation über ein oder mehrere Netzwerke verwenden kann. Zum Beispiel kann in mindestens einer Ausführungsform die Netzwerkschnittstelle 924 in der Lage sein, über Long-Term Evolution („LTE“), Wideband Code Division Multiple Access („WCDMA“), Universal Mobile Telecommunications System („UMTS“), Global System for Mobile communication („GSM“), IMT-CDMA Multi-Carrier („CDMA2000“), etc. zu kommunizieren. In mindestens einer Ausführungsform kann/können die drahtlose(n) Antenne(n) 926 auch die Kommunikation zwischen Objekten in der Umgebung (z.B. Fahrzeuge, mobile Einrichtungen usw.) ermöglichen, wobei lokale Netzwerke wie Bluetooth, Bluetooth Low Energy („LE“), Z-Wave, ZigBee usw. und/oder Weitverkehrsnetzwerke mit geringer Leistung („LPWANs“) wie LoRaWAN, SigFox usw. verwendet werden.
In mindestens einer Ausführungsform wird eine drahtlose Datenübertragung im Rechenzentrum 800 von Prozessoren, Rechenkernen oder Schaltkreisen zum parallelen Erzeugen von Gruppierungen von Geräten zur Nutzung eines Frequenzbands und Auswählen einer der erzeugten Gruppierungen durchgeführt.
9B veranschaulicht ein Beispiel für Kamerapositionen und Sichtfelder für das autonome Fahrzeug 900 aus 9A, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform stellen die Kameras und die jeweiligen Sichtfelder eine beispielhafte Ausführungsform dar und sind nicht als einschränkend zu betrachten. Beispielsweise können in mindestens einer Ausführungsform zusätzliche und/oder alternative Kameras vorhanden sein und/oder die Kameras können an anderen Stellen des Fahrzeugs 900 angeordnet sein.
In mindestens einer Ausführungsform können die Kameratypen für Kameras Digitalkameras aufweisen, die für die Verwendung mit Komponenten und/oder Systemen des Fahrzeugs 900 angepasst sein können, sind aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann/können die Kamera(s) auf dem Automotive Safety Integrity Level („ASIL“) B und/oder auf einem anderen ASIL arbeiten. In mindestens einer Ausführungsform können die Kameratypen je nach Ausführungsform eine beliebige Bildaufnahmerate, wie 60 Bilder pro Sekunde (fps), 1220 fps, 240 fps usw., erreichen. In mindestens einer Ausführungsform können die Kameras Rolling Shutter, Global Shutter, einen anderen Verschlusstyp oder eine Kombination davon verwenden. In mindestens einer Ausführungsform kann die Farbfilteranordnung eine Rot-Klar-Klar-Klar-Farbfilteranordnung („RCCC“), eine Rot-Klar-Klar-Blau-Farbfilteranordnung („RCCB“), eine Rot-Blau-Grün-Klar-Farbfilteranordnung („RBGC“), eine Foveon X3-Farbfilteranordnung, eine Bayer-Sensor-Farbfilteranordnung („RGGB“), eine Monochromsensor-Farbfilteranordnung und/oder eine andere Art von Farbfilteranordnung aufweisen. In mindestens einer Ausführungsform können zur Erhöhung der Lichtempfindlichkeit Klar-Pixel-Kameras, wie z.B. Kameras mit einer RCCC-, einer RCCB- und/oder einer RBGC-Farbfilteranordnung, verwendet werden.
In mindestens einer Ausführungsform kann eine oder können mehrere Kameras verwendet werden, um fortschrittliche Fahrerassistenzsysteme („ADAS“) auszuführen (z.B. als Teil eines redundanten oder ausfallsicheren Designs). So kann in mindestens einer Ausführungsform eine Multifunktions-Monokamera installiert sein, die Funktionen wie Spurhalteassistent, Verkehrszeichenassistent und intelligente Scheinwerfersteuerung bietet. In mindestens einer Ausführungsform kann eine oder können mehrere der Kameras (z.B. alle Kameras) gleichzeitig Bilddaten (z.B. Video) aufzeichnen und bereitstellen.
In mindestens einer Ausführungsform kann eine oder können mehrere der Kameras in einer Montageanordnung, wie z.B. einer kundenspezifisch entworfenen (dreidimensionalen („3D“) gedruckten) Anordnung, montiert sein, um Streulicht und Reflexionen aus dem Fahrzeuginneren (z.B. Reflexionen vom Armaturenbrett, die in den Windschutzscheibenspiegeln reflektiert werden) auszuschalten, die die Fähigkeit der Kamera zur Bilddatenerfassung beeinträchtigen können. In mindestens einer Ausführungsform können die Anordnungen für die Außenspiegel individuell in 3D gedruckt werden, so dass die Kameramontageplatte der Form des Außenspiegels entspricht. In mindestens einer Ausführungsform kann (können) die Kamera(s) in dem Außenspiegel integriert sein. In mindestens einer Ausführungsform kann (können) die Kamera(s) bei Seitenkameras auch in vier Säulen an jeder Ecke des Fahrzeugs integriert sein.
In mindestens einer Ausführungsform können Kameras mit einem Sichtfeld, das Abschnitte der Umgebung vor dem Fahrzeug 900 aufweist (z.B. nach vorne gerichtete Kameras), für die Rundumsicht verwendet werden, um bei der Erkennung von nach vorne gerichteten Wegen und Hindernissen zu helfen, sowie mit Hilfe einer oder mehrerer Steuerungen 936 und/oder Steuer-SoCs Informationen bereitzustellen, die für die Erstellung eines Belegungsrasters und/oder die Bestimmung bevorzugter Fahrzeugwege entscheidend sind. In mindestens einer Ausführungsform können nach vorne gerichtete Kameras verwendet werden, um viele der gleichen ADAS-Funktionen wie LIDAR auszuführen, einschließlich, ohne Einschränkung, Notbremsung, Fußgängererkennung und Kollisionsvermeidung. In mindestens einer Ausführungsform können nach vorne gerichtete Kameras auch für ADAS-Funktionen und -Systeme verwendet werden, einschließlich, aber nicht beschränkt auf eine Warnung vor dem Verlassen der Fahrspur („LDW“), autonome Geschwindigkeitsregelung („ACC“) und/oder andere Funktionen wie Verkehrszeichenerkennung.
In mindestens einer Ausführungsform kann eine Vielzahl von Kameras in einer nach vorne gerichteten Konfiguration verwendet werden, einschließlich z.B. einer monokularen Kameraplattform, die einen CMOS-Farbbildwandler („Complementary Metal Oxide Semiconductor“) aufweist. In mindestens einer Ausführungsform kann die Weitwinkelkamera 970 verwendet werden, um Objekte zu erkennen, die von der Peripherie her ins Blickfeld kommen (z.B. Fußgänger, kreuzender Verkehr oder Fahrräder). Obwohl in 9B nur eine Weitwinkelkamera 970 dargestellt ist, kann bei anderen Ausführungen eine beliebige Anzahl (einschließlich Null) von Weitwinkelkameras 970 am Fahrzeug 900 vorhanden sein. In mindestens einer Ausführungsform kann eine beliebige Anzahl von Weitwinkelkamera(s) 998 (z.B. ein Weitwinkel-Stereokamerapaar) zur tiefenbasierten Objekterkennung verwendet werden, insbesondere für Objekte, für die ein neuronales Netz noch nicht trainiert worden ist. In mindestens einer Ausführungsform können die Weitwinkelkamera(s) 998 auch zur Objekterkennung und -klassifizierung sowie zur grundlegenden Objektverfolgung verwendet werden.
In mindestens einer Ausführungsform kann eine beliebige Anzahl von Stereokamera(s) 968 auch in einer nach vorne gerichteten Konfiguration vorhanden sein. In mindestens einer Ausführungsform kann eine oder können mehrere der Stereokamera(s) 968 eine integrierte Steuereinheit aufweisen, die eine skalierbare Verarbeitungseinheit umfasst, die eine programmierbare Logik („FPGA“) und einen Multi-Core-Mikroprozessor mit einer integrierten Controller Area Network („CAN“)- oder Ethernet-Schnittstelle auf einem einzigen Chip bereitstellen kann. In mindestens einer Ausführungsform kann eine solche Einheit verwendet werden, um eine 3D-Karte der Umgebung des Fahrzeugs 900 zu erstellen, die eine Abstandsschätzung für alle Punkte im Bild aufweist. In mindestens einer Ausführungsform kann eine oder können mehrere der Stereokamera(s) 968 ohne Einschränkung kompakte(n) Stereosicht-Sensor(en) aufweisen, die ohne Einschränkung zwei Kameralinsen (je eine auf der linken und rechten Seite) und einen Bildverarbeitungschip enthalten können, der den Abstand zwischen dem Fahrzeug 900 und dem Zielobjekt messen und die erzeugten Informationen (z.B. Metadaten) verwenden kann, um autonome Notbrems- und Spurhaltewarnfunktionen zu aktivieren. In mindestens einer Ausführungsform können auch andere Typen von Stereokameras 968 zusätzlich oder alternativ zu den hier beschriebenen verwendet werden.
In mindestens einer Ausführungsform können Kameras mit einem Sichtfeld, das Abschnitte der Umgebung seitlich des Fahrzeugs 900 aufweist (z.B. Seitenkameras), für die Umgebungsansicht verwendet werden und Informationen liefern, die zur Erstellung und Aktualisierung des Belegungsgitters sowie zur Erzeugung von Seitenaufprallwarnungen verwendet werden. In mindestens einer Ausführungsform kann (können) die Umgebungskamera(s) 974 (z.B. vier Umgebungskameras 974, wie es in 9B dargestellt ist) am Fahrzeug 900 positioniert sein. In mindestens einer Ausführungsform kann (können) die Umgebungskamera(s) 974 ohne Einschränkung eine beliebige Anzahl und Kombination von Weitwinkelkamera(s) 970, Fischaugenkamera(s), 360-Grad-Kamera(s) und/oder Ähnlichem aufweisen. Zum Beispiel können in mindestens einer Ausführungsform vier Fischaugenkameras an der Vorderseite, der Rückseite und den Seiten des Fahrzeugs 900 positioniert sein. In mindestens einer Ausführungsform kann das Fahrzeug 900 drei Surround-Kamera(s) 974 (z.B. links, rechts und hinten) verwenden und eine oder mehrere andere Kamera(s) (z.B. eine nach vorne gerichtete Kamera) als vierte Surround-View-Kamera nutzen.
In mindestens einer Ausführungsform können Kameras mit einem Sichtfeld, das Abschnitte der Umgebung hinter dem Fahrzeug 900 aufweist (z.B. Rückfahrkameras), für die Einparkhilfe, die Umgebungsansicht, die Heckkollisionswarnungen und die Erstellung und Aktualisierung des Belegungsgitters verwendet werden. In mindestens einer Ausführungsform kann eine Vielzahl von Kameras verwendet werden, einschließlich, aber nicht beschränkt auf, Kameras, die auch als nach vorne gerichtete Kamera(s) geeignet sind (z.B. Weitbereichskameras 998 und/oder Mittelbereichskamera(s) 976, Stereokamera(s) 968), Infrarotkamera(s) 972, usw.), wie es hier beschrieben ist.
In mindestens einer Ausführungsform wird eine drahtlose Datenübertragung in dem autonomen Fahrzeug 900 von Prozessoren, Verarbeitungskernen oder Schaltkreisen zum parallelen Erzeugen von Gruppierungen von Geräten zum Nutzen eines Frequenzbands und zum Auswählen einer der erzeugten Gruppierungen durchgeführt.
9C ist ein Blockdiagramm, das eine beispielhafte Systemarchitektur für das autonome Fahrzeug 900 aus 9A gemäß mindestens einer Ausführungsform zeigt. In mindestens einer Ausführungsform ist jede Komponente, jedes Merkmal und jedes System des Fahrzeugs 900 in 9C als über einen Bus 902 verbunden dargestellt. In mindestens einer Ausführungsform kann der Bus 902 ohne Einschränkung eine CAN-Datenschnittstelle aufweisen (hier alternativ als „CAN-Bus“ bezeichnet). In mindestens einer Ausführungsform kann ein CAN ein Netzwerk innerhalb des Fahrzeugs 900 sein, das zur Unterstützung der Steuerung verschiedener Merkmale und Funktionen des Fahrzeugs 900 verwendet wird, wie z.B. Betätigung der Bremsen, Beschleunigung, Bremsen, Lenkung, Scheibenwischer usw. In mindestens einer Ausführungsform kann der Bus 902 so ausgestaltet sein, dass er Dutzende oder sogar Hunderte von Knoten aufweist, von denen jeder seine eigene eindeutige Kennung hat (z.B. eine CAN-ID). In mindestens einer Ausführungsform kann der Bus 902 ausgelesen werden, um den Lenkradwinkel, die Fahrgeschwindigkeit, die Motordrehzahl pro Minute („RPMs“), die Tastenpositionen und/oder andere Fahrzeugstatusanzeigen zu ermitteln. In mindestens einer Ausführungsform kann der Bus 902 ein CAN-Bus sein, der ASIL B-konform ist.
In mindestens einer Ausführungsform können zusätzlich zu oder alternativ zu CAN auch FlexRay und/oder Ethernet verwendet werden. In mindestens einer Ausführungsform kann eine beliebige Anzahl von Bussen 902 vorhanden sein, die ohne Einschränkung null oder mehr CAN-Busse, null oder mehr FlexRay-Busse, null oder mehr Ethernet-Busse und/oder null oder mehr andere Arten von Bussen mit einem anderen Protokoll aufweisen können. In mindestens einer Ausführungsform können zwei oder mehr Busse 902 verwendet werden, um unterschiedliche Funktionen auszuführen, und/oder sie können zur Redundanz verwendet werden. Zum Beispiel kann ein erster Bus 902 für die Kollisionsvermeidungsfunktionalität und ein zweiter Bus 902 für die Betätigungssteuerung verwendet werden. In mindestens einer Ausführungsform kann jeder Bus 902 mit beliebigen Komponenten des Fahrzeugs 900 kommunizieren, und zwei oder mehr Busse 902 können mit denselben Komponenten kommunizieren. In mindestens einer Ausführungsform kann jede beliebige Anzahl von System(en) auf (einem) Chip(s) („SoC(s)“) 904, jede Steuerung 936 und/oder jeder Computer im Fahrzeug Zugriff auf dieselben Eingabedaten (z.B. Eingaben von Sensoren des Fahrzeugs 900) haben und mit einem gemeinsamen Bus, wie dem CAN-Bus, verbunden sein.
In mindestens einer Ausführungsform kann das Fahrzeug 900 eine oder mehrere Steuerung(en) 936 aufweisen, wie es hier in Bezug auf 9A beschrieben ist. In mindestens einer Ausführungsform kann (können) die Steuerung(en) 936 für eine Vielzahl von Funktionen verwendet werden. In mindestens einer Ausführungsform kann (können) die Steuerung(en) 936 mit verschiedenen anderen Komponenten und Systemen des Fahrzeugs 900 gekoppelt sein und zur Steuerung des Fahrzeugs 900, zur künstlichen Intelligenz des Fahrzeugs 900, zum Infotainment für das Fahrzeug 900 und/oder ähnlichem verwendet werden.
In mindestens einer Ausführungsform kann das Fahrzeug 900 eine beliebige Anzahl von SoCs 904 aufweisen. Jedes der SoCs 904 kann, ohne Einschränkung, zentrale Verarbeitungseinheiten („CPU(s)“) 906, Grafikverarbeitungseinheiten („GPU(s)“) 908, Prozessor(en) 910, Cache(s) 912, Beschleuniger 914, Datenspeicher 916 und/oder andere nicht dargestellte Komponenten und Merkmale aufweisen. In mindestens einer Ausführungsform können SoC(s) 904 zur Steuerung des Fahrzeugs 900 in einer Vielzahl von Plattformen und Systemen verwendet werden. In mindestens einer Ausführungsform kann (können) SoC(s) 904 beispielsweise in einem System (z.B. dem System des Fahrzeugs 900) mit einer High-Definition („HD“)-Karte 922 kombiniert sein, die über eine Netzwerkschnittstelle 924 von einem oder mehreren Servern (in 9C nicht dargestellt) Kartenauffrischungen und/oder -aktualisierungen erhalten kann.
In mindestens einer Ausführungsform kann (können) die CPU(s) 906 einen CPU-Cluster oder CPU-Komplex (hier alternativ als „CCPLEX“ bezeichnet) aufweisen. In mindestens einer Ausführungsform kann (können) die CPU(s) 906 mehrere Kerne und/oder Level Two („L2“) Caches aufweisen. In mindestens einer Ausführungsform kann (können) die CPU(s) 906 beispielsweise acht Kerne in einer kohärenten Multiprozessorkonfiguration aufweisen. In mindestens einer Ausführungsform kann (können) die CPU(s) 906 vier Dual-Core-Cluster aufweisen, wobei jeder Cluster über einen dedizierten L2-Cache verfügt (z.B. einen 2 MB L2-Cache). In mindestens einer Ausführungsform kann (können) die CPU(s) 906 (z.B. CCPLEX) so ausgestaltet sein, dass sie den gleichzeitigen Clusterbetrieb unterstützen, so dass jede Kombination von Clustern der CPU(s) 906 zu jedem Zeitpunkt aktiv sein kann.
In mindestens einer Ausführungsform kann eine oder können mehrere der CPU(s) 906 Energieverwaltungsfunktionen implementieren, die ohne Einschränkung eines oder mehrere der folgenden Merkmale aufweisen: einzelne Hardwareblöcke können im Leerlauf automatisch getaktet sein, um dynamische Energie zu sparen; jeder Kerntakt kann getaktet sein, wenn der Kern aufgrund der Ausführung von Wait for Interrupt („WFI“)/Wait for Event („WFE“)-Befehlen nicht aktiv Befehle ausführt; jeder Kern kann unabhängig stromgesteuert sein; jeder Kerncluster kann unabhängig taktgesteuert sein, wenn alle Kerne taktgesteuert oder stromgesteuert sind; und/oder jeder Kerncluster kann unabhängig stromgesteuert sein, wenn alle Kerne stromgesteuert sind. In mindestens einer Ausführungsform kann/können die CPU(s) 906 darüber hinaus einen erweiterten Algorithmus für die Verwaltung von Energiezuständen implementieren, bei dem zulässige Energiezustände und erwartete Aufwachzeiten festgelegt werden und die Hardware/der Mikrocode den besten Energiezustand bestimmt, der für Kern, Cluster und CCPLEX einzunehmen ist. In mindestens einer Ausführungsform können die Prozessorkerne vereinfachte Sequenzen zur Eingabe des Energiezustands in Software unterstützen, wobei die Arbeit an den Mikrocode ausgelagert ist.
In mindestens einer Ausführungsform kann (können) die GPU(s) 908 eine integrierte GPU aufweisen (hier alternativ als „iGPU“ bezeichnet). In mindestens einer Ausführungsform kann (können) die GPU(s) 908 programmierbar sein und für parallele Arbeitslasten effizient sein. In mindestens einer Ausführungsform kann/können die GPU(s) 908 einen erweiterten Tensor-Befehlssatz verwenden. In mindestens einer Ausführungsform kann (können) (die) GPU(s) 908 einen oder mehrere Streaming-Mikroprozessoren aufweisen, wobei jeder Streaming-Mikroprozessor einen L1-Cache (z.B. einen L1-Cache mit einer Speicherkapazität von mindestens 96 KB) aufweisen kann und zwei oder mehr Streaming-Mikroprozessoren sich einen L2-Cache (z.B. einen L2-Cache mit einer Speicherkapazität von 512 KB) teilen können. In mindestens einer Ausführungsform kann (können) die GPU(s) 908 mindestens acht Streaming-Mikroprozessoren aufweisen. In mindestens einer Ausführungsform kann (können) die GPU(s) 908 eine oder mehrere Programmierschnittstellen (API(s)) für Berechnungen verwenden. In mindestens einer Ausführungsform kann (können) die GPU(s) 908 eine oder mehrere parallele Rechenplattformen und/oder Programmiermodelle (z.B. CUDA von NVIDIA) verwenden.
In mindestens einer Ausführungsform kann eine oder können mehrere der GPU(s) 908 für die beste Leistung in automobilen und eingebetteten Anwendungsfällen energieoptimiert sein. In einer Ausführungsform kann (können) die GPU(s) 908 beispielsweise mit Fin-Feldeffekttransistoren („FinFETs“) hergestellt sein. In mindestens einer Ausführungsform kann jeder Streaming-Mikroprozessor eine Anzahl von in mehrere Blöcke unterteilten Rechenkernen mit gemischter Präzision enthalten. Beispielsweise können 64 PF32-Kerne und 32 PF64-Kerne in vier Verarbeitungsblöcke unterteilt sein. In mindestens einer Ausführungsform können jedem Verarbeitungsblock 16 FP32-Kerne, 8 FP64-Kerne, 16 INT32-Kerne, zwei NVIDIA TENSOR COREs mit gemischter Genauigkeit für Deep-Learning-Matrixarithmetik, ein Level-Null-Befehlscache („L0“), ein Warp-Planer, eine Versende-Einheit und/oder eine 64-KB-Registerdatei zugewiesen sein. In mindestens einer Ausführungsform können Streaming-Mikroprozessoren unabhängige parallele Ganzzahl- und Gleitkomma-Datenpfade aufweisen, um eine effiziente Ausführung von Arbeitslasten mit einer Mischung aus Berechnungen und Adressierungsberechnungen zu ermöglichen. In mindestens einer Ausführungsform können Streaming-Mikroprozessoren eine unabhängige Thread-Planungsfunktion aufweisen, um eine feinkörnigere Synchronisierung und Zusammenarbeit zwischen parallelen Threads zu ermöglichen. In mindestens einer Ausführungsform können Streaming-Mikroprozessoren einen kombinierten L1-Datencache und eine gemeinsame Speichereinheit aufweisen, um die Leistung zu verbessern und gleichzeitig die Programmierung zu vereinfachen.
In mindestens einer Ausführungsform kann eine oder können mehrere der GPU(s) 908 einen Speicher mit hoher Bandbreite („HBM“) und/oder ein 16-GB-HBM2-Speicher-Subsystem aufweisen, um bei einigen Beispielen eine Spitzen-Speicherbandbreite von etwa 900 GB/Sekunde bereitzustellen. In mindestens einer Ausführungsform kann zusätzlich oder alternativ zum HBM-Speicher ein synchroner Grafik-Direktzugriffsspeicher („SGRAM“) verwendet werden, wie z.B. ein synchroner Grafik-Doppeldatenraten-Direktzugriffsspeicher vom Typ 5 („GDDR5“).
In mindestens einer Ausführungsform kann (können) die GPU(s) 908 eine Unified-Memory-Technologie aufweisen. In mindestens einer Ausführungsform kann die Unterstützung von Adressübersetzungsdiensten („ATS“) verwendet werden, damit die GPU(s) 908 direkt auf Seitentabellen der CPU(s) 906 zugreifen können. In mindestens einer Ausführungsform kann eine Adressübersetzungsanforderung an die CPU(s) 906 übermittelt werden, wenn die Speicherverwaltungseinheit („MMU“) der GPU(s) 908 einen Fehler feststellt. Als Antwort darauf kann (können) die CPU(s) 906 in ihren Seitentabellen nach einer virtuell-physikalischen Zuordnung der Adresse suchen und in mindestens einer Ausführungsform die Übersetzung zurück an die GPU(s) 908 übertragen. In mindestens einer Ausführungsform kann die Unified-Memory-Technologie einen einzigen, einheitlichen virtuellen Adressraum für den Speicher sowohl der CPU(s) 906 als auch der GPU(s) 908 ermöglichen, wodurch die Programmierung der GPU(s) 908 und der Anschluss von Anwendungen an die GPU(s) 908 vereinfacht wird.
In mindestens einer Ausführungsform kann (können) die GPU(s) 908 eine beliebige Anzahl von Zugriffszählern aufweisen, die die Häufigkeit des Zugriffs der GPU(s) 908 auf den Speicher anderer Prozessoren verfolgen können. In mindestens einer Ausführungsform können Zugriffszähler dazu beitragen, dass Speicherseiten in den physischen Speicher desjenigen Prozessors verschoben werden, der am häufigsten auf Seiten zugreift, wodurch die Effizienz von Speicherbereichen verbessert wird, die von Prozessoren gemeinsam genutzt werden.
In mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 904 eine beliebige Anzahl von Cache(s) 912 aufweisen, einschließlich der hier beschriebenen. In mindestens einer Ausführungsform kann (können) der/die Cache(s) 912 beispielsweise einen Level-3-Cache („L3“) aufweisen, der sowohl der/den CPU(s) 906 als auch der/den GPU(s) 908 zur Verfügung steht (z.B. der sowohl mit der/den CPU(s) 906 als auch der/den GPU(s) 908 verbunden ist). In mindestens einer Ausführungsform kann (können) der (die) Cache(s) 912 einen Write-Back-Cache aufweisen, der die Zustände der Zeilen verfolgen kann, z.B. durch Verwendung eines Cache-Kohärenzprotokolls (z.B. MEI, MESI, MSI usw.). In mindestens einer Ausführungsform kann der L3-Cache, je nach Ausführungsform, 4 MB oder mehr aufweisen, obwohl auch kleinere Cache-Größen verwendet werden können.
In mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 904 einen oder mehrere Beschleuniger 914 aufweisen (z.B. Hardware-Beschleuniger, Software-Beschleuniger oder eine Kombination davon). In mindestens einer Ausführungsform kann (können) der (die) SoC(s) 904 einen Hardwarebeschleunigungscluster aufweisen, der optimierte Hardwarebeschleuniger und/oder einen großen On-Chip-Speicher aufweisen kann. In mindestens einer Ausführungsform kann ein großer On-Chip-Speicher (z.B. 4 MB SRAM) den Hardware-Beschleunigungscluster in die Lage versetzen, neuronale Netze und andere Berechnungen zu beschleunigen. In mindestens einer Ausführungsform kann der Hardware-Beschleunigungscluster zur Ergänzung der GPU(s) 908 und zur Entlastung einiger Tasks der GPU(s) 908 verwendet werden (z.B. um mehr Zyklen der GPU(s) 908 für die Durchführung anderer Tasks freizugeben). In mindestens einer Ausführungsform kann (können) der/die Beschleuniger 914 für gezielte Arbeitslasten verwendet werden (z.B. Wahrnehmung, faltende neuronale Netze („CNNs“), rückgekoppelte neuronale Netze („RNNs“) usw.), die stabil genug sind, um für eine Beschleunigung geeignet zu sein. In mindestens einer Ausführungsform kann ein CNN ein regionenbasiertes oder regionales faltendes neuronales Netz („RCNNs“) und ein schnelles RCNN (z.B. wie es für die Objekterkennung verwendet wird) oder eine andere Art von CNN aufweisen.
In mindestens einer Ausführungsform kann (können) der (die) Beschleuniger 914 (z.B. Hardware-Beschleunigungscluster) einen Deep-Learning-Beschleuniger („DLA“) aufweisen. (Ein) DLA(s) kann (können) ohne Einschränkung eine oder mehrere Tensor Processing Units („TPUs“) aufweisen, die so ausgestaltet sein können, dass sie zusätzliche zehn Billionen Operationen pro Sekunde für Deep-Learning-Anwendungen und Inferencing bereitstellen. In mindestens einer Ausführungsform kann es sich bei den TPUs um Beschleuniger handeln, die für die Durchführung von Bildverarbeitungsfunktionen ausgestaltet und optimiert sind (z.B. für CNNs, RCNNs usw.). Der (die) DLA(s) kann (können) darüber hinaus für einen bestimmten Satz neuronaler Netzwerktypen und Gleitkommaoperationen sowie für Inferencing optimiert sein. In mindestens einer Ausführungsform kann das Design von DLA(s) mehr Leistung pro Millimeter bieten als eine typische Allzweck-GPU und übertrifft in der Regel die Leistung einer CPU bei weitem. In mindestens einer Ausführungsform kann (können) die TPU(s) mehrere Funktionen ausführen, einschließlich einer Einzelinstanz-Faltungsfunktion, die z.B. INT8-, INT16- und FP16-Datentypen sowohl für Merkmale als auch für Gewichte sowie Postprozessorfunktionen unterstützt. In mindestens einer Ausführungsform können DLA(s) schnell und effizient neuronale Netze, insbesondere CNNs, auf verarbeiteten oder unverarbeiteten Daten für eine Vielzahl von Funktionen ausführen, einschließlich, zum Beispiel und ohne Einschränkung: ein CNN für die Objektidentifizierung und -erkennung unter Verwendung von Daten von Kamerasensoren; ein CNN für die Abstandsschätzung unter Verwendung von Daten von Kamerasensoren; ein CNN für die Erkennung und Identifizierung von Einsatzfahrzeugen und die Erkennung unter Verwendung von Daten von Mikrofonen 996; ein CNN für die Gesichtserkennung und die Identifizierung von Fahrzeugeigentümern unter Verwendung von Daten von Kamerasensoren; und/oder ein CNN für sicherheitsrelevante und/oder sicherheitsbezogene Ereignisse.
In mindestens einer Ausführungsform kann (können) DLA(s) jede Funktion der GPU(s) 908 ausführen, und durch die Verwendung eines Inferenzbeschleunigers kann ein Entwickler beispielsweise entweder DLA(s) oder GPU(s) 908 für eine beliebige Funktion vorsehen. In mindestens einer Ausführungsform kann der Entwickler beispielsweise die Verarbeitung von CNNs und Gleitkommaoperationen auf DLA(s) konzentrieren und andere Funktionen der GPU(s) 908 und/oder einem oder mehreren anderen Beschleunigern 914 überlassen.
In mindestens einer Ausführungsform kann (können) der (die) Beschleuniger 914 (z.B. Hardware-Beschleunigungscluster) einen programmierbaren Bildverarbeitungsbeschleuniger („PVA“) aufweisen, der hier alternativ auch als Computer-Vision-Beschleuniger bezeichnet werden kann. In mindestens einer Ausführungsform kann (können) der (die) PVA(s) so gestaltet und ausgestaltet sein, dass er (sie) Computer-Vision-Algorithmen für fortschrittliche Fahrerassistenzsysteme („ADAS“) 938, autonomes Fahren, Augmented-Reality-Anwendungen („AR“) und/oder Virtual-Reality-Anwendungen („VR“) beschleunigt. PVA(s) können ein Gleichgewicht zwischen Leistung und Flexibilität bieten. In mindestens einer Ausführungsform kann jeder PVA beispielsweise und ohne Einschränkung eine beliebige Anzahl von Rechenkernen mit reduziertem Befehlssatz („RISC“), direkten Speicherzugriff („DMA“) und/oder eine beliebige Anzahl von Vektorprozessoren aufweisen.
In mindestens einer Ausführungsform können die RISC-Kerne mit Bildsensoren (z.B. Bildsensoren einer der hier beschriebenen Kameras), Bildsignalprozessoren und/oder ähnlichem interagieren. In mindestens einer Ausführungsform kann jeder der RISC-Kerne eine beliebige Menge an Speicher aufweisen. In mindestens einer Ausführungsform können die RISC-Kerne je nach Ausführungsform eines von mehreren Protokollen verwenden. In mindestens einer Ausführungsform können RISC-Kerne ein Echtzeitbetriebssystem („RTOS“) ausführen. In mindestens einer Ausführungsform können RISC-Kerne mit einer oder mehreren integrierten Schaltungseinrichtungen, anwendungsspezifischen integrierten Schaltungen („ASICs“) und/oder Speichereinrichtungen implementiert sein. In mindestens einer Ausführungsform können RISC-Kerne beispielsweise einen Befehlscache und/oder einen eng gekoppelten RAM aufweisen.
In mindestens einer Ausführungsform kann ein DMA es Komponenten der PVA(s) ermöglichen, unabhängig von der/den CPU(s) 906 auf den Systemspeicher zuzugreifen. In mindestens einer Ausführungsform kann ein DMA eine beliebige Anzahl von Merkmalen unterstützen, die zur Optimierung des PVAs verwendet werden, einschließlich, aber nicht beschränkt auf die Unterstützung von mehrdimensionaler Adressierung und/oder zirkulärer Adressierung. In mindestens einer Ausführungsform kann ein DMA bis zu sechs oder mehr Dimensionen der Adressierung unterstützen, die ohne Einschränkung Blockbreite, Blockhöhe, Blocktiefe, horizontales Block-Stepping, vertikales Block-Stepping und/oder Tiefen-Stepping aufweisen können.
In mindestens einer Ausführungsform können Vektorprozessoren programmierbare Prozessoren sein, die für eine effiziente und flexible Ausführung der Programmierung für Computer-Vision-Algorithmen ausgelegt sein können und Signalverarbeitungsfunktionen bieten. In mindestens einer Ausführungsform kann der PVA einen PVA-Kern und zwei Vektorverarbeitungs-Subsystem-Partitionen aufweisen. In mindestens einer Ausführungsform kann der PVA-Kern ein Prozessor-Subsystem, DMA-Engine(s) (z.B. zwei DMA-Engines) und/oder andere Peripheriegeräte aufweisen. In mindestens einer Ausführungsform kann das Vektorverarbeitungs-Subsystem als primäre Verarbeitungseinheit des PVAs fungieren und eine Vektorverarbeitungseinheit („VPU“), einen Befehlscache und/oder einen Vektorspeicher (z.B. „VMEM“) aufweisen. In mindestens einer Ausführungsform kann der VPU-Kern einen digitalen Signalprozessor aufweisen, wie z.B. einen digitalen Signalprozessor mit mehreren Daten für eine Anweisung („SIMD“) und sehr langen Anweisungsworten („VLIW“). In mindestens einer Ausführungsform kann eine Kombination aus SIMD und VLIW den Durchsatz und die Geschwindigkeit erhöhen.
In mindestens einer Ausführungsform kann jeder der Vektorprozessoren einen Befehlscache aufweisen und mit einem dedizierten Speicher verbunden sein. Infolgedessen kann in mindestens einer Ausführungsform jeder der Vektorprozessoren so konfiguriert sein, dass er unabhängig von anderen Vektorprozessoren arbeitet. In mindestens einer Ausführungsform können Vektorprozessoren, die in einem bestimmten PVA enthalten sind, so konfiguriert sein, dass sie Datenparallelität verwenden. Beispielsweise können in mindestens einer Ausführungsform mehrere Vektorprozessoren, die in einem einzigen PVA enthalten sind, denselben Computer-Vision-Algorithmus ausführen, jedoch für unterschiedliche Bildbereiche. In mindestens einer Ausführungsform können Vektorprozessoren, die in einem bestimmten PVA enthalten sind, gleichzeitig verschiedene Bildverarbeitungsalgorithmen für dasselbe Bild oder sogar verschiedene Algorithmen für aufeinander folgende Bilder oder Abschnitte eines Bildes ausführen. In mindestens einer Ausführungsform kann unter anderem eine beliebige Anzahl von PVAs in einem Hardware-Beschleunigungscluster und eine beliebige Anzahl von Vektorprozessoren in jedem PVA vorhanden sein. In mindestens einer Ausführungsform kann/können (der) PVA(s) einen zusätzlichen Fehlerkorrekturcode-Speicher („ECC“) aufweisen, um die Gesamtsystemsicherheit zu erhöhen.
In mindestens einer Ausführungsform kann (können) der (die) Beschleuniger 914 (z.B. ein Hardware-Beschleunigungscluster) ein Computer-Vision-Netzwerk auf dem Chip und einen statischen Direktzugriffsspeicher („SRAM“) aufweisen, um einen SRAM mit hoher Bandbreite und geringer Latenz für den (die) Beschleuniger 914 bereitzustellen. In mindestens einer Ausführungsform kann der On-Chip-Speicher mindestens 4 MB SRAM aufweisen, der beispielsweise und ohne Einschränkung aus acht feldkonfigurierbaren Speicherblöcken besteht, auf die sowohl der PVA als auch der DLA zugreifen können. In mindestens einer Ausführungsform kann jedes Paar von Speicherblöcken eine erweiterte Peripheriebusschnittstelle („APB“), Konfigurationsschaltungen, eine Steuerung und einen Multiplexer aufweisen. In mindestens einer Ausführungsform kann jeder beliebige Speichertyp verwendet werden. In mindestens einer Ausführungsform können PVA und DLA über einen Backbone auf den Speicher zugreifen, der PVA und DLA einen Hochgeschwindigkeitszugriff auf den Speicher ermöglicht. In mindestens einer Ausführungsform kann der Backbone ein Computer-Vision-Netzwerk auf dem Chip aufweisen, das PVA und DLA mit dem Speicher verbindet (z.B. unter Verwendung einer APB).
In mindestens einer Ausführungsform kann das Computer-Vision-Netz auf dem Chip eine Schnittstelle aufweisen, die vor der Übertragung von Steuersignalen/Adressen/Daten feststellt, dass sowohl der PVA als auch der DLA bereitstehende und gültige Signale liefern. In mindestens einer Ausführungsform kann eine Schnittstelle getrennte Phasen und getrennte Kanäle für die Übertragung von Steuersignalen/Adressen/Daten sowie eine Burst-Kommunikation für die kontinuierliche Datenübertragung vorsehen. In mindestens einer Ausführungsform kann eine Schnittstelle den Normen der Internationalen Organisation für Normung („ISO“) 26262 oder der Internationalen Elektrotechnischen Kommission („IEC“) 61508 entsprechen, obwohl auch andere Normen und Protokolle verwendet werden können.
In mindestens einer Ausführungsform kann eines oder können mehrere der SoC(s) 904 einen Echtzeit-Raytracing-Hardwarebeschleuniger aufweisen. In mindestens einer Ausführungsform kann der Echtzeit-Raytracing-Hardwarebeschleuniger verwendet werden, um schnell und effizient Positionen und Ausmaße von Objekten (z.B. innerhalb eines Weltmodells) zu bestimmen, um Echtzeit-Visualisierungssimulationen zu erzeugen, für RADAR-Signalinterpretation, für Schallausbreitungssynthese und/oder -analyse, für die Simulation von SONAR-Systemen, für eine allgemeine Wellenausbreitungssimulation, für den Vergleich mit LIDAR-Daten zum Zwecke der Lokalisierung und/oder für andere Funktionen und/oder für andere Zwecke.
In mindestens einer Ausführungsform hat/haben der/die Beschleuniger 914 (z.B. Hardware-Beschleuniger-Cluster) eine breite Palette von Anwendungen für das autonome Fahren. In mindestens einer Ausführungsform kann ein PVA ein programmierbarer Bildverarbeitungsbeschleuniger sein, der für wichtige Verarbeitungsschritte in ADAS und autonomen Fahrzeugen verwendet werden kann. In mindestens einer Ausführungsform eignen sich die Fähigkeiten eines PVAs gut für algorithmische Bereiche, die eine vorhersehbare Verarbeitung bei geringer Leistung und geringer Latenz benötigen. Mit anderen Worten: ein PVA eignet sich gut für halbdichte oder dichte reguläre Berechnungen, selbst bei kleinen Datensätzen, die vorhersehbare Laufzeiten mit geringer Latenz und geringem Stromverbrauch erfordern. In mindestens einer Ausführungsform sind für autonome Fahrzeuge, wie z.B. Fahrzeug 900, PVAs entwickelt, um klassische Computer-Vision-Algorithmen auszuführen, da sie effizient bei der Objekterkennung sind und mit ganzzahligen mathematischen Verfahren arbeiten.
Zum Beispiel wird in mindestens einer Ausführungsform einer Technologie ein PVA verwendet, um Computer-Stereo-Vision durchzuführen. In mindestens einer Ausführungsform kann bei einigen Beispielen ein auf semiglobalem Matching basierender Algorithmus verwendet werden, obwohl dies nicht als Einschränkung gedacht ist. In mindestens einer Ausführungsform werden bei Anwendungen für das autonome Fahren der Stufen 3-5 Bewegungsschätzungen/Stereoabgleich während der Fahrt verwendet (z.B. Struktur aus Bewegung, Fußgängererkennung, Fahrspurerkennung usw.). In mindestens einer Ausführungsform kann der PVA eine Computer-Stereosichtfunktion auf Eingaben von zwei monokularen Kameras ausführen.
In mindestens einer Ausführungsform kann ein PVA verwendet werden, um einen dichten optischen Fluss auszuführen. Zum Beispiel kann ein PVA in mindestens einer Ausführungsform RADAR-Rohdaten verarbeiten (z.B. unter Verwendung einer 4D-Fast-Fourier-Transformation), um verarbeitete RADAR-Daten zu liefern. In mindestens einer Ausführungsform wird ein PVA für die Flugzeittiefenverarbeitung verwendet, indem Flugzeit-Rohdaten verarbeitet werden, um z.B. verarbeitete Flugzeitdaten bereitzustellen.
In mindestens einer Ausführungsform kann ein DLA verwendet werden, um jede Art von Netzwerk zu betreiben, um die Steuerung und die Fahrsicherheit zu verbessern, einschließlich beispielsweise und ohne Einschränkung eines neuronalen Netzes, das für jede Objekterkennung ein Maß für das Vertrauen ausgibt. In mindestens einer Ausführungsform kann das Vertrauen als Wahrscheinlichkeit dargestellt oder interpretiert werden, oder als relative „Gewichtung“ jeder Erkennung im Vergleich zu anderen Erkennungen. In mindestens einer Ausführungsform ermöglicht es die Konfidenz dem System, darüber hinaus Entscheidungen darüber zu treffen, welche Erkennungen als echte positive Erkennungen und welche als falsch positive Erkennungen betrachtet werden sollen. In mindestens einer Ausführungsform kann ein System einen Schwellenwert für die Zuverlässigkeit festlegen und nur Erkennungen, die den Schwellenwert überschreiten, als echte positive Erkennungen betrachten. In einer Ausführungsform, in der ein automatisches Notbremssystem („AEB“) verwendet wird, würden falsch positive Erkennungen dazu führen, dass das Fahrzeug automatisch eine Notbremsung durchführt, was natürlich unerwünscht ist. In mindestens einer Ausführungsform können sehr sichere Erkennungen als Auslöser für ein AEB angesehen werden. In mindestens einer Ausführungsform kann ein DLA ein neuronales Netz zur Regression des Vertrauenswertes einsetzen. In mindestens einer Ausführungsform kann das neuronale Netz als Eingabe zumindest eine Teilmenge von Parametern verwenden, wie z.B. die Abmessungen des Begrenzungsrahmens, die (z.B. von einem anderen Teilsystem) erhaltene Schätzung der Grundfläche, die Ausgabe des/der IMU-Sensors/en 966, die mit der Ausrichtung des Fahrzeugs 900 korreliert, die Entfernung, die Schätzungen der 3D-Position des Objekts, die vom neuronalen Netz und/oder anderen Sensoren (z.B. LIDAR-Sensor(en) 964 oder RADAR-Sensor(en) 960) erhalten werden, und andere.
In mindestens einer Ausführungsform kann ein oder können mehrere SoC(s) 904 einen oder mehrere Datenspeicher 916 (z.B. einen Speicher) aufweisen. In mindestens einer Ausführungsform kann (können) der (die) Datenspeicher 916 ein On-Chip-Speicher des (der) SoC(s) 904 sein, der (die) neuronale Netze speichern kann (können), die auf GPU(s) 908 und/oder einem DLA ausgeführt werden sollen. In mindestens einer Ausführungsform kann die Kapazität des/der Datenspeicher(s) 916 groß genug sein, um mehrere Instanzen von neuronalen Netzen aus Gründen der Redundanz und Sicherheit zu speichern. In mindestens einer Ausführungsform kann/können der/die Datenspeicher 912 L2 oder L3 Cache(s) umfassen.
In mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 904 eine beliebige Anzahl von Prozessoren 910 (z.B. eingebettete Prozessoren) aufweisen. In mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 910 einen Boot- und Energieverwaltungsprozessor aufweisen, bei dem es sich um einen dedizierten Prozessor und ein dediziertes Subsystem handeln kann, um die Boot-Energie- und Verwaltungsfunktionen und die damit verbundene Sicherheitsdurchsetzung zu handhaben. In mindestens einer Ausführungsform kann der Boot- und Energieverwaltungsprozessor ein Teil der Bootsequenz des/der SoC(s) 904 sein und Laufzeit-Energieverwaltungsdienste bereitstellen. In mindestens einer Ausführungsform kann der Prozessor für die Boot-Energieversorgung und -Verwaltung Takt- und Spannungsprogrammierung, Unterstützung bei Systemübergängen mit niedrigem Energiebedarf, Verwaltung von SoC(s) 904-Temperaturen und Temperatursensoren und/oder Verwaltung von SoC(s) 904-Energieversorgungszuständen bereitstellen. In mindestens einer Ausführungsform kann jeder Temperatursensor als Ringoszillator implementiert sein, dessen Ausgangsfrequenz proportional zur Temperatur ist, und (ein) SoC(s) 904 kann/können Ringoszillatoren verwenden, um Temperaturen von CPU(s) 906, GPU(s) 908 und/oder Beschleuniger(n) 914 zu erfassen. In mindestens einer Ausführungsform kann der Boot- und Energieverwaltungsprozessor, wenn festgestellt wird, dass die Temperaturen einen Schwellenwert überschreiten, in eine Temperaturfehlerroutine eintreten und die SoC(s) 904 in einen Zustand mit geringerer Leistung versetzen und/oder das Fahrzeug 900 in einen Chauffeur-zu-sicherem-Halt-Modus versetzen (z.B. das Fahrzeug 900 zu einem sicheren Halt bringen).
In mindestens einer Ausführungsform kann/können der/die Prozessor(en) 910 darüber hinaus einen Satz eingebetteter Prozessoren aufweisen, die als Audioverarbeitungsmaschine dienen können. In mindestens einer Ausführungsform kann die Audioverarbeitungsmaschine ein Audio-Subsystem sein, das eine vollständige Hardware-Unterstützung für Mehrkanal-Audio über mehrere Schnittstellen und eine breite und flexible Palette von Audio-I/O-Schnittstellen ermöglicht. In mindestens einer Ausführungsform handelt es sich bei der Audioverarbeitungsmaschine um einen dedizierten Prozessorkern mit einem digitalen Signalprozessor mit dediziertem RAM.
In mindestens einer Ausführungsform kann/können der/die Prozessor(en) 910 darüber hinaus eine „always on“-Prozessor-Maschine aufweisen, die die notwendigen Hardware-Funktionen zur Unterstützung von Sensor-Management mit geringem Stromverbrauch und Aufwach-Anwendungsfälle bereitstellen kann. In mindestens einer Ausführungsform kann die „always on“-Prozessor-Maschine ohne Einschränkung einen Prozessorkern, ein eng gekoppeltes RAM, unterstützende Peripheriegeräte (z.B. Timer und Interrupt-Controller), verschiedene I/O-Controller-Peripheriegeräte und Routing-Logik aufweisen.
In mindestens einer Ausführungsform kann/können der/die Prozessor(en) 910 darüber hinaus eine Sicherheits-Cluster-Maschine aufweisen, die ohne Einschränkung ein dediziertes Prozessor-Subsystem zur Handhabung des Sicherheitsmanagements für Automobilanwendungen aufweist. In mindestens einer Ausführungsform kann die Sicherheits-Cluster-Maschine ohne Einschränkung zwei oder mehr Prozessorkerne, ein eng gekoppeltes RAM, unterstützende Peripheriegeräte (z.B. Zeitgeber, eine Interrupt-Steuerung usw.) und/oder eine Routing-Logik aufweisen. In einem Sicherheitsmodus können in mindestens einer Ausführungsform zwei oder mehr Kerne in einem Lockstep-Modus arbeiten und als ein einziger Kern mit einer Vergleichslogik funktionieren, um etwaige Unterschiede zwischen ihren Operationen zu erkennen. In mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 910 darüber hinaus eine Echtzeit-Kamera-Maschine aufweisen, die ohne Einschränkung ein dediziertes Prozessor-Subsystem zur Handhabung des Echtzeit-Kameramanagements aufweisen kann. In mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 910 darüber hinaus einen Signalprozessor mit hohem Dynamikbereich aufweisen, der ohne Einschränkung einen Bildsignalprozessor aufweisen kann, der eine Hardware-Maschine ist, die Teil der Kameraverarbeitungspipeline ist.
In mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) 910 einen Videobildkompositor aufweisen, der ein Verarbeitungsblock sein kann (z.B. auf einem Mikroprozessor implementiert), der Videonachverarbeitungsfunktionen implementiert, die von einer Videowiedergabeanwendung benötigt werden, um das endgültige Bild für das Spieler-Fenster zu erzeugen. In mindestens einer Ausführungsform kann der Videobildkompositor eine Linsenverzerrungskorrektur an der/den Weitwinkelkamera(s) 970, der/den Surround-Kamera(s) 974 und/oder an dem/den Sensor(en) der Überwachungskamera(s) in der Kabine vornehmen.
In mindestens einer Ausführungsform wird/werden der/die Sensor(en) der Überwachungskamera(s) in der Kabine vorzugsweise von einem neuronalen Netz überwacht, das auf einer anderen Instanz des SoC 904 läuft und so ausgestaltet ist, dass es Ereignisse in der Kabine erkennt und entsprechend reagiert. In mindestens einer Ausführungsform kann ein System im Fahrzeuginneren ohne Einschränkung Lippenlesen durchführen, um den Mobilfunkdienst zu aktivieren und einen Anruf zu tätigen, E-Mails zu diktieren, das Fahrtziel zu ändern, das Infotainmentsystem und die Einstellungen des Fahrzeugs zu aktivieren oder zu ändern oder sprachgesteuertes Surfen im Internet zu ermöglichen. In mindestens einer Ausführungsform stehen dem Fahrer bestimmte Funktionen zur Verfügung, wenn das Fahrzeug in einem autonomen Modus betrieben wird, und sind ansonsten deaktiviert.
In mindestens einer Ausführungsform kann der Videobildkompositor eine verbesserte zeitliche Rauschunterdrückung sowohl für eine räumliche als auch für eine zeitliche Rauschunterdrückung aufweisen. Zum Beispiel in mindestens einer Ausführungsform, wenn Bewegung in einem Video auftritt, gewichtet die Rauschunterdrückung die räumliche Information angemessen und verringert das Gewicht der Information, die von benachbarten Bildern geliefert wird. In mindestens einer Ausführungsform, bei der ein Bild oder ein Abschnitt eines Bildes keine Bewegung aufweist, kann die vom Videobildkompositor durchgeführte zeitliche Rauschreduzierung Informationen aus dem vorherigen Bild verwenden, um das Rauschen im aktuellen Bild zu reduzieren.
In mindestens einer Ausführungsform kann der Videobildkompositor auch so ausgestaltet sein, dass er eine Stereorektifizierung an eingegebenen Stereolinsenrahmen durchführt. In mindestens einer Ausführungsform kann der Videobildkompositor darüber hinaus für die Gestaltung der Benutzeroberfläche verwendet werden, wenn der Desktop des Betriebssystems in Gebrauch ist und die GPU(s) 908 nicht zum kontinuierlichen Rendern neuer Oberflächen benötigt werden. In mindestens einer Ausführungsform, wenn die GPU(s) 908 eingeschaltet sind und aktiv 3D-Rendering durchführen, kann der Videobildkompositor verwendet werden, um die GPU(s) 908 zu entlasten, um die Leistung und Reaktionsfähigkeit zu verbessern.
In mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 904 darüber hinaus eine serielle MIPI-Kameraschnittstelle zum Empfang von Video und Eingaben von Kameras, eine Hochgeschwindigkeitsschnittstelle und/oder einen Videoeingabeblock aufweisen, der für Kamera- und verwandte Pixeleingabefunktionen verwendet werden kann. In mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 904 darüber hinaus eine oder mehrere Eingabe-/Ausgabe-Steuerungen aufweisen, die durch Software gesteuert werden können und für den Empfang von I/O-Signalen verwendet werden können, die keiner bestimmten Rolle zugeordnet sind.
In mindestens einer Ausführungsform können ein oder mehrere SoC(s) 904 darüber hinaus eine breite Palette von Peripherieschnittstellen aufweisen, um die Kommunikation mit Peripheriegeräten, Audio-Encodern/Decodern („Codecs“), der Energieverwaltung und/oder anderen Einrichtungen zu ermöglichen. SoC(s) 904 kann (können) verwendet werden, um Daten von Kameras (z.B. verbunden über Gigabit Multimedia Serial Link und Ethernet), Sensoren (z.B. LIDAR-Sensor(en) 964, RADAR-Sensor(en) 960 usw., die über Ethernet verbunden sein können), Daten von Bus 902 (z.B. Geschwindigkeit des Fahrzeugs 900, Lenkradposition usw.), Daten von GNSS-Sensor(en) 958 (z.B. verbunden über Ethernet oder CAN-Bus) usw. zu verarbeiten. In mindestens einer Ausführungsform kann einer oder können mehrere der SoC(s) 904 darüber hinaus dedizierte Hochleistungs-Massenspeichersteuerungen aufweisen, die ihre eigenen DMA-Maschinen aufweisen können und die verwendet werden können, um die CPU(s) 906 von Routine-Datenverwaltungsaufgaben zu entlasten.
In mindestens einer Ausführungsform kann (können) der (die) SoC(s) 904 eine End-to-End-Plattform mit einer flexiblen Architektur sein, die die Automatisierungsebenen 3 bis 5 umfasst und dadurch eine umfassende funktionale Sicherheitsarchitektur bereitstellt, die Computer-Vision- und ADAS-Techniken für Diversität und Redundanz nutzt und eine Plattform für einen flexiblen, zuverlässigen Fahrsoftware-Stack zusammen mit Deep-Learning-Werkzeugen bereitstellt. In mindestens einer Ausführungsform können die SoC(s) 904 schneller, zuverlässiger und sogar energie- und platzsparender sein als herkömmliche Systeme. Zum Beispiel können in mindestens einer Ausführungsform der/die Beschleuniger 914 in Kombination mit der/den CPU(s) 906, der/den GPU(s) 908 und dem/den Datenspeicher(n) 916 eine schnelle, effiziente Plattform für autonome Fahrzeuge der Stufe 3-5 bilden.
In mindestens einer Ausführungsform können Computer-Vision-Algorithmen auf CPUs ausgeführt werden, die unter Verwendung einer Hochsprachen-Programmierung, wie z.B. C, ausgestaltet sein können, um eine Vielzahl von Verarbeitungsalgorithmen für eine Vielzahl von visuellen Daten auszuführen. In mindestens einer Ausführungsform sind CPUs jedoch oft nicht in der Lage, die Leistungsanforderungen vieler Bildverarbeitungsanwendungen zu erfüllen, wie z.B. die Anforderungen an die Ausführungszeit und den Stromverbrauch. In mindestens einer Ausführungsform sind viele CPUs nicht in der Lage, komplexe Objekterkennungsalgorithmen in Echtzeit auszuführen, die in fahrzeuginternen ADAS-Anwendungen und in praktischen autonomen Fahrzeugen der Stufe 3-5 verwendet werden.
Ausführungsformen, wie sie hier beschrieben sind, ermöglichen die gleichzeitige und/oder sequentielle Ausführung mehrerer neuronaler Netze und die Kombination der Ergebnisse, um autonome Fahrfunktionen der Stufe 3-5 zu ermöglichen. Zum Beispiel kann in mindestens einer Ausführungsform ein CNN, das auf einem DLA oder einer diskreten GPU (z.B. GPU(s) 920) ausgeführt wird, eine Text- und Worterkennung aufweisen, die es dem Supercomputer ermöglicht, Verkehrsschilder zu lesen und zu verstehen, einschließlich Schildern, für die das neuronale Netz nicht speziell trainiert wurde. In mindestens einer Ausführungsform kann ein DLA darüber hinaus ein neuronales Netz aufweisen, das in der Lage ist, Verkehrszeichen zu identifizieren, zu interpretieren und semantisch zu verstehen, und dieses semantische Verständnis an die auf einem CPU-Komplex laufenden Wegplanungsmodule weiterzugeben.
In mindestens einer Ausführungsform können mehrere neuronale Netze gleichzeitig ausgeführt werden, wie beim Fahren der Stufe 3, 4 oder 5. Zum Beispiel kann in mindestens einer Ausführungsform ein Warnschild mit der Aufschrift „Vorsicht: Blinkende Lichter deuten auf Vereisung hin“ zusammen mit einem elektrischen Licht unabhängig oder gemeinsam von mehreren neuronalen Netzen interpretiert werden. In mindestens einer Ausführungsform kann das Schild selbst von einem ersten eingesetzten neuronalen Netz (z.B. einem trainierten neuronalen Netz) als Verkehrsschild identifiziert werden, und der Text „Blinkende Lichter deuten auf Glatteis hin“ kann von einem zweiten eingesetzten neuronalen Netz interpretiert werden, das die (vorzugsweise auf einem CPU-Komplex ausgeführte) Wegplanungssoftware des Fahrzeugs darüber informiert, dass, wenn blinkende Lichter erkannt werden, Glatteis vorliegt. In mindestens einer Ausführungsform kann das Blinklicht durch den Betrieb eines dritten neuronalen Netzes über mehrere Bilder identifiziert werden, das die Wegplanungssoftware des Fahrzeugs über das Vorhandensein (oder Fehlen) von Blinklichtern informiert. In mindestens einer Ausführungsform können alle drei neuronalen Netze gleichzeitig laufen, beispielsweise innerhalb eines DLAs und/oder auf GPU(s) 908.
In mindestens einer Ausführungsform kann ein CNN zur Gesichtserkennung und zur Identifizierung des Fahrzeugbesitzers Daten von Kamerasensoren verwenden, um die Anwesenheit eines autorisierten Fahrers und/oder Besitzers des Fahrzeugs 900 zu identifizieren. In mindestens einer Ausführungsform kann eine immer aktive Sensorverarbeitungs-Maschine verwendet werden, um das Fahrzeug zu entriegeln, wenn sich der Besitzer der Fahrertür nähert, und um die Lichter einzuschalten, und, im Sicherheitsmodus, um das Fahrzeug zu deaktivieren, wenn der Besitzer das Fahrzeug verlässt. Auf diese Weise sorgen die SoC(s) 904 für Sicherheit gegen Diebstahl und/oder Carjacking.
In mindestens einer Ausführungsform kann ein CNN zur Erkennung und Identifizierung von Einsatzfahrzeugen Daten von Mikrofonen 996 verwenden, um Sirenen von Einsatzfahrzeugen zu erkennen und zu identifizieren. In mindestens einer Ausführungsform verwenden die SoC(s) 904 ein CNN zur Klassifizierung von Umwelt- und Stadtgeräuschen sowie zur Klassifizierung visueller Daten. In mindestens einer Ausführungsform wird ein CNN, das auf einem DLA läuft, darauf trainiert, die relative Annäherungsgeschwindigkeit von Einsatzfahrzeugen zu erkennen (z.B. unter Verwendung des Dopplereffekts). In mindestens einer Ausführungsform kann ein CNN auch so trainiert werden, dass es Einsatzfahrzeuge identifiziert, die spezifisch für das lokale Gebiet sind, in dem das Fahrzeug unterwegs ist, wie es von GNSS-Sensor(en) 958 identifiziert wird. In mindestens einer Ausführungsform wird ein CNN bei einem Einsatz in Europa versuchen, europäische Sirenen zu erkennen, und bei einem Einsatz in den Vereinigten Staaten wird das CNN versuchen, nur nordamerikanische Sirenen zu identifizieren. In mindestens einer Ausführungsform kann, sobald ein Einsatzfahrzeug erkannt wird, ein Steuerprogramm verwendet werden, um eine Sicherheitsroutine für Einsatzfahrzeuge auszuführen, das Fahrzeug zu verlangsamen, an den Straßenrand zu fahren, das Fahrzeug zu parken und/oder das Fahrzeug im Leerlauf laufen zu lassen, mit Hilfe des/der Ultraschallsensors/en 962, bis das/die Einsatzfahrzeug(e) vorbeifahren.
In mindestens einer Ausführungsform kann das Fahrzeug 900 eine oder mehrere CPU(s) 918 (z.B. diskrete CPU(s) oder dCPU(s)) aufweisen, die über eine Hochgeschwindigkeitsverbindung (z.B. PCle) mit dem/den SoC(s) 904 verbunden sein können. In mindestens einer Ausführungsform kann (können) die CPU(s) 918 beispielsweise einen X86-Prozessor aufweisen. (Eine) CPU(s) 918 kann/können verwendet werden, um eine Vielzahl von Funktionen auszuführen, einschließlich der Schlichtung potenziell inkonsistenter Ergebnisse zwischen ADAS-Sensoren und SoC(s) 904 und/oder der Überwachung des Status und des Zustands der Steuerung(en) 936 und/oder eines Infotainment-Systems auf einem Chip („Infotainment-SoC“) 930, zum Beispiel.
In mindestens einer Ausführungsform kann das Fahrzeug 900 GPU(s) 920 (z.B. diskrete GPU(s) oder dGPU(s)) aufweisen, die mit dem/den SoC(s) 904 über eine Hochgeschwindigkeitsverbindung (z.B. NVIDIAs NVLINK) gekoppelt sein können. In mindestens einer Ausführungsform kann/können GPU(s) 920 zusätzliche künstliche Intelligenzfunktionalität bereitstellen, beispielsweise durch Ausführen redundanter und/oder unterschiedlicher neuronaler Netze, und kann/können verwendet werden, um neuronale Netze zu trainieren und/oder zu aktualisieren, was zumindest teilweise auf Eingaben (z.B. Sensordaten) von Sensoren des Fahrzeugs 900 basiert.
In mindestens einer Ausführungsform kann das Fahrzeug 900 darüber hinaus eine Netzwerkschnittstelle 924 aufweisen, die ohne Einschränkung eine oder mehrere drahtlose Antennen 926 aufweisen kann (z.B. eine oder mehrere drahtlose Antennen 926 für verschiedene Kommunikationsprotokolle, wie z.B. eine Mobilfunkantenne, eine Bluetooth-Antenne, usw.). In mindestens einer Ausführungsform kann die Netzwerkschnittstelle 924 verwendet werden, um eine drahtlose Verbindung über das Internet mit einer Cloud (z.B. mit einem oder mehreren Servern und/oder anderen Netzwerkeinrichtungen), mit anderen Fahrzeugen und/oder mit Recheneinrichtungen (z.B. Clienteinrichtungen von Fahrgästen) zu ermöglichen. In mindestens einer Ausführungsform kann zur Kommunikation mit anderen Fahrzeugen eine direkte Verbindung zwischen dem Fahrzeug 90 und einem anderen Fahrzeug und/oder eine indirekte Verbindung (z.B. über Netzwerke und das Internet) hergestellt werden. In mindestens einer Ausführungsform können direkte Verbindungen über eine Fahrzeug-zu-Fahrzeug-Kommunikationsverbindung hergestellt werden. In mindestens einer Ausführungsform kann die Fahrzeugzu-Fahrzeug-Kommunikationsverbindung dem Fahrzeug 900 Informationen über Fahrzeuge in der Nähe des Fahrzeugs 900 liefern (z.B. Fahrzeuge vor, neben und/oder hinter dem Fahrzeug 900). In mindestens einer Ausführungsform kann die vorgenannte Funktionalität Teil einer kooperativen adaptiven Geschwindigkeitsregelungsfunktion des Fahrzeugs 900 sein.
In mindestens einer Ausführungsform kann die Netzwerkschnittstelle 924 ein SoC aufweisen, das Modulations- und Demodulationsfunktionen bereitstellt und die Steuerung(en) 936 in die Lage versetzt, über drahtlose Netzwerke zu kommunizieren. In mindestens einer Ausführungsform kann die Netzwerkschnittstelle 924 ein Hochfrequenz-Frontend für die Aufwärtskonvertierung von einem Basisband auf eine Hochfrequenz und die Abwärtskonvertierung von einer Hochfrequenz auf ein Basisband aufweisen. In mindestens einer Ausführungsform können die Frequenzumwandlungen auf jede technisch mögliche Weise durchgeführt werden. Beispielsweise können Frequenzumwandlungen durch bekannte Verfahren und/oder unter Verwendung von Superheterodyn-Verfahren durchgeführt werden. In mindestens einer Ausführungsform kann die Hochfrequenz-Front-End-Funktionalität durch einen separaten Chip bereitgestellt werden. In mindestens einer Ausführungsform kann die Netzwerkschnittstelle eine drahtlose Funktionalität zur Kommunikation über LTE, WCDMA, UMTS, GSM, CDMA2000, Bluetooth, Bluetooth LE, Wi-Fi, Z-Wave, ZigBee, LoRaWAN und/oder andere drahtlose Protokolle aufweisen.
In mindestens einer Ausführungsform kann das Fahrzeug 900 darüber hinaus einen oder mehrere Datenspeicher 928 aufweisen, die ohne Einschränkung einen Off-Chip-Speicher (z. B. Off-SoC(s) 904) aufweisen können. In mindestens einer Ausführungsform kann (können) der (die) Datenspeicher 928 ohne Einschränkung ein oder mehrere Speicherelemente aufweisen, darunter RAM, SRAM, dynamischer Direktzugriffsspeicher („DRAM“), Video-Direktzugriffsspeicher („VRAM“), Flash, Festplatten und/oder andere Komponenten und/oder Einrichtungen, die mindestens ein Bit an Daten speichern können.
In mindestens einer Ausführungsform kann das Fahrzeug 900 darüber hinaus GNSS-Sensor(en) 958 (z.B. GPS- und/oder unterstützte GPS-Sensoren) aufweisen, um bei der Kartierung, der Wahrnehmung, der Erstellung von Belegungsrastern und/oder der Pfadplanung zu helfen. In mindestens einer Ausführungsform kann eine beliebige Anzahl von GNSS-Sensor(en) 958 verwendet werden, die beispielsweise und ohne Einschränkung ein GPS aufweisen, das einen USB-Anschluss mit einer Ethernet-zu-Seriell-Brücke (z.B. RS-232) verwendet.
In mindestens einer Ausführungsform kann das Fahrzeug 900 darüber hinaus RADAR-Sensor(en) 960 aufweisen. Der/die RADAR-Sensor(en) 960 kann/können von einem Fahrzeug 900 für die Fahrzeugerkennung über große Entfernungen verwendet werden, selbst bei Dunkelheit und/oder schlechten Wetterbedingungen. In mindestens einer Ausführungsform können die RADAR-Funktionssicherheitsstufen ASIL B sein. Der/die RADAR-Sensor(en) 960 kann/können CAN und/oder den Bus 902 (z.B. zur Übertragung der von dem/den RADAR-Sensor(en) 960 erzeugten Daten) zur Steuerung und zum Zugriff auf Objektverfolgungsdaten verwenden, wobei bei einigen Beispielen der Zugriff auf Rohdaten über ein Ethernet erfolgt. In mindestens einer Ausführungsform kann eine breite Palette von RADAR-Sensortypen verwendet werden. Zum Beispiel und ohne Einschränkung können RADAR-Sensor(en) 960 für die Verwendung von Front-, Heck- und Seiten-RADAR geeignet sein. In mindestens einer Ausführungsform handelt es sich bei einem oder mehreren der RADAR-Sensoren 960 um Puls-Doppler-RADAR-Sensor(en).
In mindestens einer Ausführungsform kann (können) der (die) RADAR-Sensor(en) 960 verschiedene Konfigurationen aufweisen, wie z.B. große Reichweite mit engem Sichtfeld, kurze Reichweite mit breitem Sichtfeld, seitliche Abdeckung mit kurzer Reichweite usw. In mindestens einer Ausführungsform kann das RADAR mit großer Reichweite für die adaptive Geschwindigkeitsregelung verwendet werden. In mindestens einer Ausführungsform können RADAR-Systeme mit großer Reichweite ein breites Sichtfeld bieten, was durch zwei oder mehr unabhängige Abtastungen, z.B. innerhalb eines Bereichs von 250 m, realisiert wird. In mindestens einer Ausführungsform kann/können der/die RADAR-Sensor(en) 960 dabei helfen, zwischen stationären und sich bewegenden Objekten zu unterscheiden, und kann/können vom ADAS-System 938 zur Notbremsunterstützung und zur Vorwärtskollisionswarnung verwendet werden. In mindestens einer Ausführungsform kann (können) der (die) Sensor(en) 960, der (die) in einem RADAR-System mit großer Reichweite enthalten ist (sind), ohne Einschränkung ein monostatisches multimodales RADAR mit mehreren (z.B. sechs oder mehr) festen RADAR-Antennen und einer Hochgeschwindigkeits-CAN- und FlexRay-Schnittstelle aufweisen. In mindestens einer Ausführungsform mit sechs Antennen können vier Antennen in der Mitte ein fokussiertes Strahlenmuster erzeugen, das dazu dient, die Umgebung des Fahrzeugs bei höheren Geschwindigkeiten mit minimalen Störungen durch den Verkehr auf den angrenzenden Fahrspuren zu erfassen. In mindestens einer Ausführungsform können die beiden anderen Antennen das Sichtfeld erweitern, so dass Fahrzeuge, die in die Fahrspur des Fahrzeugs 900 einfahren oder diese verlassen, schnell erfasst werden können.
In mindestens einer Ausführungsform können RADAR-Systeme mittlerer Reichweite beispielsweise eine Reichweite von bis zu 160 m (vorn) oder 90 m (hinten) und ein Sichtfeld von bis zu 42 Grad (vorn) oder 150 Grad (hinten) aufweisen. In mindestens einer Ausführungsform können Kurzstrecken-RADAR-Systeme ohne Einschränkung eine beliebige Anzahl von RADAR-Sensoren 960 aufweisen, die an beiden Enden des hinteren Stoßfängers installiert sein können. In mindestens einer Ausführungsform kann ein RADAR-Sensorsystem, wenn es an beiden Enden des hinteren Stoßfängers installiert ist, zwei Strahlen erzeugen, die den toten Winkel im hinteren Bereich und neben dem Fahrzeug ständig überwachen. In mindestens einer Ausführungsform können RADAR-Systeme mit kurzer Reichweite im ADAS-System 938 zur Erkennung des toten Winkels und/oder zur Unterstützung beim Spurwechsel verwendet werden.
In mindestens einer Ausführungsform kann das Fahrzeug 900 darüber hinaus Ultraschallsensor(en) 962 aufweisen. In mindestens einer Ausführungsform kann (können) der (die) Ultraschallsensor(en) 962, der (die) an der Vorderseite, an der Rückseite und/oder an den Seiten des Fahrzeugs 900 angeordnet sein kann (können), zur Einparkhilfe und/oder zur Erstellung und Aktualisierung eines Belegungsrasters verwendet werden. In mindestens einer Ausführungsform kann eine Vielzahl von Ultraschallsensoren 962 verwendet werden, und unterschiedliche Ultraschallsensoren 962 können für unterschiedliche Erfassungsbereiche (z.B. 2,5 m, 4 m) verwendet werden. In mindestens einer Ausführungsform kann/können der/die Ultraschallsensor(en) 962 bei funktionalen Sicherheitsstufen von ASIL B arbeiten.
In mindestens einer Ausführungsform kann das Fahrzeug 900 LIDAR-Sensor(en) 964 aufweisen. Der/die LIDAR-Sensor(en) 964 kann/können zur Objekt- und Fußgängererkennung, Notbremsung, Kollisionsvermeidung und/oder anderen Funktionen verwendet werden. In mindestens einer Ausführungsform kann/können der/die LIDAR-Sensor(en) 964 die funktionale Sicherheitsstufe ASIL B aufweisen. In mindestens einer Ausführungsform kann das Fahrzeug 900 mehrere LIDAR-Sensoren 964 (z.B. zwei, vier, sechs usw.) aufweisen, die Ethernet verwenden können (z.B. um Daten an einen Gigabit-Ethernet-Switch zu liefern).
In mindestens einer Ausführungsform kann/können der/die LIDAR-Sensor(en) 964 in der Lage sein, eine Liste von Objekten und deren Entfernungen für ein 360-Grad-Sichtfeld zu liefern. In mindestens einer Ausführungsform kann/können der/die handelsübliche(n) LIDAR-Sensor(en) 964 eine angezeigte Reichweite von etwa 100 m haben, mit einer Genauigkeit von 2 cm bis 3 cm und mit Unterstützung für eine 100-Mbps-Ethernet-Verbindung, zum Beispiel. In mindestens einer Ausführungsform können ein oder mehrere nicht vorstehende LIDAR-Sensoren 964 verwendet werden. Bei einer solchen Ausführungsform kann/können der/die LIDAR-Sensor(en) 964 als eine kleine Einrichtung implementiert sein, die in die Front, das Heck, die Seiten und/oder die Ecken des Fahrzeugs 900 eingebettet sein kann. In mindestens einer Ausführungsform kann/können der/die LIDAR-Sensor(en) 964 in einer solchen Ausführungsform ein horizontales Sichtfeld von bis zu 120 Grad und ein vertikales Sichtfeld von bis zu 35 Grad mit einer Reichweite von 200 m selbst für Objekte mit geringem Reflexionsvermögen bieten. In mindestens einer Ausführungsform kann/können der/die frontmontierte(n) LIDAR-Sensor(en) 964 für ein horizontales Sichtfeld zwischen 45 Grad und 135 Grad ausgestaltet sein.
In mindestens einer Ausführungsform können auch LIDAR-Technologien, wie z.B. 3D Flash LIDAR, verwendet werden. 3D Flash LIDAR verwendet einen Blitz eines Lasers als Sendequelle, um die Umgebung des Fahrzeugs 900 bis zu einer Entfernung von etwa 200 m zu beleuchten. In mindestens einer Ausführungsform weist eine Flash-LIDAR-Einheit ohne Einschränkung einen Rezeptor auf, der die Laufzeit des Laserpulses und das reflektierte Licht auf jedem Pixel aufzeichnet, was wiederum der Entfernung des Fahrzeugs 900 zu Objekten entspricht. In mindestens einer Ausführungsform kann es der Flash-LIDAR ermöglichen, mit jedem Laserblitz hochgenaue und verzerrungsfreie Bilder der Umgebung zu erzeugen. In mindestens einer Ausführungsform können vier Flash-LIDAR-Sensoren eingesetzt werden, einer auf jeder Seite des Fahrzeugs 900. In mindestens einer Ausführungsform weisen 3D-Blitz-LIDAR-Systeme ohne Einschränkung eine Festkörper-3D-Star-Array-LIDAR-Kamera auf, die außer einem Gebläse keine beweglichen Teile aufweist (z.B. eine nicht scannende LIDAR-Einrichtung). In mindestens einer Ausführungsform kann die Flash-LIDAR-Einrichtung einen 5-Nanosekunden-Laserimpuls der Klasse I (augensicher) pro Bild verwenden und das reflektierte Laserlicht in Form von 3D-Entfernungspunktwolken und koregistrierten Intensitätsdaten erfassen.
In mindestens einer Ausführungsform kann das Fahrzeug darüber hinaus einen oder mehrere IMU-Sensoren 966 aufweisen. In mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 966 in der Mitte der Hinterachse des Fahrzeugs 900 angeordnet sein. In mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 966 beispielsweise und ohne Einschränkung einen oder mehrere Beschleunigungsmesser, Magnetometer, Gyroskop(e), Magnetkompass(e) und/oder andere Sensortypen aufweisen. In mindestens einer Ausführungsform, wie z.B. bei sechsachsigen Anwendungen, kann/können der/die IMU-Sensor(en) 966 ohne Einschränkung Beschleunigungsmesser und Gyroskope aufweisen. In mindestens einer Ausführungsform, wie z.B. bei neunachsigen Anwendungen, kann/können der/die IMU-Sensor(en) 966 ohne Einschränkung Beschleunigungsmesser, Gyroskope und Magnetometer aufweisen.
In mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 966 als ein miniaturisiertes, hochleistungsfähiges GPS-gestütztes Trägheitsnavigationssystem („GPS/INS“) implementiert sein, das mikroelektromechanische Systeme („MEMS“) Trägheitssensoren, einen hochempfindlichen GPS-Empfänger und fortschrittliche Kalman-Filteralgorithmen kombiniert, um Schätzungen von Position, Geschwindigkeit und Lage zu liefern. In mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 966 das Fahrzeug 900 in die Lage versetzen, den Kurs zu schätzen, ohne dass Eingaben von einem Magnetsensor erforderlich sind, indem Änderungen der Geschwindigkeit vom GPS direkt mit dem/den IMU-Sensor(en) 966 beobachtet und korreliert werden. In mindestens einer Ausführungsform können IMU-Sensor(en) 966 und GNSS-Sensor(en) 958 in einer einzigen integrierten Einheit kombiniert sein.
In mindestens einer Ausführungsform kann das Fahrzeug 900 ein oder mehrere Mikrofone 996 aufweisen, die im und/oder um das Fahrzeug 900 herum angeordnet sind. In mindestens einer Ausführungsform kann (können) das (die) Mikrofon(e) 996 u.a. zur Erkennung und Identifizierung von Einsatzfahrzeugen verwendet werden.
In mindestens einer Ausführungsform kann das Fahrzeug 900 darüber hinaus eine beliebige Anzahl von Kameratypen aufweisen, einschließlich Stereokamera(s) 968, Weitwinkelkamera(s) 970, Infrarotkamera(s) 972, Umgebungskamera(s) 974, Weitbereichskamera(s) 998, Mittelbereichskamera(s) 976 und/oder anderer Kameratypen. In mindestens einer Ausführungsform können Kameras verwendet werden, um Bilddaten rund um den gesamten Umfang des Fahrzeugs 900 zu erfassen. In mindestens einer Ausführungsform hängen die Typen der verwendeten Kameras vom Fahrzeug 900 ab. In mindestens einer Ausführungsform kann eine beliebige Kombination von Kameratypen verwendet werden, um die erforderliche Abdeckung um das Fahrzeug 900 herum zu gewährleisten. In mindestens einer Ausführungsform kann die Anzahl der Kameras je nach Ausführungsform unterschiedlich sein. In mindestens einer Ausführungsform kann das Fahrzeug 900 beispielsweise sechs, sieben, zehn, zwölf oder eine andere Anzahl von Kameras aufweisen. In mindestens einer Ausführungsform können die Kameras zum Beispiel und ohne Einschränkung Gigabit Multimedia Serial Link („GMSL“) und/oder Gigabit Ethernet unterstützen. In mindestens einer Ausführungsform wird jede der Kameras zuvor hier mit Bezug auf 9A und 9B näher beschrieben.
In mindestens einer Ausführungsform kann das Fahrzeug 900 darüber hinaus einen oder mehrere Schwingungssensoren 942 aufweisen. In mindestens einer Ausführungsform kann (können) der (die) Schwingungssensor(en) 942 Schwingungen von Komponenten des Fahrzeugs 900, wie z.B. der Achse(n), messen. Zum Beispiel können in mindestens einer Ausführungsform Änderungen der Schwingungen eine Änderung der Straßenoberfläche anzeigen. In mindestens einer Ausführungsform, wenn zwei oder mehr Schwingungssensoren 942 verwendet werden, können Unterschiede zwischen den Schwingungen verwendet werden, um die Reibung oder den Schlupf der Straßenoberfläche zu bestimmen (z.B. wenn der Unterschied in den Schwingungen zwischen einer angetriebenen Achse und einer frei drehenden Achse besteht).
In mindestens einer Ausführungsform kann das Fahrzeug 900 ein ADAS-System 938 aufweisen. Das ADAS-System 938 kann bei einigen Beispielen ohne Einschränkung ein SoC aufweisen. In mindestens einer Ausführungsform kann das ADAS-System 938 ohne Einschränkung eine beliebige Anzahl und Kombination eines autonomen/adaptiven/automatischen Geschwindigkeitsregelsystems („ACC“), eines kooperativen adaptiven Geschwindigkeitsregelsystems („CACC“), eines Vorwärtscrashwarnsystems („FCW“), eines automatischen Notbremssystems („AEB“) aufweisen, ein System zur Warnung vor dem Verlassen der Fahrspur („LDW“), ein Spurhalteassistent („LKA“), ein System zur Warnung vor dem toten Winkel („BSW“), ein System zur Warnung vor rückwärtigem Querverkehr („RCTW“), ein System zur Kollisionswarnung („CW“), ein System zur Zentrierung der Fahrspur („LC“) und/oder andere Systeme, Merkmale und/oder Funktionen.
In mindestens einer Ausführungsform kann das ACC-System RADAR-Sensor(en) 960, LIDAR-Sensor(en) 964 und/oder eine beliebige Anzahl von Kameras verwenden. In mindestens einer Ausführungsform kann das ACC-System ein ACC-System in Längsrichtung und/oder ein ACC-System in Querrichtung aufweisen. In mindestens einer Ausführungsform überwacht und steuert das ACC-System in Längsrichtung den Abstand zum unmittelbar vor dem Fahrzeug 900 befindlichen Fahrzeug und passt die Geschwindigkeit des Fahrzeugs 900 automatisch an, um einen sicheren Abstand zu vorausfahrenden Fahrzeugen einzuhalten. In mindestens einer Ausführungsform übernimmt das seitliche ACC-System die Abstandshaltung und rät dem Fahrzeug 900, bei Bedarf die Fahrspur zu wechseln. In mindestens einer Ausführungsform ist das seitliche ACC-System mit anderen ADAS-Anwendungen wie LC und CW verbunden.
In mindestens einer Ausführungsform verwendet das CACC-System Informationen von anderen Fahrzeugen, die über die Netzwerkschnittstelle 924 und/oder die Funkantenne(n) 926 von anderen Fahrzeugen über eine drahtlose Verbindung oder indirekt über eine Netzwerkverbindung (z.B. über das Internet) empfangen werden können. In mindestens einer Ausführungsform können direkte Verbindungen durch eine Fahrzeug-zu-Fahrzeug-Kommunikationsverbindung („V2V“) bereitgestellt werden, während indirekte Verbindungen durch eine Infrastrukturzu-Fahrzeug-Kommunikationsverbindung („I2V“) bereitgestellt werden können. Im Allgemeinen liefert das V2V-Kommunikationskonzept Informationen über unmittelbar vorausfahrende Fahrzeuge (z.B. Fahrzeuge, die sich unmittelbar vor und auf derselben Spur wie Fahrzeug 900 befinden), während das I2V-Kommunikationskonzept Informationen über den weiter vorausfahrenden Verkehr liefert. In mindestens einer Ausführungsform kann das CACC-System entweder eine oder beide I2V- und V2V-Informationsquellen aufweisen. In mindestens einer Ausführungsform kann das CACC-System angesichts der Informationen über vorausfahrende Fahrzeuge vor Fahrzeug 900 zuverlässiger sein und es hat das Potenzial, den Verkehrsfluss zu verbessern und Staus auf der Straße zu reduzieren.
In mindestens einer Ausführungsform ist das FCW-System so konzipiert, dass es den Fahrer vor einer Gefahr warnt, so dass er korrigierend eingreifen kann. In mindestens einer Ausführungsform verwendet das FCW-System eine nach vorne gerichtete Kamera und/oder RADAR-Sensor(en) 960, die mit einem dedizierten Prozessor, DSP, FPGA und/oder ASIC gekoppelt sind, der elektrisch mit der Rückmeldung an den Fahrer gekoppelt ist, z.B. mit einer Anzeige, einem Lautsprecher und/oder einer vibrierenden Komponente. In mindestens einer Ausführungsform kann das FCW-System eine Warnung bereitstellen, z.B. in Form eines Tons, einer visuellen Warnung, einer Vibration und/oder eines schnellen Bremsimpulses.
In mindestens einer Ausführungsform erkennt das AEB-System eine drohende Vorwärtskollision mit einem anderen Fahrzeug oder einem anderen Objekt und kann automatisch die Bremsen betätigen, wenn der Fahrer nicht innerhalb eines bestimmten Zeit- oder Entfernungsparameters korrigierend eingreift. In mindestens einer Ausführungsform kann das AEB-System (eine) nach vorne gerichtete Kamera(s) und/oder RADAR-Sensor(en) 960 verwenden, die mit einem speziellen Prozessor, DSP, FPGA und/oder ASIC gekoppelt sind. In mindestens einer Ausführungsform warnt das AEB-System, wenn es eine Gefahr erkennt, in der Regel zunächst den Fahrer, damit er korrigierende Maßnahmen ergreift, um eine Kollision zu vermeiden, und wenn der Fahrer keine korrigierenden Maßnahmen ergreift, kann das AEB-System automatisch die Bremsen betätigen, um die Auswirkungen der vorhergesagten Kollision zu verhindern oder zumindest abzumildern. In mindestens einer Ausführungsform kann das AEB-System Techniken wie eine dynamische Bremsunterstützung und/oder eine Crash-Imminent-Bremsung bzw. Bremsung bei bevorstehendem Zusammenstoß aufweisen.
In mindestens einer Ausführungsform bietet das LDW-System optische, akustische und/oder taktile Warnungen, wie z.B. Lenkrad- oder Sitzvibrationen, um den Fahrer zu warnen, wenn das Fahrzeug 900 die Fahrbahnmarkierungen überquert. In mindestens einer Ausführungsform wird das LDW-System nicht aktiviert, wenn der Fahrer ein absichtliches Verlassen der Fahrspur anzeigt, indem er einen Blinker betätigt. In mindestens einer Ausführungsform kann das LDW-System nach vorne gerichtete Kameras verwenden, die mit einem speziellen Prozessor, DSP, FPGA und/oder ASIC gekoppelt sind, der elektrisch mit der Rückmeldung an den Fahrer gekoppelt ist, z.B. mit einer Anzeige, einem Lautsprecher und/oder einer vibrierenden Komponente. In mindestens einer Ausführungsform ist das LKA-System eine Variante des LDW-Systems. Das LKA-System sorgt für einen Lenkeingriff oder ein Bremsen, um das Fahrzeug 900 zu korrigieren, wenn das Fahrzeug 900 beginnt, die Fahrspur zu verlassen.
In mindestens einer Ausführungsform erkennt und warnt das BSW-System den Fahrer vor Fahrzeugen, die sich im toten Winkel des Fahrzeugs befinden. In mindestens einer Ausführungsform kann das BSW-System eine optische, akustische und/oder taktile Warnung ausgeben, um darauf hinzuweisen, dass das Zusammenführen oder Wechseln der Fahrspur unsicher ist. In mindestens einer Ausführungsform kann das BSW-System eine zusätzliche Warnung ausgeben, wenn der Fahrer einen Blinker betätigt. In mindestens einer Ausführungsform kann das BSW-System (eine) nach hinten gerichtete Kamera(s) und/oder (einen) RADAR-Sensor(s) 960 verwenden, der/die mit einem speziellen Prozessor, DSP, FPGA und/oder ASIC gekoppelt ist/sind, der/die elektrisch mit dem Fahrerfeedback gekoppelt ist/sind, wie z.B. eine Anzeige, ein Lautsprecher und/oder eine vibrierende Komponente.
In mindestens einer Ausführungsform kann das RCTW-System eine visuelle, akustische und/oder taktile Benachrichtigung liefern, wenn ein Objekt außerhalb des Bereichs der Rückfahrkamera erkannt wird, wenn das Fahrzeug 900 rückwärtsfährt. In mindestens einer Ausführungsform weist das RCTW-System ein AEB-System auf, um sicherzustellen, dass die Fahrzeugbremsen betätigt werden, um einen Unfall zu vermeiden. In mindestens einer Ausführungsform kann das RCTW-System einen oder mehrere nach hinten gerichtete(n) RADAR-Sensor(en) 960 verwenden, der/die mit einem dedizierten Prozessor, DSP, FPGA und/oder ASIC gekoppelt ist/sind, der/die elektrisch mit einer Fahrerrückkopplung gekoppelt ist/sind, wie z.B. eine Anzeige, ein Lautsprecher und/oder eine vibrierende Komponente.
In mindestens einer Ausführungsform können herkömmliche ADAS-Systeme zu falsch-positiven Ergebnissen neigen, die für den Fahrer ärgerlich und ablenkend sein können, aber typischerweise nicht katastrophal sind, weil herkömmliche ADAS-Systeme den Fahrer warnen und ihm die Möglichkeit geben, zu entscheiden, ob eine Sicherheitsbedingung wirklich vorliegt und entsprechend zu handeln. In mindestens einer Ausführungsform entscheidet das Fahrzeug 900 bei widersprüchlichen Ergebnissen selbst, ob das Ergebnis eines Primärrechners oder eines Sekundärrechners (z.B. der ersten Steuerung 936 oder der zweiten Steuerung 936) beachtet werden soll. In mindestens einer Ausführungsform kann das ADAS-System 938 beispielsweise ein Backup- und/oder Sekundärcomputer sein, der Wahrnehmungsinformationen an ein Rationalitätsmodul des Backup-Computers liefert. In mindestens einer Ausführungsform kann ein Rationalitätsmonitor des Backup-Rechners eine redundante, diverse Software auf Hardwarekomponenten ausführen, um Fehler bei der Wahrnehmung und bei dynamischen Fahraufgaben zu erkennen. In mindestens einer Ausführungsform können die Ausgaben des ADAS-Systems 938 an eine übergeordnete MCU weitergeleitet werden. In mindestens einer Ausführungsform bestimmt die überwachende MCU bei Konflikten zwischen den Ausgaben des Primärrechners und des Sekundärrechners, wie der Konflikt beigelegt werden kann, um einen sicheren Betrieb zu gewährleisten.
In mindestens einer Ausführungsform kann der Primärcomputer so ausgestaltet sein, dass er der übergeordneten MCU einen Vertrauenswert liefert, der das Vertrauen des Primärcomputers in das gewählte Ergebnis angibt. In mindestens einer Ausführungsform kann die überwachende MCU der Anweisung des Primärcomputers folgen, wenn der Vertrauenswert einen Schwellenwert überschreitet, unabhängig davon, ob der Sekundärcomputer ein widersprüchliches oder inkonsistentes Ergebnis liefert. In mindestens einer Ausführungsform, bei der der Vertrauenswert den Schwellenwert nicht erreicht und der primäre und der sekundäre Computer unterschiedliche Ergebnisse (z.B. einen Konflikt) anzeigen, kann die überwachende MCU zwischen den Computern vermitteln, um das geeignete Ergebnis zu bestimmen.
In mindestens einer Ausführungsform kann die überwachende MCU so ausgestaltet sein, dass sie ein neuronales Netz bzw. neuronale Netze ausführt, das bzw. die trainiert und so ausgestaltet ist bzw. sind, dass es bzw. sie zumindest teilweise auf der Grundlage der Ausgaben des Primärcomputers und des Sekundärcomputers die Bedingungen bestimmt bzw. bestimmen, unter denen der Sekundärcomputer Fehlalarme auslöst. In mindestens einer Ausführungsform kann (können) das (die) neuronale(n) Netz(e) in der überwachenden MCU lernen, wann der Ausgabe des Sekundärcomputers vertraut werden kann und wann nicht. Zum Beispiel kann in mindestens einer Ausführungsform, wenn der sekundäre Computer ein RADARbasiertes FCW-System ist, ein neuronales Netz in der überwachenden MCU lernen, wenn das FCW-System metallische Objekte identifiziert, die in Wirklichkeit keine Gefahren sind, wie z.B. ein Abflussgitter oder ein Schachtdeckel, der einen Alarm auslöst. In mindestens einer Ausführungsform, wenn der Sekundärcomputer ein kamerabasiertes LDW-System ist, kann ein neuronales Netz in der überwachenden MCU lernen, das LDW-System außer Kraft zu setzen, wenn Radfahrer oder Fußgänger vorhanden sind und ein Verlassen der Fahrspur tatsächlich das sicherste Manöver ist. In mindestens einer Ausführungsform kann die überwachende MCU einen DLA oder eine GPU aufweisen, die für die Ausführung von neuronalen Netzen mit zugehörigem Speicher geeignet sind. In mindestens einer Ausführungsform kann die überwachende MCU eine Komponente des/der SoC(s) 904 umfassen und/oder in einer solchen enthalten sein.
In mindestens einer Ausführungsform kann das ADAS-System 938 einen sekundären Computer aufweisen, der die ADAS-Funktionalität unter Verwendung herkömmlicher Regeln der Computer Vision ausführt. In mindestens einer Ausführungsform kann der sekundäre Computer klassische Computer-Vision-Regeln (wenn-dann) verwenden, und das Vorhandensein eines neuronalen Netzes (von neuronalen Netzen) in der übergeordneten MCU kann die Zuverlässigkeit, Sicherheit und Leistung verbessern. In mindestens einer Ausführungsform wird das Gesamtsystem durch die unterschiedliche Implementierung und die absichtliche Nichtidentität fehlertoleranter, insbesondere gegenüber Fehlern, die durch Softwarefunktionen (oder Software-Hardware-Schnittstellen) verursacht werden. Zum Beispiel, in mindestens einer Ausführungsform, wenn es einen Software-Bug oder Fehler in der Software gibt, die auf dem primären Computer läuft, und wenn ein nicht-identischer Software-Code, der auf dem sekundären Computer läuft, dasselbe Gesamtergebnis liefert, dann kann die überwachende MCU ein größeres Vertrauen haben, dass das Gesamtergebnis korrekt ist und der Bug in der Software oder Hardware auf dem primären Computer keinen wesentlichen Fehler verursacht.
In mindestens einer Ausführungsform kann die Ausgabe des ADAS-Systems 938 in den Wahrnehmungsblock des Primärrechners und/oder den Block für dynamische Fahraufgaben des Primärrechners eingespeist werden. Wenn beispielsweise in mindestens einer Ausführungsform das ADAS-System 938 eine Vorwärtscrash-Warnung aufgrund eines unmittelbar vorausliegenden Objekts anzeigt, kann der Wahrnehmungsblock diese Information bei der Identifizierung von Objekten verwenden. In mindestens einer Ausführungsform kann der sekundäre Computer über ein eigenes neuronales Netz verfügen, das trainiert ist und so das Risiko von Fehlalarmen reduziert, wie es hier beschrieben ist.
In mindestens einer Ausführungsform kann das Fahrzeug 900 darüber hinaus ein Infotainment-SoC 930 aufweisen (z.B. ein bordeigenes Infotainment-System (IVI)). Obwohl es als SoC dargestellt und beschrieben ist, kann das Infotainment-System 930 in mindestens einer Ausführungsform kein SoC sein und kann ohne Einschränkung zwei oder mehr diskrete Komponenten aufweisen. In mindestens einer Ausführungsform kann das Infotainment-SoC 930 ohne Einschränkung eine Kombination aus Hardware und Software aufweisen, die verwendet werden kann, um Audio (z.B. Musik, einen persönlichen digitalen Assistenten, Navigationsanweisungen, Nachrichten, Radio usw.), Video (z.B. TV, Filme, Streaming usw.), Telefon (z.B., (z.B. Freisprecheinrichtung), Netzwerkkonnektivität (z.B. LTE, WiFi usw.) und/oder Informationsdienste (z.B. Navigationssysteme, Einparkhilfe hinten, ein Radiodatensystem, fahrzeugbezogene Informationen wie Kraftstoffstand, zurückgelegte Gesamtstrecke, Bremskraftstoffstand, Ölstand, Tür öffnen/schließen, Luftfilterinformationen usw.) für das Fahrzeug 900 bereitzustellen. Das Infotainment-SoC 930 kann beispielsweise Radios, Plattenspieler, Navigationssysteme, Videoplayer, eine USB- und Bluetooth-Konnektivität, Carputer, In-Car-Entertainment, WiFi, Audiobedienelemente am Lenkrad, eine Freisprecheinrichtung, ein Heads-up-Display („HUD“), eine HMI-Anzeige 934, eine Telematikeinrichtung, ein Bedienfeld (z.B. zur Steuerung und/oder Interaktion mit verschiedenen Komponenten, Funktionen und/oder Systemen) und/oder andere Komponenten aufweisen. In mindestens einer Ausführungsform kann das Infotainment-SoC 930 darüber hinaus verwendet werden, um dem/den Benutzer(n) des Fahrzeugs Informationen (z.B. visuell und/oder akustisch) bereitzustellen, wie z.B. Informationen vom ADAS-System 938, Informationen zum autonomen Fahren, wie z.B. geplante Fahrzeugmanöver, Trajektorien, Umgebungsinformationen (z.B. Kreuzungsinformationen, Fahrzeuginformationen, Straßeninformationen, usw.), und/oder andere Informationen.
In mindestens einer Ausführungsform kann das Infotainment-SoC 930 eine beliebige Menge und Art von GPU-Funktionalität aufweisen. In mindestens einer Ausführungsform kann das Infotainment-SoC 930 über den Bus 902 (z.B. CAN-Bus, Ethernet, etc.) mit anderen Einrichtungen, Systemen und/oder Komponenten des Fahrzeugs 900 kommunizieren. In mindestens einer Ausführungsform kann das Infotainment-SoC 930 mit einer Überwachungs-MCU gekoppelt sein, so dass die GPU des Infotainment-Systems einige Selbstfahrfunktionen ausführen kann, falls die primäre(n) Steuerung(en) 936 (z.B. Primär- und/oder Backup-Computer des Fahrzeugs 900) ausfallen. In mindestens einer Ausführungsform kann das Infotainment-SoC 930 das Fahrzeug 900 in einen Chauffeur-zu-sicherem-Halt-Modus versetzen, wie es hier beschrieben ist.
In mindestens einer Ausführungsform kann das Fahrzeug 900 darüber hinaus ein Kombiinstrument 932 aufweisen (z.B. ein digitales Armaturenbrett, ein elektronisches Kombiinstrument, eine digitale Instrumententafel usw.). In mindestens einer Ausführungsform kann das Kombiinstrument 932 ohne Einschränkung eine Steuerung und/oder einen Supercomputer (z.B. eine diskrete Steuerung oder einen Supercomputer) aufweisen. In mindestens einer Ausführungsform kann das Kombiinstrument 932 ohne Einschränkung eine beliebige Anzahl und Kombination von Instrumenten aufweisen, wie z.B. Tachometer, Kraftstoffstand, Öldruck, Drehzahlmesser, Kilometerzähler, Blinker, Schaltstellungsanzeige, Sicherheitsgurtwarnleuchte(n), Parkbremswarnleuchte(n), Motorstörungsleuchte(n), Informationen über zusätzliche Rückhaltesysteme (z.B. Airbags), Beleuchtungssteuerungen, Sicherheitssystemsteuerungen, Navigationsinformationen usw. Bei einigen Beispielen können die Informationen auf dem Infotainment-SoC 930 und dem Kombiinstrument 932 angezeigt und/oder gemeinsam genutzt werden. In mindestens einer Ausführungsform kann das Kombiinstrument 932 einen Teil des Infotainment-SoC 930 aufweisen, oder umgekehrt.
In mindestens einer Ausführungsform wird eine drahtlose Datenübertragung in dem autonomen Fahrzeug 900 von Prozessoren, Verarbeitungskernen oder Schaltkreisen durchgeführt zum parallelen Erzeugen von Gruppierungen von Geräten, um ein Frequenzband zu nutzen, und zum Auswählen einer der erzeugten Gruppierungen.
In mindestens einer Ausführungsform können mehrere neuronale Netze gleichzeitig ausgeführt werden, wie beim Fahren der Stufe 3, 4 oder 5. Zum Beispiel kann in mindestens einer Ausführungsform ein Warnschild mit der Aufschrift „Vorsicht: Blinkende Lichter deuten auf Vereisung hin“ zusammen mit einem elektrischen Licht unabhängig oder gemeinsam von mehreren neuronalen Netzen interpretiert werden. In mindestens einer Ausführungsform kann das Schild selbst von einem ersten eingesetzten neuronalen Netz (z.B. einem trainierten neuronalen Netz) als Verkehrsschild identifiziert werden, und der Text „Blinkende Lichter deuten auf Glatteis hin“ kann von einem zweiten eingesetzten neuronalen Netz interpretiert werden, das die (vorzugsweise auf einem CPU-Komplex ausgeführte) Wegplanungssoftware des Fahrzeugs darüber informiert, dass, wenn blinkende Lichter erkannt werden, Glatteis vorliegt. In mindestens einer Ausführungsform kann das Blinklicht durch den Betrieb eines dritten neuronalen Netzes über mehrere Bilder identifiziert werden, das die Wegplanungssoftware des Fahrzeugs über das Vorhandensein (oder Fehlen) von Blinklichtern informiert. In mindestens einer Ausführungsform können alle drei neuronalen Netze gleichzeitig laufen, beispielsweise innerhalb eines DLAs und/oder auf GPU(s) 908.
In mindestens einer Ausführungsform kann ein CNN zur Gesichtserkennung und zur Identifizierung des Fahrzeugbesitzers Daten von Kamerasensoren verwenden, um die Anwesenheit eines autorisierten Fahrers und/oder Besitzers des Fahrzeugs 900 zu identifizieren. In mindestens einer Ausführungsform kann eine immer aktive Sensorverarbeitungs-Maschine verwendet werden, um das Fahrzeug zu entriegeln, wenn sich der Besitzer der Fahrertür nähert, und um die Lichter einzuschalten, und, im Sicherheitsmodus, um das Fahrzeug zu deaktivieren, wenn der Besitzer das Fahrzeug verlässt. Auf diese Weise sorgen die SoC(s) 904 für Sicherheit gegen Diebstahl und/oder Carjacking.
In mindestens einer Ausführungsform kann ein CNN zur Erkennung und Identifizierung von Einsatzfahrzeugen Daten von Mikrofonen 996 verwenden, um Sirenen von Einsatzfahrzeugen zu erkennen und zu identifizieren. In mindestens einer Ausführungsform verwenden die SoC(s) 904 ein CNN zur Klassifizierung von Umwelt- und Stadtgeräuschen sowie zur Klassifizierung visueller Daten. In mindestens einer Ausführungsform wird ein CNN, das auf einem DLA läuft, darauf trainiert, die relative Annäherungsgeschwindigkeit von Einsatzfahrzeugen zu erkennen (z.B. unter Verwendung des Dopplereffekts). In mindestens einer Ausführungsform kann ein CNN auch so trainiert werden, dass es Einsatzfahrzeuge identifiziert, die spezifisch für das lokale Gebiet sind, in dem das Fahrzeug unterwegs ist, wie es von GNSS-Sensor(en) 958 identifiziert wird. In mindestens einer Ausführungsform wird ein CNN bei einem Einsatz in Europa versuchen, europäische Sirenen zu erkennen, und bei einem Einsatz in den Vereinigten Staaten wird das CNN versuchen, nur nordamerikanische Sirenen zu identifizieren. In mindestens einer Ausführungsform kann, sobald ein Einsatzfahrzeug erkannt wird, ein Steuerprogramm verwendet werden, um eine Sicherheitsroutine für Einsatzfahrzeuge auszuführen, das Fahrzeug zu verlangsamen, an den Straßenrand zu fahren, das Fahrzeug zu parken und/oder das Fahrzeug im Leerlauf laufen zu lassen, mit Hilfe des/der Ultraschallsensors/en 962, bis das/die Einsatzfahrzeug(e) vorbeifahren.
In mindestens einer Ausführungsform kann das Fahrzeug 900 eine oder mehrere CPU(s) 918 (z.B. diskrete CPU(s) oder dCPU(s)) aufweisen, die über eine Hochgeschwindigkeitsverbindung (z.B. PCle) mit dem/den SoC(s) 904 verbunden sein können. In mindestens einer Ausführungsform kann (können) die CPU(s) 918 beispielsweise einen X86-Prozessor aufweisen. (Eine) CPU(s) 918 kann/können verwendet werden, um eine Vielzahl von Funktionen auszuführen, einschließlich der Schlichtung potenziell inkonsistenter Ergebnisse zwischen ADAS-Sensoren und SoC(s) 904 und/oder der Überwachung des Status und des Zustands der Steuerung(en) 936 und/oder eines Infotainment-Systems auf einem Chip („Infotainment-SoC“) 930, zum Beispiel.
In mindestens einer Ausführungsform kann das Fahrzeug 900 GPU(s) 920 (z.B. diskrete GPU(s) oder dGPU(s)) aufweisen, die mit dem/den SoC(s) 904 über eine Hochgeschwindigkeitsverbindung (z.B. NVIDIAs NVLINK) gekoppelt sein können. In mindestens einer Ausführungsform kann/können GPU(s) 920 zusätzliche künstliche Intelligenzfunktionalität bereitstellen, beispielsweise durch Ausführen redundanter und/oder unterschiedlicher neuronaler Netze, und kann/können verwendet werden, um neuronale Netze zu trainieren und/oder zu aktualisieren, was zumindest teilweise auf Eingaben (z.B. Sensordaten) von Sensoren des Fahrzeugs 900 basiert.
In mindestens einer Ausführungsform kann das Fahrzeug 900 darüber hinaus eine Netzwerkschnittstelle 924 aufweisen, die ohne Einschränkung eine oder mehrere drahtlose Antennen 926 aufweisen kann (z.B. eine oder mehrere drahtlose Antennen 926 für verschiedene Kommunikationsprotokolle, wie z.B. eine Mobilfunkantenne, eine Bluetooth-Antenne, usw.). In mindestens einer Ausführungsform kann die Netzwerkschnittstelle 924 verwendet werden, um eine drahtlose Verbindung über das Internet mit einer Cloud (z.B. mit einem oder mehreren Servern und/oder anderen Netzwerkeinrichtungen), mit anderen Fahrzeugen und/oder mit Recheneinrichtungen (z.B. Clienteinrichtungen von Fahrgästen) zu ermöglichen. In mindestens einer Ausführungsform kann zur Kommunikation mit anderen Fahrzeugen eine direkte Verbindung zwischen dem Fahrzeug 90 und einem anderen Fahrzeug und/oder eine indirekte Verbindung (z.B. über Netzwerke und das Internet) hergestellt werden. In mindestens einer Ausführungsform können direkte Verbindungen über eine Fahrzeug-zu-Fahrzeug-Kommunikationsverbindung hergestellt werden. In mindestens einer Ausführungsform kann die Fahrzeugzu-Fahrzeug-Kommunikationsverbindung dem Fahrzeug 900 Informationen über Fahrzeuge in der Nähe des Fahrzeugs 900 liefern (z.B. Fahrzeuge vor, neben und/oder hinter dem Fahrzeug 900). In mindestens einer Ausführungsform kann die vorgenannte Funktionalität Teil einer kooperativen adaptiven Geschwindigkeitsregelungsfunktion des Fahrzeugs 900 sein.
In mindestens einer Ausführungsform kann die Netzwerkschnittstelle 924 ein SoC aufweisen, das Modulations- und Demodulationsfunktionen bereitstellt und die Steuerung(en) 936 in die Lage versetzt, über drahtlose Netzwerke zu kommunizieren. In mindestens einer Ausführungsform kann die Netzwerkschnittstelle 924 ein Hochfrequenz-Frontend für die Aufwärtskonvertierung von einem Basisband auf eine Hochfrequenz und die Abwärtskonvertierung von einer Hochfrequenz auf ein Basisband aufweisen. In mindestens einer Ausführungsform können die Frequenzumwandlungen auf jede technisch mögliche Weise durchgeführt werden. Beispielsweise können Frequenzumwandlungen durch bekannte Verfahren und/oder unter Verwendung von Superheterodyn-Verfahren durchgeführt werden. In mindestens einer Ausführungs- form kann die Hochfrequenz-Front-End-Funktionalität durch einen separaten Chip bereitgestellt werden. In mindestens einer Ausführungsform kann die Netzwerkschnittstelle eine drahtlose Funktionalität zur Kommunikation über LTE, WCDMA, UMTS, GSM, CDMA2000, Bluetooth, Bluetooth LE, Wi-Fi, Z-Wave, ZigBee, LoRaWAN und/oder andere drahtlose Protokolle aufweisen.
In mindestens einer Ausführungsform kann das Fahrzeug 900 darüber hinaus einen oder mehrere Datenspeicher 928 aufweisen, die ohne Einschränkung einen Off-Chip-Speicher (z. B. Off-SoC(s) 904) aufweisen können. In mindestens einer Ausführungsform kann (können) der (die) Datenspeicher 928 ohne Einschränkung ein oder mehrere Speicherelemente aufweisen, darunter RAM, SRAM, dynamischer Direktzugriffsspeicher („DRAM“), Video-Direktzugriffsspeicher („VRAM“), Flash, Festplatten und/oder andere Komponenten und/oder Einrichtungen, die mindestens ein Bit an Daten speichern können.
In mindestens einer Ausführungsform kann das Fahrzeug 900 darüber hinaus GNSS-Sensor(en) 958 (z.B. GPS- und/oder unterstützte GPS-Sensoren) aufweisen, um bei der Kartierung, der Wahrnehmung, der Erstellung von Belegungsrastern und/oder der Pfadplanung zu helfen. In mindestens einer Ausführungsform kann eine beliebige Anzahl von GNSS-Sensor(en) 958 verwendet werden, die beispielsweise und ohne Einschränkung ein GPS aufweisen, das einen USB-Anschluss mit einer Ethernet-zu-Seriell-Brücke (z.B. RS-232) verwendet.
In mindestens einer Ausführungsform kann das Fahrzeug 900 darüber hinaus RADAR-Sensor(en) 960 aufweisen. Der/die RADAR-Sensor(en) 960 kann/können von einem Fahrzeug 900 für die Fahrzeugerkennung über große Entfernungen verwendet werden, selbst bei Dunkelheit und/oder schlechten Wetterbedingungen. In mindestens einer Ausführungsform können die RADAR-Funktionssicherheitsstufen ASIL B sein. Der/die RADAR-Sensor(en) 960 kann/können CAN und/oder den Bus 902 (z.B. zur Übertragung der von dem/den RADAR-Sensor(en) 960 erzeugten Daten) zur Steuerung und zum Zugriff auf Objektverfolgungsdaten verwenden, wobei bei einigen Beispielen der Zugriff auf Rohdaten über ein Ethernet erfolgt. In mindestens einer Ausführungsform kann eine breite Palette von RADAR-Sensortypen verwendet werden. Zum Beispiel und ohne Einschränkung können RADAR-Sensor(en) 960 für die Verwendung von Front-, Heck- und Seiten-RADAR geeignet sein. In mindestens einer Ausführungsform handelt es sich bei einem oder mehreren der RADAR-Sensoren 960 um Puls-Doppler-RADAR-Sensor(en).
In mindestens einer Ausführungsform kann (können) der (die) RADAR-Sensor(en) 960 verschiedene Konfigurationen aufweisen, wie z.B. große Reichweite mit engem Sichtfeld, kurze Reichweite mit breitem Sichtfeld, seitliche Abdeckung mit kurzer Reichweite usw. In mindestens einer Ausführungsform kann das RADAR mit großer Reichweite für die adaptive Geschwindigkeitsregelung verwendet werden. In mindestens einer Ausführungsform können RADAR-Systeme mit großer Reichweite ein breites Sichtfeld bieten, was durch zwei oder mehr unabhängige Abtastungen, z.B. innerhalb eines Bereichs von 250 m, realisiert wird. In mindestens einer Ausführungsform kann/können der/die RADAR-Sensor(en) 960 dabei helfen, zwischen stationären und sich bewegenden Objekten zu unterscheiden, und kann/können vom ADAS-System 938 zur Notbremsunterstützung und zur Vorwärtskollisionswarnung verwendet werden. In mindestens einer Ausführungsform kann (können) der (die) Sensor(en) 960, der (die) in einem RADAR-System mit großer Reichweite enthalten ist (sind), ohne Einschränkung ein monostatisches multimodales RADAR mit mehreren (z.B. sechs oder mehr) festen RADAR-Antennen und einer Hochgeschwindigkeits-CAN- und FlexRay-Schnittstelle aufweisen. In mindestens einer Ausführungsform mit sechs Antennen können vier Antennen in der Mitte ein fokussiertes Strahlenmuster erzeugen, das dazu dient, die Umgebung des Fahrzeugs bei höheren Geschwindigkeiten mit minimalen Störungen durch den Verkehr auf den angrenzenden Fahrspuren zu erfassen. In mindestens einer Ausführungsform können die beiden anderen Antennen das Sichtfeld erweitern, so dass Fahrzeuge, die in die Fahrspur des Fahrzeugs 900 einfahren oder diese verlassen, schnell erfasst werden können.
In mindestens einer Ausführungsform können RADAR-Systeme mittlerer Reichweite beispielsweise eine Reichweite von bis zu 160 m (vorn) oder 90 m (hinten) und ein Sichtfeld von bis zu 42 Grad (vorn) oder 150 Grad (hinten) aufweisen. In mindestens einer Ausführungsform können Kurzstrecken-RADAR-Systeme ohne Einschränkung eine beliebige Anzahl von RADAR-Sensoren 960 aufweisen, die an beiden Enden des hinteren Stoßfängers installiert sein können. In mindestens einer Ausführungsform kann ein RADAR-Sensorsystem, wenn es an beiden Enden des hinteren Stoßfängers installiert ist, zwei Strahlen erzeugen, die den toten Winkel im hinteren Bereich und neben dem Fahrzeug ständig überwachen. In mindestens einer Ausführungsform können RADAR-Systeme mit kurzer Reichweite im ADAS-System 938 zur Erkennung des toten Winkels und/oder zur Unterstützung beim Spurwechsel verwendet werden.
In mindestens einer Ausführungsform kann das Fahrzeug 900 darüber hinaus Ultraschallsensor(en) 962 aufweisen. In mindestens einer Ausführungsform kann (können) der (die) Ultraschallsensor(en) 962, der (die) an der Vorderseite, an der Rückseite und/oder an den Seiten des Fahrzeugs 900 angeordnet sein kann (können), zur Einparkhilfe und/oder zur Erstellung und Aktualisierung eines Belegungsrasters verwendet werden. In mindestens einer Ausführungsform kann eine Vielzahl von Ultraschallsensoren 962 verwendet werden, und unterschiedliche Ultraschallsensoren 962 können für unterschiedliche Erfassungsbereiche (z.B. 2,5 m, 4 m) verwendet werden. In mindestens einer Ausführungsform kann/können der/die Ultraschallsensor(en) 962 bei funktionalen Sicherheitsstufen von ASIL B arbeiten.
In mindestens einer Ausführungsform kann das Fahrzeug 900 LIDAR-Sensor(en) 964 aufweisen. Der/die LIDAR-Sensor(en) 964 kann/können zur Objekt- und Fußgängererkennung, Notbremsung, Kollisionsvermeidung und/oder anderen Funktionen verwendet werden. In mindestens einer Ausführungsform kann/können der/die LIDAR-Sensor(en) 964 die funktionale Sicherheitsstufe ASIL B aufweisen. In mindestens einer Ausführungsform kann das Fahrzeug 900 mehrere LIDAR-Sensoren 964 (z.B. zwei, vier, sechs usw.) aufweisen, die Ethernet verwenden können (z.B. um Daten an einen Gigabit-Ethernet-Switch zu liefern).
In mindestens einer Ausführungsform kann/können der/die LIDAR-Sensor(en) 964 in der Lage sein, eine Liste von Objekten und deren Entfernungen für ein 360-Grad-Sichtfeld zu liefern. In mindestens einer Ausführungsform kann/können der/die handelsübliche(n) LIDAR-Sensor(en) 964 eine angezeigte Reichweite von etwa 100 m haben, mit einer Genauigkeit von 2 cm bis 3 cm und mit Unterstützung für eine 100-Mbps-Ethernet-Verbindung, zum Beispiel. In mindestens einer Ausführungsform können ein oder mehrere nicht vorstehende LIDAR-Sensoren 964 verwendet werden. Bei einer solchen Ausführungsform kann/können der/die LIDAR-Sensor(en) 964 als eine kleine Einrichtung implementiert sein, die in die Front, das Heck, die Seiten und/oder die Ecken des Fahrzeugs 900 eingebettet sein kann. In mindestens einer Ausführungsform kann/können der/die LIDAR-Sensor(en) 964 in einer solchen Ausführungsform ein horizontales Sichtfeld von bis zu 120 Grad und ein vertikales Sichtfeld von bis zu 35 Grad mit einer Reichweite von 200 m selbst für Objekte mit geringem Reflexionsvermögen bieten. In mindestens einer Ausführungsform kann/können der/die frontmontierte(n) LIDAR-Sensor(en) 964 für ein horizontales Sichtfeld zwischen 45 Grad und 135 Grad ausgestaltet sein.
In mindestens einer Ausführungsform können auch LIDAR-Technologien, wie z.B. 3D Flash LIDAR, verwendet werden. 3D Flash LIDAR verwendet einen Blitz eines Lasers als Sendequelle, um die Umgebung des Fahrzeugs 900 bis zu einer Entfernung von etwa 200 m zu beleuchten. In mindestens einer Ausführungsform weist eine Flash-LIDAR-Einheit ohne Einschränkung einen Rezeptor auf, der die Laufzeit des Laserpulses und das reflektierte Licht auf jedem Pixel aufzeichnet, was wiederum der Entfernung des Fahrzeugs 900 zu Objekten entspricht. In mindestens einer Ausführungsform kann es der Flash-LIDAR ermöglichen, mit jedem Laserblitz hochgenaue und verzerrungsfreie Bilder der Umgebung zu erzeugen. In mindestens einer Ausführungsform können vier Flash-LIDAR-Sensoren eingesetzt werden, einer auf jeder Seite des Fahrzeugs 900. In mindestens einer Ausführungsform weisen 3D-Blitz-LIDAR-Systeme ohne Einschränkung eine Festkörper-3D-Star-Array-LIDAR-Kamera auf, die außer einem Gebläse keine beweglichen Teile aufweist (z.B. eine nicht scannende LIDAR-Einrichtung). In mindestens einer Ausführungsform kann die Flash-LIDAR-Einrichtung einen 5-Nanosekunden-Laserimpuls der Klasse I (augensicher) pro Bild verwenden und das reflektierte Laserlicht in Form von 3D-Entfernungspunktwolken und koregistrierten Intensitätsdaten erfassen.
In mindestens einer Ausführungsform kann das Fahrzeug darüber hinaus einen oder mehrere IMU-Sensoren 966 aufweisen. In mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 966 in der Mitte der Hinterachse des Fahrzeugs 900 angeordnet sein. In mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 966 beispielsweise und ohne Einschränkung einen oder mehrere Beschleunigungsmesser, Magnetometer, Gyroskop(e), Magnetkompass(e) und/oder andere Sensortypen aufweisen. In mindestens einer Ausführungsform, wie z.B. bei sechsachsigen Anwendungen, kann/können der/die IMU-Sensor(en) 966 ohne Einschränkung Beschleunigungsmesser und Gyroskope aufweisen. In mindestens einer Ausführungsform, wie z.B. bei neunachsigen Anwendungen, kann/können der/die IMU-Sensor(en) 966 ohne Einschränkung Beschleunigungsmesser, Gyroskope und Magnetometer aufweisen.
In mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 966 als ein miniaturisiertes, hochleistungsfähiges GPS-gestütztes Trägheitsnavigationssystem („GPS/INS“) implementiert sein, das mikroelektromechanische Systeme („MEMS“) Trägheitssensoren, einen hochempfindlichen GPS-Empfänger und fortschrittliche Kalman-Filteralgorithmen kombiniert, um Schätzungen von Position, Geschwindigkeit und Lage zu liefern. In mindestens einer Ausführungsform kann/können der/die IMU-Sensor(en) 966 das Fahrzeug 900 in die Lage versetzen, den Kurs zu schätzen, ohne dass Eingaben von einem Magnetsensor erforderlich sind, indem Änderungen der Geschwindigkeit vom GPS direkt mit dem/den IMU-Sensor(en) 966 beobachtet und korreliert werden. In mindestens einer Ausführungsform können IMU-Sensor(en) 966 und GNSS-Sensor(en) 958 in einer einzigen integrierten Einheit kombiniert sein.
In mindestens einer Ausführungsform kann das Fahrzeug 900 ein oder mehrere Mikrofone 996 aufweisen, die im und/oder um das Fahrzeug 900 herum angeordnet sind. In mindestens einer Ausführungsform kann (können) das (die) Mikrofon(e) 996 u.a. zur Erkennung und Identifizierung von Einsatzfahrzeugen verwendet werden.
In mindestens einer Ausführungsform kann das Fahrzeug 900 darüber hinaus eine beliebige Anzahl von Kameratypen aufweisen, einschließlich Stereokamera(s) 968, Weitwinkelkamera(s) 970, Infrarotkamera(s) 972, Umgebungskamera(s) 974, Weitbereichskamera(s) 998, Mittelbereichskamera(s) 976 und/oder anderer Kameratypen. In mindestens einer Ausführungsform können Kameras verwendet werden, um Bilddaten rund um den gesamten Umfang des Fahrzeugs 900 zu erfassen. In mindestens einer Ausführungsform hängen die Typen der verwendeten Kameras vom Fahrzeug 900 ab. In mindestens einer Ausführungsform kann eine beliebige Kombination von Kameratypen verwendet werden, um die erforderliche Abdeckung um das Fahrzeug 900 herum zu gewährleisten. In mindestens einer Ausführungsform kann die Anzahl der Kameras je nach Ausführungsform unterschiedlich sein. In mindestens einer Ausführungsform kann das Fahrzeug 900 beispielsweise sechs, sieben, zehn, zwölf oder eine andere Anzahl von Kameras aufweisen. In mindestens einer Ausführungsform können die Kameras zum Beispiel und ohne Einschränkung Gigabit Multimedia Serial Link („GMSL“) und/oder Gigabit Ethernet unterstützen. In mindestens einer Ausführungsform wird jede der Kameras zuvor hier mit Bezug auf 9A und 9B näher beschrieben.
In mindestens einer Ausführungsform kann das Fahrzeug 900 darüber hinaus einen oder mehrere Schwingungssensoren 942 aufweisen. In mindestens einer Ausführungsform kann (können) der (die) Schwingungssensor(en) 942 Schwingungen von Komponenten des Fahrzeugs 900, wie z.B. der Achse(n), messen. Zum Beispiel können in mindestens einer Ausführungsform Änderungen der Schwingungen eine Änderung der Straßenoberfläche anzeigen. In mindestens einer Ausführungsform, wenn zwei oder mehr Schwingungssensoren 942 verwendet werden, können Unterschiede zwischen den Schwingungen verwendet werden, um die Reibung oder den Schlupf der Straßenoberfläche zu bestimmen (z.B. wenn der Unterschied in den Schwingungen zwischen einer angetriebenen Achse und einer frei drehenden Achse besteht).
In mindestens einer Ausführungsform kann das Fahrzeug 900 ein ADAS-System 938 aufweisen. Das ADAS-System 938 kann bei einigen Beispielen ohne Einschränkung ein SoC aufweisen. In mindestens einer Ausführungsform kann das ADAS-System 938 ohne Einschränkung eine beliebige Anzahl und Kombination eines autonomen/adaptiven/automatischen Geschwindigkeitsregelsystems („ACC“), eines kooperativen adaptiven Geschwindigkeitsregelsystems („CACC“), eines Vorwärtscrashwarnsystems („FCW“), eines automatischen Notbremssystems („AEB“) aufweisen, ein System zur Warnung vor dem Verlassen der Fahrspur („LDW“), ein Spurhalteassistent („LKA“), ein System zur Warnung vor dem toten Winkel („BSW“), ein System zur Warnung vor rückwärtigem Querverkehr („RCTW“), ein System zur Kollisionswarnung („CW“), ein System zur Zentrierung der Fahrspur („LC“) und/oder andere Systeme, Merkmale und/oder Funktionen.
In mindestens einer Ausführungsform kann das ACC-System RADAR-Sensor(en) 960, LIDAR-Sensor(en) 964 und/oder eine beliebige Anzahl von Kameras verwenden. In mindestens einer Ausführungsform kann das ACC-System ein ACC-System in Längsrichtung und/oder ein ACC-System in Querrichtung aufweisen. In mindestens einer Ausführungsform überwacht und steuert das ACC-System in Längsrichtung den Abstand zum unmittelbar vor dem Fahrzeug 900 befindlichen Fahrzeug und passt die Geschwindigkeit des Fahrzeugs 900 automatisch an, um einen sicheren Abstand zu vorausfahrenden Fahrzeugen einzuhalten. In mindestens einer Ausführungsform übernimmt das seitliche ACC-System die Abstandshaltung und rät dem Fahrzeug 900, bei Bedarf die Fahrspur zu wechseln. In mindestens einer Ausführungsform ist das seitliche ACC-System mit anderen ADAS-Anwendungen wie LC und CW verbunden.
In mindestens einer Ausführungsform verwendet das CACC-System Informationen von anderen Fahrzeugen, die über die Netzwerkschnittstelle 924 und/oder die Funkantenne(n) 926 von anderen Fahrzeugen über eine drahtlose Verbindung oder indirekt über eine Netzwerkverbindung (z.B. über das Internet) empfangen werden können. In mindestens einer Ausführungsform können direkte Verbindungen durch eine Fahrzeug-zu-Fahrzeug-Kommunikationsverbindung („V2V“) bereitgestellt werden, während indirekte Verbindungen durch eine Infrastrukturzu-Fahrzeug-Kommunikationsverbindung („I2V“) bereitgestellt werden können. Im Allgemeinen liefert das V2V-Kommunikationskonzept Informationen über unmittelbar vorausfahrende Fahrzeuge (z.B. Fahrzeuge, die sich unmittelbar vor und auf derselben Spur wie Fahrzeug 900 befinden), während das I2V-Kommunikationskonzept Informationen über den weiter vorausfahrenden Verkehr liefert. In mindestens einer Ausführungsform kann das CACC-System entweder eine oder beide I2V- und V2V-Informationsquellen aufweisen. In mindestens einer Ausführungsform kann das CACC-System angesichts der Informationen über vorausfahrende Fahrzeuge vor Fahrzeug 900 zuverlässiger sein und es hat das Potenzial, den Verkehrsfluss zu verbessern und Staus auf der Straße zu reduzieren.
In mindestens einer Ausführungsform ist das FCW-System so konzipiert, dass es den Fahrer vor einer Gefahr warnt, so dass er korrigierend eingreifen kann. In mindestens einer Ausführungsform verwendet das FCW-System eine nach vorne gerichtete Kamera und/oder RADAR-Sensor(en) 960, die mit einem dedizierten Prozessor, DSP, FPGA und/oder ASIC gekoppelt sind, der elektrisch mit der Rückmeldung an den Fahrer gekoppelt ist, z.B. mit einer Anzeige, einem Lautsprecher und/oder einer vibrierenden Komponente. In mindestens einer Ausführungsform kann das FCW-System eine Warnung bereitstellen, z.B. in Form eines Tons, einer visuellen Warnung, einer Vibration und/oder eines schnellen Bremsimpulses.
In mindestens einer Ausführungsform erkennt das AEB-System eine drohende Vorwärtskollision mit einem anderen Fahrzeug oder einem anderen Objekt und kann automatisch die Bremsen betätigen, wenn der Fahrer nicht innerhalb eines bestimmten Zeit- oder Entfernungsparameters korrigierend eingreift. In mindestens einer Ausführungsform kann das AEB-System (eine) nach vorne gerichtete Kamera(s) und/oder RADAR-Sensor(en) 960 verwenden, die mit einem speziellen Prozessor, DSP, FPGA und/oder ASIC gekoppelt sind. In mindestens einer Ausführungsform warnt das AEB-System, wenn es eine Gefahr erkennt, in der Regel zunächst den Fahrer, damit er korrigierende Maßnahmen ergreift, um eine Kollision zu vermeiden, und wenn der Fahrer keine korrigierenden Maßnahmen ergreift, kann das AEB-System automatisch die Bremsen betätigen, um die Auswirkungen der vorhergesagten Kollision zu verhindern oder zumindest abzumildern. In mindestens einer Ausführungsform kann das AEB-System Techniken wie eine dynamische Bremsunterstützung und/oder eine Crash-Imminent-Bremsung bzw. Bremsung bei bevorstehendem Zusammenstoß aufweisen.
In mindestens einer Ausführungsform bietet das LDW-System optische, akustische und/oder taktile Warnungen, wie z.B. Lenkrad- oder Sitzvibrationen, um den Fahrer zu warnen, wenn das Fahrzeug 900 die Fahrbahnmarkierungen überquert. In mindestens einer Ausführungsform wird das LDW-System nicht aktiviert, wenn der Fahrer ein absichtliches Verlassen der Fahrspur anzeigt, indem er einen Blinker betätigt. In mindestens einer Ausführungsform kann das LDW-System nach vorne gerichtete Kameras verwenden, die mit einem speziellen Prozessor, DSP, FPGA und/oder ASIC gekoppelt sind, der elektrisch mit der Rückmeldung an den Fahrer gekoppelt ist, z.B. mit einer Anzeige, einem Lautsprecher und/oder einer vibrierenden Komponente. In mindestens einer Ausführungsform ist das LKA-System eine Variante des LDW-Systems. Das LKA-System sorgt für einen Lenkeingriff oder ein Bremsen, um das Fahrzeug 900 zu korrigieren, wenn das Fahrzeug 900 beginnt, die Fahrspur zu verlassen.
In mindestens einer Ausführungsform erkennt und warnt das BSW-System den Fahrer vor Fahrzeugen, die sich im toten Winkel des Fahrzeugs befinden. In mindestens einer Ausführungsform kann das BSW-System eine optische, akustische und/oder taktile Warnung ausgeben, um darauf hinzuweisen, dass das Zusammenführen oder Wechseln der Fahrspur unsicher ist. In mindestens einer Ausführungsform kann das BSW-System eine zusätzliche Warnung ausgeben, wenn der Fahrer einen Blinker betätigt. In mindestens einer Ausführungsform kann das BSW-System (eine) nach hinten gerichtete Kamera(s) und/oder (einen) RADAR-Sensor(s) 960 verwenden, der/die mit einem speziellen Prozessor, DSP, FPGA und/oder ASIC gekoppelt ist/sind, der/die elektrisch mit dem Fahrerfeedback gekoppelt ist/sind, wie z.B. eine Anzeige, ein Lautsprecher und/oder eine vibrierende Komponente.
In mindestens einer Ausführungsform kann das RCTW-System eine visuelle, akustische und/oder taktile Benachrichtigung liefern, wenn ein Objekt außerhalb des Bereichs der Rückfahrkamera erkannt wird, wenn das Fahrzeug 900 rückwärtsfährt. In mindestens einer Ausführungsform weist das RCTW-System ein AEB-System auf, um sicherzustellen, dass die Fahrzeugbremsen betätigt werden, um einen Unfall zu vermeiden. In mindestens einer Ausführungsform kann das RCTW-System einen oder mehrere nach hinten gerichtete(n) RADAR-Sensor(en) 960 verwenden, der/die mit einem dedizierten Prozessor, DSP, FPGA und/oder ASIC gekoppelt ist/sind, der/die elektrisch mit einer Fahrerrückkopplung gekoppelt ist/sind, wie z.B. eine Anzeige, ein Lautsprecher und/oder eine vibrierende Komponente.
In mindestens einer Ausführungsform können herkömmliche ADAS-Systeme zu falsch-positiven Ergebnissen neigen, die für den Fahrer ärgerlich und ablenkend sein können, aber typischerweise nicht katastrophal sind, weil herkömmliche ADAS-Systeme den Fahrer warnen und ihm die Möglichkeit geben, zu entscheiden, ob eine Sicherheitsbedingung wirklich vorliegt und entsprechend zu handeln. In mindestens einer Ausführungsform entscheidet das Fahrzeug 900 bei widersprüchlichen Ergebnissen selbst, ob das Ergebnis eines Primärrechners oder eines Sekundärrechners (z.B. der ersten Steuerung 936 oder der zweiten Steuerung 936) beachtet werden soll. In mindestens einer Ausführungsform kann das ADAS-System 938 beispielsweise ein Backup- und/oder Sekundärcomputer sein, der Wahrnehmungsinformationen an ein Rationalitätsmodul des Backup-Computers liefert. In mindestens einer Ausführungsform kann ein Rationalitätsmonitor des Backup-Rechners eine redundante, diverse Software auf Hardwarekomponenten ausführen, um Fehler bei der Wahrnehmung und bei dynamischen Fahraufgaben zu erkennen. In mindestens einer Ausführungsform können die Ausgaben des ADAS-Systems 938 an eine übergeordnete MCU weitergeleitet werden. In mindestens einer Ausführungsform bestimmt die überwachende MCU bei Konflikten zwischen den Ausgaben des Primärrechners und des Sekundärrechners, wie der Konflikt beigelegt werden kann, um einen sicheren Betrieb zu gewährleisten.
In mindestens einer Ausführungsform kann der Primärcomputer so ausgestaltet sein, dass er der übergeordneten MCU einen Vertrauenswert liefert, der das Vertrauen des Primärcomputers in das gewählte Ergebnis angibt. In mindestens einer Ausführungsform kann die überwachende MCU der Anweisung des Primärcomputers folgen, wenn der Vertrauenswert einen Schwellenwert überschreitet, unabhängig davon, ob der Sekundärcomputer ein widersprüchliches oder inkonsistentes Ergebnis liefert. In mindestens einer Ausführungsform, bei der der Vertrauenswert den Schwellenwert nicht erreicht und der primäre und der sekundäre Computer unterschiedliche Ergebnisse (z.B. einen Konflikt) anzeigen, kann die überwachende MCU zwischen den Computern vermitteln, um das geeignete Ergebnis zu bestimmen.
In mindestens einer Ausführungsform kann die überwachende MCU so ausgestaltet sein, dass sie ein neuronales Netz bzw. neuronale Netze ausführt, das bzw. die trainiert und so ausgestaltet ist bzw. sind, dass es bzw. sie zumindest teilweise auf der Grundlage der Ausgaben des Primärcomputers und des Sekundärcomputers die Bedingungen bestimmt bzw. bestimmen, unter denen der Sekundärcomputer Fehlalarme auslöst. In mindestens einer Ausführungsform kann (können) das (die) neuronale(n) Netz(e) in der überwachenden MCU lernen, wann der Ausgabe des Sekundärcomputers vertraut werden kann und wann nicht. Zum Beispiel kann in mindestens einer Ausführungsform, wenn der sekundäre Computer ein RADARbasiertes FCW-System ist, ein neuronales Netz in der überwachenden MCU lernen, wenn das FCW-System metallische Objekte identifiziert, die in Wirklichkeit keine Gefahren sind, wie z.B. ein Abflussgitter oder ein Schachtdeckel, der einen Alarm auslöst. In mindestens einer Ausführungsform, wenn der Sekundärcomputer ein kamerabasiertes LDW-System ist, kann ein neuronales Netz in der überwachenden MCU lernen, das LDW-System außer Kraft zu setzen, wenn Radfahrer oder Fußgänger vorhanden sind und ein Verlassen der Fahrspur tatsächlich das sicherste Manöver ist. In mindestens einer Ausführungsform kann die überwachende MCU einen DLA oder eine GPU aufweisen, die für die Ausführung von neuronalen Netzen mit zugehörigem Speicher geeignet sind. In mindestens einer Ausführungsform kann die überwachende MCU eine Komponente des/der SoC(s) 904 umfassen und/oder in einer solchen enthalten sein.
In mindestens einer Ausführungsform kann das ADAS-System 938 einen sekundären Computer aufweisen, der die ADAS-Funktionalität unter Verwendung herkömmlicher Regeln der Computer Vision ausführt. In mindestens einer Ausführungsform kann der sekundäre Computer klassische Computer-Vision-Regeln (wenn-dann) verwenden, und das Vorhandensein eines neuronalen Netzes (von neuronalen Netzen) in der übergeordneten MCU kann die Zuverlässigkeit, Sicherheit und Leistung verbessern. In mindestens einer Ausführungsform wird das Gesamtsystem durch die unterschiedliche Implementierung und die absichtliche Nichtidentität fehlertoleranter, insbesondere gegenüber Fehlern, die durch Softwarefunktionen (oder Software-Hardware-Schnittstellen) verursacht werden. Zum Beispiel, in mindestens einer Ausführungsform, wenn es einen Software-Bug oder Fehler in der Software gibt, die auf dem primären Computer läuft, und wenn ein nicht-identischer Software-Code, der auf dem sekundären Computer läuft, dasselbe Gesamtergebnis liefert, dann kann die überwachende MCU ein größeres Vertrauen haben, dass das Gesamtergebnis korrekt ist und der Bug in der Software oder Hardware auf dem primären Computer keinen wesentlichen Fehler verursacht.
In mindestens einer Ausführungsform kann die Ausgabe des ADAS-Systems 938 in den Wahrnehmungsblock des Primärrechners und/oder den Block für dynamische Fahraufgaben des Primärrechners eingespeist werden. Wenn beispielsweise in mindestens einer Ausführungsform das ADAS-System 938 eine Vorwärtscrash-Warnung aufgrund eines unmittelbar vorausliegenden Objekts anzeigt, kann der Wahrnehmungsblock diese Information bei der Identifizierung von Objekten verwenden. In mindestens einer Ausführungsform kann der sekundäre Computer über ein eigenes neuronales Netz verfügen, das trainiert ist und so das Risiko von Fehlalarmen reduziert, wie es hier beschrieben ist.
In mindestens einer Ausführungsform kann das Fahrzeug 900 darüber hinaus ein Infotainment-SoC 930 aufweisen (z.B. ein bordeigenes Infotainment-System (IVI)). Obwohl es als SoC dargestellt und beschrieben ist, kann das Infotainment-System 930 in mindestens einer Ausführungsform kein SoC sein und kann ohne Einschränkung zwei oder mehr diskrete Komponenten aufweisen. In mindestens einer Ausführungsform kann das Infotainment-SoC 930 ohne Einschränkung eine Kombination aus Hardware und Software aufweisen, die verwendet werden kann, um Audio (z.B. Musik, einen persönlichen digitalen Assistenten, Navigationsanweisungen, Nachrichten, Radio usw.), Video (z.B. TV, Filme, Streaming usw.), Telefon (z.B., (z.B. Freisprecheinrichtung), Netzwerkkonnektivität (z.B. LTE, WiFi usw.) und/oder Informationsdienste (z.B. Navigationssysteme, Einparkhilfe hinten, ein Radiodatensystem, fahrzeugbezogene Informationen wie Kraftstoffstand, zurückgelegte Gesamtstrecke, Bremskraftstoffstand, Ölstand, Tür öffnen/schließen, Luftfilterinformationen usw.) für das Fahrzeug 900 bereitzustellen. Das Infotainment-SoC 930 kann beispielsweise Radios, Plattenspieler, Navigationssysteme, Videoplayer, eine USB- und Bluetooth-Konnektivität, Carputer, In-Car-Entertainment, WiFi, Audiobedienelemente am Lenkrad, eine Freisprecheinrichtung, ein Heads-up-Display („HUD“), eine HMI-Anzeige 934, eine Telematikeinrichtung, ein Bedienfeld (z.B. zur Steuerung und/oder Interaktion mit verschiedenen Komponenten, Funktionen und/oder Systemen) und/oder andere Komponenten aufweisen. In mindestens einer Ausführungsform kann das Infotainment-SoC 930 darüber hinaus verwendet werden, um dem/den Benutzer(n) des Fahrzeugs Informationen (z.B. visuell und/oder akustisch) bereitzustellen, wie z.B. Informationen vom ADAS-System 938, Informationen zum autonomen Fahren, wie z.B. geplante Fahrzeugmanöver, Trajektorien, Umgebungsinformationen (z.B. Kreuzungsinformationen, Fahrzeuginformationen, Straßeninformationen, usw.), und/oder andere Informationen.
In mindestens einer Ausführungsform kann das Infotainment-SoC 930 eine beliebige Menge und Art von GPU-Funktionalität aufweisen. In mindestens einer Ausführungsform kann das Infotainment-SoC 930 über den Bus 902 (z.B. CAN-Bus, Ethernet, etc.) mit anderen Einrichtungen, Systemen und/oder Komponenten des Fahrzeugs 900 kommunizieren. In mindestens einer Ausführungsform kann das Infotainment-SoC 930 mit einer Überwachungs-MCU gekoppelt sein, so dass die GPU des Infotainment-Systems einige Selbstfahrfunktionen ausführen kann, falls die primäre(n) Steuerung(en) 936 (z.B. Primär- und/oder Backup-Computer des Fahrzeugs 900) ausfallen. In mindestens einer Ausführungsform kann das Infotainment-SoC 930 das Fahrzeug 900 in einen Chauffeur-zu-sicherem-Halt-Modus versetzen, wie es hier beschrieben ist.
In mindestens einer Ausführungsform kann das Fahrzeug 900 darüber hinaus ein Kombiinstrument 932 aufweisen (z.B. ein digitales Armaturenbrett, ein elektronisches Kombiinstrument, eine digitale Instrumententafel usw.). In mindestens einer Ausführungsform kann das Kombiinstrument 932 ohne Einschränkung eine Steuerung und/oder einen Supercomputer (z.B. eine diskrete Steuerung oder einen Supercomputer) aufweisen. In mindestens einer Ausführungsform kann das Kombiinstrument 932 ohne Einschränkung eine beliebige Anzahl und Kombination von Instrumenten aufweisen, wie z.B. Tachometer, Kraftstoffstand, Öldruck, Drehzahlmesser, Kilometerzähler, Blinker, Schaltstellungsanzeige, Sicherheitsgurtwarnleuchte(n), Parkbremswarnleuchte(n), Motorstörungsleuchte(n), Informationen über zusätzliche Rückhaltesysteme (z.B. Airbags), Beleuchtungssteuerungen, Sicherheitssystemsteuerungen, Navigationsinformationen usw. Bei einigen Beispielen können die Informationen auf dem Infotainment-SoC 930 und dem Kombiinstrument 932 angezeigt und/oder gemeinsam genutzt werden. In mindestens einer Ausführungsform kann das Kombiinstrument 932 einen Teil des Infotainment-SoC 930 aufweisen, oder umgekehrt.
In mindestens einer Ausführungsform decodiert das Fahrzeug 900 codierte Daten unter Verwendung einer oder mehrerer CPU(s) 918 und GPU(s) 920.
In mindestens einer Ausführungsform decodieren eine oder mehrere der CPU(s) 918 codierte Daten, indem sie komprimierte Teile von Decodierinformationen an eine Vielzahl von Prozessoren verteilen und Ergebnisse einer solchen Decodierung kombinieren.
In mindestens einer Ausführungsform decodieren eine oder mehrere GPU(s) 920 codierte Daten, indem sie komprimierte Teile von Decodierinformationen an eine Vielzahl von Prozessoren verteilen und Ergebnisse einer solchen Decodierung kombinieren.
In mindestens einer Ausführungsform verteilt der Pipeline-Verwalter 1932 Verarbeitungsaufgaben an SIMT-Parallelprozessoren, so dass jeder einer Vielzahl von Prozessoren komprimierte Teile von Decodierinformationen erhält und verwendet, um eine codierte Nachricht teilweise zu decodieren. In mindestens einer Ausführungsform werden weitere Verarbeitungsaufgaben verteilt, um die Decodierung basierend auf Ergebnissen der partiellen Decodierung abzuschließen.
9D ist ein Diagramm eines Systems 976 für die Kommunikation zwischen dem/den Cloudbasierten Server(n) und dem autonomen Fahrzeug 900 aus 9A, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das System 976 ohne Einschränkung den/die Server 978, das/die Netzwerk(e) 990 und eine beliebige Anzahl und Art von Fahrzeugen, einschließlich des Fahrzeugs 900, aufweisen. Der/die Server 978 kann/können ohne Einschränkung eine Vielzahl von GPUs 984(A)-984(H) (hierin kollektiv als GPUs 984 bezeichnet), PCIe-Switches 982(A)-982(H) (hierin kollektiv als PCIe-Switches 982 bezeichnet), und/oder CPUs 980(A)-980(B) (hierin kollektiv als CPUs 980 bezeichnet) aufweisen. GPUs 984, CPUs 980 und PCIe-Switches 982 können über Hochgeschwindigkeitsverbindungen miteinander verbunden sein, wie z.B. und ohne Einschränkung über die von NVIDIA entwickelten NVLink-Schnittstellen 988 und/oder PCIe-Verbindungen 986. In mindestens einer Ausführungsform sind die GPUs 984 über ein NVLink- und/oder NVSwitch-SoC und die GPUs 984 und PCIe-Switches 982 über PCIe-Verbindungen verbunden. In mindestens einer Ausführungsform sind zwar acht GPUs 984, zwei CPUs 980 und vier PCIe-Switches 982 dargestellt, dies ist jedoch nicht als Einschränkung zu verstehen. In mindestens einer Ausführungsform kann jeder der Server 978 ohne Einschränkung eine beliebige Anzahl von GPUs 984, CPUs 980 und/oder PCIe-Switches 982 in beliebiger Kombination aufweisen. In mindestens einer Ausführungsform kann/können der/die Server 978 beispielsweise jeweils acht, sechzehn, zweiunddreißig und/oder mehr GPUs 984 aufweisen.
In mindestens einer Ausführungsform kann (können) der (die) Server 978 über das (die) Netzwerke) 990 und von Fahrzeugen Bilddaten empfangen, die für Bilder repräsentativ sind, die unerwartete oder veränderte Straßenzustände zeigen, wie beispielsweise kürzlich begonnene Straßenarbeiten. In mindestens einer Ausführungsform kann/können der/die Server 978 über das/die Netzwerk(e) 990 und an Fahrzeuge neuronale Netze 992, aktualisierte neuronale Netze 992 und/oder Karteninformationen 994 übertragen, die ohne Einschränkung Informationen über den Verkehr und die Straßenbedingungen aufweisen. In mindestens einer Ausführungsform können die Aktualisierungen der Karteninformationen 994 ohne Einschränkung Aktualisierungen für die HD-Karte 922 aufweisen, z.B. Informationen zu Baustellen, Schlaglöchern, Umleitungen, Überschwemmungen und/oder anderen Hindernissen. In mindestens einer Ausführungsform können neuronale Netze 992, aktualisierte neuronale Netze 992 und/oder Karteninformationen 994 aus neuem Training und/oder Erfahrungen resultieren, die in Daten repräsentiert sind, die von einer beliebigen Anzahl von Fahrzeugen in der Umgebung empfangen wurden, und/oder zumindest teilweise auf einem Training basieren, das in einem Rechenzentrum durchgeführt wurde (z.B. unter Verwendung von Server(n) 978 und/oder anderen Servern).
In mindestens einer Ausführungsform kann/können der/die Server 978 verwendet werden, um Modelle zum maschinellen Lernen (z.B. neuronale Netze) zumindest teilweise auf der Grundlage von Trainingsdaten zu trainieren. In mindestens einer Ausführungsform können die Trainingsdaten von Fahrzeugen und/oder in einer Simulation (z.B. unter Verwendung einer SpielMaschine) erzeugt werden. In mindestens einer Ausführungsform wird eine beliebige Menge von Trainingsdaten markiert (z.B. wenn das zugehörige neuronale Netz vom überwachten Lernen profitiert) und/oder einer anderen Vorverarbeitung unterzogen. In mindestens einer Ausführungsform wird eine beliebige Menge von Trainingsdaten nicht markiert und/oder vorverarbeitet (z.B. wenn das zugehörige neuronale Netz kein überwachtes Lernen benötigt). In mindestens einer Ausführungsform können, sobald Modelle zum maschinellen Lernen trainiert sind, Modelle zum maschinellen Lernen von Fahrzeugen verwendet werden (z.B. Übertragung an Fahrzeuge über Netzwerk(e) 990, und/oder Modelle zum maschinellen Lernen können von Server(n) 978 zur Fernüberwachung von Fahrzeugen verwendet werden.
In mindestens einer Ausführungsform kann (können) der (die) Server 978 Daten von Fahrzeugen empfangen und Daten auf aktuelle neuronale Echtzeit-Netze für intelligentes Inferencing in Echtzeit anwenden. In mindestens einer Ausführungsform kann/können der/die Server 978 Deep-Learning-Supercomputer und/oder dedizierte Kl-Computer aufweisen, die von GPU(s) 984 angetrieben werden, wie z.B. die von NVIDIA entwickelten DGX- und DGX-Station-Maschinen. In mindestens einer Ausführungsform kann/können der/die Server 978 jedoch eine Deep-Learning-Infrastruktur aufweisen, die CPU-betriebene Rechenzentren verwendet.
In mindestens einer Ausführungsform kann die Deep-Learning-Infrastruktur von Server(n) 978 zu schnellem Inferencing in Echtzeit fähig sein und diese Fähigkeit nutzen, um den Zustand von Prozessoren, Software und/oder zugehöriger Hardware im Fahrzeug 900 zu bewerten und zu überprüfen. In mindestens einer Ausführungsform kann die Deep-Learning-Infrastruktur beispielsweise periodische Aktualisierungen vom Fahrzeug 900 erhalten, wie etwa eine Bildsequenz und/oder Objekte, die das Fahrzeug 900 in dieser Bildsequenz lokalisiert hat (z.B. über Computer Vision und/oder andere maschinelle Objektklassifizierungstechniken). In mindestens einer Ausführungsform kann die Deep-Learning-Infrastruktur ihr eigenes neuronales Netz laufen lassen, um Objekte zu identifizieren und sie mit den vom Fahrzeug 900 identifizierten Objekten zu vergleichen, und wenn die Ergebnisse nicht übereinstimmen und die Deep-Learning-Infrastruktur zu dem Schluss kommt, dass die KI im Fahrzeug 900 eine Fehlfunktion aufweist, kann/können der/die Server 978 ein Signal an das Fahrzeug 900 senden, das einen ausfallsicheren Computer des Fahrzeugs 900 anweist, die Steuerung zu übernehmen, die Fahrgäste zu benachrichtigen und ein sicheres Parkmanöver durchzuführen.
In mindestens einer Ausführungsform kann/können der/die Server 978 GPU(s) 984 und einen oder mehrere programmierbare Inferenzbeschleuniger (z.B. NVIDIAs TensorRT 3) aufweisen. In mindestens einer Ausführungsform kann die Kombination von GPU-gesteuerten Servern und Inferenzbeschleunigung eine Reaktionsfähigkeit in Echtzeit ermöglichen. In mindestens einer Ausführungsform, z.B. wenn die Leistung weniger kritisch ist, können für das Inferencing auch Server mit CPUs, FPGAs und anderen Prozessoren verwendet werden. In mindestens einer Ausführungsform wird (werden) die Hardwarestruktur(en) 915 zur Ausführung einer oder mehrerer Ausführungsformen verwendet. Einzelheiten über die Hardwarestruktur(en) 915 werden in Verbindung mit den 9A und/oder 9B beschrieben.
COMPUTERSYSTEME
10 ist ein Blockdiagramm, das ein beispielhaftes Computersystem veranschaulicht, das ein System mit miteinander verbundenen Einrichtungen und Komponenten, ein System-on-a-Chip (SOC) oder eine Kombination davon 1000 sein kann, das gemäß mindestens einer Ausführungsform einen Prozessor aufweist, der Ausführungseinheiten zur Ausführung eines Befehls enthält. In mindestens einer Ausführungsform kann das Computersystem 1000 ohne Einschränkung eine Komponente, wie z.B. einen Prozessor 1002, aufweisen, um Ausführungseinheiten einschließlich Logik zur Durchführung von Algorithmen zur Verarbeitung von Daten gemäß der vorliegenden Offenbarung einzusetzen, wie z.B. bei der hier beschriebenen Ausführungsform. In mindestens einer Ausführungsform kann das Computersystem 1000 Prozessoren aufweisen, wie z.B. die PENTIUM®-Prozessorfamilie, XeonTM-, Itanium®-, XScaleTM- und/oder StrongARMTM-, Intel® Core™- oder Intel® Nervana™-Mikroprozessoren, die von der Intel Corporation in Santa Clara, Kalifornien, erhältlich sind, obwohl auch andere Systeme (einschließlich PCs mit anderen Mikroprozessoren, technische Workstations, Set-Top-Boxen und dergleichen) verwendet werden können. In mindestens einer Ausführungsform kann das Computersystem 1000 eine Version des Betriebssystems WINDOWS ausführen, das von der Microsoft Corporation in Redmond, Washington, erhältlich ist, obwohl auch andere Betriebssysteme (z.B. UNIX und Linux), eingebettete Software und/oder grafische Benutzeroberflächen verwendet werden können.
Ausführungsformen können auch bei anderen Ausführungen wie Handheld-Geräten und eingebetteten Anwendungen verwendet werden. Einige Beispiele für tragbare Einrichtungen weisen Mobiltelefone, Internetprotokollgeräte, Digitalkameras, persönliche digitale Assistenten („PDAs“) und Handheld-PCs auf. In mindestens einer Ausführungsform können eingebettete Anwendungen einen Mikrocontroller, einen digitalen Signalprozessor („DSP“), ein System auf einem Chip, Netzwerkcomputer („NetPCs“), Set-Top-Boxen, Netzwerk-Hubs, Wide-Area-Network-Switches („WAN“) oder jedes andere System aufweisen, das eine oder mehrere Anweisungen gemäß mindestens einer Ausführungsform ausführen kann.
In mindestens einer Ausführungsform kann das Computersystem 1000 ohne Einschränkung einen Prozessor 1002 aufweisen, der ohne Einschränkung eine oder mehrere Ausführungseinheiten 1008 aufweisen kann, um das Training eines Modells zum maschinellen Lernen und/oder Inferencing gemäß den hier beschriebenen Techniken durchzuführen. In mindestens einer Ausführungsform ist das System 1000 ein Einzelprozessor-Desktop- oder -Serversystem, aber in einer anderen Ausführungsform kann das System 1000 ein Multiprozessorsystem sein. In mindestens einer Ausführungsform kann der Prozessor 1002 ohne Einschränkung einen CISC-Mikroprozessor (Complex Instruction Set Computer), einen RISC-Mikroprozessor (Reduced Instruction Set Computing), einen VLIW-Mikroprozessor (Very Long Instruction Word), einen Prozessor, der eine Kombination von Befehlssätzen implementiert, oder eine beliebige andere Einrichtung, wie z.B. einen digitalen Signalprozessor, aufweisen. In mindestens einer Ausführungsform kann der Prozessor 1002 mit einem Prozessorbus 1010 verbunden sein, der Datensignale zwischen dem Prozessor 1002 und anderen Komponenten im Computersystem 1000 übertragen kann.
In mindestens einer Ausführungsform kann der Prozessor 1002 ohne Einschränkung einen internen Level 1 („L1“) Cache-Speicher („Cache“) 1004 aufweisen. In mindestens einer Ausführungsform kann der Prozessor 1002 einen einzigen internen Cache oder mehrere Ebenen eines internen Caches aufweisen. In mindestens einer Ausführungsform kann sich der Cache-Speicher außerhalb des Prozessors 1002 befinden. Andere Ausführungsformen können auch eine Kombination aus internen und externen Caches aufweisen, abhängig von der jeweiligen Implementierung und den Bedürfnissen. In mindestens einer Ausführungsform kann die Registerdatei 1006 verschiedene Datentypen in verschiedenen Registern speichern, einschließlich, ohne Einschränkung, Ganzzahlregister, Gleitkommaregister, Statusregister und Befehlszeigerregister.
In mindestens einer Ausführungsform befindet sich die Ausführungseinheit 1008, die ohne Einschränkung eine Logik zur Durchführung von Ganzzahl- und Gleitkommaoperationen aufweist, ebenfalls im Prozessor 1002. In mindestens einer Ausführungsform kann der Prozessor 1002 auch einen Nur-Lese-Speicher („ROM“) für Mikrocode („ucode“) aufweisen, der Mikrocode für bestimmte Makrobefehle speichert. In mindestens einer Ausführungsform kann die Ausführungseinheit 1008 eine Logik zur Handhabung eines gepackten Befehlssatzes 1009 aufweisen. In mindestens einer Ausführungsform können durch das Vorweisen eines gepackten Befehlssatzes 1009 in einem Befehlssatz eines Mehrzweckprozessors 1002 zusammen mit einer zugehörigen Schaltung zur Ausführung von Befehlen die von vielen Multimedia-Anwendungen verwendeten Operationen unter Verwendung gepackter Daten in einem Mehrzweckprozessor 1002 durchgeführt werden. In einer oder mehreren Ausführungsformen können viele Multimedia-Anwendungen beschleunigt und effizienter ausgeführt werden, indem die volle Breite des Datenbusses eines Prozessors für die Durchführung von Operationen mit gepackten Daten genutzt wird, wodurch die Notwendigkeit entfällt, kleinere Dateneinheiten über den Datenbus des Prozessors zu übertragen, um eine oder mehrere Operationen mit einem Datenelement nach dem anderen durchzuführen.
In mindestens einer Ausführungsform kann die Ausführungseinheit 1008 auch in Mikrocontrollern, eingebetteten Prozessoren, Grafikeinrichtungen, DSPs und anderen Arten von Logikschaltungen verwendet werden. In mindestens einer Ausführungsform kann das Computersystem 1000, ohne Einschränkung, einen Speicher 1020 aufweisen. In mindestens einer Ausführungsform kann der Speicher 1020 als dynamische Random-Access-Memory- („DRAM“) Einrichtung, statische Random-Access-Memory- („SRAM“) Einrichtung, Flash-Speichereinrichtung oder andere Speichereinrichtung implementiert sein. In mindestens einer Ausführungsform kann der Speicher 1020 (einen) Befehl(e) 1019 und/oder Daten 1021 speichern, die durch Datensignale dargestellt werden, die vom Prozessor 1002 ausgeführt werden können.
In mindestens einer Ausführungsform kann der Systemlogikchip mit dem Prozessorbus 1010 und dem Speicher 1020 verbunden sein. In mindestens einer Ausführungsform kann der Systemlogikchip ohne Einschränkung einen Speichersteuerungs-Hub („MCH“) 1016 aufweisen, und der Prozessor 1002 kann mit dem MCH 1016 über den Prozessorbus 1010 kommunizieren. In mindestens einer Ausführungsform kann der MCH 1016 einen Speicherpfad 1018 mit hoher Bandbreite zum Speicher 1020 für die Befehls- und Datenspeicherung sowie für die Speicherung von Grafikbefehlen, Daten und Texturen bereitstellen. In mindestens einer Ausführungsform kann der MCH 1016 Datensignale zwischen dem Prozessor 1002, dem Speicher 1020 und anderen Komponenten im Computersystem 1000 leiten und Datensignale zwischen dem Prozessorbus 1010, dem Speicher 1020 und einem System-I/O 1022 überbrücken. In mindestens einer Ausführungsform kann der Systemlogikchip einen Grafikanschluss zur Verbindung mit einer Grafiksteuerung bereitstellen. In mindestens einer Ausführungsform kann der MCH 1016 über einen Speicherpfad 1018 mit hoher Bandbreite mit dem Speicher 1020 gekoppelt sein, und die Grafik-/Videokarte 1012 kann über eine AGP-Verbindung 1014 mit dem MCH 1016 gekoppelt sein.
In mindestens einer Ausführungsform kann das Computersystem 1000 einen System-I/O-Bus 1022 verwenden, bei dem es sich um einen proprietären Hub-Interface-Bus handelt, um den MCH 1016 mit dem I/O-Controller-Hub („ICH“) 1030 zu verbinden. In mindestens einer Ausführungsform kann der ICH 1030 direkte Verbindungen zu einigen I/O-Einrichtungen über einen lokalen I/O-Bus bereitstellen. In mindestens einer Ausführungsform kann der lokale I/O-Bus ohne Einschränkung einen Hochgeschwindigkeits-I/O-Bus zur Verbindung von Peripheriegeräten mit dem Speicher 1020, dem Chipsatz und dem Prozessor 1002 aufweisen. Beispiele können unter anderem einen Audiocontroller 1029, einen Firmware-Hub („Flash-BIOS“) 1028, einen drahtlosen Transceiver 1026, einen Datenspeicher 1024, einen Legacy-I/O-Controller 1023 mit Benutzereingabe- und Tastaturschnittstellen, einen seriellen Erweiterungsanschluss 1027, wie Universal Serial Bus („USB“), und eine Netzwerksteuerung 1034 aufweisen. In mindestens einer Ausführungsform kann der Datenspeicher 1024 ein Festplattenlaufwerk, ein Diskettenlaufwerk, eine CD-ROM-Einrichtung, eine Flash-Speichereinrichtung oder eine andere Massenspeichereinrichtung umfassen.
In mindestens einer Ausführungsform zeigt 10 ein System, das miteinander verbundene Hardware-Einrichtungen oder „Chips“ aufweist, während bei anderen Ausführungen 10 ein beispielhaftes System on a Chip („SoC“) zeigen kann. In mindestens einer Ausführungsform können die in cc dargestellten Einrichtungen mit proprietären Verbindungen, standardisierten Verbindungen (z.B. PCle) oder einer Kombination davon miteinander verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten des Systems 1000 über Compute-Express-Link (CXL)-Verbindungen miteinander verbunden.
In mindestens einer Ausführungsform erfolgt die drahtlose Datenübertragung in einem autonomen Fahrzeug 900 durch CPUs 980 oder GPUs 9984, die parallel Gruppierungen von Geräten zum Nutzen eines Frequenzbands und zum Auswählen einer der erzeugten Gruppierungen erzeugen.
11 ist ein Blockdiagramm, das eine elektronische Einrichtung 1100 zur Verwendung eines Prozessors 1110 gemäß mindestens einer Ausführungsform zeigt. In mindestens einer Ausführungsform kann die elektronische Einrichtung 1100 beispielsweise und ohne Einschränkung ein Notebook, ein Tower-Server, ein Rack-Server, ein Blade-Server, ein Laptop, ein Desktop-Computer, ein Tablet, eine mobile Einrichtung, ein Telefon, ein eingebetteter Computer oder jede andere geeignete elektronische Einrichtung sein.
In mindestens einer Ausführungsform kann das System 1100 ohne Einschränkung einen Prozessor 1110 aufweisen, der kommunikativ mit einer beliebigen Anzahl oder Art von Komponenten, Peripheriegeräten, Modulen oder Einrichtungen verbunden ist. In mindestens einer Ausführungsform ist der Prozessor 1110 über einen Bus oder eine Schnittstelle gekoppelt, wie z.B. einen 1°C-Bus, einen System-Management-Bus („SMBus“), einen Low-Pin-Count-Bus (LPC), ein Serial-Peripheral-Interface („SPI“), einen High-Definition-Audio-Bus („HDA“), einen Serial-Advance-Technology-Attachment-Bus („SATA“), einen Universal-Serial-Bus („USB“) (Versionen 1, 2, 3) oder einen Universal-Asynchronous-Receiver/Transmitter-Bus („UART“). In mindestens einer Ausführungsform zeigt 11 ein System, das miteinander verbundene Hardware-Einrichtungen oder „Chips“ aufweist, während bei anderen Ausführungen 11 ein beispielhaftes System on a Chip („SoC“) zeigen kann. In mindestens einer Ausführungsform können die in 11 dargestellten Einrichtungen mit proprietären Verbindungen, standardisierten Verbindungen (z.B. PCle) oder einer Kombination davon miteinander verbunden sein. In mindestens einer Ausführungsform sind eine oder mehrere Komponenten von 11 über Compute-Express-Link (CXL)-Verbindungen miteinander verbunden.
In mindestens einer Ausführungsform kann 11 eine Anzeige 1124, einen Touchscreen 1125, ein Touchpad 1130, eine Near Field Communications-Einheit („NFC“) 1145, einen Sensor-Hub 1140, einen Wärmesensor 1146, einen Express-Chipsatz („EC“) 1135, ein Trusted Platform Module („TPM“) 1138, BIOS/Firmware/Flash-Speicher („BIOS, FW Flash“) 1122, ein DSP 1160, ein Laufwerk („SSD oder HDD“) 1120 wie eine Solid State Disk („SSD“) oder eine Festplatte („HDD“), eine drahtlose lokale Netzwerkeinheit („WLAN“) 1150, eine Bluetooth-Einheit 1152, eine drahtlose Wide Area Network-Einheit („WWAN“) 1156, ein Global Positioning System (GPS) 1155, eine Kamera („USB 3. 0-Kamera“) 1154, wie z.B. eine USB 3.0-Kamera, oder eine Low Power Double Data Rate („LPDDR“)-Speichereinheit („LPDDR3“) 1115, die z.B. im LPDDR3-Standard implementiert ist, aufweisen. Diese Komponenten können in jeder geeigneten Weise implementiert sein.
In mindestens einer Ausführungsform können andere Komponenten mit dem Prozessor 1110 über die oben beschriebenen Komponenten kommunikativ verbunden sein. In mindestens einer Ausführungsform können ein Beschleunigungsmesser 1141, ein Umgebungslichtsensor („ALS“) 1142, ein Kompass 1143 und ein Gyroskop 1144 kommunikativ mit dem Sensor-Hub 1140 verbunden sein. In mindestens einer Ausführungsform können ein Wärmesensor 1139, ein Lüfter 1137, eine Tastatur 1146 und ein Touchpad 1130 kommunikativ mit dem EC 1135 verbunden sein. In mindestens einer Ausführungsform können der Lautsprecher 1163, ein Kopfhörer 1164 und ein Mikrofon („mic“) 1165 kommunikativ mit einer Audioeinheit („audio codec and class d amp“) 1164 gekoppelt sein, die ihrerseits kommunikativ mit dem DSP 1160 gekoppelt sein kann. In mindestens einer Ausführungsform kann die Audioeinheit 1164 beispielsweise und ohne Einschränkung einen Audiocodierer/-Decoder („Codec“) und einen Verstärker der Klasse D aufweisen. In mindestens einer Ausführungsform kann die SIM-Karte („SIM“) 1157 mit der WWAN-Einheit 1156 kommunikativ gekoppelt sein. In mindestens einer Ausführungsform können Komponenten wie die WLAN-Einheit 1150 und die Bluetooth-Einheit 1152 sowie die WWAN-Einheit 1156 in einem Next Generation Form Factor („NGFF“) implementiert sein.
In mindestens einer Ausführungsform umfasst das Computersystem 1100 den Prozessor 1110 zum parallelen Erzeugen von Gruppierungen von Geräten zum Nutzen eines Frequenzbands und zum Auswählen einer der erzeugten Gruppierungen.
12 veranschaulicht ein Computersystem 1200 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist das Computersystem 1200 ausgestaltet, um verschiedene in dieser Offenbarung beschriebene Prozesse und Verfahren zu implementieren.
In mindestens einer Ausführungsform umfasst das Computersystem 1200 ohne Einschränkung mindestens eine Zentraleinheit („CPU“) 1202, die an einen Kommunikationsbus 1210 angeschlossen ist, der unter Verwendung eines beliebigen geeigneten Protokolls implementiert ist, wie PCI („Peripheral Component Interconnect“), Peripheral Component Interconnect Express („PCI-Express“), AGP („Accelerated Graphics Port“), HyperTransport oder ein anderes Bus- oder Punkt-zu-Punkt-Kommunikationsprotokoll. In mindestens einer Ausführungsform weist das Computersystem 1200 ohne Einschränkung einen Hauptspeicher 1204 und eine Steuerlogik auf (z.B. implementiert als Hardware, Software oder eine Kombination davon), und die Daten werden im Hauptspeicher 1204 gespeichert, der die Form eines Direktzugriffsspeichers („RAM“) annehmen kann. In mindestens einer Ausführungsform stellt ein Netzwerkschnittstellen-Subsystem („Netzwerkschnittstelle“) 1222 eine Schnittstelle zu anderen Recheneinrichtungen und Netzwerken bereit, um Daten von dem Computersystem 1200 zu empfangen und an andere Systeme zu übermitteln.
In mindestens einer Ausführungsform weist das Computersystem 1200 ohne Einschränkung Eingabeeinrichtungen 1208, ein Parallelverarbeitungssystem 1212 und Anzeigeeinrichtungen 1206 auf, die unter Verwendung einer herkömmlichen Kathodenstrahlröhre („CRT“), einer Flüssigkristallanzeige („LCD“), einer lichtemittierenden Diode („LED“), einer Plasmaanzeige oder anderer geeigneter Anzeigetechnologien implementiert sein können. In mindestens einer Ausführungsform werden Benutzereingaben von Eingabeeinrichtungen 1208 wie Tastatur, Maus, Touchpad, Mikrofon und anderen empfangen. In mindestens einer Ausführungsform kann jedes der vorgenannten Module auf einer einzigen Halbleiterplattform angeordnet sein, um ein Verarbeitungssystem zu bilden.
In mindestens einer Ausführungsform umfasst das Computersystem 1200 eine CPU 1202 und PPUs 1214 zum parallelen Erzeugen Gruppierungen von Geräten zum Nutzen eines Frequenzbands und zum Auswählen einer der erzeugten Gruppierungen.
13 veranschaulicht ein Computersystem 1300 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform weist das Computersystem 1300, ohne Einschränkung, einen Computer 1310 und einen USB-Stick 1320 auf. In mindestens einer Ausführungsform kann der Computer 1310 ohne Einschränkung eine beliebige Anzahl und Art von Prozessoren) (nicht dargestellt) und einen Speicher (nicht dargestellt) aufweisen. In mindestens einer Ausführungsform weist der Computer 1310, ohne Einschränkung, einen Server, eine Cloud-Instanz, einen Laptop und einen Desktop-Computer auf.
In mindestens einer Ausführungsform weist der USB-Stick 1320, ohne Einschränkung, eine Verarbeitungseinheit 1330, eine USB-Schnittstelle 1340 und eine USB-Schnittstellenlogik 1350 auf. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 1330 ein beliebiges Befehlsausführungssystem, ein Gerät oder eine Einrichtung sein, die in der Lage ist, Befehle auszuführen. In mindestens einer Ausführungsform kann die Verarbeitungseinheit 1330 ohne Einschränkung eine beliebige Anzahl und Art von Verarbeitungskernen (nicht dargestellt) aufweisen. In mindestens einer Ausführungsform umfasst der Verarbeitungskern 1330 eine anwendungsspezifische integrierte Schaltung („ASIC“), die für die Durchführung beliebiger Mengen und Arten von Operationen im Zusammenhang mit maschinellem Lernen optimiert ist. In mindestens einer Ausführungsform ist der Verarbeitungskern 1330 beispielsweise eine Tensor Processing Unit („TPC“), die für die Durchführung von Inferenzoperationen des maschinellen Lernens optimiert ist. In mindestens einer Ausführungsform ist der Verarbeitungskern 1330 eine Bildverarbeitungseinheit („VPU“), die für die Durchführung von Bildverarbeitungs- und maschinellen Lernoperationen optimiert ist.
In mindestens einer Ausführungsform kann die USB-Schnittstelle 1340 eine beliebige Art von USB-Stecker oder USB-Buchse sein. In mindestens einer Ausführungsform ist die USB-Schnittstelle 1340 beispielsweise eine USB 3.0 Typ-C-Buchse für Daten und Strom. In mindestens einer Ausführungsform ist die USB-Schnittstelle 1340 ein USB-3.0-Typ-A-Stecker. In mindestens einer Ausführungsform kann die USB-Schnittstellenlogik 1350 eine beliebige Menge und Art von Logik aufweisen, die es der Verarbeitungseinheit 1330 ermöglicht, sich über den USB-Anschluss 1340 mit einer Einrichtung (z.B. einem Computer 1310) zu verbinden.
In mindestens einer Ausführungsform umfasst das Computersystem 1300 einen Prozessor zum parallelen Erzeugen von Gruppierungen von Geräten zum Nutzen eines Frequenzbands und zum Auswählen einer der erzeugten Gruppierungen.
14A veranschaulicht eine beispielhafte Architektur, in der eine Vielzahl von GPUs 1410-1413 mit einer Vielzahl von Mehrkernprozessoren 1405-1406 über Hochgeschwindigkeitsverbindungen 1440-1443 (z.B. Busse, Punkt-zu-Punkt-Verbindungen usw.) kommunikativ gekoppelt ist. In einer Ausführungsform unterstützen die Hochgeschwindigkeitsverbindungen 1440-1443 einen Kommunikationsdurchsatz von 4GB/s, 30GB/s, 80GB/s oder mehr. Es können verschiedene Verbindungsprotokolle verwendet werden, die PCle 4.0 oder 5.0 und NVLink 2.0 einschließen, aber nicht darauf beschränkt sind.
Zusätzlich und in einer Ausführungsform sind zwei oder mehr GPUs 1410-1413 über Hochgeschwindigkeitsverbindungen 1429-1430 miteinander verbunden, die mit denselben oder anderen Protokollen/Verbindungen implementiert sein können als die für Hochgeschwindigkeitsverbindungen 1440-1443 verwendeten. In ähnlicher Weise können zwei oder mehr Mehrkernprozessoren 1405-1406 über Hochgeschwindigkeitsverbindungen 1428 verbunden sein, bei denen es sich um symmetrische Multiprozessorbusse (SMP) handeln kann, die mit 20 GB/s, 30 GB/s, 140 GB/s oder mehr arbeiten. Alternativ kann die gesamte Kommunikation zwischen den verschiedenen in 14A gezeigten Systemkomponenten über dieselben Protokolle/Leitungen erfolgen (z.B. über eine gemeinsame Verbindungsstruktur).
In einer Ausführungsform ist jeder Mehrkernprozessor 1405-1406 kommunikativ mit einem Prozessorspeicher 1401-1402 über Speicherverbindungen 1426-1427 verbunden, und jeder Grafikprozessor 1410-1413 ist kommunikativ mit dem Grafikprozessorspeicher 1420-1423 über Grafikprozessorspeicherverbindungen 1450-1453 verbunden. Die Speicherverbindungen 1426-1427 und 1450-1453 können gleiche oder unterschiedliche Speicherzugriffstechnologien verwenden. Beispielsweise können die Prozessorspeicher 1401-1402 und die GPU-Speicher 1420-1423 flüchtige Speicher wie dynamische Direktzugriffsspeicher (DRAMs) (einschließlich gestapelter DRAMs), Grafik-DDR-SDRAM (GDDR) (z.B. GDDR5, GDDR6) oder High Bandwidth Memory (HBM) aufweisen und/oder nichtflüchtige Speicher wie 3D XPoint oder Nano-Ram sein. In einer Ausführungsform kann ein Abschnitt der Prozessorspeicher 1401-1402 ein flüchtiger Speicher und ein anderer Abschnitt ein nichtflüchtiger Speicher sein (z.B. unter Verwendung einer zweistufigen Speicherhierarchie (2LM)).
Wie es hier beschrieben ist, können zwar verschiedene Prozessoren 1405-1406 und GPUs 1410-1413 physisch mit einem bestimmten Speicher 1401-1402 bzw. 1420-1423 verbunden sein, doch kann eine einheitliche Speicherarchitektur implementiert sein, bei der ein und derselbe virtuelle Systemadressraum (auch als „effektiver Adressraum“ bezeichnet) auf verschiedene physische Speicher verteilt ist. Beispielsweise können die Prozessorspeicher 1401-1402 jeweils 64 GB Systemadressraum umfassen, und die GPU-Speicher 1420-1423 können jeweils 32 GB Systemadressraum umfassen (was in diesem Beispiel zu einem adressierbaren Gesamtspeicher von 256 GB führt).
14B zeigt zusätzliche Details für eine Verbindung zwischen einem Mehrkernprozessor 1407 und einem Grafikbeschleunigungsmodul 1446 gemäß einer beispielhaften Ausführungsform. Das Grafikbeschleunigungsmodul 1446 kann einen oder mehrere GPU-Chips aufweisen, die auf einer Linecard integriert sind, die über eine Hochgeschwindigkeitsverbindung 1440 mit dem Prozessor 1407 verbunden ist. Alternativ kann das Grafikbeschleunigungsmodul 1446 auf einem gleichen Gehäuse oder Chip wie der Prozessor 1407 integriert sein.
In mindestens einer Ausführungsform weist der dargestellte Prozessor 1407 eine Vielzahl von Kernen 1460A-1460D auf, jeder mit einem Translations-Lookaside-Puffer 1461A-1461 D und einem oder mehreren Caches 1462A-1462D. In mindestens einer Ausführungsform können die Kerne 1460A-1460D verschiedene andere Komponenten zur Ausführung von Befehlen und Verarbeitung von Daten aufweisen, die nicht dargestellt sind. Die Caches 1462A-1462D können Level-1- (L1) und Level-2- (L2) Caches umfassen. Zusätzlich können ein oder mehrere gemeinsam genutzte Caches 1456 in den Caches 1462A-1462D vorhanden sein, die von Gruppen von Kernen 1460A-1460D gemeinsam genutzt werden. Eine Ausführungsform des Prozessors 1407 weist beispielsweise 24 Kerne auf, jeder mit seinem eigenen L1-Cache, zwölf gemeinsam genutzten L2-Caches und zwölf gemeinsam genutzten L3-Caches. In dieser Ausführungsform werden ein oder mehrere L2 und L3 Caches von zwei benachbarten Kernen gemeinsam genutzt. Der Prozessor 1407 und das Grafikbeschleunigungsmodul 1446 sind mit dem Systemspeicher 1414 verbunden, der die Prozessorspeicher 1401-1402 von 14A aufweisen kann.
Die Kohärenz von Daten und Befehlen, die in verschiedenen Caches 1462A-1462D, 1456 und im Systemspeicher 1414 gespeichert sind, wird durch Kommunikation zwischen den Kernen über einen Kohärenzbus 1464 aufrechterhalten. Beispielsweise kann jeder Cache über eine Cache-Kohärenzlogik/-schaltung verfügen, die mit ihm verbunden ist, um als Reaktion auf erkannte Lese- oder Schreiboperationen in bestimmten Cache-Zeilen über den Kohärenzbus 1464 zu kommunizieren. In einer Implementierung wird ein Cache-Snooping-Protokoll über den Kohärenzbus 1464 implementiert, um Cache-Zugriffe mitzulesen.
In einer Ausführungsform koppelt eine Proxy-Schaltung 1425 das Grafikbeschleunigungsmodul 1446 kommunikativ an den Kohärenzbus 1464, so dass das Grafikbeschleunigungsmodul 1446 an einem Cache-Kohärenzprotokoll als Peer der Kerne 1460A-1460D teilnehmen kann. Insbesondere sorgt eine Schnittstelle 1435 für die Konnektivität mit der Proxy-Schaltung 1425 über die Hochgeschwindigkeitsverbindung 1440 (z.B. ein PCIe-Bus, NVLink usw.), und eine Schnittstelle 1437 verbindet das Grafikbeschleunigungsmodul 1446 mit der Verbindung 1440.
In einer Implementierung bietet eine Beschleuniger-Integrationsschaltung 1436 Cache-Verwaltungs-, Speicherzugriffs-, Kontextverwaltungs- und Unterbrechungs-Verwaltungsdienste im Auftrag einer Vielzahl von Grafikverarbeitungsmaschinen 1431, 1432, N des Grafikbeschleunigungsmoduls 1446. Die Grafikverarbeitungsmaschinen 1431, 1432, N können jeweils eine separate Grafikverarbeitungseinheit (GPU) umfassen. Alternativ können die Grafikverarbeitungsmaschinen 1431, 1432, N verschiedene Arten von Grafikverarbeitungsmaschinen innerhalb eines Grafikprozessors umfassen, wie z.B. Grafikausführungseinheiten, Medienverarbeitungsmaschinen (z.B. Video-Encoder/Decoder), Sampler und Blit-Module. In mindestens einer Ausführungsform kann das Grafikbeschleunigungsmodul 1446 eine GPU mit einer Vielzahl von Grafikverarbeitungseinheiten 1431-1432, N sein, oder die Grafikverarbeitungseinheiten 1431-1432, N können einzelne GPUs sein, die in einem gemeinsamen Gehäuse, einer Linecard oder einem Chip integriert sind.
In einer Ausführungsform weist die Beschleuniger-Integrationsschaltung 1436 eine Speicherverwaltungseinheit (MMU) 1439 auf, um verschiedene Speicherverwaltungsfunktionen wie Übersetzungen von virtuellem zu physischem Speicher (auch als Übersetzungen von effektivem zu realem Speicher bezeichnet) und Speicherzugriffsprotokolle für den Zugriff auf den Systemspeicher 1414 durchzuführen. Die MMU 1439 kann auch einen Translations-Lookaside-Buffer (TLB) (nicht gezeigt) aufweisen, um Übersetzungen von virtuellen/effektiven in physische/reale Adressen zwischenzuspeichern. In einer Ausführungsform werden in einem Cache 1438 Befehle und Daten für den effizienten Zugriff durch die Grafikprozessoren 1431-1432, N gespeichert. In einer Ausführungsform werden die im Cache 1438 und in den Grafikspeichern 1433-1434, M gespeicherten Daten mit den Kern-Caches 1462A-1462D, 1456 und dem Systemspeicher 1414 kohärent gehalten. Wie bereits erwähnt, kann dies über eine Proxy-Schaltung 1425 im Namen des Caches 1438 und der Speicher 1433-1434, M erfolgen (z.B. Senden von Aktualisierungen an den Cache 1438 im Zusammenhang mit Änderungen/Zugriffen auf Cache-Zeilen in den Prozessor-Caches 1462A-1462D, 1456 und Empfangen von Aktualisierungen vom Cache 1438).
Ein Satz von Registern 1445 speichert Kontextdaten für Threads, die von Grafikverarbeitungsmaschinen 1431-1432, N ausgeführt werden, und eine Kontextverwaltungsschaltung 1448 verwaltet Thread-Kontexte. Beispielsweise kann die Kontextverwaltungsschaltung 1448 Speicher- und Wiederherstellungsoperationen durchführen, um Kontexte verschiedener Threads während Kontextumschaltungen zu speichern und wiederherzustellen (z.B. wenn ein erster Thread gesichert und ein zweiter Thread gespeichert wird, damit ein zweiter Thread von einer Grafikverarbeitungsmaschine ausgeführt werden kann). Bei einer Kontextumschaltung kann die Kontextverwaltungsschaltung 1448 beispielsweise aktuelle Registerwerte in einem bestimmten Bereich im Speicher speichern (z.B. durch einen Kontextzeiger identifiziert). Die Registerwerte können dann bei der Rückkehr zu einem Kontext wiederhergestellt werden. In einer Ausführungsform empfängt und verarbeitet eine Unterbrechungsverwaltungsschaltung 1447 Unterbrechungen, die von Systemeinrichtungen empfangen werden.
In einer Implementierung werden virtuelle/effektive Adressen von einer Grafikverarbeitungsmaschine 1431 durch die MMU 1439 in reale/physische Adressen im Systemspeicher 1414 übersetzt. Eine Ausführungsform der Beschleuniger-Integrationsschaltung 1436 unterstützt mehrere (z.B. 4, 8, 16) Grafikbeschleunigermodule 1446 und/oder andere Beschleunigereinrichtungen. Das Grafikbeschleunigermodul 1446 kann für eine einzelne Anwendung bestimmt sein, die auf dem Prozessor 1407 ausgeführt wird, oder es kann von mehreren Anwendungen gemeinsam genutzt werden. In einer Ausführungsform wird eine virtualisierte Grafikausführungsumgebung vorgestellt, in der die Ressourcen der Grafikprozessoren 1431-1432, N von mehreren Anwendungen oder virtuellen Maschinen (VMs) gemeinsam genutzt werden. In mindestens einer Ausführungsform können die Ressourcen in „Slices“ unterteilt sein, die verschiedenen VMs und/oder Anwendungen auf der Grundlage von Verarbeitungsanforderungen und Prioritäten, die mit VMs und/oder Anwendungen verbunden sind, zugewiesen werden.
In mindestens einer Ausführungsform fungiert eine Beschleuniger-Integrationsschaltung 1436 als Brücke zu einem System für das Grafikbeschleunigungsmodul 1446 und bietet Adressübersetzung und Systemspeicher-Cache-Dienste. Darüber hinaus kann die Beschleuniger-Integrationsschaltung 1436 Virtualisierungsfunktionen für einen Host-Prozessor bereitstellen, um die Virtualisierung der Grafikverarbeitungsmodule 1431-1432, Interrupts und die Speicherverwaltung zu verwalten.
Da die Hardwareressourcen der Grafikprozessoren 1431-1432, N explizit auf einen realen Adressraum abgebildet werden, den der Host-Prozessor 1407 sieht, kann jeder Host-Prozessor diese Ressourcen direkt mit einem effektiven Adresswert adressieren. Eine Funktion der Beschleuniger-Integrationsschaltung 1436 ist in einer Ausführungsform die physische Trennung der Grafikverarbeitungsmaschinen 1431-1432, N, so dass sie für ein System als unabhängige Einheiten erscheinen.
In mindestens einer Ausführungsform sind ein oder mehrere Grafikspeicher 1433-1434, M mit jeder der Grafikverarbeitungsmaschinen 1431-1432, N verbunden. Die Grafikspeicher 1433-1434, M speichern Anweisungen und Daten, die von jeder der Grafikverarbeitungsmaschinen 1431-1432, N verarbeitet werden. Die Grafikspeicher 1433-1434, M können flüchtige Speicher wie DRAMs (einschließlich gestapelter DRAMs), GDDR-Speicher (z.B. GDDR5, GDDR6) oder HBM aufweisen und/oder können nichtflüchtige Speicher wie 3D XPoint oder Nano-Ram sein.
In einer Ausführungsform werden zur Verringerung des Datenverkehrs über die Verbindung 1440 Zuordnungs-Verfahren bzw. Biasing-Verfahren verwendet, um sicherzustellen, dass die in den Grafikspeichern 1433-1434, M gespeicherten Daten Daten sind, die am häufigsten von den Grafikverarbeitungsmaschinen 1431-1432, N verwendet werden und vorzugsweise nicht von den Kernen 1460A-1460D (zumindest nicht häufig) verwendet werden. In ähnlicher Weise versucht ein Zuordnungs-Mechanismus bzw. Biasing-Mechanismus, Daten, die von Kernen (und vorzugsweise nicht von den Grafikverarbeitungsmaschinen 1431-1432, N) benötigt werden, in den Caches 1462A-1462D, 1456 der Kerne und im Systemspeicher 1414 zu halten.
14C veranschaulicht eine weitere beispielhafte Ausführungsform, bei der die Beschleuniger-Integrationsschaltung 1436 in den Prozessor 1407 integriert ist. In dieser Ausführungsform kommunizieren die Grafikprozessoren 1431-1432, N direkt über die Hochgeschwindigkeitsverbindung 1440 mit der Beschleuniger-Integrationsschaltung 1436 über die Schnittstelle 1437 und die Schnittstelle 1435 (die wiederum jede Form von Bus oder Schnittstellenprotokoll verwenden kann). Die Beschleuniger-Integrationsschaltung 1436 kann dieselben Operationen wie in 14B beschrieben durchführen, jedoch möglicherweise mit einem höheren Durchsatz, da sie sich in unmittelbarer Nähe zum Kohärenzbus 1464 und den Caches 1462A-1462D, 1456 befindet. Eine Ausführungsform unterstützt verschiedene Programmiermodelle, einschließlich eines Programmiermodells für dedizierte Prozesse (ohne Virtualisierung des Grafikbeschleunigungsmoduls) und gemeinsam genutzter Programmiermodelle (mit Virtualisierung), die Programmiermodelle aufweisen können, die von der Beschleuniger-Integrationsschaltung 1436 gesteuert werden, und Programmiermodelle, die vom Grafikbeschleunigungsmodul 1446 gesteuert werden.
In mindestens einer Ausführungsform sind die Grafikverarbeitungsmaschinen 1431-1432, N für eine einzige Anwendung oder einen einzigen Prozess unter einem einzigen Betriebssystem bestimmt. In mindestens einer Ausführungsform kann eine einzelne Anwendung andere Anwendungsanforderungen an die Grafikverarbeitungsmaschinen 1431-1432, N weiterleiten, wodurch eine Virtualisierung innerhalb einer VM/Partition ermöglicht wird.
In mindestens einer Ausführungsform können die Grafikverarbeitungsmaschinen 1431-1432, N, von mehreren VM-/Anwendungspartitionen gemeinsam genutzt werden. In mindestens einer Ausführungsform können gemeinsam genutzte Modelle einen Systemhypervisor verwenden, um die Grafikverarbeitungsmaschinen 1431-1432, N zu virtualisieren und den Zugriff durch jedes Betriebssystem zu ermöglichen. Bei Systemen mit einer einzigen Partition ohne Hypervisor gehören die Grafikprozessoren 1431-1432, N zu einem Betriebssystem. In mindestens einer Ausführungsform kann ein Betriebssystem die Grafikverarbeitungsmaschinen 1431-1432, N virtualisieren, um jedem Prozess oder jeder Anwendung Zugriff zu gewähren.
In mindestens einer Ausführungsform wählt das Grafikbeschleunigungsmodul 1446 oder eine einzelne Grafikverarbeitungsmaschine 1431-1432, N ein Prozesselement mithilfe eines Prozesshandles aus. In einer Ausführungsform werden Prozesselemente im Systemspeicher 1414 gespeichert und sind unter Verwendung einer Übersetzungstechnik von effektiver Adresse zu realer Adresse adressierbar, was hier beschrieben ist. In mindestens einer Ausführungsform kann ein Prozesshandle ein implementierungsspezifischer Wert sein, der einem Host-Prozess zur Verfügung gestellt wird, wenn er seinen Kontext bei der Grafikverarbeitungsmaschine 1431-1432, N registriert (d. h. wenn er die Systemsoftware aufruft, um ein Prozesselement zu einer verknüpften Prozesselementliste hinzuzufügen). In mindestens einer Ausführungsform können die unteren 16 Bits eines Prozesshandles ein Offset des Prozesselements innerhalb einer verknüpften Prozesselementliste sein.
14D veranschaulicht ein beispielhaftes Beschleuniger-Integrations-Slice 1490. Wie hier verwendet, umfasst ein „Slice“ einen bestimmten Abschnitt der Verarbeitungsressourcen der Beschleuniger-Integrationsschaltung 1436. Der effektive Anwendungsadressraum 1482 im Systemspeicher 1414 speichert Prozesselemente 1483. In einer Ausführungsform werden die Prozesselemente 1483 als Reaktion auf GPU-Aufrufe 1481 von Anwendungen 1480, die auf dem Prozessor 1407 ausgeführt werden, gespeichert. Ein Prozesselement 1483 enthält den Prozessstatus für die entsprechende Anwendung 1480. Ein im Prozesselement 1483 enthaltener Arbeitsdeskriptor (Work Descriptor (WD)) 1484 kann ein einzelner, von einer Anwendung angeforderter Job sein oder einen Zeiger auf eine Warteschlange von Jobs enthalten. In mindestens einer Ausführungsform ist der WD 1484 ein Zeiger auf eine Auftragsanforderungs-Warteschlange im Adressraum 1482 einer Anwendung.
Das Grafikbeschleunigungsmodul 1446 und/oder die einzelnen Grafikverarbeitungsmaschinen 1431-1432, N können von allen oder einer Teilmenge der Prozesse in einem System gemeinsam genutzt werden. In mindestens einer Ausführungsform kann eine Infrastruktur zum Einrichten des Prozessstatus und zum Senden eines WD 1484 an ein Grafikbeschleunigungsmodul 1446 zum Starten eines Auftrags in einer virtualisierten Umgebung vorhanden sein.
In mindestens einer Ausführungsform ist ein Programmiermodell für dedizierte Prozesse implementierungsspezifisch. In diesem Modell besitzt ein einzelner Prozess das Grafikbeschleunigungsmodul 1446 oder eine einzelne Grafikverarbeitungsmaschine 1431. Da das Grafikbeschleunigungsmodul 1446 einem einzelnen Prozess gehört, initialisiert ein Hypervisor die Beschleuniger-Integrationsschaltung 1436 für eine besitzende Partition, und ein Betriebssystem initialisiert die Beschleuniger-Integrationsschaltung 1436 für einen besitzenden Prozess, wenn das Grafikbeschleunigungsmodul 1446 zugewiesen wird.
Im Betrieb holt eine WD-Abrufeinheit 1491 in dem Beschleuniger-Integrations-Slice 1490 den nächsten WD 1484 ab, der eine Angabe der Arbeit aufweist, die von einer oder mehreren Grafikverarbeitungsmaschinen des Grafikbeschleunigungsmoduls 1446 zu erledigen ist. Die Daten aus dem WD 1484 können in Registern 1445 gespeichert und von der MMU 1439, der Unterbrechungsverwaltungsschaltung 1447 und/oder der Kontextverwaltungsschaltung 1448 verwendet werden, wie es dargestellt ist. Eine Ausführungsform der MMU 1439 weist beispielsweise eine Segment-/Seitenlaufschaltung für den Zugriff auf Segment-/Seitentabellen 1486 im virtuellen Adressraum 1485 des Betriebssystems auf. Die Unterbrechungsverwaltungsschaltung 1447 kann vom Grafikbeschleunigungsmodul 1446 empfangene Unterbrechungsereignisse 1492 verarbeiten. Bei der Durchführung von Grafikoperationen wird eine effektive Adresse 1493, die von einer Grafikverarbeitungsmaschine 1431-1432, N erzeugt wird, von der MMU 1439 in eine reale Adresse übersetzt.

In einer Ausführungsform wird für jede Grafikverarbeitungsmaschine 1431-1432, N und/oder jedes Grafikbeschleunigungsmodul 1446 ein und derselbe Satz von Registern 1445 dupliziert und kann von einem Hypervisor oder Betriebssystem initialisiert werden. Jedes dieser duplizierten Register kann in einem Beschleuniger-Integrations-Slice 1490 vorhanden sein. Beispielhafte Register, die von einem Hypervisor initialisiert werden können, sind in Tabelle 1 aufgeführt. Tabelle 1 - Vom Hypervisor initialisierte Register

1	Slice-Steuerungsregister
2	Reale Adresse (RA) Bereichszeiger geplanter Prozesse
3	Autoritätsmasken-Überschreibungsregister
4	Unterbrechungsvektor-Tabelleneintrags-Offset
5	Unterbrechungsvektor-Tabelleneintragsgrenze
6	Statusregister
7	Logische Partitions-ID
8	Reale Adresse (RA) Hypervisor-Beschleuniger-Nutzungsdatensatz-zeiger
9	Speicherbeschreibungsregister

Beispielhafte Register, die von einem Betriebssystem initialisiert werden können, sind in Tabelle 2 aufgeführt. Tabelle 2 - Initialisierte Register des Betriebssystems

1	Prozess- und Thread-Identifikation
2	Effektive Adresse (EA) Kontext-Speicher/Wiederherstellungs-Zeiger
3	Virtuelle Adresse (VA) Beschleuniger-Nutzungsdatensatzzeiger
4	Virtuelle Adresse (VA) Zeiger auf die Speichersegmenttabelle
5	Autoritätsmaske
6	Arbeitsdeskriptor

In einer Ausführungsform ist jeder WD 1484 spezifisch für ein bestimmtes Grafikbeschleunigungsmodul 1446 und/oder die Grafikverarbeitungsmaschinen 1431-1432, N. Er enthält alle Informationen, die von einer Grafikverarbeitungsmaschine 1431-1432, N benötigt werden, um Arbeit zu verrichten, oder er kann ein Zeiger auf einen Speicherplatz sein, an dem eine Anwendung eine Befehlswarteschlange von zu verrichtender Arbeit eingerichtet hat.
14E veranschaulicht zusätzliche Details für eine beispielhafte Ausführungsform eines gemeinsamen Modells. Diese Ausführungsform weist einen realen Hypervisor-Adressraum 1498 auf, in dem eine Prozesselementliste 1499 gespeichert ist. Auf den realen Hypervisor-Adressraum 1498 kann über einen Hypervisor 1496 zugegriffen werden, der Grafikbeschleunigungsmodul-Maschinen für das Betriebssystem 1495 virtualisiert.
In mindestens einer Ausführungsform erlauben gemeinsame Programmiermodelle allen oder einer Teilmenge von Prozessen aus allen oder einer Teilmenge von Partitionen in einem System, ein Grafikbeschleunigungsmodul 1446 zu verwenden. Es gibt zwei Programmiermodelle, bei denen das Grafikbeschleunigungsmodul 1446 von mehreren Prozessen und Partitionen gemeinsam genutzt wird: zeitlich geteilte und grafisch gerichtete gemeinsame Nutzung.
Bei diesem Modell ist der System-Hypervisor 1496 Besitzer des Grafikbeschleunigungsmoduls 1446 und stellt seine Funktion allen Betriebssystemen 1495 zur Verfügung. Damit ein Grafikbeschleunigungsmodul 1446 die Virtualisierung durch den System-Hypervisor 1496 unterstützen kann, kann das Grafikbeschleunigungsmodul 1446 folgende Bedingungen erfüllen: 1) Eine Auftragsanforderung einer Anwendung muss autonom sein (d. h. der Zustand muss zwischen den Aufträgen nicht aufrechterhalten werden), oder das Grafikbeschleunigungsmodul 1446 muss einen Mechanismus zur Kontextsicherung und -wiederherstellung bereitstellen. 2) Das Grafikbeschleunigungsmodul 1446 garantiert, dass die Auftragsanforderung einer Anwendung in einer bestimmten Zeitspanne abgeschlossen wird, einschließlich etwaiger Übersetzungsfehler, oder das Grafikbeschleunigungsmodul 1446 bietet die Möglichkeit, die Verarbeitung eines Auftrags zu unterbrechen. 3) Dem Grafikbeschleunigungsmodul 1446 muss Fairness zwischen den Prozessen garantiert werden, wenn es in einem gerichteten gemeinsamen Programmiermodell arbeitet.
In mindestens einer Ausführungsform muss die Anwendung 1480 einen Systemaufruf des Betriebssystems 1495 mit einem Grafikbeschleunigungsmodul 1446-Typ, einem Arbeitsdeskriptor (WD), einem AMR-Wert (Authority Mask Register) und einem CSRP-Zeiger (Context Save/Restore Area Pointer) ausführen. In mindestens einer Ausführungsform beschreibt der Typ des Grafikbeschleunigungsmoduls 1446 eine gezielte Beschleunigungsfunktion für einen Systemaufruf. In mindestens einer Ausführungsform kann der Typ des Grafikbeschleunigungsmoduls 1446 ein systemspezifischer Wert sein. In mindestens einer Ausführungsform ist der WD speziell für das Grafikbeschleunigungsmodul 1446 formatiert und kann in Form eines Grafikbeschleunigungsmodul 1446-Befehls, eines effektiven Adresszeigers auf eine benutzerdefinierte Struktur, eines effektiven Adresszeigers auf eine Befehlswarteschlange oder einer anderen Datenstruktur vorliegen, die die vom Grafikbeschleunigungsmodul 1446 zu verrichtende Arbeit beschreibt. In einer Ausführungsform ist ein AMR-Wert ein AMR-Zustand, der für einen aktuellen Prozess zu verwenden ist. In mindestens einer Ausführungsform ähnelt ein an ein Betriebssystem übergebener Wert der Einstellung eines AMR durch eine Anwendung. Wenn die Implementierungen der Beschleuniger-Integrationsschaltung 1436 und des Grafikbeschleunigungsmoduls 1446 kein Benutzer-Autoritätsmasken-Überschreibungsregister (User Authority Mask Override Register (UAMOR)) unterstützen, kann ein Betriebssystem einen aktuellen UAMOR-Wert auf einen AMR-Wert anwenden, bevor ein AMR in einem Hypervisor-Aufruf übergeben wird. Der Hypervisor 1496 kann optional einen aktuellen AMOR-Wert (Authority Mask Override Register) anwenden, bevor ein AMR in einem Prozesselement 1483 angeordnet wird. In mindestens einer Ausführungsform ist CSRP eines der Register 1445, die eine effektive Adresse eines Bereichs im Adressraum 1482 einer Anwendung für das Grafikbeschleunigungsmodul 1446 zur Speicherung und Wiederherstellung des Kontextstatus enthalten. Dieser Zeiger ist optional, wenn kein Zustand zwischen Aufträgen gespeichert werden muss oder wenn ein Auftrag vorzeitig beendet wird. In mindestens einer Ausführungsform kann der Kontextspeicher-/Wiederherstellungsbereich im Systemspeicher verankert sein.

Beim Empfang eines Systemaufrufs kann das Betriebssystem 1495 überprüfen, ob die Anwendung 1480 registriert ist und die Berechtigung zur Verwendung des Grafikbeschleunigungsmoduls 1446 erhalten hat. Das Betriebssystem 1495 ruft dann den Hypervisor 1496 mit den in Tabelle 3 dargestellten Informationen auf. Tabelle 3 - Hypervisor-Aufrufparameter vom Betriebssystem

1	Ein Arbeitsdeskriptor (WD)
2	Ein Autoritätsmaskenregister- (AMR)-Wert (möglicherweise maskiert)
3	Eine effektive Adresse (EA) Kontext-Sicherungs-/Wiederherstellungs-Bereichszeigers (CSRP)
4	Eine Prozess-ID (PID) und optional eine Thread-ID (TID)
5	Eine virtuelle Adresse (VA) Beschleuniger-Nutzungsdatensatzzeiger (AURP)
6	Virtuelle Adresse eines Speichersegmenttabellenzeigers (SSTP)
7	Eine logische Interrupt-Service-Nummer (LISN)

Beim Empfang eines Hypervisor-Aufrufs überprüft Hypervisor 1496, ob das Betriebssystem 1495 registriert ist und die Berechtigung zur Verwendung des Grafikbeschleunigungsmoduls 1446 erhalten hat. Der Hypervisor 1496 setzt dann das Prozesselement 1483 in eine verknüpfte Prozesselementliste für einen entsprechenden Grafikbeschleunigungsmodultyp 1446. Ein Prozesselement kann die in Tabelle 4 dargestellten Informationen aufweisen. Tabelle 4 -Prozesselementinformation

1	Ein Arbeitsdeskriptor (WD)
2	Ein Autoritätsmaskenregister- (AMR)-Wert (möglicherweise maskiert)
3	Eine effektive Adresse (EA) Kontext-Sicherungs-/Wiederherstellungs-Bereichszeigers (CSRP)
4	Eine Prozess-ID (PID) und optional eine Thread-ID (TID)
5	Eine virtuelle Adresse (VA) Beschleuniger-Nutzungsdatensatzzeiger (AURP)
6	Virtuelle Adresse eines Speichersegmenttabellenzeigers (SSTP)
7	Eine logische Interrupt-Service-Nummer (LISN)
8	Unterbrechungsvektortabelle, abgeleitet von Hypervisor-Aufrufparametern
9	Ein Statusregister- (SR-) Wert
10	Eine logische Partitions-ID (LPID)
11	Reale Adresse (RA) Hypervisor-Beschleuniger-Nutzungsdatensatzzeiger
12	Speicherbeschreibungsregister (SDR)

In mindestens einer Ausführungsform initialisiert der Hypervisor eine Vielzahl von Registern 1445 für Beschleuniger-Integrations-Slices 1490.
Wie es in 14F dargestellt ist, wird in mindestens einer Ausführungsform ein einheitlicher Speicher verwendet, der über einen gemeinsamen virtuellen Speicheradressraum adressierbar ist, der für den Zugriff auf physische Prozessorspeicher 1401-1402 und GPU-Speicher 1420-1423 verwendet wird. Bei dieser Implementierung verwenden die auf den GPUs 1410-1413 ausgeführten Operationen denselben virtuellen/effektiven Speicheradressraum für den Zugriff auf die Prozessorspeicher 1401-1402 und umgekehrt, was die Programmierbarkeit vereinfacht. In einer Ausführungsform wird ein erster Abschnitt eines virtuellen/effektiven Adressraums dem Prozessorspeicher 1401 zugewiesen, ein zweiter Abschnitt dem zweiten Prozessorspeicher 1402, ein dritter Abschnitt dem GPU-Speicher 1420 usw. In mindestens einer Ausführungsform wird dadurch ein gesamter virtueller/effektiver Speicherraum (manchmal auch als effektiver Adressraum bezeichnet) über jeden der Prozessorspeicher 1401-1402 und GPU-Speicher 1420-1423 verteilt, wodurch jeder Prozessor oder jede GPU auf jeden physischen Speicher mit einer diesem Speicher zugeordneten virtuellen Adresse zugreifen kann.
In einer Ausführungsform stellt die Bias/Kohärenz-Management-Schaltung 1494A-1494E innerhalb einer oder mehrerer MMUs 1439A-1439E die Cache-Kohärenz zwischen den Caches eines oder mehrerer Host-Prozessoren (z.B. 1405) und GPUs 1410-1413 sicher und implementiert Biasing-Verfahren, die angeben, in welchen physischen Speichern bestimmte Datentypen gespeichert werden sollen. Während mehrere Instanzen der Bias/Kohärenz-Management-Schaltung 1494A-1494E in 14F dargestellt sind, kann die Bias/Kohärenz-Schaltung innerhalb einer MMU eines oder mehrerer Host-Prozessoren 1405 und/oder innerhalb der Beschleuniger-Integrationsschaltung 1436 implementiert sein.
Eine Ausführungsform ermöglicht es, dass GPU-angeschlossener Speicher 1420-1423 als Teil des Systemspeichers abgebildet ist und dass auf ihn unter Verwendung der SVM-Technologie (Shared Virtual Memory) zugegriffen wird, ohne jedoch Leistungsnachteile zu erleiden, die mit einer vollständigen System-Cache-Kohärenz verbunden sind. In mindestens einer Ausführungsform bietet die Möglichkeit des Zugriffs auf GPU-angeschlossenen Speicher 1420-1423 als Systemspeicher ohne lästigen Cache-Kohärenz-Overhead eine vorteilhafte Betriebsumgebung für GPU-Offload. Diese Anordnung ermöglicht es der Software des Host-Prozessors 1405, Operanden einzustellen und auf Berechnungsergebnisse zuzugreifen, ohne den Overhead herkömmlicher I/O-DMA-Datenkopien. Solche herkömmlichen Kopien beinhalten Treiberaufrufe, Unterbrechungen und speicherabbildende I/O- (MMIO-) Zugriffe, die alle im Vergleich zu einfachen Speicherzugriffen ineffizient sind. In mindestens einer Ausführungsform kann die Fähigkeit, ohne Cache-Kohärenz-Overheads auf den GPU-verbundenen Speicher 1420-1423 zuzugreifen, für die Ausführungszeit einer ausgelagerten Berechnung entscheidend sein. In Fällen mit erheblichem Streaming-Schreibspeicherverkehr kann der Cache-Kohärenz-Overhead beispielsweise die effektive Schreibbandbreite einer GPU 1410-1413 erheblich reduzieren. In mindestens einer Ausführungsform können die Effizienz des Operanden-Setups, die Effizienz des Ergebniszugriffs und die Effizienz der GPU-Berechnung eine Rolle bei der Bestimmung der Effektivität eines GPU-Offloads spielen.
In mindestens einer Ausführungsform wird die Auswahl eines GPU-Bias und eines Host-Prozessor-Bias durch eine Bias-Tracker-Datenstruktur gesteuert. Es kann z.B. eine Bias-Tabelle verwendet werden, die eine seitengranulare Struktur sein kann (d.h. mit der Granularität einer Speicherseite gesteuert), die 1 oder 2 Bits pro GPU-angeschlossene Speicherseite aufweist. In mindestens einer Ausführungsform kann eine Bias-Tabelle in einem gestohlenen Speicherbereich eines oder mehrerer GPU-angeschlossener Speicher 1420-1423 implementiert sein, mit oder ohne Bias-Cache in GPU 1410-1413 (z.B. um häufig/kürzlich verwendete Einträge einer Bias-Tabelle zu cachen). Alternativ dazu kann eine gesamte Bias-Tabelle in einer GPU verwaltet werden.
In mindestens einer Ausführungsform wird vor dem tatsächlichen Zugriff auf einen GPU-Speicher auf einen Bias-Tabelleneintrag zugegriffen, der jedem Zugriff auf den GPU-angeschlossenen Speicher 1420-1423 zugeordnet ist, was die folgenden Operationen bewirkt. Zunächst werden lokale Anfragen von GPU 1410-1413, die ihre Seite im GPU-Bias finden, direkt an einen entsprechenden GPU-Speicher 1420-1423 weitergeleitet. Lokale Anfragen von einer GPU, die ihre Seite im Host-Bias finden, werden an den Prozessor 1405 weitergeleitet (z.B. über eine Hochgeschwindigkeitsverbindung, wie es oben beschrieben ist). In einer Ausführungsform werden Anfragen vom Prozessor 1405, die eine angeforderte Seite im Host-Prozessor-Bias finden, wie ein normaler Speicherlesezugriff abgeschlossen. Alternativ können Anforderungen, die an eine GPU-biased bzw. GPU-gebundene Seite gerichtet sind, an die GPU 1410-1413 weitergeleitet werden. In mindestens einer Ausführungsform kann eine GPU dann eine Seite in einen Host-Prozessor-Bias überführen, wenn sie die Seite gerade nicht verwendet. In mindestens einer Ausführungsform kann der Bias-Zustand einer Seite entweder durch einen softwarebasierten Mechanismus, einen hardwareunterstützten softwarebasierten Mechanismus oder, für eine begrenzte Anzahl von Fällen, einen rein hardwarebasierten Mechanismus geändert werden.
Ein Mechanismus zum Ändern des Bias-Zustands verwendet einen API-Aufruf (z.B. OpenCL), der wiederum den Einrichtungstreiber einer GPU aufruft, der wiederum eine Nachricht an eine GPU sendet (oder einen Befehlsdeskriptor in die Warteschlange stellt), um sie anzuweisen, einen Bias-Zustand zu ändern und für einige Übergänge einen Cache-Flushing-Vorgang in einem Host durchzuführen. In mindestens einer Ausführungsform wird die Cache-Flushing-Operation für einen Übergang von dem Bias des Host-Prozessors 1405 zum Bias der GPU verwendet, aber nicht für einen entgegengesetzten Übergang.
In einer Ausführungsform wird die Cache-Kohärenz aufrechterhalten, indem GPU-gebundene Seiten vorübergehend gerendert werden, die vom Host-Prozessor 1405 nicht gecacht werden können. Um auf diese Seiten zuzugreifen, kann der Prozessor 1405 den Zugriff von der GPU 1410 anfordern, die den Zugriff möglicherweise nicht sofort gewährt. Um die Kommunikation zwischen dem Prozessor 1405 und der GPU 1410 zu reduzieren, ist es daher vorteilhaft, sicherzustellen, dass GPU-gebundene Seiten diejenigen sind, die von einer GPU, aber nicht vom Host-Prozessor 1405 benötigt werden, und umgekehrt.
Hardware-Struktur(en) 815 werden verwendet, um eine oder mehrere Ausführungsformen auszuführen. Einzelheiten zu der/den Hardwarestruktur(en) 815 werden hier in Verbindung mit den 8A und/oder 8B angegeben.
15 zeigt beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne gemäß verschiedenen hier beschriebenen Ausführungsformen hergestellt werden können. Zusätzlich zu den dargestellten Schaltungen können in mindestens einer Ausführungsform weitere Logik und Schaltkreise vorhanden sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Steuerungen für periphere Schnittstellen oder Allzweck-Prozessorkerne.
15 ist ein Blockdiagramm, das eine beispielhafte integrierte Schaltung 1500 mit einem System auf einem Chip darstellt, die unter Verwendung eines oder mehrerer IP-Kerne gemäß mindestens einer Ausführungsform hergestellt werden kann. In mindestens einer Ausführungsform weist die integrierte Schaltung 1500 einen oder mehrere Anwendungsprozessor(en) 1505 (z.B. CPUs), mindestens einen Grafikprozessor 1510 auf und kann zusätzlich einen Bildprozessor 1515 und/oder einen Videoprozessor 1520 aufweisen, von denen jeder ein modularer IP-Kern sein kann. In mindestens einer Ausführungsform weist die integrierte Schaltung 1500 eine Peripherie- oder Buslogik auf, darunter eine USB-Steuerung 1525, eine UART-Steuerung 1530, eine SPI/SDIO-Steuerung 1535 und eine I.sup.2S/I.sup.2C-Steuerung 1540. In mindestens einer Ausführungsform kann die integrierte Schaltung 1500 eine Anzeigeeinrichtung 1545 aufweisen, die mit einer oder mehreren HDMI- (High-Definition Multimedia Interface-) Steuerungen 1550 und einer MIPI- (Mobile Industry Processor Interface-) Anzeigenschnittstelle 1555 verbunden ist. In mindestens einer Ausführungsform kann der Speicher durch ein Flash-Speicher-Subsystem 1560 bereitgestellt sein, das einen Flash-Speicher und eine Flash-Speicher-Steuerung aufweist. In mindestens einer Ausführungsform kann die Speicherschnittstelle über eine Speichersteuerung 1565 für den Zugriff auf SDRAM- oder SRAM-Speichereinrichtungen bereitgestellt sein. In mindestens einer Ausführungsform weisen einige integrierte Schaltungen zusätzlich eine eingebettete Sicherheits-Maschine 1570 auf.
In mindestens einer Ausführungsform erzeugt die integrierte SOC-Schaltung 1500 parallel Gruppierungen von Geräten, um ein Frequenzband zu nutzen, und wählt eine erzeugte Gruppierung aus.
16A und 16B zeigen beispielhafte integrierte Schaltungen und zugehörige Grafikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne gemäß verschiedenen Ausführungsformen, wie sie hier beschrieben sind, hergestellt werden können. Zusätzlich zu den dargestellten Schaltungen können in mindestens einer Ausführungsform weitere Logik und Schaltungen vorhanden sein, einschließlich zusätzlicher Grafikprozessoren/-kerne, Steuerungen für periphere Schnittstellen oder Allzweck-Prozessorkerne.
16A und 16B sind Blockdiagramme, die beispielhafte Grafikprozessoren zur Verwendung in einem SoC gemäß den hier beschriebenen Ausführungsformen zeigen. 16A veranschaulicht einen beispielhaften Grafikprozessor 1610 einer integrierten Schaltung mit einem System auf einem Chip, die gemäß mindestens einer Ausführungsform unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden kann. 16B veranschaulicht einen weiteren beispielhaften Grafikprozessor 1640 einer integrierten Schaltung mit einem System auf einem Chip, die gemäß mindestens einer Ausführungsform unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein kann. In mindestens einer Ausführungsform ist der Grafikprozessor 1610 von 16A ein stromsparender Grafikprozessorkern. In mindestens einer Ausführungsform ist der Grafikprozessor 1640 von 16B ein Grafikprozessorkern mit höherer Leistung. In mindestens einer Ausführungsform kann jeder der Grafikprozessoren 1610, 1640 eine Variante des Grafikprozessors 1610 von 16 sein.
In mindestens einer Ausführungsform weist der Grafikprozessor 1610 einen Vertexprozessor 1605 und einen oder mehrere Fragmentprozessor(en) 1615A-1615N auf (z.B. 1615A, 1615B, 1615C, 1615D bis 1615N-1 und 1615N). In mindestens einer Ausführungsform kann der Grafikprozessor 1610 verschiedene Shader-Programme über eine separate Logik ausführen, so dass der Vertex-Prozessor 1605 für die Ausführung von Operationen für Vertex-Shader-Programme optimiert ist, während ein oder mehrere Fragment-Prozessor(en) 1615A-1615N Fragment- (z.B. Pixel-) Shading-Operationen für Fragment- oder Pixel-Shader-Programme ausführen. In mindestens einer Ausführungsform führt der Vertex-Prozessor 1605 eine Vertex-Verarbeitungsstufe einer 3D-Grafikpipeline durch und erzeugt Primitives und Vertex-Daten. In mindestens einer Ausführungsform verwenden die Fragmentprozessoren 1615A-1615N die vom Vertex-Prozessor 1605 erzeugten Primitiv- und Vertex-Daten, um einen Bildpuffer zu erzeugen, der auf einer Anzeigeeinrichtung angezeigt wird. In mindestens einer Ausführungsform ist/sind der/die Fragmentprozessor(en) 1615A-1615N für die Ausführung von Fragment-Shader-Programmen optimiert, wie sie in einer OpenGL-API vorgesehen sind, die verwendet werden können, um ähnliche Operationen wie ein Pixel-Shader-Programm durchzuführen, wie sie in einer Direct 3D-API vorgesehen sind.
In mindestens einer Ausführungsform weist der Grafikprozessor 1610 zusätzlich eine oder mehrere Speicherverwaltungseinheiten (MMUs) 1620A-1620B, einen oder mehrere Cache(s) 1625A-1625B und eine oder mehrere Schaltungsverbindungen 1630A-1630B auf. In mindestens einer Ausführungsform sorgen eine oder mehrere MMU(s) 1620A-1620B für die Zuordnung von virtuellen zu physischen Adressen für den Grafikprozessor 1610, einschließlich für den Vertex-Prozessor 1605 und/oder den/die Fragmentprozessor(en) 1615A-1615N, der/die zusätzlich zu den in einem oder mehreren Cache(s) 1625A-1625B gespeicherten Vertex- oder Bild-/Texturdaten auf im Speicher gespeicherte Vertex- oder Bild-/Texturdaten verweisen kann/können. In mindestens einer Ausführungsform kann eine oder können mehrere MMU(s) 1620A-1620B mit anderen MMUs innerhalb des Systems synchronisiert werden, einschließlich einer oder mehrerer MMUs, die einem oder mehreren Anwendungsprozessoren 1605, Bildprozessoren 1615 und/oder Videoprozessoren 1620 von 16 zugeordnet sind, so dass sich jeder Prozessor 1605-1620 an einem gemeinsamen oder vereinheitlichten virtuellen Speichersystem beteiligen kann. In mindestens einer Ausführungsform ermöglichen eine oder mehrere Schaltungsverbindung(en) 1630A-1630B dem Grafikprozessor 1610 die Verbindung mit anderen IP-Kernen innerhalb des SoC, entweder über einen internen Bus des SoC oder über eine direkte Verbindung.
In mindestens einer Ausführungsform weist der Grafikprozessor 1640 eine oder mehrere MMU(s) 1620A-1620B, Caches 1625A-1625B und Schaltungsverbindungen 1630A-1630B des Grafikprozessors 1610 von 16A auf. In mindestens einer Ausführungsform weist der Grafikprozessor 1640 einen oder mehrere Shader-Kern(e) 1655A-1655N auf (z.B. 1655A, 1655B, 1655C, 1655D, 1655E, 1655F bis 1655N-1 und 1655N), was eine einheitliche Shader-Kern-Architektur ermöglicht, bei der ein einziger Kern oder Typ oder Kern alle Arten von programmierbarem Shader-Code ausführen kann, einschließlich Shader-Programmcode zur Implementierung von Vertex-Shadern, Fragment-Shadern und/oder Compute-Shadern. In mindestens einer Ausführungsform kann die Anzahl der Shader-Kerne variieren. In mindestens einer Ausführungsform weist der Grafikprozessor 1640 einen Inter-Core-Task-Manager 1645 auf, der als Thread-Dispatcher fungiert, um Ausführungs-Threads an einen oder mehrere Shader-Kerne 1655A-1655N und eine Tiling-Einheit 1658 zu verteilen, um Tiling-Operationen für kachelbasiertes Rendering zu beschleunigen, bei denen Rendering-Operationen für eine Szene im Bildraum unterteilt sind, um beispielsweise eine lokale räumliche Kohärenz innerhalb einer Szene auszunutzen oder die Nutzung interner Caches zu optimieren.
In mindestens einer Ausführungsform erzeugt der Grafikprozessor 1610 parallel Gruppierungen von Geräten zum Nutzen eines Frequenzbands und zum Auswählen einer der erzeugten Gruppierungen.
17A und 17B veranschaulichen eine zusätzliche beispielhafte Grafikprozessorlogik gemäß den hier beschriebenen Ausführungsformen. 17A veranschaulicht einen Grafikkern 1700, der in mindestens einer Ausführungsform im Grafikprozessor 1510 von 15 vorhanden sein kann und in mindestens einer Ausführungsform ein einheitlicher Shader-Kern 1655A-1655N wie in 16B sein kann. 17B veranschaulicht eine hochparallele Mehrzweck-Grafikverarbeitungseinheit 1730, die in mindestens einer Ausführungsform für den Einsatz auf einem Multi-Chip-Modul geeignet ist.
In mindestens einer Ausführungsform weist der Grafikkern 1700 einen gemeinsam genutzten Befehlscache 1702, eine Textureinheit 1718 und einen Cache/gemeinsamen Speicher 1720 auf, die den Ausführungsressourcen innerhalb des Grafikkerns 1700 gemeinsam sind. In mindestens einer Ausführungsform kann der Grafikkern 1700 mehrere Slices 1701A-1701N oder Partitionen für jeden Kern aufweisen, und ein Grafikprozessor kann mehrere Instanzen des Grafikkerns 1700 aufweisen. Die Slices 1701A-1701 N können eine Unterstützungslogik aufweisen, die einen lokalen Befehlscache 1704A-1704N, einen Thread-Planer 1706A-1706N, einen Thread-Verteiler 1708A-1708N und einen Satz von Registern 1710A-1710N umfasst. In mindestens einer Ausführungsform können die Slices 1701A-1701N einen Satz zusätzlicher Funktionseinheiten (AFUs 1712A-1712N), Gleitkommaeinheiten (FPU 1714A-1714N), ganzzahlige arithmetische Logikeinheiten (ALUs 1716-1716N), Adressberechnungseinheiten (ACU 1713A-1713N), doppeltgenaue Gleitkommaeinheiten (DPFPU 1715A-1715N) und Matrixverarbeitungseinheiten (MPU 1717A-1717N) aufweisen.
In mindestens einer Ausführungsform können die FPUs 1714A-1714N Gleitkommaoperationen mit einfacher Genauigkeit (32 Bit) und halber Genauigkeit (16 Bit) durchführen, während die DPFPUs 1715A-1715N Gleitkommaoperationen mit doppelter Genauigkeit (64 Bit) durchführen. In mindestens einer Ausführungsform können die ALUs 1716A-1716N Integer-Operationen mit variabler Präzision bei 8-Bit-, 16-Bit- und 32-Bit-Präzision durchführen und für Operationen mit gemischter Präzision ausgestaltet sein. In mindestens einer Ausführungsform können die MPUs 1717A-1717N auch für Matrixoperationen mit gemischter Genauigkeit ausgestaltet sein, die Gleitkomma- und 16-Bit-Ganzzahloperationen mit halber Genauigkeit aufweisen. In mindestens einer Ausführungsform können die MPUs 1717-1717N eine Vielzahl von Matrixoperationen durchführen, um Anwendungsrahmen für maschinelles Lernen zu beschleunigen, einschließlich der Unterstützung für eine beschleunigte allgemeine Matrix-Matrix-Multiplikation (GEMM). In mindestens einer Ausführungsform können die AFUs 1712A-1712N zusätzliche logische Operationen durchführen, die von Gleitkomma- oder Ganzzahl-Einheiten nicht unterstützt werden, einschließlich trigonometrischer Operationen (z.B. Sinus, Cosinus usw.).
In mindestens einer Ausführungsform erzeugen einer oder mehrere der Grafikkerne 1700 parallel Gruppierungen von Geräten, um ein Frequenzband zu nutzen und eine der erzeugten Gruppierungen auszuwählen.
17B veranschaulicht eine Universalverarbeitungseinheit (GPGPU) 1730, die in mindestens einer Ausführungsform so ausgestaltet sein kann, dass sie hochparallele Rechenoperationen durch ein Array von Grafikverarbeitungseinheiten ausführen kann. In mindestens einer Ausführungsform kann die GPGPU 1730 direkt mit anderen Instanzen der GPGPU 1730 verbunden sein, um einen Multi-GPU-Cluster zu bilden und die Trainingsgeschwindigkeit für tiefe neuronale Netze zu verbessern. In mindestens einer Ausführungsform weist die GPGPU 1730 eine Host-Schnittstelle 1732 auf, um eine Verbindung mit einem Host-Prozessor zu ermöglichen. In mindestens einer Ausführungsform handelt es sich bei der Host-Schnittstelle 1732 um eine PCI-Express-Schnittstelle. In mindestens einer Ausführungsform kann es sich bei der Host-Schnittstelle 1732 um eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur handeln. In mindestens einer Ausführungsform empfängt die GPGPU 1730 Befehle von einem Host-Prozessor und verwendet einen globalen Planer 1734, um die mit diesen Befehlen verbundenen Ausführungsthreads auf eine Reihe von Rechen-Clustern 1736A-1736H zu verteilen. In mindestens einer Ausführungsform teilen sich die Rechen-Cluster 1736A-1736H einen Cache-Speicher 1738. In mindestens einer Ausführungsform kann der Cache-Speicher 1738 als übergeordneter Cache für Cache-Speicher innerhalb von Rechen-Clustern 1736A-1736H dienen.
In mindestens einer Ausführungsform weist die GPGPU 1730 einen Speicher 1744A-1744B auf, der über eine Reihe von Speichersteuerungen 1742A-1742B mit Rechen-Clustern 1736A-1736H gekoppelt ist. In mindestens einer Ausführungsform kann der Speicher 1744A-1744B verschiedene Arten von Speichereinrichtungen aufweisen, einschließlich dynamischer Direktzugriffsspeicher (DRAM) oder Grafik-Direktzugriffsspeicher, wie synchroner Grafik-Direktzugriffsspeicher (SGRAM), einschließlich Grafik-Doppeldatenraten-Speicher (GDDR).
In mindestens einer Ausführungsform weisen die Rechen-Cluster 1736A-1736H jeweils einen Satz von Grafikkernen auf, wie z.B. den Grafikkern 1700 von 17A, der mehrere Arten von Ganzzahl- und Gleitkomma-Logikeinheiten aufweisen kann, die Rechenoperationen mit einer Reihe von Genauigkeiten durchführen können, die auch für Berechnungen zum maschinellen Lernen geeignet sind. Zum Beispiel kann in mindestens einer Ausführungsform mindestens eine Teilmenge von Gleitkommaeinheiten in jedem der Rechen-Cluster 1736A-1736H so ausgestaltet sein, dass sie 16-Bit- oder 32-Bit-Gleitkommaoperationen durchführen, während eine andere Teilmenge von Gleitkommaeinheiten so ausgestaltet sein kann, dass sie 64-Bit-Gleitkommaoperationen durchführen kann.
In mindestens einer Ausführungsform können mehrere Instanzen der GPGPU 1730 für den Betrieb als ein Rechen-Cluster ausgestaltet sein. In mindestens einer Ausführungsform variiert die von den Rechen-Clustern 1736A-1736H für die Synchronisation und den Datenaustausch verwendete Kommunikation zwischen den Ausführungsformen. In mindestens einer Ausführungsform kommunizieren mehrere Instanzen der GPGPU 1730 über die Host-Schnittstelle 1732. In mindestens einer Ausführungsform weist die GPGPU 1730 einen I/O-Hub 1739 auf, der die GPGPU 1730 mit einem GPU-Link 1740 koppelt, der eine direkte Verbindung zu anderen Instanzen der GPGPU 1730 ermöglicht. In mindestens einer Ausführungsform ist die GPU-Verbindung 1740 mit einer dedizierten GPU-zu-GPU-Brücke gekoppelt, die die Kommunikation und Synchronisation zwischen mehreren Instanzen der GPGPU 1730 ermöglicht. In mindestens einer Ausführungsform ist der GPU-Link 1740 mit einer HochgeschwindigkeitsVerbindung gekoppelt, um Daten an andere GPGPUs oder Parallelprozessoren zu senden und zu empfangen. In mindestens einer Ausführungsform befinden sich mehrere Instanzen der GPGPU 1730 in getrennten Datenverarbeitungssystemen und kommunizieren über eine Netzwerkeinrichtung, die über die Host-Schnittstelle 1732 zugänglich ist. In mindestens einer Ausführungsform kann die GPU-Verbindung 1740 so ausgestaltet sein, dass sie zusätzlich oder alternativ zur Hostschnittstelle 1732 eine Verbindung zu einem Hostprozessor ermöglicht.
In mindestens einer Ausführungsform kann die GPGPU 1730 so ausgestaltet sein, dass sie neuronale Netze trainiert. In mindestens einer Ausführungsform kann die GPGPU 1730 innerhalb einer Inferencing-Plattform verwendet werden. In mindestens einer Ausführungsform, bei der die GPGPU 1730 für Inferencing verwendet wird, kann die GPGPU weniger Rechen-Cluster 1736A-1736H aufweisen, als wenn die GPGPU zum Training eines neuronalen Netzes verwendet wird. In mindestens einer Ausführungsform kann sich die mit dem Speicher 1744A-1744B verbundene Speichertechnologie zwischen Inferencing- und Trainingskonfigurationen unterscheiden, wobei den Trainingskonfigurationen Speichertechnologien mit höherer Bandbreite zugewiesen werden. In mindestens einer Ausführungsform kann die Inferencing-Konfiguration der GPGPU 1730 Inferencing-spezifische Anweisungen unterstützen. Zum Beispiel kann in mindestens einer Ausführungsform eine Inferencing-Konfiguration Unterstützung für eine oder mehrere 16-Bit-Ganzzahl-Punktprodukt-Anweisungen bieten, die während Inferencing-Operationen für eingesetzte neuronale Netze verwendet werden können.
In mindestens einer Ausführungsform erzeugen eine oder mehrere der GPGPUs 1730 parallel Gruppierungen von Geräten zum Nutzen eines Frequenzbands und zum Auswählen einer der erzeugten Gruppierungen.
18 ist ein Blockdiagramm, das ein Rechensystem 1800 gemäß mindestens einer Ausführungsform zeigt. In mindestens einer Ausführungsform weist das Rechensystem 1800 ein Verarbeitungsteilsystem 1801 mit einem oder mehreren Prozessor(en) 1802 und einem Systemspeicher 1804 auf, die über einen Verbindungspfad kommunizieren, der einen Speicher-Hub 1805 aufweisen kann. In mindestens einer Ausführungsform kann der Speicher-Hub 1805 eine separate Komponente innerhalb einer Chipsatzkomponente sein oder in einen oder mehrere Prozessor(en) 1802 integriert sein. In mindestens einer Ausführungsform ist der Speicher-Hub 1805 über eine Kommunikationsverbindung 1806 mit einem I/O-Subsystem 1811 verbunden. In mindestens einer Ausführungsform weist das I/O-Subsystem 1811 einen I/O-Hub 1807 auf, der es dem Rechensystem 1800 ermöglicht, Eingaben von einer oder mehreren Eingabeeinrichtungen) 1808 zu empfangen. In mindestens einer Ausführungsform kann der I/O-Hub 1807 eine Anzeigesteuerung, die in einem oder mehreren Prozessor(en) 1802 enthalten sein kann, in die Lage versetzen, Ausgaben an eine oder mehrere Anzeigeeinrichtung(en) 1810A zu liefern. In mindestens einer Ausführungsform kann eine oder mehrere mit dem I/O-Hub 1807 gekoppelte Anzeigevorrichtung(en) 1810A eine lokale, interne oder eingebettete Anzeigevorrichtung aufweisen.
In mindestens einer Ausführungsform weist das Verarbeitungssubsystem 1801 einen oder mehrere parallele(n) Prozessor(en) 1812 auf, die über einen Bus oder eine andere Kommunikationsverbindung 1813 mit dem Speicher-Hub 1805 verbunden sind. In mindestens einer Ausführungsform kann es sich bei der Kommunikationsverbindung 1813 um eine beliebige Anzahl von standardbasierten Kommunikationsverbindungstechnologien oder -protokollen handeln, wie z.B. PCI Express, ist aber nicht darauf beschränkt, oder um eine herstellerspezifische Kommunikationsschnittstelle oder Kommunikationsstruktur. In mindestens einer Ausführungsform bilden ein oder mehrere parallele(r) Prozessor(en) 1812 ein rechnerisch fokussiertes Parallel- oder Vektorverarbeitungssystem, das eine große Anzahl von Verarbeitungskernen und/oder Verarbeitungsclustern aufweisen kann, wie z.B. einen MIC-Prozessor (Many Integrated Core). In mindestens einer Ausführungsform bilden ein oder mehrere parallele(r) Prozessor(en) 1812 ein Grafikverarbeitungs-Subsystem, das Pixel an eine oder mehrere über den I/O-Hub 1807 gekoppelte Anzeigeeinrichtung(en) 1810A ausgeben kann. In mindestens einer Ausführungsform kann ein oder können mehrere Parallelprozessor(en) 1812 auch eine Anzeigesteuerung und eine Anzeigeschnittstelle (nicht gezeigt) aufweisen, um eine direkte Verbindung mit einer oder mehreren Anzeigeeinrichtung(en) 1810B zu ermöglichen.
In mindestens einer Ausführungsform kann eine Systemspeichereinheit 1814 mit dem I/O-Hub 1807 verbunden sein, um einen Speichermechanismus für das Computersystem 1800 bereitzustellen. In mindestens einer Ausführungsform kann ein I/O-Switch 1816 verwendet werden, um einen Schnittstellenmechanismus bereitzustellen, um Verbindungen zwischen dem I/O-Hub 1807 und anderen Komponenten zu ermöglichen, wie z.B. einem Netzwerkadapter 1818 und/oder einem drahtlosen Netzwerkadapter 1819, der in die Plattform integriert sein kann, und verschiedenen anderen Einrichtungen, die über eine oder mehrere Add-in-Einrichtung(en) 1820 hinzugefügt werden können. In mindestens einer Ausführungsform kann der Netzwerkadapter 1818 ein Ethernet-Adapter oder ein anderer kabelgebundener Netzwerkadapter sein. In mindestens einer Ausführungsform kann der drahtlose Netzwerkadapter 1819 eine oder mehrere Wi-Fi-, Bluetooth-, Near Field Communication (NFC)- oder andere Netzwerkeinrichtungen aufweisen, die ein oder mehrere drahtlose Funkgeräte enthalten.
In mindestens einer Ausführungsform kann das Rechensystem 1800 andere, nicht explizit dargestellte Komponenten aufweisen, einschließlich USB- oder andere Anschlüsse, optische Speicherlaufwerke, Videoaufnahmegeräte und dergleichen, die ebenfalls mit dem I/O-Hub 1807 verbunden sein können. In mindestens einer Ausführungsform können Kommunikationspfade, die verschiedene Komponenten in 18 miteinander verbinden, unter Verwendung beliebiger geeigneter Protokolle implementiert sein, wie z.B. PCI (Peripheral Component Interconnect)-basierte Protokolle (z.B. PCI-Express) oder andere Bus- oder Punkt-zu-Punkt-Kommunikationsschnittstellen und/oder Protokolle, wie z.B. NV-Link High-Speed-Interconnect oder Interconnect-Protokolle.
In mindestens einer Ausführungsform weisen ein oder mehrere Parallelprozessor(en) 1812 eine für die Grafik- und Videoverarbeitung optimierte Schaltung auf, die beispielsweise eine Videoausgangsschaltung umfasst und eine Grafikverarbeitungseinheit (GPU) darstellt. In mindestens einer Ausführungsform enthalten ein oder mehrere Parallelprozessor(en) 1812 Schaltkreise, die für die allgemeine Verarbeitung optimiert sind. In mindestens einer Ausführungsform können Komponenten des Rechensystems 1800 mit einem oder mehreren anderen Systemelementen auf einem einzigen integrierten Schaltkreis integriert sein. Beispielsweise können in mindestens einer Ausführungsform ein oder mehrere parallele(r) Prozessor(en) 1812, ein Speicher-Hub 1805, ein Prozessor(en) 1802 und ein I/O-Hub 1807 in einer integrierten Schaltung mit einem System mit einem System auf einem Chip (SoC) integriert sein. In mindestens einer Ausführungsform können die Komponenten des Rechnersystems 1800 in einem einzigen Gehäuse integriert sein, um eine System-in-Package-Konfiguration (SIP) auszugestalten. In mindestens einer Ausführungsform kann mindestens ein Abschnitt der Komponenten des Rechensystems 1800 in ein Multi-Chip-Modul (MCM) integriert sein, das mit anderen Multi-Chip-Modulen zu einem modularen Rechensystem zusammengeschaltet sein kann.
In mindestens einer Ausführungsform umfasst das Rechensystem 1800 Prozessoren und Schaltkreise zum parallelen Erzeugen von Gruppierungen von Geräten zum Nutzen eines Frequenzbands und zum Auswählen einer der erzeugten Gruppierungen.
PROZESSOREN
19A veranschaulicht einen Parallelprozessor 1900 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform können verschiedene Komponenten des Parallelprozessors 1900 unter Verwendung einer oder mehrerer integrierter Schaltungseinrichtungen, wie z.B. programmierbare Prozessoren, anwendungsspezifische integrierte Schaltungen (ASICs) oder feldprogrammierbare Gate-Arrays (FPGAs), implementiert werden. In mindestens einer Ausführungsform ist der dargestellte Parallelprozessor 1900 eine Variante eines oder mehrerer Parallelprozessoren 1912, die in 19 gemäß einer beispielhaften Ausführungsform dargestellt sind.
In mindestens einer Ausführungsform weist der Parallelprozessor 1900 eine Parallelverarbeitungseinheit 1902 auf. In mindestens einer Ausführungsform weist die Parallelverarbeitungseinheit 1902 eine I/O-Einheit 1904 auf, die die Kommunikation mit anderen Einrichtungen, einschließlich anderer Instanzen der Parallelverarbeitungseinheit 1902, ermöglicht. In mindestens einer Ausführungsform kann die I/O-Einheit 1904 direkt mit anderen Einrichtungen verbunden sein. In mindestens einer Ausführungsform ist die I/O-Einheit 1904 über eine Hub- oder Switch-Schnittstelle, wie z.B. den Speicher-Hub 1905, mit anderen Einrichtungen verbunden. In mindestens einer Ausführungsform bilden die Verbindungen zwischen Speicher-Hub 1905 und I/O-Einheit 1904 eine Kommunikationsverbindung 1913. In mindestens einer Ausführungsform ist die I/O-Einheit 1904 mit einer Host-Schnittstelle 1906 und einem Speicher-Koppelfeld 1916 verbunden, wobei die Host-Schnittstelle 1906 Befehle zur Durchführung von Verarbeitungsoperationen und das Speicher-Koppelfeld 1916 Befehle zur Durchführung von Speicheroperationen empfängt.
In mindestens einer Ausführungsform, wenn die Host-Schnittstelle 1906 einen Befehlspuffer über die I/O-Einheit 1904 empfängt, kann die Host-Schnittstelle 1906 Arbeitsoperationen zur Ausführung dieser Befehle an ein Frontend 1908 leiten. In mindestens einer Ausführungsform ist das vordere Ende 1908 mit einem Planer 1910 gekoppelt, der so ausgestaltet ist, dass er Befehle oder andere Arbeitselemente an eine Verarbeitungsclusteranordnung 1912 verteilt. In mindestens einer Ausführungsform stellt der Planer 1910 sicher, dass die Verarbeitungsclusteranordnung 1912 ordnungsgemäß ausgestaltet ist und sich in einem gültigen Zustand befindet, bevor Aufgaben an die Verarbeitungsclusteranordnung 1912 verteilt werden. In mindestens einer Ausführungsform ist der Planer 1910 über Firmware-Logik implementiert, die auf einem Mikrocontroller ausgeführt wird. In mindestens einer Ausführungsform ist der Mikrocontroller-implementierte Planer 1910 so ausgestaltet, dass er komplexe Ablaufsteuerungs- und Arbeitsverteilungsoperationen mit grober und feiner Granularität durchführen kann, was eine schnelle Unterbrechung und Kontextumschaltung von Threads ermöglicht, die auf der Verarbeitungsanordnung 1912 ausgeführt werden. In mindestens einer Ausführungsform kann die Host-Software Arbeitslasten für die Planung auf der Verarbeitungsanordnung 1912 über eine von mehreren Grafikverarbeitungs-Doorbells nachweisen. In mindestens einer Ausführungsform können die Arbeitslasten dann automatisch durch die Logik des Planers 1910 innerhalb eines Mikrocontrollers, der den Planer 1910 aufweist, auf der Verarbeitungsanordnung 1912 verteilt werden.
In mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 1912 bis zu „N“ Verarbeitungscluster aufweisen (z.B. Cluster 1914A, Cluster 1914B, bis Cluster 1914N). In mindestens einer Ausführungsform kann jeder Cluster 1914A-1914N der Verarbeitungsclusteranordnung 1912 eine große Anzahl von gleichzeitigen Threads ausführen. In mindestens einer Ausführungsform kann der Planer 1910 den Clustern 1914A-1914N der Verarbeitungsclusteranordnung 1912 Arbeit zuweisen, indem er verschiedene Ablaufsteuerungs- und/oder Arbeitsverteilungsalgorithmen verwendet, die je nach der Arbeitslast variieren können, die für jede Art von Programm oder Berechnung entsteht. In mindestens einer Ausführungsform kann die Planung dynamisch durch den Planer 1910 erfolgen oder teilweise durch eine Compilerlogik während der Kompilierung der Programmlogik unterstützt werden, die für die Ausführung durch die Verarbeitungsclusteranordnung 1912 ausgestaltet ist. In mindestens einer Ausführungsform können verschiedene Cluster 1914A-1914N der Verarbeitungsclusteranordnung 1912 für die Verarbeitung verschiedener Arten von Programmen oder für die Durchführung verschiedener Arten von Berechnungen zugewiesen werden.
In mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 1912 so ausgestaltet sein, dass sie verschiedene Arten von Parallelverarbeitungsoperationen durchführt. In mindestens einer Ausführungsform ist die Verarbeitungsclusteranordnung 1912 so ausgestaltet, dass sie parallele Allzweck-Rechenoperationen durchführt. Zum Beispiel kann in mindestens einer Ausführungsform die Verarbeitungsclusteranordnung 1912 eine Logik aufweisen, um Verarbeitungsaufgaben auszuführen, einschließlich der Filterung von Video- und/oder Audiodaten, der Durchführung von Modellierungsoperationen, einschließlich physikalischer Operationen, und der Durchführung von Datentransformationen.
In mindestens einer Ausführungsform ist die Verarbeitungsclusteranordnung 1912 so ausgestaltet, dass sie parallele Grafikverarbeitungsoperationen durchführt. In mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 1912 eine zusätzliche Logik aufweisen, um die Ausführung solcher Grafikverarbeitungsoperationen zu unterstützen, einschließlich, aber nicht beschränkt auf Texturabtastlogik, um Texturoperationen durchzuführen, sowie Tesselationslogik und andere Vertexverarbeitungslogik. In mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 1912 so ausgestaltet sein, dass sie grafikverarbeitungsbezogene Shader-Programme ausführt, wie z.B. Vertex-Shader, Tesselation-Shader, Geometrie-Shader und Pixel-Shader. In mindestens einer Ausführungsform kann die Parallelverarbeitungseinheit 1902 Daten aus dem Systemspeicher über die I/O-Einheit 1904 zur Verarbeitung übertragen. In mindestens einer Ausführungsform können die übertragenen Daten während der Verarbeitung im On-Chip-Speicher (z.B. im Parallelprozessorspeicher 1922) gespeichert und dann in den Systemspeicher zurückgeschrieben werden.
In mindestens einer Ausführungsform, wenn die Parallelverarbeitungseinheit 1902 zur Durchführung der Grafikverarbeitung verwendet wird, kann der Planer 1910 so ausgestaltet sein, dass er eine Verarbeitungslast in ungefähr gleich große Tasks aufteilt, um eine bessere Verteilung der Grafikverarbeitungsoperationen auf mehrere Cluster 1914A-1914N der Verarbeitungsclusteranordnung 1912 zu ermöglichen. In mindestens einer Ausführungsform können Abschnitte der Verarbeitungsclusteranordnung 1912 so ausgestaltet sein, dass sie verschiedene Arten der Verarbeitung durchführen. Zum Beispiel kann in mindestens einer Ausführungsform ein erster Abschnitt so ausgestaltet sein, dass er Vertex-Shading und Topologieerzeugung durchführt, ein zweiter Abschnitt kann so ausgestaltet sein, dass er Tesselations- und Geometrie-Shading durchführt, und ein dritter Abschnitt kann so ausgestaltet sein, dass er Pixel-Shading oder andere Screenspace-Operationen durchführt, um ein gerendertes Bild für die Anzeige zu erzeugen. In mindestens einer Ausführungsform können Zwischendaten, die von einem oder mehreren Clustern 1914A-1914N erzeugt werden, in Puffern gespeichert werden, damit Zwischendaten zwischen den Clustern 1914A-1914N zur weiteren Verarbeitung übertragen werden können.
In mindestens einer Ausführungsform kann die Verarbeitungsclusteranordnung 1912 über den Planer 1910, der Befehle zur Definition von Verarbeitungs-Tasks vom Frontend 1908 erhält, auszuführende Verarbeitungs-Tasks empfangen. In mindestens einer Ausführungsform können die Verarbeitungs-Tasks Indizes der zu verarbeitenden Daten aufweisen, z.B. Oberflächen- (Patch-) Daten, Primitivdaten, Vertexdaten und/oder Pixeldaten, sowie Zustandsparameter und Befehle, die definieren, wie die Daten zu verarbeiten sind (z.B. welches Programm ausgeführt werden soll). In mindestens einer Ausführungsform kann der Planer 1910 so ausgestaltet sein, dass er den Tasks entsprechende Indizes abruft oder Indizes vom Frontend 1908 empfängt. In mindestens einer Ausführungsform kann das Frontend 1908 so ausgestaltet sein, dass es sicherstellt, dass die Verarbeitungsclusteranordnung 1912 in einem gültigen Zustand konfiguriert ist, bevor eine durch eingehende Befehlspuffer (z.B. Batch-Puffer, Push-Puffer usw.) spezifizierte Arbeitslast eingeleitet wird.
In mindestens einer Ausführungsform kann jede von einer oder mehreren Instanzen der Parallelverarbeitungseinheit 1902 mit dem Parallelprozessorspeicher 1922 gekoppelt sein. In mindestens einer Ausführungsform kann auf den Parallelprozessorspeicher 1922 über das Speicherkoppelfeld 1916 zugegriffen werden, die Speicheranforderungen von der Verarbeitungsclusteranordnung 1912 sowie der I/O-Einheit 1904 empfangen kann. In mindestens einer Ausführungsform kann das Speicherkoppelfeld 1916 über eine Speicherschnittstelle 1918 auf den Parallelprozessorspeicher 1922 zugreifen. In mindestens einer Ausführungsform kann die Speicherschnittstelle 1918 mehrere Partitionseinheiten aufweisen (z.B. Partitionseinheit 1920A, Partitionseinheit 1920B bis Partitionseinheit 1920N), die jeweils mit einem Abschnitt (z.B. einer Speichereinheit) des Parallelprozessorspeichers 1922 gekoppelt sein können. In mindestens einer Ausführungsform ist eine Anzahl von Partitionseinheiten 1920A-1920N so ausgestaltet, dass sie gleich einer Anzahl von Speichereinheiten ist, so dass eine erste Partitionseinheit 1920A eine entsprechende erste Speichereinheit 1924A hat, eine zweite Partitionseinheit 1920B eine entsprechende Speichereinheit 1924B hat und eine N-te Partitionseinheit 1920N eine entsprechende N-te Speichereinheit 1924N hat. In mindestens einer Ausführungsform kann eine Anzahl von Partitionseinheiten 1920A-1920N nicht gleich einer Anzahl von Speichereinrichtungen sein.
In mindestens einer Ausführungsform können die Speichereinheiten 1924A-1924N verschiedene Arten von Speichereinrichtungen aufweisen, einschließlich dynamischer Direktzugriffsspeicher (DRAM) oder Grafik-Direktzugriffsspeicher, wie synchroner Grafik-Direktzugriffsspeicher (SGRAM), einschließlich Grafik-Doppeldatenraten-Speicher (GDDR). In mindestens einer Ausführungsform können die Speichereinheiten 1924A-1924N auch 3D-Stapelspeicher aufweisen, einschließlich, aber nicht beschränkt auf Speicher mit hoher Bandbreite (High Bandwidth Memory (HBM)). In mindestens einer Ausführungsform können Rendering-Ziele, wie z.B. Frame-Puffer oder Textur-Maps, über die Speichereinheiten 1924A-1924N hinweg gespeichert werden, so dass die Partitionseinheiten 1920A-1920N Abschnitte jedes Rendering-Ziels parallel schreiben können, um die verfügbare Bandbreite des Parallelprozessorspeichers 1922 effizient zu nutzen. In mindestens einer Ausführungsform kann eine lokale Instanz des Parallelprozessorspeichers 1922 zugunsten eines vereinheitlichten Speicherentwurfs ausgeschlossen werden, der den Systemspeicher in Verbindung mit dem lokalen Cache-Speicher nutzt.
In mindestens einer Ausführungsform kann jeder der Cluster 1914A-1914N der Verarbeitungsclusteranordnung 1912 Daten verarbeiten, die in jede der Speichereinheiten 1924A-1924N im Parallelprozessorspeicher 1922 geschrieben werden. In mindestens einer Ausführungsform kann das Speicherkoppelfeld 1916 so ausgestaltet sein, dass es eine Ausgabe jedes Clusters 1914A-1914N an eine beliebige Partitionseinheit 1920A-1920N oder an einen anderen Cluster 1914A-1914N überträgt, der zusätzliche Verarbeitungsoperationen an einer Ausgabe durchführen kann. In mindestens einer Ausführungsform kann jeder Cluster 1914A-1914N mit der Speicherschnittstelle 1918 über das Speicherkoppelfeld 1916 kommunizieren, um von verschiedenen externen Einrichtungen zu lesen oder in diese zu schreiben. In mindestens einer Ausführungsform hat das Speicherkoppelfeld 1916 eine Verbindung zur Speicherschnittstelle 1918, um mit der I/O-Einheit 1904 zu kommunizieren, sowie eine Verbindung zu einer lokalen Instanz des Parallelprozessorspeichers 1922, so dass die Verarbeitungseinheiten in den verschiedenen Verarbeitungsclustern 1914A-1914N mit dem Systemspeicher oder einem anderen Speicher kommunizieren können, der nicht lokal zur Parallelverarbeitungseinheit 1902 gehört. In mindestens einer Ausführungsform kann das Speicherkoppelfeld 1916 virtuelle Kanäle verwenden, um Verkehrsströme zwischen Clustern 1914A-1914N und Partitionseinheiten 1920A-1920N zu trennen.
In mindestens einer Ausführungsform können mehrere Instanzen der Parallelverarbeitungseinheit 1902 auf einer einzigen Add-in-Karte bereitgestellt sein, oder mehrere Add-in-Karten können miteinander verbunden sein. In mindestens einer Ausführungsform können verschiedene Instanzen der Parallelverarbeitungseinheit 1902 so ausgestaltet sein, dass sie auch dann zusammenarbeiten, wenn die verschiedenen Instanzen eine unterschiedliche Anzahl von Verarbeitungskernen, unterschiedliche Mengen an lokalem Parallelprozessorspeicher und/oder andere Konfigurationsunterschiede aufweisen. Zum Beispiel können in mindestens einer Ausführungsform einige Instanzen der Parallelverarbeitungseinheit 1902 im Vergleich zu anderen Ausführungen Gleitkommaeinheiten mit höherer Präzision aufweisen. In mindestens einer Ausführungsform können Systeme, die eine oder mehrere Instanzen der Parallelverarbeitungseinheit 1902 oder des Parallelprozessors 1900 enthalten, in einer Vielzahl von Ausführungsformen und Formfaktoren implementiert sein, einschließlich, aber nicht beschränkt auf Desktop-, Laptop- oder Handheld-Personalcomputer, Server, Workstations, Spielkonsolen und/oder eingebettete Systeme.
19B ist ein Blockdiagramm einer Partitionseinheit 1920 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die Partitionseinheit 1920 eine Instanz einer der Partitionseinheiten 1920A-1920N aus 19A. In mindestens einer Ausführungsform weist die Partitionseinheit 1920 einen L2-Cache 1921, eine Rahmenpufferschnittstelle 1925 und eine ROP 1926 (Rasteroperationseinheit) auf. Der L2-Cache 1921 ist ein Lese-/Schreib-Cache, der so ausgestaltet ist, dass er von dem Speicherkoppelfeld 1916 und der ROP 1926 empfangene Lade- und Speicheroperationen durchführt. In mindestens einer Ausführungsform werden Lesefehler und dringende Rückschreibanforderungen vom L2-Cache 1921 an die Rahmenpufferschnittstelle 1925 zur Verarbeitung ausgegeben. In mindestens einer Ausführungsform können Aktualisierungen auch über die Rahmenpufferschnittstelle 1925 zur Verarbeitung an einen Rahmenpuffer gesendet werden. In mindestens einer Ausführungsform ist die Rahmenpufferschnittstelle 1925 mit einer der Speichereinheiten im Parallelprozessorspeicher verbunden, wie den Speichereinheiten 1924A-1924N von 19 (z.B. innerhalb des Parallelprozessorspeichers 1922).
In mindestens einer Ausführungsform ist die ROP 1926 eine Verarbeitungseinheit, die Rasteroperationen wie Schablonieren, Z-Test, Überblendung und ähnliches durchführt. In mindestens einer Ausführungsform gibt die ROP 1926 dann verarbeitete Grafikdaten aus, die im Grafikspeicher abgelegt werden. In mindestens einer Ausführungsform weist die ROP 1926 eine Komprimierungslogik auf, um Tiefen- oder Farbdaten zu komprimieren, die in den Speicher geschrieben werden, und Tiefen- oder Farbdaten zu dekomprimieren, die aus dem Speicher gelesen werden. In mindestens einer Ausführungsform kann die Komprimierungslogik eine verlustfreie Komprimierungslogik sein, die einen oder mehrere von mehreren Komprimierungsalgorithmen verwendet. In mindestens einer Ausführungsform kann die Art der von der ROP 1926 durchgeführten Komprimierung auf der Grundlage statistischer Merkmale der zu komprimierenden Daten variieren. Zum Beispiel wird in mindestens einer Ausführungsform eine Delta-Farbkompression auf Tiefen- und Farbdaten auf einer Pro-Kachel-Basis durchgeführt.
In mindestens einer Ausführungsform ist die ROP 1926 in jedem Verarbeitungscluster (z.B. Cluster 1914A-1914N von 19) und nicht in der Partitionseinheit 1920 vorhanden. In mindestens einer Ausführungsform werden Lese- und Schreibanforderungen für Pixeldaten über das Speicherkoppelfeld 1916 anstelle von Pixelfragmentdaten übertragen. In mindestens einer Ausführungsform können verarbeitete Grafikdaten auf einer Anzeigeeinrichtung, wie einer von einer oder mehreren Anzeigeeinrichtung(en) 1910 von 19, zur weiteren Verarbeitung durch Prozessor(en) 1902 oder zur weiteren Verarbeitung durch eine der Verarbeitungseinheiten innerhalb des Parallelprozessors 1900 von 19A weitergeleitet werden.
19C ist ein Blockdiagramm eines Verarbeitungsclusters 1914 innerhalb einer Parallelverarbeitungseinheit gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist ein Verarbeitungscluster eine Instanz von einem der Verarbeitungscluster 1914A-1914N von 19. In mindestens einer Ausführungsform kann der Verarbeitungscluster 1914 so ausgestaltet sein, dass er viele Threads parallel ausführt, wobei sich der Begriff „Thread“ auf eine Instanz eines bestimmten Programms bezieht, das auf einem bestimmten Satz von Eingabedaten ausgeführt wird. In mindestens einer Ausführungsform werden SIMD-Befehlsausgabetechniken (Single-Instruction, Multiple-Data) verwendet, um die parallele Ausführung einer großen Anzahl von Threads zu unterstützen, ohne mehrere unabhängige Befehlseinheiten bereitzustellen. In mindestens einer Ausführungsform werden Single-Instruction-Multiple-Thread (SIMT)-Techniken verwendet, um die parallele Ausführung einer großen Anzahl von im Allgemeinen synchronisierten Threads zu unterstützen, wobei eine gemeinsame Befehlseinheit ausgestaltet ist, um Befehle an einen Satz von Verarbeitungsmaschinen innerhalb jedes der Verarbeitungscluster auszugeben.
In mindestens einer Ausführungsform kann der Betrieb des Verarbeitungsclusters 1914 über einen Pipeline-Verwalter 1932 gesteuert werden, der die Verarbeitungs-Tasks an parallele SIMT-Prozessoren verteilt. In mindestens einer Ausführungsform empfängt der Pipeline-Verwalter 1932 Anweisungen vom Planer 1910 der 19 und verwaltet die Ausführung dieser Anweisungen über einen Grafik-Multiprozessor 1934 und/oder eine Textureinheit 1936. In mindestens einer Ausführungsform ist der Grafikmultiprozessor 1934 eine beispielhafte Instanz eines SIMT-Parallelprozessors. In mindestens einer Ausführungsform können jedoch verschiedene Typen von SIMT-Parallelprozessoren mit unterschiedlichen Architekturen im Verarbeitungscluster 1914 vorhanden sein. In mindestens einer Ausführungsform können ein oder mehrere Instanzen des Grafik-Multiprozessors 1934 in einem Verarbeitungscluster 1914 vorhanden sein. In mindestens einer Ausführungsform kann der Grafikmultiprozessor 1934 Daten verarbeiten, und ein Datenkoppelfeld 1940 kann verwendet werden, um die verarbeiteten Daten an eines von mehreren möglichen Zielen zu verteilen, einschließlich anderer Shader-Einheiten. In mindestens einer Ausführungsform kann der Pipeline-Verwalter 1932 die Verteilung der verarbeiteten Daten erleichtern, indem er Ziele für die verarbeiteten Daten angibt, die über das Datenkoppelfeld 1940 verteilt werden sollen.
In mindestens einer Ausführungsform kann jeder Grafik-Multiprozessor 1934 innerhalb des Verarbeitungsclusters 1914 einen identischen Satz funktionaler Ausführungslogik aufweisen (z.B. arithmetische Logikeinheiten, Lastspeichereinheiten usw.). In mindestens einer Ausführungsform kann die funktionale Ausführungslogik in einer Pipeline ausgestaltet sein, so dass neue Befehle ausgegeben werden können, bevor vorherige Befehle abgeschlossen sind. In mindestens einer Ausführungsform unterstützt die funktionale Ausführungslogik eine Vielzahl von Operationen, darunter Ganzzahl- und Gleitkommaarithmetik, Vergleichsoperationen, boolesche Operationen, Bitverschiebung und die Berechnung verschiedener algebraischer Funktionen. In mindestens einer Ausführungsform kann dieselbe Hardware mit Funktionseinheiten genutzt werden, um verschiedene Operationen auszuführen, und es kann eine beliebige Kombination von Funktionseinheiten vorhanden sein.
In mindestens einer Ausführungsform bilden die an den Verarbeitungscluster 1914 übertragenen Anweisungen einen Thread. In mindestens einer Ausführungsform ist ein Satz von Threads, die über einen Satz von Parallelverarbeitungsmaschinen ausgeführt werden, eine Thread-Gruppe. In mindestens einer Ausführungsform führt die Thread-Gruppe ein Programm mit unterschiedlichen Eingabedaten aus. In mindestens einer Ausführungsform kann jeder Thread innerhalb einer Thread-Gruppe einer anderen Verarbeitungsmaschine innerhalb eines Grafik-Multiprozessors 1934 zugewiesen sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe weniger Threads aufweisen als die Anzahl der Verarbeitungseinheiten im Grafik-Multiprozessor 1934. In mindestens einer Ausführungsform kann, wenn eine Thread-Gruppe weniger Threads als eine Anzahl von Verarbeitungsmaschinen aufweist, eine oder mehrere der Verarbeitungsmaschinen während der Zyklen, in denen diese Thread-Gruppe verarbeitet wird, im Leerlauf sein. In mindestens einer Ausführungsform kann eine Thread-Gruppe auch mehr Threads aufweisen als eine Anzahl von Verarbeitungsmaschinen im Grafik-Multiprozessor 1934. In mindestens einer Ausführungsform kann, wenn eine Thread-Gruppe mehr Threads aufweist als die Anzahl der Verarbeitungsmaschinen im Grafik-Multiprozessor 1934, die Verarbeitung über aufeinander folgende Taktzyklen erfolgen. In mindestens einer Ausführungsform können mehrere Thread-Gruppen gleichzeitig auf einem Grafik-Multiprozessor 1934 ausgeführt werden.
In mindestens einer Ausführungsform weist der Grafik-Multiprozessor 1934 einen internen Cache-Speicher auf, um Lade- und Speicheroperationen durchzuführen. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 1934 auf einen internen Cache verzichten und einen Cache-Speicher (z.B. L1-Cache 1948) innerhalb des Verarbeitungsclusters 1914 verwenden. In mindestens einer Ausführungsform hat jeder Grafik-Multiprozessor 1934 auch Zugriff auf L2-Caches innerhalb von Partitionseinheiten (z.B. die Partitionseinheiten 1920A-1920N von 19), die von allen Verarbeitungsclustern 1914 gemeinsam genutzt werden und zur Datenübertragung zwischen Threads verwendet werden können. In mindestens einer Ausführungsform kann der Grafik-Multiprozessor 1934 auch auf den globalen Speicher außerhalb des Chips zugreifen, der einen oder mehrere lokale Parallelprozessorspeicher und/oder Systemspeicher aufweisen kann. In mindestens einer Ausführungsform kann jeder Speicher außerhalb der Parallelverarbeitungseinheit 1902 als globaler Speicher verwendet werden. In mindestens einer Ausführungsform weist der Verarbeitungscluster 1914 mehrere Instanzen des Grafik-Multiprozessors 1934 auf, die sich gemeinsame Anweisungen und Daten teilen können, die im L1-Cache 1948 gespeichert sein können.
In mindestens einer Ausführungsform kann jeder Verarbeitungscluster 1914 eine MMU 1945 (Memory Management Unit) aufweisen, die so ausgestaltet ist, dass sie virtuelle Adressen in physische Adressen umsetzt. In mindestens einer Ausführungsform können sich eine oder mehrere Instanzen der MMU 1945 innerhalb der Speicherschnittstelle 1918 von 19 befinden. In mindestens einer Ausführungsform weist die MMU 1945 einen Satz von Seitentabelleneinträgen (PTEs) auf, die dazu dienen, eine virtuelle Adresse auf eine physische Adresse einer Kachel abzubilden (weitere Informationen über Kacheln), sowie optional einen Cache-Zeilenindex. In mindestens einer Ausführungsform kann die MMU 1945 Adressübersetzungs-Lookaside-Puffer (TLB) oder Caches aufweisen, die sich im Grafik-Multiprozessor 1934 oder im L1-Cache oder im Verarbeitungscluster 1914 befinden können. In mindestens einer Ausführungsform wird die physikalische Adresse verarbeitet, um die Zugriffslokalität auf die Oberflächendaten zu verteilen, um eine effiziente Anforderungsverschachtelung zwischen den Partitionseinheiten zu ermöglichen. In mindestens einer Ausführungsform kann der Cache-Zeilen-Index verwendet werden, um zu bestimmen, ob eine Anforderung für eine Cache-Zeile ein Treffer (Hit) oder Fehlzugriff (Miss) ist.
In mindestens einer Ausführungsform kann ein Verarbeitungscluster 1914 so ausgestaltet sein, dass jeder Grafik-Multiprozessor 1934 mit einer Textureinheit 1936 gekoppelt ist, um Texturabbildungsoperationen durchzuführen, z.B. Bestimmen von Texturabtastpositionen, Lesen von Texturdaten und Filtern von Texturdaten. In mindestens einer Ausführungsform werden die Texturdaten aus einem internen Textur-L1-Cache (nicht gezeigt) oder aus einem L1-Cache innerhalb des Grafik-Multiprozessors 1934 gelesen und je nach Bedarf aus einem L2-Cache, einem lokalen Parallelprozessorspeicher oder dem Systemspeicher abgerufen. In mindestens einer Ausführungsform gibt jeder Grafikmultiprozessor 1934 verarbeitete Tasks an das Datenkoppelfeld 1940 aus, um die verarbeitete Task einem anderen Verarbeitungscluster 1914 zur weiteren Verarbeitung zur Verfügung zu stellen oder um die verarbeitete Task über das Speicherkoppelfeld 1916 in einem L2-Cache, im lokalen Parallelprozessorspeicher oder im Systemspeicher zu speichern. In mindestens einer Ausführungsform ist eine preROP 1942 (Pre-Raster Operations Unit) so ausgestaltet, dass sie Daten vom Grafik-Multiprozessor 1934 empfängt und Daten an ROP-Einheiten weiterleitet, die sich in den hier beschriebenen Partitionseinheiten befinden können (z.B. die Partitionseinheiten 1920A-1920N von 19). In mindestens einer Ausführungsform kann die PreROP-Einheit 1942 Optimierungen für die Farbmischung durchführen, Pixelfarbdaten organisieren und Adressübersetzungen vornehmen.
In mindestens einer Ausführungsform erzeugt ein Parallelprozessor 1900 parallel Gruppierungen von Geräten zum Nutzen eines Frequenzbands, und wählt eine der erzeugten Gruppierungen aus.
19D veranschaulicht einen Grafik-Multiprozessor 1934 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der Grafik-Multiprozessor 1934 mit dem Pipeline-Verwalter 1932 des Verarbeitungsclusters 1914 gekoppelt. In mindestens einer Ausführungsform weist der Grafikmultiprozessor 1934 eine Ausführungspipeline auf, die unter anderem einen Befehlscache 1952, eine Befehlseinheit 1954, eine Adresszuordnungseinheit 1956, eine Registerdatei 1958, einen oder mehrere GPGPU-Kerne 1962 und eine oder meh- rere Lade-/Speichereinheiten 1966 aufweist. Die GPGPU-Kerne 1962 und die Lade-/Speichereinheiten 1966 sind über eine Speicher- und Cache-Verbindung 1968 mit dem Cache-Speicher 1972 und dem gemeinsamen Speicher 1970 verbunden.
In mindestens einer Ausführungsform empfängt der Befehlscache 1952 einen Strom von auszuführenden Befehlen vom Pipeline-Verwalter 1932. In mindestens einer Ausführungsform werden die Befehle im Befehlscache 1952 zwischengespeichert und von der Befehlseinheit 1954 zur Ausführung weitergeleitet. In mindestens einer Ausführungsform kann die Befehlseinheit 1954 die Befehle als Thread-Gruppen (z.B. Warps) versenden, wobei jeder Thread der Thread-Gruppe einer anderen Ausführungseinheit innerhalb des GPGPU-Kerns 1962 zugewiesen ist. In mindestens einer Ausführungsform kann ein Befehl auf einen lokalen, gemeinsam genutzten oder globalen Adressraum zugreifen, indem er eine Adresse innerhalb eines einheitlichen Adressraums angibt. In mindestens einer Ausführungsform kann die Adressabbildungseinheit 1956 verwendet werden, um Adressen in einem vereinheitlichten Adressraum in eine eindeutige Speicheradresse zu übersetzen, auf die die Lade-/Speichereinheiten 1966 zugreifen können.
In mindestens einer Ausführungsform stellt die Registerdatei 1958 einen Satz von Registern für Funktionseinheiten des Grafik-Multiprozessors 1934 bereit. In mindestens einer Ausführungsform stellt die Registerdatei 1958 einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten (z.B. GPGPU-Kerne 1962, Lade-/Speichereinheiten 1966) des Grafik-Multiprozessors 1934 verbunden sind. In mindestens einer Ausführungsform ist die Registerdatei 1958 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein eigener Abschnitt der Registerdatei 1958 zugewiesen ist. In mindestens einer Ausführungsform ist die Registerdatei 1958 auf verschiedene Warps aufgeteilt, die vom Grafikmultiprozessor 1934 ausgeführt werden.
In mindestens einer Ausführungsform können die GPGPU-Kerne 1962 jeweils Gleitkommaeinheiten (FPUs) und/oder ganzzahlige arithmetische Logikeinheiten (ALUs) aufweisen, die zur Ausführung von Anweisungen des Grafikmultiprozessors 1934 verwendet werden. Die GPGPU-Kerne 1962 können sich in ihrer Architektur ähneln oder unterscheiden. In mindestens einer Ausführungsform weist ein erster Abschnitt der GPGPU-Kerne 1962 eine FPU mit einfacher Genauigkeit und eine Ganzzahl-ALU auf, während ein zweiter Abschnitt der GPGPU-Kerne eine FPU mit doppelter Genauigkeit aufweist. In mindestens einer Ausführungsform können die FPUs den IEEE 754-2008-Standard für Gleitkommaarithmetik implementieren oder Gleitkommaarithmetik mit variabler Genauigkeit ermöglichen. In mindestens einer Ausführungsform kann der Grafikmultiprozessor 1934 zusätzlich eine oder mehrere Festfunktions- oder Sonderfunktionseinheiten aufweisen, um spezifische Funktionen wie das Kopieren von Rechtecken oder Pixel-Blending-Operationen durchzuführen. In mindestens einer Ausführungsform kann einer oder können mehrere der GPGPU-Kerne auch eine feste oder spezielle Funktionslogik aufweisen.
In mindestens einer Ausführungsform weisen die GPGPU-Kerne 1962 eine SIMD-Logik auf, die in der Lage ist, einen einzigen Befehl für mehrere Datensätze auszuführen. In mindestens einer Ausführungsform können GPGPU-Kerne 1962 physikalisch SIMD4-, SIMD8- und SIMD16-Befehle und logisch SIMD1-, SIMD2- und SIMD32-Befehle ausführen. In mindestens einer Ausführungsform können SIMD-Befehle für GPGPU-Kerne zur Kompilierzeit von einem Shader-Compiler oder automatisch bei der Ausführung von Programmen erzeugt werden, die für SPMD- oder SIMT-Architekturen (Single Program Multiple Data) geschrieben und kompiliert wurden. In mindestens einer Ausführungsform können mehrere Threads eines Programms, das für ein SIMT-Ausführungsmodell ausgestaltet ist, über einen einzigen SIMD-Befehl ausgeführt werden. Beispielsweise können in mindestens einer Ausführungsform acht SIMT-Threads, die gleiche oder ähnliche Operationen durchführen, über eine einzige SIMD8-Logikeinheit parallel ausgeführt werden.
In mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 1968 ein Verbindungsnetzwerk, das jede Funktionseinheit des Grafik-Multiprozessors 1934 mit der Registerdatei 1958 und dem gemeinsamen Speicher 1970 verbindet. In mindestens einer Ausführungsform ist die Speicher- und Cache-Verbindung 1968 eine Koppelfeldverbindung, die es der Lade-/Speichereinheit 1966 ermöglicht, Lade- und Speicheroperationen zwischen dem gemeinsamen Speicher 1970 und der Registerdatei 1958 durchzuführen. In mindestens einer Ausführungsform kann die Registerdatei 1958 mit derselben Frequenz wie die GPGPU-Kerne 1962 arbeiten, so dass die Datenübertragung zwischen den GPGPU-Kernen 1962 und der Registerdatei 1958 eine sehr geringe Latenzzeit aufweist. In mindestens einer Ausführungsform kann der gemeinsam genutzte Speicher 1970 verwendet werden, um die Kommunikation zwischen Threads zu ermöglichen, die auf Funktionseinheiten innerhalb des Grafik-Multiprozessors 1934 ausgeführt werden. In mindestens einer Ausführungsform kann der Cache-Speicher 1972 beispielsweise als Daten-Cache verwendet werden, um Texturdaten, die zwischen Funktionseinheiten und der Textureinheit 1936 übertragen werden, zwischenzuspeichern. In mindestens einer Ausführungsform kann der gemeinsame Speicher 1970 auch als programmgesteuerter Cache verwendet werden. In mindestens einer Ausführungsform können Threads, die auf GPGPU-Kernen 1962 ausgeführt werden, zusätzlich zu den automatisch zwischengespeicherten Daten, die im Cache-Speicher 1972 gespeichert sind, programmatisch Daten im gemeinsamen Speicher speichern.
In mindestens einer Ausführungsform ist ein Parallelprozessor oder eine GPGPU, wie es hier beschrieben ist, kommunikativ mit Host-/Prozessorkernen gekoppelt, um Grafikoperationen, Operationen des maschinellen Lernens, Musteranalyseoperationen und verschiedene allgemeine GPU (GPGPU)-Funktionen zu beschleunigen. In mindestens einer Ausführungsform kann die GPU über einen Bus oder eine andere Verbindung (z.B. eine Hochgeschwindigkeitsverbindung wie PCle oder NVLink) mit dem Host-Prozessor (den Prozessorkernen) kommunikativ verbunden sein. In mindestens einer Ausführungsform kann die GPU in demselben Gehäuse oder Chip wie die Kerne integriert sein und über einen internen Prozessorbus bzw. eine interne Verbindung (d. h. innerhalb des Gehäuses oder Chips) mit den Kernen kommunizieren. In mindestens einer Ausführungsform können die Prozessorkerne unabhängig von der Art des Anschlusses der GPU der GPU Arbeit in Form von Befehlsfolgen/Befehlen zuweisen, die in einem Arbeitsdeskriptor enthalten sind. In mindestens einer Ausführungsform verwendet die GPU dann dedizierte Schaltkreise/Logiken zur effizienten Verarbeitung dieser Befehle/Anweisungen.
20 veranschaulicht ein Multi-GPU-Rechnersystem 2000 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann das Multi-GPU-Rechnersystem 2000 einen Prozessor 2002 aufweisen, der über einen Host-Schnittstellen-Switch 2004 mit mehreren Universal-Grafikverarbeitungseinheiten (GPGPUs) 2006A-D verbunden ist. In mindestens einer Ausführungsform ist der Host-Schnittstellen-Switch 2004 eine PCI-Express-Switch-Einrichtung, die den Prozessor 2002 mit einem PCI-Express-Bus verbindet, über den der Prozessor 2002 mit den GPGPUs 2006A-D kommunizieren kann. Die GPGPUs 2006A-D können über eine Reihe von Hochgeschwindigkeits-Punkt-zu-Punkt-GPU-zu-GPU-Verbindungen 2016 miteinander verbunden sein. In mindestens einer Ausführungsform sind die GPU-zu-GPU-Verbindungen 2016 mit jeder der GPGPUs 2006A-D über eine eigene GPU-Verbindung verbunden. In mindestens einer Ausführungsform ermöglichen die P2P-GPU-Verbindungen 2016 eine direkte Kommunikation zwischen den einzelnen GPGPUs 2006A-D, ohne dass eine Kommunikation über den Host-Schnittstellenbus 2004 erforderlich ist, an den der Prozessor 2002 angeschlossen ist. In mindestens einer Ausführungsform, bei der der GPU-zu-GPU-Verkehr auf P2P-GPU-Verbindungen 2016 geleitet wird, bleibt der Host-Schnittstellenbus 2004 für den Systemspeicherzugriff oder für die Kommunikation mit anderen Instanzen des Multi-GPU-Computersystems 2000 verfügbar, zum Beispiel über eine oder mehrere Netzwerkeinrichtungen. Während in mindestens einer Ausführungsform die GPGPUs 2006A-D mit dem Prozessor 2002 über den Host-Schnittstellen-Switch 2004 verbunden sind, weist der Prozessor 2002 in mindestens einer Ausführungsform eine direkte Unterstützung für P2P-GPU-Verbindungen 2016 auf und kann direkt mit den GPGPUs 2006A-D verbunden sein.
In mindestens einer Ausführungsform erzeugt das Multi-GPU-Computersystem 2000 parallel Gruppierungen von Geräten, um ein Frequenzband zu nutzen, und wählt eine der erzeugten Gruppierungen aus.
21 ist ein Blockdiagramm eines Grafikprozessors 2100 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform weist der Grafikprozessor 2100 eine Ringverbindung 2102, ein Pipeline-Frontend 2104, eine Media-Maschine 2137 und Grafikkerne 2180A-2180N auf. In mindestens einer Ausführungsform verbindet die Ringverbindung 2102 den Grafikprozessor 2100 mit anderen Verarbeitungseinheiten, einschließlich anderer Grafikprozessoren oder eines oder mehrerer Mehrzweckprozessorkerne. In mindestens einer Ausführungsform ist der Grafikprozessor 2100 einer von vielen Prozessoren, die in ein Mehrkern-Verarbeitungssystem integriert sind.
In mindestens einer Ausführungsform empfängt der Grafikprozessor 2100 Stapel von Befehlen über die Ringverbindung 2102. In mindestens einer Ausführungsform werden die eingehenden Befehle von einem Befehls-Streamer 2103 im Pipeline-Frontend 2104 interpretiert. In mindestens einer Ausführungsform weist der Grafikprozessor 2100 eine skalierbare Ausführungslogik auf, um die 3D-Geometrieverarbeitung und die Medienverarbeitung über den/die Grafikkern(e) 2180A-2180N durchzuführen. In mindestens einer Ausführungsform liefert der Befehls-Streamer 2103 für 3D-Geometrieverarbeitungsbefehle Befehle an die Geometrie-Pipeline 2136. In mindestens einer Ausführungsform liefert der Befehls-Streamer 2103 für mindestens einige Medienverarbeitungsbefehle Befehle an ein Video-Frontend 2134, das mit einer Medien-Maschine 2137 gekoppelt ist. In mindestens einer Ausführungsform weist die Medien-Maschine 2137 eine Video-Qualitäts-Maschine (VQE) 2130 für die Video- und Bildnachbearbeitung und eine Multi-Format-Encoder/Decoder-Maschine (MFX) 2133 auf, um eine hardwarebeschleunigte Codierung und Decodierung von Mediendaten zu ermöglichen. In mindestens einer Ausführungsform erzeugen die Geometrie-Pipeline 2136 und die Medien-Maschine 2137 jeweils Ausführungs-Threads für Thread-Ausführungsressourcen, die von mindestens einem Grafikkern 2180A bereitgestellt werden.
In mindestens einer Ausführungsform weist der Grafikprozessor 2100 skalierbare Thread-Ausführungsressourcen auf, die modulare Kerne 2180A-2180N (manchmal als Kern-Slices bezeichnet) aufweisen, von denen jeder mehrere Sub-Kerne 2150A-2150N, 2160A-2160N (manchmal als Kern-Sub-Slices bezeichnet) hat. In mindestens einer Ausführungsform kann der Grafikprozessor 2100 eine beliebige Anzahl von Grafikkernen 2180A bis 2180N haben. In mindestens einer Ausführungsform weist der Grafikprozessor 2100 einen Grafikkern 2180A mit mindestens einem ersten Sub-Kern 2150A und einem zweiten Sub-Kern 2160A auf. In mindestens einer Ausführungsform ist der Grafikprozessor 2100 ein Niedrigleistungsprozessor mit einem einzigen Sub-Kern (z.B. 2150A). In mindestens einer Ausführungsform weist der Grafikprozessor2100 mehrere Grafikkerne 2180A-2180N auf, von denen jeder einen Satz von ersten Sub-Kernen 2150A-2150N und einen Satz von zweiten Sub-Kernen 2160A-2160N aufweist. In mindestens einer Ausführungsform weist jeder Sub-Kern in den ersten Sub-Kernen 2150A-2150N mindestens einen ersten Satz von Ausführungseinheiten 2152A-2152N und Medien-/Textur-Sampler 2154A-2154N auf. In mindestens einer Ausführungsform weist jeder Sub-Kern in den zweiten Sub-Kernen 2160A-2160N mindestens eine zweite Gruppe von Ausführungseinheiten 2162A-2162N und Samplern 2164A-2164N auf. In mindestens einer Ausführungsform teilt sich jeder Sub-Kern 2150A-2150N, 2160A-2160N einen Satz gemeinsam genutzter Ressourcen 2170A-2170N. In mindestens einer Ausführungsform weisen die gemeinsam genutzten Ressourcen einen gemeinsamen Cache-Speicher und eine Pixeloperationslogik auf.
In mindestens einer Ausführungsform erzeugt der Grafikprozessor 2100 parallel Gruppierungen von Geräten, um ein Frequenzband zu nutzen, und wählt eine der erzeugten Gruppierungen aus.
22 ist ein Blockdiagramm, das die Mikroarchitektur eines Prozessors 2200 veranschaulicht, der logische Schaltungen zur Ausführung von Befehlen gemäß mindestens einer Ausführungsform aufweisen kann. In mindestens einer Ausführungsform kann der Prozessor 2200 Befehle ausführen, die x86-Befehle, ARM-Befehle, spezielle Befehle für anwendungsspezifische integrierte Schaltungen (ASICs) usw. aufweisen. In mindestens einer Ausführungsform kann der Prozessor 2210 Register zum Speichern gepackter Daten aufweisen, wie z.B. 64 Bit breite MMXTM-Register in Mikroprozessoren, die mit der MMX-Technologie der Intel Corporation aus Santa Clara, Kalifornien, ausgestattet sind. In mindestens einer Ausführungsform können MMX-Register, die sowohl als Ganzzahl- als auch als Gleitkommaregister verfügbar sind, mit gepackten Datenelementen arbeiten, die mit SIMD- (Single Instruction, Multiple Data) und SSE- (Streaming SIMD Extensions) Anweisungen einhergehen. In mindestens einer Ausführungsform können 128 Bit breite XMM-Register, die sich auf SSE2-, SSE3-, SSE4-, AVX- oder darüber hinausgehende Technologien beziehen (allgemein als „SSEx“ bezeichnet), solche gepackten Datenoperanden enthalten. In mindestens einer Ausführungsform können die Prozessoren 2210 Anweisungen zur Beschleunigung von Algorithmen für maschinelles Lernen oder Deep Learning, Training oder Inferencing ausführen.
In mindestens einer Ausführungsform weist der Prozessor 2200 ein In-Order-Front-End („Front-End“) 2201 auf, um auszuführende Befehle abzurufen und Befehle vorzubereiten, die später in der Prozessor-Pipeline verwendet werden sollen. In mindestens einer Ausführungsform kann das Frontend 2201 mehrere Einheiten aufweisen. In mindestens einer Ausführungsform holt ein Befehls-Prefetcher 2226 Befehle aus dem Speicher und leitet sie an einen Befehlsdecodierer 2228 weiter, der wiederum Befehle decodiert oder interpretiert. In mindestens einer Ausführungsform decodiert der Befehlsdecodierer 2228 beispielsweise einen empfangenen Befehl in eine oder mehrere Operationen, die als „Mikrobefehle“ oder „Mikrooperationen“ (auch „Mikro-Ops“ oder „Uops“ genannt) bezeichnet werden und von der Maschine ausgeführt werden können. In mindestens einer Ausführungsform zerlegt der Befehlsdecodierer 2228 den Befehl in einen Op-Code und entsprechende Daten- und Steuerfelder, die von der Mikroarchitektur zur Durchführung von Operationen gemäß mindestens einer Ausführungsform verwendet werden können. In mindestens einer Ausführungsform kann ein Trace-Cache 2230 decodierte uops zu programmgeordneten Sequenzen oder Traces in einer uop-Warteschlange 2234 zur Ausführung zusammenstellen. In mindestens einer Ausführungsform, wenn der Trace-Cache 2230 auf eine komplexe Anweisung stößt, stellt ein Mikrocode-ROM 2232 die für den Abschluss der Operation erforderlichen uops bereit.
In mindestens einer Ausführungsform können einige Befehle in eine einzige Mikro-OP umgewandelt werden, während andere mehrere Mikro-OPs benötigen, um den Betrieb vollständig abzuschließen. In mindestens einer Ausführungsform kann der Befehlsdecodierer 2228 auf den Mikrocode-ROM 2232 zugreifen, um den Befehl auszuführen, wenn für die Ausführung eines Befehls mehr als vier Mikro-Ops erforderlich sind. In mindestens einer Ausführungsform kann ein Befehl in eine kleine Anzahl von Mikro-Ops zur Verarbeitung im Befehlsdecodierer 2228 decodiert werden. In mindestens einer Ausführungsform kann ein Befehl im Mikrocode-ROM 2232 gespeichert sein, falls eine Anzahl von Mikro-OPs zur Ausführung des Vorgangs erforderlich ist. In mindestens einer Ausführungsform bezieht sich der Trace-Cache 2230 auf ein programmierbare Logik-Anordnung („PLA“) als Einstiegspunkt, um einen korrekten Mikrobefehlszeiger für das Lesen von Mikrocode-Sequenzen zur Vervollständigung eines oder mehrerer Befehle aus dem Mikrocode-ROM 2232 zu bestimmen. In mindestens einer Ausführungsform kann das Frontend 2201 der Maschine, nachdem das Mikrocode-ROM 2232 die Sequenzierung von Mikrobefehlen für einen Befehl beendet hat, das Abrufen von Mikrobefehlen aus dem Trace-Cache 2230 wieder aufnehmen.
In mindestens einer Ausführungsform kann die Out-of-Order-Ausführungs-Maschine (Out-of-Order-Engine“) 2203 Befehle für die Ausführung vorbereiten. In mindestens einer Ausführungsform verfügt die Out-of-Order-Ausführungslogik über eine Reihe von Puffern, um den Fluss der Befehle zu glätten und neu zu ordnen, um die Leistung zu optimieren, während sie die Pipeline durchlaufen und zur Ausführung geplant werden. Die Out-of-Order-Ausführungs-Maschine 2203 weist ohne Einschränkung einen Allokator/Register-Renamer 2240, eine Speicher-uop-Warteschlange 2242, eine Ganzzahl/Gleitkomma-uop-Warteschlange 2244, einen Speicherplaner 2246, einen schnellen Planer 2202, einen langsamen/allgemeinen Gleitkomma-Planer („slow/general FP scheduler“) 2204 und einen einfachen Gleitkomma-Planer („simple FP scheduler“) 2206 auf. In mindestens einer Ausführungsform werden der schnelle Planer 2202, der langsame/allgemeine Gleitkomma-Planer 2204 und der einfache Gleitkomma-Planer 2206 hier auch gemeinsam als „uop-Planer 2202, 2204, 2206“ bezeichnet. In mindestens einer Ausführungsform weist der Allokator/Register-Renamer 2240 Maschinenpuffer und Ressourcen zu, die jeder uop für seine Ausführung benötigt. In mindestens einer Ausführungsform benennt der Allokator/Register-Renamer 2240 logische Register auf Einträge in einer Registerdatei um. In mindestens einer Ausführungsform weist der Allokator/Register-Renamer 2240 außerdem jedem uop einen Eintrag in einer von zwei uop-Warteschlangen zu, der Speicher-uop-Warteschlange 2242 für Speicheroperationen und der Ganzzahl-/Gleitkomma-uop-Warteschlange 2244 für Nicht-Speicheroperationen, und zwar vor dem Speicher-Planer 2246 und den uop-Planern 2202, 2204, 2206. In mindestens einer Ausführungsform bestimmen die uop-Planer 2202, 2204, 2206 auf der Grundlage der Bereitschaft ihrer abhängigen Eingangsregister-Operandenquellen und der Verfügbarkeit der Ausführungsressourcen, die die uops für den Abschluss ihrer Operation benötigen, wann ein uop zur Ausführung bereit ist. In mindestens einer Ausführungsform kann der schnelle Planer 2202 bei jeder Hälfte des Haupttaktzyklus einplanen, während der langsame/allgemeine Gleitkomma-Planer 2204 und der einfache Gleitkomma-Planer 2206 einmal pro Hauptprozessortaktzyklus einplanen können. In mindestens einer Ausführungsform vermitteln die uop-Planer 2202, 2204, 2206 für Dispatch-Anschlüsse, um uops für die Ausführung zu planen.
In mindestens einer Ausführungsform weist der Ausführungsblock b11 ohne Einschränkung ein Ganzzahl-Registerdatei/Umgehungs-Netzwerk 2208, ein(e) Gleitkommaregisterdatei/Umgehungsnetzwerk („eine FP-Registerdatei/Umgehungs-Netzwerk“) 2210, Adresserzeugungseinheiten („AGUs“) 2212 und 2214, schnelle arithmetische Logikeinheiten (ALUs) („schnelle ALUs“) 2216 und 2218, eine langsame arithmetische Logikeinheit („langsame ALU“) 2220, eine Gleitkomma-ALU („FP“) 2222 und eine Gleitkomma-Bewegungseinheit („FP-Bewegung“) 2224 auf. In mindestens einer Ausführungsform werden ein Ganzzahl-Registerdatei/Umgehungs-Netzwerk 2208 und ein Gleitkomma-Registerdatei/Umgehungs-Netzwerk 2210 hier auch als „Registerdateien 2208, 2210“ bezeichnet. In mindestens einer Ausführungsform werden die AGUSs 2212 und 2214, die schnellen ALUs 2216 und 2218, die langsame ALU 2220, die Gleitkomma-ALU 2222 und die Gleitkomma-Bewegungseinheit 2224 hier auch als „Ausführungseinheiten 2212, 2214, 2216, 2218, 2220, 2222 und 2224“ bezeichnet. In mindestens einer Ausführungsform kann der Ausführungsblock b11 ohne Einschränkung eine beliebige Anzahl (einschließlich Null) und Art von Registerdateien, Umgehungsnetzwerken, Adresserzeugungseinheiten und Ausführungseinheiten in beliebiger Kombination aufweisen.
In mindestens einer Ausführungsform können die Registerdateien 2208, 2210 zwischen den uop-Planern 2202, 2204, 2206 und den Ausführungseinheiten 2212, 2214, 2216, 2218, 2220, 2222 und 2224 angeordnet sein. In mindestens einer Ausführungsform führt das Integer-Registerdatei/Umgehungs-Netzwerk 2208 Integer-Operationen durch. In mindestens einer Ausführungsform führt das Gleitkommaregisterdatei/Umgehungs-Netzwerk 2210 Gleitkommaoperationen durch. In mindestens einer Ausführungsform kann jede der Registerdateien 2208, 2210 ohne Einschränkung ein Umgehungsnetzwerk aufweisen, das gerade abgeschlossene Ergebnisse, die noch nicht in die Registerdatei geschrieben wurden, umleiten oder an neue abhängige Uops weiterleiten kann. In mindestens einer Ausführungsform können die Registerdateien 2208, 2210 Daten miteinander austauschen. In mindestens einer Ausführungsform kann das Integer-Registerdatei/Umgehungs-Netzwerk 2208 ohne Einschränkung zwei separate Registerdateien aufweisen, eine Registerdatei für zweiunddreißig Bits von Daten niedriger Ordnung und eine zweite Registerdatei für zweiunddreißig Bits von Daten hoher Ordnung. In mindestens einer Ausführungsform kann das Gleitkomma-Registerdatei/Umgehungs-Netzwerk 2210 ohne Einschränkung 128 Bit breite Einträge aufweisen, da Gleitkomma-Befehle typischerweise Operanden mit einer Breite von 64 bis 128 Bit aufweisen.
In mindestens einer Ausführungsform können die Ausführungseinheiten 2212, 2214, 2216, 2218, 2220, 2222, 2224 Befehle ausführen. In mindestens einer Ausführungsform speichern Registerdateien 2208, 2210 Ganzzahl- und Gleitkommadaten-Operandenwerte, die für die Ausführung von Mikrobefehlen erforderlich sind. In mindestens einer Ausführungsform kann der Prozessor 2200 ohne Einschränkung eine beliebige Anzahl und Kombination von Ausführungseinheiten 2212, 2214, 2216, 2218, 2220, 2222, 2224 aufweisen. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2222 und die Gleitkomma-Bewegungseinheit 2224 Gleitkomma-, MMX-, SIMD-, AVX- und SSE- oder andere Operationen ausführen, einschließlich spezieller maschineller Lernbefehle. In mindestens einer Ausführungsform kann die Gleitkomma-ALU 2222 ohne Einschränkung einen 64-Bit-durch-64-Bit-Gleitkomma-Teiler aufweisen, um Divisions-, Quadratwurzel- und Restwert-Mikrooperationen auszuführen. In mindestens einer Ausführungsform können Befehle, die einen Gleitkommawert beinhalten, mit Gleitkomma-Hardware verarbeitet werden. In mindestens einer Ausführungsform können ALU-Operationen an schnelle ALUs 2216, 2218 weitergeleitet werden. In mindestens einer Ausführungsform können die schnellen ALUS 2216, 2218 schnelle Operationen mit einer effektiven Latenzzeit von einem halben Taktzyklus ausführen. In mindestens einer Ausführungsform gehen die meisten komplexen ganzzahligen Operationen an die langsame ALU 2220, da die langsame ALU 2220 ohne Einschränkung ganzzahlige Ausführungshardware für Operationen mit langer Latenzzeit aufweisen kann, wie z.B. einen Multiplizierer, Schiebeeinheiten, eine Flag-Logik und eine Verzweigungsverarbeitung. In mindestens einer Ausführungsform können Speicherlade-/Speicheroperationen von AGUS 2212, 2214 ausgeführt werden. In mindestens einer Ausführungsform können die schnelle ALU 2216, die schnelle ALU 2218 und die langsame ALU 2220 Ganzzahloperationen mit 64-Bit-Datenoperanden durchführen. In mindestens einer Ausführungsform können die schnelle ALU 2216, die schnelle ALU 2218 und die langsame ALU 2220 so implementiert sein, dass sie eine Vielzahl von Datenbitgrößen unterstützen, darunter sechzehn, zweiunddreißig, 128, 256, usw. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2222 und die Gleitkomma-Bewegungseinheit 2224 so implementiert sein, dass sie einen Bereich von Operanden mit Bits unterschiedlicher Breite unterstützen. In mindestens einer Ausführungsform können die Gleitkomma-ALU 2222 und die Gleitkomma-Bewegungseinheit 2224 mit 128 Bit breiten gepackten Datenoperanden in Verbindung mit SIMD- und Multimedia-Anweisungen arbeiten.
In mindestens einer Ausführungsform leiten die uop-Planer 2202, 2204, 2206 abhängige Operationen ein, bevor die Ausführung der übergeordneten Last beendet ist. In mindestens einer Ausführungsform kann der Prozessor 2200, da uops spekulativ geplant und im Prozessor 2200 ausgeführt werden können, auch eine Logik zur Behandlung von Speicherfehlern aufweisen. In mindestens einer Ausführungsform kann es, wenn ein Datenladen in den Datencache fehlerhaft ist, abhängige Operationen in der Pipeline geben, die den Planer mit vorübergehend falschen Daten verlassen haben. In mindestens einer Ausführungsform verfolgt ein Wiederholungsmechanismus die Anweisungen, die falsche Daten verwenden, und führt sie erneut aus. In mindestens einer Ausführungsform kann es erforderlich sein, abhängige Operationen erneut auszuführen, während unabhängige Operationen zu Ende geführt werden können. In mindestens einer Ausführungsform können Planer und ein Wiederholungsmechanismus von mindestens einer Ausführungsform eines Prozessors auch so ausgelegt sein, dass sie Befehlssequenzen für Textstring-Vergleichsoperationen abfangen.
In mindestens einer Ausführungsform kann sich der Begriff „Register“ auf prozessorinterne Speicherplätze beziehen, die als Teil von Befehlen verwendet werden können, um Operanden zu identifizieren. In mindestens einer Ausführungsform kann es sich bei den Registern um solche handeln, die von außerhalb des Prozessors (aus der Sicht eines Programmierers) verwendet werden können. In mindestens einer Ausführungsform können die Register nicht auf einen bestimmten Schaltungstyp beschränkt sein. Vielmehr kann ein Register in mindestens einer Ausführungsform Daten speichern, Daten bereitstellen und hier beschriebene Funktionen ausführen. In mindestens einer Ausführungsform können die hier beschriebenen Register durch Schaltkreise innerhalb eines Prozessors unter Verwendung einer beliebigen Anzahl verschiedener Techniken implementiert sein, wie z.B. dedizierte physische Register, dynamisch zugewiesene physische Register unter Verwendung von Registerumbenennung, Kombinationen aus dedizierten und dynamisch zugewiesenen physischen Registern usw. In mindestens einer Ausführungsform werden in Ganzzahlregistern 32-Bit-Ganzzahldaten gespeichert. In mindestens einer Ausführungsform enthält eine Registerdatei auch acht Multimedia-SIMD-Register für gepackte Daten.
In mindestens einer Ausführungsform erzeugt der Prozessor 2200 parallel Gruppierungen von Geräten, um ein Frequenzband zu nutzen, und wählt eine der erzeugten Gruppierungen aus.
23 ist ein Blockdiagramm eines Verarbeitungssystems gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform weist das System 2300 einen oder mehrere Prozessoren 2302 und einen oder mehrere Grafikprozessoren 2308 auf und kann ein Einzelprozessor-Desktop-System, ein Multiprozessor-Workstation-System oder ein Server-System mit einer großen Anzahl von Prozessoren 2302 oder Prozessorkernen 2307 sein. In mindestens einer Ausführungsform ist das System 2300 eine Verarbeitungsplattform, die in eine integrierte System-on-a-Chip (SoC)-Schaltung zur Verwendung in mobilen, tragbaren oder eingebetteten Einrichtungen integriert ist.
In mindestens einer Ausführungsform kann das System 2300 eine serverbasierte Spielplattform, eine Spielkonsole, einschließlich einer Spiel- und Medienkonsole, eine mobile Spielkonsole, eine Handheld-Spielkonsole oder eine Online-Spielkonsole aufweisen oder darin integriert sein. In mindestens einer Ausführungsform ist das System 2300 ein Mobiltelefon, ein Smartphone, eine Recheneinrichtung für Tablets oder eine mobile Interneteinrichtung. In mindestens einer Ausführungsform kann das Verarbeitungssystem 2300 auch eine tragbare Einrichtung aufweisen, mit dieser gekoppelt oder in diese integriert sein, wie z.B. eine tragbare Einrichtung für eine intelligente Uhr, eine intelligente Brille, eine Augmented-Reality-Einrichtung oder eine Virtual-Reality-Einrichtung. In mindestens einer Ausführungsform ist das Verarbeitungssystem 2300 eine Fernseh- oder Set-Top-Box-Einrichtung mit einem oder mehreren Prozessoren 2302 und einer grafischen Schnittstelle, die von einem oder mehreren Grafikprozessoren 2308 erzeugt ist.
In mindestens einer Ausführungsform weisen ein oder mehrere Prozessoren 2302 jeweils einen oder mehrere Prozessorkerne 2307 auf, um Befehle zu verarbeiten, die, wenn sie ausgeführt werden, Operationen für System- und Benutzersoftware durchführen. In mindestens einer Ausführungsform ist jeder von einem oder mehreren Prozessorkernen 2307 so ausgestaltet, dass er einen bestimmten Befehlssatz 2309 verarbeitet. In mindestens einer Ausführungsform kann der Befehlssatz 2309 das Complex Instruction Set Computing (CISC), das Reduced Instruction Set Computing (RISC) oder das Rechnen über ein Very Long Instruction Word (VLIW) ermöglichen. In mindestens einer Ausführungsform können die Prozessorkerne 2307 jeweils einen anderen Befehlssatz 2309 verarbeiten, der Befehle aufweisen kann, um die Emulation anderer Befehlssätze zu erleichtern. In mindestens einer Ausführungsform kann der Prozessorkern 2307 auch andere verarbeitende Einrichtungen aufweisen, wie etwa einen digitalen Signalprozessor (DSP).
In mindestens einer Ausführungsform weist der Prozessor 2302 einen Cache-Speicher 2304 auf. In mindestens einer Ausführungsform kann der Prozessor 2302 einen einzigen internen Cache oder mehrere Ebenen eines internen Caches aufweisen. In mindestens einer Ausführungsform wird der Cache-Speicher von verschiedenen Komponenten des Prozessors 2302 gemeinsam genutzt. In mindestens einer Ausführungsform verwendet der Prozessor 2302 auch einen externen Cache (z.B. einen Level-3 (L3) Cache oder Last Level Cache (LLC)) (nicht dargestellt), der unter Verwendung bekannter Cache-Kohärenztechniken von den Prozessorkernen 2307 gemeinsam genutzt werden kann. In mindestens einer Ausführungsform ist zusätzlich eine Registerdatei 2306 im Prozessor 2302 vorhanden, die verschiedene Arten von Registern zur Speicherung unterschiedlicher Datentypen aufweisen kann (z.B. Ganzzahlregister, Gleitkommaregister, Statusregister und ein Befehlszeigerregister). In mindestens einer Ausführungsform kann die Registerdatei 2306 Allzweckregister oder andere Register aufweisen.
In mindestens einer Ausführungsform ist (sind) ein oder mehrere Prozessor(en) 2302 mit einem oder mehreren Schnittstellenbus(en) 2310 gekoppelt, um Kommunikationssignale wie Adress-, Daten- oder Steuersignale zwischen dem Prozessor 2302 und anderen Komponenten im System 2300 zu übertragen. In mindestens einer Ausführungsform kann der Schnittstellenbus 2310 ein Prozessorbus sein, beispielsweise eine Version eines Direct Media Interface (DMI)-Busses. In mindestens einer Ausführungsform ist die Schnittstelle 2310 nicht auf einen DMI-Bus beschränkt und kann einen oder mehrere Peripheral Component Interconnect-Busse (z.B. PCI, PCI Express), Speicherbusse oder andere Arten von Schnittstellenbussen aufweisen. In mindestens einer Ausführungsform weisen Prozessor(en) 2302 eine integrierte Speichersteuerung 2316 und einen Plattformsteuerungs-Hub 2330 auf. In mindestens einer Ausführungsform erleichtert die Speichersteuerung 2316 die Kommunikation zwischen einer Speichereinrichtung und anderen Komponenten des Systems 2300, während der Plattform-Controller-Hub (PCH) 2330 Verbindungen zu I/O-Einrichtungen über einen lokalen I/O-Bus bereitstellt.
In mindestens einer Ausführungsform kann die Speichereinrichtung 2320 eine dynamische Direktzugriffsspeichereinrichtung (DRAM), eine statische Direktzugriffsspeichereinrichtung (SRAM), eine Flash-Speichereinrichtung, eine Phasenwechsel-Speichereinrichtung oder eine andere Speichereinrichtung mit geeigneter Leistung sein, um als Prozessspeicher zu dienen. In mindestens einer Ausführungsform kann die Speichereinrichtung 2320 als Systemspeicher für das System 2300 arbeiten, um Daten 2322 und Befehle 2321 zur Verwendung zu speichern, wenn ein oder mehrere Prozessoren 2302 eine Anwendung oder einen Prozess ausführen. In mindestens einer Ausführungsform ist die Speichersteuerung 2316 auch mit einem optionalen externen Grafikprozessor 2312 gekoppelt, der mit einem oder mehreren Grafikprozessoren 2308 in den Prozessoren 2302 kommunizieren kann, um Grafik- und Medienoperationen durchzuführen. In mindestens einer Ausführungsform kann eine Anzeigeeinrichtung 2311 an den (die) Prozessor(en) 2302 angeschlossen sein. In mindestens einer Ausführungsform kann die Anzeigeeinrichtung 2311 eine oder mehrere interne Anzeigeeinrichtungen, wie z.B. in einer mobilen elektronischen Einrichtung oder einem Laptop, oder eine externe Anzeigeeinrichtung, die über eine Anzeigeschnittstelle (z.B. DisplayPort usw.) angeschlossen ist, aufweisen. In mindestens einer Ausführungsform kann die Anzeigevorrichtung 2311 eine am Kopf montierte Anzeige (HMD) wie eine stereoskopische Anzeigevorrichtung zur Verwendung bei Virtual-Reality-Anwendungen (VR) oder Augmented-Reality-Anwendungen (AR) aufweisen.
In mindestens einer Ausführungsform ermöglicht der Plattformsteuerungs-Hub 2330 den Anschluss von Peripheriegeräten an die Speichereinrichtung 2320 und dem Prozessor 2302 über einen Hochgeschwindigkeits-I/O-Bus. In mindestens einer Ausführungsform weisen die I/O-Peripheriegeräte unter anderem eine Audio-Steuerung 2346, eine Netzwerk-Steuerung 2334, eine Firmware-Schnittstelle 2328, einen drahtlosen Transceiver 2326, Berührungssensoren 2325 und eine Einrichtung zur Datenspeicherung 2324 (z.B. Festplattenlaufwerk, Flash-Speicher usw.) auf. In mindestens einer Ausführungsform kann die Datenspeichereinrichtung 2324 über eine Speicherschnittstelle (z.B. SATA) oder über einen Peripheriebus, wie einen Peripheral Component Interconnect Bus (z.B. PCI, PCI Express), angeschlossen sein. In mindestens einer Ausführungsform können die Berührungssensoren 2325 Touchscreen-Sensoren, Drucksensoren oder Fingerabdrucksensoren aufweisen. In mindestens einer Ausführungsform kann der drahtlose Transceiver 2326 ein Wi-Fi-Transceiver, ein Bluetooth-Transceiver oder ein Mobilfunk-Transceiver wie ein 3G-, 4G- oder Long Term Evolution (LTE)-Transceiver sein. In mindestens einer Ausführungsform ermöglicht die Firmware-Schnittstelle 2328 die Kommunikation mit der System-Firmware und kann z.B. eine einheitliche erweiterbare Firmware-Schnittstelle (UEFI) sein. In mindestens einer Ausführungsform kann die Netzwerksteuerung 2334 eine Netzwerkverbindung mit einem kabelgebundenen Netzwerk ermöglichen. In mindestens einer Ausführungsform ist eine Hochleistungs-Netzwerksteuerung (nicht dargestellt) mit dem Schnittstellenbus 2310 gekoppelt. In mindestens einer Ausführungsform handelt es sich bei der Audio-Steuerung 2346 um eine mehrkanalige High-Definition-Audio-Steuerung. In mindestens einer Ausführungsform weist das System 2300 eine optionale Legacy-I/O-Steuerung 2340 zur Kopplung von Legacy-Einrichtungen (z.B. Personal System 2 (PS/2)) mit dem System auf. In mindestens einer Ausführungsform kann der Plattformsteuerungs-Hub 2330 auch an eine oder mehrere Universal Serial Bus (USB)-Steuerungen 2342 angeschlossen sein, die Eingabeeinrichtungen wie Tastatur- und Mauskombinationen 2343, eine Kamera 2344 oder andere USB-Eingabeeinrichtungen anschließen.
In mindestens einer Ausführungsform kann eine Instanz der Speichersteuerung 2316 und des Plattformsteuerungs-Hubs 2330 in einen diskreten externen Grafikprozessor, wie den externen Grafikprozessor 2312, integriert sein. In mindestens einer Ausführungsform kann der Plattformsteuerungs-Hub 2330 und/oder die Speichersteuerung 2316 extern bezüglich eines oder mehrerer Prozessor(en) 2302 sein. Zum Beispiel kann das System 2300 in mindestens einer Ausführungsform eine externe Speichersteuerung 2316 und einen Plattformsteuerungs-Hub 2330 aufweisen, der als Speichersteuerungs-Hub und Peripherie-Steuerungs-Hub innerhalb eines System-Chipsatzes ausgestaltet sein kann, der mit dem (den) Prozessor(en) 2302 in Verbindung steht.
In mindestens einer Ausführungsform erzeugt das Verarbeitungssystem 2300 parallel Gruppierungen von Geräten, um ein Frequenzband zu nutzen, und wählt eine der erzeugten Gruppierungen aus.
24 ist ein Blockdiagramm eines Prozessors 2400 mit einem oder mehreren Prozessorkernen 2402A-2402N, einer integrierten Speichersteuerung 2414 und einem integrierten Grafikprozessor 2408, gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann der Prozessor 2400 zusätzliche Kerne aufweisen, bis hin zu und einschließlich des zusätzlichen Kerns 2402N, der durch gestrichelte Kästchen dargestellt ist. In mindestens einer Ausführungsform weist jeder der Prozessorkerne 2402A-2402N eine oder mehrere interne Cache-Einheiten 2404A-2404N auf. In mindestens einer Ausführungsform hat jeder Prozessorkern auch Zugriff auf eine oder mehrere gemeinsam genutzte Cache-Einheiten 2406.
In mindestens einer Ausführungsform stellen die internen Cache-Einheiten 2404A-2404N und die gemeinsam genutzten Cache-Einheiten 2406 eine Cache-Speicherhierarchie innerhalb des Prozessors 2400 dar. In mindestens einer Ausführungsform können die Cache-Speichereinheiten 2404A-2404N mindestens eine Ebene eines Befehls- und Daten-Caches innerhalb jedes Prozessorkerns und eine oder mehrere Ebenen eines gemeinsam genutzten Mid-Level-Caches, wie z.B. eine Ebene 2 (L2), Ebene 3 (L3), Ebene 4 (L4) oder andere Cache-Ebenen, aufweisen, wobei eine höchste Cache-Ebene vor einem externen Speicher als LLC klassifiziert ist. In mindestens einer Ausführungsform hält die Cache-Kohärenzlogik die Kohärenz zwischen verschiedenen Cache-Einheiten 2406 und 2404A-2404N aufrecht.
In mindestens einer Ausführungsform kann der Prozessor 2400 auch einen Satz von einer oder mehreren Bussteuerungseinheiten 2416 und einen Systemagentenkern 2410 aufweisen. In mindestens einer Ausführungsform verwalten eine oder mehrere Bussteuerungseinheiten 2416 einen Satz von Peripheriebussen, wie einen oder mehrere PCI- oder PCI-Express-Busse. In mindestens einer Ausführungsform bietet der Systemagenten-Kern 2410 Verwaltungsfunktionen für verschiedene Prozessorkomponenten. In mindestens einer Ausführungsform weist der Systemagenten-Kern 2410 eine oder mehrere integrierte Speichersteuerungen 2414 auf, um den Zugriff auf verschiedene externe Speichereinrichtungen (nicht dargestellt) zu verwalten.
In mindestens einer Ausführungsform weist einer oder weisen mehrere der Prozessorkerne 2402A-2402N Unterstützung für gleichzeitiges Multithreading auf. In mindestens einer Ausführungsform weist der Systemagentenkern 2410 Komponenten zur Koordinierung und zum Betrieb der Kerne 2402A-2402N während der Multithreading-Verarbeitung auf. In mindestens einer Ausführungsform kann der Systemagentenkern 2410 zusätzlich eine Leistungssteuerungseinheit (PCU) aufweisen, die Logik und Komponenten zur Regelung eines oder mehrerer Leistungszustände der Prozessorkerne 2402A-2402N und des Grafikprozessors 2408 aufweist.
In mindestens einer Ausführungsform weist der Prozessor 2400 zusätzlich einen Grafikprozessor 2408 zur Ausführung von Grafikverarbeitungsoperationen auf. In mindestens einer Ausführungsform ist der Grafikprozessor 2408 mit gemeinsamen Cache-Einheiten 2406 und dem Systemagenten-Kern 2410 gekoppelt, der eine oder mehrere integrierte Speichersteuerungen 2414 aufweist. In mindestens einer Ausführungsform weist der Systemagenten-Kern 2410 auch eine Anzeigesteuerung 2411 auf, um die Ausgabe des Grafikprozessors an eine oder mehrere gekoppelte Anzeigen zu steuern. In mindestens einer Ausführungsform kann die Anzeigesteuerung 2411 auch ein separates Modul sein, das über mindestens eine Zwischenverbindung mit dem Grafikprozessor 2408 verbunden ist, oder sie kann in den Grafikprozessor 2408 integriert sein.
In mindestens einer Ausführungsform wird eine ringbasierte Verbindungseinheit 2412 verwendet, um interne Komponenten des Prozessors 2400 zu verbinden. In mindestens einer Ausführungsform kann eine alternative Verbindungseinheit verwendet werden, wie z.B. eine Punkt-zu-Punkt-Verbindung, eine geschaltete Verbindung oder andere Techniken. In mindestens einer Ausführungsform ist der Grafikprozessor 2408 über eine I/O-Verbindung 2413 mit der Ringverbindung 2412 verbunden.
In mindestens einer Ausführungsform stellt die I/O-Verbindung 2413 mindestens eine von mehreren Arten von I/O-Verbindungen dar, die eine On-Package-I/O-Verbindung aufweisen, die die Kommunikation zwischen verschiedenen Prozessorkomponenten und einem eingebetteten Hochleistungsspeichermodul 2418, wie z.B. einem eDRAM-Modul, ermöglicht. In mindestens einer Ausführungsform verwenden jeder der Prozessorkerne 2402A-2402N und der Grafikprozessor 2408 eingebettete Speichermodule 2418 als gemeinsamen Last Level Cache.
In mindestens einer Ausführungsform sind die Prozessorkerne 2402A-2402N homogene Kerne, die eine gemeinsame Befehlssatzarchitektur ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 2402A-2402N in Bezug auf die Befehlssatzarchitektur (ISA) heterogen, wobei ein oder mehrere Prozessorkerne 2402A-2402N einen gemeinsamen Befehlssatz ausführen, während ein oder mehrere andere Kerne der Prozessorkerne 2402A-24-02N eine Teilmenge eines gemeinsamen Befehlssatzes oder einen anderen Befehlssatz ausführen. In mindestens einer Ausführungsform sind die Prozessorkerne 2402A-2402N in Bezug auf die Mikroarchitektur heterogen, wobei ein oder mehrere Kerne mit einem relativ höheren Energieverbrauch mit einem oder mehreren Kernen mit einem niedrigeren Energieverbrauch gekoppelt sind. In mindestens einer Ausführungsform kann der Prozessor 2400 auf einem oder mehreren Chips oder als integrierte SoC-Schaltung implementiert sein.
In mindestens einer Ausführungsform erzeugt der Prozessor 2400 parallel Gruppierungen von Geräten, um ein Frequenzband zu nutzen, und wählt eine der erzeugten Gruppierungen aus.
25 ist ein Blockdiagramm eines Grafikprozessors 2500, bei dem es sich um eine diskrete Grafikverarbeitungseinheit oder um einen mit einer Vielzahl von Prozessorkernen integrierten Grafikprozessor handeln kann. In mindestens einer Ausführungsform kommuniziert der Grafikprozessor 2500 über eine einem Speicher zugeordnete I/O-Schnittstelle mit Registern auf dem Grafikprozessor 2500 und mit Befehlen, die im Speicher abgelegt sind. In mindestens einer Ausführungsform weist der Grafikprozessor 2500 eine Speicherschnittstelle 2514 für den Zugriff auf den Speicher auf. In mindestens einer Ausführungsform ist die Speicherschnittstelle 2514 eine Schnittstelle zum lokalen Speicher, einem oder mehreren internen Caches, einem oder mehreren gemeinsam genutzten externen Caches und/oder zum Systemspeicher.
In mindestens einer Ausführungsform weist der Grafikprozessor 2500 auch eine Anzeigesteuerung 2502 auf, um Anzeigeausgangsdaten an eine Anzeigeeinrichtung 2520 zu steuern. In mindestens einer Ausführungsform weist die Anzeigesteuerung 2502 Hardware für eine oder mehrere Überlagerungsebenen für die Anzeigeeinrichtung 2520 und die Zusammensetzung mehrerer Schichten von Video- oder Benutzerschnittstellenelementen auf. In mindestens einer Ausführungsform kann die Anzeigeeinrichtung 2520 eine interne oder externe Anzeigeeinrichtung sein. In mindestens einer Ausführungsform handelt es sich bei der Anzeigeeinrichtung 2520 um eine am Kopf getragene Anzeigeeinrichtung, wie z.B. eine Virtual-Reality- (VR-) Anzeigeeinrichtung oder eine Augmented-Reality- (AR-) Anzeigeeinrichtung. In mindestens einer Ausführungsform weist der Grafikprozessor 2500 eine Videocodec-Maschine 2506 auf, um Medien in, aus oder zwischen einem oder mehreren Mediencodierformaten zu codieren, zu decodieren oder zu transcodieren, einschließlich, aber nicht beschränkt auf Moving Picture Experts Group (MPEG)-Formate wie MPEG-2, Advanced Video Coding (AVC)-Formate wie H.264 /MPEG-4 AVC, sowie die Society of Motion Picture & Television Engineers (SMPTE) 421M/VC-1 und Joint Photographic Experts Group (JPEG) Formate wie JPEG und Motion JPEG (MJPEG) Formate.
In mindestens einer Ausführungsform weist der Grafikprozessor 2500 eine BLIT-Maschine (Block Image Transfer) 2504 auf, um zweidimensionale (2D) Rasterisierungsoperationen durchzuführen, einschließlich z.B. Bit-Boundary Block Transfers. In mindestens einer Ausführungsform werden 2D-Grafikoperationen jedoch mit einer oder mehreren Komponenten der Grafikverarbeitungs-Maschine (GPE) 2510 durchgeführt. In mindestens einer Ausführungsform ist die GPE 2510 eine Rechenmaschine zur Durchführung von Grafikoperationen, die dreidimensionale (3D) Grafikoperationen und Medienoperationen einschließen.
In mindestens einer Ausführungsform weist die GPE 2510 eine 3D-Pipeline 2512 zur Durchführung von 3D-Operationen auf, wie z.B. das Rendern dreidimensionaler Bilder und Szenen unter Verwendung von Verarbeitungsfunktionen, die auf 3D-Primitivformen (z.B. Rechteck, Dreieck usw.) wirken. Die 3D-Pipeline 2512 weist programmierbare und feste Funktionselemente auf, die verschiedene Aufgaben ausführen und/oder Ausführungs-Threads zu einem 3D/Media-Subsystem 2515 erzeugen. Während die 3D-Pipeline 2512 zur Durchführung von Medienoperationen verwendet werden kann, weist die GPE 2510 in mindestens einer Ausführungsform auch eine Medien-Pipeline 2516 auf, die zur Durchführung von Medienoperationen, wie Videonachbearbeitung und Bildverbesserung, verwendet wird.
In mindestens einer Ausführungsform weist die Medienpipeline 2516 feste Funktions- oder programmierbare Logikeinheiten auf, um eine oder mehrere spezialisierte Medienoperationen wie Videodecodierbeschleunigung, Videoentflechtung und Videocodierbeschleunigung anstelle von oder im Auftrag der Videocodec-Maschine 2506 durchzuführen. In mindestens einer Ausführungsform weist die Medien-Pipeline 2516 zusätzlich eine Thread-Spawning-Einheit auf, um Threads zur Ausführung im 3D/Media-Subsystem 2515 zu erzeugen. In mindestens einer Ausführungsform führen die erzeugten Threads Berechnungen für Medienoperationen auf einer oder mehreren Grafikausführungseinheiten durch, die im 3D/Media-Subsystem 2515 vorhanden sind.
In mindestens einer Ausführungsform weist das 3D/Media-Subsystem 2515 eine Logik zur Ausführung von Threads auf, die von der 3D-Pipeline 2512 und der Media-Pipeline 2516 erzeugt werden. In mindestens einer Ausführungsform senden die 3D-Pipeline 2512 und die Medien-Pipeline 2516 Thread-Ausführungsanforderungen an das 3D/Media-Subsystem 2515, das eine Thread-Verteilungslogik aufweist, um verschiedene Anforderungen an verfügbare Thread-Ausführungsressourcen zu vermitteln und zu verteilen. In mindestens einer Ausführungsform weisen die Ausführungsressourcen eine Anordnung von Grafikausführungseinheiten zur Verarbeitung von 3D- und Medien-Threads auf. In mindestens einer Ausführungsform weist das 3D/Media-Subsystem 2515 einen oder mehrere interne Caches für Thread-Anweisungen und -Daten auf. In mindestens einer Ausführungsform weist das Subsystem 2515 auch einen gemeinsamen Speicher auf, einschließlich Registern und adressierbarem Speicher, um Daten zwischen Threads zu teilen und Ausgabedaten zu speichern.
In mindestens einer Ausführungsform erzeugt der Grafikprozessor 2500 parallel Gruppierungen von Geräten, um ein Frequenzband zu nutzen, und wählt eine der erzeugten Gruppierungen aus.
26 ist ein Blockdiagramm einer Grafikverarbeitungsmaschine 2610 eines Grafikprozessors gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die Grafikverarbeitungsmaschine (GPE) 2610 eine Version der in 26 gezeigten GPE 2610. In mindestens einer Ausführungsform ist die Medienpipeline 2616 optional und darf nicht ausdrücklich in der GPE 2610 vorhanden sein. In mindestens einer Ausführungsform ist ein separater Medien- und/oder Bildprozessor mit der GPE 2610 verbunden.
In mindestens einer Ausführungsform ist die GPE 2610 mit einem Befehlsstreamer 2603 gekoppelt oder weist diesen auf, der einen Befehlsstrom an die 3D-Pipeline 2612 und/oder die Medienpipelines 2616 liefert. In mindestens einer Ausführungsform ist der Befehlsstreamer 2603 mit einem Speicher gekoppelt, bei dem es sich um einen Systemspeicher oder um einen oder mehrere interne Cache-Speicher und gemeinsam genutzte Cache-Speicher handeln kann. In mindestens einer Ausführungsform empfängt der Befehlsstreamer 2603 Befehle vom Speicher und sendet Befehle an die 3D-Pipeline 2612 und/oder die Medien-Pipeline 2616. In mindestens einer Ausführungsform handelt es sich bei den Befehlen um Anweisungen, Primitive oder Mikrooperationen, die aus einem Ringpuffer abgerufen werden, der Befehle für die 3D-Pipeline 2612 und die Medien-Pipeline 2616 speichert. In mindestens einer Ausführungsform kann ein Ringpuffer zusätzlich Batch-Befehlspuffer aufweisen, die Stapel von mehreren Befehlen speichern. In mindestens einer Ausführungsform können die Befehle für die 3D-Pipeline 2612 auch Verweise auf im Speicher gespeicherte Daten aufweisen, wie z.B. Vertex- und Geometriedaten für die 3D-Pipeline 2612 und/oder Bilddaten und Speicherobjekte für die Medien-Pipeline 2616. In mindestens einer Ausführungsform verarbeiten die 3D-Pipeline 2612 und die Medien-Pipeline 2616 Befehle und Daten, indem sie Operationen durchführen oder einen oder mehrere Ausführungsthreads an eine Grafikkernanordnung 2614 weiterleiten. In mindestens einer Ausführungsform weist die Grafikkernanordnung 2614 einen oder mehrere Blöcke von Grafikkernen auf (z.B. Grafikkern(e) 2615A, Grafikkern(e) 2615B), wobei jeder Block einen oder mehrere Grafikkerne aufweist. In mindestens einer Ausführungsform weist jeder Grafikkern einen Satz von Grafikausführungsressourcen auf, was eine allgemeine und eine grafikspezifische Ausführungslogik zur Durchführung von Grafik- und Rechenoperationen sowie eine Texturverarbeitungslogik mit fester Funktion und/oder eine Beschleunigungslogik für maschinelles Lernen und künstliche Intelligenz einschließt.
In mindestens einer Ausführungsform weist die 3D-Pipeline 2612 eine feste Funktion und eine programmierbare Logik auf, um ein oder mehrere Shader-Programme wie Vertex-Shader, Geometrie-Shader, Pixel-Shader, Fragment-Shader, Rechen-Shader oder andere Shader-Programme zu verarbeiten, indem Befehle verarbeitet und Ausführungs-Threads an die Grafikkernanordnung 2614 gesendet werden. In mindestens einer Ausführungsform stellt die Grafikkernanordnung 2614 einen einheitlichen Block von Ausführungsressourcen für die Verarbeitung von Shader-Programmen bereit. In mindestens einer Ausführungsform weist die Mehrzweck-Ausführungslogik (z.B. Ausführungseinheiten) in den Grafikkernen 2615A-2615B der Grafikkernanordnung 2614 Unterstützung für verschiedene 3D-API-Shader-Sprachen auf und kann mehrere gleichzeitige Ausführungs-Threads ausführen, die mehreren Shadern zugeordnet sind.
In mindestens einer Ausführungsform weist die Grafikkernanordnung 2614 auch eine Ausführungslogik zur Durchführung von Medienfunktionen wie Video- und/oder Bildverarbeitung auf. In mindestens einer Ausführungsform weisen die Ausführungseinheiten zusätzlich eine Allzwecklogik auf, die so programmierbar ist, dass sie zusätzlich zu den Grafikverarbeitungsoperationen parallele Allzweckrechenoperationen durchführt.
In mindestens einer Ausführungsform können Ausgabedaten, die von Threads erzeugt werden, die auf der Grafikkernanordnung 2614 ausgeführt werden, an den Speicher in einem Unified Return Buffer (URB) 2618 ausgegeben werden. Der URB 2618 kann Daten für mehrere Threads speichern. In mindestens einer Ausführungsform kann der URB 2618 verwendet werden, um Daten zwischen verschiedenen Threads zu senden, die auf der Grafikkernanordnung 2614 ausgeführt werden. In mindestens einer Ausführungsform kann der URB 2618 zusätzlich zur Synchronisation zwischen Threads auf der Grafikkernanordnung 2614 und der festen Funktionslogik innerhalb der gemeinsam genutzten Funktionslogik 2620 verwendet werden.
In mindestens einer Ausführungsform ist die Grafikkernanordnung 2614 skalierbar, so dass die Grafikkernanordnung 2614 eine variable Anzahl von Grafikkernen aufweist, von denen jeder eine variable Anzahl von Ausführungseinheiten hat, die auf einem angestrebten Energie- und Leistungsniveau der GPE 2610 basieren. In mindestens einer Ausführungsform sind die Ausführungsressourcen dynamisch skalierbar, so dass die Ausführungsressourcen je nach Bedarf aktiviert oder deaktiviert werden können.
In mindestens einer Ausführungsform ist die Grafikkernanordnung 2614 mit der gemeinsamen Funktionslogik 2620 gekoppelt, die mehrere Ressourcen aufweist, die von den Grafikkernen im der Grafikkernanordnung 2614 gemeinsam genutzt werden. In mindestens einer Ausführungsform sind die gemeinsam genutzten Funktionen, die von der gemeinsam genutzten Funktionslogik 2620 ausgeführt werden, in Hardware-Logikeinheiten verkörpert, die der Grafikkernanordnung 2614 eine spezielle Zusatzfunktionalität bieten. In mindestens einer Ausführungsform weist die gemeinsam genutzte Funktionslogik 2620 unter anderem einen Sampler 2621, eine Mathematik 2622 und eine Inter-Thread-Kommunikations- (ITC-) 2623 Logik auf. In mindestens einer Ausführungsform sind ein oder mehrere Cache(s) 2625 in der gemeinsam genutzten Funktionslogik 2620 vorhanden oder mit ihr gekoppelt.
In mindestens einer Ausführungsform wird eine gemeinsam genutzte Funktion verwendet, wenn die Nachfrage nach einer speziellen Funktion nicht ausreicht, um sie in die Grafikkernanordnung 2614 aufzunehmen. In mindestens einer Ausführungsform wird eine einzelne Instanziierung einer spezialisierten Funktion in der gemeinsam genutzten Funktionslogik 2620 verwendet und von anderen Ausführungsressourcen innerhalb der Grafikkernanordnung 2614 gemeinsam genutzt. In mindestens einer Ausführungsform können bestimmte gemeinsam genutzte Funktionen innerhalb der gemeinsam genutzten Funktionslogik 2620, die vom der Grafikkernanordnung 2614 intensiv genutzt werden, in der gemeinsam genutzten Funktionslogik 2616 innerhalb der Grafikkernanordnung 2614 vorhanden sein. In mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 2616 innerhalb der Grafikkernanordnung 2614 einige oder alle Logiken der gemeinsam genutzten Funktionslogik 2620 aufweisen. In mindestens einer Ausführungsform können alle Logikelemente innerhalb der gemeinsam genutzten Funktionslogik 2620 innerhalb der gemeinsam genutzten Funktionslogik 2616 der Grafikkernanordnung 2614 dupliziert sein. In mindestens einer Ausführungsform ist die gemeinsam genutzte Funktionslogik 2620 zugunsten der gemeinsam genutzten Funktionslogik 2616 innerhalb der Grafikkernanordnung 2614 ausgeschlossen.
In mindestens einer Ausführungsform erzeugen die Grafikkerne 2615 parallel Gruppierungen von Geräten, um ein Frequenzband zu nutzen, und ein anderer Schaltkreis des Grafikprozessors 2610 wählt eine der erzeugten Gruppierungen aus.
27 ist ein Blockdiagramm der Hardware-Logik eines Grafikprozessorkerns 2700, wie es hier in mindestens einer Ausführungsform beschrieben ist. In mindestens einer Ausführungsform ist der Grafikprozessorkern 2700 in einer Grafikkernanordnung vorhanden. In mindestens einer Ausführungsform kann der Grafikprozessorkern 2700, der manchmal auch als Kern-Slice bezeichnet wird, ein oder mehrere Grafikkerne innerhalb eines modularen Grafikprozessors sein. In mindestens einer Ausführungsform ist der Grafikprozessorkern 2700 ein Beispiel für einen Grafikkern-Slice, und ein Grafikprozessor, wie er hier beschrieben ist, kann mehrere Grafikkern-Slices aufweisen, die auf den angestrebten Energie- und Leistungshüllkurven basieren. In mindestens einer Ausführungsform kann jeder Grafikkern 2700 einen festen Funktionsblock 2730 aufweisen, der mit mehreren Unterkernen 2701A-2701F gekoppelt ist, die auch als Unter- bzw. Sub-Slices bezeichnet werden und modulare Blöcke mit Allzweck- und fester Funktionslogik aufweisen.
In mindestens einer Ausführungsform weist der Festfunktionsblock 2730 eine Geometrie-/Festfunktionspipeline 2736 auf, die von allen Unterkernen im Grafikprozessor 2700 gemeinsam genutzt werden kann, z.B. bei Grafikprozessorimplementierungen mit geringerer Leistung und/oder geringerem Energieverbrauch. In mindestens einer Ausführungsform weist die Geometrie/Festfunktionspipeline 2736 eine 3D-Festfunktionspipeline, eine Video-Front-End-Einheit, einen Thread-Spawner und Thread-Verteiler sowie einen Unified-Return-Puffer-Manager auf, der Unified-Return-Puffer verwaltet.
In mindestens einer Ausführungsform weist der feste Funktionsblock 2730 auch eine Grafik-SoC-Schnittstelle 2737, einen Grafik-Mikrocontroller 2738 und eine Medienpipeline 2739 auf. Die Grafik-SoC-Schnittstelle 2737 stellt eine Schnittstelle zwischen dem Grafikkern 2700 und anderen Prozessorkernen innerhalb einer integrierten System-on-Chip-Schaltung bereit. In mindestens einer Ausführungsform ist der Grafik-Mikrocontroller 2738 ein programmierbarer Unterprozessor, der so ausgestaltet werden kann, dass er verschiedene Funktionen des Grafikprozessors 2700 verwaltet, einschließlich Thread-Versand, Zeitplanung und Preemption. In mindestens einer Ausführungsform weist die Medienpipeline 2739 eine Logik zur Erleichterung der Decodierung, Codierung, Vorverarbeitung und/oder Nachverarbeitung von Multimediadaten, einschließlich Bild- und Videodaten, auf. In mindestens einer Ausführungsform implementiert die Medienpipeline 2739 Medienoperationen über Anforderungen an die Berechnungs- oder Abtastlogik innerhalb der Unterkerne 2701-2701 F.
In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 2737 dem Grafikkern 2700 die Kommunikation mit Mehrzweck-Anwendungsprozessorkernen (z.B. CPUs) und/oder anderen Komponenten innerhalb eines SoC, einschließlich Speicherhierarchieelementen wie einem gemeinsam genutzten Cache-Speicher der letzten Ebene, einem System-RAM und/oder einem eingebettetem On-Chip- oder On-Package-DRAM. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 2737 auch die Kommunikation mit Einrichtungen mit fester Funktion innerhalb eines SoCs ermöglichen, wie z.B. Kamera-Bildgebungspipelines, und sie ermöglicht die Nutzung und/oder Implementierung globaler Speicher-Atome, die von Grafikkern 2700 und CPUs innerhalb eines SoCs gemeinsam genutzt werden können. In mindestens einer Ausführungsform kann die SoC-Schnittstelle 2737 auch Energieverwaltungssteuerungen für den Grafikkern 2700 implementieren und eine Schnittstelle zwischen einer Taktdomäne des Grafikkerns 2700 und anderen Taktdomänen innerhalb eines SoCs ermöglichen. In mindestens einer Ausführungsform ermöglicht die SoC-Schnittstelle 2737 den Empfang von Befehlspuffern von einem Befehlsstreamer und einem globalen Thread-Verteiler, die so ausgestaltet sind, dass sie Befehle und Anweisungen für jeden von einem oder mehreren Grafikkernen innerhalb eines Grafikprozessors bereitstellen. In mindestens einer Ausführungsform können Befehle und Anweisungen an die Medienpipeline 2739 gesendet werden, wenn Medienoperationen durchgeführt werden sollen, oder an eine Geometrie- und Festfunktionspipeline (z.B. Geometrie- und Festfunktionspipeline 2736, Geometrie- und Festfunktionspipeline 2714) gesendet werden, wenn Grafikverarbeitungsoperationen durchgeführt werden sollen.
In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2738 so ausgestaltet sein, dass er verschiedene Planungs- und Verwaltungsaufgaben für den Grafikkern 2700 ausführt. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2738 die Planung von Grafik- und/oder Rechenaufgaben auf verschiedenen parallelen Grafik-Maschinen innerhalb von Anordnungen 2702A-2702F, 2704A-2704F von Ausführungseinheiten (EU) innerhalb der Unterkerne 2701A-2701 F durchführen. In mindestens einer Ausführungsform kann eine Host-Software, die auf einem CPU-Kern eines SoC ausgeführt wird, der den Grafikkern 2700 aufweist, Arbeitslasten an eine von mehreren Grafikprozessor-Doorbells übermitteln, die einen Planungsvorgang auf einer geeigneten Grafik-Maschine aufruft. In mindestens einer Ausführungsform weisen die Planungsoperationen die Bestimmung der als Nächstes auszuführenden Arbeitslast, die Übermittlung einer Arbeitslast an einen Befehlsstreamer, das Vorziehen bestehender Arbeitslasten, die auf einer Maschine ausgeführt werden, die Überwachung des Fortschritts einer Arbeitslast und die Benachrichtigung der Host-Software nach Abschluss einer Arbeitslast auf. In mindestens einer Ausführungsform kann der Grafik-Mikrocontroller 2738 auch stromsparende Zustände oder Leerlaufzustände für den Grafikkern 2700 erleichtern, indem er dem Grafikkern 2700 die Möglichkeit bietet, Register innerhalb des Grafikkerns 2700 über stromsparende Zustandsübergänge unabhängig von einem Betriebssystem und/oder einer Grafiktreibersoftware auf einem System zu speichern und wiederherzustellen.
In mindestens einer Ausführungsform kann der Grafikkern 2700 mehr oder weniger als die dargestellten Unterkerne 2701A-2701F aufweisen, bis zu N modulare Unterkerne. In mindestens einer Ausführungsform kann der Grafikkern 2700 für jeden Satz von N Unterkernen auch eine gemeinsam genutzte Funktionslogik 2710, einen gemeinsam genutzten und/oder Cache-Speicher 2712, eine Geometrie-/Festfunktionspipeline 2714 sowie eine zusätzliche Festfunktionslogik 2716 aufweisen, um verschiedene Grafik- und Rechenverarbeitungsoperationen zu beschleunigen. In mindestens einer Ausführungsform kann die gemeinsam genutzte Funktionslogik 2710 logische Einheiten aufweisen (z.B. Sampler, Mathematik und/oder Inter-Thread-Kommunikationslogik), die von jedem der N Unterkerne innerhalb des Grafikkerns 2700 gemeinsam genutzt werden können. Gemeinsamer und/oder Cache-Speicher 2712 kann ein Cache der letzten Ebene für N Unterkerne 2701A-2701F innerhalb des Grafikkerns 2700 sein und kann auch als gemeinsamer Speicher dienen, auf den mehrere Unterkerne zugreifen können. In mindestens einer Ausführungsform kann die Geometrie-/Festfunktionspipeline 2714 anstelle der Geometrie-/Festfunktionspipeline 2736 innerhalb des Festfunktionsblocks 2730 vorhanden sein und kann gleiche oder ähnliche Logikeinheiten aufweisen.
In mindestens einer Ausführungsform weist der Grafikkern 2700 eine zusätzliche Festfunktionslogik 2716 auf, die verschiedene Festfunktions-Beschleunigungslogiken zur Verwendung durch den Grafikkern 2700 aufweisen kann. In mindestens einer Ausführungsform weist die zusätzliche Festfunktionslogik 2716 eine zusätzliche Geometrie-Pipeline zur Verwendung beim positionsgebundenen Shading auf. Bei dem positionsgebundenen Shading gibt es mindestens zwei Geometrie-Pipelines, nämlich eine vollständige Geometrie-Pipeline innerhalb der Geometrie/Festfunktions-Pipeline 2716, 2736, und eine Cull-Pipeline, die eine zusätzliche Geometrie-Pipeline ist und in der eine zusätzliche Festfunktionslogik 2716 enthalten sein kann. In mindestens einer Ausführungsform ist die Cull-Pipeline eine abgespeckte Version einer vollständigen Geometrie-Pipeline. In mindestens einer Ausführungsform können eine vollständige Pipeline und eine Cull-Pipeline verschiedene Instanzen einer Anwendung ausführen, wobei jede Instanz einen eigenen Kontext hat. In mindestens einer Ausführungsform kann das positionsgebundene Shading lange Cull-Läufe von verworfenen Dreiecken verbergen, so dass das Shading bei einigen Ausführungsformen früher abgeschlossen werden kann. Zum Beispiel kann in mindestens einer Ausführungsform die Cull-Pipeline-Logik innerhalb der zusätzlichen Festfunktionslogik 2716 Positions-Shader parallel zu einer Hauptanwendung ausführen und generiert im Allgemeinen kritische Ergebnisse schneller als eine vollständige Pipeline, da die Cull-Pipeline die Positionsattribute von Vertices abruft und schattiert, ohne eine Rasterung und ein Rendering von Pixeln in einen Frame-Puffer durchzuführen. In mindestens einer Ausführungsform kann die Cull-Pipeline die generierten kritischen Ergebnisse verwenden, um die Sichtbarkeitsinformationen für alle Dreiecke zu berechnen, ohne Rücksicht darauf, ob diese Dreiecke aussortiert sind. In mindestens einer Ausführungsform kann die vollständige Pipeline (die in diesem Fall als Wiederholungspipeline bezeichnet werden kann) Sichtbarkeitsinformationen verwenden, um aussortierte Dreiecke zu überspringen, um nur sichtbare Dreiecke zu schattieren, die schließlich an eine Rasterisierungsphase übergeben werden.
In mindestens einer Ausführungsform kann die zusätzliche Festfunktionslogik 2716 auch eine Logik zur Beschleunigung des maschinellen Lernens aufweisen, wie z.B. eine Logik zur Matrixmultiplikation mit fester Funktion, für Implementierungen, die Optimierungen für das Training oder Inferencing des maschinellen Lernens umfassen.
In mindestens einer Ausführungsform weist jeder Grafik-Unterkern 2701A-2701 F einen Satz von Ausführungsressourcen auf, die verwendet werden können, um Grafik-, Medien- und Rechenoperationen als Reaktion auf Anforderungen von Grafikpipeline-, Medienpipeline- oder Shader-Programmen durchzuführen. In mindestens einer Ausführungsform weisen die Grafik-Unterkerne 2701A-2701F mehrere EU-Arrays 2702A-2702F, 2704A-2704F, eine Thread-Dispatch- und Inter-Thread-Kommunikationslogik (TD/IC) 2703A-2703F, einen 3D-Sampler (z.B. Textur) 2705A-2705F, einen Media-Sampler 2706A-2706F, einen Shader-Prozessor 2707A-2707F und einen gemeinsamen lokalen Speicher (SLM) 2708A-2708F auf. Die EU-Anordnungen 2702A-2702F, 2704A-2704F weisen jeweils mehrere Ausführungseinheiten auf, bei denen es sich um Allzweck-Grafikverarbeitungseinheiten handelt, die in der Lage sind, Gleitkomma- und Ganzzahl-/Festkomma-Logikoperationen bei einer Grafik-, Medien- oder Rechenoperation, einschließlich Grafik-, Medien- oder Rechenshader-Programmen, durchzuführen. In mindestens einer Ausführungsform führt die TD/IC-Logik 2703A-2703F lokale Thread-Dispatch- und Thread-Steuerungsoperationen für Ausführungseinheiten innerhalb eines Unterkerns durch und erleichtert die Kommunikation zwischen Threads, die auf Ausführungseinheiten eines Unterkerns ausgeführt werden. In mindestens einer Ausführungsform kann der 3D-Sampler 2705A-2705F Textur- oder andere 3D-Grafikdaten in den Speicher einlesen. In mindestens einer Ausführungsform kann der 3D-Sampler Texturdaten auf der Grundlage eines konfigurierten Abtaststatus und eines mit einer bestimmten Textur verbundenen Texturformats unterschiedlich lesen. In mindestens einer Ausführungsform kann der Mediensampler 2706A-2706F ähnliche Leseoperationen auf der Grundlage eines Typs und Formats durchführen, die mit den Mediendaten verbunden sind. In mindestens einer Ausführungsform kann jeder Grafik-Unterkern 2701A-2701 F abwechselnd einen vereinheitlichten 3D- und MedienSampler aufweisen. In mindestens einer Ausführungsform können Threads, die auf Ausführungseinheiten innerhalb jedes der Unterkerne 2701A-2701 F ausgeführt werden, den gemeinsamen lokalen Speicher 2708A-2708F innerhalb jedes Unterkerns nutzen, um Threads, die innerhalb einer Thread-Gruppe ausgeführt werden, die Ausführung unter Verwendung eines gemeinsamen Pools von On-Chip-Speicher zu ermöglichen.
In mindestens einer Ausführungsform erzeugen die Unterkerne 2701A-2701 F parallel Gruppierungen von Geräten zur Nutzung eines Frequenzbands, und wählt der Verarbeitungskern 2700 eine der erzeugten Gruppierungen aus.
28A und 28B zeigen die Thread-Ausführungslogik 2800, die eine Anordnung von Verarbeitungselementen eines Grafikprozessorkerns gemäß mindestens einer Ausführungsform aufweist. 28A veranschaulicht mindestens eine Ausführungsform, in der die Thread-Ausführungslogik 2800 verwendet wird. 28B veranschaulicht beispielhafte interne Details einer Ausführungseinheit gemäß mindestens einer Ausführungsform.
Wie es in 28A dargestellt ist, weist die Thread-Ausführungslogik 2800 in mindestens einer Ausführungsform einen Shader-Prozessor 2802, einen Thread-Verteiler 2804, einen Befehlscache 2806, eine skalierbare Ausführungseinheitenanordnung mit einer Vielzahl von Ausführungseinheiten 2808A-2808N, einen Sampler 2810, einen Daten-Cache 2812 und einen Datenanschluss 2814 auf. In mindestens einer Ausführungsform kann eine skalierbare Ausführungseinheitenanordnung dynamisch skaliert werden, indem eine oder mehrere Ausführungseinheiten (z.B. eine der Ausführungseinheiten 2808A, 2808B, 2808C, 2808D bis 2808N-1 und 2808N) auf der Grundlage der Rechenanforderungen einer Arbeitslast aktiviert oder deaktiviert werden. In mindestens einer Ausführungsform sind die skalierbaren Ausführungseinheiten über eine Verbindungsstruktur miteinander verbunden, die eine Verbindung zu jeder Ausführungseinheit herstellt. In mindestens einer Ausführungsform weist die Thread-Ausführungslogik 2800 eine oder mehrere Verbindungen zum Speicher auf, z. B. zum Systemspeicher oder zum Cache-Speicher, und zwar über einen oder mehrere der folgenden Elemente: Befehlscache 2806, Datenanschluss 2814, Sampler 2810 und Ausführungseinheiten 2808A-2808N. In mindestens einer Ausführungsform ist jede Ausführungseinheit (z.B. 2808A) eine eigenständige programmierbare Mehrzweck-Recheneinheit, die in der Lage ist, mehrere gleichzeitige Hardware-Threads auszuführen und dabei mehrere Datenelemente parallel für jeden Thread zu verarbeiten. In mindestens einer Ausführungsform ist die Anordnung der Ausführungseinheiten 2808A-2808N so skalierbar, dass sie eine beliebige Anzahl einzelner Ausführungseinheiten aufweist.
In mindestens einer Ausführungsform werden die Ausführungseinheiten 2808A-2808N hauptsächlich zur Ausführung von Shader-Programmen verwendet. In mindestens einer Ausführungsform kann der Shader-Prozessor 2802 verschiedene Shader-Programme verarbeiten und die mit den Shader-Programmen verbundenen Ausführungs-Threads über einen Thread-Verteiler 2804 verteilen. In mindestens einer Ausführungsform weist der Thread-Verteiler 2804 eine Logik auf, um Thread-Initiierungsanforderungen von Grafik- und Medienpipelines zu vermitteln und angeforderte Threads auf einer oder mehreren Ausführungseinheiten in den Ausführungseinheiten 2808A-2808N zu instanziieren. In mindestens einer Ausführungsform kann eine Geometrie-Pipeline beispielsweise Vertex-, Tessellierungs- oder Geometrie-Shader an die Thread-Ausführungslogik zur Verarbeitung weiterleiten. In mindestens einer Ausführungsform kann der Thread-Verteiler 2804 auch Laufzeit-Thread-Erzeugungs-Anforderungen von ausführenden Shader-Programmen verarbeiten.
In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 2808A-2808N einen Befehlssatz, der eine native Unterstützung für viele Standard-3D-Grafik-Shader-Befehle aufweist, so dass Shader-Programme aus Grafikbibliotheken (z.B. Direct 3D und OpenGL) mit einer minimalen Übersetzung ausgeführt werden. In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten die Vertex- und Geometrieverarbeitung (z.B. Vertex-Programme, Geometrieprogramme, Vertex-Shader), die Pixelverarbeitung (z.B. Pixel-Shader, Fragment-Shader) und die allgemeine Verarbeitung (z.B. Rechen- und Media-Shader). In mindestens einer Ausführungsform ist jede der Ausführungseinheiten 2808A-2808N, die eine oder mehrere arithmetische Logikeinheiten (ALUs) aufweisen, zur SIMD-Ausführung (Single Instruction Multiple Data) fähig, und der Multi-Thread-Betrieb ermöglicht trotz höherer Latenzzeiten bei Speicherzugriffen eine effiziente Ausführungsumgebung. In mindestens einer Ausführungsform verfügt jeder Hardware-Thread innerhalb jeder Ausführungseinheit über eine eigene Registerdatei mit hoher Bandbreite und einen zugehörigen unabhängigen Thread-Status. In mindestens einer Ausführungsform erfolgt die Ausführung mit mehreren Threads pro Takt auf Pipelines, die Ganzzahl-, Gleitkomma- und Doppelpräzisionsoperationen, SIMD-Verzweigungsfähigkeit, logische Operationen, transzendentale Operationen und andere verschiedene Operationen ausführen können. In mindestens einer Ausführungsform bewirkt die Abhängigkeitslogik in den Ausführungseinheiten 2808A-2808N, dass ein wartender Thread in den Ruhezustand versetzt wird, bis die angeforderten Daten zurückgegeben wurden, während er auf Daten aus dem Speicher oder einer der gemeinsam genutzten Funktionen wartet. In mindestens einer Ausführungsform können, während ein wartender Thread schläft, Hardware-Ressourcen für die Verarbeitung anderer Threads verwendet werden. Zum Beispiel kann in mindestens einer Ausführungsform eine Ausführungseinheit während einer Verzögerung, die mit einer Vertex-Shader-Operation verbunden ist, Operationen für einen Pixel-Shader, Fragment-Shader oder eine andere Art von Shader-Programm durchführen, das einen anderen Vertex-Shader aufweist.
In mindestens einer Ausführungsform arbeitet jede Ausführungseinheit in den Ausführungseinheiten 2808A-2808N mit Anordnungen von Datenelementen. In mindestens einer Ausführungsform ist eine Anzahl von Datenelementen die „Ausführungsgröße“ oder die Anzahl von Kanälen für eine Anweisung. In mindestens einer Ausführungsform ist ein Ausführungskanal eine logische Ausführungseinheit für den Zugriff auf Datenelemente, die Maskierung und die Flusssteuerung innerhalb von Anweisungen. In mindestens einer Ausführungsform kann die Anzahl der Kanäle unabhängig von der Anzahl der physischen Arithmetic Logic Units (ALUs) oder Floating Point Units (FPUs) für einen bestimmten Grafikprozessor sein. In mindestens einer Ausführungsform unterstützen die Ausführungseinheiten 2808A-2808N Ganzzahl- und Gleitkomma-Datentypen.
In mindestens einer Ausführungsform weist der Befehlssatz einer Ausführungseinheit SIMD-Befehle auf. In mindestens einer Ausführungsform können verschiedene Datenelemente als gepackter Datentyp in einem Register gespeichert werden, und die Ausführungseinheit verarbeitet verschiedene Elemente basierend auf der Datengröße der Elemente. Zum Beispiel werden in mindestens einer Ausführungsform bei der Bearbeitung eines 256 Bit breiten Vektors 256 Bits eines Vektors in einem Register gespeichert, und eine Ausführungseinheit bearbeitet einen Vektor als vier separate gepackte 64-Bit-Datenelemente (Datenelemente der Größe Quad-Word (QW)), als acht separate gepackte 32-Bit-Datenelemente (Datenelemente der Größe Double Word (DW)), als sechzehn separate gepackte 16-Bit-Datenelemente (Datenelemente der Größe Word (W)) oder als zweiunddreißig separate 8-Bit-Datenelemente (Datenelemente der Größe Byte (B)). In mindestens einer Ausführungsform sind jedoch auch andere Vektorbreiten und Registergrößen möglich.
In mindestens einer Ausführungsform können eine oder mehrere Ausführungseinheiten zu einer fusionierten Ausführungseinheit 2809A-2809N mit einer Thread-Steuerungslogik (2807A-2807N) kombiniert werden, die den fusionierten EUs gemeinsam ist. In mindestens einer Ausführungsform können mehrere EUs zu einer EU-Gruppe verschmolzen werden. In mindestens einer Ausführungsform kann jede EU in einer fusionierten EU-Gruppe so ausgestaltet sein, dass sie einen separaten SIMD-Hardware-Thread ausführt. Die Anzahl der EUs in einer fusionierten EU-Gruppe kann je nach Ausführungsform variieren. In mindestens einer Ausführungsform können verschiedene SIMD-Breiten pro EU ausgeführt werden, die unter anderem SIMD8, SIMD16 und SIMD32 beinhalten. In mindestens einer Ausführungsform weist jede fusionierte Grafikausführungseinheit 2809A-2809N mindestens zwei Ausführungseinheiten auf. In mindestens einer Ausführungsform weist die fusionierte Ausführungseinheit 2809A beispielsweise eine erste EU 2808A, eine zweite EU 2808B und eine Thread-Steuerlogik 2807A auf, die der ersten EU 2808A und der zweiten EU 2808B gemeinsam ist. In mindestens einer Ausführungsform steuert die Thread-Steuerlogik 2807A Threads, die auf der fusionierten Grafikausführungseinheit 2809A ausgeführt werden, so dass jede EU innerhalb der fusionierten Ausführungseinheiten 2809A-2809N unter Verwendung eines gemeinsamen Befehlszeigerregisters ausgeführt werden kann.
In mindestens einer Ausführungsform weist die Thread-Ausführungslogik 2800 einen oder mehrere interne Befehlscaches (z.B. 2806) auf, um Thread-Befehle für Ausführungseinheiten zu cachen. In mindestens einer Ausführungsform sind ein oder mehrere Daten-Caches (z.B. 2812) vorhanden, um Thread-Daten während der Thread-Ausführung zu cachen. In mindestens einer Ausführungsform ist ein Sampler 2810 vorhanden, um Textur-Sampling für 3D-Operationen und Medien-Sampling für Medien-Operationen bereitzustellen. In mindestens einer Ausführungsform weist der Sampler 2810 eine spezielle Textur- oder Mediensampling-Funktionalität auf, um Textur- oder Mediendaten während des Sampling-Prozesses zu verarbeiten, bevor er die gesampelten Daten an eine Ausführungseinheit weitergibt.
In mindestens einer Ausführungsform senden Grafik- und Medienpipelines während der Ausführung Thread-Initiierungsanforderungen an die Thread-Ausführungslogik 2800 über die Thread-Erzeugungs- und Versandlogik. In mindestens einer Ausführungsform wird, sobald eine Gruppe geometrischer Objekte verarbeitet und in Pixeldaten gerastert wurde, die Pixelprozessorlogik (z.B. Pixel-Shader-Logik, Fragment-Shader-Logik usw.) innerhalb des Shader-Prozessors 2802 aufgerufen, um darüber hinaus Ausgabeinformationen zu berechnen und zu veranlassen, dass die Ergebnisse in Ausgabeflächen (z.B. Farbpuffer, Tiefenpuffer, Schablonenpuffer usw.) geschrieben werden. In mindestens einer Ausführungsform berechnet ein Pixel-Shader oder Fragment-Shader die Werte verschiedener Vertex-Attribute, die über ein gerastertes Objekt interpoliert werden sollen. In mindestens einer Ausführungsform führt die Pixelprozessorlogik innerhalb des Shader-Prozessors 2802 dann ein über eine Anwendungsprogrammierschnittstelle (API) bereitgestelltes Pixel- oder Fragment-Shader-Programm aus. In mindestens einer Ausführungsform leitet der Shader-Prozessor 2802 zur Ausführung eines Shader-Programms Threads über den Thread-Verteiler 2804 an eine Ausführungseinheit (z.B. 2808A) weiter. In mindestens einer Ausführungsform verwendet der Shader-Prozessor 2802 die Texturabtastlogik im Abtaster 2810, um auf Texturdaten in den im Speicher abgelegten Texturkarten zuzugreifen. In mindestens einer Ausführungsform werden durch arithmetische Operationen an Texturdaten und Eingabegeometriedaten Pixelfarbdaten für jedes geometrische Fragment berechnet oder ein oder mehrere Pixel von der weiteren Verarbeitung ausgeschlossen.
In mindestens einer Ausführungsform stellt der Datenanschluss 2814 einen Speicherzugriffsmechanismus für die Thread-Ausführungslogik 2800 bereit, um verarbeitete Daten zur weiteren Verarbeitung auf einer Grafikprozessor-Ausgabepipeline in den Speicher auszugeben. In mindestens einer Ausführungsform weist der Datenanschluss 2814 einen oder mehrere Cache-Speicher (z.B. den Daten-Cache 2812) auf oder ist mit diesen gekoppelt, um Daten für den Speicherzugriff über einen Datenanschluss zwischenzuspeichern.
Wie in 28B dargestellt ist, kann eine Grafikausführungseinheit 2808 in mindestens einer Ausführungsform eine Befehlsabrufeinheit 2837, eine allgemeine Registerdateianordnung (GRF) 2824, eine architektonische Registerdateianordnung (ARF) 2826, einen Thread-Zuteiler 2822, eine Sendeeinheit 2830, eine Verzweigungseinheit 2832, einen Satz SIMD-Gleitkommaeinheiten (FPUs) 2834 und in mindestens einer Ausführungsform einen Satz dedizierter ganzzahliger SIMD-ALUs 2835 aufweisen. In mindestens einer Ausführungsform weisen die GRF 2824 und die ARF 2826 einen Satz allgemeiner Registerdateien und Architekturregisterdateien auf, die jedem gleichzeitigen Hardware-Thread zugeordnet sind, der in der Grafikausführungseinheit 2808 aktiv sein kann. In mindestens einer Ausführungsform wird der architektonische Zustand pro Thread in der ARF 2826 verwaltet, während die während der Thread-Ausführung verwendeten Daten in der GRF 2824 gespeichert werden. In mindestens einer Ausführungsform kann der Ausführungszustand jedes Threads, der Befehlszeiger für jeden Thread aufweist, in Thread-spezifischen Registern in der ARF 2826 gehalten werden.
In mindestens einer Ausführungsform hat die Grafikausführungseinheit 2808 eine Architektur, die eine Kombination aus simultanem Multi-Threading (SMT) und feinkörnigem Interleaved Multi-Threading (IMT) ist. In mindestens einer Ausführungsform weist die Architektur eine modulare Konfiguration auf, die zur Entwurfszeit auf der Grundlage einer angestrebten Anzahl gleichzeitiger Threads und der Anzahl von Registern pro Ausführungseinheit fein abgestimmt werden kann, wobei die Ressourcen der Ausführungseinheit auf die Logik aufgeteilt werden, die zur Ausführung mehrerer gleichzeitiger Threads verwendet wird.
In mindestens einer Ausführungsform kann die Grafikausführungseinheit 2808 mehrere Befehle gemeinsam ausgeben, die jeweils unterschiedliche Befehle sein können. In mindestens einer Ausführungsform kann der Thread-Zuteiler 2822 des Threads der Grafikausführungseinheit 2808 Anweisungen an eine der Sendeeinheiten 2830, Verzweigungseinheiten 2842 oder SIMD-FPU(s) 2834 zur Ausführung weiterleiten. In mindestens einer Ausführungsform kann jeder Thread auf 128 Allzweckregister innerhalb der GRF 2824 zugreifen, wobei jedes Register 32 Byte speichern kann, die als SIMD-8-Element-Vektor von 32-Bit-Datenelementen zugänglich sind. In mindestens einer Ausführungsform hat jeder Thread der Ausführungseinheit Zugriff auf 4 KByte innerhalb der GRF 2824, obwohl die Ausführungsformen nicht so beschränkt sind und bei anderen Ausführungen mehr oder weniger Registerressourcen bereitgestellt werden können. In mindestens einer Ausführungsform können bis zu sieben Threads gleichzeitig ausgeführt werden, obwohl die Anzahl der Threads pro Ausführungseinheit je nach Ausführungsform auch variieren kann. In mindestens einer Ausführungsform, bei der sieben Threads auf 4 KByte zugreifen können, kann die GRF 2824 insgesamt 28 KByte speichern. In mindestens einer Ausführungsform können flexible Adressierungsmodi ermöglichen, dass Register gemeinsam adressiert werden, um effektiv breitere Register zu bilden oder um strided rechteckige Blockdatenstrukturen darzustellen.
In mindestens einer Ausführungsform werden Speicheroperationen, Abtastoperationen und andere Systemkommunikationen mit längerer Latenzzeit über „Sende“-Befehle abgewickelt, die von einer Nachrichten-Durchlass-Sendeeinheit 2830 ausgeführt werden. In mindestens einer Ausführungsform werden Verzweigungsbefehle an eine dedizierte Verzweigungseinheit 2832 weitergeleitet, um Divergenz und eventuelle Konvergenz bezüglich SIMD zu ermöglichen.
In mindestens einer Ausführungsform weist die Grafikausführungseinheit 2808 eine oder mehrere SIMD-Gleitkommaeinheiten (FPU(s)) 2834 auf, um Gleitkommaoperationen durchzuführen. In mindestens einer Ausführungsform unterstützen die FPU(s) 2834 auch Ganzzahlberechnungen. In mindestens einer Ausführungsform kann (können) die FPU(s) 2834 bis zu einer Anzahl M von 32-Bit-Gleitkomma- (oder Ganzzahl-) Operationen oder bis zu 2M 16-Bit-Ganzzahl- oder 16-Bit-Gleitkomma-Operationen bezüglich SIMD ausführen. In mindestens einer Ausführungsform bietet mindestens eine der FPU(s) erweiterte mathematische Fähigkeiten zur Unterstützung von transzendentalen mathematischen Funktionen mit hohem Durchsatz und 64-Bit-Gleitkommaoperationen mit doppelter Genauigkeit. In mindestens einer Ausführungsform ist auch ein Satz von 8-Bit-Integer-SIMD-ALUs 2835 vorhanden, die speziell für die Durchführung von Operationen im Zusammenhang mit Berechnungen zum maschinellen Lernen optimiert sein können.
In mindestens einer Ausführungsform können Anordnungen aus mehreren Instanzen der Grafikausführungseinheit 2808 in einer Grafik-Unterkern-Gruppierung (z.B. einem Unter-Slice) instanziiert sein. In mindestens einer Ausführungsform kann die Ausführungseinheit 2808 Anweisungen über eine Vielzahl von Ausführungskanälen ausführen. In mindestens einer Ausführungsform wird jeder Thread, der auf der Grafikausführungseinheit 2808 ausgeführt wird, auf einem anderen Kanal ausgeführt.
In mindestens einer Ausführungsform erzeugen Arrays mehrerer Instanzen der Grafikausführungseinheit 2808 parallel Gruppierungen von Geräten, um ein Frequenzband zu nutzen.
29 veranschaulicht eine Parallelverarbeitungseinheit („PPU“) 2900 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist die PPU 2900 mit maschinenlesbarem Code ausgestaltet, der, wenn er von der PPU 2900 ausgeführt wird, die PPU 2900 veranlasst, einige oder alle der in dieser Offenbarung beschriebenen Prozesse und Techniken durchzuführen. In mindestens einer Ausführungsform ist die PPU 2900 ein Multi-Thread-Prozessor, der auf einer oder mehreren integrierten Einrichtungen implementiert ist und der Multithreading als eine Technik zum Verbergen von Latenzzeiten verwendet, die dazu dient, computerlesbare Befehle (auch als maschinenlesbare Befehle oder einfach Befehle bezeichnet) auf mehreren Threads parallel zu verarbeiten. In mindestens einer Ausführungsform bezieht sich ein Thread auf einen Ausführungsstrang und ist eine Instanziierung eines Satzes von Anweisungen, die zur Ausführung durch die PPU 2900 konfiguriert sind. In mindestens einer Ausführungsform ist die PPU 2900 eine Grafikverarbeitungseinheit („GPU“), die so konfiguriert ist, dass sie eine Grafik-Rendering-Pipeline zur Verarbeitung dreidimensionaler („3D“) Grafikdaten implementiert, um zweidimensionale („2D“) Bilddaten für die Anzeige auf einer Einrichtung wie einer Flüssigkristallanzeige („LCD“) zu erzeugen. In mindestens einer Ausführungsform wird die PPU 2900 verwendet, um Berechnungen wie lineare Algebra-Operationen und Operationen des maschinellen Lernens durchzuführen. 29 veranschaulicht ein Beispiel für einen Parallelprozessor, der nur zur Veranschaulichung dient und als nicht begrenzendes Beispiel für Prozessorarchitekturen zu verstehen ist, die im Rahmen dieser Offenbarung in Betracht gezogen werden, wobei jeder geeignete Prozessor zur Ergänzung und/oder zum Ersatz desselben verwendet werden kann.
In mindestens einer Ausführungsform sind eine oder mehrere PPUs 2900 so ausgestaltet, dass sie Anwendungen für High Performance Computing („HPC“), Rechenzentren und maschinelles Lernen beschleunigen. In mindestens einer Ausführungsform ist die PPU 2900 so ausgestaltet, dass sie Deep-Learning-Systeme und -Anwendungen beschleunigt, die die folgenden nicht einschränkenden Beispiele einschließen: autonome Fahrzeugplattformen, Deep Learning, hochpräzise Sprach-, Bild- und Texterkennungssysteme, intelligente Videoanalyse, molekulare Simulationen, Arzneimittelentdeckung, Krankheitsdiagnose, Wettervorhersage, Big-Data-Analytik, Astronomie, Molekulardynamiksimulation, Finanzmodellierung, Robotik, Fabrikautomatisierung, Echtzeit-Sprachübersetzung, Online-Suchoptimierung und personalisierte Benutzerempfehlungen und mehr.
In mindestens einer Ausführungsform weist die PPU 2900 ohne Einschränkung eine Input/Output (I/O-)-Einheit bzw. Eingabe/Ausgabe (E/A)-Einheit 2906, eine Front-End-Einheit 2910, eine Planereinheit 2912, eine Arbeitsverteilungseinheit 2914, einen Hub 2916, ein Koppelfeld („Xbar“) 2920, einen oder mehrere allgemeine Verarbeitungscluster („GPCs“) 2918 und eine oder mehrere Partitionseinheiten („Speicherpartitionseinheiten“) 2922 auf. In mindestens einer Ausführungsform ist die PPU 2900 mit einem Host-Prozessor oder anderen PPUs 2900 über eine oder mehrere Hochgeschwindigkeits-GPU-Verbindungen („GPU-Interconnects“) 2908 verbunden. In mindestens einer Ausführungsform ist die PPU 2900 mit einem Host-Prozessor oder anderen peripheren Einrichtungen über eine Zwischenverbindung 2902 verbunden. In mindestens einer Ausführungsform ist die PPU 2900 mit einem lokalen Speicher verbunden, der eine oder mehrere Speichereinrichtungen („Speicher“) 2904 umfasst. In mindestens einer Ausführungsform weisen die Speichereinrichtungen 2904 ohne Einschränkung eine oder mehrere dynamische Direktzugriffsspeicher („DRAM“)-Einrichtungen auf. In mindestens einer Ausführungsform sind eine oder mehrere DRAM-Vorrichtungen als Subsysteme mit Speicher mit hoher Bandbreite („HBM“) ausgestaltet und/oder konfigurierbar, wobei in jeder Einrichtung mehrere DRAM-Dies gestapelt sind.
In mindestens einer Ausführungsform kann sich die Hochgeschwindigkeits-GPU-Verbindung 2908 auf eine drahtbasierte Mehrspur-Kommunikationsverbindung beziehen, die von Systemen verwendet wird, die skalierbar sind und eine oder mehrere PPUs 2900 aufweisen, die mit einer oder mehreren Zentraleinheiten („CPUs“) kombiniert sind, und die Cache-Kohärenz zwischen PPUs 2900 und CPUs sowie CPU-Mastering unterstützt. In mindestens einer Ausführungsform werden Daten und/oder Befehle durch die Hochgeschwindigkeits-GPU-Verbindung 2908 über den Hub 2916 zu/von anderen Einheiten der PPU 2900 übertragen, wie z.B. einer oder mehreren Kopiermaschinen, Video-Encodern, Video-Decodern, Energieverwaltungseinheiten und anderen Komponenten, die in 29 möglicherweise nicht explizit dargestellt sind.
In mindestens einer Ausführungsform ist die I/O-Einheit 2906 so ausgestaltet, dass sie Kommunikationen (z.B. Befehle, Daten) von einem Host-Prozessor (in 29 nicht dargestellt) über den Systembus 2902 sendet und empfängt. In mindestens einer Ausführungsform kommuniziert die I/O-Einheit 2906 mit dem Host-Prozessor direkt über den Systembus 2902 oder über eine oder mehrere zwischengeschaltete Einrichtungen wie z.B. eine Speicherbrücke. In mindestens einer Ausführungsform kann die I/O-Einheit 2906 mit einem oder mehreren anderen Prozessoren, z.B. einer oder mehreren PPUs 2900, über den Systembus 2902 kommunizieren. In mindestens einer Ausführungsform implementiert die I/O-Einheit 2906 eine Peripheral Component Interconnect Express („PCle“) Schnittstelle für die Kommunikation über einen PCIe-Bus. In mindestens einer Ausführungsform implementiert die I/O-Einheit 2906 Schnittstellen für die Kommunikation mit externen Einrichtungen.
In mindestens einer Ausführungsform decodiert die I/O-Einheit 2906 über den Systembus 2902 empfangene Pakete. In mindestens einer Ausführungsform stellen mindestens einige Pakete Befehle dar, die so ausgestaltet sind, dass sie die PPU 2900 veranlassen, verschiedene Operationen durchzuführen. In mindestens einer Ausführungsform überträgt die I/O-Einheit 2906 decodierte Befehle an verschiedene andere Einheiten der PPU 2900, wie es von den Befehlen angegeben ist. In mindestens einer Ausführungsform werden Befehle an die Front-End-Einheit 2910 und/oder an den Hub 2916 oder andere Einheiten der PPU 2900, wie eine oder mehrere Kopiermaschinen, einen Video-Encoder, einen Video-Decoder, eine Energieverwaltungseinheit usw., übertragen, (in 29 nicht explizit dargestellt). In mindestens einer Ausführungsform ist die I/O-Einheit 2906 so ausgestaltet, dass sie die Kommunikation zwischen und unter verschiedenen logischen Einheiten der PPU 2900 leitet.
In mindestens einer Ausführungsform codiert ein vom Host-Prozessor ausgeführtes Programm einen Befehlsstrom in einem Puffer, der der PPU 2900 Arbeitslasten zur Verarbeitung bereitstellt. In mindestens einer Ausführungsform umfasst eine Arbeitslast Befehle und Daten, die von diesen Befehlen verarbeitet werden sollen. In mindestens einer Ausführungsform ist der Puffer ein Bereich in einem Speicher, auf den sowohl der Host-Prozessor als auch die PPU 2900 zugreifen können (z.B. Lese-/Schreibzugriff) - eine Host-Schnittstelleneinheit kann so ausgestaltet sein, dass sie auf den Puffer in einem mit dem Systembus 2902 verbundenen Systemspeicher über Speicheranforderungen zugreift, die von der I/O-Einheit 2906 über den Systembus 2902 übertragen werden. In mindestens einer Ausführungsform schreibt der Host-Prozessor einen Befehlsstrom in den Puffer und überträgt dann einen Zeiger auf den Beginn des Befehlsstroms an die PPU 2900, so dass die Front-End-Einheit 2910 Zeiger auf einen oder mehrere Befehlsströme empfängt und einen oder mehrere Befehlsströme verwaltet, Befehle aus den Befehlsströmen liest und Befehle an verschiedene Einheiten der PPU 2900 weiterleitet.
In mindestens einer Ausführungsform ist die Front-End-Einheit 2910 mit der Planereinheit 2912 gekoppelt, die verschiedene GPCs 2918 zur Verarbeitung von Tasks ausgestaltet, die durch einen oder mehrere Befehlsströme definiert sind. In mindestens einer Ausführungsform ist die Planereinheit 2912 so ausgestaltet, dass sie Zustandsinformationen in Bezug auf verschiedene, von der Planereinheit 2912 verwaltete Tasks verfolgt, wobei die Zustandsinformationen angeben können, welchem der GPCs 2918 eine Task zugewiesen ist, ob die Task aktiv oder inaktiv ist, welche Prioritätsstufe der Task zugeordnet ist und so weiter. In mindestens einer Ausführungsform verwaltet die Planereinheit 2912 die Ausführung einer Vielzahl von Tasks auf einem oder mehreren GPCs 2918.
In mindestens einer Ausführungsform ist die Planereinheit 2912 mit der Arbeitsverteilungseinheit 2914 gekoppelt, die so ausgestaltet ist, dass sie Tasks zur Ausführung auf den GPCs 2918 auswählt. In mindestens einer Ausführungsform verfolgt die Arbeitsverteilungseinheit 2914 eine Anzahl geplanter Tasks, die von der Planungseinheit 2912 empfangen wurden, und die Arbeitsverteilungseinheit 2914 verwaltet einen Pool ausstehender Tasks und einen Pool aktiver Tasks für jeden der GPCs 2918. In mindestens einer Ausführungsform umfasst der Pool ausstehender Tasks eine Anzahl von Slots (z.B. 32 Slots), die Tasks enthalten, die zur Verarbeitung durch einen bestimmten GPC 2918 zugewiesen sind; der Pool aktiver Tasks kann eine Anzahl von Slots (z.B. 4 Slots) für Tasks umfassen, die aktiv von den GPCs 2918 verarbeitet werden, so dass, wenn einer der GPCs 2918 die Ausführung einer Task abschließt, diese Task aus dem Pool aktiver Tasks für den GPC 2918 entfernt wird und eine der anderen Tasks aus dem Pool ausstehender Tasks ausgewählt und zur Ausführung auf dem GPC 2918 eingeplant wird. In mindestens einer Ausführungsform wird, wenn eine aktive Task auf dem GPC 2918 im Leerlauf ist, z.B. während des Wartens auf die Auflösung einer Datenabhängigkeit, die aktive Task aus dem GPC 2918 entfernt und in den Pool der anstehenden Tasks zurückgeführt werden, während eine andere Task im Pool der anstehenden Tasks ausgewählt und für die Ausführung auf dem GPC 2918 eingeplant wird.
In mindestens einer Ausführungsform kommuniziert die Arbeitsverteilungseinheit 2914 mit einem oder mehreren GPCs 2918 über die XBar 2920. In mindestens einer Ausführungsform ist die XBar 2920 ein Verbindungsnetzwerk, das viele Einheiten der PPU 2900 mit anderen Einheiten der PPU 2900 verbindet und so ausgestaltet werden kann, dass es die Arbeitsverteilungseinheit 2914 mit einem bestimmten GPC 2918 verbindet. In mindestens einer Ausführungsform können auch eine oder mehrere andere Einheiten der PPU 2900 über den Hub 2916 mit der XBar 2920 verbunden sein.
In mindestens einer Ausführungsform werden die Tasks von der Planereinheit 2912 verwaltet und von der Arbeitsverteilungseinheit 2914 an einen der GPCs 2918 weitergeleitet. Der GPC 2918 ist ausgestaltet, um Tasks zu verarbeiten und Ergebnisse zu erzeugen. In mindestens einer Ausführungsform können die Ergebnisse von anderen Tasks innerhalb des GPC 2918 aufgenommen, über die XBar 2920 an einen anderen GPC 2918 weitergeleitet oder im Speicher 2904 abgelegt werden. In mindestens einer Ausführungsform können die Ergebnisse in den Speicher 2904 über Partitionseinheiten 2922 geschrieben werden, die eine Speicherschnittstelle zum Lesen und Schreiben von Daten in/aus dem Speicher 2904 implementieren. In mindestens einer Ausführungsform können die Ergebnisse über eine Hochgeschwindigkeits-GPU-Verbindung 2908 an eine andere PPU 2904 oder CPU übertragen werden. In mindestens einer Ausführungsform weist die PPU 2900 ohne Einschränkung eine Anzahl U von Partitionseinheiten 2922 auf, die der Anzahl der mit der PPU 2900 verbundenen separaten und unterschiedlichen Speichereinrichtungen 2904 entspricht. In mindestens einer Ausführungsform wird die Partitionseinheit 2922 hier in Verbindung mit 30 ausführlicher beschrieben.
In mindestens einer Ausführungsform führt ein Host-Prozessor einen Treiberkern aus, der eine Anwendungsprogrammierschnittstelle („API“) implementiert, die es einer oder mehreren auf dem Host-Prozessor ausgeführten Anwendungen ermöglicht, Operationen zur Ausführung auf der PPU 2900 zu planen. In mindestens einer Ausführungsform werden mehrere Rechenanwendungen gleichzeitig von der PPU 2900 ausgeführt, und die PPU 2900 bietet Isolierung, Dienstgüte („QoS“) und unabhängige Adressräume für mehrere Rechenanwendungen. In mindestens einer Ausführungsform generiert eine Anwendung Anweisungen (z.B. in Form von API-Aufrufen), die den Treiberkern veranlassen, eine oder mehrere Tasks zur Ausführung durch die PPU 2900 zu generieren, und der Treiberkern gibt Tasks an einen oder mehrere Streams aus, die von der PPU 2900 verarbeitet werden. In mindestens einer Ausführungsform umfasst jede Task eine oder mehrere Gruppen von zusammenhängenden Threads, die als Warp bezeichnet werden können. In mindestens einer Ausführungsform umfasst ein Warp eine Vielzahl zusammengehöriger Threads (z.B. 32 Threads), die parallel ausgeführt werden können. In mindestens einer Ausführungsform können sich kooperierende Threads auf eine Vielzahl von Threads beziehen, die Anweisungen zur Ausführung von Tasks aufweisen und Daten über einen gemeinsamen Speicher austauschen. In mindestens einer Ausführungsform werden Threads und kooperierende Threads gemäß mindestens einer Ausführungsform in Verbindung mit 30 ausführlicher beschrieben.
30 veranschaulicht einen allgemeinen Verarbeitungscluster („GPC“) 3000 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform handelt es sich bei dem GPC 3000 um den GPC 3018 aus 30. In mindestens einer Ausführungsform weist jeder GPC 3000 ohne Einschränkung eine Anzahl von Hardware-Einheiten für die Verarbeitung von Tasks auf, und jeder GPC 3000 weist ohne Einschränkung einen Pipeline-Verwalter 3002, eine Pre-Raster-Operationseinheit („PROP“) 3004, eine Raster-Maschine 3008, ein Arbeitsverteilungs-Koppelfeld („WDX“) 3016, eine Speicherverwaltungseinheit („MMU“) 3018, einen oder mehrere Datenverarbeitungscluster („DPCs“) 3006 und jede geeignete Kombination von Teilen auf.
In mindestens einer Ausführungsform wird der Betrieb des GPC 3000 durch den Pipeline-Verwalter 3002 gesteuert. In mindestens einer Ausführungsform verwaltet der Pipeline-Verwalter 3002 die Konfiguration eines oder mehrerer DPCs 3006 für die Verarbeitung von Tasks, die dem GPC 3000 zugewiesen sind. In mindestens einer Ausführungsform konfiguriert der Pipeline-Verwalter 3002 mindestens einen von einem oder mehreren DPCs 3006, um mindestens einen Abschnitt einer Grafik-Rendering-Pipeline zu implementieren. In mindestens einer Ausführungsform ist der DPC 3006 so ausgestaltet, dass er ein Vertex-Shader-Programm auf einem programmierbaren Streaming-Multiprozessor („SM“) 3014 ausführt. In mindestens einer Ausführungsform ist der Pipeline-Verwalter 3002 so ausgestaltet, dass er die von einer Arbeitsverteilungseinheit empfangenen Pakete an geeignete logische Einheiten innerhalb des GPC 3000 weiterleitet, wobei einige Pakete an Hardwareeinheiten mit fester Funktion im PROP 3004 und/oder in der Rastermaschine 3008 weitergeleitet werden können, während andere Pakete an DPCs 3006 zur Verarbeitung durch eine Primitivmaschine 3012 oder SM 3014 weitergeleitet werden können. In mindestens einer Ausführungsform konfiguriert der Pipeline-Verwalter 3002 mindestens einen der DPCs 3006 zur Implementierung eines Modells eines neuronalen Netzes und/oder einer Rechenpipeline.
In mindestens einer Ausführungsform ist die PROP-Einheit 3004 so ausgestaltet, dass sie die von der Rastermaschine 3008 und den DPCs 3006 erzeugten Daten an eine Raster Operations („ROP“)-Einheit in der Partitionseinheit 3022 weiterleitet, die oben in Verbindung mit 30 ausführlicher beschrieben ist. In mindestens einer Ausführungsform ist die PROP-Einheit 3004 so ausgestaltet, dass sie Optimierungen für die Farbmischung durchführt, Pixeldaten organisiert, Adressübersetzungen vornimmt und vieles mehr. In mindestens einer Ausführungsform weist die Rastermaschine 3008 ohne Einschränkung eine Reihe von Hardware-Einheiten mit fester Funktion auf, die so konfiguriert sind, dass sie verschiedene Rasteroperationen durchführen, und die Rastermaschine 3008 weist ohne Einschränkung eine Setup-Maschine, eine Grobraster-Maschine, eine Culling-Maschine, eine Clipping-Maschine, eine Feinraster-Maschine, eine Tile-Coalescing-Maschine und eine beliebige geeignete Kombination davon auf. In mindestens einer Ausführungsform empfängt die Setup-Maschine transformierte Vertices und erzeugt Ebenengleichungen, die mit einer durch Vertices definierten geometrischen Primitive verbunden sind; die Ebenengleichungen werden an die Grobraster-Maschine übertragen, um Abdeckungsinformationen (z.B. eine x-, y-Abdeckungsmaske für eine Kachel) für die Primitive zu erzeugen; die Ausgabe der Grobraster-Maschine wird an die Culling-Maschine übertragen, wo Fragmente, die dem Primitive zugeordnet sind und einen z-Test nicht bestehen, aussortiert werden, und an eine Clipping-Maschine übertragen, wo Fragmente, die außerhalb eines Sichtkegelvolumens liegen, abgeschnitten werden. In mindestens einer Ausführungsform werden die Fragmente, die das Clipping und Culling überstehen, an eine Feinraster-Maschine weitergeleitet, um Attribute für Pixelfragmente auf der Grundlage der von der Setup-Maschine erstellten Ebenengleichungen zu erzeugen. In mindestens einer Ausführungsform umfasst die Ausgabe der Raster-Maschine 3008 Fragmente, die von einer beliebigen geeigneten Einheit, wie z.B. einem in DPC 3006 implementierten Fragment-Shader, verarbeitet werden.
In mindestens einer Ausführungsform weist jeder DPC 3006, der in der GPC 3000 enthalten ist, ohne Einschränkung eine M-Pipe-Steuerung („MPC“) 3010, eine Primitiv-Maschine 3012, einen oder mehrere SMs 3014 und eine beliebige geeignete Kombination davon auf. In mindestens einer Ausführungsform steuert die MPC 3010 den Betrieb der DPC 3006 und leitet die vom Pipeline-Verwalter 3002 empfangenen Pakete an die entsprechenden Einheiten im DPC 3006 weiter. In mindestens einer Ausführungsform werden Pakete, die einem Vertex zugeordnet sind, an die Primitiv-Maschine 3012 weitergeleitet, die so ausgestaltet ist, dass sie Vertex-Attribute, die dem Vertex zugeordnet sind, aus dem Speicher abruft; im Gegensatz dazu können Pakete, die einem Shader-Programm zugeordnet sind, an den SM 3014 übertragen werden.
In mindestens einer Ausführungsform umfasst der SM 3014 ohne Einschränkung einen programmierbaren Streaming-Prozessor, der so gestaltet ist, dass er Tasks verarbeitet, die durch eine Anzahl von Threads dargestellt werden. In mindestens einer Ausführungsform ist der SM 3014 multi-threaded und so ausgestaltet, dass er eine Vielzahl von Threads (z.B. 32 Threads) aus einer bestimmten Gruppe von Threads gleichzeitig ausführt und eine Single-Instruction, Multiple-Data („SIMD“)-Architektur implementiert, bei der jeder Thread in einer Gruppe von Threads (z.B. ein Warp) so ausgestaltet ist, dass er einen anderen Datensatz auf der Grundlage desselben Satzes von Anweisungen verarbeitet. In mindestens einer Ausführungsform führen alle Threads in einer Gruppe von Threads dieselben Befehle aus. In mindestens einer Ausführungsform implementiert der SM 3014 eine Single-Instruction, Multiple Thread („SIMT“)-Architektur, bei der jeder Thread in einer Gruppe von Threads so ausgestaltet ist, dass er einen anderen Datensatz auf der Grundlage desselben Befehlssatzes verarbeitet, wobei jedoch die einzelnen Threads in der Gruppe von Threads während der Ausführung divergieren dürfen. In mindestens einer Ausführungsform werden ein Programmzähler, ein Aufrufstack und ein Ausführungsstatus für jeden Warp gehalten, wodurch die Gleichzeitigkeit zwischen Warps und die serielle Ausführung innerhalb von Warps ermöglicht wird, wenn Threads innerhalb eines Warps divergieren. In einer anderen Ausführungsform werden ein Programmzähler, ein Aufrufstack und ein Ausführungsstatus für jeden einzelnen Thread gehalten, was eine gleiche Nebenläufigkeit zwischen allen Threads innerhalb und zwischen Warps ermöglicht. In mindestens einer Ausführungsform wird der Ausführungsstatus für jeden einzelnen Thread gehalten, und Threads, die dieselben Befehle ausführen, können zur Verbesserung der Effizienz zusammengeführt und parallel ausgeführt werden. Mindestens eine Ausführungsform des SM 3014 wird hier ausführlicher beschrieben.
In mindestens einer Ausführungsform stellt die MMU 3018 eine Schnittstelle zwischen dem GPC 3000 und der Speicherpartitionseinheit (z.B. der Partitionseinheit 3022 in 30) bereit, und die MMU 3018 sorgt für die Übersetzung virtueller Adressen in physikalische Adressen, den Speicherschutz und die Konkurrenzbereinigung von Speicheranforderungen. In mindestens einer Ausführungsform stellt die MMU 3018 einen oder mehrere Übersetzungs-Lookaside-Puffer („TLBs“) zur Durchführung der Übersetzung virtueller Adressen in physische Adressen im Speicher bereit.
In mindestens einer Ausführungsform erzeugt der GPC 3000 parallel Gruppierungen von Geräten, um ein Frequenzband zu nutzen und eine der erzeugten Gruppierungen auszuwählen.
31 veranschaulicht eine Speicherpartitionseinheit 3100 einer Parallelverarbeitungseinheit („PPU“) in mindestens einer Ausführungsform. In mindestens einer Ausführungsform weist die Speicherpartitionierungseinheit 3100 ohne Einschränkung eine Raster Operations („ROP“)-Einheit 3102, einen Level Two („L2“)-Cache 3104, eine Speicherschnittstelle 3106 und jede geeignete Kombination davon auf. In mindestens einer Ausführungsform ist die Speicherschnittstelle 3106 mit dem Speicher gekoppelt. In mindestens einer Ausführungsform kann die Speicherschnittstelle 3106 32-, 64-, 128-, 1024-Bit-Datenbusse oder ähnliches für die Hochgeschwindigkeitsdatenübertragung implementieren. In mindestens einer Ausführungsform umfasst die PPU U Speicherschnittstellen 3106, eine Speicherschnittstelle 3106 pro Paar von Partitionseinheiten 3100, wobei jedes Paar von Partitionseinheiten 3100 mit einer entsprechenden Speichereinrichtung verbunden ist. In mindestens einer Ausführungsform kann die PPU beispielsweise mit bis zu Y Speichereinrichtungen verbunden sein, wie z. B. mit Speicherstacks mit hoher Bandbreite oder mit einem synchronen dynamischen wahlfreien Grafikspeicher mit doppelter Datenrate, Version 5 („GDDR5 SDRAM“).
In mindestens einer Ausführungsform implementiert die Speicherschnittstelle 3106 eine Speicherschnittstelle der zweiten Generation mit hoher Bandbreite („HBM2“), und Y ist gleich der Hälfte von U. In mindestens einer Ausführungsform befinden sich die HBM2-Speicherstacks auf demselben physischen Gehäuse wie die PPU, was im Vergleich zu herkömmlichen GDDR5-SDRAM-Systemen erhebliche Energie- und Flächeneinsparungen ermöglicht. In mindestens einer Ausführungsform weist jeder HBM2-Stack, ohne Einschränkung, vier Speicherchips auf und Y ist gleich 4, wobei jeder HBM2-Stack zwei 128-Bit-Kanäle pro Chip für insgesamt 8 Kanäle und eine Datenbusbreite von 1024 Bit aufweist. In mindestens einer Ausführungsform unterstützt der Speicher den Single-Error Correcting Double-Error Detecting („SECDED“) Error Correction Code („ECC“) zum Schutz der Daten. ECC bietet eine höhere Zuverlässigkeit für Datenverarbeitungsanwendungen, die empfindlich auf Datenverfälschung reagieren.
In mindestens einer Ausführungsform implementiert die PPU eine mehrstufige Speicherhierarchie. In mindestens einer Ausführungsform unterstützt die Speicherpartitionierungseinheit 3100 einen einheitlichen Speicher, um einen einzigen einheitlichen virtuellen Adressraum für die Zentraleinheit („CPU“) und den PPU-Speicher bereitzustellen, was die gemeinsame Nutzung von Daten zwischen virtuellen Speichersystemen ermöglicht. In mindestens einer Ausführungsform wird die Häufigkeit der Zugriffe einer PPU auf Speicher auf anderen Prozessoren verfolgt, um sicherzustellen, dass Speicherseiten in den physischen Speicher der PPU verschoben werden, die häufiger Zugriffe auf Seiten vornimmt. In mindestens einer Ausführungsform unterstützt die Hochgeschwindigkeits-GPU-Verbindung 3108 Adressübersetzungsdienste, die es der PPU ermöglichen, direkt auf die Seitentabellen der CPU zuzugreifen und der PPU vollen Zugriff auf den CPU-Speicher zu ermöglichen.
In mindestens einer Ausführungsform übertragen Kopiermodule Daten zwischen mehreren PPUs oder zwischen PPUs und CPUs. In mindestens einer Ausführungsform können Kopiermodule Seitenfehler für Adressen erzeugen, die nicht in Seitentabellen abgebildet sind, und die Speicherpartitionierungseinheit 3100 bearbeitet dann die Seitenfehler, indem sie die Adressen in die Seitentabelle abbildet, woraufhin das Kopiermodul die Übertragung durchführt. In mindestens einer Ausführungsform wird der Speicher für mehrere Kopiermaschinen-Operationen zwischen mehreren Prozessoren gepinnt (d. h. ist nicht auslagerbar), wodurch der verfügbare Speicher erheblich reduziert wird. In mindestens einer Ausführungsform können mit Hardware für Seitenfehler Adressen an Kopiermaschinen weitergegeben werden, ohne Rücksicht darauf, ob Speicherseiten resident sind, und der Kopiervorgang ist transparent.
Daten aus dem Speicher 3104 von 31 oder einem anderen Systemspeicher werden von der Speicherpartitionseinheit 3100 abgerufen und im L2-Cache 3104 gespeichert, der sich auf dem Chip befindet und in mindestens einer Ausführungsform von verschiedenen GPCs gemeinsam genutzt wird. Jede Speicherpartitionseinheit 3100 weist in mindestens einer Ausführungsform ohne Einschränkung mindestens einen Abschnitt des L2-Cache auf, der einer entsprechenden Einrichtung zugeordnet ist. In mindestens einer Ausführungsform sind Caches der unteren Ebene in verschiedenen Einheiten innerhalb von GPCs implementiert. In mindestens einer Ausführungsform kann jeder der SMs 3114 einen Cache der Ebene eins („L1“) implementieren, wobei der L1-Cache ein privater Speicher ist, der einem bestimmten SM 3114 zugeordnet ist, und Daten aus dem L2-Cache 3104 abgerufen und in jedem der L1-Caches zur Verarbeitung in Funktionseinheiten der SMs 3114 gespeichert werden. In mindestens einer Ausführungsform ist der L2-Cache 3104 mit der Speicherschnittstelle 3106 und der XBar 2920 verbunden.
Die ROP-Einheit 3102 führt in mindestens einer Ausführungsform Grafikrasteroperationen durch, die sich auf die Pixelfarbe beziehen, wie z.B. Farbkomprimierung, Pixelüberblendung und mehr. In mindestens einer Ausführungsform implementiert die ROP-Einheit 3102 eine Tiefenprüfung in Verbindung mit der Rastermaschine 3108, wobei sie eine Tiefe für eine Abtastposition, die mit einem Pixelfragment verbunden ist, von der Culling-Maschine der Rastermaschine 3108 erhält. In mindestens einer Ausführungsform wird die Tiefe gegen eine entsprechende Tiefe in einem Tiefenpuffer für einen mit dem Fragment verbundenen Probenort getestet. In mindestens einer Ausführungsform aktualisiert die ROP-Einheit 3102 den Tiefenpuffer und überträgt das Ergebnis des Tiefentests an die Rastermaschine 3108, wenn das Fragment den Tiefentest für den Probenort besteht. Es wird deutlich, dass die Anzahl der Partitionseinheiten 3100 von der Anzahl der GPCs abweichen kann, und daher kann jede ROP-Einheit 3102 in mindestens einer Ausführungsform mit jedem der GPCs gekoppelt sein. In mindestens einer Ausführungsform verfolgt die ROP-Einheit 3102 die von verschiedenen GPCs empfangenen Pakete und bestimmt, an welche ein von der ROP-Einheit 3102 erzeugtes Ergebnis über die XBar 2920 weitergeleitet wird.
32 veranschaulicht einen Streaming-Multiprozessor („SM“) 3200 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist der SM 3200 der SM von 32. In mindestens einer Ausführungsform weist der SM 3200 ohne Einschränkung einen Befehlscache 3202, eine oder mehrere Planereinheiten 3204, eine Registerdatei 3208, einen oder mehrere Verarbeitungskerne („Cores“) 3210, eine oder mehrere Spezialfunktionseinheiten („SFUs“) 3212, eine oder mehrere Lade-/Speichereinheiten („LSUs“) 3214, ein Verbindungsnetzwerk 3216, einen gemeinsamen Speicher/L1-Cache 3218 und eine beliebige geeignete Kombination davon auf. In mindestens einer Ausführungsform verteilt eine Arbeitsverteilungseinheit Tasks zur Ausführung auf allgemeinen Verarbeitungsclustern („GPCs“) von Parallelverarbeitungseinheiten („PPUs“), und jede Task wird einem bestimmten Datenverarbeitungscluster („DPC“) innerhalb eines GPCs zugewiesen, und wenn die Task mit einem Shader-Programm verbunden ist, wird die Task einem der SMs 3200 zugewiesen. In mindestens einer Ausführungsform empfängt die Planereinheit 3204 Tasks von der Arbeitsverteilungseinheit und verwaltet die Befehlsplanung für einen oder mehrere Thread-Blöcke, die dem SM 3200 zugewiesen sind. In mindestens einer Ausführungsform plant die Planereinheit 3204 Thread-Blöcke für die Ausführung als Warps von parallelen Threads, wobei jedem Thread-Block mindestens ein Warp zugewiesen wird. In mindestens einer Ausführungsform führt jeder Warp Threads aus. In mindestens einer Ausführungsform verwaltet die Planereinheit 3204 eine Vielzahl verschiedener Thread-Blöcke, indem sie den verschiedenen Thread-Blöcken Warps zuweist und dann während jedes Taktzyklus Anweisungen aus einer Vielzahl verschiedener kooperativer Gruppen an verschiedene Funktionseinheiten (z.B. Verarbeitungskerne 3210, SFUs 3212 und LSUs 3214) verteilt.
In mindestens einer Ausführungsform können sich kooperative Gruppen auf ein Programmiermodell zum Organisieren von Gruppen kommunizierender Threads beziehen, das es Entwicklern ermöglicht, die Granularität auszudrücken, mit der Threads kommunizieren, und um so reichhaltigere, effizientere parallele Dekompositionen zu ermöglichen. In mindestens einer Ausführungsform unterstützen kooperative Start-APIs die Synchronisierung zwischen Thread-Blöcken zur Ausführung paralleler Algorithmen. In mindestens einer Ausführungsform bieten Anwendungen herkömmlicher Programmiermodelle ein einziges, einfaches Konstrukt für die Synchronisierung kooperierender Threads: eine Barriere über alle Threads eines Thread-Blocks (z.B. die Funktion syncthreads( )). In mindestens einer Ausführungsform können Programmierer jedoch Gruppen von Threads mit einer kleineren Granularität als der des Thread-Blocks definieren und innerhalb der definierten Gruppen synchronisieren, um eine höhere Leistung, Designflexibilität und Software-Wiederverwendung in Form von gemeinsamen gruppenweiten Funktionsschnittstellen zu ermöglichen. In mindestens einer Ausführungsform ermöglichen kooperative Gruppen Programmierern, Gruppen von Threads explizit auf Subblock-(d. h. so klein wie ein einzelner Thread) und Multiblock-Granularität zu definieren und kollektive Operationen wie die Synchronisierung auf Threads in einer kooperativen Gruppe durchzuführen. In mindestens einer Ausführungsform unterstützt das Programmiermodell eine saubere Komposition über Softwaregrenzen hinweg, so dass Bibliotheken und Dienstprogramme innerhalb ihres lokalen Kontexts sicher synchronisieren können, ohne dass Annahmen über Konvergenz getroffen werden müssen. In mindestens einer Ausführungsform ermöglichen die Primitives für kooperative Gruppen neue Muster kooperativer Parallelität, die ohne Einschränkung Erzeuger-Verbraucher-Parallelität, opportunistische Parallelität und globale Synchronisierung über ein ganzes Raster von Thread-Blöcken einschließen.
In mindestens einer Ausführungsform ist eine Dispatcher-Einheit 3206 ausgestaltet, um Anweisungen an eine oder mehrere Funktionseinheiten zu übertragen, und die Planereinheit 3204 weist ohne Einschränkung zwei Dispatcher-Einheiten 3206 auf, die es ermöglichen, dass zwei verschiedene Anweisungen aus demselben Warp während jedes Taktzyklus versandt werden. In mindestens einer Ausführungsform weist jede Planereinheit 3204 eine einzelne Dispatcher-Einheit 3206 oder mehrere Dispatcher-Einheiten 3206 auf.
In mindestens einer Ausführungsform weist jeder SM 3200 ohne Einschränkung eine Registerdatei 3208 auf, die einen Satz von Registern für Funktionseinheiten des SM 3200 bereitstellt. In mindestens einer Ausführungsform ist die Registerdatei 3208 zwischen den einzelnen Funktionseinheiten aufgeteilt, so dass jeder Funktionseinheit ein eigener Abschnitt der Registerdatei 3208 zugewiesen ist. In mindestens einer Ausführungsform ist die Registerdatei 3208 zwischen verschiedenen Warps aufgeteilt, die von dem SM 3200 ausgeführt werden, und die Registerdatei 3208 stellt einen temporären Speicher für Operanden bereit, die mit Datenpfaden von Funktionseinheiten verbunden sind. In mindestens einer Ausführungsform umfasst jeder SM 3200 ohne Einschränkung eine Vielzahl von L-Verarbeitungskernen 3210. In mindestens einer Ausführungsform weist der SM 3200 ohne Einschränkung eine große Anzahl (z.B. 328 oder mehr) unterschiedlicher Verarbeitungskerne 3210 auf. In mindestens einer Ausführungsform weist jeder Verarbeitungskern 3210 in mindestens einer Ausführungsform ohne Einschränkung eine Vollpipeline-, Einzelpräzisions-, Doppelpräzisions- und/oder gemischte Präzisionsverarbeitungseinheit auf, die ohne Einschränkung eine arithmetische Gleitkomma-Logikeinheit und eine arithmetische Ganzzahl-Logikeinheit umfasst. In mindestens einer Ausführungsform implementieren die arithmetischen Gleitkomma-Logikeinheiten den Standard IEEE 754-2008 für Gleitkomma-Arithmetik. In mindestens einer Ausführungsform weisen die Verarbeitungskerne 3210 ohne Einschränkung 64 Gleitkomma-Kerne mit einfacher Genauigkeit (32 Bit), 64 Ganzzahl-Kerne, 32 Gleitkomma-Kerne mit doppelter Genauigkeit (64 Bit) und 8 Tensor-Kerne auf.
Tensorkerne sind gemäß mindestens einer Ausführungsform für die Durchführung von Matrixoperationen ausgestaltet. In mindestens einer Ausführungsform sind ein oder mehrere Tensorkerne in den Verarbeitungskernen 3210 vorhanden. In mindestens einer Ausführungsform sind Tensorkerne so ausgestaltet, dass sie Deep-Learning-Matrixarithmetik durchführen, wie z.B. Faltungsoperationen für das Training und Inferencing von neuronalen Netzen. In mindestens einer Ausführungsform arbeitet jeder Tensorkern mit einer 4x4-Matrix und führt eine Matrixmultiplikations- und Akkumulationsoperation D = A X B + C durch, wobei A, B, C und D 4x4-Matrizen sind.
In mindestens einer Ausführungsform sind die Matrixmultiplikationseingänge A und B 16-Bit-Gleitkommamatrizen und die Akkumulationsmatrizen C und D sind 16-Bit-Gleitkomma- oder 32-Bit-Gleitkommamatrizen. In mindestens einer Ausführungsform arbeiten die Tensorkerne mit 16-Bit-Gleitkomma-Eingangsdaten und 32-Bit-Gleitkomma-Akkumulation. In mindestens einer Ausführungsform werden für die 16-Bit-Gleitkommamultiplikation 64 Operationen verwendet, was zu einem Produkt mit voller Genauigkeit führt, das dann unter Verwendung einer 32-Bit-Gleitkomma-Addition mit anderen Zwischenprodukten zu einer 4x4x4-Matrixmultiplikation akkumuliert wird. In mindestens einer Ausführungsform werden Tensor-Kerne verwendet, um viel größere zweidimensionale oder höherdimensionale Matrixoperationen durchzuführen, die aus diesen kleineren Elementen aufgebaut sind. In mindestens einer Ausführungsform stellt eine API wie die CUDA 9 C++ API spezialisierte Operationen zum Laden, Multiplizieren und Akkumulieren von Matrizen sowie zum Speichern von Matrizen bereit, um Tensorkerne von einem CUDA C++-Programm aus effizient zu nutzen. In mindestens einer Ausführungsform auf CUDA-Ebene geht die Schnittstelle auf Warp-Ebene von Matrizen der Größe 16x16 aus, die sich über alle 32 Threads des Warp erstrecken.
In mindestens einer Ausführungsform umfasst jeder SM 3200 ohne Einschränkung M SFUs 3212, die spezielle Funktionen ausführen (z.B. Attributauswertung, reziproke Quadratwurzel und dergleichen). In mindestens einer Ausführungsform weisen die SFUs 3212 ohne Einschränkung eine Baum-Traversierungs-Einheit auf, die so ausgestaltet ist, dass sie eine hierarchische Baumdatenstruktur durchläuft. In mindestens einer Ausführungsform weisen die SFUs 3212 ohne Einschränkung eine Textureinheit auf, die so konfiguriert ist, dass sie Filteroperationen für die Texturabbildung durchführt. In mindestens einer Ausführungsform sind die Textureinheiten so ausgestaltet, dass sie Texturkarten (z.B. eine 2D-Anordnung von Texeln) aus dem Speicher laden und Texturkarten abtasten, um abgetastete Texturwerte zur Verwendung in von dem SM 3200 ausgeführten Shader-Programmen zu erzeugen. In mindestens einer Ausführungsform werden die Texturkarten im gemeinsamen Speicher/L1-Cache 3218 gespeichert. In mindestens einer Ausführungsform implementieren die Textureinheiten Texturoperationen wie Filteroperationen unter Verwendung von Mip-Maps (z.B. Texturkarten mit unterschiedlichen Detailstufen). In mindestens einer Ausführungsform weist jeder SM 3200, ohne Einschränkung, zwei Textureinheiten auf.
Jeder SM 3200 umfasst, ohne Einschränkung, N LSUs 3214, die in mindestens einer Ausführungsform Lade- und Speicheroperationen zwischen dem gemeinsamen Speicher/L1-Cache 3218 und der Registerdatei 3208 implementieren. Jeder SM 3200 weist ohne Einschränkung ein Verbindungsnetzwerk 3216 auf, das in mindestens einer Ausführungsform jede der Funktionseinheiten mit der Registerdatei 3208 und die LSU 3214 mit der Registerdatei 3208 und dem gemeinsamen Speicher/L1-Cache 3218 verbindet. In mindestens einer Ausführungsform ist das Verbindungsnetzwerk 3216 ein Koppelfeld, das so ausgestaltet sein kann, dass es jede der Funktionseinheiten mit jedem der Register in der Registerdatei 3208 verbindet und die LSUs 3214 mit der Registerdatei 3208 und den Speicherplätzen im gemeinsamen Speicher/L1-Cache 3218 verbindet.
In mindestens einer Ausführungsform ist der gemeinsam genutzte Speicher/L1-Cache 3218 eine Anordnung von On-Chip-Speicher, der in mindestens einer Ausführungsform die Datenspeicherung und die Kommunikation zwischen dem SM 3200 und der Primitiv-Maschine und zwischen Threads im SM 3200 ermöglicht. In mindestens einer Ausführungsform umfasst der gemeinsam genutzte Speicher/L1-Cache 3218 ohne Einschränkung eine Speicherkapazität von 128 KB und befindet sich im Pfad vom SM 3200 zur Partitionseinheit. In mindestens einer Ausführungsform wird der gemeinsame Speicher/L1-Cache 3218 zum Zwischenspeichern von Lese- und Schreiboperationen verwendet. In mindestens einer Ausführungsform sind einer oder mehrere von gemeinsamem Speicher/L1-Cache 3218, L2-Cache und Arbeitsspeicher Zusatzspeicher (Backing-Stores).
Die Kombination von Daten-Cache und gemeinsam genutzter Speicherfunktionalität in einem einzigen Speicherblock bietet in mindestens einer Ausführungsform eine verbesserte Leistung für beide Arten von Speicherzugriffen. In mindestens einer Ausführungsform wird die Kapazität von Programmen, die den gemeinsam genutzten Speicher nicht verwenden, als Cache genutzt oder kann von diesen genutzt werden, z.B. wenn der gemeinsam genutzte Speicher so ausgestaltet ist, dass er die Hälfte der Kapazität nutzt, können Textur- und Lade-/Speicheroperationen die verbleibende Kapazität nutzen. Durch die Integration in den gemeinsam genutzten Speicher/L1-Cache 3218 kann der gemeinsam genutzte Speicher/L1-Cache 3218 gemäß mindestens einer Ausführungsform als durchsatzstarke Leitung für Streaming-Daten fungieren und gleichzeitig Zugriff auf häufig wiederverwendete Daten mit hoher Bandbreite und geringer Latenz bieten. In mindestens einer Ausführungsform kann, wenn sie für allgemeine parallele Berechnungen ausgestaltet ist, eine einfachere Konfiguration im Vergleich zur Grafikverarbeitung verwendet werden. In mindestens einer Ausführungsform werden Grafikverarbeitungseinheiten mit festen Funktionen umgangen, wodurch ein wesentlich einfacheres Programmiermodell entsteht. In mindestens einer Ausführungsform weist die Arbeitsverteilungseinheit in der Konfiguration für allgemeine parallele Berechnungen Blöcke von Threads direkt den DPCs zu und verteilt sie. In mindestens einer Ausführungsform führen Threads in einem Block dasselbe Programm aus, wobei eine eindeutige Thread-ID in der Berechnung verwendet wird, um sicherzustellen, dass jeder Thread eindeutige Ergebnisse erzeugt, wobei der SM 3200 zur Ausführung des Programms und zur Durchführung von Berechnungen, der gemeinsame Speicher/L1-Cache 3218 zur Kommunikation zwischen Threads und die LSU 3214 zum Lesen und Schreiben des globalen Speichers über den gemeinsamen Speicher/L1-Cache 3218 und die Speicherpartitionseinheit verwendet werden. In mindestens einer Ausführungsform schreibt der SM 3200, wenn er für allgemeine parallele Berechnungen ausgestaltet ist, Befehle, die die Planereinheit 3204 verwenden kann, um neue Arbeiten auf DPCs zu starten.
In mindestens einer Ausführungsform ist die PPU in einem Desktop-Computer, einem Laptop-Computer, einem Tablet-Computer, Servern, Supercomputern, einem Smartphone (z.B. einer drahtlosen Handheld-Einrichtung), einem persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, einem Fahrzeug, einer am Kopf montierten Anzeige, einer elektronischen in der Hand gehaltenen Einrichtung usw. vorhanden oder damit verbunden. In mindestens einer Ausführungsform ist die PPU auf einem einzigen Halbleitersubstrat untergebracht. In mindestens einer Ausführungsform ist die PPU in einem System-on-a-Chip („SoC“) zusammen mit einer oder mehreren anderen Einrichtungen wie zusätzlichen PPUs, Speicher, einer CPU mit reduziertem Befehlssatz („RISC“), einer Speicherverwaltungseinheit („MMU“), einem Digital-Analog-Wandler („DAC“) und dergleichen vorhanden.
In mindestens einer Ausführungsform kann die PPU auf einer Grafikkarte vorhanden sein, die eine oder mehrere Speichereinrichtungen aufweist. In mindestens einer Ausführungsform kann die Grafikkarte so ausgestaltet sein, dass sie mit einem PCIe-Steckplatz auf einem Motherboard eines Desktop-Computers verbunden werden kann. In mindestens einer Ausführungsform kann die PPU eine integrierte Grafikverarbeitungseinheit („iGPU“) sein, die im Chipsatz der Hauptplatine vorhanden ist.
In mindestens einer Ausführungsform kann sich eine einzelne Halbleiterplattform auf eine einzige einheitliche halbleiterbasierte integrierte Schaltung oder einen Chip beziehen. In mindestens einer Ausführungsform können Multi-Chip-Module mit erhöhter Konnektivität verwendet werden, die einen On-Chip-Betrieb simulieren und wesentliche Verbesserungen gegenüber der Verwendung einer herkömmlichen Zentraleinheit („CPU“) und einer Bus-Implementierung bieten. In mindestens einer Ausführungsform können verschiedene Module auch separat oder in verschiedenen Kombinationen von Halbleiterplattformen je nach Wunsch des Benutzers angeordnet sein.
In mindestens einer Ausführungsform sind Computerprogramme in Form von maschinenlesbarem, ausführbarem Code oder Computersteuerungslogik-Algorithmen im Hauptspeicher 3204 und/oder im Sekundärspeicher gespeichert. Computerprogramme, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, ermöglichen es dem System 3200, verschiedene Funktionen gemäß mindestens einer Ausführungsform auszuführen. In mindestens einer Ausführungsform sind Speicher 3204, Speicher und/oder jeder andere Speicher mögliche Beispiele für computerlesbare Medien. In mindestens einer Ausführungsform kann sich der Sekundärspeicher auf jede geeignete Einrichtung oder jedes System beziehen, wie z.B. ein Festplattenlaufwerk und/oder ein Wechselspeicherlaufwerk, das ein Diskettenlaufwerk, ein Magnetbandlaufwerk, ein Compact-Disk-Laufwerk, ein DVD-Laufwerk, eine Aufnahmeeinrichtung, einen USB-Flash-Speicher usw. darstellt. In mindestens einer Ausführungsform ist die Architektur und/oder Funktionalität verschiedener vorhergehender Figuren im Zusammenhang mit der CPU 3202, dem Parallelverarbeitungssystem 3212, einem integrierten Schaltkreis, der mindestens einen Abschnitt der Fähigkeiten sowohl der CPU 3202 als auch des Parallelverarbeitungssystems 3212 besitzt, einem Chipsatz (z.B. eine Gruppe integrierter Schaltkreise, die als Einheit zur Ausführung verwandter Funktionen usw. entworfen und verkauft wird) und jeder geeigneten Kombination integrierter Schaltkreise implementiert.
In mindestens einer Ausführungsform ist die Architektur und/oder Funktionalität verschiedener vorhergehender Figuren im Zusammenhang mit einem allgemeinen Computersystem, einem Leiterplattensystem, einem Spielkonsolensystem für Unterhaltungszwecke, einem anwendungsspezifischen System und mehr implementiert. In mindestens einer Ausführungsform kann das Computersystem 3200 die Form eines Desktop-Computers, eines Laptops, eines Tablet-Computers, eines Servers, eines Supercomputers, eines Smartphones (z.B. einer drahtlosen, in der Hand gehaltenen Einrichtung), eines persönlichen digitalen Assistenten („PDA“), einer Digitalkamera, eines Fahrzeugs, einer auf dem Kopf montierten Anzeige, einer in der Hand gehaltenen elektronischen Einrichtung, einer Mobiltelefoneinrichtung, eines Fernsehers, einer Workstation, von Spielkonsolen, eines eingebetteten Systems und/oder jeder anderen Art von Logik annehmen.
In mindestens einer Ausführungsform weist das Parallelverarbeitungssystem 1212 ohne Einschränkung eine Vielzahl von Parallelverarbeitungseinheiten („PPUs“) 1214 und zugehörige Speicher 1216 auf. In mindestens einer Ausführungsform sind die PPUs 1214 mit einem Host-Prozessor oder anderen peripheren Einrichtungen über eine Zwischenverbindung 1218 und einen Switch 1220 oder Multiplexer verbunden. In mindestens einer Ausführungsform verteilt das Parallelverarbeitungssystem 1212 Rechenaufgaben auf PPUs 1214, die parallelisierbar sein können - beispielsweise als Teil der Verteilung von Rechenaufgaben auf mehrere Thread-Blöcke der Grafikverarbeitungseinheit („GPU“). In mindestens einer Ausführungsform wird der Speicher gemeinsam genutzt und ist für einige oder alle PPUs 1214 zugänglich (z.B. für Lese- und/oder Schreibzugriffe), obwohl ein solcher gemeinsam genutzter Speicher zu Leistungseinbußen im Vergleich zur Nutzung von lokalem Speicher und Registern führen kann, die in einer PPU 1214 resident sind. In mindestens einer Ausführungsform wird der Betrieb der PPUs 1214 durch Verwendung eines Befehls wie _syncthreads() synchronisiert, wobei alle Threads in einem Block (z.B. über mehrere PPUs 1214 ausgeführt) einen bestimmten Punkt der Codeausführung erreichen müssen, bevor sie fortfahren.
In mindestens einer Ausführungsform erzeugt das Parallelverarbeitungssystem 1212 parallel Gruppierungen von Geräten, um ein Frequenzband zu nutzen, und wählt eine der erzeugten Gruppierungen aus.
NETZWERKE
33 veranschaulicht ein Netzwerk 3300 für die Kommunikation von Daten innerhalb eines drahtlosen 5G-Kommunikationsnetzwerks gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform umfasst das Netzwerk 3300 eine Basisstation 3306 mit einem Abdeckungsbereich 3304, eine Vielzahl von mobilen Einrichtungen 3308 und ein Backhaul-Netzwerk 3302. In mindestens einer Ausführungsform, wie dargestellt, baut die Basisstation 3306 Uplink- und/oder Downlink-Verbindungen mit mobilen Einrichtungen 3308 auf, die dazu dienen, Daten von mobilen Einrichtungen 3308 zur Basisstation 3306 und umgekehrt zu übertragen. In mindestens einer Ausführungsform können die über Uplink-/Downlink-Verbindungen übertragenen Daten sowohl Daten aufweisen, die zwischen mobilen Einrichtungen 3308 kommuniziert werden, als auch Daten, die über das Backhaul-Netzwerk 3302 zu/von einer Gegenstelle (nicht dargestellt) übertragen werden. In mindestens einer Ausführungsform bezieht sich der Begriff „Basisstation“ auf eine beliebige Komponente (oder eine Sammlung von Komponenten), die so ausgestaltet ist, dass sie einen drahtlosen Zugang zu einem Netzwerk bereitstellt, wie z.B. eine erweiterte Basisstation (eNB), eine Makrozelle, eine Femtozelle, ein Wi-Fi-Zugangspunkt (AP) oder andere drahtlose Einrichtungen. In mindestens einer Ausführungsform können die Basisstationen einen drahtlosen Zugang gemäß einem oder mehreren drahtlosen Kommunikationsprotokollen bereitstellen, z.B. Long Term Evolution (LTE), LTE Advanced (LTE-A), High Speed Packet Access (HSPA), Wi-Fi 3302.11a/b/g/n/ac, usw. In mindestens einer Ausführungsform bezieht sich der Begriff „mobile Einrichtung“ auf eine beliebige Komponente (oder eine Sammlung von Komponenten), die in der Lage ist, eine drahtlose Verbindung mit einer Basisstation herzustellen, wie z.B. ein Benutzergerät (UE), eine Mobilstation (STA) und andere drahtlos arbeitende Einrichtungen. Bei einigen Ausführungsformen kann das Netzwerk 3300 verschiedene andere drahtlose Einrichtungen umfassen, wie z.B. ein Relais, einen Low-Power-Knoten usw.
In mindestens einer Ausführungsform wird die Kommunikation in einem Netzwerk 3300 durch ein System durchgeführt, das parallel Gruppierungen von Geräten zur Nutzung eines Frequenzbands erzeugt und eine der erzeugten Gruppierungen auswählt.
34 veranschaulicht eine Netzwerkarchitektur 3400 für ein drahtloses 5G-Netzwerk gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform, wie dargestellt, weist die Netzwerkarchitektur 3400 ein Funkzugangsnetzwerk (RAN) 3404, einen Evolved Packet Core (EPC) 3402, der als Kernnetzwerk bezeichnet werden kann, und ein Heimatnetzwerk 3416 eines UE 3408 auf, das versucht, auf das RAN 3404 zuzugreifen. In mindestens einer Ausführungsform bilden das RAN 3404 und der EPC 3402 ein drahtloses Dienstnetzwerk. In mindestens einer Ausführungsform weist das RAN 3404 eine Basisstation 3406 auf, und der EPC 3402 weist eine Mobilitätsverwaltungseinheit (MME) 3412, ein Serving Gateway (SGW) 3410 und ein Packet Data Network (PDN) Gateway (PGW) 3414 auf. In mindestens einer Ausführungsform weist das Heimnetzwerk 3416 einen Anwendungsserver 3418 und einen Home Subscriber Server (HSS) 3420 auf. In mindestens einer Ausführungsform kann der HSS 3420 Teil des Heimnetzes 3416, des EPC 3402 und/oder von Varianten davon sein.
In mindestens einer Ausführungsform ist die MME 3412 ein Anschlusspunkt in einem Netzwerk für Verschlüsselung/Integritätsschutz für NAS-Signalisierung und handhabt die Verwaltung von Sicherheitsschlüsseln. In mindestens einer Ausführungsform sollte beachtet werden, dass der Begriff „MME“ in 4G-LTE-Netzen verwendet wird und dass 5G-LTE-Netze einen Security Anchor Node (SEAN) oder eine Security Access Function (SEAF) aufweisen können, die ähnliche Funktionen ausführen. In mindestens einer Ausführungsform können die Begriffe „MME“, „SEAN“ und „SEAF“ austauschbar verwendet werden. In mindestens einer Ausführungsform bietet die MME 3412 auch eine Steuerebenenfunktion für die Mobilität zwischen LTE- und 2G/3G-Zugangsnetzen sowie eine Schnittstelle zu den Heimatnetzen von Roaming-UEs. In mindestens einer Ausführungsform leitet die SGW 3410 Benutzerdatenpakete weiter und fungiert gleichzeitig als Mobilitätsanker für eine Benutzerebene bei Handover. In mindestens einer Ausführungsform stellt das PGW 3414 die Konnektivität von UEs zu externen Paketdatennetzwerken bereit, indem es als Ausgangs- und Eingangspunkt für den Verkehr von UEs dient. In mindestens einer Ausführungsform ist der HSS 3420 eine zentrale Datenbank, die benutzer- und abonnementbezogene Informationen enthält. In mindestens einer Ausführungsform ist der Anwendungsserver 3418 eine zentrale Datenbank, die benutzerbezogene Informationen über verschiedene Anwendungen enthält, die die Netzwerkarchitektur 3400 nutzen und darüber kommunizieren können.
In mindestens einer Ausführungsform wird die Kommunikation in einer Netzarchitektur 3400 durchgeführt, in welcher ein System, das parallel Gruppierungen von Geräten erzeugt, um ein Frequenzbands zu nutzen und eine der erzeugten Gruppierungen auszuwählen.
35 ist ein Diagramm, das einige grundlegende Funktionen eines mobilen Telekommunikationsnetzes/-systems veranschaulicht, das gemäß mindestens einer Ausführungsform nach den LTE- und 5G-Prinzipien arbeitet. In mindestens einer Ausführungsform weist ein mobiles Telekommunikationssystem eine Infrastruktureinrichtung auf, die Basisstationen 3514 umfasst, die mit einem Kernnetzwerk 3502 verbunden sind, das gemäß einer konventionellen Anordnung arbeitet, die für diejenigen, die mit Kommunikationstechnologie vertraut sind, verständlich ist. In mindestens einer Ausführungsform kann die Infrastruktureinrichtung 3514 auch als Basisstation, Netzwerkelement, Enhanced NodeB (eNodeB) oder als koordinierende Instanz bezeichnet werden und stellt eine drahtlose Zugangsschnittstelle für eine oder mehrere Kommunikationseinrichtungen innerhalb eines Abdeckungsbereichs oder einer Zelle bereit, der/die durch eine gestrichelte Linie 3504 dargestellt ist, die als Funkzugangsnetzwerk bezeichnet werden kann. In mindestens einer Ausführungsform können eine oder mehrere mobile Kommunikationseinrichtungen 3506 Daten durch Senden und Empfangen von Signalen, die Daten darstellen, über eine drahtlose Zugangsschnittstelle kommunizieren. In mindestens einer Ausführungsform kann das Kernnetzwerk 3502 auch eine Funktionalität einschließlich Authentifizierung, Mobilitätsmanagement, Aufladen usw. für Kommunikationseinrichtungen, die von einer Netzwerkinstanz bedient werden, aufweisen.
In mindestens einer Ausführungsform können die mobilen Kommunikationseinrichtungen von 35 auch als Kommunikationsendgeräte, Benutzergeräte (UE), Endgeräte usw. bezeichnet werden und sind so ausgestaltet, dass sie mit einer oder mehreren anderen Kommunikationseinrichtungen kommunizieren, die von einem gleichen oder einem anderen Versorgungsgebiet über eine Netzwerkinstanz versorgt werden. In mindestens einer Ausführungsform können diese Kommunikationen durch Senden und Empfangen von Signalen, die Daten darstellen, unter Verwendung einer drahtlosen Zugangsschnittstelle über Zweiwege-Kommunikationsverbindungen durchgeführt werden.
In mindestens einer Ausführungsform, wie sie in 35 gezeigt ist, weist einer der eNodeBs 3514a einen Sender 3512 zum Senden von Signalen über eine drahtlose Zugangsschnittstelle zu einer oder mehreren Kommunikationseinrichtungen oder UEs 3506 und einen Empfänger 3510 zum Empfangen von Signalen von einer oder mehreren UEs innerhalb des Versorgungsbereichs 3504 auf. In mindestens einer Ausführungsform steuert die Steuerung 3508 den Sender 3512 und den Empfänger 3510 zum Senden und Empfangen von Signalen über eine drahtlose Zugangsschnittstelle. In mindestens einer Ausführungsform kann die Steuerung 3508 eine Funktion zur Steuerung der Zuweisung von Kommunikationsressourcenelementen einer drahtlosen Zugangsschnittstelle ausführen und kann bei einigen Ausführungsformen einen Planer zur Planung von Übertragungen über eine drahtlose Zugangsschnittstelle sowohl für eine Uplink- als auch für eine Downlink-Strecke aufweisen.
In mindestens einer Ausführungsform ist ein beispielhaftes UE 3506a detaillierter dargestellt, das einen Sender 3520 zum Übertragen von Signalen auf einer Uplink-Strecke einer drahtlosen Zugangsschnittstelle zu eNodeB 3514 und einen Empfänger 3518 zum Empfangen von Signalen aufweist, die von eNodeB 3514 auf einer Downlink-Strecke über eine drahtlose Zugangsschnittstelle übertragen werden. In mindestens einer Ausführungsform werden der Sender 3520 und der Empfänger 3518 von einer Steuerung 3516 gesteuert.
In mindestens einer Ausführungsform erfolgt die Kommunikation zwischen einer Basisstation 3514 und Geräten 3506 durch paralleles Erzeugen von Gruppierungen von Geräten 3506, um ein Frequenzband zu nutzen und eine der erzeugten Gruppierungen auszuwählen.
36 veranschaulicht ein Funkzugangsnetzwerk 3600, das gemäß mindestens einer Ausführungsform Teil einer 5G-Netzwerkarchitektur sein kann. In mindestens einer Ausführungsform deckt das Funkzugangsnetzwerk 3600 eine geografische Region ab, die in eine Anzahl von zellularen Regionen (Zellen) unterteilt ist, die von einem Benutzergerät (UE) eindeutig identifiziert werden können, basierend auf einer Identifikation, die über ein geografisches Gebiet von einem Zugangspunkt oder einer Basisstation gesendet wird. In mindestens einer Ausführungsform können die Makrozellen 3640, 3628 und 3616 sowie eine Kleinzelle 3630 einen oder mehrere Sektoren aufweisen. In mindestens einer Ausführungsform ist ein Sektor ein Teilbereich einer Zelle, und alle Sektoren innerhalb einer Zelle werden von derselben Basisstation versorgt. In mindestens einer Ausführungsform kann eine einzelne logische Kennung, die zu diesem Sektor gehört, eine Funkverbindung innerhalb eines Sektors identifizieren. In mindestens einer Ausführungsform können mehrere Sektoren innerhalb einer Zelle durch Gruppen von Antennen gebildet werden, wobei jede Antenne für die Kommunikation mit UEs in einem Abschnitt einer Zelle zuständig ist.
In mindestens einer Ausführungsform wird jede Zelle von einer Basisstation (BS) bedient. In mindestens einer Ausführungsform ist eine Basisstation ein Netzelement in einem Funkzugangsnetzwerk, das für die Funkübertragung und den Funkempfang in einer oder mehreren Zellen zu oder von einem UE zuständig ist. In mindestens einer Ausführungsform kann eine Basisstation auch als Basis-Transceiver-Station (BTS), Funk-Basisstation, Funk-Transceiver, Transceiver-Funktion, Basic Service Set (BSS), Extended Service Set (ESS), Access Point (AP), Node B (NB), eNode B (eNB), gNode B (gNB) oder mit einer anderen geeigneten Terminologie bezeichnet werden. In mindestens einer Ausführungsform können die Basisstationen eine Backhaul-Schnittstelle zur Kommunikation mit einem Backhaul-Abschnitt eines Netzwerkes aufweisen. In mindestens einer Ausführungsform verfügt eine Basisstation über eine integrierte Antenne oder ist über Zuführungskabel mit einer Antenne oder einem Remote Radio Head (RRH) verbunden.
In mindestens einer Ausführungsform kann ein Backhaul eine Verbindung zwischen einer Basisstation und einem Kernnetzwerk bereitstellen, und bei einigen Ausführungsformen kann ein Backhaul eine Verbindung zwischen den jeweiligen Basisstationen herstellen. In mindestens einer Ausführungsform ist ein Kernnetzwerk ein Teil eines drahtlosen Kommunikationssystems, der im Allgemeinen unabhängig von der in einem Funkzugangsnetzwerk verwendeten Funkzugangstechnologie ist. In mindestens einer Ausführungsform können verschiedene Arten von Backhaul-Schnittstellen verwendet werden, z.B. eine direkte physische Verbindung, ein virtuelles Netzwerk oder ähnliches unter Verwendung eines geeigneten Transportnetzwerkes. In mindestens einer Ausführungsform können einige Basisstationen als integrierte Zugangs- und Backhaul-Knoten (IAB) ausgestaltet sein, bei denen ein drahtloses Spektrum sowohl für Zugangsverbindungen (d. h. drahtlose Verbindungen mit UEs) als auch für Backhaul-Verbindungen genutzt werden kann, was manchmal als drahtloses Self-Backhauling bezeichnet wird. In mindestens einer Ausführungsform kann durch drahtloses Self-Backhauling ein drahtloses Spektrum, das für die Kommunikation zwischen einer Basisstation und einem UE verwendet wird, für die Backhaul-Kommunikation genutzt werden, wodurch eine schnelle und einfache Einrichtung von hochdichten Kleinzellennetzwerken ermöglicht wird, im Gegensatz zu der Notwendigkeit, jede neue Basisstation mit einer eigenen festverdrahteten Backhaul-Verbindung auszustatten.
In mindestens einer Ausführungsform sind die Hochleistungs-Basisstationen 3636 und 3620 in den Zellen 3640 und 3628 dargestellt, und eine Hochleistungs-Basisstation 3610 ist gezeigt, die einen Remote Radio Head (RRH) 3612 in der Zelle 3616 steuert. In mindestens einer Ausführungsform können die Zellen 3640, 3628 und 3616 als Großraumzellen oder Makrozellen bezeichnet werden. In mindestens einer Ausführungsform ist in der kleinen Zelle 3630 (z.B. Mikrozelle, Picozelle, Femtozelle, Heimatbasisstation, Heimatknoten B, Heimat-eNode B usw.), die sich mit einer oder mehreren Makrozellen überschneiden kann, eine Basisstation 3634 mit geringer Leistung dargestellt, die als kleine Zelle oder Small Size Cell bezeichnet werden kann. In mindestens einer Ausführungsform kann die Dimensionierung der Zellen entsprechend dem Systemdesign und den Komponentenbeschränkungen erfolgen. In mindestens einer Ausführungsform kann ein Relaisknoten eingesetzt werden, um die Größe oder den Versorgungsbereich einer bestimmten Zelle zu vergrößern. In mindestens einer Ausführungsform kann das Funkzugangsnetzwerk 3600 eine beliebige Anzahl von drahtlosen Basisstationen und Zellen aufweisen. In mindestens einer Ausführungsform stellen die Basisstationen 3636, 3620, 3610, 3634 drahtlose Zugangspunkte zu einem Kernnetzwerk für eine beliebige Anzahl von mobilen Geräten bereit.
In mindestens einer Ausführungsform kann ein Quadcopter oder eine Drohne 3642 ausgestaltet sein, um als Basisstation zu fungieren. In mindestens einer Ausführungsform muss eine Zelle nicht unbedingt stationär sein, und ein geografisches Gebiet einer Zelle kann sich entsprechend dem Standort einer mobilen Basisstation wie dem Quadcopter 3642 bewegen.
In mindestens einer Ausführungsform unterstützt das Funkzugangsnetzwerk 3600 die drahtlose Kommunikation für mehrere mobile Geräte. In mindestens einer Ausführungsform wird ein mobiles Gerät üblicherweise als Benutzergerät (UE) bezeichnet, kann aber auch als Mobilstation (MS), Teilnehmerstation, mobile Einheit, Teilnehmereinheit, drahtlose Einheit, entfernte Einheit, mobile Einrichtung, drahtlose Einrichtung, drahtlose Kommunikationseinrichtung, entfernte Einrichtung, mobile Teilnehmerstation, Zugangsterminal (AT), mobiles Endgerät, drahtloses Endgerät, entferntes Endgerät, Handgerät, Terminal, Benutzeragent, mobiler Client, Client oder eine andere geeignete Terminologie bezeichnet werden. In mindestens einer Ausführungsform kann ein UE ein Gerät sein, das einem Benutzer den Zugang zu Netzwerkdiensten ermöglicht.
In mindestens einer Ausführungsform muss ein „mobiles“ Gerät nicht notwendigerweise die Fähigkeit haben, sich zu bewegen, und kann stationär sein. In mindestens einer Ausführungsform bezieht sich der Begriff „mobiles Gerät“ oder „mobile Einrichtung“ im weitesten Sinne auf eine Vielzahl von Einrichtungen und Technologien. In mindestens einer Ausführungsform kann ein mobiles Gerät ein Handy, ein Mobiltelefon, ein Smartphone, ein SIP-Telefon (Session Initiation Protocol), ein Laptop, ein Personal Computer (PC), ein Notebook, ein Netbook, ein Smartbook, ein Tablet, ein persönlicher digitaler Assistent (PDA), eine breite Palette eingebetteter Systeme, z. B, die einem „Internet der Dinge“ (loT) entsprechen, ein Automobil oder ein anderes Transportfahrzeug, ein ferngesteuerter Sensor oder Aktuator, ein Roboter oder eine Robotikeinrichtung, ein Satellitenradio, eine GPS-Einrichtung (Global Positioning System), eine Objektverfolgungseinrichtung, eine Drohne, ein Multicopter, ein Quadcopter, eine Fernsteuerungseinrichtung, eine Verbraucher- und/oder tragbare Einrichtung, wie eine Brille, eine tragbare Kamera, eine Virtual-Reality-Einrichtung, eine intelligente Uhr, ein Gesundheits- oder Fitness-Tracker, ein digitaler Audio-Player (z.B., MP3-Player), eine Kamera, eine Spielkonsole, eine Digital Home- oder Smart Home-Einrichtung wie eine Audio-, Video- und/oder Multimedia-Einrichtung, ein Gerät, ein Verkaufsautomat, eine intelligente Beleuchtung, ein Haussicherheitssystem, ein intelligenter Zähler, eine Sicherheitseinrichtung, ein Solarpanel oder eine Solaranlage, eine kommunale Infrastruktureinrichtung, die Strom (z.B. ein intelligentes Stromnetz), Beleuchtung, Wasser usw. steuert, eine industrielle Automatisierungs- und Unternehmenseinrichtung, eine Logistiksteuerung, landwirtschaftliche Geräte, militärische Verteidigungseinrichtungen, Fahrzeuge, Flugzeuge, Schiffe und Waffen usw. sein. In mindestens einer Ausführungsform kann ein mobiles Gerät für eine vernetzte Medizin oder telemedizinische Unterstützung sorgen, d. h. für eine Gesundheitsversorgung aus der Ferne. In mindestens einer Ausführungsform können telemedizinische Einrichtungen Telemedizin-Überwachungseinrichtungen und Telemedizin-Verwaltungseinrichtungen aufweisen, deren Kommunikation gegenüber anderen Arten von Informationen bevorzugt behandelt oder priorisiert werden kann, z.B. in Form eines priorisierten Zugriffs für den Transport kritischer Dienstdaten und/oder einer relevanten QoS für den Transport kritischer Dienstdaten.
In mindestens einer Ausführungsform können die Zellen des Funkzugangsnetzwerkes 3600 UEs aufweisen, die mit einem oder mehreren Sektoren jeder Zelle in Kommunikation stehen können. In mindestens einer Ausführungsform können UEs 3614 und 3608 über RRH 3612 mit der Basisstation 3610 kommunizieren; UEs 3622 und 3626 können mit der Basisstation 3620 kommunizieren; UE 3632 kann mit der Low-Power-Basisstation 3634 kommunizieren; UEs 3638 und 3618 können mit der Basisstation 3636 kommunizieren; und UE 3644 kann mit der mobilen Basisstation 3642 kommunizieren. In mindestens einer Ausführungsform kann jede Basisstation 3610, 3620, 3634, 3636 und 3642 so ausgestaltet sein, dass sie einen Zugangspunkt zu einem Kernnetzwerk (nicht gezeigt) für alle UEs in den jeweiligen Zellen und Übertragungen von einer Basisstation (z.B. Basisstation 3636) zu einem oder mehreren UEs (z.B. UEs 3638 und 3618) können als Downlink-Übertragungen (DL) bezeichnet werden, während die Übertragungen von einem UE (z.B. UE 3638) zu einer Basisstation als Uplink-Übertragungen (UL) bezeichnet werden können. In mindestens einer Ausführungsform kann sich die Downlink-Strecke auf eine Punkt-zu-Mehrpunkt-Übertragung beziehen, die als Broadcast Channel Multiplexing bezeichnet werden kann. In mindestens einer Ausführungsform kann sich die Uplink-Strecke auf eine Punkt-zu-Punkt-Übertragung beziehen.
In mindestens einer Ausführungsform kann der Quadcopter 3642, der als mobiler Netzwerkknoten bezeichnet werden kann, so ausgestaltet sein, dass er innerhalb der Zelle 3640 als ein UE fungiert, indem er mit der Basisstation 3636 kommuniziert. In mindestens einer Ausführungsform können mehrere UEs (z.B. UEs 3622 und 3626) miteinander kommunizieren, indem sie Peer-to-Peer- (P2P) oder Sidelink-Signale 3624 verwenden, die eine Basisstation wie die Basisstation 3620 umgehen können.
In mindestens einer Ausführungsform wird die Fähigkeit eines UE, während der Bewegung unabhängig von seinem Standort zu kommunizieren, als Mobilität bezeichnet. In mindestens einer Ausführungsform baut eine Mobilitätsmanagementeinheit (MME) verschiedene physikalische Kanäle zwischen einem UE und einem Funkzugangsnetzwerk auf, unterhält sie und gibt sie wieder frei. In mindestens einer Ausführungsform kann eine DL-basierte Mobilität oder UL-basierte Mobilität von einem Funkzugangsnetzwerk 3600 genutzt werden, um Mobilität und Handover zu ermöglichen (d. h. die Übertragung der Verbindung eines UE von einem Funkkanal zu einem anderen). In mindestens einer Ausführungsform kann ein UE in einem Netzwerk, das für DL-basierte Mobilität ausgestaltet ist, verschiedene Parameter eines Signals von seiner versorgenden Zelle sowie verschiedene Parameter von Nachbarzellen überwachen, und je nach Qualität dieser Parameter kann ein UE die Kommunikation mit einer oder mehreren Nachbarzellen aufrechterhalten. In mindestens einer Ausführungsform kann ein Endgerät, wenn die Signalqualität einer benachbarten Zelle die der bedienenden Zelle für eine bestimmte Zeitspanne übersteigt oder wenn sich ein Endgerät von einer Zelle zu einer anderen bewegt, einen Handoff oder Handover von einer bedienenden Zelle zu einer benachbarten (Ziel-)Zelle durchführen. In mindestens einer Ausführungsform kann sich das UE 3618 (dargestellt als Fahrzeug, obwohl jede geeignete Form von UE verwendet werden kann) von einem geografischen Gebiet, das einer Zelle entspricht, wie z.B. der versorgenden Zelle 3640, zu einem geografischen Gebiet bewegen, das einer Nachbarzelle entspricht, wie z.B. der Nachbarzelle 3616. In mindestens einer Ausführungsform kann das UE 3618 eine Berichtsnachricht an seine bedienende Basisstation 3636 senden, die seinen Zustand anzeigt, wenn die Signalstärke oder -qualität von einer Nachbarzelle 3616 die seiner bedienenden Zelle 3640 für eine bestimmte Zeitspanne übersteigt. In mindestens einer Ausführungsform kann das UE 3618 einen Handover-Befehl empfangen und einen Handover zur Zelle 3616 durchführen.
In mindestens einer Ausführungsform können UL-Referenzsignale von jedem UE durch ein für UL-basierte Mobilität ausgestaltetes Netzwerk verwendet werden, um eine bedienende Zelle (Serving Cell) für jedes UE auszuwählen. In mindestens einer Ausführungsform können die Basisstationen 3636, 3620 und 3610/3612 vereinheitlichte Synchronisationssignale (z.B. vereinheitlichte Primärsynchronisationssignale (PSS), vereinheitlichte Sekundärsynchronisationssignale (SSS) und vereinheitlichte Physical Broadcast Channels (PBCH) senden. In mindestens einer Ausführungsform können die UEs 3638, 3618, 3622, 3626, 3614 und 3608 einheitliche Synchronisationssignale empfangen, eine Trägerfrequenz und ein Slot-Timing aus den Synchronisationssignalen ableiten und als Reaktion auf das abgeleitete Timing ein Uplink-Pilot- oder Referenzsignal senden. In mindestens einer Ausführungsform können zwei oder mehr Zellen (z.B. die Basisstationen 3636 und 3610/3612) innerhalb des Funkzugangsnetzwerkes 3600 gleichzeitig ein von einem UE (z.B. UE 3618) gesendetes Uplink-Pilotsignal empfangen. In mindestens einer Ausführungsform können die Zellen die Stärke eines Pilotsignals messen, und ein Funkzugangsnetzwerk (z.B. eine oder mehrere der Basisstationen 3636 und 3610/3612 und/oder ein zentraler Knoten innerhalb eines Kernnetzwerkes) kann eine bedienende Zelle für das UE 3618 bestimmen. In mindestens einer Ausführungsform kann ein Netzwerk weiterhin ein von dem UE 3618 gesendetes Uplink-Pilotsignal überwachen, während sich das UE 3618 durch das Funkzugangsnetzwerk 3600 bewegt. In mindestens einer Ausführungsform kann ein Netzwerk 3600 das UE 3618 von einer bedienenden Zelle an eine benachbarte Zelle übergeben, mit oder ohne das UE 3618 zu informieren, wenn eine Signalstärke oder -qualität eines von einer benachbarten Zelle gemessenen Pilotsignals die einer von einer bedienenden Zelle gemessenen Signalstärke oder -qualität übersteigt.
In mindestens einer Ausführungsform können die von den Basisstationen 3636, 3620 und 3610/3612 gesendeten Synchronisationssignale vereinheitlicht sein, aber möglicherweise keine bestimmte Zelle identifizieren, sondern eine Zone mehrerer Zellen, die auf derselben Frequenz und/oder mit demselben Timing arbeiten. In mindestens einer Ausführungsform ermöglichen Zonen in 5G-Netzwerken oder anderen Kommunikationsnetzwerken der nächsten Generation einen Uplink-basierten Mobilitätsrahmen und verbessern die Effizienz sowohl eines UE als auch eines Netzwerkes, da die Mengen an Mobilitätsnachrichten, die zwischen einem UE und einem Netzwerk ausgetauscht werden müssen, reduziert werden können.
In mindestens einer Ausführungsform kann die Luftschnittstelle in einem Funkzugangsnetzwerk 3600 ein unlizenziertes Spektrum, ein lizenziertes Spektrum oder ein gemeinsam genutztes Spektrum nutzen. In mindestens einer Ausführungsform ermöglicht das unlizenzierte Spektrum die gemeinsame Nutzung eines Abschnitts eines Spektrums, ohne dass eine staatlich erteilte Lizenz erforderlich ist. Während jedoch die Einhaltung einiger technischer Regeln im Allgemeinen immer noch erforderlich ist, um auf ein unlizenziertes Spektrum zuzugreifen, kann im Allgemeinen jeder Betreiber oder jede Einrichtung Zugang erhalten. In mindestens einer Ausführungsform sieht das lizenzierte Spektrum die ausschließliche Nutzung eines Abschnitts des Spektrums vor, im Allgemeinen durch den Erwerb einer Lizenz durch einen Mobilfunknetzbetreiber von einer staatlichen Regulierungsbehörde. In mindestens einer Ausführungsform können gemeinsam genutzte Frequenzen zwischen lizenzierten und unlizenzierten Frequenzen liegen, wobei für den Zugang zu einem Spektrum technische Regeln oder Beschränkungen erforderlich sein können, ein Spektrum aber dennoch von mehreren Betreibern und/oder mehreren RATs gemeinsam genutzt werden kann. In mindestens einer Ausführungsform kann z.B. ein Inhaber einer Lizenz für einen Abschnitt eines lizenzierten Spektrums einen lizenzierten gemeinsamen Zugang (LSA) bereitstellen, um dieses Spektrum mit anderen Parteien zu teilen, z.B. mit geeigneten, von der Lizenz festgelegten Bedingungen, um Zugang zu erhalten.
In mindestens einer Ausführungsform werden die Ressourcen in einem Funkzugangsnetz 3600 bestimmt, indem parallel Gruppierungen von Geräten zur Nutzung eines Frequenzbands erzeugt werden, und eine der erzeugten Gruppierungen ausgewählt wird.
37 veranschaulicht ein Beispiel für ein 5G-Mobilkommunikationssystem, in dem gemäß mindestens einer Ausführungsform eine Vielzahl verschiedener Arten von Einrichtungen verwendet werden. In mindestens einer Ausführungsform, wie es in 37 gezeigt ist, kann eine erste Basisstation 3718 für eine große Zelle oder Makrozelle bereitgestellt sein, in der die Übertragung von Signalen über mehrere Kilometer erfolgt. In mindestens einer Ausführungsform kann das System jedoch auch die Übertragung über eine sehr kleine Zelle unterstützen, wie sie von einer zweiten Infrastruktureinrichtung 3716 übertragen wird, die Signale über eine Entfernung von Hunderten von Metern sendet und empfängt und damit eine so genannte „Pico“-Zelle bildet. In mindestens einer Ausführungsform kann ein dritter Typ von Infrastruktureinrichtungen 3712 Signale über eine Entfernung von einigen zehn Metern senden und empfangen und somit zur Bildung einer so genannten „Femto“-Zelle verwendet werden.
In mindestens einer Ausführungsform, die auch in 37 dargestellt ist, können verschiedene Arten von Kommunikationseinrichtungen verwendet werden, um Signale über verschiedene Arten von Infrastruktureinrichtungen 3712, 3716, 3718 zu senden und zu empfangen, und die Datenkommunikation kann gemäß den verschiedenen Arten von Infrastruktureinrichtungen unter Verwendung verschiedener Kommunikationsparameter angepasst werden. In mindestens einer Ausführungsform kann konventionell eine mobile Kommunikationseinrichtung ausgestaltet sein, um Daten zu und von einem mobilen Kommunikationsnetzwerk über verfügbare Kommunikationsressourcen des Netzwerkes zu übertragen. In mindestens einer Ausführungsform ist ein drahtloses Zugangssystem so ausgestaltet, dass es Einrichtungen wie z.B. Smartphones 3706 höchste Datenraten zur Verfügung stellt. In mindestens einer Ausführungsform kann ein „Internet der Dinge“ bereitgestellt werden, bei dem maschinenartige Kommunikationseinrichtungen mit sehr geringem Stromverbrauch und geringer Bandbreite Daten senden und empfangen und eine geringe Komplexität aufweisen können. In mindestens einer Ausführungsform kann ein Beispiel für eine solche maschinenartige Kommunikationseinrichtung 3714 über eine Pico-Zelle 3716 kommunizieren. In mindestens einer Ausführungsform können eine sehr hohe Datenrate und eine geringe Mobilität charakteristisch für die Kommunikation mit z.B. einem Fernsehgerät 3704 sein, das über eine Pico-Zelle kommunizieren kann. In mindestens einer Ausführungsform können eine sehr hohe Datenrate und eine geringe Latenzzeit für ein Virtual-Reality-Headset 3708 erforderlich sein. In mindestens einer Ausführungsform kann eine Relaiseinrichtung 3710 eingesetzt werden, um die Größe oder den Versorgungsbereich einer bestimmten Zelle oder eines bestimmten Netzwerks zu vergrößern.
38 veranschaulicht ein beispielhaftes System 3800 auf hoher Ebene, in dem mindestens eine Ausführungsform verwendet werden kann. In mindestens einer Ausführungsform weist das High-Level-System 3800 Anwendungen 3802, Systemsoftware + Bibliotheken 3804, Rahmensoftware 3806 und eine Rechenzentrumsinfrastruktur + einen Ressourcen-Orchestrator 3808 auf. In mindestens einer Ausführungsform kann das High-Level-System 3800 als Cloud-Dienst, physischer Dienst, virtueller Dienst, Netzwerkdienst und/oder Variationen davon implementiert sein.
In mindestens einer Ausführungsform, wie es in 38 gezeigt ist, kann die Rechenzentrumsinfrastruktur + der Ressourcen-Orchestrator 3808 einen 5G-Radio-Ressourcen-Orchestrator 3810, GPU-Paketverarbeitung & I/O 3812 und Knoten-Rechenressourcen („Knoten-C.R.s“) 3816(1)-3816(N) aufweisen, wobei „N“ eine beliebige ganze, positive Zahl darstellt. In mindestens einer Ausführungsform können die Knoten-C.R.s 3816(1)-3816(N) eine beliebige Anzahl von Zentraleinheiten („CPUs“) oder anderen Prozessoren (einschließlich Beschleunigern, feldprogrammierbaren Gate-Arrays (FPGAs), Grafikprozessoren („GPUs“) usw.), Speichereinrichtungen (z.B., dynamischer Festwertspeicher), Speichereinrichtungen (z.B. Festkörper- oder Festplattenlaufwerke), Netzwerk-Eingabe-/Ausgabeeinrichtungen („NW I/O“), Netzwerk-Switches, virtuelle Maschinen („VMs“), Stromversorgungsmodule und Kühlmodule, usw. aufweisen, sind aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann es sich bei einer oder mehreren Knoten-C.R.s unter den Knoten-C.R.s 3816(1)-3816(N) um einen Server handeln, der eine oder mehrere der oben genannten Rechenressourcen besitzt.
In mindestens einer Ausführungsform kann der 5G-Funkressourcen-Orchestrator 3810 eine oder mehrere Knoten-C.R.s 3816(1)-3816(N) und/oder andere verschiedene Komponenten und Ressourcen, die eine 5G-Netzwerkarchitektur umfassen können, konfigurieren oder anderweitig steuern. In mindestens einer Ausführungsform kann der 5G-Funkressourcen-Orchestrator 3810 eine Software-Design-Infrastruktur („SDI“)-Verwaltungseinheit für das High-Level-System 3800 aufweisen. In mindestens einer Ausführungsform kann der 5G-Funkressourcen-Orchestrator 3810 Hardware, Software oder eine Kombination davon aufweisen. In mindestens einer Ausführungsform kann der 5G-Funkressourcen-Orchestrator 3810 verwendet werden, um verschiedene Medium-Access-Control-Sublayer, Funkzugangsnetze, physikalische Schichten oder Sublayer und/oder Variationen davon, die Teil einer 5G-Netzwerkarchitektur sein können, zu konfigurieren oder anderweitig zu steuern. In mindestens einer Ausführungsform kann der 5G-Funkressourcen-Orchestrator 3810 gruppierte Rechen-, Netzwerk- , Speicher- oder Speicherressourcen konfigurieren oder zuweisen, um eine oder mehrere Arbeitslasten zu unterstützen, die als Teil einer 5G-Netzwerkarchitektur ausgeführt werden können.
In mindestens einer Ausführungsform kann die GPU Packet Processing & I/O 3812 verschiedene Eingänge und Ausgänge sowie Pakete wie Datenpakete konfigurieren oder anderweitig verarbeiten, die als Teil einer 5G-Netzwerkarchitektur gesendet/empfangen werden können, die vom High-Level-System 3800 implementiert werden kann. In mindestens einer Ausführungsform kann es sich bei einem Paket um Daten handeln, die so formatiert sind, dass sie von einem Netzwerk bereitgestellt werden, und die typischerweise in Steuerinformationen und Nutzdaten (d. h. Benutzerdaten) unterteilt werden können. In mindestens einer Ausführungsform können die Pakettypen Internet Protocol Version 4 (IPv4) Pakete, Internet Protocol Version 6 (IPv6) Pakete und Ethernet II Rahmenpakete aufweisen. In mindestens einer Ausführungsform können die Steuerdaten eines Datenpakets in Datenintegritätsfelder und semantische Felder unterteilt werden. In mindestens einer Ausführungsform weisen die Netzwerkverbindungen, über die ein Datenpaket empfangen werden kann, ein lokales Netzwerk, ein Weitverkehrsnetzwerk, ein virtuelles privates Netzwerk, das Internet, ein Intranet, ein Extranet, ein öffentliches Telefonnetz, ein Infrarotnetzwerk, ein drahtloses Netzwerk, ein Satellitennetzwerk und eine beliebige Kombination davon auf.
In mindestens einer Ausführungsform weist die Rahmensoftware 3806 eine Kl-Modellarchitektur + Training + Use Cases 3822 auf. In mindestens einer Ausführungsform kann AI Model Architecture + Training + Use Cases 3822 Werkzeuge, Dienste, Software oder andere Ressourcen aufweisen, um ein oder mehrere Modelle zum maschinellen Lernen zu trainieren oder Informationen unter Verwendung eines oder mehrerer Modelle zum maschinellen Lernen gemäß einer oder mehrerer Ausführungsformen vorherzusagen oder abzuleiten. In mindestens einer Ausführungsform kann beispielsweise ein Modell zum maschinellen Lernen trainiert werden, indem Gewichtsparameter gemäß einer Architektur eines neuronalen Netzes unter Verwendung von Software und Rechenressourcen berechnet werden, die oben in Bezug auf das High-Level-System 3800 beschrieben wurden. In mindestens einer Ausführungsform können trainierte Modelle zum maschinellen Lernen, die einem oder mehreren neuronalen Netzen entsprechen, verwendet werden, um Informationen abzuleiten oder vorherzusagen, wobei die oben beschriebenen Ressourcen in Bezug auf das übergeordnete System 3800 verwendet werden, indem Gewichtungsparameter verwendet werden, die durch eine oder mehrere Trainingstechniken berechnet werden. In mindestens einer Ausführungsform kann die Rahmensoftware 3806 einen Rahmen zur Unterstützung von Systemsoftware + Bibliotheken 3804 und Anwendungen 3802 aufweisen.
In mindestens einer Ausführungsform können Systemsoftware + Bibliotheken 3804 oder Anwendungen 3802 jeweils webbasierte Service-Software oder Anwendungen aufweisen, wie sie von Amazon Web Services, Google Cloud und Microsoft Azure bereitgestellt werden. In mindestens einer Ausführungsform kann die Rahmensoftware 3806 eine Art von freiem und quelloffenem Software-Webanwendungsrahmen wie Apache SparkTM (im Folgenden „Spark“) aufweisen, ist aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann die Systemsoftware + Bibliotheken 3804 Software aufweisen, die von mindestens Abschnitten der Knoten C.R.s 3816(1)-3816(N) verwendet wird. In mindestens einer Ausführungsform kann eine oder mehrere Arten von Software aufweisen, sind aber nicht beschränkt auf Internet-Webseiten-Such-Software, E-Mail-Virenscan-Software, Datenbank-Software und Streaming-Video-Content-Software.
In mindestens einer Ausführungsform ist PHY 3818 ein Satz von Systemsoftware und Bibliotheken, der so ausgestaltet ist, dass er eine Schnittstelle mit einer physikalischen Schicht einer drahtlosen Technologie bereitstellt, bei der es sich um eine physikalische Schicht wie eine physikalische Schicht von 5G New Radio (NR) handeln kann. In mindestens einer Ausführungsform nutzt eine physikalische Schicht von NR ein flexibles und skalierbares Design und kann verschiedene Komponenten und Technologien umfassen, wie z.B. Modulationsschemata, Wellenformstrukturen, Rahmenstrukturen, Referenzsignale, Mehrantennenübertragung und Kanalcodierung.
In mindestens einer Ausführungsform unterstützt eine physikalische Schicht von NR Quadratur-Phasenumtastung (QPSK), 38 Quadratur-Amplitudenmodulations (QAM-), 64 QAM- und 386 QAM-Modulationsformate. In mindestens einer Ausführungsform kann eine physikalische Schicht von NR auch verschiedene Modulationsschemata für verschiedene Kategorien von Benutzergeräten (UE) aufweisen. In mindestens einer Ausführungsform kann eine physikalische Schicht von NR das orthogonale Frequenzmultiplexverfahren mit zyklischem Präfix (CP-OFDM) mit einer skalierbaren Numerologie (Unterträgerabstand, zyklisches Präfix) sowohl Uplink (UL) als auch Downlink (DL) bis zu mindestens 52,6 GHz verwenden. In mindestens einer Ausführungsform kann eine physikalische Schicht von NR das diskrete Fourier-Transformations-Spreiz-Orthogonal-Frequenzmultiplexing (DFT-SOFDM) in UL für abdeckungsbegrenzte Szenarien mit Einzelstromübertragungen (d. h. ohne räumliches Multiplexing) unterstützen.
In mindestens einer Ausführungsform unterstützt ein NR-Rahmen Zeitduplex- (TDD) und Frequenzduplex- (FDD) Übertragungen und den Betrieb sowohl im lizenzierten als auch im unlizenzierten Spektrum, was eine sehr niedrige Latenz, schnelle HARQ-Bestätigungen (Hybrid Automatic Repeat Request), dynamisches TDD, Koexistenz mit LTE und Übertragungen mit variabler Länge (z.B. kurze Dauer für ultrazuverlässige Kommunikation mit niedriger Latenz (URLLC) und lange Dauerfür Enhanced Mobile Broadband (eMBB)) ermöglicht. In mindestens einer Ausführungsform folgt die NR-Rahmenstruktur drei wichtigen Gestaltungsprinzipien, um die Vorwärtskompatibilität zu verbessern und Wechselwirkungen zwischen verschiedenen Funktionen zu verringern.
In mindestens einer Ausführungsform besteht ein erster Grundsatz darin, dass Übertragungen in sich geschlossen sind, was sich auf ein Schema beziehen kann, bei dem Daten in einem Slot und in einem Strahl für sich allein decodierbar sind, ohne von anderen Slots und Strahlen abhängig zu sein. In mindestens einer Ausführungsform bedeutet dies, dass die für die Demodulation der Daten erforderlichen Referenzsignale in einem bestimmten Zeitschlitz und einem bestimmten Strahl vorhanden sind. In mindestens einer Ausführungsform besteht ein zweiter Grundsatz darin, dass die Übertragungen zeitlich und frequenzmäßig gut eingegrenzt sind, was zu einem Schema führt, in dem neue Arten von Übertragungen parallel zu den alten Übertragungen eingeführt werden können. In mindestens einer Ausführungsform besteht ein dritter Grundsatz in der Vermeidung statischer und/oder strenger zeitlicher Beziehungen zwischen den Zeitschlitzen und den verschiedenen Übertragungsrichtungen. In mindestens einer Ausführungsform kann die Anwendung eines dritten Prinzips die Verwendung einer asynchronen hybriden automatischen Wiederholungsanforderung (HARQ) anstelle einer vordefinierten Wiederübertragungszeit beinhalten.
In mindestens einer Ausführungsform ermöglicht die NR-Rahmenstruktur auch eine schnelle HARQ-Bestätigung, bei der die Decodierung während des Empfangs von DL-Daten durchgeführt und die HARQ-Bestätigung von einem UE während einer Schutzperiode vorbereitet wird, wenn es vom DL-Empfang zur UL-Übertragung wechselt. In mindestens einer Ausführungsform wird zur Erzielung einer niedrigen Latenz ein Schlitz (oder ein Satz von Schlitzen im Falle der Schlitzaggregation) zu Beginn eines Schlitzes (oder eines Satzes von Schlitzen) mit Steuersignalen und Referenzsignalen vorbelastet.
In mindestens einer Ausführungsform hat NR ein ultraschlankes Design, das Always-on-Übertragungen minimiert, um die Energieeffizienz des Netzwerks zu verbessern und die Vorwärtskompatibilität zu gewährleisten. In mindestens einer Ausführungsform werden Referenzsignale in NR nur bei Bedarf übertragen. In mindestens einer Ausführungsform sind die vier wichtigsten Referenzsignale das Demodulationsreferenzsignal (DMRS), das Phasenverfolgungsreferenzsignal (PTRS), das Sondierungsreferenzsignal (SRS) und das Kanalzustandsinformationsreferenzsignal (CSI-RS).
In mindestens einer Ausführungsform wird das DMRS zur Schätzung eines Funkkanals für die Demodulation verwendet. In mindestens einer Ausführungsform ist DMRS UE-spezifisch, kann beamformed sein, ist auf eine geplante Ressource beschränkt und wird nur bei Bedarf übertragen, sowohl in DL als auch in UL. In mindestens einer Ausführungsform können zur Unterstützung der MIMO-Übertragung (Multiple-Input, Multiple-Output) mehrere orthogonale DMRS-Anschlüsse eingeplant sein, einer für jede Schicht. In mindestens einer Ausführungsform wird ein grundlegendes DMRS-Muster vorangestellt, da bei einem DMRS-Entwurf eine frühzeitige Decodierung zur Unterstützung von Anwendungen mit geringer Latenzzeit berücksichtigt werden muss. In mindestens einer Ausführungsform verwendet DMRS für Szenarien mit niedriger Geschwindigkeit eine niedrige Dichte in einem Zeitbereich. In mindestens einer Ausführungsform wird jedoch für Hochgeschwindigkeitsszenarien die zeitliche Dichte von DMRS erhöht, um schnelle Änderungen in einem Funkkanal zu verfolgen.
In mindestens einer Ausführungsform wird ein PTRS in NR eingeführt, um eine Kompensation des Oszillatorphasenrauschens zu ermöglichen. In mindestens einer Ausführungsform nimmt das Phasenrauschen typischerweise in Abhängigkeit von der Oszillatorträgerfrequenz zu. In mindestens einer Ausführungsform kann das PTRS daher bei hohen Trägerfrequenzen (wie z.B. mmWave) eingesetzt werden, um das Phasenrauschen zu mindern. In mindestens einer Ausführungsform ist das PTRS UE-spezifisch, auf eine geplante Ressource beschränkt und kann beamformed sein. In mindestens einer Ausführungsform ist das PTRS in Abhängigkeit von der Qualität der Oszillatoren, der Trägerfrequenz, dem OFDM-Subträgerabstand und den für die Übertragung verwendeten Modulations- und Codierungsschemata konfigurierbar.
In mindestens einer Ausführungsform wird ein SRS in UL übertragen, um Kanalzustandsinformations- (CSI-) Messungen hauptsächlich für die Planung und Verbindungsanpassung durchzuführen. In mindestens einer Ausführungsform für NR wird das SRS auch für das reziprozitätsbasierte Precoder-Design für Massive MIMO und UL-Beam-Management verwendet. In mindestens einer Ausführungsform hat das SRS einen modularen und flexiblen Aufbau, um verschiedene Verfahren und UE-Fähigkeiten zu unterstützen. In mindestens einer Ausführungsform ist ein Ansatz für ein Kanalzustandsinformationsreferenzsignal (CSI-RS) ähnlich.
In mindestens einer Ausführungsform verwendet NR unterschiedliche Antennenlösungen und -techniken, je nachdem, welcher Teil eines Spektrums für den Betrieb verwendet wird. In mindestens einer Ausführungsform wird bei niedrigeren Frequenzen von einer geringen bis mittleren Anzahl aktiver Antennen (bis zu etwa 38 Senderketten) ausgegangen, und der FDD-Betrieb ist üblich. In mindestens einer Ausführungsform erfordert die Erfassung einer CSI die Übertragung des CSI-RS DL und von CSI-Berichten UL. In mindestens einer Ausführungsform erfordern die begrenzten Bandbreiten, die in diesem Frequenzbereich zur Verfügung stehen, eine hohe spektrale Effizienz, die durch Multi-User-MIMO (MU-MIMO) und räumliches Multiplexing höherer Ordnung ermöglicht wird, was durch eine höher aufgelöste CSI-Meldung im Vergleich zu LTE erreicht wird.
In mindestens einer Ausführungsform kann bei höheren Frequenzen eine größere Anzahl von Antennen in einer gegebenen Öffnung eingesetzt werden, was die Fähigkeit zu Beamforming und Multi-User (MU)-MIMO erhöht. In mindestens einer Ausführungsform werden die Frequenzen nach dem TDD-Verfahren zugewiesen, und es wird von einem reziproken Betrieb ausgegangen. In mindestens einer Ausführungsform wird eine hochauflösende CSI in Form von expliziten Kanalschätzungen durch UL-Kanalsondierung gewonnen. In mindestens einer Ausführungsform ermöglicht eine solche hochauflösende CSI den Einsatz von hochentwickelten Vorcodierungsalgorithmen in einer Basisstation (BS). In mindestens einer Ausführungsform ist für noch höhere Frequenzen (im mmWellenbereich) derzeit in der Regel eine analoge Beamforming-Implementierung erforderlich, die die Übertragung auf eine einzige Strahlrichtung pro Zeiteinheit und Funkkette beschränkt. In mindestens einer Ausführungsform ist eine große Anzahl von Antennenelementen erforderlich, um die Abdeckung aufrechtzuerhalten, da ein isotropes Antennenelement in diesem Frequenzbereich aufgrund der kurzen Trägerwellenlänge sehr klein ist. In mindestens einer Ausführungsform muss Beamforming sowohl auf der Sender- als auch auf der Empfängerseite angewendet werden, um den erhöhten Pfadverlusten entgegenzuwirken, selbst bei der Übertragung über den Kontrollkanal.
In mindestens einer Ausführungsform bietet NR zur Unterstützung dieser verschiedenen Anwendungsfälle einen hochflexiblen, aber einheitlichen CSI-Rahmen, bei dem die Kopplung zwischen CSI-Messung, CSI-Berichterstattung und tatsächlicher DL-Übertragung bei NR im Vergleich zu LTE reduziert ist. In mindestens einer Ausführungsform unterstützt NR auch fortschrittlichere Verfahren wie Mehrpunktübertragung und Koordinierung. In mindestens einer Ausführungsform folgen Steuerungs- und Datenübertragungen einem in sich geschlossenen Prinzip, bei dem alle für die Decodierung einer Übertragung erforderlichen Informationen (z.B. die begleitende DMRS) in der Übertragung selbst enthalten sind. In mindestens einer Ausführungsform kann ein Netzwerk daher nahtlos einen Übertragungspunkt oder -strahl ändern, wenn sich ein UE in einem Netzwerk bewegt.
In mindestens einer Ausführungsform ist MAC 3820 ein Satz von Systemsoftware und Bibliotheken, der so ausgestaltet ist, dass er eine Schnittstelle mit einer MAC-Schicht (Medium Access Control) bereitstellt, die Teil einer 5G-Netzwerkarchitektur sein kann. In mindestens einer Ausführungsform steuert eine MAC-Schicht Hardware, die für die Interaktion mit einem drahtgebundenen, optischen oder drahtlosen Übertragungsmedium verantwortlich ist. In mindestens einer Ausführungsform bietet MAC Flusskontrolle und Multiplexing für ein Übertragungsmedium.
In mindestens einer Ausführungsform stellt eine MAC-Teilschicht eine Abstraktion einer physikalischen Schicht dar, so dass die Komplexität einer physikalischen Verbindungssteuerung für eine logische Verbindungssteuerung (LLC) und höhere Schichten eines Netzwerkstacks unsichtbar ist. In mindestens einer Ausführungsform kann jede LLC-Unterschicht (und höhere Schichten) mit jeder MAC verwendet werden. In mindestens einer Ausführungsform kann jede MAC mit jeder physikalischen Schicht verwendet werden, unabhängig vom Übertragungsmedium. In mindestens einer Ausführungsform kapselt eine MAC-Teilschicht beim Senden von Daten an eine andere Einrichtung in einem Netzwerk Rahmen höherer Ebene in Rahmen ein, die für ein Übertragungsmedium geeignet sind, fügt eine Rahmenprüfsequenz hinzu, um Übertragungsfehler zu erkennen, und leitet dann Daten an eine physikalische Schicht weiter, sobald ein geeignetes Kanalzugriffsverfahren dies erlaubt. In mindestens einer Ausführungsform ist die MAC auch für die Kompensation von Kollisionen zuständig, wenn ein Stausignal erkannt wird, wobei die MAC eine erneute Übertragung einleiten kann.
In mindestens einer Ausführungsform können die Anwendungen 3802 eine oder mehrere Arten von Anwendungen aufweisen, die zumindest von Abschnitten der Knoten C.R.s 3816(1)-3816(N) und/oder der Rahmensoftware 3806 verwendet werden. In mindestens einer Ausführungsform können eine oder mehrere Arten von Anwendungen eine beliebige Anzahl von Genomanwendungen, kognitiven Berechnungen und Anwendungen für maschinelles Lernen aufweisen, einschließlich Trainings- oder Inferencing-Software, Framework-Software für maschinelles Lernen (z.B. PyTorch, TensorFlow, Caffe usw.) oder andere Anwendungen für maschinelles Lernen, die in Verbindung mit einer oder mehreren Ausführungsformen verwendet werden, sind aber nicht darauf beschränkt.
In mindestens einer Ausführungsform können RAN-APIs 3814 ein Satz von Unterprogrammdefinitionen, Kommunikationsprotokollen und/oder Software-Tools sein, die ein Verfahren zur Kommunikation mit Komponenten eines Funkzugangsnetzwerkes (RAN) bereitstellen, das Teil einer 5G-Netzwerkarchitektur sein kann. In mindestens einer Ausführungsform ist ein Funkzugangsnetzwerk Teil eines Netzwerkkommunikationssystems und kann eine Funkzugangstechnologie implementieren. In mindestens einer Ausführungsform wird die Funkzugangsnetzwerkfunktionalität typischerweise durch einen Siliziumchip bereitgestellt, der sich sowohl in einem Kernnetzwerk als auch in Benutzergeräten befindet. Darüber hinausgehende Informationen zu einem Funkzugangsnetzwerk sind in der Beschreibung von 38 zu finden.
In mindestens einer Ausführungsform kann das High-Level-System 3800 CPUs, anwendungsspezifische integrierte Schaltungen (ASICs), GPUs, FPGAs oder andere Hardware verwenden, um Training, Inferencing und/oder andere verschiedene Prozesse unter Verwendung der oben beschriebenen Ressourcen durchzuführen. In mindestens einer Ausführungsform können darüber hinaus eine oder mehrere der oben beschriebenen Software- und/oder Hardwareressourcen als Dienst konfiguriert sein, um Benutzern das Trainieren oder Durchführen von Inferencing von Informationen zu ermöglichen, wie z.B. Bilderkennung, Spracherkennung oder andere Dienste der künstlichen Intelligenz, sowie andere Dienste, wie z.B. Dienste, die es Benutzern ermöglichen, verschiedene Aspekte einer 5G-Netzwerkarchitektur zu konfigurieren und zu implementieren.
In mindestens einer Ausführungsform erzeugt das High-Level-System 3800 parallel Gruppierungen von Geräten, um ein Frequenzband zu nutzen, und wählt eine erzeugte Gruppierung aus.
39 veranschaulicht eine Architektur eines Systems 3900 eines Netzwerks gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist das System 3900 so dargestellt, dass es ein Benutzergerät (UE) 3902 und ein UE 3904 aufweist. In mindestens einer Ausführungsform sind die UEs 3902 und 3904 als Smartphones (z.B. tragbare mobile Recheneinrichtungen mit Touchscreen, die mit einem oder mehreren zellularen Netzwerken verbunden werden können) dargestellt, können aber auch jede mobile oder nicht-mobile Recheneinrichtung aufweisen, wie z.B. Personal Data Assistants (PDAs), Pager, Laptop-Computer, Desktop-Computer, drahtlose Handgeräte oder jede Recheneinrichtung, die eine drahtlose Kommunikationsschnittstelle aufweist.
In mindestens einer Ausführungsform kann jedes der UEs 3902 und 3904 ein Internet der Dinge (loT) UE umfassen, das eine Netzwerkzugangsschicht umfassen kann, die für loT-Anwendungen mit geringem Stromverbrauch entwickelt wurde, die kurzlebige UE-Verbindungen nutzen. In mindestens einer Ausführungsform kann ein loT-UE Technologien wie Machine-to-Machine (M2M) oder Machine-type Communications (MTC) zum Austausch von Daten mit einem MTC-Server oder einer Einrichtung über ein öffentliches Mobilfunknetz (PLMN), Proximity-Based Service (ProSe) oder Device-to-Device (D2D)-Kommunikation, Sensornetzwerke oder loT-Netzwerke nutzen. In mindestens einer Ausführungsform kann es sich bei einem M2M- oder MTC-Datenaustausch um einen maschineninitiierten Datenaustausch handeln. In mindestens einer Ausführungsform beschreibt ein loT-Netz die Zusammenschaltung von loT-UEs, die eindeutig identifizierbare eingebettete Recheneinrichtungen (innerhalb der Internet-Infrastruktur) aufweisen können, mit kurzlebigen Verbindungen. In mindestens einer Ausführungsform können loT-UEs Hintergrundanwendungen ausführen (z.B. Keepalive-Nachrichten, Statusaktualisierungen usw.), um Verbindungen eines loT-Netzwerks zu erleichtern.
In mindestens einer Ausführungsform können die UEs 3902 und 3904 so ausgestaltet sein, dass sie sich mit einem Funkzugangsnetzwerk (RAN) 3916 verbinden, z.B. kommunikativ koppeln. In mindestens einer Ausführungsform kann das RAN 3916 beispielsweise ein Evolved Universal Mobile Telecommunications System (UMTS) Terrestrial Radio Access Network (E-UTRAN), ein NextGen RAN (NG RAN) oder eine andere Art von RAN sein. In mindestens einer Ausführungsform nutzen die UEs 3902 und 3904 die Verbindungen 3912 bzw. 3914, die jeweils eine physikalische Kommunikationsschnittstelle oder-schicht umfassen. In mindestens einer Ausführungsform sind die Verbindungen 3912 und 3914 als Luftschnittstelle dargestellt, um eine kommunikative Kopplung zu ermöglichen, und können mit zellularen Kommunikationsprotokollen übereinstimmen, wie z.B. einem GSM-Protokoll (Global System for Mobile Communications), einem CDMA-Netzwerkprotokoll (Code-Division Multiple Access), einem Push-to-Talk (PTT)-Protokoll, ein PTT over Cellular (POC)-Protokoll, einem Universal Mobile Telecommunications System (UMTS)-Protokoll, einem 3GPP Long Term Evolution (LTE)-Protokoll, einem Protokoll der fünften Generation (5G), einem New Radio (NR)-Protokoll und Varianten davon.
In mindestens einer Ausführungsform können die UEs 3902 und 3904 darüber hinaus direkt Kommunikationsdaten über eine ProSe-Schnittstelle 3906 austauschen. In mindestens einer Ausführungsform kann die ProSe-Schnittstelle 3906 alternativ als eine Sidelink-Schnittstelle bezeichnet werden, die einen oder mehrere logische Kanäle aufweist, einschließlich, aber nicht beschränkt auf einen Physical Sidelink Control Channel (PSCCH), einen Physical Sidelink Shared Channel (PSSCH), einen Physical Sidelink Discovery Channel (PSDCH) und einen Physical Sidelink Broadcast Channel (PSBCH).
In mindestens einer Ausführungsform ist das UE 3904 so ausgestaltet, dass es über die Verbindung 3908 auf einen Zugangspunkt (AP) 3910 zugreifen kann. In mindestens einer Ausführungsform kann die Verbindung 3908 eine lokale drahtlose Verbindung umfassen, wie beispielsweise eine Verbindung, die mit einem IEEE 802.11-Protokoll übereinstimmt, wobei der AP 3910 einen Wireless Fidelity (WiFi®)-Router umfassen würde. In mindestens einer Ausführungsform ist der AP 3910 so dargestellt, dass er mit dem Internet verbunden ist, ohne sich mit einem Kernnetzwerk eines drahtlosen Systems zu verbinden.
In mindestens einer Ausführungsform kann das RAN 3916 einen oder mehrere Zugangsknoten aufweisen, die die Verbindungen 3912 und 3914 ermöglichen. In mindestens einer Ausführungsform können diese Zugangsknoten (ANs) als Basisstationen (BSs), NodeBs, evolved NodeBs (eNBs), next Generation NodeBs (gNB), RAN-Knoten usw. bezeichnet werden und können Bodenstationen (z.B. terrestrische Zugangspunkte) oder Satellitenstationen umfassen, die eine Abdeckung innerhalb eines geografischen Gebiets (z.B. einer Zelle) bieten. In mindestens einer Ausführungsform kann das RAN 3916 einen oder mehrere RAN-Knoten für die Bereitstellung von Makrozellen, z.B. Makro-RAN-Knoten 3918, und einen oder mehrere RAN-Knoten für die Bereitstellung von Femto- oder Pikozellen (z.B. Zellen mit kleineren Abdeckungsbereichen, geringerer Nutzerkapazität oder höherer Bandbreite im Vergleich zu Makrozellen), z.B. Low Power (LP) RAN-Knoten 3920, aufweisen.
In mindestens einer Ausführungsform kann jeder der RAN-Knoten 3918 und 3920 ein Luftschnittstellenprotokoll abschließen und ein erster Kontaktpunkt für UEs 3902 und 3904 sein.
In mindestens einer Ausführungsform kann jeder der RAN-Knoten 3918 und 3920 verschiedene logische Funktionen für RAN 3916 erfüllen, die unter anderem Funktionen der Funknetzsteuerung (RNC) aufweisen, wie z.B. die Verwaltung von Funkträgern, die dynamische Verwaltung von Uplink- und Downlink-Funkressourcen und die Planung von Datenpaketen sowie das Mobilitätsmanagement.
In mindestens einer Ausführungsform können die UEs 3902 und 3904 so ausgestaltet sein, dass sie unter Verwendung von Orthogonal Frequency-Division Multiplexing („OFDM“)-Kommunikationssignalen miteinander oder mit einem der RAN-Knoten 3918 und 3920 über einen Mehrträger-Kommunikationskanal gemäß verschiedenen Kommunikationstechniken kommunizieren, wie z.B., aber nicht beschränkt auf, eine Orthogonal Frequency Division Multiple Access (OFDMA)-Kommunikationstechnik (z.B., (z.B. für Downlink-Kommunikationen) oder eine Single Carrier Frequency Division Multiple Access (SC-FDMA)-Kommunikationstechnik (z.B. für Uplink- und ProSe- oder Sidelink-Kommunikationen) und/oder Varianten davon. In mindestens einer Ausführungsform können OFDM-Signale eine Vielzahl von orthogonalen Unterträgern umfassen.
In mindestens einer Ausführungsform kann ein Downlink-Ressourcenraster für Downlink-Übertragungen von einem der RAN-Knoten 3918 und 3920 zu den UEs 3902 und 3904 verwendet werden, während für Uplink-Übertragungen ähnliche Techniken eingesetzt werden können. In mindestens einer Ausführungsform kann ein Raster ein Zeit-Frequenz-Raster sein, das als Ressourcenraster oder Zeit-Frequenz-Ressourcenraster bezeichnet wird und eine physikalische Ressource in einem Downlink in jedem Slot darstellt. In mindestens einer Ausführungsform ist eine solche Darstellung auf der Zeit-Frequenz-Ebene bei OFDM-Systemen üblich, was die Zuweisung von Funkressourcen intuitiv macht. In mindestens einer Ausführungsform entspricht jede Spalte und jede Zeile eines Ressourcenrasters einem OFDM-Symbol bzw. einem OFDM-Unterträger. In mindestens einer Ausführungsform entspricht die Dauer eines Ressourcenrasters in einem Zeitbereich einem Zeitschlitz in einem Funkrahmen. In mindestens einer Ausführungsform wird die kleinste Zeit-/Frequenzeinheit in einem Ressourcenraster als Ressourcenelement bezeichnet. In mindestens einer Ausführungsform umfasst jedes Ressourcenraster eine Anzahl von Ressourcenblöcken, die eine Abbildung bestimmter physikalischer Kanäle auf Ressourcenelemente beschreiben. In mindestens einer Ausführungsform umfasst jeder Ressourcenblock eine Sammlung von Ressourcenelementen. In mindestens einer Ausführungsform kann dies in einem Frequenzbereich eine kleinste Menge von Ressourcen darstellen, die derzeit zugewiesen werden können. In mindestens einer Ausführungsform gibt es mehrere verschiedene physikalische Downlink-Kanäle, die unter Verwendung solcher Ressourcenblöcke übertragen werden.
In mindestens einer Ausführungsform kann ein gemeinsam genutzter physikalischer Downlink-Kanal (PDSCH) Nutzdaten und Signalisierung auf höherer Ebene zu den UEs 3902 und 3904 übertragen. In mindestens einer Ausführungsform kann ein physischer Downlink-Kontrollkanal (PDCCH) unter anderem Informationen über ein Transportformat und Ressourcenzuweisungen in Bezug auf den PDSCH-Kanal übertragen. In mindestens einer Ausführungsform kann er auch die UEs 3902 und 3904 über ein Transportformat, eine Ressourcenzuweisung und HARQ-Informationen (Hybrid Automatic Repeat Request) in Bezug auf einen gemeinsam genutzten Kanal in der Aufwärtsrichtung informieren. In mindestens einer Ausführungsform kann typischerweise das Downlink-Scheduling (Zuweisung von Kontroll- und Shared-Channel-Ressourcenblöcken an UE 3902 innerhalb einer Zelle) an einem der RAN-Knoten 3918 und 3920 auf der Grundlage von Kanalqualitätsinformationen durchgeführt werden, die von einem der UEs 3902 und 3904 zurückgemeldet werden. In mindestens einer Ausführungsform können Informationen über die Zuweisung von Downlink-Ressourcen auf einem PDCCH gesendet werden, der für jedes der UEs 3902 und 3904 verwendet (z.B. zugewiesen) wird.
In mindestens einer Ausführungsform kann ein PDCCH Steuerkanalelemente (CCEs) verwenden, um Steuerinformationen zu übertragen. In mindestens einer Ausführungsform können die komplexwertigen PDCCH-Symbole vor ihrer Zuordnung zu Ressourcenelementen zunächst in Quadrupletts organisiert werden, die dann unter Verwendung eines Subblock-Interleavers zur Ratenanpassung permutiert werden können. In mindestens einer Ausführungsform kann jedes PDCCH unter Verwendung eines oder mehrerer dieser CCEs übertragen werden, wobei jedes CCE neun Sätzen von vier physikalischen Ressourcenelementen, den so genannten Ressourcenelementgruppen (REGs), entsprechen kann. In mindestens einer Ausführungsform können jeder REG vier Quadrature Phase Shift Keying (QPSK)-Symbole zugeordnet werden. In mindestens einer Ausführungsform kann PDCCH unter Verwendung einer oder mehrerer CCEs übertragen werden, abhängig von der Größe einer Downlink-Kontrollinformation (DCI) und einer Kanalbedingung. In mindestens einer Ausführungsform kann es vier oder mehr verschiedene PDCCH-Formate geben, die in LTE mit einer unterschiedlichen Anzahl von CCEs definiert sind (z.B. Aggregationsebene, L=1, 2, 4 oder 8).
In mindestens einer Ausführungsform kann ein erweiterter physikalischer Downlink-Kontrollkanal (EPDCCH), der PDSCH-Ressourcen nutzt, für die Übertragung von Kontrollinformationen verwendet werden. In mindestens einer Ausführungsform kann der EPDCCH unter Verwendung eines oder mehrerer erweiterter Steuerkanalelemente (ECCEs) übertragen werden. In mindestens einer Ausführungsform kann jedes ECCE neun Sätzen von vier physikalischen Ressourcenelementen entsprechen, die als Enhanced Resource Element Groups (EREGs) bezeichnet werden. In mindestens einer Ausführungsform kann eine ECCE bei anderen Ausführungen eine andere Anzahl von EREGs haben.
In mindestens einer Ausführungsform ist das RAN 3916 über eine S1-Schnittstelle 3922 kommunikativ mit einem Kernnetzwerk (CN) 3938 gekoppelt. In mindestens einer Ausführungsform kann das CN 3938 ein Evolved Packet Core (EPC)-Netzwerk, ein NextGen Packet Core (NPC)-Netzwerk oder eine andere Art von CN sein. In mindestens einer Ausführungsform ist die S1-Schnittstelle 3922 in zwei Teile aufgeteilt: S1-U-Schnittstelle 3926, die Verkehrsdaten zwischen RAN-Knoten 3918 und 3920 und Serving Gateway (S-GW) 3930 überträgt, und eine S1-Mobility Management Entity (MME)-Schnittstelle 3924, die eine Signalisierungsschnittstelle zwischen RAN-Knoten 3918 und 3920 und MMEs 3928 ist.
In mindestens einer Ausführungsform umfasst das CN 3938 MMEs 3928, ein S-GW 3930, Packet Data Network (PDN) Gateway (P-GW) 3934 und einen Home Subscriber Server (HSS) 3932. In mindestens einer Ausführungsform können die MMEs 3928 eine ähnliche Funktion haben wie die Steuerebene von älteren Serving General Packet Radio Service (GPRS) Support Nodes (SGSN). In mindestens einer Ausführungsform können die MMEs 3928 Mobilitätsaspekte beim Zugang verwalten, wie z.B. die Gateway-Auswahl und die Verwaltung der Tracking Area List. In mindestens einer Ausführungsform kann der HSS 3932 eine Datenbank für Netzwerknutzer aufweisen, die abonnementbezogene Informationen zur Unterstützung der Handhabung von Kommunikationssitzungen durch die Netzwerkeinheiten enthält. In mindestens einer Ausführungsform kann das CN 3938 einen oder mehrere HSS 3932 umfassen, abhängig von der Anzahl der Mobilfunkteilnehmer, der Kapazität eines Geräts, der Organisation eines Netzwerkes usw. In mindestens einer Ausführungsform kann der HSS 3932 Unterstützung für Routing/Roaming, Authentifizierung, Autorisierung, Namens-/Adressierungsauflösung, Standortabhängigkeiten usw. bieten.
In mindestens einer Ausführungsform kann der S-GW 3930 eine S1-Schnittstelle 3922 in Richtung RAN 3916 abschließen und leitet Datenpakete zwischen RAN 3916 und CN 3938 weiter. In mindestens einer Ausführungsform kann S-GW 3930 ein lokaler Mobilitätsankerpunkt für Inter-RAN-Knoten-Handover sein und kann auch einen Anker für Inter-3GPP-Mobilität bereitstellen. In mindestens einer Ausführungsform können andere Zuständigkeiten das rechtmäßige Abfangen, die Gebührenerhebung und die Durchsetzung bestimmter Richtlinien aufweisen.
In mindestens einer Ausführungsform kann der P-GW 3934 eine SGi-Schnittstelle zu einem PDN abschließen. In mindestens einer Ausführungsform kann das P-GW 3934 Datenpakete zwischen einem EPC-Netzwerk 3938 und externen Netzwerken wie einem Netzwerk, das einen Anwendungsserver 3940 (alternativ als Anwendungsfunktion (AF) bezeichnet) aufweist, über eine Internetprotokoll (IP)-Schnittstelle 3942 weiterleiten. In mindestens einer Ausführungsform kann der Anwendungsserver 3940 ein Element sein, das Anwendungen anbietet, die IP-Trägerressourcen mit einem Kernnetzwerk nutzen (z.B. UMTS-Paketdienste (PS)-Domäne, LTE-PS-Datendienste usw.). In mindestens einer Ausführungsform ist das P-GW 3934 über eine IP-Kommunikationsschnittstelle 3942 kommunikativ mit einem Anwendungsserver 3940 gekoppelt. In mindestens einer Ausführungsform kann der Anwendungsserver 3940 auch so ausgestaltet sein, dass er einen oder mehrere Kommunikationsdienste (z.B. Voiceover-Internet Protocol (VolP)-Sitzungen, PTT-Sitzungen, Gruppenkommunikationssitzungen, Social-Networking-Dienste usw.) für UEs 3902 und 3904 über das CN 3938 unterstützt.
In mindestens einer Ausführungsform kann das P-GW 3934 darüber hinaus ein Knoten für die Durchsetzung von Richtlinien und die Erhebung von Gebührendaten sein. In mindestens einer Ausführungsform ist die Policy and Charging Enforcement Function (PCRF) 3936 ein Policy- und Gebührensteuerungselement des CN 3938. In mindestens einer Ausführungsform kann es in einem Nicht-Roaming-Szenario eine einzige PCRF in einem Home Public Land Mobile Network (HPLMN) geben, die mit einer Internet Protocol Connectivity Access Network (IP-CAN)-Sitzung eines UE verbunden ist. In mindestens einer Ausführungsform kann es in einem Roaming-Szenario mit lokaler Verkehrsaufteilung zwei PCRFs geben, die mit der IP-CAN-Sitzung eines UE verbunden sind: eine Home-PCRF (H-PCRF) innerhalb eines HPLMN und eine Visited-PCRF (V-PCRF) innerhalb eines Visited Public Land Mobile Network (VPLMN). In mindestens einer Ausführungsform kann die PCRF 3936 über das P-GW 3934 mit dem Anwendungsserver 3940 kommunikativ gekoppelt sein. In mindestens einer Ausführungsform kann der Anwendungsserver 3940 dem PCRF 3936 signalisieren, einen neuen Dienstfluss anzuzeigen und eine geeignete Dienstgüte (QoS) und Gebührenparameter auszuwählen. In mindestens einer Ausführungsform kann die PCRF 3936 diese Regel in einer Policy and Charging Enforcement Function (PCEF) (nicht gezeigt) mit einer geeigneten Verkehrsflussvorlage (TFT) und einer QoS-Klassenkennung (QCI) bereitstellen, die eine QoS und eine Gebührenberechnung gemäß den Angaben des Anwendungsservers 3940 einleitet.
40 veranschaulicht beispielhafte Komponenten einer Einrichtung 4000 gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform kann die Einrichtung 4000 eine Anwendungsschaltung 4004, eine Basisbandschaltung 4008, eine Hochfrequenz (HF)-Schaltung 4010, eine Front-End-Modul (FEM)-Schaltung 4002, eine oder mehrere Antennen 4012 und eine Energieverwaltungsschaltung (PMC) 4006 aufweisen, die zumindest wie gezeigt miteinander gekoppelt sind. In mindestens einer Ausführungsform können die Komponenten der dargestellten Einrichtung 4000 in einem UE oder einem RAN-Knoten vorhanden sein. In mindestens einer Ausführungsform kann die Einrichtung 4000 weniger Elemente aufweisen (z.B. kann ein RAN-Knoten keine Anwendungsschaltung 4004 verwenden und stattdessen einen Prozessor/Controller zur Verarbeitung von IP-Daten aufweisen, die von einem EPC empfangen wurden). In mindestens einer Ausführungsform kann die Einrichtung 4000 zusätzliche Elemente aufweisen, wie z.B. einen Speicher, eine Anzeige, eine Kamera, einen Sensor oder eine Eingabe-/Ausgabeschnittstelle (I/O). In mindestens einer Ausführungsform können die unten beschriebenen Komponenten in mehr als einer Einrichtung vorhanden sein (z.B. können die Schaltungen separat in mehr als einer Einrichtung für Cloud-RAN (C-RAN)-Implementierungen vorhanden sein).
In mindestens einer Ausführungsform kann die Anwendungsschaltung 4004 einen oder mehrere Anwendungsprozessoren aufweisen. In mindestens einer Ausführungsform kann die Anwendungsschaltung 4004 eine Schaltung aufweisen, wie z.B. einen oder mehrere Einkern- oder Mehrkernprozessoren, ist aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann (können) der (die) Prozessor(en) eine beliebige Kombination von Allzweckprozessoren und dedizierten Prozessoren (z.B. Grafikprozessoren, Anwendungsprozessoren usw.) aufweisen. In mindestens einer Ausführungsform können die Prozessoren mit einem Speicher gekoppelt sein oder einen solchen aufweisen und so ausgestaltet sein, dass sie im Speicher gespeicherte Befehle ausführen, damit verschiedene Anwendungen oder Betriebssysteme auf der Einrichtung 4000 laufen können. In mindestens einer Ausführungsform können die Prozessoren der Anwendungsschaltung 4004 von einem EPC empfangene IP-Datenpakete verarbeiten.
In mindestens einer Ausführungsform kann die Basisbandschaltung 4008 eine Schaltung aufweisen, wie z.B. einen oder mehrere Einkern- oder Mehrkernprozessoren, ohne darauf beschränkt zu sein. In mindestens einer Ausführungsform kann die Basisbandschaltung 4008 einen oder mehrere Basisbandprozessoren oder eine Steuerlogik aufweisen, um Basisbandsignale zu verarbeiten, die von einem Empfangssignalweg der HF-Schaltung 4010 empfangen werden, und um Basisbandsignale für einen Sendesignalweg der HF-Schaltung 4010 zu erzeugen. In mindestens einer Ausführungsform kann die Basisbandverarbeitungsschaltung 4008 eine Schnittstelle mit der Anwendungsschaltung 4004 zur Erzeugung und Verarbeitung von Basisbandsignalen und zur Steuerung des Betriebs der HF-Schaltung 4010 bilden. In mindestens einer Ausführungsform kann die Basisbandschaltung 4008 einen Basisbandprozessor 4008A der dritten Generation (3G), einen Basisbandprozessor 4008B der vierten Generation (4G), einen Basisbandprozessor 4008C der fünften Generation (5G) oder andere Basisbandprozessoren 4008D für andere bestehende, in der Entwicklung befindliche oder zu entwickelnde Generationen (z.B. zweite Generation (2G), sechste Generation (6G) usw.) aufweisen. In mindestens einer Ausführungsform können die Basisband-Schaltkreise 4008 (z.B. einer oder mehrere der Basisband-Prozessoren 4008A-D) verschiedene Funksteuerungsfunktionen übernehmen, die die Kommunikation mit einem oder mehreren Funknetzwerken über die HF-Schaltkreise 4010 ermöglichen. In mindestens einer Ausführungsform kann ein Teil oder die gesamte Funktionalität der Basisbandprozessoren 4008A-D in Modulen enthalten sein, die im Speicher 4008G gespeichert und über eine Zentraleinheit (CPU) 4008E ausgeführt werden. In mindestens einer Ausführungsform können die Funksteuerungsfunktionen eine Signalmodulation/Demodulation, eine Codierung/Decodierung, eine Funkfrequenzverschiebung usw. aufweisen, sind aber nicht darauf beschränkt. In mindestens einer Ausführungsform kann die Modulations-/Demodulationsschaltung der Basisbandschaltung 4008 eine Fast-Fourier-Transformation (FFT), eine Vorcodierung oder eine Konstellationsabbildungs-/Demodulationsfunktion aufweisen. In mindestens einer Ausführungsform kann die Codier-/Decodierschaltung der Basisbandschaltung 4008 eine Faltung, eine Tailbiting-Faltung, eine Turbo-, eine Viterbi- oder eine Low Density Parity Check (LDPC)-Codier-/Decodierfunktionalität aufweisen.
In mindestens einer Ausführungsform kann die Basisbandschaltung 4008 einen oder mehrere digitale Audiosignalprozessoren (DSP) 4008F aufweisen. In mindestens einer Ausführungsform kann (können) der (die) Audio-DSP(s) 4008F Elemente zur Komprimierung/Dekomprimierung und Echounterdrückung aufweisen und bei anderen Ausführungen andere geeignete Verarbeitungselemente enthalten. In mindestens einer Ausführungsform können die Komponenten des Basisband-Schaltkreises in einem einzigen Chip, einem einzigen Chipsatz oder bei einigen Ausführungsformen auf einer einzigen Leiterplatte kombiniert sein. In mindestens einer Ausführungsform können einige oder alle Komponenten des Basisband-Schaltkreises 4008 und des Anwendungsschaltkreises 4004 zusammen implementiert sein, wie z.B. auf einem System on a Chip (SOC).
In mindestens einer Ausführungsform kann die Basisbandschaltung 4008 eine Kommunikation ermöglichen, die mit einer oder mehreren Funktechnologien kompatibel ist. In mindestens einer Ausführungsform kann die Basisbandschaltung 4008 die Kommunikation mit einem entwickelten universellen terrestrischen Funkzugangsnetzwerk (EUTRAN) oder anderen drahtlosen Metropolitan Area Networks (WMAN), einem drahtlosen lokalen Netzwerk (WLAN), einem drahtlosen persönlichen Netzwerk (WPAN) unterstützen. In mindestens einer Ausführungsform ist die Basisbandschaltung 4008 so ausgestaltet, dass sie die Funkkommunikation von mehr als einem drahtlosen Protokoll unterstützt und kann als Multimode-Basisbandschaltung bezeichnet werden.
In mindestens einer Ausführungsform kann die HF-Schaltung 4010 die Kommunikation mit drahtlosen Netzwerken unter Verwendung modulierter elektromagnetischer Strahlung durch ein nichtfestes Medium ermöglichen. In mindestens einer Ausführungsform kann die HF-Schaltung 4010 Switche, Filter, Verstärker usw. aufweisen, um die Kommunikation mit einem drahtlosen Netzwerk zu erleichtern. In mindestens einer Ausführungsform kann die HF-Schaltung 4010 einen Empfangssignalpfad aufweisen, der eine Schaltung zur Abwärtskonvertierung der von der FEM-Schaltung 4002 empfangenen HF-Signale und zur Bereitstellung von Basisbandsignalen für die Basisbandschaltung 4008 aufweisen kann. In mindestens einer Ausführungsform kann die HF-Schaltung 4010 auch einen Sendesignalpfad aufweisen, der eine Schaltung aufweisen kann, um von der Basisbandschaltung 4008 gelieferte HF-Signale aufwärts zu wandeln und HF-Ausgangssignale an die FEM-Schaltung 4002 zur Übertragung bereitzustellen.
In mindestens einer Ausführungsform kann der Empfangssignalweg der HF-Schaltung 4010 eine Mischerschaltung 4010a, eine Verstärkerschaltung 4010b und eine Filterschaltung 4010c aufweisen. In mindestens einer Ausführungsform kann ein Sendesignalpfad der HF-Schaltung 4010 eine Filterschaltung 4010c und eine Mischerschaltung 4010a aufweisen. In mindestens einer Ausführungsform kann die HF-Schaltung 4010 auch eine Syntheseschaltung 4010d zum Synthetisieren einer Frequenz zur Verwendung durch die Mischerschaltung 4010a eines Empfangssignalwegs und eines Sendesignalwegs aufweisen. In mindestens einer Ausführungsform kann die Mischerschaltung 4010a eines Empfangssignalpfades so ausgestaltet sein, dass sie von der FEM-Schaltung 4002 empfangene HF-Signale auf der Grundlage einer von der Synthesizerschaltung 4010d bereitgestellten synthetisierten Frequenz abwärts wandelt. In mindestens einer Ausführungsform kann die Verstärkerschaltung 4010b so ausgestaltet sein, dass sie die abwärtsgewandelten Signale verstärkt, und die Filterschaltung 4010c kann ein Tiefpassfilter (LPF) oder Bandpassfilter (BPF) sein, das so ausgestaltet ist, dass es unerwünschte Signale aus den abwärtsgewandelten Signalen entfernt, um Ausgangs-Basisbandsignale zu erzeugen. In mindestens einer Ausführungsform können die Ausgangs-Basisbandsignale der Basisbandschaltung 4008 zur weiteren Verarbeitung zugeführt werden. In mindestens einer Ausführungsform kann es sich bei den Ausgangs-Basisbandsignalen um Nullfrequenz-Basisbandsignale handeln, obwohl dies keine Voraussetzung ist. In mindestens einer Ausführungsform kann die Mischerschaltung 4010a eines Empfangssignalwegs passive Mischer umfassen.
In mindestens einer Ausführungsform kann die Mischerschaltung 4010a eines Sendesignalpfades so ausgestaltet sein, dass sie Eingangs-Basisbandsignale auf der Grundlage einer synthetisierten Frequenz, die von der Synthesizerschaltung 4010d bereitgestellt wird, hochkonvertiert, um HF-Ausgangssignale für die FEM-Schaltung 4002 zu erzeugen. In mindestens einer Ausführungsform können die Basisbandsignale von der Basisbandschaltung 4008 bereitgestellt und von der Filterschaltung 4010c gefiltert werden.
In mindestens einer Ausführungsform können die Mischerschaltung 4010a eines Empfangssignalpfades und die Mischerschaltung 4010a eines Sendesignalpfades zwei oder mehr Mischer aufweisen und für eine Quadraturabwärts- bzw. -aufwärtskonvertierung angeordnet sein. In mindestens einer Ausführungsform können die Mischerschaltung 4010a eines Empfangssignalpfades und die Mischerschaltung 4010a eines Sendesignalpfades zwei oder mehr Mischer aufweisen und zur Bildunterdrückung (z.B. Hartley-Bildunterdrückung) angeordnet sein. In mindestens einer Ausführungsform können die Mischerschaltung 4010a eines Empfangssignalpfades und die Mischerschaltung 4010a für eine direkte Abwärts- bzw. Aufwärtskonvertierung angeordnet sein. In mindestens einer Ausführungsform können die Mischerschaltung 4010a eines Empfangssignalpfades und die Mischerschaltung 4010a eines Sendesignalpfades für einen Superheterodynbetrieb ausgestaltet sein.
In mindestens einer Ausführungsform können die Ausgangs-Basisbandsignale und die Eingangs-Basisbandsignale analoge Basisbandsignale sein. In mindestens einer Ausführungsform können die Ausgangsbasisbandsignale und die Eingangs-Basisbandsignale digitale Basisbandsignale sein. In mindestens einer Ausführungsform kann die HF-Schaltung 4010 einen Analog-Digital-Wandler (ADC) und einen Digital-Analog-Wandler (DAC) aufweisen, und die Basisband-Schaltung 4008 kann eine digitale Basisband-Schnittstelle aufweisen, um mit der HF-Schaltung 4010 zu kommunizieren.
In mindestens einer Ausführungsform kann ein separater Funk-IC-Schaltkreis für die Verarbeitung von Signalen für jedes Spektrum vorgesehen sein. In mindestens einer Ausführungsform kann der Synthesizer-Schaltkreis 4010d ein fraktionaler N-Synthesizer oder ein fraktionaler N/N+1-Synthesizer sein. In mindestens einer Ausführungsform kann die Synthesizerschaltung 4010d ein Delta-Sigma-Synthesizer, ein Frequenzvervielfacher oder ein Synthesizer sein, der einen Phasenregelkreis mit einem Frequenzteiler umfasst.
In mindestens einer Ausführungsform kann die Synthesizerschaltung 4010d so ausgestaltet sein, dass sie eine Ausgangsfrequenz zur Verwendung durch die Mischerschaltung 4010a der HF-Schaltung 4010 auf der Grundlage eines Frequenzeingangs und eines Teilersteuereingangs synthetisiert. In mindestens einer Ausführungsform kann die Synthesizerschaltung 4010d ein fraktionaler N/N+1-Synthesizer sein.
In mindestens einer Ausführungsform kann der Frequenzeingang von einem spannungsgesteuerten Oszillator (VCO) bereitgestellt werden. In mindestens einer Ausführungsform kann die Steuerung des Teilers je nach gewünschter Ausgangsfrequenz entweder von der Basisbandschaltung 4008 oder vom Anwendungsprozessor 4004 bereitgestellt werden. In mindestens einer Ausführungsform kann ein Teilersteuereingang (z.B. N) anhand einer Nachschlagetabelle auf der Grundlage eines vom Anwendungsprozessor 4004 angegebenen Kanals bestimmt werden.
In mindestens einer Ausführungsform kann der Synthesizer-Schaltkreis 4010d des HF-Schaltkreises 4010 einen Teiler, eine Delay-Locked-Loop (DLL), einen Multiplexer und einen Phasenakkumulator aufweisen. In mindestens einer Ausführungsform kann es sich bei dem Teiler um einen Dual-Modul-Teiler (DMD) und bei dem Phasenakkumulator um einen digitalen Phasenakkumulator (DPA) handeln. In mindestens einer Ausführungsform kann der DMD so ausgestaltet sein, dass er ein Eingangssignal entweder durch N oder N+1 teilt (z.B. auf der Grundlage eines Übertrags), um ein gebrochenes Teilungsverhältnis bereitzustellen. In mindestens einer Ausführungsform kann die DLL einen Satz von kaskadierten, abstimmbaren Verzögerungselementen, einen Phasendetektor, eine Ladungspumpe und ein D-Flip-Flop aufweisen. In mindestens einer Ausführungsform können die Verzögerungselemente so ausgestaltet sein, dass sie eine VCO-Periode in Nd gleiche Phasenpakete aufteilen, wobei Nd eine Anzahl von Verzögerungselementen in einer Verzögerungsleitung ist. In mindestens einer Ausführungsform bietet die DLL auf diese Weise eine negative Rückkopplung, um sicherzustellen, dass die Gesamtverzögerung durch eine Verzögerungsleitung einem VCO-Zyklus entspricht.
In mindestens einer Ausführungsform kann die Synthesizerschaltung 4010d so ausgestaltet sein, dass sie eine Trägerfrequenz als Ausgangsfrequenz erzeugt, während bei anderen Ausführungen die Ausgangsfrequenz ein Vielfaches einer Trägerfrequenz sein kann (z.B. das Zweifache einer Trägerfrequenz, das Vierfache einer Trägerfrequenz) und in Verbindung mit einer Quadraturgenerator- und -teilerschaltung verwendet wird, um mehrere Signale mit einer Trägerfrequenz mit mehreren unterschiedlichen Phasen in Bezug aufeinander zu erzeugen. In mindestens einer Ausführungsform kann die Ausgangsfrequenz eine LO-Frequenz (fLO) sein. In mindestens einer Ausführungsform kann die HF-Schaltung 4010 einen IQ/Pol-Wandler aufweisen.
In mindestens einer Ausführungsform kann die FEM-Schaltung 4002 einen Empfangssignalpfad aufweisen, der eine Schaltung aufweisen kann, die so ausgestaltet ist, dass sie mit den von einer oder mehreren Antennen 4012 empfangenen HF-Signalen arbeitet, die empfangenen Signale verstärkt und verstärkte Versionen der empfangenen Signale der HF-Schaltung 4010 zur weiteren Verarbeitung bereitstellt. In mindestens einer Ausführungsform kann die FEM-Schaltung 4002 auch einen Sendesignalpfad aufweisen, der eine Schaltung aufweisen kann, die so konfiguriert ist, dass sie Signale zur Übertragung verstärkt, die von der HF-Schaltung 4010 zur Übertragung durch eine oder mehrere von einer oder mehreren Antennen 4012 bereitgestellt werden. In mindestens einer Ausführungsform kann die Verstärkung durch einen Sende- oder Empfangssignalpfad ausschließlich in der HF-Schaltung 4010, ausschließlich in einem FEM 4002 oder sowohl in der HF-Schaltung 4010 als auch in einem FEM 4002 erfolgen.
In mindestens einer Ausführungsform kann die FEM-Schaltung 4002 einen TX/RX-Switch aufweisen, um zwischen Sende- und Empfangsbetrieb umzuschalten. In mindestens einer Ausführungsform kann die FEM-Schaltung einen Empfangssignalpfad und einen Sendesignalpfad aufweisen. In mindestens einer Ausführungsform kann ein Empfangssignalpfad der FEM-Schaltung einen LNA aufweisen, um empfangene HF-Signale zu verstärken und verstärkte empfangene HF-Signale als Ausgangssignal bereitzustellen (z.B. an die HF-Schaltung 4010). In mindestens einer Ausführungsform kann ein Sendesignalpfad der FEM-Schaltung 4002 einen Leistungsverstärker (PA), um HF-Eingangssignale zu verstärken (z.B. bereitgestellt von der HF-Schaltung 4010), und einen oder mehrere Filter, um HF-Signale für die anschließende Übertragung zu erzeugen (z.B. durch eine oder mehrere von einer oder mehreren Antennen 4012), aufweisen.
In mindestens einer Ausführungsform kann die PMC 4006 die der Basisbandschaltung 4008 bereitgestellte Leistung verwalten. In mindestens einer Ausführungsform kann die PMC 4006 die Auswahl der Stromquelle, die Spannungsskalierung, die Batterieladung oder die DC/DC-Wandlung steuern. In mindestens einer Ausführungsform kann die PMC 4006 häufig vorhanden sein, wenn die Einrichtung 4000 über eine Batterie mit Strom versorgt werden kann, z.B. wenn die Einrichtung in einem UE enthalten ist. In mindestens einer Ausführungsform kann die PMC 4006 die Leistungsumwandlungseffizienz erhöhen und gleichzeitig eine wünschenswerte Implementierungsgröße und Wärmeableitungseigenschaften bereitstellen.
In mindestens einer Ausführungsform kann die PMC 4006 zusätzlich oder alternativ mit anderen Komponenten gekoppelt sein und ähnliche Energieverwaltungsoperationen für andere Komponenten durchführen, wie z.B., aber nicht beschränkt auf, Anwendungsschaltungen 4004, HF-Schaltungen 4010 oder ein FEM 4002.
In mindestens einer Ausführungsform kann die PMC 4006 verschiedene Stromsparmechanismen der Einrichtung 4000 steuern oder anderweitig Teil davon sein. In mindestens einer Ausführungsform kann die Einrichtung 4000, wenn sie sich in einem RRC-Verbindungszustand befindet, in dem sie noch mit einem RAN-Knoten verbunden ist, da sie erwartet, in Kürze Verkehr zu empfangen, nach einer Zeit der Inaktivität in einen Zustand eintreten, der als Discontinuous Reception Mode (DRX) bekannt ist. In mindestens einer Ausführungsform kann sich die Einrichtung 4000 während dieses Zustands für kurze Zeitabschnitte abschalten und so Energie sparen.
In mindestens einer Ausführungsform kann die Einrichtung 4000, wenn über einen längeren Zeitraum kein Datenverkehr stattfindet, in einen RRC-Idle-Zustand übergehen, in dem sie die Verbindung zu einem Netzwerk trennt und keine Operationen wie eine Kanalqualitätsrückmeldung, ein Handover usw. durchführt. In mindestens einer Ausführungsform geht die Einrichtung 4000 in einen Zustand mit sehr geringem Stromverbrauch über und führt einen Funkruf durch, bei dem sie wiederum periodisch aufwacht, um ein Netzwerk abzuhören, und sich dann wieder abschaltet. In mindestens einer Ausführungsform kann die Einrichtung 4000 in diesem Zustand keine Daten empfangen; um Daten zu empfangen, muss sie wieder in den Zustand RRC Connected übergehen.
In mindestens einer Ausführungsform kann ein zusätzlicher Energiesparmodus es einer Einrichtung ermöglichen, für Zeiträume, die länger sind als ein Paging-Intervall (im Bereich von Sekunden bis zu einigen Stunden), für ein Netzwerk nicht verfügbar zu sein. In mindestens einer Ausführungsform ist eine Einrichtung während dieser Zeit für ein Netzwerk völlig unerreichbar und kann sich vollständig abschalten. In mindestens einer Ausführungsform sind alle während dieser Zeit gesendeten Daten mit einer großen Verzögerung verbunden, und es wird angenommen, dass die Verzögerung akzeptabel ist.
In mindestens einer Ausführungsform können Prozessoren des Anwendungsschaltkreises 4004 und Prozessoren des Basisbandschaltkreises 4008 verwendet werden, um Elemente einer oder mehrerer Instanzen eines Protokollstacks auszuführen. In mindestens einer Ausführungsform können die Prozessoren der Basisbandschaltung 4008, allein oder in Kombination, zur Ausführung von Schicht-3-, Schicht-2- oder Schicht-1-Funktionalität verwendet werden, während die Prozessoren der Anwendungsschaltung 4008 von diesen Schichten empfangene Daten (z.B. Paketdaten) nutzen und darüber hinaus Schicht-4-Funktionalität ausführen können (z.B. die Schichten Transmission Communication Protocol (TCP) und User Datagram Protocol (UDP)). In mindestens einer Ausführungsform kann die Schicht 3 eine RRC-Schicht (Radio Resource Control) umfassen. In mindestens einer Ausführungsform kann die Schicht 2 eine Medium Access Control (MAC)-Schicht, eine Radio Link Control (RLC)-Schicht und eine Packet Data Convergence Protocol (PDCP)-Schicht umfassen. In mindestens einer Ausführungsform kann die Schicht 1 eine physikalische Schicht (PHY) eines UE/RAN-Knotens umfassen.
In mindestens einer Ausführungsform erzeugen einer oder mehrere der HF-Schaltkreise 4010, der Basisband-Schaltkreise 4008 oder der Anwendungsschaltkreise 40-4 parallel Gruppierungen von Geräten, um ein Frequenzband zu nutzen, und wählen eine Gruppierung aus, die von dem einen oder den mehreren Verarbeitungskernen erzeugt wurde.
41 veranschaulicht gemäß mindestens einer Ausführungsform beispielhafte Schnittstellen von Basisbandschaltungen. In mindestens einer Ausführungsform kann die Basisbandschaltung 4008 von 40, wie oben erörtert, die Prozessoren 4008A-4008E und einen von den Prozessoren genutzten Speicher 4008G umfassen. In mindestens einer Ausführungsform kann jeder der Prozessoren 4008A-4008E jeweils eine Speicherschnittstelle 4102A-4102E aufweisen, um Daten an/von Speicher 4008G zu senden/empfangen.
In mindestens einer Ausführungsform kann die Basisbandschaltung 4008 darüber hinaus eine oder mehrere Schnittstellen zur kommunikativen Kopplung mit anderen Schaltungen/Einrichtungen aufweisen, wie z.B. eine Speicherschnittstelle 4104 (z.B. eine Schnittstelle zum Senden/Empfangen von Daten zu/von einem Speicher außerhalb der Basisbandschaltung 4008), eine Anwendungsschaltungsschnittstelle 4106 (z.B. eine Schnittstelle zum Senden/Empfangen von Daten zu/von der Anwendungsschaltung 4004 von 40), eine HF-Schaltungsschnittstelle 4108 (z.B. eine Schnittstelle zum Senden/Empfangen von Daten an/von HF-Schaltkreisen 4010 von 40), eine Schnittstelle für drahtlose Hardwarekonnektivität 4110 (z.B. eine Schnittstelle zum Senden/Empfangen von Daten an/von Near Field Communication (NFC)-Komponenten, Bluetooth®-Komponenten (z.B. Bluetooth® Low Energy), Wi-Fi®-Komponenten und anderen Kommunikationskomponenten) und eine Schnittstelle für Energieverwaltung 4112 (z.B. eine Schnittstelle zum Senden/Empfangen von Energie- oder Steuersignalen an/von PMC 4006).
42 veranschaulicht ein Beispiel für einen Uplink-Kanal gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform veranschaulicht 42 das Senden und Empfangen von Daten innerhalb eines gemeinsam genutzten physikalischen Uplink-Kanals (PUSCH) in 5G NR, der Teil einer physikalischen Schicht eines Netzwerkes einer mobilen Einrichtung sein kann.
In mindestens einer Ausführungsform ist der Physical Uplink Shared Channel (PUSCH) in 5G NR dazu bestimmt, gemultiplexte Steuerinformationen und Benutzeranwendungsdaten zu übertragen. In mindestens einer Ausführungsform bietet 5G NR im Vergleich zu seinem Vorgänger, der bei einigen Beispielen als 4G LTE bezeichnet werden kann, wesentlich mehr Flexibilität und Zuverlässigkeit, einschließlich elastischerer Pilotanordnungen und Unterstützung sowohl für zyklische Präfix (CP)-OFDM- als auch für gespreizte diskrete Fourier-Transformation (DFT-s)-OFDM-Wellenformen. In mindestens einer Ausführungsform wird die standardmäßig eingeführte gefilterte OFDM-Technik (f-OFDM) verwendet, um zusätzliche Filterung zur Verringerung der Out-of-Band-Emission und zur Verbesserung der Leistung bei höheren Modulationsordnungen hinzuzufügen. In mindestens einer Ausführungsform wurden Änderungen an der Vorwärtsfehlerkorrektur (FEC) vorgenommen, um die in 4G LTE verwendeten Turbo-Codes durch Quasi-Cyclic Low Density Parity Check (QC-LDPC)-Codes zu ersetzen, die nachweislich bessere Übertragungsraten erzielen und Möglichkeiten für effizientere Hardware-Implementierungen bieten.
In mindestens einer Ausführungsform ist die Übertragung von 5G-NR-Daten Downlink und Uplink in Rahmen von 42 ms Dauer organisiert, die jeweils in 42 Unterrahmen von je 1 ms unterteilt sind. In mindestens einer Ausführungsform bestehen die Unterrahmen aus einer variablen Anzahl von Schlitzen bzw. Slots, die von einem ausgewählten Unterträgerabstand abhängen, der in 5G-NR parametrisiert ist. In mindestens einer Ausführungsform wird ein Slot aus 42 OFDMA-Symbolen aufgebaut, denen jeweils ein zyklisches Präfix vorangestellt ist. In mindestens einer Ausführungsform wird ein Unterträger, der sich innerhalb eines Durchlassbereichs befindet und für die Übertragung vorgesehen ist, als Ressourcenelement (RE) bezeichnet. In mindestens einer Ausführungsform bildet eine Gruppe von 42 benachbarten REs in einem gleichen Symbol einen physikalischen Ressourcenblock bzw. Physical Resource Block (PRB).
In mindestens einer Ausführungsform definiert der 5G-NR-Standard zwei Typen von Referenzsignalen, die mit der Übertragung innerhalb eines PUSCH-Kanals verbunden sind. In mindestens einer Ausführungsform ist das Demodulationsreferenzsignal (DMRS) ein benutzerspezifisches Referenzsignal mit hoher Frequenzdichte. In mindestens einer Ausführungsform wird ein DMRS nur innerhalb dedizierter OFDMA-Symbole (orthogonal frequency-division multiple access) übertragen und ist für eine frequenzselektive Kanalschätzung vorgesehen. In mindestens einer Ausführungsform kann die Anzahl der DMRS-Symbole innerhalb eines Schlitzes je nach Ausgestaltung zwischen 1 und 4 variieren, wobei ein dichterer DMRS-Symbolabstand in der Zeit für schnelle zeitvariable Kanäle vorgesehen ist, um genauere Schätzungen innerhalb einer Kohärenzzeit eines Kanals zu erhalten. In mindestens einer Ausführungsform werden DMRS-PRBs in einer Frequenzdomäne innerhalb einer gesamten Übertragungszuweisung abgebildet. In mindestens einer Ausführungsform kann der Abstand zwischen einem DMRS-Ressourcenelement (RE), das demselben Antennenanschluss (AP) zugewiesen ist, zwischen 2 und 3 gewählt werden. In mindestens einer Ausführungsform erlaubt ein Standard im Falle von 2-2 Multiple-Input, Multiple-Output (MIMO) eine orthogonale Zuweisung von RE zwischen AP. In mindestens einer Ausführungsform kann ein Empfänger vor der MIMO-Entzerrung eine partielle Single-Input-Multiple-Output-(SIMO-) Kanalschätzung auf der Grundlage eines DMRS-RE durchführen, wobei die räumliche Korrelation vernachlässigt wird.
In mindestens einer Ausführungsform ist ein zweiter Typ von Referenzsignal ein Phasenverfolgungs-Referenzsignal bzw. Phase Tracking Reference Signal (PTRS). In mindestens einer Ausführungsform sind die PTRS-Unterträger in einer Kammstruktur angeordnet, die eine hohe Dichte in einem Zeitbereich aufweist. In mindestens einer Ausführungsform wird es hauptsächlich in mm-Wellen-Frequenzbändern verwendet, um das Phasenrauschen zu verfolgen und zu korrigieren, das eine erhebliche Quelle für Leistungsverluste ist. In mindestens einer Ausführungsform ist die Verwendung eines PTRS optional, da es die gesamte spektrale Effizienz einer Übertragung verringern kann, wenn die Auswirkungen von Phasenrauschen vernachlässigbar sind.
In mindestens einer Ausführungsform kann zur Übertragung von Daten ein Transportblock von einer MAC-Schicht erzeugt und an eine physikalische Schicht weitergegeben werden. In mindestens einer Ausführungsform kann es sich bei einem Transportblock um Daten handeln, die übertragen werden sollen. In mindestens einer Ausführungsform beginnt eine Übertragung in einer physikalischen Schicht mit gruppierten Ressourcendaten, die als Transportblöcke bezeichnet werden können. In mindestens einer Ausführungsform wird ein Transportblock durch eine zyklische Redundanzprüfung (CRC) 4202 empfangen. In mindestens einer Ausführungsform wird an jeden Transportblock eine zyklische Redundanzprüfung zur Fehlererkennung angehängt. In mindestens einer Ausführungsform wird eine zyklische Redundanzprüfung zur Fehlererkennung in Transportblöcken verwendet. In mindestens einer Ausführungsform wird ein ganzer Transportblock zur Berechnung von CRC-Paritätsbits verwendet und diese Paritätsbits werden dann an ein Ende eines Transportblocks angehängt. In mindestens einer Ausführungsform werden minimale und maximale Codeblockgrößen festgelegt, damit die Blockgrößen mit darüber hinausgehenden Prozessen kompatibel sind. In mindestens einer Ausführungsform wird ein Eingabeblock segmentiert, wenn ein Eingabeblock größer als eine maximale Codeblockgröße ist.
In mindestens einer Ausführungsform wird ein Transportblock empfangen und mit einer Paritätsüberprüfungscodierung geringer Dichte bzw. Low-Density Parity Check- (LDPC-) Codierung 4204 codiert. In mindestens einer Ausführungsform verwendet NR Low-Density-Parity-Check- (LDPC-) Codes für einen Datenkanal und Polar-Codes für einen Steuerkanal. In mindestens einer Ausführungsform werden LDPC-Codes durch ihre Paritätsprüfungsmatrizen definiert, wobei jede Spalte ein codiertes Bit und jede Zeile eine Paritätsprüfungsgleichung darstellt. In mindestens einer Ausführungsform werden LDPC-Codes durch den iterativen Austausch von Nachrichten zwischen Variablen und Paritätsprüfungen decodiert. In mindestens einer Ausführungsform verwenden die für NR vorgeschlagenen LDPC-Codes eine quasi-zyklische Struktur, bei der eine Paritätsprüfungsmatrix durch eine kleinere Basismatrix definiert ist. In mindestens einer Ausführungsform stellt jeder Eintrag der Basismatrix entweder eine ZxZ-Nullmatrix oder eine verschobene ZxZ-Identitätsmatrix dar
In mindestens einer Ausführungsform wird ein codierter Transportblock durch eine Ratenanpassung 4206 empfangen. In mindestens einer Ausführungsform wird ein codierter Block verwendet, um einen Ausgangsbitstrom mit einer gewünschten Coderate zu erzeugen. In mindestens einer Ausführungsform wird die Ratenanpassung 4206 verwendet, um einen Ausgangsbitstrom zu erzeugen, der mit einer gewünschten Coderate übertragen wird. In mindestens einer Ausführungsform werden Bits aus einem Puffer ausgewählt und reduziert, um einen Ausgangsbitstrom mit einer gewünschten Coderate zu erzeugen. In mindestens einer Ausführungsform ist ein Hybrid Automatic Repeat Request (HARQ) Fehlerkorrekturschema integriert.
In mindestens einer Ausführungsform werden die Ausgangsbits beim Verschlüsseln 4208 verschlüsselt, was zur Wahrung der Privatsphäre beitragen kann. In mindestens einer Ausführungsform werden die Codewörter bitweise mit einer orthogonalen Sequenz und einer UEspezifischen Verschlüsselungssequenz multipliziert. In mindestens einer Ausführungsform kann die Ausgabe beim Chiffrieren 4208 in eine Modulation/Abbildung/Vorcodierung und andere Prozesse 4210 eingegeben werden. In mindestens einer Ausführungsform werden verschiedene Modulations-, Abbildungs- und Vorcodierungsprozesse durchgeführt.
In mindestens einer Ausführungsform werden die von der Verschlüsselung 4208 ausgegebenen Bits mit einem Modulationsschema moduliert, was zu Blöcken von Modulationssymbolen führt. In mindestens einer Ausführungsform werden die verschlüsselten Codewörter mit einem der Modulationsschemata QPSK, 16 QAM, 64 QAM moduliert, was zu einem Block von Modulationssymbolen führt. In mindestens einer Ausführungsform kann ein Kanal-Verschachtelungs-Prozess verwendet werden, der eine erste zeitliche Zuordnung von Modulationssymbolen zu einer Übertragungswellenform vornimmt und gleichzeitig sicherstellt, dass HARQ-Informationen in beiden Schlitzen vorhanden sind. In mindestens einer Ausführungsform werden die Modulationssymbole auf der Grundlage der Sendeantennen auf verschiedene Schichten abgebildet. In mindestens einer Ausführungsform können die Symbole vorcodiert werden, wobei sie in Gruppen unterteilt werden und eine inverse Fast-Fourier-Transformation durchgeführt werden kann. In mindestens einer Ausführungsform kann ein Transportdaten- und Steuerungsmultiplexing durchgeführt werden, so dass HARQ-Bestätigungs-Informationen (ACK) in beiden Zeitschlitzen vorhanden sind und auf Ressourcen um Demodulationsreferenzsignale herum abgebildet werden. In mindestens einer Ausführungsform werden verschiedene Vorcodierungsverfahren durchgeführt.
In mindestens einer Ausführungsform werden Symbole auf zugewiesene physikalische Ressourcenelemente in der Ressourcenelementzuordnung 4212 abgebildet. In mindestens einer Ausführungsform können die Zuweisungsgrößen auf Werte beschränkt sein, deren Primfaktoren 2, 3 und 5 sind. In mindestens einer Ausführungsform werden die Symbole in aufsteigender Reihenfolge, beginnend mit den Unterträgern, abgebildet. In mindestens einer Ausführungsform werden die Daten der auf die Unterträger abgebildeten Modulationssymbole durch eine IFFT-Operation bei einer OFDMA-Modulation 4214 mittels Orthogonal Frequency-Division Multiple Access moduliert. In mindestens einer Ausführungsform werden die Zeitbereichsdarstellungen jedes Symbols verkettet und mit einem FIR-Sendefilter gefiltert, um unerwünschte Out-of-Band-Emissionen in benachbarten Frequenzbändern zu dämpfen, die durch Phasendiskontinuitäten und die Verwendung unterschiedlicher Numerologien verursacht werden. In mindestens einer Ausführungsform kann eine Ausgabe der OFDMA-Modulation 4214 übertragen werden, um von einem anderen System empfangen und verarbeitet zu werden.
In mindestens einer Ausführungsform kann eine Übertragung durch die OFDMA-Demodulation 4216 empfangen werden. In mindestens einer Ausführungsform kann eine Übertragung von mobilen Einrichtungen des Benutzers über ein zellulares Netz ausgehen, obwohl auch andere Zusammenhänge vorliegen können. In mindestens einer Ausführungsform kann eine Übertragung durch eine IFFT-Verarbeitung demoduliert werden. In mindestens einer Ausführungsform kann nach erfolgter OFDMA-Demodulation durch eine IFFT-Verarbeitung eine Schätzung und Korrektur des verbleibenden Abtastzeitversatzes bzw. Sample Time Offset (STO) und des Trägerfrequenzversatzes bzw. Carrier Frequency Offset (CFO) durchgeführt werden. In mindestens einer Ausführungsform müssen sowohl CFO- als auch STO-Korrekturen im Frequenzbereich durchgeführt werden, da ein empfangenes Signal eine Überlagerung von Übertragungen sein kann, die von mehreren UEs stammen, die in der Frequenz gemultiplext sind und jeweils einen spezifischen Restsynchronisationsfehler aufweisen. In mindestens einer Ausführungsform wird der Rest-CFO als Phasendrehung zwischen Pilotunterträgern, die zu verschiedenen OFDM-Symbolen gehören, geschätzt und durch eine zirkuläre Faltungsoperation im Frequenzbereich korrigiert.
In mindestens einer Ausführungsform kann die Ausgabe der OFDMA-Demodulation 4216 von dem Ressourcenelement-Demapping 4218 empfangen werden. In mindestens einer Ausführungsform kann das Ressourcenelement-Demapping 4218 Symbole bestimmen und Symbole aus zugewiesenen physikalischen Ressourcenelementen demodulieren. In mindestens einer Ausführungsform wird eine Kanalschätzung und -entzerrung bei einer Kanalschätzung 4220 durchgeführt, um die Auswirkungen der Mehrwegeausbreitung zu kompensieren. In mindestens einer Ausführungsform kann die Kanalschätzung 4220 verwendet werden, um die Auswirkungen von Rauschen zu minimieren, das von verschiedenen Übertragungsschichten und Antennen ausgeht. In mindestens einer Ausführungsform kann die Kanalschätzung 4220 entzerrte Symbole aus einer Ausgabe des Ressourcenelement-Demappings 4218 erzeugen. In mindestens einer Ausführungsform kann eine Demodulation/Demapping 4222 entzerrte Symbole von der Kanalschätzung 4220 empfangen. In mindestens einer Ausführungsform werden die entzerrten Symbole entmappt bzw. rückgebildet und durch einen Layer-Demapping-Vorgang permutiert. In mindestens einer Ausführungsform kann ein Maximum A Posteriori Probability- (MAP-) Demodulationsansatz verwendet werden, um Werte zu erzeugen, die die Beliefs repräsentieren, dass ein empfangenes Bit 0 oder 1 ist, ausgedrückt in Form des Log-Likelihood-Verhältnisses (LLR).
In mindestens einer Ausführungsform werden soft-demodulierte Bits unter Verwendung verschiedener Operationen verarbeitet, die ein Entschlüsseln bzw. Descrambling, ein Entschachteln bzw. Deinterleaving und ein Rückgängigmachen der Ratenanpassung bzw. Rate-Unmatching mit LLR Soft-Combining unter Verwendung eines Zirkularpuffers vor der LDPC-Decodierung aufweisen. In mindestens einer Ausführungsform kann das Entschlüsseln 4224 Verfahren beinhalten, die einen oder mehrere Verfahren des Verschlüsselns 4208 umkehren. In mindestens einer Ausführungsform kann das Rate-Unmatching 4226 Verfahren beinhalten, die einen oder mehrere Verfahren von der Ratenanpassung 4206 umkehren. In mindestens einer Ausführungsform kann das Entschlüsseln 4224 die Ausgabe von der Demodulation/Demapping 4222 empfangen und die empfangenen Bits entschlüsseln. In mindestens einer Ausführungsform kann das Rate-Unmatching 4226 entschlüsselte Bits empfangen und LLR-Soft-Combining unter Verwendung eines Zirkularpuffers vor der LDPC-Decodierung 4228 verwenden.
In mindestens einer Ausführungsform erfolgt eine Decodierung von LDPC-Codes in praktischen Anwendungen auf der Grundlage iterativer Belief-Propagation-Algorithmen. In mindestens einer Ausführungsform kann ein LDPC-Code in Form eines bipartiten Graphen mit einer Paritätsprüfungsmatrix H der Größe M x N dargestellt werden, die eine Biadjazenz-Matrix ist, welche die Verbindungen zwischen den Graphknoten definiert. In mindestens einer Ausführungsform entsprechen die M Zeilen der Matrix H den Paritätsprüfungsknoten, wobei die N Spalten den variablen Knoten, d. h. den empfangenen Codewortbits, entsprechen. In mindestens einer Ausführungsform beruht ein Prinzip der Belief-Propagation-Algorithmen auf einem iterativen Nachrichtenaustausch, bei dem die A-Posteriori-Wahrscheinlichkeiten zwischen einem variablen und einem Prüfknoten aktualisiert werden, bis ein gültiges Codewort erhalten wird. In mindestens einer Ausführungsform kann der LDPC-Decodierer 4228 einen Transportblock ausgeben, der Daten umfasst.
In mindestens einer Ausführungsform kann die CRC-Prüfung 4230 Fehler feststellen und eine oder mehrere Aktionen auf der Grundlage von Paritätsbits durchführen, die an einen empfangenen Transportblock angehängt sind. In mindestens einer Ausführungsform kann die CRC-Prüfung 4230 Paritätsbits, die an einen empfangenen Transportblock angehängt sind, oder andere mit einem CRC verbundene Informationen analysieren und verarbeiten. In mindestens einer Ausführungsform kann die CRC-Prüfung 4230 einen verarbeiteten Transportblock zur weiteren Verarbeitung an eine MAC-Schicht weiterleiten.
Es ist zu beachten, dass bei anderen Ausführungen das Senden und Empfangen von Daten, bei denen es sich um einen Transportblock oder eine andere Variante davon handeln kann, verschiedene Verfahren aufweisen kann, die in 42 nicht dargestellt sind. In mindestens einer Ausführungsform sind die in 42 dargestellten Verfahren nicht als vollständig zu betrachten, und darüber hinaus können weitere Verfahren wie eine zusätzliche Modulation, eine zusätzliche Abbildung, ein zusätzliches Multiplexing, eine zusätzliche Vorcodierung, ein zusätzliches Konstellations-Mapping/Demapping, eine zusätzliche MIMO-Detektion, eine zusätzliche Detektion, eine zusätzliche Decodierung und Variationen davon beim Senden und Empfangen von Daten als Teil eines Netzwerks verwendet werden.
43 veranschaulicht eine Architektur eines Systems 4300 eines Netzwerks gemäß einigen Ausführungsformen. In mindestens einer Ausführungsform ist das System 4300 so dargestellt, dass es ein UE 4302, einen 5G-Zugangsknoten oder RAN-Knoten (dargestellt als (R)AN-Knoten 4308), eine Benutzerebenenfunktion bzw. User Plane Function (dargestellt als UPF 4304), ein Datennetzwerk (DN 4306), bei dem es sich beispielsweise um Betreiberdienste, Internetzugang oder Dienste von Drittanbietern handeln kann, und ein 5G-Kernnetzwerk (5GC) (dargestellt als CN 4310) aufweist.
In mindestens einer Ausführungsform weist das CN 4310 eine Authentifizierungsserverfunktion (AUSF 4314), eine Kernzugangs- und Mobilitätsmanagementfunktion (AMF 4312), eine Sitzungsmanagementfunktion (SMF 4318), eine Netzwerkexpositionsfunktion (NEF 4316), eine Richtlinienkontrollfunktion (PCF 4322), eine Netzwerkfunktions-(NF)-Repository-Funktion (NRF 4320), eine einheitliche Datenverwaltung (UDM 4324) und eine Anwendungsfunktion (AF 4326) auf. In mindestens einer Ausführungsform kann das CN 4310 auch andere Elemente aufweisen, die nicht dargestellt sind, wie z.B. eine Netzwerkfunktion für strukturierte Datenspeicherung (SDSF), eine Netzwerkfunktion für unstrukturierte Datenspeicherung (UDSF) und Varianten davon.
In mindestens einer Ausführungsform kann die UPF 4304 als ein Ankerpunkt für eine Intra-RAT- und Inter-RAT-Mobilität, als externer PDU-Sitzungs-Verbindungspunkt zu dem DN 4306 und als Verzweigungspunkt zur Unterstützung von Multi-Homed-PDU-Sitzungen dienen. In mindestens einer Ausführungsform kann die UPF 4304 auch Paketrouting und -weiterleitung, Paketinspektion, Durchsetzung von Richtlinienregeln für die Benutzerebene, rechtmäßiges Abfangen von Paketen (UP-Sammlung), Verkehrsnutzungsberichte, QoS-Behandlung für die Benutzerebene (z.B. Paketfilterung, Gating, UL/DL-Ratenerzwingung), Uplink-Verkehrsüberprüfung (z.B. SDF zu QoS-Flow-Mapping), Paketmarkierung auf Transportebene in Uplink und Downlink sowie Downlink-Paketpufferung und Auslösung von Downlink-Datenbenachrichtigungen durchführen. In mindestens einer Ausführungsform kann die UPF 4304 einen Uplink-Klassifikator aufweisen, um die Weiterleitung von Verkehrsströmen an ein Datennetzwerk zu unterstützen. In mindestens einer Ausführungsform kann das DN 4306 verschiedene Netzbetreiberdienste, Internetzugang oder Dienste von Drittanbietern darstellen.
In mindestens einer Ausführungsform kann die AUSF 4314 Daten für die Authentifizierung eines UE 4302 speichern und authentifizierungsbezogene Funktionen verwalten. In mindestens einer Ausführungsform kann die AUSF 4314 einen gemeinsamen Authentifizierungsrahmen für verschiedene Zugangstypen ermöglichen.
In mindestens einer Ausführungsform kann die AMF 4312 für das Registrierungsmanagement (z.B. für die Registrierung eines UE 4302 usw.), das Verbindungsmanagement, das Erreichbarkeitsmanagement, das Mobilitätsmanagement und das rechtmäßige Abfangen von AMFbezogenen Ereignissen sowie für die Zugangsauthentifizierung und -autorisierung zuständig sein. In mindestens einer Ausführungsform kann die AMF 4312 den Transport von SM-Nachrichten für die SMF 4318 bereitstellen und als transparenter Proxy für das Routing von SM-Nachrichten fungieren. In mindestens einer Ausführungsform kann die AMF 4312 auch den Transport von SMS-Nachrichten (Short Message Service) zwischen einem UE 4302 und einer SMS-Funktion (SMSF) bereitstellen (nicht in 43 dargestellt). In mindestens einer Ausführungsform kann die AMF 4312 als Sicherheitsankerfunktion (SEA) fungieren, die eine Interaktion mit der AUSF 4314 und einem UE 4302 sowie den Empfang eines Zwischenschlüssels aufweisen kann, der als Ergebnis des Authentifizierungsprozesses des UE4302 erstellt wurde. In mindestens einer Ausführungsform, bei der eine USIM-basierte Authentifizierung verwendet wird, kann die AMF 4312 Sicherheitsmaterial von der AUSF 4314 abrufen. In mindestens einer Ausführungsform kann die AMF 4312 auch eine Sicherheits-Kontext-Management- (SCM-) Funktion aufweisen, die einen Schlüssel von der SEA erhält, den sie zur Ableitung von zugangsnetzspezifischen Schlüsseln verwendet. In mindestens einer Ausführungsform kann die AMF 4312 außerdem ein Abschlusspunkt der RAN-CP-Schnittstelle (N2-Referenzpunkt) und ein Abschlusspunkt der NAS-Signalisierung (Nl) sein und eine NAS-Verschlüsselung und einen Integritätsschutz durchführen.
In mindestens einer Ausführungsform kann die AMF 4312 auch eine NAS-Signalisierung mit einem UE 4302 über eine N3-lnterworking-Function- (IWF-) Schnittstelle unterstützen. In mindestens einer Ausführungsform kann N3IWF verwendet werden, um den Zugang zu nicht vertrauenswürdigen Stellen zu ermöglichen. In mindestens einer Ausführungsform kann die N3IWF ein Abschlusspunkt für N2- und N3-Schnittstellen für die Steuerebene bzw. die Benutzerebene sein und als solcher die N2-Signalisierung der SMF und AMF für PDU-Sitzungen und QoS verarbeiten, Pakete für IPSec- und N3-Tunneling einkapseln/entkapseln, N3-Pakete der Benutzerebene im Uplink markieren und die QoS entsprechend der N3-Paketmarkierung durchsetzen, wobei QoS-Anforderungen im Zusammenhang mit einer solchen über N2 empfangenen Markierung berücksichtigt werden. In mindestens einer Ausführungsform kann die N3IWF auch die Uplink- und Downlink-Control-Plane-NAS (Nl)-Signalisierung zwischen einem UE 4302 und der AMF 4312 weiterleiten und Uplink- und Downlink-User-Plane-Pakete zwischen dem UE 4302 und der UPF 4304 weiterleiten. In mindestens einer Ausführungsform bietet die N3IWF auch Mechanismen für den IPsec-Tunnelaufbau mit dem UE 4302.
In mindestens einer Ausführungsform kann die SMF 4318 für das Sitzungsmanagement verantwortlich sein (z.B., Sitzungsaufbau, -änderung und -freigabe, einschließlich der Aufrechterhaltung des Tunnels zwischen der UPF und einem AN-Knoten); Zuweisung und Verwaltung von UE-IP-Adressen (einschließlich optionaler Autorisierung); Auswahl und Steuerung der UP-Funktion; Konfiguration der Verkehrslenkung an der UPF, um den Verkehr an das richtige Ziel zu leiten; Abschluss von Schnittstellen zu Richtlinienkontrollfunktionen; Steuerung des Teils der Richtliniendurchsetzung und der QoS; rechtmäßiges Abfangen (für SM-Ereignisse und die Schnittstelle zum LI-System); Abschluss von SM-Teilen von NAS-Nachrichten; Downlink-Datenbenachrichtigung; Initiator von AN-spezifischen SM-Informationen, die über die AMF über N2 an AN gesendet werden; Bestimmung des SSC-Modus einer Sitzung. In mindestens einer Ausführungsform kann die SMF 4318 folgende Roaming-Funktionalität aufweisen: Handhabung der lokalen Durchsetzung zur Anwendung von QoS SLAB (VPLMN); Gebührendatenerfassung und Gebührenschnittstelle (VPLMN); gesetzeskonformes Abfangen (in VPLMN für SM-Ereignisse und Schnittstelle zum LI-System); Unterstützung der Interaktion mit einem externen DN für den Transport von Signalen zur PDU-Sitzungsautorisierung/Authentifizierung durch ein externes DN.
In mindestens einer Ausführungsform kann die NEF 4316 Mittel zur sicheren Freigabe von Diensten und Fähigkeiten bereitstellen, die von 3GPP-Netzfunktionen für Dritte, interne Freigabe/Wiederfreigabe, Anwendungsfunktionen (z.B. AF 4326), Edge-Computing- oder Fog-Computing-Systeme usw. bereitgestellt werden. In mindestens einer Ausführungsform kann die NEF 4316 AFs authentifizieren, autorisieren und/oder drosseln. In mindestens einer Ausführungsform kann die NEF 4316 auch mit der AF 4326 ausgetauschte Informationen und mit internen Netzwerkfunktionen ausgetauschte Informationen übersetzen. In mindestens einer Ausführungsform kann die NEF 4316 zwischen einem AF-Service-Identifier und einer internen 5GC-Information übersetzen. In mindestens einer Ausführungsform kann die NEF 4316 auch Informationen von anderen Netzfunktionen (NFs) empfangen, die auf den exponierten Fähigkeiten anderer Netzfunktionen basieren. In mindestens einer Ausführungsform können diese Informationen in der NEF 4316 als strukturierte Daten oder in einer Datenspeicher-NF unter Verwendung einer standardisierten Schnittstelle gespeichert werden. In mindestens einer Ausführungsform können die gespeicherten Informationen dann von der NEF 4316 an andere NFs und AFs weitergegeben und/oder für andere Zwecke, wie z.B. Analysen, verwendet werden.
In mindestens einer Ausführungsform kann die NRF 4320 Service Discovery Funktionen unterstützen, NF Discovery Requests von NF-Instanzen empfangen und Informationen über entdeckte NF-Instanzen an NF-Instanzen weitergeben. In mindestens einer Ausführungsform verwaltet die NRF 4320 auch Informationen über verfügbare NF-Instanzen und deren unterstützte Dienste.
In mindestens einer Ausführungsform kann die PCF 4322 Regeln für die Funktion(en) der Steuerungsebene bereitstellen, um diese durchzusetzen, und kann auch ein einheitliches Regelwerk unterstützen, um das Netzwerkverhalten zu steuern. In mindestens einer Ausführungsform kann die PCF 4322 auch ein Front-End (FE) implementieren, um auf Abonnementinformationen zuzugreifen, die für Policy-Entscheidungen in einem UDR der UDM 4324 relevant sind.
In mindestens einer Ausführungsform kann die UDM 4324 abonnementbezogene Informationen verarbeiten, um die Handhabung von Kommunikationssitzungen durch Netzwerkentitäten zu unterstützen, und kann Abonnementdaten des UE 4302 speichern. In mindestens einer Ausführungsform kann die UDM 4324 zwei Teile aufweisen, ein Anwendungs-FE und ein User Data Repository (UDR). In mindestens einer Ausführungsform kann die UDM ein UDM-FE aufweisen, das für die Verarbeitung von Berechtigungsnachweisen, die Standortverwaltung, die Abonnementverwaltung usw. zuständig ist. In mindestens einer Ausführungsform können mehrere verschiedene Front-Ends denselben Benutzer bei verschiedenen Transaktionen bedienen. In mindestens einer Ausführungsform greift das UDM-FE auf die in einem UDR gespeicherten Abonnementinformationen zu und führt die Verarbeitung von Authentifizierungsnachweisen, die Bearbeitung der Benutzeridentifikation, die Zugangsberechtigung, die Verwaltung der Registrierung/Mobilität und die Abonnementverwaltung durch. In mindestens einer Ausführungsform kann das UDR mit der PCF 4322 interagieren. In mindestens einer Ausführungsform kann die UDM 4324 auch die SMS-Verwaltung unterstützen, wobei ein SMS-FE eine ähnliche Anwendungslogik implementiert, wie es zuvor beschrieben ist.
In mindestens einer Ausführungsform kann die AF 4326 einen Anwendungseinfluss auf die Verkehrslenkung und den Zugang zu einem Network Capability Exposure (NCE) bieten und mit einem Policy Framework zur Steuerung von Richtlinien interagieren. In mindestens einer Ausführungsform kann das NCE ein Mechanismus sein, der es einem 5GC und der AF 4326 ermöglicht, einander über NEF 4316 Informationen zu liefern, was für Edge-Computing-Implementierungen genutzt werden kann. In mindestens einer Ausführungsform können Dienste des Netzbetreibers und Dritter in der Nähe des Anschlusspunkts des UE 4302 gehostet sein, um eine effiziente Dienstbereitstellung durch eine geringere End-to-End-Latenz und Belastung des Transportnetzes zu erreichen. In mindestens einer Ausführungsform kann das 5GC bei Edge-Computing-Implementierungen eine UPF 4304 in der Nähe des UE 4302 auswählen und eine Verkehrslenkung der UPF 4304 zu dem DN 4306 über die N6-Schnittstelle durchführen. In mindestens einer Ausführungsform kann dies auf UE-Abonnementdaten, dem UE-Standort und von der AF 4326 bereitgestellten Informationen beruhen. In mindestens einer Ausführungsform kann die AF 4326 die UPF-(Neu-)Auswahl und das Verkehrsrouting beeinflussen. In mindestens einer Ausführungsform kann ein Netzbetreiber, wenn die AF 4326 als vertrauenswürdige Instanz angesehen wird, der AF 4326 erlauben, direkt mit relevanten NFs zu interagieren.
In mindestens einer Ausführungsform kann das CN 4310 eine SMSF aufweisen, die für die Überprüfung und Verifizierung von SMS-Abonnements und die Weiterleitung von SM-Nachrichten an das/von dem UE 4302 an/von anderen Entitäten, wie z.B. einem SMS-GMSC/IWMSC/SMS-Router, verantwortlich sein kann. In mindestens einer Ausführungsform kann eine SMS auch mit der AMF 4312 und der UDM 4324 für die Benachrichtigungsprozedur interagieren, wobei das UE 4302 für die SMS-Übertragung verfügbar ist (z.B. Setzen eines UE-nicht-erreichbar-Flags und eine Benachrichtigung der UDM 4324, wenn das UE 4302 für SMS verfügbar ist).
In mindestens einer Ausführungsform kann das System 4300 die folgenden dienstbasierten Schnittstellen aufweisen: Namf: Dienstbasierte Schnittstelle, die von der AMF bereitgestellt wird; Nsmf: Service-basierte Schnittstelle, die von der SMF ausgestellt wird; Nnef: Dienstbasierte Schnittstelle, die von der NEF bereitgestellt wird; Npcf: Dienstbasierte Schnittstelle, die von der PCF bereitgestellt wird; Nudm: Dienstbasierte Schnittstelle, die von der UDM ausgestellt wird; Naf: Dienstbasierte Schnittstelle, die von der AF ausgestellt wird; Nnrf: Dienstbasierte Schnittstelle, die von der NRF ausgestellt wird; und Nausf: Service-basierte Schnittstelle, die durch die AUSF dargestellt wird.
In mindestens einer Ausführungsform kann das System 4300 die folgenden Bezugspunkte aufweisen: N1: Referenzpunkt zwischen dem UE und der AMF; N2: Referenzpunkt zwischen dem (R)AN und der AMF; N3: Referenzpunkt zwischen dem (R)AN und der UPF; N4: Referenzpunkt zwischen der SMF und der UPF; und N6: Referenzpunkt zwischen der UPF und einem Datennetzwerk. In mindestens einer Ausführungsform kann es viele weitere Referenzpunkte und/oder dienstbasierte Schnittstellen zwischen NF-Diensten in NFs geben; diese Schnittstellen und Referenzpunkte wurden jedoch aus Gründen der Übersichtlichkeit weggelassen. In mindestens einer Ausführungsform kann ein NS-Referenzpunkt zwischen einer PCF und einer AF liegen; ein N7-Referenzpunkt kann zwischen der PCF und der SMF liegen; ein N11-Referenzpunkt zwischen der AMF und der SMF; usw. In mindestens einer Ausführungsform kann das CN 4310 eine Nx-Schnittstelle aufweisen, die eine Inter-CN-Schnittstelle zwischen einer MME und der AMF 4312 ist, um das Interworking zwischen dem CN 4310 und dem CN 7243 zu ermöglichen.
In mindestens einer Ausführungsform kann das System 4300 mehrere RAN-Knoten (wie z.B. (R)AN-Knoten 4308) aufweisen, wobei eine Xn-Schnittstelle zwischen zwei oder mehr (R)AN-Knoten 4308 (z.B. gNBs), die mit dem 5GC 410 verbunden sind, zwischen einem (R)AN-Knoten 4308 (z.B. gNB), der mit dem CN 4310 verbunden ist, und einem eNB (z.B. einem Makro-RAN-Knoten) und/oder zwischen zwei eNBs, die mit dem CN 4310 verbunden sind, definiert ist.
In mindestens einer Ausführungsform kann die Xn-Schnittstelle eine Xn-Benutzerebenen- (Xn-U-) Schnittstelle und eine Xn-Steuerebenen- (Xn-C-) Schnittstelle aufweisen. In mindestens einer Ausführungsform kann die Xn-U eine nicht-garantierte Zustellung von PDUs der Benutzerebene bereitstellen und Datenweiterleitungs- und Flusssteuerungsfunktionen unterstützen/bereitstellen. In mindestens einer Ausführungsform kann die Xn-C Management- und Fehlerbehandlungsfunktionen, Funktionen zur Verwaltung einer Xn-C-Schnittstelle, eine Mobilitätsunterstützung für ein UE 4302 in einem verbundenen Modus (z.B. CM-CONNECTED) einschließlich Funktionen zur Verwaltung der UE-Mobilität für den verbundenen Modus zwischen einem oder mehreren (R)AN-Knoten 4308 bereitstellen. In mindestens einer Ausführungsform kann die Mobilitätsunterstützung eine Kontextübertragung von einem alten (Quell-) dienenden (R)AN-Knoten 4308 zu einem neuen (Ziel-) dienenden (R)AN-Knoten 4308 aufweisen; und die Steuerung von Benutzerebenen-Tunneln zwischen dem alten (Quell-) dienenden (R)AN-Knoten 4308 und dem neuen (Ziel-) dienenden (R)AN-Knoten 4308.
In mindestens einer Ausführungsform kann ein Protokollstack einer Xn-U eine Transportnetzwerkschicht, die auf der Transportschicht des Internetprotokolls (IP) aufbaut, und eine GTP-U-Schicht auf einer UDP- und/oder IP-Schicht(en) aufweisen, um PDUs der Benutzerebene zu übertragen. In mindestens einer Ausführungsform kann der Xn-C-Protokollstack ein Signalisierungsprotokoll der Anwendungs-Schicht (als Xn Application Protocol (Xn-AP) bezeichnet) und eine Transportnetzwerkschicht, die auf einer SCTP-Schicht aufbaut, aufweisen. In mindestens einer Ausführungsform kann die SCTP-Schicht über einer IP-Schicht liegen. In mindestens einer Ausführungsform stellt die SCTP-Schicht eine garantierte Zustellung von Nachrichten der Anwendungs-Schicht bereit. In mindestens einer Ausführungsform wird in einer Transport-IP-Schicht eine Punkt-zu-Punkt-Übertragung zur Übermittlung von Signalisierungs-PDUs verwendet. In mindestens einer Ausführungsform kann ein Xn-U-Protokollstack und/oder ein Xn-C-Protokollstack gleich oder ähnlich sein wie der/die hier gezeigte(n) und beschriebene(n) Protokollstack der Benutzerebene und/oder der Steuerebene.
In mindestens einer Ausführungsform erzeugt ein System 4300 parallel Gruppierungen von Geräten, um ein Frequenzband zu nutzen, und wählt eine Gruppierung aus, die von dem einen oder den mehreren Verarbeitungskernen erzeugt wurde.
44 ist eine Darstellung eines Steuerungsebenen-Protokollstacks gemäß einigen Ausführungsformen. In mindestens einer Ausführungsform ist eine Steuerebene 4400 als ein Kommunikationsprotokollstack zwischen dem UE 3902 (oder alternativ dem UE 3904), dem RAN 3916 und der (den) MME(s) 3928 dargestellt.
In mindestens einer Ausführungsform kann die PHY-Schicht 4402 Informationen, die von der MAC-Schicht 4404 verwendet werden, über eine oder mehrere Luftschnittstellen senden oder empfangen. In mindestens einer Ausführungsform kann die PHY-Schicht 4402 darüber hinaus eine Verbindungsanpassung oder adaptive Modulation und Codierung (AMC), eine Leistungssteuerung, eine Zellensuche (z.B. für anfängliche Synchronisations- und Handover-Zwecke) und andere Messungen durchführen, die von höheren Schichten, wie einer RRC-Schicht 4410, verwendet werden. In mindestens einer Ausführungsform kann die PHY-Schicht 4402 darüber hinaus eine Fehlererkennung auf Transportkanälen, eine Codierung/Decodierung von Transportkanälen mit Vorwärtsfehlerkorrektur (FEC), eine Modulation/Demodulation von physikalischen Kanälen, eine Verschachtelung, eine Ratenanpassung, eine Abbildung auf physikalische Kanäle und eine Multiple Input Multiple Output (MIMO-) Antennenverarbeitung durchführen.
In mindestens einer Ausführungsform kann die MAC-Schicht 4404 eine Abbildung zwischen logischen Kanälen und Transportkanälen, ein Multiplexen von MAC-Dienstdateneinheiten (SDUs) von einem oder mehreren logischen Kanälen auf Transportblöcke (TBs), die über Transportkanäle an die PHY zugestellt werden sollen, ein Demultiplexen von MAC-SDUs auf einen oder mehrere logische Kanäle von Transportblöcken (TBs), die von der PHY über Transportkanäle zuzustellen sind, ein Multiplexen von MAC-SDUs auf TBs, ein Melden von Planungsinformationen, eine Fehlerkorrektur durch eine hybride automatische Wiederholungsanforderung (HARD) und eine Priorisierung logischer Kanäle durchführen.
In mindestens einer Ausführungsform kann die RLC-Schicht 4406 in einer Vielzahl von Betriebsmodi arbeiten, die Folgendes aufweisen: einen Transparent Mode (TM), einen Unacknowledged Mode (UM), und einen Acknowledged Mode (AM). In mindestens einer Ausführungsform kann die RLC-Schicht 4406 eine Übertragung von Protokolldateneinheiten (PDUs) der oberen Schicht, eine Fehlerkorrektur durch eine automatische Wiederholungsanforderung (ARQ) für AM-Datenübertragungen sowie eine Verkettung, Segmentierung und Wiederzusammensetzung von RLC-SDUs für UM- und AM-Datenübertragungen durchführen. In mindestens einer Ausführungsform kann die RLC-Schicht 4406 auch eine Neusegmentierung von RLC-Daten-PDUs für AM-Datenübertragungen durchführen, RLC-Daten-PDUs für UM- und AM-Datenübertragungen neu anordnen, doppelte Daten für UM- und AM-Datenübertragungen erkennen, RLC-SDUs für UM- und AM-Datenübertragungen verwerfen, Protokollfehler für AM-Datenübertragungen erkennen und einen RLC-Wiederaufbau durchführen.
In mindestens einer Ausführungsform kann die PDCP-Schicht 4408 durchführen eine Header-Komprimierung und -Dekomprimierung von IP-Daten, PDCP-Sequenznummern (SNs) beibehalten, eine sequenzgenaue Zustellung von PDUs der oberen Schicht bei einer Wiederherstellung der unteren Schichten durchführen, eine Beseitigung von Duplikaten von SDUs der unteren Schicht bei einer Wiederherstellung der unteren Schichten für Funkträger, die auf RLC AM abgebildet sind, eine Ver- und Entschlüsselung von Daten der Steuerebene, eine Ausführung eines Integritätsschutzes und einer Integritätsprüfung von Daten der Steuerebene, eine Steuerung des zeitgesteuerten Verwerfens von Daten und eine Ausführung von Sicherheitsoperationen (z. g., Verschlüsselung, Entschlüsselung, Integritätsschutz, Integritätsüberprüfung usw.).
In mindestens einer Ausführungsform können die Hauptdienste und -funktionen einer RRC-Schicht 4410 aufweisen eine Übertragung von Systeminformationen (z.B. enthalten in Master Information Blocks (MIBs) oder System Information Blocks (SIBs), die sich auf eine Nicht-Zugangsschicht (NAS) beziehen), eine Übertragung von Systeminformationen, die sich auf eine Zugangsschicht (AS) beziehen, ein Paging, einen Aufbau, eine Aufrechterhaltung und einen Abbau einer RRC-Verbindung zwischen einem UE und einem E-UTRAN (z.B., ein RRC-Verbindungs-Paging, ein RRC-Verbindungsaufbau, ein RRC-Verbindungsmodifikation und ein RRC-Verbindungsabbau), ein Aufbau, eine Konfiguration, eine Wartung und eine Freigabe von Punkt-zu-Punkt-Funkträgern, Sicherheitsfunktionen einschließlich Schlüsselmanagement, eine Mobilität zwischen Funkzugangstechnologien (RAT) und eine Messkonfiguration für UE-Messberichte. In mindestens einer Ausführungsform können die MIBs und SIBs ein oder mehrere Informationselemente (lEs) umfassen, die jeweils einzelne Datenfelder oder Datenstrukturen umfassen können.
In mindestens einer Ausführungsform können das UE 3902 und das RAN 3916 eine Uu-Schnittstelle (z.B. eine LTE-Uu-Schnittstelle) verwenden, um Daten der Steuerebene über einen Protokollstack auszutauschen, der die PHY-Schicht 4402, die MAC-Schicht 4404, die RLC-Schicht 4406, die PDCP-Schicht 4408 und die RRC-Schicht 4410 umfasst.
In mindestens einer Ausführungsform bilden Nicht-Zugriffsschicht- (NAS-) Protokolle (NAS-Protokolle 4412) eine höchste Schicht einer Steuerungsebene zwischen dem UE 3902 und der (den) MME(s) 3928. In mindestens einer Ausführungsform unterstützen die NAS-Protokolle 4412 die Mobilität des UE 3902 und Sitzungsmanagementverfahren zum Aufbau und zur Aufrechterhaltung der IP-Konnektivität zwischen dem UE 3902 und dem P-GW 3934.
In mindestens einer Ausführungsform kann die Si-Anwendungsprotokoll- (SIAP-) Schicht (S1-AP-Schicht 4422) Funktionen einer Si-Schnittstelle unterstützen und elementare Prozeduren (EPs) umfassen. In mindestens einer Ausführungsform ist eine EP eine Einheit einer Interaktion zwischen dem RAN 3916 und dem CN 3928. In mindestens einer Ausführungsform können die Dienste der S1-AP-Schicht zwei Gruppen umfassen: UE-assoziierte Dienste und nicht UE-assoziierte Dienste. In mindestens einer Ausführungsform weisen diese Dienste Funktionen auf, einschließlich, aber nicht beschränkt auf E-UTRAN Radio Access Bearer (E-RAB) Management, UE-Fähigkeitsanzeige, Mobilität, NAS-Signaltransport, RAN Information Management (RIM) und Konfigurationsübertragung.
In mindestens einer Ausführungsform kann die Stream Control Transmission Protocol (SCTP)-Schicht (alternativ als Stream Control Transmission Protocol/Internet Protocol (SCTP/IP)-Schicht bezeichnet) (SCTP-Schicht 4420) eine zuverlässige Zustellung von Signalisierungsnachrichten zwischen dem RAN 3916 und der MME(s) 3928 gewährleisten, die zum Teil auf einem IP-Protokoll basiert, das von einer IP-Schicht 4418 unterstützt wird. In mindestens einer Ausführungsform können sich die L2-Schicht 4416 und eine L1-Schicht 4414 auf Kommunikationsverbindungen (z.B. drahtgebunden oder drahtlos) beziehen, die von einem RAN-Knoten und einer MME zum Austausch von Informationen verwendet werden.
In mindestens einer Ausführungsform können das RAN 3916 und die MME(s) 3928 eine S1-MME-Schnittstelle verwenden, um Steuerebenendaten über einen Protokollstack auszutauschen, der eine L1-Schicht 4414, eine L2-Schicht 4416, eine IP-Schicht 4418, eine SCTP-Schicht 4420 und eine Si-AP-Schicht 4422 umfasst.
45 ist eine Darstellung eines Protokollstacks der Benutzerebene gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform ist eine Benutzerebene 4500 als ein Kommunikationsprotokollstack zwischen einem UE 3902, einem RAN 3916, einem S-GW 3930 und einem P-GW 3934 dargestellt. In mindestens einer Ausführungsform kann die Benutzerebene 4500 die gleichen Protokollschichten wie die Steuerebene 4500 verwenden. In mindestens einer Ausführungsform können beispielsweise das UE 3902 und das RAN 3916 eine Uu-Schnittstelle (z.B. eine LTE-Uu-Schnittstelle) verwenden, um Daten der Benutzerebene über einen Protokollstack auszutauschen, der die PHY-Schicht 4502, die MAC-Schicht 4504, die RLC-Schicht 4506 und die PDCP-Schicht 4508 umfasst.
In mindestens einer Ausführungsform kann das General Packet Radio Service (GPRS) Tunneling Protocol für eine Benutzerebenen- (GTP-U) Schicht (GTP-U-Schicht 4504) für die Übertragung von Benutzerdaten innerhalb eines GPRS-Kernnetzwerks und zwischen einem Funkzugangsnetzwerk und einem Kernnetzwerk verwendet werden. In mindestens einer Ausführungsform können die transportierten Nutzdaten beispielsweise als Pakete in einem der Formate IPv4, IPv6 oder PPP vorliegen. In mindestens einer Ausführungsform kann die UDP- und IP-Sicherheits- (UDP/IP-) Schicht (UDP/IP-Schicht 4502) Prüfsummen für die Datenintegrität, Anschlussnummern für die Adressierung verschiedener Funktionen an einer Quelle und einem Ziel sowie Verschlüsselung und Authentifizierung für ausgewählte Datenströme bereitstellen. In mindestens einer Ausführungsform können das RAN 3916 und das S-GW 3930 eine S1-U-Schnittstelle verwenden, um Daten der Benutzerebene über einen Protokollstack auszutauschen, der die L1-Schicht 4414, die L2-Schicht 4416, die UDP/IP-Schicht 4502 und die GTP-U-Schicht 4504 umfasst. In mindestens einer Ausführungsform können das S-GW 3930 und das P-GW 3934 eine S5/S8a-Schnittstelle verwenden, um Daten der Benutzerebene über einen Protokollstack auszutauschen, der die L1-Schicht 4414, die L2-Schicht 4416, die UDP/IP-Schicht 4502 und die GTP-U-Schicht 4504 umfasst. In mindestens einer Ausführungsform, wie es oben in Bezug auf 44 erläutert ist, unterstützen NAS-Protokolle eine Mobilität des UE 3902 und Sitzungsmanagementverfahren zum Aufbau und zur Aufrechterhaltung der IP-Konnektivität zwischen dem UE 3902 und dem P-GW 3934.
46 zeigt die Komponenten 4600 eines Kernnetzwerkes gemäß mindestens einer Ausführungsform. In mindestens einer Ausführungsform können die Komponenten des CN 3938 in einem physischen Knoten oder in separaten physischen Knoten implementiert sein, die Komponenten zum Lesen und Ausführen von Anweisungen von einem maschinenlesbaren oder computerlesbaren Medium (z.B. einem nicht flüchtigen maschinenlesbaren Speichermedium) aufweisen. In mindestens einer Ausführungsform wird die Netzwerkfunktionsvirtualisierung (NFV) verwendet, um beliebige oder alle der oben beschriebenen Netzwerkknotenfunktionen über ausführbare Anweisungen zu virtualisieren, die in einem oder mehreren computerlesbaren Speichermedien gespeichert sind (was im Folgenden ausführlicher beschrieben ist). In mindestens einer Ausführungsform kann eine logische Instanziierung des CN 3938 als Netzwerk-Slice 4602 bezeichnet werden (z.B. ist das Netzwerk-Slice 4602 so dargestellt, dass es den HSS 3932, die MME(s) 3928 und das S-GW 3930 aufweist). In mindestens einer Ausführungsform kann eine logische Instanziierung eines Abschnitts des CN 3938 als Netzwerk-Sub-Slice 4604 bezeichnet werden (z.B. weist das dargestellte Netzwerk-Sub-Slice 4604 das P-GW 3934 und die PCRF 3936 auf).
In mindestens einer Ausführungsform können NFV-Architekturen und -Infrastrukturen verwendet werden, um eine oder mehrere Netzwerkfunktionen, die alternativ von proprietärer Hardware ausgeführt werden, auf physischen Ressourcen zu virtualisieren, die eine Kombination aus Industriestandard-Serverhardware, Speicherhardware oder Switches umfassen. In mindestens einer Ausführungsform können NFV-Systeme verwendet werden, um virtuelle oder rekonfigurierbare Implementierungen von einer oder mehreren EPC-Komponenten/Funktionen auszuführen.
47 ist ein Blockdiagramm, das Komponenten gemäß mindestens einer Ausführungsform eines Systems 4700 zur Unterstützung der Netzwerkfunktionsvirtualisierung (NFV) zeigt. In mindestens einer Ausführungsform ist das System 4700 so dargestellt, dass es einen virtualisierten Infrastrukturmanager (dargestellt als VIM 4702), eine Netzwerkfunktionsvirtualisierungsinfrastruktur (dargestellt als NFVI 4704), einen VNF-Manager (dargestellt als VNFM 4706), virtualisierte Netzwerkfunktionen (dargestellt als VNF 4708), einen Elementmanager (dargestellt als EM 4710), einen NFV-Orchestrator (dargestellt als NFVO 4712) und einen Netzwerkmanager (dargestellt als NM 4714) aufweist.
In mindestens einer Ausführungsform verwaltet der VIM 4702 Ressourcen der NFVI 4704. In mindestens einer Ausführungsform kann die NFVI 4704 physische oder virtuelle Ressourcen und Anwendungen (einschließlich Hypervisoren) aufweisen, die zur Ausführung des Systems 4700 verwendet werden. In mindestens einer Ausführungsform kann der VIM 4702 einen Lebenszyklus virtueller Ressourcen mit der NFVI 4704 verwalten (z.B. eine Erstellung, eine Wartung und einen Abbau virtueller Maschinen (VMs), die einer oder mehreren physischen Ressourcen zugeordnet sind), VM-Instanzen verfolgen, eine Leistung, einen Fehler und eine Sicherheit von VM-Instanzen und zugehörigen physischen Ressourcen verfolgen und VM-Instanzen und zugehörige physische Ressourcen anderen Managementsystemen zugänglich machen.
In mindestens einer Ausführungsform kann der VNFM 4706 die VNF 4708 verwalten. In mindestens einer Ausführungsform kann die VNF 4708 verwendet werden, um EPC-Komponenten/Funktionen auszuführen. In mindestens einer Ausführungsform kann der VNFM 4706 einen Lebenszyklus von VNF 4708 verwalten und Leistung, Fehler und Sicherheit der virtuellen Aspekte von VNF 4708 verfolgen. In mindestens einer Ausführungsform kann der EM 4710 die Leistung, Fehler und Sicherheit der funktionalen Aspekte von VNF 4708 verfolgen. In mindestens einer Ausführungsform können die Verfolgungsdaten des VNFM 4706 und des EM 4710 z.B. Leistungsmessungs- (PM-) Daten umfassen, die von dem VIM 4702 oder der NFVI 4704 verwendet werden. In mindestens einer Ausführungsform können sowohl der VNFM 4706 als auch der EM 4710 eine Menge von VNFs des Systems 4700 hoch- bzw. herunterskalieren.
In mindestens einer Ausführungsform kann der NFVO 4712 Ressourcen der NFVI 4704 koordinieren, autorisieren, freigeben und in Anspruch nehmen, um einen angeforderten Dienst bereitzustellen (z.B. um eine EPC-Funktion, -Komponente oder-Slice auszuführen). In mindestens einer Ausführungsform kann der NM 4714 ein Paket von Endbenutzerfunktionen mit Verantwortung für die Verwaltung eines Netzwerks bereitstellen, das Netzwerkelemente mit VNFs, nicht virtualisierte Netzwerkfunktionen oder beides aufweisen kann (die Verwaltung der VNFs kann über den EM 4710 erfolgen).
In mindestens einer Ausführungsform erzeugen Komponenten eines Systems 4700 parallel Gruppierungen von Geräten zum Nutzen eines Frequenzbands und wählen eine erzeugte Gruppierung aus.
Andere Variationen sind im Sinne der vorliegenden Offenbarung. Während die offengelegten Techniken für verschiedene Modifikationen und alternative Konstruktionen anfällig sind, sind bestimmte illustrierte Ausführungsformen davon in den Zeichnungen dargestellt und wurden oben im Detail beschrieben. Es sollte jedoch verstanden werden, dass nicht beabsichtigt ist, die Offenbarung auf eine bestimmte Form oder bestimmte Formen zu beschränken, sondern dass im Gegenteil beabsichtigt ist, alle Modifikationen, alternativen Konstruktionen und Äquivalente abzudecken, die in den Geist und den Umfang der Offenbarung fallen, wie in den beigefügten Ansprüchen definiert.
Mindestens eine Ausführungsform der Offenbarung kann im Hinblick auf die folgenden Abschnitte beschrieben werden:

1. Prozessor, umfassend:
- zwei oder mehr Verarbeitungskerne zum parallelen Erzeugen von Gruppierungen von Geräten zur Nutzung eines Frequenzbands; und
- einen oder mehrere Schaltkreise zum Auswählen einer der von dem einen oder den mehreren Verarbeitungskernen erzeugten Gruppierungen.
2. Prozessor nach Abschnitt 1, wobei eine Gruppierung von Geräten zumindest teilweise auf der Grundlage eines heuristischen Algorithmus erzeugt wird.
3. Prozessor nach Abschnitt 2, wobei der heuristische Algorithmus ein iteratives Hinzufügen von Geräten zu der Gruppierung von Geräten zumindest teilweise auf der Grundlage einer Kanalverstärkung umfasst.
4. Prozessor nach Abschnitt 2, wobei der heuristische Algorithmus von einem Thread-Block durchgeführt wird, der mindestens einem des einen oder der mehreren Prozessorkerne zugeordnet ist.
5. Prozessor nach Abschnitt 1, wobei die ausgewählte eine der Gruppierungen einer Frequenzressource zugewiesen wird, die dem Frequenzband und einer Zeitperiode zugeordnet ist.
6. Prozessor nach Abschnitt 1, wobei das Frequenzband zumindest teilweise auf einem 5G-Kommunikationsstandard basiert.
7. Prozessor nach Abschnitt 1, wobei eine Gruppierung von Geräten zumindest teilweise auf der Grundlage einer Rangfolge einer Geräten in der Gruppierung zugeordneten Kanalverstärkung erzeugt wird.
8. Prozessor nach Abschnitt 1, wobei der eine oder die mehreren Schaltkreise die eine der Gruppierungen zumindest teilweise auf der Grundlage einer Summenrate der ausgewählten einen der Gruppierungen auswählt.
9. Prozessor nach Abschnitt 1, wobei eine MU-MIMO-Übertragung zumindest teilweise auf der ausgewählten einen der Gruppierungen basiert.
10. System, umfassend:
- einen oder mehrere Prozessoren zum parallelen Erzeugen von Gruppierungen von Geräten zur Nutzung eines Frequenzbands und zum Auswählen einer der erzeugten Gruppierungen.
11. System nach Abschnitt 10, wobei eine Gruppierung von Geräten zumindest teilweise auf der Grundlage eines heuristischen Algorithmus erzeugt wird.
12. System nach Abschnitt 11, wobei der heuristische Algorithmus ein iteratives Hinzufügen von Geräten zu der Gruppierung von Geräten zumindest teilweise auf der Grundlage der Kanalverstärkung umfasst.
13. System nach Abschnitt 11, wobei der heuristische Algorithmus von einem Thread-Block durchgeführt wird, der mindestens einem der zwei oder mehr Prozessorkerne zugeordnet ist.
14. System nach Abschnitt 10, wobei die ausgewählte eine der Gruppierungen einer Frequenzressource zugewiesen wird, die dem Frequenzband und einer Zeitperiode zugeordnet ist.
15. System nach Abschnitt 10, wobei das Frequenzband zumindest teilweise auf einem 5G-Kommunikationsstandard basiert.
16. System nach Abschnitt 10, wobei eine Gruppierung von Geräten zumindest teilweise auf der Grundlage einer Rangfolge einer Kanalverstärkung erzeugt wird, die Geräten in der Gruppierung zugeordnet ist.
17. System nach Abschnitt 10, wobei der eine oder die mehreren Schaltkreise die eine der Gruppierungen zumindest teilweise auf der Grundlage einer Summenrate der ausgewählten einen der Gruppierungen auswählt.
18. System nach Abschnitt 10, wobei eine MU-MIMO-Übertragung zumindest teilweise auf der ausgewählten Gruppierung basiert.
19. Maschinenlesbares Medium, auf dem ein Satz von Anweisungen gespeichert ist, die dann, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, den einen oder die mehreren Prozessoren veranlassen zumindest zum:
- parallelen Erzeugen von Gruppierungen von Geräten zur Nutzung eines Frequenzbands; und
- Auswählen einer der von dem einen oder den mehreren Verarbeitungskernen erzeugten Gruppierungen.
20. Maschinenlesbares Medium nach Abschnitt 19, wobei eine Gruppierung von Geräten zumindest teilweise auf der Grundlage eines heuristischen Algorithmus erzeugt wird.
21. Maschinenlesbares Medium nach Abschnitt 20, wobei der heuristische Algorithmus ein iteratives Hinzufügen von Geräten zu der Gruppierung von Geräten zumindest teilweise auf der Grundlage einer Kanalverstärkung umfasst.
22. Maschinenlesbares Medium nach Abschnitt 20, wobei der heuristische Algorithmus von einem Thread-Block durchgeführt wird, der mindestens einem der zwei oder mehr Prozessorkerne zugeordnet ist.
23. Maschinenlesbares Medium nach Abschnitt 19, wobei die ausgewählte eine der Gruppierungen einer Frequenzressource zugewiesen wird, die dem Frequenzband und einer Zeitperiode zugeordnet ist.
24. Maschinenlesbares Medium nach Abschnitt 19, wobei das Frequenzband zumindest teilweise auf einem 5G-Kommunikationsstandard basiert.
25. Maschinenlesbares Medium nach Abschnitt 19, wobei eine Gruppierung von Geräten zumindest teilweise auf der Grundlage einer Rangfolge einer Kanalverstärkung erzeugt wird, die Geräten in der Gruppierung zugeordnet ist.
26. Maschinenlesbares Medium nach Abschnitt 19, wobei der eine oder die mehreren Schaltkreise die eine der Gruppierungen zumindest teilweise auf der Grundlage einer Summenrate der ausgewählten einen der Gruppierungen auswählen.
27. Maschinenlesbares Medium nach Abschnitt 19, wobei eine MU-MIMO-Übertragung zumindest teilweise auf der ausgewählten einen der Gruppierungen basiert.
28. Kommunikationsvorrichtung, umfassend:
- eine Vielzahl von Verarbeitungskernen zum parallelen Erzeugen von Gruppierungen von Geräten zur Nutzung eines Frequenzbands; und
- einen oder mehrere Schaltkreise zum Auswählen einer der von dem einen oder den mehreren Verarbeitungskernen erzeugten Gruppierungen.
29. Kommunikationsvorrichtung nach Abschnitt 28, wobei eine Gruppierung von Geräten zumindest teilweise auf der Grundlage eines heuristischen Algorithmus erzeugt wird.
30. Kommunikationsvorrichtung nach Abschnitt 29, wobei der heuristische Algorithmus ein iteratives Hinzufügen von Geräten zu der Gruppierung von Geräten zumindest teilweise auf der Grundlage einer Kanalverstärkung umfasst.
31. Kommunikationsvorrichtung nach Abschnitt 29, wobei der heuristische Algorithmus von einem Thread-Block durchgeführt wird, der mindestens einem der zwei oder mehr Prozessorkerne zugeordnet ist.
32. Kommunikationsvorrichtung nach Abschnitt 28, wobei die ausgewählte eine der Gruppierungen einer Frequenzressource zugewiesen wird, die dem Frequenzband und einer Zeitperiode zugeordnet ist.
33. Kommunikationsvorrichtung nach Abschnitt 28, wobei das Frequenzband zumindest teilweise auf einem 5G-Kommunikationsstandard basiert.
34. Kommunikationsvorrichtung nach Abschnitt 28, wobei eine Gruppierung von Geräten zumindest teilweise auf der Grundlage einer Rangfolge einer Kanalverstärkung erzeugt wird, die Geräten in der Gruppierung zugeordnet ist.
35. Kommunikationsvorrichtung nach Abschnitt 28, wobei der eine oder die mehreren Schaltkreise die eine der Gruppierungen zumindest teilweise auf der Grundlage einer Summenrate der ausgewählten einen der Gruppierungen auswählt.
36. Kommunikationsvorrichtung nach Abschnitt 28, wobei eine MU-MIMO-Übertragung zumindest teilweise auf der ausgewählten einen der Gruppierungen basiert.

Die Verwendung der Begriffe „ein“ und „eine“ sowie „der“, „die“ und „das“ und ähnlicher Bezeichnungen im Zusammenhang mit der Beschreibung offengelegter Ausführungsformen (insbesondere im Zusammenhang mit den folgenden Ansprüchen) ist so auszulegen, dass sie sowohl die Einzahl als auch die Mehrzahl umfasst, sofern es hier nicht anders angegeben oder durch den Kontext eindeutig widerlegt ist, und nicht als Definition eines Begriffs. Die Begriffe „umfassend“, „mit“, „einschließlich“, „aufweisend“ und „enthaltend“ sind, sofern es nicht anders angegeben ist, als offene Begriffe zu verstehen (d.h. „einschließlich, aber nicht beschränkt auf“). Der Begriff „verbunden“ ist, wenn er unverändert bleibt und sich auf physikalische Verbindungen bezieht, als teilweise oder ganz in einem Teil enthalten, an ihm angebracht oder mit ihm verbunden zu verstehen, auch wenn etwas dazwischen liegt. Die Aufzählung von Wertebereichen soll lediglich als Kurzform dienen, um sich individuell auf jeden einzelnen Wert zu beziehen, der in den Bereich fällt, sofern hier nichts anderes angegeben ist, und jeder einzelne Wert ist in die Beschreibung aufgenommen, als wäre er hier einzeln aufgeführt. In mindestens einer Ausführungsform ist die Verwendung des Begriffs „Menge“ (z.B. „eine Menge von Gegenständen“) oder „Teilmenge“, sofern es nicht anders angegeben oder durch den Kontext widerlegt ist, als eine nicht leere Sammlung zu verstehen, die ein oder mehrere Elemente umfasst. Darüber hinaus bezeichnet der Begriff „Teilmenge“ einer entsprechenden Menge, sofern es nicht anders vermerkt oder durch den Kontext widerlegt ist, nicht notwendigerweise eine echte Teilmenge der entsprechenden Menge, sondern die Teilmenge und die entsprechende Menge können gleich sein.
Konjunktive Sprache, wie z.B. Sätze der Form „mindestens eines von A, B und C“ oder „mindestens eines von A, B und C“, werden, sofern es nicht ausdrücklich anders angegeben oder durch den Kontext eindeutig widerlegt ist, mit dem Kontext so verstanden, wie sie im Allgemeinen verwendet werden, um darzustellen, dass ein Element, ein Begriff usw., entweder A oder B oder C oder eine beliebige, nicht leere Teilmenge der Menge von A und B und C sein kann. In einem Beispiel für eine Menge mit drei Mitgliedern beziehen sich die konjunktiven Ausdrücke „mindestens eines von A, B, und C“ und „mindestens eines von A, B und C“ auf eine der folgenden Mengen: {A}, {B}, {C}, {A, B}, {A, C}, {B, C}, {A, B, C}. Derartige konjunktive Formulierungen sind also nicht generell so zu verstehen, dass bei bestimmten Ausführungsformen jeweils mindestens eines von A, mindestens eines von B und mindestens eines von C vorhanden sein muss. Sofern es nicht anders vermerkt oder durch den Kontext widerlegt ist, bezeichnet der Begriff „Mehrzahl“ einen Zustand der Pluralität (z.B. „eine Mehrzahl von Elementen“ bezeichnet mehrere Elemente). In mindestens einer Ausführungsform beträgt die Anzahl der Gegenstände in einer Mehrzahl mindestens zwei, kann aber auch mehr sein, wenn dies entweder ausdrücklich oder durch den Kontext angegeben ist. Darüber hinaus bedeutet „basierend auf“, sofern es nicht anders angegeben oder anderweitig aus dem Kontext klar ist, „zumindest teilweise basierend auf“ und nicht „ausschließlich basierend auf“.
Die Operationen der hier beschriebenen Verfahren können in jeder geeigneten Reihenfolge durchgeführt werden, sofern dies hier nicht anders angegeben ist oder sich aus dem Kontext eindeutig ergibt. In mindestens einer Ausführungsform wird ein Verfahren wie die hier beschriebenen Verfahren (oder Variationen und/oder Kombinationen davon) unter der Steuerung eines oder mehrerer Computersysteme durchgeführt, die mit ausführbaren Anweisungen konfiguriert sind und als Code (z.B. ausführbare Anweisungen, ein oder mehrere Computerprogramme oder eine oder mehrere Anwendungen) implementiert sind, die gemeinsam auf einem oder mehreren Prozessoren, durch Hardware oder Kombinationen davon ausgeführt werden. In mindestens einer Ausführungsform ist der Code auf einem computerlesbaren Speichermedium gespeichert, z.B. in Form eines Computerprogramms, das eine Vielzahl von Anweisungen umfasst, die von einem oder mehreren Prozessoren ausgeführt werden können. In mindestens einer Ausführungsform handelt es sich bei einem computerlesbaren Speichermedium um ein nicht flüchtiges computerlesbares Speichermedium, was transitorische Signale (z.B. eine sich ausbreitende transiente elektrische oder elektromagnetische Übertragung) ausschließt, jedoch nicht flüchtige Datenspeicherschaltungen (z.B. Puffer, Cache und Warteschlangen) innerhalb von Transceivern für transitorische Signale einschließt. In mindestens einer Ausführungsform ist ein Code (z.B. ein ausführbarer Code oder Quellcode) auf einem Satz von einem oder mehreren nicht flüchtigen, computerlesbaren Speichermedien gespeichert, auf denen ausführbare Befehle gespeichert sind (oder ein anderer Speicher zum Speichern ausführbarer Befehle), die, wenn sie von einem oder mehreren Prozessoren eines Computersystems ausgeführt werden (d. h. als Ergebnis der Ausführung), das Computersystem veranlassen, hier beschriebene Operationen durchzuführen. In mindestens einer Ausführungsform umfasst ein Satz nicht flüchtiger, computerlesbarer Speichermedien mehrere nicht flüchtige, computerlesbare Speichermedien, wobei auf einem oder mehreren der einzelnen nicht flüchtigen Speichermedien mehrerer nicht flüchtiger, computerlesbarer Speichermedien der gesamte Code fehlt, während auf mehreren nicht flüchtigen, computerlesbaren Speichermedien gemeinsam der gesamte Code gespeichert ist. In mindestens einer Ausführungsform werden ausführbare Befehle so ausgeführt, dass verschiedene Befehle von verschiedenen Prozessoren ausgeführt werden - zum Beispiel speichert ein nicht flüchtiges computerlesbares Speichermedium Befehle und eine Hauptzentraleinheit („CPU“) führt einige der Befehle aus, während eine Grafikverarbeitungseinheit („GPU“) andere Befehle ausführt. In mindestens einer Ausführungsform haben verschiedene Komponenten eines Computersystems getrennte Prozessoren, und verschiedene Prozessoren führen verschiedene Teilmengen von Befehlen aus.
Dementsprechend sind in mindestens einer Ausführungsform Computersysteme ausgestaltet, um einen oder mehrere Dienste zu implementieren, die einzeln oder gemeinsam Operationen der hier beschriebenen Verfahren durchführen, und solche Computersysteme sind mit anwendbarer Hardware und/oder Software ausgestaltet, die die Durchführung der Operationen ermöglichen. Darüber hinaus ist ein Computersystem, das mindestens eine Ausführungsform der vorliegenden Offenbarung implementiert, eine einzelne Einrichtung und in einer anderen Ausführungsform ein verteiltes Computersystem, das mehrere Einrichtungen umfasst, die unterschiedlich arbeiten, so dass das verteilte Computersystem die hier beschriebenen Operationen durchführt und dass eine einzelne Einrichtung nicht alle Operationen durchführt.
Die Verwendung von Beispielen oder beispielhaften Formulierungen (z.B. „wie z.B.“) dient lediglich der besseren Veranschaulichung von Ausführungsformen der Offenbarung und stellt keine Einschränkung des Umfangs der Offenbarung dar, sofern nicht etwas anderes beansprucht wird. Keine Formulierung in der Beschreibung sollte so ausgelegt werden, dass ein nicht beanspruchtes Element als wesentlich für die Durchführung der Offenbarung angesehen wird.
Alle Referenzen, einschließlich Veröffentlichungen, Patentanmeldungen und Patente, die hierin zitiert werden, werden hiermit durch Bezugnahme in demselben Ausmaß einbezogen, als ob jede Referenz einzeln und ausdrücklich als durch Bezugnahme einbezogen angegeben wäre und hier in ihrer Gesamtheit wiedergegeben würde.
In der Beschreibung und den Ansprüchen können die Begriffe „gekoppelt“ und „verbunden“ sowie deren Derivate verwendet werden. Es sollte verstanden werden, dass diese Begriffe nicht als Synonyme füreinander zu verstehen sind. Vielmehr kann in bestimmten Beispielen „verbunden“ oder „gekoppelt“ verwendet werden, um anzuzeigen, dass zwei oder mehr Elemente in direktem oder indirektem physischem oder elektrischem Kontakt zueinander stehen. „Gekoppelt“ kann auch bedeuten, dass zwei oder mehr Elemente nicht in direktem Kontakt zueinander stehen, aber dennoch miteinander kooperieren oder interagieren.
Sofern nicht ausdrücklich etwas anderes angegeben ist, beziehen sich Begriffe wie „Verarbeiten“, „Rechnen“, „Berechnen“, „Bestimmen“ oder dergleichen in der gesamten Beschreibung auf Aktionen und/oder Verfahren bzw. Prozesse eines Computers oder eines Rechensystems oder einer ähnlichen elektronischen Recheneinrichtung, die Daten, die als physikalische, z.B. elektronische, Größen in den Registern und/oder Speichern des Rechensystems dargestellt sind, manipulieren und/oder in andere Daten umwandeln, die in ähnlicher Weise als physikalische Größen in den Speichern, Registern oder anderen derartigen Einrichtungen zur Speicherung, Übertragung oder Anzeige von Informationen des Rechensystems dargestellt werden.
In ähnlicher Weise kann sich der Begriff „Prozessor“ auf eine Einrichtung oder einen Abschnitt einer Einrichtung beziehen, die elektronische Daten aus Registern und/oder Speichern verarbeitet und diese elektronischen Daten in andere elektronische Daten umwandelt, die in Registern und/oder Speichern gespeichert werden können. Als nicht einschränkende Beispiele kann der „Prozessor“ eine CPU oder eine GPU sein. Eine „Datenverarbeitungsplattform“ kann einen oder mehrere Prozessoren umfassen. Der hier verwendete Begriff „Software“-Prozesse kann z.B. Software- und/oder Hardware-Einheiten aufweisen, die im Laufe der Zeit Arbeit verrichten, wie z.B. Tasks, Threads und intelligente Agenten. Jeder Prozess bzw. jedes Verfahren kann sich auch auf mehrere Prozesse bzw. Verfahren beziehen, um Anweisungen nacheinander oder parallel, kontinuierlich oder intermittierend auszuführen. Die Begriffe „System“ und „Verfahren“ werden hier austauschbar verwendet, insofern ein System eine oder mehrere Verfahren umfassen kann und Verfahren als System betrachtet werden können.
Im vorliegenden Dokument kann auf das Gewinnen, Erfassen, Empfangen oder Eingeben analoger oder digitaler Daten in ein Teilsystem, ein Computersystem oder eine computerimplementierte Maschine Bezug genommen werden. Ein Verfahren eines Erhaltens, Erfassens, Empfangens oder Eingebens analoger und digitaler Daten kann auf verschiedene Weise durchgeführt werden, z.B. durch Empfangen von Daten als Parameter eines Funktionsaufrufs oder eines Aufrufs an eine Anwendungsprogrammierschnittstelle. In einigen Implementierungen kann das Verfahren des Erhaltens, Erfassens, Empfangens oder Eingebens von analogen oder digitalen Daten durch die Übertragung von Daten über eine serielle oder parallele Schnittstelle durchgeführt werden. In einer anderen Implementierung kann das Verfahren des Erhaltens, Erfassens, Empfangens oder Eingebens analoger oder digitaler Daten durch die Übertragung von Daten über ein Computernetzwerk von der bereitstellenden Einheit zur erfassenden Einheit durchgeführt werden. Es kann auch auf ein Bereitstellen, Ausgeben, Übertragen, Senden oder Präsentieren analoger oder digitaler Daten Bezug genommen werden. In verschiedenen Beispielen kann das Verfahren eines Bereitstellens, Ausgebens, Übertragens, Sendens oder Darstellens analoger oder digitaler Daten durch die Übertragung von Daten als Eingabe- oder Ausgabeparameter eines Funktionsaufrufs, eines Parameters einer Anwendungsprogrammierschnittstelle oder eines Interprozess-Kommunikationsmechanismus durchgeführt werden.
Obwohl die obige Diskussion beispielhafte Implementierungen der beschriebenen Verfahren bzw. Techniken darlegt, können andere Architekturen verwendet werden, um die beschriebene Funktionalität zu implementieren, und diese sollen in den Anwendungsbereich dieser Offenbarung fallen. Darüber hinaus, obwohl spezifische Verteilungen von Verantwortlichkeiten oben zu Diskussionszwecken definiert sind, können verschiedene Funktionen und Verantwortlichkeiten auf unterschiedliche Weise verteilt und aufgeteilt werden, abhängig von den Umständen.
Obwohl der Gegenstand in einer Sprache beschrieben wurde, die sich auf strukturelle Merkmale und/oder methodische Handlungen bezieht, ist zu verstehen, dass der in den beigefügten Ansprüchen beanspruchte Gegenstand nicht notwendigerweise auf die beschriebenen spezifischen Merkmale oder Handlungen beschränkt ist. Vielmehr sind bestimmte Merkmale und Aktionen als beispielhafte Formen der Umsetzung der Ansprüche offengelegt.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 16/669402 [0001]

Claims

Prozessor, umfassend: zwei oder mehr Verarbeitungskerne zum parallelen Erzeugen von Gruppierungen von Geräten zur Nutzung eines Frequenzbands; und einen oder mehrere Schaltkreise zum Auswählen einer der von dem einen oder den mehreren Verarbeitungskernen erzeugten Gruppierungen.
Prozessor nach Anspruch 1, wobei eine Gruppierung von Geräten zumindest teilweise auf der Grundlage eines heuristischen Algorithmus erzeugt wird.
Prozessor nach Anspruch 2, wobei der heuristische Algorithmus ein iteratives Hinzufügen von Geräten zu der Gruppierung von Geräten zumindest teilweise auf der Grundlage einer Kanalverstärkung umfasst.
Prozessor nach Anspruch 2, wobei der heuristische Algorithmus von einem Thread-Block durchgeführt wird, der mindestens einem des einen oder der mehreren Prozessorkerne zugeordnet ist.
Prozessor nach Anspruch 1, wobei die ausgewählte eine der Gruppierungen einer Frequenzressource zugewiesen wird, die dem Frequenzband und einer Zeitperiode zugeordnet ist.
Prozessor nach Anspruch 1, wobei das Frequenzband zumindest teilweise auf einem 5G-Kommunikationsstandard basiert.
Prozessor nach Anspruch 1, wobei eine Gruppierung von Geräten zumindest teilweise auf der Grundlage einer Rangfolge einer Geräten in der Gruppierung zugeordneten Kanalverstärkung erzeugt wird.
Prozessor nach Anspruch 1, wobei der eine oder die mehreren Schaltkreise die eine der Gruppierungen zumindest teilweise auf der Grundlage einer Summenrate der ausgewählten einen der Gruppierungen auswählt.
Prozessor nach Anspruch 1, wobei eine MU-MIMO-Übertragung zumindest teilweise auf der ausgewählten einen der Gruppierungen basiert.
System, umfassend: einen oder mehrere Prozessoren zum parallelen Erzeugen von Gruppierungen von Geräten zur Nutzung eines Frequenzbands und zum Auswählen einer der erzeugten Gruppierungen.
System nach Anspruch 10, wobei eine Gruppierung von Geräten zumindest teilweise auf der Grundlage eines heuristischen Algorithmus erzeugt wird.
System nach Anspruch 11, wobei der heuristische Algorithmus ein iteratives Hinzufügen von Geräten zu der Gruppierung von Geräten zumindest teilweise auf der Grundlage der Kanalverstärkung umfasst.
System nach Anspruch 11, wobei der heuristische Algorithmus von einem Thread-Block durchgeführt wird, der mindestens einem der zwei oder mehr Prozessorkerne zugeordnet ist.
System nach Anspruch 10, wobei die ausgewählte eine der Gruppierungen einer Frequenzressource zugewiesen wird, die dem Frequenzband und einer Zeitperiode zugeordnet ist.
System nach Anspruch 10, wobei das Frequenzband zumindest teilweise auf einem 5G-Kommunikationsstandard basiert.
System nach Anspruch 10, wobei eine Gruppierung von Geräten zumindest teilweise auf der Grundlage einer Rangfolge einer Kanalverstärkung erzeugt wird, die Geräten in der Gruppierung zugeordnet ist.
System nach Anspruch 10, wobei der eine oder die mehreren Schaltkreise die eine der Gruppierungen zumindest teilweise auf der Grundlage einer Summenrate der ausgewählten einen der Gruppierungen auswählt.
System nach Anspruch 10, wobei eine MU-MIMO-Übertragung zumindest teilweise auf der ausgewählten Gruppierung basiert.
Maschinenlesbares Medium, auf dem ein Satz von Anweisungen gespeichert ist, die dann, wenn sie von einem oder mehreren Prozessoren ausgeführt werden, den einen oder die mehreren Prozessoren veranlassen zumindest zum: parallelen Erzeugen von Gruppierungen von Geräten zur Nutzung eines Frequenzbands; und Auswählen einer der von dem einen oder den mehreren Verarbeitungskernen erzeugten Gruppierungen.
Maschinenlesbares Medium nach Anspruch 19, wobei eine Gruppierung von Geräten zumindest teilweise auf der Grundlage eines heuristischen Algorithmus erzeugt wird.
Maschinenlesbares Medium nach Anspruch 20, wobei der heuristische Algorithmus ein iteratives Hinzufügen von Geräten zu der Gruppierung von Geräten zumindest teilweise auf der Grundlage einer Kanalverstärkung umfasst.
Maschinenlesbares Medium nach Anspruch 20, wobei der heuristische Algorithmus von einem Thread-Block durchgeführt wird, der mindestens einem der zwei oder mehr Prozessorkerne zugeordnet ist.
Maschinenlesbares Medium nach Anspruch 19, wobei die ausgewählte eine der Gruppierungen einer Frequenzressource zugewiesen wird, die dem Frequenzband und einer Zeitperiode zugeordnet ist.
Maschinenlesbares Medium nach Anspruch 19, wobei das Frequenzband zumindest teilweise auf einem 5G-Kommunikationsstandard basiert.
Maschinenlesbares Medium nach Anspruch 19, wobei eine Gruppierung von Geräten zumindest teilweise auf der Grundlage einer Rangfolge einer Kanalverstärkung erzeugt wird, die Geräten in der Gruppierung zugeordnet ist.
Maschinenlesbares Medium nach Anspruch 19, wobei der eine oder die mehreren Schaltkreise die eine der Gruppierungen zumindest teilweise auf der Grundlage einer Summenrate der ausgewählten einen der Gruppierungen auswählen.
Maschinenlesbares Medium nach Anspruch 19, wobei eine MU-MIMO-Übertragung zumindest teilweise auf der ausgewählten einen der Gruppierungen basiert.
Kommunikationsvorrichtung, umfassend: eine Vielzahl von Verarbeitungskernen zum parallelen Erzeugen von Gruppierungen von Geräten zur Nutzung eines Frequenzbands; und einen oder mehrere Schaltkreise zum Auswählen einer der von dem einen oder den mehreren Verarbeitungskernen erzeugten Gruppierungen.
Kommunikationsvorrichtung nach Anspruch 28, wobei eine Gruppierung von Geräten zumindest teilweise auf der Grundlage eines heuristischen Algorithmus erzeugt wird.
Kommunikationsvorrichtung nach Anspruch 29, wobei der heuristische Algorithmus ein iteratives Hinzufügen von Geräten zu der Gruppierung von Geräten zumindest teilweise auf der Grundlage einer Kanalverstärkung umfasst.
Kommunikationsvorrichtung nach Anspruch 29, wobei der heuristische Algorithmus von einem Thread-Block durchgeführt wird, der mindestens einem der zwei oder mehr Prozessorkerne zugeordnet ist.
Kommunikationsvorrichtung nach Anspruch 28, wobei die ausgewählte eine der Gruppierungen einer Frequenzressource zugewiesen wird, die dem Frequenzband und einer Zeitperiode zugeordnet ist.
Kommunikationsvorrichtung nach Anspruch 28, wobei das Frequenzband zumindest teilweise auf einem 5G-Kommunikationsstandard basiert.
Kommunikationsvorrichtung nach Anspruch 28, wobei eine Gruppierung von Geräten zumindest teilweise auf der Grundlage einer Rangfolge einer Kanalverstärkung erzeugt wird, die Geräten in der Gruppierung zugeordnet ist.
Kommunikationsvorrichtung nach Anspruch 28, wobei der eine oder die mehreren Schaltkreise die eine der Gruppierungen zumindest teilweise auf der Grundlage einer Summenrate der ausgewählten einen der Gruppierungen auswählt.
Kommunikationsvorrichtung nach Anspruch 28, wobei eine MU-MIMO-Übertragung zumindest teilweise auf der ausgewählten einen der Gruppierungen basiert.