JP2023004898A

JP2023004898A - ５ｇ－ｎｒマルチ・セル・ソフトウェア・フレームワーク

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Publication number: JP2023004898A
Application number: JP2022087329A
Authority: JP
Inventors: ディーパクバヌリナンジェゴウダハーシャ; Deepak Banuli Nanje Harsha
Original assignee: Nvidia Corp
Current assignee: Nvidia Corp
Priority date: 2021-06-25
Filing date: 2022-05-30
Publication date: 2023-01-17
Also published as: GB2612162A; US20220413928A1; DE102022114650A1; GB202208886D0; AU2022204378A1; CN115529669A; KR20230000970A

Abstract

【課題】第５世代（５Ｇ）新無線（ＮＲ）ネットワークにおけるマルチ・セル物理層（ＰＨＹ）処理を実行する装置、システム、及び技法を提供すること。【解決手段】少なくとも一実施例では、ＰＨＹパイプラインを実装するＰＨＹライブラリは、そのＰＨＹライブラリによって提供されたアプリケーション・プログラミング・インターフェースへの１つ又は複数の関数呼出しの結果として、並列実行のためのマルチ・ユーザ及び／又はマルチ・セル５Ｇ－ＮＲＰＨＹ動作をグループ化する。【選択図】図１

Description

少なくとも一実施例は、第５世代（５Ｇ）新無線（ＮＲ）ネットワークにおけるマルチ・セル物理層（ＰＨＹ）処理を実行及び容易化するために使用される処理リソースに関する。たとえば、少なくとも一実施例は、本明細書に記載の様々な新規の技法にしたがって、ＰＨＹパイプラインを実装するソフトウェアＰＨＹライブラリを使用する、並列化されたマルチ・ユーザ及び／又はマルチ・セルの５Ｇ－ＮＲＰＨＹ動作を実行するために使用されるプロセッサ又はコンピューティング・システムに関する。

第５世代（５Ｇ）新無線（ＮＲ）通信ネットワークにおける物理層（ＰＨＹ）の動作の処理は、膨大なメモリ・リソース、時間リソース、又は他のコンピューティング・リソースを使用し得る。このリソース使用は、５Ｇ－ＮＲネットワークにおける５Ｇ－ＮＲ基地局への更なるユーザ又はコンピューティング・セルの追加に伴って増加する。ワイヤレス通信デバイスの偏在性の増加、更に５Ｇ－ＮＲネットワーク・インフラストラクチャの実装の増加は、５Ｇ－ＮＲネットワーク処理リソースの需要を増加させている。

少なくとも一実施例による、ＰＨＹライブラリによって実装された第５世代（５Ｇ）新無線（ＮＲ）物理層（ＰＨＹ）パイプラインを示すブロック図である。少なくとも一実施例による、ＰＨＹ動作を実行するためにＰＨＹライブラリによって実装されたＰＨＹパイプラインへの関数呼出しを示すブロック図である。少なくとも一実施例による、ＰＨＹ記述子を示すブロック図である。少なくとも一実施例による、ＰＨＹライブラリによって実装されたＰＨＹパイプラインにおける実例のＰＵＳＣＨパイプライン記述子を示すブロック図である。少なくとも一実施例による、ＰＨＹライブラリによって実装されたＰＨＹパイプライン用の階層的データ編成を示すブロック図である。少なくとも一実施例による、ＰＨＹライブラリによって実装されたＰＨＹパイプライン用の時間的データ編成を示すブロック図である。少なくとも一実施例による、ＰＨＹライブラリによって実装されたＰＨＹパイプライン用の実例のＰＵＳＣＨデータ構造を示すブロック図である。少なくとも一実施例による、ＰＨＹ記述子バッファリングを示すブロック図である。少なくとも一実施例による、ＰＨＹ動作バッチ中のバッチ済みパラメータ編成を示すブロック図である。少なくとも一実施例による、バッチ済みＰＨＹ動作ワークロードを実行する実例のパイプライン・トポロジを示すブロック図である。少なくとも一実施例による、タイム・スロットをベースとしたＰＨＹパイプライン・バッチ・トポロジの実例を示すブロック図である。少なくとも一実施例による、バッチ済みＰＨＹ記述子の配置を示すブロック図である。少なくとも一実施例による、ＰＨＹライブラリによって実装された物理層ＰＨＹパイプラインへの実例のアプリケーション・プログラミング・インターフェース（ＡＰＩ）を示すブロック図である。少なくとも一実施例による、ＰＨＹライブラリによって実装された５Ｇ－ＮＲのＰＨＹパイプラインにおいてＰＨＹ動作を実行するためのプロセスを示す図である。少なくとも一実施例による、実例のデータ・センタ・システムを示す図である。少なくとも一実施例による、自律車両の実例を示す図である。少なくとも一実施例による、図１４Ａの自律車両のカメラのロケーション及び視野の実例を示す図である。少なくとも一実施例による、図１４Ａの自律車両の実例のシステム・アーキテクチャを示すブロック図である。少なくとも一実施例による、クラウド・ベースのサーバと図１４Ａの自律車両との通信のためのシステムを示す図である。少なくとも一実施例による、コンピュータ・システムを示すブロック図である。少なくとも一実施例による、コンピュータ・システムを示すブロック図である。少なくとも一実施例による、コンピュータ・システムを示す図である。少なくとも一実施例による、コンピュータ・システムを示す図である。少なくとも一実施例による、コンピュータ・システムを示す図である。少なくとも一実施例による、コンピュータ・システムを示す図である。少なくとも一実施例による、コンピュータ・システムを示す図である。少なくとも一実施例による、コンピュータ・システムを示す図である。少なくとも一実施例による、共有プログラミング・モデルを示す図である。少なくとも一実施例による、共有プログラミング・モデルを示す図である。少なくとも一実施例による、実例の集積回路及び関連グラフィックス・プロセッサを示す図である。少なくとも一実施例による、実例の集積回路及び関連グラフィックス・プロセッサを示す図である。少なくとも一実施例による、実例の集積回路及び関連グラフィックス・プロセッサを示す図である。少なくとも一実施例による、追加の実例のグラフィックス・プロセッサ論理を示す図である。少なくとも一実施例による、追加の実例のグラフィックス・プロセッサ論理を示す図である。少なくとも一実施例による、コンピュータ・システムを示す図である。少なくとも一実施例による、並列プロセッサを示す図である。少なくとも一実施例による、パーティション・ユニットを示す図である。少なくとも一実施例による、処理クラスタを示す図である。少なくとも一実施例による、グラフィックス・マルチプロセッサを示す図である。少なくとも一実施例による、マルチ・グラフィックス・プロセッシング・ユニット（ＧＰＵ）システムを示す図である。少なくとも一実施例による、グラフィックス・プロセッサを示す図である。少なくとも一実施例による、プロセッサ用のプロセッサ・マイクロ・アーキテクチャを示すブロック図である。１つ又は複数の実施例による、グラフィックス・プロセッサの少なくとも一部分を示す図である。１つ又は複数の実施例による、グラフィックス・プロセッサの少なくとも一部分を示す図である。１つ又は複数の一実施例による、グラフィックス・プロセッサの少なくとも一部分を示す図である。少なくとも一実施例による、グラフィックス・プロセッサのグラフィックス処理エンジンのブロック図である。少なくとも一実施例による、グラフィックス・プロセッサ・コアの少なくとも一部分のブロック図である。少なくとも一実施例による、グラフィックス・プロセッサ・コアの処理要素のアレイを含むスレッド実行論理を示す図である。少なくとも一実施例による、グラフィックス・プロセッサ・コアの処理要素のアレイを含むスレッド実行論理を示す図である。少なくとも一実施例による、並列処理ユニット（「ＰＰＵ」）を示す図である。少なくとも一実施例による、汎用処理クラスタ（「ＧＰＣ」）を示す図である。少なくとも一実施例による、並列処理ユニット（「ＰＰＵ」）のメモリ・パーティション・ユニットを示す図である。少なくとも一実施例による、ストリーミング・マルチプロセッサを示す図である。少なくとも一実施例による、５Ｇワイヤレス通信ネットワーク内でデータを伝送するためのネットワークを示す図である。少なくとも一実施例による、５ＧＬＴＥワイヤレス・ネットワークのためのネットワーク・アーキテクチャを示す図である。少なくとも一実施例による、ＬＴＥ及び５Ｇの原理にしたがって動作するモバイル電気通信ネットワーク／システムのいずれかの基本的な機能性を示す図である。少なくとも一実施例による、５Ｇネットワーク・アーキテクチャの一部であり得る無線アクセス・ネットワークを示す図である。少なくとも一実施例による、複数の異なる種類のデバイスが使用される５Ｇモバイル通信システムの実例の図である。少なくとも一実施例による、実例の上位システムを示す図である。少なくとも一実施例による、ネットワークのシステムのアーキテクチャを示す図である。少なくとも一実施例による、デバイスの実例の構成要素を示す図である。少なくとも一実施例による、ベースバンド回路の実例のインターフェースを示す図である。少なくとも一実施例による、アップリンク・チャネルの実例を示す図である。少なくとも一実施例による、ネットワークのシステムのアーキテクチャを示す図である。少なくとも一実施例による、制御プレーンのプロトコル・スタックを示す図である。少なくとも一実施例による、ユーザ・プレーンのプロトコル・スタックを示す図である。少なくとも一実施例による、コア・ネットワークの構成要素を示す図である。少なくとも一実施例による、ネットワーク機能仮想化（ＮＦＶ：ｎｅｔｗｏｒｋｆｕｎｃｔｉｏｎｖｉｒｔｕａｌｉｚａｔｉｏｎ）をサポートするシステムの構成要素を示す図である。

図１は、少なくとも一実施例による、ｃｕＰＨＹ、ｃｕＢＢ、又は任意の他のソフトウェア第５世代（５Ｇ）新無線（ＮＲ）ライブラリなどのＰＨＹライブラリによって実装された第５世代（５Ｇ）新無線（ＮＲ）物理層（ＰＨＹ）パイプラインを示すブロック図である。少なくとも一実施例では、５Ｇ－ＮＲは、無線アクセス技術のためのネットワーク通信規格であり、５Ｇは、それがワイヤレス技術の第５世代であることを示し、新無線は、セルラ通信ネットワークのための新無線インターフェース及び無線アクセス技術を示す。少なくとも一実施例では、５Ｇ－ＮＲネットワークは、携帯電話などの複数の接続ユーザ機器（ＵＥ：ｕｓｅｒｅｑｕｉｐｍｅｎｔ）を有する塔などのセルからの通信情報を処理する基地局を備える。複数のセルからの情報を処理するために、一実施例では、各基地局が本明細書で更に説明される様々な処理動作を実施する。少なくとも一実施例では、５Ｇ－ＮＲネットワークにおける処理動作は、より低いレベルの動作を実行する第１層（Ｌ１）１０６又は物理層（ＰＨＹ）と、より高いレベルの動作を実行する第２層（Ｌ２）１０２などの異なる層を含む階層に分類される。

少なくとも一実施例では、第２層（Ｌ２）１０２は、ハードウェア動作、ソフトウェア動作、並びにそのハードウェア及びソフトウェアを備える基地局によって実行された高レベルの動作の論理的編成である。少なくとも一実施例では、高レベルの動作は、基地局上でＬ１／ＰＨＹ１０６において実施されるより低いレベルの動作との相互作用に依存する、又は他のやり方でその相互作用を求める５Ｇ－ＮＲ計算動作である。少なくとも一実施例では、Ｌ２１０２は、５Ｇ－ＮＲネットワーク通信を容易にする１つ又は複数の計算動作を含む。少なくとも一実施例では、Ｌ２１０２の動作が、Ｌ１／ＰＨＹ１０６によって実行される計算動作のためのデータ及び／又は他の情報を準備する。Ｌ１／ＰＨＹ１０６によって実行される１つ又は複数の計算動作を呼び出すため、又はそれと他のやり方で相互作用するために、Ｌ２１０２は、Ｌ２－Ｌ１インターフェース１０４を使用する。

少なくとも一実施例では、Ｌ２－Ｌ１インターフェース１０４は、実行された時に、５Ｇ－ＮＲネットワークにおけるＬ２１０２とＬ１１０６との間にインターフェースを提供するハードウェア及び／又はソフトウェアの命令である。少なくとも一実施例では、Ｌ２－Ｌ１インターフェース１０４は、アプリケーション・プログラミング・インターフェース（ＡＰＩ）である。少なくとも一実施例では、Ｌ２－Ｌ１インターフェース１０４は、ハードウェア・インターフェースである。少なくとも一実施例では、Ｌ２－Ｌ１インターフェース１０４は、５Ｇ－ＮＲネットワークのＬ２１０２とＬ１１０６との間での相互作用並びにデータ及び／又は他の情報の転送を容易にする他のインターフェースである。

少なくとも一実施例では、第１層（Ｌ１）１０６又は物理層（ＰＨＹ）は、ハードウェア動作、ソフトウェア動作、並びにそのハードウェア及びソフトウェアを備える基地局によって実行される低レベルの動作の論理的編成である。少なくとも一実施例では、Ｌ１／ＰＨＹ１０６は、ハードウェアで実装される。少なくとも一実施例では、Ｌ１／ＰＨＹ１０６は、１つ又は複数のソフトウェア・ライブラリによって実装される。少なくとも一実施例では、Ｌ１／ＰＨＹ１０６は、グラフィックス処理ユニット（ＧＰＵ）などの１つ又は複数の並列処理ユニット（ＰＰＵ：ｐａｒａｌｌｅｌｐｒｏｃｅｓｓｉｎｇｕｎｉｔ）を使用してＬ１／ＰＨＹ１０６の動作の加速を実現するために、１つ又は複数のソフトウェア・ライブラリによって実装される。

少なくとも一実施例では、Ｌ１／ＰＨＹ１０６は、アップリンク及びダウンリンクなど、物理チャネルに編成される。少なくとも一実施例では、各チャネルは、データの送信及び受信のための機能を実行する。少なくとも一実施例では、各チャネルは、制御情報、セル・ディスカバリ、及び初期アクセスの送信及び受信のための機能を実行する。少なくとも一実施例では、物理層（ＰＨＹ）ライブラリ１１６において実施されるソフトウェア動作など、Ｌ１／ＰＨＹ１０６のためのアップリンク及びダウンリンク信号処理コンポーネントは、各Ｌ１／ＰＨＹ１０６のチャネル固有の動作の信号処理ブロックを有する信号処理パイプラインを提供する。少なくとも一実施例では、ベースバンド装置（ＢＢＵ：ｂａｓｅｂａｎｄｕｎｉｔ）が送信機通信を実施しているダウンリンク・チャネルのために、信号処理ブロックは、３ｒｄＧｅｎｅｒａｔｉｏｎＰａｒｔｎｅｒｓｈｉｐＰｒｏｊｅｃｔ（３ＧＰＰ）のＮＲ標準規格によって決定される。少なくとも一実施例では、ＢＢＵが受信機通信を実施しているアップリンク・チャネルのために、信号処理ブロックは、実装固有のものであり、本明細書で更に説明される動作を実施する様々な構成要素を備え得る。

少なくとも一実施例では、５Ｇ－ＮＲ通信ネットワーク又は任意の他の種類の通信ネットワークのＬ１／ＰＨＹ１０６とＬ２１０２との間で、Ｌ２－Ｌ１インターフェース１０４は、ＢＢＵのＬ２１０２などの上位層に対して、ｃｕＰＨＹ、ｃｕＢＢ、又は任意の他のソフトウェア第５世代５Ｇ－ＮＲライブラリなど、ソフトウェアＰＨＹライブラリ１１６によって実施された動作などのＬ１／ＰＨＹ１０６層の信号処理動作間のインターフェースを提供する。少なくとも一実施例では、Ｌ２－Ｌ１インターフェース１０４は、信号処理動作を実施するＰＨＹライブラリ１１６などのＬ１／ＰＨＹ１０６の構成要素と、３ｒｄＧｅｎｅｒａｔｉｏｎＰａｒｔｎｅｒｓｈｉｐＰｒｏｊｅｃｔ（３ＧＰＰ）プロトコル・スタックの上位層（Ｌ２１０２など）との間のインターフェースとして動作する。

少なくとも一実施例では、Ｌ２－Ｌ１インターフェースは、物理層（ＰＨＹ）ライブラリ・ドライバ１１２と相互作用する、又は他のやり方で通信する。少なくとも一実施例では、ＰＨＹライブラリ・ドライバは、実行された時に、物理層（ＰＨＹ）ライブラリ１１６によって実施された１つ又は複数のＬ１／ＰＨＹ１０６の信号処理動作をオーケストレートする、及び／又は呼び出すソフトウェア命令である。ＰＨＹライブラリ・ドライバ１１２の信号処理動作の呼出しを実行するため、又は呼び出させるために、一実施例では、上記のＰＨＹライブラリ・ドライバ１１２は、物理層（ＰＨＹ）ライブラリ・ドライバ・インターフェース１１０を実装する。少なくとも一実施例では、ＰＨＹライブラリ・ドライバ・インターフェース１１０は、実行された時に、ＰＨＹライブラリ・ドライバ１１２によって実行され少なくとも部分的にＰＨＹライブラリ１１６によって実施される１つ又は複数のＬ１／ＰＨＹ１０６の信号処理動作を呼び出すために、アプリケーション・プログラミング・インターフェース（ＡＰＩ）を提供するソフトウェア命令である。

少なくとも一実施例では、物理層（ＰＨＹ）ライブラリ１１６は、実行された時に、３ＧＰＰプロトコル・スタックなどの５Ｇ－ＮＲプロトコル・スタックにしたがって様々な信号処理動作を実行するソフトウェア命令である。少なくとも一実施例では、ＰＨＹライブラリ１１６は、物理層（ＰＨＹ）ライブラリ・インターフェース１１４を備える、又は他のやり方で提供する。少なくとも一実施例では、ＰＨＹライブラリ・インターフェース１１４は、実行された時に、上記のＰＨＹライブラリ１１６によって実施される様々な信号処理動作を実行するために、ＡＰＩをＰＨＹライブラリ１１６に提供するソフトウェア命令である。少なくとも一実施例では、ＰＨＹライブラリ・インターフェース１１４は、ＡＰＩである。少なくとも一実施例では、ＰＨＹライブラリ・インターフェース１１４は、ＳｍａｌｌＣｅｌｌＦｏｒｕｍのＦＡＰＩインターフェースなどの規格に準拠したＡＰＩを提供する。少なくとも一実施例では、ＰＨＹライブラリ・インターフェース１１４は、独自のものであるＡＰＩを提供する。

少なくとも一実施例では、ｃｕＰＨＹ、ｃｕＢＢ、又は任意の他のソフトウェア第５世代５Ｇ－ＮＲライブラリなどのＰＨＹライブラリ１１６は、本明細書で更に説明されるグラフィックス処理ユニット（ＧＰＵ）などの１つ又は複数の並列処理ユニット（ＰＰＵ）で実行されるソフトウェアを管理する。少なくとも一実施例では、ＰＨＹライブラリ１１６は、５Ｇ－ＮＲワイヤレス通信システムのＬ１／ＰＨＹ１０６のための信号処理動作を実施する１つ又は複数の特定動作を実行するソフトウェア・カーネル、又はソフトウェア命令のセグメントを管理し、上記のソフトウェア・カーネルは、本明細書で更に説明されるように、ＧＰＵなどの１つ又は複数のＰＰＵによって実行される。

少なくとも一実施例では、ＧＰＵなどの１つ又は複数のＰＰＵは、信号処理パイプラインにおけるＬ１／ＰＨＹ１０６の全動作などの全機能を実施する。少なくとも一実施例では、ＧＰＵなどの１つ又は複数のＰＰＵは、信号処理パイプラインの、Ｌ１／ＰＨＹ１０６の特定動作、又はＬ１／ＰＨＹ１０６動作のブロックを加速する。少なくとも一実施例では、ＰＨＹライブラリ・ドライバ１１２及び／又はＰＨＹライブラリ１０６は、ＰＰＵの相互作用を管理するために、１つ又は複数のインターフェース１１０、１１４、若しくは他のＡＰＩなどのソフトウェアを提供する。少なくとも一実施例では、ＰＨＹライブラリ１１６は、Ｌ１／ＰＨＹ１０６の１つ又は複数の信号処理動作を実行するために、ＧＰＵなどの１つ又は複数のＰＰＵによって実行されている１つ又は複数のソフトウェア・カーネルへ、後述するように、１つ又は複数のパラメータ及び／又は記述子を送信する、又は他のやり方で提供する。少なくとも一実施例では、ＰＨＹライブラリ１１６及び／又はＰＨＹライブラリ・ドライバ１１２は、ＧＰＵなどの１つ又は複数のＰＰＵによって実行された１つ又は複数のソフトウェア・カーネルからの出力を管理する。

少なくとも一実施例では、ＰＨＹライブラリ１１６は、５Ｇ－ＮＲネットワークのＬ１／ＰＨＹ１０６におけるデータ及び／又は他の情報の送信のために信号処理動作を実施及び／又は実行する。少なくとも一実施例では、ＰＨＹライブラリ１１６によって実施及び／又は実行された信号処理動作は、物理アップリンク共有チャネル（ＰＵＳＣＨ：ｐｈｙｓｉｃａｌｕｐｌｉｎｋｓｈａｒｅｄｃｈａｎｎｅｌ）を含む。少なくとも一実施例では、５Ｇ－ＮＲにおけるＰＵＳＣＨは、本明細書で更に説明されるように、多重化された制御情報及びユーザ・アプリケーション・データを運ぶために指定される。少なくとも一実施例では、ＰＨＹライブラリ１１６によって実施及び／又は実行された信号処理動作は、物理ダウンリンク共有チャネル（ＰＤＳＣＨ：ｐｈｙｓｉｃａｌｄｏｗｎｌｉｎｋｓｈａｒｅｄｃｈａｎｎｅｌ）を含む。少なくとも一実施例では、ＰＤＳＣＨは、本明細書で更に説明されるように、ユーザ・データ及び上位層シグナリングを運ぶ。

少なくとも一実施例では、ＰＨＹライブラリ１１６によって実施及び／又は実行された信号処理動作は、制御情報送信のためのコンポーネントを備える。少なくとも一実施例では、制御情報送信コンポーネントは、物理ダウンリンク制御チャネル（ＰＤＣＣＨ：ｐｈｙｓｉｃａｌｄｏｗｎｌｉｎｋｃｏｎｔｒｏｌｃｈａｎｎｅｌ）と、物理アップリンク制御チャネル（ＰＵＣＣＨ：ｐｈｙｓｉｃａｌｕｐｌｉｎｋｃｏｎｔｒｏｌｃｈａｎｎｅｌ）を含む。少なくとも一実施例では、ＰＤＣＣＨ及びＰＵＣＣＨは、以下で更に説明されるように、ＰＤＳＣＨ及びＰＵＳＣＨチャネルに関係した伝送形式及びリソース割り当てに関する情報を運ぶ。

少なくとも一実施例では、制御情報送信コンポーネントは、Ｌ１／ＰＨＹ１０６基準信号を含む。少なくとも一実施例では、制御情報送信コンポーネントにおけるＬ１／ＰＨＹ１０６の基準信号は、復調基準信号（ＤＭＲＳ：ｄｅｍｏｄｕｌａｔｉｏｎｒｅｆｅｒｅｎｃｅｓｉｇｎａｌ）、位相追跡基準信号（ＰＴＲＳ：ｐｈａｓｅ－ｔｒａｃｋｉｎｇｒｅｆｅｒｅｎｃｅｓｉｇｎａｌ）、サウンディング基準信号（ＳＲＳ：ｓｏｕｎｄｉｎｇｒｅｆｅｒｅｎｃｅｓｉｇｎａｌ）、及びチャネル状態情報基準信号（ＣＳＩ－ＲＳ：ｃｈａｎｎｅｌ－ｓｔａｔｅｉｎｆｏｒｍａｔｉｏｎｒｅｆｅｒｅｎｃｅｓｉｇｎａｌ）である。少なくとも一実施例では、ＤＭＲＳは、本明細書で更に説明されるように、復調のための無線チャネルを推定するために使用される。少なくとも一実施例では、ＰＴＲＳは、本明細書で更に説明されるように、発振器位相雑音の補償を可能とするために利用される。少なくとも一実施例では、ＳＲＳ及びＣＳＩ－ＲＳは、本明細書で更に説明されるように、スケジューリング、ビームフォーミング、及び／又はリンク適応のためのチャネル状態情報（ＣＳＩ）測定を実行するために利用される。

少なくとも一実施例では、ＰＨＹライブラリ１１６によって実施及び／又は実行された信号処理動作は、初期アクセス及びセル・ディスカバリのためのコンポーネントを提供する。少なくとも一実施例では、セル・ディスカバリは、本明細書で更に説明されるように、物理的ランダム・アクセス・チャネル（ＰＲＡＣＨ：ｐｈｙｓｉｃａｌｒａｎｄｏｍａｃｃｅｓｓｃｈａｎｎｅｌ）及び物理的ブロードキャスト・チャネル（ＰＢＣＨ：ｐｈｙｓｉｃａｌｂｒｏａｄｃａｓｔｃｈａｎｎｅｌ）を少なくとも備える。少なくとも一実施例では、同期信号ブロック（ＳＳＢｌｏｃｋ：ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎｓｉｇｎａｌｂｌｏｃｋ）は、本明細書で更に説明されるように、サービング・セルを選択するためにブロードキャストされ得る。

少なくとも一実施例では、ＰＨＹライブラリ１１６によって実施及び／又は実行される信号処理動作は、本明細書で更に説明される、５Ｇ－ＮＲ信号に対する基本動作を実行する下位物理層（ＬｏｗＰＨＹ）機能を含む。少なくとも一実施例では、ＬｏｗＰＨＹ機能は、高速フーリエ変換（ＦＦＴ：ｆａｓｔｆｏｕｒｉｅｒｔｒａｎｓｆｏｒｍ）及び逆高速フーリエ変換（ＩＦＦＴ：ｉｎｖｅｒｓｅｆａｓｔｆｏｕｒｉｅｒｔｒａｎｓｆｏｒｍ）を含む。少なくとも一実施例では、ＦＦＴ及びＩＦＦＴは、本明細書に更に記載されるように、周波数ベースの信号情報を、処理のための時間ベースのデータに変換し、その逆も行う。少なくとも一実施例では、ＬｏｗＰＨＹ機能は、サイクリック・プレフィックス（ＣＰ）の挿入及び削除を含む。少なくとも一実施例では、ＣＰの挿入及び削除は、本明細書に更に記載されるように、畳み込みを実行するＦＦＴ及びＩＦＦＴ動作の実行を容易にする。少なくとも一実施例では、ＬｏｗＰＨＹ機能は、送信ビームフォーミング（ＴｘＢｅａｍｆｏｒｍｉｎｇ）及び受信ビームフォーミング（ＲｘＢｅａｍｆｏｒｍｉｎｇ）を含む。少なくとも一実施例では、本明細書で更に説明されるように、ビームフォーミングは、５Ｇ－ＮＲ及び他のワイヤレス・ネットワークで使用される信号濾過技法である。少なくとも一実施例では、セルなどの１つ又は複数のラジオ・ユニットにおける１つ又は複数のアンテナは、携帯電話及び／又は他のワイヤレス通信対応デバイスなどの１つ又は複数のユーザ機器（ＵＥ）から信号データを送信及び受信する。

少なくとも一実施例では、ＰＨＹライブラリ１１６によって実施及び／又は実行される信号処理動作は、本明細書に更に説明され、及び／又は、３ＧＰＰ規格又は他の５Ｇ－ＮＲ規格文書によって要件とされている他のＬ１／ＰＨＹ１０６動作を含む。Ｌ１／ＰＨＹ１０６動作がＬ２１０２と相互作用するために、又は他のやり方でデータを転送するために、上記のＬ１／ＰＨＹ１０６動作は、上述したように、Ｌ２１０２とＬ１１０６との間でＬ２－Ｌ１インターフェース１０４を使用する。

図２は、少なくとも一実施例による、図１と併せて上述された動作を含むＰＨＹ動作を実行するためにＰＨＹライブラリ２１０によって実装された物理層（ＰＨＹ）パイプラインへの関数呼出し２０２を示すブロック図である。少なくとも一実施例では、上述したように、第２層（Ｌ２）又は第１層（Ｌ１）のＰＨＹドライバなどの第５世代（５Ｇ）新無線（ＮＲ）ネットワーク・プロトコル・スタックを実装する１つ又は複数のコンポーネントは、ＰＨＹライブラリ・インターフェース２０８への１つ又は複数の関数呼出し２０２を実行する。少なくとも一実施例では、ＰＨＹライブラリ・インターフェース２０８は、実行された時に、アプリケーション・プログラミング・インターフェース（ＡＰＩ）をＰＨＹライブラリ２１０に提供するソフトウェア命令である。少なくとも一実施例では、ＰＨＹライブラリ２１０は、図１と併せて上述され、本明細書において更に説明される、５Ｇ－ＮＲプロトコル・スタックの１つ又は複数のＰＨＹ機能を実行するために、実行された時に、１つ又は複数のＬ１動作を実施するソフトウェア命令である。少なくとも一実施例では、ＰＨＹライブラリ２１０は、ｃｕＰＨＹ、ｃｕＢＢ、又は任意の他のソフトウェア５Ｇ－ＮＲライブラリなどのソフトウェア実装５Ｇ－ＮＲライブラリである。

少なくとも一実施例では、１つ又は複数の関数呼出し２０２は、実行された時に、ＰＨＹライブラリ・インターフェース２０８のＡＰＩによって提供される１つ又は複数の関数を呼ぶ、又は他のやり方で呼び出すソフトウェア命令である。少なくとも一実施例では、図３Ａ及び図３Ｂと併せて以下で更に説明するように、１つ又は複数の関数呼出しは、上記の１つ又は複数の関数呼出しへの入力として、１つ又は複数の記述子２０４を含む。少なくとも一実施例では、記述子２０４は、ＰＨＹライブラリ２１０によって実装されたＰＨＹパイプラインの１つ又は複数の構成要素に対するパラメータ２０６のためのソフトウェア・コンテナなどのデータ構造である。少なくとも一実施例では、記述子２０４は、１つ又は複数のカーネル・インターフェースのコンテキストにおいて発生する。少なくとも一実施例では、記述子２０４は、５Ｇ－ＮＲプラットフォームの他のインターフェースのコンテキストで発生する。少なくとも一実施例では、以下で更に説明されるように、パラメータ２０６は、ＰＨＹライブラリ２１０によって実装されたＰＨＹパイプラインの１つ又は複数の構成要素によって実行される１つ又は複数の動作に提供される情報を示す、又はその情報を含むデータ値である。少なくとも一実施例では、パラメータ２０６は、１つ又は複数のＰＨＹ動作の属性を含む。少なくとも一実施例では、属性は、１つ又は複数のＰＨＹ動作の１つ又は複数のプロパティを示すデータ値である。たとえば、一実施例では、属性は、ＰＨＹライブラリ２１０によって実装された１つ又は複数のＰＨＹ動作によって少なくとも処理される１つ又は複数のユーザ機器（ＵＥ）デバイスから情報を伝送する１つ又は複数のセルを示す。他の実施例では、属性は、１つのＵＥデバイスに一意、又は複数のＵＥデバイス間で共有される識別子を示す。

少なくとも一実施例では、以下で更に説明するように、１つ又は複数の関数呼出し２０２は、ＰＨＹライブラリ２１０へのＰＨＹライブラリ・インターフェース２０８によって提供された１つ又は複数の関数を呼び出し、上記のＰＨＹライブラリ・インターフェース２０８によって提供された上記の１つ又は複数の関数への入力として、１つ又は複数のパラメータ２０６を含む１つ又は複数の記述子２０４を提供する。少なくとも一実施例では、ＰＨＹライブラリ２１０は、１つ又は複数の信号処理動作を実施する。少なくとも一実施例では、１つ又は複数のパラメータ２０６を含む１つ又は複数の記述子２０４は、１つ又は複数の関数呼出し２０２によって呼び出された１つ又は複数の信号処理動作のバッチ２１４を実行するために、ＰＨＹライブラリ２１０によって実施された１つ又は複数の信号処理動作の１つ又は複数の構成を示す。

少なくとも一実施例では、バッチ２１４は、ＰＨＹライブラリ２１０によって実施された１つ又は複数の信号処理動作を構成する１つ又は複数の信号処理動作又は記述子２０４並びに／若しくはパラメータ２０６の論理的編成である。少なくとも一実施例では、ＰＨＹライブラリ２１０は、１つ又は複数の関数呼出し２０２の１つ又は複数の特性にしたがってバッチ２１４を実行する。たとえば、一実施例では、ＰＨＹライブラリ２１０は、５Ｇ－ＮＲネットワークにおける１つ又は複数のユーザ機器（ＵＥ）の単一又は複数のセル・サイト又は他のグループ化に対応する１つ又は複数の関数呼出し２０２のバッチ２１４を実行する。他の実施例では、ＰＨＹライブラリ２１０は、５Ｇ－ＮＲネットワークのメンバー及び／又は構成要素の他の論理的編成にしたがってバッチ２１４を実行する。バッチ２１４を実行又は他のやり方でサポートするために、一実施例では、以下で更に説明するように、ＰＨＹライブラリ２１０は、構造化データ編成２１２を含む。少なくとも一実施例では、データ編成２１２は、上記のＰＨＹライブラリ２１０のデータ・コンテナ間の木又は他の連結データ関係を通してなど、ＰＨＹライブラリ２１０によるバッチ２１４を容易にするデータの論理的編成である。

図３Ａは、少なくとも一実施例による物理層（ＰＨＹ）記述子３０２を示すブロック図である。少なくとも一実施例では、ＰＨＹ記述子３０２は、コンポーネント・パラメータ３０４、３０６、３０８を含むデータ・コンテナである。少なくとも一実施例では、コンポーネント・パラメータ３０４、３０６、３０８は、図１と併せて上述したように、ＰＨＹ処理パイプラインのための制御及び／又はデータ情報の配置を説明する１つ又は複数の値又は他のデータ・コンテナ、並びに／若しくはＰＨＹ処理パイプライン内で情報を処理するコンポーネントを含むデータである。

少なくとも一実施例では、ＰＨＹ記述子３０２は、ＰＨＹパイプラインにおける１つ又は複数の処理コンポーネントにわたって利用可能な共通パラメータを示すデータ値を含む。少なくとも一実施例では、以下で説明するように、ＰＨＹ記述子３０２は、ＰＨＹパイプラインにおける１つ又は複数の処理コンポーネントのためのカーネル引数３１６を示すデータ値を含む。少なくとも一実施例では、ＰＨＹ記述子３０２は、グラフィックス処理ユニット（ＧＰＵ）などの１つ又は複数の並列処理ユニット（ＰＰＵ）のうちのいずれのコンピューティング・ユニットが異なるカーネルを実行してＰＨＹ処理パイプラインを実行するために使用されるかなど、起動ジオメトリを示すデータ値を含む。少なくとも一実施例では、ＰＨＹ記述子３０２は、ＧＰＵなどのＰＰＵによって実行されたいずれのカーネルがＰＨＹ処理パイプラインの様々なコンピューティング・コンポーネントを実行するかを決定するカーネル選択パラメータを示すデータ値を含む。少なくとも一実施例では、ＰＨＹ記述子３０２は、中央処理装置（ＣＰＵ）及び／又はＧＰＵなどのＰＰＵによって制御及び／又はデータ処理を構成する他の情報を示すデータ値を含む。

少なくとも一実施例では、コンポーネント・パラメータ３０４、３０６、３０８は、図３Ｂと併せて説明されるように、ＰＨＹ処理パイプライ又はＰＨＹ処理パイプラインの処理コンポーネントを構成するために使用可能な１つ又は複数のデータ値を含むデータ・コンテナである。少なくとも一実施例では、コンポーネント・パラメータ３０４、３０６、３０８は、メモリにおけるデータ配置、動作タイミング、データ・サイズ、及び／又はデータ・リフレッシュ・レートを制御するデータ値を含む。少なくとも一実施例では、コンポーネント・パラメータ３０４、３０６、３０８は、メモリにおけるコンポーネント記述子３１０のデータ値の配置を制御するデータ値を含む。少なくとも一実施例では、コンポーネント・パラメータ３０４、３０６、３０８は、ＰＨＹ処理パイプライン及び／又はそのＰＨＹ処理パイプラインの処理コンポーネントへのパラメータの更新時間及び／又は更新レートを示すデータ値を含む。たとえば、一実施例では、コンポーネント・パラメータ３０４、３０６、３０８は、図１と併せて上述したように、ドライバによるセットアップ・タイム又はラン・タイムに更新されるなど、開始時間ウインドウ中の早期にカーネル引数が更新されることを示すデータ値を含む。少なくとも一実施例では、コンポーネント・パラメータ３０４、３０６、３０８は、ＧＰＵなどのＰＰＵの１つのカーネルに対応する全パラメータを移動することによってなど、バルク・データ転送として、メモリにおけるパラメータの動きを示すデータ値を含む。

少なくとも一実施例では、コンポーネント・パラメータ３０４、３０６、３０８は、コンポーネント記述子３１０などのデータ・コンテナを含む。少なくとも一実施例では、コンポーネント記述子３１０は、ＰＨＹパイプラインの１つ又は複数の処理コンポーネントを構成するために使用可能なデータ値を含むデータ値のコンテナである。少なくとも一実施例では、コンポーネント記述子３１０は、５Ｇ－ＮＲネットワーク動作を容易にするために、５Ｇ－ＮＲベースバンド装置又は他の計算デバイスにおけるスロット処理エンジンによる処理動作の構成を容易にする。少なくとも一実施例では、スロット処理エンジンは、スロット中に実行される計算をスケジューリングする。少なくとも一実施例では、スロットは、中央処理装置（ＣＰＵ）、又はＧＰＵなどのＰＰＵによる実行のための時間ウインドウである。

少なくとも一実施例では、コンポーネント記述子３１０は、１つ又は複数のフラグ３１２を含む。少なくとも一実施例では、フラグ３１２は、ＰＨＹパイプラインの処理コンポーネントに対応する１つ又は複数のバイナリ又は他のデータ値を示すデータ値である。たとえば、一実施例では、フラグ３１２は、ＰＨＹパイプラインの処理コンポーネントがイネーブルであるかを示すバイナリ・データ値を含む。少なくとも一実施例では、コンポーネント記述子３１０は、構成３１４のデータ値を含む。少なくとも一実施例では、構成３１４のデータ値は、ＰＨＹパイプラインの処理コンポーネントを構成するために使用可能なデータ値である。たとえば、一実施例では、構成３１４のデータ値は、コンポーネント記述子３１０によって示されるＰＨＹパイプラインの処理コンポーネントを実行するために、ＧＰＵなどのＰＰＵによって実行される１つ又は複数のカーネルを示す。少なくとも一実施例では、コンポーネント記述子３１０は、カーネル引数３１６を含む。少なくとも一実施例では、カーネル引数は、ＰＨＹパイプラインにおいて処理コンポーネント動作を実施及び実行するために、ソフトウェア・カーネルなどのカーネルの構成を示す１つ又は複数のデータ値を示すデータ値である。少なくとも一実施例では、コンポーネント記述子３１０は、ＰＨＹパイプラインの処理コンポーネントを構成するために使用可能な他のデータ値を含む。

図３Ｂは、図１と併せて上述したように、少なくとも一実施例による、ｃｕＰＨＹ、ｃｕＢＢ、又は任意の他のソフトウェア第５世代（５Ｇ）新無線（ＮＲ）ライブラリなどのＰＨＹライブラリによって実装された物理層（ＰＨＹ）パイプラインにおける実例のＰＵＳＣＨパイプライン記述子３１８を示すブロック図である。少なくとも一実施例では、ＰＵＳＣＨパイプライン記述子３１８は、図３Ａと併せて上述したように、ＰＨＹ記述子である。すなわち、一実施例では、ＰＵＳＣＨパイプライン記述子３１８は、図１と併せて上述したように、ＰＨＹパイプラインでＰＵＳＣＨを実行する１つ又は複数の動作を構成するために使用可能なデータ値及び／又は追加のデータ・コンテナを含む実例のデータ・コンテナである。

少なくとも一実施例では、実例のＰＵＳＣＨパイプライン記述子３１８は、コンテナ３２２、３２４、３２６、３２８、３３０、３３２、３３４、３３６を含み、各コンテナ３２２、３２４、３２６、３２８、３３０、３３２、３３４、３３６は、第５世代（５Ｇ）新無線（ＮＲ）ネットワークでＰＵＳＣＨを実行するために使用可能な低レベルのＰＨＹ処理動作に固有のパラメータを含む。少なくとも一実施例では、ＰＵＳＣＨパイプライン記述子３１８は、そのＰＵＳＣＨパイプライン記述子３１８内の１つ又は複数のコンテナ３２２、３２４、３２６、３２８、３３０、３３２、３３４、３３６のうちで共有される１つ又は複数の構成又は他のオプションを示すデータ値である共通パラメータ３２０を含む。

少なくとも一実施例では、ＰＵＳＣＨパイプライン記述子３１８のコンテナ３２２、３２４、３２６、３２８、３３０、３３２、３３４、３３６は、ＰＵＳＣＨパイプライン記述子３１８によって表されるＰＵＳＣＨコンピューティング・パイプラインの一部として実行される各低レベルの計算動作固有の個別のコンテナを含む。少なくとも一実施例では、実例のＰＵＳＣＨパイプライン記述子３１８のコンテナ３２２、３２４、３２６、３２８、３３０、３３２、３３４、３３６は、チャネル推定パラメータ３２２を含む。少なくとも一実施例では、チャネル推定パラメータ３２２は、本明細書で更に説明されるように、ＰＵＳＣＨパイプライン中に実行されたチャネル推定動作を構成するために使用可能な情報を含むデータ値である。少なくとも一実施例では、実例のＰＵＳＣＨパイプライン記述子３１８のコンテナ３２２、３２４、３２６、３２８、３３０、３３２、３３４、３３６は、等化器パラメータ３２４を含む。少なくとも一実施例では、等化器パラメータ３２４は、ＰＵＳＣＨパイプライン中に実行された１つ又は複数の等化動作を構成するために使用可能な情報を含むデータ値である。少なくとも一実施例では、実例のＰＵＳＣＨパイプライン記述子３１８のコンテナ３２２、３２４、３２６、３２８、３３０、３３２、３３４、３３６は、ソフト・デマップ・パラメータ３２６を含む。少なくとも一実施例では、ソフト・デマップ・パラメータ３２６は、ＰＵＳＣＨパイプライン中に実行されたソフト・デマッピング動作を構成するために使用可能な情報を含むデータ値である。

実例のＰＵＳＣＨパイプライン記述子３１８は、一実施例では、スクランブル解析パラメータ３２８を含むコンテナ３２２、３２４、３２６、３２８、３３０、３３２、３３４、３３６を含む。少なくとも一実施例では、スクランブル解析パラメータ３２８は、ＰＵＳＣＨパイプライン中に実行されるスクランブル解析動作を構成するために使用可能な情報を含むデータ値である。少なくとも一実施例では、実例のＰＵＳＣＨパイプライン記述子３１８のコンテナ３２２、３２４、３２６、３２８、３３０、３３２、３３４、３３６は、レート・マッチング３３０を含む。少なくとも一実施例では、レート・マッチング・パラメータ３３０は、ＰＵＳＣＨパイプライン中に実行される１つ又は複数のレート・マッチング動作を構成するために使用可能な情報を含むデータ値である。少なくとも一実施例では、実例のＰＵＳＣＨパイプライン記述子３１８のコンテナ３２２、３２４、３２６、３２８、３３０、３３２、３３４、３３６は、低密度パリティ検査（ＬＤＰＣ：ｌｏｗｄｅｎｓｉｔｙｐａｒｉｔｙｃｈｅｃｋ）復号パラメータ３３２を含む。少なくとも一実施例では、ＬＤＰＣ復号パラメータ３３２は、ＰＵＳＣＨパイプラインの一部として実行された１つ又は複数のＬＤＰＣ復号動作を構成するために使用可能な情報を含むデータ値である。

少なくとも一実施例では、実例のＰＵＳＣＨパイプライン記述子３１８のコンテナ３２２、３２４、３２６、３２８、３３０、３３２、３３４、３３６は、符号ブロック周期的冗長検査（ＣＲＣ：ｃｙｃｌｉｃｒｅｄｕｎｄａｎｃｙｃｈｅｃｋ）パラメータ３３４を含む。符号ブロックＣＲＣパラメータ３３４は、ＰＵＳＣＨパイプライン記述子３１８に対応するＰＵＳＣＨパイプラインの一部として実行された、本明細書で更に説明されるように、１つ又は複数の符号ブロックＣＲＣ動作を構成するために使用可能な情報を含むデータ値である。少なくとも一実施例では、実例のＰＵＳＣＨパイプライン記述子３１８のコンテナ３２２、３２４、３２６、３２８、３３０、３３２、３３４、３３６は、トランスポート・ブロックＣＲＣパラメータ３３６を含む。少なくとも一実施例では、トランスポート・ブロックＣＲＣパラメータ３３６は、ＰＵＳＣＨパイプラインの一部として実行される１つ又は複数のトランスポート・ブロックＣＲＣ動作を構成するために使用可能な情報を含むデータ値である。

少なくとも一実施例では、１つ又は複数の実例のＰＵＳＣＨパイプライン記述子３１８のコンテナ３２２、３２４、３２６、３２８、３３０、３３２、３３４、３３６は、ＰＵＳＣＨコンポーネント記述子３３８を少なくとも含む。少なくとも一実施例では、ＰＵＳＣＨコンポーネント記述子３３８は、ＰＵＳＣＨパイプラインの計算コンポーネントのための１つ又は複数の構成オプションを示すデータ値を含むデータ・コンテナである。たとえば、一実施例では、ＰＵＳＣＨコンポーネント記述子３３８は、ＰＵＳＣＨコンポーネント記述子３３８に対応する所与のＰＵＳＣＨコンポーネントがＰＵＳＣＨパイプライン中にイネーブルであるか、又は実行されるかを示すデータ値であるイネーブル・フラグ３４０を含む。少なくとも一実施例では、ＰＵＳＣＨコンポーネント記述子３３８は、カーネル・カウント３４２を含む。少なくとも一実施例では、カーネル・カウント３４２は、カーネルを選択して、それらの選択カーネルに対して引数を供給するデータ値及び／又はデータ構造である。たとえば、カーネル・カウント３４２は、一実施例では、バイナリ値の一次元又は二次元のアレイを少なくとも含むデータ項目であるビットマップであり、各バイナリ値は、特定のソフトウェア・カーネルがグラフィックス処理ユニット（ＧＰＵ）などの並列処理ユニット（ＰＰＵ）上でＰＵＳＣＨコンポーネント動作を実行するかを示す。少なくとも一実施例では、ＰＵＳＣＨコンポーネント記述子３３８は、カーネル選択ビットマップ３４２によって選択されたカーネル毎に１つ又は複数のカーネル引数３４４、３４６、３４８を含む。少なくとも一実施例では、カーネル引数３４４、３４６、３４８は、ＧＰＵなどのＰＰＵ上でＰＵＳＨコンポーネント動作を実行するために、それぞれの選択カーネルに対して提供される１つ又は複数の引数又はパラメータを示すデータ値である。

図４Ａは、少なくとも一実施例による、ＰＨＹライブラリによって実装された物理層（ＰＨＹ）パイプライン用の階層的データ編成を示すブロック図である。少なくとも一実施例では、木において１つ又は複数のデータ値の検索及びアクセスが高速計算動作であり、木構造は低いストレージ・オーバーヘッドを有するため、階層的データ編成は、データのアクセス及び格納の効率を改善する。少なくとも一実施例では、木構造のルートにおいて、図４Ａに図示されるようにデータを編成するために、セル・パラメータ４０２は、第５世代（５Ｇ）新無線（ＮＲ）ネットワークのセル固有の構成情報などの情報を示すデータ値を含む。上記の木構造のルートにおいてセル固有パラメータ４０２を有する木構造にセル固有の全情報を含むことによって、一実施例では、セル間の情報共有がなくなり、データ依存性を低減させ、既存のセル構成を修正せずに、セルを５Ｇ－ＮＲネットワークに追加することを可能とする。少なくとも一実施例では、セル・パラメータ４０２は、バージョニング情報、デバイス固有情報、表現されているセル数とともに、セル特有の他の情報を含むデータ値を含む。少なくとも一実施例では、表現されているセル数は、５Ｇ－ＮＲ実装におけるより高いレベルの抽象の属性である。少なくとも一実施例では、セル・パラメータ４０２によって示されるセル情報は、木構造によって表現されるセルに対応するその木構造の他の全要素にとって可視である。

少なくとも一実施例では、木構造における親セル・パラメータ４０２のノードの子は、パイプライン固有パラメータ４０４、４０６、４０８、４１０である。少なくとも一実施例では、パイプライン固有パラメータ４０４、４０６、４０８、４１０は、異なるパイプライン４０４、４０６、４０８、４１０にわたって共有され得る情報などのパイプライン・レベル情報を含み、パイプライン・レベル情報は、親セル・パラメータ４０２に伝搬されて戻るのではなく、各パイプライン内に包含される。少なくとも一実施例では、パイプライン固有パラメータ４０４、４０６、４０８、４１０は、木構造の各パイプライン固有パラメータ４０４、４０６、４０８、４１０のノードから、その木構造の全ての子及び子孫ノード（ｄｅｓｃｅｎｄｉｎｇｎｏｄｅ）まで可視である情報を含む。

少なくとも一実施例では、パイプライン固有パラメータ４０４、４０６、４０８、４１０は、ＰＵＣＣＨ受信パラメータ４０４などのＰＨＹチャネル・パラメータを含む。少なくとも一実施例では、ＰＵＣＣＨ受信パラメータ４０４は、図３Ａ及び図３Ｂと併せて上述したように、コンテナであり、図１と併せて上述したように、ＰＨＹパイプラインにおけるＰＵＣＣＨ受信動作に固有のパラメータ及び／又は他の情報を含む。少なくとも一実施例では、パイプライン固有パラメータ４０４、４０６、４０８、４１０は、ＰＵＳＣＨ受信パラメータ４０６を含む。少なくとも一実施例では、ＰＵＳＣＨ受信パラメータ４０６は、図３Ａ及び図３Ｂと併せて上述したように、コンテナであり、図１と併せて上述したように、ＰＨＹパイプラインにおけるＰＵＳＣＨ受信動作に固有のパラメータ及び／又は他の情報を含む。少なくとも一実施例では、パイプライン固有パラメータ４０４、４０６、４０８、４１０は、ＰＤＳＣＨ送信パラメータ４０８を含む。少なくとも一実施例では、ＰＤＳＣＨ送信パラメータ４０８は、図３Ａ及び図３Ｂと併せて上述したように、コンテナであり、図１と併せて上述したように、ＰＨＹパイプラインにおけるＰＤＳＣＨ送信動作に固有のパラメータ及び／又は他の情報を含む。少なくとも一実施例では、パイプライン固有パラメータ４０４、４０６、４０８、４１０は、ＰＤＣＣＨ送信パラメータ４１０を含む。少なくとも一実施例では、ＰＤＣＣＨ送信パラメータ４１０は、図３Ａ及び図３Ｂと併せて上述したように、コンテナであり、図１と併せて上述したように、ＰＨＹパイプラインにおけるＰＤＣＣＨ送信動作に固有のパラメータ及び／又は他の情報を含む。

少なくとも一実施例では、各パイプライン固有パラメータ４０４、４０６、４０８、４１０のコンテナは、パイプライン固有動作パラメータ４１２、４１４、４１６、４１８を含む。少なくとも一実施例では、パイプライン固有動作パラメータ４１２、４１４、４１６、４１８は、図３Ａ及び図３Ｂと併せて上述したように、コンポーネント記述子である。少なくとも一実施例では、パイプライン固有動作パラメータ４１２、４１４、４１６、４１８は、図３Ｂと併せて上述したように、共通パラメータを含む。少なくとも一実施例では、パイプライン固有動作パラメータ４１２、４１４、４１６、４１８は、図３Ｂと併せて上述したように、チャネル推定パラメータ４１４、レート・マッチング・パラメータ４１６、低密度パリティ検査（ＬＤＰＣ）パラメータ４１８とともに、周期的冗長検査（ＣＲＣ）パラメータなど、図４に明示していない他のコンポーネント・パラメータを含む。少なくとも一実施例では、パイプライン固有動作パラメータ４１２、４１４、４１６、４１８は、ｃｕＰＨＹ、ｃｕＢＢ、又は本明細書で更に説明される任意の他のソフトウェア５Ｇ－ＮＲライブラリなどＰＨＹライブラリによって実装されたＰＨＹパイプラインの一部として実行された１つ又は複数のＰＨＹパイプライン動作に対応する任意の他のパラメータを含む。

図４Ｂは、少なくとも一実施例による、ｃｕＰＨＹ、ｃｕＢＢ、又は本明細書で更に説明される任意の他のソフトウェア第５世代（５Ｇ）新無線（ＮＲ）ライブラリなどのＰＨＹライブラリによって実装されたＰＨＹパイプラインのための時間的データ編成を示すブロック図である。少なくとも一実施例では、中央処理装置（ＣＰＵ）及び／又はグラフィックス処理ユニット（ＧＰＵ）などの並列処理ユニット（ＰＰＵ）上のパラメータは、アクセス・レート及び可変性などの時間的に考慮すべき要素にしたがって、本明細書で更に説明される、ｃｕＰＨＹ、ｃｕＢＢ、又は任意の他のソフトウェア５Ｇ－ＮＲライブラリなどのＰＨＹライブラリによって編成される。少なくとも一実施例では、時間的に編成されたパラメータは、静的パラメータ４２２、準静的パラメータ４２４、及び／又は動的パラメータ４２６を含む。

少なくとも一実施例では、静的パラメータ４２２は、図３Ａ及び図３Ｂと併せて上述したパラメータなど、実行中に不変であるパラメータである。少なくとも一実施例では、静的パラメータ４２２は、パイプライン構築時及び／又は構成時に、ｃｕＰＨＹ、ｃｕＢＢ、又は本明細書で更に説明される任意の他のソフトウェア５Ｇ－ＮＲライブラリなどのＰＨＹライブラリによって初期化され、持続性メモリに格納され、又はバックアップされる。少なくとも一実施例では、準静的パラメータ４２４は、図３Ａ及び図３Ｂと併せて上述したパラメータなど、５Ｇ－ＮＲパイプライン実行中に、比較的少数のスロット又は計算ウインドウにわたって変化するパラメータである。少なくとも一実施例では、準静的パラメータ４２４は、上位層（図１と併せて上述したように、たとえば、第２層）からの構成メッセージなど、特定のイベントが発生した時に初期化される。少なくとも一実施例では、動的パラメータ４２６は、図３Ａ及び図３Ｂと併せて上述したパラメータなど、ＰＨＹパイプライン実行スロット毎に、スロット・レートで、及び／又は実行スロット設定中に、更新されるパラメータである。少なくとも一実施例では、動的パラメータ４２６は、高頻度で更新される値又は値が高頻度で変化するパラメータである。

少なくとも一実施例では、時間的に編成されたパラメータは、増加する柔軟性４２８を有する。すなわち、一実施例では、静的パラメータ４２２は、低い柔軟性を有し、又は変化する能力が低く、その一方で準静的パラメータ４２４は柔軟性が増加し、動的パラメータ４２６は最大限に柔軟性があり、更新又は変更されることが可能である。少なくとも一実施例では、時間的に編成されたパラメータは、柔軟性４２８と逆相関した増加する性能４３０を有する。すなわち、一実施例では、動的パラメータ４２６は、高頻度の更新に起因して低い性能を有する一方、準静的パラメータ４２４は、より低い頻度の更新及び／又は変更に起因して性能が増加しており、静的パラメータ４２２は、その不変性に起因して最大限の性能を有する。

図５は、少なくとも一実施例による、ｃｕＰＨＹ、ｃｕＢＢ、又は本明細書で更に説明される任意の他のソフトウェア第５世代（５Ｇ）新無線（ＮＲ）ライブラリなどのソフトウェアＰＨＹライブラリによって実装された物理層（ＰＨＹ）パイプラインのための実例のＰＵＳＣＨパイプライン・データ構造を示すブロック図である。少なくとも一実施例では、実例のＰＵＳＣＨ受信パラメータ５０２は、図３Ａと併せて上述したように、ＰＨＹ記述子又はＰＨＹコンポーネント記述子である。少なくとも一実施例では、ＰＵＳＣＨ受信パラメータ５０２は、階層的データ編成のための、図４Ａと併せて上述したような木構造の親へのポインタなど、親へのポインタ５０４を含む。

少なくとも一実施例では、ＰＵＳＣＨ受信パラメータ５０２は共通パラメータ５０６を含み、ここで、共通パラメータは、上記のＰＵＳＣＨ受信パラメータ５０２の記述子に対応する１つ又は複数のコンポーネント記述子５１０、５１２、５１４間で共有される１つ又は複数の構成オプション又は他の情報を示すデータ値である。少なくとも一実施例では、ＰＵＳＣＨ受信パラメータ５０２は、図４と併せて上述したように、階層的編成における子へのポインタ５０８を含む。

少なくとも一実施例では、子へのポインタ５０８は、子コンポーネント記述子５１０、５１２、５１４を指す。少なくとも一実施例では、子コンポーネント記述子５１０、５１２、５１４は、図１及び図３Ｂと併せて上述したように、チャネル推定パラメータ５１０、レート・マッチング・パラメータ５１２、低密度パリティ検査（ＬＤＰＣ）パラメータ、及び／又はＰＵＳＣＨ受信パイプラインを実行するために１つ又は複数の計算動作を実施するコンポーネントに対応する任意の他のパラメータなど、ＰＵＳＣＨ受信パイプラインを実行する計算コンポーネントを含む。

少なくとも一実施例では、図４Ｂと併せて上述したように、ＰＵＳＣＨ受信パラメータ５０２記述子における共通パラメータ５０６、５１６は、ｃｕＰＨＹ、ｃｕＢＢ、又は本明細書で更に説明される任意の他のソフトウェア５Ｇ－ＮＲライブラリなどのソフトウェアＰＨＹライブラリによって、静的パラメータ５１８、準静的パラメータ５２０、及び／又は動的パラメータ５２２に編成される。少なくとも一実施例では、静的パラメータ５１８、５２４は、ｉ個のパラメータ５２６、５２８を含み、ここで、図４Ｂと併せて上述したように、そのｉ個のパラメータ５２６、５２８は不変である。少なくとも一実施例では、準静的パラメータ５２０、５３０はｊ個のパラメータ５３２、５３４を含み、ここで、そのｊ個のパラメータ５３２、５３４は、図４Ｂと併せて上述したように、ＰＵＳＣＨ受信パイプラインなどのＰＨＹパイプラインを実行するために、１つ又は複数のスロットのためのスロット周波数又は他の実行スケジューリング・メトリックにしたがって変化する。少なくとも一実施例では、動的パラメータ５２２、５３６は、ｋ個のパラメータ５３８、５４０を含み、ここで、図４Ｂと併せて上述したように、そのｋ個のパラメータ５３８、５４０は変化し、及び／又は高頻度で更新される。

少なくとも一実施例では、グラフィックス処理ユニット（ＧＰＵ）などの並列処理ユニット（ＰＰＵ）５４２は、不変のデータ値を格納するために使用可能なメモリに、静的パラメータ５２４、５４４を格納する。少なくとも一実施例では、ＧＰＵなどのＰＰＵ５４２は、定期的に更新されたデータ値を格納するために使用可能なメモリに、準静的パラメータ５３０、５４６を格納する。少なくとも一実施例では、ＧＰＵなどのＰＰＵ５４２は、高頻度の変更及び／又は更新を有するデータ値のために使用可能なメモリに、動的パラメータ５３６、５４８を格納する。

図６は、少なくとも一実施例による、物理層（ＰＨＹ）記述子バッファリングを示すブロック図である。少なくとも一実施例では、静的ＰＨＹ記述子６０４に対応するＰＨＹパイプラインのためのスロット実行時間の前に、静的ＰＨＹ記述子６０４は、図３Ａ及び図４Ｂと併せて上述したように中央処理装置（ＣＰＵ）６０２のメモリにおいて、ｃｕＰＨＹ、ｃｕＢＢ、又は本明細書で更に説明される任意の他のソフトウェア第５世代（５Ｇ）新無線（ＮＲ）ライブラリなどのソフトウェアＰＨＹライブラリによってアセンブルされ、グラフィックス処理ユニット（ＧＰＵ）のメモリなど、並列処理ユニット（ＰＰＵ）６１０のメモリにコピーされる。少なくとも一実施例では、静的ＰＨＹ記述子６０３は、その静的ＰＨＹ記述子に対応するＰＨＹパイプラインのセットアップ中にソフトウェアＰＨＹライブラリによってアセンブルされる。少なくとも一実施例では、ＧＰＵなどのＰＰＵ６１０は、図５と併せて上述したように、コピーされた静的ＰＨＹ記述子６１２を格納する。

少なくとも一実施例では、ｃｕＰＨＹ、ｃｕＢＢ、又は更に本明細書で記載される任意の他のソフトウェア第５世代５Ｇ－ＮＲライブラリなどのソフトウェアＰＨＹライブラリは、ＣＰＵ６０２上に準静的ＰＨＹ記述子６０６及び動的ＰＨＹ記述子６０８をバッファリングする。少なくとも一実施例では、準静的ＰＨＹ記述子６０６及び動的ＰＨＹ記述子６０８をバッファリングすることは、その準静的ＰＨＹ記述子６０６及び動的ＰＨＹ記述子６０８に対応するＰＨＹパイプラインのスロット処理を容易にする。少なくとも一実施例では、ｃｕＰＨＹ、ｃｕＢＢ、又は本明細書で更に説明される任意の他のソフトウェア５Ｇ－ＮＲライブラリなどのソフトウェアＰＨＹライブラリは、ＣＰＵ６０２上に準静的ＰＨＹ記述子６０６及び動的ＰＨＹ記述子６０８をバッファリングし、その準静的ＰＨＹ記述子６０６及び動的ＰＨＹ記述子６０８を１つ又は複数のＰＰＵ６１０にコピーする。少なくとも一実施例では、ＧＰＵなどの１つ又は複数のＰＰＵ６１０は、図５と併せて上述したように、コピーされた準静的ＰＨＹ記述子６１４と、コピーされた動的ＰＨＹ記述子６１６とを格納する。

少なくとも一実施例では、図６に図示するように、時間的に分類されたＰＨＹ記述子のバッファリングは、必要な場合のみ使用される。たとえば、一実施例では、パイプライン・レベルは、静的ＰＨＹ記述子６０４、６１２に含まれた静的、準静的、及び動的パラメータと、バッファリングされた準静的ＰＨＹ記述子６０６、６１４と、バッファリングされた動的ＰＨＹ記述子６０８、６１６とを必要とし得るが、コンポーネントは、静的ＰＨＹ記述子６０４、６１２、及び／又はバッファリングされた動的ＰＨＹパラメータ６０８、６１６のみを必要とし得る。少なくとも一実施例では、多くのＰＨＹチャネル処理パイプライン及び対応するＰＨＹ記述子バッファの深さは、処理レイテンシを補填するために、ｃｕＰＨＹ、ｃｕＢＢ、又は本明細書で更に説明される任意の他のソフトウェア５Ｇ－ＮＲライブラリなどのソフトウェアＰＨＹライブラリによって調節される。たとえば、Ｎ個までの準静的ＰＨＹ記述子６０６、６１４及びＭ個までの動的ＰＨＹ記述子６０８、６１６が、一実施例では、５Ｇ－ＮＲ処理中の実行スロットのための処理レイテンシを補填するために、ソフトウェアＰＨＹライブラリによってバッファリングされてもよい。

図７は、少なくとも一実施例による、物理層（ＰＨＹ）動作バッチ中のバッチ済みパラメータ編成を示すブロック図である。少なくとも一実施例では、バッチは、ＰＨＹ動作が、グラフィックス処理ユニット（ＧＰＵ）などの並列処理ユニット（ＰＰＵ）上で１つ又は複数のカーネルによって計算されるようにする、ＰＨＹパイプラインにおける計算ＰＨＹ動作の論理的編成又はその組み合わせである。少なくとも一実施例では、ｃｕＰＨＹ、ｃｕＢＢ、又は本明細書で更に説明されるような任意の他のソフトウェア第５世代（５Ｇ）新無線（ＮＲ）ライブラリなどのソフトウェアＰＨＹライブラリが、異なるワークロード構成にしたがってＰＨＹ動作をバッチする。少なくとも一実施例では、実例のワークロード構成は、５Ｇ－ＮＲベースバンド装置（ＢＢＵ）によって処理される、携帯電話などの接続された少数のユーザ機器（ＵＥ）を有する多数のセル・サイトである。少なくとも一実施例では、他の実例のワークロード構成は、５Ｇ－ＮＲＢＢＵによって処理される、接続された多数のＵＥを有する少数のセル・サイトである。

少なくとも一実施例では、ｃｕＰＨＹ、ｃｕＢＢ、又は本明細書で更に説明される任意の他のソフトウェア５Ｇ－ＮＲライブラリなどのソフトウェアＰＨＹライブラリは、ワークロードに基づいてＰＨＹパイプライン動作に対応するパラメータをバッチする。たとえば、ソフトウェアＰＨＹライブラリは、一実施例では、ワークロードの到着にしたがって、ＰＨＹパイプライン動作に対応するパラメータをバッチする。少なくとも一実施例では、ワークロードの到着にしたがったバッチは、空間的特性にしたがってパラメータを配置又はグループ化し、ここで、ソフトウェアＰＨＹライブラリは、セル内又は複数のセルにわたってデバイスから受信された情報に対する動作を構成するパラメータなど、所与のスロット、処理時間スロットで利用可能な同時ワークロードにわたってパラメータをバッチする。他の実施例で、ワークロード到着にしたがったバッチは、時間的特性にしたがってパラメータをグループ化し、ここで、ソフトウェアＰＨＹライブラリは、ＰＵＳＣＨ及びＰＤＳＣＨなどの動作を順次実行するために、実行スロット内の複数のシンボルを処理する、セル毎の小さいワークロードに対して複数のセルを連続して処理する、又は複数のＰＨＹチャネルにわたって処理するなどによって、時間間隔にわたってパラメータ・ワークロードをバッチする。

ワークロードに基づくＰＨＹパイプライン動作に対応するＰＨＹパラメータのバッチの他の実例は、一実施例では、ワークロード構成にしたがってバッチする、ｃｕＰＨＹ、ｃｕＢＢ、又は任意の他のソフトウェア５Ｇ－ＮＲライブラリなどソフトウェアＰＨＹライブラリである。少なくとも一実施例では、ワークロード構成にしたがったバッチは、バッチ対象のＰＨＹ動作パラメータの同質の特性にしたがってパラメータを配置又はグループ化する。少なくとも一実施例では、同質のバッチによって、単一のカーネルが、複数の同一構成されたワークロードを処理できる。少なくとも一実施例では、同質の特性にしたがったバッチは、ソフトウェアＰＨＹライブラリに同時に到着したパラメータ、又は時間の経過に伴って到着したパラメータを集約することによって、特定のカーネル特化次元（ｄｉｍｅｎｓｉｏｎ）内におけるバッチを含む。少なくとも一実施例では、ワークロード構成にしたがったバッチは、バッチ対象のＰＨＹ動作パラメータの異質の特性にしたがってパラメータを配置又はグループ化する。少なくとも一実施例では、異質のバッチによって、いくつかの異質のワークロードが、単一のコンポーネントによってセットアップ及び処理されることが可能となる。少なくとも一実施例では、異質の特性にしたがったバッチは、ワークロードを単一の計算グラフに組み合わせるために、カーネル特化次元を越えたバッチを含む。

少なくとも一実施例では、カーネル特化次元は、ＧＰＵなどのＰＰＵによって実行されるカーネルであり、そのカーネルは、問題サイズに適合するためにワークロード構成毎にソフトウェアＰＨＹライブラリによってカスタマイズされ、起動オーバーヘッドの増加を犠牲にしてより良好な実行時間及び／又はスループットにつながる。少なくとも一実施例では、カーネル汎化次元は、ＧＰＵなどのＰＰＵによって実行されるカーネルであり、そのカーネルは、複数のワークロードをサポートするためにソフトウェアＰＨＹライブラリによってカスタマイズされ、それによってカーネルの効率を下げ得る。

図７は、ソフトウェアＰＨＹライブラリによる入力パラメータのバッチの実例を示すブロック図である。ＰＵＳＣＨバッチ構成パラメータ７０２は、一実施例では、チャネル推定バッチ・パラメータ７０４、チャネル等化バッチ・パラメータ７０６、及び低密度パリティ検査（ＬＤＰＣ）バッチ・パラメータ７０８など、ＰＨＹＰＵＳＣＨを実行するために、ＰＨＹパイプライン動作毎にバッチされるパラメータ７０４、７０６、７０８を含むデータ・コンテナである。少なくとも一実施例では、バッチ構成パラメータ７０２は、ＵＥグループ・スーパー・セットのパラメータをどのようにグループ化するかなど、どのようにバッチが行われるかを指定する。少なくとも一実施例では、バッチ構成パラメータ７０２は、各コンポーネントの一部である。少なくとも一実施例では、バッチ構成パラメータ７０２は、ＰＨＹパイプラインの一部である。少なくとも一実施例では、ソフトウェアＰＨＹライブラリは、ワークロード・タイプにしたがった異質性バッチを実行する。第１のＬＤＰＣバッチ・パラメータ７１０は、一実施例では、ソフトウェアＰＨＹライブラリによってバッチされる多数の異なるワークロード・タイプを示す。たとえば、図７において、第１のＬＤＰＣバッチ・パラメータ７１０は、ＬＤＰＣ動作を実行するために３つのソフトウェア・カーネル７１２、７２６、７３６を必要とする３つのワークロード・タイプを示す。少なくとも一実施例では、ソフトウェアＰＨＹライブラリは、第１のＬＤＰＣバッチ・パラメータ７１０によって示された多数のカーネル７１２、７２６、７３６にパラメータをバッチ又はグループ化する。第１のタイプのＬＤＰＣバッチ・パラメータ７１４、７１６、７１８、７２０、７２２、７２４に対して、一実施例では、ソフトウェアＰＨＹライブラリは、そのバッチ・パラメータを第１のＬＤＰＣカーネル７１２にバッチする。

第１のタイプのＬＤＰＣバッチ・パラメータ７１４、７１６、７１８、７２０、７２２、７２４に対して、一実施例では、ソフトウェアＰＨＹライブラリは、第１のＬＤＰＣカーネル７１２によって処理又は実行されるそのＬＤＰＣバッチ・パラメータ７１４、７１６、７１８、７２０、７２２、７２４を、ワークロードのタイプによって、異質にグループ化又はバッチする。少なくとも一実施例では、第２のタイプのＬＤＰＣバッチ・パラメータ７２８、７３０、７３２、７３４に対して、ソフトウェアＰＨＹライブラリは、第２のＬＤＰＣカーネル７２６によって処理又は実行されるＬＤＰＣバッチ・パラメータ７２８、７３０、７３２、７３４をワークロードのタイプによって、異質にグループ化又はバッチする。少なくとも一実施例では、第３のタイプのＬＤＰＣバッチ・パラメータ７３８、７４０、７４２、７４４、７４６に対して、ソフトウェアＰＨＹライブラリは、第３のＬＤＰＣカーネル７３６によって処理又は実行されるＬＤＰＣバッチ・パラメータ７３８、７４０、７４２、７４４、７４６をワークロードのタイプによって、異質にグループ化又はバッチする。

少なくとも一実施例では、ＬＤＰＣバッチ・パラメータ７１４、７１６、７１８、７２０、７２４、７２８、７３０、７３２、７３４、７３８、７４０、７４２、７４４、７４６などのバッチ・パラメータは、図７に示すように、柔軟性と効率的なメモリ使用のために、タイプ－長さ－値のフォーマットで符号化される。少なくとも一実施例では、ＬＤＰＣバッチ・パラメータ７１４、７１６、７１８、７２０、７２４、７２８、７３０、７３２、７３４、７３８、７４０、７４２、７４４、７４６などのバッチ・パラメータは、各グループ又はバッチのタイプに対して固定の最大の長さのアレイを使用するために、５Ｇ－ＮＲＰＨＹライブラリによって符号化される。少なくとも一実施例では、ＬＤＰＣバッチ・パラメータ７１４、７１６、７１８、７２０、７２４、７２８、７３０、７３２、７３４、７３８、７４０、７４２、７４４、７４６の各グループ又はバッチに対して、第１のＬＤＰＣバッチ・パラメータ７１４、７２８、７３８は、各ＬＤＰＣカーネル７１２、７２６、７３６によって処理されるＬＤＰＣバッチ・パラメータ７１４、７１６、７１８、７２０、７２４、７２８、７３０、７３２、７３４、７３８、７４０、７４２、７４４、７４６の各グループ又はバッチと関連付けられたタイプを示す。少なくとも一実施例では、ＬＤＰＣバッチ・パラメータ７１４、７１６、７１８、７２０、７２４、７２８、７３０、７３２、７３４、７３８、７４０、７４２、７４４、７４６の各グループ又はバッチに対して、第２のＬＤＰＣバッチ・パラメータ７１６、７３０、７４０は、そのＬＤＰＣバッチ・パラメータ７１４、７１６、７１８、７２０、７２４、７２８、７３０、７３２、７３４、７３８、７４０、７４２、７４４、７４６の各グループ又はバッチにおけるパラメータの長さ又は数を示す。少なくとも一実施例では、ＬＤＰＣバッチ・パラメータ７１４、７１６、７１８、７２０、７２４、７２８、７３０、７３２、７３４、７３８、７４０、７４２、７４４、７４６のグループ又はバッチの残りのＬＤＰＣバッチ・パラメータ７１８、７２０、７２２、７２４、７３２、７３４、７４２、７４４、７４６は、以下で説明するように、ユーザ機器（ＵＥ）グループ・スーパー・セット７４８への指標などのパラメータ・データ値を含む。他の実施例では、ＬＤＰＣバッチ・パラメータ７１４、７１６、７１８、７２０、７２４、７２８、７３０、７３２、７３４、７３８、７４０、７４２、７４４、７４６のグループ又はバッチの残りのＬＤＰＣバッチ・パラメータ７１８、７２０、７２２、７２４、７３２、７３４、７４２、７４４、７４６は、１つ又は複数のＰＨＹパイプライン動作の構成を容易にする任意の他のパラメータ・データ値を含む。

少なくとも一実施例では、ＵＥグループ・スーパー・セット７４８は、各カーネル７１２、７２６、７３６に対するバッチ済みＰＵＳＣＨカーネル・パラメータ７５０、７５２、７５４を含むデータ・コンテナである。少なくとも一実施例では、ソフトウェアＰＨＹライブラリは、到着時間又はスロット実行時間の要件など、上記のＰＵＳＣＨカーネル・パラメータ７５０、７５２、７５４の１つ又は複数の特性にしたがって、ＰＵＳＣＨカーネル・パラメータ７５０、７５２、７５４をＵＥグループ・スーパー・セット７４８に異質にバッチする。少なくとも一実施例では、ソフトウェアＰＨＹライブラリは、パラメータのタイプにしたがって、チャネル推定７０４、チャネル等化７０６、ＬＤＰＣ、及び／又は任意の他の低レベルのＰＨＹ動作などの各計算動作に対するパラメータ７１４、７１６、７１８、７２０、７２２、７２４、７２８、７３０、７３２、７３４、７３８、７４０、７４２、７４４、７４６を、１つ又は複数のカーネル７１２、７２６、７３６に異質にバッチする。少なくとも一実施例では、ソフトウェアＰＨＹライブラリは、到着時間又はスロット実行時間の要件など、他のパラメータ特性にしたがって、パラメータ７５０、７５２、７５４をＵＥグループ・スーパー・セット７４８に異質にバッチする。

図８は、少なくとも一実施例による、バッチ済みＰＨＹ動作ワークロードを実行する実例のパイプライン・トポロジを示すブロック図である。少なくとも一実施例では、グラフィックス処理ユニット（ＧＰＵ）などの１つ又は複数の並列処理ユニット（ＰＰＵ）は、ソフトウェア・カーネル８０２、８１０、８３４を実行し、ここで、各ソフトウェア・カーネルは、１つ又は複数のＰＨＹ計算動作を行う。少なくとも一実施例では、各ソフトウェア・カーネル８０２、８１０、８３４は、図７と併せて上述したように、バッチ済みパラメータを使用して、１つ又は複数のＰＨＹ計算動作を行う。少なくとも一実施例では、各ソフトウェア・カーネル８０２、８１０、８３４は、バッチ済みパラメータを使用して１つ又は複数のＰＨＹ計算動作を行い、ここで、バッチ済みパラメータは、図７と併せて上述したように、同質のワークロード構成バッチにしたがってグループ化される。少なくとも一実施例では、各ソフトウェア・カーネル８０２、８１０、８３４は、バッチ済みパラメータを使用して１つ又は複数のＰＨＹ計算動作を行い、ここで、バッチ済みパラメータは、図７と併せて上述したように、異質のワークロード構成バッチにしたがってグループ化される。少なくとも一実施例では、各ソフトウェア・カーネル８０２、８１０、８３４は、バッチ済みパラメータを使用して１つ又は複数のＰＨＹ計算動作を行い、ここで、そのバッチ済みパラメータは、図７と併せて上述したように、ワークロード到着に基づく空間的グループ化にしたがってグループ化される。少なくとも一実施例では、各ソフトウェア・カーネル８０２、８１０、８３４は、バッチ済みパラメータを使用して１つ又は複数のＰＨＹ計算動作を行い、ここで、そのバッチ済みパラメータは、図７と併せて上述したように、ワークロード到着に基づいて時間的グループ化にしたがってグループ化される。

少なくとも一実施例では、ソフトウェア・カーネル８０２、８１０、８３４は、他のソフトウェア・カーネル８０２、８１０、８３４と並列で１つ又は複数のＰＨＹ計算動作を実行する。少なくとも一実施例では、各ソフトウェア・カーネル８０２、８１４、８３４は、上述したように、異質のバッチによって、タイプにしたがってグループ化又はバッチされたパラメータに基づいて構成された１つ又は複数のＰＨＹ計算動作を実行する。少なくとも一実施例では、各ソフトウェア・カーネル８０２、８１０、８３４は、パイプライン・ステージ８１８、８２０、８２２、８２６、８２８毎に１つ又は複数のＰＨＹ計算動作を実行する。個別にバッチされたパラメータによって指定された構成毎に、一実施例では、ソフトウェア・カーネル８０２、８１０、８３４は、１つ又は複数のＰＨＹ計算動作を実行する。ＰＨＹ計算動作間で、１つ又は複数のパイプライン・ステージ８１８、８２０、８２２、８２６、８２８は、バッチ済みパラメータにしたがって構成された各ＰＨＹ計算動作の結果として計算されたデータを格納する。

少なくとも一実施例では、１つ又は複数のパイプライン・ステージ８１８、８２０、８２２、８２６、８２８は、１つ又は複数のカーネル８０２、８１０、８３４によって実行された１つ又は複数の並列ＰＨＹ計算動作からの出力データとして、その１つ又は複数のパイプライン・ステージ８１８、８２０、８２２、８２６、８２８によって受信された１つ又は複数の値を格納する、レジスタなどのメモリである。少なくとも一実施例では、１つ又は複数のパイプライン・ステージ８１８、８２０、８２２、８２６、８２８は、１つ又は複数のカーネル８０２、８１０、８３４にわたって共有される。少なくとも一実施例では、１つ又は複数のカーネル８０２、８１０、８３４のそれぞれは、１つ又は複数のカーネル８０２、８１０、８３４のうちの対応カーネルによって実行された１つ又は複数のＰＨＹ計算動作の中間データ結果を格納する個別パイプライン・ステージを備える。

各パイプライン・ステージ８１８、８２０、８２２、８２６、８２８間で、１つ又は複数のカーネル８０２、８１０、８３４のそれぞれは、１つ又は複数のＰＨＹ計算動作を実行し、ここで、各カーネルによって実行された各計算動作は、図７と併せて上述したように、ワークロードに固有のバッチ済み又はグループ化済みパラメータによって構成される。少なくとも一実施例では、１つ又は複数のＰＨＹ計算動作は、本明細書で更に説明されるように、チャネル推定８０４、８１２、８３６を含む。少なくとも一実施例では、各チャネル推定８０４、８１２、８３６の動作は、図７と併せて上述したように、ワークロードのタイプに対応するパラメータのバッチによって構成される。少なくとも一実施例では、１つ又は複数のＰＨＹ計算動作は、本明細書で更に説明されるように、チャネル推定８０６、８１４、８３８を含む。少なくとも一実施例では、各チャネル推定８０６、８１４、８３８の動作は、図７と併せて上述したように、ワークロードのタイプに対応するパラメータのバッチによって構成される。

少なくとも一実施例では、１つ又は複数のＰＨＹ計算動作は、バッチによってグループ化された構成パラメータのセット間で共有される。少なくとも一実施例では、共有されたＰＨＹ計算動作は、レート・マッチング及びスクランブル解析８２４、符号ブロック周期的冗長検査（ＣＢＣＲＣ）及び集約８３０、トランスポート・ブロック（ＴＢ）ＣＲＣ８３２、並びに／若しくは構成パラメータのバッチ間で共有可能な任意の他のＰＨＹ計算動作を含む。少なくとも一実施例では、１つ又は複数のカーネル８０２、８１０、８３４間で共有されない１つ又は複数のＰＨＹ計算動作は、本明細書で更に説明されるように、低密度パリティ検査（ＬＤＰＣ）復号及び／又は符号化８０８、８１６、８４０を含む。少なくとも一実施例では、各ＬＤＰＣ復号及び／又は符号化８０８、８１６、８４０の動作は、図７と併せて上述したように、ワークロードのタイプに対応するパラメータのバッチによって構成される。

図９は、少なくとも一実施例による、ワークロード・タイム・スロットに基づく物理層（ＰＨＹ）バッチング・トポロジの実例を示すブロック図である。少なくとも一実施例では、１つ又は複数のカーネル９０６、９２６、９４６は、本明細書で更に説明されるように、セグメント化及び符号ブロック周期的冗長検査（Ｓｅｇ＋ＣＢＣＲＣ）９０８、９２８、９４８、低密度パリティ検査（ＬＤＰＣ）符号化／復号９１０、９３０、９５０、レート・マッチング９１２、９３２、９５２、スクランブル９１４、９３４、９５４、変調９１６、９３６、９５６、レイヤ・マッピング９１８、９３８、９５８、プリコーディング９２０、９４０、９６０、マッピング９２２、９４２、９６２、並びに／若しくは任意の他の第５世代（５Ｇ）新無線（ＮＲ）ＰＨＹパイプライン動作などの１つ又は複数のＰＨＹ計算動作を実行する。少なくとも一実施例では、カーネル９０６、９２６、９４６は、図７と併せて更に上述したように、スロット実行時間などの時間的特性にしたがったグループ化に基づいたパラメータを用いて構成された１つ又は複数のＰＨＹ計算動作を実行する。

少なくとも一実施例では、１つ又は複数のカーネル９０６、９２６、９４６は、実行時間スロットにしたがってバッチされたパラメータによって構成された１つ又は複数のＰＨＹ計算動作を実行する。少なくとも一実施例では、スロット実行開始点９０２は、その後に１つ又は複数のカーネル９０６、９２６、９４６がｃｕＰＨＹ、ｃｕＢＢ、又は本明細書に記載の任意の他のソフトウェア５Ｇ－ＮＲライブラリなどのソフトウェアＰＨＹライブラリによって提供されるスケジューラによって実行がスケジューリングされる時点である。少なくとも一実施例では、タイム・スロット９０４、９２４、９４４は、スロット実行開始点９０２の後に発生するスロット実行時間のウインドウである。スロット実行開始点９０２から、一実施例では、１つ又は複数のソフトウェア・カーネル９０６は、タイム・スロットｔ_０９０４にしたがってバッチされたパラメータを用いて構成された１つ又は複数のＰＨＹパイプライン計算動作を実行する。少なくとも一実施例では、１つ又は複数のソフトウェア・カーネル９２６は、後のタイム・スロットｔ_１９２４にしたがってバッチされた他のパラメータを用いて構成された１つ又は複数のＰＨＹパイプライン計算動作を実行する。スロット実行開始点９０２からの遅延ｔ_ｎ９４４後、一実施例では、１つ又は複数のカーネル９４６は、実行スロットへの上記の時間遅延ｔ_ｎにしたがって、ソフトウェアＰＨＹライブラリによってバッチされたパラメータを用いて構成された１つ又は複数のＰＨＹパイプライン計算動作を実行する。少なくとも一実施例では、各タイム・スロットｔ_１９２４・・・ｔ_ｎ９４４に対して、ｔ_ｎ≧ｔ_１＋ｔ_ｐｒｏｃであり、ここで、Ｘは、ＰＨＹパイプライン及び／又は１つ又は複数のＰＨＹパイプライン動作などのプロセスを完了する時間である。

図１０は、少なくとも一実施例による、バッチ済み物理層（ＰＨＹ）記述子の配置を示すブロック図である。少なくとも一実施例では、本明細書で更に説明されるようなＰＵＳＣＨパイプラインに対して、ＰＵＳＣＨパイプライン・バッチ記述子１００２は、ｃｕＰＨＹ、ｃｕＢＢ、又は本明細書に記載の任意の他のソフトウェア第５世代（５Ｇ）新無線（ＮＲ）ライブラリなどのソフトウェアＰＨＹライブラリによってバッチ済みＰＵＳＣＨパイプライン動作を実行する多数のパイプライン・インスタンス１００４のための１つ又は複数のパイプライン記述子１００６、１００８、１０１０を含むコンテナである。少なくとも一実施例では、ＰＵＳＣＨパイプライン・バッチ記述子１００２又は任意の他のＰＨＹパイプライン・バッチ記述子は、パイプライン・インスタンス１００４の数を示すデータとともに、１つ又は複数のパイプライン記述子１００６、１００８、１０１０への１つ又は複数のポインタを含む。少なくとも一実施例では、パイプライン記述子１００６、１００８、１０１０への各ポインタは、ＰＵＳＣＨパイプラインＰＨＹ記述子１０１２などのパイプラインＰＨＹ記述子のための格納場所を示すメモリ・アドレスを含むデータである。

少なくとも一実施例では、ＰＵＳＣＨパイプラインＰＨＹ記述子１０１２などのパイプラインＰＨＹ記述子は、データ・コンテナである。少なくとも一実施例では、ＰＵＳＣＨパイプラインＰＨＹ記述子１０１２などのパイプラインＰＨＹ記述子は、図３及び図５と併せて上述したように、共通パラメータ１０１４と、コンポーネント記述子１０１６、１０１８、１０２０への１つ又は複数のポインタとを含むデータ・コンテナである。少なくとも一実施例では、コンポーネント記述子１０１６、１０１８、１０２０への１つ又は複数のポインタは、ＰＵＳＣＨコンポーネント・バッチ記述子１０２２などの１つ又は複数のコンポーネント記述子のための格納場所を示すメモリ・アドレスを含むデータである。少なくとも一実施例では、コンポーネントは、上述したように、グラフィックス処理ユニット（ＧＰＵ）などの１つ又は複数の並列処理ユニット（ＰＰＵ）を使用して、１つ又は複数のカーネルによって実行される１つ又は複数のＰＨＹ計算動作である。

少なくとも一実施例では、ＰＵＳＣＨコンポーネント・バッチ記述子１０２２などのコンポーネント記述子は、データ・コンテナである。少なくとも一実施例では、ＰＵＳＣＨコンポーネント・バッチ記述子１０２２などのコンポーネント記述子は、それぞれがコンポーネント・パラメータ１０２６、１０２８、１０３０、１０３２によって示される異なる構成を実行する個別カーネルによって実行されるコンポーネント・インスタンスの数を示すデータを含む。少なくとも一実施例では、ＰＵＳＣＨコンポーネント・バッチ記述子１０２２などのコンポーネント記述子は、ｃｕＰＨＹ、ｃｕＢＢ、又は本明細書に記載の任意の他のソフトウェア５Ｇ－ＮＲライブラリなどのソフトウェアＰＨＹライブラリによって、図７と併せて上述したように、ＰＨＹコンポーネント内の異質のバッチにしたがってグループ化されたパラメータを含む。少なくとも一実施例では、ＰＵＳＣＨコンポーネント・バッチ記述子１０２２などのコンポーネント記述子は、バッチ済みコンポーネント記述子へのポインタ及び／又は異質の構成のためのパラメータを含み、ここでＮ３個のカーネルは、それぞれ、コンポーネント・パラメータ１０２６、１０２８、１０３０、１０３２としてバッチされた異なる構成を実行する。少なくとも一実施例では、ＰＵＳＣＨコンポーネント・バッチ記述子１０２２などのコンポーネント記述子は、コンポーネント・インスタンス１０２４の数を含む。少なくとも一実施例では、コンポーネント・インスタンス１０２４の数は、それぞれがコンポーネント・パラメータ１０２６、１０２８、１０３０、１０３２によって示される異なるコンポーネント構成を実行するＮ３個のカーネルによって実行されるそのコンポーネント・パラメータ１０２６、１０２８、１０３０、１０３２のグループ又はバッチの数Ｎ３を示すデータ値である。

少なくとも一実施例では、ＰＵＳＣＨコンポーネント・バッチ記述子１０２２などのコンポーネント記述子の１つ又は複数のコンポーネント・パラメータ１０２６、１０２８、１０３０、１０３２は、図４Ｂ及び図７と併せて上述したように、パラメータ更新頻度など、時間的特性又は同質の特性にしたがってソフトウェアＰＨＹライブラリによって編成又はバッチされる。少なくとも一実施例では、ソフトウェアＰＨＹライブラリは、コンポーネント・パラメータ１０２６、１０２８、１０３０、１０３２を、ＰＵＳＣＨコンポーネント静的パラメータ１０３４などのコンポーネント静的パラメータに編成する。少なくとも一実施例では、ソフトウェアＰＨＹライブラリは、他のコンポーネント・パラメータ１０２６、１０２８、１０３０、１０３２を、ＰＵＳＣＨコンポーネント準静的パラメータ１０３４などのコンポーネント準静的パラメータに編成する。少なくとも一実施例では、ソフトウェアＰＨＹライブラリは、コンポーネント・パラメータ１０２６、１０２８、１０３０、１０３２を、ＰＵＳＣＨコンポーネント動的パラメータ１０３８などのコンポーネント動的パラメータに編成する。少なくとも一実施例では、ＰＵＳＣＨコンポーネント静的パラメータ１０３４などのコンポーネント静的パラメータ、ＰＵＳＣＨコンポーネント準静的パラメータ１０３６などのコンポーネント準静的パラメータ、及びＰＵＳＣＨコンポーネント動的パラメータ１０３８などのコンポーネント動的パラメータは、バッチ済みコンポーネント記述子へのポインタ及び／又は同質構成のためのパラメータを含み、ここで、各カーネル・バッチは、同一構成を有する複数のワークロードを処理する。

図１１は、少なくとも一実施例による、上述したように、パイプライン構成及び／又はバッチを実行するために、ソフトウェアＰＨＹライブラリによって実装された物理層（ＰＨＹ）パイプラインへの実例のアプリケーション・プログラミング・インターフェース（ＡＰＩ）１１１０を示すブロック図である。少なくとも一実施例では、ｃｕＰＨＹ、ｃｕＢＢ、又は任意の他のソフトウェア第５世代（５Ｇ）新無線（ＮＲ）ライブラリなどのソフトウェアＰＨＹライブラリは、図２及び図３と併せて上述したように、記述子に含まれたパラメータによって定義された構成を使用してＰＨＹパイプライン動作を構成及び実行するためにＡＰＩ１１１０を実装する。少なくとも一実施例では、ＰＨＹパイプラインＡＰＩ１１１０は、実行された時に、１つ又は複数のＰＨＹパイプライン動作を実行するために呼び出し可能なインターフェースを提供するソフトウェア命令である。少なくとも一実施例では、ＰＨＹパイプラインＡＰＩを提供するソフトウェアＰＨＹライブラリは、そのＰＨＹパイプラインＡＰＩ１１１０への１つ又は複数の関数呼出し１１０２、１１０４、１１０６、１１０８の結果として記述子で受信されたパラメータをバッチする。

少なくとも一実施例では、ＰＨＹパイプラインＡＰＩ１１１０は、そのＰＨＹパイプラインＡＰＩ１１１０への１つ又は複数の関数呼出し１１０２、１１０４、１１０６、１１０８の結果として、図２及び図３と併せて上述したように、１つ又は複数のＰＨＹ動作を実行する１つ又は複数のＰＨＹ動作及び／又は１つ又は複数のコンポーネントを構成する１つ又は複数のパラメータを含む１つ又は複数の記述子を受信する。少なくとも一実施例では、ＰＨＹパイプラインＡＰＩ１１１０への１つ又は複数の関数呼出し１１０２、１１０４、１１０６、１１０８は、実行された時に、そのＰＨＹパイプラインＡＰＩ１１１０によって提供された１つ又は複数の関数を呼び出すソフトウェア命令である。

少なくとも一実施例では、ＰＨＹパイプラインＡＰＩ１１１０への１つ又は複数の関数呼出し１１０２、１１０４、１１０６、１１０８は、そのＰＨＹパイプラインＡＰＩ１１１０によって提供される、初期化（ｉｎｉｔ）又は初期化解除（ｄｅｉｎｉｔ）関数１１０２を呼び出す。少なくとも一実施例では、ｉｎｉｔ１１０２関数は、実行された時に、ｃｕＰＨＹ、ｃｕＢＢ、又は本明細書に記載の任意の他のソフトウェア５Ｇ－ＮＲライブラリなどのＰＨＹライブラリによって実装されたＰＨＹパイプラインのためのパイプライン構築及び／又は構成時間動作を実行するソフトウェア命令の論理的編成である。たとえば、ｉｎｉｔ１１０２関数は、実行された時に、本明細書で更に説明されるｃｏｍｐｕｔｅｕｎｉｆｏｒｍｄｅｖｉｃｅａｒｃｈｉｔｅｃｔｕｒｅ（ＣＵＤＡ）又は他の並列コンピューティング・ライブラリなどのＰＨＹライブラリ及び／又は任意の他のソフトウェア・ライブラリのためにオブジェクト・インスタンス化及び／又はメモリ割り当てを実行する。少なくとも一実施例では、ｄｅｉｎｉｔ関数１１０２は、実行された時に、パイプライン実行をティアダウン又は他のやり方で停止させ、及び／又はパイプラインによって使用される、メモリなどのリソースを解放するソフトウェア命令の論理的編成である。

少なくとも一実施例では、図４Ｂと併せて上述したように、初期化関数、又は作成１１０２関数は、実行された時に、静的パラメータを更新する。少なくとも一実施例では、作成１１０２関数は、スロット実行に関連して非同期的に１つ又は複数の静的パラメータを更新する。少なくとも一実施例では、作成１１０２関数は、ソフトウェアＰＨＹライブラリによって使用可能なリソースを初期化するために、中央処理装置（ＣＰＵ）及び／又はグラフィックス処理ユニット（ＧＰＵ）などの１つ又は複数の並列処理ユニット（ＰＰＵ）によって実行される。少なくとも一実施例では、作成１１０２関数は、ＰＨＹパイプラインＡＰＩ１１１０の他の関数と比べて低頻度で呼び出される。少なくとも一実施例では、作成１１０２関数は、数秒程度のタイム・バジェットを有する。少なくとも一実施例では、作成１１０２関数は、セクタ－キャリア情報などのセル情報を処理するために、ｃｕＰＨＹ、ｃｕＢＢ、又は任意の他のソフトウェア５Ｇ－ＮＲライブラリなどのＰＨＹライブラリによって実装されたＰＨＹパイプラインＡＰＩ１１１０への１つ又は複数の呼出しの結果として実行される。

少なくとも一実施例では、ＰＨＹパイプラインＡＰＩ１１１０への１つ又は複数の関数呼出し１１０２、１１０４、１１０６、１１０８は、そのＰＨＹパイプラインＡＰＩ１１１０によって提供された構成（ｃｏｎｆｉｇ）又は再構成（ｒｅｃｏｎｆｉｇ）関数１１０４を呼び出す。少なくとも一実施例では、ｃｏｎｆｉｇ１１０４関数は、実行された時に、パイプライン構成更新を実行するソフトウェア命令の論理的編成である。少なくとも一実施例では、ｃｏｎｆｉｇ１１０４関数は、実行された時に、図２及び図３Ａと併せて上述したように、パラメータを使用してパイプライン構成更新を実行し、更新頻度はスロット・レート未満である、ソフトウェア命令の論理的編成である。たとえば、ｃｏｎｆｉｇ１１０４関数は、実行された時に、ｃｕＰＨＹ、ｃｕＢＢ、若しくはｃｏｍｐｕｔｅｕｎｉｆｏｒｍｄｅｖｉｃｅａｒｃｈｉｔｅｃｔｕｒｅ（ＣＵＤＡ）又は任意の他の並列コンピューティング又は本明細書で更に説明される５Ｇ－ＮＲライブラリなどの任意の他のソフトウェア・ライブラリなどのＰＨＹライブラリによって実行される１つ又は複数のＰＨＹパイプライン動作の上記のｃｏｎｆｉｇ１１０４関数への呼出しの結果として受信される新しいパラメータを使用して構成を更新する。少なくとも一実施例では、ｒｅｃｏｎｆｉｇ関数１１０４は、実行された時に、実行中、又は実行スロット間で、上述したように、１つ又は複数のＰＨＹパイプライン計算動作の構成を調整するソフトウェア命令の論理的編成である。

少なくとも一実施例では、図４Ｂと併せて上述したように、ｃｏｎｆｉｇ及び／又はｒｅｃｏｎｆｉｇ１１０４関数は、実行された時に、静的パラメータを更新する。少なくとも一実施例では、図４Ｂと併せて上述したように、ｃｏｎｆｉｇ及び／又はｒｅｃｏｎｆｉｇ１１０４関数は、実行された時に、準静的パラメータを更新する。少なくとも一実施例では、ｃｏｎｆｉｇ及び／又はｒｅｃｏｎｆｉｇ１１０４関数は、非同期的に１つ又は複数の静的パラメータを更新する。少なくとも一実施例では、ｃｏｎｆｉｇ及び／又はｒｅｃｏｎｆｉｇ１１０４関数は、スロット境界前に非同期的に１つ又は複数の静的パラメータを更新する。少なくとも一実施例では、ｃｏｎｆｉｇ及び／又はｒｅｃｏｎｆｉｇ１１０４関数は、ソフトウェアＰＨＹライブラリによって実装されＣＰＵ及び／又は１つ又は複数のＰＰＵによって実行された１つ又は複数のＰＨＹ動作を構成するために、ＣＰＵ及び／又はＧＰＵなどの１つ又は複数のＰＰＵによって実行される。少なくとも一実施例では、ｃｏｎｆｉｇ及び／又はｒｅｃｏｎｆｉｇ１１０４関数は、ＰＨＹパイプラインＡＰＩ１１１０の他の関数と比べて低頻度で呼び出される。少なくとも一実施例では、ｃｏｎｆｉｇ及び／又はｒｅｃｏｎｆｉｇ１１０４関数は、ＰＨＹパイプラインＡＰＩ１１１０の他の関数と比べて類似の頻度で呼び出される。少なくとも一実施例では、ｃｏｎｆｉｇ及び／又はｒｅｃｏｎｆｉｇ１１０４関数は、数十から数百ミリ秒のタイム・バジェットを有する。少なくとも一実施例では、ｃｏｎｆｉｇ及び／又はｒｅｃｏｎｆｉｇ１１０４関数は、数百マイクロ秒のタイム・バジェットを有する。少なくとも一実施例では、ｃｏｎｆｉｇ及び／又はｒｅｃｏｎｆｉｇ１１０４関数は、領域更新などのシグナリング情報を処理するために、ｃｕＰＨＹ、ｃｕＢＢ、又は任意の他のソフトウェア５Ｇ－ＮＲライブラリなどのＰＨＹライブラリによって実装されたＰＨＹパイプラインＡＰＩ１１１０への１つ又は複数の呼出しの結果として実行される。少なくとも一実施例では、ｃｏｎｆｉｇ及び／又はｒｅｃｏｎｆｉｇ１１０４関数は、ＵＥが接続されているか、又は非アクティブであるかなどのユーザ機器（ＵＥ）情報を処理するために、ｃｕＰＨＹ、ｃｕＢＢ、又は任意の他のソフトウェア５Ｇ－ＮＲライブラリなどのＰＨＹライブラリによって実装されたＰＨＹパイプラインＡＰＩ１１１０への１つ又は複数の呼出しの結果として実行される。

少なくとも一実施例では、ＰＨＹパイプラインＡＰＩ１１１０への１つ又は複数の関数呼出し１１０２、１１０４、１１０６、１１０８は、そのＰＨＹパイプラインＡＰＩ１１１０によって提供されたセットアップ１１０６関数を呼び出す。少なくとも一実施例では、セットアップ１１０６関数は、実行された時に、ｃｕＰＨＹ、ｃｕＢＢ、又は本明細書に記載の任意の他のソフトウェア５Ｇ－ＮＲライブラリなどのＰＨＹライブラリによって実装された１つ又は複数のＰＨＹパイプラインを実行するために必要とされるスロット構造情報を用いてＰＨＹ記述子セットアップを実行するソフトウェア命令の論理的編成である。たとえば、セットアップ１１０６関数は、実行された時に、本明細書で更に説明されるｃｏｍｐｕｔｅｕｎｉｆｏｒｍｄｅｖｉｃｅａｒｃｈｉｔｅｃｔｕｒｅ（ＣＵＤＡ）又は任意の他の並列コンピューティング・ライブラリなどのＰＨＹライブラリ及び／又は他のソフトウェア・ライブラリによって、上述したように、パラメータを含む記述子を使用して構成及びバッチを実行する。

少なくとも一実施例では、図４Ｂと併せて上述したように、セットアップ１１０６関数は、実行された時に、動的パラメータを更新する。少なくとも一実施例では、セットアップ１１０６関数は、スロット実行境界前に同期的に１つ又は複数の動的パラメータを更新する。少なくとも一実施例では、セットアップ１１０６関数は、ソフトウェアＰＨＹライブラリによって実装された１つ又は複数のＰＨＹパイプライン動作を構成及び／又はバッチするためにＣＰＵ及び／又はＧＰＵなどの１つ又は複数のＰＰＵによって実行される。少なくとも一実施例では、セットアップ１１０６関数は、ＰＨＹパイプラインＡＰＩ１１１０の他の関数と比べて高頻度で呼び出される。少なくとも一実施例では、セットアップ１１０６関数は、１２５マイクロ秒以下のタイム・バジェットを有する。少なくとも一実施例では、セットアップ１１０６関数は、ダウンリンク割り当て及びアップリンク・グラントなどのスロット割り当て情報を処理するために、ｃｕＰＨＹ、ｃｕＢＢ、又は任意の他のソフトウェア５Ｇ－ＮＲライブラリなどのＰＨＹライブラリによって実装されたＰＨＹパイプラインＡＰＩ１１１０への１つ又は複数の呼出しの結果として実行される。

少なくとも一実施例では、ＰＨＹパイプラインＡＰＩ１１１０への１つ又は複数の関数呼出し１１０２、１１０４、１１０６、１１０８は、そのＰＨＹパイプラインＡＰＩ１１１０によって提供された実行１１０８関数を呼び出す。少なくとも一実施例では、実行１１０８関数は、実行された時に、ｃｕＰＨＹ、ｃｕＢＢ、又は本明細書に記載の任意の他のソフトウェア５Ｇ－ＮＲライブラリなどのＰＨＹライブラリによって実装された１つ又は複数のＰＨＹパイプラインのためのパイプライン起動を実行するソフトウェア命令の論理的編成である。たとえば、実行１１０８関数は、実行された時に、ＣＰＵ及び／又はＧＰＵなどの１つ又は複数のＰＰＵによって実行される、本明細書で更に説明されるｃｏｍｐｕｔｅｕｎｉｆｏｒｍｄｅｖｉｃｅａｒｃｈｉｔｅｃｔｕｒｅ（ＣＵＤＡ）又は任意の他の並列コンピューティング・ライブラリなどのＰＨＹライブラリ及び／又は任意の他のソフトウェア・ライブラリによって実装された１つ又は複数のパイプラインをトリガに開始させる。

少なくとも一実施例では、実行１１０８関数は、実行された時に、図４Ｂと併せて上述したいずれのパラメータも更新しない。少なくとも一実施例では、実行１１０８関数は、スロット実行及び／又はシンボル受信時に同期的に実行される。少なくとも一実施例では、実行１１０８関数は、ソフトウェアＰＨＹライブラリによって実装された１つ又は複数のＰＨＹパイプラインの実行を開始するために、ＣＰＵ及び／又はＧＰＵなどの１つ又は複数のＰＰＵによって実行される。少なくとも一実施例では、実行１１０８関数は、ＰＨＹパイプラインＡＰＩ１１１０の他の関数と比べて高頻度で呼び出される。少なくとも一実施例では、実行１１０８関数は、スロット実行を開始するトリガであるため、即値タイム・バジェットを有する。少なくとも一実施例では、実行１１０８関数は、１つ又は複数のＰＰＵカーネルの起動及び／又は１つ又は複数の計算グラフの起動を発生させるスロット処理トリガとして動作するために、ｃｕＰＨＹ、ｃｕＢＢ、又は任意の他のソフトウェア５Ｇ－ＮＲライブラリなどのＰＨＹライブラリによって実装されたＰＨＹパイプラインＡＰＩ１１１０への１つ又は複数の呼出しの結果として実行される。

図１２は、少なくとも一実施例による、ｃｕＰＨＹ、ｃｕＢＢ、又は本明細書で更に説明される任意の他のソフトウェア５Ｇ－ＮＲライブラリなどのＰＨＹライブラリによって実装された第５世代（５Ｇ）新無線（ＮＲ）物理層（ＰＨＹ）パイプラインにおいてＰＨＹ動作を実行するプロセス１２００を示す図である。少なくとも一実施例では、プロセス１２００は、ＰＨＹ動作を実行するために１つ又は複数のＰＨＹパイプラインを構築する１０４ことによって開始する１２０２。パイプライン構築１２０４中、一実施例では、１つ又は複数のデータ構造は、図１１と併せて上述したように、中央処理装置（ＣＰＵ）及び／又はグラフィックス処理ユニット（ＧＰＵ）などの１つ又は複数の並列処理ユニット（ＰＰＵ）に対応するメモリで割り当てられ、初期化される。

少なくとも一実施例では、ソフトウェアＰＨＹライブラリが１つ又は複数のパイプラインを構築１２０４すると、そのソフトウェアＰＨＹライブラリが、図２及び図３Ａと併せて上述したように、１つ又は複数の関数呼出しの結果として受信された構成パラメータにしたがって上記の１つ又は複数のパイプラインを構成する１２０６。構成１２０６後、一実施例では、ｃｕＰＨＹ、ｃｕＢＢ、又は任意の他のソフトウェア５Ｇ－ＮＲライブラリなどのソフトウェアＰＨＹライブラリは、図３Ａ及び図５と併せて上述したように、１つ又は複数の記述子によって提供された構成情報にしたがってスロット実行のためにＰＨＹパイプライン動作をセットアップするセットアップ１２０８動作を実行する。少なくとも一実施例では、セットアップ１２０８は、図７から図９と併せて上述したように、１つ又は複数のＰＨＹ記述子によって提供されたパラメータに基づく１つ又は複数のＰＨＹ動作のバッチを含む。

少なくとも一実施例では、ソフトウェアＰＨＹライブラリが、図１、図２、及び図１１と併せて上述したように、ソフトウェアＰＨＹライブラリ・インターフェースへの１つ又は複数の関数呼出しの結果として受信された１つ又は複数の記述子に含まれた１つ又は複数のパラメータにしたがって１つ又は複数のＰＨＹパイプラインをセットアップ１２０８すると、そのソフトウェアＰＨＹライブラリが上記の１つ又は複数のＰＨＹパイプラインを起動する１２１０。一実施例では、ソフトウェアＰＨＹライブラリは、ＧＰＵなどの１つ又は複数のＰＰＵによって１つ又は複数のスロットにおいて実行される１つ又は複数のＰＨＹパイプラインを起動する１２１０。他の実施例では、ソフトウェアＰＨＹライブラリは、図１１と併せて上述したように、ＣＰＵによって１つ又は複数のスロットにおいて実行される１つ又は複数のＰＨＹパイプラインを起動する１２１０。

少なくとも一実施例では、１つ又は複数のＰＨＹパイプラインを起動１２１０すると、ソフトウェアＰＨＹライブラリが実行中にそのソフトウェア・ライブラリは、上記の１つ又は複数のＰＨＹパイプラインの一部又は全部を再構成１２１２する必要があり得る。少なくとも一実施例では、上記の１つ又は複数のＰＨＹパイプラインを実行する１つ又は複数のＰＨＹパイプライン又は動作が、更新済みのパラメータ及び／又は記述子を含むＰＨＹライブラリ・インターフェースへの１つ又は複数の関数呼出しの結果として再構成１２１２される場合、一実施例では、ＰＨＹライブラリが、上記の１つ又は複数のＰＨＹパイプラインを実行する上記の１つ又は複数のＰＨＹパイプライン及び／又は動作を再構成１２０６する。

少なくとも一実施例では、ＰＨＹライブラリは、上記の１つ又は複数のＰＨＹパイプラインのスロット実行が完了しているか１２１２を決定する。一実施例では、１つ又は複数のＰＨＹパイプラインのスロット実行が完了している場合１２１２、プロセス１２００は再構成が必要とされているか１２１４を決定する。少なくとも一実施例では、再構成が必要とされている場合１２１４、プロセス１２００はパイプラインを再構成１２０６する。少なくとも一実施例では、再構成１２１４が必要とされていない場合、プロセス１２００は、追加のパイプラインが実行されるか１２１６を決定する。少なくとも一実施例では、追加のパイプラインが実行される場合１２１６、プロセス１２００は、ＰＨＹ記述子１２０８をセットアップすることによって、スロット実行を継続する。少なくとも一実施例では、追加のパイプラインが実行されない場合１２１６、又は実行が完了していない場合、プロセス１２００は終了する１２１８。

本明細書で説明及び提案された技法は、一実施例において、図１と併せて上述し本明細書で更に説明されたように、ＰＨＹパイプラインの物理層（ＰＨＹ）動作などの第５世代（５Ｇ）新無線（ＮＲ）動作が、１つ又は複数の並列処理ユニット（ＰＰＵ）などのコンピューティング・リソースを使用して並列で実行できるようにする。他の実施例では、本明細書で説明及び提案された技法は、５Ｇ－ＮＲ動作が、１つ又は複数のソフトウェア・カーネルなどの他のコンピューティング・リソースを使用して並列に実行できるようにする。上述したように、一実施例では、５Ｇ－ＮＲＰＨＹ動作などの１つ又は複数のコンピューティング動作は、１つ又は複数のカーネル及び／又は１つ又は複数のＰＰＵなどのコンピューティング・リソースにしたがってグループに分類される。少なくとも一実施例では、５Ｇ－ＮＲＰＨＹ動作などの１つ又は複数のコンピューティング動作は、５Ｇ－ＮＲセルに接続された５Ｇ－ＮＲセル及び／又はユーザ機器（ＵＥ）などの他のコンピューティング・リソースを示す属性にしたがってグループに分類される。

少なくとも一実施例では、上述したように、５Ｇ－ＮＲＰＨＹライブラリなどのソフトウェア・ライブラリは、そのコンピューティング動作がソフトウェア・カーネル及び／又はＰＰＵなどのコンピューティング・リソースを使用して並列に実行されることができるように、１つ又は複数のコンピューティング動作をグループ化する。少なくとも一実施例では、本明細書で説明及び提案された、５Ｇ－ＮＲ動作が１つ又は複数のコンピューティング・リソースにしたがって並列に実行できるようにする技法は、その５Ｇ－ＮＲ動作を、上述した技法にしたがって並列に実行させるために、１つ又は複数の回路を使用して実施される。少なくとも一実施例では、本明細書で説明及び提案された技法は、中央処理装置及び／又はグラフィックス処理ユニットなどのＰＰＵを含むがこれに限定されない１つ又は複数のプロセッサを備える１つ又は複数のシステムにおいて実施される。少なくとも一実施例では、本明細書で説明及び提案された、５Ｇ－ＮＲ動作を並列に実行する技法は、本明細書で更に説明された１つ又は複数の並列化の方法を実行するためソフトウェア・ライブラリを使用して実施される。少なくとも一実施例では、本明細書で説明及び提案された、５Ｇ－ＮＲ動作を並列に実行する技法は、機械可読媒体又はコンピュータ可読媒体上で、上述したように、コンピューティング・リソースを示す属性にしたがってその５Ｇ－ＮＲ動作をグループ化する１つ又は複数の命令として実施される。

データ・センタ
図１３は、少なくとも一実施例が使用されてもよい例示的なデータ・センタ１３００を示す。少なくとも一実施例では、データ・センタ１３００は、データ・センタ・インフラストラクチャ層１３１０、フレームワーク層１３２０、ソフトウェア層１３３０、及びアプリケーション層１３４０を含む。

少なくとも一実施例では、図１３に示すように、データ・センタ・インフラストラクチャ層１３１０は、リソース・オーケストレータ１３１２、グループ化済みコンピューティング・リソース１３１４、及びノード・コンピューティング・リソース（「ノードＣ．Ｒ．」：ｎｏｄｅｃｏｍｐｕｔｉｎｇｒｅｓｏｕｒｃｅ）１３１６（１）～１３１６（Ｎ）を含んでもよく、ここで「Ｎ」は、任意の正の整数を表す。少なくとも一実施例では、ノードＣ．Ｒ．１３１６（１）～１３１６（Ｎ）は、任意の数の中央処理装置（「ＣＰＵ」）又は（アクセラレータ、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、グラフィックス・プロセッサなどを含む）他のプロセッサ、メモリ・デバイス（たとえば、ダイナミック読取り専用メモリ）、ストレージ・デバイス（たとえば、半導体ドライブ又はディスク・ドライブ）、ネットワーク入力／出力（「ＮＷＩ／Ｏ」：ｎｅｔｗｏｒｋｉｎｐｕｔ／ｏｕｔｐｕｔ）デバイス、ネットワーク・スイッチ、仮想機械（「ＶＭ」：ｖｉｒｔｕａｌｍａｃｈｉｎｅ）、電源モジュール、及び冷却モジュールを含んでもよいが、これらに限定されない。少なくとも一実施例では、ノードＣ．Ｒ．１３１６（１）～１３１６（Ｎ）のうち１つ又は複数のノードＣ．Ｒ．は、上述したコンピューティング・リソースのうちの１つ又は複数を有するサーバであってもよい。

少なくとも一実施例では、グループ化済みコンピューティング・リソース１３１４は、１つ若しくは複数のラック（図示せず）内に収容されたノードＣ．Ｒ．の別々のグループ、又は様々なグラフィカル・ロケーション（同じく図示せず）においてデータ・センタに収容された多数のラックを含んでもよい。少なくとも一実施例では、グループ化済みコンピューティング・リソース１３１４内のノードＣ．Ｒ．の別々のグループは、１つ若しくは複数のワークロードをサポートするように構成又は配分されてもよいグループ化済みのコンピュート・リソース、ネットワーク・リソース、メモリ・リソース、又はストレージ・リソースを含んでもよい。少なくとも一実施例では、ＣＰＵ又はプロセッサを含むいくつかのノードＣ．Ｒ．は、１つ又は複数のラック内でグループ化されて、１つ又は複数のワークロードをサポートするためのコンピュート・リソースが提供されてもよい。少なくとも一実施例では、１つ又は複数のラックはまた、任意の数の電源モジュール、冷却モジュール、及びネットワーク・スイッチを任意の組合せで含んでもよい。

少なくとも一実施例では、リソース・オーケストレータ１３１２は、１つ又は複数のノードＣ．Ｒ．１３１６（１）～１３１６（Ｎ）及び／若しくはグループ化済みコンピューティング・リソース１３１４を構成してもよく、又は他のやり方で制御してもよい。少なくとも一実施例では、リソース・オーケストレータ１３１２は、データ・センタ１３００用のソフトウェア設計インフラストラクチャ（「ＳＤＩ」：ｓｏｆｔｗａｒｅｄｅｓｉｇｎｉｎｆｒａｓｔｒｕｃｔｕｒｅ）管理エンティティを含んでもよい。少なくとも一実施例では、リソース・オーケストレータは、ハードウェア、ソフトウェア、又はこれらの何らかの組合せを含んでもよい。

図１３に示す少なくとも一実施例では、フレームワーク層１３２０は、ジョブ・スケジューラ１３３２、構成マネージャ１３３４、リソース・マネージャ１３３６、及び分配ファイル・システム１３３８を含む。少なくとも一実施例では、フレームワーク層１３２０は、ソフトウェア層１３３０のソフトウェア１３３２、及び／又はアプリケーション層１３４０の１つ若しくは複数のアプリケーション１３４２をサポートするためのフレームワークを含んでもよい。少なくとも一実施例では、ソフトウェア１３３２又はアプリケーション１３４２はそれぞれ、アマゾン・ウェブ・サービス、グーグル・クラウド、及びマイクロソフト・アジュールによって提供されるものなど、ウェブ・ベースのサービス・ソフトウェア又はアプリケーションを含んでもよい。少なくとも一実施例では、フレームワーク層１３２０は、大規模なデータ処理（たとえば「ビック・データ」）のために分配ファイル・システム１３３８を使用することができるＡｐａｃｈｅＳｐａｒｋ（商標）（以下「Ｓｐａｒｋ」）など、無料でオープン・ソースのソフトウェア・ウェブ・アプリケーション・フレームワークの一種であってもよいが、これに限定されない。少なくとも一実施例では、ジョブ・スケジューラ１３３２は、データ・センタ１３００の様々な層によってサポートされるワークロードのスケジューリングを容易にするために、Ｓｐａｒｋドライバを含んでもよい。少なくとも一実施例では、構成マネージャ１３３４は、ソフトウェア層１３３０、並びに大規模なデータ処理をサポートするためのＳｐａｒｋ及び分配ファイル・システム１３３８を含むフレームワーク層１３２０などの異なる層を構成することが可能であってもよい。少なくとも一実施例では、リソース・マネージャ１３３６は、分配ファイル・システム１３３８及びジョブ・スケジューラ１３３２をサポートするようにマッピング若しくは配分されたクラスタ化済み又はグループ化済みのコンピューティング・リソースを管理することが可能であってもよい。少なくとも一実施例では、クラスタ化済み又はグループ化済みのコンピューティング・リソースは、データ・センタ・インフラストラクチャ層１３１０にあるグループ化済みコンピューティング・リソース１３１４を含んでもよい。少なくとも一実施例では、リソース・マネージャ１３３６は、リソース・オーケストレータ１３１２と連携して、これらのマッピング又は配分されたコンピューティング・リソースを管理してもよい。

少なくとも一実施例では、ソフトウェア層１３３０に含まれるソフトウェア１３３２は、ノードＣ．Ｒ．１３１６（１）～１３１６（Ｎ）、グループ化済みコンピューティング・リソース１３１４、及び／又はフレームワーク層１３２０の分配ファイル・システム１３３８のうちの少なくとも一部分によって使用されるソフトウェアを含んでもよい。少なくとも一実施例では、１つ又は複数のタイプのソフトウェアは、インターネット・ウェブ・ページ検索ソフトウェア、電子メール・ウイルス・スキャン・ソフトウェア、データベース・ソフトウェア、及びストリーミング・ビデオ・コンテンツ・ソフトウェアを含んでもよいが、これらに限定されない。

少なくとも一実施例では、アプリケーション層１３４０に含まれるアプリケーション１３４２は、ノードＣ．Ｒ．１３１６（１）～１３１６（Ｎ）、グループ化済みコンピューティング・リソース１３１４、及び／又はフレームワーク層１３２０の分配ファイル・システム１３３８のうちの少なくとも一部分によって使用される１つ若しくは複数のタイプのアプリケーションを含んでもよい。少なくとも一実施例では、１つ若しくは複数のタイプのアプリケーションは、任意の数のゲノム学アプリケーション、認識コンピュート、並びに訓練若しくは推論のソフトウェア、機械学習フレームワーク・ソフトウェア（たとえば、ＰｙＴｏｒｃｈ、Ｔｅｎｓｏｒｆｌｏｗ、Ｃａｆｆｅなど）を含む機械学習アプリケーション、又は１つ若しくは複数の実施例と併せて使用される他の機械学習アプリケーションを含んでもよいが、これらに限定されない。

少なくとも一実施例では、構成マネージャ１３３４、リソース・マネージャ１３３６、及びリソース・オーケストレータ１３１２のうちのいずれかは、任意の技術的に実行可能なやり方で取得された任意の量及びタイプのデータに基づき、任意の数及びタイプの自己修正措置を実装してもよい。少なくとも一実施例では、自己修正措置は、データ・センタ１３００のデータ・センタ演算子が、不良の恐れのある構成を決定しないようにし、十分に利用されていない且つ／又は性能の低いデータ・センタの部分をなくせるようにしてもよい。

少なくとも一実施例では、データ・センタ１３００は、１つ若しくは複数の機械学習モデルを訓練し、又は本明細書に記載の１つ若しくは複数の実施例による１つ若しくは複数の機械学習モデルを使用して情報を予測若しくは推論するためのツール、サービス、ソフトウェア、又は他のリソースを含んでもよい。たとえば、少なくとも一実施例では、機械学習モデルは、データ・センタ１３００に関して上述したソフトウェア及びコンピューティング・リソースを使用して、ニューラル・ネットワーク・アーキテクチャに従って重みパラメータを計算することによって、訓練されてもよい。少なくとも一実施例では、１つ又は複数のニューラル・ネットワークに対応する訓練済み機械学習モデルは、本明細書に記載の１つ又は複数の技法によって計算された重みパラメータを使用することにより、データ・センタ１３００に関して上述したリソースを使用して、情報を推論又は予測するために使用されてもよい。

少なくとも一実施例では、データ・センタは、上述したリソースを使用して訓練及び／又は推論を実行するために、ＣＰＵ、特定用途向け集積回路（ＡＳＩＣ）、ＧＰＵ、ＦＰＧＡ、又は他のハードウェアを使用してもよい。さらに、上述した１つ又は複数のソフトウェア及び／又はハードウェアのリソースは、画像認識、音声認識、又は他の人工知能サービスなどの情報の訓練又は推論の実行を、ユーザが行えるようにするためのサービスとして構成されてもよい。

図１４Ａは、少なくとも一実施例による自律車両１４００の実例を示す。少なくとも一実施例では、自律車両１４００（或いは、本明細書において「車両１４００」と呼ばれる）は、限定することなく、車、トラック、バス、及び／又は１人若しくは複数の乗員を収容する別のタイプの車両などの乗用車とすることができる。少なくとも一実施例では、車両１４００は、貨物運搬用のセミ・トラクタのトレーラ・トラックであってもよい。少なくとも一実施例では、車両１４００は、航空機、ロボット車両、又は他の種類の車両であってもよい。

自律車両は、米国運輸省の一部門である全米高速道路交通安全局（「ＮＨＴＳＡ」：ＮａｔｉｏｎａｌＨｉｇｈｗａｙＴｒａｆｆｉｃＳａｆｅｔｙＡｄｍｉｎｉｓｔｒａｔｉｏｎ）、及び自動車技術者協会（「ＳＡＥ」：ＳｏｃｉｅｔｙｏｆＡｕｔｏｍｏｔｉｖｅＥｎｇｉｎｅｅｒｓ）の「自動車用運転自動化システムのレベル分類及び定義（ＴａｘｏｎｏｍｙａｎｄＤｅｆｉｎｉｔｉｏｎｓｆｏｒＴｅｒｍｓＲｅｌａｔｅｄｔｏＤｒｉｖｉｎｇＡｕｔｏｍａｔｉｏｎＳｙｓｔｅｍｓｆｏｒＯｎ－ＲｏａｄＭｏｔｏｒＶｅｈｉｃｌｅｓ）」（たとえば、２０１８年６月１５日発行の規格Ｎｏ．Ｊ３０１６－２０１８０６、２０１６年９月３０日発行の規格Ｎｏ．Ｊ３０１６－２０１６０９、及びこの規格の旧版及び新版）により定義される自動化レベルという観点から説明されてもよい。１つ又は複数の実施例では、車両１４００は、自律運転レベルのレベル１～レベル５のうちの１つ又は複数による機能性に対応可能であってもよい。たとえば、少なくとも一実施例では、車両１４００は、実施例に応じて、条件付き自動化（レベル３）、高度自動化（レベル４）、及び／又は完全自動化（レベル５）に対応可能であってもよい。

少なくとも一実施例では、車両１４００は、限定することなく、シャシ、車両本体、ホイール（たとえば、２本、４本、６本、８本、１８本など）、タイヤ、車軸、及び車両の他の構成要素などの構成要素を含んでもよい。少なくとも一実施例では、車両１４００は、限定することなく、内燃機関、ハイブリッド電力プラント、完全電気エンジン、及び／又は別のタイプの推進システムなどの推進システム１４５０を含んでもよい。少なくとも一実施例では、推進システム１４５０は、車両１４００のドライブ・トレインに連結されてもよく、ドライブ・トレインは、限定することなく、車両１４００の推進を可能にするためのトランスミッションを含んでもよい。少なくとも一実施例では、推進システム１４５０は、スロットル／アクセル１４５２からの信号を受信したことに応答して、制御されてもよい。

少なくとも一実施例では、限定することなくハンドルを含んでもよい操縦システム１４５４は、推進システム１４５０が動作しているときに（たとえば、車両が動いているときに）車両１４００を（たとえば所望の経路又はルートに沿って）操縦するために使用される。少なくとも一実施例では、操縦システム１４５４は、操縦アクチュエータ１４５６から信号を受信してもよい。少なくとも一実施例では、ハンドルは、完全自動化（レベル５）の機能性に関しては任意選択であってもよい。少なくとも一実施例では、ブレーキ・アクチュエータ１４４８及び／又はブレーキ・センサからの信号を受信したことに応答して車両ブレーキを動作させるために、ブレーキ・センサ・システム１４４６が使用されてもよい。

少なくとも一実施例では、１つ又は複数のシステム・オン・チップ（「ＳｏＣ」：ｓｙｓｔｅｍｏｎｃｈｉｐ）（図１４Ａには示さず）及び／若しくはグラフィックス・プロセッシング・ユニット（「ＧＰＵ」）を限定することなく含んでもよいコントローラ１４３６は、車両１４００の１つ又は複数の構成要素及び／若しくはシステムに（たとえば、コマンドを表す）信号を提供する。たとえば、少なくとも一実施例では、コントローラ１４３６は、ブレーキ・アクチュエータ１４４８を介して車両ブレーキを動作させるための信号、操縦アクチュエータ１４５６を介して操縦システム１４５４を動作させるための信号、スロットル／アクセル１４５２を介して推進システム１４５０を動作させるための信号を送信してもよい。少なくとも一実施例では、コントローラ１４３６は、自律運転を可能にし、且つ／又は運転車両１４００において人間のドライバを支援するために、センサ信号を処理し、動作コマンド（たとえばコマンドを表す信号）を出力する１つ又は複数の搭載（たとえば一体型の）コンピューティング・デバイス（たとえば、スーパーコンピュータ）を含んでもよい。少なくとも一実施例では、コントローラ１４３６は、自律運転機能のための第１のコントローラ１４３６、機能的安全機能のための第２のコントローラ１４３６、人工知能機能（たとえば、コンピュータ・ビジョン）のための第３のコントローラ１４３６、インフォテイメント機能のための第４のコントローラ１４３６、緊急事態における冗長性のための第５のコントローラ１４３６、及び／又は他のコントローラを含んでもよい。少なくとも一実施例では、単一のコントローラ１４３６が、上記機能性のうちの２つ以上に対処してもよく、２つ以上のコントローラ１４３６が、単一の機能性に対処してもよく、且つ／又はこれらの何らかの組合せであってもよい。

少なくとも一実施例では、コントローラ１４３６は、１つ又は複数のセンサから受信したセンサ・データ（たとえば、センサ入力）に応答して、車両１４００の１つ又は複数の構成要素及び／若しくはシステムを制御するための信号を提供する。少なくとも一実施例では、センサ・データは、たとえば限定することなく、全地球的航法衛星システム（「ＧＮＳＳ」：ｇｌｏｂａｌｎａｖｉｇａｔｉｏｎｓａｔｅｌｌｉｔｅｓｙｓｔｅｍ）センサ１４５８（たとえば、全地球測位システム・センサ）、ＲＡＤＡＲセンサ１４６０、超音波センサ１４６２、ＬＩＤＡＲセンサ１４６４、慣性計測装置（「ＩＭＵ」：ｉｎｅｒｔｉａｌｍｅａｓｕｒｅｍｅｎｔｕｎｉｔ）センサ１４６６（たとえば、加速度計、ジャイロスコープ、磁気コンパス、磁力計など）、マイクロフォン１４９６、ステレオ・カメラ１４６８、広角カメラ１４７０（たとえば、魚眼カメラ）、赤外線カメラ１４７２、周囲カメラ１４７４（たとえば、３６０度カメラ）、長距離カメラ（図１４Ａには示さず）、中距離カメラ（図１４Ａには示さず）、（たとえば、車両１４００のスピードを計測するための）スピード・センサ１４４４、振動センサ１４４２、操縦センサ１４４０、（たとえば、ブレーキ・センサ・システム１４４６の一部分としての）ブレーキ・センサ、及び／又は他のタイプのセンサから、受信されてもよい。

少なくとも一実施例では、コントローラ１４３６のうちの１つ又は複数は、車両１４００の計器クラスタ１４３２からの（たとえば入力データによって表される）入力を受信し、ヒューマン・マシン・インターフェース（「ＨＭＩ」：ｈｕｍａｎ－ｍａｃｈｉｎｅｉｎｔｅｒｆａｃｅ）ディスプレイ１４３４、可聴アナンシエータ、拡声器を介して、且つ／又は車両１４００の他の構成要素を介して、（たとえば、出力データ、ディスプレイ・データなどによって表される）出力を提供してもよい。少なくとも一実施例では、出力は、車両速度、スピード、時間、地図データ（たとえば、ハイ・デフィニション・マップ（図１４Ａには示さず）、ロケーション・データ（たとえば、地図上などの車両１４００のロケーション）、方向、他車両のロケーション（たとえば、占有グリッド）、コントローラ１４３６が感知した物体及び物体の状態についての情報などの情報を含んでもよい。たとえば、少なくとも一実施例では、ＨＭＩディスプレイ１４３４は、１つ若しくは複数の物体（たとえば、道路標識、警告標識、信号の変化など）の存在についての情報、及び／又は車両が行った、行っている、又はこれから行う運転操作についての情報（たとえば、現在車線変更中、３．２２ｋｍ（２マイル）先の出口３４Ｂを出る、など）を表示してもよい。

少なくとも一実施例では、車両１４００はさらにネットワーク・インターフェース１４２４を含み、このネットワーク・インターフェースは、１つ又は複数のネットワークを介して通信するためのワイヤレス・アンテナ１４２６及び／又はモデムを使用してもよい。たとえば、少なくとも一実施例では、ネットワーク・インターフェース１４２４は、ロング・ターム・エボリューション（「ＬＴＥ」：Ｌｏｎｇ－ＴｅｒｍＥｖｏｌｕｔｉｏｎ）、広帯域符号分割多元接続（「ＷＣＤＭＡ」：ＷｉｄｅｂａｎｄＣｏｄｅＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅＡｃｃｅｓｓ）、ユニバーサル・モバイル・テレコミュニケーション・システム（「ＵＭＴＳ」：ＵｎｉｖｅｒｓａｌＭｏｂｉｌｅＴｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓＳｙｓｔｅｍ）、グローバル・システム・フォー・モバイル・コミュニケーションズ（「ＧＳＭ」：ＧｌｏｂａｌＳｙｓｔｅｍｆｏｒＭｏｂｉｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ）、ＩＭＴ－ＣＤＭＡマルチ・キャリア（「ＣＤＭＡ２０００」）などを介して通信可能であってもよい。また、少なくとも一実施例では、ワイヤレス・アンテナ１４２６は、Ｂｌｕｅｔｏｏｔｈ、ＢｌｕｅｔｏｏｔｈＬｏｗＥｎｅｒｇｙ（「ＬＥ」：ＬｏｗＥｎｅｒｇｙ）、Ｚ－Ｗａｖｅ、ＺｉｇＢｅｅなどのローカル・エリア・ネットワーク、及び／又はＬｏＲａＷＡＮ、ＳｉｇＦｏｘなどの低電力広域ネットワーク（「ＬＰＷＡＮ」：ｌｏｗｐｏｗｅｒｗｉｄｅ－ａｒｅａｎｅｔｗｏｒｋ）を使用して、環境内の物体同士間（たとえば車両、モバイル・デバイスなど）での通信を可能にしてもよい。

少なくとも一実施例では、ソフトウェア物理層（ＰＨＹ）ライブラリ１１６は、Ｂｌｕｅｔｏｏｔｈ、ＢｌｕｅｔｏｏｔｈＬｏｗＥｎｅｒｇｙ（「ＬＥ」）、Ｚ－Ｗａｖｅ、ＺｉｇＢｅｅなどのローカル・エリア・ネットワーク及び／又はＬｏＲａＷＡＮ、ＳｉｇＦｏｘなどの低電力広域ネットワーク（「ＬＰＷＡＮ」）を使用して環境における物体（たとえば、車両、モバイル・デバイスなど）間の通信も可能にし得る。

図１４Ｂは、少なくとも一実施例による図１４Ａの自律車両１４００についてカメラのロケーション及び視野の実例を示す。少なくとも一実施例では、カメラ及びそれぞれの視野は、一例の実施例であり、限定するものではない。たとえば、少なくとも一実施例では、追加及び／又は代替のカメラが含まれてもよく、且つ／又はカメラが車両１４００の異なるロケーションに位置付けられてもよい。

少なくとも一実施例では、カメラのカメラ・タイプは、車両１４００の構成要素及び／又はシステムとともに使用できるように適合されていてもよいデジタル・カメラを含んでもよいが、これに限定されない。少なくとも一実施例では、カメラは、自動車安全性要求レベル（「ＡＳＩＬ」：ａｕｔｏｍｏｔｉｖｅｓａｆｅｔｙｉｎｔｅｇｒｉｔｙｌｅｖｅｌ）Ｂ及び／又は別のＡＳＩＬにおいて動作してもよい。少なくとも一実施例では、カメラ・タイプは、実施例に応じて、毎秒６０フレーム（ｆｐｓ：ｆｒａｍｅｓｐｅｒｓｅｃｏｎｄ）、１２２０ｆｐｓ、２４０ｆｐｓなど、任意の画像捕捉率に対応可能であってもよい。少なくとも一実施例では、カメラは、ロール・シャッタ、グローバル・シャッタ、別のタイプのシャッタ、又はこれらの組合せを使用することが可能であってもよい。少なくとも一実施例では、カラー・フィルタ・アレイは、赤色、クリア、クリア、クリア（「ＲＣＣＣ」：ｒｅｄｃｌｅａｒｃｌｅａｒｃｌｅａｒ）のカラー・フィルタ・アレイ、赤色、クリア、クリア、青色（「ＲＣＣＢ：ｒｅｄｃｌｅａｒｃｌｅａｒｂｌｕｅ」）のカラー・フィルタ・アレイ、赤色、青色、緑色、クリア（「ＲＢＧＣ」：ｒｅｄｂｌｕｅｇｒｅｅｎｃｌｅａｒ）のカラー・フィルタ・アレイ、ＦｏｖｅｏｎＸ３のカラー・フィルタ・アレイ、ベイヤー・センサ（ＲＧＧＢ）のカラー・フィルタ・アレイ、モノクロ・センサのカラー・フィルタ・アレイ、及び／又は別のタイプのカラー・フィルタ・アレイを含んでもよい。少なくとも一実施例では、光感度を上げるために、ＲＣＣＣ、ＲＣＣＢ、及び／又はＲＢＧＣのカラー・フィルタ・アレイを有するカメラなど、クリア・ピクセル・カメラが使用されてもよい。

少なくとも一実施例では、カメラのうちの１つ又は複数を使用して、先進ドライバ支援システム（「ＡＤＡＳ」：ａｄｖａｎｃｅｄｄｒｉｖｅｒａｓｓｉｓｔａｎｃｅｓｙｓｔｅｍｓ）機能が（たとえば、冗長設計又はフェイル・セーフ設計の一部として）実行されてもよい。たとえば、少なくとも一実施例では、多機能モノ・カメラが設置されて、車線逸脱警告、交通標識支援、及びインテリジェント・ヘッドライト制御を含む機能が提供されてもよい。少なくとも一実施例では、カメラのうちの１つ又は複数（たとえばすべてのカメラ）は、画像データ（たとえばビデオ）の記録と提供を同時に行ってもよい。

少なくとも一実施例では、カメラのうちの１つ又は複数は、カメラの画像データ捕捉性能を妨げる恐れのある迷光及び車内部からの反射（たとえば、ダッシュボードからフロントガラスに反射される反射）をなくすために、カスタム設計の（３次元（「３Ｄ」：ｔｈｒｅｅ－ｄｉｍｅｎｓｉｏｎａｌ）印刷された）アセンブリなどの取付けアセンブリに取り付けられてもよい。ドアミラー取付けアセンブリを参照すると、少なくとも一実施例では、ドアミラー・アセンブリは、カメラ取付けプレートがドアミラーの形の合うように、カスタムで３Ｄ印刷されてもよい。少なくとも一実施例では、カメラは、ドアミラーと一体であってもよい。サイド・ビュー・カメラについて、少なくとも一実施例では、カメラはこの場合も車の各角にある４本のピラーに一体化されてもよい。

少なくとも一実施例では、車両１４００前方の環境の一部分を含む視野を有するカメラ（たとえば正面カメラ）は周囲のビューに対して使用されて、正面の経路及び障害物を識別しやすくするとともに、コントローラ１４３６及び／又は制御ＳｏＣのうちの１つ又は複数とともに使用されて、占有グリッドの生成及び／又は好ましい車両経路の判定に不可欠な情報の提供を補助してもよい。少なくとも一実施例では、正面カメラを使用して、緊急ブレーキ、歩行者検出、及び衝突回避を限定することなく含む、ＬＩＤＡＲと同じＡＤＡＳ機能のうちの多くが実行されてもよい。少なくとも一実施例では、正面カメラはまた、車線逸脱警告（「ＬＤＷ」：ＬａｎｅＤｅｐａｒｔｕｒｅＷａｒｎｉｎｇｓ）、自律クルーズ・コントロール（「ＡＣＣ」：ＡｕｔｏｎｏｍｏｕｓＣｒｕｉｓｅＣｏｎｔｒｏｌ）、及び／又は交通標識認識などの他の機能を限定することなく含むＡＤＡＳの機能及びシステムのために使用されてもよい。

少なくとも一実施例では、たとえばＣＭＯＳ：ｃｏｍｐｌｅｍｅｎｔａｒｙｍｅｔａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ（「相補型金属酸化膜半導体」）カラー撮像装置を含む単眼カメラのプラットフォームを含む様々なカメラが、正面構成で使用されてもよい。少なくとも一実施例では、周囲からビューに入ってくる物体（たとえば歩行者、クロス・トラフィック、又は自転車）を感知するために、広角カメラ１４７０が使用されてもよい。図１４Ｂには１つの広角カメラ１４７０しか示していないが、他の実施例では、車両１４００には（ゼロを含む）任意の数の広角カメラ１４７０が存在してもよい。少なくとも一実施例では、特にニューラル・ネットワークがそれに対してまだ訓練されていない物体について、深度ベースの物体検出のために、任意の数の長距離カメラ１４９８（たとえば、長距離ビューのステレオ・カメラの対）が使用されてもよい。少なくとも一実施例では、長距離カメラ１４９８はまた、物体検出及び分類、並びに基本的な物体追跡に使用されてもよい。

少なくとも一実施例では、任意の数のステレオ・カメラ１４６８は、正面構成にも含まれてよい。少なくとも一実施例では、１つ又は複数のステレオ・カメラ１４６８は、拡張可能な処理ユニットを備えた一体型制御ユニットを含んでもよく、この制御ユニットは、一体型のコントローラ・エリア・ネットワーク（「ＣＡＮ」：ＣｏｎｔｒｏｌｌｅｒＡｒｅａＮｅｔｗｏｒｋ）又はイーサネット（登録商標）・インターフェースを単一チップ上に有するプログラム可能論理（「ＦＰＧＡ」）及びマルチ・コア・マイクロプロセッサを提供してもよい。少なくとも一実施例では、こうしたユニットは、画像内のすべての点に対する距離推定を含め、車両１４００の環境の３Ｄマップを生成するのに使用されてもよい。少なくとも一実施例では、ステレオ・カメラ１４６８のうちの１つ又は複数は、限定することなくコンパクト・ステレオ・ビジョン・センサを含んでもよく、このセンサは、車両１４００からターゲット物体までの距離を測定し、生成された情報（たとえば、メタデータ）を使用して自律緊急ブレーキ及び車線逸脱警告の機能をアクティブ化することができる２つのカメラ・レンズ（左右に１つずつ）及び画像処理チップを、限定することなく含んでもよい。少なくとも一実施例では、本明細書に記載のものに加えて、又はその代わりに、他のタイプのステレオ・カメラ１４６８が使用されてもよい。

少なくとも一実施例では、車両１４００の側方の環境の一部分を含む視野を有するカメラ（たとえば、サイド・ビュー・カメラ）が、周囲のビューのために使用されて、占有グリッドの作製及び更新、並びに側面衝突警告の生成のために使用される情報を提供してもよい。たとえば、少なくとも一実施例では、周囲カメラ１４７４（たとえば図１４Ｂに示すように４つの周囲カメラ１４７４）を、車両１４００に配置することができる。少なくとも一実施例では、周囲カメラ１４７４は、限定することなく、任意の数及び組合せの広角カメラ１４７０、魚眼カメラ、及び／又は３６０度カメラなどを含んでもよい。たとえば、少なくとも一実施例では、４つの魚眼カメラが、車両１４００の前方、後方、及び側方に配置されてもよい。少なくとも一実施例では、車両１４００は、３つの周囲カメラ１４７４（たとえば、左、右、及び後方）を使用してもよく、第４の周囲カメラとして、１つ又は複数の他のカメラ（たとえば正面カメラ）を活用してもよい。

少なくとも一実施例では、車両１４００後方の環境の一部分を含む視野を有するカメラ（たとえば、リア・ビュー・カメラ）が、駐車支援、周囲のビュー、後方衝突警告のために使用されて、占有グリッドの作製及び更新がなされてもよい。少なくとも一実施例では、本明細書に記載の正面カメラとしても好適なカメラ（たとえば、長距離カメラ１４９８、及び／又は中距離カメラ１４７６、ステレオ・カメラ１４６８）、赤外線カメラ１４７２など）を含むが、これらに限定されない多種多様なカメラが使用されてもよい。

図１４Ｃは、少なくとも一実施例による図１４Ａの自律車両１４００の例示的システム・アーキテクチャを示すブロック図である。少なくとも一実施例では、図１４Ｃの車両１４００の構成要素、特徴、及びシステムのそれぞれは、バス１４０２を介して接続されるものとして示される。少なくとも一実施例では、バス１４０２は、限定することなく、ＣＡＮデータ・インターフェース（或いは、本明細書において（ＣＡＮバス）と呼ばれる）を含んでもよい。少なくとも一実施例では、ＣＡＮは、ブレーキの作動、加速、ブレーキ制御、操縦、フロントガラス・ワイパなど、車両１４００の様々な特徴及び機能の制御を補助するために使用される車両１４００内部のネットワークであってもよい。少なくとも一実施例では、バス１４０２は、それぞれが独自の一意の識別子（たとえばＣＡＮＩＤ）をもつ数十又はさらには数百のノードを有するように構成されてもよい。少なくとも一実施例では、バス１４０２は、ハンドル角度、対地スピード、エンジンの毎分回転数（「ＲＰＭ」：ｒｅｖｏｌｕｔｉｏｎｓｐｅｒｍｉｎｕｔｅ）、ボタン位置、及び／又は他の車両状態インジケータを見いだすように読み取られてもよい。少なくとも一実施例では、バス１４０２は、ＡＳＩＬのＢに準拠したＣＡＮバスであってもよい。

少なくとも一実施例では、ＣＡＮに加えて、又はその代わりに、ＦｌｅｘＲａｙ及び／又はＥｔｈｅｒｎｅｔ（登録商標）が使用されてもよい。少なくとも一実施例では、任意の数のバス１４０２が存在してもよく、これには、限定することなく、ゼロ以上のＣＡＮバス、ゼロ以上のＦｌｅｘＲａｙバス、ゼロ以上のＥｔｈｅｒｎｅｔ（登録商標）バス、及び／又は他のプロトコルを使用するゼロ以上の他のタイプのバスが含まれてもよい。少なくとも一実施例では、２つ以上のバス１４０２を使用して異なる機能が実行されてもよく、且つ／又はそれらを使用して冗長性が与えられてもよい。たとえば、第１のバス１４０２が衝突回避機能のために使用され、第２のバス１４０２が作動制御のために使用されてもよい。少なくとも一実施例では、各バス１４０２は、車両１４００の構成要素のいずれかと通信してもよく、２つ以上のバス１４０２が同じ構成要素と通信してもよい。少なくとも一実施例では、任意の数のシステム・オン・チップ（「ＳｏＣ」）１４０４のそれぞれ、コントローラ１４３６のそれぞれ、及び／又は車両内の各コンピュータは、同じ入力データ（たとえば、車両１４００のセンサからの入力）にアクセス可能であってもよく、ＣＡＮバスなどの共通のバスに接続されてもよい。

少なくとも一実施例では、車両１４００は、図１４Ａに関して本明細書に記載するものなど、１つ又は複数のコントローラ１４３６を含んでもよい。少なくとも一実施例では、コントローラ１４３６は、様々な機能に使用されてもよい。少なくとも一実施例では、コントローラ１４３６は、車両１４００の様々な他の構成要素及びシステムのうちの任意のものに結合されてもよく、車両１４００、車両１４００の人工知能、及び／又は車両１４００のインフォテイメントなどの制御に使用されてもよい。

少なくとも一実施例では、車両１４００は、任意の数のＳｏＣ１４０４を含んでもよい。ＳｏＣ１４０４のそれぞれは、限定することなく、中央処理装置（「ＣＰＵ」）１４０６、グラフィックス・プロセッシング・ユニット（「ＧＰＵ」）１４０８、プロセッサ１４１０、キャッシュ１４１２、アクセラレータ１４１４、データ・ストア１４１６、及び／又は図示していない他の構成要素及び特徴を含んでもよい。少なくとも一実施例では、車両１４００を様々なプラットフォーム及びシステムにおいて制御するために、ＳｏＣ１４０４が使用されてもよい。たとえば、少なくとも一実施例では、ＳｏＣ１４０４は、１つ又は複数のサーバ（図１４Ｃには示さず）からネットワーク・インターフェース１４２４を介して地図のリフレッシュ及び／又は更新を得ることができるハイ・デフィニション（「ＨＤ」：ＨｉｇｈＤｅｆｉｎｉｔｉｏｎ）マップ１４２２を有するシステム（たとえば車両１４００のシステム）に組み込まれてもよい。

少なくとも一実施例では、ＣＰＵ１４０６は、ＣＰＵクラスタ、又はＣＰＵコンプレックス（或いは本明細書において「ＣＣＰＬＥＸ」と呼ばれる）を含んでもよい。少なくとも一実施例では、ＣＰＵ１４０６は、複数のコア及び／又はレベル２（「Ｌ２」）キャッシュを含んでもよい。たとえば、少なくとも一実施例では、ＣＰＵ１４０６は、コヒーレントなマルチプロセッサ構成において８つのコアを含んでもよい。少なくとも一実施例では、ＣＰＵ１４０６は、４つのデュアル・コア・クラスタを含んでもよく、ここで各クラスタは、専用のＬ２キャッシュ（たとえば、２ＭＢのＬ２キャッシュ）を有する。少なくとも一実施例では、ＣＰＵ１４０６（たとえば、ＣＣＰＬＥＸ）は、ＣＰＵ１４０６のクラスタの任意の組合せを、任意の所与の時間にアクティブ化できるようにする同時のクラスタ動作をサポートするように構成されてもよい。

少なくとも一実施例では、ＣＰＵ１４０６のうちの１つ又は複数は、電力管理機能を実装してもよく、この機能は限定することなく、以下の特徴のうちの１つ又は複数を含む：個々のハードウェア・ブロックが、アイドル時に自動的にクロック・ゲート制御されて動的電力を節約することができる；割込み待ち（「ＷＦＩ」：ＷａｉｔｆｏｒＩｎｔｅｒｒｕｐｔ）／イベント待ち（「ＷＦＥ」：ＷａｉｔｆｏｒＥｖｅｎｔ）命令の実行に起因してコアが能動的に命令を実行していないとき、各コア・クロックをゲート制御することができる；各コアを独立して電力ゲート制御することができる；すべてのコアがクロック・ゲート制御又は電力ゲート制御されるとき、各コア・クラスタを独立してクロック・ゲート制御することができる；且つ／又はすべてのコアが電力ゲート制御されるとき、各コア・クラスタを独立して電力ゲート制御することができる。少なくとも一実施例では、ＣＰＵ１４０６はさらに、電力状態を管理するための拡張アルゴリズムを実装してもよく、ここで、許容された電力状態及び予想されるウェイクアップ時間が指定され、コア、クラスタ、及びＣＣＰＬＥＸが入るべき最良の電力状態を、ハードウェア／マイクロコードが判定する。少なくとも一実施例では、処理コアは、作業がマイクロコードにオフロードされた状態で、電力状態に入る簡単なシーケンスをソフトウェアにおいてサポートしてもよい。

少なくとも一実施例では、ＧＰＵ１４０８は、統合されたＧＰＵ（或いは、本明細書において「ｉＧＰＵ」と呼ばれる）を含んでもよい。少なくとも一実施例では、ＧＰＵ１４０８は、プログラム可能であってもよく、並列なワークロードに対して効率的であってもよい。少なくとも一実施例では、ＧＰＵ１４０８は、少なくとも一実施例では、拡張テンソル命令セットを使用してもよい。一実施例では、ＧＰＵ１４０８は、１つ又は複数のストリーミング・マイクロプロセッサを含んでもよく、ここで各ストリーミング・マイクロプロセッサは、レベル１（「Ｌ１」）キャッシュ（たとえば少なくとも９６ＫＢのストレージ容量を有するＬ１キャッシュ）を含んでもよく、ストリーミング・マイクロプロセッサのうちの２つ以上は、Ｌ２キャッシュ（たとえば、５１２ＫＢのストレージ容量を有するＬ２キャッシュ）を共有してもよい。少なくとも一実施例では、ＧＰＵ１４０８は、少なくとも８つのストリーミング・マイクロプロセッサを含んでもよい。少なくとも一実施例では、ＧＰＵ１４０８は、コンピュート・アプリケーション・プログラミング・インターフェース（ＡＰＩ：ａｐｐｌｉｃａｔｉｏｎｐｒｏｇｒａｍｍｉｎｇｉｎｔｅｒｆａｃｅ）を使用してもよい。少なくとも一実施例では、ＧＰＵ１４０８は、１つ又は複数の並列なコンピューティング・プラットフォーム、及び／又はプログラミング・モジュール（たとえば、ＮＶＩＤＩＡのＣＵＤＡ）を使用してもよい。

少なくとも一実施例では、ＧＰＵ１４０８のうちの１つ又は複数は、自動車用及び組み込まれたユース・ケースにおいて最良の性能になるように電力最適化されてもよい。たとえば、一実施例では、ＧＰＵ１４０８は、フィン電界効果トランジスタ（「ＦｉｎＦＥＴ」：Ｆｉｎｆｉｅｌｄ－ｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒ）上で作製することができる。少なくとも一実施例では、各ストリーミング・マイクロプロセッサは、複数のブロックに区分けされた多数の混合精度の処理コアを組み込んでもよい。たとえば、限定することなく６４個のＰＦ３２コアと、３２個のＰＦ６４コアを、４つの処理ブロックに区分けすることができる。少なくとも一実施例では、各処理ブロックに、１６個のＦＰ３２コア、８個のＦＰ６４コア、１６個のＩＮＴ３２コア、深層学習の行列演算用の２つの混合精度のＮＶＩＤＩＡＴＥＮＳＯＲコア、レベルゼロ（「Ｌ０」）命令キャッシュ、ワープ・スケジューラ、ディスパッチ・ユニット、及び／又は６４ＫＢのレジスタ・ファイルを配分することができる。少なくとも一実施例では、ストリーミング・マイクロプロセッサは、整数と浮動小数点の独立した並列のデータ経路を含み、コンピュータ処理とアドレッシング計算を混用することによってワークロードの効率的な実行を実現する。少なくとも一実施例では、ストリーミング・マイクロプロセッサは、独立したスレッド・スケジューリング機能を含み、並列スレッド間でよりきめ細かい同期及び連携を可能にしてもよい。少なくとも一実施例では、ストリーミング・マイクロプロセッサは、性能を向上させると同時にプログラミングを簡単にするために、Ｌ１データ・キャッシュと共有メモリ・ユニットの組合せを含んでもよい。

少なくとも一実施例では、ＧＰＵ１４０８のうちの１つ又は複数は、高帯域幅メモリ（「ＨＢＭ」：ｈｉｇｈｂａｎｄｗｉｄｔｈｍｅｍｏｒｙ）及び／又は１６ＧＢのＨＢＭ２メモリ・サブシステムを含み、いくつかの実例では、約９００ＧＢ／秒のピーク・メモリ帯域幅を提供してもよい。少なくとも一実施例では、ＨＢＭメモリに加えて、又はその代わりに、グラフィックス・ダブル・データ・レート・タイプの５つの同期ランダム・アクセス・メモリ（「ＧＤＤＲ５」：ｇｒａｐｈｉｃｓｄｏｕｂｌｅｄａｔａｒａｔｅｔｙｐｅｆｉｖｅ）などの同期グラフィックス・ランダム・アクセス・メモリ（「ＳＧＲＡＭ」：ｓｙｎｃｈｒｏｎｏｕｓｇｒａｐｈｉｃｓｒａｎｄｏｍ－ａｃｃｅｓｓｍｅｍｏｒｙ）が使用されてもよい。

少なくとも一実施例では、ＧＰＵ１４０８は、統合メモリ技術を含んでもよい。少なくとも一実施例では、アドレス・トランスレーション・サービス（「ＡＴＳ」：ａｄｄｒｅｓｓｔｒａｎｓｌａｔｉｏｎｓｅｒｖｉｃｅｓ）サポートを使用して、ＧＰＵ１４０８が、ＣＰＵ１４０６のページ・テーブルに直接アクセスできるようにしてもよい。少なくとも一実施例では、ＧＰＵ１４０８メモリ管理ユニット（「ＭＭＵ」：ｍｅｍｏｒｙｍａｎａｇｅｍｅｎｔｕｎｉｔ）がミスに遭遇したときには、アドレス・トランスレーション要求が、ＣＰＵ１４０６に送信されてもよい。少なくとも一実施例では、それに応答して、ＣＰＵ１４０６は、自らのページ・テーブルで、仮想から物理へのアドレスのマッピングを探し、トランスレーションをＧＰＵ１４０８に送り返してもよい。少なくとも一実施例では、統合メモリ技術は、ＣＰＵ１４０６とＧＰＵ１４０８の両方のメモリに対して単一の統合された仮想アドレス空間を与えることを可能にし、それにより、ＧＰＵ１４０８のプログラミング、及びＧＰＵ１４０８へのアプリケーションの移植を簡単にする。

少なくとも一実施例では、ＧＰＵ１４０８は、他のプロセッサのメモリへのＧＰＵ１４０８のアクセス頻度を記録することができる任意の数のアクセス・カウンタを含んでもよい。少なくとも一実施例では、アクセス・カウンタは、最も頻繁にページにアクセスしているプロセッサの物理メモリに、メモリ・ページが確実に移動されるのを補助し、それにより、プロセッサ間で共有されるメモリ範囲の効率を向上させてもよい。

少なくとも一実施例では、ＳｏＣ１４０４のうちの１つ又は複数は、本明細書に記載のものを含む任意の数のキャッシュ１４１２を含んでもよい。たとえば、少なくとも一実施例では、キャッシュ１４１２は、ＣＰＵ１４０６もＧＰＵ１４０８も利用可能な（たとえば、ＣＰＵ１４０６とＧＰＵ１４０８の両方に接続された）レベル３（「Ｌ３」）キャッシュを含むことができる。少なくとも一実施例では、キャッシュ１４１２は、キャッシュ・コヒーレンス・プロトコルなど（たとえば、ＭＥＩ、ＭＥＳＩ、ＭＳＩなど）を使用することにより、線の状態を記録することができるライト・バック・キャッシュを含んでもよい。少なくとも一実施例では、Ｌ３キャッシュは、実施例に応じて４ＭＢ以上を含んでもよいが、より小さいキャッシュ・サイズが使用されてもよい。

少なくとも一実施例では、ＳｏＣ１４０４のうちの１つ又は複数は、１つ又は複数のアクセラレータ１４１４（たとえば、ハードウェア・アクセラレータ、ソフトウェアアクセラレータ、又はこれらの組合せ）を含んでもよい。少なくとも一実施例では、ＳｏＣ１４０４は、最適化されたハードウェア・アクセラレータ及び／又は大型のオン・チップ・メモリを含むことができるハードウェア加速クラスタを含んでもよい。少なくとも一実施例では、大型のオン・チップ・メモリ（たとえば、４ＭＢのＳＲＡＭ）は、ハードウェア加速クラスタが、ニューラル・ネットワーク及び他の計算を加速できるようにしてもよい。少なくとも一実施例では、ハードウェア加速クラスタを使用して、ＧＰＵ１４０８を補完し、ＧＰＵ１４０８のタスクのうちのいくつかをオフロードしてもよい（たとえば、他のタスクを実行できるようにＧＰＵ１４０８のサイクルをより多く解放してもよい）。少なくとも一実施例では、加速を受け入れるのに十分なほど安定している目的とするワークロード（たとえば、知覚、畳み込みニューラル・ネットワーク（「ＣＮＮ」：ｃｏｎｖｏｌｕｔｉｏｎａｌｎｅｕｒａｌｎｅｔｗｏｒｋ）、再帰ニューラル・ネットワーク（「ＲＮＮ」：ｒｅｃｕｒｒｅｎｔｎｅｕｒａｌｎｅｔｗｏｒｋ）など）のために、アクセラレータ１４１４を使用することができる。少なくとも一実施例では、ＣＮＮは、領域ベースの、すなわち領域畳み込みニューラル・ネットワーク（「ＲＣＮＮ」：ｒｅｇｉｏｎａｌｃｏｎｖｏｌｕｔｉｏｎａｌｎｅｕｒａｌｎｅｔｗｏｒｋ）、及び（たとえば、物体検出に使用される）高速ＲＣＮＮ、又は他のタイプのＣＮＮを含んでもよい。

少なくとも一実施例では、アクセラレータ１４１４（たとえば、ハードウェア加速クラスタ）は、深層学習アクセラレータ（「ＤＬＡ」：ｄｅｅｐｌｅａｒｎｉｎｇａｃｃｅｌｅｒａｔｏｒ）を含んでもよい。ＤＬＡは、限定することなく、１つ又は複数のＴｅｎｓｏｒ処理ユニット（「ＴＰＵ」：Ｔｅｎｓｏｒｐｒｏｃｅｓｓｉｎｇｕｎｉｔｓ）を含んでもよく、このユニットは、深層学習アプリケーション及び推論のために、さらに毎秒１０兆の演算を提供するように構成されてもよい。少なくとも一実施例では、ＴＰＵは、画像処理機能（たとえば、ＣＮＮ、ＲＣＮＮなど）を実行するように構成され、そのために最適化されたアクセラレータであってもよい。ＤＬＡはさらに、ニューラル・ネットワーク・タイプと浮動小数点演算の特定のセット、並びに推論のために最適化されてもよい。少なくとも一実施例では、ＤＬＡの設計により、典型的な汎用ＧＰＵよりもミリメートル当たりの性能を向上させることができ、典型的には、ＣＰＵの性能を大いに上回る。少なくとも一実施例では、ＴＰＵは、たとえば特徴と重みの両方のためのＩＮＴ８、ＩＮＴ１６、及びＦＰ１６のデータ型をサポートする単一インスタンスの畳み込み関数、並びに後処理関数を含む、いくつか関数を実行してもよい。少なくとも一実施例では、ＤＬＡは、たとえば、限定することなく、カメラ・センサからのデータを使用した物体識別及び検出のためのＣＮＮ、カメラ・センサからのデータを使用した距離推定のためのＣＮＮ、マイクロフォン１４９６からのデータを使用した緊急車両検出、及び識別、及び検出のためのＣＮＮ、カメラ・センサからのデータを使用した顔認識及び車両所有者識別ためのＣＮＮ、並びに／又はセキュリティ及び／若しくは安全に関するイベントのためのＣＮＮを含め、様々な機能のうちのいずれかのための処理済み若しくは未処理のデータに対して、迅速且つ効率的にニューラル・ネットワーク、特にＣＮＮを実行してもよい。

少なくとも一実施例では、ＤＬＡは、ＧＰＵ１４０８の任意の機能を実行してもよく、たとえば推論アクセラレータを使用することにより、設計者は、任意の機能のためにＤＬＡ又はＧＰＵ１４０８のいずれかをターゲットにしてもよい。たとえば、少なくとも一実施例では、設計者は、ＣＮＮ及び浮動小数点演算の処理をＤＬＡに集中させ、他の機能をＧＰＵ１４０８及び／又は他のアクセラレータ１４１４に任せてもよい。

少なくとも一実施例では、アクセラレータ１４１４（たとえば、ハードウェア加速クラスタ）は、プログラマブル・ビジョン・アクセラレータ（「ＰＶＡ」：ｐｒｏｇｒａｍｍａｂｌｅｖｉｓｉｏｎａｃｃｅｌｅｒａｔｏｒ）を含んでもよく、このプログラマブル・ビジョン・アクセラレータは、本明細書において代替的にコンピュータ・ビジョン・アクセラレータと呼ばれてもよい。少なくとも一実施例では、ＰＶＡは、先進ドライバ支援システム（「ＡＤＡＳ」）１４３８、自律運転、拡張現実（「ＡＲ」：ａｕｇｍｅｎｔｅｄｒｅａｌｉｔｙ）アプリケーション、及び／又は仮想現実（「ＶＲ」：ｖｉｒｔｕａｌｒｅａｌｉｔｙ）アプリケーションのために、コンピュータ・ビジョン・アルゴリズムを加速するように設計及び構成されてもよい。ＰＶＡにより、性能と融通性との均衡が保たれてもよい。たとえば、少なくとも一実施例では、各ＰＶＡは、たとえば限定することなく、任意の数の縮小命令セット・コンピュータ（「ＲＩＳＣ」：ｒｅｄｕｃｅｄｉｎｓｔｒｕｃｔｉｏｎｓｅｔｃｏｍｐｕｔｅｒ）コア、ダイレクト・メモリ・アクセス（「ＤＭＡ」：ｄｉｒｅｃｔｍｅｍｏｒｙａｃｃｅｓｓ）、及び／又は任意の数のベクトル・プロセッサを含んでもよい。

少なくとも一実施例では、ＲＩＳＣコアは、画像センサ（たとえば、本明細書に記載のカメラのうちの任意のカメラの画像センサ）、及び／又は画像信号プロセッサなどと相互作用してもよい。少なくとも一実施例では、ＲＩＳＣコアのそれぞれは、任意の量のメモリを含んでもよい。少なくとも一実施例では、ＲＩＳＣコアは、実施例に応じて複数のプロトコルのうちの任意のものを使用してもよい。少なくとも一実施例では、ＲＩＳＣコアは、リアル・タイム・オペレーティング・システム（「ＲＴＯＳ」：ｒｅａｌ－ｔｉｍｅｏｐｅｒａｔｉｎｇｓｙｓｔｅｍ）を実行してもよい。少なくとも一実施例では、ＲＩＳＣコアは、１つ又は複数の集積回路デバイス、特定用途向け集積回路（「ＡＳＩＣ」）、及び／又はメモリ・デバイスを使用して実装されてもよい。たとえば、少なくとも一実施例では、ＲＩＳＣコアは、命令キャッシュ及び／又は密結合ＲＡＭを含むことができる。

少なくとも一実施例では、ＤＭＡは、ＰＶＡの構成要素がＣＰＵ１４０６とは無関係にシステム・メモリにアクセスできるようにしてもよい。少なくとも一実施例では、ＤＭＡは、多次元アドレッシング、及び／又はサーキュラ・アドレッシングを含むがこれらに限定されない、ＰＶＡに最適化を提供するために使用される任意の数の特徴をサポートしてもよい。少なくとも一実施例では、ＤＭＡは、６つ以上のアドレッシング次元までをサポートしてもよく、これには、限定することなく、ブロック幅、ブロック高さ、ブロック深度、水平ブロック・ステッピング、垂直ブロック・ステッピング、及び／又は深度ステッピングが含まれてもよい。

少なくとも一実施例では、ベクトル・プロセッサは、コンピュータ・ビジョン・アルゴリズムのためのプログラミングを効率的でフレキシブルに実行するように設計されてもよいプログラム可能なプロセッサとすることができ、信号処理機能を提供する。少なくとも一実施例では、ＰＶＡは、ＰＶＡコアと、２つのベクトル処理サブシステム・パーティションを含んでもよい。少なくとも一実施例では、ＰＶＡコアは、プロセッサ・サブシステム、ＤＭＡエンジン（たとえば２つのＤＭＡエンジン）、及び／又は他の周辺装置を含んでもよい。少なくとも一実施例では、ベクトル処理サブシステムは、ＰＶＡの一次処理エンジンとして動作してもよく、ベクトル処理ユニット（「ＶＰＵ」：ｖｅｃｔｏｒｐｒｏｃｅｓｓｉｎｇｕｎｉｔ）、命令キャッシュ、及び／又はベクトル・メモリ（たとえば、「ＶＭＥＭ」）を含んでもよい。少なくとも一実施例では、ＶＰＵは、たとえば単一命令複数データ（「ＳＩＭＤ」：ｓｉｎｇｌｅｉｎｓｔｒｕｃｔｉｏｎ，ｍｕｌｔｉｐｌｅｄａｔａ）、超長命令語（「ＶＬＩＷ」：ｖｅｒｙｌｏｎｇｉｎｓｔｒｕｃｔｉｏｎｗｏｒｄ）のデジタル信号プロセッサなどのデジタル信号プロセッサを含んでもよい。少なくとも一実施例では、ＳＩＭＤとＶＬＩＷの組合せによって、スループット及びスピードが改善されてもよい。

少なくとも一実施例では、ベクトル・プロセッサのそれぞれは、命令キャッシュを含んでもよく、専用のメモリに結合されてもよい。その結果、少なくとも一実施例では、ベクトル・プロセッサのそれぞれは、他のベクトル・プロセッサとは無関係に実行されるように構成されてもよい。少なくとも一実施例では、特定のＰＶＡに含まれるベクトル・プロセッサは、データ並列処理を用いるように構成されてもよい。たとえば、少なくとも一実施例では、単一のＰＶＡに含まれる複数のベクトル・プロセッサは、同じコンピュータ・ビジョン・アルゴリズムを画像の異なる領域上で実行してもよい。少なくとも一実施例では、特定のＰＶＡに含まれるベクトル・プロセッサは、異なるコンピュータ・ビジョン・アルゴリズムを同じ画像上で同時に実行してもよく、又はさらには、異なるアルゴリズムを連続した画像上で、若しくは画像の部分上で実行してもよい。少なくとも一実施例では、とりわけ、任意の数のＰＶＡがハードウェア加速クラスタに含まれてもよく、任意の数のベクトル・プロセッサがＰＶＡのそれぞれに含まれてもよい。少なくとも一実施例では、ＰＶＡは、システムの全体的な安全性を強化するために、追加のエラー訂正コード（「ＥＣＣ」：ＥｒｒｏｒＣｏｒｒｅｃｔｉｏｎＣｏｄｅ）メモリを含んでもよい。

少なくとも一実施例では、アクセラレータ１４１４（たとえば、ハードウェア加速クラスタ）は、オン・チップのコンピュータ・ビジョン・ネットワーク、及びスタティック・ランダム・アクセス・メモリ（「ＳＲＡＭ」）を含み、アクセラレータ１４１４のための高帯域幅、低レイテンシのＳＲＡＭを提供してもよい。少なくとも一実施例では、オン・チップ・メモリは、たとえば限定することなく、８つのフィールド設定可能なメモリ・ブロックから成る少なくとも４ＭＢのＳＲＡＭを含んでもよく、これは、ＰＶＡからもＤＬＡからもアクセス可能であってもよい。少なくとも一実施例では、メモリ・ブロックの各対は、アドバンスト・ペリフェラル・バス（「ＡＰＢ」：ａｄｖａｎｃｅｄｐｅｒｉｐｈｅｒａｌｂｕｓ）インターフェース、構成回路、コントローラ、及びマルチプレクサを含んでもよい。少なくとも一実施例では、任意のタイプのメモリが使用されてもよい。少なくとも一実施例では、ＰＶＡ及びＤＬＡは、メモリへの高速アクセスをＰＶＡ及びＤＬＡに提供するバックボーンを介して、メモリにアクセスしてもよい。少なくとも一実施例では、バックボーンは、ＰＶＡ及びＤＬＡを（たとえばＡＰＢを使用して）メモリに相互接続するオン・チップのコンピュータ・ビジョン・ネットワークを含んでもよい。

少なくとも一実施例では、オン・チップのコンピュータ・ビジョン・ネットワークは、何らかの制御信号／アドレス／データを送信する前に、ＰＶＡとＤＬＡの両方が準備信号及び有効信号を提供することを判定するインターフェースを含んでもよい。少なくとも一実施例では、インターフェースは、制御信号／アドレス／データを送信するための別々の位相及び別々のチャネル、並びに継続的なデータ転送のためのバースト型通信を提供してもよい。少なくとも一実施例では、インターフェースは、国際標準化機構（「ＩＳＯ」：ＯｒｇａｎｉｚａｔｉｏｎｆｏｒＳｔａｎｄａｒｄｉｚａｔｉｏｎ）２６２６２又は国際電気標準会議（「ＩＥＣ」：ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｔｅｃｈｎｉｃａｌＣｏｍｍｉｓｓｉｏｎ）６１５０８の規格に準拠してもよいが、他の規格及びプロトコルが使用されてもよい。

少なくとも一実施例では、ＳｏＣ１４０４のうちの１つ又は複数は、リアル・タイム・レイ・トレーシングのハードウェア・アクセラレータを含んでもよい。少なくとも一実施例では、リアル・タイム・レイ・トレーシングのハードウェア・アクセラレータを使用して、物体の（たとえば世界モデル内での）位置及び範囲が迅速且つ効率的に判定されて、ＲＡＤＡＲ信号解釈のため、音伝播合成及び／若しくは分析のため、ＳＯＮＡＲシステムのシミュレーションのため、一般波形の伝播シミュレーションのため、ローカリゼーション及び／若しくは他の機能を目的としたＬＩＤＡＲデータとの比較のため、並びに／又は他の使用法のためのリアル・タイムの可視化シミュレーションが生成されてもよい。

少なくとも一実施例では、アクセラレータ１４１４（たとえば、ハードウェア・アクセラレータ・クラスタ）は、自律運転のための多様な使用法を有する。少なくとも一実施例では、ＰＶＡは、ＡＤＡＳ及び自律車両の主要な処理ステージに使用することができるプログラマブル・ビジョン・アクセラレータであってもよい。少なくとも一実施例では、ＰＶＡの性能は、低電力及び低レイテンシの予測可能な処理を必要とするアルゴリズム・ドメインに良好に適合する。言い換えれば、ＰＶＡは、低レイテンシ及び低電力の予測可能なラン・タイムを必要とする半稠密（ｓｅｍｉ－ｄｅｎｓｅ）又は稠密な規則的計算に対して、データ・セットが小さくても良好に機能する。少なくとも一実施例では、車両１４００などの自律車両では、従来のコンピュータ・ビジョン・アルゴリズムを実行するようにＰＶＡが設計されるが、これは、それらが、物体検出及び整数数値の演算に有効だからである。

たとえば、技術の少なくとも一実施例によれば、ＰＶＡを使用して、コンピュータ・ステレオ・ビジョンが実行されてもよい。少なくとも一実施例では、いくつかの実例においてセミ・グローバル・マッチングに基づくアルゴリズムが使用されてもよいが、これは限定するものではない。少なくとも一実施例では、レベル３～５の自律運転のためのアプリケーションは、動き推定／ステレオ・マッチング（たとえば、動きからの構造化、歩行者認識、車線検出など）をオン・ザ・フライで使用する。少なくとも一実施例では、ＰＶＡは、２つの単眼カメラからの入力に対して、コンピュータ・ステレオ・ビジョン機能を実行してもよい。

少なくとも一実施例では、ＰＶＡを使用して、高密度オプティカル・フローが実行されてもよい。たとえば、少なくとも一実施例では、ＰＶＡは、未加工のＲＡＤＡＲデータを（たとえば４Ｄの高速フーリエ変換を使用して）処理して、処理済みＲＡＤＡＲデータを提供することができる。少なくとも一実施例では、ＰＶＡは、飛行時間の深度処理に使用され、たとえば未加工の飛行時間データを処理することにより、処理済みの飛行時間データが提供される。

少なくとも一実施例では、たとえば限定することなく、物体検出ごとに信頼性の尺度を出力するニューラル・ネットワークを含む、制御及び運転の安全性を強化するための任意のタイプのネットワークを実行するために、ＤＬＡが使用されてもよい。少なくとも一実施例では、信頼性は、他の検出と比較した各検出の確率として、若しくはその相対的な「重み」を提供するものとして表されても、又は解釈されてもよい。少なくとも一実施例では、信頼性によって、どの検出を誤検出ではなく正検出とみなすべきかに関して、システムがさらなる判定を下せるようになる。少なくとも一実施例では、システムは、信頼性に対して閾値を設定し、閾値を超える検出だけを正検出とみなしてもよい。自動緊急ブレーキ（「ＡＥＢ」：ａｕｔｏｍａｔｉｃｅｍｅｒｇｅｎｃｙｂｒａｋｉｎｇ）が使用される実施例では、誤検出によって車両は自動的に緊急ブレーキをかけることになり、これは明らかに望ましくない。少なくとも一実施例では、非常に信頼性の高い検出が、ＡＥＢのトリガとみなされてもよい。少なくとも一実施例では、ＤＬＡは、信頼値を回帰するようにニューラル・ネットワークを実行してもよい。少なくとも一実施例では、ニューラル・ネットワークは、とりわけ境界ボックスの次元、（たとえば別のサブシステムから）取得した地面推定、車両１４００の配向と相関しているＩＭＵセンサ１４６６からの出力、距離、ニューラル・ネットワーク及び／又は他のセンサ（たとえば、ＬＩＤＡＲセンサ１４６４若しくはＲＡＤＡＲセンサ１４６０）から取得した物体の３Ｄロケーション推定などのパラメータの少なくともいくつかのサブセットを、その入力として取ってもよい。

少なくとも一実施例では、ＳｏＣ１４０４のうちの１つ又は複数は、データ・ストア１４１６（たとえばメモリ）を含んでもよい。少なくとも一実施例では、データ・ストア１４１６は、ＳｏＣ１４０４のオン・チップ・メモリであってもよく、このメモリは、ＧＰＵ１４０８及び／又はＤＬＡ上で実行されるニューラル・ネットワークを記憶してもよい。少なくとも一実施例では、データ・ストア１４１６の容量は、冗長性及び安全性のためにニューラル・ネットワークの複数のインスタンスを記憶するのに十分なほど大きくてもよい。少なくとも一実施例では、データ・ストア１４１２は、Ｌ２又はＬ３のキャッシュを備えてもよい。

少なくとも一実施例では、ＳｏＣ１４０４のうちの１つ又は複数は、任意の数のプロセッサ１４１０（たとえば、組み込みプロセッサ）を含んでもよい。少なくとも一実施例では、プロセッサ１４１０は、ブート電力並びに管理機能及び関連するセキュリティ執行に対処するための専用プロセッサ及びサブシステムであってもよいブート及び電力管理プロセッサを含んでもよい。少なくとも一実施例では、ブート及び電力管理プロセッサは、ＳｏＣ１４０４のブート・シーケンスの一部であってもよく、ランタイム電力管理サービスを提供してもよい。少なくとも一実施例では、ブート電力及び管理プロセッサは、クロックと電圧のプログラミング、システムの低電力状態への移行の支援、ＳｏＣ１４０４の熱及び温度センサの管理、並びに／又はＳｏＣ１４０４の電力状態の管理を提供してもよい。少なくとも一実施例では、各温度センサは、その出力周波数が温度に比例するリング発振器として実装されてもよく、ＳｏＣ１４０４は、リング発振器を使用して、ＣＰＵ１４０６、ＧＰＵ１４０８、及び／又はアクセラレータ１４１４の温度を検出してもよい。少なくとも一実施例では、温度が閾値を超えると判定された場合には、ブート及び電力管理プロセッサは、温度不良ルーチンに入り、ＳｏＣ１４０４を低電力状態にし、且つ／又は車両１４００を運転手－安全停止モードにしても（たとえば、車両１４００を安全停止させる）よい。

少なくとも一実施例では、プロセッサ１４１０はさらに、オーディオ処理エンジンとしての役割を果たすことができる組み込みプロセッサのセットを含んでもよい。少なくとも一実施例では、オーディオ処理エンジンは、多重インターフェースを介した多チャネルのオーディオ、及び幅広くフレキシブルな様々なオーディオＩ／Ｏインターフェースのための、完全なハードウェア・サポートを可能にするオーディオ・サブシステムであってもよい。少なくとも一実施例では、オーディオ処理エンジンは、専用ＲＡＭのあるデジタル信号プロセッサを有する専用プロセッサ・コアである。

少なくとも一実施例では、プロセッサ１４１０はさらに、低電力センサ管理及び立ち上げのユース・ケースをサポートするのに必要なハードウェア特徴を提供することができる常時オン・プロセッサ・エンジンを含んでもよい。少なくとも一実施例では、常時オン・プロセッサ・エンジンは、限定することなく、プロセッサ・コア、密結合ＲＡＭ、サポート周辺装置（たとえば、タイマ、及び割込みコントローラ）、様々なＩ／Ｏコントローラ周辺装置、及びルーティング論理を含んでもよい。

少なくとも一実施例では、プロセッサ１４１０はさらに安全クラスタ・エンジンを含んでもよく、このエンジンは限定することなく、自動車用途の安全管理に対処するための専用のプロセッサ・サブシステムを含む。少なくとも一実施例では、安全クラスタ・エンジンは、限定することなく、２つ以上のプロセッサ・コア、密結合ＲＡＭ、サポート周辺装置（たとえば、タイマ、及び割込みコントローラなど）、及び／又はルーティング論理を含んでもよい。安全モードでは、少なくとも一実施例においてロックステップ・モードで２つ以上のコアが動作し、これらの動作間で何らかの差を検出するための比較論理を有する単一コアとして機能してもよい。少なくとも一実施例では、プロセッサ１４１０はさらにリアル・タイム・カメラ・エンジンを含んでもよく、このエンジンは限定することなく、リアル・タイムのカメラ管理に対処するための専用のプロセッサ・サブシステムを含んでもよい。少なくとも一実施例では、プロセッサ１４１０はさらに、高ダイナミック・レンジの信号プロセッサを含んでもよく、この信号プロセッサは、カメラ処理パイプラインの一部であるハードウェア・エンジンである画像信号プロセッサを限定することなく含んでもよい。

少なくとも一実施例では、プロセッサ１４１０は、ビデオ画像合成器を含んでもよく、この合成器は、再生装置のウインドウに最終画像を生成するのにビデオ再生アプリケーションが必要とするビデオ後処理機能を実装する（たとえばマイクロプロセッサに実装された）処理ブロックであってもよい。少なくとも一実施例では、ビデオ画像合成器は、広角カメラ１４７０、周囲カメラ１４７４、及び／又はキャビン内監視カメラ・センサに対して、レンズゆがみ補正を実行してもよい。少なくとも一実施例では、キャビン内監視カメラ・センサは、好ましくは、キャビン内のイベントを識別し、それに適宜応答するように構成された、ＳｏＣ１４０４の別のインスタンスで実行されているニューラル・ネットワークによって監視される。少なくとも一実施例では、キャビン内システムは、セルラー・サービスをアクティブ化し、電話をかけたり、電子メールを書いたり、車両の行き先を変更したり、車両のインフォテイメント・システム及び設定をアクティブ化又は変更したり、音声作動式のウェブ・サーフィンを提供したりするために、限定することなく読唇を実行してもよい。少なくとも一実施例では、ある一定の機能は、車両が自律モードで動作しているときにドライバにとって利用可能になり、それ以外のときには使用不可になる。

少なくとも一実施例では、ビデオ画像合成器は、空間と時間の両方のノイズ低減のための拡張された時間的ノイズ低減を含んでもよい。たとえば、少なくとも一実施例では、ビデオで動きが生じる場合には、ノイズ低減が空間情報に適切に重み付けして、隣接するフレームによって提供される情報の重みを軽くする。少なくとも一実施例では、画像又は画像の一部分が動きを含まない場合には、ビデオ画像合成器により実行される時間的ノイズ低減は、前の画像からの情報を使用して、現在の画像のノイズを低減してもよい。

少なくとも一実施例では、ビデオ画像合成器はまた、入力されたステレオ・レンズ・フレームに対してステレオ平行化を実行するように構成されてもよい。少なくとも一実施例では、ビデオ画像合成器はさらに、オペレーティング・システムのデスクトップが使用中のときに、ユーザ・インターフェースを合成するために使用されてもよく、ＧＰＵ１４０８は、新規の表面を継続的にレンダリングする必要がなくなる。少なくとも一実施例では、ＧＰＵ１４０８の電源が入れられ、アクティブで３Ｄレンダリングを行っているとき、性能及び応答性を向上させるために、ビデオ画像合成器を使用してＧＰＵ１４０８をオフロードしてもよい。

少なくとも一実施例では、ＳｏＣ１４０４のうちの１つ又は複数はさらに、ビデオ及びカメラからの入力を受信するためのモバイル・インダストリ・プロセッサ・インターフェース（「ＭＩＰＩ」：ｍｏｂｉｌｅｉｎｄｕｓｔｒｙｐｒｏｃｅｓｓｏｒｉｎｔｅｒｆａｃｅ）のカメラ直列インターフェース、高速インターフェース、並びに／又はカメラ及び関連ピクセルの入力機能に使用されてもよいビデオ入力ブロックを含んでもよい。少なくとも一実施例では、ＳｏＣ１４０４のうちの１つ又は複数はさらに、入力／出力コントローラを含んでもよく、このコントローラはソフトウェアによって制御されてもよく、特定の役割に縛られていないＩ／Ｏ信号を受信するために使用されてもよい。

少なくとも一実施例では、ＳｏＣ１４０４のうちの１つ又は複数はさらに、周辺装置、オーディオ・エンコーダ／デコーダ（「コーデック」）、電力管理、及び／又は他の装置との通信を可能にするための幅広い周辺装置インターフェースを含んでもよい。ＳｏＣ１４０４は、（たとえば、ギガビット・マルチメディア・シリアル・リンク及びイーサネット（登録商標）を介して接続された）カメラからのデータ、センサ（たとえば、イーサネット（登録商標）を介して接続されてもよいＬＩＤＡＲセンサ１４６４、ＲＡＤＡＲセンサ１４６０など）からのデータ、バス１４０２からのデータ（たとえば、車両１４００のスピード、ハンドル位置など）、（たとえば、イーサネット（登録商標）又はＣＡＮバスを介して接続された）ＧＮＳＳセンサ１４５８からのデータなどを処理するために使用されてもよい。少なくとも一実施例では、ＳｏＣ１４０４のうちの１つ又は複数はさらに、専用の高性能大容量ストレージ・コントローラを含んでもよく、このコントローラは独自のＤＭＡエンジンを含んでもよく、ルーチンのデータ管理タスクからＣＰＵ１４０６を解放するために使用されてもよい。

少なくとも一実施例では、ＳｏＣ１４０４は、自動化レベル３～５に及ぶフレキシブルなアーキテクチャを有するエンドツーエンドのプラットフォームであってもよく、それにより、多様性及び冗長性を得るためにコンピュータ・ビジョン及びＡＤＡＳ技法を活用し効率的に利用する包括的な機能的安全性アーキテクチャが提供され、フレキシブルで、信頼性の高い運転ソフトウェア・スタックが、深層学習ツールとともに提供される。少なくとも一実施例では、ＳｏＣ１４０４は、従来のシステムより高速で、信頼性が高く、さらにはエネルギー効率及び空間効率が高い。たとえば、少なくとも一実施例では、アクセラレータ１４１４は、ＣＰＵ１４０６、ＧＰＵ１４０８、及びデータ・ストア１４１６と組み合わされると、レベル３～５の自律車両のための高速で効率的なプラットフォームを実現することができる。

少なくとも一実施例では、コンピュータ・ビジョン・アルゴリズムはＣＰＵ上で実行されてもよく、このアルゴリズムは、Ｃプログラミング言語などの高レベル・プログラミング言語を使用して構成されて、多様な視覚データにわたって多様な処理アルゴリズムを実行してもよい。しかし、少なくとも一実施例では、ＣＰＵは、多くのコンピュータ・ビジョン・アプリケーションの性能要件、たとえば実行時間及び電力消費に関する要件などを満足できないことが多い。少なくとも一実施例では、多くのＣＰＵは、車両内のＡＤＡＳアプリケーション及び現実的なレベル３～５の自律車両において使用される複雑な物体検出アルゴリズムを、リアル・タイムで実行することができない。

本明細書に記載の実施例は、複数のニューラル・ネットワークを同時に且つ／又は順番に実行できるようにし、結果を組み合わせて、レベル３～５の自律運転機能を可能にすることができる。たとえば、少なくとも一実施例では、ＤＬＡ又は個別ＧＰＵ（たとえば、ＧＰＵ１４２０）上で実行しているＣＮＮは、テキスト及び単語認識を含んでもよく、ニューラル・ネットワークがそれについて特に訓練されてこなかった標識を含む交通標識を、スーパーコンピュータが読み、理解できるようにする。少なくとも一実施例では、ＤＬＡはさらに、標識を識別し、解釈し、標識の意味的理解を提供することができ、その意味的理解を、ＣＰＵコンプレックス上で実行されている経路計画モジュールに渡すことができるニューラル・ネットワークを含んでもよい。

少なくとも一実施例では、レベル３、４、又は５の運転に関して、複数のニューラル・ネットワークが同時に実行されてもよい。たとえば、少なくとも一実施例では、電光と併せて「注意：点滅時は凍結状態」と示される警告標識は、いくつかのニューラル・ネットワークによって別々に解釈されても、集合的に解釈されてもよい。少なくとも一実施例では、標識自体は、第１の導入済みニューラル・ネットワーク（たとえば、訓練されてきたニューラル・ネットワーク）によって交通標識として識別されてもよく、「点滅時は凍結状態」という文字は、第２の導入済みニューラル・ネットワークによって解釈されてもよく、点滅光が検出された場合には、このニューラル・ネットワークが、凍結状態が存在することを車両の（好ましくはＣＰＵコンプレックス上で実行している）経路計画ソフトウェアに通知する。少なくとも一実施例では、点滅光は、第３の導入済みニューラル・ネットワークを複数のフレームにわたって動作させることによって識別されてもよく、点滅光の存在（又は存在しないこと）が、車両の経路計画ソフトウェアに通知される。少なくとも一実施例では、３つすべてのニューラル・ネットワークが、ＤＬＡ内及び／又はＧＰＵ１４０８上などで同時に実行されてもよい。

少なくとも一実施例では、顔認識及び車両所有者識別のためのＣＮＮは、カメラ・センサからのデータを使用して、車両１４００の承認済みのドライバ及び／又は所有者の存在を識別してもよい。少なくとも一実施例では、常時オンのセンサ処理エンジンを使用して、所有者がドライバ用ドアに近づいてきたときに車両を解錠し、ライトを点灯させ、所有者が車両から離れるときには、セキュリティ・モードで車両を使用不可にしてもよい。こうして、ＳｏＣ１４０４は、窃盗及び／又は自動車乗っ取りに対するセキュリティを実現する。

少なくとも一実施例では、緊急車両の検出及び識別のためのＣＮＮは、マイクロフォン１４９６からのデータを使用して、緊急車両のサイレンを検出及び識別してもよい。少なくとも一実施例では、ＳｏＣ１４０４は、環境及び市街地の音を分類するとともに、視覚データを分類するためにＣＮＮを使用する。少なくとも一実施例では、ＤＬＡ上で実行されるＣＮＮは、緊急車両が近づいてくる相対的なスピードを（たとえばドップラー効果を使用することによって）識別するように訓練される。少なくとも一実施例では、ＣＮＮはまた、ＧＮＳＳセンサ１４５８によって識別される、車両が稼働している地域に特有の緊急車両を識別するように訓練されてもよい。少なくとも一実施例では、欧州で稼働している場合には、ＣＮＮは欧州のサイレンを検出しようとし、米国の場合には、北米のサイレンだけを識別しようとする。少なくとも一実施例では、緊急車両が検出されると、緊急車両安全ルーチンを実行するための制御プログラムを使用して、車両の速度を落とし、道路脇に寄せ、車両を停止させ、且つ／又は緊急車両が通過するまで、超音波センサ１４６２を併用して車両をアイドリングにしてもよい。

少なくとも一実施例では、車両１４００はＣＰＵ１４１８（たとえば、個別ＣＰＵ又はｄＣＰＵ）を含んでもよく、このＣＰＵは高速相互接続（たとえば、ＰＣＩｅ）を介してＳｏＣ１１０４に結合されてもよい。少なくとも一実施例では、ＣＰＵ１４１８は、たとえばＸ８６プロセッサを含んでもよい。ＣＰＵ１４１８は、たとえば、ＡＤＡＳセンサとＳｏＣ１４０４の間で潜在的に不整合な結果を調停すること、並びに／又はコントローラ１４３６及び／若しくはチップ上のインフォテイメント・システム（「インフォテイメントＳｏＣ」）１４３０の状態及び健全性を監視することを含め、様々な機能のうちの任意の機能を実行するために使用されてもよい。

少なくとも一実施例では、車両１４００はＧＰＵ１４２０（たとえば、個別ＧＰＵ又はｄＧＰＵ）を含んでもよく、このＧＰＵは高速相互接続（たとえば、ＮＶＩＤＩＡのＮＶＬＩＮＫ）を介してＳｏＣ１４０４に結合されてもよい。少なくとも一実施例では、ＧＰＵ１４２０は、冗長な及び／又は異なるニューラル・ネットワークを実行することなどによって、追加の人工知能機能を提供してもよく、車両１４００のセンサからの入力（たとえば、センサ・データ）に少なくとも部分的に基づき、ニューラル・ネットワークを訓練及び／又は更新するために使用されてもよい。

少なくとも一実施例では、車両１４００はさらに、ネットワーク・インターフェース１４２４を含んでもよく、このインターフェースは限定することなく、ワイヤレス・アンテナ１４２６（たとえば、セルラー・アンテナ、Ｂｌｕｅｔｏｏｔｈアンテナなど、異なる通信プロトコル向けの１つ又は複数のワイヤレス・アンテナ１４２６）を含んでもよい。少なくとも一実施例では、クラウド（たとえば、サーバ及び／又は他のネットワーク・デバイス）、他の車両、及び／又はコンピューティング・デバイス（たとえば、乗員のクライアント・デバイス）とのインターネットを介したワイヤレス接続を可能にするために、ネットワーク・インターフェース１４２４が使用されてもよい。少なくとも一実施例では、他の車両と通信するために、車両１４０と他の車両との間に直接リンクが確立されてもよく、且つ／又は（たとえば、ネットワークにわたって、且つインターネットを介して）間接リンクが確立されてもよい。少なくとも一実施例では、直接リンクは、車車間通信リンクを使用して提供されてもよい。少なくとも一実施例では、車車間通信リンクは、車両１４００の近傍の車両（たとえば、車両１４００の前方、側方、及び／又は後方の車両）についての情報を車両１４００に提供してもよい。少なくとも一実施例では、前述した機能は、車両１４００の協調型アダプティブ・クルーズ・コントロール機能の一部であってもよい。

少なくとも一実施例では、ネットワーク・インターフェース１４２４は、変調及び復調の機能を提供し、コントローラ１４３６がワイヤレス・ネットワークを介して通信できるようにするＳｏＣを含んでもよい。少なくとも一実施例では、ネットワーク・インターフェース１４２４は、ベースバンドから無線周波数へのアップ・コンバージョン、及び無線周波数からベースバンドへのダウン・コンバージョンのための無線周波数フロント・エンドを含んでもよい。少なくとも一実施例では、周波数変換は、任意の技術的に実行可能なやり方で実行されてもよい。たとえば、周波数変換は、よく知られたプロセスにより、且つ／又はスーパー・ヘテロダイン・プロセスを使用して実行することができる。少なくとも一実施例では、無線周波数フロント・エンド機能は、別個のチップによって提供されてもよい。少なくとも一実施例では、ネットワーク・インターフェースは、ＬＴＥ、ＷＣＤＭＡ、ＵＭＴＳ、ＧＳＭ、ＣＤＭＡ２０００、Ｂｌｕｅｔｏｏｔｈ、ＢｌｕｅｔｏｏｔｈＬＥ、Ｗｉ－Ｆｉ、Ｚ－Ｗａｖｅ、ＺｉｇＢｅｅ、ＬｏＲａＷＡＮ、及び／又は他のワイヤレス・プロトコルを介して通信するためのワイヤレス機能を含んでもよい。

少なくとも一実施例では、車両１４００はさらにデータ・ストア１４２８を含んでもよく、このデータ・ストアは限定することなく、オフ・チップ（たとえばＳｏＣ１４０４上にない）ストレージを含んでもよい。少なくとも一実施例では、データ・ストア１４２８は、ＲＡＭ、ＳＲＡＭ、ダイナミック・ランダム・アクセス・メモリ（「ＤＲＡＭ」）、ビデオ・ランダム・アクセス・メモリ（「ＶＲＡＭ」：ｖｉｄｅｏｒａｎｄｏｍ－ａｃｃｅｓｓｍｅｍｏｒｙ）、フラッシュ、ハード・ディスク、並びに／又は少なくとも１ビットのデータを記憶することができる他の構成要素及び／若しくはデバイスを含む１つ若しくは複数のストレージ要素を、限定することなく含んでもよい。

少なくとも一実施例では、車両１４００はさらに、マッピング、知覚、占有グリッド生成、及び／又は経路計画の機能を支援するためのＧＮＳＳセンサ１４５８（たとえば、ＧＰＳ及び／又は補助ＧＰＳセンサ）を含んでもよい。少なくとも一実施例では、イーサネット（登録商標）からシリアル（たとえばＲＳ－２３２）へのブリッジを有するＵＳＢコネクタを使用するＧＰＳをたとえば限定することなく含む任意の数のＧＮＳＳセンサ１４５８が使用されてもよい。

少なくとも一実施例では、車両１４００はさらに、ＲＡＤＡＲセンサ１４６０を含んでもよい。ＲＡＤＡＲセンサ１４６０は、暗闇及び／又は厳しい気象条件の中でも、長距離の車両検出を行うために車両１４００によって使用されてもよい。少なくとも一実施例では、ＲＡＤＡＲの機能的安全性レベルは、ＡＳＩＬＢであってもよい。ＲＡＤＡＲセンサ１４６０は、制御のために（たとえば、ＲＡＤＡＲセンサ１４６０によって生成されたデータを送信するために）、また物体追跡データにアクセスするために、ＣＡＮ及び／又はバス１４０２を使用してもよく、いくつかの実例では、未加工データにアクセスするためにイーサネット（登録商標）にアクセスできる。少なくとも一実施例では、多様なタイプのＲＡＤＡＲセンサが使用されてもよい。たとえば限定することなく、ＲＡＤＡＲセンサ１４６０は、前方、後方、及び側方のＲＡＤＡＲ使用に好適であってもよい。少なくとも一実施例では、ＲＡＤＡＲセンサ１４６０のうちの１つ又は複数は、パルス・ドップラーＲＡＤＡＲセンサである。

少なくとも一実施例では、ＲＡＤＡＲセンサ１４６０は、狭視野の長距離、広視野の短距離、側面を網羅する短距離など、異なる構成を含んでもよい。少なくとも一実施例では、長距離ＲＡＤＡＲは、アダプティブ・クルーズ・コントロール機能のために使用されてもよい。少なくとも一実施例では、長距離ＲＡＤＡＲシステムは、２つ以上の独立した走査によって実現される２５０ｍの範囲内などの広視野を提供してもよい。少なくとも一実施例では、ＲＡＤＡＲセンサ１４６０は、静的物体と移動している物体とを区別しやすくしてもよく、緊急ブレーキ支援及び前方衝突警告を行うためにＡＤＡＳシステム１４３８によって使用されてもよい。少なくとも一実施例では、長距離ＲＡＤＡＲシステムに含まれるセンサ１４６０は、複数の（たとえば６つ以上の）固定ＲＡＤＡＲアンテナ、並びに高速ＣＡＮ及びＦｌｅｘＲａｙインターフェースを有するモノスタティックのマルチモードＲＡＤＡＲを、限定することなく含んでもよい。少なくとも一実施例では、６つのアンテナがある場合、中央の４つのアンテナは、隣接した車線からの干渉が最小の状態で、より高速で車両１４００の周囲を記録するように設計された集中したビーム・パターンを生成してもよい。少なくとも一実施例では、他の２つのアンテナは、視野を拡張してもよく、車両１４００の車線に入る又はそこから出る車両を迅速に検出するのを可能にする。

少なくとも一実施例では、中距離ＲＡＤＡＲシステムは、一例として最大１６０ｍ（前方）、又は８０ｍ（後方）の範囲、及び最大４２度（前方）、又は１５０度（後方）の視野を含んでもよい。少なくとも一実施例では、短距離ＲＡＤＡＲシステムは、限定することなく、後方バンパの両端部に設置されるように設計された任意の数のＲＡＤＡＲセンサ１４６０を含んでもよい。後方バンパの両端部に設置されたとき、少なくとも一実施例では、ＲＡＤＡＲセンサ・システムは、後方及び車両隣の死角を常に監視する２本のビームを生成してもよい。少なくとも一実施例では、短距離ＲＡＤＡＲシステムは、死角検出及び／又は車線変更支援を行うために、ＡＤＡＳシステム１４３８において使用されてもよい。

少なくとも一実施例では、車両１４００はさらに、超音波センサ１４６２を含んでもよい。少なくとも一実施例では、超音波センサ１４６２は、車両１４００の前方、後方、及び／又は側方に配置されてもよく、駐車支援のため、且つ／又は占有グリッドを生成し更新するために使用されてもよい。少なくとも一実施例では、多様な超音波センサ１４６２が使用されてもよく、異なる検出範囲（たとえば、２．５ｍ、４ｍ）には異なる超音波センサ１４６２が使用されてもよい。少なくとも一実施例では、超音波センサ１４６２は、機能的安全性レベルＡＳＩＬＢで動作してもよい。

少なくとも一実施例では、車両１４００は、ＬＩＤＡＲセンサ１４６４を含んでもよい。ＬＩＤＡＲセンサ１４６４は、物体及び歩行者の検出、緊急ブレーキ、衝突回避、及び／又は他の機能のために使用されてもよい。少なくとも一実施例では、ＬＩＤＡＲセンサ１４６４は、機能的安全性レベルＡＳＩＬＢであってもよい。少なくとも一実施例では、車両１４００は、複数のＬＩＤＡＲセンサ１４６４（たとえば、２つ、４つ、６つなど）を含んでもよく、これらのセンサは、（たとえばデータをギガビット・イーサネット（登録商標）・スイッチに提供するために）イーサネット（登録商標）を使用してもよい。

少なくとも一実施例では、ＬＩＤＡＲセンサ１４６４は、３６０度の視野について、物体及びそれらの距離のリストを提供可能であってもよい。少なくとも一実施例では、市販のＬＩＤＡＲセンサ１４６４は、たとえば宣伝された範囲がおおよそ１００ｍであり、精度が２ｃｍ～３ｃｍであり、１００Ｍｂｐｓのイーサネット（登録商標）接続をサポートしてもよい。少なくとも一実施例では、１つ又は複数の非突出型ＬＩＤＡＲセンサ１４６４が使用されてもよい。こうした実施例では、ＬＩＤＡＲセンサ１４６４は、車両１４００の前方、後方、側方、及び／又は角に組み込むことができる小さいデバイスとして実装されてもよい。少なくとも一実施例では、こうした実施例のＬＩＤＡＲセンサ１４６４は、最大１２０度の水平視野、及び３５度の垂直視野を、低反射性の物体に対しても２００ｍの範囲で提供してもよい。少なくとも一実施例では、前方に取り付けられたＬＩＤＡＲセンサ１４６４は、４５度～１３５度の水平視野をもたらすように構成されてもよい。

少なくとも一実施例では、３ＤフラッシュＬＩＤＡＲなどのＬＩＤＡＲ技術も使用されてよい。３ＤフラッシュＬＩＤＡＲは、レーザのフラッシュを送信源として使用して、車両１４００の周囲を最大でおおよそ２００ｍまで照射する。少なくとも一実施例では、フラッシュＬＩＤＡＲユニットは、限定することなくレセプタを含み、このレセプタは、レーザ・パルスの通過時間及び各ピクセルにおける反射光を記録し、それらは、車両１４００から物体までの範囲に対応する。少なくとも一実施例では、フラッシュＬＩＤＡＲによって、非常に正確でゆがみのない周囲画像が、レーザのフラッシュごとに生成できるようになる。少なくとも一実施例では、４つのフラッシュＬＩＤＡＲが、車両１４００の各側面に１つ導入されてもよい。少なくとも一実施例では、３ＤフラッシュＬＩＤＡＲシステムは、ファン以外に可動部品のない半導体３Ｄ凝視アレイ（ｓｔａｒｉｎｇａｒｒａｙ）のＬＩＤＡＲカメラ（たとえば、非走査型ＬＩＤＡＲデバイス）を、限定することなく含む。少なくとも一実施例では、フラッシュＬＩＤＡＲデバイスは、フレーム当たり５ナノ秒のクラスＩ（目に安全な）レーザ・パルスを使用してもよく、３Ｄ範囲の点群及び位置同期された（ｃｏ－ｒｅｇｉｓｔｅｒｅｄ）強度データの形で反射レーザ光を捕捉してもよい。

少なくとも一実施例では、車両はさらにＩＭＵセンサ１４６６を含んでもよい。少なくとも一実施例では、ＩＭＵセンサ１４６６は、少なくとも一実施例では、車両１４００の後方車軸の中央に位置付けられてもよい。少なくとも一実施例では、ＩＭＵセンサ１４６６は、たとえば限定することなく、加速度計、磁力計、ジャイロスコープ、磁気コンパス、及び／又は他のタイプのセンサを含んでもよい。６軸の用途など少なくとも一実施例では、ＩＭＵセンサ１４６６は限定することなく、加速度計及びジャイロスコープを含んでもよい。９軸の用途など少なくとも一実施例では、ＩＭＵセンサ１４６６は限定することなく、加速度計、ジャイロスコープ、及び磁力計を含んでもよい。

少なくとも一実施例では、ＩＭＵセンサ１４６６は、微小電気機械システム（「ＭＥＭＳ」：ｍｉｃｒｏ－ｅｌｅｃｔｒｏ－ｍｅｃｈａｎｉｃａｌｓｙｓｔｅｍｓ）慣性センサ、高感度ＧＰＳ受信機、及び先進のＫａｌｍａｎフィルタリング・アルゴリズムを組み合わせて、位置、速度、及び姿勢の推定値を提供する小型の高性能ＧＰＳ補強型慣性航法システム（「ＧＰＳ／ＩＮＳ」：ＧＰＳ－ＡｉｄｅｄＩｎｅｒｔｉａｌＮａｖｉｇａｔｉｏｎＳｙｓｔｅｍ）として実装されてもよい。少なくとも一実施例では、ＩＭＵセンサ１４６６により、車両１４００は、速度変化を直接観察しそれをＧＰＳからＩＭＵセンサ１４６６に相関させることによって、磁気センサからの入力を必要とせずに方位を推定できるようになる。少なくとも一実施例では、ＩＭＵセンサ１４６６及びＧＮＳＳセンサ１４５８は、単一の統合ユニットに組み合わされてもよい。

少なくとも一実施例では、車両１４００は、車両１４００の中及び／又はその周りに設置されたマイクロフォン１４９６を含んでもよい。少なくとも一実施例では、マイクロフォン１４９６は、とりわけ緊急車両の検出及び識別のために使用されてもよい。

少なくとも一実施例では、車両１４００はさらに、ステレオ・カメラ１４６８、広角カメラ１４７０、赤外線カメラ１４７２、周囲カメラ１４７４、長距離カメラ１４９８、中距離カメラ１４７６、及び／又は他のカメラ・タイプを含む任意の数のカメラ・タイプを含んでもよい。少なくとも一実施例では、カメラは、車両１４００の全周囲の周りで画像データを捕捉するために使用されてもよい。少なくとも一実施例では、使用されるカメラのタイプは、車両１４００に応じて異なる。少なくとも一実施例では、車両１４００の周りで必要な被写域を提供するために、カメラ・タイプの任意の組合せが使用されてもよい。少なくとも一実施例では、カメラの数は、実施例に応じて異なってもよい。たとえば、少なくとも一実施例では、車両１４００は６台のカメラ、７台のカメラ、１０台のカメラ、１２台のカメラ、又は別の数のカメラを含むことができる。少なくとも一実施例では、カメラは、一例として限定することなく、ギガビット・マルチメディア・シリアル・リンク（「ＧＭＳＬ」：ＧｉｇａｂｉｔＭｕｌｔｉｍｅｄｉａＳｅｒｉａｌＬｉｎｋ）及び／又はギガビット・イーサネット（登録商標）をサポートしてもよい。少なくとも一実施例では、各カメラは、図１４Ａ及び図１４Ｂに関して本明細書でさらに詳細に上で説明されている。

少なくとも一実施例では、車両１４００はさらに、振動センサ１４４２を含んでもよい。少なくとも一実施例では、振動センサ１４４２は、車軸など、車両１４００の構成要素の振動を測定してもよい。たとえば、少なくとも一実施例では、振動の変化は、路面の変化を示すことがある。少なくとも一実施例では、２つ以上の振動センサ１４４２が使用される場合には、路面の摩擦又はすべり量を判定するために振動の差が使用されてもよい（たとえば、動力により駆動される車軸と自由回転する車軸との間に振動差がある場合）。

少なくとも一実施例では、車両１４００は、ＡＤＡＳシステム１４３８を含んでもよい。ＡＤＡＳシステム１４３８は、限定することなく、いくつかの実例においてＳｏＣを含んでもよい。少なくとも一実施例では、ＡＤＡＳシステム１４３８は、限定することなく、任意の数及び任意の組合せの、自律／アダプティブ／自動のクルーズ・コントロール（「ＡＣＣ」：ａｕｔｏｎｏｍｏｕｓ／ａｄａｐｔｉｖｅ／ａｕｔｏｍａｔｉｃｃｒｕｉｓｅｃｏｎｔｒｏｌ）システム、協調型アダプティブ・クルーズ・コントロール（「ＣＡＣＣ」：ｃｏｏｐｅｒａｔｉｖｅａｄａｐｔｉｖｅｃｒｕｉｓｅｃｏｎｔｒｏｌ）システム、正面衝突警告（「ＦＣＷ」：ｆｏｒｗａｒｄｃｒａｓｈｗａｒｎｉｎｇ）システム、自動緊急ブレーキ（「ＡＥＢ」：ａｕｔｏｍａｔｉｃｅｍｅｒｇｅｎｃｙｂｒａｋｉｎｇ）システム、車線逸脱警告（「ＬＤＷ」：ｌａｎｅｄｅｐａｒｔｕｒｅｗａｒｎｉｎｇ）システム、車線維持支援（「ＬＫＡ」：ｌａｎｅｋｅｅｐａｓｓｉｓｔ）システム、死角警告（「ＢＳＷ」：ｂｌｉｎｄｓｐｏｔｗａｒｎｉｎｇ）システム、後方クロス・トラフィック警告（「ＲＣＴＷ」：ｒｅａｒｃｒｏｓｓ－ｔｒａｆｆｉｃｗａｒｎｉｎｇ）システム、衝突警告（「ＣＷ」：ｃｏｌｌｉｓｉｏｎｗａｒｎｉｎｇ）システム、車線センタリング（「ＬＣ」：ｌａｎｅｃｅｎｔｅｒｉｎｇ）システム、並びに／又は他のシステム、特徴、及び／若しくは機能を含んでもよい。

少なくとも一実施例では、ＡＣＣシステムは、ＲＡＤＡＲセンサ１４６０、ＬＩＤＡＲセンサ１４６４、及び／又は任意の数のカメラを使用してもよい。少なくとも一実施例では、ＡＣＣシステムは、縦方向ＡＣＣシステム及び／又は横方向ＡＣＣシステムを含んでもよい。少なくとも一実施例では、縦方向ＡＣＣシステムは、車両１４００の直前の車両までの距離を監視及び制御し、車両１４００のスピードを自動的に調節して、前の車両からの安全な距離を維持する。少なくとも一実施例では、横方向ＡＣＣシステムは、距離の維持を実行し、必要なときに車線変更するよう車両１４００に通知する。少なくとも一実施例では、横方向ＡＣＣは、ＬＣ及びＣＷなどの他のＡＤＡＳ用途に関係する。

少なくとも一実施例では、ＣＡＣＣシステムは、他の車両からの情報を使用し、この情報は、ワイヤレス・リンクにより、又は間接的にネットワーク接続を介して（たとえばインターネットを介して）、他の車両からネットワーク・インターフェース１４２４及び／又はワイヤレス・アンテナ１４２６により受信されてもよい。少なくとも一実施例では、車車間（「Ｖ２Ｖ」：ｖｅｈｉｃｌｅ－ｔｏ－ｖｅｈｉｃｌｅ）通信リンクによって直接リンクが提供されてもよく、一方インフラストラクチャ車間（「Ｉ２Ｖ」：ｉｎｆｒａｓｔｒｕｃｔｕｒｅ－ｔｏ－ｖｅｈｉｃｌｅ）通信リンクによって間接リンクが提供されてもよい。一般に、Ｖ２Ｖ通信の概念は、すぐ前の先行車両（たとえば、車両１４００のすぐ前で同じ車線にいる車両）についての情報を提供し、Ｉ２Ｖ通信の概念は、さらにその前の交通についての情報を提供する。少なくとも一実施例では、ＣＡＣＣシステムは、Ｉ２ＶとＶ２Ｖの情報源のいずれか又は両方を含んでもよい。少なくとも一実施例では、車両１４００の前の車両についての情報があれば、ＣＡＣＣシステムは信頼性をさらに高めることができ、交通の流れをより円滑にし、路上での渋滞を低減できる可能性を有する。

少なくとも一実施例では、ＦＣＷシステムは、危険物に対してドライバに忠告するように設計され、それによりドライバは修正措置を取ることができる。少なくとも一実施例では、ＦＣＷシステムは正面カメラ及び／又はＲＡＤＡＲセンサ１４６０を使用し、これらは、ディスプレイ、スピーカ、及び／又は振動構成要素などのドライバへのフィードバックに電気的に結合されている専用のプロセッサ、ＤＳＰ、ＦＰＧＡ、及び／又はＡＳＩＣに結合されている。少なくとも一実施例では、ＦＣＷシステムは、音、視覚的警告、振動、及び／又はクイック・ブレーキ・パルスなどの形で警告を提供してもよい。

少なくとも一実施例では、ＡＥＢシステムは、別の車両又は他の物体との差し迫った正面衝突を検出し、指定された時間内又は距離パラメータ内にドライバが修正措置を取らない場合には、自動でブレーキをかけてもよい。少なくとも一実施例では、ＡＥＢシステムは、専用のプロセッサ、ＤＳＰ、ＦＰＧＡ、及び／又はＡＳＩＣに結合された正面カメラ及び／又はＲＡＤＡＲセンサ１４６０を使用してもよい。少なくとも一実施例では、ＡＥＢシステムが危険物を検出したとき、ＡＥＢシステムは通常、修正措置を取って衝突を避けるよう最初にドライバに忠告し、ドライバが修正措置を取らない場合には、ＡＥＢシステムは、予測される衝突を防ぐ又は少なくともその衝撃を軽減するために自動的にブレーキをかけてもよい。少なくとも一実施例では、ＡＥＢシステムは、ダイナミック・ブレーキ・サポート及び／又は衝突直前ブレーキなどの技法を含んでもよい。

少なくとも一実施例では、ＬＤＷシステムは、車両１４００が車線の目印に交差したときにドライバに忠告するために、ハンドル又は座席の振動など、視覚的、聴覚的、及び／又は触覚的な警告を提供する。少なくとも一実施例では、ドライバが方向指示器を作動させることによって意図的な車線逸脱を示す場合には、ＬＤＷシステムは作動しない。少なくとも一実施例では、ＬＤＷシステムは、正面カメラを使用してもよく、これは、ディスプレイ、スピーカ、及び／又は振動構成要素などのドライバへのフィードバックに電気的に結合することができる専用のプロセッサ、ＤＳＰ、ＦＰＧＡ、及び／又はＡＳＩＣに結合されている。少なくとも一実施例では、ＬＫＡシステムは、ＬＤＷシステムの変形形態である。ＬＫＡシステムは、車両１４００が車線からはみ出し始めた場合に、車両１４００を修正するように操縦入力又はブレーキ制御を提供する。

少なくとも一実施例では、ＢＳＷシステムは、自動車の死角にある車両を検出し、ドライバに警告する。少なくとも一実施例では、ＢＳＷシステムは、視覚的、聴覚的、及び／又は触覚的なアラートを提供して、合流又は車線変更が安全ではないことを示してもよい。少なくとも一実施例では、ＢＳＷシステムは、ドライバが方向指示器を使用したときに追加の警告を提供してもよい。少なくとも一実施例では、ＢＳＷシステムは、専用のプロセッサ、ＤＳＰ、ＦＰＧＡ、及び／又はＡＳＩＣに結合された背面カメラ及び／又はＲＡＤＡＲセンサ１４６０を使用してもよく、これらの専用のプロセッサ、ＤＳＰ、ＦＰＧＡ、及び／又はＡＳＩＣは、ディスプレイ、スピーカ、及び／又は振動構成要素などのドライバへのフィードバックに電気的に結合されている。

少なくとも一実施例では、ＲＣＴＷシステムは、車両１４００の後退時に、後方カメラの範囲外に物体が検出されたときに、視覚的、聴覚的、及び／又は触覚的な通知を提供してもよい。少なくとも一実施例では、ＲＣＴＷシステムは、衝突を回避するために確実に車両ブレーキがかけられるように、ＡＥＢシステムを含む。少なくとも一実施例では、ＲＣＴＷシステムは、１つ又は複数の背面ＲＡＤＡＲセンサ１４６０を使用してもよく、これはディスプレイ、スピーカ、及び／又は振動構成要素などのドライバへのフィードバックに電気的に結合された専用のプロセッサ、ＤＳＰ、ＦＰＧＡ、及び／又はＡＳＩＣに結合されている。

少なくとも一実施例では、従来のＡＤＡＳシステムは、誤検出結果を出しがちなことがあり、これはドライバにとっては迷惑で気が散るものであり得るが、通常は大したことにはならない。なぜなら、従来のＡＤＡＳシステムは、ドライバに忠告し、安全を要する状態が本当に存在し、それに適宜対応するかどうかを、ドライバが判断できるようにするからである。少なくとも一実施例では、結果が矛盾する場合、一次コンピュータ（たとえば第１のコントローラ１４３６）からの結果に従うか、又は二次コンピュータ（たとえば、第２のコントローラ１４３６）からの結果に従うかどうかを、車両１４００自体が判断する。たとえば、少なくとも一実施例では、ＡＤＡＳシステム１４３８は、バックアップ・コンピュータの合理性モジュールに知覚情報を抵抗するための、バックアップ及び／又は二次コンピュータであってもよい。少なくとも一実施例では、バックアップ・コンピュータの合理性モニタが、ハードウェア構成要素上の冗長性の多様なソフトウェアを実行して、知覚の誤り及び動的な運転タスクを検出してもよい。少なくとも一実施例では、ＡＤＡＳシステム１４３８からの出力は、監視ＭＣＵに提供されてもよい。少なくとも一実施例では、一次コンピュータからの出力と二次コンピュータからの出力が矛盾する場合には、監視ＭＣＵが、安全な動作を確保するために矛盾をどのように調和させるかを判定する。

少なくとも一実施例では、一次コンピュータは、一次コンピュータの選択した結果の信頼性を示す信頼性スコアを、監視ＭＣＵに提供するように構成されてもよい。少なくとも一実施例では、信頼性スコアが閾値を超える場合には、二次コンピュータが矛盾する又は一貫性のない結果を提供しているかどうかに関わらず、監視ＭＣＵは一次コンピュータの指示に従ってもよい。少なくとも一実施例では、信頼性スコアが閾値を満足せず、一次コンピュータと二次コンピュータが異なる結果（たとえば、矛盾）を示す場合には、監視ＭＣＵは、コンピュータ同士を調停して、適切な結果を判定してもよい。

少なくとも一実施例では、二次コンピュータが誤アラームを提供する条件を、一次コンピュータと二次コンピュータからの出力に少なくとも部分的に基づき判定するように訓練及び構成されたニューラル・ネットワークを、監視ＭＣＵが実行するように構成されてもよい。少なくとも一実施例では、監視ＭＣＵのニューラル・ネットワークは、二次コンピュータの出力が信用されてもよいときと、信用できないときとを学習してもよい。たとえば、少なくとも一実施例では、二次コンピュータがＲＡＤＡＲベースのＦＣＷシステムである場合、監視ＭＣＵのニューラル・ネットワークは、アラームをトリガする排水溝の格子又はマンホール・カバーなど、実際には危険物ではない金属物体をＦＣＷシステムが識別するときを学習してもよい。少なくとも一実施例では、二次コンピュータがカメラ・ベースのＬＤＷシステムである場合、自転車や歩行者が存在し、車線逸脱が実際には最も安全な操作であるときに、監視ＭＣＵのニューラル・ネットワークはＬＤＷを無効にするように学習してもよい。少なくとも一実施例では、監視ＭＣＵは、ニューラル・ネットワークを関連するメモリとともに実行するのに好適なＤＬＡ又はＧＰＵのうちの少なくとも１つを含んでもよい。少なくとも一実施例では、監視ＭＣＵは、ＳｏＣ１４０４の構成要素を備えても、且つ／又はその構成要素として含まれてもよい。

少なくとも一実施例では、ＡＤＡＳシステム１４３８は、コンピュータ・ビジョンの従来のルールを使用してＡＤＡＳ機能を実行する二次コンピュータを含んでもよい。少なくとも一実施例では、二次コンピュータは、従来のコンピュータ・ビジョン・ルール（ｉｆ－ｔｈｅｎルール）を使用してもよく、ニューラル・ネットワークが監視ＭＣＵに存在することによって、信頼性、安全性、及び性能が向上してもよい。たとえば、少なくとも一実施例では、多様な実装及び意図的な非同一性により、特にソフトウェア（又はソフトウェアとハードウェアのインターフェース）の機能によって生じる誤りに対し、システム全体の誤り耐性が高まる。たとえば、少なくとも一実施例では、一次コンピュータ上で実行中のソフトウェアにバグ又はエラーがあり、二次コンピュータ上で実行中の非同一のソフトウェア・コードが、全体的に同じ結果を提供する場合には、監視ＭＣＵは、全体的な結果が正しく、一次コンピュータ上のソフトウェア又はハードウェアのバグが重大なエラーを引き起こしていないという、より高い信頼性を有してもよい。

少なくとも一実施例では、ＡＤＡＳシステム１４３８の出力は、一次コンピュータの知覚ブロック、及び／又は一次コンピュータの動的運転タスクブロックに供給されてもよい。たとえば、少なくとも一実施例では、ＡＤＡＳシステム１４３８が、直前の物体に起因して正面衝突警告を示している場合には、知覚ブロックは、物体を識別するときにこの情報を使用してもよい。少なくとも一実施例では、二次コンピュータは、本明細書に記載するように、訓練済みの、したがって誤検出のリスクを低減する独自のニューラル・ネットワークを有してもよい。

少なくとも一実施例では、車両１４００はさらに、インフォテイメントＳｏＣ１４３０（たとえば、車両内インフォテイメント・システム（ＩＶＩ）：ｉｎ－ｖｅｈｉｃｌｅｉｎｆｏｔａｉｎｍｅｎｔｓｙｓｔｅｍ）を含んでもよい。インフォテイメント・システム１４３０はＳｏＣとして図示及び説明されるが、少なくとも一実施例では、ＳｏＣではなくてもよく、限定することなく２つ以上の個別の構成要素を含んでもよい。少なくとも一実施例では、インフォテイメントＳｏＣ１４３０は、限定することなく、ハードウェアとソフトウェアの組合せを含んでもよく、この組合せを使用して、オーディオ（たとえば、音楽、パーソナル・デジタル・アシスタント、ナビゲーション命令、ニュース、ラジオなど）、ビデオ（たとえば、ＴＶ、映画、ストリーミングなど）、電話（たとえば、ハンズフリー通話）、ネットワーク接続（たとえば、ＬＴＥ、Ｗｉ－Ｆｉなど）、及び／又は情報サービス（たとえば、ナビゲーション・システム、後方駐車支援、無線データ・システム、車両関連情報、たとえば燃料レベル、合計走行距離、ブレーキ燃料レベル、オイル・レベル、ドアの開閉、空気フィルタ情報など）を車両１４００に提供してもよい。たとえば、インフォテイメントＳｏＣ１４３０は、ラジオ、ディスク再生装置、ナビゲーション・システム、ビデオ再生装置、ＵＳＢ及びＢｌｕｅｔｏｏｔｈ接続、カーピュータ、車内エンタテイメント、Ｗｉ－Ｆｉ、ハンドル・オーディオ制御、ハンズフリー音声制御、ヘッド・アップ・ディスプレイ（「ＨＵＤ」：ｈｅａｄｓ－ｕｐｄｉｓｐｌａｙ）、ＨＭＩディスプレイ１４３４、テレマテックス・デバイス、（たとえば、様々な構成要素、特徴、及び／若しくシステムを制御及び／若しくは相互作用するための）制御パネル、並びに／又は他の構成要素を含むことができる。少なくとも一実施例では、さらにインフォテイメントＳｏＣ１４３０を使用して、ＡＤＡＳシステム１４３８からの情報、車両操作計画、軌道などの自律運転情報、周囲環境情報（たとえば、交差点情報、車両情報、道路情報など）、及び／又は他の情報などの（たとえば、視覚的及び／又は聴覚的な）情報が、車両のユーザに提供されてもよい。

少なくとも一実施例では、インフォテイメントＳｏＣ１４３０は、任意の量及びタイプのＧＰＵ機能を含んでもよい。少なくとも一実施例では、インフォテイメントＳｏＣ１４３０は、バス１４０２（たとえば、ＣＡＮバス、イーサネット（登録商標）など）を介して、車両１４００の他のデバイス、システム、及び／又は構成要素と通信してもよい。少なくとも一実施例では、インフォテイメントＳｏＣ１４３０は監視ＭＣＵに結合されてもよく、それにより、一次コントローラ１４３６（たとえば、車両１４００の一次及び／又はバックアップのコンピュータ）が故障したときに、インフォテイメント・システムのＧＰＵが、一部の自己運転機能を実行してもよい。少なくとも一実施例では、インフォテイメントＳｏＣ１４３０は、本明細書に記載するように、車両１４００を運転手－安全停止モードにしてもよい。

少なくとも一実施例では、車両１４００はさらに、計器クラスタ１４３２（たとえば、デジタル・ダッシュボード、電子計器クラスタ、デジタル計器パネルなど）を含んでもよい。計器クラスタ１４３２は、限定することなく、コントローラ、及び／又はスーパーコンピュータ（たとえば、個別のコントローラ又はスーパーコンピュータ）を含んでもよい。少なくとも一実施例では、計器クラスタ１４３２は、限定することなく、スピード・メータ、燃料レベル、油圧、タコメータ、オドメータ、方向指示器、シフトレバー位置インジケータ、シート・ベルト警告灯、バーキング・ブレーキ警告灯、エンジン故障灯、補助拘束システム（たとえば、エアバッグ）情報、ライト制御、安全システム制御、ナビゲーション情報など、任意の数及び組合せの計器セットを含んでもよい。いくつかの実例では、インフォテイメントＳｏＣ１４３０と計器クラスタ１４３２との間で、情報が表示及び／又は共有されてもよい。少なくとも一実施例では、計器クラスタ１４３２は、インフォテイメントＳｏＣ１４３０の一部として含まれてもよく、又はその逆であってもよい。

図１４Ｄは、少なくとも一実施例による、クラウド・ベースのサーバと図１４Ａの自律車両１４００との間で通信するためのシステム１４７６の図である。少なくとも一実施例では、システム１４７６は、限定することなく、サーバ１４７８、ネットワーク１４９０、並びに車両１４００を含む任意の数及びタイプの車両を含んでもよい。サーバ１４７８は、限定することなく、複数のＧＰＵ１４８４（Ａ）～１４８４（Ｈ）（本明細書ではまとめてＧＰＵ１４８４と呼ぶ）、ＰＣＩｅスイッチ１４８２（Ａ）～１４８２（Ｈ）（本明細書ではまとめてＰＣＩｅスイッチ１４８２と呼ぶ）、及び／又はＣＰＵ１４８０（Ａ）～１４８０（Ｂ）（本明細書ではまとめてＣＰＵ１４８０と呼ぶ）を含んでもよい。ＧＰＵ１４８４、ＣＰＵ１４８０、及びＰＣＩｅスイッチ１４８２は、たとえば限定することなく、ＮＶＩＤＩＡにより開発されたＮＶＬｉｎｋインターフェース１４８８、及び／又はＰＣＩｅ接続１４８６などの高速相互接続によって、相互接続されてもよい。少なくとも一実施例では、ＧＰＵ１４８４同士は、ＮＶＬｉｎｋ及び／又はＮＶＳｗｉｔｃｈＳｏＣを介して接続され、ＧＰＵ１４８４とＰＣＩｅスイッチ１４８２は、ＰＣＩｅ相互接続を介して接続される。少なくとも一実施例では、８個のＧＰＵ１４８４、２個のＣＰＵ１４８０、及び４個のＰＣＩｅスイッチ１４８２が図示してあるが、これは限定するものではない。少なくとも一実施例では、サーバ１４７８のそれぞれは、限定することなく、任意の数のＧＰＵ１４８４、ＣＰＵ１４８０、及び／又はＰＣＩｅスイッチ１４８２を任意の組合せで含んでもよい。たとえば、少なくとも一実施例では、サーバ１４７８は、それぞれが８個、１６個、３２個、及び／又はそれ以上のＧＰＵ１４８４を含むことができる。

少なくとも一実施例では、サーバ１４７８は、最近始まった道路工事などの予想外の又は変更された道路状態を示す画像を表す画像データを、ネットワーク１４９０を介して車両から受信してもよい。少なくとも一実施例では、サーバ１４７８は、ニューラル・ネットワーク１４９２、更新済みニューラル・ネットワーク１４９２、及び／又は、限定することなく交通状態及び道路状態に関する情報を含む地図情報１４９４を、ネットワーク１４９０を介して車両に送信してもよい。少なくとも一実施例では、地図情報１４９４の更新は、建築現場、穴、迂回路、洪水、及び／又は他の障害物に関する情報など、ＨＤマップ１４２２に対する更新を、限定することなく含んでもよい。少なくとも一実施例では、ニューラル・ネットワーク１４９２、更新済みニューラル・ネットワーク１４９２、及び／又は地図情報１４９４は、環境内の任意の数の車両から受信したデータに表された新しい訓練及び／又は経験から得られたものであってもよく、且つ／又は、データ・センタにおいて（たとえば、サーバ１４７８及び／又は他のサーバを使用して）実行された訓練に少なくとも部分的に基づき、得られたものであってもよい。

少なくとも一実施例では、サーバ１４７８を使用して、訓練データに少なくとも部分的に基づき、機械学習モデル（たとえば、ニューラル・ネットワーク）が訓練されてもよい。少なくとも一実施例では、訓練データは車両によって生成されてもよく、且つ／又はシミュレーションで（たとえば、ゲーム・エンジンを使用して）生成されてもよい。少なくとも一実施例では、（たとえば、関連するニューラル・ネットワークが教師あり学習により恩恵を受ける場合には）任意の量の訓練データがタグ付けされ、且つ／又は他の前処理を受ける。少なくとも一実施例では、（たとえば、関連するニューラル・ネットワークが教師あり学習を必要としない場合には）任意の量の訓練データはタグ付け及び／又は前処理されない。少なくとも一実施例では、機械学習モデルが訓練されると、機械学習モデルは車両によって使用されてもよく（たとえば、ネットワーク１４９０を介して車両に送信されてもよく、且つ／又は機械学習モデルは、車両を遠隔監視するためにサーバ１４７８によって使用されてもよい。

少なくとも一実施例では、サーバ１４７８は車両からデータを受信し、リアル・タイムの知的推論ができるように、最新のリアル・タイムのニューラル・ネットワークにデータを適用してもよい。少なくとも一実施例では、サーバ１４７８は、ＮＶＩＤＩＡによって開発されたＤＧＸ及びＤＧＸステーション・マシンなど、ＧＰＵ１４８４によって動く深層学習スーパーコンピュータ及び／又は専用ＡＩコンピュータを含んでもよい。しかし、少なくとも一実施例では、サーバ１４７８は、ＣＰＵにより動くデータ・センタを使用する深層学習インフラストラクチャを含んでもよい。

少なくとも一実施例では、サーバ１４７８の深層学習インフラストラクチャは、高速のリアル・タイムの推論が可能であってもよく、その機能を使用して、車両１４００のプロセッサ、ソフトウェア、及び／又は関連ハードウェアの健全性を評価及び確認してもよい。たとえば、少なくとも一実施例では、深層学習インフラストラクチャは、一連の画像、及び／又はその一連の画像において（たとえば、コンピュータ・ビジョン及び／又は他の機械学習の物体分類技法により）車両１４００が位置特定した物体など、周期的な更新を車両１４００から受信してもよい。少なくとも一実施例では、深層学習インフラストラクチャは、独自のニューラル・ネットワークを実行して物体を識別し、それを車両１４００によって識別された物体と比較してもよく、結果が一致せず、車両１４００のＡＩが故障していると深層学習インフラストラクチャが結論づけた場合には、サーバ１４７８は、車両１４００のフェイル・セーフ・コンピュータに制御を掌握し、乗員に通知し、安全な停車操作を完了するよう命じる信号を車両１４００に送信してもよい。

少なくとも一実施例では、サーバ１４７８は、ＧＰＵ１４８４、及び１つ又は複数のプログラム可能な推論アクセラレータ（たとえば、ＮＶＩＤＩＡのＴｅｎｓｏｒＲＴ３）を含んでもよい。少なくとも一実施例では、ＧＰＵにより動くサーバと、推論の加速とを組み合わせることによって、リアル・タイムの応答を可能にすることができる。性能がそれほど重要ではない場合など、少なくとも一実施例では、ＣＰＵ、ＦＰＧＡ、及び他のプロセッサにより動くサーバが、推論に使用されてもよい。少なくとも一実施例では、１つ又は複数の実施例を実行するために、ハードウェア構造体１３１５が使用される。ハードウェア構造体１３１５に関する詳細事項は、図１３Ａ及び／又は図１３Ｂと併せて本明細書に提供される。

コンピュータ・システム
図１５は、例示的なコンピュータ・システムを示すブロック図であり、このコンピュータ・システムは、少なくとも一実施例による、命令を実行するための実行ユニットを含んでもよいプロセッサとともに形成された、相互接続されたデバイス及び構成要素、システム・オン・チップ（ＳｏＣ）、又はこれらの何らかの組合せ１５００を有するシステムであってもよい。少なくとも一実施例では、コンピュータ・システム１５００は、本明細書に記載の実施例などにおいて本開示に従ってデータを処理するためのアルゴリズムを実行する論理を含む実行ユニットを使用するための、プロセッサ１５０２などの構成要素を、限定することなく含んでもよい。少なくとも一実施例では、コンピュータ・システム１５００は、カリフォルニア州サンタクララのインテルコーポレーションから入手可能なＰＥＮＴＩＵＭ（登録商標）プロセッサ・ファミリー、Ｘｅｏｎ（商標）、Ｉｔａｎｉｕｍ（登録商標）、ＸＳｃａｌｅ（商標）及び／又はＳｔｒｏｎｇＡＲＭ（商標）、Ｉｎｔｅｌ（登録商標）Ｃｏｒｅ（商標）、又はＩｎｔｅｌ（登録商標）Ｎｅｒｖａｎａ（商標）マイクロプロセッサなどのプロセッサを含んでもよいが、（他のマイクロプロセッサ、エンジニアリング・ワークステーション、セット・トップ・ボックスなどを有するＰＣを含め）他のシステムが使用されてもよい。少なくとも一実施例では、コンピュータ・システム１５００は、ワシントン州、レドモンドのマイクロソフトコーポレーションから入手可能なＷＩＮＤＯＷＳ（登録商標）のオペレーティング・システムのあるバージョンを実行してもよいが、他のオペレーティング・システム（たとえば、ＵＮＩＸ（登録商標）及びＬｉｎｕｘ）、組み込みソフトウェア、及び／又はグラフィカル・ユーザ・インターフェースが使用されてもよい。

実施例は、携帯型デバイス及び組み込みアプリケーションなど、他のデバイスで使用されてもよい。携帯型デバイスのいくつかの実例は、セルラー・フォン、インターネット・プロトコル・デバイス、デジタル・カメラ、パーソナル・デジタル・アシスタント（「ＰＤＡ」：ｐｅｒｓｏｎａｌｄｉｇｉｔａｌａｓｓｉｓｔａｎｔｓ）、及び携帯型ＰＣを含む。少なくとも一実施例では、組み込みアプリケーションは、マイクロコントローラ、デジタル信号プロセッサ（「ＤＳＰ」：ｄｉｇｉｔａｌｓｉｇｎａｌｐｒｏｃｅｓｓｏｒ）、システム・オン・チップ、ネットワーク・コンピュータ（「ＮｅｔＰＣ」：ｎｅｔｗｏｒｋｃｏｍｐｕｔｅｒｓ）、セット・トップ・ボックス、ネットワーク・ハブ、広域ネットワーク（「ＷＡＮ」：ｗｉｄｅａｒｅａｎｅｔｗｏｒｋ）スイッチ、又は少なくとも一実施例による１つ又は複数の命令を実行することができる任意の他のシステムを含んでもよい。

少なくとも一実施例では、コンピュータ・システム１５００は、限定することなくプロセッサ１５０２を含んでもよく、このプロセッサ１５０２は限定することなく、本明細書に記載の技法による機械学習モデルの訓練及び／又は推論を実行するための１つ又は複数の実行ユニット１５０８を含んでもよい。少なくとも一実施例では、システム１５は、シングル・プロセッサのデスクトップ又はサーバ・システムであるが、別の実施例では、システム１５はマルチプロセッサ・システムであってもよい。少なくとも一実施例では、プロセッサ１５０２は、限定することなく、複合命令セット・コンピュータ（「ＣＩＳＣ」：ｃｏｍｐｌｅｘｉｎｓｔｒｕｃｔｉｏｎｓｅｔｃｏｍｐｕｔｅｒ）マイクロプロセッサ、縮小命令セット・コンピューティング（「ＲＩＳＣ」）マイクロプロセッサ、超長命令語（「ＶＬＩＷ」）マイクロプロセッサ、命令セットの組合せを実装するプロセッサ、又は任意の他のプロセッサ・デバイス、たとえばデジタル信号プロセッサなどを含んでもよい。少なくとも一実施例では、プロセッサ１５０２は、プロセッサ・バス１５１０に結合されてもよく、このプロセッサ・バスは、プロセッサ１５０２とコンピュータ・システム１５００内の他の構成要素との間でデジタル信号を送信してもよい。

少なくとも一実施例では、プロセッサ１５０２は、限定することなく、レベル１（「Ｌ１」）の内部キャッシュ・メモリ（「キャッシュ」）１５０４を含んでもよい。少なくとも一実施例では、プロセッサ１５０２は、単一の内部キャッシュ又は複数レベルの内部キャッシュを有してもよい。少なくとも一実施例では、キャッシュ・メモリは、プロセッサ１５０２の外部にあってもよい。他の実施例は、特定の実装形態及び必要性に応じて、内部キャッシュと外部キャッシュの両方の組合せも含んでよい。少なくとも一実施例では、レジスタ・ファイル１５０６は、整数レジスタ、浮動小数点レジスタ、状態レジスタ、及び命令ポインタ・レジスタを限定することなく含む様々レジスタに、異なるタイプのデータを記憶してもよい。

少なくとも一実施例では、整数及び浮動小数点の演算を実行するための論理を限定することなく含む実行ユニット１５０８も、プロセッサ１５０２にある。少なくとも一実施例では、プロセッサ１５０２は、ある一定のマクロ命令のためのマイクロコードを記憶するマイクロコード（「ｕコード」）読取り専用メモリ（「ＲＯＭ」：ｒｅａｄｏｎｌｙｍｅｍｏｒｙ）も含んでよい。少なくとも一実施例では、実行ユニット１５０８は、パック命令セット１５０９に対処する論理を含んでもよい。少なくとも一実施例では、パック命令セット１５０９を、命令を実行する関連回路とともに汎用プロセッサ１５０２の命令セットに含めることにより、多くのマルチメディア・アプリケーションによって使用される演算を、汎用プロセッサ１５０２のパック・データを使用して実行することができる。１つ又は複数の実施例では、プロセッサのデータ・バスの全幅を使用してパック・データの演算を実行することによって、多くのマルチメディア・アプリケーションを加速し、より効率的に実行することができ、これにより、１度に１つのデータ要素に対して１つ又は複数の演算を実行するためにプロセッサのデータ・バス間でより小さい単位のデータを転送する必要をなくすことができる。

少なくとも一実施例では、実行ユニット１５０８はまた、マイクロコントローラ、組み込みプロセッサ、グラフィックス・デバイス、ＤＳＰ、及び他のタイプの論理回路において使用されてもよい。少なくとも一実施例では、コンピュータ・システム１５００は、限定することなくメモリ１５２０を含んでもよい。少なくとも一実施例では、メモリ１５２０は、ダイナミック・ランダム・アクセス・メモリ（「ＤＲＡＭ」）デバイス、スタティック・ランダム・アクセス・メモリ（「ＳＲＡＭ」）デバイス、フラッシュ・メモリ・デバイス、又は他のメモリ・デバイスとして実装されてもよい。少なくとも一実施例では、メモリ１５２０は、プロセッサ１５０２によって実行されてもよいデータ信号によって表される命令１５１９、及び／又はデータ１５２１を記憶してもよい。

少なくとも一実施例では、システム論理チップが、プロセッサ・バス１５１０及びメモリ１５２０に結合されてもよい。少なくとも一実施例では、システム論理チップは、限定することなく、メモリ・コントローラ・ハブ（「ＭＣＨ」：ｍｅｍｏｒｙｃｏｎｔｒｏｌｌｅｒｈｕｂ）１５１６を含んでもよく、プロセッサ１５０２は、プロセッサ・バス１５１０を介してＭＣＨ１５１６と通信してもよい。少なくとも一実施例では、ＭＣＨ１５１６は、命令及びデータを記憶するため、及びグラフィックス・コマンド、データ、及びテクスチャを記憶するために、高帯域幅メモリ経路１５１８をメモリ１５２０に提供してもよい。少なくとも一実施例では、ＭＣＨ１５１６は、プロセッサ１５０２と、メモリ１５２０と、コンピュータ・システム１５００の他の構成要素との間でデータ信号を導き、プロセッサ・バス１５１０と、メモリ１５２０と、システムＩ／Ｏ１５２２との間でデータ信号をブリッジしてもよい。少なくとも一実施例では、システム論理チップは、グラフィックス・コントローラに結合するためのグラフィックス・ポートを提供してもよい。少なくとも一実施例では、ＭＣＨ１５１６は、高帯域幅メモリ経路１５１８を介してメモリ１５２０に結合されてもよく、グラフィックス／ビデオカード１５１２は、アクセラレーテッド・グラフィックス・ポート（「ＡＧＰ」：ＡｃｃｅｌｅｒａｔｅｄＧｒａｐｈｉｃｓＰｏｒｔ）相互接続１５１４を介してＭＣＨ１５１６に結合されてもよい。

少なくとも一実施例では、コンピュータ・システム１５００は、ＭＣＨ１５１６をＩ／Ｏコントローラ・ハブ（「ＩＣＨ」：Ｉ／Ｏｃｏｎｔｒｏｌｌｅｒｈｕｂ）１５３０に結合するためのプロプライエタリ・ハブ・インターフェース・バスであるシステムＩ／Ｏ１５２２を使用してもよい。少なくとも一実施例では、ＩＣＨ１５３０は、ローカルのＩ／Ｏバスを介していくつかのＩ／Ｏデバイスに直接接続を提供してもよい。少なくとも一実施例では、ローカルＩ／Ｏバスは、周辺装置をメモリ１５２０、チップセット、及びプロセッサ１５０２に接続するための高速Ｉ／Ｏバスを、限定することなく含んでもよい。例としては、オーディオ・コントローラ１５２９、ファームウェア・ハブ（「フラッシュＢＩＯＳ」）１５２８、ワイヤレス・トランシーバ１５２６、データ・ストレージ１５２４、ユーザ入力及びキーボードのインターフェースを含むレガシーＩ／Ｏコントローラ１５２３、ユニバーサル・シリアル・バス（「ＵＳＢ」：ＵｎｉｖｅｒｓａｌＳｅｒｉａｌＢｕｓ）などのシリアル拡張ポート１５２７、及びネットワーク・コントローラ１５３４が、限定することなく含まれてもよい。少なくとも一実施例では、データ・ストレージ１５２４は、ハード・ディスク・ドライブ、フロッピー（登録商標）・ディスク・ドライブ、ＣＤ－ＲＯＭデバイス、フラッシュ・メモリ・デバイス、又は他の大容量ストレージ・デバイスを備えてもよい。

少なくとも一実施例では、図１５は、相互接続されたハードウェア・デバイス又は「チップ」を含むシステムを示すが、一方他の実施例では、図１５は例示的なシステム・オン・チップ（「ＳｏＣ」）を示してもよい。少なくとも一実施例では、図ｃｃで示すデバイスは、プロプライエタリ相互接続、標準相互接続（たとえば、ＰＣＩｅ）、又はこれらの何らかの組合せで相互接続されてもよい。少なくとも一実施例では、コンピュータ・システム１５００の１つ又は複数の構成要素は、コンピュート・エクスプレス・リンク（ＣＸＬ：ｃｏｍｐｕｔｅｅｘｐｒｅｓｓｌｉｎｋ）相互接続を使用して相互接続されてもよい。

図１６は、少なくとも一実施例による、プロセッサ１６１０を利用するための電子デバイス１６００を示すブロック図である。少なくとも一実施例では、電子デバイス１６００は、たとえば限定することなく、ノートブック、タワー・サーバ、ラック・サーバ、ブレード・サーバ、ラップトップ、デスクトップ、タブレット、モバイル・デバイス、電話、組み込みコンピュータ、又は任意の他の好適な電子デバイスであってもよい。

少なくとも一実施例では、システム１６００は、任意の好適な数又は種類の構成要素、周辺装置、モジュール、若しくはデバイスに通信可能に結合されたプロセッサ１６１０を、限定することなく含んでもよい。少なくとも一実施例では、Ｉ°Ｃバス、システム・マネージメント・バス（「ＳＭＢｕｓ」：ＳｙｓｔｅｍＭａｎａｇｅｍｅｎｔＢｕｓ）、ロー・ピン・カウント（ＬＰＣ：ＬｏｗＰｉｎＣｏｕｎｔ）バス、シリアル・ペリフェラル・インターフェース（「ＳＰＩ」：ＳｅｒｉａｌＰｅｒｉｐｈｅｒａｌＩｎｔｅｒｆａｃｅ）、ハイ・デフィニション・オーディオ（「ＨＤＡ」：ＨｉｇｈＤｅｆｉｎｉｔｉｏｎＡｕｄｉｏ）バス、シリアル・アドバンス・テクノロジー・アタッチメント（「ＳＡＴＡ」：ＳｅｒｉａｌＡｄｖａｎｃｅＴｅｃｈｎｏｌｏｇｙＡｔｔａｃｈｍｅｎｔ）バス、ユニバーサル・シリアル・バス（「ＵＳＢ」）（バージョン１、２、３）、又はユニバーサル非同期レシーバ／トランスミッタ（「ＵＡＲＴ」：ＵｎｉｖｅｒｓａｌＡｓｙｎｃｈｒｏｎｏｕｓＲｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）バスなどのバス若しくはインターフェースを使用して結合されるプロセッサ１６１０。少なくとも一実施例では、図１６は、相互接続されたハードウェア・デバイス又は「チップ」を含むシステムを示すが、一方他の実施例では、図１６は例示的なシステム・オン・チップ（「ＳｏＣ」）を示してもよい。少なくとも一実施例では、図１６に示すデバイスは、プロプライエタリ相互接続、標準相互接続（たとえば、ＰＣＩｅ）、又はこれらの何らかの組合せで相互接続されてもよい。少なくとも一実施例では、図１６の１つ又は複数の構成要素は、コンピュート・エクスプレス・リンク（ＣＸＬ）相互接続を使用して相互接続されてもよい。

少なくとも一実施例では、図１６は、ディスプレイ１６２４、タッチ画面１６２５、タッチ・パッド１６３０、近距離無線通信ユニット（「ＮＦＣ」：ＮｅａｒＦｉｅｌｄＣｏｍｍｕｎｉｃａｔｉｏｎｓｕｎｉｔ）１６４５、センサ・ハブ１６４０、熱センサ１６４６、エクスプレス・チップセット（「ＥＣ」：ＥｘｐｒｅｓｓＣｈｉｐｓｅｔ）１６３５、トラステッド・プラットフォーム・モジュール（「ＴＰＭ」：ＴｒｕｓｔｅｄＰｌａｔｆｏｒｍＭｏｄｕｌｅ）１６３８、ＢＩＯＳ／ファームウェア／フラッシュ・メモリ（「ＢＩＯＳ、ＦＷフラッシュ」：ＢＩＯＳ／ｆｉｒｍｗａｒｅ／ｆｌａｓｈｍｅｍｏｒｙ）１６２２、ＤＳＰ１６６０、ソリッド・ステート・ディスク（「ＳＳＤ」：ＳｏｌｉｄＳｔａｔｅＤｉｓｋ）若しくはハード・ディスク・ドライブ（「ＨＤＤ」：ＨａｒｄＤｉｓｋＤｒｉｖｅ）などのドライブ（「ＳＳＤ又はＨＤＤ」）１６２０、ワイヤレス・ローカル・エリア・ネットワーク・ユニット（「ＷＬＡＮ」：ｗｉｒｅｌｅｓｓｌｏｃａｌａｒｅａｎｅｔｗｏｒｋｕｎｉｔ）１６５０、Ｂｌｕｅｔｏｏｔｈユニット１６５２、ワイヤレス広域ネットワーク・ユニット（「ＷＷＡＮ」：ＷｉｒｅｌｅｓｓＷｉｄｅＡｒｅａＮｅｔｗｏｒｋｕｎｉｔ）１６５６、全地球測位システム（ＧＰＳ：ＧｌｏｂａｌＰｏｓｉｔｉｏｎｉｎｇＳｙｓｔｅｍ）１６５５、ＵＳＢ３．０カメラなどのカメラ（「ＵＳＢ３．０カメラ」）１６５４、又は、たとえばＬＰＤＤＲ３規格に実装された低電力ダブル・データ・レート（「ＬＰＤＤＲ」：ＬｏｗＰｏｗｅｒＤｏｕｂｌｅＤａｔａＲａｔｅ）メモリ・ユニット（「ＬＰＤＤＲ３」）１６１５を含んでもよい。これらの構成要素は、それぞれ任意の好適なやり方で実装されてもよい。

少なくとも一実施例では、上述した構成要素を介して、他の構成要素がプロセッサ１６１０に通信可能に結合されてもよい。少なくとも一実施例では、加速度計１６４１、周囲光センサ（「ＡＬＳ」：ＡｍｂｉｅｎｔＬｉｇｈｔＳｅｎｓｏｒ）１６４２、コンパス１６４３、及びジャイロスコープ１６４４が、センサ・ハブ１６４０に通信可能に結合されてもよい。少なくとも一実施例では、熱センサ１６３９、ファン１６３７、キーボード１６４６、及びタッチ・パッド１６３０が、ＥＣ１６３５に通信可能に結合されてもよい。少なくとも一実施例では、スピーカ１６６３、ヘッドフォン１６６４、及びマイクロフォン（「ｍｉｃ」）１６６５が、オーディオ・ユニット（オーディオ・コーデック及びクラスｄアンプ）１６６４に通信可能に結合されてもよく、このオーディオ・ユニットが、ＤＳＰ１６６０に通信可能に結合されてもよい。少なくとも一実施例では、オーディオ・ユニット１６６４は、たとえば限定することなく、オーディオ・コーダ／デコーダ（「コーデック」）及びクラスＤアンプリファイアを含んでもよい。少なくとも一実施例では、ＳＩＭカード（「ＳＩＭ」）１６５７は、ＷＷＡＮユニット１６５６に通信可能に結合されてもよい。少なくとも一実施例では、ＷＬＡＮユニット１６５０及びＢｌｕｅｔｏｏｔｈユニット１６５２などの構成要素、並びにＷＷＡＮ１６５６は、次世代フォーム・ファクタ（「ＮＧＦＦ」：ＮｅｘｔＧｅｎｅｒａｔｉｏｎＦｏｒｍＦａｃｔｏｒ）に実装されてもよい。

図１７は、少なくとも一実施例による、コンピュータ・システム１７００を示す。少なくとも一実施例では、コンピュータ・システム１７００は、本開示全体を通して説明する様々なプロセス及び方法を実装するように構成される。

少なくとも一実施例では、コンピュータ・システム１７００は、限定することなく、少なくとも１つの中央処理装置（「ＣＰＵ」）１７０２を含み、この処理装置は、ＰＣＩ：ＰｅｒｉｐｈｅｒａｌＣｏｍｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔ（「ペリフェラル・コンポーネント・インターコネクト」）、ペリフェラル・コンポーネント・インターコネクト・エクスプレス（「ＰＣＩ－Ｅｘｐｒｅｓｓ」：ｐｅｒｉｐｈｅｒａｌｃｏｍｐｏｎｅｎｔｉｎｔｅｒｃｏｎｎｅｃｔｅｘｐｒｅｓｓ）、ＡＧＰ：ＡｃｃｅｌｅｒａｔｅｄＧｒａｐｈｉｃｓＰｏｒｔ（「アクセラレーテッド・グラフィックス・ポート」）、ハイパートランスポート、又は任意の他のバス若しくはポイント・ツー・ポイントの通信プロトコルなど、任意の好適なプロトコルを使用して実装された通信バス１７１０に接続される。少なくとも一実施例では、コンピュータ・システム１７００は、メイン・メモリ１７０４、及び（たとえば、ハードウェア、ソフトウェア、又はこれらの組合せとして実装される）制御論理を限定することなく含み、データは、ランダム・アクセス・メモリ（「ＲＡＭ」：ｒａｎｄｏｍａｃｃｅｓｓｍｅｍｏｒｙ）の形をとってもよいメイン・メモリ１７０４に記憶される。少なくとも一実施例では、ネットワーク・インターフェース・サブシステム（「ネットワーク・インターフェース」）１７２２は、他のシステムからデータを受信し、コンピュータ・システム１７００から他のシステムにデータを送信するための他のコンピューティング・デバイス及びネットワークとのインターフェースを提供する。

少なくとも一実施例では、コンピュータ・システム１７００は、少なくとも一実施例では、限定することなく、入力デバイス１７０８、パラレル処理システム１７１２、及びディスプレイ・デバイス１７０６を含み、このディスプレイ・デバイスは、従来の陰極線管（「ＣＲＴ」：ｃａｔｈｏｄｅｒａｙｔｕｂｅ）、液晶ディスプレイ（「ＬＣＤ」：ｌｉｑｕｉｄｃｒｙｓｔａｌｄｉｓｐｌａｙ）、発光ダイオード（「ＬＥＤ」：ｌｉｇｈｔｅｍｉｔｔｉｎｇｄｉｏｄｅ）、プラズマ・ディスプレイ、又は他の好適なディスプレイ技術を使用して実装することができる。少なくとも一実施例では、ユーザ入力は、キーボード、マウス、タッチ・パッド、マイクロフォンなどの入力デバイス１７０８から受け取る。少なくとも一実施例では、上記モジュールのそれぞれを単一の半導体プラットフォームに置いて、処理システムを形成することができる。

図１８は、少なくとも一実施例によるコンピュータ・システム１８００を示す。少なくとも一実施例では、コンピュータ・システム１８００は、限定することなく、コンピュータ１８１０及びＵＳＢスティック１８２０を含んでもよい。少なくとも一実施例では、コンピュータ・システム１８１０は、限定することなく、任意の数及びタイプのプロセッサ（図示せず）、並びにメモリを含んでもよい。少なくとも一実施例では、コンピュータ１８１０は、限定することなく、サーバ、クラウド・インスタンス、ラップトップ、及びデスクトップ・コンピュータを含む。

少なくとも一実施例では、ＵＳＢスティック１８２０は、限定することなく、処理ユニット１８３０、ＵＳＢインターフェース１８４０、及びＵＳＢインターフェース論理１８５０を含む。少なくとも一実施例では、処理ユニット１８３０は、命令を実行することができる任意の命令実行システム、装置、又はデバイスであってもよい。少なくとも一実施例では、処理ユニット１８３０は、限定することなく、任意の数及びタイプの処理コア（図示せず）を含んでもよい。少なくとも一実施例では、処理コア１８３０は、機械学習に関連する任意の量及びタイプの演算を実行するように最適化された特定用途向け集積回路（「ＡＳＩＣ」）を備える。たとえば、少なくとも一実施例では、処理コア１８３０は、機械学習の推論演算を実行するように最適化されたテンソル処理ユニット（「ＴＰＣ」：ｔｅｎｓｏｒｐｒｏｃｅｓｓｉｎｇｕｎｉｔ）である。少なくとも一実施例では、処理コア１８３０は、機械視覚及び機械学習の推論演算を実行するように最適化された視覚処理ユニット（「ＶＰＵ」）である。

少なくとも一実施例では、ＵＳＢインターフェース１８４０は、任意のタイプのＵＳＢコネクタ又はＵＳＢソケットであってもよい。たとえば、少なくとも一実施例では、ＵＳＢインターフェース１８４０は、データ及び電源用のＵＳＢ３．０Ｔｙｐｅ－Ｃのソケットである。少なくとも一実施例では、ＵＳＢインターフェース１８４０は、ＵＳＢ３．０Ｔｙｐｅ－Ａのコネクタである。少なくとも一実施例では、ＵＳＢインターフェース論理１８５０は、処理ユニット１８３０がＵＳＢコネクタ１８４０を介してデバイス（たとえばコンピュータ１８１０）と又はインターフェースをとることを可能にする任意の量及びタイプの論理を含んでもよい。

図１９Ａは、複数のＧＰＵ１９１０～１９１３が、高速リンク１９４０～１９４３（たとえば、バス、ポイント・ツー・ポイント相互接続など）を介して複数のマルチ・コア・プロセッサ１９０５～１９０６に通信可能に結合されている例示的なアーキテクチャを示す。一実施例では、高速リンク１９４０～１９４３は、４ＧＢ／秒、３０ＧＢ／秒、８０ＧＢ／秒、又はそれ以上の通信スループットをサポートする。ＰＣＩｅ４．０又は５．０、及びＮＶＬｉｎｋ２．０を含むがこれらに限定されない様々な相互接続プロトコルが使用されてもよい。

さらに、一実施例では、ＧＰＵ１９１０～１９１３のうちの２つ以上は高速リンク１９２９～１９３０を介して相互接続され、これらは、高速リンク１９４０～１９４３に使用されたものと同じ又は異なるプロトコル／リンクを使用して実装されてもよい。同様に、マルチ・コア・プロセッサ１９０５～１９０６のうちの２つ以上は、高速リンク１９２８を介して接続されてもよく、この高速リンク１９２８は、２０ＧＢ／秒、３０ＧＢ／秒、１２０ＧＢ／秒、又はそれ以上で動作する対称型マルチプロセッサ（ＳＭＰ）バスとすることができる。或いは、図１９Ａに示す様々なシステム構成要素間のすべての通信は、同じプロトコル／リンクを使用して（たとえば、共通の相互接続ファブリックを介して）実現されてもよい。

一実施例では、各マルチ・コア・プロセッサ１９０５～１９０６は、それぞれメモリ相互接続１９２６～１９２７を介してプロセッサ・メモリ１９０１～１９０２に通信可能に結合され、各ＧＰＵ１９１０～１９１３は、それぞれＧＰＵメモリ・相互接続１９５０～１９５３を介してＧＰＵメモリ１９２０～１９２３に通信可能に結合される。メモリ相互接続１９２６～１９２７及び１９５０～１９５３は、同じ又は異なるメモリ・アクセス技術を利用してもよい。例として、限定ではなく、プロセッサ・メモリ１９０１～１９０２及びＧＰＵメモリ１９２０～１９２３は、（積層ＤＲＡＭを含む）ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、グラフィックスＤＤＲＳＤＲＡＭ（ＧＤＤＲ）（たとえば、ＧＤＤＲ５、ＧＤＤＲ６）、又は高帯域幅メモリ（ＨＢＭ）などの揮発性メモリであってもよく、且つ／又は３ＤＸＰｏｉｎｔ又はＮａｎｏ－Ｒａｍなどの不揮発性メモリであってもよい。一実施例では、（たとえば、２レベルのメモリ（２ＬＭ）階層を使用して）、プロセッサ・メモリ１９０１～１９０２のいくつかの部分は揮発性メモリであってもよく、別の部分は不揮発性メモリであってもよい。

本明細書に記載するように、様々なプロセッサ１９０５～１９０６及びＧＰＵ１９１０～１９１３は、それぞれ特定のメモリ１９０１～１９０２、１９２０～１９２３に物理的に結合されてもよいが、同じ仮想システムのアドレス空間（「実効アドレス」空間とも呼ぶ）が様々な物理メモリ間に分配されている統合されたメモリ・アーキテクチャが実装されてもよい。たとえば、プロセッサ・メモリ１９０１～１９０２はそれぞれ、６４ＧＢのシステム・メモリ・アドレス空間を備えてもよく、ＧＰＵメモリ１９２０～１９２３はそれぞれ、３２ＧＢのシステム・メモリ・アドレス空間を備えてもよい（この実例では結果的に、合計２５６ＧＢのアドレス指定可能メモリが得られる）。

図１９Ｂは、１つの例示的な実施例によるマルチ・コア・プロセッサ１９０７とグラフィックス加速モジュール１９４６との相互接続のさらなる詳細事項を示す。グラフィックス加速モジュール１９４６は、高速リンク１９４０を介してプロセッサ１９０７に結合されるライン・カードに集積された１つ又は複数のＧＰＵチップを含んでもよい。或いは、グラフィックス加速モジュール１９４６は、プロセッサ１９０７と同じパッケージ又はチップに集積されてもよい。

少なくとも一実施例では、図示しているプロセッサ１９０７は、複数のコア１９６０Ａ～１９６０Ｄを含み、それぞれのコアが、トランスレーション・ルックアサイド・バッファ１９６１Ａ～１９６１Ｄと、１つ又は複数のキャッシュ１９６２Ａ～１９６２Ｄとを有する。少なくとも一実施例では、コア１９６０Ａ～１９６０Ｄは、命令を実行しデータを処理するための、図示していない様々な他の構成要素を含んでもよい。キャッシュ１９６２Ａ～１９６２Ｄは、レベル１（Ｌ１）及びレベル２（Ｌ２）のキャッシュを備えてもよい。さらに、１つ又は複数の共有キャッシュ１９５６が、キャッシュ１９６２Ａ～１９６２Ｄに含まれ、コア１９６０Ａ～１９６０Ｄのセットによって共有されてもよい。たとえば、プロセッサ１９０７の一実施例は、２４個のコアを含み、各コアが、独自のＬ１キャッシュ、１２個の共有Ｌ２キャッシュ、及び１２個の共有Ｌ３キャッシュを有する。この実施例では、１つ又は複数のＬ２及びＬ３のキャッシュが、２つの隣接するコアによって共有される。プロセッサ１９０７及びグラフィックス加速モジュール１９４６は、システム・メモリ１９１４に接続されており、このシステム・メモリは、図１９Ａのプロセッサ・メモリ１９０１～１９０２を含んでもよい。

様々なキャッシュ１９６２Ａ～１９６２Ｄ、１９５６、及びシステム・メモリ１９１４に記憶されたデータ及び命令については、コヒーレンス・バス１９６４を介したコア間通信によって、コヒーレンスが維持される。たとえば、各キャッシュは、特定のキャッシュ・ラインに対する読取り又は書込みを検出したことに応答して、コヒーレンス・バス１９６４を介して通信するために、それに関連するキャッシュ・コヒーレンス論理／回路を有してもよい。一実装形態では、キャッシュ・アクセスを監視するために、コヒーレンス・バス１９６４を介してキャッシュ・スヌーピング・プロトコルが実装される。

一実施例では、プロキシ回路１９２５が、グラフィックス加速モジュール１９４６をコヒーレンス・バス１９６４に通信可能に結合して、グラフィックス加速モジュール１９４６がコア１９６０Ａ～１９６０Ｄのピアとしてキャッシュ・コヒーレンス・プロトコルに参加できるようにする。特に、インターフェース１９３５は、高速リンク１９４０（たとえば、ＰＣＩｅバス、ＮＶＬｉｎｋなど）を介してプロキシ回路１９２５への接続を提供し、インターフェース１９３７は、グラフィックス加速モジュール１９４６をリンク１９４０に接続する。

一実装形態では、アクセラレータ統合回路１９３６は、グラフィックス加速モジュール１９４６の複数のグラフィックス処理エンジン１９３１、１９３２、Ｎの代わりに、キャッシュ管理、メモリ・アクセス、コンテンツ管理、及び割込み管理のサービスを提供する。グラフィックス処理エンジン１９３１、１９３２、Ｎはそれぞれ、別個のグラフィックス・プロセッシング・ユニット（ＧＰＵ）を備えてもよい。或いは、グラフィックス処理エンジン１９３１、１９３２、Ｎは、ＧＰＵの中に、グラフィックス実行ユニット、メディア処理エンジン（たとえば、ビデオ・エンコーダ／デコーダ）、サンプラ、及びブリットエンジンなど、異なるタイプのグラフィックス処理エンジンを備えてもよい。少なくとも一実施例では、グラフィックス加速モジュール１９４６は、複数のグラフィックス処理エンジン１９３１～１９３２、Ｎを有するＧＰＵであってもよく、又はグラフィックス処理エンジン１９３１～１９３２、Ｎは、共通のパッケージ、ライン・カード、若しくはチップに集積された個々のＧＰＵであってもよい。

一実施例では、アクセラレータ統合回路１９３６は、仮想から物理のメモリ・トランスレーション（実効から実（ｅｆｆｅｃｔｉｖｅ－ｔｏ－ｒｅａｌ）のメモリ・トランスレーションとも呼ばれる）など、様々なメモリ管理機能を実行するためのメモリ管理ユニット（ＭＭＵ）１９３９、及びシステム・メモリ１９１４にアクセスするためのメモリ・アクセス・プロトコルを含む。ＭＭＵ１９３９は、仮想／実効から物理／実へのアドレス・トランスレーションをキャッシュするためのトランスレーション・ルックアサイド・バッファ（ＴＬＢ）（図示せず）も含むことができる。一実装形態では、キャッシュ１９３８は、グラフィックス処理エンジン１９３１～１９３２、Ｎから効率的にアクセスできるように、コマンド及びデータを記憶する。一実施例では、キャッシュ１９３８及びグラフィックス・メモリ１９３３～１９３４、Ｍに記憶されたデータは、コア・キャッシュ１９６２Ａ～１９６２Ｄ、１９５６、及びシステム・メモリ１９１４とコヒーレントに保たれる。上に述べたように、これは、キャッシュ１９３８及びメモリ１９３３～１９３４、Ｍの代わりにプロキシ回路１９２５を介して（たとえば、プロセッサ・キャッシュ１９６２Ａ～１９６２Ｄ、１９５６におけるキャッシュ・ラインの修正／アクセスに関するアップデートをキャッシュ１９３８に送り、キャッシュ１９３８からのアップデートを受け取って）実現されてもよい。

レジスタ１９４５のセットが、グラフィックス処理エンジン１９３１～１９３２、Ｎによって実行されるスレッドのためのコンテキスト・データを記憶し、コンテキスト管理回路１９４８が、スレッド・コンテキストを管理する。たとえば、コンテキスト管理回路１９４８は、コンテキスト・スイッチ中に様々なスレッドのコンテキストを保存及び復元するために、保存及び復元の動作を実行してもよい（たとえば、ここで、第２のスレッドをグラフィックス処理エンジンによって実行できるように、第１のスレッドが保存され、第２のスレッドが記憶される）。たとえば、コンテキスト・スイッチ時に、コンテキスト管理回路１９４８は、現在のレジスタ値を（たとえば、コンテキスト・ポインタによって識別された）メモリの指定領域に記憶してもよい。次いで、コンテキストに戻るときに、コンテキスト管理回路１９４８がレジスタ値を復元してもよい。一実施例では、割込み管理回路１９４７は、システム・デバイスから受け取った割込みを受け取り、処理する。

一実装形態では、グラフィックス処理エンジン１９３１からの仮想／実効アドレスは、ＭＭＵ１９３９によってシステム・メモリ１９１４の実／物理アドレスにトランスレートされる。アクセラレータ統合回路１９３６の一実施例は、複数（たとえば、４個、８個、１６個）のグラフィックス・アクセラレータ・モジュール１９４６、及び／又は他のアクセラレータ・デバイスをサポートする。グラフィックス・アクセラレータ・モジュール１９４６は、プロセッサ１９０７上で実行される単一のアプリケーション専用のものであってもよく、又は複数のアプリケーション間で共有されてもよい。一実施例では、グラフィックス処理エンジン１９３１～１９３２、Ｎのリソースが複数のアプリケーション又は仮想機械（ＶＭ）と共有される仮想化グラフィックス実行環境が存在する。少なくとも一実施例では、リソースは、「スライス」に細分化されてもよく、このスライスが、処理要件、並びにＶＭ及び／又はアプリケーションに関連付けられた優先度に基づき、異なるＶＭ及び／又はアプリケーションに割り振られる。

少なくとも一実施例では、アクセラレータ統合回路１９３６は、グラフィックス加速モジュール１９４６のためのシステムへのブリッジとして機能し、アドレス・トランスレーション及びシステム・メモリのキャッシュ・サービスを提供する。さらに、アクセラレータ統合回路１９３６は、グラフィックス処理エンジン１９３１～１９３２の仮想化、割込み、及びメモリ管理をホスト・プロセッサが管理するための仮想化設備を提供してもよい。

グラフィックス処理エンジン１９３１～１９３２、Ｎのハードウェア・リソースは、ホスト・プロセッサ１９０７が見る実アドレス空間に明示的にマッピングされるので、いかなるホスト・プロセッサも、実効アドレス値を使用して、これらのリソースに直接アドレス指定することができる。一実施例では、アクセラレータ統合回路１９３６の１つの機能は、グラフィックス処理エンジン１９３１～１９３２、Ｎを、システムにとって独立したユニットに見えるように物理的に分離することである。

少なくとも一実施例では、１つ又は複数のグラフィックス・メモリ１９３３～１９３４、Ｍはそれぞれ、グラフィックス処理エンジン１９３１～１９３２、Ｎのそれぞれに結合される。グラフィックス・メモリ１９３３～１９３４、Ｍは、それぞれのグラフィックス処理エンジン１９３１～１９３２、Ｎによって処理される命令及びデータを記憶する。グラフィックス・メモリ１９３３～１９３４、Ｍは、（積層ＤＲＡＭを含む）ＤＲＡＭ、ＧＤＤＲメモリ、（たとえば、ＧＤＤＲ５、ＧＤＤＲ６）、又はＨＢＭなどの揮発性メモリであってもよく、且つ／又は３ＤＸＰｏｉｎｔ又はＮａｎｏ－Ｒａｍなどの不揮発性メモリであってもよい。

一実施例では、リンク１９４０を介したデータ・トラフィックを低減するために、グラフィックス・メモリ１９３３～１９３４、Ｍに記憶されるデータが、グラフィックス処理エンジン１９３１～１９３２、Ｎによって最も頻繁に使用されることになるデータであるようにし、好ましくはコア１９６０Ａ～１９６０Ｄによっては使用されない（少なくとも頻繁には使用されない）データであるようにするためのバイアス技法が使用される。同様に、バイアス機構は、コアが必要とする（したがって、好ましくはグラフィックス処理エンジン１９３１～１９３２、Ｎは必要としない）データを、コアのキャッシュ１９６２Ａ～１９６２Ｄ、１９５６、及びシステム・メモリ１９１４の中に保つよう試みる。

図１９Ｃは、アクセラレータ統合回路１９３６がプロセッサ１９０７内に一体化されている別の例示的な実施例を示す。少なくともこの実施例では、グラフィックス処理エンジン１９３１～１９３２、Ｎは、インターフェース１９３７及びインターフェース１９３５により、高速リンク１９４０を介して直接アクセラレータ統合回路１９３６と通信する（この場合も任意の形のバス又はインターフェース・プロトコルを利用することができる）。アクセラレータ統合回路１９３６は、図１９Ｂに関して説明したのと同じ動作を実行してもよいが、コヒーレンス・バス１９６４及びキャッシュ１９６２Ａ～１９６２Ｄ、１９５６に近接していることを考えると、潜在的には、より高いスループットで動作してもよい。少なくとも一実施例は、（グラフィックス加速モジュールの仮想化のない）専用のプロセス・プログラミング・モデルと、（仮想化のある）共有プログラミング・モデルとを含む異なるプログラミング・モデルをサポートし、これらは、アクセラレータ統合回路１９３６によって制御されるプログラミング・モデルと、グラフィックス加速モジュール１９４６によって制御されるプログラミング・モデルとを含んでもよい。

少なくとも一実施例では、グラフィックス処理エンジン１９３１～１９３２、Ｎは、単一のオペレーティング・システムの下で単一のアプリケーション又はプロセスに専用のものである。少なくとも一実施例では、単一のアプリケーションは、他のアプリケーション要求をグラフィックス処理エンジン１９３１～１９３２、Ｎに集中させて、ＶＭ／パーティション内で仮想化を実現することができる。

少なくとも一実施例では、グラフィックス処理エンジン１９３１～１９３２、Ｎは、複数のＶＭ／アプリケーション・パーティションによって共有されてもよい。少なくとも一実施例では、共有モデルはシステム・ハイパーバイザを使用して、グラフィックス処理エンジン１９３１～１９３２、Ｎを仮想化して、各オペレーティング・システムによるアクセスを可能にしてもよい。ハイパーバイザのない単一パーティションのシステムでは、グラフィックス処理エンジン１９３１～１９３２、Ｎは、オペレーティング・システムによって所有される。少なくとも一実施例では、オペレーティング・システムは、グラフィックス処理エンジン１９３１～１９３２、Ｎを仮想化して、各プロセス又はアプリケーションへのアクセスを提供することができる。

少なくとも一実施例では、グラフィックス加速モジュール１９４６又は個々のグラフィックス処理エンジン１９３１～１９３２、Ｎは、プロセス・ハンドルを使用して、プロセス要素を選択する。少なくとも一実施例では、プロセス要素は、システム・メモリ１９１４に記憶されており、本明細書に記載の実効アドレスから実アドレスへのトランスレーション技法を使用してアドレス指定可能である。少なくとも一実施例では、プロセス・ハンドルは、ホスト・プロセスのコンテキストをグラフィックス処理エンジン１９３１～１９３２、Ｎに登録する（すなわち、プロセス要素リンク・リストにプロセス要素を追加するためのシステム・ソフトウェアをコールする）ときに、ホスト・プロセスに提供される実装固有の値であってもよい。少なくとも一実施例では、プロセス・ハンドルの下位１６ビットは、プロセス要素リンク・リスト内のプロセス要素のオフセットであってもよい。

図１９Ｄは、例示的なアクセラレータ統合スライス１９９０を示す。本明細書で使用するとき、「スライス」は、アクセラレータ統合回路１９３６の処理リソースの指定部分を備える。システム・メモリ１９１４内のアプリケーション実効アドレス空間１９８２は、プロセス要素１９８３を記憶する。一実施例では、プロセス要素１９８３は、プロセッサ１９０７上で実行されているアプリケーション１９８０からのＧＰＵ呼出し１９８１に応答して、記憶される。プロセス要素１９８３は、対応するアプリケーション１９８０のプロセス状態を収容する。プロセス要素１９８３に収容されたワーク記述子（ＷＤ）１９８４は、アプリケーションによって要求される単一のジョブとすることができ、又はジョブのキューに対するポインタを収容してもよい。少なくとも一実施例では、ＷＤ１９８４は、アプリケーションのアドレス空間１９８２におけるジョブ要求キューに対するポインタである。

グラフィックス加速モジュール１９４６及び／又は個々のグラフィックス処理エンジン１９３１～１９３２、Ｎは、システム内のプロセスのすべて又はサブセットによって共有されることが可能である。少なくとも一実施例では、プロセス状態を設定し、ＷＤ１９８４をグラフィックス加速モジュール１９４６に送信して、仮想化環境においてジョブを開始するためのインフラストラクチャが、含められてもよい。

少なくとも一実施例では、専用のプロセス・プログラミング・モデルは、実装固有である。このモデルでは、単一のプロセスが、グラフィックス加速モジュール１９４６又は個々のグラフィックス処理エンジン１９３１を所有する。グラフィックス加速モジュール１９４６が単一のプロセスによって所有されることから、グラフィックス加速モジュール１９４６が割り当てられたときに、ハイパーバイザは、所有パーティションについてアクセラレータ統合回路１９３６を初期化し、オペレーティング・システムは、所有プロセスについてアクセラレータ統合回路１９３６を初期化する。

動作時、アクセラレータ統合スライス１９９０内のＷＤフェッチ・ユニット１９９１は、グラフィックス加速モジュール１９４６の１つ又は複数のグラフィックス処理エンジンによって行われることになるワークの表示を含む次のＷＤ１９８４をフェッチする。図示してあるように、ＷＤ１９８４からのデータは、レジスタ１９４５に記憶され、ＭＭＵ１９３９、割込み管理回路１９４７、及び／又はコンテキスト管理回路１９４８によって使用されてもよい。たとえば、ＭＭＵ１９３９の一実施例は、ＯＳ仮想アドレス空間１９８５内のセグメント／ページ・テーブル１９８６にアクセスするためのセグメント／ページ・ウォーク回路を含む。割込み管理回路１９４７は、グラフィックス加速モジュール１９４６から受け取った割込みイベント１９９２を処理してもよい。グラフィックス動作を実行するとき、グラフィックス処理エンジン１９３１～１９３２、Ｎによって生成された実効アドレス１９９３は、ＭＭＵ１９３９によって実アドレスにトランスレートされる。

一実施例では、レジスタ１９４５の同じセットが、各グラフィックス処理エンジン１９３１～１９３２、Ｎ、及び／又はグラフィックス加速モジュール１９４６について複製され、ハイパーバイザ又はオペレーティング・システムによって初期化されてもよい。これらの複製されたレジスタのそれぞれは、アクセラレータ統合スライス１９９０に含まれてもよい。ハイパーバイザによって初期化されてもよい例示的なレジスタを、表１に示す。

オペレーティング・システムによって初期化されてもよい例示的なレジスタを、表２に示す。

一実施例では、各ＷＤ１９８４は、特定のグラフィックス加速モジュール１９４６及び／又はグラフィックス処理エンジン１９３１～１９３２、Ｎに固有のものである。ＷＤ１９８４は、グラフィックス処理エンジン１９３１～１９３２、Ｎがワークを行うために必要とするすべての情報を収容し、又は完了すべきワークのコマンド・キューをアプリケーションがセットアップした場所であるメモリ・ロケーションを指すポインタとすることができる。

図１９Ｅは、共有モデルの例示的な一実施例のさらなる詳細事項を示す。この実施例は、プロセス要素リスト１９９９が記憶されているハイパーバイザ実アドレス空間１９９８を含む。ハイパーバイザ実アドレス空間１９９８は、オペレーティング・システム１９９５のグラフィックス加速モジュール・エンジンを仮想化するハイパーバイザ１９９６を介してアクセス可能である。

少なくとも一実施例では、共有プログラミング・モデルは、システム内のすべて又はサブセットのパーティションからのすべて又はサブセットのプロセスが、グラフィックス加速モジュール１９４６を使用できるようにする。グラフィックス加速モジュール１９４６が複数のプロセス及びパーティションによって共有されるプログラミング・モデルが、２つ存在する：時間スライス共有及びグラフィックス指定共有（ｇｒａｐｈｉｃｓ－ｄｉｒｅｃｔｅｄｓｈａｒｅｄ）である。

このモデルでは、システム・ハイパーバイザ１９９６がグラフィックス加速モジュール１９４６を所有しており、その機能をすべてのオペレーティング・システム１９９５にとって利用可能にする。システム・ハイパーバイザ１９９６による仮想化をグラフィックス加速モジュール１９４６がサポートするために、グラフィックス加速モジュール１９４６は、以下のことに準拠してもよい：１）アプリケーションのジョブ要求は自律でなくてはならず（すなわち、ジョブ間で状態を維持する必要はなく）、又はグラフィックス加速モジュール１９４６が、コンテキストの保存及び復元の機構を提供しなくてはならない。２）アプリケーションのジョブ要求は、あらゆるトランスレーション誤りも含めて指定された時間量で完了するようグラフィックス加速モジュール１９４６によって保証され、又はグラフィックス加速モジュール１９４６が、ジョブの処理をプリエンプションする機能を提供する。３）グラフィックス加速モジュール１９４６は、指定の共有プログラミング・モデルで動作しているとき、プロセス間で公平性が保証されなくてはならない。

少なくとも一実施例では、アプリケーション１９８０は、グラフィックス加速モジュール１９４６のタイプ、ワーク記述子（ＷＤ）、権限マスク・レジスタ（ＡＭＲ）値、及びコンテキスト保存／復元エリア・ポインタ（ＣＳＲＰ）を伴って、オペレーティング・システム１９９５のシステム・コールを行う必要がある。少なくとも一実施例では、グラフィックス加速モジュール１９４６のタイプは、システム・コールで目的とする加速機能を記述している。少なくとも一実施例では、グラフィックス加速モジュール１９４６のタイプは、システム固有値であってもよい。少なくとも一実施例では、ＷＤは、グラフィックス加速モジュール１９４６のために特にフォーマット化されており、グラフィックス加速モジュール１９４６のコマンド、ユーザ定義の構造を指す実効アドレス・ポインタ、コマンドのキューを指す実効アドレス・ポインタ、又はグラフィックス加速モジュール１９４６によって行われるワークを記述するための任意の他のデータ構造の形とすることができる。一実施例では、ＡＭＲ値は、現在のプロセスに使用するためのＡＭＲ状態である。少なくとも一実施例では、オペレーティング・システムに渡される値は、ＡＭＲをセッティングするアプリケーションと同様である。アクセラレータ統合回路１９３６及びグラフィックス加速モジュール１９４６の実装形態が、ユーザ権限マスク・オーバーライド・レジスタ（ＵＡＭＯＲ）をサポートしていない場合、オペレーティング・システムは、ＡＭＲ値に現在のＵＡＭＯＲ値を適用してから、ハイパーバイザ・コールにＡＭＲを渡してもよい。ハイパーバイザ１９９６は、任意選択で、現在の権限マスク・オーバーライド・レジスタ（ＡＭＯＲ）値を適用してから、ＡＭＲをプロセス要素１９８３に入れてもよい。少なくとも一実施例では、ＣＳＲＰは、グラフィックス加速モジュール１９４６がコンテキスト状態を保存及び復元するためのアプリケーションのアドレス空間１９８２内のエリアの実効アドレスを収容するレジスタ１９４５のうちの１つである。ジョブ間で、又はジョブがプリエンプションされるときに、いかなる状態も保存する必要のない場合は、このポインタは任意選択である。少なくとも一実施例では、コンテキスト保存／復元エリアは、ピン留めされたシステム・メモリであってもよい。

システム・コールを受け取ると、オペレーティング・システム１９９５は、アプリケーション１９８０が登録済みであり、グラフィックス加速モジュール１９４６を使用する権限が与えられていることを検証してもよい。次いで、オペレーティング・システム１９９５は、表３に示す情報を伴ってハイパーバイザ１９９６にコールする。

ハイパーバイザ・コールを受け取ると、ハイパーバイザ１９９６は、オペレーティング・システム１９９５が登録済みであり、グラフィックス加速モジュール１９４６を使用する権限が与えられていることを検証する。次いでハイパーバイザ１９９６は、プロセス要素１９８３を、対応するグラフィックス加速モジュール１９４６のタイプのプロセス要素リンク・リストに入れる。プロセス要素は、表４に示す情報を含んでもよい。

少なくとも一実施例では、ハイパーバイザは、複数のアクセラレータ統合スライス１９９０のレジスタ１９４５を初期化する。

図１９Ｆに示すように、少なくとも一実施例では、物理プロセッサ・メモリ１９０１～１９０２及びＧＰＵメモリ１９２０～１９２３にアクセスするために使用される共通の仮想メモリ・アドレス空間を介してアドレス指定可能である統合メモリが使用される。この実装形態では、ＧＰＵ１９１０～１９１３で実行される動作は、プロセッサ・メモリ１９０１～１９０２にアクセスするのと同じ仮想／実効メモリ・アドレス空間を利用し、且つその逆も同様であり、それによりプログラマビリティが簡単になる。一実施例では、仮想／実効アドレス空間の第１の部分はプロセッサ・メモリ１９０１に割り振られ、第２の部分は第２のプロセッサ・メモリ１９０２に割り振られ、第３の部分はＧＰＵメモリ１９２０に割り振られるというように続く。少なくとも一実施例では、仮想／実効メモリ空間全体（実効アドレス空間と呼ばれることもある）は、これによりプロセッサ・メモリ１９０１～１９０２及びＧＰＵメモリ１９２０～１９２３のそれぞれにわたって分配されて、仮想アドレスが物理メモリにマッピングされた状態で、いずれかのプロセッサ又はＧＰＵが、いずれかの物理メモリにアクセスできるようになる。

一実施例では、ＭＭＵ１９３９Ａ～１９３９Ｅのうちの１つ又は複数の中のバイアス／コヒーレンス管理回路１９９４Ａ～１９９４Ｅは、１つ又は複数のホスト・プロセッサ（たとえば、１９０５）のキャッシュとＧＰＵ１９１０～１９１３のキャッシュとの間でキャッシュ・コヒーレンスを確保し、バイアス技法を実装して、ある特定のタイプのデータが記憶されるべき物理メモリを示す。バイアス／コヒーレンス管理回路１９９４Ａ～１９９４Ｅの複数のインスタンスが図１９Ｆに示されるが、バイアス／コヒーレンス回路は、１つ又は複数のホスト・プロセッサ１９０５のＭＭＵ内に実装されてもよく、且つ／又はアクセラレータ統合回路１９３６内に実装されてもよい。

一実施例は、ＧＰＵ付きメモリ１９２０～１９２３をシステム・メモリの一部としてマッピングできるようにし、共有仮想メモリ（ＳＶＭ）技法を使用してアクセス可能にすることができるが、完全なシステム・キャッシュ・コヒーレンスに関連する性能の低下が生じることはない。少なくとも一実施例では、ＧＰＵ付きメモリ１９２０～１９２３が、面倒なキャッシュ・コヒーレンス・オーバーヘッドなく、システム・メモリとしてアクセス可能であることにより、ＧＰＵオフロードのための有益な動作環境が提供される。この構成によって、従来のＩ／ＯＤＭＡデータ・コピーのオーバーヘッドがなくても、ホスト・プロセッサ１９０５ソフトウェアがオペランドを設定し、計算結果にアクセスすることが可能になる。こうした従来のコピーは、ドライバ・コール、割込み、及びメモリ・マップドＩ／Ｏ（ＭＭＩＯ）アクセスを必要とし、これらはすべて、単純なメモリ・アクセスより非効率的である。少なくとも一実施例では、キャッシュ・コヒーレンス・オーバーヘッドなしでＧＰＵ付きメモリ１９２０～１９２３にアクセスできることが、オフロードされた計算の実行時間に不可欠であり得る。たとえば、かなりのストリーミング書込みメモリ・トラフィックがある場合には、キャッシュ・コヒーレンス・オーバーヘッドは、ＧＰＵ１９１０～１９１３が見る有効な書込み帯域幅を大幅に低減することある。少なくとも一実施例では、オペランド設定の効率、結果へのアクセスの効率、及びＧＰＵ計算の効率は、ＧＰＵオフロードの有効性を判定する際に役立つことがある。

少なくとも一実施例では、ＧＰＵバイアス及びホスト・プロセッサ・バイアスの選択は、バイアス・トラッカー・データ構造によって決められる。たとえばバイアス・テーブルが使用されてもよく、このテーブルは、ＧＰＵ付きメモリ・ページ当たり１ビット又は２ビットを含むページ粒度構造であってもよい（すなわち、メモリ・ページの粒度で制御されてもよい）。少なくとも一実施例では、バイアス・テーブルは、（たとえば、バイアス・テーブルの頻繁に使用された／最近使用されたエントリをキャッシュするための）バイアス・キャッシュがＧＰＵ１９１０～１９１３にある状態又はない状態で、１つ又は複数のＧＰＵ付きメモリ１９２０～１９２３の奪われたメモリ範囲（ｓｔｏｌｅｎｍｅｍｏｒｙｒａｎｇｅ）において実装されてもよい。或いは、バイアス・テーブル全体が、ＧＰＵ内に維持されてもよい。

少なくとも一実施例では、ＧＰＵ付きメモリ１９２０～１９２３への各アクセスに関連付けられたバイアス・テーブルのエントリが、ＧＰＵメモリへの実際のアクセスより先にアクセスされて、以下の動作を生じさせる。第１に、ＧＰＵバイアス内での自らのページを見いだすＧＰＵ１９１０～１９１３からのローカル要求が、対応するＧＰＵメモリ１９２０～１９２３に直接転送される。ホスト・バイアスにおいて自らのページを見いだすＧＰＵからのローカル要求は、（たとえば、上述した高速リンクを介して）プロセッサ１９０５に転送される。一実施例では、要求されたページをホスト・プロセッサ・バイアスにおいて見いだすプロセッサ１９０５からの要求は、通常のメモリ読取りと同様に要求を完了させる。或いは、ＧＰＵバイアス化ページに向けられた要求は、ＧＰＵ１９１０～１９１３に転送されてもよい。少なくとも一実施例では、次いでＧＰＵは、現在ページを使用していない場合、ホスト・プロセッサ・バイアスにページを移行してもよい。少なくとも一実施例では、ページのバイアス状態は、ソフトウェア・ベースの機構、ハードウェア支援型ソフトウェア・ベースの機構のいずれかによって、又は限られた事例のセットについては、単にハードウェア・ベースの機構によって、変更することができる。

バイアス状態を変更するための１つの機構は、ＡＰＩコール（たとえば、ＯｐｅｎＣＬ）を利用し、このＡＰＩコールが、ＧＰＵのデバイス・ドライバをコールし、このデバイス・ドライバが、ＧＰＵにメッセージを送って（又はコマンド記述子をキューに加えて）、バイアス状態を変更し、一部の移行については、ホストにおいてキャッシュ・フラッシング動作を実行するよう、ＧＰＵを導く。少なくとも一実施例では、キャッシュ・フラッシング動作は、ホスト・プロセッサ１９０５のバイアスからＧＰＵバイアスへの移行のために使用されるが、反対向きの移行には使用されない。

一実施例では、キャッシュ・コヒーレンスは、ホスト・プロセッサ１９０５によってキャッシュできないＧＰＵバイアス化ページを一時的にレンダリングすることによって、維持される。これらのページにアクセスするために、プロセッサ１９０５は、ＧＰＵ１９１０からのアクセスを要求してもよく、ＧＰＵ１９１０は、すぐにアクセスを許可してもよく、又は許可しなくてもよい。したがって、プロセッサ１９０５とＧＰＵ１９１０との間の通信を低減するために、ＧＰＵバイアス化ページが、ＧＰＵによって要求されるが、ホスト・プロセッサ１９０５によっては要求されないようにすること、又はその逆にすることが有益である。

１つ又は複数の実施例を実行するために、ハードウェア構造体１３１５が使用される。ハードウェア構造体（ｘ）１３１５に関する詳細事項は、図１３Ａ及び／又は図１３Ｂと併せて本明細書に提供される。

図２０は、本明細書に記載の様々な実施例による、１つ又は複数のＩＰコアを使用して作製することができる例示的な集積回路及び関連グラフィックス・プロセッサを示す。図示してあるものに加えて、少なくとも一実施例では、追加のグラフィックス・プロセッサ／コア、周辺装置インターフェース・コントローラ、若しくは汎用プロセッサ・コアを含む他の論理及び回路が含まれてもよい。

図２０は、少なくとも一実施例による１つ又は複数のＩＰコアを使用して作製することができる例示的なシステム・オン・チップ集積回路２０００を示すブロック図である。少なくとも一実施例では、集積回路２０００は、１つ又は複数のアプリケーション・プロセッサ２００５（たとえば、ＣＰＵ）、少なくとも１つのグラフィックス・プロセッサ２０１０を含み、さらに、画像プロセッサ２０１５及び／又はビデオ・プロセッサ２０２０を含んでもよく、これらのいずれもが、モジュール式ＩＰコアであってもよい。少なくとも一実施例では、集積回路２０００は、ＵＳＢコントローラ２０２５、ＵＡＲＴコントローラ２０３０、ＳＰＩ／ＳＤＩＯコントローラ２０３５、及びＩ．ｓｕｐ．２Ｓ／Ｉ．ｓｕｐ．２Ｃコントローラ２０４０を含む周辺装置又はバス論理を含む。少なくとも一実施例では、集積回路２０００は、ハイ・デフィニション・マルチメディア・インターフェース（ＨＤＭＩ：ｈｉｇｈ－ｄｅｆｉｎｉｔｉｏｎｍｕｌｔｉｍｅｄｉａｉｎｔｅｒｆａｃｅ（登録商標））コントローラ２０５０及びモバイル・インダストリ・プロセッサ・インターフェース（ＭＩＰＩ）ディスプレイ・インターフェース２０５５のうちの１つ又は複数に結合されるディスプレイ・デバイス２０４５を含むことができる。少なくとも一実施例では、フラッシュ・メモリ及びフラッシュ・メモリ・コントローラを含むフラッシュ・メモリ・サブシステム２０６０によって、ストレージが提供されてもよい。少なくとも一実施例では、ＳＤＲＡＭ又はＳＲＡＭメモリ・デバイスにアクセスするために、メモリ・コントローラ２０６５を介してメモリ・インターフェースが提供されてもよい。少なくとも一実施例では、いくつかの集積回路はさらに、組み込みセキュリティ・エンジン２０７０を含む。少なくとも一実施例では、いくつかの集積回路は更に、物理層（ＰＨＹ）ライブラリ１１６の組み込み実装を含む。

図２１Ａ～図２１Ｂは、本明細書に記載の様々実施例による、１つ又は複数のＩＰコアを使用して作製することができる例示的な集積回路及び関連グラフィックス・プロセッサを示す。図示してあるものに加えて、少なくとも一実施例では、追加のグラフィックス・プロセッサ／コア、周辺装置インターフェース・コントローラ、又は汎用プロセッサ・コアを含む他の論理及び回路が含まれてもよい。

図２１Ａ～図２１Ｂは、本明細書に記載の実施例によるＳｏＣ内で使用するための例示的なグラフィックス・プロセッサを示すブロック図である。図２１Ａは、少なくとも一実施例による１つ又は複数のＩＰコアを使用して作製することができるシステム・オン・チップ集積回路の例示的なグラフィックス・プロセッサ２１１０を示す。図２１Ｂは、少なくとも一実施例による１つ又は複数のＩＰコアを使用して作製することができるシステム・オン・チップ集積回路のさらなる例示的なグラフィックス・プロセッサ２１４０を示す。少なくとも一実施例では、図２１Ａのグラフィックス・プロセッサ２１１０は、低電力グラフィックス・プロセッサ・コアである。少なくとも一実施例では、図２１Ｂのグラフィックス・プロセッサ２１４０は、高性能グラフィックス・プロセッサ・コアである。少なくとも一実施例では、グラフィックス・プロセッサ２１１０、２１４０のそれぞれは、図２０のグラフィックス・プロセッサ２０１０の変形形態とすることができる。

少なくとも一実施例では、グラフィックス・プロセッサ２１１０は、頂点プロセッサ２１０５と、１つ又は複数のフラグメント・プロセッサ２１１５Ａ～２１１５Ｎ（たとえば、２１１５Ａ、２１１５Ｂ、２１１５Ｃ、２１１５Ｄ～２１１５Ｎ－１、及び２１１５Ｎ）とを含む。少なくとも一実施例では、グラフィックス・プロセッサ２１１０は、別個の論理を介して異なるシェーダ・プログラムを実行することができ、それにより、頂点プロセッサ２１０５は、頂点シェーダ・プログラムのための動作を実行するように最適化され、一方、１つ又は複数のフラグメント・プロセッサ２１１５Ａ～２１１５Ｎは、フラグメント又はピクセルのシェーダ・プログラムのためのフラグメント（たとえば、ピクセル）シェーディング動作を実行する。少なくとも一実施例では、頂点プロセッサ２１０５は、３Ｄグラフィックス・パイプラインの頂点処理ステージを実行し、プリミティブ及び頂点データを生成する。少なくとも一実施例では、フラグメント・プロセッサ２１１５Ａ～２１１５Ｎは、頂点プロセッサ２１０５によって生成されたプリミティブ及び頂点データを使用して、ディスプレイ・デバイスに表示されるフレーム・バッファを生成する。少なくとも一実施例では、フラグメント・プロセッサ２１１５Ａ～２１１５Ｎは、ＯｐｅｎＧＬのＡＰＩにおいて提供されるフラグメント・シェーダ・プログラムを実行するように最適化され、ＯｐｅｎＧＬのＡＰＩは、Ｄｉｒｅｃｔ３ＤＡＰＩにおいて提供されるピクセル・シェーダ・プログラムと同様の動作を実行するために使用されてもよい。

少なくとも一実施例では、グラフィックス・プロセッサ２１１０はさらに、１つ又は複数のメモリ管理ユニット（ＭＭＵ）２１２０Ａ～２１２０Ｂ、キャッシュ２１２５Ａ～２１２５Ｂ、及び回路相互接続２１３０Ａ～２１３０Ｂを含む。少なくとも一実施例では、１つ又は複数のＭＭＵ２１２０Ａ～２１２０Ｂは、頂点プロセッサ２１０５及び／又はフラグメント・プロセッサ２１１５Ａ～２１１５Ｎを含め、グラフィックス・プロセッサ２１１０のための仮想から物理のアドレス・マッピングを提供し、それらは、１つ又は複数のキャッシュ２１２５Ａ～２１２５Ｂに記憶された頂点又は画像／テクスチャのデータに加えて、メモリに記憶された頂点又は画像／テキストのデータを参照してもよい。少なくとも一実施例では、１つ又は複数のＭＭＵ２１２０Ａ～２１２０Ｂは、図２０の１つ若しくは複数のアプリケーション・プロセッサ２００５、画像プロセッサ２０１５、及び／又はビデオ・プロセッサ２０２０に関連付けられた１つ若しくは複数のＭＭＵを含む、システム内の他のＭＭＵと同期されてもよく、それにより各プロセッサ２００５～２０２０は、共有の又は統合された仮想メモリ・システムに参加することができる。少なくとも一実施例では、１つ又は複数の回路相互接続２１３０Ａ～２１３０Ｂは、グラフィックス・プロセッサ２１１０が、ＳｏＣの内部バスを介して、又は直接接続を介して、ＳｏＣ内の他のＩＰコアとインターフェースをとることができるようにする。

少なくとも一実施例では、グラフィックス・プロセッサ２１４０は、図２１Ａのグラフィックス・プロセッサ２１１０の１つ又は複数のＭＭＵ２１２０Ａ～２１２０Ｂ、キャッシュ２１２５Ａ～２１２５Ｂ、及び回路相互接続２１３０Ａ～２１３０Ｂを含む。少なくとも一実施例では、グラフィックス・プロセッサ２１４０は、１つ又は複数のシェーダ・コア２１５５Ａ～２１５５Ｎ（たとえば、２１５５Ａ、２１５５Ｂ、２１５５Ｃ、２１５５Ｄ、２１５５Ｅ、２１５５Ｆ～２１５５Ｎ－１、及び２１５５Ｎ）を含み、このシェーダ・コアは、単一のコア、又はタイプ、又はコアが、頂点シェーダ、フラグメント・シェーダ、及び／又はコンピュート・シェーダを実装するためのシェーダ・プログラム・コードを含むすべてのタイプのプログラム可能なシェーダ・コードを実行することができる統合されたシェーダ・コア・アーキテクチャを提供する。少なくとも一実施例では、シェーダ・コアの数は変えることができる。少なくとも一実施例では、グラフィックス・プロセッサ２１４０は、１つ又は複数のシェーダ・コア２１５５Ａ～２１５５Ｎに実行スレッドをディスパッチするためのスレッド・ディスパッチャとして作用するコア間タスク・マネージャ２１４５と、たとえばシーン内のローカル空間コヒーレンスを利用するため、又は内部キャッシュの使用を最適化するために、シーンのレンダリング動作が画像空間において細分化される、タイル・ベースのレンダリングのためのタイリング動作を加速するためのタイリング・ユニット２１５８とを含む。

図２２Ａ～図２２Ｂは、本明細書に記載の実施例による、さらなる例示的なグラフィックス・プロセッサ論理を示す。図２２Ａは、グラフィックス・コア２２００を示し、このグラフィックス・コア２２００は、少なくとも一実施例では図２０のグラフィックス・プロセッサ２０１０に含められてもよく、少なくとも一実施例では図２１Ｂのように、統合されたシェーダ・コア２１５５Ａ～２１５５Ｎであってもよい。図２２Ｂは、少なくとも一実施例におけるマルチ・チップ・モジュールに導入するのに適した高並列の汎用グラフィックス・プロセッシング・ユニット２２３０を示す。

少なくとも一実施例では、グラフィックス・コア２２００は、共有命令キャッシュ２２０２、テクスチャ・ユニット２２１８、及びキャッシュ／共有メモリ２２２０を含み、これらは、グラフィックス・コア２２００内の実行リソースに共通である。少なくとも一実施例では、グラフィックス・コア２２００は、複数のスライス２２０１Ａ～２２０１Ｎ、又はコアごとのパーティションを含むことができ、グラフィックス・プロセッサは、グラフィックス・コア２２００の複数のインスタンスを含むことができる。スライス２２０１Ａ～２２０１Ｎは、ローカル命令キャッシュ２２０４Ａ～２２０４Ｎ、スレッド・スケジューラ２２０６Ａ～２２０６Ｎ、スレッド・ディスパッチャ２２０８Ａ～２２０８Ｎ、及びレジスタのセット２２１０Ａ～２２１０Ｎを含むサポート論理を含むことができる。少なくとも一実施例では、スライス２２０１Ａ～２２０１Ｎは、追加機能ユニット（ＡＦＵ２２１２Ａ～２２１２Ｎ）、浮動小数点ユニット（ＦＰＵ２２１４Ａ～２２１４Ｎ）、整数算術論理演算ユニット（ＡＬＵ２２１６～２２１６Ｎ）、アドレス計算ユニット（ＡＣＵ２２１３Ａ～２２１３Ｎ）、倍精度浮動小数点ユニット（ＤＰＦＰＵ２２１５Ａ～２２１５Ｎ）、及び行列処理ユニット（ＭＰＵ２２１７Ａ～２２１７Ｎ）のセットを含むことができる。

少なくとも一実施例では、ＦＰＵ２２１４Ａ～２２１４Ｎは、単精度（３２ビット）及び半精度（１６ビット）の浮動小数点演算を実行することができ、ＤＰＦＰＵ２２１５Ａ～２２１５Ｎは、倍精度（６４ビット）の浮動小数点演算を実行する。少なくとも一実施例では、ＡＬＵ２２１６Ａ～２２１６Ｎは、８ビット、１６ビット、及び３２ビットの精度で可変精度の整数演算を実行することができ、混合精度の演算ができるように構成されることが可能である。少なくとも一実施例では、ＭＰＵ２２１７Ａ～２２１７Ｎも、半精度浮動小数点及び８ビット整数演算を含む混合精度の行列演算ができるように構成されることが可能である。少なくとも一実施例では、ＭＰＵ２２１７Ａ～２２１７Ｎは、汎用行列－行列乗算（ＧＥＭＭ）の加速をサポートできるようにすることを含め、機械学習アプリケーション・フレームワークを加速するための様々な行列演算を実行することができる。少なくとも一実施例では、ＡＦＵ２２１２Ａ～２２１２Ｎは、三角関数演算（たとえば、サイン、コサインなど）を含む、浮動小数点ユニット又は整数ユニットにサポートされていない追加の論理演算を実行することができる。

図２２Ｂは、少なくとも一実施例において、グラフィックス・プロセッシング・ユニットのアレイによる高並列の計算動作を実行可能にするように構成されることが可能な汎用処理ユニット（ＧＰＧＰＵ）２２３０を示す図である。少なくとも一実施例では、ＧＰＧＰＵ２２３０は、ＧＰＧＰＵ２２３０の他のインスタンスに直接リンクされて、ディープ・ニューラル・ネットワークの訓練スピードを向上させるために複数のＧＰＵクラスタを生成することができる。少なくとも一実施例では、ＧＰＧＰＵ２２３０は、ホスト・プロセッサとの接続を可能にするためのホスト・インターフェース２２３２を含む。少なくとも一実施例では、ホスト・インターフェース２２３２は、ＰＣＩエクスプレス・インターフェースである。少なくとも一実施例では、ホスト・インターフェース２２３２は、ベンダー固有の通信インターフェース又は通信ファブリックとすることができる。少なくとも一実施例では、ＧＰＧＰＵ２２３０は、ホスト・プロセッサからコマンドを受け取り、グローバル・スケジューラ２２３４を使用して、これらのコマンドに関連付けられた実行スレッドを、コンピュート・クラスタ２２３６Ａ～２２３６Ｈのセットに分配する。少なくとも一実施例では、コンピュート・クラスタ２２３６Ａ～２２３６Ｈは、キャッシュ・メモリ２２３８を共有する。少なくとも一実施例では、キャッシュ・メモリ２２３８は、コンピュート・クラスタ２２３６Ａ～２２３６Ｈ内のキャッシュ・メモリ用の高レベル・キャッシュとして作用することができる。

少なくとも一実施例では、ＧＰＧＰＵ２２３０は、メモリ・コントローラ２２４２Ａ～２２４２Ｂのセットを介して、コンピュート・クラスタ２２３６Ａ～２２３６Ｈに結合されたメモリ２２４４Ａ～２２４４Ｂを含む。少なくとも一実施例では、メモリ２２４４Ａ～２２４４Ｂは、グラフィックス・ダブル・データ・レート（ＧＤＤＲ：ｇｒａｐｈｉｃｓｄｏｕｂｌｅｄａｔａｒａｔｅ）メモリを含む同期グラフィックス・ランダム・アクセス・メモリ（ＳＧＲＡＭ）など、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）又はグラフィックス・ランダム・アクセス・メモリを含む、様々なタイプのメモリ・デバイスを含むことができる。

少なくとも一実施例では、コンピュート・クラスタ２２３６Ａ～２２３６Ｈはそれぞれ、図２２Ａのグラフィックス・コア２２００などのグラフィックス・コアのセットを含み、このグラフィックス・コアのセットは、機械学習計算に適したものを含め、様々な精度で計算動作を実行することができる複数のタイプの整数及び浮動小数点の論理ユニットを含むことができる。たとえば、少なくとも一実施例では、コンピュート・クラスタ２２３６Ａ～２２３６Ｈのそれぞれにおける浮動小数点ユニットの少なくともサブセットは、１６ビット又は３２ビットの浮動小数点演算を実行するように構成されることが可能であり、一方、浮動小数点ユニットの別のサブセットは、６４ビットの浮動小数点演算を実行するように構成されることが可能である。

少なくとも一実施例では、ＧＰＧＰＵ２２３０の複数のインスタンスは、コンピュート・クラスタとして動作するように構成されることが可能である。少なくとも一実施例では、コンピュート・クラスタ２２３６Ａ～２２３６Ｈにより同期及びデータ交換のために使用される通信は、実施例にわたって異なる。少なくとも一実施例では、ＧＰＧＰＵ２２３０の複数のインスタンスは、ホスト・インターフェース２２３２を介して通信する。少なくとも一実施例では、ＧＰＧＰＵ２２３０は、Ｉ／Ｏハブ２２３９を含み、このハブは、ＧＰＧＰＵ２２３０の他のインスタンスへの直接接続を可能にするＧＰＵリンク２２４０に、ＧＰＧＰＵ２２３０を結合する。少なくとも一実施例では、ＧＰＵリンク２２４０は、ＧＰＧＰＵ２２３０の複数のインスタンス間での通信及び同期を可能にするＧＰＵからＧＰＵへの専用のブリッジに結合される。少なくとも一実施例では、ＧＰＵリンク２２４０は、他のＧＰＧＰＵ又は並列プロセッサにデータを送受信するための高速相互接続に結合される。少なくとも一実施例では、ＧＰＧＰＵ２２３０の複数のインスタンスは、別々のデータ処理システムに位置付けられ、ホスト・インターフェース２２３２を介してアクセス可能なネットワーク・デバイスを介して通信する。少なくとも一実施例では、ＧＰＵリンク２２４０は、ホスト・インターフェース２２３２に加えて、又はその代わりに、ホスト・プロセッサへの接続を可能にするように構成することができる。

少なくとも一実施例では、ＧＰＧＰＵ２２３０は、ニューラル・ネットワークを訓練するように構成されることが可能である。少なくとも一実施例では、ＧＰＧＰＵ２２３０は、推論プラットフォーム内で使用することができる。ＧＰＧＰＵ２２３０が推論のために使用される少なくとも一実施例では、ＧＰＧＰＵは、ＧＰＧＰＵがニューラル・ネットワークの訓練に使用されるときよりも少数のコンピュート・クラスタ２２３６Ａ～２２３６Ｈを含んでもよい。少なくとも一実施例では、メモリ２２４４Ａ～２２４４Ｂに関連するメモリ技術は、推論の構成と訓練の構成とで異なってもよく、高帯域幅のメモリ技術が、訓練構成に当てられる。少なくとも一実施例では、ＧＰＧＰＵ２２３０の推論構成は、推論固有の命令をサポートすることができる。たとえば、少なくとも一実施例では、推論構成は、１つ又は複数の８ビットの整数のドット積命令をサポートすることができ、これは、導入済みニューラル・ネットワークの推論動作中に使用されてもよい。少なくとも一実施例では、ＧＰＧＰＵ２２３０の推論構成は、ソフトウェア物理層（ＰＨＹ）ライブラリ１１６によって実施されるソフトウェア動作の実行をサポートできる。

図２３は、少なくとも一実施例によるコンピューティング・システム２３００を示すブロック図である。少なくとも一実施例では、コンピューティング・システム２３００は、メモリ・ハブ２３０５を含んでもよい相互接続経路を介して通信する１つ又は複数のプロセッサ２３０２とシステム・メモリ２３０４とを有する処理サブシステム２３０１を含む。少なくとも一実施例では、メモリ・ハブ２３０５は、チップセット構成要素内の別個の構成要素であってもよく、又は１つ若しくは複数のプロセッサ２３０２内に一体化されていてもよい。少なくとも一実施例では、メモリ・ハブ２３０５は、通信リンク２３０６を介してＩ／Ｏサブシステム２３１１に結合される。少なくとも一実施例では、Ｉ／Ｏサブシステム２３１１は、コンピューティング・システム２３００が１つ又は複数の入力デバイス２３０８からの入力を受け取れるようにすることができるＩ／Ｏハブ２３０７を含む。少なくとも一実施例では、Ｉ／Ｏハブ２３０７は、ディスプレイ・コントローラを有効にすることができ、このディスプレイ・コントローラは、１つ又は複数のプロセッサ２３０２に含まれて、１つ又は複数のディスプレイ・デバイス２３１０Ａに出力を提供してもよい。少なくとも一実施例では、Ｉ／Ｏハブ２３０７に結合された１つ又は複数のディスプレイ・デバイス２３１０Ａは、ローカルの、内部の、又は組み込まれたディスプレイ・デバイスを含むことができる。

少なくとも一実施例では、処理サブシステム２３０１は、バス又は他の通信リンク２３１３を介してメモリ・ハブ２３０５に結合された１つ又は複数の並列プロセッサ２３１２を含む。少なくとも一実施例では、通信リンク２３１３は、ＰＣＩエクスプレスなどであるがこれに限定されない任意の数の規格に基づく通信リンク技術若しくはプロトコルのうちの１つであってもよく、又はベンダー固有の通信インターフェース若しくは通信ファブリックであってもよい。少なくとも一実施例では、１つ又は複数の並列プロセッサ２３１２は、メニー・インテグレーテッド・コア（ＭＩＣ：ｍａｎｙｉｎｔｅｇｒａｔｅｄｃｏｒｅ）プロセッサなど、多数の処理コア及び／又は処理クラスタを含むことのできる、計算に集中した並列又はベクトルの処理システムを形成する。少なくとも一実施例では、１つ又は複数の並列プロセッサ２３１２は、グラフィックス処理サブシステムを形成し、このサブシステムは、Ｉ／Ｏハブ２３０７を介して結合された１つ又は複数のディスプレイ・デバイス２３１０Ａのうちの１つに、ピクセルを出力することができる。少なくとも一実施例では、１つ又は複数の並列プロセッサ２３１２はまた、１つ又は複数のディスプレイ・デバイス２３１０Ｂへの直接接続を可能にするディスプレイ・コントローラ及びディスプレイ・インターフェース（図示せず）を含むことができる。

少なくとも一実施例では、システム・ストレージ・ユニット２３１４は、Ｉ／Ｏハブ２３０７に接続されて、コンピューティング・システム２３００のためのストレージ機構を提供することができる。少なくとも一実施例では、Ｉ／Ｏスイッチ２３１６を使用して、Ｉ／Ｏハブ２３０７と、プラットフォームに一体化されてもよいネットワーク・アダプタ２３１８及び／又はワイヤレス・ネットワーク・アダプタ２３１９などの他の構成要素、並びに１つ又は複数のアドイン・デバイス２３２０を介して加えることができる様々な他のデバイスとの通信を可能にするためのインターフェース機構を提供することができる。少なくとも一実施例では、ネットワーク・アダプタ２３１８は、イーサネット（登録商標）・アダプタ、又は別の有線ネットワーク・アダプタとすることができる。少なくとも一実施例では、ワイヤレス・ネットワーク・アダプタ２３１９は、Ｗｉ－Ｆｉ、Ｂｌｕｅｔｏｏｔｈ、近距離無線通信（ＮＦＣ）、又は１つ若しくは複数のワイヤレス無線を含む他のネットワーク・デバイスのうちの１つ又は複数を含むことができる。

少なくとも一実施例では、コンピューティング・システム２３００は、ＵＳＢ又は他のポート接続、光学ストレージ・ドライブ、ビデオ捕捉デバイスなどを含む明示されていない他の構成要素を含むことができ、これらもＩ／Ｏハブ２３０７に接続されてもよい。少なくとも一実施例では、図２３の様々な構成要素を相互接続する通信経路が、ＰＣＩ（ペリフェラル・コンポーネント・インターコネクト）ベースのプロトコル（たとえば、ＰＣＩ－エクスプレス）などの任意の好適なプロトコル、又はＮＶ－Ｌｉｎｋ高速相互接続若しくは相互接続プロトコルなどの他のバス若しくはポイント・ツー・ポイント通信インターフェース及び／若しくはプロトコルを使用して、実装されてもよい。

少なくとも一実施例では、１つ又は複数の並列プロセッサ２３１２は、たとえばビデオ出力回路を含むグラフィックス及びビデオの処理に最適化された回路を組み込んでおり、グラフィックス・プロセッシング・ユニット（ＧＰＵ）を構成する。少なくとも一実施例では、１つ又は複数の並列プロセッサ２３１２は、汎用処理に最適化された回路を組み込んでいる。少なくとも実施例では、コンピューティング・システム２３００の構成要素は、単一の集積回路上の１つ又は複数の他のシステム要素と一体化されてもよい。たとえば、少なくとも一実施例では、１つ又は複数の並列プロセッサ２３１２、メモリ・ハブ２３０５、プロセッサ２３０２、及びＩ／Ｏハブ２３０７を、システム・オン・チップ（ＳｏＣ）集積回路に一体化することができる。少なくとも一実施例では、コンピューティング・システム２３００の構成要素は、単一のパッケージに一体化されて、システム・イン・パッケージ（ＳＩＰ：ｓｙｓｔｅｍｉｎｐａｃｋａｇｅ）構成を形成することができる。少なくとも一実施例では、コンピューティング・システム２３００の構成要素の少なくとも一部分を、マルチ・チップ・モジュール（ＭＣＭ：ｍｕｌｔｉ－ｃｈｉｐｍｏｄｕｌｅ）に一体化することができ、このモジュールを、他のマルチ・チップ・モジュールと相互接続して、モジュール式コンピューティング・システムにすることができる。

プロセッサ
図２４Ａは、少なくとも一実施例による並列プロセッサ２４００を示す。少なくとも一実施例では、並列プロセッサ２４００の様々な構成要素は、プログラム可能なプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、又はフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）などの１つ又は複数の集積回路デバイスを使用して実装されてもよい。少なくとも一実施例では、図示してある並列プロセッサ２４００は、例示的な実施例による図２３に示す１つ又は複数の並列プロセッサ２３１２の変形形態である。

少なくとも一実施例では、並列プロセッサ２４００は並列処理ユニット２４０２を含む。少なくとも一実施例では、並列処理ユニット２４０２は、並列処理ユニット２４０２の他のインスタンスを含む他のデバイスとの通信を可能にするＩ／Ｏユニット２４０４を含む。少なくとも一実施例では、Ｉ／Ｏユニット２４０４は、他のデバイスに直接接続されてもよい。少なくとも一実施例では、Ｉ／Ｏユニット２４０４は、メモリ・ハブ２３０５などのハブ又はスイッチ・インターフェースの使用を介して、他のデバイスと接続される。少なくとも一実施例では、メモリ・ハブ２３０５とＩ／Ｏユニット２４０４との間の接続は、通信リンク２３１３を形成する。少なくとも一実施例では、Ｉ／Ｏユニット２４０４は、ホスト・インターフェース２４０６及びメモリ・クロスバー２４１６に接続され、ここでホスト・インターフェース２４０６は、処理動作の実行を対象とするコマンドを受け取り、メモリ・クロスバー２４１６は、メモリ動作の実行を対象とするコマンドを受け取る。

少なくとも一実施例では、ホスト・インターフェース２４０６が、Ｉ／Ｏユニット２４０４を介してコマンド・バッファを受け取るとき、ホスト・インターフェース２４０６は、これらのコマンドを実行するためのワーク動作をフロント・エンド２４０８に向けることができる。少なくとも一実施例では、フロント・エンド２４０８はスケジューラ２４１０に結合され、このスケジューラは、コマンド又は他のワーク・アイテムを処理クラスタ・アレイ２４１２に分配するように構成される。少なくとも一実施例では、スケジューラ２４１０は、処理クラスタ・アレイ２４１２の処理クラスタ・アレイ２４１２にタスクが分配される前に、処理クラスタ・アレイ２４１２が適切に構成され、有効な状態にあることを確実にする。少なくとも一実施例では、スケジューラ２４１０は、マイクロコントローラで実行しているファームウェア論理を介して実装される。少なくとも一実施例では、マイクロコントローラ実装スケジューラ２４１０は、複雑なスケジューリング及びワーク分配動作を、粗い粒度と細かい粒度で実行するように構成可能であり、処理アレイ２４１２で実行しているスレッドの迅速なプリエンプション及びコンテキストのスイッチングを可能にする。少なくとも一実施例では、ホスト・ソフトウェアは、処理アレイ２４１２でのスケジューリングのワークロードを、複数のグラフィックス処理のドアベルのうちの１つを介して証明することができる。少なくとも一実施例では、次いで、スケジューラ２４１０を含むマイクロコントローラ内のスケジューラ２４１０論理によって、ワークロードを自動的に処理アレイ２４１２全体に分配することができる。

少なくとも一実施例では、処理クラスタ・アレイ２４１２は、最大「Ｎ個」の処理クラスタ（たとえば、クラスタ２４１４Ａ、クラスタ２４１４Ｂ～クラスタ２４１４Ｎ）を含むことができる。少なくとも一実施例では、処理クラスタ・アレイ２４１２の各クラスタ２４１４Ａ～２４１４Ｎは、大量の同時スレッドを実行することができる。少なくとも一実施例では、スケジューラ２４１０は、様々なスケジューリング及び／又はワーク分配のアルゴリズムを使用して、処理クラスタ・アレイ２４１２のクラスタ２４１４Ａ～２４１４Ｎにワークを配分することができ、これらのアルゴリズムは、プログラム又は計算のタイプごとに生じるワークロードに応じて、異なってもよい。少なくとも一実施例では、スケジューリングは、スケジューラ２４１０によって動的に対処されてもよく、又は処理クラスタ・アレイ２４１２によって実行されるように構成されたプログラム論理のコンパイル中に、コンパイラ論理によって部分的に支援されてもよい。少なくとも一実施例では、処理クラスタ・アレイ２４１２の異なるクラスタ２４１４Ａ～２４１４Ｎは、異なるタイプのプログラムを処理するように、又は異なるタイプの計算を実行するように配分されることが可能である。

少なくとも一実施例では、処理クラスタ・アレイ２４１２は、様々なタイプの並列処理動作を実行するように構成されることが可能である。少なくとも一実施例では、処理クラスタ・アレイ２４１２は、汎用の並列コンピュート動作を実行するように構成される。たとえば、少なくとも一実施例では、処理クラスタ・アレイ２４１２は、ビデオ及び／又はオーディオ・データのフィルタリング、物理動作を含むモデリング動作の実行、及びデータ変換の実行を含む処理タスクを実行するための論理を含むことができる。

少なくとも一実施例では、処理クラスタ・アレイ２４１２は、並列グラフィックス処理動作を実行するように構成される。少なくとも一実施例では、処理クラスタ・アレイ２４１２は、テクスチャ動作を実行するためのテクスチャ・サンプリング論理、並びにモザイク論理、及び他の頂点処理論理を含むがこれらに限定されないこうしたグラフィックス処理動作の実行をサポートするための追加の論理を含むことができる。少なくとも一実施例では、処理クラスタ・アレイ２４１２は、頂点シェーダ、モザイク・シェーダ、ジオメトリ・シェーダ、及びピクセル・シェーダなどであるが、これらに限定されないグラフィックス処理関連のシェーダ・プログラムを実行するように構成されることが可能である。少なくとも一実施例では、並列処理ユニット２４０２は、処理できるようにデータをシステム・メモリからＩ／Ｏユニット２４０４を介して転送することができる。少なくとも一実施例では、処理中、転送されたデータを、処理中にオン・チップ・メモリ（たとえば、並列プロセッサ・メモリ２４２２）に記憶し、次いでシステム・メモリに書き戻すことができる。

少なくとも一実施例では、並列処理ユニット２４０２を使用してグラフィックス処理が実行される場合には、処理クラスタ・アレイ２４１２の複数のクラスタ２４１４Ａ～２４１４Ｎにグラフィックス処理動作をよりうまく分配できるようにするため、処理ワークロードをおおよそ等しい大きさのタスクに分割するようにスケジューラ２４１０を構成することができる。少なくとも一実施例では、処理クラスタ・アレイ２４１２の一部分は、異なるタイプの処理を実行するように構成されることが可能である。たとえば、少なくとも一実施例では、レンダリング画像を生成して表示するために、第１の部分は、頂点シェーディング及びトポロジ生成を実行するように構成されてもよく、第２の部分は、モザイク及びジオメトリのシェーディングを実行するように構成されてもよく、第３の部分は、ピクセル・シェーディング又は他の画面空間動作を実行するように構成されてもよい。少なくとも一実施例では、クラスタ２４１４Ａ～２４１４Ｎのうちの１つ又は複数によって生成される中間データをバッファに記憶して、さらなる処理ができるようにクラスタ２４１４Ａ～２４１４Ｎの間で中間データを送信できるようにしてもよい。

少なくとも一実施例では、処理クラスタ・アレイ２４１２は、実行される処理タスクをスケジューラ２４１０を介して受け取ることができ、スケジューラ２４１０は、処理タスクを定義するコマンドをフロント・エンド２４０８から受け取る。少なくとも一実施例では、処理タスクは、処理されるデータのインデックス、たとえば、表面（パッチ）データ、プリミティブ・データ、頂点データ、及び／又はピクセル・データ、並びに状態パラメータ、及びデータをどのように処理すべきかを定義するコマンド（たとえば、どのプログラムを実行すべきか）を含むことができる。少なくとも一実施例では、スケジューラ２４１０は、タスクに対応するインデックスをフェッチするように構成されてもよく、又はフロント・エンド２４０８からインデックスを受け取ってもよい。少なくとも一実施例では、フロント・エンド２４０８は、入ってくるコマンド・バッファ（たとえば、バッチ・バッファ、プッシュ・バッファなど）によって指定されるワークロードが開始される前に、処理クラスタ・アレイ２４１２が有効な状態に構成されていることを保証するように構成されることが可能である。

少なくとも一実施例では、並列処理ユニット２４０２の１つ又は複数のインスタンスのそれぞれは、並列プロセッサ・メモリ２４２２と結合することができる。少なくとも一実施例では、並列プロセッサ・メモリ２４２２には、メモリ・クロスバー２４１６を介してアクセスすることができ、メモリ・クロスバー２４１６は、処理クラスタ・アレイ２４１２並びにＩ／Ｏユニット２４０４からメモリ要求を受け取ることができる。少なくとも一実施例では、メモリ・クロスバー２４１６は、メモリ・インターフェース２４１８を介して並列プロセッサ・メモリ２４２２にアクセスすることができる。少なくとも一実施例では、メモリ・インターフェース２４１８は、複数のパーティション・ユニット（たとえば、パーティション・ユニット２４２０Ａ、パーティション・ユニット２４２０Ｂ～パーティション・ユニット２４２０Ｎ）を含むことができ、これらのユニットはそれぞれ、並列プロセッサ・メモリ２４２２の一部分（たとえば、メモリ・ユニット）に結合することができる。少なくとも一実施例では、パーティション・ユニット２４２０Ａ～２４２０Ｎの数は、メモリ・ユニットの数と等しくなるように構成され、それにより、第１のパーティション・ユニット２４２０Ａは、対応する第１のメモリ・ユニット２４２４Ａを有し、第２のパーティション・ユニット２４２０Ｂは、対応するメモリ・ユニット２４２４Ｂを有し、Ｎ番目のパーティション・ユニット２４２０Ｎは、対応するＮ番目のメモリ・ユニット２４２４Ｎを有する。少なくとも一実施例では、パーティション・ユニット２４２０Ａ～２４２０Ｎの数は、メモリ・デバイスの数に等しくなくてもよい。

少なくとも一実施例では、メモリ・ユニット２４２４Ａ～２４２４Ｎは、グラフィックス・ダブル・データ・レート（ＧＤＤＲ）メモリを含む同期グラフィックス・ランダム・アクセス・メモリ（ＳＧＲＡＭ）など、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）又はグラフィックス・ランダム・アクセス・メモリを含む、様々なタイプのメモリ・デバイスを含むことができる。少なくとも一実施例では、またメモリ・ユニット２４２４Ａ～２４２４Ｎはまた、高帯域幅メモリ（ＨＢＭ）を含むがこれに限定されない３Ｄ積層メモリを含んでもよい。少なくとも一実施例では、並列プロセッサ・メモリ２４２２の利用可能な帯域幅を効率的に使用するために、フレーム・バッファ又はテクスチャ・マップなどのレンダー・ターゲットが、メモリ・ユニット２４２４Ａ～２４２４Ｎにわたって記憶されて、パーティション・ユニット２４２０Ａ～２４２０Ｎが、各レンダー・ターゲットの部分を並列に書き込みできるようにしてもよい。少なくとも一実施例では、システム・メモリとローカル・キャッシュ・メモリを併用する統合メモリ設計に有利なように、並列プロセッサ・メモリ２４２２のローカル・インスタンスは除外されてもよい。

少なくとも一実施例では、処理クラスタ・アレイ２４１２のクラスタ２４１４Ａ～２４１４Ｎのうちのいずれか１つは、並列プロセッサ・メモリ２４２２内のメモリ・ユニット２４２４Ａ～２４２４Ｎのいずれかに書き込まれることになるデータを処理することができる。少なくとも一実施例では、メモリ・クロスバー２４１６は、各クラスタ２４１４Ａ～２４１４Ｎの出力を、出力に対してさらなる処理動作を実行することができる任意のパーティション・ユニット２４２０Ａ～２４２０Ｎ、又は別のクラスタ２４１４Ａ～２４１４Ｎに転送するように構成されることが可能である。少なくとも一実施例では、各クラスタ２４１４Ａ～２４１４Ｎは、メモリ・クロスバー２４１６を通ってメモリ・インターフェース２４１８と通信して、様々な外部メモリ・デバイスからの読取り、又はそれへの書込みを行うことができる。少なくとも一実施例では、メモリ・クロスバー２４１６は、Ｉ／Ｏユニット２４０４と通信するためのメモリ・インターフェース２４１８への接続部、並びに並列プロセッサ・メモリ２４２２のローカル・インスタンスへの接続部を有して、異なる処理クラスタ２４１４Ａ～２４１４Ｎ内の処理ユニットが、システム・メモリ、又は並列処理ユニット２４０２のローカルにない他のメモリと通信できるようにする。少なくとも一実施例では、メモリ・クロスバー２４１６は、仮想チャネルを使用して、クラスタ２４１４Ａ～２４１４Ｎと、パーティション・ユニット２４２０Ａ～２４２０Ｎとの間でトラフィック・ストリームを分離することができる。

少なくとも一実施例では、並列処理ユニット２４０２の複数のインスタンスは、単一のアドイン・カードに提供されてもよく、又は複数のアドイン・カードが相互接続されてもよい。少なくとも一実施例では、異なるインスタンスが異なる数の処理コア、異なる量のローカル並列プロセッサ・メモリ、及び／又は他の異なる構成を有する場合でも、並列処理ユニット２４０２の異なるインスタンスは相互動作するように構成されることが可能である。たとえば、少なくとも一実施例では、並列処理ユニット２４０２のいくつかインスタンスは、他のインスタンスに比べて高い精度の浮動小数点ユニットを含むことができる。少なくとも一実施例では、並列処理ユニット２４０２又は並列プロセッサ２４００のうちの１つ又は複数のインスタンスを組み込んだシステムは、デスクトップ、ラップトップ、若しくは携帯型のパーソナル・コンピュータ、サーバ、ワークステーション、ゲーム・コンソール、及び／又は組み込みシステムを含むが、これらに限定されない様々な構成及びフォーム・ファクタで実装することができる。

図２４Ｂは、少なくとも一実施例によるパーティション・ユニット２４２０のブロック図である。少なくとも一実施例では、パーティション・ユニット２４２０は、図２４Ａのパーティション・ユニット２４２０Ａ～２４２０Ｎのうちの１つのパーティション・ユニットのインスタンスである。少なくとも一実施例では、パーティション・ユニット２４２０は、Ｌ２キャッシュ２４２１、フレーム・バッファ・インターフェース２４２５、及びＲＯＰ：ｒａｓｔｅｒｏｐｅｒａｔｉｏｎｓｕｎｉｔ２４２６（ラスタ演算ユニット）を含む。Ｌ２キャッシュ２４２１は、メモリ・クロスバー２４１６及びＲＯＰ２４２６から受け取ったロード及びストアの動作を実行するように構成された読取り／書込みキャッシュである。少なくとも一実施例では、読取りミス及び至急の書戻し要求が、処理されるようにＬ２キャッシュ２４２１によってフレーム・バッファ・インターフェース２４２５に出力される。少なくとも一実施例では、更新も、処理されるようにフレーム・バッファ・インターフェース２４２５を介してフレームに送られる。少なくとも一実施例では、フレーム・バッファ・インターフェース２４２５は、図２４の（たとえば並列プロセッサ・メモリ２４２２内の）メモリ・ユニット２４２４Ａ～２４２４Ｎなど、並列プロセッサ・メモリのメモリ・ユニットのうちの１つとインターフェースをとる。

少なくとも一実施例では、ＲＯＰ２４２６は、ステンシル、ｚテスト、ブレンディングなどのラスタ演算を実行する処理ユニットである。少なくとも一実施例では、次いでＲＯＰ２４２６は、グラフィックス・メモリに記憶された処理済みグラフィックス・データを出力する。少なくとも一実施例では、ＲＯＰ２４２６は、メモリに書き込まれる深度又は色データを圧縮し、メモリから読み取られた深度又は色データを解凍するための圧縮論理を含む。少なくとも一実施例では、圧縮論理は、複数の圧縮アルゴリズムのうちの１つ又は複数を利用するロスレス圧縮論理とすることができる。少なくとも一実施例では、ＲＯＰ２４２６によって実行される圧縮のタイプは、圧縮されるデータの統計的特徴に基づき変更することができる。たとえば、少なくとも一実施例では、深度及び色データに対してはタイルごとにデルタ色圧縮が実行される。

少なくとも一実施例では、ＲＯＰ２４２６は、パーティション・ユニット２４２０内ではなく、各処理クラスタ内（たとえば、図２４のクラスタ２４１４Ａ～２４１４Ｎ）に含まれる。少なくとも一実施例では、ピクセル・フラグメント・データではなく、ピクセル・データの読取り及び書込み要求が、メモリ・クロスバー２４１６を介して送信される。少なくとも一実施例では、処理済みグラフィックス・データは、図２３の１つ又は複数のディスプレイ・デバイス２３１０のうちの１つなどのディスプレイ・デバイスに表示されてもよく、プロセッサ２３０２によってさらに処理できるようにルーティングされてもよく、又は図２４Ａの並列プロセッサ２４００内の処理エンティティのうちの１つによってさらに処理できるようにルーティングされてもよい。

図２４Ｃは、少なくとも一実施例による並列処理ユニット内の処理クラスタ２４１４のブロック図である。少なくとも一実施例では、処理クラスタは、図２４の処理クラスタ２４１４Ａ～２４１４Ｎのうちの１つの処理クラスタのインスタンスである。少なくとも一実施例では、処理クラスタ２４１４は、多数のスレッドを並列で実行するように構成されてもよく、ここで用語「スレッド」とは、入力データの特定のセットに対して実行している特定のプログラムのインスタンスを指す。少なくとも一実施例では、複数の独立した命令ユニットを提供することなく、多数のスレッドの並列実行をサポートするために、単一命令複数データ（ＳＩＭＤ）の命令発行技法が使用される。少なくとも一実施例では、それぞれの処理クラスタ内の処理エンジンのセットに命令を発行するように構成された共通の命令ユニットを使用して、全体的に同期された多数のスレッドの並列実行をサポートするために、単一命令複数スレッド（ＳＩＭＴ：ｓｉｎｇｌｅ－ｉｎｓｔｒｕｃｔｉｏｎ，ｍｕｌｔｉｐｌｅ－ｔｈｒｅａｄ）の技法が使用される。

少なくとも一実施例では、処理クラスタ２４１４の動作は、ＳＩＭＴ並列プロセッサに処理タスクを分配するパイプライン・マネージャ２４３２を介して制御することができる。少なくとも一実施例では、パイプライン・マネージャ２４３２は、図２４のスケジューラ２４１０から命令を受け取り、グラフィックス・マルチプロセッサ２４３４及び／又はテクスチャ・ユニット２４３６を介してこれらの命令の実行を管理する。少なくとも一実施例では、グラフィックス・マルチプロセッサ２４３４は、ＳＩＭＴ並列プロセッサの例示的なインスタンスである。しかし、少なくとも一実施例では、アーキテクチャの異なる様々なタイプのＳＩＭＴ並列プロセッサが、処理クラスタ２４１４内に含まれてもよい。少なくとも一実施例では、グラフィックス・マルチプロセッサ２４３４の１つ又は複数のインスタンスは、処理クラスタ２４１４内に含めることができる。少なくとも一実施例では、グラフィックス・マルチプロセッサ２４３４はデータを処理することができ、処理済みデータを、他のシェーダ・ユニットを含む複数の可能な宛先のうちの１つに分配するためにデータ・クロスバー２４４０が使用されてもよい。少なくとも一実施例では、パイプライン・マネージャ２４３２は、データ・クロスバー２４４０を通して分配されることになる処理済みデータの宛先を指定することによって、処理済みデータの分配を容易にすることができる。

少なくとも一実施例では、処理クラスタ２４１４内の各グラフィックス・マルチプロセッサ２４３４は、関数実行論理（たとえば、算術論理演算ユニット、ロード・ストア・ユニットなど）の同一のセットを含むことができる。少なくとも一実施例では、関数実行論理は、前の命令が完了する前に新規の命令を発行することができるパイプライン式に構成されることが可能である。少なくとも一実施例では、関数実行論理は、整数及び浮動小数点の算術、比較演算、ブール演算、ビット・シフト、及び様々な代数関数の計算を含む様々な演算をサポートする。少なくとも一実施例では、同じ関数ユニットのハードウェアを活用して、異なる演算を実行することができ、関数ユニットの任意の組合せが存在してもよい。

少なくとも一実施例では、処理クラスタ２４１４に送信される命令がスレッドを構成する。少なくとも一実施例では、並列処理エンジンのセットにわたって実行されているスレッドのセットが、スレッド・グループである。少なくとも一実施例では、スレッド・グループは、異なる入力データに対してプログラムを実行する。少なくとも一実施例では、スレッド・グループ内の各スレッドを、グラフィックス・マルチプロセッサ２４３４内の異なる処理エンジンに割り当てることができる。少なくとも一実施例では、スレッド・グループは、グラフィックス・マルチプロセッサ２４３４内の処理エンジンの数よりも少ないスレッドを含んでもよい。少なくとも一実施例では、スレッド・グループが処理エンジンの数よりも少ないスレッドを含む場合、処理エンジンのうちの１つ又は複数は、そのスレッド・グループが処理されているサイクル中にはアイドルであってもよい。少なくとも一実施例では、スレッド・グループはまた、グラフィックス・マルチプロセッサ２４３４内の処理エンジンの数よりも多いスレッドを含んでもよい。少なくとも一実施例では、スレッド・グループがグラフィックス・マルチプロセッサ２４３４内の処理エンジンの数より多くのスレッドを含む場合には、連続したクロック・サイクルにわたって処理を実行することができる。少なくとも一実施例では、複数のスレッド・グループを、グラフィックス・マルチプロセッサ２４３４上で同時に実行することができる。

少なくとも一実施例では、グラフィックス・マルチプロセッサ２４３４は、ロード及びストアの動作を実行するための内部キャッシュ・メモリを含む。少なくとも一実施例では、グラフィックス・マルチプロセッサ２４３４は、内部キャッシュをやめて、処理クラスタ２４１４内のキャッシュ・メモリ（たとえば、Ｌ１キャッシュ２４４８）を使用することができる。少なくとも一実施例では、各グラフィックス・マルチプロセッサ２４３４は、パーティション・ユニット（たとえば、図２４のパーティション・ユニット２４２０Ａ～２４２０Ｎ）内のＬ２キャッシュにもアクセスすることができ、これらのキャッシュが、すべての処理クラスタ２４１４間で共有され、スレッド間でデータを転送するために使用されてもよい。少なくとも一実施例では、グラフィックス・マルチプロセッサ２４３４は、オフ・チップのグローバル・メモリにもアクセスすることができ、このメモリは、ローカル並列プロセッサ・メモリ及び／又はシステム・メモリのうちの１つ又は複数を含むことができる。少なくとも一実施例では、並列処理ユニット２４０２の外部にある任意のメモリが、グローバル・メモリとして使用されてもよい。少なくとも一実施例では、処理クラスタ２４１４は、共通の命令及びデータを共有することができるグラフィックス・マルチプロセッサ２４３４の複数のインスタンスを含み、これらはＬ１キャッシュ２４４８に記憶されてもよい。

少なくとも一実施例では、各処理クラスタ２４１４は、仮想アドレスを物理アドレスにマッピングするように構成されたＭＭＵ２４４５（メモリ管理ユニット）を含んでもよい。少なくとも一実施例では、ＭＭＵ２４４５の１つ又は複数のインスタンスは、図２４のメモリ・インターフェース２４１８内にあってもよい。少なくとも一実施例では、ＭＭＵ２４４５は、仮想アドレスを、タイル（タイリングについては詳述する）及び任意選択でキャッシュ・ライン・インデックスの物理アドレスにマッピングするために使用されるページ・テーブル・エントリ（ＰＴＥ）のセットを含む。少なくとも一実施例では、ＭＭＵ２４４５は、アドレスのトランスレーション・ルックアサイド・バッファ（ＴＬＢ：ｔｒａｎｓｌａｔｉｏｎｌｏｏｋａｓｉｄｅｂｕｆｆｅｒ）又はキャッシュを含んでもよく、これらは、グラフィックス・マルチプロセッサ２４３４若しくはＬ１キャッシュ、又は処理クラスタ２４１４内にあってもよい。少なくとも一実施例では、表面データ・アクセスをローカルに分散するように物理アドレスを処理して、パーティション・ユニット間で要求の効率的なインターリーブが可能になる。少なくとも一実施例では、キャッシュ・ライン・インデックスを使用して、キャッシュ・ラインの要求がヒットかミスかが判定されてもよい。

少なくとも一実施例では、各グラフィックス・マルチプロセッサ２４３４がテクスチャ・ユニット２４３６に結合されて、テクスチャ・マッピング動作、たとえば、テクスチャ・サンプル位置の判定、テクスチャ・データの読取り、及びテクスチャ・データのフィルタリングが実行されるように、処理クラスタ２４１４が構成されてもよい。少なくとも一実施例では、テクスチャ・データは、内部テクスチャＬ１キャッシュ（図示せず）から、又はグラフィックス・マルチプロセッサ２４３４内のＬ１キャッシュから読み取られ、必要に応じて、Ｌ２キャッシュ、ローカル並列プロセッサ・メモリ、又はシステム・メモリからフェッチされる。少なくとも一実施例では、各グラフィックス・マルチプロセッサ２４３４は、処理済みタスクをデータ・クロスバー２４４０に出力して、さらなる処理ができるように別の処理クラスタ２４１４に処理済みタスクを提供し、又はメモリ・クロスバー２４１６を介して、Ｌ２キャッシュ、ローカル並列プロセッサ・メモリ、又はシステム・メモリに処理済みタスクを記憶する。少なくとも一実施例では、プレＲＯＰ２４４２（プレ・ラスタ演算ユニット）は、グラフィックス・マルチプロセッサ２４３４からデータを受け取り、ＲＯＰユニットにデータを仕向けるように構成されており、ＲＯＰユニットは、本明細書に記載のするように、パーティション・ユニット（たとえば、図２４のパーティション・ユニット２４２０Ａ～２４２０Ｎ）内に位置付けられてもよい。少なくとも一実施例では、プレＲＯＰ２４４２ユニットは、色ブレンディングの最適化を実行し、ピクセル色データを組織化し、アドレス・トランスレーションを実行することができる。

図２４Ｄは、少なくとも一実施例によるグラフィックス・マルチプロセッサ２４３４を示す。少なくとも一実施例では、グラフィックス・マルチプロセッサ２４３４は、処理クラスタ２４１４のパイプライン・マネージャ２４３２と結合する。少なくとも一実施例では、グラフィックス・マルチプロセッサ２４３４は、命令キャッシュ２４５２、命令ユニット２４５４、アドレス・マッピング・ユニット２４５６、レジスタ・ファイル２４５８、１つ又は複数の汎用グラフィックス・プロセッシング・ユニット（ＧＰＧＰＵ）コア２４６２、及び１つ又は複数のロード／ストア・ユニット２４６６を含むがこれらに限定されない実行パイプラインを有する。ＧＰＧＰＵコア２４６２、及びロード／ストア・ユニット２４６６は、メモリ及びキャッシュ相互接続２４６８を介して、キャッシュ・メモリ２４７２及び共有メモリ２４７０に結合される。

少なくとも一実施例では、命令キャッシュ２４５２は、実行すべき命令のストリームをパイプライン・マネージャ２４３２から受け取る。少なくとも一実施例では、命令は、命令キャッシュ２４５２にキャッシュされ、命令ユニット２４５４により実行されるようにディスパッチされる。少なくとも一実施例では、命令ユニット２４５４は、命令をスレッド・グループ（たとえば、ワープ）としてディスパッチすることができ、アスレッド・グループの各スレッドは、ＧＰＧＰＵコア２４６２内の異なる実行ユニットに割り当てられる。少なくとも一実施例では、命令は、統一アドレス空間内のアドレスを指定することによって、ローカル、共有、又はグローバルのアドレス空間のいずれかにアクセスすることができる。少なくとも一実施例では、アドレス・マッピング・ユニット２４５６を使用して、統一アドレス空間のアドレスを、ロード／ストア・ユニット２４６６がアクセスできる個別メモリ・アドレスにトランスレーションすることができる。

少なくとも一実施例では、レジスタ・ファイル２４５８は、グラフィックス・マルチプロセッサ２４３４の機能ユニットにレジスタのセットを提供する。少なくとも一実施例では、レジスタ・ファイル２４５８は、グラフィックス・マルチプロセッサ２４３４の機能ユニット（たとえばＧＰＧＰＵコア２４６２、ロード／ストア・ユニット２４６６）のデータ経路に接続された、オペランドのための一時的なストレージを提供する。少なくとも一実施例では、レジスタ・ファイル２４５８は、レジスタ・ファイル２４５８の専用部分に各機能ユニットが配分されるように、それぞれの機能ユニット間で分割される。一実施例では、レジスタ・ファイル２４５８は、グラフィックス・マルチプロセッサ２４３４によって実行されている異なるワープ間で分割される。

少なくとも一実施例では、ＧＰＧＰＵコア２４６２はそれぞれ、グラフィックス・マルチプロセッサ２４３４の命令を実行するために使用される浮動小数点ユニット（ＦＰＵ）及び／又は整数算術論理演算ユニット（ＡＬＵ）を含むことができる。ＧＰＧＰＵコア２４６２同士は、同様のアーキテクチャであってもよく、又は異なるアーキテクチャであってもよい。少なくとも一実施例では、ＧＰＧＰＵコア２４６２の第１の部分は、単精度ＦＰＵ及び整数ＡＬＵを含み、ＧＰＧＰＵコアの第２の部分は、倍精度ＦＰＵを含む。少なくとも一実施例では、ＦＰＵは、浮動小数点演算のためにＩＥＥＥ７５４－２００８規格を実装することができ、又は、可変精度の浮動小数点演算を有効にすることができる。少なくとも一実施例では、グラフィックス・マルチプロセッサ２４３４はさらに、矩形コピー又はピクセル・ブレンディングの動作などの特定の機能を実行するための、１つ若しくは複数の固定機能ユニット又は特別機能ユニットをさらに含むことができる。少なくとも一実施例では、ＧＰＧＰＵコアの１つ又は複数は、固定の又は特別な機能論理も含むことができる。

少なくとも一実施例では、ＧＰＧＰＵコア２４６２は、複数のデータ・セットに対して単一の命令を実行することができるＳＩＭＤ論理を含む。少なくとも一実施例では、ＧＰＧＰＵコア２４６２は、ＳＩＭＤ４、ＳＩＭＤ８、及びＳＩＭＤ１６の命令を物理的に実行することができ、ＳＩＭＤ１、ＳＩＭＤ２、及びＳＩＭＤ３２の命令を論理的に実行することができる。少なくとも一実施例では、ＧＰＧＰＵコアのためのＳＩＭＤ命令は、シェーダ・コンパイラによるコンパイル時に生成されてもよく、又は単一プログラム複数データ（ＳＰＭＤ：ｓｉｎｇｌｅｐｒｏｇｒａｍｍｕｌｔｉｐｌｅｄａｔａ）又はＳＩＭＴのアーキテクチャ向けに書かれコンパイルされたプログラムを実行しているときに、自動的に生成されてもよい。少なくとも一実施例では、ＳＩＭＴ実行モデルのために構成されたプログラムの複数のスレッドは、単一のＳＩＭＤ命令を介して実行することができる。たとえば、少なくとも一実施例では、同じ又は同様の動作を実行する８個のＳＩＭＴスレッドを、単一のＳＩＭＤ８の論理ユニットを介して並列に実行することができる。

少なくとも一実施例では、メモリ及びキャッシュ相互接続２４６８は、グラフィックス・マルチプロセッサ２４３４の各機能ユニットをレジスタ・ファイル２４５８及び共有メモリ２４７０に接続する相互接続ネットワークである。少なくとも一実施例では、メモリ及びキャッシュ相互接続２４６８は、ロード／ストア・ユニット２４６６が、共有メモリ２４７０とレジスタ・ファイル２４５８の間でロード及びストアの動作を実装できるようにするクロスバー相互接続である。少なくとも一実施例では、レジスタ・ファイル２４５８は、ＧＰＧＰＵコア２４６２と同じ周波数で動作することができ、したがって、ＧＰＧＰＵコア２４６２とレジスタ・ファイル２４５８の間のデータ転送は非常に低レイテンシである。少なくとも一実施例では、共有メモリ２４７０を使用して、グラフィックス・マルチプロセッサ２４３４内の機能ユニットで実行されるスレッド間の通信を可能にすることができる。少なくとも一実施例では、キャッシュ・メモリ２４７２を、たとえばデータ・キャッシュとして使用して、機能ユニットとテクスチャ・ユニット２４３６の間で通信されるテクスチャ・データをキャッシュすることができる。少なくとも一実施例では、共有メモリ２４７０は、プログラム管理キャッシュとしても使用することができる。少なくとも一実施例では、ＧＰＧＰＵコア２４６２で実行されているスレッドは、キャッシュ・メモリ２４７２内に記憶される自動キャッシュ・データに加えて、共有メモリ内にプログラム的にデータを記憶することができる。

少なくとも一実施例では、本明細書に記載の並列プロセッサ又はＧＰＧＰＵは、ホスト／プロセッサ・コアに通信可能に結合されて、グラフィックス動作、機械学習動作、パターン分析動作、及び様々な汎用ＧＰＵ（ＧＰＧＰＵ）機能を加速する。少なくとも一実施例では、ＧＰＵは、バス又は他の相互接続（たとえば、ＰＣＩｅ又はＮＶＬｉｎｋなどの高速相互接続）を介してホスト・プロセッサ／コアに通信可能に結合されてもよい。少なくとも一実施例では、ＧＰＵは、コアと同じパッケージ又はチップに一体化されてもよく、内部（すなわち、パッケージ又はチップの内部の）プロセッサ・バス／相互接続を介してコアに通信可能に結合されてもよい。少なくとも一実施例では、ＧＰＵの接続方法に関わらず、プロセッサ・コアは、ワーク記述子に含まれたコマンド／命令のシーケンスの形でワークをＧＰＵに配分してもよい。少なくとも一実施例では、次いでＧＰＵは、これらのコマンド／命令を効率的に処理するために専用の回路／論理を使用する。少なくとも一実施例では、ＧＰＵは、ソフトウェア物理層（ＰＨＹ）ライブラリ１１６によって実装されたソフトウェア関数を効率的に処理するための専用回路／論理を使用する。

図２５は、少なくとも一実施例による、マルチＧＰＵコンピューティング・システム２５００を示す。少なくとも一実施例では、マルチＧＰＵコンピューティング・システム２５００は、ホスト・インターフェース・スイッチ２５０４を介して複数の汎用グラフィックス・プロセッシング・ユニット（ＧＰＧＰＵ）２５０６Ａ～Ｄに結合されたプロセッサ２５０２を含むことができる。少なくとも一実施例では、ホスト・インターフェース・スイッチ２５０４は、プロセッサ２５０２をＰＣＩエクスプレス・バスに結合するＰＣＩエクスプレス・スイッチ・デバイスであり、このＰＣＩエクスプレス・バスを介して、プロセッサ２５０２は、ＧＰＧＰＵ２５０６Ａ～Ｄと通信することができる。ＧＰＧＰＵ２５０６Ａ～Ｄは、高速ポイント・ツー・ポイントＧＰＵツーＧＰＵリンク２５１６のセットを介して相互接続することができる。少なくとも一実施例では、ＧＰＵツーＧＰＵリンク２５１６は、専用ＧＰＵリンクを介して、ＧＰＧＰＵ２５０６Ａ～Ｄのそれぞれに接続される。少なくとも一実施例では、Ｐ２ＰのＧＰＵリンク２５１６は、プロセッサ２５０２が接続されているホスト・インターフェース・バス２５０４を介した通信を必要とせずに、ＧＰＧＰＵ２５０６Ａ～Ｄのそれぞれの間で直接通信を可能にする。少なくとも一実施例では、Ｐ２ＰのＧＰＵリンク２５１６に仕向けられたＧＰＵツーＧＰＵトラフィックがあると、ホスト・インターフェース・バス２５０４は、システム・メモリへのアクセスができるように、又はたとえば１つ又は複数のネットワーク・デバイスを介して、マルチＧＰＵコンピューティング・システム２５００の他のインスタンスと通信するために、利用可能な状態に保たれる。少なくとも一実施例では、ＧＰＧＰＵ２５０６Ａ～Ｄは、ホスト・インターフェース・スイッチ２５０４を介してプロセッサ２５０２に接続され、少なくとも一実施例では、プロセッサ２５０２は、Ｐ２ＰのＧＰＵリンク２５１６のための直接サポートを含み、ＧＰＧＰＵ２５０６Ａ～Ｄに直接接続することができる。

図２６は、少なくとも一実施例によるグラフィックス・プロセッサ２６００のブロック図である。少なくとも一実施例では、グラフィックス・プロセッサ２６００は、リング相互接続２６０２、パイプライン・フロント・エンド２６０４、メディア・エンジン２６３７、及びグラフィックス・コア２６８０Ａ～２６８０Ｎを含む。少なくとも一実施例では、リング相互接続２６０２は、グラフィックス・プロセッサ２６００を、他のグラフィックス・プロセッサ又は１つ又は複数の汎用プロセッサ・コアを含む他の処理ユニットに結合する。少なくとも一実施例では、グラフィックス・プロセッサ２６００は、マルチ・コア処理システム内に一体化された多数のプロセッサのうちの１つである。

少なくとも一実施例では、グラフィックス・プロセッサ２６００は、リング相互接続２６０２を介してコマンドのバッチを受け取る。少なくとも一実施例では、入ってくるコマンドは、パイプライン・フロント・エンド２６０４のコマンド・ストリーマ２６０３によって解釈される。少なくとも一実施例では、グラフィックス・プロセッサ２６００は、グラフィックス・コア２６８０Ａ～２６８０Ｎを介して３Ｄジオメトリ処理及びメディア処理を実行するためのスケーラブルな実行論理を含む。少なくとも一実施例では、３Ｄジオメトリ処理コマンドについては、コマンド・ストリーマ２６０３はコマンドをジオメトリ・パイプライン２６３６に供給する。少なくとも一実施例では、少なくとも一部のメディア処理コマンドについては、コマンド・ストリーマ２６０３はコマンドをビデオ・フロント・エンド２６３４に供給し、ビデオ・フロント・エンド２６３４はメディア・エンジン２６３７に結合される。少なくとも一実施例では、メディア・エンジン２６３７は、ビデオ及び画像の後処理のためのＶｉｄｅｏＱｕａｌｉｔｙＥｎｇｉｎｅ（ＶＱＥ）２６３０と、ハードウェア加速されたメディア・データのエンコード及びデコードを提供するマルチ・フォーマット・エンコード／デコード（ＭＦＸ）２６３３エンジンとを含む。少なくとも一実施例では、ジオメトリ・パイプライン２６３６及びメディア・エンジン２６３７はそれぞれ、少なくとも１つのグラフィックス・コア２６８０Ａによって提供されるスレッド実行リソースのための実行スレッドを生成する。

少なくとも一実施例では、グラフィックス・プロセッサ２６００は、モジュール式コア２６８０Ａ～２６８０Ｎ（コア・スライスと呼ばれることもある）を特徴とするスケーラブルなスレッド実行リソースを含み、それぞれのモジュール式コアは、複数のサブ・コア２６５０Ａ～５５０Ｎ、２６６０Ａ～２６６０Ｎ（コア・サブ・スライスと呼ばれることもある）を有する。少なくとも一実施例では、グラフィックス・プロセッサ２６００は、任意の数のグラフィックス・コア２６８０Ａ～２６８０Ｎを有することができる。少なくとも一実施例では、グラフィックス・プロセッサ２６００は、少なくとも第１のサブ・コア２６５０Ａ及び第２のサブ・コア２６６０Ａを有するグラフィックス・コア２６８０Ａを含む。少なくとも一実施例では、グラフィックス・プロセッサ２６００は、単一のサブ・コア（たとえば、２６５０Ａ）を有する低電力プロセッサである。少なくとも一実施例では、グラフィックス・プロセッサ２６００は、複数のグラフィックス・コア２６８０Ａ～２６８０Ｎを含み、このそれぞれが、第１のサブ・コア２６５０Ａ～２６５０Ｎのセット、及び第２のサブ・コア２６６０Ａ～２６６０Ｎのセットを含む。少なくとも一実施例では、第１のサブ・コア２６５０Ａ～２６５０Ｎの各サブ・コアは、少なくとも、実行ユニット２６５２Ａ～２６５２Ｎとメディア／テクスチャ・サンプラ２６５４Ａ～２６５４Ｎの第１のセットを含む。少なくとも一実施例では、第２のサブ・コア２６６０Ａ～２６６０Ｎの各サブ・コアは、少なくとも、実行ユニット２６６２Ａ～２６６２Ｎとサンプラ２６６４Ａ～２６６４Ｎの第２のセットを含む。少なくとも一実施例では、各サブ・コア２６５０Ａ～２６５０Ｎ、２６６０Ａ～２６６０Ｎは、共有リソース２６７０Ａ～２６７０Ｎのセットを共有する。少なくとも一実施例では、共有リソースは、共有キャッシュ・メモリ及びピクセル動作論理を含む。

図２７は、少なくとも一実施例による、命令を実行するための論理回路を含んでもよいプロセッサ２７００のマイクロ・アーキテクチャを示すブロック図である。少なくとも一実施例では、プロセッサ２７００は、ｘ８６命令、ＡＭＲ命令、特定用途向け集積回路（ＡＳＩＣ）用の特別命令などを含む命令を実行してもよい。少なくとも一実施例では、プロセッサ２７１０は、カリフォルニア州サンタクララのインテルコーポレーションによる、ＭＭＸ技術で有効化されたマイクロプロセッサ内の６４ビット幅ＭＭＸ（商標）レジスタなど、パック・データを記憶するためのレジスタを含んでもよい。少なくとも一実施例では、整数形式と浮動小数点形式の両方で利用可能なＭＭＸレジスタは、単一命令複数データ（「ＳＩＭＤ」）及びストリーミングＳＩＭＤ拡張（「ＳＳＥ」：ｓｔｒｅａｍｉｎｇＳＩＭＤｅｘｔｅｎｓｉｏｎｓ）命令を伴うパック・データ要素で動作してもよい。少なくとも一実施例では、ＳＳＥ２、ＳＳＥ３、ＳＳＥ４、ＡＶＸ、又はそれ以上（総称して「ＳＳＥｘ」と呼ばれる）の技術に関する１２８ビット幅のＸＭＭレジスタは、こうしたパック・データのオペランドを保持してもよい。少なくとも一実施例では、プロセッサ２７１０は、機械学習若しくは深層学習のアルゴリズム、訓練、又は推論を加速するために命令を実行してもよい。

少なくとも一実施例では、プロセッサ２７００は、実行すべき命令をフェッチし、プロセッサ・パイプラインで後に使用すべき命令を準備するイン・オーダー・フロント・エンド（「フロント・エンド」）２７０１を含む。少なくとも一実施例では、フロント・エンド２７０１は、いくつかのユニットを含んでもよい。少なくとも一実施例では、命令プリフェッチャ２７２６が、メモリから命令をフェッチし、命令デコーダ２７２８に命令を供給し、命令デコーダが、命令をデコード又は解釈する。たとえば、少なくとも一実施例では、命令デコーダ２７２８は、受け取った命令を、機械が実行することのできる「マイクロ命令」又は「マイクロ・オペレーション」と呼ばれる（「マイクロ・オプス」又は「ｕｏｐｓ」とも呼ばれる）１つ又は複数のオペレーションにデコードする。少なくとも一実施例では、命令デコーダ２７２８は、命令を、オプコード及び対応するデータ、並びに制御フィールドに構文解析して、これらがマイクロ・アーキテクチャによって使用されて、少なくとも一実施例による動作が実行されてもよい。少なくとも一実施例では、トレース・キャッシュ２７３０は、デコードされたｕｏｐｓを、実行できるようにｕｏｐキュー２７３４においてプログラム順のシーケンス又はトレースにアセンブルしてもよい。少なくとも一実施例では、トレース・キャッシュ２７３０が複雑な命令に遭遇すると、マイクロコードＲＯＭ２７３２が、動作の完了に必要なｕｏｐｓを提供する。

少なくとも一実施例では、単一のマイクロ・オプスに変換できる命令もあれば、全動作を完了するためにいくつかのマイクロ・オプスを必要とする命令もある。少なくとも一実施例では、命令を完了するために５つ以上のマイクロ・オプスが要な場合、命令デコーダ２７２８は、マイクロコードＲＯＭ２７３２にアクセスして、命令を実行してもよい。少なくとも一実施例では、命令は、命令デコーダ２７２８において処理できるように、少数のマイクロ・オプスにデコードされてもよい。少なくとも一実施例では、動作を完了するのに多数のマイクロ・オプスが必要な場合には、命令は、マイクロコードＲＯＭ２７３２に記憶されてもよい。少なくとも一実施例では、トレース・キャッシュ２７３０は、少なくとも一実施例によるマイクロコードＲＯＭ２７３２からの１つ又は複数の命令を完了するために、エントリ・ポイント・プログラマブル論理アレイ（「ＰＬＡ」：ｐｒｏｇｒａｍｍａｂｌｅｌｏｇｉｃａｒｒａｙ）を参照して、マイクロコード・シーケンスを読み取るための正しいマイクロ命令ポインタを判定する。少なくとも一実施例では、マイクロコードＲＯＭ２７３２が命令のためのマイクロ・オプスのシーケンシングを終了した後、機械のフロント・エンド２７０１は、トレース・キャッシュ２７３０からマイクロ・オプスのフェッチを再開してもよい。

少なくとも一実施例では、アウト・オブ・オーダー実行エンジン（「アウト・オブ・オーダー・エンジン」）２７０３は、実行できるように命令を準備してもよい。少なくとも一実施例では、アウト・オブ・オーダー実行論理は、命令のフローをなめらかにし、その順序を変更するために多数バッファを有し、命令がパイプラインを下り、実行されるようにスケジューリングされるときの性能を最適化する。アウト・オブ・オーダー実行エンジン２７０３は、限定することなく、アロケータ／レジスタ・リネーマ２７４０、メモリｕｏｐキュー２７４２、整数／浮動小数点ｕｏｐキュー２７４４、メモリ・スケジューラ２７４６、高速スケジューラ２７０２、低速／汎用浮動小数点スケジューラ（「低速／汎用ＦＰ：ｆｌｏａｔｉｎｇｐｏｉｎｔスケジューラ」）２７０４、及び単純浮動小数点スケジューラ（「単純ＦＰスケジューラ」）２７０６を含む。少なくとも一実施例では、高速スケジューラ２７０２、低速／汎用浮動小数点スケジューラ２７０４、及び単純浮動小数点スケジューラ２７０６は、本明細書において集合的に「ｕｏｐスケジューラ２７０２、２７０４、２７０６」とも呼ばれる。少なくとも一実施例では、アロケータ／レジスタ・リネーマ２７４０は、実行するために各ｕｏｐが必要とする機械バッファ及びリソースを配分する。少なくとも一実施例では、アロケータ／レジスタ・リネーマ２７４０は、レジスタ・ファイルへのエントリ時に論理レジスタの名前を変更する。少なくとも一実施例では、アロケータ／レジスタ・リネーマ２７４０はまた、メモリ・スケジューラ２７４６及びｕｏｐスケジューラ２７０２、２７０４、２７０６の前の、２つのｕｏｐキュー、すなわちメモリ動作のためのメモリｕｏｐキュー２７４２と非メモリ動作のための整数／浮動小数点ｕｏｐキュー２７４４のうちの１つに、各ｕｏｐのエントリを配分する。少なくとも一実施例では、ｕｏｐスケジューラ２７０２、２７０４、２７０６は、ｕｏｐｓがいつ実行準備されるかを、それらの従属入力レジスタ・オペランドのソースが準備されていること、及びそれらの動作を完了するためにｕｏｐが必要とする実行リソースが利用可能であることに基づき、判定する。少なくとも一実施例では、少なくとも一実施例の高速スケジューラ２７０２は、メイン・クロック・サイクルの半分ごとにスケジューリングしてもよく、低速／汎用浮動小数点スケジューラ２７０４及び単純浮動小数点スケジューラ２７０６は、メイン・プロセッサのクロック・サイクル当たりに１回スケジューリングしてもよい。少なくとも一実施例では、ｕｏｐスケジューラ２７０２、２７０４、２７０６は、実行できるようにｕｏｐｓをスケジューリングするためにディスパッチ・ポートを調停する。

少なくとも一実施例では、実行ブロックｂ１１は、限定することなく、整数レジスタ・ファイル／バイパス・ネットワーク２７０８、浮動小数点レジスタ・ファイル／バイパス・ネットワーク（「ＦＰレジスタ・ファイル／バイパス・ネットワーク」）２７１０、アドレス生成ユニット（「ＡＧＵ」：ａｄｄｒｅｓｓｇｅｎｅｒａｔｉｏｎｕｎｉｔｓ）２７１２及び２７１４、高速算術論理演算ユニット（ＡＬＵ）（「高速ＡＬＵ」）２７１６及び２７１８、低速算術論理演算ユニット（「低速ＡＬＵ」）２７２０、浮動小数点ＡＬＵ（「ＦＰ」）２７２２、並びに浮動小数点移動ユニット（「ＦＰ移動」）２７２４を含む。少なくとも一実施例では、整数レジスタ・ファイル／バイパス・ネットワーク２７０８及び浮動小数点レジスタ・ファイル／バイパス・ネットワーク２７１０は、本明細書において「レジスタ・ファイル２７０８、２７１０」とも呼ばれる。少なくとも一実施例では、ＡＧＵ２７１２及び２７１４、高速ＡＬＵ２７１６及び２７１８、低速ＡＬＵ２７２０、浮動小数点ＡＬＵ２７２２、及び浮動小数点移動ユニット２７２４は、本明細書において「実行ユニット２７１２、２７１４、２７１６、２７１８、２７２０、２７２２、及び２７２４」とも呼ばれる。少なくとも一実施例では、実行ブロックｂ１１は、限定することなく、（ゼロを含む）任意の数及びタイプのレジスタ・ファイル、バイパス・ネットワーク、アドレス生成ユニット、及び実行ユニットを、任意の組合せで含んでもよい。

少なくとも一実施例では、レジスタ・ファイル２７０８、２７１０は、ｕｏｐスケジューラ２７０２、２７０４、２７０６と、実行ユニット２７１２、２７１４、２７１６、２７１８、２７２０、２７２２、及び２７２４との間に配置されてもよい。少なくとも一実施例では、整数レジスタ・ファイル／バイパス・ネットワーク２７０８は、整数演算を実行する。少なくとも一実施例では、浮動小数点レジスタ・ファイル／バイパス・ネットワーク２７１０は、浮動小数点演算を実行する。少なくとも一実施例では、レジスタ・ファイル２７０８、２７１０のそれぞれは、限定することなく、バイパス・ネットワークを含んでもよく、このバイパス・ネットワークは、レジスタ・ファイルにまだ書き込まれていない完了したばかりの結果を、新しい従属ｕｏｐｓにバイパス又は転送してもよい。少なくとも一実施例では、レジスタ・ファイル２７０８、２７１０は、互いにデータを通信してもよい。少なくとも一実施例では、整数レジスタ・ファイル／バイパス・ネットワーク２７０８は、限定することなく、２つの別々のレジスタ・ファイル、すなわち低次３２ビットのデータ用の１つのレジスタ・ファイル、及び高次３２ビットのデータ用の第２のレジスタ・ファイルを含んでもよい。少なくとも一実施例では、浮動小数点命令は、通常、６４～１２８ビット幅のオペランドを有することから、浮動小数点レジスタ・ファイル／バイパス・ネットワーク２７１０は、限定することなく、１２８ビット幅のエントリを含んでもよい。

少なくとも一実施例では、実行ユニット２７１２、２７１４、２７１６、２７１８、２７２０、２７２２、２７２４は、命令を実行してもよい。少なくとも一実施例では、レジスタ・ファイル２７０８、２７１０は、マイクロ命令が実行する必要のある整数及び浮動小数点のデータのオペランド値を記憶する。少なくとも一実施例では、プロセッサ２７００は、限定することなく、任意の数及び組合せの実行ユニット２７１２、２７１４、２７１６、２７１８、２７２０、２７２２、２７２４を含んでよい。少なくとも一実施例では、浮動小数点ＡＬＵ２７２２及び浮動小数点移動ユニット２７２４は、浮動小数点、ＭＭＸ、ＳＩＭＤ、ＡＶＸ、及びＳＥＥ、又は特別な機械学習命令を含む他の演算を実行してもよい。少なくとも一実施例では、浮動小数点ＡＬＵ２７２２は、限定することなく、６４ビットずつの浮動小数点デバイダを含み、除算、平方根、及び残りのマイクロ・オプスを実行してもよい。少なくとも一実施例では、浮動小数点値を含む命令は、浮動小数点ハードウェアによって対処されてもよい。少なくとも一実施例では、ＡＬＵ演算は、高速ＡＬＵ２７１６、２７１８に渡されてもよい。少なくとも一実施例では、高速ＡＬＵ２７１６、２７１８は、クロック・サイクルの半分の実効レイテンシで高速演算を実行してもよい。少なくとも一実施例では、低速ＡＬＵ２７２０は、乗数、シフト、フラグ論理、及びブランチ処理などの長レイテンシ・タイプの演算のための整数実行ハードウェアを、限定することなく含んでもよいことから、ほとんどの複雑な整数演算は低速ＡＬＵ２７２０に進む。少なくとも一実施例では、メモリのロード／ストア動作は、ＡＧＵＳ２７１２、２７１４によって実行されてもよい。少なくとも一実施例では、高速ＡＬＵ２７１６、高速ＡＬＵ２７１８、及び低速ＡＬＵ２７２０は、６４ビットのデータ・オペランドで整数演算を実行してもよい。少なくとも一実施例では、高速ＡＬＵ２７１６、高速ＡＬＵ２７１８、及び低速ＡＬＵ２７２０は、１６、３２、１２８、２５６などを含む様々なデータ・ビット・サイズをサポートするように実装されてもよい。少なくとも一実施例では、浮動小数点ＡＬＵ２７２２及び浮動小数点移動ユニット２７２４は、様々なビット幅を有する幅広いオペランドをサポートするように実装されてもよい。少なくとも一実施例では、浮動小数点ＡＬＵ２７２２及び浮動小数点移動ユニット２７２４は、ＳＩＭＤ及びマルチメディア命令と併せて１２８ビット幅のパック・データ・オペランドで動作してもよい。

少なくとも一実施例では、ｕｏｐスケジューラ２７０２、２７０４、２７０６は、親ロードが実行を終了する前に、従属演算をディスパッチする。少なくとも一実施例では、ｕｏｐｓは、プロセッサ２７００において投機的にスケジューリング及び実行されてもよいので、プロセッサ２７００は、メモリ・ミスに対処するための論理も含んでよい。少なくとも一実施例では、データ・キャッシュにおいてデータ・ロードがミスした場合、一時的に不正確なデータを有するスケジューラを通り過ぎたパイプラインに、進行中の従属演算が存在してもよい。少なくとも一実施例では、リプレイ機構が、不正確なデータを使用する命令を追跡及び再実行する。少なくとも一実施例では、従属演算は、リプレイされる必要があってもよく、独立した演算は、完了が許容されてもよい。少なくとも一実施例では、プロセッサの少なくとも一実施例のスケジューラ及びリプレイ機構はまた、テキスト・ストリング比較演算のための命令シーケンスを捕捉するように設計されてもよい。

少なくとも一実施例では、用語「レジスタ」は、オペランドを識別するための命令の一部として使用することができるオンボード・プロセッサのストレージ・ロケーションを指してもよい。少なくとも一実施例では、レジスタは、（プログラマの視点から見て）プロセッサの外部から使用可能であり得るものであってもよい。少なくとも一実施例では、レジスタは、特定のタイプの回路に限定されなくてもよい。むしろ、少なくとも一実施例では、レジスタは、データを記憶し、データを提供し、本明細書に記載の機能を実行してもよい。少なくとも一実施例では、本明細書に記載のレジスタは、専用物理レジスタ、レジスタ・リネーミングを使用して動的に配分される物理レジスタ、専用物理レジスタと動的に配分される物理レジスタとの組合せなど、任意の数の異なる技法を使用して、プロセッサ内の回路によって実装されてもよい。少なくとも一実施例では、整数レジスタは、３２ビットの整数データを記憶する。少なくとも一実施例のレジスタ・ファイルは、パック・データのための８つのマルチメディアＳＩＭＤレジスタも含む。

図２８は、少なくとも一実施例による処理システムのブロック図である。少なくとも一実施例では、システム２８００は、１つ又は複数のプロセッサ２８０２、及び１つ又は複数のグラフィックス・プロセッサ２８０８を含み、単一プロセッサのデスクトップ・システム、マルチプロセッサのワークステーション・システム、又は多数のプロセッサ２８０２若しくはプロセッサ・コア２８０７を有するサーバ・システムであってもよい。少なくとも一実施例では、システム２８００は、モバイル・デバイス、携帯型デバイス、又は組み込みデバイスで使用するためのシステム・オン・チップ（ＳｏＣ）集積回路内に組み込まれた処理プラットフォームである。

少なくとも一実施例では、システム２８００は、サーバ・ベースのゲーミング・プラットフォーム、ゲーム及びメディアのコンソールを含むゲーム・コンソール、モバイル・ゲーミング・コンソール、携帯型ゲーム・コンソール、若しくはオンライン・ゲーム・コンソールを含んでもよく、又はそれらに組み込まれてもよい。少なくとも一実施例では、システム２８００は、モバイル・フォン、スマート・フォン、タブレット・コンピューティング・デバイス、又はモバイル・インターネット・デバイスである。少なくとも一実施例では、処理システム２８００はまた、スマート・ウォッチ・ウェアラブル・デバイス、スマート・アイウェア・デバイス、拡張現実デバイス、若しくは仮想現実デバイスなどのウエアラブル・デバイスを含んでもよく、それらに結合されてもよく、又はそれらの中に一体化されてもよい。少なくとも一実施例では、処理システム２８００は、１つ又は複数のプロセッサ２８０２と、１つ又は複数のグラフィックス・プロセッサ２８０８によって生成されるグラフィカル・インターフェースとを有するテレビ又はセット・トップ・ボックス・デバイスである。

少なくとも一実施例では、１つ又は複数のプロセッサ２８０２はそれぞれ、実行されたときにシステム及びユーザ・ソフトウェアのための動作を実行する命令を処理するための１つ又は複数のプロセッサ・コア２８０７を含む。少なくとも一実施例では、１つ又は複数のプロセッサ・コア２８０７のそれぞれは、特定の命令セット２８０９を処理するように構成される。少なくとも一実施例では、命令セット２８０９は、複合命令セット・コンピューティング（ＣＩＳＣ）、縮小命令セット・コンピューティング（ＲＩＳＣ）、又は超長命令語（ＶＬＩＷ）を介したコンピューティングを容易にしてもよい。少なくとも一実施例では、プロセッサ・コア２８０７はそれぞれ、異なる命令セット２８０９を処理してもよく、この命令セットは、他の命令セットのエミュレーションを容易にする命令を含んでもよい。少なくとも一実施例では、プロセッサ・コア２８０７はまた、デジタル信号プロセッサ（ＤＳＰ）などの他の処理デバイスを含んでもよい。

少なくとも一実施例では、プロセッサ２８０２はキャッシュ・メモリ２８０４を含む。少なくとも一実施例では、プロセッサ２８０２は、単一の内部キャッシュ又は複数レベルの内部キャッシュを有してもよい。少なくとも一実施例では、キャッシュ・メモリは、プロセッサ２８０２の様々な構成要素間で共有される。少なくとも一実施例では、プロセッサ２８０２はまた、外部キャッシュ（たとえば、レベル３（Ｌ３）キャッシュ又はラスト・レベル・キャッシュ（ＬＬＣ））（図示せず）を使用し、このキャッシュは、知られているキャッシュ・コヒーレンス技法を使用して、プロセッサ・コア２８０７間で共有されてもよい。少なくとも一実施例では、さらにレジスタ・ファイル２８０６がプロセッサ２８０２に含まれ、このレジスタ・ファイルは、異なるタイプのデータを記憶するための異なるタイプのレジスタ（たとえば、整数レジスタ、浮動小数点レジスタ、状態レジスタ、及び命令ポインタ・レジスタ）を含んでもよい。少なくとも一実施例では、レジスタ・ファイル２８０６は、汎用レジスタ又は他のレジスタを含んでもよい。

少なくとも一実施例では、１つ又は複数のプロセッサ２８０２は、１つ又は複数のインターフェース・バス２８１０に結合されて、アドレス、データ、又は制御信号などの通信信号を、プロセッサ２８０２とシステム２８００内の他の構成要素との間で送信する。少なくとも一実施例では、インターフェース・バス２８１０は、一実施例では、ダイレクト・メディア・インターフェース（ＤＭＩ）バスのバージョンなどのプロセッサ・バスとすることができる。少なくとも一実施例では、インターフェース２８１０は、ＤＭＩバスに限定されず、１つ又は複数のペリフェラル・コンポーネント・インターコネクト・バス（たとえば、ＰＣＩ、ＰＣＩエクスプレス）、メモリ・バス、又は他のタイプのインターフェース・バスを含んでもよい。少なくとも一実施例では、プロセッサ２８０２は、統合メモリ・コントローラ２８１６、及びプラットフォーム・コントローラ・ハブ２８３０を含む。少なくとも一実施例では、メモリ・コントローラ２８１６は、メモリ・デバイスとシステム２８００の他の構成要素との間の通信を容易にし、一方でプラットフォーム・コントローラ・ハブ（ＰＣＨ）２８３０は、ローカルＩ／Ｏバスを介してＩ／Ｏデバイスへの接続を提供する。

少なくとも一実施例では、メモリ・デバイス２８２０は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）デバイス、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）デバイス、フラッシュ・メモリ・デバイス、相変化メモリ・デバイス、又はプロセス・メモリとしての役割を果たすのに好適な性能を有する何らかの他のメモリ・デバイスとすることができる。少なくとも一実施例では、メモリ・デバイス２８２０は、システム２８００のためのシステム・メモリとして動作して、１つ又は複数のプロセッサ２８０２がアプリケーション若しくはプロセスを実行するときに使用するためのデータ２８２２及び命令２８２１を記憶することができる。少なくとも一実施例では、メモリ・コントローラ２８１６はまた、任意選択の外部グラフィックス・プロセッサ２８１２と結合しており、このグラフィックス・プロセッサは、プロセッサ２８０２内の１つ又は複数のグラフィックス・プロセッサ２８０８と通信して、グラフィックス及びメディアの動作を実行してもよい。少なくとも一実施例では、ディスプレイ・デバイス２８１１は、プロセッサ２８０２に接続することができる。少なくとも一実施例では、ディスプレイ・デバイス２８１１は、モバイル電子デバイス又はラップトップ・デバイスのような内部ディスプレイ・デバイス、又はディスプレイ・インターフェース（たとえば、ディスプレイ・ポートなど）を介して取り付けられる外部ディスプレイ・デバイスのうちの１つ又は複数を含むことができる。少なくとも一実施例では、ディスプレイ・デバイス２８１１は、仮想現実（ＶＲ）アプリケーション又は拡張現実（ＡＲ）アプリケーションで使用するための立体ディスプレイ・デバイスなどの頭部装着型ディスプレイ（ＨＭＤ）を含むことができる。

少なくとも一実施例では、プラットフォーム・コントローラ・ハブ２８３０は、周辺装置が高速Ｉ／Ｏバスを介してメモリ・デバイス２８２０及びプロセッサ２８０２に接続できるようにする。少なくとも一実施例では、Ｉ／Ｏ周辺装置は、オーディオ・コントローラ２８４６、ネットワーク・コントローラ２８３４、ファームウェア・インターフェース２８２８、ワイヤレス・トランシーバ２８２６、タッチ・センサ２８２５、データ・ストレージ・デバイス２８２４（たとえば、ハード・ディスク・ドライブ、フラッシュ・メモリなど）を含むが、これらに限定されない。少なくとも一実施例では、データ・ストレージ・デバイス２８２４は、ストレージ・インターフェース（たとえば、ＳＡＴＡ）を介して、又はペリフェラル・コンポーネント・インターコネクト・バス（たとえば、ＰＣＩ、ＰＣＩエクスプレス）などのペリフェラル・バスを介して、接続することができる。少なくとも一実施例では、タッチ・センサ２８２５は、タッチ画面センサ、圧力センサ、又は指紋センサを含むことができる。少なくとも一実施例では、ワイヤレス・トランシーバ２８２６は、ＷｉＦｉトランシーバ、Ｂｌｕｅｔｏｏｔｈトランシーバ、又は３Ｇ、４Ｇ、若しくはＬｏｎｇＴｅｒｍＥｖｏｌｕｔｉｏｎ（ＬＴＥ）トランシーバなどのモバイル・ネットワーク・トランシーバとすることができる。少なくとも一実施例では、ファームウェア・インターフェース２８２８は、システム・ファームウェアとの通信を可能にし、たとえば、ユニファイド・エクステンシブル・ファームウェア・インターフェース（ＵＥＦＩ）とすることができる。少なくとも一実施例では、ネットワーク・コントローラ２８３４は、有線ネットワークへのネットワーク接続を可能にすることができる。少なくとも一実施例では、高性能ネットワーク・コントローラ（図示せず）は、インターフェース・バス２８１０と結合する。少なくとも一実施例では、オーディオ・コントローラ２８４６は、多チャネル・ハイ・デフィニション・オーディオ・コントローラである。少なくとも一実施例では、システム２８００は、レガシー（たとえば、パーソナル・システム２（ＰＳ／２））デバイスをシステムに結合するための任意選択のレガシーＩ／Ｏコントローラ２８４０を含む。少なくとも一実施例では、プラットフォーム・コントローラ・ハブ２８３０は、キーボードとマウス２８４３の組合せ、カメラ２８４４、又は他のＵＳＢ入力デバイスなど、１つ又は複数のユニバーサル・シリアル・バス（ＵＳＢ）コントローラ２８４２の接続入力デバイスにも接続することができる。

少なくとも一実施例では、メモリ・コントローラ２８１６及びプラットフォーム・コントローラ・ハブ２８３０のインスタンスは、外部グラフィックス・プロセッサ２８１２などの個別の外部グラフィックス・プロセッサに一体化されてもよい。少なくとも一実施例では、プラットフォーム・コントローラ・ハブ２８３０及び／又はメモリ・コントローラ２８１６は、１つ又は複数のプロセッサ２８０２の外部にあってもよい。たとえば、少なくとも一実施例では、システム２８００は、外部のメモリ・コントローラ２８１６及びプラットフォーム・コントローラ・ハブ２８３０を含むことができ、これらは、プロセッサ２８０２と通信するシステム・チップセット内のメモリ・コントローラ・ハブ及び周辺装置コントローラ・ハブとして構成されてもよい。

少なくとも一実施例では、外部グラフィックス・プロセッサ２８１２は、ソフトウェア物理層（ＰＨＹ）ライブラリ１１６によって実装された１つ又は複数の関数を実行するために使用されてもよい。

図２９は、少なくとも一実施例による、１つ又は複数のプロセッサ・コア２９０２Ａ～２９０２Ｎ、統合メモリ・コントローラ２９１４、及び統合グラフィックス・プロセッサ２９０８を有するプロセッサ２９００のブロック図である。少なくとも一実施例では、プロセッサ２９００は、破線の四角によって表される追加コア２９０２Ｎを含むそれ以下の数の追加コアを含むことができる。少なくとも一実施例では、プロセッサ・コア２９０２Ａ～２９０２Ｎのそれぞれは、１つ又は複数の内部キャッシュ・ユニット２９０４Ａ～２９０４Ｎを含む。少なくとも一実施例では、各プロセッサ・コアはまた、１つ又は複数の共有キャッシュ・ユニット２９０６にアクセスできる。

少なくとも一実施例では、内部キャッシュ・ユニット２９０４Ａ～２９０４Ｎ、及び共有キャッシュ・ユニット２９０６は、プロセッサ２９００内のキャッシュ・メモリ階層を表す。少なくとも一実施例では、キャッシュ・メモリ・ユニット２９０４Ａ～２９０４Ｎは、各プロセッサ・コア内の命令及びデータのキャッシュの少なくとも１つのレベル、並びにレベル２（Ｌ２）、レベル３（Ｌ３）、レベル４（Ｌ４）などの共有中間レベル・キャッシュの１つ又は複数のレベル、又はキャッシュの他のレベルを含んでもよく、ここで外部メモリの前の最高レベルのキャッシュは、ＬＬＣとして分類される。少なくとも一実施例では、キャッシュ・コヒーレンス論理は、様々なキャッシュ・ユニット２９０６及び２９０４Ａ～２９０４Ｎ間でコヒーレンスを維持する。

少なくとも一実施例では、プロセッサ２９００はまた、１つ又は複数のバス・コントローラ・ユニット２９１６とシステム・エージェント・コア２９１０のセットを含んでもよい。少なくとも一実施例では、１つ又は複数のバス・コントローラ・ユニット２９１６は、１つ又は複数のＰＣＩ若しくはＰＣＩエクスプレス・バスなどのペリフェラル・バスのセットを管理する。少なくとも一実施例では、システム・エージェント・コア２９１０は、様々なプロセッサ構成要素のための管理機能を提供する。少なくとも一実施例では、システム・エージェント・コア２９１０は、様々な外部メモリ・デバイス（図示せず）へのアクセスを管理するための１つ又は複数の統合メモリ・コントローラ２９１４を含む。

少なくとも一実施例では、プロセッサ・コア２９０２Ａ～２９０２Ｎの１つ又は複数は、同時マルチスレッディングのサポートを含む。少なくとも一実施例では、システム・エージェント・コア２９１０は、マルチスレッドの処理中にコア２９０２Ａ～２９０２Ｎを調整し動作させるための構成要素を含む。少なくとも一実施例では、システム・エージェント・コア２９１０はさらに、電力制御ユニット（ＰＣＵ）を含んでもよく、このユニットは、プロセッサ・コア２９０２Ａ～２９０２Ｎ及びグラフィックス・プロセッサ２９０８の１つ又は複数の電力状態を調整するための論理及び構成要素を含む。

少なくとも一実施例では、プロセッサ２９００はさらに、グラフィックス処理動作を実行するためのグラフィックス・プロセッサ２９０８を含む。少なくとも一実施例では、グラフィックス・プロセッサ２９０８は、共有キャッシュ・ユニット２９０６と、１つ又は複数の統合メモリ・コントローラ２９１４を含むシステム・エージェント・コア２９１０とに結合する。少なくとも一実施例では、システム・エージェント・コア２９１０はまた、１つ又は複数の結合されたディスプレイに対してグラフィックス・プロセッサの出力を行わせるためのディスプレイ・コントローラ２９１１を含む。少なくとも一実施例では、ディスプレイ・コントローラ２９１１はまた、少なくとも１つの相互接続を介してグラフィックス・プロセッサ２９０８に結合された別個のモジュールであってもよく、又はグラフィックス・プロセッサ２９０８内に一体化されていてもよい。

少なくとも一実施例では、プロセッサ２９００の内部構成要素を結合するために、リング・ベースの相互接続ユニット２９１２が使用される。少なくとも一実施例では、ポイント・ツー・ポイント相互接続、スイッチ相互接続、又は他の技法などの代替的な相互接続ユニットが使用されてもよい。少なくとも一実施例では、グラフィックス・プロセッサ２９０８は、Ｉ／Ｏリンク２９１３を介してリング相互接続２９１２と結合する。

少なくとも一実施例では、Ｉ／Ｏリンク２９１３は、様々なプロセッサ構成要素と、ｅＤＲＡＭモジュールなどの高性能組み込みメモリ・モジュール２９１８との間の通信を容易にするオン・パッケージＩ／Ｏ相互接続を含む多様なＩ／Ｏ相互接続のうちの少なくとも１つを表す。少なくとも一実施例では、プロセッサ・コア２９０２Ａ～２９０２Ｎのそれぞれ及びグラフィックス・プロセッサ２９０８は、共有ラスト・レベル・キャッシュとして組み込みメモリ・モジュール２９１８を使用する。

少なくとも一実施例では、プロセッサ・コア２９０２Ａ～２９０２Ｎは、共通の命令セット・アーキテクチャを実行する同種のコアである。少なくとも一実施例では、プロセッサ・コア２９０２Ａ～２９０２Ｎは、命令セット・アーキテクチャ（ＩＳＡ）の観点から見れば異種であり、ここでプロセッサ・コア２９０２Ａ～２９０２Ｎのうちの１つ又は複数は、共通の命令セットを実行するが、プロセッサ・コア２９０２Ａ～２９０２Ｎのうちの１つ又は複数の他のコアは、共通の命令セットのサブセット、又は異なる命令セットを実行する。少なくとも一実施例では、プロセッサ・コア２９０２Ａ～２９０２Ｎは、マイクロ・アーキテクチャの観点から見れば異種であり、ここで電力消費量が相対的に高い１つ又は複数のコアは、電力消費量がより低い１つ又は複数のコアと結合する。少なくとも一実施例では、プロセッサ２９００は、１つ又は複数のチップ上に、又はＳｏＣ集積回路として実装することができる。

少なくとも一実施例では、プロセッサ・コア２９０２Ａ～２９０２Ｎは、物理層（ＰＨＹ）ライブラリ１１６によって実装された１つ又は複数のソフトウェア関数を実行するために使用可能である。

図３０は、グラフィックス・プロセッサ３０００のブロック図であり、これは、個別グラフィックス・プロセッシング・ユニットであってもよく、又は複数の処理コアと一体化されたグラフィックス・プロセッサであってもよい。少なくとも一実施例では、グラフィックス・プロセッサ３０００は、メモリにマッピングされたＩ／Ｏインターフェースを介して、メモリに入れられたコマンドを用いて、グラフィックス・プロセッサ３０００のレジスタと通信する。少なくとも一実施例では、グラフィックス・プロセッサ３０００は、メモリにアクセスするためのメモリ・インターフェース３０１４を含む。少なくとも一実施例では、メモリ・インターフェース３０１４は、ローカル・メモリ、１つ若しくは複数の内部キャッシュ、１つ若しくは複数の共有外部キャッシュ、及び／又はシステム・メモリへのインターフェースである。

少なくとも一実施例では、グラフィックス・プロセッサ３０００はまた、ディスプレイ出力データをディスプレイ・デバイス３０２０に向けて駆動するためのディスプレイ・コントローラ３００２も含む。少なくとも一実施例では、ディスプレイ・コントローラ３００２は、ディスプレイ・デバイス３０２０用の１つ又は複数の重なり平面、及び多層のビデオ若しくはユーザ・インターフェース要素の合成のためのハードウェアを含む。少なくとも一実施例では、ディスプレイ・デバイス３０２０は、内部又は外部のディスプレイ・デバイスとすることができる。少なくとも一実施例では、ディスプレイ・デバイス３０２０は、仮想現実（ＶＲ）ディスプレイ・デバイス又は拡張現実（ＡＲ）ディスプレイ・デバイスなどの頭部装着型ディスプレイ・デバイスである。少なくとも一実施例では、グラフィックス・プロセッサ３０００は、ＭＰＥＧ－２などの動画エキスパート・グループ（ＭＰＥＧ）フォーマット、Ｈ．２６４／ＭＰＥＧ－４ＡＶＣなどのアドバンスト・ビデオ・コーディング（ＡＶＣ）フォーマット、並びに映画テレビ技術者協会（ＳＭＰＴＥ）４２１Ｍ／ＶＣ－１、及びＪＰＥＧなどのジョイント・フォトグラフィック・エキスパート・グループ（ＪＰＥＧ）フォーマット、及びモーションＪＰＥＧ（ＭＪＰＥＧ）フォーマットを含むがこれらに限定されない１つ又は複数のメディア符号化フォーマットに、それらのフォーマットから、又はそれらのフォーマット間で、メディアをエンコード、デコード、又はコード変換するためのビデオ・コーデック・エンジン３００６を含む。

少なくとも一実施例では、グラフィックス・プロセッサ３０００は、たとえばビット境界ブロック転送を含む２次元（２Ｄ）ラスタライザ動作を実行するためのブロック画像転送（ＢＬＩＴ）エンジン３００４を含む。しかし、少なくとも一実施例では、２Ｄグラフィックス動作は、グラフィックス処理エンジン（ＧＰＥ）３０１０の１つ又は複数の構成要素を使用して実行される。少なくとも一実施例では、ＧＰＥ３０１０は、３次元（３Ｄ）グラフィックス動作及びメディア動作を含むグラフィックス動作を実行するためのコンピュート・エンジンである。

少なくとも一実施例では、ＧＰＥ３０１０は、３Ｄのプリミティブ形状（たとえば、矩形、三角形など）に作用する処理関数を使用して、３次元画像及びシーンをレンダリングするなど、３Ｄ動作を実行するための３Ｄパイプライン３０１２を含む。３Ｄパイプライン３０１２は、プログラム可能で固定された関数要素を含み、これは、３Ｄ／メディア・サブシステム３０１５に対して様々なタスクを実行し、且つ／又は実行スレッドをスポーンする。３Ｄパイプライン３０１２を使用してメディア動作を実行できるが、少なくとも一実施例では、ＧＰＥ３０１０は、ビデオの後処理及び画像強調などのメディア動作を実行するために使用されるメディア・パイプライン３０１６も含む。

少なくとも一実施例では、メディア・パイプライン３０１６は、ビデオ・コーデック・エンジン３００６の代わりに、又はそれを代表して、ビデオ・デコード加速、ビデオ・インターレース解除、及びエンコード加速などの１つ又は複数の特別なメディア動作を実行するための固定機能又はプログラム可能論理ユニットを含む。少なくとも一実施例では、メディア・パイプライン３０１６は、３Ｄ／メディア・サブシステム３０１５で実行するためのスレッドをスポーンするためのスレッド・スポーニング・ユニットをさらに含む。少なくとも一実施例では、スポーンされたスレッドは、３Ｄ／メディア・サブシステム３０１５に含まれた１つ又は複数のグラフィックス実行ユニット上で、メディア動作のための計算を実行する。

少なくとも一実施例では、３Ｄ／メディア・サブシステム３０１５は、３Ｄパイプライン３０１２及びメディア・パイプライン３０１６によってスポーンされたスレッドを実行するための論理を含む。少なくとも一実施例では、３Ｄパイプライン３０１２及びメディア・パイプライン３０１６は、スレッド実行要求を３Ｄ／メディア・サブシステム３０１５に送信し、この３Ｄ／メディア・サブシステム３０１５は、様々な要求を調停し、利用可能なスレッド実行リソースにディスパッチするためのスレッド・ディスパッチ論理を含む。少なくとも一実施例では、実行リソースは、３Ｄ及びメディア・スレッドを処理するためのグラフィックス実行ユニットのアレイを含む。少なくとも一実施例では、３Ｄ／メディア・サブシステム３０１５は、スレッド命令及びデータのための１つ又は複数の内部キャッシュを含む。少なくとも一実施例では、サブシステム３０１５はまた、スレッド間でデータを共有し、出力データを記憶するための、レジスタ及びアドレス可能メモリを含む共有メモリも含む。

図３１は、少なくとも一実施例によるグラフィックス・プロセッサのグラフィックス処理エンジン３１１０のブロック図である。少なくとも一実施例では、グラフィックス処理エンジン（ＧＰＥ）３１１０は、図３０に示すＧＰＥ３０１０の１つのバージョンである。少なくとも一実施例では、メディア・パイプライン３１１６は任意選択であり、ＧＰＥ３１１０内に明示的に含まれなくてもよい。少なくとも一実施例では、別個のメディア及び／又は画像のプロセッサが、ＧＰＥ３１１０に結合される。

少なくとも一実施例では、ＧＰＥ３１１０は、コマンド・ストリーマ３１０３に結合され、又はそれを含み、このコマンド・ストリーマは、３Ｄパイプライン３１１２及び／又はメディア・パイプライン３１１６にコマンド・ストリームを提供する。少なくとも一実施例では、コマンド・ストリーマ３１０３はメモリに結合され、このメモリは、システム・メモリであってもよく、又は内部キャッシュ・メモリ及び共有キャッシュ・メモリのうちの１つ若しくは複数であってもよい。少なくとも一実施例では、コマンド・ストリーマ３１０３は、メモリからコマンドを受信し、３Ｄパイプライン３１１２及び／又はメディア・パイプライン３１１６にコマンドを送信する。少なくとも一実施例では、コマンドは、リング・バッファからフェッチされる命令、プリミティブ、又はマイクロ・オペレーションであり、このリング・バッファは、３Ｄパイプライン３１１２及びメディア・パイプライン３１１６のためのコマンドを記憶する。少なくとも一実施例では、リング・バッファはさらに、複数のコマンドのバッチを記憶するバッチ・コマンド・バッファを含むことができる。少なくとも一実施例では、３Ｄパイプライン３１１２用のコマンドはまた、３Ｄパイプライン３１１２用の頂点及び形状のデータ、並びに／又はメディア・パイプライン３１１６用の画像データ及びメモリ・オブジェクトなどであるがこれらに限定されないメモリに記憶されたデータへの参照も含むことができる。少なくとも一実施例では、３Ｄパイプライン３１１２及びメディア・パイプライン３１１６は、演算を実行することにより、又は１つ若しくは複数の実行スレッドをグラフィックス・コア・アレイ３１１４にディスパッチすることにより、コマンド及びデータを処理する。少なくとも一実施例では、グラフィックス・コア・アレイ３１１４は、グラフィックス・コア（たとえば、グラフィックス・コア３１１５Ａ、グラフィックス・コア３１１５Ｂ）の１つ又は複数のブロックを含み、各ブロックは、１つ又は複数のグラフィックス・コアを含む。少なくとも一実施例では、各グラフィックス・コアは、グラフィックス及びコンピュートの動作を実行するための汎用及びグラフィックス専用の実行論理、並びに、固定機能のテクスチャ処理及び／又は機械学習、及び人工知能の加速論理を含むグラフィックス実行リソースのセットを含む。

少なくとも一実施例では、３Ｄパイプライン３１１２は、命令を処理し、実行スレッドをグラフィックス・コア・アレイ３１１４にディスパッチすることにより、頂点シェーダ、ジオメトリ・シェーダ、ピクセル・シェーダ、フラグメント・シェーダ、コンピュート・シェーダ、又は他のシェーダ・プログラムなどの１つ又は複数のシェーダ・プログラムを処理するための固定機能及びプログラム可能論理を含む。少なくとも一実施例では、グラフィックス・コア・アレイ３１１４は、シェーダ・プログラムを処理する際に使用するための実行リソースの統合ブロックを提供する。少なくとも一実施例では、グラフィック・コア・アレイ３１１４のグラフィックス・コア３１１５Ａ～３１１５Ｂ内の多目的の実行論理（たとえば、実行ユニット）は、様々な３ＤのＡＰＩシェーダ言語のサポートを含み、複数のシェーダに関連付けられた複数の同時実行スレッドを実行することができる。

少なくとも一実施例では、グラフィックス・コア・アレイ３１１４はまた、ビデオ及び／又は画像の処理など、メディア機能を実行するための実行論理も含む。少なくとも一実施例では、実行ユニットはさらに、グラフィックス処理動作に加えて並列の汎用計算動作を実行するようにプログラム可能な汎用論理を含む。

少なくとも一実施例では、グラフィックス・コア・アレイ３１１４上で実行しているスレッドにより生成される出力データは、統合リターン・バッファ（ＵＲＢ）３１１８のメモリにデータを出力することができる。ＵＲＢ３１１８は、複数のスレッド用のデータを記憶することができる。少なくとも一実施例では、グラフィックス・コア・アレイ３１１４上で実行している異なるスレッド間でデータを送信するために、ＵＲＢ３１１８を使用してもよい。少なくとも一実施例では、グラフィックス・コア・アレイ３１１４上のスレッドと、共有機能論理３１２０内の固定機能論理との間の同期のために、ＵＲＢ３１１８がさらに使用されてもよい。

少なくとも一実施例では、グラフィックス・コア・アレイ３１１４はスケーラブルであり、それにより、グラフィックス・コア・アレイ３１１４は、可変数のグラフィックス・コアを含み、それぞれのグラフィックス・コアが、ＧＰＥ３１１０の目的とする電力及び性能のレベルに基づき可変数の実行ユニットを有する。少なくとも一実施例では、実行リソースは動的にスケーラブルであり、それにより実行リソースは、必要に応じて有効化又は無効化されてもよい。

少なくとも一実施例では、グラフィックス・コア・アレイ３１１４は、グラフィックス・コア・アレイ３１１４のグラフィックス・コア間で共有される複数のリソースを含む共有機能論理３１２０に結合される。少なくとも一実施例では、共有機能論理３１２０によって実行される共有機能は、専用の補足機能をグラフィックス・コア・アレイ３１１４に提供するハードウェア論理ユニットに具体化される。少なくとも一実施例では、共有機能論理３１２０は、サンプラ３１２１、数理３１２２、及びスレッド間通信（ＩＴＣ）３１２３の論理を含むが、これらに限定されない。少なくとも一実施例では、１つ又は複数のキャッシュ３１２５が、共有機能論理３１２０にイン含まれ、又はそれに結合される。

少なくとも一実施例では、専用機能の需要が不十分でグラフィックス・コア・アレイ３１１４内に含められない場合に、共有機能が使用される。少なくとも一実施例では、専用機能を１つにインスタンス化したものが、共有機能論理３１２０において使用され、グラフィックス・コア・アレイ３１１４内の他の実行リソース間で共有される。少なくとも一実施例では、共有機能論理３１２０内の、グラフィックス・コア・アレイ３１１４によってのみ使用される特定の共有機能は、グラフィックス・コア・アレイ３１１４内の共有機能論理３１１６内に含まれてもよい。少なくとも一実施例では、グラフィックス・コア・アレイ３１１４内の共有機能論理３１１６は、共有機能論理３１２０内の一部又はすべての論理を含むことができる。少なくとも一実施例では、共有機能論理３１２０内のすべての論理要素は、グラフィックス・コア・アレイ３１１４の共有機能論理３１１６内で複製されてもよい。少なくとも一実施例では、共有機能論理３１２０は、グラフィックス・コア・アレイ３１１４内の共有機能論理３１１６に有利なように除外される。

少なくとも一実施例では、共有機能論理３１２０は、物理層（ＰＨＹ）ライブラリ１１６によって実装された１つ又は複数のソフトウェア関数を実行するために使用され得る。

図３２は、本明細書に記載の少なくとも一実施例によるグラフィックス・プロセッサ・コア３２００のハードウェア論理のブロック図である。少なくとも一実施例では、グラフィックス・プロセッサ・コア３２００は、グラフィックス・コア・アレイ内に含まれる。少なくとも一実施例では、コア・スライスと呼ばれることもあるグラフィックス・プロセッサ・コア３２００は、モジュール式グラフィックス・プロセッサ内の１つ又は複数のグラフィックス・コアとすることができる。少なくとも一実施例では、グラフィックス・プロセッサ・コア３２００は、１つのグラフィックス・コア・スライスの例示であり、本明細書に記載のグラフィックス・プロセッサは、目的の電力及び性能のエンベロープに基づき、複数のグラフィックス・コア・スライスを含んでもよい。少なくとも一実施例では、各グラフィックス・コア３２００は、汎用及び固定の機能論理のモジュール式ブロックを含むサブ・スライスとも呼ばれる複数のサブ・コア３２０１Ａ～３２０１Ｆに結合された固定機能ブロック３２３０を含むことができる。

少なくとも一実施例では、固定機能ブロック３２３０は、たとえば低性能及び／又は低電力のグラフィックス・プロセッサ実装形態において、グラフィックス・プロセッサ３２００内のすべてのサブ・コアが共有できるジオメトリ／固定機能パイプライン３２３６を含む。少なくとも一実施例では、ジオメトリ／固定機能パイプライン３２３６は、３Ｄ固定機能パイプライン、ビデオ・フロント・エンド・ユニット、スレッド・スポーナ（ｓｐａｗｎｅｒ）及びスレッド・ディスパッチャ、並びに統合リターン・バッファを管理する統合リターン・バッファ・マネージャを含む。

少なくとも一実施例では、固定機能ブロック３２３０はまた、グラフィックスＳｏＣインターフェース３２３７、グラフィックス・マイクロコントローラ３２３８、及びメディア・パイプライン３２３９を含む。グラフィックスＳｏＣインターフェース３２３７は、グラフィックス・コア３２００と、システム・オン・チップ集積回路内の他のプロセッサ・コアとのインターフェースを提供する。少なくとも一実施例では、グラフィックス・マイクロコントローラ３２３８は、スレッド・ディスパッチ、スケジューリング、及びプリエンプションを含め、グラフィックス・プロセッサ３２００の様々な機能を管理するように構成可能なプログラム可能サブ・プロセッサである。少なくとも一実施例では、メディア・パイプライン３２３９は、画像及びビデオのデータを含むマルチメディア・データのデコーディング、エンコーディング、前処理、及び／又は後処理を容易にする論理を含む。少なくとも一実施例では、メディア・パイプライン３２３９は、サブ・コア３２０１～３２０１Ｆ内のコンピュート論理又はサンプリング論理への要求を介して、メディア動作を実装する。

少なくとも一実施例では、ＳｏＣインターフェース３２３７は、汎用アプリケーション・プロセッサ・コア（たとえば、ＣＰＵ）、及び／又はＳｏＣ内の他の構成要素と、グラフィックス・コア３２００が通信できるようにし、ＳｏＣ内の他の構成要素には、共有ラスト・レベル・キャッシュ・メモリ、システムＲＡＭ、及び／又は組み込みオン・チップ若しくはオン・パッケージのＤＲＡＭなどのメモリ階層要素が含まれる。少なくとも一実施例では、ＳｏＣインターフェース３２３７はまた、カメラ・イメージング・パイプラインなど、ＳｏＣ内の固定機能デバイスとの通信を可能にし、グラフィックス・コア３２００とＳｏＣ内のＣＰＵとの間で共有することができるグローバル・メモリ・アトミックの使用を可能にし、且つ／又はそれを実装する。少なくとも一実施例では、ＳｏＣインターフェース３２３７はまた、グラフィックス・コア３２００の電力管理制御を実装することができ、グラフィックス・コア３２００のクロック・ドメインと、ＳｏＣ内の他のクロック・ドメインとの間でインターフェースをとれるようにする。少なくとも一実施例では、ＳｏＣインターフェース３２３７は、グラフィックス・プロセッサ内の１つ又は複数のグラフィックス・コアのそれぞれにコマンド及び命令を提供するように構成されたコマンド・ストリーマ及びグローバル・スレッド・ディスパッチャから、コマンド・バッファを受信できるようにする。少なくとも一実施例では、コマンド及び命令は、メディア動作が実行されるときにはメディア・パイプライン３２３９にディスパッチされることが可能であり、又はグラフィックス処理動作が実行されるときには、ジオメトリ及び固定機能パイプライン（たとえば、ジオメトリ及び固定機能パイプライン３２３６、ジオメトリ及び固定機能パイプライン３２１４）にディスパッチされることが可能である。

少なくとも一実施例では、グラフィックス・マイクロコントローラ３２３８は、グラフィックス・コア３２００のための様々なスケジューリング及び管理タスクを実行するように構成されることが可能である。少なくとも一実施例では、グラフィックス・マイクロコントローラ３２３８は、サブ・コア３２０１Ａ～３２０１Ｆ内の実行ユニット（ＥＵ：ｅｘｅｃｕｔｉｏｎｕｎｉｔ）アレイ３２０２Ａ～３２０２Ｆ、３２０４Ａ～３２０４Ｆ内の様々なグラフィックス並列エンジンで、グラフィックスを実行し、且つ／又はワークロードのスケジューリングをコンピュートすることができる。少なくとも一実施例では、グラフィックス・コア３２００を含むＳｏＣのＣＰＵコア上で実行されているホスト・ソフトウェアは、複数のグラフィックス・プロセッサ・ドアベルのうちの１つにワークロードを送出することができ、このドアベルが、適切なグラフィックス・エンジンに対するスケジューリング動作を呼び出す。少なくとも一実施例では、スケジューリング動作は、どのワークロードを次に実行すべきかを判定すること、コマンド・ストリーマにワークロードを送出すること、エンジン上で実行されている既存のワークロードをプリエンプションすること、ワークロードの進行を管理すること、及びワークロードが完了したときにホスト・ソフトウェアに通知することを含む。少なくとも一実施例では、グラフィックス・マイクロコントローラ３２３８はまた、グラフィックス・コア３２００の低電力又はアイドル状態を促進して、オペレーティング・システム及び／又はシステム上のグラフィックス・ドライバ・ソフトウェアとは無関係に、低電力状態の移行全体にわたってグラフィックス・コア３２００内のレジスタを保存及び復元する機能をグラフィックス・コア３２００に提供することができる。

少なくとも一実施例では、グラフィックス・コア３２００は、図示してあるサブ・コア３２０１Ａ～３２０１Ｆより多くの、又はそれより少ない、Ｎ個までのモジュール式サブ・コアを有してもよい。Ｎ個のサブ・コアのセットごとに、少なくとも一実施例では、グラフィックス・コア３２００はまた、共有機能論理３２１０、共有及び／又はキャッシュ・メモリ３２１２、ジオメトリ／固定機能パイプライン３２１４、並びに様々なグラフィックスを加速し、処理動作をコンピュートするための追加の固定機能論理３２１６を含むことができる。少なくとも一実施例では、共有機能論理３２１０は、グラフィックス・コア３２００内の各Ｎ個のサブ・コアが共有できる論理ユニット（たとえば、サンプラ、数理、及び／又はスレッド間通信の論理）を含むことができる。共有の、及び／又はキャッシュのメモリ３２１２は、グラフィックス・コア３２００内のＮ個のサブ・コア３２０１Ａ～３２０１Ｆのためのラスト・レベル・キャッシュとすることができ、また、複数のサブ・コアがアクセスできる共有メモリとしての役割も果たすことができる。少なくとも一実施例では、ジオメトリ／固定機能パイプライン３２１４は、固定機能ブロック３２３０内のジオメトリ／固定機能パイプライン３２３６の代わりに含まれてもよく、同じ又は同様の論理ユニットを含むことができる。

少なくとも一実施例では、グラフィックス・コア３２００は、グラフィックス・コア３２００が使用するための様々な固定機能加速論理を含むことができる追加の固定機能論理３２１６を含む。少なくとも一実施例では、追加の固定機能論理３２１６は、位置限定シェーディング（ｐｏｓｉｔｉｏｎｏｎｌｙｓｈａｄｉｎｇ）に使用するための追加のジオメトリ・パイプラインを含む。位置限定シェーディングでは、少なくとも２つのジオメトリ・パイプラインが存在しているが、ジオメトリ／固定機能パイプライン３２１６、３２３６内の完全ジオメトリ・パイプラインと選別パイプライン（ｃｕｌｌｐｉｐｅｌｉｎｅ）においてであり、この選別パイプラインは、追加の固定機能論理３２１６内に含まれてもよい追加のジオメトリ・パイプラインである。少なくとも一実施例では、選別パイプラインは、完全ジオメトリ・パイプラインの縮小版である。少なくとも一実施例では、完全パイプライン及び選別パイプラインは、アプリケーションの異なるインスタンスを実行することができ、各インスタンスは別個のコンテキストを有する。少なくとも一実施例では、位置限定シェーディングは、切り捨てられた三角形の長い選別ランを隠すことができ、いくつかのインスタンスにおいてシェーディングを早く完了させることができる。たとえば、少なくとも一実施例では、選別パイプラインは、ピクセルをフレーム・バッファにラスタ化及びレンダリングすることなく、頂点の位置属性をフェッチしシェーディングするので、追加の固定機能論理３２１６内の選別パイプライン論理は、メイン・アプリケーションと並列で位置シェーダを実行することができ、完全パイプラインよりも全体的に早く臨界結果（ｃｒｉｔｉｃａｌｒｅｓｕｌｔ）を生成する。少なくとも一実施例では、選別パイプラインは、生成された臨界結果を使用して、すべての三角形について、これらの三角形が選別されているかどうかに関わらず、可視性情報をコンピュートすることができる。少なくとも一実施例では、（このインスタンスではリプレイ・パイプラインと呼ばれてもよい）完全パイプラインは、可視性情報を消費して、選別された三角形を飛ばして可視三角形だけをシェーディングすることができ、この可視性三角形が、最終的にラスタ化フェーズに渡される。

少なくとも一実施例では、追加の固定機能論理３２１６はまた、機械学習の訓練又は推論の最適化を含む実装形態のために、固定機能の行列乗算論理など、機械学習の加速論理を含むことができる。

少なくとも一実施例では、各グラフィックス・サブ・コア３２０１Ａ～３２０１Ｆ内において、実行リソースのセットを含み、このセットは、グラフィックス・パイプライン、メディア・パイプライン、又はシェーダ・プログラムからの要求に応答して、グラフィックス動作、メディア動作、及びコンピュート動作を実行するために使用されてもよい。少なくとも一実施例では、グラフィックス・サブ・コア３２０１Ａ～３２０１Ｆは、複数のＥＵアレイ３２０２Ａ～３２０２Ｆ、３２０４Ａ～３２０４Ｆ、スレッド・ディスパッチ及びスレッド間通信（ＴＤ／ＩＣ：ｔｈｒｅａｄｄｉｓｐａｔｃｈａｎｄｉｎｔｅｒ－ｔｈｒｅａｄｃｏｍｍｕｎｉｃａｔｉｏｎ）論理３２０３Ａ～３２０３Ｆ、３Ｄ（たとえば、テクスチャ）サンプラ３２０５Ａ～３２０５Ｆ、メディア・サンプラ３２０６Ａ～３２０６Ｆ、シェーダ・プロセッサ３２０７Ａ～３２０７Ｆ、及び共有ローカル・メモリ（ＳＬＭ：ｓｈａｒｅｄｌｏｃａｌｍｅｍｏｒｙ）３２０８Ａ～３２０８Ｆを含む。ＥＵアレイ３２０２Ａ～３２０２Ｆ、３２０４Ａ～３２０４Ｆはそれぞれ、複数の実行ユニットを含み、これらは、グラフィックス、メディア、又はコンピュート・シェーダ・プログラムを含むグラフィックス動作、メディア動作、又はコンピュート動作のサービスにおいて浮動小数点及び整数／固定小数点の論理演算を実行することができる汎用グラフィックス・プロセッシング・ユニットである。少なくとも一実施例では、ＴＤ／ＩＣ論理３２０３Ａ～３２０３Ｆは、サブ・コア内の実行ユニットのためのローカル・スレッド・ディスパッチ及びスレッド制御動作を実行し、サブ・コアの実行ユニット上で実行されているスレッド間の通信を容易にする。少なくとも一実施例では、３Ｄサンプラ３２０５Ａ～３２０５Ｆは、テクスチャ又は他の３Ｄグラフィックス関連のデータをメモリに読み取ることができる。少なくとも一実施例では、３Ｄサンプラは、所与のテクスチャに関連付けられた構成済みサンプル状態及びテクスチャ・フォーマットに基づき、テクスチャ・データを異なるやり方で読み取ることができる。少なくとも一実施例では、メディア・サンプラ３２０６Ａ～３２０６Ｆは、メディア・データに関連付けられたタイプ及びフォーマットに基づき、同様の読取り動作を実行することができる。少なくとも一実施例では、各グラフィックス・サブ・コア３２０１Ａ～３２０１Ｆは、代替的に３Ｄとメディアの統合サンプラを含むことができる。少なくとも一実施例では、各サブ・コア３２０１Ａ～３２０１Ｆ内の実行ユニット上で実行しているスレッドは、スレッド・グループ内で実行しているスレッドが、オン・チップ・メモリの共通プールを使用して実行できるようにするために、各サブ・コア内の共有ローカル・メモリ３２０８Ａ～３２０８Ｆを利用することができる。

少なくとも一実施例では、サブ・コア３２０１Ａ～３２０１Ｆのそれぞれの内部の実行ユニット上で実行されるスレッドは、物理層（ＰＨＹ）ライブラリ１１６によって実装された１つ又は複数のソフトウェア関数を実行するために、各サブ・コア内の共有ローカル・メモリ３２０８Ａ～３２０８Ｆを利用できる。

図３３Ａ～図３３Ｂは、少なくとも一実施例による、グラフィックス・プロセッサ・コアの処理要素のアレイを含むスレッド実行論理３３００を示す。図３３Ａは、スレッド実行論理３３００が使用される少なくとも一実施例を示す。図３３Ｂは、少なくとも一実施例による、実行ユニットの例示的な内部詳細事項を示す図である。

図３３Ａに示すように、少なくとも一実施例では、スレッド実行論理３３００は、シェーダ・プロセッサ３３０２、スレッド・ディスパッチャ３３０４、命令キャッシュ３３０６、複数の実行ユニット３３０８Ａ～３３０８Ｎを含むスケーラブル実行ユニット・アレイ、サンプラ３３１０、データ・キャッシュ３３１２、及びデータ・ポート３３１４を含む。少なくとも一実施例では、スケーラブル実行ユニット・アレイは、１つ又は複数の実行ユニット（たとえば、実行ユニット３３０８Ａ、３３０８Ｂ、３３０８Ｃ、３３０８Ｄ～３３０８Ｎ－１、及び３３０８Ｎのうちのいずれか）を、たとえばワークロードの計算要件に基づき有効又は無効にすることによって、動的に拡大縮小することができる。少なくとも一実施例では、スケーラブル実行ユニットは、実行ユニットのそれぞれにリンクされる相互接続ファブリックを介して相互接続される。少なくとも一実施例では、スレッド実行論理３３００は、命令キャッシュ３３０６、データ・ポート３３１４、サンプラ３３１０、及び実行ユニット３３０８Ａ～３３０８Ｎのうちの１つ又は複数を介した、システム・メモリ又はキャッシュ・メモリなどのメモリへの１つ又は複数の接続を含む。少なくとも一実施例では、各実行ユニット（たとえば、３３０８Ａ）は、スレッドごとに複数のデータ要素を並列で処理しながら、複数の同時のハードウェア・スレッドを実行することができるスタンドアロンのプログラム可能な汎用計算ユニットである。少なくとも一実施例では、実行ユニット３３０８Ａ～３３０８Ｎのアレイは、任意の数の個々の実行ユニットを含むように拡大縮小可能である。

少なくとも一実施例では、実行ユニット３３０８Ａ～３３０８Ｎは、シェーダ・プログラムを実行するために主に使用される。少なくとも一実施例では、シェーダ・プロセッサ３３０２は、様々なシェーダ・プログラムを処理し、シェーダ・プログラムに関連付けられた実行スレッドを、スレッド・ディスパッチャ３３０４を介してディスパッチすることができる。少なくとも一実施例では、スレッド・ディスパッチャ３３０４は、グラフィックス及びメディア・パイプラインからのスレッド開始要求を調停し、要求されたスレッドを、実行ユニット３３０８Ａ～３３０８Ｎの１つ又は複数の実行ユニット上でインスタンス化するための論理を含む。たとえば、少なくとも一実施例では、ジオメトリ・パイプラインは、頂点シェーダ、モザイク・シェーダ、又はジオメトリ・シェーダを、処理できるようにスレッド実行論理にディスパッチすることができる。少なくとも一実施例では、スレッド・ディスパッチャ３３０４はまた、実行しているシェーダ・プログラムからのランタイム・スレッド・スポーニング要求（ｓｐａｗｎｉｎｇｒｅｑｕｅｓｔ）を処理することができる。

少なくとも一実施例では、実行ユニット３３０８Ａ～３３０８Ｎは、多くの標準的な３Ｄグラフィックス・シェーダ命令のネイティブ・サポートを含む命令セットをサポートし、それにより、グラフィックス・ライブラリ（たとえば、Ｄｉｒｅｃｔ３Ｄ及びＯｐｅｎＧＬ）からのシェーダ・プログラムが、最小のトランスレーションで実行される。少なくとも一実施例では、実行ユニットは、頂点及びジオメトリの処理（たとえば、頂点プログラム、ジオメトリ・プログラム、頂点シェーダ）、ピクセル処理（たとえば、ピクセル・シェーダ、フラグメント・シェーダ）、及び汎用処理（たとえば、コンピュート及びメディアのシェーダ）をサポートする。少なくとも一実施例では、１つ又は複数の算術論理演算ユニット（ＡＬＵ）を含む各実行ユニット３３０８Ａ～３３０８Ｎのそれぞれは、単一命令複数データ（ＳＩＭＤ）の実行を複数発行することができ、マルチスレッド化された動作によって、メモリ・アクセスのレイテンシが高いにもかかわらず、効率的な実行環境が可能になる。少なくとも一実施例では、各実行ユニット内の各ハードウェア・スレッドは、専用の高帯域幅レジスタ・ファイル及び関連する独立したスレッド状態を有する。少なくとも一実施例では、実行は、整数演算、単精度及び倍精度の浮動小数点演算、ＳＩＭＤブランチ性能、論理演算、超越演算、及び他の種々の演算を行うことができるパイプラインに対して、クロック当たり複数発行される。少なくとも一実施例では、メモリ、又は共有機能のうちの１つからのデータを待機している間に、実行ユニット３３０８Ａ～３３０８Ｎ内の従属論理は、要求したデータが戻されるまで、待機スレッドをスリープ状態にする。少なくとも一実施例では、待機スレッドがスリープ状態の間に、ハードウェア・リソースは他のスレッドの処理に専念してもよい。たとえば、少なくとも一実施例では、頂点シェーダ動作に関連する遅延中に、実行ユニットは、ピクセル・シェーダ、フラグメント・シェーダ、又は異なる頂点シェーダを含む別のタイプのシェーダ・プログラムを実行することができる。

少なくとも一実施例では、実行ユニット３３０８Ａ～３３０８Ｎの各実行ユニットは、データ要素のアレイに対して動作する。少なくとも一実施例では、データ要素の数は「実行サイズ」であり、又は命令に対するチャネルの数である。少なくとも一実施例では、実行チャネルは、データ要素のアクセス、マスキング、及び命令内のフロー制御に関する実行の論理ユニットである。少なくとも一実施例では、チャネルの数は、特定のグラフィックス・プロセッサのための物理的な算術論理演算ユニット（ＡＬＵ）又は浮動小数点ユニット（ＦＰＵ）の数とは無関係であってもよい。少なくとも一実施例では、実行ユニット３３０８Ａ～３３０８Ｎは、整数及び浮動小数点のデータ・タイプをサポートしてもよい。

少なくとも一実施例では、実行ユニット命令セットは、ＳＩＭＤ命令を含む。少なくとも一実施例では、様々なデータ要素が、パック・データ・タイプとしてレジスタに記憶されてもよく、実行ユニットは、要素のデータ・サイズに基づき様々な要素を処理する。たとえば、少なくとも一実施例では、２５６ビット幅ベクトルで動作しているとき、ベクトルの２５６ビットがレジスタに記憶され、実行ユニットは、４個の別々の６４ビット・パック・データ要素（クワッド・ワード（ＱＷ：Ｑｕａｄ－Ｗｏｒｄ）サイズのデータ要素）、８個の別々の３２ビット・パック・データ要素（ダブル・ワード（ＤＷ：ＤｏｕｂｌｅＷｏｒｄ）サイズのデータ要素）、１６個の別々の１６ビット・パック・データ要素（ワード（Ｗ：Ｗｏｒｄ）サイズのデータ要素）、又は３２個の別々の８ビット・データ要素（バイト（Ｂ：ｂｙｔｅ）サイズのデータ要素）としてベクトル上で動作する。しかし少なくとも一実施例では、異なるベクトル幅及びレジスタサイズが考えられる。

少なくとも一実施例では、１つ又は複数の実行ユニットを組み合わせて、融合ＥＵに共通したスレッド制御論理（３３０７Ａ～３３０７Ｎ）を有する融合実行ユニット（ｆｕｓｅｄｅｘｅｃｕｔｉｏｎｕｎｉｔ）３３０９Ａ～３３０９Ｎにすることができる。少なくとも一実施例では、複数のＥＵを融合して、ＥＵグループにすることができる。少なくとも一実施例では、融合ＥＵグループの各ＥＵは、別々のＳＩＭＤハードウェア・スレッドを実行するように構成されることが可能である。融合ＥＵグループのＥＵの数は、様々な実施例に応じて異なってもよい。少なくとも一実施例では、ＳＩＭＤ８、ＳＩＭＤ１６、及びＳＩＭＤ３２を含むがこれに限定されない様々なＳＩＭＤ幅を、ＥＵごとに実行することができる。少なくとも一実施例では、各融合グラフィックス実行ユニット３３０９Ａ～３３０９Ｎは、少なくとも２つの実行ユニットを含む。たとえば、少なくとも一実施例では、融合実行ユニット３３０９Ａは、第１のＥＵ３３０８Ａ、第２のＥＵ３３０８Ｂ、及び第１のＥＵ３３０８Ａと第２のＥＵ３３０８Ｂに共通のスレッド制御論理３３０７Ａを含む。少なくとも一実施例では、スレッド制御論理３３０７Ａは、融合グラフィックス実行ユニット３３０９Ａで実行されているスレッドを制御して、融合実行ユニット３３０９Ａ～３３０９Ｎ内の各ＥＵを、共通の命令ポインタ・レジスタを使用して実行できるようにする。

少なくとも一実施例では、１つ又は複数の内部命令キャッシュ（たとえば、３３０６）は、実行ユニットに対するスレッド命令をキャッシュするためにスレッド実行論理３３００に含まれる。少なくとも一実施例では、１つ又は複数のデータ・キャッシュ（たとえば、３３１２）は、スレッド実行中にスレッド・データをキャッシュするために含まれる。少なくとも一実施例では、サンプラ３３１０は、３Ｄ動作のためのテクスチャ・サンプリング、及びメディア動作のためのメディア・サンプリングを実行するために含まれる。少なくとも一実施例では、サンプラ３３１０は、特別なテクスチャ又はメディア・サンプリング機能を含み、サンプリングされたデータを実行ユニットに提供する前に、サンプリング処理中にテクスチャ又はメディアのデータを処理する。

実行中、少なくとも一実施例では、グラフィックス及びメディア・パイプラインは、スレッド開始要求を、スレッド・スポーニング及びディスパッチ論理を介してスレッド実行論理３３００に送る。少なくとも一実施例では、幾何学的物体のグループが処理され、ピクセル・データにラスタ化されたら、シェーダ・プロセッサ３３０２内のピクセル・プロセッサ論理（たとえば、ピクセル・シェーダ論理、フラグメント・シェーダ論理など）が呼び出されて、出力情報をさらにコンピュートし、結果を出力面（たとえば、色バッファ、深度バッファ、ステンシル・バッファなど）に書き込ませる。少なくとも一実施例では、ピクセル・シェーダ又はフラグメント・シェーダは、ラスタ化された物体間で補間されることになる様々な頂点属性の値を計算する。少なくとも一実施例では、次いで、シェーダ・プロセッサ３３０２内のピクセル・プロセッサ論理が、アプリケーション・プログラミング・インターフェース（ＡＰＩ）付きのピクセル・シェーダ・プログラム又はフラグメント・シェーダ・プログラムを実行する。少なくとも一実施例では、シェーダ・プログラムを実行するために、シェーダ・プロセッサ３３０２は、スレッド・ディスパッチャ３３０４を介してスレッドを実行ユニット（たとえば、３３０８Ａ）にディスパッチする。少なくとも一実施例では、シェーダ・プロセッサ３３０２は、サンプラ３３１０のテクスチャ・サンプリング論理を使用して、メモリに記憶されたテクスチャ・マップのテクスチャ・データにアクセスする。少なくとも一実施例では、テクスチャ・データ及び入力ジオメトリ・データに対する算術演算によって、各ジオメトリ・フラグメントのピクセル色データがコンピュートされ、又はさらに処理されないように１つ又は複数のピクセルが切り捨てられる。

少なくとも一実施例では、データ・ポート３３１４は、スレッド実行論理３３００のためのメモリ・アクセス機構を提供して、処理済みデータを、グラフィックス・プロセッサ出力パイプラインでさらに処理できるようにメモリに出力する。少なくとも一実施例では、データ・ポート３３１４は、１つ又は複数のキャッシュ・メモリ（たとえば、データ・キャッシュ３３１２）を含み、又はそれに結合されて、データ・ポートを介したメモリ・アクセスのためのデータをキャッシュする。

図３３Ｂに示してあるように、少なくとも一実施例では、グラフィック実行ユニット３３０８は、命令フェッチ・ユニット３３３７、汎用レジスタ・ファイル・アレイ（ＧＲＦ：ｇｅｎｅｒａｌｒｅｇｉｓｔｅｒｆｉｌｅａｒｒａｙ）３３２４、アーキテクチャ・レジスタ・ファイル・アレイ（ＡＲＦ）３３２６、スレッド調停装置（ａｒｂｉｔｅｒ）３３２２、送信ユニット３３３０、ブランチ・ユニット３３３２、ＳＩＭＤ浮動小数点ユニット（ＦＰＵ）３３３４のセット、及び少なくとも一実施例では、専用整数ＳＩＭＤＡＬＵ３３３５のセットを含むことができる。少なくとも一実施例では、ＧＲＦ３３２４及びＡＲＦ３３２６は、各同時ハードウェア・スレッドに関連付けられた汎用レジスタ・ファイルとアーキテクチャ・レジスタ・ファイルのセットを含み、このハードウェア・スレッドは、グラフィックス実行ユニット３３０８においてアクティブであってもよい。少なくとも一実施例では、スレッドごとのアーキテクチャ状態が、ＡＲＦ３３２６において維持され、スレッド実行中に使用されるデータが、ＧＲＦ３３２４に記憶される。少なくとも一実施例では、各スレッドに対する命令ポインタを含む各スレッドの実行状態は、ＡＲＦ３３２６のスレッド専用レジスタに保持することが可能である。

少なくとも一実施例では、グラフィックス実行ユニット３３０８は、同時マルチスレッディング（ＳＭＴ：ＳｉｍｕｌｔａｎｅｏｕｓＭｕｌｔｉ－Ｔｈｒｅａｄｉｎｇ）と微細化インターリーブ・マルチスレッディング（ＩＭＴ：ＩｎｔｅｒｌｅａｖｅｄＭｕｌｔｉ－Ｔｈｒｅａｄｉｎｇ）の組合せであるアーキテクチャを有する。少なくとも一実施例では、アーキテクチャは、実行ユニット当たりの同時スレッドのターゲット数及びレジスタ数に基づき設計時に微調整することができるモジュール式構成を有し、ここで実行ユニットのリソースは、複数の同時スレッドを実行するために使用される論理にわたって分割される。

少なくとも一実施例では、グラフィックス実行ユニット３３０８は複数の命令を共同発行することができ、この命令は、それぞれ異なる命令であってもよい。少なくとも一実施例では、グラフィックス実行ユニット・スレッド３３０８のスレッド調停装置３３２２は、送信ユニット３３３０、ブランチ・ユニット３３４２、又はＳＩＭＤＦＰＵ３３３４のうちの１つに命令をディスパッチして実行できるようにすることができる。少なくとも一実施例では、各実行スレッドは、ＧＲＦ３３２４内の１２８個の汎用レジスタにアクセスすることができ、ここで各レジスタは、３２ビットのデータ要素のＳＩＭＤ８要素のベクトルとしてアクセス可能な３２バイトを記憶することができる。少なくとも一実施例では、各実行ユニット・スレッドは、ＧＲＦ３３２４内の４Ｋバイトにアクセスすることができるが、実施例はこのように限定されず、他の実施例ではより多くの、又はより少ないリソースが提供されてもよい。少なくとも一実施例では、最大７個のスレッドを同時に実行できるが、実行ユニット当たりのスレッド数も、実施例に応じて変えることができる。７個のスレッドが４Ｋバイトにアクセスできる少なくとも一実施例では、ＧＲＦ３３２４は、合計２８Ｋバイトを記憶することができる。少なくとも一実施例では、フレキシブルなアドレッシング・モードにより、複数のレジスタがともにアドレスされてより幅広いレジスタを構築したり、ストライド設定された矩形ブロック・データ構造を表したりできるようにすることができる。

少なくとも一実施例では、メモリ動作、サンプラ動作、及び他のレイテンシの長いシステム通信は、メッセージ引渡し送信ユニット３３３０によって実行される「送信」命令を介してディスパッチされる。少なくとも一実施例では、ブランチ命令は、ＳＩＭＤの発散及び最終的な収束を容易にするために、専用のブランチ・ユニット３３３２にディスパッチされる。

少なくとも一実施例では、グラフィックス実行ユニット３３０８は、浮動小数点演算を実行するための１つ又は複数のＳＩＭＤ浮動小数点ユニット（ＦＰＵ）３３３４を含む。少なくとも一実施例では、ＦＰＵ３３３４は、整数計算もサポートする。少なくとも一実施例ではＦＰＵ３３３４は、最大Ｍ個の３２ビット浮動小数点（若しくは整数）演算をＳＩＭＤで実行し、又は最大で２Ｍ個の１６ビット整数演算、若しくは１６ビット浮動小数点演算をＳＩＭＤで実行することができる。少なくとも一実施例では、ＦＰＵのうちの少なくとも１つは、拡張数理機能を提供して、高スループットの超越数理関数、及び倍精度の６４ビット浮動小数点をサポートする。少なくとも一実施例では、８ビットの整数ＳＩＭＤＡＬＵ３３３５のセットも存在し、機械学習計算に関連する動作を実行するように特に最適化されてもよい。

少なくとも一実施例では、グラフィックス実行ユニット３３０８の複数のインスタンスのアレイが、グラフィックス・サブ・コア・グループ（たとえば、サブ・スライス）においてインスタンス化されてもよい。少なくとも一実施例では、実行ユニット３３０８は、複数の実行チャネルにわたって命令を実行することができる。少なくとも一実施例では、グラフィックス実行ユニット３３０８で実行される各スレッドは、異なるチャネルで実行される。

少なくとも一実施例では、グラフィックス実行ユニット３３０８の複数のインスタンスのアレイは、物理層（ＰＨＹ）ライブラリ１１６によって実装された１つ又は複数のソフトウェア関数を実行するために、グラフィックス・サブ・コアグループ化（たとえば、サブスライス）においてインスタンス化されることができる。

図３４は、少なくとも一実施例による並列処理ユニット（「ＰＰＵ」）３４００を示す。少なくとも一実施例では、ＰＰＵ３４００は、ＰＰＵ３４００によって実行された場合に、本開示全体を通して記載するプロセス及び技法の一部又はすべてを、ＰＰＵ３４００に実行させる機械可読コードで構成される。少なくとも一実施例では、ＰＰＵ３４００はマルチスレッド・プロセッサであり、このプロセッサは、１つ又は複数の集積回路デバイスに実装され、コンピュータ可読命令（機械可読命令若しくは単に命令とも呼ばれる）を、複数のスレッドで並列に処理するように設計されたレイテンシ隠蔽技法としてマルチスレッディングを利用する。少なくとも一実施例では、スレッドとは、実行スレッドを指し、ＰＰＵ３４００によって実行されるように構成された命令のセットをインスタンス化したものである。少なくとも一実施例では、ＰＰＵ３４００は、液晶ディスプレイ（「ＬＣＤ」）デバイスなどのディスプレイ・デバイスに表示できるように２次元（「２Ｄ」）画像データを生成するために、３次元（「３Ｄ」）グラフィックス・データを処理するためのグラフィックス・レンダリング・パイプラインを実装するように構成されたグラフィックス・プロセッシング・ユニット（「ＧＰＵ」）である。少なくとも一実施例では、ＰＰＵ３４００を利用して、線形代数演算及び機械学習演算などの計算が実行される。図３４は、単に例示を目的とした例示的な並列プロセッサを示しており、本開示の範囲内で企図されるプロセッサ・アーキテクチャの非限定的な実例として解釈されるべきであり、同プロセッサに追加するため、且つ／又はそれを置き換えるために、任意の好適なプロセッサが利用されてもよいことが解釈されるべきである。

少なくとも一実施例では、１つ又は複数のＰＰＵ３４００は、高性能コンピューティング（「ＨＰＣ」：ＨｉｇｈＰｅｒｆｏｒｍａｎｃｅＣｏｍｐｕｔｉｎｇ）、データ・センタ、及び機械学習のアプリケーションを加速するように構成される。少なくとも一実施例では、ＰＰＵ３４００は、以下の非限定的な実例を含む深層学習システム及びアプリケーションを加速するように構成される：自律車両プラットフォーム、深層学習、高精度音声、画像、テキスト認識システム、インテリジェント・ビデオ分析、分子シミュレーション、創薬、病気診断、天気予報、ビッグ・データ分析、天文学、分子動態シミュレーション、金融モデリング、ロボット工学、工場自動化、リアル・タイム言語翻訳、オンライン検索最適化、及び個別化ユーザ推奨など。

少なくとも一実施例では、ＰＰＵ３４００は、限定することなく、入力／出力（「Ｉ／Ｏ」）ユニット３４０６、フロント・エンド・ユニット３４１０、スケジューラ・ユニット３４１２、ワーク分配ユニット３４１４、ハブ３４１６、クロスバー（「Ｘｂａｒ」：ｃｒｏｓｓｂａｒ）３４２０、１つ又は複数の汎用処理クラスタ（「ＧＰＣ」：ｇｅｎｅｒａｌｐｒｏｃｅｓｓｉｎｇｃｌｕｓｔｅｒ）３４１８、及び１つ又は複数のパーティション・ユニット（「メモリ・パーティション・ユニット」）３４２２を含む。少なくとも一実施例では、ＰＰＵ３４００は、１つ又は複数の高速ＧＰＵ相互接続（「ＧＰＵ相互接続」）３４０８を介してホスト・プロセッサ又は他のＰＰＵ３４００に接続される。少なくとも一実施例では、ＰＰＵ３４００は、相互接続３４０２を介してホスト・プロセッサ又は他の周辺デバイスに接続される。少なくとも一実施例では、ＰＰＵ３４００は、１つ又は複数のメモリ・デバイス（「メモリ」）３４０４を備えるローカル・メモリに接続される。少なくとも一実施例では、メモリ・デバイス３４０４は、限定することなく、１つ又は複数のダイナミック・ランダム・アクセス・メモリ（「ＤＲＡＭ」）デバイスを含む。少なくとも一実施例では、１つ又は複数のＤＲＡＭデバイスは、複数のＤＲＡＭダイが各デバイス内で積層された高帯域幅メモリ（「ＨＢＭ」）サブシステムとして構成されても、且つ／又は構成可能であってもよい。

少なくとも一実施例では、高速ＧＰＵ相互接続３４０８は、有線ベースのマルチ・レーン通信リンクを指してもよく、このリンクは、拡張縮小するためにシステムによって使用され、１つ又は複数の中央処理装置（「ＣＰＵ」）と組み合わされた１つ又は複数のＰＰＵ３４００を含み、ＰＰＵ３４００とＣＰＵとの間のキャッシュ・コヒーレンス、及びＣＰＵマスタリングをサポートする。少なくとも一実施例では、データ及び／又はコマンドは、高速ＧＰＵ相互接続３４０８により、ハブ３４１６を介して、１つ又は複数のコピー・エンジン、ビデオ・エンコーダ、ビデオ・デコーダ、電力管理ユニット、及び図３４に明示されていないこともある他の構成要素などのＰＰＵ３４００の別のユニットに／から送信される。

少なくとも一実施例では、Ｉ／Ｏユニット３４０６は、システム・バス３４０２を介してホスト・プロセッサ（図３４には示さず）から通信（たとえば、コマンド、データ）を送受信するように構成される。少なくとも一実施例では、Ｉ／Ｏユニット３４０６は、システム・バス３４０２を介して直接、又は１つ若しくは複数の、メモリ・ブリッジなどの中間デバイスを介して、ホスト・プロセッサと通信する。少なくとも一実施例では、Ｉ／Ｏユニット３４０６は、システム・バス３４０２を介してＰＰＵ３４００のうちの１つ又は複数などの１つ又は複数の他のプロセッサと通信してもよい。少なくとも一実施例では、Ｉ／Ｏユニット３４０６は、ペリフェラル・コンポーネント・インターコネクト・エクスプレス（「ＰＣＩｅ」）インターフェースを実装して、ＰＣＩｅバスを介して通信できるようにする。少なくとも一実施例では、Ｉ／Ｏユニット３４０６は、外部デバイスと通信するためのインターフェースを実装する。

少なくとも一実施例では、Ｉ／Ｏユニット３４０６は、システム・バス３４０２を介して受信したパケットをデコードする。少なくとも一実施例では、少なくともいくつかのパケットは、ＰＰＵ３４００に様々な動作を実行させるように構成されたコマンドを表す。少なくとも一実施例では、Ｉ／Ｏユニット３４０６は、デコードされたコマンドを、コマンドによって指定されるＰＰＵ３４００の様々な他のユニットに送信する。少なくとも一実施例では、コマンドは、フロント・エンド・ユニット３４１０に送信され、且つ／又はハブ３４１６、若しくは（図３４には明示していない）１つ若しくは複数のコピー・エンジン、ビデオ・エンコーダ、ビデオ・デコーダ、電力管理ユニットなどのＰＰＵ３４００の他のユニットに送信される。少なくとも一実施例では、Ｉ／Ｏユニット３４０６はＰＰＵ３４００の様々な論理ユニット間で、通信をルーティングするように構成される。

少なくとも一実施例では、ホスト・プロセッサによって実行されるプログラムは、ワークロードをＰＰＵ３４００に提供して処理できるようにするバッファにおいて、コマンド・ストリームをエンコードする。少なくとも一実施例では、ワークロードは、命令と、これらの命令によって処理されることになるデータとを含む。少なくとも一実施例では、バッファは、ホスト・プロセッサとＰＰＵ３４００の両方がアクセス（たとえば、書込み／読取り）可能なメモリ内の領域であり、ホスト・インターフェース・ユニットは、Ｉ／Ｏユニット３４０６によってシステム・バス３４０２を介して送信されるメモリ要求を介して、システム・バス３４０２に接続されたシステム・メモリ内のバッファにアクセスするように構成されてもよい。少なくとも一実施例では、ホスト・プロセッサは、バッファにコマンド・ストリームを書き込み、次いでコマンド・ストリームの開始点を指すポインタをＰＰＵ３４００に送信し、それによりフロント・エンド・ユニット３４１０は、１つ又は複数のコマンド・ストリームを指すポインタを受信し、１つ又は複数のコマンド・ストリームを管理して、コマンド・ストリームからコマンドを読み取り、コマンドをＰＰＵ３４００の様々なユニットに転送する。

少なくとも一実施例では、フロント・エンド・ユニット３４１０は、１つ又は複数のコマンド・ストリームによって定義されるタスクを処理するように様々なＧＰＣ３４１８を構成するスケジューラ・ユニット３４１２に結合される。少なくとも一実施例では、スケジューラ・ユニット３４１２は、スケジューラ・ユニット３４１２によって管理される様々タスクに関連する状態情報を追跡するように構成され、ここで状態情報は、どのＧＰＣ３４１８にタスクが割り当てられるか、タスクがアクティブか非アクティブか、タスクに関連付けられた優先レベルなどを示してもよい。少なくとも一実施例では、スケジューラ・ユニット３４１２は、ＧＰＣ３４１８のうちの１つ又は複数において、複数のタスクの実行を管理する。

少なくとも一実施例では、スケジューラ・ユニット３４１２は、ＧＰＣ３４１８で実行するためのタスクをディスパッチするように構成されたワーク分配ユニット３４１４に結合される。少なくとも一実施例では、ワーク分配ユニット３４１４は、スケジューラ・ユニット３４１２から受信したスケジュール済みタスクの数を追跡し、ワーク分配ユニット３４１４は、ＧＰＣ３４１８のそれぞれについて、ペンディング・タスク・プール、及びアクティブ・タスク・プールを管理する。少なくとも一実施例では、ペンディング・タスク・プールは、特定のＧＰＣ３４１８によって処理されるように割り当てられたタスクを含むいくつかのスロット（たとえば、３２スロット）を備え、アクティブ・タスク・プールは、ＧＰＣ３４１８によりアクティブに処理されているタスクのためのいくつかのスロット（たとえば、４スロット）を備え、それにより、ＧＰＣ３４１８のうちの１つがタスクの実行を完了すると、ＧＰＣ３４１８のアクティブ・タスク・プールからそのタスクが排除され、ペンディング・タスク・プールからの他のタスクのうちの１つが選択され、ＧＰＣ３４１８で実行されるようにスケジューリングされる。少なくとも一実施例では、データ依存性が解決されるのを待機している間など、アクティブ・タスクがＧＰＣ３４１８上でアイドルである場合には、アクティブ・タスクがＧＰＣ３４１８から排除され、ペンディング・タスク・プールに戻され、その間に、ペンディング・タスク・プールの別のタスクが選択され、ＧＰＣ３４１８で実行されるようにスケジューリングされる。

少なくとも一実施例では、ワーク分配ユニット３４１４は、Ｘバー３４２０を介して１つ又は複数のＧＰＣ３４１８と通信する。少なくとも一実施例では、Ｘバー３４２０は、ＰＰＵ３４００のユニットのうちの多くを、ＰＰＵ３４００の別のユニットに結合する相互接続ネットワークであり、ワーク分配ユニット３４１４を特定のＧＰＣ３４１８に結合するように構成されることが可能である。少なくとも一実施例では、ＰＰＵ３４００の１つ又は複数の他のユニットも、ハブ３４１６を介してＸバー３４２０に接続されてもよい。

少なくとも一実施例では、タスクはスケジューラ・ユニット３４１２によって管理され、ワーク分配ユニット３４１４によってＧＰＣ３４１８のうちの１つにディスパッチされる。ＧＰＣ３４１８は、タスクを処理し、結果を生成するように構成される。少なくとも一実施例では、結果は、ＧＰＣ３４１８内の他のタスクによって消費されてもよく、Ｘバー３４２０を介して異なるＧＰＣ３４１８にルーティングされてもよく、又はメモリ３４０４に記憶されてもよい。少なくとも一実施例では、結果を、パーティション・ユニット３４２２を介してメモリ３４０４に書き込むことができ、パーティション・ユニット３４２２は、メモリ３４０４への／からのデータの読取り及び書込みを行うためのメモリ・インターフェースを実装する。少なくとも一実施例では、結果を、高速ＧＰＵ相互接続３４０８を介して別のＰＰＵ３４０４又はＣＰＵに送信することができる。少なくとも一実施例では、ＰＰＵ３４００は、ＰＰＵ３４００に結合された別々の個別メモリ・デバイス３４０４の数に等しいＵ個のパーティション・ユニット３４２２を、限定することなく含む。少なくとも一実施例では、パーティション・ユニット３４２２は、図３６と併せて本明細書でさらに詳細に説明される。

少なくとも一実施例では、ホスト・プロセッサはドライバ・カーネルを実行し、このカーネルは、ホスト・プロセッサで実行されている１つ又は複数のアプリケーションがＰＰＵ３４００で実行するための動作をスケジューリングできるようにするアプリケーション・プログラミング・インターフェース（ＡＰＩ）を実装している。少なくとも一実施例では、複数のコンピュート・アプリケーションが、ＰＰＵ３４００によって同時に実行され、ＰＰＵ３４００は、複数のコンピュート・アプリケーションに対して、隔離、サービス品質（「ＱｏＳ」：ｑｕａｌｉｔｙｏｆｓｅｒｖｉｃｅ）、及び独立したアドレス空間を提供する。少なくとも一実施例では、アプリケーションは、ＰＰＵ３４００によって実行するための１つ又は複数のタスクをドライバ・カーネルに生成させる（たとえば、ＡＰＩコールの形の）命令を生成し、ドライバ・カーネルは、ＰＰＵ３４００によって処理されている１つ又は複数のストリームにタスクを出力する。少なくとも一実施例では、各タスクは、ワープと呼ばれてもよい関連スレッドの１つ又は複数のグループを備える。少なくとも一実施例では、ワープは、並列に実行することができる複数の関連スレッド（たとえば、３２個のスレッド）を備える。少なくとも一実施例では、連動スレッドとは、タスクを実行するための命令を含み、共有メモリを介してデータを交換する複数のスレッドを指してもよい。少なくとも一実施例では、スレッド及び連動スレッドは、図３６と併せて少なくとも一実施例によりさらに詳細に説明される。

少なくとも一実施例では、物理層（ＰＨＹ）ライブラリ１１６によって実装された１つ又は複数のソフトウェア関数を実行するために、スレッド及び連動スレッドが使用可能である。

図３５は、少なくとも一実施例による汎用処理クラスタ（「ＧＰＣ」）３５００を示す。少なくとも一実施例では、ＧＰＣ３５００は、図３４のＧＰＣ３４１８である。少なくとも一実施例では、各ＧＰＣ３５００は、限定することなく、タスクを処理するためのいくつかのハードウェア・ユニットを含み、各ＧＰＣ３５００は、限定することなく、パイプライン・マネージャ３５０２、プレ・ラスタ演算ユニット（「ＰＲＯＰ」：ｐｒｅ－ｒａｓｔｅｒｏｐｅｒａｔｉｏｎｓｕｎｉｔ）３５０４、ラスタ・エンジン３５０８、ワーク分配クロスバー（「ＷＤＸ」：ｗｏｒｋｄｉｓｔｒｉｂｕｔｉｏｎｃｒｏｓｓｂａｒ）３５１６、メモリ管理ユニット（「ＭＭＵ」）３５１８、１つ又は複数のデータ処理クラスタ（「ＤＰＣ」：ＤａｔａＰｒｏｃｅｓｓｉｎｇＣｌｕｓｔｅｒｓ）３５０６、及びパーツの任意の好適な組合せを含む。

少なくとも一実施例では、ＧＰＣ３５００の動作は、パイプライン・マネージャ３５０２によって制御される。少なくとも一実施例では、パイプライン・マネージャ３５０２は、ＧＰＣ３５００に配分されたタスクを処理するために１つ又は複数のＤＰＣ３５０６の構成を管理する。少なくとも一実施例では、パイプライン・マネージャ３５０２は、グラフィックス・レンダリング・パイプラインの少なくとも一部分を実装するように、１つ又は複数のＤＰＣ３５０６のうちの少なくとも１つを構成する。少なくとも一実施例では、ＤＰＣ３５０６は、プログラム可能なストリーミング・マルチプロセッサ（「ＳＭ」：ｓｔｒｅａｍｉｎｇｍｕｌｔｉ－ｐｒｏｃｅｓｓｏｒ）３５１４で頂点シェーダ・プログラムを実行するように構成される。少なくとも一実施例では、パイプライン・マネージャ３５０２は、少なくとも一実施例では、ワーク分配ユニットから受信したパケットを、ＧＰＣ３５００内の適切な論理ユニットにルーティングするように構成され、いくつかのパケットは、ＰＲＯＰ３５０４の固定機能ハードウェア・ユニット及び／又はラスタ・エンジン３５０８にルーティングされてもよく、他のパケットは、プリミティブ・エンジン３５１２又はＳＭ３５１４によって処理されるようにＤＰＣ３５０６にルーティングされてもよい。少なくとも一実施例では、パイプライン・マネージャ３５０２は、ニューラル・ネットワーク・モデル及び／又はコンピューティング・パイプラインを実装するように、ＤＰＣ３５０６のうちの少なくとも１つを構成する。

少なくとも一実施例では、ＰＲＯＰユニット３５０４は、少なくとも一実施例では、ラスタ・エンジン３５０８及びＤＰＣ３５０６によって生成されたデータを、図３４と併せて上でより詳細に説明したパーティション・ユニット３４２２のラスタ動作（ＲＯＰ）ユニットにルーティングするように構成される。少なくとも一実施例では、ＰＲＯＰユニット３５０４は、色ブレンディングの最適化を実行し、ピクセル・データを組織化し、アドレス・トランスレーションを実行し、その他の動作を行うように構成される。少なくとも一実施例では、ラスタ・エンジン３５０８は、少なくとも一実施例では様々なラスタ動作を実行するように構成されたいくつかの固定機能ハードウェア・ユニットを、限定することなく含み、ラスタ・エンジン３５０８は、限定することなく、セットアップ・エンジン、粗いラスタ・エンジン、選別エンジン、クリッピング・エンジン、細かいラスタ・エンジン、タイル合体エンジン、及びこれらの任意の好適な組合せを含む。少なくとも一実施例では、セットアップ・エンジンは、変換された頂点を受信し、頂点によって定義された幾何プリミティブに関連付けられた平面方程式を生成し、平面方程式が、粗いラスタ・エンジンに送信されて、プリミティブに対するカバレッジ情報（たとえば、タイルのｘ、ｙカバレッジ・マスク）が生成され、粗いラスタ・エンジンの出力が、選別エンジンに送信され、ここでｚテストに落ちたプリミティブに関連付けられたフラグメントが選別され、クリッピング・エンジンに送信され、ここで視錐台の外側にあるフラグメントがクリップされる。少なくとも一実施例では、クリッピング及び選別を通過したフラグメントは、細かいラスタ・エンジンに渡されて、セットアップ・エンジンによって生成された平面方程式に基づき、ピクセル・フラグメントに対する属性が生成される。少なくとも一実施例では、ラスタ・エンジン３５０８の出力は、ＤＰＣ３５０６内に実装されたフラグメント・シェーダによってなど任意の好適なエンティティによって処理されることになるフラグメントを含む。

少なくとも一実施例では、ＧＰＣ３５００に含まれる各ＤＰＣ３５０６は、限定することなく、Ｍパイプ・コントローラ（「ＭＰＣ」：Ｍ－ＰｉｐｅＣｏｎｔｒｏｌｌｅｒ）３５１０、プリミティブ・エンジン３５１２、１つ又は複数のＳＭ３５１４、及びこれらの任意の好適な組合せを含む。少なくとも一実施例では、ＭＰＣ３５１０は、ＤＰＣ３５０６の動作を制御して、パイプライン・マネージャ３５０２から受信したパケットを、ＤＰＣ３５０６内の適切なユニットにルーティングする。少なくとも一実施例では、頂点に関連付けられたパケットは、頂点に関連付けられた頂点属性をメモリからフェッチするように構成されたプリミティブ・エンジン３５１２にルーティングされ、対照的に、シェーダ・プログラムに関連付けられたパケットは、ＳＭ３５１４に送信されてもよい。

少なくとも一実施例では、ＳＭ３５１４は、いくつかのスレッドにより表されたタスクを処理するように構成されたプログラム可能なストリーミング・プロセッサを、限定することなく含む。少なくとも一実施例では、ＳＭ３５１４はマルチスレッド化されており、スレッドの特定のグループからの複数のスレッド（たとえば、３２個のスレッド）を同時に実行するように構成され、単一命令複数データ（ＳＩＭＤ）アーキテクチャを実装し、ここでスレッドのグループ（ワープ）内の各スレッドは、同じ命令セットに基づき、異なるデータ・セットを処理するように構成される。少なくとも一実施例では、スレッド・グループ内のすべてのスレッドが同じ命令を実行する。少なくとも一実施例では、ＳＭ３５１４は、単一命令複数スレッド（ＳＩＭＴ）アーキテクチャを実装し、ここで、スレッド・グループの各スレッドは、同じ命令セットに基づき、異なるデータ・セットを処理するように構成されるが、スレッド・グループ内の個々のスレッドは、実行中に発散することが許容される。少なくとも一実施例では、プログラム・カウンタ、コール・スタック、及び実行状態がワープごとに維持されて、ワープ内のスレッドが発散するときに、ワープ間の同時処理、及びワープ内での直列実行が可能になる。別の実施例では、プログラム・カウンタ、コール・スタック、及び実行状態が個々のスレッドごとに維持されて、すべてのスレッド間、ワープ内、及びワープ間で等しい同時処理が可能になる。少なくとも一実施例では、実行状態が個々のスレッドごとに維持され、同じ命令を実行しているスレッドが、より効率的になるように収束され並列に実行されてもよい。ＳＭ３５１４の少なくとも一実施例は、本明細書でさらに詳細に説明される。

少なくとも一実施例では、ＭＭＵ３５１８は、ＧＰＣ３５００とメモリ・パーティション・ユニット（たとえば、図３４のパーティション・ユニット３４２２）との間でインターフェースを提供し、ＭＭＵ３５１８は、仮想アドレスから物理アドレスへのトランスレーション、メモリ保護、及びメモリ要求の調停を提供する。少なくとも一実施例では、ＭＭＵ３５１８は、仮想アドレスからメモリの物理アドレスへのトランスレーションを実行するための１つ又は複数のトランスレーション・ルックアサイド・バッファ（「ＴＬＢ」）を提供する。

図３６は、少なくとも一実施例による並列処理ユニット（「ＰＰＵ」）のメモリ・パーティション・ユニット３６００を示す。少なくとも一実施例では、パーティション・ユニット３６００は、限定することなく、ラスタ演算（「ＲＯＰ」）ユニット３６０２、レベル２（「Ｌ２」）キャッシュ３６０４、メモリ・インターフェース３６０６、及びそれらの任意の好適な組合せを含む。少なくとも一実施例では、メモリ・インターフェース３６０６はメモリに結合される。少なくとも一実施例では、メモリ・インターフェース３６０６は、高速データ転送のために、３２、６４、１２８、１０２４ビットのデータ・バスなどを実装してもよい。少なくとも一実施例では、ＰＰＵは、パーティション・ユニット３６００の対当たりにメモリ・インターフェース３６０６を１つの、Ｕ個のメモリ・インターフェース３６０６を組み込んでおり、ここでパーティション・ユニット３６００の各対は、対応するメモリ・デバイスに接続される。たとえば、少なくとも一実施例では、ＰＰＵは、高帯域幅メモリ・スタック、又はグラフィックス・ダブル・データ・レート、バージョン５、同期ダイナミック・ランダム・アクセス・メモリ（「ＧＤＤＲ５ＳＤＲＡＭ」）など、最大Ｙ個のメモリ・デバイスに接続されてもよい。

少なくとも一実施例では、メモリ・インターフェース３６０６は、高帯域幅メモリの第２世代（「ＨＢＭ２」：ｈｉｇｈｂａｎｄｗｉｄｔｈｍｅｍｏｒｙｓｅｃｏｎｄｇｅｎｅｒａｔｉｏｎ）メモリ・インターフェースを実装し、ＹはＵの半分に等しい。少なくとも一実施例では、ＨＢＭ２メモリ・スタックは、ＰＰＵと同じ物理パッケージに位置付けられて、従来のＧＤＤＲ５ＳＤＲＡＭシステムに比べて実質的な電力と面積の節約を実現する。少なくとも一実施例では、各ＨＢＭ２スタックは、限定することなく４個のメモリ・ダイを含み、Ｙは４に等しく、各ＨＢＭ２スタックは、１つのダイ当たりに２つの１２８ビット・チャネルの合計８チャネル、及び１０２４ビットのデータ・バス幅を含む。少なくとも一実施例では、メモリは、１ビット・エラー訂正２ビット・エラー検出（「ＳＥＣＤＥＤ」：Ｓｉｎｇｌｅ－ＥｒｒｏｒＣｏｒｒｅｃｔｉｎｇＤｏｕｂｌｅ－ＥｒｒｏｒＤｅｔｅｃｔｉｎｇ）エラー訂正コード（「ＥＣＣ」）をサポートしてデータを保護する。ＥＣＣは、データ破損を受けやすいコンピュート・アプリケーションに、より高い信頼性を提供する。

少なくとも一実施例では、ＰＰＵは、マルチ・レベルのメモリ階層を実装する。少なくとも一実施例では、メモリ・パーティション・ユニット３６００は、統合されたメモリをサポートして、中央処理装置（「ＣＰＵ」）及びＰＰＵメモリに単一の統合された仮想アドレス空間を提供し、仮想メモリ・システム間でのデータの共有を可能にする。少なくとも一実施例では、他のプロセッサに位置付けられたメモリにＰＰＵがアクセスする頻度を追跡して、より頻繁にページにアクセスしているＰＰＵの物理メモリに、メモリ・ページが確実に移動されるようにする。少なくとも一実施例では、高速ＧＰＵ相互接続３４０８は、アドレス・トランスレーション・サービスをサポートして、ＰＰＵが直接ＣＰＵのページ・テーブルにアクセスできるようにし、ＰＰＵによるＣＰＵメモリへのフル・アクセスを実現する。

少なくとも一実施例では、コピー・エンジンは、複数のＰＰＵ間、又はＰＰＵとＣＰＵの間で、データを転送する。少なくとも一実施例では、コピー・エンジンは、ページ・テーブルにマッピングされていないアドレスについてページ誤りを生成することができ、次いでメモリ・パーティション・ユニット３６００がページ誤りに対応して、アドレスをページ・テーブルにマッピングし、その後で、コピー・エンジンが転送を実行する。少なくとも一実施例では、メモリは、複数のプロセッサ間でコピー・エンジンの複数の動作についてピン留めされて（たとえば、ページ移動不可能にされて）、実質的に利用可能なメモリを低減させる。少なくとも一実施例では、ハードウェアのページ誤りがある場合、メモリ・ページが常駐であるかどうかに関わらず、アドレスをコピー・エンジンに渡すことができ、コピー・プロセスは透過的である。

少なくとも一実施例によれば、図３４のメモリ３４０４又は他のシステム・メモリからのデータは、メモリ・パーティション・ユニット３６００によってフェッチされ、Ｌ２キャッシュ３６０４に記憶され、このＬ２キャッシュは、オン・チップに位置付けられ、様々ＧＰＣ間で共有される。少なくとも一実施例では、各メモリ・パーティション・ユニット３６００は、対応するメモリ・デバイスに関連付けられたＬ２キャッシュの少なくとも一部分を、限定することなく含む。少なくとも一実施例では、より低いレベルのキャッシュが、ＧＰＣ内の様々なユニットに実装される。少なくとも一実施例では、ＳＭ３５１４のそれぞれは、レベル１（「Ｌ１」）キャッシュを実装してもよく、ここでＬ１キャッシュは、特定のＳＭ３５１４専用のプライベート・メモリであり、Ｌ２キャッシュ３６０４からのデータは、ＳＭ３５１４の機能ユニットで処理するために、Ｌ１キャッシュのそれぞれにフェッチされ記憶される。少なくとも一実施例では、Ｌ２キャッシュ３６０４は、メモリ・インターフェース３６０６及びＸバー３４２０に結合される。

少なくとも一実施例では、ＲＯＰユニット３６０２は、色圧縮、ピクセル・ブレンディングなど、ピクセル色に関係するグラフィックス・ラスタ演算を実行する。ＲＯＰユニット３６０２は、少なくとも一実施例では、ラスタ・エンジン３５０８と併せて深度テストを実装して、ピクセル・フラグメントに関連付けられたサンプル・ロケーションの深度を、ラスタ・エンジン３５０８の選別エンジンから受信する。少なくとも一実施例では、深度は、フラグメントに関連付けられたサンプル・ロケーションの深度バッファにおける対応する深度と比べてテストされる。少なくとも一実施例では、フラグメントが、サンプル・ロケーションの深度テストを通過すると、ＲＯＰユニット３６０２は、深度バッファを更新し、深度テストの結果をラスタ・エンジン３５０８に送信する。パーティション・ユニット３６００の数はＧＰＣの数とは異なってもよく、したがって、各ＲＯＰユニット３６０２は、少なくとも一実施例では、ＧＰＣのそれぞれに結合されてもよいことが理解されよう。少なくとも一実施例では、ＲＯＰユニット３６０２は、異なるＧＰＣから受信したパケットを追跡し、ＲＯＰユニット３６０２によって生成された結果を、Ｘバー３４２０を通してどれにルーティングするかを判定する。

図３７は、少なくとも一実施例による、ストリーミング・マルチプロセッサ（「ＳＭ」）３７００を示す。少なくとも一実施例では、ＳＭ３７００は、図３５のＳＭである。少なくとも一実施例では、ＳＭ３７００は、限定することなく、命令キャッシュ３７０２、１つ又は複数のスケジューラ・ユニット３７０４、レジスタ・ファイル３７０８、１つ又は複数の処理コア（「コア」）３７１０、１つ又は複数の特殊機能ユニット（「ＳＦＵ」：ｓｐｅｃｉａｌｆｕｎｃｔｉｏｎｕｎｉｔ）３７１２、１つ又は複数のロード／ストア・ユニット（「ＬＳＵ」ｌｏａｄ／ｓｔｏｒｅｕｎｉｔ）３７１４、相互接続ネットワーク３７１６、共有メモリ／レベル１（「Ｌ１」）キャッシュ３７１８、及びこれらの任意の好適な組合せを含む。少なくとも一実施例では、ワーク分配ユニットは、並列処理ユニット（「ＰＰＵ」）の汎用処理クラスタ（「ＧＰＣ」）で実行するためにタスクをディスパッチし、各タスクは、ＧＰＣ内の特定のデータ処理クラスタ（「ＤＰＣ」）に配分され、タスクがシェーダ・プログラムに関連する場合には、タスクはＳＭ３７００のうちの１つに配分される。少なくとも一実施例では、スケジューラ・ユニット３７０４は、ワーク分配ユニットからタスクを受信し、ＳＭ３７００に割り当てられた１つ又は複数のスレッド・ブロックについて命令スケジューリングを管理する。少なくとも一実施例では、スケジューラ・ユニット３７０４は、並列スレッドのワープとして実行できるようにスレッド・ブロックをスケジューリングし、ここで各スレッド・ブロックは、少なくとも１つのワープに配分される。少なくとも一実施例では、各ワープは、スレッドを実行する。少なくとも一実施例では、スケジューラ・ユニット３７０４は、複数の異なるスレッド・ブロックを管理して、異なるスレッド・ブロックにワープを配分し、次いで複数の異なる連動グループからの命令を、各クロック・サイクル中に様々な機能ユニット（たとえば、処理コア３７１０、ＳＦＵ３７１２、及びＬＳＵ３７１４）にディスパッチする。

少なくとも一実施例では、連動グループとは、通信するスレッドのグループを組織化するためのプログラミング・モデルを指し、このモデルは、スレッドが通信する粒度をデベロッパが表せるようにして、より豊富でより効率的な並列分解の表現を可能にする。少なくとも一実施例では、連動した起動ＡＰＩは、並列アルゴリズムを実行できるようにスレッド・ブロック間の同期をサポートする。少なくとも一実施例では、従来のプログラミング・モデルのアプリケーションは、連動スレッドを同期するための単一の簡単な構造、すなわちスレッド・ブロックのすべてのスレッドにわたるバリア（たとえば、ｓｙｎｃｔｈｒｅａｄｓ（）関数）を提供する。しかし、少なくとも一実施例では、プログラマは、スレッド・ブロックの粒度よりも小さいスレッド・グループを定義し、定義されたグループ内で同期して、集合的なグループ全般にわたる機能インターフェースの形で、より高い性能、設計の融通性、及びソフトウェア再利用を可能にしてもよい。少なくとも一実施例では、連動グループによって、プログラマは、サブ・ブロック（すなわち、単一スレッドと同じ大きさ）の粒度及びマルチ・ブロックの粒度において、スレッドのグループを明示的に定義し、連動グループ内のスレッドに対する同期などの集合的な動作を実行できるようになる。少なくとも一実施例では、プログラミング・モデルは、ソフトウェア境界を横切るクリーンな合成をサポートし、それにより、ライブラリ及びユーティリティ関数を、収束について仮定する必要なくそれらのローカルなコンテキスト内で安全に同期することができる。少なくとも一実施例では、連動グループのプリミティブは、プロデューサ－コンシューマ並列性、日和見並列性（ｏｐｐｏｒｔｕｎｉｓｔｉｃｐａｒａｌｌｅｌｉｓｍ）、及びスレッド・ブロックのグリッド全体にわたるグローバルな同期を限定することなく含む新しいパターンの連動並列性を可能にする。

少なくとも一実施例では、ディスパッチ・ユニット３７０６は、機能ユニットの１つ又は複数に命令を送信するように構成され、スケジューラ・ユニット３７０４は、同じワープからの２つの異なる命令を、各クロック・サイクル中にディスパッチできるようにする２つのディスパッチ・ユニット３７０６を限定することなく含む。少なくとも一実施例では、各スケジューラ・ユニット３７０４は、単一のディスパッチ・ユニット３７０６又は追加のディスパッチ・ユニット３７０６を含む。

少なくとも一実施例では、各ＳＭ３７００は、少なくとも一実施例では、ＳＭ３７００の機能ユニットにレジスタのセットを提供するレジスタ・ファイル３７０８を限定することなく含む。少なくとも一実施例では、レジスタ・ファイル３７０８は、各機能ユニットがレジスタ・ファイル３７０８の専用部分に配分されるように、それぞれの機能ユニット間で分割される。少なくとも一実施例では、レジスタ・ファイル３７０８は、ＳＭ３７００によって実行されている異なるワープ間で分割され、レジスタ・ファイル３７０８は、機能ユニットのデータ経路に接続されたオペランド用の一時的なストレージを提供する。少なくとも一実施例では、各ＳＭ３７００は、限定することなく、複数のＬ処理コア３７１０を含む。少なくとも一実施例では、各ＳＭ３７００は、限定することなく、多数の（たとえば、１２８個以上の）個別の処理コア３７１０を含む。少なくとも一実施例では、各処理コア３７１０は、少なくとも一実施例では、浮動小数点算術論理演算ユニット及び整数算術論理演算ユニットを限定することなく含む完全にパイプライン化された、単精度の、倍精度の、及び／又は混合精度の処理ユニットを限定することなく含む。少なくとも一実施例では、浮動小数点算術論理演算ユニットは、浮動小数点演算のためのＩＥＥＥ７５４－２００８規格を実装する。少なくとも一実施例では、処理コア３７１０は、限定することなく、６４個の単精度（３２ビット）浮動小数点コア、６４個の整数コア、３２個の倍精度（６４ビット）浮動小数点コア、及び８個のテンソル・コアを含む。

テンソル・コアは、少なくとも一実施例による行列演算を実行するように構成される。少なくとも一実施例では、１つ又は複数のテンソル・コアは、処理コア３７１０に含まれる。少なくとも一実施例では、テンソル・コアは、ニューラル・ネットワークの訓練及び推論のための畳み込み演算など、深層学習の行列演算を実行するように構成される。少なくとも一実施例では、各テンソル・コアは、４×４の行列で動作し、行列の積和演算（ｍａｔｒｉｘｍｕｌｔｉｐｌｙａｎｄａｃｃｕｍｕｌａｔｅｏｐｅｒａｔｉｏｎ）Ｄ＝Ａ×Ｂ＋Ｃを実行し、ここでＡ、Ｂ、Ｃ、及びＤは４×４の行列である。

少なくとも一実施例では、行列乗算の入力Ａ及びＢは、１６ビットの浮動小数点行列であり、和の行列Ｃ及びＤは、１６ビットの浮動小数点又は３２ビットの浮動小数点行列である。少なくとも一実施例では、テンソル・コアは、３２ビットの浮動小数点の和を有する１６ビットの浮動小数点入力データで動作する。少なくとも一実施例では、１６ビットの浮動小数点乗算は、６４個の演算を使用し、結果的に完全精度の積をもたらし、次いでその積が、４×４×４の行列乗算の他の中間積との３２ビット浮動小数点加算を使用して加算される。テンソル・コアを使用して、少なくとも一実施例では、これらの小さい要素から構築される、はるかに大きい２次元又はさらに高次元の行列演算が実行される。少なくとも一実施例では、ＣＵＤＡ９Ｃ＋＋ＡＰＩなどのＡＰＩは、ＣＵＤＡ－Ｃ＋＋プログラムからテンソル・コアを効率的に使用するために、特殊な行列ロード演算、行列積和演算、及び行列ストア演算を公開している。少なくとも一実施例では、ＣＵＤＡレベルにおいて、ワープ・レベル・インターフェースは、ワープの３２スレッドすべてにわたる１６×１６のサイズの行列を仮定している。

少なくとも一実施例では、各ＳＭ３７００は、特殊関数（たとえば、属性評価、逆数平方根など）を実行するＭ個のＳＦＵ３７１２を、限定することなく含む。少なくとも一実施例では、ＳＦＵ３７１２は、限定することなく、階層ツリー・データ構造をトラバースするように構成されたツリー・トラバーサル・ユニットを含む。少なくとも一実施例では、ＳＦＵ３７１２は、テクスチャ・マップのフィルタリング動作を実行するように構成されたテクスチャ・ユニットを、限定することなく含む。少なくとも一実施例では、テクスチャ・ユニットは、メモリ及びサンプル・テクスチャ・マップからテクスチャ・マップ（たとえば、テクセルの２Ｄアレイ）をロードして、ＳＭ３７００により実行されるシェーダ・プログラムで使用するためのサンプリングされたテクスチャ値を生成するように構成される。少なくとも一実施例では、テクスチャ・マップは、共有メモリ／レベル１キャッシュ３７１８に記憶される。少なくとも一実施例では、テクスチャ・ユニットは、少なくとも一実施例によれば、ミップ・マップ（たとえば、詳細さのレベルが異なるテクスチャ・マップ）を使用したフィルタリング動作などのテクスチャ動作を実装する。少なくとも一実施例では、各ＳＭ３７００は、限定することなく、２つのテクスチャ・ユニットを含む。

各ＳＭ３７００は、少なくとも一実施例では、共有メモリ／Ｌ１キャッシュ３７１８とレジスタ・ファイル３７０８の間でロード及びストア動作を実装するＮ個のＬＳＵ３７１４を、限定することなく含む。各ＳＭ３７００は、少なくとも一実施例では、機能ユニットのそれぞれをレジスタ・ファイル３７０８に接続し、ＬＳＵ３７１４をレジスタ・ファイル３７０８に接続する相互接続ネットワーク３７１６と、共有メモリ／Ｌ１キャッシュ３７１８を、限定することなく含む。少なくとも一実施例では、相互接続ネットワーク３７１６はクロスバーであり、このクロスバーは、いずれかの機能ユニットをレジスタ・ファイル３７０８のいずれかのレジスタに接続し、ＬＳＵ３７１４をレジスタ・ファイル３７０８と共有メモリ／Ｌ１キャッシュ３７１８のメモリ・ロケーションとに接続するように構成されてもよい。

少なくとも一実施例では、共有メモリ／Ｌ１キャッシュ３７１８は、少なくとも一実施例では、ＳＭ３７００とプリミティブ・エンジンの間、及びＳＭ３７００のスレッド間でデータ・ストレージ及び通信を可能にするオン・チップ・メモリのアレイである。少なくとも一実施例では、共有メモリ／Ｌ１キャッシュ３７１８は、限定することなく、１２８ＫＢのストレージ容量を備え、ＳＭ３７００からパーティション・ユニットに向かう経路にある。少なくとも一実施例では、共有メモリ／Ｌ１キャッシュ３７１８は、少なくとも一実施例では、読取り及び書込みをキャッシュするために使用される。少なくとも一実施例では、共有メモリ／Ｌ１キャッシュ３７１８、Ｌ２キャッシュ、及びメモリのうちの１つ又は複数は、補助ストレージである。

少なくとも一実施例では、データ・キャッシュと共有メモリ機能とを単一のメモリ・ブロックに組み合わせることによって、両方のタイプのメモリ・アクセスについて性能が向上する。少なくとも一実施例では、容量は、共有メモリを使用しないプログラムによってキャッシュとして使用され、又は使用可能であり、それにより、共有メモリが容量の半分を使用するように構成されている場合、テクスチャ及びロード／ストア動作が、残りの容量を使用することができる。少なくとも一実施例によれば、共有メモリ／Ｌ１キャッシュ３７１８内に統合することによって、共有メモリ／Ｌ１キャッシュ３７１８が、データをストリームするための高スループットの管として機能しながら、同時に高帯域幅及び低レイテンシのアクセスを、頻繁に再使用されるデータに提供できるようになる。少なくとも一実施例では、汎用並列計算向けに構成されるときには、グラフィックス処理と比べてより簡単な構成を使用することができる。少なくとも一実施例では、固定機能のグラフィックス・プロセッシング・ユニットがバイパスされて、はるかに簡単なプログラミング・モデルが作製される。汎用並列計算の構成では、ワーク分配ユニットは、少なくとも一実施例においてスレッド・ブロックを直接ＤＰＣに割当て及び分配する。少なくとも一実施例では、ブロック内のスレッドは、各スレッドが確実に一意の結果を生成するように、計算において一意のスレッドＩＤを使用して同じプログラムを実行し、ＳＭ３７００を使用して、プログラムを実行し計算を行い、共有メモリ／Ｌ１キャッシュ３７１８を使用してスレッド間で通信し、ＬＳＵ３７１４を使用して、共有メモリ／Ｌ１キャッシュ３７１８及びメモリ・パーティション・ユニットを介してグローバル・メモリを読み取り、書き込む。少なくとも一実施例では、汎用並列計算向けに構成されるときには、ＳＭ３７００は、ＤＰＣ上で新規のワークを起動するためにスケジューラ・ユニット３７０４が使用できるコマンドを書き込む。

少なくとも一実施例では、ＰＰＵは、デスクトップ・コンピュータ、ラップトップ・コンピュータ、タブレット・コンピュータ、サーバ、スーパーコンピュータ、スマート・フォン（たとえば、ワイヤレスの携帯型デバイス）、パーソナル・デジタル・アシスタント（「ＰＤＡ」）、デジタル・カメラ、車両、頭装着型ディスプレイ、携帯型電子デバイスなどに含まれ、又はこれらに結合される。少なくとも一実施例では、ＰＰＵは、単一の半導体基板に具体化される。少なくとも一実施例では、ＰＰＵは、追加のＰＰＵ、メモリ、縮小命令セット・コンピュータ（「ＲＩＳＣ」）ＣＰＵ、メモリ管理ユニット（「ＭＭＵ」）、デジタル－アナログ変換器（「ＤＡＣ」：ｄｉｇｉｔａｌ－ｔｏ－ａｎａｌｏｇｃｏｎｖｅｒｔｅｒ）などの１つ又は複数の他のデバイスとともにシステム・オン・チップ（「ＳｏＣ」）に含まれる。

少なくとも一実施例では、ＰＰＵは、１つ又は複数のメモリ・デバイスを含むグラフィックス・カードに含まれてもよい。少なくとも一実施例では、グラフィックス・カードは、デスクトップ・コンピュータのマザーボード上のＰＣＩｅスロットとインターフェースをとるように構成されてもよい。少なくとも一実施例では、ＰＰＵは、マザーボードのチップセットに含まれる統合グラフィックス・プロセッシング・ユニット（「ｉＧＰＵ」：ｉｎｔｅｇｒａｔｅｄｇｒａｐｈｉｃｓｐｒｏｃｅｓｓｉｎｇｕｎｉｔ）であってもよい。

少なくとも一実施例では、物理層（ＰＨＹ）ライブラリ１１６によって実装された１つ又は複数のソフトウェア関数を実行するために、ＰＰＵが使用可能である。

少なくとも一実施例では、単一の半導体プラットフォームとは、単独で単体の半導体ベースの集積回路又はチップを指してもよい。少なくとも一実施例では、マルチ・チップ・モジュールは、オン・チップ動作をシミュレートする接続性が向上した状態で使用されてもよく、従来の中央処理装置（「ＣＰＵ」）及びバスの実装形態の利用を大幅に改善する。少なくとも一実施例では、ユーザの希望に応じて、半導体プラットフォームとは別々に、又は半導体プラットフォームとの様々な組合せで、様々なモジュールがさらに設置されてもよい。

少なくとも一実施例では、機械読取り可能で実行可能なコード若しくはコンピュータ制御論理アルゴリズムの形のコンピュータ・プログラムが、メイン・メモリ１７０４及び／又は二次ストレージに記憶される。コンピュータ・プログラムは、１つ又は複数のプロセッサによって実行された場合に、少なくとも一実施例による様々な機能をシステム１７００が実行できるようにする。少なくとも一実施例では、メモリ１７０４、ストレージ、及び／又は任意の他のストレージが、コンピュータ読取り可能媒体の考えられる例である。少なくとも一実施例では、二次ストレージとは、フロッピー（登録商標）・ディスク・ドライブ、磁気テープ・ドライブ、コンパクト・ディスク・ドライブ、デジタル多用途ディスク（「ＤＶＤ」：ｄｉｇｉｔａｌｖｅｒｓａｔｉｌｅｄｉｓｋ）ドライブ、記録デバイス、ユニバーサル・シリアル・バス（「ＵＳＢ」）フラッシュ・メモリなどを表すハード・ディスク・ドライブ及び／若しくはリムーバブル・ストレージ・ドライブなどの任意の好適なストレージ・デバイス又はシステムを指してもよい。少なくとも一実施例では、様々な先の図面のアーキテクチャ及び／又は機能は、ＣＰＵ１７０２、並列処理システム１７１２、ＣＰＵ１７０２と並列処理システム１７１２の両方の機能の少なくとも一部分を実現可能な集積回路、チップセット（たとえば、関連機能を実行するためのユニットとして機能し、販売されるように設計された集積回路のグループなど）、及び集積回路の任意の好適な組合せの文脈において実装される。

少なくとも一実施例では、様々な先の図面のアーキテクチャ及び／又は機能は、汎用コンピュータ・システム、回路板システム、エンタテイメント目的専用のゲーム・コンソール・システム、及び特定用途システムなどの文脈において実装される。少なくとも一実施例では、コンピュータ・システム１７００は、デスクトップ・コンピュータ、ラップトップ・コンピュータ、タブレット・コンピュータ、サーバ、スーパーコンピュータ、スマート・フォン（たとえば、ワイヤレスの携帯型デバイス）、パーソナル・デジタル・アシスタント（「ＰＤＡ」）、デジタル・カメラ、車両、頭装着型ディスプレイ、携帯型電子デバイス、モバイル・フォン・デバイス、テレビ、ワークステーション、ゲーム・コンソール、組み込みシステム、及び／又は任意の他のタイプの論理の形をとってもよい。

少なくとも一実施例では、並列処理システム１７１２は、限定することなく、複数の並列処理ユニット（「ＰＰＵ」）１７１４、及び関連メモリ１７１６を含む。少なくとも一実施例では、ＰＰＵ１７１４は、相互接続１７１８及びスイッチ１７２０又はマルチプレクサを介してホスト・プロセッサ又は他の周辺デバイスに接続される。少なくとも一実施例では、並列処理システム１７１２は、計算タスクをＰＰＵ１７１４にわたって分配し、これは、たとえば複数のグラフィックス・プロセッシング・ユニット（「ＧＰＵ」）のスレッド・ブロックにわたる計算タスクの分配の一部として、並列化可能とすることができる。少なくとも一実施例では、メモリは、ＰＰＵ１７１４の一部又は全部にわたって共有され、（たとえば、読取り及び／又は書込みアクセスのために）アクセス可能であるが、こうした共有メモリは、ＰＰＵ１７１４に常駐しているローカル・メモリ及びレジスタの使用に対して、性能に不利益をもたらすことがある。少なくとも一実施例では、ＰＰＵ１７１４の動作は、＿ｓｙｎｃｔｈｒｅａｄｓ（）などのコマンドを使用することによって同期され、ここで（たとえば、複数のＰＰＵ１７１４にわたって動作している）ブロック内のすべてのスレッドが、進行前にコードのある一定の実行ポイントに到達する。

ネットワーク
図３８は、少なくとも一実施例による、５Ｇワイヤレス通信ネットワーク内でデータを伝送するためのネットワーク３８００を示す図である。少なくとも一実施例では、ネットワーク３８００は、カバレッジ・エリア３８０４を有する基地局３８０６と、複数のモバイル・デバイス３８０８と、バックホール・ネットワーク３８０２とを含む。少なくとも一実施例では、図示するように、基地局３８０６は、モバイル・デバイス３８０８とのアップリンク及び／又はダウンリンク接続を確立し、その接続は、モバイル・デバイス３８０８から基地局３８０６へ、又はその逆でデータを運ぶ役割を果たす。少なくとも一実施例では、アップリンク／ダウンリンク接続上で運ばれるデータは、モバイル・デバイス３８０８間で伝送されるデータとともに、バックホール・ネットワーク３８０２を使用してリモート・エンド（図示せず）と通信されるデータを含み得る。少なくとも一実施例では、「基地局」という用語は、拡張基地局（ｅＮＢ）、マクロ・セル、フェムト・セル、Ｗｉ－Ｆｉアクセス・ポイント（ＡＰ）、又は他のワイヤレス対応デバイスなど、ネットワークにワイヤレス・アクセスを提供するように構成された任意のコンポーネント（又はコンポーネント群）を指す。少なくとも一実施例では、基地局は、たとえば、ロング・ターム・エボリューション（ＬＴＥ）、ＬＴＥ－ａｄｖａｎｃｅｄ（ＬＴＥ－Ａ）、高速パケット・アクセス（ＨＳＰＡ：ＨｉｇｈＳｐｅｅｄｐａｃｋｅｔＡｃｃｅｓｓ）、Ｗｉ－Ｆｉ８０２．１１ａ／ｂ／ｇ／ｎ／ａｃなどの１つ又は複数のワイヤレス通信プロトコルにしたがってワイヤレス・アクセスを提供し得る。少なくとも一実施例では、「モバイル・デバイス」という用語は、ユーザ機器（ＵＥ：ｕｓｅｒｅｑｕｉｐｍｅｎｔ）、移動局（ＳＴＡ：ｍｏｂｉｌｅｓｔａｔｉｏｎ）、及び他のワイヤレス対応デバイスなど、基地局とのワイヤレス接続を確立できる任意のコンポーネント（又はコンポーネント群）を指す。いくつかの実施例において、ネットワーク３８００は、中継器、低電力ノードなどの様々な他のワイヤレス・デバイスを備え得る。

少なくとも一実施例では、「モバイル・デバイス」は、第５世代（５Ｇ）新無線（ＮＲ）ネットワークにおけるユーザ機器（ＵＥ）である。少なくとも一実施例では、物理層（ＰＨＹ）ライブラリ１１６は、１つ又は複数の「モバイル・デバイス」から受信された情報を処理する動作を実施する。

図３９は、少なくとも一実施例による、５Ｇワイヤレス・ネットワークのためのネットワーク・アーキテクチャ３９００を示す図である。少なくとも一実施例では、図示のように、ネットワーク・アーキテクチャ３９００は、無線アクセス・ネットワーク（ＲＡＮ：ｒａｄｉｏａｃｃｅｅｓｓｎｅｔｗｏｒｋ）３９０４、コア・ネットワークとも呼ばれ得る進化型パケット・コア（ＥＰＣ：ｅｖｏｌｖｅｄｐａｃｋｅｔｃｏｒｅ）３９０２、及びＲＡＮ３９０４へのアクセスを試みるＵＥ３９０８のホーム・ネットワーク３９１６を含む。少なくとも一実施例では、ＲＡＮ３９０４及びＥＰＣ３９０２は、サービング・ワイヤレス・ネットワークを形成する。少なくとも一実施例では、ＲＡＮ３９０４は基地局３９０６を含み、ＥＰＣ３９０２はモビリティ管理エンティティ（ＭＭＥ：ｍｏｂｉｌｉｔｙｍａｎａｇｅｍｅｎｔｅｎｔｉｔｙ）３９１２、サービング・ゲートウェイ（ＳＧＷ）３９１０、及びパケット・データ・ネットワーク（ＰＤＮ）ゲートウェイ（ＰＧＷ）３９１４を含む。少なくとも一実施例では、ホーム・ネットワーク３９１６は、アプリケーション・サーバ３９１８と、ホーム加入者サーバ（ＨＳＳ：ｈｏｍｅｓｕｂｓｃｒｉｂｅｒｓｅｒｖｅｒ）３９２０とを含む。少なくとも一実施例では、ＨＳＳ３９２０は、ホーム・ネットワーク３９１６、ＥＰＣ３９０２、及び／又はそれらの変形の一部でもあり得る。

少なくとも一実施例では、ＭＭＥ３９１２がＮＡＳシグナリングのための暗号化／完全性保護のためのネットワークにおける終端点であり、セキュリティ鍵管理を扱う。少なくとも一実施例では、「ＭＭＥ」という用語は４ＧＬＴＥネットワークで使用され、５ＧＬＴＥネットワークが、同様の機能を実行するセキュリティ・アンカー・ノード（ＳＥＡＮ）又はセキュリティ・アクセス機能（ＳＥＡＦ：ＳｅｃｕｒｉｔｙＡｃｃｅｓｓＦｕｎｃｔｉｏｎ）を含んでもよいことを理解されたい。少なくとも一実施例では、「ＭＭＥ」、「ＳＥＡＮ」及び「ＳＥＡＦ」という用語は、交換可能に使用され得る。少なくとも一実施例では、ＭＭＥ３９１２は、ＬＴＥと２Ｇ／３Ｇアクセス・ネットワークとの間のモビリティのための制御プレーン機能とともに、ローミングＵＥのホーム・ネットワークへのインターフェースを更に提供する。少なくとも一実施例では、ＳＧＷ３９１０は、ハンドオーバ中のユーザ・プレーンのためのモビリティ・アンカーとして動作しつつ、ユーザ・データ・パケットをルーティング及び転送する。ＰＧＷ３９１４は、ＵＥのためのトラフィックの出口点及び入口点となることにより、ＵＥから外部パケット・データ・ネットワークへの接続を提供する。少なくとも一実施例では、ＨＳＳ３９２０は、ユーザ関連情報及び加入関連情報を含む中央データベースである。少なくとも一実施例では、アプリケーション・サーバ３９１８は、ネットワーク・アーキテクチャ３９００によって利用及び通信し得る様々なアプリケーションに関するユーザ関連情報を含む中央データベースである。

図４０は、少なくとも一実施例による、ＬＴＥ及び５Ｇの原理にしたがって動作するモバイル電気通信ネットワーク／システムの何らかの基本的な機能性を示す図である。少なくとも一実施例では、モバイル電気通信システムは、コア・ネットワーク４００２に接続された基地局４０１４を備えるインフラストラクチャ機器を備え、インフラストラクチャ機器は、通信技術の知識のある当業者にとって理解され得る従来の構成にしたがって動作する。少なくとも一実施例では、インフラストラクチャ機器４０１４は、たとえば、基地局、ネットワーク要素、拡張ＮｏｄｅＢ（ｅＮｏｄｅＢ）、又は調整エンティティとも呼ばれる場合があり、ワイヤレス・アクセス・インターフェースを、点線４００４で表されたカバレッジ・エリア又はセル内の１つ又は複数の通信デバイスに提供し、これは無線アクセス・ネットワークと呼ばれる場合がある。少なくとも一実施例では、１つ又は複数のモバイル通信デバイス４００６は、ワイヤレス・アクセス・インターフェースを使用したデータを表す信号の送信及び受信によってデータを伝送し得る。少なくとも一実施例では、コア・ネットワーク４００２は、ネットワーク・エンティティによってサービス提供される通信デバイスのための認証、モビリティ管理、課金などを含む機能性も提供し得る。

少なくとも一実施例では、図４０のモバイル通信デバイスは、通信端末、ユーザ機器（ＵＥ）、端末装置などとも呼ばれる場合があり、ネットワーク・エンティティによって同一又は異なるカバレッジ・エリアによりサービス提供される１つ又は複数の他の通信デバイスと通信するように構成される。少なくとも一実施例では、これらの通信は、双方向通信リンクを介してワイヤレス・アクセス・インターフェースを使用してデータを表す信号を送信及び受信することによって実行され得る。

少なくとも一実施例では、図４０に示すように、ワイヤレス・アクセス・インターフェースを介して１つ又は複数の通信デバイス又はＵＥ４００６へ信号を送信するための送信機４０１２と、カバレッジ・エリア４００４内の１つ又は複数のＵＥから信号を受信する受信機４０１０とを備えるｅＮｏｄｅＢ４０１４ａのうちの１つがより詳細に示される。少なくとも一実施例では、コントローラ４００８は、ワイヤレス・アクセス・インターフェースを介して信号を送信及び受信するように送信機４０１２及び受信機４０１０を制御する。少なくとも一実施例では、コントローラ４００８は、ワイヤレス・アクセス・インターフェースの通信リソース要素の配分を制御する機能を実行することができ、いくつかの実例で、アップリンク及びダウンリンクの両方のためにワイヤレス・アクセス・インターフェースを介する送信をスケジューリングするスケジューラを備え得る。

少なくとも一実施例では、ワイヤレス・アクセス・インターフェースのアップリンク上でｅＮｏｄｅＢ４０１４へ信号を送信するための送信機４０２０と、ワイヤレス・アクセス・インターフェースを介してダウンリンク上でｅＮｏｄｅＢ４０１４によって送信された信号を受信するための受信機４０１８とを備える実例のＵＥ４００６ａがより詳細に示される。少なくとも一実施例では、送信機４０２０及び受信機４０１８は、コントローラ４０１６によって制御される。

少なくとも一実施例では、物理層（ＰＨＹ）ライブラリ１１６は、１つ又は複数のＵＥ４００６ａから受信された情報を処理する１つ又は複数の関数を実装する。

図４１は、少なくとも一実施例による、５Ｇネットワーク・アーキテクチャの一部であり得る無線アクセス・ネットワーク４１００を示す図である。少なくとも一実施例では、無線アクセス・ネットワーク４１００は、１つのアクセス・ポイント又は基地局から地理的エリアにわたってブロードキャストされた識別情報に基づいてユーザ機器（ＵＥ）によって一意に識別され得る多数のセルラー領域（セル）に分割される地理的領域をカバーする。少なくとも一実施例では、マクロ・セル４１４０、４１２８、及び４１１６、並びにスモール・セル４１３０は、１つ又は複数のセクタを含み得る。少なくとも一実施例では、セクタはセルのサブエリアであり、１つのセル内の全セクタは、同一の基地局によってサービス提供される。少なくとも一実施例では、そのセクタに属する単一の論理的識別情報は、セクタ内の無線リンクを特定できる。少なくとも一実施例では、セル内の複数のセクタは、セルの一部においてＵＥとの通信を担う各アンテナとともにアンテナのグループによって形成され得る。

少なくとも一実施例では、各セルは基地局（ＢＳ）によってサービス提供される。少なくとも一実施例では、基地局は、ＵＥと１つ又は複数のセルにおける無線送受信を担う無線アクセス・ネットワークのネットワーク要素である。少なくとも一実施例では、基地局は、ベース・トランシーバ基地局（ＢＴＳ：ｂａｓｅｔｒａｎｓｃｅｉｖｅｒｓｔａｔｉｏｎ）、無線基地局、無線トランシーバ、トランシーバ機能、基本サービス・セット（ＢＳＳ：ｂａｓｉｃｓｅｒｖｉｃｅｓｅｔ）、拡張サービス・セット（ＥＳＳ：ｅｘｔｅｎｄｅｄｓｅｒｖｉｃｅｓｅｔ）、アクセス・ポイント（ＡＰ）、ＮｏｄｅＢ（ＮＢ）、ｅＮｏｄｅＢ（ｅＮＢ）、ｇＮｏｄｅＢ（ｇＮＢ）、又はいくつかの他の好適な用語でも呼ばれ得る。少なくとも一実施例では、基地局は、ネットワークのバックホール部分との通信のためにバックホール・インターフェースを備え得る。少なくとも一実施例では、基地局は、集積アンテナを有し、又はフィーダ・ケーブルによってアンテナ又はリモート・ラジオ・ヘッド（ＲＲＨ）に接続される。

少なくとも一実施例では、バックホールは、基地局とコア・ネットワークとの間のリンクを提供することができ、いくつかの実例で、バックホールは、それぞれの基地局間の相互接続を提供できる。少なくとも一実施例では、コア・ネットワークは、無線アクセス・ネットワークで使用される無線アクセス技術から一般的に独立したワイヤレス通信システムの一部である。少なくとも一実施例では、任意の好適な転送ネットワークを使用する直接物理接続、仮想ネットワークなどの様々な種類のバックホール・インターフェースが用いられ得る。少なくとも一実施例では、いくつかの基地局は、統合されたアクセスとバックホール（ＩＡＢ：ｉｎｔｅｇｒａｔｅｄａｃｃｅｓｓａｎｄｂａｃｋｈａｕｌ）ノードとして構成されることが可能であり、ここで、ワイヤレス周波数帯が、アクセス・リンク（すなわち、ＵＥとのワイヤレス・リンク）のため、及びワイヤレス自己バックホールと呼ばれる場合もあるバックホール・リンクのための両方で使用され得る。少なくとも一実施例では、ワイヤレス自己バックホールによって、基地局とＵＥとの間の通信のために利用されるワイヤレス周波数帯はバックホール通信のために活用され得、それぞれの新規基地局の導入には、それ自体のハード・ワイヤードなバックホール接続が準備される必要があることと比較して、高密度スモール・セル・ネットワークの高速で容易な導入を可能とする。

少なくとも一実施例では、高電力基地局４１３６及び４１２０が、セル４１４０及び４１２８に示され、セル４１１６においてリモート・ラジオ・ヘッド（ＲＲＨ）４１１２を制御する高電力基地局４１１０が示される。少なくとも一実施例では、セル４１４０、４１２８、及び４１１６は、大規模セル又はマクロ・セルと呼ばれ得る。少なくとも一実施例では、低電力基地局４１３４は、１つ又は複数のマクロ・セルと重なり得る小セル４１３０（たとえばマイクロ・セル、ピコ・セル、フェムト・セル、ホーム基地局、ホームＮｏｄｅＢ、ホームｅＮｏｄｅＢなど）に示され、小セル又は小規模セルと呼ばれ得る。少なくとも一実施例では、セルの規模設定は、システム設計とともに構成要素の制約にしたがって行われることが可能である。少なくとも一実施例では、中継ノードが、所与のセルの規模又はカバレッジ・エリアを拡大するために導入され得る。少なくとも一実施例では、無線アクセス・ネットワーク４１００は、任意の数のワイヤレス基地局及びセルを含み得る。少なくとも一実施例では、基地局４１３６、４１２０、４１１０、４１３４は、任意の数のモバイル装置のためのコア・ネットワークに対してワイヤレス・アクセス・ポイントを提供する。

少なくとも一実施例では、クアッドコプタ又はドローン４１４２が基地局として機能するように構成され得る。少なくとも一実施例では、セルは必ずしも固定であるとは限らず、セルの地理的エリアは、クアッドコプタ４１４２などのモバイル基地局のロケーションにしたがって移動し得る。

少なくとも一実施例では、無線アクセス・ネットワーク４１００は、複数のモバイル装置のためのワイヤレス通信をサポートする。少なくとも一実施例では、モバイル装置は、一般的にユーザ機器（ＵＥ）と呼ばれるが、移動局（ＭＳ）、加入者局、モバイル・ユニット、加入者ユニット、ワイヤレス・ユニット、リモート・ユニット、モバイル・デバイス、ワイヤレス・デバイス、ワイヤレス通信デバイス、リモート・デバイス、加入者移動局、アクセス端末（ＡＴ：ａｃｃｅｓｓｔｅｒｍｉｎａｌ）、モバイル端末、ワイヤレス端末、リモート端末、ハンドセット、端末、ユーザ・エージェント、モバイル・クライアント、クライアント、又は何らかの他の好適な用語でも呼ばれ得る。少なくとも一実施例では、ＵＥは、ユーザにネットワーク・サービスへのアクセスを提供する装置でもよい。

少なくとも一実施例では、「モバイル」装置は、必ずしも動く機能を有する必要はなく、静止していてもよい。少なくとも一実施例では、モバイル装置又はモバイル・デバイスは、広義で、多種多様なデバイス及び技術を指す。少なくとも一実施例では、モバイル装置は、たとえば「モノのインターネット」（ＩｏＴ：ＩｎｔｅｒｎｅｔｏｆＴｈｉｎｇｓ）、自動車又は他の運搬用車両、リモートのセンサ又はアクチュエータ、ロボット又はロボット工学デバイス、衛星ラジオ、全地球測位システム（ＧＰＳ：ｇｌｏｂａｌｐｏｓｉｔｉｏｎｉｎｇｓｙｓｔｅｍ）デバイス、物体追跡デバイス、ドローン、マルチコプタ、クアッドコプタ、遠隔制御デバイス、眼鏡、ウエアラブル・カメラ、仮想現実デバイス、スマート・ウォッチ、健康又はフィットネスのトラッカなどの消費者装置及び／又はウエアラブル・デバイス、デジタル・オーディオ・プレーヤー（たとえばＭＰ３プレーヤー）、カメラ、ゲーム機器、家庭用オーディオ、ビデオ、及び／又はマルチメディア・デバイスなどのデジタル・ホーム・デバイス又はスマート・ホーム・デバイス、電気器具、自動販売機、インテリジェント照明、ホーム・セキュリティ・システム、スマート・メーター、セキュリティ・デバイス、ソーラー・パネル又はソーラー・アレイ、電力（たとえばスマート・グリッド）、照明、水などを制御する自治体インフラストラクチャのデバイス、産業オートメーション及び企業のデバイス、物流コントローラ、農機具、軍事防衛機器、車両、航空機、船舶、及び兵器類などに対応する携帯電話、セルラー（セル）フォン、スマート・フォン、セッション初期化プロトコル（ＳＩＰ：ｓｅｓｓｉｏｎｉｎｉｔｉａｔｉｏｎｐｒｏｔｏｃｏｌ）フォン、ラップトップ、パーソナル・コンピュータ（ＰＣ）、ノートブック、ネットブック、スマートブック、タブレット、パーソナル・デジタル・アシスタント（ＰＤＡ）、幅広い種類の組込型システムでもよい。少なくとも一実施例では、モバイル装置は、接続された医学的支援又は遠隔医療支援、すなわち遠隔地におけるヘルスケアへの接続を実現し得る。少なくとも一実施例では、遠隔医療デバイスは、遠隔医療監視デバイス及び遠隔医療管理デバイスを含むことができ、その通信は、たとえば重要サービス・データの転送のための優先化されたアクセス、及び／又は重要サービス・データの転送に対する適切なＱｏＳに関して、他の種類の情報よりも優先的な治療又は優先化されたアクセスが与えられ得る。

少なくとも一実施例では、無線アクセス・ネットワーク４１００のセルは、各セルの１つ又は複数のセクタと通信可能状態であり得るＵＥを含み得る。少なくとも一実施例では、ＵＥ４１１４及び４１０８は、ＲＲＨ４１１２によって基地局４１１０と通信可能状態でもよく、ＵＥ４１２２及び４１２６は基地局４１２０と通信可能状態でもよく、ＵＥ４１３２は低電力基地局４１３４と通信可能状態でもよく、ＵＥ４１３８及び４１１８は基地局４１３６と通信可能状態でもよく、ＵＥ４１４４はモバイル基地局４１４２と通信可能状態でもよい。少なくとも一実施例では、それぞれの基地局４１１０、４１２０、４１３４、４１３６、及び４１４２は、それぞれのセルの全ＵＥのコア・ネットワーク（図示せず）に対してアクセス・ポイントを提供するように構成されてもよく、基地局（たとえば基地局４１３６）から１つ又は複数のＵＥ（たとえばＵＥ４１３８及び４１１８）への送信はダウンリンク（ＤＬ）送信と呼ばれる場合がある一方、ＵＥ（たとえばＵＥ４１３８）から基地局への送信はアップリンク（ＵＬ）送信と呼ばれる場合がある。少なくとも一実施例では、ダウンリンクは、ブロードキャスト・チャネル多重化と呼ばれ得るポイント・ツー・マルチポイント送信を指し得る。少なくとも一実施例では、アップリンクは、ポイント・ツー・ポイント送信を指し得る。

少なくとも一実施例では、モバイル・ネットワーク・ノードと呼ばれ得るクアッドコプタ４１４２は、基地局４１３６と通信することによって、セル４１４０内でＵＥとして機能するように構成され得る。少なくとも一実施例では、複数のＵＥ（たとえばＵＥ４１２２及び４１２６）は、ピア・ツー・ピア（Ｐ２Ｐ）又はサイドリンク信号４１２４を使用して互いに通信でき、これは基地局４１２０などの基地局をバイパスし得る。

少なくとも一実施例では、そのロケーションとは関係なく、ＵＥが移動中に通信する機能は、モビリティと呼ばれる。少なくとも一実施例では、モビリティ管理エンティティ（ＭＭＥ：ｍｏｂｉｌｉｔｙｍａｎａｇｅｍｅｎｔｅｎｔｉｔｙ）は、ＵＥと無線アクセス・ネットワークとの間の様々な物理チャネルを設定、維持及び解放する。少なくとも一実施例では、ＤＬベースのモビリティ又はＵＬベースのモビリティが、モビリティ及びハンドオーバ（すなわち、ある無線チャネルから別の無線チャネルへのＵＥの接続の転送）を可能にするために無線アクセス・ネットワーク４１００によって利用され得る。少なくとも一実施例では、ＤＬベースのモビリティのために構成されたネットワークにおけるＵＥは、サービング・セルからの信号の様々なパラメータとともに、近傍セル（ｎｅｉｇｈｂｏｒｉｎｇｃｅｌｌ）の様々なパラメータを監視することが可能で、それらのパラメータの品質に応じて、ＵＥは、１つ又は複数の近傍セルとの通信を維持し得る。少なくとも一実施例では、近傍セルからの信号品質が所定の時間サービング・セルからの信号品質を上回った場合、又はＵＥがあるセルから別のセルへ移動した場合、ＵＥは、サービング・セルから近傍（対象）セルへのハンドオフ又はハンドオーバを実行し得る。少なくとも一実施例では、ＵＥ４１１８（車両として図示されているが、任意の好適な形態のＵＥも使用可能である）は、サービング・セル４１４０などのセルに対応する地理的エリアから、近傍セル４１１６などの近傍セルに対応する地理的エリアに移動し得る。少なくとも一実施例では、ＵＥ４１１８は、近傍セル４１１６からの信号の強度又は品質が所定時間だけそのサービング・セル４１４０からの信号の強度又は品質を上回った時にその条件を示す報告メッセージをサービング基地局４１３６に送信し得る。少なくとも一実施例では、ＵＥ４１１８は、ハンドオーバ・コマンドを受信してもよく、セル４１１６へのハンドオーバが行われてもよい。

少なくとも一実施例では、各ＵＥからのＵＬ基準信号が、ＵＬベースのモビリティがＵＥ毎にサービング・セルを選択するように構成されたネットワークによって利用され得る。少なくとも一実施例では、基地局４１３６、４１２０、及び４１１０／４１１２は、統合同期信号（たとえば統合一次同期信号（ＰＳＳ：ＰｒｉｍａｒｙＳｙｎｃｈｒｏｎｉｚａｔｉｏｎｓｉｇｎａｌ）、統合二次同期信号（ＳＳＳ：ＳｅｃｏｎｄａｒｙＳｙｎｃｈｒｏｎｉｚａｔｉｏｎＳｉｇｎａｌ）及び統合物理ブロードキャスト・チャネル（ＰＢＣＨ：ＰｈｙｓｉｃａｌＢｒｏａｄｃａｓｔＣｈａｎｎｅｌ））をブロードキャストし得る。少なくとも一実施例では、ＵＥ４１３８、４１１８、４１２２、４１２６、４１１４、及び４１０８は、統合同期信号を受信し、同期信号から搬送周波数及びスロット・タイミングを導出し、タイミングの導出に応答して、アップリンクのパイロット又は基準信号を送信し得る。少なくとも一実施例では、無線アクセス・ネットワーク４１００内の２つ以上のセル（たとえば基地局４１３６及び４１１０／４１１２）は、ＵＥ（たとえばＵＥ４１１８）によって送信されたアップリンク・パイロット信号を同時に受信し得る。少なくとも一実施例では、セルは、パイロット信号の強度を測定でき、無線アクセス・ネットワーク（たとえば基地局４１３６及び４１１０／４１１２のうちの１つ又は複数、並びに／若しくはコア・ネットワーク内の中央ノード）は、ＵＥ４１１８のためのサービング・セルを決定し得る。少なくとも一実施例では、ＵＥ４１１８が無線アクセス・ネットワーク４１００を通って移動する時に、ネットワークは、ＵＥ４１１８によって送信されたアップリンク・パイロット信号の監視を継続し得る。少なくとも一実施例では、近傍セルによって測定されたパイロット信号の信号強度又は品質がサービング・セルによって測定された信号強度又は品質を上回った場合に、ＵＥ４１１８に通知して、又は通知せずに、ネットワーク４１００は、ＵＥ４１１８をサービング・セルから近傍のセルへハンドオーバしてもよい。

少なくとも一実施例では、基地局４１３６、４１２０、及び４１１０／４１１２によって送信された同期信号は統合されてもよいが、特定のセルを特定しなくてもよく、むしろ、同一の周波数及び／又は同一のタイミングで動作している複数のセルのゾーンを特定してもよい。少なくとも一実施例では、５Ｇネットワーク又は他の次世代通信ネットワークにおけるゾーンは、アップリンク・ベースのモビリティのフレームワークを可能とし、ＵＥとネットワークとの間で交換される必要があるモビリティ・メッセージの量が削減され得るため、ＵＥ及びネットワークの両方の効率を改善する。

少なくとも一実施例では、無線アクセス・ネットワーク４１００におけるエア・インターフェースは、無許可周波数帯、許可周波数帯、又は共有周波数帯を利用し得る。少なくとも一実施例では、無許可周波数帯は、政府が付与したライセンスが不要な周波数帯の一部の共有使用を提供するが、無許可周波数帯にアクセスするためにいくつかの技術的規則の順守が、一般的に依然として必要である一方、一般的に、あらゆるオペレータ又はデバイスがアクセスし得る。少なくとも一実施例では、許可周波数帯は、一般的に政府規制機関からのライセンスを購入したモバイル・ネットワークのオペレータによって周波数帯の一部の排他的使用を提供する。少なくとも一実施例では、共有周波数帯は、許可周波数帯と無許可周波数帯との間に存在し、周波数帯にアクセスするために技術的規則又は制限が必要な場合があるが、周波数帯は、複数のオペレータ及び／又は複数のＲＡＴによって依然として共有され得る。少なくとも一実施例では、たとえば、許可周波数帯の一部に対するライセンスの保持者は、たとえばアクセスのための好適なライセンス保持者決定条件を用いて、他者とその周波数帯を共有するためにライセンス共有アクセス（ＬＳＡ：ｌｉｃｅｎｓｅｄｓｈａｒｅｄａｃｃｅｓｓ）を提供し得る。

図４２は、少なくとも一実施例による、複数の異なる種類のデバイスが使用される５Ｇモバイル通信システムの実例の図である。少なくとも一実施例では、図４２に示すように、第１の基地局４２１８は、信号の送信が数キロメートルにわたる大規模セル又はマクロ・セルに対して提供され得る。しかしながら、少なくとも一実施例では、システムは、数百メートルの距離にわたって信号を送受信することによって、いわゆる「ピコ」セルを形成する第２のインフラストラクチャ機器４２１６による送信など、非常に小さいセルによる送信もサポートし得る。少なくとも一実施例では、第３のタイプのインフラストラクチャ機器４２１２は、数十メートルの距離にわたって信号を送受信することが可能であり、したがって、いわゆる「フェムト」セルを形成するために使用可能である。

少なくとも一実施例では、図４２に更に示すように、異なるタイプの通信デバイスは、異なるタイプのインフラストラクチャ機器４２１２、４２１６、４２１８によって信号を送受信するために使用されることが可能であり、データの通信は、異なる通信パラメータを使用して異なるタイプのインフラストラクチャ機器にしたがって適応され得る。少なくとも一実施例では、従来通り、モバイル通信デバイスは、使用可能なネットワーク通信リソースによってモバイル通信ネットワークとデータの通信をするように構成され得る。少なくとも一実施例では、ワイヤレス・アクセス・システムは、スマート・フォン４２０６などのデバイスに対して最も高いデータ転送速度を提供するように構成される。少なくとも一実施例では、低電力機種の通信デバイスが非常に低電力、低帯域幅でデータを送受信し、低い複雑性を有し得る「モノのインターネット」が提供され得る。少なくとも一実施例では、そのような機種の通信デバイス４２１４の実例は、ピコ・セル４２１６によって通信し得る。少なくとも一実施例では、非常に高いデータ転送速度及び低モビリティは、たとえばピコ・セルによって通信している場合があるテレビジョン４２０４を用いた通信の特性であり得る。少なくとも一実施例では、非常に高いデータ転送速度及び低レイテンシは、仮想現実ヘッドセット４２０８によって必要とされる場合がある。少なくとも一実施例では、中継デバイス４２１０は、所与のセル又はネットワークのサイズ又はカバレッジ・エリアを拡大するために導入され得る。

少なくとも一実施例では、物理層（ＰＨＹ）ライブラリ１１６は、図４２によって図示されるネットワークにおいて情報を処理する１つ又は複数のソフトウェア関数を実装する。

図４３は、少なくとも一実施例が使用され得る実例の上位システム４３００を示す図である。少なくとも一実施例では、上位システム４３００は、アプリケーション４３０２と、システム・ソフトウェア＋ライブラリ４３０４と、フレームワーク・ソフトウェア４３０６と、データ・センタ・インフラストラクチャ＋リソース・オーケストレータ４３０８とを含む。少なくとも一実施例では、上位システム４３００は、クラウド・サービス、物理サービス、仮想サービス、ネットワーク・サービス、及び／又はそれらの変形として実装され得る。

少なくとも一実施例では、図４３示すように、データ・センタ・インフラストラクチャ＋リソース・オーケストレータ４３０８は、５Ｇ無線リソース・オーケストレータ４３１０と、ＧＰＵパケット処理及びＩ／Ｏ４３１２と、ノード・コンピューティング・リソース（「ノードＣ．Ｒ．」）４３１６（１）～４３１６（Ｎ）とを含んでもよく、ここで「Ｎ」は任意の正の整数を表す。少なくとも一実施例では、ノードＣ．Ｒ．４３１６（１）～４３１６（Ｎ）は、任意の数の中央処理装置（「ＣＰＵ」）又は（アクセラレータ、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、グラフィックス・プロセッサ（「ＧＰＵ」）などを含む）他のプロセッサ、メモリ・デバイス（たとえばダイナミック読取り専用メモリ）、ストレージ・デバイス（たとえばソリッド・ステート又はディスク・ドライブ）、ネットワーク入力／出力（「ＮＷＩ／Ｏ」：ｎｅｔｗｏｒｋｉｎｐｕｔ／ｏｕｔｐｕｔ）デバイス、ネットワーク・スイッチ、仮想機械（「ＶＭ」：ｖｉｒｔｕａｌｍａｃｈｉｎｅ）、電源モジュール、及び冷却モジュールなどを含んでもよいが、これらに限定されない。少なくとも一実施例では、ノードＣ．Ｒ．４３１６（１）～４３１６（Ｎ）のうち１つ又は複数のノードＣ．Ｒ．は、上述したコンピューティング・リソースのうちの１つ又は複数を有するサーバであってもよい。

少なくとも一実施例では、５Ｇ無線リソース・オーケストレータ４３１０は、１つ又は複数のノードＣ．Ｒ．４３１６（１）～４３１６（Ｎ）及び／又は５Ｇネットワーク・アーキテクチャが含み得る他の様々な構成要素及びリソースを構成又は他のやり方で制御してもよい。少なくとも一実施例では、５Ｇ無線リソース・オーケストレータ４３１０は、上位システム４３００用のソフトウェア設計インフラストラクチャ（「ＳＤＩ」：ｓｏｆｔｗａｒｅｄｅｓｉｇｎｉｎｆｒａｓｔｒｕｃｔｕｒｅ）管理エンティティを含んでもよい。少なくとも一実施例では、５Ｇ無線リソース・オーケストレータ４３１０は、ハードウェア、ソフトウェア、又はこれらの何らかの組み合わせを含んでもよい。少なくとも一実施例では、５Ｇ無線リソース・オーケストレータ４３１０は、５Ｇネットワーク・アーキテクチャの一部でもあり得る、様々な媒体アクセス制御副層、無線アクセス・ネットワーク、物理層又は副層、及び／又はそれらの変形を構成又は他のやり方で制御するために利用され得る。少なくとも一実施例では、５Ｇ無線リソース・オーケストレータ４３１０は、５Ｇネットワーク・アーキテクチャの一部として実行され得る、１つ又は複数のワークロードをサポートするグループ化済みコンピュート・リソース、ネットワーク・リソース、メモリ・リソース、又はストレージ・リソースを構成又は配分してもよい。

少なくとも一実施例では、ＧＰＵパケット処理及びＩ／Ｏ４３１２は、様々な入力及び出力とともに、上位システム４３００によって実装され得る５Ｇネットワーク・アーキテクチャの一部として送信／受信され得るデータ・パケットなどのパケットを構成又は他のやり方で処理してもよい。少なくとも一実施例では、パケットは、ネットワークによって提供されるようにフォーマット化されたデータでもよく、通常、制御情報及びペイロード（すなわち、ユーザ・データ）に分割され得る。少なくとも一実施例では、パケットのタイプは、インターネット・プロトコル・バージョン４（ＩＰｖ４）パケット、インターネット・プロトコル・バージョン６（ＩＰｖ６）パケット、及びＥｔｈｅｒｎｅｔ（登録商標）ＩＩフレーム・パケットを含み得る。少なくとも一実施例では、データ・パケットの制御データは、データ完全性フィールドとセマンティック・フィールドとに分類され得る。少なくとも一実施例では、データ・パケットが受信され得るネットワーク接続は、ローカル・エリア・ネットワーク、ワイド・エリア・ネットワーク、仮想プライベート・ネットワーク、インターネット、イントラネット、エクストラネット、公衆交換電話網、赤外線ネットワーク、ワイヤレス・ネットワーク、衛星ネットワーク、及びそれらの任意の組み合わせを含む。

少なくとも一実施例では、フレームワーク・ソフトウェア４３０６は、ＡＩモデル・アーキテクチャ＋訓練＋ユース・ケース４３２２を含む。少なくとも一実施例では、ＡＩモデル・アーキテクチャ＋訓練＋ユース・ケース４３２２は、１つ又は複数の実施例により、１つ又は複数の機械学習モデルを訓練し、又は１つ又は複数の機械学習モデルを使用して情報を予測又は推論するためのツール、サービス、ソフトウェア、又は他のリソースを含んでもよい。たとえば、少なくとも一実施例では、機械学習モデルは、上位システム４３００に関して上述されたソフトウェア及びコンピューティング・リソースを使用して、ニューラル・ネットワーク・アーキテクチャにしたがって重みパラメータを計算することによって訓練され得る。少なくとも一実施例では、１つ又は複数のニューラル・ネットワークに対応する訓練済み機械学習モデルは、１つ又は複数の訓練技法によって計算された重みパラメータを使用することによって、上位システム４３００に関して上述されたリソースを使用して情報を推論又は予測するために使用され得る。少なくとも一実施例では、フレームワーク・ソフトウェア４３０６は、システム・ソフトウェア＋ライブラリ４３０４及びアプリケーション４３０２をサポートするためのフレームワークを含み得る。

少なくとも一実施例では、システム・ソフトウェア＋ライブラリ４３０４又はアプリケーション４３０２はそれぞれ、アマゾン・ウェブ・サービス、グーグル・クラウド、及びマイクロソフト・アジュールによって提供されるものなど、ウェブ・ベースのサービス・ソフトウェア又はアプリケーションを含んでもよい。少なくとも一実施例では、フレームワーク・ソフトウェア４３０６は、ＡｐａｃｈｅＳｐａｒｋ（商標）（以下「Ｓｐａｒｋ」）など、無料でオープン・ソースのソフトウェア・ウェブ・アプリケーション・フレームワークの一種を含んでもよいが、これに限定されない。少なくとも一実施例では、システム・ソフトウェア＋ライブラリ４３０４は、ノードＣ．Ｒ．４３１６（１）～４３１６（Ｎ）の少なくとも一部によって使用されるソフトウェアを含み得る。少なくとも一実施例では、１つ又は複数のタイプのソフトウェアは、インターネット・ウェブ・ページ検索ソフトウェア、電子メール・ウイルス・スキャン・ソフトウェア、データベース・ソフトウェア、及びストリーミング・ビデオ・コンテンツ・ソフトウェアを含んでもよいが、これらに限定されない。

少なくとも一実施例では、ＰＨＹ４３１８は、５Ｇ新無線（ＮＲ）物理層などの物理層であり得る、ワイヤレス技術の物理層とのインターフェースを提供するように構成されたシステム・ソフトウェア及びライブラリのセットである。少なくとも一実施例では、ＮＲ物理層は、柔軟でスケーラブルな設計を利用し、変調方式、波形構造、フレーム構造、基準信号、マルチアンテナ伝送及びチャネル符号化などの様々な構成要素及び技術を含み得る。

少なくとも一実施例では、ＮＲ物理層は、４位相偏移変調（ＱＰＳＫ：ｑｕａｄｒａｔｕｒｅｐｈａｓｅｓｈｉｆｔｋｅｙｉｎｇ）、１６直角位相振幅変調（ＱＡＭ：ｑｕａｄｒａｔｕｒｅａｍｐｌｉｔｕｄｅｍｏｄｕｌａｔｉｏｎ）、６４ＱＡＭ、及び２５６ＱＡＭ変調フォーマットをサポートする。少なくとも一実施例では、異なるユーザ・エンティティ（ＵＥ）分類に対する異なる変調方式は、ＮＲ物理層にも含まれ得る。少なくとも一実施例では、ＮＲ物理層は、少なくとも５２．６ＧＨｚまでのアップリンク（ＵＬ）及びダウンリンク（ＤＬ）の両方における、スケーラブルなヌメロロジー（サブキャリア間隔、サイクリック・プレフィックス）によるサイクリック・プレフィックス直交周波数分割多重方式（ＣＰ－ＯＦＤＭ：ｃｙｃｌｉｃｐｒｅｆｉｘｏｒｔｈｏｇｏｎａｌｆｒｅｑｕｅｎｃｙｄｉｖｉｓｉｏｎｍｕｌｔｉｐｌｅｘｉｎｇ）を利用し得る。少なくとも一実施例では、ＮＲ物理層は、単一の流れ転送を行う（すなわち、空間多重化を行わない）、カバレッジが限定されたシナリオのために、ＵＬにおける離散フーリエ変換拡散直交周波数分割多重（ＤＦＴ－ＳＯＦＤＭ：ｄｉｓｃｒｅｔｅＦｏｕｒｉｅｒｔｒａｎｓｆｏｒｍｓｐｒｅａｄｏｒｔｈｏｇｏｎａｌｆｒｅｑｕｅｎｃｙｄｉｖｉｓｉｏｎｍｕｌｔｉｐｌｅｘｉｎｇ）をサポートし得る。

少なくとも一実施例では、ＮＲフレームは、非常に低いレイテンシ、高速ハイブリッド自動再送要求（ＨＡＲＱ：ｆａｓｔｈｙｂｒｉｄａｕｔｏｍａｔｉｃｒｅｐｅａｔｒｅｑｕｅｓｔ）受信通知、動的な時分割二重（ＴＤＤ：ｔｉｍｅｄｉｖｉｓｉｏｎｄｕｐｌｅｘ）、ＬＴＥとの共存、及び可変長の伝送（たとえば、超信頼性低レイテンシ通信（ＵＲＬＬＣ：ｕｌｔｒａ－ｒｅｌｉａｂｌｅｌｏｗ－ｌａｔｅｎｃｙｃｏｍｍｕｎｉｃａｔｉｏｎ）を短時間、超高速モバイル通信（ｅＭＢＢ：ｅｎｈａｎｃｅｄｍｏｂｉｌｅｂｒｏａｄｂａｎｄ）を長時間）を可能にする、時分割二重（ＴＤＤ）伝送及び周波数分割二重（ＦＤＤ：ｆｒｅｑｕｅｎｃｙｄｉｖｉｓｉｏｎｄｕｐｌｅｘ）伝送、並びに許可及び無許可周波数帯の両方での動作をサポートする。少なくとも一実施例では、ＮＲフレーム構造は、前方互換性を高め、異なる特徴間の相互作用を減らす３つの主要設計原理に従う。

少なくとも一実施例では、第１の原理は、伝送が自己完結型であり、スロットにおけるデータ及びビームにおけるデータが他のスロット及びビームへの依存なく、それ自体で復号可能な方式を指すことがある。少なくとも一実施例では、これは、データの復調のために必要な基準信号が所与のスロット及び所与のビームに含まれることを意味する。少なくとも一実施例では、第２の原理は、伝送が時間と周波数とにおいてよく限定され、その結果としてレガシーの伝送と並列な新規のタイプの伝送が組み込まれ得る方式となることである。少なくとも一実施例では、第３の原理は、スロット及び異なる伝送方向にわたる静的及び／又は厳しいタイミング関係を回避することである。少なくとも一実施例では、第３の原理の使用は、事前に定義された再送時刻の代わりに、非同期高速ハイブリッド自動再送要求（ＨＡＲＱ）の利用を必要とする。

少なくとも一実施例では、ＮＲフレーム構造は、更に、ＤＬデータの受信中に復号が実行される高速ＨＡＲＱ受信通知を可能とし、ＨＡＲＱ受信通知は、ＤＬ受信からＵＬ送信への切り換え時の保護期間中にＵＥによって準備される。少なくとも一実施例では、低レイテンシを得るために、スロット（又は、スロット集約の場合はスロットのセット）がスロット（又はスロットのセット）の先頭部分において制御信号及び基準信号を用いてフロント・ローディングされる（ｆｒｏｎｔ－ｌｏａｄｅｄ）。

少なくとも一実施例では、ＮＲは、ネットワークのエネルギー効率を高め、順互換性を確実にするために常時伝送を最小限とするウルトラリーン設計を有する。少なくとも一実施例では、ＮＲにおける基準信号は、必要な場合のみ送信される。少なくとも一実施例では、４つの主要基準信号が、復調基準信号（ＤＭＲＳ：ｄｅｍｏｄｕｌａｔｉｏｎｒｅｆｅｒｅｎｃｅｓｉｇｎａｌ）、位相追跡基準信号（ＰＴＲＳ：ｐｈａｓｅ－ｔｒａｃｋｉｎｇｒｅｆｅｒｅｎｃｅｓｉｇｎａｌ）、サウンディング基準信号（ＳＲＳ：ｓｏｕｎｄｉｎｇｒｅｆｅｒｅｎｃｅｓｉｇｎａｌ）、及びチャネル状態情報基準信号（ＣＳＩ－ＲＳ：ｃｈａｎｎｅｌ－ｓｔａｔｅｉｎｆｏｒｍａｔｉｏｎｒｅｆｅｒｅｎｃｅｓｉｇｎａｌ）である。

少なくとも一実施例では、ＤＭＲＳは、復調のための無線チャネルを推定するために使用される。少なくとも一実施例では、ＤＭＲＳは、ＵＥ特化型であり、ＤＬとＵＬとの両方において、ビームフォーミングされ、スケジューリング済みリソースに限定され、必要な時にのみ送信されることが可能である。少なくとも一実施例では、多層の多入力多出力（ＭＩＭＯ：ｍｕｌｔｉｐｌｅ－ｉｎｐｕｔ、ｍｕｌｔｉｐｌｅ－ｏｕｔｐｕｔ）伝送をサポートするために、各層に１つのポートとなるように、複数の直交ＤＭＲＳポートがスケジューリングされることが可能である。少なくとも一実施例では、ＤＭＲＳ設計は、低レイテンシのアプリケーションをサポートするために早期復号要件を考慮に入れるため、基本的なＤＭＲＳパターンは、フロント・ローディングである。少なくとも一実施例では、低速シナリオの場合、ＤＭＲＳは、時間領域において低密度を使用する。ただし、少なくとも一実施例では、高速シナリオの場合、無線チャネルにおける高速変化を追跡するように、ＤＭＲＳの時間密度が高められる。

少なくとも一実施例では、発振器位相雑音の補償を可能とするために、ＰＴＲＳがＮＲに組み込まれる。少なくとも一実施例では、通常、位相雑音は、発振器搬送周波数に応じて増加する。したがって、少なくとも一実施例では、位相雑音を軽減するために、ＰＴＲＳが高搬送周波数（ｍｍＷａｖｅなど）で利用され得る。少なくとも一実施例では、ＰＴＲＳは、ＵＥ特化型であり、スケジューリング済リソース限定であり、ビームフォーミングされることが可能である。少なくとも一実施例では、ＰＴＲＳは、発振器、搬送周波数、ＯＦＤＭサブキャリア間隔、及び伝送のために使用される変調方式及び符号化方式の品質に応じて構成可能である。

少なくとも一実施例では、ＳＲＳは、主にスケジューリング及びリンク適応のためにチャネル状態情報（ＣＳＩ：ｃｈａｎｎｅｌｓｔａｔｅｉｎｆｏｒｍａｔｉｏｎ）測定を実行するため、ＵＬにおいて送信される。少なくとも一実施例では、ＮＲに対して、ＳＲＳは、マッシブＭＩＭＯ及びＵＬビーム管理のために、レシプロシティ（ｒｅｃｉｐｒｏｃｉｔｙ）をベースとしたプリコーダ設計が更に利用される。少なくとも一実施例では、ＳＲＳは、異なる手順及びＵＥ機能をサポートするためにモジュール式の柔軟な設計を有する。少なくとも一実施例では、チャネル状態情報基準信号（ＣＳＩ－ＲＳ）に対するアプローチは、同様である。

少なくとも一実施例では、ＮＲは、周波数帯のどの部分がその動作のために使用されるかに応じて、異なるアンテナのソリューション及び技法を用いる。少なくとも一実施例では、低周波数の場合、少数から中程度の数のアクティブなアンテナ（およそ３２個の送信機チェーンまで）が想定され、ＦＤＤ動作が一般的である。少なくとも一実施例では、ＣＳＩの取得には、ＤＬにおけるＣＳＩ－ＲＳの送信及びＵＬにおけるＣＳＩ報告が必要である。少なくとも一実施例では、この周波数領域で限定された帯域幅を使用可能とするためには、マルチユーザＭＩＭＯ（ＭＵ－ＭＩＭＯ）によって高い周波数帯効率が可能となる必要があり、ＬＴＥと比較して高い分解能のＣＳＩ報告によって実現される高次の空間多重化が必要である。

少なくとも一実施例では、高周波数のために、多数のアンテナが所与のアパーチャにおいて用いられることが可能であり、ビームフォーミング及びマルチユーザＭＩＭＯ（ＭＵ－ＭＩＭＯ）のための能力を高める。少なくとも一実施例では、この場合、周波数帯配分は、ＴＤＤタイプのものであり、レシプロシティをベースとした動作が想定される。少なくとも一実施例では、明示的チャネル推定の形態を有する高分解能のＣＳＩは、ＵＬチャネル・サウンディングによって得られる。少なくとも一実施例では、そのような高分解能のＣＳＩによって、高度なプリコーディング・アルゴリズムが基地局（ＢＳ）で用いられることが可能となる。少なくとも一実施例では、更に高い周波数（ｍｍＷａｖｅ範囲）のために、アナログ・ビームフォーミングの実装が、現在、一般的に求められ、時間単位及び無線チェーン毎の単一のビーム方向への送信を限定する。少なくとも一実施例では、短キャリア波長に起因して、等方性アンテナ素子がこの周波数領域で非常に小さいため、カバレッジを維持するために多数のアンテナ素子が必要である。少なくとも一実施例では、制御チャネル伝送のためにも、ビームフォーミングは、経路損失の増加の対策として送信端及び受信端の両方で適用される必要がある。

少なくとも一実施例では、それらの多様なユース・ケースをサポートするため、ＮＲは、高い柔軟性を有するが統合されたＣＳＩフレームワークを特徴としており、ＬＴＥと比較して、ＮＲにおけるＣＳＩ測定、ＣＳＩ報告、及び実際のＤＬ伝送間での結合が低減される。少なくとも一実施例では、ＮＲは、マルチ・ポイント伝送及び調整などのより高度な方式もサポートする。少なくとも一実施例では、制御及びデータ伝送は、自己完結した原理に従っており、この場合、（ＤＭＲＳを伴うなどの）伝送を復号するために必要な全情報は、それ自体の伝送内に含まれる。少なくとも一実施例では、その結果、ＵＥがネットワーク内を移動する際に、ネットワークは伝送ポイント又はビームをシームレスに変化し得る。

少なくとも一実施例では、ＭＡＣ４３２０は、５Ｇネットワーク・アーキテクチャの一部であり得る媒体アクセス制御（ＭＡＣ：ｍｅｄｉｕｍａｃｃｅｓｓｃｏｎｔｒｏｌ）層とのインターフェースを提供するように構成されたシステム・ソフトウェア及びライブラリのセットである。少なくとも一実施例では、ＭＡＣ層は、有線、光学、又はワイヤレス伝送媒体との相互作用を担うハードウェアを制御する。少なくとも一実施例では、ＭＡＣは、伝送媒体のためのフロー制御及び多重化を提供する。

少なくとも一実施例では、ＭＡＣ副層は、物理リンク制御の複雑性が論理リンク制御（ＬＬＣ：ｌｏｇｉｃａｌｌｉｎｋｃｏｎｔｒｏｌ）層及びネットワーク・スタックの上位層にとって不可視であるように物理層の抽象概念を提供する。少なくとも一実施例では、任意のＬＬＣ副層（及びそれより上位の層）は、任意のＭＡＣとともに使用され得る。少なくとも一実施例では、任意のＭＡＣは、伝送媒体にかかわらず、任意の物理層とともに使用され得る。少なくとも一実施例では、ＭＡＣ副層は、ネットワーク上で別のデバイスにデータを送信するときに、上位のフレームを伝送媒体に適したフレームにカプセル化し、伝送エラーを特定するためにフレーム・チェック・シーケンスを付加し、その後、適切なチャネル・アクセス方法が許可し次第、データを物理層に転送する。少なくとも一実施例では、ＭＡＣは、ジャム信号が検出された場合に衝突の補償も担い、ＭＡＣは再送を開始し得る。

少なくとも一実施例では、アプリケーション４３０２は、ノードＣ．Ｒ．４３１６（１）～４３１６（Ｎ）及び／又はフレームワーク・ソフトウェア４３０６の少なくとも一部によって使用される１つ又は複数のタイプのアプリケーションを含み得る。少なくとも一実施例では、１つ又は複数のタイプのアプリケーションは、１つ又は複数の実施例と併せて使用される訓練又は推論ソフトウェア、機械学習フレームワーク・ソフトウェア（たとえばＰｙＴｏｒｃｈ、ＴｅｎｓｏｒＦｌｏｗ、Ｃａｆｆｅなど）、又は他の機械学習アプリケーションを含む、任意の数のゲノミクス・アプリケーション、認識コンピュート、機械学習アプリケーションを含み得るが、これに限定されない。

少なくとも一実施例では、ＲＡＮＡＰＩ４３１４は、５Ｇネットワーク・アーキテクチャの一部であり得る、無線アクセス・ネットワーク（ＲＡＮ）の構成要素との通信の方法を提供する、サブルーチン定義、通信プロトコル、及び／又はソフトウェア・ツールのセットであり得る。少なくとも一実施例では、無線アクセス・ネットワークは、ネットワーク通信システムの一部であり、無線アクセス技術を実施し得る。少なくとも一実施例では、無線アクセス・ネットワークの機能性は、通常、コア・ネットワークとユーザ機器との両方に存在するシリコン・チップによって提供される。無線アクセス・ネットワークに関する更なる情報は、図４１の説明に見出され得る。

少なくとも一実施例では、上位システム４３００は、上述したリソースを使用した訓練、推論、及び／又は他の様々なプロセスを実行するＣＰＵ、特定用途向け集積回路（ＡＳＩＣ：ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ）、ＧＰＵ、ＦＰＧＡ、又は他のハードウェアを使用し得る。少なくとも一実施例では、更に、上述した１つ又は複数のソフトウェア及び／又はハードウェアのリソースは、画像認識、音声認識、又は他の人工知能サービスとともに、ユーザが５Ｇネットワーク・アーキテクチャの様々な態様を構成及び実施できるようにするサービスなどの他のサービスなど、訓練又は情報の推論の実行をユーザができるようにするサービスとして構成され得る。

少なくとも一実施例では、上位システム４３００は、物理層（ＰＨＹ）ライブラリ１１６によって実装された１つ又は複数のソフトウェア関数を実行するために使用され得る。

図４４は、少なくとも一実施例による、ネットワークのシステム４４００のアーキテクチャを示す図である。少なくとも一実施例では、システム４４００は、ユーザ機器（ＵＥ：ｕｓｅｒｅｑｕｉｐｍｅｎｔ）４４０２と、ＵＥ４４０４とを含むように示される。少なくとも一実施例では、ＵＥ４４０２及び４４０４は、スマート・フォン（たとえば、１つ又は複数のセルラー・ネットワークに接続可能なハンドヘルド型タッチスクリーン・モバイル・コンピューティング・デバイス）として図示されているが、パーソナル・データ・アシスタント（ＰＤＡ）、ページャ、ラップトップ・コンピュータ、デスクトップ・コンピュータ、ワイヤレス・ハンドセット、又はワイヤレス通信インターフェースを備える任意のコンピューティング・デバイスなどの任意のモバイル又は非モバイル・コンピューティング・デバイスも備え得る。

少なくとも一実施例では、ＵＥ４４０２及び４４０４のいずれかは、短時間のＵＥ接続を利用した低電力のモノのインターネット（ＩｏＴ）アプリケーション用に設計されたネットワーク・アクセス層を備え得る、ＩｏＴＵＥを備え得る。少なくとも一実施例では、ＩｏＴＵＥは、公衆移動体通信網（ＰＬＭＮ：ｐｕｂｌｉｃｌａｎｄｍｏｂｉｌｅｎｅｔｗｏｒｋ）、近接情報サービス（ＰｒｏＳｅ：Ｐｒｏｘｉｍｉｔｙ－ＢａｓｅｄＳｅｒｖｉｃｅ）又はデバイス・ツー・デバイス（Ｄ２Ｄ）通信、センサ・ネットワーク、又はＩｏＴネットワークを介してマシン・タイプ・コミュニケーション（ＭＴＣ）サーバ又はデバイスとデータを交換するための、マシン・ツー・マシン（Ｍ２Ｍ）又はＭＴＣなどの技術を利用し得る。少なくとも一実施例では、Ｍ２Ｍ又はＭＴＣデータ交換は、機械起動のデータ交換であり得る。少なくとも一実施例では、ＩｏＴネットワークは、短時間の接続により、（インターネット・インフラストラクチャ内の）一意に特定可能な組込型コンピューティング・デバイスを含み得るＩｏＴＵＥを相互接続することを示す。少なくとも一実施例では、ＩｏＴネットワークの接続を容易にするために、ＩｏＴＵＥは、バックグラウンド・アプリケーション（たとえばキープ・アライブ・メッセージ、ステータス・アップデートなど）を実行し得る。

少なくとも一実施例では、ＵＥ４４０２及び４４０４は、無線アクセス・ネットワーク（ＲＡＮ：ｒａｄｉｏａｃｃｅｓｓｎｅｔｗｏｒｋ）４４１６と接続する、たとえば通信可能に結合するように構成され得る。少なくとも一実施例では、ＲＡＮ４４１６は、たとえば、進化型ユニバーサル・モバイル電気通信システム（ＵＭＴＳ：ＥｖｏｌｖｅｄＵｎｉｖｅｒｓａｌＭｏｂｉｌｅＴｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎＳｙｓｔｅｍ）地上無線アクセス・ネットワーク（Ｅ－ＵＴＲＡＮ：ＥｖｏｌｖｅｄＵｎｉｖｅｒｓａｌＭｏｂｉｌｅＴｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎＳｙｓｔｅｍＴｅｒｒｅｓｔｒｉａｌＲａｄｉｏＡｃｃｅｓｓＮｅｔｗｏｒｋ）、次世代ＲＡＮ（ＮＧＲＡＮ）、又は何らかの他のタイプのＲＡＮでもよい。少なくとも一実施例では、ＵＥ４４０２及び４４０４は、それぞれ接続４４１２及び４４１４を利用し、そのそれぞれは、物理通信インターフェース又は層を備える。少なくとも一実施例では、接続４４１２及び４４１４は、通信可能結合を可能とするエア・インターフェースとして図示され、グローバル・システム・フォー・モバイル・コミュニケーションズ（ＧＳＭ）プロトコル、符号分割多重アクセス（ＣＤＭＡ：ｃｏｄｅ－ｄｉｖｉｓｉｏｎｍｕｌｔｉｐｌｅａｃｃｅｓｓ）ネットワーク・プロトコル、プッシュ・ツー・トーク（ＰＴＴ）プロトコル、ＰＴＴオーバー・セルラー（ＰＯＣ）プロトコル、ユニバーサル・モバイル電気通信システム（ＵＭＴＳ）プロトコル、３ＧＰＰロング・ターム・エボリューション（ＬＴＥ）プロトコル、第５世代（５Ｇ）プロトコル、ＮｅｗＲａｄｉｏ（ＮＲ）プロトコル、及びそれらの変形など、セルラー通信プロトコルに準拠し得る。

少なくとも一実施例では、ＵＥ４４０２及び４４０４は、ＰｒｏＳｅインターフェース４４０６を介して通信データを更に直接交換し得る。少なくとも一実施例では、代替として、ＰｒｏＳｅインターフェース４４０６は、物理サイドリンク制御チャネル（ＰＳＣＣＨ：ＰｈｙｓｉｃａｌＳｉｄｅｌｉｎｋＣｏｎｔｒｏｌＣｈａｎｎｅｌ）、物理サイドリンク共有チャネル（ＰＳＳＣＨ：ＰｈｙｓｉｃａｌＳｉｄｅｌｉｎｋＳｈａｒｅｄＣｈａｎｎｅｌ）、物理サイドリンク・ディスカバリ・チャネル（ＰＳＤＣＨ：ＰｈｙｓｉｃａｌＳｉｄｅｌｉｎｋＤｉｓｃｏｖｅｒｙＣｈａｎｎｅｌ）、及び物理サイドリンク・ブロードキャスト・チャネル（ＰＳＢＣＨ：ＰｈｙｓｉｃａｌＳｉｄｅｌｉｎｋＢｒｏａｄｃａｓｔＣｈａｎｎｅｌ）を含むがこれに限定されない１つ又は複数の論理チャネルを備えるサイドリンク・インターフェースと呼ばれる場合がある。

少なくとも一実施例では、ＵＥ４４０４は、接続４４０８によってアクセス・ポイント（ＡＰ）４４１０にアクセスするように構成されるとして示される。少なくとも一実施例では、接続４４０８は、ＩＥＥＥ８０２．１１プロトコルと整合した接続など、ローカル・ワイヤレス接続を含むことが可能であり、ＡＰ４４１０は、ワイヤレス・フィディリティ（ＷｉＦｉ（登録商標））ルータを備え得る。少なくとも一実施例では、ＡＰ４４１０は、ワイヤレスシステムのコア・ネットワークに接続せずに、インターネットに接続されるとして示される。

少なくとも一実施例では、ＲＡＮ４４１６は、接続４４１２及び４４１４を可能にする１つ又は複数のアクセス・ノードを含み得る。少なくとも一実施例では、これらのアクセス・ノード（ＡＮ）は、基地局（ＢＳ）、ＮｏｄｅＢ、進化型ＮｏｄｅＢ（ｅＮＢ）、次世代ＮｏｄｅＢ（ｇＮＢ）、ＲＡＮノードなどと呼ばれることが可能であり、地理的エリア（たとえばセル）内にカバレッジを提供する、地上局（たとえば地上アクセス・ポイント）又はサテライト局を含み得る。少なくとも一実施例では、ＲＡＮ４４１６は、マクロ・セル、たとえばマクロＲＡＮノード４４１８を提供するための１つ又は複数のＲＡＮノードと、フェムト・セル又はピコ・セル（たとえばマクロ・セルと比較して小さいカバレッジ・エリア、小さいユーザ容量、又は広い帯域幅を有するセル）を提供するための１つ又は複数のＲＡＮノード、たとえば低電力（ＬＰ：ｌｏｗｐｏｗｅｒ）ＲＡＮノード４４２０を含み得る。

少なくとも一実施例では、ＲＡＮノード４４１８及び４４２０のいずれかは、エア・インターフェース・プロトコルを終端することができ、ＵＥ４４０２及び４４０４の第１の接触点となることが可能である。少なくとも一実施例では、ＲＡＮノード４４１８及び４４２０のいずれかは、無線ベアラ管理、アップリンク及びダウンリンクの動的無線リソース管理、及びデータ・パケット・スケジューリング及びモビリティ管理などの無線ネットワーク・コントローラ（ＲＮＣ：ｒａｄｉｏｎｅｔｗｏｒｋｃｏｎｔｒｏｌｌｅｒ）機能を含むが、これに限定されないＲＡＮ４４１６のための様々な論理機能を満たし得る。

少なくとも一実施例では、ＵＥ４４０２及び４４０４は、直交周波数分割多元接続（ＯＦＤＭＡ：ＯｒｔｈｏｇｏｎａｌＦｒｅｑｕｅｎｃｙＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅＡｃｃｅｓｓ）通信技法（たとえばダウンリンク通信用）又は単一キャリア周波数分割多元接続（ＳＣ－ＦＤＭＡ：ＳｉｎｇｌｅＣａｒｒｉｅｒＦｒｅｑｕｅｎｃｙＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅＡｃｃｅｓｓ）通信技法（たとえばアップリンク及びＰｒｏＳｅ又はサイドリンク通信用）、及び／又はそれらの変形などであるがそれに限定されない様々な通信技法にしたがって、マルチキャリア通信チャネルを介して、互いに、又はＲＡＮノード４４１８及び４４２０のいずれかと、直交周波数分割多重（ＯＦＤＭ：ＯｒｔｈｏｇｏｎａｌＦｒｅｑｕｅｎｃｙ－ＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅｘｉｎｇ）通信信号を使用して通信するように構成され得る。少なくとも一実施例では、ＯＦＤＭ信号は、複数の直交サブキャリアを含み得る。

少なくとも一実施例では、ダウンリンク・リソース・グリッドは、ＲＡＮノード４４１８及び４４２０のいずれかからＵＥ４４０２及び４４０４へのダウンリンク伝送のために使用されることが可能である一方、アップリンク伝送は、同様の技法を利用し得る。少なくとも一実施例では、グリッドは、各スロットにおけるダウンリンクの物理リソースである、リソース・グリッド又は時間周波数リソース・グリッドと呼ばれる時間周波数グリッドであり得る。少なくとも一実施例では、そのような時間周波数プレーン表現は、ＯＦＤＭシステムのための一般的な方法であり、無線リソース配分に対して直感的にする。少なくとも一実施例では、リソース・グリッドの各列及び各行は、それぞれ、１つのＯＦＤＭシンボル及び１つのＯＦＤＭサブキャリアに対応する。少なくとも一実施例では、時間領域におけるリソース・グリッドの持続時間は、無線フレームにおける１つのスロットに対応する。少なくとも一実施例では、リソース・グリッドにおける最小時間周波数単位は、リソース要素として表される。少なくとも一実施例では、各リソース・グリッドは、リソース要素への特定の物理チャネルのマッピングを説明する多数のリソース・ブロックを含む。少なくとも一実施例では、各リソース・ブロックは、一群のリソース要素を含む。少なくとも一実施例では、周波数領域において、これは、現在配分されることが可能な最小量のリソースを表し得る。少なくとも一実施例では、そのようなリソース・ブロックを使用して運ばれるいくつかの異なる物理ダウンリンク・チャネルが存在する。

少なくとも一実施例では、物理ダウンリンク共有チャネル（ＰＤＳＣＨ）は、ユーザ・データ及び上位層シグナリングをＵＥ４４０２及び４４０４へ運び得る。少なくとも一実施例では、物理ダウンリンク制御チャネル（ＰＤＣＣＨ）は、特に、ＰＤＳＣＨチャネルに関係するトランスポート・フォーマット及びリソース配分に関する情報を運び得る。少なくとも一実施例では、ＵＥ４４０２及び４４０４に、アップリンク共有チャネルに関係するトランスポート・フォーマット、リソース配分、及びＨＡＲＱ（ＨｙｂｒｉｄＡｕｔｏｍａｔｉｃＲｅｐｅａｔＲｅｑｕｅｓｔ）情報も通知し得る。少なくとも一実施例では、一般的に、ダウンリンク・スケジューリング（制御及び共有チャネル・リソース・ブロックをセル内のＵＥ４４０２に割り当てる）は、ＵＥ４４０２及び４４０４のいずれかからフィードバックされたチャネル品質情報に基づいてＲＡＮノード４４１８及び４４２０のいずれかで実行され得る。少なくとも一実施例では、ダウンリンク・リソース割り当て情報は、ＵＥ４４０２及び４４０４のそれぞれのために使用される（たとえば割り当てられる）ＰＤＣＣＨ上で送信され得る。

少なくとも一実施例では、ＰＤＣＣＨは、制御情報を運ぶために制御チャネル要素（ＣＣＥ：ｃｏｎｔｒｏｌｃｈａｎｎｅｌｅｌｅｍｅｎｔ）を使用し得る。少なくとも一実施例では、リソース要素にマッピングされる前に、ＰＤＣＣＨ複素数シンボル（ｃｏｍｐｌｅｘｖａｌｕｅｄｓｙｍｂｏｌ）は最初に４つ組（ｑｕａｄｒｕｐｌｅｔｓ）に編成されてもよく、その後、レート・マッチングのためにサブブロック・インターリーバを使用して順序が変えられ得る。少なくとも一実施例では、各ＰＤＣＣＨは、それらのＣＣＥのうちの１つ又は複数を使用して送信されてもよく、その場合、各ＣＣＥは、リソース要素グループ（ＲＥＧ：ｒｅｓｏｕｒｃｅｅｌｅｍｅｎｔｇｒｏｕｐ）として知られる４つの物理リソース要素の９つのセットに対応し得る。少なくとも一実施例では、４つの横軸位相偏移変調（ＱＰＳＫ：ｑｕａｄｒａｔｕｒｅｐｈａｓｅｓｈｉｆｔｋｅｙｉｎｇ）シンボルが各ＲＥＧにマッピングされ得る。少なくとも一実施例では、ＰＤＣＣＨは、ダウンリンク制御情報（ＤＣＩ）のサイズ及びチャネル状態に応じて、１つ又は複数のＣＣＥを使用して送信され得る。少なくとも一実施例では、異なる数のＣＣＥ（たとえば、集約レベルであるＬ＝１，２，４，又は８）を用いてＬＴＥで定義される４つ以上の異なるＰＤＣＣＨフォーマットが存在し得る。

少なくとも一実施例では、ＰＤＳＣＨリソースを使用する拡張物理ダウンリンク制御チャネル（ＥＰＤＣＣＨ：ｅｎｈａｎｃｅｄｐｈｙｓｉｃａｌｄｏｗｎｌｉｎｋｃｏｎｔｒｏｌｃｈａｎｎｅｌ）は制御情報送信のために利用され得る。少なくとも一実施例では、ＥＰＤＣＣＨは、１つ又は複数の拡張制御チャネル要素（ＥＣＣＥ：ｅｎｈａｎｃｅｄｃｏｎｔｒｏｌｃｈａｎｎｅｌｅｌｅｍｅｎｔ）を使用して送信され得る。少なくとも一実施例では、各ＥＣＣＥは、拡張リソース要素グループ（ＥＲＥＧ：ｅｎｈａｎｃｅｄｒｅｓｏｕｒｃｅｅｌｅｍｅｎｔｇｒｏｕｐ）として知られる４つの物理リソース要素の９つのセットに対応し得る。少なくとも一実施例では、ＥＣＣＥは、状況によっては、他の数のＥＲＥＧを有してもよい。

少なくとも一実施例では、ＲＡＮ４４１６は、Ｓ１インターフェース４４２２を介してコア・ネットワーク（ＣＮ）４４３８に通信可能に結合されるように示される。少なくとも一実施例では、ＣＮ４４３８は、進化型パケット・コア（ＥＰＣ：ｅｖｏｌｖｅｄｐａｃｋｅｔｃｏｒｅ）ネットワーク、ＮｅｘｔＧｅｎパケット・コア（ＮＰＣ）ネットワーク、又は何らかの他のタイプのＣＮでもよい。少なくとも一実施例では、Ｓ１インターフェース４４２２は、ＲＡＮノード４４１８及び４４２０とサービング・ゲートウェイ（Ｓ－ＧＷ：ｓｅｒｖｉｎｇｇａｔｅｗａｙ）４４３０との間で、トラフィック・データを運ぶＳ１－Ｕインターフェース４４２６と、ＲＡＮノード４４１８及び４４２０とＭＭＥ４４２８との間のシグナリング・インターフェースであるＳ１－モビリティ管理エンティティ（ＭＭＥ）インターフェース４４２４との２つの部分に分割される。

少なくとも一実施例では、ＣＮ４４３８は、ＭＭＥ４４２８と、Ｓ－ＧＷ４４３０と、パケット・データ・ネットワーク（ＰＤＮ）ゲートウェイ（Ｐ－ＧＷ）４４３４と、ホーム加入者サーバ（ＨＳＳ）４４３２とを含む。少なくとも一実施例では、ＭＭＥ４４２８は、レガシーのサービング汎用パケット無線サービス（ＧＰＲＳ：ＳｅｒｖｉｎｇＧｅｎｅｒａｌＰａｃｋｅｔＲａｄｉｏＳｅｒｖｉｃｅ）サポート・ノード（ＳＧＳＮ）の制御プレーンと機能において類似してもよい。少なくとも一実施例では、ＭＭＥ４４２８は、ゲートウェイ選択及びトラッキング・エリア・リスト管理など、アクセスにおけるモビリティ態様を管理し得る。少なくとも一実施例では、ＨＳＳ４４３２は、通信セッションのネットワーク・エンティティの処理をサポートするための加入関連情報を含む、ネットワーク・ユーザのためのデータベースを備え得る。少なくとも一実施例では、ＣＮ４４３８は、モバイル加入者の数、機器の容量、ネットワークの編成などに応じて、１つ又はいくつかのＨＳＳ４４３２を備え得る。少なくとも一実施例では、ＨＳＳ４４３２は、ルーティング／ローミング、認証、許可、名前／アドレスの解決（ｎａｍｉｎｇ／ａｄｄｒｅｓｓｉｎｇｒｅｓｏｌｕｔｉｏｎ）、ロケーション依存性などのためのサポートを提供し得る。

少なくとも一実施例では、Ｓ－ＧＷ４４３０は、ＲＡＮ４４１６に向かうＳ１インターフェース４４２２を終端することができ、データ・パケットをＲＡＮ４４１６とＣＮ４４３８との間でルーティングする。少なくとも一実施例では、Ｓ－ＧＷ４４３０は、ＲＡＮノード間ハンドオーバのためのローカル・モビリティ・アンカー・ポイントでもよく、３ＧＰＰ間のモビリティのためのアンカーも提供し得る。少なくとも一実施例では、他の役割は、合法的傍受、課金、及び何らかのポリシー施行を含み得る。

少なくとも一実施例では、Ｐ－ＧＷ４４３４は、ＰＤＮに向かうＳＧｉインターフェースを終端し得る。少なくとも一実施例では、Ｐ－ＧＷ４４３４は、データ・パケットを、ＥＰＣネットワーク４４３８と、アプリケーション・サーバ４４４０（或いはアプリケーション機能（ＡＦ）と呼ばれる）を含むネットワークなどの外部ネットワークとの間でインターネット・プロトコル（ＩＰ）インターフェース４４４２を介してルーティングし得る。少なくとも一実施例では、アプリケーション・サーバ４４４０は、コア・ネットワーク（たとえばＵＭＴＳパケット・サービス（ＰＳ）領域、ＬＴＥＰＳデータ・サービスなど）とともにＩＰベアラ・リソースを使用する要素提供アプリケーション（ｅｌｅｍｅｎｔｏｆｆｅｒｉｎｇａｐｐｌｉｃａｔｉｏｎ）でもよい。少なくとも一実施例では、Ｐ－ＧＷ４４３４が、ＩＰ通信インターフェース４４４２を介してアプリケーション・サーバ４４４０に通信可能に結合されるように示される。少なくとも一実施例では、アプリケーション・サーバ４４４０は、ＣＮ４４３８を介してＵＥ４４０２及び４４０４のための１つ又は複数の通信サービス（たとえばボイス・オーバー・インターネット・プロトコル（ＶｏＩＰ）セッション、ＰＴＴセッション、グループ通信セッション、ソーシャル・ネットワーキング・サービスなど）をサポートするように更に構成され得る。

少なくとも一実施例では、Ｐ－ＧＷ４４３４は、更に、ポリシー施行及び課金のデータ収集のためのノードでもよい。少なくとも一実施例では、ポリシー及び課金施行機能（ＰＣＲＦ：ＰｏｌｉｃｙａｎｄＣｈａｒｇｉｎｇＥｎｆｏｒｃｅｍｅｎｔＦｕｎｃｔｉｏｎ）４４３６は、ＣＮ４４３８のポリシー及び課金制御要素である。少なくとも一実施例では、ローミングが無い場合、ＵＥのインターネット・プロトコル接続アクセス・ネットワーク（ＩＰ－ＣＡＮ：ＩｎｔｅｒｎｅｔＰｒｏｔｏｃｏｌＣｏｎｎｅｃｔｉｖｉｔｙＡｃｃｅｓｓＮｅｔｗｏｒｋ）セッションと関連するホーム公衆移動通信網（ＨＰＬＭＮ：ＨｏｍｅＰｕｂｌｉｃＬａｎｄＭｏｂｉｌｅＮｅｔｗｏｒｋ）に単一のＰＣＲＦが存在し得る。少なくとも一実施例では、トラフィックのローカル・ブレークアウトを用いたローミングのシナリオで、ＨＰＬＭＮ内のホームＰＣＲＦ（Ｈ－ＰＣＲＦ）と、訪問先の公衆移動通信網（ＶＰＬＭＮ：ＶｉｓｉｔｅｄＰｕｂｌｉｃＬａｎｄＭｏｂｉｌｅＮｅｔｗｏｒｋ）内の訪問先ＰＣＲＦ（Ｖ－ＰＣＲＦ：ＶｉｓｉｔｅｄＰＣＲＦ）というＵＥのＩＰ－ＣＡＮセッションと関連する２つのＰＣＲＦが存在し得る。少なくとも一実施例では、ＰＣＲＦ４４３６は、Ｐ－ＧＷ４４３４を介してアプリケーション・サーバ４４４０と通信可能に結合され得る。少なくとも一実施例では、アプリケーション・サーバ４４４０は、新規サービス・フローを示すためにＰＣＲＦ４４３６に信号を発信して、適切なサービス品質（ＱｏＳ）及び課金パラメータを選択してもよい。少なくとも一実施例では、ＰＣＲＦ４４３６は、適切なトラフィック・フロー・テンプレート（ＴＦＴ）及びＱｏＳクラス識別子（ＱＣＩ：ＱｏＳｃｌａｓｓｏｆｉｄｅｎｔｉｆｉｅｒ）を用いて、この規則をポリシー及び課金施行機能（ＰＣＥＦ：ＰｏｌｉｃｙａｎｄＣｈａｒｇｉｎｇＥｎｆｏｒｃｅｍｅｎｔＦｕｎｃｔｉｏｎ）（図示せず）に与えることができ、これによってアプリケーション・サーバ４４４０に指定されるようにＱｏＳ及び課金を開始する。

図４５は、少なくとも一実施例による、デバイス４５００の実例の構成要素を示す図である。少なくとも一実施例では、デバイス４５００は、少なくとも図示されている通りに互いに結合された、アプリケーション回路４５０４と、ベースバンド回路４５０８と、無線周波数（ＲＦ：ＲａｄｉｏＦｒｅｑｕｅｎｃｙ）回路４５１０と、フロント・エンド・モジュール（ＦＥＭ）回路４５０２と、１つ又は複数のアンテナ４５１２と、電力管理回路（ＰＭＣ：ｐｏｗｅｒｍａｎａｇｅｍｅｎｔｃｉｒｃｕｉｔｒｙ）４５０６とを備え得る。少なくとも一実施例では、図示されたデバイス４５００の構成要素は、ＵＥ又はＲＡＮノードに含まれ得る。少なくとも一実施例では、デバイス４５００は、少ない要素を含み得る（たとえばＲＡＮノードは、アプリケーション回路４５０４を利用しなくてもよく、代わりに、ＥＰＣから受信したＩＰデータを処理するためにプロセッサ／コントローラを含んでもよい）。少なくとも一実施例では、デバイス４５００は、たとえば、メモリ／ストレージ、ディスプレイ、カメラ、センサ、又は入力／出力（Ｉ／Ｏ）インターフェースなどの追加要素を備え得る。少なくとも一実施例では、以下に記載の構成要素は、複数のデバイスに備えられ得る（たとえば上記の回路は、クラウド－ＲＡＮ（Ｃ－ＲＡＮ）実装のための複数のデバイスに個別に含まれ得る）。

少なくとも一実施例では、アプリケーション回路４５０４は、１つ又は複数のアプリケーション・プロセッサを含み得る。少なくとも一実施例では、アプリケーション回路４５０４は、１つ又は複数のシングル・コア又はマルチ・コアのプロセッサなどであるがこれに限定しない回路を含み得る。少なくとも一実施例では、プロセッサは、汎用プロセッサと専用のプロセッサ（たとえばグラフィックス・プロセッサ、アプリケーション・プロセッサなど）の任意の組み合わせを含み得る。少なくとも一実施例では、プロセッサは、メモリ／ストレージと結合され得る、又は含むことが可能であり、メモリ／ストレージに格納されて様々なアプリケーション又はオペレーティング・システムがデバイス４５００上で実行されることを可能とする命令を実行するように構成され得る。少なくとも一実施例では、アプリケーション回路４５０４のプロセッサは、ＥＰＣから受信したＩＰデータ・パケットを処理し得る。

少なくとも一実施例では、ベースバンド回路４５０８は、１つ又は複数のシングル・コア又はマルチ・コアのプロセッサなどであるがこれに限定されない回路を含み得る。少なくとも一実施例では、ベースバンド回路４５０８は、ＲＦ回路４５１０の受信信号経路から受信したベースバンド信号を処理しＲＦ回路４５１０の送信信号経路のためにベースバンド信号を生成する１つ又は複数のベースバンド・プロセッサ又は制御論理を含み得る。少なくとも一実施例では、ベースバンド処理回路４５０８は、ベースバンド信号の生成及び処理のため、更にＲＦ回路４５１０の動作を制御するためのアプリケーション回路４５０４とインターフェース接続し得る。少なくとも一実施例では、ベースバンド回路４５０８は、第３世代（３Ｇ）ベースバンド・プロセッサ４５０８Ａ、第４世代（４Ｇ）ベースバンド・プロセッサ４５０８Ｂ、第５世代（５Ｇ）ベースバンド・プロセッサ４５０８Ｃ、又は他の既存の世代、開発中又は開発される世代（たとえば第２世代（２Ｇ）、第６世代（６Ｇ）など）のための他のベースバンド・プロセッサ４５０８Ｄを含み得る。少なくとも一実施例では、ベースバンド回路４５０８（たとえばベースバンド・プロセッサ４５０８Ａ～Ｄのうちの１つ又は複数）は、ＲＦ回路４５１０を介した１つ又は複数の無線ネットワークとの通信を可能にする様々な無線制御機能を扱い得る。少なくとも一実施例では、ベースバンド・プロセッサ４５０８Ａ～Ｄの機能の一部又は全部は、メモリ４５０８Ｇに格納されるモジュールに含まれ中央処理装置（ＣＰＵ）４５０８Ｅによって実行されることが可能である。少なくとも一実施例では、無線制御機能は、信号変調／復調、符号化／復号、無線周波数偏移などを含み得るが、これに限定されない。少なくとも一実施例では、ベースバンド回路４５０８の変調／復調回路は、高速フーリエ変換（ＦＦＴ：Ｆａｓｔ－ＦｏｕｒｉｅｒＴｒａｎｓｆｏｒｍ）、プリコーディング、又はコンステレーション・マッピング／デマッピング機能を含み得る。少なくとも一実施例では、ベースバンド回路４５０８の符号化／復号回路は、畳み込み、テイルバイティング畳み込み、ターボ、ビタビ、又は低密度パリティ検査（ＬＤＰＣ）エンコーダ／デコーダ機能を含み得る。

少なくとも一実施例では、ベースバンド回路４５０８は、１つ又は複数のオーディオ・デジタル信号プロセッサ（ＤＳＰ：ｄｉｇｉｔａｌｓｉｇｎａｌｐｒｏｃｅｓｓｏｒ）４５０８Ｆを含み得る。少なくとも一実施例では、オーディオＤＳＰ４５０８Ｆは、圧縮／復元及びエコー消去のための要素を含むことが可能であり、他の実施例では他の適切な処理要素を含み得る。少なくとも一実施例では、ベースバンド回路の構成要素は、単一のチップ、単一のチップセットに組みこまれるか、又はいくつかの実施例では同じ回路基板上に配置され得ることが適切である。少なくとも一実施例では、ベースバンド回路４５０８及びアプリケーション回路４５０４の構成要素の一部又は全部は、たとえばシステム・オン・チップ（ＳＯＣ）などに一緒に実装され得る。

少なくとも一実施例では、ベースバンド回路４５０８は、１つ又は複数の無線技術と互換性のある通信を提供し得る。少なくとも一実施例では、ベースバンド回路４５０８は、進化型ユニバーサル地上無線アクセス・ネットワーク（ＥＵＴＲＡＮ）又は他のワイヤレス・メトロポリタン・エリア・ネットワーク（ＷＭＡＮ）、ワイヤレス・ローカル・エリア・ネットワーク（ＷＬＡＮ）、ワイヤレス・パーソナル・エリア・ネットワーク（ＷＰＡＮ）との通信をサポートし得る。少なくとも一実施例では、ベースバンド回路４５０８は、複数のワイヤレス・プロトコルの無線通信をサポートするように構成され、マルチモード・ベースバンド回路と呼ばれる場合がある。

少なくとも一実施例では、ＲＦ回路４５１０は、非固体媒体（ｎｏｎ－ｓｏｌｉｄｍｅｄｉｕｍ）を介して変調された電磁放射線（ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃｒａｄｉａｔｉｏｎ）を使用したワイヤレス・ネットワークと通信することを可能にすることができる。少なくとも一実施例では、ＲＦ回路４５１０は、スイッチ、フィルタ、増幅器などを含み、ワイヤレス・ネットワークとの通信を容易にすることができる。少なくとも一実施例では、ＲＦ回路４５１０は、ＦＥＭ回路４５０２から受信されたＲＦ信号をダウンコンバートし、ベースバンド回路４５０８にベースバンド信号を提供する回路を含み得る受信信号経路を含むことができる。少なくとも一実施例では、ＲＦ回路４５１０は、更に、ベースバンド回路４５０８により提供されるベースバンド信号をアップコンバートし、送信のためにＦＥＭ回路４５０２にＲＦ出力信号を提供する回路を含み得る送信信号経路を含むことができる。

少なくとも一実施例では、ＲＦ回路４５１０の受信信号経路は、ミキサ回路４５１０ａ、増幅回路４５１０ｂ、及びフィルタ回路４５１０ｃを含み得る。少なくとも一実施例では、ＲＦ回路４５１０の送信信号経路は、フィルタ回路４５１０ｃ及びミキサ回路４５１０ａを含み得る。少なくとも一実施例では、ＲＦ回路４５１０は、更に、受信信号経路及び送信信号経路のミキサ回路４５１０ａによって使用される周波数を合成するシンセサイザ回路４５１０ｄを含み得る。少なくとも一実施例では、受信信号経路のミキサ回路４５１０ａは、シンセサイザ回路４５１０ｄにより提供された合成周波数に基づいて、ＦＥＭ回路４５０２から受信されたＲＦ信号をダウンコンバートするように構成され得る。少なくとも一実施例では、増幅回路４５１０ｂは、ダウンコンバートされた信号を増幅するように構成され得るとともに、フィルタ回路４５１０ｃは、ダウンコンバートされた信号から不要な信号を除去して出力ベースバンド信号を生成するように構成されたロー・パス・フィルタ（ＬＰＦ）又はバンド・パス・フィルタ（ＢＰＦ）であり得る。少なくとも一実施例では、出力ベースバンド信号は、更なる処理のためにベースバンド回路４５０８に供給されてもよい。少なくとも一実施例では、出力ベースバンド信号は、ゼロ周波数のベースバンド信号であってもよいが、これは必要条件ではない。少なくとも一実施例では、受信信号経路のミキサ回路４５１０ａは、パッシブ・ミキサを含み得る。

少なくとも一実施例では、送信信号経路のミキサ回路４５１０ａは、シンセサイザ回路４５１０ｄにより提供された合成周波数に基づいて、入力ベースバンド信号をアップコンバートして、ＦＥＭ回路４５０２のためのＲＦ出力信号を生成するように構成され得る。少なくとも一実施例では、ベースバンド信号は、ベースバンド回路４５０８により提供されてもよく、フィルタ回路４５１０ｃによりフィルタリングされてもよい。

少なくとも一実施例では、受信信号経路のミキサ回路４５１０ａ及び送信信号経路のミキサ回路４５１０ａは、２つ以上のミキサを含むことができるとともに、それぞれ、直交ダウン・コンバージョン及び直交アップ・コンバージョンのために配置されることができる。少なくとも一実施例では、受信信号経路のミキサ回路４５１０ａ及び送信信号経路のミキサ回路４５１０ａは、２つ以上のミキサを含むことができるとともに、イメージ除去（たとえば、ハートレー・イメージ除去）のために配置されることができる。少なくとも一実施例では、受信信号経路のミキサ回路４５１０ａ及びミキサ回路４５１０ａは、それぞれ、直接ダウン・コンバージョン及び直接アップ・コンバージョンのために配置されることができる。少なくとも一実施例では、受信信号経路のミキサ回路４５１０ａ及び送信信号経路のミキサ回路４５１０ａは、スーパーヘテロダイン動作用に構成されることができる。

少なくとも一実施例では、出力ベースバンド信号及び入力ベースバンド信号は、アナログ・ベースバンド信号であってもよい。少なくとも一実施例では、出力ベースバンド信号及び入力ベースバンド信号は、デジタル・ベースバンド信号であってもよい。少なくとも一実施例では、ＲＦ回路４５１０は、アナログ－デジタル変換器（ＡＤＣ）及びデジタル－アナログ変換器（ＤＡＣ）回路を含むことができ、ベースバンド回路４５０８は、ＲＦ回路４５１０と通信するためのデジタル・ベースバンド・インターフェースを含むことができる。

少なくとも一実施例では、別個の無線ＩＣ回路が各周波数帯の信号を処理するために設けられてもよい。少なくとも一実施例では、シンセサイザ回路４５１０ｄは、フラクショナルＮシンセサイザ又はフラクショナルＮ／Ｎ＋１シンセサイザであってもよい。少なくとも一実施例では、シンセサイザ回路４５１０ｄは、デルタ－シグマ・シンセサイザ、周波数逓倍器、又は、分周器を備えた位相同期ループを含むシンセサイザであってもよい。

少なくとも一実施例では、シンセサイザ回路４５１０ｄは、周波数入力及び分周器制御入力に基づいて、ＲＦ回路４５１０のミキサ回路４５１０ａにより使用される出力周波数を合成するように構成されてもよい。少なくとも一実施例では、シンセサイザ回路４５１０ｄは、フラクショナルＮ／Ｎ＋１シンセサイザであってもよい。

少なくとも一実施例では、周波数入力は電圧制御発振器（ＶＣＯ）により提供されてもよい。少なくとも一実施例では、分周器制御入力は、所望の出力周波数に応じて、ベースバンド回路４５０８又はアプリケーション・プロセッサ４５０４のいずれかによって提供されてもよい。少なくとも一実施例では、分周器制御入力（たとえば、Ｎ）は、アプリケーション・プロセッサ４５０４により示されるチャネルに基づいて、ルックアップ・テーブルから決定されてもよい。

少なくとも一実施例では、ＲＦ回路４５１０のシンセサイザ回路４５１０ｄは、分周器、遅延同期ループ（ＤＬＬ）、マルチプレクサ、及び位相アキュムレータを含むことができる。少なくとも一実施例では、分周器は、二重係数分周器（ＤＭＤ：ｄｕａｌｍｏｄｕｌｕｓｄｉｖｉｄｅｒ）であり得るとともに、位相アキュムレータは、デジタル位相アキュムレータ（ＤＰＡ：ｄｉｇｉｔａｌｐｈａｓｅａｃｃｕｍｕｌａｔｏｒ）であり得る。少なくとも一実施例では、ＤＭＤは、分数分周比を提供するために、入力信号をＮ又はＮ＋１のいずれかによって（たとえば、実行に基づいて）分周するように構成されてもよい。少なくとも一実施例では、ＤＬＬは、カスケード接続された、調整可能な、遅延素子、位相検出器、チャージ・ポンプ、及びＤ型フリップフロップのセットを含むことができる。少なくとも一実施例では、遅延素子は、ＶＣＯ期間をＮｄ個の等しい位相パケットに分割するように構成されることができ、ここで、Ｎｄは遅延線における遅延素子の数である。このように、少なくとも一実施例では、ＤＬＬは、負帰還を提供し、遅延線を通る合計遅延が１ＶＣＯサイクルであることを保証するのを助ける。

少なくとも一実施例では、シンセサイザ回路４５１０ｄは、出力周波数として搬送周波数を生成するように構成されてもよく、一方、他の実施例では、出力周波数は、搬送波周波数の倍数（たとえば、搬送波周波数の２倍、搬送波周波数の４倍）であってもよく、互いに異なる複数の位相を有する、搬送波周波数における複数の信号を生成するために、直交ジェネレータ及び分周器回路と併せて使用される。少なくとも一実施例では、出力周波数は、ＬＯ周波数（ｆＬＯ）であってもよい。少なくとも一実施例では、ＲＦ回路４５１０は、ＩＱ／極性コンバータを含むことができる。

少なくとも一実施例では、ＦＥＭ回路４５０２は、受信信号経路を含むことができ、受信信号経路は、１つ又は複数のアンテナ４５１２から受信されたＲＦ信号に対して動作し、受信信号を増幅し、更なる処理のために、受信信号の増幅されたバージョンをＲＦ回路４５１０に供給するように構成された回路を含み得る。少なくとも一実施例では、ＦＥＭ回路４５０２は、更に、送信信号経路を含むことができ、送信信号経路は、１つ又は複数のアンテナ４５１２のうちの１つ又は複数による送信のために、ＲＦ回路４５１０により提供される送信用の信号を増幅するように構成された回路を含み得る。少なくとも一実施例では、送信信号経路又は受信信号経路を介する増幅は、ＲＦ回路４５１０においてのみ、ＦＥＭ４５０２においてのみ、又はＲＦ回路４５１０及びＦＥＭ４５０２の両方において行われ得る。

少なくとも一実施例では、ＦＥＭ回路４５０２は、送信モード動作と受信モード動作との間を切り替えるためのＴＸ／ＲＸスイッチを含むことができる。少なくとも一実施例では、ＦＥＭ回路は、受信信号経路及び送信信号経路を含むことができる。少なくとも一実施例では、ＦＥＭ回路の受信信号経路は、受信されたＲＦ信号を増幅して、増幅された受信ＲＦ信号を出力として（たとえば、ＲＦ回路４５１０に）供給する、ＬＮＡを含むことができる。少なくとも一実施例では、ＦＥＭ回路４５０２の送信信号経路は、（たとえばＲＦ回路４５１０により提供される）入力ＲＦ信号を増幅する電力増幅器（ＰＡ）と、（たとえば１つ又は複数のアンテナ４５１２のうちの１つ又は複数による）その後の送信のためのＲＦ信号を生成する１つ又は複数のフィルタとを含むことができる。

少なくとも一実施例では、ＰＭＣ４５０６は、ベースバンド回路４５０８に供給された電力を管理することができる。少なくとも一実施例では、ＰＭＣ４５０６は、電源選択、電圧スケーリング、バッテリ充電、又はＤＣ－ＤＣ変換を制御できる。少なくとも一実施例では、デバイス４５００がバッテリによって給電可能であるとき、たとえば、デバイスがＵＥに含まれているときに、多くの場合、ＰＭＣ４５０６が含まれてもよい。少なくとも一実施例では、ＰＭＣ４５０６は、望ましい実装サイズ及び熱放射性を付与しながら、電力変換効率を高めることができる。

少なくとも一実施例では、ＰＭＣ４５０６は、加えて、又は代替として、アプリケーション回路４５０４、ＲＦ回路４５１０、又はＦＥＭ４５０２などであるがこれに限定されない他の構成要素と結合され同様の電力管理動作を実行してもよい。

少なくとも一実施例では、ＰＭＣ４５０６は、デバイス４５００の様々な省電力機構を制御してもよく、又は他のやり方でその一部でもよい。少なくとも一実施例では、デバイス４５００がＲＲＣ接続（ＲＲＣＣｏｎｎｅｃｔｅｄ）状態であり、間もなくトラフィックを受信すると予想する時に依然としてＲＡＮノードに接続されている場合、デバイス４５００は、無活動期間の後に間欠受信モード（ＤＲＸ：ＤｉｓｃｏｎｔｉｎｕｏｕｓＲｅｃｅｐｔｉｏｎＭｏｄｅ）として知られる状態に入り得る。少なくとも一実施例では、この状態の間、デバイス４５００は、短い時間間隔で電源がオフとなるため、省電力となり得る。

少なくとも一実施例では、延長期間でのデータ・トラフィック活動がない場合、デバイス４５００はオフに遷移してＲＲＣアイドル状態となり、ネットワークからの接続を解除し、チャネル品質フィードバック、ハンドオーバなどの動作を行わない。少なくとも一実施例では、デバイス４５００は、超低電力状態となり、ページングを行って、定期的にウェイクアップして、ネットワークをリッスンした後、再度電源がオフになる。少なくとも一実施例では、デバイス４５００は、この状態でデータを受信しない場合があり、データを受信するために、ＲＲＣ接続状態に再度遷移する。

少なくとも一実施例では、更なる省電力モードによって、デバイスがページング間隔（２秒から数時間の範囲）よりも長い期間、ネットワークが使用できない状態となることが可能となる。少なくとも一実施例では、この期間、デバイスは、全体的にネットワークに到達できず、完全に電源オフ状態となり得る。少なくとも一実施例では、この期間に送信されたデータは、大きい遅延を発生させ、遅延が許容可能であると想定される。

少なくとも一実施例では、アプリケーション回路４５０４のプロセッサ及びベースバンド回路４５０８のプロセッサは、プロトコル・スタックの１つ又は複数のインスタンスの要素を実行するために使用され得る。少なくとも一実施例では、ベースバンド回路４５０８のプロセッサは、単独で、又は組み合わせて、第３層、第２層、又は第１層の機能を実行するために使用され得る一方、アプリケーション回路４５０８のプロセッサは、これらの層から受信されたデータ（たとえばパケット・データ）を利用して、第４層の機能（たとえば伝送通信プロトコル（ＴＣＰ）層及びユーザ・データグラム・プロトコル（ＵＤＰ）層）を更に実行し得る。少なくとも一実施例では、第３層は、無線リソース制御（ＲＲＣ：ｒａｄｉｏｒｅｓｏｕｒｃｅｃｏｎｔｒｏｌ）層を含んでもよい。少なくとも一実施例では、第２層は、媒体アクセス制御（ＭＡＣ）層、無線リンク制御（ＲＬＣ：ｒａｄｉｏｌｉｎｋｃｏｎｔｒｏｌ）層、及びパケット・データ収束プロトコル（ＰＤＣＰ：ｐａｃｋｅｔｄａｔａｃｏｎｖｅｒｇｅｎｃｅｐｒｏｔｏｃｏｌ）層を含んでもよい。少なくとも一実施例では、第１層は、ＵＥ／ＲＡＮノードの物理（ＰＨＹ）層を含んでもよい。

少なくとも一実施例では、アプリケーション回路４５０４のプロセッサ及びベースバンド回路４５０８のプロセッサは、物理層（ＰＨＹ）ライブラリ１１６によって実装された１つ又は複数の関数を実行するために使用され得る。

図４６は、少なくとも一実施例による、ベースバンド回路の実例のインターフェースを示す図である。少なくとも一実施例では、上述したように、図４５のベースバンド回路４５０８は、プロセッサ４５０８Ａ～４５０８Ｅと、それらのプロセッサによって利用されるメモリ４５０８Ｇを備え得る。少なくとも一実施例では、プロセッサ４５０８Ａ～４５０８Ｅのそれぞれは、データをメモリ４５０８Ｇと送受信するための、それぞれメモリ・インターフェース４６０２Ａ～４６０２Ｅを含み得る。

少なくとも一実施例では、ベースバンド回路４５０８は、メモリ・インターフェース４６０４（たとえば、ベースバンド回路４５０８の外部のメモリとデータを送信／受信するためのインターフェース）、アプリケーション回路インターフェース４６０６（たとえば、図４５のアプリケーション回路４５０４とデータを送信／受信するためのインターフェース）、ＲＦ回路インターフェース４６０８（たとえば、図４５のＲＦ回路４５１０とデータを送信／受信するためのインターフェース）、ワイヤレス・ハードウェア接続インターフェース４６１０（たとえば、近距離通信（ＮＦＣ：ＮｅａｒＦｉｅｌｄＣｏｍｍｕｎｉｃａｔｉｏｎ）コンポーネント、Ｂｌｕｅｔｏｏｔｈ（登録商標）コンポーネント（たとえばＢｌｕｅｔｏｏｔｈ（登録商標）ＬｏｗＥｎｅｒｇｙ）、Ｗｉ－Ｆｉ（登録商標）コンポーネント、及び他の通信コンポーネントとデータを送受信するためのインターフェース）、及び電力管理インターフェース４６１２（たとえば、ＰＭＣ４５０６との電力又は制御信号の送信／受信のためのインターフェース）など、他の回路／デバイスに通信可能に結合する１つ又は複数のインターフェースを更に含み得る。

少なくとも一実施例では、ベースバンド回路４５０８は、物理層（ＰＨＹ）ライブラリ１１６によって実装された１つ又は複数の関数を実行するために使用可能であり得る。

図４７は、少なくとも一実施例による、アップリンク・チャネルの実例を示す図である。少なくとも一実施例では、図４７は、モバイル・デバイス・ネットワークの物理層の一部であり得る５ＧＮＲにおける物理アップリンク共有チャネル（ＰＵＳＣＨ：ｐｈｙｓｉｃａｌｕｐｌｉｎｋｓｈａｒｅｄｃｈａｎｎｅｌ）内でのデータの送信及び受信を示す。

少なくとも一実施例では、５ＧＮＲにおける物理アップリンク共有チャネル（ＰＵＳＣＨ）は、多重化された制御情報及びユーザ・アプリケーション・データを運ぶように指定される。少なくとも一実施例では、５ＧＮＲは、いくつかの実例において４ＧＬＴＥと呼ばれる場合がある前技術と比較して非常に高い柔軟性及び信頼性を提供し、サイクリック・プレフィックス（ＣＰ）－ＯＦＤＭ波形及び離散フーリエ変換拡散（ＤＦＴ）－ＯＦＤＭ波形の両方に対するより柔軟なパイロット配置及びサポートを含む。少なくとも一実施例では、規格が組み込まれた、フィルタ処理されたＯＦＤＭ（ｆ－ＯＦＤＭ：ｆｉｌｔｅｒｅｄＯＦＤＭ）技法は、帯域外発射を減らしてより高い変調次数における性能を改善するために追加フィルタリングを追加するために利用される。少なくとも一実施例では、４ＧＬＴＥで使用されたターボ符号を、より良好な伝送速度を達成し、より効率的なハードウェア実装の機会を提供することが証明された準巡回低密度パリティ検査（ＱＣ－ＬＤＰＣ：Ｑｕａｓｉ－ＣｙｃｌｉｃＬｏｗＤｅｎｓｉｔｙＰａｒｉｔｙＣｈｅｃｋ）符号によって置き換えるために、順方向エラー訂正（ＦＥＣ：ＦｏｒｗａｒｄＥｒｒｏｒＣｏｒｒｅｃｔｉｏｎ）における修正が課される。

少なくとも一実施例では、５ＧＮＲのダウンリンク及びアップリンクのデータの伝送は、持続時間１０ｍｓのフレームに編成され、それぞれのフレームは、それぞれ１ｍｓの１０個のサブフレームに分割される。少なくとも一実施例では、サブフレームは、５ＧＮＲでパラメータ化された選択サブキャリア間隔に応じて、可変数のスロットで構成される。少なくとも一実施例では、スロットは、１４個のＯＦＤＭＡシンボルから構築され、それぞれの先頭にサイクリック・プレフィックスが付加される。少なくとも一実施例では、通過域内に配置され送信のために指定されたサブキャリアは、リソース要素（ＲＥ）と呼ばれる。少なくとも一実施例では、同一シンボルの１２個の近傍ＲＥのグループは、物理リソース・ブロック（ＰＲＢ：ＰｈｙｓｉｃａｌＲｅｓｏｕｒｃｅｂｌｏｃｋ）を形成する。

少なくとも一実施例では、５ＧＮＲ規格は、ＰＵＳＣＨチャネル内の伝送に関連する２種類の基準信号を定義した。少なくとも一実施例では、復調基準信号（ＤＭＲＳ）は、高周波数密度を有するユーザに特化した基準信号である。少なくとも一実施例では、ＤＭＲＳは、専用の直交周波数分割多元接続（ＯＦＤＭＡ）シンボル内でのみ伝送され、周波数選択チャネル推定のために指定される。少なくとも一実施例では、スロット内のＤＭＲＳシンボルの数は、構成に応じて１と４との間で変化する場合があり、チャネルのコヒーレンス時間内により正確な推定結果を得るために、時間においてより高密度のＤＭＲＳシンボル間隔が、高速時変チャネルに対して指定される。少なくとも一実施例では、周波数領域において、ＤＭＲＳＰＲＢは、全伝送配分内でマッピングされる。少なくとも一実施例では、同一のアンテナ・ポート（ＡＰ：ＡｎｔｅｎｎａＰｏｒｔ）に対して割り当てられたＤＭＲＳリソース要素（ＲＥ）の間隔は、２と３との間で選択され得る。少なくとも一実施例では、２－２多入力多出力（ＭＩＭＯ）の場合、規格は、ＡＰ間のＲＥの直交的割り当てを可能とする。少なくとも一実施例では、受信機は、ＭＩＭＯ等化の前に、空間相関を無視して、ＤＭＲＳＲＥに基づいて部分的な単入力多出力（ＳＩＭＯ：ｓｉｎｇｌｅｉｎｐｕｔ，ｍｕｌｔｉｐｌｅｏｕｔｐｕｔ）チャネル推定を実行し得る。

少なくとも一実施例では、第２の種類の基準信号は、位相追跡基準信号（ＰＴＲＳ）である。少なくとも一実施例では、ＰＴＲＳサブキャリアは、時間領域において高密度を有する櫛形構造に配置される。少なくとも一実施例では、それは、性能損失の大きな原因である位相雑音を追跡して訂正するためにｍｍＷａｖｅ周波数帯域において主に使用される。少なくとも一実施例では、ＰＴＲＳの使用は、位相雑音の影響が無視してもよい程度の時の伝送の合計の周波数利用効率を低くし得るため、任意である。

少なくとも一実施例では、データの送信のために、トランスポート・ブロックがＭＡＣ層から生成されて、物理層に与えられ得る。少なくとも一実施例では、トランスポート・ブロックは、送信が意図されたデータでもよい。少なくとも一実施例では、物理層における送信は、トランスポート・ブロックと呼ばれる場合があるグループ化済みリソース・データで開始する。少なくとも一実施例では、トランスポート・ブロックは、周期的冗長検査（ＣＲＣ：ｃｙｃｌｉｃｒｅｄｕｎｄａｎｃｙｃｈｅｃｋ）４７０２によって受信される。少なくとも一実施例では、エラー検出のために、周期的冗長検査が各トランスポート・ブロックの末尾に付加される。少なくとも一実施例では、周期的冗長検査は、トランスポート・ブロックにおけるエラー検出のために使用される。少なくとも一実施例では、トランスポート・ブロック全体は、ＣＲＣパリティ・ビットを計算するために使用され、これらのパリティ・ビットは、その後、トランスポート・ブロックの末尾に付加される。少なくとも一実施例では、最小及び最大の符号ブロック・サイズが指定され、それによってブロック・サイズは、更なるプロセスに適合する。少なくとも一実施例では、入力ブロックは、入力ブロックが最大符号ブロック・サイズよりも大きい時にセグメント化される。

少なくとも一実施例では、トランスポート・ブロックは、低密度パリティ検査（ＬＤＰＣ）符号化４７０４によって受信及び符号化される。少なくとも一実施例では、ＮＲは、データ・チャネルに対して低密度パリティ検査（ＬＤＰＣ）符号を用い、制御チャネルに対してポーラ符号を用いる。少なくとも一実施例では、ＬＤＰＣ符号は、それらのパリティ検査行列によって定義され、各列は符号化ビットを表し、各行はパリティ検査方程式を表す。少なくとも一実施例では、ＬＤＰＣ符号は、反復的に変数とパリティ検査との間でメッセージを交換することによって復号される。少なくとも一実施例では、ＮＲのために提案されたＬＤＰＣ符号は準巡回構造を使用し、この場合、パリティ検査行列はより小さい基底行列によって定義される。少なくとも一実施例では、基底行列の各エントリは、Ｚ×Ｚゼロ行列又はシフトＺ×Ｚ単位行列のいずれかを表す。

少なくとも一実施例では、符号化されたトランスポート・ブロックは、レート・マッチング４７０６によって受信される。少なくとも一実施例では、符号化されたブロックは、所望の符号レートを有する出力ビット・ストリームを生成するために使用される。少なくとも一実施例では、レート・マッチング４７０６は、所望の符号レートで送信される出力ビット・ストリームを生成するために利用される。少なくとも一実施例では、所望の符号レートを有する出力ビット・ストリームを生成するために、ビットがバッファから選択されて、取り除かれる。少なくとも一実施例では、ハイブリッド自動再送要求（ＨＡＲＱ）エラー訂正方式が取り入れられる。

少なくとも一実施例では、出力ビットは、スクランブル４７０８でスクランブルがかけられ、秘密通信を支援し得る。少なくとも一実施例では、符号語は、直交シーケンス及びＵＥに特化したスクランブリング・シーケンスとビット単位で乗算される。少なくとも一実施例では、スクランブル４７０８の出力は、変調／マッピング／プリコーディング、及び他のプロセス４７１０に入力され得る。少なくとも一実施例では、様々な変調、マッピング、及びプリコーディングのプロセスが実行される。

少なくとも一実施例では、スクランブル４７０８から出力されたビットは、変調方式で変調され、その結果として変調シンボルのブロックが得られる。少なくとも一実施例では、スクランブルがかけられた符号語は、変調方式であるＱＰＳＫ、１６ＱＡＭ、６４ＱＡＭのうちの１つを使用して変調され、その結果として変調シンボルのブロックが得られる。少なくとも一実施例では、送信波形に対する変調シンボルの最初のマッピングを実施しつつ、ＨＡＲＱ情報が両方のスロットに存在することを確実にするチャネル・インターリーバ・プロセスが利用され得る。少なくとも一実施例では、変調シンボルは、送信アンテナに基づいて様々な層にマッピングされる。少なくとも一実施例では、シンボルは、プリコーディングされることが可能で、シンボルはセットに分割され、逆高速フーリエ変換が実行され得る。少なくとも一実施例では、ＨＡＲＱ受信通知（ＡＣＫ）情報が両方のスロットに存在して復調基準信号の周りのリソースにマッピングされるように、トランスポート・データ及び制御多重化が実行され得る。少なくとも一実施例では、様々なプリコーディング・プロセスが実行される。

少なくとも一実施例では、リソース要素マッピング４７１２において、シンボルが配分済みの物理リソース要素に対してマッピングされる。少なくとも一実施例では、配分サイズは、素因子が２、３及び５である値に限定され得る。少なくとも一実施例では、シンボルは、サブキャリアから始まる昇順でマッピングされる。少なくとも一実施例では、ＯＦＤＭＡ変調４７１４において、サブキャリアがマッピングされた変調シンボルのデータは、ＩＦＦＴ演算によって変調される直交周波数分割多元接続（ＯＦＤＭＡ）である。少なくとも一実施例では、各シンボルの時間領域表現は、連結され、送信ＦＩＲフィルタを使用してフィルタリングされ、不要な帯域外発射を、位相不連続及び異なるヌメロロジーの利用によって引き起こされた隣接する周波数帯へ減衰させる。少なくとも一実施例では、ＯＦＤＭＡ変調４７１４の出力は、別のシステムによる受信及び処理のために送信され得る。

少なくとも一実施例では、送信はＯＦＤＭＡ復調４７１６によって受信され得る。少なくとも一実施例では、送信は、ユーザ・モバイル・デバイスからセルラー・ネットワークを介して発生し得るが、他のコンテキストが存在し得る。少なくとも一実施例では、送信は、ＩＦＦＴ処理により復調され得る。少なくとも一実施例では、ＩＦＦＴ処理によるＯＦＤＭＡ復調が実現されたら、残留サンプル・タイム・オフセット（ＳＴＯ）及び搬送周波数オフセット（ＣＦＯ：ＣａｒｒｉｅｒＦｒｅｑｕｅｎｃｙＯｆｆｓｅｔ）の推定及び訂正が実行され得る。少なくとも一実施例では、受信信号が、周波数で多重化された複数のＵＥから来る送信の重ね合わせである場合があり、それぞれが特定の残留同期エラーを受けるため、両方のＣＦＯ及びＳＴＯの訂正は、周波数領域で実行される必要がある。少なくとも一実施例では、残留ＣＦＯは、異なるＯＦＤＭシンボルに属するパイロット・サブキャリア間で相回転として推定され、周波数領域において巡回畳み込み演算によって訂正される。

少なくとも一実施例では、ＯＦＤＭＡ復調４７１６の出力は、リソース要素デマッピング４７１８によって受信され得る。少なくとも一実施例では、リソース要素デマッピング４７１８は、シンボルを決定して、配分済み物理リソース要素からシンボルをデマッピングする。少なくとも一実施例では、マルチパス伝搬の影響を補償するために、チャネル推定４７２０でチャネル推定及び等化が実行される。少なくとも一実施例では、チャネル推定４７２０は、様々な伝送層及びアンテナから生じるノイズの影響を最小限にするために利用され得る。少なくとも一実施例では、チャネル推定４７２０は、リソース要素デマッピング４７１８の出力から等化済みシンボルを生成し得る。少なくとも一実施例では、復調／デマッピング４７２２は、チャネル推定４７２０から等化済みシンボルを受信し得る。少なくとも一実施例では、等化済みシンボルは、層デマッピング動作によってデマッピングされ、順序が変えられる。少なくとも一実施例では、帰納的最大確率（ＭＡＰ：ＭａｘｉｍｕｍＡＰｏｓｔｅｒｉｏｒｉＰｒｏｂａｂｉｌｉｔｙ）復調のアプローチは、受信されたビットが対数尤度比（ＬＬＲ：Ｌｏｇ－ＬｉｋｅｌｉｈｏｏｄＲａｔｉｏ）の形態で表される０か１かに関する信念を表す値を生成するために利用され得る。

少なくとも一実施例では、ソフト復調されたビットは、ＬＤＰＣ復号前に循環バッファを使用したＬＬＲソフト・コンバインを用いたスクランブル解析、デインターリービング、及びレート・アンマッチング（ｒａｔｅｕｎｍａｔｃｈｉｎｇ）を含む様々な演算を使用して処理される。少なくとも一実施例では、スクランブル解析４７２４は、スクランブル４７０８の１つ又は複数のプロセスを逆進するプロセスを含み得る。少なくとも一実施例では、レート・アンマッチング４７２６は、レート・マッチング４７０６の１つ又は複数のプロセスを逆進するプロセスを含み得る。少なくとも一実施例では、スクランブル解析４７２４は、復調／デマッピング４７２２からの出力を受信し、受信したビットをスクランブル解析し得る。少なくとも一実施例では、レート・アンマッチング４７２６は、スクランブル解析済みビットを受信して、ＬＤＰＣ復号４７２８の前に循環バッファを利用してＬＬＲソフト・コンバインを利用し得る。

少なくとも一実施例では、実践上のアプリケーションにおけるＬＤＰＣ符号の復号は、反復信念伝播アルゴリズムに基づいて行われる。少なくとも一実施例では、ＬＤＰＣ符号は、グラフ・ノード間の接続を定義する二部隣接行列であるＭ×Ｎのサイズのパリティ検査行列Ｈを有する二部グラフの形態で表現されることができる。少なくとも一実施例では、行列ＨのＭ個の行はパリティ検査ノードに対応し、Ｎ個の列は、変数ノード、すなわち受信済み符号語ビットに対応する。少なくとも一実施例では、信念伝播アルゴリズムの原理は、反復的なメッセージ交換に基づいており、変数ノードと検査ノードとの間の事後確率は、有効な符号語が得られるまで更新される。少なくとも一実施例では、ＬＤＰＣ復号４７２８は、データを含むトランスポート・ブロックを出力し得る。

少なくとも一実施例では、ＣＲＣ検査４７３０は、エラーを決定して、受信済みトランスポート・ブロックに添付されたパリティ・ビットに基づいて１つ又は複数の動作を実行し得る。少なくとも一実施例では、ＣＲＣ検査４７３０は、受信済みトランスポート・ブロックに添付されたパリティ・ビット又は他のやり方でＣＲＣに関連した情報を解析及び処理し得る。少なくとも一実施例では、ＣＲＣ検査４７３０は、更なる処理のために、処理済みトランスポート・ブロックをＭＡＣ層に送信し得る。

なお、様々な実施例で、トランスポート・ブロック又は他のその変形でもあり得るデータの送信及び受信は、図４７に図示されない様々なプロセスを含み得ることに留意されたい。少なくとも一実施例では、図４７に図示されるプロセスは、網羅的であることは意図されておらず、追加の変調、マッピング、多重化、プリコーディング、コンステレーション・マッピング／デマッピング、ＭＩＭＯ検出、検出、復号、及びそれらの変形などの更なるプロセスが、ネットワークの一部としてデータを送信及び受信する際に利用され得る。

少なくとも一実施例では、図４７に図示されたプロセスは、物理層（ＰＨＹ）ライブラリ１１６によって少なくとも部分的に実装され得る。

図４８は、いくつかの実施例によるネットワークのシステム４８００のアーキテクチャを示す図である。少なくとも一実施例では、システム４８００は、たとえば、オペレータ・サービス、インターネット・アクセス又はサード・パーティ・サービス、並びに５Ｇコア・ネットワーク（５ＧＣ）（ＣＮ４８１０として図示）であり得るＵＥ４８０２、５Ｇアクセス・ノード又はＲＡＮノード（（Ｒ）ＡＮノード４８０８として図示）、ユーザ・プレーン機能（ＵＰＦ４８０４として図示）、データ・ネットワーク（ＤＮ４８０６）を含むとして図示される。

少なくとも一実施例では、ＣＮ４８１０は、認証サーバ機能（ＡＵＳＦ：ＡｕｔｈｅｎｔｉｃａｔｉｏｎＳｅｒｖｅｒＦｕｎｃｔｉｏｎ４８１４）、コア・アクセス及びモビリティ管理機能（ＡＭＦ：ＡｃｃｅｓｓａｎｄＭｏｂｉｌｉｔｙＭａｎａｇｅｍｅｎｔＦｕｎｃｔｉｏｎ４８１２）、セッション管理機能（ＳＭＦ：ＳｅｓｓｉｏｎＭａｎａｇｅｍｅｎｔＦｕｎｃｔｉｏｎ４８１８）、ネットワーク公開機能（ＮＥＦ：ＮｅｔｗｏｒｋＥｘｐｏｓｕｒｅＦｕｎｃｔｉｏｎ４８１６）、ポリシー制御機能（ＰＣＦ：ＰｏｌｉｃｙＣｏｎｔｒｏｌＦｕｎｃｔｉｏｎ４８２２）、ネットワーク機能（ＮＦ：ＮｅｔｗｏｒｋＦｕｎｃｔｉｏｎ）リポジトリ機能（ＮＲＦ：ＮｅｔｗｏｒｋＲｅｐｏｓｉｔｏｒｙＦｕｎｃｔｉｏｎ４８２０）、統合データ管理（ＵＤＭ：ＵｎｉｆｉｅｄＤａｔａＭａｎａｇｅｍｅｎｔ４８２４）、及びアプリケーション機能（ＡＦ：ＡｐｐｌｉｃａｔｉｏｎＦｕｎｃｔｉｏｎ４８２６）を含む。少なくとも一実施例では、ＣＮ４８１０は、構造化データ・ストレージ・ネットワーク機能（ＳＤＳＦ：ＳｔｒｕｃｔｕｒｅｄＤａｔａＳｔｏｒａｇｅＦｕｎｃｔｉｏｎ）、非構造化データ・ストレージ・ネットワーク機能（ＵＤＳＦ：ＵｎｓｔｒｕｃｔｕｒｅｄＤａｔａＳｔｏｒａｇｅＮｅｔｗｏｒｋＦｕｎｃｔｉｏｎ）、及びそれらの変形などの、図示されていない他の要素も更に含み得る。

少なくとも一実施例では、ＵＰＦ４８０４は、ＲＡＴ内及びＲＡＴ間のモビリティのためのアンカー・ポイント、ＤＮ４８０６への相互接続の外部ＰＤＵセッション・ポイント、及びマルチホームＰＤＵセッションをサポートする分岐ポイントとして動作し得る。少なくとも一実施例では、ＵＰＦ４８０４は、パケットのルーティング及び転送、パケット・インスペクション、ポリシー規則のユーザ・プレーン部分の施行、パケットの合法的傍受（ＵＰ収集）、トラフィック使用報告、ユーザ・プレーンに対するＱｏＳ処理の実行（たとえば、パケット・フィルタリング、ゲーティング、ＵＬ／ＤＬレート施行）、アップリンク・トラフィック検証（たとえばＳＤＦ対ＱｏＳのフロー・マッピング）、アップリンク及びダウンリンクにおけるトランスポート・レベルのパケットのマーキング、ダウンリンク・パケットのバッファリング及びダウンリンク・データの通知トリガを更に実行し得る。少なくとも一実施例では、ＵＰＦ４８０４は、データ・ネットワークへのトラフィック・フローのルーティングをサポートするアップリンク分類器を含み得る。少なくとも一実施例では、ＤＮ４８０６は、様々なネットワーク・オペレータ・サービス、インターネット・アクセス、又はサード・パーティ・サービスを表し得る。

少なくとも一実施例では、ＡＵＳＦ４８１４は、ＵＥ４８０２の認証のためのデータを格納し、認証関連機能を扱うことができる。少なくとも一実施例では、ＡＵＳＦ４８１４は、様々なアクセスタイプに対する共通の認証フレームワークを推進し得る。

少なくとも一実施例では、ＡＭＦ４８１２は、登録管理（たとえばＵＥ４８０２の登録など）、接続管理、到達可能性管理、モビリティ管理、ＡＭＦ関連イベントの合法的傍受、並びにアクセス認証及び認可を担い得る。少なくとも一実施例では、ＡＭＦ４８１２は、ＳＭＦ４８１８のためのＳＭメッセージの伝送を実現可能であり、ＳＭメッセージをルーティングするための透過的プロキシとして動作し得る。少なくとも一実施例では、ＡＭＦ４８１２は、さらにＵＥ４８０２とＳＭＳ機能（ＳＭＳＦ：ＳＭＳｆｕｎｃｔｉｏｎ）（図４８には図示せず）との間のショート・メッセージ・サービス（ＳＭＳ）のメッセージ伝送を更に実現可能である。少なくとも一実施例では、ＡＭＦ４８１２は、セキュリティ・アンカー機能（ＳＥＡ：ＳｅｃｕｒｉｔｙＡｎｃｈｏｒＦｕｎｃｔｉｏｎ）として動作可能であり、セキュリティ・アンカー機能は、ＡＵＳＦ４８１４及びＵＥ４８０２との相互作用と、ＵＥ４８０２の認証プロセスの結果として確立された中間鍵の受信とを含み得る。少なくとも一実施例では、ＵＳＩＭベースの認証が使用される場合、ＡＭＦ４８１２は、ＡＵＳＦ４８１４からセキュリティ・マテリアルを取り出し得る。少なくとも一実施例では、ＡＭＦ４８１２は、セキュリティ・コンテキスト管理（ＳＣＭ：ＳｅｃｕｒｉｔｙＣｏｎｔｅｘｔＭａｎａｇｅｍｅｎｔ）機能を更に含むことが可能であり、セキュリティ・コンテキスト管理機能は、アクセス・ネットワーク専用鍵を導出するために使用する鍵をＳＥＡから受け取る。少なくとも一実施例では、更に、ＡＭＦ４８１２は、ＲＡＮＣＰインターフェース（Ｎ２リファレンス・ポイント）の終端点、ＮＡＳ（ＮＩ）シグナリングの終端点でもよく、ＮＡＳ暗号化及び完全性保護を実行し得る。

少なくとも一実施例では、ＡＭＦ４８１２は、Ｎ３インターワーキング機能（ＩＷＦ：ｉｎｔｅｒｗｏｒｋｉｎｇｆｕｎｃｔｉｏｎ）インターフェースを介したＵＥ４８０２とのＮＡＳシグナリングを更にサポートし得る。少なくとも一実施例では、Ｎ３ＩＷＦは、信用できないエンティティへのアクセスを提供するために使用され得る。少なくとも一実施例では、Ｎ３ＩＷＦは、制御プレーン及びユーザ・プレーン、それぞれのためのＮ２及びＮ３インターフェースの終端点でもあることが可能であり、したがって、ＰＤＵセッション及びＱｏＳのためのＳＭＦ及びＡＭＦからのＮ２シグナリングを処理し、ＩＰＳｅｃ及びＮ３トンネリングのためのパケットをカプセル化／カプセル化解除し、アップリンクにおけるＮ３ユーザ・プレーン・パケットをマーキングし、Ｎ２を介して受信されたそのようなマーキングに関連したＱｏＳ要件を考慮したＮ３パケット・マーキングに対応するＱｏＳを施行することが可能である。少なくとも一実施例では、Ｎ３ＩＷＦは、更に、ＵＥ４８０２とＡＭＦ４８１２との間でアップリンク及びダウンリンクの制御プレーンのＮＡＳ（ＮＩ）シグナリングを中継し、ＵＥ４８０２とＵＰＦ４８０４との間でアップリンク及びダウンリンクのユーザ・プレーンのパケットを中継することができる。少なくとも一実施例では、Ｎ３ＩＷＦは、更に、ＵＥ４８０２とのＩＰｓｅｃトンネル確立のための機構を提供する。

少なくとも一実施例では、ＳＭＦ４８１８は、セッション管理（たとえばＵＰＦとＡＮノードとの間のトンネル維持を含む、セッション確立、修正及び解放）、ＵＥＩＰアドレス配分及び管理（任意の認可を含む）、ＵＰ機能の選択及び制御、正しい宛先へトラフィックをルーティングするように、ＵＰＦにおいてトラフィック・ステアリングを構成、ポリシー制御機能に向かうインターフェースの終端、ポリシー適用及びＱｏＳの一部の制御、合法的傍受（ＳＭイベント及びＬＩシステムへのインターフェースのため）、ＮＡＳメッセージのＳＭ部分の終端、ダウンリンク・データ通知、ＡＭＦを介してＮ２上でＡＮへ送信されたＡＮ専用のＳＭ情報のイニシエータ、セッションのＳＳＣモードの決定を担い得る。少なくとも一実施例では、ＳＭＦ４８１８は、ＱｏＳＳＬＡＢ（ＶＰＬＭＮ）を適用するためのローカルの施行の処理、課金データ収集及び課金インターフェース（ＶＰＬＭＮ）、合法的傍受（ＶＰＬＭＮにおいて、ＳＭイベント及びＬＩシステムへのインターフェースのため）、外部ＤＮによるＰＤＵセッション認可／認証のためのシグナリングの伝送のための外部ＤＮとの相互作用のサポートなどのローミング機能を含み得る。

少なくとも一実施例では、ＮＥＦ４８１６は、サード・パーティのための３ＧＰＰネットワーク機能、内部公開（ｅｘｐｏｓｕｒｅ）／再公開、アプリケーション機能（たとえばＡＦ４８２６）、エッジ・コンピューティング・システム又はフォグ・コンピューティング・システムなどによって提供されるサービス及び機能を安全に公開するための手段を提供し得る。少なくとも一実施例では、ＮＥＦ４８１６は、ＡＦを認証、認可、及び／又は抑制（ｔｈｒｏｔｔｌｅ）できる。少なくとも一実施例では、ＮＥＦ４８１６は、ＡＦ４８２６と交換された情報と、内部ネットワーク機能と交換された情報とを更に変換し得る。少なくとも一実施例では、ＮＥＦ４８１６は、ＡＦサービス識別子と内部５ＧＣ情報との間の変換を行い得る。少なくとも一実施例では、ＮＥＦ４８１６は、他のネットワーク機能（ＮＦ：ｎｅｔｗｏｒｋｆｕｎｃｔｉｏｎ）の公開済み機能に基づいて他のネットワーク機能から情報を更に受信し得る。少なくとも一実施例では、この情報は、構造化データとしてＮＥＦ４８１６に、又は標準化インターフェースを使用してデータ・ストレージＮＦに格納され得る。少なくとも一実施例では、格納された情報は、その後、ＮＥＦ４８１６によって他のＮＦ及びＡＦに再公開されることが可能であり、並びに／若しくは解析などの他の目的のために使用されることが可能である。

少なくとも一実施例では、ＮＲＦ４８２０は、サービス・ディスカバリ機能をサポートし、ＮＦインスタンスからＮＦディスカバリ要求を受信し、検出されたＮＦインスタンスの情報をＮＦインスタンスに提供し得る。少なくとも一実施例では、ＮＲＦ４８２０は、更に、使用可能なＮＦインスタンス及びそれらのサポートされているサービスの情報を維持する。

少なくとも一実施例では、ＰＣＦ４８２２は、ポリシー規則を施行するために、ポリシー規則を制御プレーン機能に提供することができ、更に、ネットワーク振る舞いを管理するために統合ポリシー・フレームワークをサポートし得る。少なくとも一実施例では、ＰＣＦ４８２２は、ＵＤＭ４８２４のＵＤＲにおけるポリシー決定に関連するアクセス加入情報へのフロント・エンド（ＦＥ：ｆｒｏｎｔｅｎｄ）を更に実装し得る。

少なくとも一実施例では、ＵＤＭ４８２４は、通信セッションのネットワーク・エンティティによる処理をサポートするために加入関連情報を処理することができ、ＵＥ４８０２の加入データを格納できる。少なくとも一実施例では、ＵＤＭ４８２４は、アプリケーションＦＥとユーザ・データ・リポジトリ（ＵＤＲ：ＵｓｅｒＤａｔａＲｅｐｏｓｉｔｏｒｙ）との２つの部分を含み得る。少なくとも一実施例では、ＵＤＭは、証明書の処理、ロケーション管理、加入管理などを管理するＵＤＭＦＥを含み得る。少なくとも一実施例では、いくつかの異なるフロント・エンドが、異なるトランザクションにおいて同一のユーザにサービス提供し得る。少なくとも一実施例では、ＵＤＭ－ＦＥは、ＵＤＲに格納された加入情報にアクセスし、認証資格処理、ユーザ識別ハンドリング、アクセス許可、登録／モビリティ管理、及び加入管理を実行する。少なくとも一実施例では、ＵＤＲは、ＰＣＦ４８２２と相互作用し得る。少なくとも一実施例では、ＵＤＭ４８２４は、ＳＭＳ管理を更にサポートでき、ＳＭＳ－ＦＥは、前述したような同様のアプリケーション論理を実装する。

少なくとも一実施例では、ＡＦ４８２６は、トラフィック・ルーティングにアプリケーションの影響を提供し、ネットワーク機能公開（ＮＣＥ：ＮｅｔｗｏｒｋＣａｐａｂｉｌｉｔｙＥｘｐｏｓｕｒｅ）へアクセスし、ポリシー制御のためのポリシー・フレームワークと相互作用することができる。少なくとも一実施例では、ＮＣＥは、５ＧＣ及びＡＦ４８２６がＮＥＦ４８１６によって互いに情報を提供できるようにする機構でもよく、その機構はエッジ・コンピューティングの実装のために使用され得る。少なくとも一実施例では、ネットワーク・オペレータ及びサード・パーティ・サービスは、エンドツーエンドのレイテンシ及び転送ネットワークへの負荷を低減して効率的なサービス分配を実現するために、ＵＥ４８０２の接続のアクセス・ポイントの近くでホストされ得る。少なくとも一実施例では、エッジ・コンピューティングの実装のために、５ＧＣは、ＵＥ４８０２の近いＵＰＦ４８０４を選択し、ＵＰＦ４８０４からＮ６インターフェースを介してＤＮ４８０６へのトラフィック・ステアリングを実行し得る。少なくとも一実施例では、これは、ＵＥ加入データ、ＵＥロケーション、及びＡＦ４８２６によって提供された情報に基づき得る。少なくとも一実施例では、ＡＦ４８２６は、ＵＰＦの（再）選択及びトラフィック・ルーティングに影響する場合がある。少なくとも一実施例では、オペレータの導入に基づいて、ＡＦ４８２６が信用できるエンティティと考えられる場合、ネットワーク・オペレータは、ＡＦ４８２６が関連ＮＦと直接相互作用することを許可する場合がある。

少なくとも一実施例では、ＣＮ４８１０はＳＭＳＦを含んでもよく、ＳＭＳＦは、ＳＭＳ加入チェック及び検証を担うことができ、ＵＥ４８０２とＳＭＳ－ＧＭＳＣ／ＩＷＭＳＣ／ＳＭＳルータなどの他のエンティティとの間のＳＭメッセージを中継できる。少なくとも一実施例では、ＳＭＳは、更に、ＵＥ４８０２がＳＭＳ転送のために利用可能である通知手順のために、ＡＭＦ４８１２及びＵＤＭ４８２４と相互作用し得る（たとえばＵＥ到達不可能フラグを設定し、ＵＥ４８０２がＳＭＳに利用可能である場合をＵＤＭ４８２４に通知する）。

少なくとも一実施例では、システム４８００は、Ｎａｍｆ：ＡＭＦによって公開された（ｅｘｈｉｂｉｔｅｄ）サービス・ベースのインターフェース、Ｎｓｍｆ：ＳＭＦによって公開されたサービス・ベースのインターフェース、Ｎｎｅｆ：ＮＥＦによって公開されたサービス・ベースのインターフェース、Ｎｐｃｆ：ＰＣＦによって公開されたサービス・ベースのインターフェース、Ｎｕｄｍ：ＵＤＭによって公開されたサービス・ベースのインターフェース、Ｎａｆ：ＡＦによって公開されたサービス・ベースのインターフェース、Ｎｎｒｆ：ＮＲＦによって公開されたサービス・ベースのインターフェース、及びＮａｕｓｆ：ＡＵＳＦによって公開されたサービス・ベースのインターフェース、というサービス・ベースのインターフェースを含み得る。

少なくとも一実施例では、システム４８００は、Ｎ１：ＵＥとＡＭＦとの間のリファレンス・ポイント、Ｎ２：（Ｒ）ＡＮとＡＭＦとの間のリファレンス・ポイント、Ｎ３：（Ｒ）ＡＮとＵＰＦとの間のリファレンス・ポイント、Ｎ４：ＳＭＦとＵＰＦとの間のリファレンス・ポイント、及びＮ６：ＵＰＦとデータ・ネットワークとの間のリファレンス・ポイント、というリファレンス・ポイントを含み得る。少なくとも一実施例では、ＮＦのＮＦサービス間にはより多くのリファレンス・ポイント及び／又はサービス・ベースのインターフェースが存在し得るが、それらのインターフェース及びリファレンス・ポイントは明確にするために省略されている。少なくとも一実施例では、ＮＳリファレンス・ポイントはＰＣＦとＡＦとの間に存在してもよく、Ｎ７リファレンス・ポイントはＰＣＦとＳＭＦとの間に存在してもよく、Ｎ１１リファレンス・ポイントは、ＡＭＦとＳＭＦとの間に存在してもよい、等である。少なくとも一実施例では、ＣＮ４８１０は、ＣＮ４８１０とＣＮ７２４８との間のインターワーキングを可能とするために、ＭＭＥとＡＭＦ４８１２との間のＣＮ間インターフェースであるＮｘインターフェースを含み得る。

少なくとも一実施例では、システム４８００は、複数のＲＡＮノード（（Ｒ）ＡＮノード４８０８など）を含んでもよく、Ｘｎインターフェースは、５ＧＣ４１０に接続する２つ以上の（Ｒ）ＡＮノード４８０８（たとえばｇＮＢ）間、ＣＮ４８１０に接続している（Ｒ）ＡＮノード４８０８（たとえばｇＮＢ）とｅＮＢ（たとえばマクロＲＡＮノード）との間、及び／又はＣＮ４８１０に接続している２つのｅＮＢ間で定義される。

少なくとも一実施例では、Ｘｎインターフェースは、Ｘｎユーザ・プレーン（Ｘｎ－Ｕ）インターフェース及びＸｎ制御プレーン（Ｘｎ－Ｃ）インターフェースを含み得る。少なくとも一実施例では、Ｘｎ－Ｕは、ユーザ・プレーンＰＤＵの保証されていない配信を提供し、データ転送及びフロー制御機能をサポート／提供することができる。少なくとも一実施例では、Ｘｎ－Ｃは、管理及びエラー処理機能、Ｘｎ－Ｃインターフェースを管理する機能、１つ又は複数の（Ｒ）ＡＮノード４８０８間の接続モードのためのＵＥモビリティを管理する機能を含む、接続モード（たとえばＣＭ－ＣＯＮＮＥＣＴＥＤ）のＵＥ４８０２のためのモビリティ・サポートを提供し得る。少なくとも一実施例では、モビリティ・サポートは、古い（ソース）サービング（Ｒ）ＡＮノード４８０８から新しい（ターゲット）サービング（Ｒ）ＡＮノード４８０８へのコンテキスト転送と、古い（ソース）サービング（Ｒ）ＡＮノード４８０８と新しい（ターゲット）サービング（Ｒ）ＡＮノード４８０８との間のユーザ・プレーン・トンネルの制御とを含み得る。

少なくとも一実施例では、Ｘｎ－Ｕのプロトコル・スタックは、インターネット・プロトコル（ＩＰ）トランスポート層上に構築されたトランスポート・ネットワーク層と、ユーザ・プレーンＰＤＵを搬送するためにＵＤＰ及び／又はＩＰ層の上のＧＴＰ－Ｕ層とを含み得る。少なくとも一実施例では、Ｘｎ－Ｃプロトコル・スタックは、アプリケーション層シグナリング・プロトコル（Ｘｎアプリケーション・プロトコル（Ｘｎ－ＡＰ）と呼ばれる）と、ＳＣＴＰ層に構築されたトランスポート・ネットワーク層とを含み得る。少なくとも一実施例では、ＳＣＴＰ層は、ＩＰ層の上にあってもよい。少なくとも一実施例では、ＳＣＴＰ層は、アプリケーション層メッセージの保証された配信を提供する。少なくとも一実施例では、トランスポートＩＰ層において、シグナリングＰＤＵを配信するために、ポイント・ツー・ポイントの送信が使用される。少なくとも一実施例ではＸｎ－Ｕプロトコル・スタック及び／又はＸｎ－Ｃプロトコル・スタックは、本明細書に示し説明したユーザ・プレーン及び／又は制御プレーンのプロトコル・スタックと同じ又は類似していてもよい。

図４９は、いくつかの実施例による制御プレーンのプロトコル・スタックの図である。少なくとも一実施例では、制御プレーン４９００は、ＵＥ４４０２（代替として、ＵＥ４４０４）、ＲＡＮ４４１６、及びＭＭＥ４４２８の間の通信プロトコル・スタックとして示される。

少なくとも一実施例では、ＰＨＹ層４９０２は、１つ又は複数のエア・インターフェースを介してＭＡＣ層４９０４によって使用された情報を送信又は受信することができる。少なくとも一実施例では、ＰＨＹ層４９０２は、リンク適応又は適応変調及び符号化（ＡＭＣ：ａｄａｐｔｉｖｅｍｏｄｕｌａｔｉｏｎａｎｄｃｏｄｉｎｇ）、電力制御、（たとえば初期同期及びハンドオーバ目的のための）セル探索、並びにＲＲＣ層４９１０などの上位層によって使用される他の測定を更に実行してもよい。少なくとも一実施例では、ＰＨＹ層４９０２は、トランスポート・チャネル上のエラー検出、トランスポート・チャネルの前方エラー訂正（ＦＥＣ：ｆｏｒｗａｒｄｅｒｒｏｒｃｏｒｒｅｃｔｉｏｎ）符号化／復号、物理チャネルの変調／復調、インターリーブ、レート・マッチング、物理チャネルへのマッピング、及び多入力多出力（ＭＩＭＯ）アンテナ処理を更に実行してもよい。

少なくとも一実施例では、ＭＡＣ層４９０４は、論理チャネルとトランスポート・チャネルとの間のマッピング、トランスポート・チャネルを介してＰＨＹに配信されるトランスポート・ブロック（ＴＢ）への１つ又は複数の論理チャネルからのＭＡＣサービス・データ・ユニット（ＳＤＵ）の多重化、トランスポート・チャネルを介してＰＨＹから配信されるトランスポート・ブロック（ＴＢ）からの１つ又は複数の論理チャネルへのＭＡＣＳＤＵの逆多重化、ＴＢ上へのＭＡＣＳＤＵの多重化、スケジューリング情報報告、ハイブリッド自動再送要求（ＨＡＲＤ）によるエラー訂正、論理チャネル優先順位付けを実行し得る。

少なくとも一実施例では、ＲＬＣ層４９０６は、透過モード（ＴＭ：ＴｒａｎｓｐａｒｅｎｔＭｏｄｅ）、非確認モード（ＵＭ：ＵｎａｃｋｎｏｗｌｅｄｇｅｄＭｏｄｅ）、及び確認モード（ＡＭ：ＡｃｋｎｏｗｌｅｄｇｅｄＭｏｄｅ）を含む、複数の動作モードで動作することができる。少なくとも一実施例では、ＲＬＣ層４９０６は、上位層プロトコル・データ・ユニット（ＰＤＵ）の転送、ＡＭデータ転送のための自動再送要求（ＡＲＱ：ａｕｔｏｍａｔｉｃｒｅｐｅａｔｒｅｑｕｅｓｔ）によるエラー訂正、並びに、ＵＭ及びＡＭデータ転送のためのＲＬＣＳＤＵの連結、分割、及び再組み立てを実行することができる。少なくとも一実施例では、ＲＬＣ層４９０６は、更に、ＡＭデータ転送のためのＲＬＣデータＰＤＵの再分割を実行し、ＵＭ及びＡＭデータ転送のためのＲＬＣデータＰＤＵを並べ替え、ＵＭ及びＡＭデータ転送のための複製データを検出し、ＵＭ及びＡＭデータ転送のためのＲＬＣＳＤＵを破棄し、ＡＭデータ転送のためのプロトコル・エラーを検出し、ＲＬＣ再確立を実行してもよい。

少なくとも一実施例では、ＰＤＣＰ層４９０８は、ＩＰデータのヘッダ圧縮及び復元を実行し、ＰＤＣＰシーケンス番号（ＳＮ）を維持し、下位層の再確立における上位層ＰＤＵのインシーケンス配信を実行し、ＲＬＣＡＭ上にマッピングされた無線ベアラのための下位層の再確立における下位層ＳＤＵの複製を除去し、制御プレーン・データを暗号化及び解読し、制御プレーン・データの完全性保護及び完全性検証を実行し、データのタイマ・ベースの破棄を制御し、セキュリティ動作（たとえば、暗号化、解読、完全性保護、完全性検証など）を実行することができる。

少なくとも一実施例では、ＲＲＣ層４９１０の主なサービス及び機能としては、システム情報（たとえば非アクセス層（ＮＡＳ：ｎｏｎ－ａｃｃｅｓｓｓｔｒａｔｕｍ）に関するマスタ情報ブロック（ＭＩＢ：ＭａｓｔｅｒＩｎｆｏｒｍａｔｉｏｎＢｌｏｃｋ）又はシステム情報ブロック（ＳＩＢ：ＳｙｓｔｅｍＩｎｆｏｒｍａｔｉｏｎＢｌｏｃｋ）に含まれる）のブロードキャスト、アクセス層（ＡＳ：ａｃｃｅｓｓｓｔｒａｔｕｍ）に関するシステム情報のブロードキャスト、ＵＥとＥ－ＵＴＲＡＮとの間のＲＲＣ接続のページング、確立、維持、及び解放（たとえばＲＲＣ接続ページング、ＲＲＣ接続確立、ＲＲＣ接続変更、及びＲＲＣ接続解放）、ポイント・ツー・ポイント無線ベアラの確立、構成、維持、及び解放、鍵管理を含むセキュリティ機能、無線アクセス技術（ＲＡＴ）間モビリティ、並びにＵＥ測定報告のための測定構成を挙げることができる。少なくとも一実施例では、上記のＭＩＢ及びＳＩＢは、それぞれ個々のデータフィールド又はデータ構造を含むことができる１つ又は複数の情報要素（ＩＥ：ｉｎｆｏｒｍａｔｉｏｎｅｌｅｍｅｎｔ）を含んでもよい。

少なくとも一実施例では、ＵＥ４４０２及びＲＡＮ４４１６は、ＰＨＹ層４９０２、ＭＡＣ層４９０４、ＲＬＣ層４９０６、ＰＤＣＰ層４９０８、及びＲＲＣ層４９１０を含むプロトコル・スタックを介して制御プレーン・データを交換するために、Ｕｕインターフェース（たとえばＬＴＥ－Ｕｕインターフェース）を利用し得る。

少なくとも一実施例では、非アクセス層（ＮＡＳ）プロトコル（ＮＡＳプロトコル４９１２）は、ＵＥ４４０２とＭＭＥ４４２８との間の制御プレーンの最上位層を形成する。少なくとも一実施例では、ＮＡＳプロトコル４９１２は、ＵＥ４４０２とＰ－ＧＷ４４３４との間のＩＰ接続を確立及び維持するために、ＵＥ４４０２のモビリティ及びセッション管理手順をサポートする。

少なくとも一実施例では、Ｓｉアプリケーション・プロトコル（Ｓ１－ＡＰ）層（Ｓｉ－ＡＰ層４９２２）は、Ｓｉインターフェースの機能をサポートしてもよく、エレメンタリー・プロシージャ（ＥＰ：ＥｌｅｍｅｎｔａｒｙＰｒｏｃｅｄｕｒｅ）を含んでもよい。少なくとも一実施例では、ＥＰは、ＲＡＮ４４１６とＣＮ４４２８との間の相互作用の単位である。少なくとも一実施例では、Ｓ１－ＡＰ層サービスは、ＵＥ関連サービスと非ＵＥ関連サービスとの２つのグループを含み得る。少なくとも一実施例では、これらのサービスは、Ｅ－ＵＴＲＡＮ無線アクセス・ベアラ（Ｅ－ＲＡＢ：Ｅ－ＵＴＲＡＮＲａｄｉｏＡｃｃｅｓｓＢｅａｒｅｒ）管理、ＵＥ機能表示、モビリティ、ＮＡＳシグナリング・トランスポート、ＲＡＮ情報管理（ＲＩＭ：ＲＡＮＩｎｆｏｒｍａｔｉｏｎＭａｎａｇｅｍｅｎｔ）、及び構成転送を含むがこれらに限定されない機能を実行する。

少なくとも一実施例では、ストリーム制御伝送プロトコル（ＳＣＴＰ：ＳｔｒｅａｍＣｏｎｔｒｏｌＴｒａｎｓｍｉｓｓｉｏｎｐｒｏｔｏｃｏｌ）層（或いはストリーム制御伝送プロトコル／インターネット・プロトコル（ＳＣＴＰ／ＩＰ）層と呼ばれる）（ＳＣＴＰ層４９２０）は、ＩＰ層４９１８によってサポートされるＩＰプロトコルに部分的に基づいて、ＲＡＮ４４１６とＭＭＥ４４２８との間のシグナリング・メッセージの信頼できる配信を確実にすることができる。少なくとも一実施例では、Ｌ２層４９１６及びＬ１層４９１４は、情報を交換するためにＲＡＮノード及びＭＭＥによって使用される通信リンク（たとえば有線又はワイヤレス）を指し得る。

少なくとも一実施例では、ＲＡＮ４４１６及びＭＭＥ４４２８は、Ｌ１層４９１４、Ｌ２層４９１６、ＩＰ層４９１８、ＳＣＴＰ層４９２０、及びＳｉ－ＡＰ層４９２２を含むプロトコル・スタックを介して制御プレーン・データを交換するためにＳ１－ＭＭＥインターフェースを利用し得る。

図５０は、少なくとも一実施例による、ユーザ・プレーンのプロトコル・スタックの図である。少なくとも一実施例では、ユーザ・プレーン５０００は、ＵＥ４４０２、ＲＡＮ４４１６、Ｓ－ＧＷ４４３０、及びＰ－ＧＷ４４３４の間の通信プロトコル・スタックとして示される。少なくとも一実施例では、ユーザ・プレーン５０００は、制御プレーン４９００と同一のプロトコル層を利用し得る。少なくとも一実施例では、たとえば、ＵＥ４４０２及びＲＡＮ４４１６は、ＰＨＹ層４９０２、ＭＡＣ層４９０４、ＲＬＣ層４９０６、ＰＤＣＰ層４９０８を含むプロトコル・スタックを介してユーザ・プレーン・データを交換するためにＵｕインターフェース（たとえばＬＴＥ－Ｕｕインターフェース）を利用し得る。

少なくとも一実施例では、ユーザ・プレーン層のための汎用パケット無線サービス（ＧＰＲＳ：ＧｅｎｅｒａｌＰａｃｋｅｔＲａｄｉｏＳｅｒｖｉｃｅ）トンネリング・プロトコル（ＧＴＰ－Ｕ）（ＧＴＰ－Ｕ層５００４）は、ＧＰＲＳコア・ネットワーク内及び無線アクセス・ネットワークとコア・ネットワークとの間でユーザ・データを運ぶために使用され得る。少なくとも一実施例では、伝送されるユーザ・データは、たとえばＩＰｖ４、ＩＰｖ６、又はＰＰＰフォーマットのうちのいずれかのパケットであってもよい。少なくとも一実施例では、ＵＤＰ及びＩＰセキュリティ（ＵＤＰ／ＩＰ）層（ＵＤＰ／ＩＰ層５００２）は、データ完全性のチェックサム、ソース及び宛先で異なる機能に対処するためのポート番号、並びに選択されたデータ・フロー上の暗号化及び認証を提供することができる。少なくとも一実施例では、ＲＡＮ４４１６及びＳ－ＧＷ４４３０は、Ｌ１層４９１４、Ｌ２層４９１６、ＵＤＰ／ＩＰ層５００２、及びＧＴＰ－Ｕ層５００４を含むプロトコル・スタックを介してユーザ・プレーン・データを交換するためにＳ１－Ｕインターフェースを利用し得る。少なくとも一実施例では、Ｓ－ＧＷ４４３０及びＰ－ＧＷ４４３４は、Ｌ１層４９１４、Ｌ２層４９１６、ＵＤＰ／ＩＰ層５００２、及びＧＴＰ－Ｕ層５００４を含むプロトコル・スタックを介してユーザ・プレーン・データを交換するためにＳ５／Ｓ８ａインターフェースを利用し得る。少なくとも一実施例では、図４９に関して上述したように、ＮＡＳプロトコルは、ＵＥ４４０２とＰ－ＧＷ４４３４との間でＩＰ接続を確立及び維持するためにＵＥ４４０２のモビリティ及びセッション管理手順をサポートする。

図５１は、少なくとも一実施例による、コア・ネットワークの構成要素５１００を示す図である。少なくとも一実施例では、ＣＮ４４３８の構成要素は、機械可読媒体又はコンピュータ可読媒体（たとえば非一時的な機械読取り可能ストレージ媒体）から命令を読み出して実行するための構成要素を含む、単一の物理ノード又は別個の物理ノードに実装されてもよい。少なくとも一実施例では、ネットワーク機能仮想化（ＮＦＶ：ＮｅｔｗｏｒｋＦｕｎｃｔｉｏｎＶｉｒｔｕａｌｉｚａｔｉｏｎ）は、１つ又は複数のコンピュータ読取り可能ストレージ媒体（以下で更に詳細に説明する）に格納された実行可能命令を介して、上述のネットワーク・ノード機能のいずれか又は全てを仮想化するために利用される。少なくとも一実施例では、ＣＮ４４３８の論理インスタンス化は、ネットワーク・スライス５１０２と呼ばれることがある（たとえばネットワーク・スライス５１０２は、ＨＳＳ４４３２、ＭＭＥ４４２８、及びＳ－ＧＷ４４３０を含むように示されている）。少なくとも一実施例では、ＣＮ４４３８の一部の論理インスタンス化は、ネットワーク・サブスライス５１０４と呼ばれることがある（たとえばネットワーク・サブスライス５１０４は、Ｐ－ＧＷ４４３４及びＰＣＲＦ４４３６を含むように示されている）。

少なくとも一実施例では、ＮＦＶアーキテクチャ及びインフラストラクチャは、１つ又は複数のネットワーク機能を仮想化するために使用されてもよく、代替的に専有ハードウェアによって実行されて、業界標準のサーバ・ハードウェア、ストレージ・ハードウェア、又はスイッチの組み合わせを含む物理リソース上に仮想化するために使用されてもよい。少なくとも一実施例では、ＮＦＶシステムを使用して、１つ又は複数のＥＰＣ構成要素／機能の仮想実装又は再構成可能な実装を実行することができる。

図５２は、ネットワーク機能仮想化（ＮＦＶ）をサポートするシステム５２００の、少なくとも一実施例による構成要素を示すブロック図である。少なくとも一実施例では、システム５２００は、仮想化インフラストラクチャ・マネージャ（ＶＩＭ：ｖｉｒｔｕａｌｉｚｅｄｉｎｆｒａｓｔｒｕｃｔｕｒｅｍａｎａｇｅｒ５２０２として示される）、ネットワーク機能仮想化インフラストラクチャ（ＮＦＶＩ：ｎｅｔｗｏｒｋｆｕｎｃｔｉｏｎｖｉｒｔｕａｌｉｚａｔｉｏｎｉｎｆｒａｓｔｒｕｃｔｕｒｅ５２０４として示される）、ＶＮＦマネージャ（ＶＮＦＭ：ＶＮＦｍａｎａｇｅｒ５２０６として示される）、仮想化ネットワーク機能（ＶＮＦ：ｖｉｒｔｕａｌｉｚｅｄｎｅｔｗｏｒｋｆｕｎｃｔｉｏｎ５２０８として示される）、要素マネージャ（ＥＭ：ｅｌｅｍｅｎｔｍａｎａｇｅｒ５２１０として示される）、ＮＦＶオーケストレータ（ＮＦＶＯ：ＮＦＶＯｒｃｈｅｓｔｒａｔｏｒ５２１２として示される）、及びネットワーク・マネージャ（ＮＭ５２１４として示される）を含むとして図示されている。

少なくとも一実施例では、ＶＩＭ５２０２は、ＮＦＶＩ５２０４のリソースを管理する。少なくとも一実施例では、ＮＦＶＩ５２０４は、システム５２００を実行するために使用される物理又は仮想リソース及びアプリケーション（ハイパーバイザを含む）を含むことができる。少なくとも一実施例では、ＶＩＭ５２０２は、ＮＦＶＩ５２０４による仮想リソースのライフサイクル（たとえば、１つ又は複数の物理リソースに関連付けられた仮想機械（ＶＭ）の生成、維持、及び解体）を管理し、ＶＭインスタンスを追跡し、ＶＭインスタンス及び関連物理リソースの性能、障害、及びセキュリティを追跡し、ＶＭインスタンス及び関連物理リソースを他の管理システムに公開することができる。

少なくとも一実施例では、ＶＮＦＭ５２０６は、ＶＮＦ５２０８を管理することができる。少なくとも一実施例では、ＶＮＦ５２０８を使用して、ＥＰＣ構成要素／機能を実行するために使用されることができる。少なくとも一実施例では、ＶＮＦＭ５２０６は、ＶＮＦ５２０８のライフサイクルを管理し、ＶＮＦ５２０８の仮想態様の性能、障害及びセキュリティを追跡してもよい。少なくとも一実施例では、ＥＭ５２１０は、ＶＮＦ５２０８の機能的態様の性能、障害、及びセキュリティを追跡してもよい。少なくとも一実施例では、ＶＮＦＭ５２０６及びＥＭ５２１０からの追跡データは、たとえば、ＶＩＭ５２０２又はＮＦＶＩ５２０４によって使用される性能測定（ＰＭ：ｐｅｒｆｏｒｍａｎｃｅｍｅａｓｕｒｅｍｅｎｔ）データを含んでもよい。少なくとも一実施例では、ＶＮＦＭ５２０６及びＥＭ５２１０の両方は、システム５２００のＶＮＦの量をスケール・アップ／ダウンすることができる。

少なくとも一実施例では、ＮＦＶＯ５２１２は、要求されたサービスを提供するために（たとえば、ＥＰＣ機能、構成要素、又はスライスを実行するために）、ＮＦＶＩ５２０４のリソースを調整、認可、解放、及び予約してもよい。少なくとも一実施例では、ＮＭ５２１４は、ネットワークの管理を担うエンド・ユーザ機能のパッケージを提供することができ、これは、ＶＮＦ、非仮想化ネットワーク機能、又はその両方を有するネットワーク要素を含んでもよい（ＶＮＦの管理は、ＥＭ５２１０を介して行われてもよい）。

少なくとも一実施例では、ＮＭ５２１４は、物理層（ＰＨＹ）ライブラリ１１６の一部として実装された関数のパッケージを提供し得る。

他の変形形態は、本開示の範囲内にある。したがって、開示した技法は、様々な修正及び代替的な構成が可能であるが、それらのうち一定の例示的な実施例が図面に示され、上で詳細に説明されてきた。しかし、特定の１つ又は複数の開示された形に本開示を限定する意図はなく、その反対に、特許請求の範囲に定義される開示の趣旨及び範囲に入るすべての修正形態、代替的な構成、及び等価物を網羅することを意図している。

開示される実施例を説明する文脈において（特に、以下の特許請求の範囲の文脈において）「ａ」及び「ａｎ」及び「ｔｈｅ」という用語、並びに同様の指示語を使用することは、本明細書に別段の記載のない限り、又は文脈によって明らかに否定されない限り、単数と複数の両方を網羅すると解釈されるべきであり、用語の定義であると解釈されるべきではない。「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「有する（ｈａｖｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「収容する（ｃｏｎｔａｉｎｉｎｇ）」という用語は、別段の記載のない限り、オープンエンドの用語（「含むが、これに限定されない」を意味する）と解釈される。「接続される」という用語は、修飾されずに物理的接続を指している場合には、何か介在するものがあったとしても、部分的に又は完全に中に収容される、取り付けられる、又は互いに接合されるものとして解釈される。本明細書において値の範囲を詳述することは、本明細書において別段の記載がない限り、またそれぞれ別々の値が、本明細書に個々に詳述されているかのように明細書に組み込まれていない限り、範囲内に含まれるそれぞれ別々の値を個々に参照する簡潔な方法として機能することを単に意図しているにすぎない。少なくとも一実施例では、「セット」（たとえば、「アイテムのセット」）又は「サブセット」という用語の使用は、文脈によって別段の記載がない、又は否定されていない限り、１つ又は複数の部材を備える空ではない集合として解釈されるべきである。さらに、文脈によって別段の記載がない、又は否定されていない限り、対応するセットの「サブセット」という用語は、対応するセットの厳密なサブセットを必ずしも指すのではなく、サブセットと対応するセットは等しくてもよい。

「Ａ、Ｂ、及びＣのうちの少なくとも１つ」又は「Ａ、Ｂ、及びＣのうちの少なくとも１つ」という形の言い回しなどの結合語は、別段の具体的な記載のない限り、又は文脈によって明確に否定されていない限り、項目、用語などが、ＡかＢかＣである、又はＡとＢとＣのセットのいずれかの空でないサブセットであることを提示するために一般に使用される文脈で理解される。たとえば、３つの部材を有するセットの説明的な実例では、「Ａ、Ｂ、及びＣのうちの少なくとも１つ」並びに「Ａ、Ｂ、及びＣのうちの少なくとも１つ」という結合句は、次のセットのうちのいずれかを指す：｛Ａ｝、｛Ｂ｝、｛Ｃ｝、｛Ａ、Ｂ｝、｛Ａ、Ｃ｝、｛Ｂ、Ｃ｝、｛Ａ、Ｂ、Ｃ｝。したがって、こうした結合語は、ある一定の実施例が、少なくとも１つのＡ、少なくとも１つのＢ、及び少なくとも１つのＣのそれぞれの存在を必要とすることを全体的に暗示するものではない。さらに、別段の記載のない、又は文脈によって否定されていない限り、「複数」という用語は、複数である状態を示す（たとえば、「複数の項目（ａｐｌｕｒａｌｉｔｙｏｆｉｔｅｍｓ）」は複数の項目（ｍｕｌｔｉｐｌｅｉｔｅｍｓ）を示す）。少なくとも一実施例では、複数である項目の数は、少なくとも２つであるが、明示的に、又は文脈によって示されている場合にはそれより多くてもよい。さらに、別段の記載のない、又は文脈からそうでないことが明らかでない限り、「～に基づく」という言い回しは、「少なくとも部分的に～に基づく」を意味し、「～だけに基づく」を意味しない。

本明細書に記載のプロセスの動作は、本明細書に別段の記載のない、又は文脈によって明確に否定されない限り、任意の好適な順序で実行することができる。少なくとも一実施例では、本明細書に記載のプロセス（又はその変形及び／又は組合せ）などのプロセスは、実行可能命令で構成された１つ又は複数のコンピュータ・システムの制御下で実行され、１つ又は複数のプロセッサ上で、ハードウェアによって、又はそれらの組合せによって集合的に実行されるコード（たとえば、実行可能な命令、１つ若しくは複数のコンピュータ・プログラム、又は１つ若しくは複数のアプリケーション）として実装される。少なくとも一実施例では、コードは、たとえば１つ又は複数のプロセッサによって実行可能な複数の命令を備えるコンピュータ・プログラムの形で、コンピュータ読取り可能ストレージ媒体に記憶される。少なくとも一実施例では、コンピュータ読取り可能ストレージ媒体は、一時的な信号（たとえば、伝播する一時的な電気若しくは電磁送信）を除外するが、一時的な信号のトランシーバ内の非一時的なデータ・ストレージ回路（たとえば、バッファ、キャッシュ、及びキュー）を含む非一時的なコンピュータ読取り可能ストレージ媒体である。少なくとも一実施例では、コード（たとえば、実行可能コード又はソース・コード）は、１つ又は複数の非一時的なコンピュータ読取り可能ストレージ媒体のセットに記憶され、このストレージ媒体には、コンピュータ・システムの１つ又は複数のプロセッサによって実行されたときに（すなわち、実行された結果として）、コンピュータ・システムに本明細書に記載の動作を実行させる実行可能命令が記憶されている（又は、実行可能命令を記憶するための他のメモリを有する）。非一時的なコンピュータ読取り可能ストレージ媒体のセットは、少なくとも一実施例では、複数の非一時的なコンピュータ読取り可能ストレージ媒体を備え、複数の非一時的なコンピュータ読取り可能ストレージ媒体の個々の非一時的なストレージ媒体のうちの１つ又は複数には、すべてのコードがないが、複数の非一時的なコンピュータ読取り可能ストレージ媒体は、集合的にすべてのコードを記憶している。少なくとも一実施例では、実行可能命令は、異なる命令が異なるプロセッサによって実行されるように実行され、たとえば、非一時的なコンピュータ読取り可能ストレージ媒体は命令を記憶し、メインの中央処理装置（「ＣＰＵ」）は一部の命令を実行し、グラフィックス・プロセッシング・ユニット（「ＧＰＵ」）は他の命令を実行する。少なくとも一実施例では、コンピュータ・システムの異なる構成要素は、別々のプロセッサを有し、異なるプロセッサは、命令の異なるサブセットを実行する。

したがって、少なくとも一実施例では、コンピュータ・システムは、本明細書に記載のプロセスの動作を単独で又は集合的に実行する１つ又は複数のサービスを実装するように構成され、こうしたコンピュータ・システムは、動作の実行を可能にする適用可能なハードウェア及び／又はソフトウェアで構成される。さらに、本開示の少なくとも一実施例を実装するコンピュータ・システムは、単一のデバイスであり、別の実施例では、異なるやり方で動作する複数のデバイスを備える分散型のコンピュータ・システムであり、それにより単一のデバイスがすべての動作を実行しないように分散型のコンピュータ・システムが本明細書に記載の動作を実行する。

本明細書に提供されるあらゆる例、又は例示的な言葉（たとえば、「など」）の使用は、本開示の実施例をより明らかにすることだけを意図しており、別段の主張のない限り、本開示の範囲に制限を加えるものではない。本明細書のいかなる言葉も、特許請求されていない任意の要素を、本開示の実践に不可欠なものとして示すと解釈されるべきではない。

本明細書に引用される出版物、特許出願、及び特許を含むすべての参考文献は、各参考文献が参照により組み込まれることがあたかも個別に明確に示され、その全体が本明細書に記載されたかのように、それと同程度まで参照により本明細書に組み込まれる。

明細書及び特許請求の範囲において、「結合される」及び「接続される」という用語が、その派生語とともに使用されてもよい。これらの用語は、互いに同義語として意図されていない場合があることを理解すべきである。むしろ、特定の実例では、「接続される」又は「結合される」は、２つ以上の要素が物理的又は電気的に互いに直接又は間接的に接触していることを示すために使用されてもよい。また「結合される」は、２つ以上の要素が直接互いに接触していないが、なお互いに連動又は相互作用することを意味してもよい。

別段の具体的な記載のない限り、明細書全体を通して「処理する」、「コンピューティング」、「計算する」、又は「判定する」などの用語は、コンピューティング・システムのレジスタ及び／又はメモリ内の、電子的などの物理的な量として表されるデータをコンピューティング・システムのメモリ、レジスタ、又は他のそのような情報ストレージ・デバイス、送信デバイス、若しくはディスプレイ・デバイス内の物理的な量として同様に表される他のデータになるよう操作及び／又は変換するコンピュータ若しくはコンピューティング・システム、又は同様の電子コンピューティング・デバイスの行為及び／又はプロセスを指す。

同様に、「プロセッサ」という用語は、レジスタ及び／又はメモリからの電子データを処理し、その電子データを、レジスタ及び／又はメモリに記憶することができる他の電子データに変換する任意のデバイス、又はデバイスの一部分を指してもよい。非限定的な実例として、「プロセッサ」は、ＣＰＵ又はＧＰＵであってもよい。「コンピューティング・プラットフォーム」は、１つ又は複数のプロセッサを備えてもよい。本明細書で使用する「ソフトウェア」プロセスは、たとえば、タスク、スレッド、及び知的エージェントなど、経時的にワークを実行するソフトウェア及び／又はハードウェアのエンティティを含んでもよい。また、各プロセスは、命令を直列で又は並列で連続的に又は断続的に実行するための複数のプロセスを指してもよい。「システム」及び「方法」という用語は、１つ又は複数の方法をシステムが具体化することができ、方法がシステムと考えられてもよい場合に限り、本明細書において交換可能に使用される。

本明細書では、アナログ・データ又はデジタル・データを得る、取得する、受信する、又はそれらをサブシステム、コンピュータ・システム、又はコンピュータ実装機械に入力することに言及することができる。アナログ・データ又はデジタル・データを得る、取得する、受信する、又は入力するプロセスは、関数呼出し、又はアプリケーション・プログラミング・インターフェースへの呼出しのパラメータとしてデータを受信するなど、様々なやり方で実現することができる。いくつかの実装形態では、アナログ・データ又はデジタル・データを得る、取得する、受信する、又は入力するプロセスは、直列又は並列のインターフェースを介してデータを転送することによって実現することができる。別の実装形態では、アナログ・データ又はデジタル・データを得る、取得する、受信する、又は入力するプロセスは、提供するエンティティから取得するエンティティにコンピュータ・ネットワークを介してデータを転送することによって実現することができる。また、アナログ・データ又はデジタル・データを提供する、出力する、送信する、送る、又は提示することにも言及することができる。様々な実例では、アナログ・データ又はデジタル・データを提供する、出力する、送信する、送る、又は提示するプロセスは、関数呼出しの入力又は出力のパラメータ、アプリケーション・プログラミング・インターフェース若しくはプロセス間通信機構のパラメータとしてデータを転送することによって実現することができる。

上の議論は、記載した技法の例示的な実装形態について述べているが、記載した機能を実装するために他のアーキテクチャが使用されてもよく、この他のアーキテクチャは、本開示の範囲内にあることが意図される。さらに、議論を目的として、役割の具体的な分配が定義されているが、様々な機能及び役割は、状況に応じて異なるやり方で分配及び分割されてもよい。

さらに、主題は、構造的特徴及び／又は方法論的行為に特有の言葉で説明されてきたが、添付の特許請求の範囲で請求される主題は、必ずしも説明された特有の特徴又は行為に限定されないことが理解されるべきである。むしろ、特有の特徴及び行為は、特許請求の範囲を実装する例示的な形として開示されている。

Claims

１つ又は複数の第５世代新無線（５Ｇ－ＮＲ）動作が実行される１つ又は複数のコンピューティング・リソースに少なくとも部分的に基づいて、前記１つ又は複数の動作を並列に実行させる１つ又は複数の回路を備えるプロセッサ。
５Ｇ－ＮＲ動作を並列に実行させることは、各グループの動作を前記１つ又は複数のコンピューティング・リソースを使用して実行させる１つ又は複数の属性に少なくとも部分的に基づいて、前記１つ又は複数の動作をグループ化することを含む、請求項１に記載のプロセッサ。
前記１つ又は複数の属性は、１つ又は複数の５Ｇ－ＮＲセルを示す、請求項２に記載のプロセッサ。
５Ｇ－ＮＲ動作を並列に実行させることは、前記１つ又は複数の動作が実行される前記１つ又は複数のコンピューティング・リソースを示す１つ又は複数のパラメータを受信することを含む、請求項１に記載のプロセッサ。
５Ｇ－ＮＲ動作を並列に実行させることは、前記１つ又は複数のコンピューティング・リソースを示す１つ又は複数のパラメータに少なくとも基づいて、前記１つ又は複数の動作を並列に実行されるように構成することを含む、請求項１に記載のプロセッサ。
前記１つ又は複数のコンピューティング・リソースは、前記１つ又は複数の動作を実行する１つ又は複数のカーネルを含み、前記１つ又は複数のカーネルの各カーネルは、前記１つ又は複数のコンピューティング動作の１つ又は複数の属性を示すパラメータに少なくとも部分的に基づいて、前記１つ又は複数のコンピューティング動作の１つ又は複数のグループを実行する、請求項１に記載のプロセッサ。
前記１つ又は複数の回路は、ソフトウェア・ライブラリに、前記１つ又は複数の動作が実行される前記１つ又は複数のコンピューティング・リソースを示す１つ又は複数のパラメータを受信させ、前記１つ又は複数のコンピューティング・リソースを使用して並列に実行されるように前記１つ又は複数の動作をグループ化させる、請求項１に記載のプロセッサ。
前記１つ又は複数の動作は、５Ｇ－ＮＲネットワークの１つ又は複数のセルと関連付けられた１つ又は複数のデバイスからの１つ又は複数の物理層（ＰＨＹ）動作を含む、請求項１に記載のプロセッサ。
前記１つ又は複数の回路は、更に、前記５Ｇ－ＮＲ動作を１つ又は複数の並列処理ユニットによって並列に実行させる、請求項１に記載のプロセッサ。
１つ又は複数の第５世代新無線（５Ｇ－ＮＲ）動作が実行される１つ又は複数のコンピューティング・リソースに少なくとも部分的に基づいて、前記１つ又は複数の動作を並列に実行することを有する方法。
５Ｇ－ＮＲ物理層（ＰＨＹ）ライブラリによって前記１つ又は複数の動作をグループ化することを更に有し、前記５Ｇ－ＮＲＰＨＹライブラリは、前記１つ又は複数のコンピューティング・リソースを使用して各グループの動作が実行されるように、１つ又は複数の属性に少なくとも部分的に基づいて前記１つ又は複数の動作をグループ化し、ここで、前記５Ｇ－ＮＲＰＨＹライブラリは、アプリケーション・プログラミング・インターフェースへの１つ又は複数の関数呼出しの結果として前記１つ又は複数の属性を受信する、請求項１０に記載の方法。
前記１つ又は複数のコンピューティング・リソースは、１つ又は複数の並列処理ユニットを使用して前記１つ又は複数の動作を実行する１つ又は複数のソフトウェア・カーネルを含む、請求項１０に記載の方法。
５Ｇ－ＮＲ物理層（ＰＨＹ）ライブラリは、前記５Ｇ－ＮＲＰＨＹライブラリへの１つ又は複数の関数呼出しの結果として前記１つ又は複数の動作のそれぞれを構成する１つ又は複数のパラメータを受信し、前記１つ又は複数の動作が実行される時に、前記１つ又は複数のパラメータのそれぞれのパラメータが更新されるかに少なくとも部分的に基づいて、前記１つ又は複数のパラメータのそれぞれを格納する、請求項１０に記載の方法。
５Ｇ－ＮＲ物理層（ＰＨＹ）ライブラリは、前記１つ又は複数の動作の１つ又は複数の属性に少なくとも部分的に基づいて、前記１つ又は複数のコンピューティング・リソースのいずれが前記１つ又は複数の動作を並列に実行するために使用されるかを決定し、前記１つ又は複数の属性は少なくとも５Ｇ－ＮＲセルを示す、請求項１０に記載の方法。
前記１つ又は複数の動作は１つ又は複数の５Ｇ－ＮＲセルに対応し、５Ｇ－ＮＲ物理層（ＰＨＹ）ライブラリは、前記１つ又は複数の５Ｇ－ＮＲセルに少なくとも部分的に基づいて、前記１つ又は複数の動作が実行される前記１つ又は複数のコンピューティング・リソースを選択する、請求項１０に記載の方法。
５Ｇ－ＮＲ物理層（ＰＨＹ）ライブラリに、前記１つ又は複数のコンピューティング・リソースを少なくとも示す１つ又は複数のパラメータを受信させ、前記１つ又は複数のパラメータに少なくとも部分的に基づいて前記１つ又は複数のコンピューティング・リソースによって実行されるように前記１つ又は複数の動作を構成させることを更に有する、請求項１０に記載の方法。
前記１つ又は複数のコンピューティング・リソースは、前記１つ又は複数のコンピューティング動作を実行する５Ｇ－ＮＲベースバンド装置の並列処理ユニットを少なくとも備える、請求項１０に記載の方法。
１つ又は複数の第５世代新無線（５Ｇ－ＮＲ）動作が実行される１つ又は複数のコンピューティング・リソースに少なくとも部分的に基づいて、前記１つ又は複数の動作を並列に実行されるようにする１つ又は複数のプロセッサを備える、システム。
前記１つ又は複数のコンピューティング・リソースは、少なくとも１つの並列処理ユニットを備え、前記１つ又は複数の動作は、前記少なくとも１つの並列処理ユニットによって実行された１つ又は複数のカーネルによって並列に実行され、前記１つ又は複数のカーネルは、ソフトウェア・ライブラリによって受信された１つ又は複数のパラメータに少なくとも部分的に基づいて前記ソフトウェア・ライブラリによって選択される、請求項１８に記載のシステム。
前記１つ又は複数のパラメータは、前記１つ又は複数の動作のそれぞれに対する少なくとも１つの属性を示し、前記少なくとも１つの属性は、前記１つ又は複数の動作によって処理される情報を生成する１つ又は複数の５Ｇ－ＮＲセルを示す、請求項１９に記載のシステム。
前記１つ又は複数のプロセッサによって実行された時に、ソフトウェア・ライブラリへの１つ又は複数の関数呼出しの結果として受信された１つ又は複数のパラメータにしたがって前記１つ又は複数の動作をグループにバッチする前記ソフトウェア・ライブラリを実施する命令を備え、各グループの動作は、前記１つ又は複数のコンピューティング・リソースを使用して並列に実行される、請求項１８に記載のシステム。
前記１つ又は複数のプロセッサは、前記１つ又は複数の動作を、１つ又は複数の実行スロット中に並列に実行させ、前記１つ又は複数の実行スロットは、前記１つ又は複数の動作を実行するために前記１つ又は複数のコンピューティング・リソースが利用可能な期間を含む、請求項１８に記載のシステム。
ソフトウェア・ライブラリを更に備え、前記ソフトウェア・ライブラリは、実行された時に、前記ソフトウェア・ライブラリに、前記１つ又は複数の動作の１つ又は複数の構成を示す１つ又は複数のパラメータを受信させる命令を備え、前記１つ又は複数のコンピューティング・リソースを使用して並列に実行されるように、前記１つ又は複数の動作をグループ化し、前記ソフトウェア・ライブラリは、前記１つ又は複数の構成に少なくとも部分的に基づいて前記１つ又は複数の動作をグループ化し、前記１つ又は複数の構成は、前記１つ又は複数の動作を実行するために使用可能な前記１つ又は複数のコンピューティング・リソースを示す、請求項１８に記載のシステム。
前記１つ又は複数のコンピューティング・リソースは、前記１つ又は複数の動作の第１のグループと、前記１つ又は複数の動作の第２のグループとを並列に実行する１つ又は複数の並列処理ユニットを備える、請求項１８に記載のシステム。
１つ又は複数のプロセッサによって実行された場合に、前記１つ又は複数のプロセッサに、少なくとも、
１つ又は複数の第５世代新無線（５Ｇ－ＮＲ）動作が実行される１つ又は複数のコンピューティング・リソースに少なくとも部分的に基づいて、前記１つ又は複数の動作を並列に実行させる、命令のセットを格納した機械可読媒体。
前記１つ又は複数のプロセッサによって実行された時に、前記１つ又は複数のプロセッサに、前記１つ又は複数の動作を１つ又は複数のグループにグループ化させ、前記１つ又は複数のグループの各グループは、前記１つ又は複数のコンピューティング・リソースに少なくとも部分的に基づいて前記ソフトウェア・ライブラリによって決定された１つ又は複数のソフトウェア・カーネルによって実行される、５Ｇ－ＮＲ物理層（ＰＨＹ）ライブラリを実装する命令を更に備える、請求項２５に記載の機械可読媒体。
前記１つ又は複数のプロセッサによって実行された時に、前記１つ又は複数のプロセッサに、前記１つ又は複数の動作が並列に実行されるように構成する１つ又は複数のパラメータを受信させる５Ｇ－ＮＲ物理層（ＰＨＹ）ライブラリを実装する命令を更に備え、前記１つ又は複数のパラメータは、前記１つ又は複数の動作が実行される前記１つ又は複数のコンピューティング・リソースを示す情報を含む、請求項２５に記載の機械可読媒体。
前記１つ又は複数のプロセッサによって実行された時に、前記１つ又は複数のプロセッサに、５Ｇ－ＮＲＰＨＹライブラリに提供された１つ又は複数のパラメータによって示された前記１つ又は複数の動作の１つ又は複数の属性に少なくとも部分的に基づいて前記１つ又は複数の動作をグループ化させる前記５Ｇ－ＮＲ物理層（ＰＨＹ）ライブラリを実装する命令を更に備え、前記１つ又は複数の属性は、前記１つ又は複数の動作が実行される前記１つ又は複数のコンピューティング・リソースを選択するために前記５Ｇ－ＮＲＰＨＹライブラリによって使用可能である、請求項２５に記載の機械可読媒体。
前記１つ又は複数のコンピューティング・リソースは、少なくとも１つの並列処理ユニットを備え、前記少なくとも１つの並列処理ユニットは、前記１つ又は複数の動作の１つ又は複数のグループを並列に実行する１つ又は複数の実行ユニットを備える、請求項２５に記載の機械可読媒体。
前記１つ又は複数のプロセッサによって実行された時に、前記１つ又は複数のプロセッサに、ソフトウェア・ライブラリによって提供されたインターフェースへの１つ又は複数の関数呼出しの結果として受信された１つ又は複数のパラメータにしたがって前記１つ又は複数の動作をグループ化させ、各グループに対して１つ又は複数のカーネルを使用して前記１つ又は複数の動作を実行させ、前記１つ又は複数のカーネルは、前記１つ又は複数のコンピューティング・リソースを使用して並列に実行される前記ソフトウェア・ライブラリを実装する命令を更に備える、請求項２５に記載の機械可読媒体。
前記１つ又は複数のプロセッサによって実行された時に、前記１つ又は複数のプロセッサに、前記１つ又は複数の動作の少なくとも１つの属性にしたがって前記１つ又は複数の動作をグループ化させ、前記１つ又は複数のコンピューティング・リソースを使用して前記１つ又は複数の動作の各グループを並列に実行させ、前記少なくとも１つの属性は、５Ｇ－ＮＲセルを示す、命令を更に備える、請求項２５に記載の機械可読媒体。
前記１つ又は複数のコンピューティング・リソースは、少なくとも１つの並列処理ユニットを備え、前記少なくとも１つの並列処理ユニットは、前記１つ又は複数の動作を並列に実行するために使用可能な、請求項２５に記載の機械可読媒体。