DE102021112552B4 - Halbleiterbauelement mit unterschiedlich vielen kanalschichten und verfahren zu dessen fertigung - Google Patents

Halbleiterbauelement mit unterschiedlich vielen kanalschichten und verfahren zu dessen fertigung

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Abstract

Verfahren, umfassend:
Bereitstellen einer Struktur mit einer Vorderseite und einer Rückseite, wobei die Struktur ein Substrat (201), zwei oder mehr über dem Substrat (201) angeordnete Halbleiterkanalschichten (215), die ein erstes Source-/Drain-Strukturelement, S/D-Strukturelement, (260) und ein zweites S/D-Strukturelement (260) verbinden, und eine Gate-Struktur (240), die in die Halbleiterkanalschichten (215) eingreift, umfasst, wobei das Substrat (201) sich auf der Rückseite der Struktur befindet und die Gate-Struktur (240) sich auf der Vorderseite der Struktur befindet;
Vertiefen des ersten S/D-Strukturelements (260), um dadurch ein Anschlussende einer der Halbleiterkanalschichten (215) freizulegen; und
Abscheiden einer dielektrischen Schicht (276) auf dem ersten S/D-Strukturelement (260) und dadurch Bedecken des freiliegenden Anschlussendes der einen der Halbleiterkanalschichten (215),
wobei die eine der Halbleiterkanalschichten (215) die unterste Halbleiterkanalschicht (215a) in der Struktur ist, und das Vertiefen des ersten S/D-Strukturelements (260) Ätzen des ersten S/D-Strukturelements (260) von der Rückseite der Struktur aus umfasst.

Description

  • HINTERGRUND
  • Die Industrie der integrierten Halbleiterschaltungen (Integrated Circuit - IC) hat ein exponentielles Wachstum erfahren. Technische Fortschritte bei IC-Materialien und -Design haben Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltungen als die vorangehende Generation aufweist. Mit fortschreitender IC-Entwicklung hat sich die Funktionsdichte (d. h. die Anzahl von miteinander verbundenen Bauelementen pro Chipfläche) im Allgemeinen erhöht, während die Geometriegröße (d. h. die kleinste Komponente (oder Leitung), die unter Verwendung eines Fertigungsprozesses erzeugt werden kann) verringert hat. Dieser Verkleinerungsprozess bietet im Allgemeinen Vorteile durch Verbessern der Produktionseffizienz und Senken der zugehörigen Kosten. Diese Verkleinerung hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht.
  • Zum Beispiel wurden, während sich IC-Technologien in Richtung kleinerer Technologieknoten entwickeln, Multigate-Bauelemente eingeführt, um Gatesteuerung durch Verstärkung der Gate-Kanal-Kopplung, Verringern des Sperrstroms und Verringern von Kurzkanaleffekten (SCEs, Short Channel Effects) zu verbessern. Ein Multigate-Bauelement bezieht sich im Allgemeinen auf ein Bauelement, die eine Gatestruktur oder einen Abschnitt davon aufweist, der über mehr als einer Seite einer Kanalregion angeordnet ist. Gate-all-Around(GAA)-Transistoren sind Beispiele von Multigate-Bauelemente, die zu beliebten und vielversprechenden Kandidaten für Hochleistungs- und Low-Leakage-Anwendungen geworden sind. GAA-Transistoren bekommen ihren Namen von der Gatestruktur, die sich um die Kanalregion herum erstrecken kann, wodurch der Zugriff auf die gestapelten Halbleiterkanalschichten an vier Seiten ermöglicht wird. Solche Ausgestaltung stellt im Vergleich zu planaren Transistoren bessere Steuerung des Kanals bereit und verringert erheblich SCEs (insbesondere durch Verringern von Unterschwellenleckverlust). Die Anzahl der gestapelten Halbleiterkanalschichten wird auf der Grundlage von Überlegungen zur Leistung der Bauelemente, insbesondere zur Stromtreiberfähigkeit der Transistoren, gewählt.
  • IC-Bauelementen umfassen Transistoren, die unterschiedliche Funktionen erfüllen, wie etwa Eingabe-/Ausgabe-Funktionen (E/A-Funktionen) und Kernfunktionen. Diese unterschiedlichen Funktionen erfordern, dass die Transistoren unterschiedlich aufgebaut sind. Gleichzeitig ist es vorteilhaft, diese unterschiedlichen Transistoren mit ähnlichen Prozessen und in ähnlichen Prozessfenstern zu fertigen, um die Kosten zu verringern und die Ausbeute zu verbessern. Die existierenden GAA-Transistoren und -Prozesse sind zwar für die vorgesehenen Zwecke im Allgemeinen geeignet, doch sind sie nicht in jeder Hinsicht vollständig zufriedenstellend. Beispielsweise gibt es in einem IC-Chip verschiedene Bereiche, die verschiedene Funktionen erfüllen, etwa einen hohen Stromverbrauch aufweisende Bereiche für eine Hochleistungsdatenverarbeitungseinheit (HPC-Einheit; HPC, en: high performance computing) oder eine zentrale Verarbeitungseinheit (CPU), die GAA-Transistoren mit einer starken Stromtreiberfähigkeit benötigt, um eine hohe Arbeitsgeschwindigkeit zu erzielen, und Bereiche mit geringem Stromverbrauch für E/A- oder System-on-Chip-Einheiten (SoC-Einheiten), die GAA-Transistoren mit einer geringeren Stromtreiberfähigkeit benötigen, um einen geringen Leckstrom zu erzielen. Dementsprechend kann die Anzahl der gestapelten Halbleiterkanalschichten, die in GAA-Transistoren in verschiedenen Bereichen auf einem IC-Chip benötigt wird, verschieden sein. Daher stellt die Art und Weise, wie unterschiedlich viele gestapelte Halbleiterkanalschichten, die sich für unterschiedliche Anwendungen eignen, auf einem Chip erzielt werden können, für die Halbleiterindustrie bei der Entwicklung integrierter Schaltungen eine Herausforderung dar. Die vorliegende Offenbarung bezweckt, die vorstehenden Probleme und andere verwandte Probleme zu lösen.
  • Zum Stand der Technik wird hingewiesen auf die Druckschriften US 2018 / 0 090 624 A1 , US 9 660 028 B1 , US 2019 / 0 157 310 A1 und US 2010 / 0 295 021 A1 .
  • Die Erfindung wird durch den Hauptanspruch und die nebengeordneten Patentansprüche definiert. Weitere Ausführungsformen der Erfindung werden durch die abhängigen Patentansprüche wiedergegeben.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Offenbarung wird am besten anhand der folgenden detaillierten Beschreibung verständlich, wenn diese in Verbindung mit den beigefügten Figuren gelesen wird. Es wird betont, dass entsprechend der üblichen Branchenpraxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und nur zur Veranschaulichung dienen. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert sein.
    • 1A und 1B zeigen ein Flussdiagramm eines Verfahrens zum Bilden eines Halbleiterbauelements mit unterschiedlich vielen gestapelten Halbleiterkanalschichten in verschiedenen Bereichen und rückseitigen Metallverdrahtungsschichten gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 1C zeigt ein Flussdiagramm eines Verfahrens zum Bilden eines Halbleiterbauelements mit unterschiedlich vielen gestapelten Halbleiterkanalschichten in verschiedenen Bereichen ohne Notwendigkeit rückseitiger Metallverdrahtungsschichten gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 2 veranschaulicht eine Draufsicht auf einen Abschnitt eines Halbleiterbauelements gemäß einigen Ausführungsformen.
    • 3A, 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A und 15A veranschaulichen Querschnittsansichten entlang der Linie A-A des Abschnitts des Halbleiterbauelements in 2 während Fertigungsprozessen nach dem Verfahren von 1A und 1B gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 3B, 4B, 5B, 6B, 7B, 8B, 9B, 10B, 11B, 12B, 13B, 14B und 15B veranschaulichen Querschnittsansichten entlang der Linie B-B des Abschnitts des Halbleiterbauelements in 2 während Fertigungsprozessen nach dem Verfahren von 1A und 1B gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 3C, 4C, 5C, 6C, 7C, 8C, 9C, 10C, 11C, 12C, 13C, 14C und 15C veranschaulichen Querschnittsansichten entlang der Linie C-C des Abschnitts des Halbleiterbauelements in 2 während Fertigungsprozessen nach dem Verfahren von 1A und 1B gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 3D, 4D, 5D, 6D, 7D, 8D, 9D, 10D, 11D, 12D, 13D, 14D und 15D veranschaulichen Querschnittsansichten entlang der Linie D-D des Abschnitts des Halbleiterbauelements in 2 während Fertigungsprozessen nach dem Verfahren von 1A und 1B gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 3E, 4E, 5E, 6E, 7E, 8E, 9E, 10E, 11E, 12E, 13E, 14E und 15E veranschaulichen Querschnittsansichten entlang der Linie E-E des Abschnitts des Halbleiterbauelements in 2 während Fertigungsprozessen nach dem Verfahren von 1A und 1B gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 3F, 4F, 5F, 6F, 7F, 8F, 9F, 10F, 11F, 12F, 13F, 14F und 15F veranschaulichen Querschnittsansichten entlang der Linie F-F des Abschnitts des Halbleiterbauelements in 2 während Fertigungsprozessen nach dem Verfahren von 1A und 1B gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 16A, 17A, 18A, 19A, 20A, 21A und 22A veranschaulichen Querschnittsansichten entlang der Linie A-A des Abschnitts des Halbleiterbauelements in 2 während Fertigungsprozessen nach dem Verfahren von 1C gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 16B, 17B, 18B, 19B, 20B, 21B und 22B veranschaulichen Querschnittsansichten entlang der Linie B-B des Abschnitts des Halbleiterbauelements in 2 während Fertigungsprozessen nach dem Verfahren von 1C gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 16C, 17C, 18C, 19C, 20C, 21C und 22C veranschaulichen Querschnittsansichten entlang der Linie C-C des Abschnitts des Halbleiterbauelements in 2 während Fertigungsprozessen nach dem Verfahren von 1C gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 16D, 17D, 18D, 19D, 20D, 21D und 22D veranschaulichen Querschnittsansichten entlang der Linie D-D des Abschnitts des Halbleiterbauelements in 2 während Fertigungsprozessen nach dem Verfahren von 1C gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 16E, 17E, 18E, 19E, 20E, 21E und 22E veranschaulichen Querschnittsansichten entlang der Linie E-E des Abschnitts des Halbleiterbauelements in 2 während Fertigungsprozessen nach dem Verfahren von 1C gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 16F, 17F, 18F, 19F, 20F, 21F und 22F veranschaulichen Querschnittsansichten entlang der Linie F-F des Abschnitts des Halbleiterbauelements in 2 während Fertigungsprozessen nach dem Verfahren von 1C gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen bzw. Ausführungsbeispiele zum Implementieren unterschiedlicher Merkmale des bereitgestellten Gegenstands bereit. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend konkrete Beispiele für Komponenten und Anordnungen beschrieben. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und das zweite Merkmal in direktem Kontakt gebildet werden, und auch Ausführungsformen umfassen, bei welchen zusätzliche Merkmale derart zwischen dem ersten und dem zweiten Merkmal gebildet werden können, dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt sind. Außerdem kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können räumlich relative Begriffe wie „unter“, „unterhalb“, „untere/r/s“, „über“, „obere/r/s“ und dergleichen hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elementes oder Merkmals zu einem anderen Element (anderen Elementen) oder Merkmal(en), wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren gezeigten Ausrichtung unterschiedliche Ausrichtungen des Bauelements im Gebrauch oder Betrieb umfassen. Der Gegenstand kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die vorliegend verwendeten räumlich relativen Beschreibungen können ebenso entsprechend interpretiert werden. Noch weiter umschließt, wenn eine Zahl oder ein Bereich von Zahlen mit „etwa“, „ungefähr“ und dergleichen beschrieben ist, der Ausdruck Zahlen innerhalb gewisser Variationen der beschriebenen Zahl (wie +/-10 % oder weitere Variationen), entsprechend dem Wissen eines Fachmanns im Hinblick auf die spezifische hierin offenbart Technologie, solange nicht anderweitig spezifiziert. Zum Beispiel kann der Ausdruck „etwa 5 nm“ einen Abmessungsbereich von 4,5 nm bis 5,5 nm, 4,0 nm bis 5,0 nm usw. umschließen.
  • Diese Anmeldung betrifft allgemein Halbleiterstrukturen und Fertigungsprozesse und insbesondere Chips integrierter Schaltungen (ICs), die Transistoren mit unterschiedlich vielen gestapelten Halbleiterkanalschichten in verschiedenen Bereichen aufweisen, um unterschiedliche Anwendungen auf einem Chip zu ermöglichen. In verschiedenen Ausführungsformen sind mindestens zwei Gate-all-Around-Transistoren (GAA-Transistoren) mit einer unterschiedlichen (oder variierenden) Anzahl von gestapelten Halbleiterkanalschichten (z. B. Nanodrähten oder Nanoblättchen) auf demselben Substrat in einem Kernbereich (z. B. für Hochleistungsanwendungen) bzw. in einem E/A-Bereich (für Anwendungen mit geringem Leckstrom) eines IC-Chips angeordnet. Unterschiedlich viele gestapelte Halbleiterkanalschichten können gemäß verschiedenen Aspekten der vorliegenden Offenbarung von der Rückseite einer Halbleiterstruktur oder von der Vorderseite der Halbleiterstruktur aus implementiert werden.
  • Einzelheiten der Struktur und der Fertigungsverfahren der vorliegenden Offenbarung werden nachstehend in Verbindung mit den beigefügten Zeichnungen beschrieben, die einen Prozess zum Herstellen eines GAA-Bauelements gemäß einigen Ausführungsformen veranschaulichen. Ein GAA-Bauelement bezieht sich auf ein Bauelement mit vertikal gestapelten, horizontal ausgerichteten Mehrkanaltransistoren, wie Nanodrahttransistoren und Nanoblatttransistoren. GAA-Bauelemente sind aufgrund ihrer besseren Gatesteuerbarkeit, geringeren Leckstroms und vollständigen FinFET-Bauelement-Layoutkompatibilität vielversprechende Kandidaten, um CMOS zu der nächsten Phase des Entwicklungsplans zu bringen. Zu Zwecken der Einfachheit verwendet die vorliegende Offenbarung ein GAA-Bauelement als ein Beispiel. Die Durchschnittsfachperson sollte sich darüber im Klaren sein, dass sie die vorliegende Offenbarung ohne Weiteres als eine Grundlage für das Entwerfen oder Abwandeln weiterer Prozesse und Strukturen (wie FinFET-Bauelemente) verwenden kann, um die gleichen Zwecke auszuführen und/oder die gleichen Vorteile der hierin eingeführten Ausführungsformen zu erzielen.
  • 1A und 1B zeigen ein Flussdiagramm eines Verfahrens 10 zum Fertigen eines Halbleiterbauelements mit rückseitigen Metallverdrahtungsschichten und unterschiedlich vielen gestapelten Halbleiterkanalschichten in verschiedenen Bereichen gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Metallverdrahtungsschichten auf der Rückseite einer Struktur, wie rückseitige Versorgungsschienen, erhöhen die Anzahl der metallischen Leiterbahnen, die in der Struktur zum direkten Verbinden mit Source-/Drain-Kontakten und Durchkontaktierungen zusätzlich zu einer Verschaltungsstruktur (die ebenfalls Versorgungsschienen umfassen kann) auf der Vorderseite (oder vorderseitig) der Struktur zur Verfügung stehen. Außerdem erhöht sich die Gate-Dichte für eine größere Bauelementintegration als bei existierenden Strukturen ohne Rückseiten-Leistungsschienen. Die Rückseiten-Leistungsschienen können eine breitere Abmessung aufweisen als die Metall(Mo)-Leitungen des ersten Niveaus auf der Vorderseite der Struktur, was vorteilhafterweise den Leistungsschienenwiderstand verringert. Das Verfahren 10 wird nachstehend in Verbindung mit 2 bis 15F beschrieben, welche verschiedene Draufsichten und Querschnittsansichten eines Halbleiterbauelements (oder eines Bauelements) 200 bei verschiedenen Fertigungsschritten entsprechend dem Verfahren 10 gemäß einigen Ausführungsformen zeigen. In der vorliegenden Offenbarung werden zusätzliche Verarbeitungsschritte in Erwägung gezogen. Zusätzliche Verfahrensschritte können vor, während und nach dem Verfahren 10 ausgeführt werden, und in weiteren Ausführungsformen des Verfahrens 10 können einige der beschriebenen Verfahrensschritte verschoben, ersetzt oderweggelassen werden.
  • In einigen Ausführungsformen ist das Bauelement 200 ein Abschnitt eines IC-Chips, ein System-auf-Chip (SoC) oder ein Abschnitt davon, der bzw. das verschiedene passive und aktive mikroelektronische Bauelemente umfasst, wie Widerstände, Kondensatoren, Induktoren, Dioden, p-Feldeffekttransistoren (PFETs), n-Feldeffekttransistoren (NFETs), FinFET, Nanoblatt-FETs, Nanodraht-FETs, weitere Typen von Multigate-FETs, Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs), komplementäre Metalloxidhalbleiter(CMOS)-Transistoren, Bipolartransistoren (BJTs), seitlich diffundierte MOS(LDMOS)-Transistoren, Hochspannungstransistoren, Hochfrequenztransistoren, Speicherbauelemente, weitere geeignete Komponenten oder Kombinationen davon. Der Klarheit halber sind 2 und 3A bis 15F vereinfacht worden, um ein besseres Verständnis der erfinderischen Konzepte der vorliegenden Offenbarung zu ermöglichen. Zusätzliche Merkmale können in dem Bauelement 200 hinzugefügt werden, und einige der nachstehend beschriebenen Merkmale können in anderen Ausführungsformen des Bauelements 200 ersetzt, abgewandelt oder weggelassen sein. 2 veranschaulicht eine Draufsicht auf das Bauelement 200, und 3A bis 15F veranschaulichen Querschnittsansichten eines Teils des Bauelements 200 entlang der Linien A-A, B-B, C-C, D-D, E-E bzw. F-F in 2. Insbesondere sind die Linie A-A und die Linie D-D Schnitte in der Längsrichtung der Halbleiterfinnen (X-Richtung), die Linie B-B und die Linie E-E sind Schnitte in die Source-Bereiche der Transistoren und sind parallel zu den Gate-Stapeln der Transistoren (Y-Richtung), und die Linie C-C und die Linie F-F sind Schnitte in die Drain-Bereiche der Transistoren und sind parallel zu den Gate-Stapeln der Transistoren. Es sei angemerkt, dass in verschiedenen Ausführungsformen die Linien B-B und E-E alternativ in die Drain-Bereiche der Transistoren schneiden können und die Linien C-C und F-F alternativ in die Source-Bereiche der Transistoren schneiden können. In der vorliegenden Offenbarung werden eine Source und ein Drain austauschbar verwendet.
  • Bei dem Verfahren 10 (1A) wird in Verfahrensschritt 12 ein Bauelement 200 bereitgestellt, das ein Substrat 201 und auf der Vorderseite des Substrats 201 aufgebaute Transistoren aufweist. Mit Bezug auf 2 umfasst das Bauelement 200 einen Bereich I für Anwendungen mit geringem Stromverbrauch und/oder geringem Leckstrom, wie einen E/A-Bereich, und einen Bereich II für Anwendungen mit hohem Stromverbrauch und/oder hoher Geschwindigkeit, wie einen Kernbereich. Der Bereich I kann E/A-Zellen, ESD-Zellen und andere Schaltungen umfassen. Der Bereich II kann Hochleistungsdatenverarbeitungseinheiten (HPC-Einheiten; HPC, en: high performance computing), Logikschaltungen der zentralen Verarbeitungseinheit (CPU), Speicherschaltungen und andere Kernschaltungen umfassen.
  • Das Bauelement 200 umfasst ein Substrat 201 und eine Vielzahl von Halbleiterfinnen (oder Finnen bzw. Rippen), die aus dem Substrat 201 herausragen, einschließlich einer Finne 204a im Bereich I und einer Finne 204b im Bereich II (gemeinsam als Finnen 204 bezeichnet). Die Finnen 204 sind der Länge nach in der X-Richtung orientiert. Jede der Finnen 204 kann so ausgelegt sein, dass damit ein NFET oder ein PFET gebildet wird. Außerdem umfasst das Bauelement 200 eine Vielzahl von Gate-Strukturen (oder Gate-Stapeln), die über den Finnen 204 angeordnet sind, darunter ein Gate-Stapel 240a im Bereich I und ein Gate-Stapel 240b im Bereich II (gemeinsam als Gate-Stapel 240 bezeichnet). Die Gate-Stapel 240 sind der Länge nach in der Y-Richtung orientiert. Die Gate-Stapel 240 greifen in die Finnen 204 in ihren jeweiligen Kanalbereichen ein, um dadurch einen GAA-Transistor 202a im Bereich I und einen GAA-Transistor 202b im Bereich II zu bilden. Im Allgemeinen benötigt der GAA-Transistor 202b aufgrund seiner leistungshungrigen Anwendungen eine stärkere Stromtreiberfähigkeit als der GAA-Transistor 202a.
  • Mit Bezug auf 3A bis 3F umfasst das Bauelement 200 das Substrat 201 auf ihrer Rückseite und verschiedene Elemente, die auf der Vorderseite des Substrats 201 aufgebaut sind. Diese Elemente umfassen eine Isolationsstruktur 230 über dem Substrat 201, wobei Finnen 204 (einschließlich der Finne 204a im Bereich I und der Finne 204b im Bereich II) sich von dem Substrat 201 aus neben der Isolationsstruktur 230 erstrecken. Im Bereich I umfasst das Bauelement 200 zwei Source-/Drain-Strukturelemente (S/D-Strukturelemente) 260a und 260b über der Finne 204a, Halbleiterkanalschichten (oder Kanalschichten) 215a, 215b, 215c, 215d, die über der Finne 204a hängend sind und die beiden S/D-Strukturelemente 260a/260b verbinden, und einen Gate-Stapel 240a zwischen den beiden S/D-Strukturelementen 260a/260b, der jede der Kanalschichten umhüllt. Im Bereich II umfasst das Bauelement 200 zwei Source/Drain-Strukturelemente (S/D-Strukturelemente) 260c und 260d (gemeinsam mit 260a bis 260b als S/D-Strukturelemente 260 bezeichnet) über der Finne 204b, Kanalschichten 215e, 215f, 215g, 215h (gemeinsam mit 215a bis 215d als Kanalschichten 215 bezeichnet), die über der Finne 204b hängend sind und die beiden S/D-Strukturelemente 260c/260d verbinden, und einen Gate-Stapel 240b zwischen den beiden S/D-Strukturelementen 260c/260d, der jede der Kanalschichten umhüllt. In jedem der Bereiche umfasst das Bauelement 200 ferner innere Abstandshalter 255 zwischen den S/D-Strukturelementen 260 und den Gate-Stapeln 240, einen (äußeren) Gate-Abstandshalter 247 über Seitenwänden der Gate-Stapel 240, eine Kontaktätzstoppschicht (CESL, en: contact etch stop layer) 269 neben dem Gate-Abstandshalter 247 und über den S/D-Strukturelementen 260 und der Isolationsstruktur 230, und eine dielektrische Zwischenschicht (ILD, en: inter-layer dielectric layer) 270 über der CESL 269. Über den S/D-Strukturelementen 260 umfasst das Bauelement 200 ferner Silicidstrukturelemente 273 und S/D-Kontakte 275.
  • Mit Bezug auf 4A bis 4F umfasst das Bauelement 200 ferner eine oder mehrere Verschaltungsschichten 277 mit in dielektrische Schichten eingebetteten Leitungen und Durchkontaktierungen. Die eine oder die mehreren Verschaltungsschichten 277 verbinden die Gate-, Source- und Drain-Elektroden verschiedener Transistoren sowie andere Schaltungen in dem Bauelement 200, um eine integrierte Schaltung teilweise oder vollständig zu bilden. Das Bauelement 200 kann ferner Passivierungsschichten, Haftschichten und/oder andere auf der Vorderseite des Bauelements 200 aufgebaute Schichten umfassen. Diese Schichten und die eine oder die mehreren Verschaltungsschichten sind gemeinsam mit dem Bezugszeichen 277 bezeichnet. Es sei angemerkt, dass in 4A bis 4F das Bauelement 200 auf dem Kopf stehend ist. Der Einfachheit halber sind in 4B, 4C, 4E, 4F und in den folgenden Zeichnungen mit dem Suffix B, C, E, F einige der Merkmale, die bereits in 4A und 4B gezeigt worden sind, weggelassen; dies betrifft insbesondere die Verschaltungsschicht 277 und den Träger 370. Die verschiedenen Elemente des Bauelements 200 sind nachstehend eingehender beschrieben.
  • In einer Ausführungsform ist das Substrat 201 ein Bulk-Siliciumsubstrat (d. h. es umfasst massives einkristallines Silicium). In verschiedenen Ausführungsformen kann das Substrat 201 andere Halbleitermaterialien, wie Germanium, Siliciumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid, Indiumantimonid, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP oder Kombinationen davon umfassen. In einer alternativen Ausführungsform ist das Substrat 201 ein Halbleiter-auf-Isolator-Substrat wie ein Silicium-auf-Isolator-Substrat (SOI-Substrat), ein Siliciumgermanium-auf-Isolator-Substrat (SGOI-Substrat) oder ein Germanium-auf-Isolator-Substrat (GOI-Substrat).
  • In Ausführungsformen können die Finnen 204 Silicium, Siliciumgermanium, Germanium oder andere geeignete Halbleiter umfassen und können mit n- oder p-Dotierstoffen dotiert sein. Die Finnen 204 können durch ein beliebiges geeignetes Verfahren strukturiert werden. Die Finnen 204 können zum Beispiel unter Verwendung eines oder mehrerer Fotolithografieprozesse strukturiert werden, einschließlich Doppel- oder Mehrfachstrukturierungsprozesse. Im Allgemeinen sind bei Doppel- oder Mehrfachstrukturierungsprozessen Fotolithografie- und selbstausrichtende Prozesse kombiniert, was die Herstellung von Strukturen mit kleineren Abmessungen ermöglicht als beispielsweise unter Verwendung eines einzigen direkten Fotolithografieprozesses erreichbar ist. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandshalter werden unter Verwendung eines selbstausrichtenden Prozesses neben der strukturierten Opferschicht gebildet. Die Opferschicht wird dann entfernt, und die verbleibenden Abstandshalter oder Dorne können dann als Maskierungselement zum Strukturieren der Finnen 204 verwendet werden. Beispielsweise kann das Maskierungselement verwendet werden, um Vertiefungen in die Halbleiterschichten über oder in dem Substrat 201 zu ätzen, sodass die Finnen 204 auf dem Substrat 201 zurückbleiben. Der Ätzprozess kann Trockenätzen, Nassätzen, reaktives Ionenätzen (RIE, en: reactive ion etching) und/oder andere geeignete Prozesse umfassen. Beispielsweise kann ein Trockenätzprozess ein sauerstoffhaltiges Gas, ein fluorhaltiges Gas (z. B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein chlorhaltiges Gas (z. B. Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (z. B. HBr und/oder CHBr3), ein iodhaltiges Gas, andere geeignete Gase und/oder Plasmen und/oder Kombinationen davon zur Anwendung bringen. Beispielsweise kann ein Nassätzprozess ein Ätzen in verdünnter Flusssäure (dHF); einer Lösung von Kaliumhydroxid (KOH); Ammoniak; einer Flusssäure (HF), Salpetersäure (HNO3) und/oder Essigsäure (CH3COOH) enthaltenden Lösung oder einem anderen geeigneten Nassätzmittel umfassen. Zahlreiche andere Ausführungsformen von Verfahren zum Bilden der Finnen 204 können geeignet sein.
  • Die Isolationsstruktur 230 kann Siliciumoxid, Siliciumnitrid, Siliciumoxynitrid, anderes geeignetes Isolationsmaterial (das beispielsweise Silicium, Sauerstoff, Stickstoff, Kohlenstoff oder andere geeignete Isolationsbestandteile umfasst) oder Kombinationen davon umfassen. Die Isolationsstruktur 230 kann verschiedene Strukturen umfassen, wie Strukturelemente einer flachen Grabenisolation (STI, en: shallow trench isolation) und/oder Strukturelemente einer tiefen Grabenisolation (DTI, en: deep trench isolation). In einer Ausführungsform kann die Isolationsstruktur 230 gebildet werden durch Verfüllen der Gräben zwischen den Finnen 204 mit Isolationsmaterial (beispielsweise unter Verwendung eines CVD-Prozesses oder eines Spin-on-Glas-Prozesses), durch Durchführen eines chemischmechanischen Polierprozesses (CMP), um überschüssiges Isolationsmaterial zu entfernen und/oder um eine obere Fläche der Isolationsmaterialschicht zu planarisieren, und durch Rückätzen der Isolationsmaterialschicht, um die Isolationsstruktur 230 zu bilden. In einigen Ausführungsformen umfasst die Isolationsstruktur 230 mehrere dielektrische Schichten, wie eine Siliciumnitridschicht, die über einer Auskleidungsschicht aus einem thermisch erzeugten Oxid angeordnet ist.
  • Die S/D-Strukturelemente 260 umfassen durch epitaktisches Wachstum aufgebrachte Halbleitermaterialien wie epitaktisch aufgewachsenes Silicium, Germanium oder Siliciumgermanium. Die S/D-Merkmale 260 können durch einen beliebigen Epitaxieprozess gebildet werden, einschließlich chemischer Gasphasenabscheidungs(CVD)-Techniken (zum Beispiel Gasphasenepitaxie und/oder Ultrahochvakuum-CVD), Molekularstrahlepitaxie, weiteren geeigneten epitaktischen Aufwachsprozessen oder Kombinationen davon. Die S/D-Merkmale 260 können mit Dotierstoffen vom n-Typ und/oder Dotierstoffen vom p-Typ dotiert sein. In einigen Ausführungsformen umfassen die S/D-Merkmale 260 für Transistoren vom n-Typ Silicium und können mit Kohlenstoff, Phosphor, Arsen, weiterem Dotierstoff vom n-Typ oder Kombinationen davon dotiert sein (zum Beispiel Bilden von epitaktischen Si:C-S/D-Merkmalen, epitaktischen Si:P-S/D-Merkmalen oder epitaktischen Si:C:P-S/D-Merkmalen). In einigen Ausführungsformen umfassen die S/D-Merkmale 260 für Transistoren vom n-Typ Siliciumgermanium oder Germanium, und können mit Bor, weiterem Dotierstoff vom p-Typ oder Kombinationen davon dotiert sein (z. B. Bilden von epitaktischen Si:Ge:B-S/D-Merkmalen). Die S/D-Merkmale 260 können multiple epitaktische Halbleiterschichten mit unterschiedlichen Dotierstoffdichteniveaus umfassen. In einigen Ausführungsformen werden Temperprozesse (z. B. schnelles thermisches Tempern (RTA) und/oder Lasertempern) durchgeführt, um Dotierstoffe in den S/D-Merkmalen 260 zu aktivieren.
  • In Ausführungsformen umfassen die Kanalschichten 215 ein Halbleitermaterial, das für Transistorkanäle geeignet ist, wie Silicium, Siliciumgermanium oder anderes Halbleitermaterial. Die Kanalschichten 215 können, in verschiedenen Ausführungsformen, stangen-, streifen-, blättchenförmig oder anderweitig geformt sein. In einer Ausführungsform sind die Kanalschichten 215 zunächst Teil eines Stapels Halbleiterschichten, die die Kanalschichten 215 und andere Opferhalbleiterschichten umfassen, die abwechselnd Schicht für Schicht gestapelt sind. Die Opferhalbleiterschichten und die Kanalschichten 215 umfassen verschiedene Materialzusammensetzungen (wie verschiedene Halbleitermaterialien, verschiedene Atomprozentanteile der Bestandteile und/oder verschiedene Gewichtsprozentanteile der Bestandteile), um eine Ätzselektivität zu erzielen. Während eines Gate-Ersetzungsprozesses, um die Gate-Stapel 240 zu bilden, werden die Opferhalbleiterschichten selektiv entfernt, wodurch die Kanalschichten 215 über den Finnen 204 hängend zurückbleiben. In der veranschaulichten Ausführungsform ist die Kanalschicht 215a die unterste Kanalschicht, und die Kanalschicht 215d ist die oberste Kanalschicht im Bereich I; die Kanalschicht 215e ist die unterste Kanalschicht, und die Kanalschicht 215h ist die oberste Kanalschicht im Bereich II. Es sei angemerkt, dass in jedem Bereich vier (4) Kanalschichten 215 vertikal gestapelt sind, was nur zur Veranschaulichung dient und nicht als Einschränkung über das hinaus gedacht ist, was insbesondere in den Ansprüchen aufgeführt ist. Es versteht sich, dass in Abhängigkeit von den Anforderungen an die Leistung des Bauelements eine beliebige Anzahl von Kanalschichten gebildet werden kann. In einigen Ausführungsformen liegt die Anzahl der Kanalschichten 215 in jedem Bereich zwischen (und einschließlich) 2 und 10. Obwohl die Anzahl der Kanalschichten 215 im Bereich I und im Bereich II gleich zu sein scheint, wird durch das Verfahren 10, wie nachstehend detaillierter erörtert wird, die Anzahl der tatsächlich im Bereich I verwendeten Kanalschichten 215 verringert, um eine schwächere Stromtreiberfähigkeit zu erzielen, und die maximal verfügbare Anzahl der Kanalschichten 215 im Bereich II beibehalten, um eine stärkere Stromtreiberfähigkeit zu erzielen.
  • In einigen Ausführungsformen umfassen die inneren Abstandshalter 255 ein dielektrisches Material, das Silicium, Sauerstoff, Kohlenstoff, Stickstoff, anderes geeignetes Material oder Kombinationen davon (zum Beispiel Siliciumoxid, Siliciumnitrid, Siliciumoxynitrid, Siliciumcarbid oder Siliciumoxycarbonitrid) umfasst. In einigen Ausführungsformen umfassen die inneren Abstandshalter 255 ein dielektrisches Material mit niedrigem k-Wert, wie die vorliegend beschriebenen. Die inneren Abstandshalter 255 können durch Abscheidungs- und Ätzprozesse gebildet werden. Beispielsweise kann nach dem Ätzen der S/D-Gräben und vor dem epitaktischen Aufwachsen der S/D-Strukturelemente 260 aus den S/D-Gräben ein Ätzprozess verwendet werden, um die Opferhalbleiterschichten zwischen benachbarten Kanalschichten 215 zu vertiefen, um zwischen den benachbarten Kanalschichten 215 vertikal Spalte bzw. Zwischenräume zu bilden. Anschließend werden ein oder mehrere dielektrische Materialien abgeschieden (zum Beispiel unter Verwendung von CVD oder ALD), um die Spalte zu verfüllen. Ein weiterer Ätzprozess wird durchgeführt, um die dielektrischen Materialien außerhalb der Spalte zu entfernen, wodurch die inneren Abstandshalter 255 gebildet werden.
  • In der dargestellten Ausführungsform umfassen die Gate-Stapel 240 eine dielektrische Schicht 349 mit hohem k-Wert, eine Gate-Elektrodenschicht 350 und eine Grenzflächenschicht 348 zwischen der dielektrischen Schicht 349 mit hohem k-Wert und den Kanalschichten 215. Die dielektrische Schicht 349 mit hohem k-Wert umfasst ein dielektrisches Material mit hohem k-Wert wie HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3), anderes geeignetes dielektrisches Material mit hohem k-Wert oder Kombinationen davon. „Dielektrisches Material mit hohem k-Wert“ verweist im Allgemeinen auf dielektrische Materialien mit einer hohen Dielektrizitätskonstante, die beispielsweise größer als jene von Siliciumoxid (k ≈ 3,9) ist. Die dielektrische Schicht 349 mit hohem k-Wert kann durch ALD, CVD, metallorganische CVD (MOCVD), PVD, thermische Oxidation und/oder andere geeignete Verfahren gebildet werden. Die Grenzflächenschicht 348 kann Siliciumdioxid, Siliciumoxynitrid oder andere geeignete Materialien umfassen. Die Grenzflächenschicht 348 kann durch chemische Oxidation, thermische Oxidation, Atomlagenabscheidung (ALD), chemische Gasphasenabscheidung (CVD) und/oder andere geeignete Verfahren gebildet werden. In einigen Ausführungsformen umfasst die Gate-Elektrodenschicht 350 eine n- oder p-Austrittsarbeitsschicht und eine Metall-Füllschicht. Beispielsweise kann eine n-Austrittsarbeitsschicht ein Metall mit einer hinreichend niedrigen effektiven Austrittsarbeit, wie Titan, Aluminium, Tantalcarbid, Tantalcarbonitrid, Tantalsiliciumnitrid oder Kombinationen davon umfassen. Beispielsweise kann eine p-Austrittsarbeitsschicht ein Metall mit einer hinreichend großen effektiven Austrittsarbeit, wie Titannitrid, Tantalnitrid, Ruthenium, Molybdän, Wolfram, Platin oder Kombinationen davon umfassen. Beispielsweise kann eine Metall-Füllschicht Aluminium, Wolfram, Kobalt, Kupfer und/oder andere geeignete Materialien umfassen. Die Gate-Elektrodenschicht 350 kann durch CVD, PVD, Plattieren und/oder andere geeignete Prozesse gebildet werden. Da die Gate-Stapel 240 eine dielektrische Schicht mit hohem k-Wert und eine oder mehrere Metallschicht(en) umfassen, werden sie auch als metallische Gates mit hohem k-Wert oder High-k-Metal-Gates (HKMGs) bezeichnet.
  • In einer Ausführungsform umfasst der Gate-Abstandshalter 247 ein dielektrisches Material, wie ein dielektrisches Material, das Silicium, Sauerstoff, Kohlenstoff, Stickstoff, andere geeignete Materialien oder Kombinationen davon umfasst (z. B. Siliciumoxid, Siliciumnitrid, Siliciumoxynitrid (SiON), Siliciumcarbid, Siliciumcarbonitrid (SiCN), Siliciumoxycarbid (SiOC), Siliciumoxycarbonitrid (SiOCN)). In Ausführungsformen kann der Gate-Abstandshalter 247 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi oder anderes geeignetes Material umfassen. Beispielsweise kann eine dielektrische Schicht, die Silicium und Stickstoff umfasst, wie etwa eine Siliciumnitridschicht, über einem Dummy-Gate-Stapel (der nachfolgend durch das metallische Gate 240 mit hohem k-Wert ersetzt wird) abgeschieden und anschließend geätzt (z. B. anisotrop geätzt) werden, um die Gate-Abstandshalter 247 zu bilden. In einigen Ausführungsformen umfassen die Gate-Abstandshalter 247 eine Mehrschichtstruktur, wie eine erste dielektrische Schicht, die Siliciumnitrid umfasst, und eine zweite dielektrische Schicht, die Siliciumoxid umfasst. In einigen Ausführungsformen wird benachbart zu dem Dummy-Gate-Stapel 240 mehr als ein Satz Abstandshalter gebildet, wie Dichtungsstruktur-Abstandshalter, Versatz-Abstandshalter, Opfer-Abstandshalter, Dummy-Abstandshalter und/oder Haupt-Abstandshalter. In Ausführungsformen kann der Gate-Abstandshalter 247 eine Dicke von ungefähr 1 nm bis ungefähr 40 nm aufweisen.
  • In Ausführungsformen kann die CESL 269 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi oder anderes geeignetes Material umfassen und kann durch CVD, PVD, ALD oder andere geeignete Verfahren gebildet werden. Die ILD-Schicht 270 kann Tetraethylorthosilicat-Oxid (TEOS-Oxid), undotiertes Silicatglas oder dotiertes Siliciumoxid, wie Borphosphorsilicatglas (BPSG), fluoriddotiertes Quarzglas (FSG), Phosphorsilicatglas (PSG), bordotiertes Siliciumglas (BSG), ein dielektrisches Material mit niedrigem k-Wert, anderes geeignetes dielektrisches Material oder Kombinationen davon umfassen. Die ILD-Schicht 270 kann durch PE-CVD (plasmaunterstützte CVD), F-CVD (fließfähige CVD) oder andere geeignete Verfahren gebildet werden.
  • In einigen Ausführungsformen können die Silicidstrukturelemente 273 Titansilicid (TiSi), Nickelsilicid (NiSi), Wolframsilicid (WSi), Nickel-Platin-Silicid (NiPtSi), Nickel-Platin-Germanium-Silicid (NiPtGeSi), Nickel-Germanium-Silicid (NiGeSi), Ytterbiumsilicid (YbSi), Platinsilicid (PtSi), Iridiumsilicid (IrSi), Erbiumsilicid (ErSi), Kobaltsilicid (CoSi) oder andere geeignete Verbindungen umfassen.
  • In einer Ausführungsform können die S/D-Kontakte 275 eine leitfähige Sperrschicht und eine Metall-Füllschicht über der leitfähigen Sperrschicht umfassen. Die leitfähige Sperrschicht kann Titan (Ti), Tantal (Ta), Wolfram (W), Kobalt (Co), Ruthenium (Ru) oder ein leitfähiges Nitrid wie Titannitrid (TiN), Titanaluminiumnitrid (TiAlN), Wolframnitrid (WN), Tantalnitrid (TaN) oder Kombinationen davon umfassen und kann durch CVD, PVD, ALD und/oder weitere geeignete Prozesse gebildet werden. Die Metall-Füllschicht kann Wolfram (W), Kobalt (Co), Molybdän (Mo), Ruthenium (Ru), Nickel (Ni), Kupfer (Cu) oder weitere Metalle umfassen und kann durch CVD, PVD, ALD, Plattieren oder weitere geeignete Prozesse gebildet werden. In einigen Ausführungsformen wird die leitfähige Sperrschicht bei den S/D-Kontakten 275 weggelassen.
  • Bei dem Verfahren 10 (1A) wird in Verfahrensschritt 14 das Bauelement 200 auf den Kopf gestellt und die Vorderseite des Bauelements 200 an einem Träger 370 angebracht, wie in 4A und 4D gezeigt. Dies macht das Bauelement 200 von der Rückseite des Bauelements 200 zur weiteren Verarbeitung zugänglich. Bei dem Verfahrensschritt 14 kann ein beliebiger geeigneter Anbringungsprozess verwendet werden, wie Direktbonden, Hybridbonden, Verwenden von Haftmitteln oder andere Bondverfahren. Der Verfahrensschritt 14 kann ferner Ausrichten, Tempern und/oder weitere Prozesse umfassen. Der Träger 370 kann in einigen Ausführungsformen ein Siliciumwafer sein. In 3A bis 22F weist die „z“-Richtung von der Rückseite des Bauelements 200 zu der Vorderseite des Bauelements 200, während die „-z“-Richtung von der Vorderseite des Bauelements 200 zu der Rückseite des Bauelements 200 weist.
  • Bei dem Verfahren 10 (1A) wird in Verfahrensschritt 16 das Bauelement 200 von der Rückseite des Bauelements 200 aus gedünnt, bis die Finnen 204 und die Isolationsstrukturen 230 von der Rückseite des Bauelements 200 aus freigelegt sind. Die resultierende Struktur ist in 5A bis 5F gemäß einer Ausführungsform gezeigt. Der Dünnungsprozess kann einen mechanischen Schleifprozess und/oder einen chemischen Dünnungsprozess umfassen. Im Laufe eines mechanischen Schleifprozesses kann zuerst ein wesentlicher Betrag an Substratmaterial von dem Substrat 201 entfernt werden. Danach kann bei einem chemischen Dünnungsprozess eine Ätzchemikalie auf die Rückseite des Substrats 201 aufgebracht werden, um das Substrat 201 weiter zu dünnen.
  • Bei dem Verfahren 10 (1A) wird in Verfahrensschritt 18 über der Rückseite des Bauelements 200 eine Ätzmaske 360 gebildet. Die Ätzmaske 360 stellt Öffnungen 362 über der Rückseite einer der S/D-Strukturelemente 260 bereit, die von der Rückseite des Bauelements 200 aus vertieft werden sollen. Die resultierende Struktur ist in 6A bis 6F gemäß einer Ausführungsform gezeigt. In der veranschaulichten Ausführungsform wird die Öffnung 362 über der Rückseite des Source-Strukturelements 260a bereitgestellt, während das Drain-Strukturelement 260b und der Bereich II von der Ätzmaske 360 bedeckt werden. In verschiedenen Ausführungsformen werden gegebenenfalls die Öffnungen 362 über der Rückseite nur der Drain-Strukturelemente, nur der Source-Strukturelemente oder sowohl der Source- als auch der Drain-Strukturelemente bereitgestellt. Die Ätzmaske 360 umfasst ein Material, das sich von dem Material der Finne 204a unterscheidet, um während des Ätzens des rückseitigen Grabens eine Ätzselektivität zu erzielen. Beispielsweise umfasst die Ätzmaske 360 ein Fotolack- bzw. Resistmaterial (und kann somit als strukturierte Resistschicht und/oder strukturierte Fotolackschicht bezeichnet werden). In einigen Ausführungsformen weist die Ätzmaske 360 eine Mehrschichtstruktur auf, wie eine Fotolackschicht, die über einer Antireflexbeschichtung (ARC, en: anti-reflective coating) angeordnet ist, und/oder eine Hartmaskenschicht, die Siliciumnitrid oder Siliciumoxid umfasst. Im Rahmen der vorliegenden Offenbarung sind auch andere Materialien für die Ätzmaske 360 denkbar, solange beim Ätzen der Finne 204a eine Ätzselektivität erzielt wird. In einigen Ausführungsformen wird in Verfahrensschritt 18 ein Lithografieprozess verwendet, der Bilden einer Fotolackschicht (z. B. durch Schleuderbeschichten) über der Rückseite des Bauelements 200, Durchführen eines der Belichtung vorausgehenden Wärmebehandlungsprozesses, Durchführen eines Belichtungsprozesses unter Verwendung einer Maske, Durchführen eines auf die Belichtung folgenden Wärmebehandlungsprozesses und Durchführen eines Entwicklungsprozesses umfasst. Während des Belichtungsprozesses wird die Fotolackschicht Strahlungsenergie (z. B. UV-Licht, DUV-Licht oder EUV-Licht) ausgesetzt, wobei die Maske die Strahlung in Abhängigkeit von der Maskenstruktur der Maske und/oder dem Maskentyp (z. B. binäre Maske, Phasenverschiebungsmaske oder EUV-Maske) blockiert, durchlässt und/oder reflektiert, sodass ein Bild auf die Fotolackschicht projiziert wird, das der Maskenstruktur entspricht. Da die Fotolackschicht empfindlich gegenüber Strahlungsenergie ist, verändern sich belichtete Abschnitte der Fotolackschicht chemisch, und abhängig von den Eigenschaften der Fotolackschicht und den Eigenschaften der beim Entwicklungsprozess verwendeten Entwicklungslösung lösen sich belichtete (oder unbelichtete) Abschnitte der Fotolackschicht während des Entwicklungsprozesses auf. Nach der Entwicklung umfasst die strukturierte Fotolackschicht (z. B. die Ätzmaske 360) eine Fotolackstruktur, die der Maske entspricht. Alternativ kann der Belichtungsprozess mittels anderer Verfahren implementiert oder durch andere Verfahren ersetzt werden, wie maskenlose Lithografie, Elektronenstrahlschreiben, Ionenstrahlschreiben oder Kombinationen davon.
  • Bei dem Verfahren 100 (1A) wird in Verfahrensschritt 20 die Finne 204a durch die Ätzmaske 360 geätzt, um einen S/D-Graben 272 zu bilden. Die Ätzmaske 360 wird anschließend entfernt, beispielsweise durch einen Resist-Ablöseprozess oder einen anderen geeigneten Prozess. Der S/D-Graben 272 legt Oberflächen des Source-Strukturelements 260a von der Rückseite aus frei. Die resultierende Struktur ist in 7A bis 7F gemäß einer Ausführungsform gezeigt. In der vorliegenden Ausführungsform wird in Verfahrensschritt 20 ein Ätzprozess angewendet, der so angepasst wird, dass er selektiv bezüglich der Stoffe des Halbleitermaterials (z. B. Silicium) in der Finne 204a wirkt und kein (oder ein minimales) Ätzen der Gate-Stapel 240, der Isolationsstruktur 230, der inneren Abstandshalter 255 und der CESL 269 erfolgt. In der vorliegenden Ausführungsform wird durch den Ätzprozess auch das Source-Strukturelement 260a geätzt, um es bis auf ein Niveau zu vertiefen, das unterhalb der untersten Kanalschicht 215a liegt. Ein Anschlussende der untersten Kanalschicht 215a liegt im Graben 272 frei. Das vertiefte Source-Strukturelement 260A wird keinen Kontakt mit der untersten Kanalschicht 215a haben, wie in 7A veranschaulicht. Es sei angemerkt, dass das Source-Strukturelement 260a in der veranschaulichten Ausführungsform unter eine (1) Kanalschicht vertieft ist, was nur zur Veranschaulichung dient und nicht als Einschränkung über das hinaus gedacht ist, was insbesondere in den Ansprüchen aufgeführt ist. Es versteht sich, dass das Source-Strukturelement 260a in Abhängigkeit von den Anforderungen an die Leistung des Bauelements unter mehr als eine Kanalschicht vertieft sein kann. Die Vertiefungstiefe des Source-Strukturelements 260a liegt in einem Bereich von ungefähr 10 nm bis ungefähr 30 nm für jede darüber liegende Kanalschicht. In Verfahrensschritt 20 kann mehr als ein Ätzprozess angewendet werden. Beispielsweise kann ein erster Ätzprozess angewendet werden, um die Finne 204a selektiv zu entfernen, und dann kann ein zweiter Ätzprozess angewendet werden, um das Source-Strukturelement 260a selektiv bis auf das gewünschte Niveau zu vertiefen, wobei der erste und der zweite Ätzprozess verschiedene Ätzparameter verwenden, wie infolge der Verwendung verschiedener Ätzmittel. Der/die Ätzprozess(e) können Trockenätzen, Nassätzen, reaktives Ionenätzen oder weitere Ätzverfahren sein. In einigen Ausführungsformen umfasst das Ätzen des Source-Strukturelements 260a einen Trockenätzprozess, der ein sauerstoffhaltiges Gas, ein fluorhaltiges Gas (z. B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein chlorhaltiges Gas (z. B. Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (z. B. HBr und/oder CHBr3), ein iodhaltiges Gas, andere geeignete Gase und/oder Plasmen und/oder Kombinationen davon zur Anwendung bringt. Die Ätzdauer zum Vertiefen des Source-Strukturelements 260a unter eine Kanalschicht kann ungefähr 10 Sekunden bis ungefähr 50 Sekunden betragen.
  • Bei dem Verfahren 10 (1A) wird in Verfahrensschritt 22 über der Rückseite des Bauelements 200 eine Ätzmaske 364 gebildet. Die Ätzmaske 364 stellt Öffnungen 366 über der Rückseite einer der S/D-Strukturelemente 260 bereit, die von der Rückseite des Bauelements 200 aus vertieft werden sollen. Die resultierende Struktur ist in 8A bis 8F gemäß einer Ausführungsform gezeigt. In der veranschaulichten Ausführungsform wird die Öffnung 366 über der Rückseite des Source-Strukturelements 260c bereitgestellt, wohingegen das Drain-Strukturelement 260d und der Bereich I von der Ätzmaske 364 bedeckt werden. Der S/D-Graben 272 im Bereich I wird ebenfalls mit dem Fotolackmaterial der Ätzmaske 364 verfüllt. In verschiedenen Ausführungsformen werden gegebenenfalls die Öffnungen 366 über der Rückseite nur der Drain-Strukturelemente, nur der Source-Strukturelemente oder sowohl der Source- als auch der Drain-Strukturelemente bereitgestellt. Die Ätzmaske 364 umfasst ein Material, das sich von dem Material der Finne 204b unterscheidet, um während des Ätzens des rückseitigen Grabens eine Ätzselektivität zu erzielen. Beispielsweise umfasst die Ätzmaske 364 ein Fotolack- bzw. Resistmaterial (und kann somit als strukturierte Resistschicht und/oder strukturierte Fotolackschicht bezeichnet werden). In einigen Ausführungsformen umfasst die Ätzmaske 364 eine Materialzusammensetzung, die jener der Ätzmaske 360 im Wesentlichen ähnlich ist, und das Bilden der Ätzmaske 364 und der Öffnung 366 ist analog zum Verfahrensschritt 18.
  • Bei dem Verfahren 100 (1B) wird in Verfahrensschritt 24 die Finne 204b durch die Ätzmaske 360 geätzt, um im Bereich II einen S/D-Graben 273 zu bilden. Der S/D-Graben 273 im Bereich II legt Oberflächen des Source-Strukturelements 260c von der Rückseite aus frei. Die Ätzmaske 364 wird anschließend entfernt, beispielsweise durch einen Resist-Ablöseprozess oder einen anderen geeigneten Prozess. Nach dem Entfernen der Ätzmaske 364 kommt der S/D-Graben 272 im Bereich I wieder zum Vorschein. Die resultierende Struktur ist in 9A bis 9F gemäß einer Ausführungsform gezeigt. In der vorliegenden Ausführungsform wird in Verfahrensschritt 24 ein Ätzprozess angewendet, der so angepasst wird, dass er selektiv bezüglich der Stoffe des Halbleitermaterials (z. B. Silicium) in der Finne 204b wirkt und kein (oder ein minimales) Ätzen der Gate-Stapel 240, der Isolationsstruktur 230, der inneren Abstandshalter 255 und der CESL 269 erfolgt. In der vorliegenden Ausführungsform wird durch den Ätzprozess auch das Source-Strukturelement 260c geätzt, um es bis auf ein Niveau zu vertiefen, das bündig mit oder unter einer Grenzfläche zwischen der Isolationsstruktur 230 und der CESL 269 ist. Das vertiefte Source-Strukturelement 260c bleibt höher als die unterste Kanalschicht 215e, sodass das vertiefte Source-Strukturelement 260c mit der untersten Kanalschicht 215e und dem untersten inneren Abstandshalter 255 noch in Kontakt ist, wie in 9D veranschaulicht. In Verfahrensschritt 24 kann mehr als ein Ätzprozess angewendet werden. Beispielsweise kann ein erster Ätzprozess angewendet werden, um die Finne 204b selektiv zu entfernen, und dann kann ein zweiter Ätzprozess angewendet werden, um das Source-Strukturelement 260c selektiv bis auf das gewünschte Niveau zu vertiefen, wobei der erste und der zweite Ätzprozess verschiedene Ätzparameter verwenden, wie infolge der Verwendung verschiedener Ätzmittel. Der/die Ätzprozess(e) können Trockenätzen, Nassätzen, reaktives Ionenätzen oder weitere Ätzverfahren sein.
  • Bei dem Verfahren 10 (1B) wird in Verfahrensschritt 26 eine dielektrische Schicht 276 mit einem oder mehreren dielektrischen Materialien abgeschieden, um die S/D-Gräben 272 in den Bereichen I und II zu verfüllen. Die resultierende Struktur ist in 10A bis 10F gezeigt. Die dielektrische Schicht 276 bedeckt das ansonsten freiliegende Anschlussende der untersten Kanalschicht 215a. In einigen Ausführungsformen kann die dielektrische Schicht 276 eine oder mehrere von La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi oder anderes geeignetes Material umfassen und kann durch PE-CVD, F-CVD oder andere geeignete Verfahren gebildet werden. Ferner kann in Verfahrensschritt 26 ein CMP-Prozess an der dielektrischen Schicht 276 durchgeführt werden, um überschüssiges dielektrisches Material von der Rückseite des Bauelements 200 zu entfernen und die Finnen 204 und die Isolationsstruktur 230 freizulegen.
  • Bei dem Verfahren 10 (1B) werden in Verfahrensschritt 28 die Finnen 204 selektiv geätzt, um S/D-Gräben 274 über der Rückseite der Gate-Stapel 240 bzw. den Drain-Strukturelementen 260b und 260d zu bilden. Die S/D-Gräben 274 legen Oberflächen der Drain-Strukturelemente 260b und 260d von der Rückseite aus frei. Die resultierende Struktur ist in 11A bis 11F gemäß einer Ausführungsform gezeigt. In der vorliegenden Ausführungsform wird in Verfahrensschritt 28 ein Ätzprozess angewendet, der so angepasst wird, dass er selektiv bezüglich der Stoffe des Halbleitermaterials (z. B. Silicium) in den Finnen 204 wirkt und kein (oder ein minimales) Ätzen der Gate-Stapel 240, der Isolationsstruktur 230, der inneren Abstandshalter 255 und der CESL 269 erfolgt. In der vorliegenden Ausführungsform werden durch den Ätzprozess auch die Drain-Strukturelemente 260b und 260d geätzt, um sie bis auf ein Niveau zu vertiefen, das bündig mit oder unter einer Grenzfläche zwischen der Isolationsstruktur 230 und der CESL 269 ist. Das vertiefte Drain-Strukturelement 260b bleibt höher als die unterste Kanalschicht 215a, sodass das vertiefte Drain-Element 260B mit der untersten Kanalschicht 215A und dem untersten inneren Abstandshalter 255 noch in Kontakt ist; das vertiefte Drain-Strukturelement 260d bleibt höher als die unterste Kanalschicht 215e, sodass das vertiefte Drain-Strukturelement 260d mit der untersten Kanalschicht 215e und dem untersten inneren Abstandshalter 255 noch in Kontakt ist, wie in 11A und 11D veranschaulicht. In Verfahrensschritt 28 kann mehr als ein Ätzprozess angewendet werden. Beispielsweise kann ein erster Ätzprozess angewendet werden, um die Finnen 204 selektiv zu entfernen, und dann kann ein zweiter Ätzprozess angewendet werden, um die Drain-Strukturelemente 260b und 260d selektiv bis auf das gewünschte Niveau zu vertiefen, wobei der erste und der zweite Ätzprozess verschiedene Ätzparameter verwenden, wie infolge der Verwendung verschiedener Ätzmittel. Der/die Ätzprozess(e) können Trockenätzen, Nassätzen, reaktives Ionenätzen oder weitere Ätzverfahren sein.
  • Bei dem Verfahren 10 (1B) wird in Verfahrensschritt 30 gemäß einer Ausführungsform eine dielektrische Auskleidung 304 an den Seitenwänden der S/D-Gräben 274 von der Rückseite des Bauelements 200 aus abgeschieden, wie in 12A bis 12F gezeigt. In der veranschaulichten Ausführungsform wird in Verfahrensschritt 30 zunächst die dielektrische Auskleidung 304 konform abgeschieden, um eine im Wesentlichen einheitliche Dicke entlang der verschiedenen Oberflächen der dielektrischen Schicht 276, der Isolationsstruktur 230, des Gate-Stapels 240 (d. h. der Grenzflächenschicht 348), der inneren Abstandshalter 255 und der Drain-Strukturelemente 260b und 260d zu haben. In verschiedenen Ausführungsformen kann die dielektrische Auskleidung 304 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi, Kombinationen davon oder anderes geeignetes Material umfassen. In einigen Ausführungsformen umfasst die dielektrische Auskleidung 304 die gleiche Materialzusammensetzung wie die dielektrische Schicht 276. Die dielektrische Auskleidung 304 kann unter Verwendung von ALD, CVD oder anderen geeigneten Verfahren abgeschieden werden und kann in verschiedenen Ausführungsformen eine Dicke von ungefähr 1 nm bis ungefähr 5 nm aufweisen. Anschließend wird in Verfahrensschritt 30 ein Ätzprozess durchgeführt, um die horizontalen Abschnitte der dielektrischen Auskleidung 304 zu durchbrechen und größtenteils zu entfernen. Der Ätzprozess wird auch als Durchbruchätzprozess bezeichnet. In einigen Ausführungsformen kann der Durchbruchätzprozess einen anisotropen Trockenätzprozess oder dergleichen umfassen. In einigen Ausführungsformen, bei denen die dielektrische Auskleidung 304 aus einer Oxidverbindung gebildet wird, ist der Durchbruchätzprozess ein reaktives Ionenätzen (RIE-Prozess) mit Ätzgasen, darunter CHF3, Ar, CF4, N2, O2, CH2F2, SF3, dergleichen oder eine Kombination davon. Der RIE-Prozess kann mit einer Ätzdauer zwischen ungefähr 2 Sekunden und ungefähr 20 Sekunden, bei einem Druck zwischen ungefähr 0,267 Pa (2 mTorr) und ungefähr 4 Pa (30 mTorr), einer Temperatur zwischen ungefähr 10 °C und ungefähr 100 °C, einer Hochfrequenzleistung (HF-Leistung) zwischen ungefähr 100 W und ungefähr 1500 W und einer Vorspannung zwischen ungefähr 10 V und ungefähr 800 V durchgeführt werden. Als Ergebnis des Verfahrensschritts 30 verbleiben in der veranschaulichten Ausführungsform Abschnitte der dielektrischen Auskleidung 304 an Seitenwänden der dielektrischen Schicht 276, der Isolationsstruktur 230 und der inneren Abstandshalter 255, während obere Flächen der Gate-Stapel 240 (d. h. der Grenzflächenschicht 348), der inneren Abstandshalter 255 und der Drain-Strukturelemente 260b und 260D in den S/D-Gräben 274 freiliegend sind.
  • Bei dem Verfahren 10 (1B) werden in Verfahrensschritt 32 Silicidstrukturelemente 280 in den S/D-Gräben 274 über den Drain-Strukturelementen 260b und 260d gebildet. Die resultierende Struktur ist in 12A bis 12F gemäß einer Ausführungsform gezeigt. In einer Ausführungsform werden in Verfahrensschritt 32 zunächst ein oder mehrere Metalle in die S/D-Gräben 274 abgeschieden, es wird ein Temperprozess an dem Bauelement 200 durchgeführt, um eine Reaktion zwischen dem einen oder den mehreren Metallen und den Drain-Strukturelementen 260b und 260d zu bewirken, um die Silicidstrukturelemente 280 zu erzeugen, und nicht umgesetzte Anteile des einen oder der mehreren Metalle werden entfernt, sodass die Silicidstrukturelemente 280 in den S/D-Gräben 274 zurückbleiben. Das eine oder die mehreren Metalle können Titan (Ti), Tantal (Ta), Wolfram (W), Nickel (Ni), Platin (Pt), Ytterbium (Yb), Iridium (Ir), Erbium (Er), Kobalt (Co) oder eine Kombinationen davon (z. B. eine Legierung aus zwei oder mehr Metallen) umfassen und können unter Verwendung von CVD, PVD, ALD oder weiteren geeigneten Verfahren abgeschieden werden. Die Silicidstrukturelemente 280 können Titansilicid (TiSi), Nickelsilicid (NiSi), Wolframsilicid (WSi), Nickel-Platin-Silicid (NiPtSi), Nickel-Platin-Germanium-Silicid (NiPtGeSi), Nickel-Germanium-Silicid (NiGeSi), Ytterbiumsilicid (YbSi), Platinsilicid (PtSi), Iridiumsilicid (IrSi), Erbiumsilicid (ErSi), Kobaltsilicid (CoSi), eine Kombination davon oder andere geeignete Verbindungen umfassen.
  • Bei dem Verfahren 10 (1B) werden in Verfahrensschritt 34 in den S/D-Gräben 274 über den Silicidstrukturelementen 280 in den Bereichen I und II S/D-Kontakte 282 gebildet. Die resultierende Struktur ist in 13A bis 13F gezeigt. In einer Ausführungsform können die S/D-Kontakte 282 eine leitfähige Sperrschicht und eine Metall-Füllschicht über der leitfähigen Sperrschicht umfassen. Die leitfähige Sperrschicht kann Titan (Ti), Tantal (Ta), Wolfram (W), Kobalt (Co), Ruthenium (Ru) oder ein leitfähiges Nitrid wie Titannitrid (TiN), Titanaluminiumnitrid (TiAlN), Wolframnitrid (WN), Tantalnitrid (TaN) oder Kombinationen davon umfassen und kann durch CVD, PVD, ALD und/oder weitere geeignete Prozesse gebildet werden. Die Metall-Füllschicht kann Wolfram (W), Kobalt (Co), Molybdän (Mo), Ruthenium (Ru), Nickel (Ni), Kupfer (Cu) oder weitere Metalle umfassen und kann durch CVD, PVD, ALD, Plattieren oder weitere geeignete Prozesse gebildet werden. In einigen Ausführungsformen wird die leitfähige Sperrschicht bei den S/D-Kontakten 282 weggelassen.
  • Die dielektrische Auskleidung 304 dient als dielektrische Sperrschicht, die das metallische Material in den nachfolgend gebildeten S/D-Kontakten vom Diffundieren in die dielektrische Schicht 276 abhält. Bei dem Verfahren 10 kann in einigen alternativen Ausführungsformen in Verfahrensschritt 26 eine Sperrschicht 279 in den S/D-Gräben 272 ( 9A bis 9F) abgeschieden werden, bevor beim Bilden eines zweischichtigen Isolationsstrukturelements zwischen der dielektrischen Schicht 276 und dem S/D-Kontakt 282 die dielektrische Schicht 276 abgeschieden wird. Die nach Verfahrensschritt 34 resultierende Struktur ist in 14A bis 14F gezeigt. Das zweischichtige Isolationsstrukturelement umfasst die Sperrschicht 279 und die dielektrische Auskleidung 304. Das zweischichtige Isolationsstrukturelement sorgt für eine bessere Isolation zwischen den nachfolgend gebildeten S/D-Kontakten und der dielektrischen Schicht 276. Ferner verhindert die Sperrschicht 279, dass die bedeckte Epitaxiestruktur oxidiert. In der veranschaulichten Ausführungsform wird die Sperrschicht 279 konform in den S/D-Gräben 272 abgeschieden. In einigen Ausführungsformen umfasst die Sperrschicht 279 SiO2, SiN, SiCN, SiOC, Kombinationen davon oder anderes geeignetes Material und die dielektrische Auskleidung 304 umfasst SiN, SiCN, SiOCN, Kombinationen davon oder anderes geeignetes Material. In einer Weiterentwicklung der Ausführungsformen können die Sperrschicht 279 und die dielektrische Auskleidung 304 verschiedene dielektrische Materialien umfassen. Die Sperrschicht 279 kann unter Verwendung von ALD, CVD oder anderen geeigneten Verfahren abgeschieden werden und kann in verschiedenen Ausführungsformen eine Dicke von ungefähr 1 nm bis ungefähr 5 nm aufweisen.
  • Weiterhin unter Bezugnahme auf 14A und 14D ist in dem GAA-Transistor 202a im Bereich I das Source-Strukturelement 260a in Kontakt mit den Kanalschichten 215b bis 215d, nicht jedoch mit der Kanalschicht 215a, und das Drain-Strukturelement 260b ist in Kontakt mit den Kanalschichten 215a bis 215d. Dementsprechend gibt es keinen Strompfad vom Source-Strukturelement 260a durch die Kanalschicht 215a zum Drain-Strukturelement 260b. Die Kanalschicht 215a ist vom Kanalbereich des GAA-Transistors 202a isoliert worden. Die Isolierung wird durch das vertiefte Source-Strukturelement 260a und die dielektrische Schicht 276 bereitgestellt. In dem GAA-Transistor 202a beträgt die Anzahl der (effektiven) Kanalschichten drei (3). Im Vergleich dazu sind in dem GAA-Transistor 202b im Bereich II das Source-Strukturelement 260c und das Drain-Strukturelement 260d jeweils in Kontakt mit den Kanalschichten 215e bis 215h. Dementsprechend stellt jede der Kanalschichten 215e bis 215h einen Strompfad vom Source-Strukturelement 260c zum Drain-Strukturelement 260d bereit. In dem GAA-Transistor 202b beträgt die Anzahl der (effektiven) Kanalschichten vier (4). Somit werden durch das Verfahren 10 unterschiedlich viele Kanalschichten für GAA-Transistoren in verschiedenen Bereichen eines IC-Chips, die verschiedene Funktionen erfüllen, bereitgestellt.
  • In einigen alternativen Ausführungsformen des Verfahrens 10 kann das Drain-Strukturelement 260b im GAA-Transistor 202a im Bereich I ebenfalls vertieft sein. Beispielsweise kann in Verfahrensschritt 28, nach dem Bilden des S/D-Grabens 274, wodurch das Drain-Strukturelement 260b freigelegt wird, das Drain-Strukturelement 260b weiter bis auf ein Niveau unterhalb der untersten Kanalschicht 215a vertieft werden, bevor mit Verfahrensschritt 30 fortgefahren wird, um Silicidstrukturelemente zu bilden. Die nach Verfahrensschritt 34 resultierende Struktur ist in 15A bis 15F gezeigt. Weder das vertiefte Source-Strukturelement 260a noch das vertiefte Drain-Strukturelement 260b sind mit der untersten Kanalschicht 215a in Kontakt, wodurch eine isolierte Kanalschicht 215a entsteht. In verschiedenen Ausführungsformen kann das vertiefte Drain-Strukturelement 260b auf gleicher Höhe mit, unter oder über dem vertieften Source-Strukturelement 260a liegen.
  • Bei dem Verfahren 10 (1B) werden in Verfahrensschritt 36 weitere Fertigungsprozesse an dem Bauelement 200 durchgeführt. Beispielsweise kann auf der Rückseite des Bauelements 200 eine Metallverdrahtungsschicht (nicht gezeigt), wie rückseitige Versorgungsschienen, gebildet werden. Die Metallverdrahtungsschicht stellt elektrisch leitende Verbindungen zu den rückseitigen S/D-Kontakten 282 in den Bereichen I und II her. In einer Ausführungsform kann die Metallverdrahtungsschicht unter Verwendung eines Damascene-Prozesses, eines Dual-Damascene-Prozesses, eines Metallstrukturierungsprozesses oder anderer geeigneter Prozesse gebildet werden. Die Metallverdrahtungsschicht kann Wolfram (W), Kobalt (Co), Molybdän (Mo), Ruthenium (Ru), Kupfer (Cu), Nickel (Ni), Titan (Ti), Tantal (Ta), Titannitrid (TiN), Tantalnitrid (TaN) oder weitere Metalle umfassen und kann durch CVD, PVD, ALD, Plattieren oder weitere geeignete Prozesse abgeschieden werden. Das Vorhandensein einer Rückseiten-Metallverdrahtungsschicht erhöht nutzbringend die Anzahl der Metallbahnen in dem Bauelement 200, die zum direkten Verbinden mit Source/Drain-Kontakten und den Durchkontaktierungen verfügbar sind. Außerdem erhöht sich die Gate-Dichte für eine größere Bauelementsintegration als bei weiteren Strukturen ohne die Rückseiten-Metallverdrahtungsschicht. Bei dem Verfahren 10 können in Verfahrensschritt 36 auch eine oder mehrere Verschaltungsschichten auf der Rückseite des Bauelements 200 gebildet werden, Passivierungsschichten auf der Rückseite des Bauelements 200 gebildet werden, andere BEOL-Prozesse durchgeführt werden und der Träger 370 entfernt werden.
  • 1C zeigt ein Flussdiagramm eines Verfahrens 100 zum Fertigen eines Halbleiterbauelements mit unterschiedlich vielen gestapelten Halbleiterkanalschichten in verschiedenen Bereichen ohne Notwendigkeit rückseitiger Metallverdrahtungsschichten gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Das Verfahren 100 wird nachstehend in Verbindung mit 2 und 16A bis 22F beschrieben, welche verschiedene Draufsichten und Querschnittsansichten eines Halbleiterbauelements (oder eines Bauelements) 200 bei verschiedenen Fertigungsschritten entsprechend dem Verfahren 100 gemäß einigen Ausführungsformen zeigen. 16A bis 22F veranschaulichen Querschnittsansichten eines Teils des Bauelements 200 entlang der Linien A-A, B-B, C-C, D-D, E-E bzw. F-F in 2. Insbesondere sind die Linie A-A und die Linie D-D Schnitte in der Längsrichtung der Halbleiterfinnen (X-Richtung), die Linie B-B und die Linie E-E sind Schnitte in die Source-Bereiche der Transistoren und sind parallel zu den Gate-Stapeln der Transistoren (Y-Richtung), und die Linie C-C und die Linie F-F sind Schnitte in die Drain-Bereiche der Transistoren und sind parallel zu den Gate-Stapeln der Transistoren. Es sei angemerkt, dass in verschiedenen Ausführungsformen die Linien B-B und E-E alternativ in die Drain-Bereiche der Transistoren schneiden können und die Linien C-C und F-F alternativ in die Source-Bereiche der Transistoren schneiden können. In der vorliegenden Offenbarung werden eine Source und ein Drain austauschbar verwendet. In der vorliegenden Offenbarung werden zusätzliche Verarbeitungsschritte in Erwägung gezogen. Zusätzliche Verfahrensschritte können vor, während und nach dem Verfahren 100 ausgeführt werden, und in weiteren Ausführungsformen des Verfahrens 100 können einige der beschriebenen Verfahrensschritte verschoben, ersetzt oderweggelassen werden. Einige Aspekte des Verfahrens 100 sind mit dem Verfahren 10 identisch und werden nachstehend kurz erörtert. Andere Aspekte des Verfahrens 100 unterscheiden sich von dem Verfahren 10 und werden ausführlicher beschrieben.
  • Mit Bezug auf 2 und 16A bis 16F wird in Verfahrensschritt 102 durch das Verfahren 100 (1C) ein Bauelement 200 bereitgestellt, das ein Substrat 201 und auf der Vorderseite des Substrats 201 aufgebaute Transistoren aufweist. Das Bauelement 200 umfasst einen Bereich I für Anwendungen mit geringem Stromverbrauch und/oder geringem Leckstrom, wie einen E/A-Bereich, und einen Bereich II für Anwendungen mit hohem Stromverbrauch und/oder hoher Geschwindigkeit, wie einen Kernbereich,. Viele Aspekte des Bauelements 200 sind die gleichen wie vorstehend beschrieben. Zum leichteren Verständnis werden die Bezugszeichen wiederholt. Einige Unterschiede werden nachstehend erörtert.
  • Die Kanalschichten 215 sind Teil eines Stapels Halbleiterschichten, die Kanalschichten 215 und andere Opferhalbleiterschichten 217 umfassen, die abwechselnd Schicht für Schicht gestapelt sind. Die Opferhalbleiterschichten 217 und die Kanalschichten 215 umfassen verschiedene Materialzusammensetzungen (wie verschiedene Halbleitermaterialien, verschiedene Atomprozentanteile der Bestandteile und/oder verschiedene Gewichtsprozentanteile der Bestandteile), um eine Ätzselektivität zu erzielen. Beispielsweise können die Kanalschichten 215 Si umfassen, und die Opferhalbleiterschichten 217 können SiGe umfassen. Es sind jedoch auch andere Ausführungsformen möglich, darunter jene, die für Ätzselektivität sorgen. Beispielsweise können in einigen Ausführungsformen die Kanalschicht 215 und die Opferhalbleiterschicht 217 jeweils andere Materialien umfassen, wie Germanium, einen Verbindungshalbleiter wie Siliciumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter wie SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP und/oder GaInAsP oder Kombinationen davon. Das epitaktische Aufwachsen der Kanalschichten 215 und der Opferhalbleiterschichten 217 kann, als ein Beispiel, durch einen Molekularstrahl-Epitaxie-Prozess (MBE-Prozess), einen metallorganischen chemischen Gasphasenabscheidungsprozess (MOCVD-Prozess) und/oder einen anderen geeigneten Epitaxieprozess erfolgen.
  • In der veranschaulichten Ausführungsform, wie sie in 16A bis 16F gezeigt ist, sind die Gate-Stapel 240 Platzhalter und werden in einem sogenannten Gate-last-Prozess durch einen endgültigen Metal-Gate-Stapel ersetzt. Deshalb werden die Gate-Stapel 240 auch als Dummy-Gate-Stapel 240 bezeichnet. Die Dummy-Gate-Stapel 240 umfassen eine Dummy-Grenzflächenschicht 242, eine Dummy-Gate-Elektrodenschicht 244 und eine Hartmaskenschicht 246. Die Dummy-Grenzflächenschicht 242 kann ein dielektrisches Material, wie eine Siliciumoxidschicht (z. B. SiO2) oder Siliciumoxynitrid (z. B. SiON) umfassen und kann durch chemische Oxidation, thermische Oxidation, Atomlagenabscheidung (ALD), chemische Gasphasenabscheidung (CVD) und/oder andere geeignete Verfahren gebildet werden. Die Dummy-Gate-Elektrodenschicht 244 kann polykristallines Silicium (Poly-Si) umfassen und kann durch geeignete Abscheidungsprozesse, wie chemische Gasphasenabscheidung bei niedrigem Druck (LPCVD) und plasmaunterstützte CVD (PECVD) gebildet werden. Die Hartmaskenschicht 246 kann eine oder mehrere Schichten aus Material wie Siliciumoxid und/oder Siliciumnitrid umfassen. Die Dummy-Gate-Stapel 240 können, in Ausführungsformen, andere geeignete Schichten umfassen. Die verschiedenen Schichten der Dummy-Gate-Stapel 240 können durch Fotolithografie- und Ätzprozesse gebildet werden.
  • Bei dem Verfahren 100 (1C) wird in Verfahrensschritt 104 eine Ätzmaske 360 über der Vorderseite des Bauelements 200 gebildet, die den Bereich II bedeckt, während der Bereich I des Bauelements 200 freiliegend ist. Die resultierende Struktur ist in 17A bis 17F gemäß einer Ausführungsform gezeigt. In einigen Ausführungsformen umfasst die Ätzmaske 360 ein Fotolack- bzw. Resistmaterial (und kann somit als strukturierte Resistschicht und/oder strukturierte Fotolackschicht bezeichnet werden). In einem Beispiel kann in Verfahrensschritt 104 über dem Bereich II durch Fotolackbeschichtung, Belichten, Wärmebehandeln nach der Belichtung und Entwickeln ein strukturierter Fotolack gebildet werden.
  • Bei dem Verfahren 100 (1C) wird in Verfahrensschritt 106 das S/D-Strukturelement 260 (welches das Source-Strukturelement 260a und das Drain-Strukturelement 260b umfasst) im Bereich I selektiv geätzt. In der vorliegenden Ausführungsform wird in Verfahrensschritt 20 ein Ätzprozess angewendet, der so angepasst wird, dass er selektiv bezüglich der Epitaxiematerialien der S/D-Strukturelemente 260 wirkt und kein (oder ein minimales) Ätzen der Dummy-Gate-Stapel 240, der Isolationsstruktur 230, des Gate-Abstandshalters 247, der inneren Abstandshalter 255 und der Kanalschichten 215 erfolgt. Die resultierende Struktur ist in 17A bis 17F gemäß einer Ausführungsform gezeigt. Durch den Ätzprozess werden die S/D-Strukturelemente 260 im Bereich I derart geätzt, dass sie bis auf ein Niveau unterhalb der obersten Kanalschicht 215d vertieft werden. Die vertieften S/D-Strukturelemente 260 im Bereich I haben keinen Kontakt mit der obersten Kanalschicht 215d, wie in 17A veranschaulicht. Ferner können die vertieften S/D-Strukturelemente 260 in einigen Ausführungsformen in Kontakt mit den obersten inneren Abstandshaltern 255 sein oder nicht. Es sei angemerkt, dass die S/D-Strukturelemente 260 in der veranschaulichten Ausführungsform unter eine (1) Kanalschicht vertieft sind, was nur zur Veranschaulichung dient und nicht als Einschränkung über das hinaus gedacht ist, was insbesondere in den Ansprüchen aufgeführt ist. Es versteht sich, dass die S/D-Strukturelemente 260 in Abhängigkeit von den Anforderungen an die Leistung des Bauelements unter mehr als eine Kanalschicht vertieft sein können. Die Vertiefungstiefe der S/D-Strukturelemente 260 liegt in einem Bereich von ungefähr 10 nm bis etwa 30 nm für jede darüber liegende Kanalschicht. Der Ätzprozess kann Trockenätzen, Nassätzen, reaktives Ionenätzen oder weitere Ätzverfahren sein. In einigen Ausführungsformen umfasst das Ätzen der S/D-Strukturelemente 260 einen Trockenätzprozess, der ein sauerstoffhaltiges Gas, ein fluorhaltiges Gas (z. B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein chlorhaltiges Gas (z. B. Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (z. B. HBr und/oder CHBr3), ein iodhaltiges Gas, andere geeignete Gase und/oder Plasmen und/oder Kombinationen davon zur Anwendung bringt. Die Ätzdauer zum Vertiefen der S/D-Strukturelemente 260 unter einer Kanalschicht kann ungefähr 10 Sekunden bis ungefähr 50 Sekunden betragen. Die Ätzmaske 360 wird anschließend entfernt, beispielsweise durch einen Resist-Ablöseprozess oder einen anderen geeigneten Prozess.
  • Bei dem Verfahren 100 (1C) werden in Verfahrensschritt 108 verschiedene Strukturelemente gebildet, darunter eine Kontaktätzstoppschicht (CESL) 269 über den S/D-Strukturelementen 260 in den beiden Bereichen I und II und eine Zwischendielektrikumschicht (ILD) 270 über der CESL 269. Die resultierende Struktur ist in 18A bis 18F gemäß einer Ausführungsform gezeigt. Die CESL 269 kann La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi oder anderes geeignetes Material umfassen und kann durch CVD, PVD, ALD oder andere geeignete Verfahren gebildet werden. Die CESL 269 bedeckt die ansonsten freiliegenden Anschlussenden der obersten Kanalschicht 215d. Die ILD 270 kann Tetraethylorthosilicat-Oxid (TEOS-Oxid), undotiertes Silicatglas oder dotiertes Siliciumoxid wie Borphosphorsilicatglas (BPSG), Quarzglas (FSG), Phosphorsilicatglas (PSG), bordotiertes Siliciumglas (BSG) und/oder anderes geeignetes dielektrisches Material umfassen. Die ILD-Schicht 270 kann durch PECVD, FCVD oder andere geeignete Verfahren gebildet werden. In Verfahrensschritt 108 können ein oder mehrere CMP-Prozesse durchgeführt werden, um die obere Fläche des Bauelements 200 zu planarisieren, die Hartmaskenschicht 246 zu entfernen und die Dummy-Gate-Elektrodenschicht 244 freizulegen.
  • Bei dem Verfahren 100 (1C) werden in Verfahrensschritt 110 die Dummy-Gate-Stapel 240 entfernt, um Gate-Gräben 271 zu bilden. Die resultierende Struktur ist in 19A bis 19F gemäß einer Ausführungsform gezeigt. Die Gate-Gräben 271 legen Oberflächen der Kanalschichten 215 und der Opferhalbleiterschichten 217 frei. Der Verfahrensschritt 110 kann einen oder mehrere Ätzprozesse umfassen, die bezüglich der Materialien in der Dummy-Grenzflächenschicht 242 und der Dummy-Gate-Elektrodenschicht 244 selektiv sind. Der Ätzprozess kann beliebige geeignete Ätztechniken umfassen, wie Nassätzen, Trockenätzen, RIE, Veraschen und/oder andere Ätzverfahren, mit einem Ätzmittel, bei dem die Gate-Abstandshalter 238 und die ILD-Schicht 270 ätzbeständig sind. In einem Beispiel ist der Ätzprozess ein Trockenätzprozess unter Verwendung eines fluorbasierten Ätzmittels (z. B. CF4, CHF3, CH2F2 usw.). Außerdem werden durch den Verfahrensschritt 110 die Kanalschichten 215 von den Gate-Gräben 271 losgelöst. In der vorliegenden Ausführungsform umfassen die Kanalschichten 215 Si und die Opferhalbleiterschichten 217 umfassen SiGe. Die Vielzahl von Opferhalbleiterschichten 217 kann selektiv entfernt werden. In einigen Ausführungsformen umfasst der Prozess zum selektiven Entfernen ein Oxidieren der Vielzahl von Opferhalbleiterschichten 217 unter Verwendung eines geeigneten Oxidationsmittels, wie Ozon. Danach können die oxidierten Opferhalbleiterschichten 217 selektiv entfernt werden. Um diese Ausführungsform weiterzubringen, umfasst der Verfahrensschritt 110 einen Trockenätzprozess, um die Opferhalbleiterschichten 217 selektiv zu entfernen, beispielsweise durch Anwenden eins HCl-Gases bei einer Temperatur von 500 °C bis 700 °C oder durch Anwenden eines Gasgemisches aus CF4, SF6 und CHF3.
  • Bei dem Verfahren 100 (1C) werden in Verfahrensschritt 112 sogenannte Metal-Gate-Stapel (z. B. metallische Gates mit hohem k-Wert) in den Gate-Gräben 271 abgeschieden. Die resultierende Struktur ist in 20A bis 20F gemäß einer Ausführungsform gezeigt. Die Metal-Gate-Stapel umfassen eine dielektrische Schicht 349 mit hohem k-Wert, eine Gate-Elektrodenschicht 350 und eine Grenzflächenschicht 348 zwischen der dielektrischen Schicht 349 mit hohem k-Wert und den Kanalschichten 215. Die dielektrische Schicht 349 mit hohem k-Wert umfasst ein dielektrisches Material mit hohem k-Wert wie HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3), anderes geeignetes dielektrisches Material mit hohem k-Wert oder Kombinationen davon. „Dielektrisches Material mit hohem k-Wert“ verweist im Allgemeinen auf dielektrische Materialien mit einer hohen Dielektrizitätskonstante, die beispielsweise größer als jene von Siliciumoxid (k ≈ 3,9) ist. Die dielektrische Schicht 349 mit hohem k-Wert kann durch ALD, CVD, metallorganische CVD (MOCVD), PVD, thermische Oxidation und/oder andere geeignete Verfahren gebildet werden. Die Grenzflächenschicht 348 kann Siliciumdioxid, Siliciumoxynitrid oder andere geeignete Materialien umfassen. Die Grenzflächenschicht 348 kann durch chemische Oxidation, thermische Oxidation, Atomlagenabscheidung (ALD), chemische Gasphasenabscheidung (CVD) und/oder andere geeignete Verfahren gebildet werden. In einigen Ausführungsformen umfasst die Gate-Elektrodenschicht 350 eine n- oder p-Austrittsarbeitsschicht und eine Metall-Füllschicht. Beispielsweise kann eine n-Austrittsarbeitsschicht ein Metall mit einer hinreichend niedrigen effektiven Austrittsarbeit, wie Titan, Aluminium, Tantalcarbid, Tantalcarbonitrid, Tantalsiliciumnitrid oder Kombinationen davon umfassen. Beispielsweise kann eine p-Austrittsarbeitsschicht ein Metall mit einer hinreichend großen effektiven Austrittsarbeit, wie Titannitrid, Tantalnitrid, Ruthenium, Molybdän, Wolfram, Platin oder Kombinationen davon umfassen. Beispielsweise kann eine Metall-Füllschicht Aluminium, Wolfram, Kobalt, Kupfer und/oder andere geeignete Materialien umfassen. Die Gate-Elektrodenschicht 350 kann durch CVD, PVD, Plattieren und/oder andere geeignete Prozesse gebildet werden.
  • Bei dem Verfahren 100 (1C) werden in Verfahrensschritt 114 über den S/D-Strukturelementen 260 in den Bereichen I und II S/D-Kontakte 275 gebildet. Die resultierende Struktur ist in 21A bis 21F gemäß einer Ausführungsform gezeigt. In Verfahrensschritt 114 kann zunächst die ILD-Schicht 270 selektiv geätzt werden, um S/D-Kontaktlöcher (nicht gezeigt) zu bilden. Der Ätzprozess kann Trockenätzen, Nassätzen, reaktives Ionenätzen oder weitere Ätzverfahren sein. In einer Ausführungsform kann der selektive Ätzprozess ein Trockenätzen sein. Beispielsweise kann das Ätzmittel ein Gasgemisch aus C4F6, CO, CO2 und Ar sein. Anschließend werden durch den Verfahrensschritt 114 Abschnitte der CESL 269, die in den S/D-Kontaktlöchern freigelegt sind, entfernt. Der Ätzprozess kann Trockenätzen, Nassätzen, reaktives Ionenätzen oder weitere Ätzverfahren sein. In einer Ausführungsform können durch den Verfahrensschritt 114 Silicidstrukturelemente 273 in den S/D-Kontaktlöchern über den S/D-Strukturelementen 260 gebildet werden. In einigen Ausführungsformen werden die Silicidstrukturelemente 273 durch Silicidierung gebildet, wie durch einen sogenannten Salicide-Prozess, wobei ein Metallmaterial über den S/D-Strukturelementen 260 gebildet wird, dann die Temperatur erhöht wird, um zu tempern und eine Reaktion zwischen dem darunterliegenden Silicium und dem Metall zu bewirken, bei der Silicid gebildet wird, und nicht umgesetztes Metall weggeätzt wird. Die Silicidstrukturelemente 273 tragen dazu bei, den Übergangswiderstand zu verringern. In Verfahrensschritt 114 wird dann leitfähiges Material in den S/D-Kontaktlöchern über den Silicidstrukturelementen 273 abgeschieden, um die S/D-Kontakte 275 zu bilden. In einer Ausführungsform können die S/D-Kontakte 275 eine leitfähige Sperrschicht und eine Metall-Füllschicht über der leitfähigen Sperrschicht umfassen. Die leitfähige Sperrschicht kann Titan (Ti), Tantal (Ta), Wolfram (W), Kobalt (Co), Ruthenium (Ru) oder ein leitfähiges Nitrid wie Titannitrid (TiN), Titanaluminiumnitrid (TiAlN), Wolframnitrid (WN), Tantalnitrid (TaN) oder Kombinationen davon umfassen und kann durch CVD, PVD, ALD und/oder weitere geeignete Prozesse gebildet werden. Die Metall-Füllschicht kann Wolfram (W), Kobalt (Co), Molybdän (Mo), Ruthenium (Ru), Nickel (Ni), Kupfer (Cu) oder weitere Metalle umfassen und kann durch CVD, PVD, ALD, Plattieren oder weitere geeignete Prozesse gebildet werden. In einigen Ausführungsformen wird die leitfähige Sperrschicht bei den S/D-Kontakten 275 weggelassen.
  • Weiterhin unter Bezugnahme auf 21A und 21D kann bei dem GAA-Transistor 202a im Bereich I, in verschiedenen Ausführungsformen, das vertiefte Drain-Strukturelement 260b auf gleicher Höhe mit, unter oder über dem vertieften Source-Strukturelement 260a liegen. Gleichwohl sind sowohl das Source-Strukturelement 260a als auch das Drain-Strukturelement 260b in Kontakt mit den Kanalschichten 215a bis 215c, jedoch nicht mit der obersten Kanalschicht 215d. Dementsprechend gibt es keinen Strompfad vom Source-Strukturelement 260a durch die Kanalschicht 215d zum Drain-Strukturelement 260b. Somit ist die Kanalschicht 215a durch die vertieften S/D-Strukturelemente 260a und 260b und die CESL 269 vom Kanalbereich des GAA-Transistors 202a isoliert. In dem GAA-Transistor 202a beträgt die Anzahl der (effektiven) Kanalschichten drei (3). Im Vergleich dazu sind in dem GAA-Transistor 202b im Bereich II das Source-Strukturelement 260c und das Drain-Strukturelement 260d jeweils in Kontakt mit den Kanalschichten 215e bis 215h. Dementsprechend stellt jede der Kanalschichten 215e bis 215h einen Strompfad vom Source-Strukturelement 260c zum Drain-Strukturelement 260d bereit. In dem GAA-Transistor 202b beträgt die Anzahl der (effektiven) Kanalschichten vier (4). Dementsprechend werden durch das Verfahren 100 unterschiedlich viele Kanalschichten für GAA-Transistoren in verschiedenen Bereichen eines IC-Chips, die verschiedene Funktionen erfüllen, bereitgestellt.
  • In einigen alternativen Ausführungsformen des Verfahrens 100 kann das Drain-Strukturelement 260b in dem GAA-Transistor 202a im Bereich I nach dem Vertiefen weiterhin mit der obersten Kanalschicht 215d in Kontakt sein. Beispielsweise kann in Verfahrensschritt 104 die Ätzmaske 360 auch das Drain-Strukturelement 260b im Bereich I bedecken und die Öffnung über dem Source-Strukturelement 260a haben. Somit wird in Verfahrensschritt 106 nur das Source-Strukturelement 260a bis auf ein Niveau vertieft, das unterhalb der untersten Kanalschicht 215a liegt. Die nach Verfahrensschritt 114 resultierende Struktur ist in 22A bis 22F gezeigt. Das vertiefte Source-Strukturelement 260a hat keinen Kontakt mit der obersten Kanalschicht 215d, während das Drain-Strukturelement 260b mit der obersten Kanalschicht 215d in Kontakt bleibt. Gleichwohl ergibt sich dadurch eine isolierte Kanalschicht 215d.
  • Bei dem Verfahren 100 (1C) werden in Verfahrensschritt 116 weitere Fertigungsprozesse an dem Bauelement 200 durchgeführt. Beispielsweise können eine oder mehrere Verschaltungsschichten auf der Vorderseite des Bauelements 200 gebildet werden, um die Source-, Drain- und Gate-Anschlüsse verschiedener Transistoren elektrisch leitend zu verbinden und somit eine vollständige integrierte Schaltung (IC) zu bilden.
  • Obwohl nicht als einschränkend gedacht, stellen Ausführungsformen der vorliegenden Offenbarung einen oder mehrere der folgenden Vorteile bereit. Beispielsweise bilden Ausführungsformen der vorliegenden Offenbarung unterschiedlich viele gestapelte Kanalschichten in verschiedenen Bereichen eines IC-Chips, die verschiedene Funktionen erfüllen. Dadurch werden vorteilhafterweise die Forderungen nach unterschiedlichen Stromtreiberfähigkeiten der verschiedenen Transistoren erfüllt. Ferner werden durch einige Ausführungsformen der vorliegenden Offenbarung rückseitige Verdrahtungsschichten gebildet, wie rückseitige Versorgungsschienen, um die Anzahl der in der integrierten Schaltung verfügbaren metallischen Leiterbahnen zu erhöhen und die Gate-Dichte für eine bessere Bauelementintegration zu erhöhen. Ausführungsformen der vorliegenden Offenbarung können leicht in existierende Halbleiterherstellungsprozesse integriert werden.
  • Unter einem beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Verfahren. Das Verfahren umfasst Folgendes: Bereitstellen einer Struktur mit einer Vorderseite und einer Rückseite, wobei die Struktur ein Substrat, zwei oder mehr über dem Substrat angeordnete Halbleiterkanalschichten, die ein erstes Source-/Drain-Strukturelement (S/D-Strukturelement) und ein zweites S/D-Strukturelement verbinden, und eine Gate-Struktur, die in die Halbleiterkanalschichten eingreift, umfasst, wobei das Substrat sich auf der Rückseite der Struktur befindet und die Gate-Struktur sich auf der Vorderseite der Struktur befindet; Vertiefen des ersten S/D-Strukturelements, um dadurch ein Anschlussende einer der Halbleiterkanalschichten freizulegen; und Abscheiden einer dielektrischen Schicht auf dem ersten S/D-Strukturelement und dadurch Bedecken des freiliegenden Anschlussendes der einen der Halbleiterkanalschichten. In einigen Ausführungsformen ist nach dem Vertiefen des ersten S/D-Strukturelements das erste S/D-Strukturelement nicht mit der einen der Halbleiterkanalschichten in Kontakt. In einigen Ausführungsformen ist die eine der Halbleiterkanalschichten die unterste Halbleiterkanalschicht in der Struktur und das Vertiefen des ersten S/D-Strukturelements umfasst Ätzen des ersten S/D-Strukturelements von der Rückseite der Struktur aus. In einigen Ausführungsformen umfasst das Verfahren ferner Ätzen des Substrats von der Rückseite der Struktur aus, um einen Graben zu bilden, der das erste S/D-Strukturelement freilegt, wobei das Vertiefen des ersten S/D-Strukturelements Ätzen des ersten S/D-Strukturelements durch den Graben umfasst. In einigen Ausführungsformen ist die Gate-Struktur eine High-k-Metal-Gate-Struktur. In einigen Ausführungsformen ist die eine der Halbleiterkanalschichten die oberste Halbleiterkanalschicht in der Struktur und das Vertiefen des ersten S/D-Strukturelements umfasst Ätzen des ersten S/D-Strukturelements von der Vorderseite der Struktur aus. In einigen Ausführungsformen ist die Gate-Struktur eine Opfer-Gate-Struktur. In einigen Ausführungsformen umfasst das Verfahren ferner Entfernen der Opfer-Gate-Struktur, um dadurch die Halbleiterkanalschichten freizulegen; und Bilden einer High-k-Metal-Gate-Struktur, die in die Halbleiterkanalschichten eingreift. In einigen Ausführungsformen bleiben nach dem Vertiefen des ersten S/D-Strukturelements die zweiten S/D-Strukturelemente mit jeder der Halbleiterkanalschichten in Kontakt. In einigen Ausführungsformen umfasst das Vertiefen des ersten S/D-Strukturelements Vertiefen des zweiten S/D-Strukturelements, um dadurch ein anderes Anschlussende der einen der Halbleiterkanalschichten freizulegen. In einigen Ausführungsformen umfasst das Verfahren ferner teilweises Entfernen der dielektrischen Schicht, um dadurch das S/D-Strukturelement freizulegen; und Bilden eines S/D-Kontakts auf dem ersten S/D-Strukturelement.
  • Unter einem weiteren beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Verfahren. Das Verfahren umfasst Folgendes: Bereitstellen einer Struktur mit einer Vorderseite und einer Rückseite, wobei die Struktur ein Substrat, eine Halbleiterfinne über dem Substrat, ein erstes Source-/Drain-Strukturelement (S/D-Strukturelement) und ein zweites S/D-Strukturelement über der Halbleiterfinne, zwei oder mehr Halbleiterkanalschichten über der Halbleiterfinne, die das erste und das zweite S/D-Strukturelement verbinden, und eine Gate-Struktur, die in die Halbleiterkanalschichten eingreift, umfasst, wobei das Substrat sich auf der Rückseite der Struktur befindet und die Gate-Struktur sich auf der Vorderseite der Struktur befindet; Dünnen der Struktur von ihrer Rückseite aus, bis die Halbleiterfinne freigelegt ist; Ätzen der Halbleiterfinne von der Rückseite der Struktur aus, um einen ersten Graben zu bilden, der das erste S/D-Strukturelement freilegt; Vertiefen des ersten S/D-Strukturelements durch den ersten Graben, derart, dass ein Anschlussende der untersten Halbleiterkanalschicht in dem ersten Graben freigelegt wird; und Abscheiden einer dielektrischen Schicht in dem ersten Graben, wobei die dielektrische Schicht das Anschlussende der untersten Halbleiterkanalschicht bedeckt. In einigen Ausführungsformen umfasst das Verfahren ferner Ätzen der Halbleiterfinne von der Rückseite der Struktur aus, um einen zweiten Graben zu bilden, der das zweite S/D-Strukturelement freilegt; und Bilden einer S/D-Kontaktauflage auf dem zweiten S/D-Strukturelement. In einigen Ausführungsformen ist das zweite S/D-Strukturelement mit der untersten Halbleiterkanalschicht in Kontakt. In einigen Ausführungsformen umfasst das Verfahren ferner Vertiefen des zweiten S/D-Strukturelements durch den zweiten Graben, bevor der S/D-Kontakt gebildet wird, sodass das andere Anschlussende der untersten Halbleiterkanalschicht in dem zweiten Graben freigelegt wird. In einigen Ausführungsformen ist die Gate-Struktur eine High-k-Metal-Gate-Struktur.
  • Unter noch einem weiteren beispielhaften Aspekt betrifft die vorliegende Offenbarung eine Halbleiterstruktur. Die Halbleiterstruktur umfasst Folgendes: zwei oder mehr Halbleiterkanalschichten, die vertikal übereinander gestapelt sind; eine Gate-Struktur, die in die Halbleiterkanalschichten eingreift; und ein erstes und ein zweites Source/Drain-Strukturelement (S/D-Strukturelement), wobei das erste und das zweite S/D-Strukturelement, die Halbleiterkanalschichten und die Gate-Struktur sich auf der Vorderseite der Halbleiterstruktur befinden und wobei mindestens eine der Halbleiterkanalschichten mit mindestens einem von dem ersten und dem zweiten S/D-Strukturelement nicht in Kontakt ist. In einigen Ausführungsformen ist die mindestens eine der Halbleiterkanalschichten die unterste Halbleiterkanalschicht. In einigen Ausführungsformen umfasst die Halbleiterstruktur ferner eine Metallverdrahtungsschicht auf ihrer Rückseite. In einigen Ausführungsformen ist die mindestens eine der Halbleiterkanalschichten weder mit dem ersten noch mit dem zweiten S/D-Strukturelement in Kontakt.

Claims (14)

  1. Verfahren, umfassend: Bereitstellen einer Struktur mit einer Vorderseite und einer Rückseite, wobei die Struktur ein Substrat (201), zwei oder mehr über dem Substrat (201) angeordnete Halbleiterkanalschichten (215), die ein erstes Source-/Drain-Strukturelement, S/D-Strukturelement, (260) und ein zweites S/D-Strukturelement (260) verbinden, und eine Gate-Struktur (240), die in die Halbleiterkanalschichten (215) eingreift, umfasst, wobei das Substrat (201) sich auf der Rückseite der Struktur befindet und die Gate-Struktur (240) sich auf der Vorderseite der Struktur befindet; Vertiefen des ersten S/D-Strukturelements (260), um dadurch ein Anschlussende einer der Halbleiterkanalschichten (215) freizulegen; und Abscheiden einer dielektrischen Schicht (276) auf dem ersten S/D-Strukturelement (260) und dadurch Bedecken des freiliegenden Anschlussendes der einen der Halbleiterkanalschichten (215), wobei die eine der Halbleiterkanalschichten (215) die unterste Halbleiterkanalschicht (215a) in der Struktur ist, und das Vertiefen des ersten S/D-Strukturelements (260) Ätzen des ersten S/D-Strukturelements (260) von der Rückseite der Struktur aus umfasst.
  2. Verfahren nach Anspruch 1, wobei nach dem Vertiefen des ersten S/D-Strukturelements (260) das erste S/D-Strukturelement nicht mit der einen (215a) der Halbleiterkanalschichten (215) in Kontakt ist.
  3. Verfahren nach Anspruch 1 oder 2, ferner umfassend: Ätzen des Substrats (201) von der Rückseite der Struktur aus, um einen Graben (272) zu bilden, der das erste S/D-Strukturelement (260) freilegt, wobei das Vertiefen des ersten S/D-Strukturelements (260) Ätzen des ersten S/D-Strukturelements (260) durch den Graben (272) umfasst.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Gate-Struktur (240) eine High-k-Metal-Gate-Struktur ist.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei nach dem Vertiefen des ersten S/D-Strukturelements (260) das zweite S/D-Strukturelement (260) weiterhin mit jeder der Halbleiterkanalschichten (215) in Kontakt ist.
  6. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 4, wobei das Vertiefen des ersten S/D-Strukturelements (260) Vertiefen des zweiten S/D-Strukturelements (260) umfasst, um dadurch ein anderes Anschlussende der einen (215a) der Halbleiterkanalschichten (215) freizulegen.
  7. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: teilweises Entfernen der dielektrischen Schicht (276), um dadurch das erste S/D-Strukturelement (260) freizulegen; und Bilden eines S/D-Kontakts auf dem ersten S/D-Strukturelement (260).
  8. Verfahren, umfassend: Bereitstellen einer Struktur mit einer Vorderseite und einer Rückseite, wobei die Struktur ein Substrat (201), eine Halbleiterfinne (204) über dem Substrat (201), ein erstes Source-/Drain-Strukturelement, S/D-Strukturelement, (260) und ein zweites S/D-Strukturelement (260) über der Halbleiterfinne (204), zwei oder mehr Halbleiterkanalschichten (215) über der Halbleiterfinne (204), die das erste (260) und das zweite S/D-Strukturelement (260) verbinden, und eine Gate-Struktur (240), die in die Halbleiterkanalschichten (215) eingreift, umfasst, wobei das Substrat (201) sich auf der Rückseite der Struktur befindet und die Gate-Struktur (240) sich auf der Vorderseite der Struktur befindet; Dünnen der Struktur von ihrer Rückseite aus, bis die Halbleiterfinne (204) freigelegt ist; Ätzen der Halbleiterfinne (204) von der Rückseite der Struktur aus, um einen ersten Graben (272) zu bilden, der das erste S/D-Strukturelement (260) freilegt; Vertiefen des ersten S/D-Strukturelements (260) durch den ersten Graben (272), derart, dass ein Anschlussende einer untersten Halbleiterkanalschicht (215a) in dem ersten Graben (272) freigelegt wird; und Abscheiden einer dielektrischen Schicht (276) in dem ersten Graben (272), wobei die dielektrische Schicht (276) das Anschlussende der untersten Halbleiterkanalschicht (215a) bedeckt, wobei das Vertiefen des ersten S/D-Strukturelements (260) Ätzen des ersten S/D-Strukturelements (260) von der Rückseite der Struktur aus durch den ersten Graben (272) umfasst.
  9. Verfahren nach Anspruch 8, ferner umfassend: Ätzen der Halbleiterfinne (204) von der Rückseite der Struktur aus, um einen zweiten Graben zu bilden, der das zweite S/D-Strukturelement (260) freilegt; und Bilden einer S/D-Kontaktauflage auf dem zweiten S/D-Strukturelement (260).
  10. Verfahren nach Anspruch 9, wobei das zweite S/D-Strukturelement (260) mit der untersten Halbleiterkanalschicht (215a) in Kontakt ist.
  11. Verfahren nach Anspruch 9 oder 10, ferner umfassend: Vertiefen des zweiten S/D-Strukturelements (260) durch den zweiten Graben, bevor der S/D-Kontakt gebildet wird, sodass ein anderes Anschlussende der untersten Halbleiterkanalschicht (215a) in dem zweiten Graben freigelegt wird.
  12. Verfahren nach einem der vorhergehenden Ansprüche 8 bis 11, wobei die Gate-Struktur (240) eine High-k-Metal-Gate-Struktur ist.
  13. Halbleiterstruktur, umfassend: zwei oder mehr Halbleiterkanalschichten (215), die vertikal übereinander gestapelt sind; eine Gate-Struktur (240), die in die Halbleiterkanalschichten (215) eingreift; und ein erstes (260) und ein zweites Source/Drain-Strukturelement, S/D-Strukturelement, (260) wobei das erste (260) und das zweite S/D-Strukturelement (260), die Halbleiterkanalschichten (215) und die Gate-Struktur (240) sich auf der Vorderseite der Halbleiterstruktur befinden und wobei mindestens eine der Halbleiterkanalschichten (215) mit mindestens einem von dem ersten (260) und dem zweiten S/D-Strukturelement (260) nicht in Kontakt ist, wobei die mindestens eine der Halbleiterkanalschichten (215) eine unterste Halbleiterkanalschicht (215a) ist, wobei die unterste Halbleiterkanalschicht (215a) zwei Anschlussenden auf gegenüberliegenden Seiten der untersten Halbleiterkanalschicht (215a) aufweist, von denen ein Anschlussende eines von dem ersten (260) und dem zweiten S/D-Strukturelement (260) kontaktiert und ein anderes Anschlussende eine dielektrische Schicht (276) kontaktiert.
  14. Halbleiterstruktur nach Anspruch 13, ferner umfassend: eine Metallverdrahtungsschicht auf einer Rückseite der Halbleiterstruktur.
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